(57)【要約】【課題】信頼性を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、第１端子３０と、複数の第１及び第２出力バッファ５０及び５１と、レジスタ４１と、第１信号ＲＯＮＮＯｏｒｇに応じて動作する複数の第１トランジスタ６５〜６７を含む複数の第１プリドライバ４７と、第２信号ＲＯＮＰＯｏｒｇに応じて動作する複数の第２トランジスタ７１〜７３を含む複数の第２プリドライバ４８と、第２信号ＲＯＮＰＯｏｒｇを変換した第３信号ＲＯＮＰＯ＿ＯＣＤに応じて、複数の第１プリドライバ４７を選択可能な第１出力制御回路４４と、第１信号ＲＯＮＮＯｏｒｇを変換した第４信号ＲＯＮＮＯ＿ＯＣＤに応じて、複数の第２プリドライバ４８を選択可能な第２出力制御回路４５と、第３出力制御回路４３とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
外部機器に信号を出力する第１端子と、
前記第１端子に接続された複数の第１出力バッファ及び複数の第２出力バッファと、
前記複数の第２出力バッファに対応する第１信号及び前記複数の第１出力バッファに対応する第２信号を保持するレジスタと、
前記複数の第１出力バッファにそれぞれ接続され、第１インバータと前記第１インバータの接地電圧供給端子にそれぞれ並列に接続された複数の第１トランジスタとを含み、前記複数の第１トランジスタは、前記第１信号に応じて動作する複数の第１プリドライバと、
前記複数の第２出力バッファにそれぞれ接続され、第２インバータと前記第２インバータの電源電圧供給端子にそれぞれ並列に接続された複数の第２トランジスタとを含み、前記複数の第２トランジスタは、前記第２信号に応じて動作する複数の第２プリドライバと、
前記複数の第１プリドライバと複数の第１信号線を介して接続され、前記第２信号を変換した第３信号に応じて前記複数の第１信号線の少なくとも１つを選択可能な第１出力制御回路と、
前記複数の第２プリドライバと複数の第２信号線を介して接続され、前記第１信号を変換した第４信号に応じて前記複数の第２信号線の少なくとも１つを選択可能な第２出力制御回路と、
前記第１及び第２出力制御回路に出力信号を送信する第３出力制御回路と
を備える半導体記憶装置。
【請求項２】
抵抗素子が接続された第２端子と、
前記第２端子に接続され、前記複数の第１及び第２出力バッファの出力インピーダンスを較正する較正回路と
を更に備え、
前記第３信号は、前記較正回路の較正結果と前記第２信号とに基づいて変換され、
前記第４信号は、前記較正回路の前記較正結果と前記第１信号とに基づいて変換される請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第１及び第２出力バッファの設定値を保持する第１回路を更に備え、
前記第３信号は、前記第１回路が保持する前記設定値と前記第２信号とに基づいて変換され、
前記第４信号は、前記第１回路が保持する前記設定値と前記第１信号とに基づいて変換される請求項１記載の半導体記憶装置。
【請求項４】
前記複数の第１出力バッファは、トランジスタサイズの異なる複数のＰＭＯＳトランジスタをそれぞれ含み、
前記複数の第２出力バッファは、前記トランジスタサイズの異なる複数のＮＭＯＳトランジスタをそれぞれ含む請求項１乃至３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記複数の第１トランジスタはＮＭＯＳトランジスタであり、
前記複数の第２トランジスタはＰＭＯＳトランジスタである請求項１乃至４のいずれか一項記載の半導体記憶装置。
【請求項６】
抵抗素子が接続された第２端子と、
前記第２端子及び前記レジスタに接続され、前記第１及び第２出力バッファの出力インピーダンスを較正する較正回路と
を更に備え、
前記較正回路が較正を行った場合、前記レジスタは、前記第１及び第２信号として、前記較正回路による較正結果を保持する請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２０１６６７号公報
【特許文献２】特許第６１２４６３８号公報
【特許文献３】米国特許第７９２９３５７号明細書
【特許文献４】特開２０１０−１７８３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、外部機器に信号を出力する第１端子と、第１端子に接続された複数の第１出力バッファ及び複数の第２出力バッファと、複数の第２出力バッファに対応する第１信号及び複数の第１出力バッファに対応する第２信号を保持するレジスタと、複数の第１出力バッファにそれぞれ接続され、第１インバータと第１インバータの接地電圧供給端子にそれぞれ並列に接続された複数の第１トランジスタとを含み、複数の第１トランジスタは、第１信号に応じて動作する複数の第１プリドライバと、複数の第２出力バッファにそれぞれ接続され、第２インバータと第２インバータの電源電圧供給端子にそれぞれ並列に接続された複数の第２トランジスタとを含み、複数の第２トランジスタは、第２信号に応じて動作する複数の第２プリドライバと、複数の第１プリドライバと複数の第１信号線を介して接続され、第２信号を変換した第３信号に応じて複数の第１信号線の少なくとも１つを選択可能な第１出力制御回路と、複数の第２プリドライバと複数の第２信号線を介して接続され、第１信号を変換した第４信号に応じて複数の第２信号線の少なくとも１つを選択可能な第２出力制御回路と、第１及び第２出力制御回路に出力信号を送信する第３出力制御回路と、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置を備えるメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置のブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置における入出力パッド群と入出力回路との接続を示すブロック図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備える出力回路のブロック図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるＰプリドライバの回路図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるＮプリドライバの回路図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備える出力回路における動作の一例を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置における製品出荷前のテスト工程において、テスト用トランジスタを用いてＲｏｎ情報を算出するときのフローチャートである。
【図９】図９は、プリドライバのドライブ能力と、信号ＤＱＳ及びＢＤＱＳの出力の関係を示す例図である。
【図１０】図１０は、第２実施形態に係る半導体記憶装置の備える出力回路のブロック図である。
【図１１】図１１は、第３実施形態に係る半導体記憶装置における製品出荷前のテスト工程において、出力バッファのトランジスタを用いてＲｏｎ情報を算出するときのフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
なお、以下の説明では、信号Ｘ＜ｍ：０＞（ｍは自然数）とは、（ｍ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｍ＞の集合を意味する。また、信号Ｘ＜ｍ：０＞、すなわち（ｍ＋１）ビットのデジタル信号において、Ｘ＜ｍ＞を最上位ビット、Ｘ＜０＞を最下位ビットと呼ぶ。また、構成要素Ｙ＜ｍ：０＞とは、信号Ｘ＜ｍ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｍ＞の集合を意味する。
【０００９】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１０】
１．１  構成について
１．１．１  メモリシステムの全体構成について
第１実施形態に係る半導体記憶装置を備えるメモリシステムの全体構成について、図１を用いて説明する。
【００１１】
図１に示すように、メモリシステム１は、コントローラ２００、ＮＡＮＤ型フラッシュメモリ１００、及び基準抵抗３００を備えている。コントローラ２００及びＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１２】
コントローラ２００は、ホスト機器２からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を命令する。また、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。コントローラ２００は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００に接続される。
【００１３】
基準抵抗３００は、ＮＡＮＤ型フラッシュメモリ１００の出力インピーダンスを較正するための基準抵抗として機能する。基準抵抗３００は、例えば、一端が接地され、他端がＮＡＮＤ型フラッシュメモリ１００に接続される。なお、基準抵抗３００は、ＮＡＮＤ型フラッシュメモリ１００に内蔵されていてもよい。
【００１４】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを例えば不揮発に記憶する。なお、ＮＡＮＤ型フラッシュメモリ１００は複数設けられてもよい。この場合、複数のＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００の制御により、それぞれが独立して動作可能である。
【００１５】
ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。より具体的には、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００と、例えば８ビットの信号ＤＱ＜０＞〜ＤＱ＜７＞（以下、ＤＱ＜０＞〜ＤＱ＜７＞を限定しない場合は、単に信号ＤＱ、または信号ＤＱ＜７：０＞と表記する）の送受信を行う。信号ＤＱ＜７：０＞には、例えばデータ、アドレス、及びコマンドが含まれる。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００とクロック信号ＤＱＳ及びＢＤＱＳ（信号ＤＱＳの反転信号）の送受信を行う。信号ＤＱＳ及び信号ＢＤＱＳは、例えば、信号ＤＱ＜７：０＞の送受信のタイミングを制御するために使用される。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ＮＡＮＤ型フラッシュメモリ１００はコントローラ２００に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
【００１６】
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号であり、コントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱがＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。よって、ＮＡＮＤ型フラッシュメモリ１００は、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱを出力する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
【００１７】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
【００１８】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器２と接続され、ホスト機器２との通信を司る。ホストインターフェイス回路２１０は、プロセッサ２３０及びバッファメモリ２４０に、ホスト機器２から受信した命令及びデータを転送する。また、ホストインターフェイス回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器２へ転送する。
【００１９】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００にプロセッサ２３０から受信した命令を転送する。また、ＮＡＮＤインターフェイス回路２５０は、書き込み時には、ＮＡＮＤ型フラッシュメモリ１００に、バッファメモリ２４０内の書き込みデータを転送する。更に、ＮＡＮＤインターフェイス回路２５０は、読み出し時には、バッファメモリ２４０に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを転送する。
【００２０】
プロセッサ２３０は、コントローラ２００全体の動作を制御する。また、プロセッサ２３０は、ホスト機器２の命令に応じて、各種コマンドを発行し、ＮＡＮＤ型フラッシュメモリ１００に送信する。例えば、プロセッサ２３０は、ホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤ型フラッシュメモリ１００に書き込み命令を送信する。読み出し及び消去の際も同様である。また、プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更に、プロセッサ２３０は、各種の演算を実行する。例えば、プロセッサ２３０は、データの暗号化処理やランダマイズ処理等を実行する。
【００２１】
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
【００２２】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００２３】
バッファメモリ２４０は、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００及びホスト機器２から受信したデータ等を一時的に保持する。バッファメモリ２４０は、例えば、ＮＡＮＤ型フラッシュメモリ１００のＺＱ較正結果を一時的に保持してもよい。
【００２４】
１．１．３  ＮＡＮＤ型フラッシュメモリの構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について、図２を用いて説明する。
【００２５】
図２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、入出力回路１０、ＺＱ較正回路１１、ロジック制御回路１２、レディ／ビジー回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７、シーケンサ１８、電圧発生回路１９、ロウデコーダ２０、メモリセルアレイ２１、センスアンプ２２、データレジスタ２３、カラムデコーダ２４、入出力パッド群３０、ＺＱパッド３１、入力パッド群３２、及びＲＢパッド３３を備えている。
【００２６】
入出力回路１０は、コントローラ２００と信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを送受信する。なお、入出力回路１０は、ロジック制御回路１２を介して、コントローラ２００から信号ＤＱＳ及びＢＤＱＳを受信してもよい。入出力回路１０は、信号ＤＱ＜７：０＞内のコマンドＣＭＤをコマンドレジスタ１６に送信する。入出力回路１０は、アドレスＡＤＤをアドレスレジスタ１５と送受信し、データをデータレジスタ２３と送受信する。入出力回路１０は、コントローラ２００から受信した各種動作のパラメータ設定をＳｅｔ＿Ｆｅａｔｕｒｅ回路１７に送信し、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から出力インピーダンスの設定値（例えば、２５Ω、３５Ω、または５０Ωのいずれかの設定値）に関するパラメータ情報（以下、「Ｒｏｎ設定値情報」と呼ぶ）を受信する。また、入出力回路１０は、複数の信号に対応する複数の入力回路１０ａ及び複数の出力回路１０ｂを含む。例えば、１つの入力回路１０ａ及び１つの出力回路１０ｂの組は、入出力パッド群３０内の１つのパッドに接続され、信号ＤＱ＜７：０＞のいずれかのビット、信号ＤＱＳ、または信号ＢＤＱＳの送受信に用いられる。以下、信号ＤＱ＜ｋ＞（ｋは、０≦ｋ＜７の整数）に対応する入力回路１０ａ及び出力回路１０ｂを、入力回路１０ａ＜ｋ＞及び出力回路１０ｂ＜ｋ＞と表記する。また、信号ＤＱＳに対応する入力回路１０ａ及び出力回路１０ｂを、入力回路１０ａ＿ＤＱＳ及び出力回路１０ｂ＿ＤＱＳと表記し、信号ＢＤＱＳに対応する入力回路１０ａ及び出力回路１０ｂを、入力回路１０ａ＿ＢＤＱＳ及び出力回路１０ｂ＿ＢＤＱＳと表記する。出力回路１０ｂの詳細については後述する。
【００２７】
入出力パッド群３０は、信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳに対応したパッド３０＜７：０＞、３０＿ＤＱＳ、及び３０＿ＢＤＱＳを含む。入出力パッド群３０は、入出力回路１０とＮＡＮＤバスとを接続する。入出力パッド群３０内の各パッドは、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識され得る。
【００２８】
ＺＱ較正回路１１は、ＺＱパッド３１を介して、基準抵抗３００に接続される。ＺＱ較正回路１１は、シーケンサ１８の指示により、基準抵抗３００に基づいてＮＡＮＤ型フラッシュメモリ１００の出力インピーダンスを較正するＺＱ較正動作を実行する機能を有する。例えば、ＺＱ較正回路１１は、ＮＡＮＤ型フラッシュメモリ１００の動作環境温度の上限温度と下限温度における出力インピーダンスを測定して、後述する出力回路１０ｂ内の出力バッファのトランジスタサイズの較正値を算出する。以下の説明において、トランジスタサイズが異なるトランジスタとは、例えばゲート幅が異なり、ゲート長、ゲート酸化膜厚、ソース及びドレインの拡散層条件等の他のパラメータが同じであるトランジスタのことを示す。そして、トランジスタサイズの較正とは、並列に接続された複数のトランジスタにおいて、選択する１つまたは複数のトランジスタの組み合わせを変更して、選択されたトランジスタによる合成のオン抵抗Ｒｏｎを較正することを示す。ＺＱ較正回路１１の較正結果（以下、「ＺＱ情報」と呼ぶ）は、例えば出力回路１０ｂに送信される。
【００２９】
ＺＱパッド３１は、一端が基準抵抗３００に接続され、他端がＺＱ較正回路１１に接続される。ＺＱパッド３１は、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識され得る。
【００３０】
ロジック制御回路１２は、入力パッド群３２に接続される。そして、ロジック制御回路１２は、入力パッド群３２を介して、コントローラ２００から、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信する。ロジック制御回路１２は、受信した信号に応じて、入出力回路１０及びシーケンサ１８を制御する。
【００３１】
入力パッド群３２は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎに対応した複数のパッドを含み、ロジック制御回路１２とＮＡＮＤバスとを接続する。
【００３２】
レディ／ビジー回路１３は、ＲＢパッド３３に接続される。レディ／ビジー回路１３は、シーケンサ１８の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎをコントローラ２００に送信する。なお、レディ／ビジー回路１３は、出力回路１０ｂを備えていてもよい。
【００３３】
ＲＢパッド３３は、レディ／ビジー回路１３とＮＡＮＤバスとを接続する。
【００３４】
ステータスレジスタ１４は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。
【００３５】
アドレスレジスタ１５は、入出力回路１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１５は、ロウアドレスＲＡをロウデコーダ２０へ転送し、カラムアドレスＣＡをカラムデコーダ２４に転送する。
【００３６】
コマンドレジスタ１６は、入出力回路１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１８に転送する。
【００３７】
Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７は、コントローラ２００から受信した各種動作のパラメータ設定を記憶し、各種動作におけるパラメータの設定を行う。例えば、シーケンサ１８は、ＮＡＮＤ型フラッシュメモリ１００が起動した際（電源ＯＮのとき）、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７からパラメータを読み出す動作（以下、「ＰＯＲ（power on read）」と呼ぶ）を行う。なお、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７は、シーケンサ１８内に設けられてもよく、メモリセルアレイ２１内に、パラメータ設定が保存されてもよい。
【００３８】
シーケンサ１８は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１８は、コマンドレジスタ１６が保持するコマンドＣＭＤに応じて、例えば、入出力回路１０、ＺＱ較正回路１１、レディ／ビジー回路１３、ステータスレジスタ１４、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７、電圧発生回路１９、ロウデコーダ２０、センスアンプ２２、データレジスタ２３、及びカラムデコーダ２４等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【００３９】
電圧発生回路１９は、シーケンサ１８の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ２１、ロウデコーダ２０、及びセンスアンプ２２等に供給する。ロウデコーダ２０及びセンスアンプ２２は、電圧発生回路１９より供給された電圧をメモリセルアレイ２１内のメモリセルトランジスタに印加する。
【００４０】
メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（または「メモリセル」とも表記する）を含む。メモリセルアレイ２１には、製品出荷前のテスト工程で測定されたトランジスタのオン抵抗Ｒｏｎに基づく情報（以下、「Ｒｏｎ情報」と呼ぶ）が不揮発に保存される。Ｒｏｎ情報は、出力インピーダンスを設定値に合わせ込むための情報である。Ｒｏｎ情報に基づいて、出力回路１０ｂ内のプリドライバ及び出力バッファのトランジスタサイズが決定される。
【００４１】
より具体的には、プリドライバ及び出力バッファでは、例えば、トランジスタサイズ（ゲート幅）の違いによりオン抵抗Ｒｏｎが異なるトランジスタが複数個、並列に接続されている。そして、Ｒｏｎ情報に基づいて、１つまたは複数のトランジスタが選択されることにより、選択トランジスタによる合成のトランジスタサイズ（オン抵抗Ｒｏｎ）が最適化され、出力インピーダンスを設定値に合わせ込むことができる。例えば、出力バッファにおいてトランジスタサイズ（オン抵抗Ｒｏｎ）が異なる８個のトランジスタが並列に接続されている場合、合成のトランジスタサイズ（オン抵抗Ｒｏｎ）は、２５６（＝２８）通りから選択可能である。この場合、Ｒｏｎ情報は、８ビットのデジタル信号で示される。なお、オン抵抗Ｒｏｎの調整に用いられるトランジスタの個数は、任意である。例えば、Ｒｏｎ情報は、テスト工程で、ｐチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳトランジスタ」と表記する）のオン抵抗Ｒｏｎｐ及びｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」と表記する）のオン抵抗Ｒｏｎｎを測定した結果から算出される。
【００４２】
ロウデコーダ２０は、ロウアドレスＲＡをデコードする。ロウデコーダ２０は、デコード結果に基づき、選択されたメモリセルトランジスタに必要な電圧を印加する。
【００４３】
センスアンプ２２は、読み出し動作のときには、メモリセルアレイ２１から読み出されたデータをセンスする。そして、センスアンプ２２は、読み出しデータＲＤをデータレジスタ２３に送信する。また、センスアンプ２２は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ２１に送信する。
【００４４】
データレジスタ２３は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば書き込み動作において、データレジスタ２３は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２２に送信する。また例えば、読み出し動作において、データレジスタ２３は、センスアンプ２２から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
【００４５】
カラムデコーダ２４は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２３内のラッチ回路を選択する。
【００４６】
１．１．４  入出力回路と入出力パッド群との接続について
次に、入出力回路１０と入出力パッド群３０との接続について、図３を用いて説明する。
【００４７】
図３に示すように、入出力パッド群３０は、信号ＤＱ＜７：０＞、ＤＱＳ、及びＢＤＱＳに対応するパッド３０＜７：０＞、３０＿ＤＱＳ、及び３０＿ＢＤＱＳを含む。入出力回路１０は、上述の通り、入力回路１０ａ＜７：０＞、１０ａ＿ＤＱＳ、及び１０ａ＿ＢＤＱＳ、並びに出力回路１０ｂ＜７：０＞、１０ｂ＿ＤＱＳ、及び１０ｂ＿ＢＤＱＳを含む。
【００４８】
各パッド３０に、１つの組の入力回路１０ａ及び出力回路１０ｂが接続される。より具体的には、信号ＤＱ＜ｋ＞に対応するパッド３０＜ｋ＞に入力回路１０ａ＜ｋ＞及び出力回路１０ｂ＜ｋ＞が接続される。同様に、信号ＤＱＳに対応するパッド３０＿ＤＱＳに入力回路１０ａ＿ＤＱＳ及び出力回路１０ｂ＿ＤＱＳが接続される。信号ＢＤＱＳに対応するパッド３０＿ＢＤＱＳに入力回路１０ａ＿ＢＤＱＳ及び出力回路１０ｂ＿ＢＤＱＳが接続される。
【００４９】
パッド３０＜７：０＞、３０＿ＤＱＳ、及び３０＿ＢＤＱＳの各々に接続された入力回路１０ａ及び出力回路１０ｂの組は、実質的に同一の構成を有している。
【００５０】
１．１．５  出力回路の構成について
次に、出力回路１０ｂの構成について、図４を用いて説明する。なお、図４の例では、信号ＤＱ＜０＞の入出力パッド３０＜０＞に対応した出力回路１０ｂ＜０＞について説明するが、他の出力回路１０ｂ＜ｋ＞、１０ｂ＿ＤＱＳ、及び１０ｂ＿ＢＤＱＳも同じ構成である。更に、図４の例では、Ｒｏｎ情報がメモリセルアレイ２１に格納されている場合について説明するが、例えば、ＮＡＮＤ型フラッシュメモリ１００内に設けられたｅ−ＦｕｓｅがＲｏｎ情報に基づいて切断されることにより、Ｒｏｎ情報を保持していてもよい。更に、図４の例では、ＺＱ情報が反映される場合について説明するが、ＺＱ較正回路１１及びＺＱ情報は省略されてもよい。
【００５１】
図４に示すように、出力回路１０ｂ＜０＞は、Ｒｏｎ＿ＤＡＣレジスタ４１、Ｒｏｎ変換ロジック回路４２、出力制御回路４３、ＰＭＯＳ出力制御回路４４、ＮＭＯＳ出力制御回路４５、プリドライバ４６、及び出力バッファ４９を含む。
【００５２】
Ｒｏｎ＿ＤＡＣレジスタ４１は、メモリセルアレイ２１に保存されているＲｏｎ情報を一時的に格納するためのレジスタである。シーケンサ１８は、ＮＡＮＤ型フラッシュメモリ１００の電源ＯＮ後、ＰＯＲ動作の１つとして、Ｒｏｎ情報をＲｏｎ＿ＤＡＣレジスタ４１に格納する。より具体的には、Ｒｏｎ＿ＤＡＣレジスタ４１には、Ｒｏｎ情報として、後述するＰＭＯＳ出力バッファ５０のトランジスタ（以下、「出力トランジスタ」と呼ぶ）のトランジスタサイズに関する８ビットの信号ＲＯＮＰＯｏｒｇ＜７：０＞と、後述するＮＭＯＳ出力バッファ５１の出力トランジスタのトランジスタサイズに関する８ビットの信号ＲＯＮＮＯｏｒｇ＜７：０＞とが格納される。Ｒｏｎ＿ＤＡＣレジスタ４１に格納された信号ＲＯＮＰＯｏｒｇ＜７：０＞は、Ｒｏｎ変換ロジック回路４２及びＮプリドライバ群４８に送信される。また、Ｒｏｎ＿ＤＡＣレジスタ４１に格納された信号ＲＯＮＮＯｏｒｇ＜７：０＞は、Ｒｏｎ変換ロジック回路４２及びＰプリドライバ群４７に送信される。
【００５３】
Ｒｏｎ変換ロジック回路４２は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から受信したＲｏｎ設定値情報及びＺＱ較正回路１１から受信したＰＭＯＳトランジスタに関するＺＱ情報に基づいて、Ｒｏｎ＿ＤＡＣレジスタ４１から受信した信号ＲＯＮＰＯｏｒｇ＜７：０＞を変換して信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞を生成し、生成した信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞をＰＭＯＳ出力制御回路４４に送信する。同様に、Ｒｏｎ変換ロジック回路４２は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から受信したＲｏｎ設定値情報及びＺＱ較正回路１１から受信したＮＭＯＳトランジスタに関するＺＱ情報に基づいて、Ｒｏｎ＿ＤＡＣレジスタ４１から受信した信号ＲＯＮＮＯｏｒｇ＜７：０＞を変換して信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞を生成し、生成した信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞をＮＭＯＳ出力制御回路４５に送信する。
【００５４】
出力制御回路４３は、ＮＡＮＤ型フラッシュメモリ１００内の他の回路（例えば、データレジスタ２３等）から受信した出力信号をＰＭＯＳ出力制御回路４４及びＮＭＯＳ出力制御回路４５に送信する。
【００５５】
ＰＭＯＳ出力制御回路４４は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８本の信号線を介して、Ｐプリドライバ群４７のＰプリドライバ４７＜０＞〜４７＜７＞に接続される。ＰＭＯＳ出力制御回路４４は、出力制御回路４３から受信した出力信号を、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞に基づいて選択した信号線を介してＰプリドライバ４７群に送信する。すなわち、ＰＭＯＳ出力制御回路４４は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞に基づいて、出力信号をＰプリドライバ４７群に送信する信号線のパスを選択する。より具体的には、例えば、ＰＭＯＳ出力制御回路４４は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の各ビットにおいて、“１”データの場合は対応する信号線を選択し、“０”データの場合は対応する信号線を非選択とする。例えば、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞が“１０１００００１”である場合、ＰＭＯＳ出力制御回路４４は、出力信号をＰプリドライバ４７＜７＞、４７＜５＞、及び４７＜０１＞に送信する。
【００５６】
ＮＭＯＳ出力制御回路４５は、ＰＭＯＳ出力制御回路４４と同様に、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８本の信号線を介して、Ｎプリドライバ群４８のＮプリドライバ４８＜０＞〜４８＜７＞に接続される。ＮＭＯＳ出力制御回路４５は、出力制御回路４３から受信した出力信号を、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞に基づいて選択した信号線を介してＮプリドライバ群４８に送信する。すなわち、ＮＭＯＳ出力制御回路４５は、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞に基づいて、出力信号をＮプリドライバ４８群に送信する信号線のパスを選択する。
【００５７】
プリドライバ４６は、出力信号に基づく電圧を出力バッファ４９に送信する。プリドライバ４６は、Ｐプリドライバ群４７及びＮプリドライバ群４８を含む。
【００５８】
Ｐプリドライバ群４７は、出力信号の反転信号をＰＭＯＳ出力バッファ群５０に出力する。Ｐプリドライバ群４７は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８個のＰプリドライバ４７＜０＞〜４７＜７＞を含む。Ｐプリドライバ４７＜０＞〜４７＜７＞は同じ構成をしている。以下、信号ＲＯＮＰＯ＿ＯＣＤ＜ｍ＞（ｍは、０≦ｍ＜７の整数）に対応するＰプリドライバを、Ｐプリドライバ４７＜ｍ＞と表記する。Ｐプリドライバ４７＜ｍ＞は、Ｒｏｎ＿ＤＡＣレジスタ４１から、Ｒｏｎ設定値情報及びＺＱ情報を含まない信号ＲＯＮＮＯｏｒｇ＜７：０＞を受信し、これに基づいて、Ｐプリドライバ４７＜ｍ＞内のＮＭＯＳトランジスタのトランジスタサイズを変更できる。Ｐプリドライバ４７＜ｍ＞の構成については後述する。
【００５９】
Ｎプリドライバ群４８は、出力信号の反転信号をＮＭＯＳ出力バッファ群５１に出力する。Ｎプリドライバ群４８は、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８個のＮプリドライバ４８＜０＞〜４８＜７＞を含む。Ｎプリドライバ４８＜０＞〜４８＜７＞は同じ構成をしている。以下、信号ＲＯＮＮＯ＿ＯＣＤ＜ｍ＞（ｍは、０≦ｍ＜７の整数）に対応するＮプリドライバ４８を、Ｎプリドライバ４８＜ｍ＞と表記する。Ｎプリドライバ４８＜ｍ＞は、Ｒｏｎ＿ＤＡＣレジスタ４１から、Ｒｏｎ設定値情報及びＺＱ情報を含まない信号ＲＯＮＰＯｏｒｇ＜７：０＞を受信し、これに基づいて、Ｎプリドライバ４８＜ｍ＞内のＰＭＯＳトランジスタのトランジスタサイズを変更できる。Ｎプリドライバ４８＜ｍ＞の構成については後述する。
【００６０】
出力バッファ４９は、出力信号を、適正な電圧レベルに変換し、パッド３０＜０＞を介して、コントローラ２００に出力する。出力バッファ４９は、ＰＭＯＳ出力バッファ群５０及びＮＭＯＳ出力バッファ群５１を含む。
【００６１】
ＰＭＯＳ出力バッファ群５０は、Ｐプリドライバ群４７の出力信号が “Ｌ”レベルの場合、“Ｈ”レベルの電源電圧ＶＣＣＱをパッド３０＜０＞に印加する。ＰＭＯＳ出力バッファ群５０は、８個のＰプリドライバ４７＜０＞〜４７＜７＞にそれぞれ接続された８個のＰＭＯＳ出力バッファ５０＜０＞〜５０＜７＞を含む。以下、Ｐプリドライバ４７＜ｍ＞に対応するＰＭＯＳ出力バッファを、ＰＭＯＳ出力バッファ５０＜ｍ＞と表記する。
【００６２】
ＰＭＯＳ出力バッファ５０＜０＞〜５０＜７＞は、ＰＭＯＳトランジスタ６１＜０＞〜６１＜７＞をそれぞれ含む。以下、ＰＭＯＳ出力バッファ５０＜ｍ＞に対応するＰＭＯＳトランジスタを、ＰＭＯＳトランジスタ６１＜ｍ＞と表記する。トランジスタ６１＜ｍ＞のゲートは、対応するＰプリドライバ４７＜ｍ＞に接続され、ソースには電圧ＶＣＣＱが印加され、ドレインはパッド３０＜０＞に接続される。
【００６３】
８個のトランジスタ６１＜０＞〜６１＜７＞は、トランジスタサイズ（オン抵抗Ｒｏｎｐ）がそれぞれ異なる。例えば、トランジスタ６１＜０＞〜６１＜７＞のオン抵抗Ｒｏｎｐは、（６１＜０＞）＜（６１＜１＞）＜…＜（６１＜７＞）の関係にある。そして、トランジスタ６１＜０＞〜６１＜７＞を組み合わせることにより、ＰＭＯＳ出力バッファ群５０におけるＰＭＯＳトランジスタ６１のトランジスタサイズ（合成のオン抵抗Ｒｏｎｐ）は２８＝２５６通りの組み合わせとなる。すなわち、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞に基づいて、ＰＭＯＳトランジスタの出力インピーダンスを２５６通りから選択できる。
【００６４】
ＮＭＯＳ出力バッファ群５１は、Ｎプリドライバ群４８の出力信号が “Ｈ”レベルの場合、“Ｌ”レベルの電圧（接地電圧ＶＳＳ）をパッド３０＜０＞に印加する。ＮＭＯＳ出力バッファ群５１は、８個のＮプリドライバ４８＜０＞〜４８＜７＞にそれぞれ接続された８個のＮＭＯＳ出力バッファ５１＜０＞〜５１＜７＞を含む。以下、Ｎプリドライバ４８＜ｍ＞に対応するＮＭＯＳ出力バッファを、ＮＭＯＳ出力バッファ５１＜ｍ＞と表記する。
【００６５】
ＮＭＯＳ出力バッファ５１＜０＞〜５１＜７＞は、ＮＯＳトランジスタ６２＜０＞〜６２＜７＞をそれぞれ含む。以下、ＮＭＯＳ出力バッファ５１＜ｍ＞に対応するＮＭＯＳトランジスタを、ＮＭＯＳトランジスタ６２＜ｍ＞と表記する。トランジスタ６２＜ｍ＞のゲートは、対応するＮプリドライバ４８＜ｍ＞に接続され、ソースは接地され（電圧ＶＳＳが印加され）、ドレインはパッド３０＜０＞に接続される。
【００６６】
８個のトランジスタ６２＜０＞〜６２＜７＞は、トランジスタサイズ（オン抵抗Ｒｏｎｎ）がそれぞれ異なる。例えば、トランジスタ６２＜０＞〜６２＜７＞のオン抵抗Ｒｏｎｎは、（６２＜０＞）＜（６２＜１＞）＜…＜（６２＜７＞）の関係にある。そして、トランジスタ６２＜０＞〜６２＜７＞を組み合わせることにより、ＮＭＯＳ出力バッファ群５１におけるＮＭＯＳトランジスタ６２のトランジスタサイズ（合成のオン抵抗Ｒｏｎｎ）は２８＝２５６通りの組み合わせとなる。すなわち、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞に基づいて、ＮＭＯＳトランジスタの出力インピーダンスを２５６通りから選択できる。
【００６７】
１．１．６  Ｐプリドライバ群の構成について
次に、Ｐプリドライバ群４７の構成について、図５を用いて説明する。図５の例は、Ｐプリドライバ４７＜０＞の回路図を示しているが、他のＰプリドライバ４７＜１＞〜４７＜７＞も同じ構成である。また、図５の例は、信号ＲＯＮＮＯｏｒｇ＜７：０＞の上位３ビットの信号ＲＯＮＮＯｏｒｇ＜７：５＞に基づいてＮＭＯＳトランジスタのオン抵抗Ｒｏｎｎを調整する場合を示している。
【００６８】
図５に示すように、Ｐプリドライバ４７＜０＞は、ＰＭＯＳトランジスタ６３、及びＮＭＯＳトランジスタ６４〜６８を含む。
【００６９】
トランジスタ６３のゲートは、トランジスタ６４のゲート、及びＰＭＯＳ出力制御回路４４の信号ＲＯＮＰＯ＿ＯＣＤ＜０＞に対応する信号線に接続される。トランジスタ６３のソースには、電圧ＶＣＣＱが印加され、ドレインは、トランジスタ６４のドレイン及びＰＭＯＳ出力バッファ５０＜０＞に接続される。
【００７０】
トランジスタ６４のソースは、トランジスタ６５〜６８のドレインに接続される。トランジスタ６３及び６４は、第１インバータとして機能する。従って、トランジスタ６５〜６８のドレインは、第１インバータの接地電圧供給端子に接続されているとも言える。第１インバータは、ＰＭＯＳ出力制御回路４４から受信した出力信号を反転してＰＭＯＳ出力バッファ５０＜０＞に出力する。
【００７１】
トランジスタ６５のゲートには、信号ＲＯＮＮＯｏｒｇ＜７＞が入力され、ソースは接地される。
【００７２】
トランジスタ６６のゲートには、信号ＲＯＮＮＯｏｒｇ＜６＞が入力され、ソースは接地される。
【００７３】
トランジスタ６７のゲートには、信号ＲＯＮＮＯｏｒｇ＜５＞が入力され、ソースは接地される。
【００７４】
トランジスタ６８のゲートには、電圧Ｖｏｎが印加され、ソースは接地される。電圧ＶｏｎはＮＭＯＳトランジスタをオン状態にする電圧であり、例えば電圧ＶＣＣＱであってもよい。すなわち、トランジスタ６８は、ノーマリーオン状態とされる。
【００７５】
すなわち、Ｐプリドライバ４７＜０＞には、ＮＭＯＳ出力バッファ群５１のＲｏｎ情報の一部である信号ＲＯＮＮＯｏｒｇ＜７：５＞の各ビットに対応するＮＭＯＳトランジスタ６５〜６７が設けられている。そして、信号ＲＯＮＮＯｏｒｇ＜７：５＞に基づいてＮＭＯＳトランジスタ６５〜６７のオン／オフ制御をすることにより、トランジスタ６５〜６８の合成オン抵抗Ｒｏｎｎが調整される。
【００７６】
例えば、信号ＲＯＮＮＯｏｒｇ＜７：５＞が“１１１”データの場合、トランジスタ６５〜６７はオン状態とされ、トランジスタ６５〜６８の合成オン抵抗Ｒｏｎｎは、最も小さくなる。この場合、トランジスタ６３及び６４による第１インバータの出力が“Ｈ”レベルから“Ｌ”レベルに反転する場合、電圧の立ち下がりは比較的急峻となる。
【００７７】
また、例えば、信号ＲＯＮＮＯｏｒｇ＜７：５＞が“０００”データの場合、トランジスタ６５〜６７はオフ状態とされ、トランジスタ６５〜６８の合成オン抵抗Ｒｏｎｎは、最も大きくなる。この場合、トランジスタ６３及び６４による第１インバータの出力が“Ｈ”レベルから“Ｌ”レベルに反転する場合、電圧の立ち下がりは比較的ゆるやかとなる。なお、トランジスタ６５〜６８のトランジスタサイズは同じでもよく、異なっていてもよい。
【００７８】
なお、信号ＲＯＮＮＯｏｒｇ＜７：０＞に対応して設けられるＮＭＯＳトランジスタの個数は、任意に設定可能である。例えば、信号ＲＯＮＮＯｏｒｇ＜７＞に対応する１個のＮＭＯＳトランジスタが設けられてもよく、信号ＲＯＮＮＯｏｒｇ＜７：２＞に対応する６個のＮＭＯＳトランジスタが設けられてもよい。
【００７９】
Ｐプリドライバ４７＜ｍ＞では、信号ＲＯＮＮＯｏｒｇ＜７：０＞において使用するビットを最上位ビットから順に選択することにより、オン抵抗Ｒｏｎｎの調整に用いられる信号ＲＯＮＮＯｏｒｇのビット数を低減できる。すなわち、信号ＲＯＮＮＯｏｒｇ＜７：０＞に対応して設けられるＮＭＯＳトランジスタの個数を低減できる。従って、ＮＭＯＳ出力バッファ群５１に設けられた８個のトランジスタ６２＜０＞〜６２＜７＞よりも、オン抵抗Ｒｏｎｎ調整用のトランジスタの個数を少なくできる。なお、Ｐプリドライバ４７＜ｍ＞は、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞の上位ビットの信号を用いてもよい。但し、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞は、信号ＲＯＮＮＯｏｒｇ＜７：０＞を補正した値であるため、上位ビットに関しては、同じとなる場合がある。
【００８０】
１．１．７  Ｎプリドライバ群の構成について
次に、Ｎプリドライバ群４８の構成について、図６を用いて説明する。図６の例は、Ｎプリドライバ４８＜０＞の回路図を示しているが、他のＮプリドライバ４８＜１＞〜４８＜７＞も同じ構成である。また、図６の例は、信号ＲＯＮＰＯｏｒｇ＜７：０＞の上位３ビットの信号ＲＯＮＰＯｏｒｇ＜７：５＞に基づいてＰＭＯＳトランジスタのオン抵抗Ｒｏｎｐを調整する場合を示している。
【００８１】
図６に示すように、Ｎプリドライバ４８＜０＞は、ＰＭＯＳトランジスタ７１〜７５、及びＮＭＯＳトランジスタ７６〜７７を含む。
【００８２】
トランジスタ７５のゲートは、トランジスタ７６のゲート、及びＮＭＯＳ出力制御回路４５の信号ＲＯＮＮＯ＿ＯＣＤ＜０＞に対応する信号線に接続される。トランジスタ７５のソースは、トランジスタ７１〜７４のドレインに接続され、ドレインはトランジスタ７６のドレイン及びＮＭＯＳ出力バッファ５１＜０＞に接続される。
【００８３】
トランジスタ７６のソースは、トランジスタ７７のドレインに接続される。トランジスタ７５及び７６は、第２インバータとして機能する。従って、トランジスタ７１〜７４のドレインは、第２インバータの電源電圧供給端子に接続されているとも言える。第２インバータは、ＮＭＯＳ出力制御回路４５から受信した出力信号を反転してＮＭＯＳ出力バッファ５１＜０＞に出力する。
【００８４】
トランジスタ７１のゲートには、信号ＲＯＮＰＯｏｒｇ＜７＞の反転信号／ＲＯＮＰＯｏｒｇ＜７＞が入力され、ソースには電圧ＶＣＣＱが印加される。
【００８５】
トランジスタ７２のゲートには、信号ＲＯＮＰＯｏｒｇ＜６＞の反転信号／ＲＯＮＰＯｏｒｇ＜６＞が入力され、ソースには電圧ＶＣＣＱが印加される。
【００８６】
トランジスタ７３のゲートには、信号ＲＯＮＰＯｏｒｇ＜５＞の反転信号／ＲＯＮＰＯｏｒｇ＜５＞が入力され、ソースには電圧ＶＣＣＱが印加される。
【００８７】
トランジスタ７４のゲートには、電圧ＶＳＳが印加され、ソースには電圧ＶＣＣＱが印加される。すなわち、トランジスタ７４は、ノーマリーオン状態とされる。
【００８８】
すなわち、Ｎプリドライバ４８＜０＞には、ＰＭＯＳ出力バッファ群５０のＲｏｎ情報の一部である信号ＲＯＮＰＯｏｒｇ＜７：５＞の各ビットに対応するＰＭＯＳトランジスタ７１〜７３が設けられている。そして、信号ＲＯＮＰＯｏｒｇ＜７：５＞に基づいてＰＭＯＳトランジスタ７１〜７３のオン／オフ制御をすることにより、トランジスタ７１〜７４の合成オン抵抗Ｒｏｎｐが調整される。
【００８９】
トランジスタ７７のゲートには、電圧Ｖｏｎが印加され、ソースは接地される。すなわち、トランジスタ７７は、ノーマリーオン状態とされる。
【００９０】
例えば、信号ＲＯＮＰＯｏｒｇ＜７：５＞が“１１１”データの場合、すなわち反転信号／ＲＯＮＰＯｏｒｇ＜７：５＞が“０００”データの場合、トランジスタ７１〜７３はオン状態とされ、トランジスタ７１〜７４の合成オン抵抗Ｒｏｎｐは、最も小さくなる。この場合、トランジスタ７５及び７６による第２インバータの出力が“Ｌ”レベルから“Ｈ”レベルに反転する場合、電圧の立ち上がりは比較的急峻となる。
【００９１】
また、例えば、信号ＲＯＮＰＯｏｒｇ＜７：５＞が“０００”データの場合、すなわち反転信号／ＲＯＮＰＯｏｒｇ＜７：５＞が“１１１”データの場合、トランジスタ７１〜７３はオフ状態とされ、トランジスタ７１〜７４の合成オン抵抗Ｒｏｎｐは、最も大きくなる。この場合、トランジスタ７５及び７６による第２インバータの出力が“Ｌ”レベルから“Ｈ”レベルに反転する場合、電圧の立ち上がりは比較的ゆるやかとなる。
【００９２】
なお、信号ＲＯＮＰＯｏｒｇ＜７：０＞に対応して設けられるＰＭＯＳトランジスタの個数は、任意に設定可能である。
【００９３】
Ｎプリドライバ４８＜ｍ＞では、信号ＲＯＮＰＯｏｒｇ＜７：０＞において使用するビットを最上位ビットから順に選択することにより、オン抵抗Ｒｏｎｐの調整に用いられる信号ＲＯＮＰＯｏｒｇのビット数を低減できる。すなわち、信号ＲＯＮＰＯｏｒｇ＜７：０＞に対応して設けられるＰＭＯＳトランジスタの個数を低減できる。従って、ＰＭＯＳ出力バッファ群５０に設けられた８個のトランジスタ６１＜０＞〜６１＜７＞よりも、オン抵抗Ｒｏｎｐ調整用のトランジスタの個数を少なくできる。なお、Ｎプリドライバ４８＜ｍ＞は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の上位ビットの信号を用いてもよい。但し、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞は、信号ＲＯＮＰＯｏｒｇ＜７：０＞を補正した値であるため、上位ビットに関しては、同じとなる場合がある。
【００９４】
１．２  出力回路の動作の具体例について
次に、出力回路１０ｂの動作の具体例について、図７を用いて説明する。なお、図７は、出力回路１０ｂ＜０＞におけるＰＭＯＳ出力制御回路４４、Ｐプリドライバ群４７、及びＰＭＯＳ出力バッファ群５０の例を示している。なお、図７の例において、説明を簡略化するため、Ｐプリドライバ群４７のＰプリドライバ４７＜２＞〜４７＜７＞の詳細は省略されているが、Ｐプリドライバ４７＜０＞及び４７＜１＞と同じ構成である。また、ＰＭＯＳ出力バッファ群５０のＰＭＯＳ出力バッファ５０＜２＞〜５０＜７＞の詳細は省略されているが、ＰＭＯＳ出力バッファ５０＜０＞及び５０＜１＞と同じ構成である。
【００９５】
図７に示すように、例えば、信号ＲＯＮＮＯｏｒｇ＜７：０＞が“１０１０００１０”データであり、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞が“１０１００００１”データである場合について説明する。ＰＭＯＳ出力制御回路４４は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の“１０１００００１”データに基づいて、信号ＲＯＮＰＯ＿ＯＣＤ＜７＞、ＲＯＮＰＯ＿ＯＣＤ＜５＞、及びＲＯＮＰＯ＿ＯＣＤ＜０＞に対応する信号線をそれぞれ選択して、Ｐプリドライバ４７＜７＞、４７＜５＞、及び４７＜０＞に出力信号を送信する。Ｐプリドライバ群４７では、信号ＲＯＮＮＯｏｒｇ＜７：０＞の“１０１０００１０”データの上位３ビットの“１０１”データに基づいて、信号ＲＯＮＮＯｏｒｇ＜７＞に対応するトランジスタ６５及び信号ＲＯＮＮＯｏｒｇ＜５＞に対応するトランジスタ６７がオン状態とされ（選択され）、信号ＲＯＮＮＯｏｒｇ＜６＞に対応するトランジスタ６６がオフ状態とされる（非選択とされる）。従って、出力信号が“Ｈ”レベルの場合、ＰＭＯＳ出力バッファ５０＜７＞、５０＜５＞、及び５０＜０＞のトランジスタ６１＜７＞、６１＜５＞、及び６１＜０＞から“Ｈ”レベルの電圧がパッド３０＜０＞に印加される。
【００９６】
１．３  製品出荷前のテスト工程におけるＲｏｎ情報の算出について
次に、製品出荷前のテスト工程におけるＲｏｎ情報の算出について、図８を用いて説明する。図８の例は、ＮＡＮＤ型フラッシュメモリ１００のチップ内に内蔵されたテスト用トランジスタ（不図示）を用いた場合について説明する。例えば、テスト用トランジスタは、テスト工程において、トランジスタの製造ばらつき（例えば、オン抵抗Ｒｏｎまたは閾値電圧のばらつき等）を測定する際に用いられる。なお、テスト用のＰＭＯＳトランジスタは、出力バッファ４９のトランジスタ６１＜０＞〜６１＜７＞のいずれかと同じトランジスタサイズであってもよく、テスト用のＮＭＯＳトランジスタは、出力バッファ４９のトランジスタ６２＜０＞〜６２＜７＞のいずれかと同じトランジスタサイズであってもよい。
【００９７】
図８に示すように、まず、テスト用トランジスタのソース−ドレイン間電流Ｉｄｓを測定する（ステップＳ１０）。より具体的には、テスト用のＰＭＯＳトランジスタ場合、ソースに出力バッファと同じ電圧ＶＣＣＱが印加され、ドレインに電圧ＶＣＣＱ／２が印加される。この状態において、テスト用のＰＭＯＳトランジスタをオン状態としたときの電流Ｉｄｓを測定する。同様に、テスト用のＮＭＯＳトランジスタの場合、ドレインに電圧ＶＣＣＱ／２が印加され、ソースが接地される。この状態において、テスト用のＮＭＯＳトランジスタをオン状態としたときの電流Ｉｄｓを測定する。
【００９８】
次に、出力インピーダンスを設定値に合わせ込むため、電流Ｉｄｓの測定結果から、出力バッファ４９の出力トランジスタのトランジスタサイズを算出する（ステップＳ１１）。より具体的には、出力インピーダンスの設定値をＲとすると、出力トランジスタに必要な電流Ｉは、Ｉ＝（ＶＣＣＱ／２）／Ｒとなる。テスト用トランジスタのゲート幅をＷｔｅｓｔとすると、出力トランジスタのトランジスタサイズ（ゲート幅Ｗ）は、Ｗ＝（Ｉ／Ｉｄｓ）×Ｗｔｅｓｔとなる。この式を用いて、ＰＭＯＳトランジスタサイズとＮＭＯＳトランジスタサイズを算出する。
【００９９】
次に、算出したトランジスタサイズに基づいてＲｏｎ情報を算出する（ステップＳ１２）。より具体的には、ＰＭＯＳ出力バッファ群５０のＰＭＯＳトランジスタ６１＜０＞〜６１＜７＞を組み合わせた合成のトランジスタサイズが、算出したＰＭＯＳトランジスタサイズに最も近い値となるように、Ｒｏｎ情報すなわち信号ＲＯＮＰＯｏｒｇ＜７：０＞を決定する。同様に、ＮＭＯＳ出力バッファ群５１のＮＭＯＳトランジスタ６２＜０＞〜６２＜７＞を組み合わせた合成のトランジスタサイズが、算出したＮＭＯＳトランジスタサイズに最も近い値となるように、Ｒｏｎ情報すなわち信号ＲＯＮＮＯｏｒｇ＜７：０＞を決定する。
【０１００】
次に、算出したＲｏｎ情報をメモリセルアレイ２１に格納する（ステップＳ１３）。
【０１０１】
１．４  本実施形態に係る効果について
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき詳述する。
【０１０２】
例えば、出力インピーダンスを設定値に合わせ込むために出力バッファのトランジスタサイズを調整し、プリドライバのトランジスタサイズ、すなわちプリドライバのドライブ能力を調整していない場合、プリドライバのドライブ能力のばらつきにより、出力信号の電圧の立ち上がりと立ち下がりのタイミングにずれが生じる場合がある。
【０１０３】
図９に示すように、例えば信号ＤＱＳとＢＤＱＳにおいて、ＰプリドライバとＮプリドライバのドライブ能力が同じであれば、信号ＤＱＳ及びＢＤＱＳは、同じタイミングで信号の反転が終了する。このため、それぞれの信号の交点は電圧ＶＣＣＱ／２となる。
【０１０４】
また、Ｐプリドライバ内のＮＭＯＳトランジスタのドライブ能力が低い場合、信号ＢＤＱＳが“Ｌ”レベルから“Ｈ”レベルに反転する、すなわち電圧ＶＳＳから電圧ＶＣＣＱへの立ち上がりのタイミングが、信号ＤＱＳの反転のタイミングよりも遅くなることがある。より具体的には、例えば、出力インピーダンスを設定値に合わせ込むためにＮＭＯＳ出力バッファのＮＭＯＳトランジスタのトランジスタサイズを大きくする必要がある場合、Ｐプリドライバ内のＮＭＯＳトランジスタもトランジスタサイズを大きくしないと、ＮＭＯＳトランジスタのドライブ能力により、ＰプリドライバからＰＭＯＳ出力バッファへの“Ｌ”レベルの電圧供給に遅延が生じる。この結果、ＰＭＯＳ出力バッファにおける“Ｈ”レベルの電圧印加に遅延が生じる。このような場合、信号ＤＱＳと信号ＢＤＱＳとの交点は電圧ＶＣＣＱ／２から電圧ＶＯＸだけ低くなる。電圧ＶＯＸは、電圧ＶＣＣＱ／２からのずれ量を示しており、電圧ＶＯＸの値が大きいほど、すなわちＶＯＸ特性が悪化するほど、コントローラが出力信号を取り込む際に遅延時間（スキュー）が発生する。従って、出力信号を取り込む際の有効時間が減少し、出力信号の信頼性が低下する。
【０１０５】
また、Ｎプリドライバ内のＰＭＯＳトランジスタのドライブ能力が低い場合、信号ＤＱＳが“Ｈ”レベルから“Ｌ”レベルに反転するタイミングが、信号ＢＤＱＳの反転のタイミングよりも遅くなることがある。より具体的には、例えば、出力インピーダンスを設定値に合わせ込むためにＰＭＯＳ出力バッファのＰＭＯＳトランジスタのトランジスタサイズを大きくする必要がある場合、Ｎプリドライバ内のＰＭＯＳトランジスタもトランジスタサイズを大きくしないと、ＰＭＯＳトランジスタのドライブ能力により、ＮプリドライバからＮＭＯＳ出力バッファへの“Ｈ”レベルの電圧供給に遅延が生じる。この結果、ＮＭＯＳ出力バッファにおける“Ｌ”レベルの電圧印加に遅延が生じる。この場合、信号ＤＱＳと信号ＢＤＱＳとの交点は電圧ＶＣＣＱ／２から電圧ＶＯＸだけ高くなり、ＶＯＸ特性が悪化する。
【０１０６】
これに対し、本実施形態に係る構成であれば、出力バッファのトランジスタサイズを調整するためのＲｏｎ情報を用いてプリドライバのトランジスタサイズも調整することができる。より具体的には、ＰＭＯＳトランジスタのトランジスタサイズを調整するＲｏｎ情報（信号ＲＯＮＰＯｏｒｇ）を用いてＮプリドライバ内のＰＭＯＳトランジスタのトランジスタサイズを調整し、ＮＭＯＳトランジスタのトランジスタサイズを調整するＲｏｎ情報（信号ＲＯＮＮＯｏｒｇ）を用いてＰプリドライバ内のＮＭＯＳトランジスタのトランジスタサイズを調整できる。従って、トランジスタサイズのばらつきによるプリドライバのドライブ能力のばらつきを低減できる。従って、ＶＯＸ特性を改善できる。これにより、半導体記憶装置の信頼性を向上できる。
【０１０７】
更に、本実施形態に係る構成であれば、ＶＯＸ特性を改善することにより、信号ＤＱＳ及びＢＤＱＳによるスキューを低減できる。従って、通信速度を向上できる。
【０１０８】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、ＺＱ情報が信号ＲＯＮＰＯｏｒｇ＜７：０＞及びＲＯＮＮＯｏｒｇ＜７：０＞として用いられる場合について説明する。以下、第１実施形態と異なる点についてのみ、説明する。
【０１０９】
２．１  出力回路の構成について
次に、出力回路１０ｂの構成について、図１０を用いて説明する。
【０１１０】
図１０に示すように、第１実施形態の図４と異なる点は、Ｒｏｎ＿ＤＡＣレジスタ４１にＺＱ情報が格納される点である。これにより、Ｒｏｎ＿ＤＡＣレジスタ４１にＺＱ情報が供給されていない場合、Ｒｏｎ情報に基づく信号ＲＯＮＰＯｏｒｇ＜７：０＞が、Ｒｏｎ変換ロジック回路４２及びＮプリドライバ群４８に送信され、Ｒｏｎ情報に基づく信号ＲＯＮＮＯｏｒｇ＜７：０＞が、Ｒｏｎ変換ロジック回路４２及びＰプリドライバ群４７に送信される。
【０１１１】
他方で、Ｒｏｎ＿ＤＡＣレジスタ４１にＺＱ情報が供給された場合、ＺＱ情報に基づく信号ＲＯＮＰＯｏｒｇ＜７：０＞が、Ｒｏｎ変換ロジック回路４２及びＮプリドライバ群４８に送信され、ＺＱ情報に基づく信号ＲＯＮＮＯｏｒｇ＜７：０＞が、Ｒｏｎ変換ロジック回路４２及びＰプリドライバ群４７に送信される。
【０１１２】
２．２  本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１１３】
更に、本実施形態に係る構成であれば、ＺＱ情報に基づく信号ＲＯＮＰＯｏｒｇ＜７：０＞を、Ｒｏｎ変換ロジック回路４２及びＮプリドライバ群４８に送信し、ＺＱ情報に基づく信号ＲＯＮＮＯｏｒｇ＜７：０＞を、Ｒｏｎ変換ロジック回路４２及びＰプリドライバ群４７に送信することができる。すなわち、ＺＱ情報に基づいてプリドライバ４６及び出力バッファ４９を制御できる。
【０１１４】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、テスト工程において、出力バッファ内のトランジスタを用いて、トランジスタサイズを算出する場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【０１１５】
３．１  製品出荷前のテスト工程におけるＲｏｎ情報の算出について
製品出荷前のテスト工程におけるＲｏｎ情報の算出について、図１１を用いて説明する。図１１の例は、出力バッファ４９のトランジスタを用いた場合について説明する。
【０１１６】
図１１に示すように、まず、Ｒｏｎ情報の任意ビットを選択して、出力バッファ４９のいずれかのトランジスタの電流Ｉｄｓを測定する（ステップＳ２０）。
【０１１７】
より具体的には、ＰＭＯＳトランジスタの電流Ｉｄｓ測定を測定する場合、出力回路１０ｂ＜０＞において、例えば、ＰＭＯＳ出力バッファ群５０のＰＭＯＳトランジスタ６１＜０＞に対応する信号ＲＯＮＰＯｏｒｇ＜０＞を“１”データとし、他のビットを“０”データとする。そして、信号ＲＯＮＰＯ＿ＯＣＤは、例えば信号ＲＯＮＰＯｏｒｇと同じとする。なお、信号ＲＯＮＮＯｏｒｇ及び信号ＲＯＮＮＯ＿ＯＣＤには、オール“０”データ以外の任意のデータが設定できる。この状態で出力制御回路４３に“１”データの出力信号を入力すると、トランジスタ６１＜０＞はオン状態となる。この状態において、パッド３０＜０＞の電圧がＶＣＣＱ／２となるときのトランジスタ６１＜０＞の電流Ｉｄｓを測定する。また、ＮＭＯＳトランジスタの電流Ｉｄｓを測定する場合も同様に、例えば、ＮＭＯＳ出力バッファ群５１のＮＭＯＳトランジスタ６２＜０＞がオン状態になるように設定し、トランジスタ６２＜０＞の電流Ｉｄｓを測定する。
【０１１８】
次に、出力インピーダンスを設定値に合わせ込むため、電流Ｉｄｓの測定結果から、出力バッファ４９における出力トランジスタのトランジスタサイズを算出する（ステップＳ１１）。より具体的には、第１実施形態の図８と同様に、出力バッファ４９の選択トランジスタ（上述の例では、トランジスタ６１＜０＞または６２＜０＞）のゲート幅をＷｓｅｌとすると、出力トランジスタのトランジスタサイズ（ゲート幅Ｗ）は、Ｗ＝（Ｉ／Ｉｄｓ）×Ｗｓｅｌとなる。この式を用いて、ＰＭＯＳトランジスタサイズとＮＭＯＳトランジスタサイズを算出する。
【０１１９】
次に、第１実施形態の図８と同様に、算出したトランジスタサイズに基づいてＲｏｎ情報を算出する（ステップＳ１２）。
【０１２０】
次に、算出したＲｏｎ情報をメモリセルアレイ２１に格納する（ステップＳ１３）。
【０１２１】
３．２  本実施形態に係る効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果を得ることができる。
【０１２２】
４．変形例等
上記実施形態に係る半導体記憶装置は、外部機器(200)に信号を出力する第１端子(30<0>)と、第１端子に接続された複数の第１出力バッファ(PMOS出力バッファ50<m>)及び複数の第２出力バッファ(NMOS出力バッファ51<m>)と、複数の第２出力バッファに対応する第１信号(RONNOorg)及び複数の第１出力バッファに対応する第２信号(RONPOorg)を保持するレジスタ(Ron_DACレジスタ41)と、複数の第１出力バッファにそれぞれ接続され、第１インバータ(トランジスタ63と64)と第１インバータの接地電圧供給端子にそれぞれ並列に接続された複数の第１トランジスタ(65〜67)とを含み、複数の第１トランジスタは、第１信号(RONNOorg)に応じて動作する複数の第１プリドライバ(Pプリドライバ47<m>)と、複数の第２出力バッファにそれぞれ接続され、第２インバータ(トランジスタ75と76)と第２インバータの電源電圧供給端子にそれぞれ並列に接続された複数の第２トランジスタ(71〜73)とを含み、複数の第２トランジスタは、第２信号(RONPOorg)に応じて動作する複数の第２プリドライバ(Nプリドライバ48<m>)と、複数の第１プリドライバと複数の第１信号線を介して接続され、第２信号を変換した第３信号(RONPO_OCD)に応じて複数の第１信号線の少なくとも１つを選択可能な第１出力制御回路(PMOS出力制御回路44)と、複数の第２プリドライバと複数の第２信号線を介して接続され、第１信号を変換した第４信号(RONNO_OCD)に応じて複数の第２信号線の少なくとも１つを選択可能な第２出力制御回路(NMOS出力制御回路45)と、第１及び第２出力制御回路に出力信号を送信する第３出力制御回路(出力制御回路43)と、を含む。
【０１２３】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１２４】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１２５】
例えば、上記実施形態は、ＮＡＮＤ型フラッシュメモリを用いた半導体記憶装置に限定されず、他のメモリを用いた半導体記憶装置にも適用できる。更には、メモリを有していない半導体装置にも適用できる。
【０１２６】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１…メモリシステム、２…ホスト機器、１０…入出力回路、１０ａ…入力回路、１０ｂ…出力回路、１１…ＺＱ較正回路、１２…ロジック制御回路、１３…レディ／ビジー回路、１４…ステータスレジスタ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…Ｓｅｔ＿Ｆｅａｔｕｒｅ回路、１８…シーケンサ、１９…電圧発生回路、２０…ロウデコーダ、２１…メモリセルアレイ、２２…センスアンプ、２３…データレジスタ、２４…カラムデコーダ、３０〜３３…パッド、４１…Ｒｏｎ＿ＤＡＣレジスタ、４２…Ｒｏｎ変換ロジック回路、４３…出力制御回路、４４…ＰＭＯＳ出力制御回路、４５…ＮＭＯＳ出力制御回路、４６…プリドライバ、４７…Ｐプリドライバ、４８…Ｎプリドライバ、４９…出力バッファ、５０…ＰＭＯＳ出力バッファ、５１…ＮＭＯＳ出力バッファ、６１〜６８、７１〜７７…トランジスタ、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路、３００…基準抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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