(57)【要約】      （修正有）【課題】アナログデジタルコンバータに接続された増幅器のオフセットを較正する。【解決手段】増幅器回路構成が、増幅器（１０１）を含む差動信号経路を備える。オフセットを較正するフィードバック経路が、比較器（２０１）と、比較器（２０１）の出力によって制御される少なくとも１つのカウンタ（２０２、２０３）とを備える。ドリフト誤差を制御する別のフィードバック経路が、増幅器（１０１）の下流のアナログデジタルコンバータ（１０３）の出力に接続された平均化フィルタ（３０１）を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力側（１０１０）と出力側（１０１１）とを有するアナログ信号（ＩＮＰＵＴ）用の差動増幅器（１０１）及び出力端子（１０３１）を有するアナログデジタルコンバータ（１０３）を備える希望信号経路と、
前記差動増幅器（１０１）の前記出力側（１０１１）の差動信号線（１０２１、１０２２）、及び前記差動増幅器（１０１）の前記入力側（１０１０）の差動信号線（１１０、１１１）に結合された前記希望信号経路のオフセットを較正する第１のフィードバック経路であって、比較器（２０１）、及び前記比較器（２０１）の出力によって制御される少なくとも１つのカウンタ（２０２、２０３）を備える第１のフィードバック経路と、
前記アナログデジタルコンバータ（１０３）の前記出力端子（１０３１）、及び前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号線（１１０、１１１）に結合された前記希望信号経路のドリフトを較正する第２のフィードバック経路であって、平均化フィルタ（３０１）を備える第２のフィードバック経路とを備える、増幅器回路構成。
【請求項２】
前記少なくとも１つのカウンタ（２０２、２０３）の下流及び前記平均化フィルタ（３０１）の下流に接続された少なくとも１つのデジタルアナログコンバータ（４０２、４０３）を更に備える、請求項１に記載の増幅器回路構成。
【請求項３】
前記平均化フィルタ（３０１）の下流に接続された符号器とルックアップテーブル（３０２）とのうちの一方を更に備える、請求項１又は２に記載の増幅器回路構成。
【請求項４】
前記少なくとも１つのカウンタ（２０２、２０３）の出力に結合された入力端子（０）及び前記平均化フィルタ（３０１）の下流に結合された別の入力端子（１）と前記少なくとも１つのデジタルアナログコンバータ（４０２、４０３）に結合された出力端子とを有する少なくとも１つのマルチプレクサ（４１２、４１３）を更に備える、請求項２に記載の増幅器回路構成。
【請求項５】
前記第１のフィードバック経路が、前記比較器（２０１）の出力信号の状態に応答して前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号線（１１０）のうちの一方の信号線の信号、及び前記比較器（２０１）の出力信号の別の状態に応答して前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号線（１１１）のうちの他方の信号線の１つの信号に影響を及ぼすように構成されている、請求項１〜４のいずれか一項に記載の増幅器回路構成。
【請求項６】
出力端子（１１２）と入力端子とを有するミュート回路（１０４）を更に備え、当該入力端子が、前記アナログデジタルコンバータ（１０３）の前記出力端子（１０３１）に結合されており、前記ミュート回路（１０４）が、前記第１及び第２のフィードバック経路のうちの少なくとも一方を通した較正が完了する前には、当該出力端子（１１２）における出力信号（ＯＵＴＰＵＴ）を抑止するように構成されている、請求項１〜５のいずれか一項に記載の増幅器回路構成。
【請求項７】
前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号線（１１０、１１１）のそれぞれにおける加算ノード（４０７、４０８）と、
前記差動増幅器（１０１）の前記出力側（１０１１）の前記差動信号線（１０２１、１０２２）に結合された前記比較器（２０１）の入力端子と、
前記比較器（２０１）の前記出力端子によって制御される別のカウンタ（２０３、２０２）と、
第１及び第２のマルチプレクサ（４１２、４１３）であって、前記少なくとも一つのカウンタ及び他方のカウンタ（２０２、２０３）の出力端子が、前記マルチプレクサ（４１２、４１３）のそれぞれの入力端子（０）に接続されている、第１及び第２のマルチプレクサ（４１２、４１３）と、
第１及び第２のデジタルアナログコンバータ（４０２、４０３）であって、前記第１及び第２のマルチプレクサ（４１２、４１３）の出力端子が、前記第１及び第２のデジタルアナログコンバータ（４０２、４０３）の入力端子に接続されており、前記第１及び第２のデジタルアナログコンバータ（４０２、４０３）の出力端子が、前記加算ノード（４０７、４０８）のそれぞれの１つに接続されている、第１及び第２のデジタルアナログコンバータ（４０２、４０３）と、
ルックアップテーブル（３０２）であって、前記平均化フィルタ（３０１）の出力端子が、前記ルックアップテーブル（３０２）の入力端子に接続されており、前記ルックアップテーブルの出力端子が、前記第１及び第２のマルチプレクサ（４１２、４１３）の他の入力端子（１）に接続されている、ルックアップテーブル（３０２）とを備える、請求項１に記載の増幅器回路構成。
【請求項８】
増幅器回路構成を較正する方法であって、前記増幅器回路構成が、入力側（１０１０）と出力側（１０１１）とを有するアナログ信号（ＩＮＰＵＴ）用の差動増幅器（１０１）及び出力端子（１０３１）を有するアナログデジタルコンバータ（１０３）を備える希望信号経路を備え、
前記方法は、
前記差動増幅器（１０１）の前記出力側（１０１１）の差動信号（ｏｕｔｐ、ｏｕｔｎ）を比較するステップ（２５１）、前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号のうちの少なくとも１つに補正信号（ｒｅｆｐ、ｒｅｆｎ）を印加するステップ（２５３）、及び比較器の出力信号が変化するまで（２５５）前記補正信号を変更するステップを含む第１の較正プロセスを実施するステップと、
前記アナログデジタルコンバータ（１０３）の前記出力端子（１０３１）における信号を平均化するステップ及び前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号のうちの少なくとも１つに補正信号（ｒｅｆｐ、ｒｅｆｎ）を印加するステップを含む第２の較正プロセスを実施するステップとを含む、方法。
【請求項９】
前記第１の較正プロセスの間、前記差動増幅器（１０１）の前記出力側（１０１１）の前記差動信号（ｏｕｔｐ、ｏｕｔｎ）の一方が、前記差動増幅器の前記出力側の前記差動信号の他方の１つよりも低い振幅を有するとき、前記差動信号の一方が、前記差動信号の他方の１つよりも大きい振幅を有すると決定される（２５５）まで前記補正信号を増大させるステップ（２５３）を含む、請求項８に記載の方法。
【請求項１０】
前記増幅器回路構成が、前記差動増幅器（１０１）の前記入力側（１０１０）の正及び負の差動信号線（１１０、１１１）及び前記差動増幅器（１０１）の前記出力側（１０１１）の正及び負の信号線（１０２１、１０２２）を備え、前記第１の較正プロセスが、前記差動増幅器の前記出力側の前記正の差動信号線（１０２１）における信号（ｏｕｔｐ）が前記差動増幅器の前記出力側の前記負の差動信号線（１０２２）における信号（ｏｕｔｎ）よりも低い振幅を有するとき、前記出力側の前記正の信号線の信号（ｏｕｔｐ）が前記出力側の前記負の信号線における信号（ｏｕｔｎ）よりも大きな振幅を有するまで、前記補正信号を増大させ（２５３）、前記補正信号（ｒｅｆｐ）を前記差動増幅器の前記入力側の前記正の信号線（１１１）に印加して、前記入力側の前記正の信号線の信号を増大させるステップを含む、請求項９に記載の方法。
【請求項１１】
前記増幅器回路構成が、前記差動増幅器（１０１）の前記入力側（１０１０）に正及び負の差動信号線（１１０、１１１）及び前記差動増幅器（１０１）の前記出力側（１０１１）に正及び負の信号線（１０２１、１０２２）を備え、前記第１の較正プロセスが、前記差動増幅器の前記出力側の前記正の差動信号線（１０２１）における信号（ｏｕｔｐ）が、前記差動増幅器の前記出力側の前記負の差動信号線（１０２２）における信号（ｏｕｔｎ）よりも大きな振幅を有するとき、前記出力側の前記正の信号線の信号（ｏｕｔｐ）が前記出力側の前記負の信号線における信号（ｏｕｔｎ）よりも低い振幅を有するまで、前記補正信号を増大させ（２６３）、前記補正信号（ｒｅｆｎ）を前記差動増幅器の前記入力側の前記負の信号線（１１０）に印加して、前記入力側の前記負の信号線の信号を増大させるステップを含む、請求項９に記載の方法。
【請求項１２】
前記第２の較正プロセスが、前記アナログデジタルコンバータ（１０３）の前記出力端子（１０３１）における信号を平均化することによって得た信号レベルを、前記信号レベルを有する差動補正信号に変換するステップと、前記差動補正信号を前記差動増幅器（１０１）の前記入力側（１０１０）の前記差動信号に印加するステップとを含む、請求項８〜１１のいずれか一項に記載の方法。
【請求項１３】
前記第１及び第２の較正プロセスのうちの少なくとも１つの実施の間、前記アナログデジタルコンバータ（１０３）の出力信号を抑止するステップを含む、請求項８〜１２のいずれか一項に記載の方法。
【請求項１４】
前記希望信号経路が希望信号を受け取らなかったとき、又は前記差動増幅器が待機モード又はスリープモード（４５３、４５５）にあるとき、前記差動増幅器構成の動作時間の間、前記第２の較正プロセス（４５４、４５６）を繰り返す、請求項８〜１３のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は増幅器回路構成に関する。詳細には、本開示は、差動増幅器とアナログデジタルコンバータと、希望信号経路を較正する回路とを備える増幅器回路構成に関する。本開示は、増幅器回路構成を較正する方法に更に関する。
【背景技術】
【０００２】
［背景］
差動増幅器は、正の信号部分と負の信号部分との対の差として確立される希望信号の振幅をリフレッシュし、又は増大させるオーディオ信号処理に広く使用されている。オーディオ信号増幅器の１つの例示的な適用例は、デジタル信号プロセッサを用いて更に処理することができるように微小電気機械システム（ＭＥＭＳ：ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍ）オーディオセンサから得た信号が増幅され、アナログ領域からデジタル領域に変換されるマイクロホンの分野にある。オーディオ増幅器は、望ましくない誤差を希望信号経路に導入する、その出力信号の時不変オフセットと時変ドリフトとを内在的に有することがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
オフセットとは、主に製造ばらつきによって生じる時不変ＤＣ電圧誤差のことである。例えば、差動増幅器の差動処理経路における構成部品の不一致により、出力信号にオフセットが生じることがある。現在のＣＭＯＳ製造技術において、増幅器の入力段におけるオフセットは、５ｍＶ〜５０ｍＶの程度であり得る。増幅器の増幅率によって増幅された入力オフセットにより、増幅器の差動出力信号に相当に大きなオフセットが生じる。
【０００４】
ドリフトとは、温度又は時間によってしばしば変化する誤差源によって生じる時変電圧誤差のことである。１つの主な誤差源は、ＣＭＯＳ製造技術で製作されたトランジスタのゲート酸化物とシリコン基板との間の界面における欠陥によって生じるフリッカー雑音である。供給電圧又はバイアス電流の温度依存性による雑音等、他のドリフト誤差源もありえる。ドリフト誤差は、通常、０Ｈｚ〜最大約２０Ｈｚの範囲内の低周波数誤差であり、したがって、ドリフトは、差動増幅器の出力に低周波数の時変電圧変動をもたらす。ドリフトは、非ゼロの平均ＤＣ電圧を有する。
【０００５】
差動増幅器のコモンモード出力電圧は、通常、供給電圧（ＶＤＤ）の半分、すなわち、ＶＤＤ／２に設定される。オフセット及びドリフトにより、差動増幅器のコモンモード出力電圧は、ＶＤＤ／２とは異なることがあり、したがって、接地又は供給電圧ＶＤＤのいずれかにより近接する。これにより、処理すべき信号のダイナミックレンジが減少し、差動増幅器の出力における希望信号は、飽和状態に達することがあり、したがって、大きな信号振幅が差動増幅器の出力に提供されたとき、接地電位又は供給電圧にクリップし、又は固持する。この場合、信号情報は失われる。
【０００６】
したがって、増幅器のコモンモード出力電圧がＶＤＤ／２の所望の値に近接するようにオフセット及びドリフトを補償するべく差動増幅器を較正する必要がある。従来の較正方法には、製造工程中に増幅器回路を測定し、微調整することによる増幅器の較正が関与する。これは、通常、任意の時変ドリフト効果を考慮に入れていない。
【０００７】
コモンモード出力電圧が所望のレベルにより近接している差動増幅器回路構成を提供することが本開示の目的である。
【０００８】
時不変オフセット誤差及び時変ドリフト誤差に対して較正することができる差動増幅器回路構成を提供することが本開示の別の目的である。
【０００９】
コモンモード出力電圧が所望のレベルにより近接している差動増幅器回路構成を較正する方法を提供することが本開示の更に別の目的である。
【００１０】
時不変オフセット誤差及び時変ドリフト誤差に対して差動増幅器回路構成を較正する方法を提供することが本開示の更に別の目的である。
【課題を解決するための手段】
【００１１】
［概要］
上述の目的のうちの１つ又は複数は、本請求項１の特徴による増幅器回路構成によって解決される。
【００１２】
実施形態において、本開示の増幅器回路構成は、差動アナログ信号用の差動増幅器と、差動増幅器の下流に接続されたアナログデジタルコンバータ（ＡＤＣ：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）とを含む希望信号経路を備える。差動増幅器は、対応する正及び負の信号線の正及び負の信号部分を処理し、希望信号は、正の信号と負の信号との差に含まれる。差動増幅器は、固定利得又は可変利得を有することができる。希望信号経路におけるＡＤＣは、しばしば、増幅された差動アナログ信号からデジタルビットストリームを生成するシグマデルタ変調器又はシグマデルタコンバータである。増幅器の出力に結合されたアンチエイリアス（ＡＡＳ：ａｎｔｉ−ａｌｉａｓｉｎｇ）フィルタは、ＡＤＣ変換による周波数スペクトルエイリアシングを回避するためにアナログ信号帯域幅を制限する。そのような増幅器構成は、オーディオ信号の処理にしばしば使用される。オーディオ信号は、ＭＥＭＳマイクロホン等のマイクロホンによって供給することができる。
【００１３】
第１のフィードバック経路が、時不変オフセットを較正するように構成されている。第１のフィードバック経路は、差動増幅器の出力の下流の差動信号線に結合された比較器を含む。比較器出力は、補正電圧を代表する計数値を生成する１つ又は複数のカウンタを制御する。１つ又は複数のカウンタの出力は、デジタルからアナログに変換され、差動増幅器の入力側の差動信号線のうちの少なくとも１つにフィードバックされる。
【００１４】
第２のフィードバック経路が、時変ドリフトを較正するように構成されている。差動増幅器の出力側の下流の差動信号線に結合された平均化フィルタが、デジタルからアナログに変換された対応する差動信号に変換され、差動増幅器の入力側の差動信号線に供給される平均信号を生成する。
【００１５】
第１のフィードバック経路が最初に動作され、第２のフィードバック経路が、その後に、第２のフィードバック経路によって較正すべきドリフトが初期オフセットよりも実質的に小さくなるように動作される。第２のフィードバック経路は、差動増幅器の出力を所望のコモンモード電圧に可能な限り近接させるために微調節された較正を提供する。説明される実施形態による増幅器回路構成は、オーディオ信号を処理する信号経路に特に有用である。
【００１６】
フィードバック経路は、入力信号を希望信号経路のデジタル側から受け取り、補正値を決定し、それを希望信号経路のアナログ側にフィードバックする。デジタル補正値を、差動増幅器の入力におけるアナログ差動信号線に供給することができるアナログ補正値に変換するために、少なくとも１つのデジタルアナログコンバータをフィードバック経路に設ける。第１のフィードバック経路と第２のフィードバック経路とを組み合わせるために、少なくとも１つのマルチプレクサを設ける。マルチプレクサは、アナログデジタルコンバータの上流、並びに、それぞれ、第１及び第２のフィードバック経路のカウンタ及び平均化フィルタの下流に設けることができる。実際には、１つのマルチプレクサ及び１つのデジタルアナログコンバータは、差動増幅器のアナログ入力側の差動信号線のそれぞれの１つに関連付けられている。
【００１７】
第１のフィードバック経路は、比較器の出力信号の状態に応答して、増幅器の入力側の正又は負のアナログ差動信号線の信号に影響を及ぼす。正の差動信号線の信号が負の差動信号線の信号よりも低いことを比較器が決定した場合、フィードバックループは、増幅器の入力側の負の差動信号線の信号に影響し、又はそれを補正する。正の差動信号線の信号が、比較器によって決定された負の差動信号線の信号よりも大きいその他の場合において、増幅器の入力側の正の差動信号線の信号は、影響され、又は補正される。カウンタは、比較器がその状態を切り替える限り、すなわち、正及び負の信号線の信号が極性を切り替える限り、動作される。比較器が増幅器の出力における極性の変化を決定するまで補正値は増大される。次いで、カウンタの状態は、動作停止され、第２のフィードバックループが動作される。
【００１８】
較正プロセスが進行しているとき、信号がデジタル処理回路に転送されるのを抑止するために、ミュート回路をシグマデルタＡＤＣの出力に設ける。ミュート回路は、第１及び第２のフィードバック経路を通して較正プロセスが進行している限り、及び較正プロセスが完了する前には、アクティブである。
【００１９】
オフセット及びドリフト較正用の全回路は、少数の追加の構成部品を含み、増幅器の使用中に動作させることができる。回路の要素の微調整を必要とすることがある生産工程の終わりにおける従来の増幅器の調節は、必要でない。工程はデジタルで動作し、アナログ補正値を差動増幅器の入力側に供給する。
【００２０】
本開示による回路構成が、より詳細には、補正値を用いて希望信号経路を組み合わせるために差動増幅器の入力側の差動信号線のそれぞれに加算ノードを含む。比較器は、差動増幅器の出力側の差動信号線に結合されており、それはアンチエイリアスフィルタが存在する場合ＡＡＳフィルタの出力側でもよい。第１及び第２のカウンタの動作は、代替案として比較器の出力によって制御される。更に設けるのは、ルックアップテーブルと組み合わせた平均化フィルタである。ルックアップテーブルの出力を第１及び第２のカウンタの出力と組み合わせるために、第１及び第２のマルチプレクサを設ける。デジタル補正値をマルチプレクサから加算ノードに供給するために、第１及び第２のデジタルアナログコンバータを設ける。
【００２１】
上述の目的のうちの１つ又は複数は、本請求項８の特徴による方法によっても解決される。
【００２２】
増幅器を較正してオフセット及びドリフト誤差を最小限に抑えるために、第１及び第２の較正プロセスが順々に実施される。第１の較正プロセスによれば、差動増幅器の出力側の差動信号は、互いに比較され、補正値が、差動増幅器の入力側の差動信号のうちの少なくとも１つに提供される。補正信号は、比較器の出力信号が変化するまで増大される。次いで、第２の較正プロセスが、シグマデルタＡＤＣの出力側である信号経路のデジタル部分における信号が観測窓の所定の長さの間平均される点において実施される。補正信号が、差動増幅器の入力側の差動信号のうちの少なくとも１つに印加される。実際には、ルックアップテーブルを通した符号化により、補正値が、差動増幅器の入力側の差動信号線のうちの少なくとも１つに印加することができる差動信号に変換される。
【００２３】
オフセットを較正するために、差動増幅器の出力側の信号線の差動信号の符号は、正の信号線が負の信号線よりも低い信号を搬送するかどうか、又はその逆であるかどうかが決定される点において決定される。その決定により、補正信号は信号振幅の符号が変化するまで増大される。補正信号は、正の信号線の信号が負の信号線の信号よりも低い場合、負の信号線に印加される。その他の場合、正の信号線の信号が負の信号線の信号よりも大きいとき、補正値は正の信号線に印加される。補正値は、例えば、カウンタにおいて、印加された補正値が段階的に、例えば、各段階において１ｍＶだけ増大するように、段階的に増大され、計数値は、デジタル領域からアナログ信号に変換される。結果として、オフセット補正プロセスの終わりにおける出力は、補正段階値未満、すなわち、１ｍＶ未満であると予想される。次いで、増幅器の入力側のアナログ差動信号線に印加すべき対応する差動電圧に変換されるデジタル信号の平均化を含む、増幅器ドリフトを補正する第２の較正プロセスが実施される。この差動補正値は、決定された平均値に関連しており、又は平均値の大きさでもよい。平均値はシングルエンド方式であり、補正値は差動方式であるので、対応する符号化が必要であり、例えば、ルックアップテーブルを通して実施される。
【００２４】
オフセット及びドリフトの較正は、増幅器の動作中に動的に実施される。これは、電源オン後に、オフセット及びドリフトに対する第１及び第２の較正プロセスが順々に実施されることを意味する。スリープモードの間、時変ドリフトは、増幅器の動作条件が変更された可能性があり、したがってドリフトが変更された可能性があることを考慮に入れて再度較正することができる。待機モードとも呼ばれるスリープモードの間、希望信号経路の入力には希望信号はない。マイクロホンの実施形態において、スリープ／待機モード時間中にマイクロホンセンサによって増幅器に提供される信号は実質的にない。増幅器のドリフト誤差は、マイクロホン動作に影響を与えずに再較正することができる。ミュート回路は、アクティブである可能性があり、したがって、較正は、下流に接続されたデジタル信号処理経路に任意の誤差を生成しない。ドリフト較正は、スリープ／待機状況が起きるたびに繰り返すことができる。ＭＥＭＳマイクロホンシステムにおいて、ドリフト較正プロセスは、認識できる電力消費を加えない。オフセットを較正するために微調整を加える従来のシステムは、微調整が特殊試験装置を必要とするので、そのようなドリフト誤差の動的再較正を実施することができないことに留意されたい。
【００２５】
利点として、ドリフト較正は、例えば、マイクロホンシステムにおける増幅器の通常動作中に所定の量の時間の終了後に繰り返すことができる。これは、例えば、ミュート回路がアクティブである点において、ドリフト再較正プロセスが行われる時間中にマイクロホンの機能が遮断されることを必要とする。この時間は相対的に短く、したがって、マイクロホンを使用する人によって認識はされないであろう。
【００２６】
前述の一般的な説明及び以下の詳細な説明の両方は、単に例示的に過ぎず、特許請求の範囲の性質及び性格を理解する概要又は枠組みを提供することが意図されていることを理解されたい。添付の図面は、更なる理解をもたらすために本明細書に含まれ、組み込まれており、本明細書の一部を構成する。図面は１つ又は複数の実施形態を示し、本明細書とともに、様々な実施形態の原理及び動作を説明する役割を果たす。図面の異なる図における同じ要素は、同じ参照符号で表される。
【図面の簡単な説明】
【００２７】
【図１】本開示の原理による増幅器回路構成を示す回路図である。
【図２】オフセットを較正するプロセスを示す流れ図である。
【図３】増幅器回路構成のドリフトの例を示す図である。
【図４】増幅器回路構成の動作を表す図である。
【発明を実施するための形態】
【００２８】
［実施形態の詳細な説明］
次に、本開示の実施形態を示す添付の図面を参照して以下により完全に本開示を説明する。しかし、本開示は、多くの異なる形態で具現化することができ、本明細書に記載する実施形態に限定されると解釈すべきでない。むしろ、これらの実施形態は、本開示が本開示の範囲を当業者に完全に伝達するように提供されている。図面は、必ずしも原寸に比例して示されておらず、本開示を明確に示すように構成されている。
【００２９】
図１は、実施形態による増幅器回路構成の回路の詳細を示す。増幅器回路は、オーディオ信号を処理するように構成されており、ＭＥＭＳマイクロホンの一部でもよい。増幅器１０１は、完全に差動方式であり、増幅器の入力１０１０における差動信号線の対の端子において２つの入力信号を有する。それに対応して、増幅器１０１の出力１０１１は、正の差動信号線と負の差動信号線との対を備える。ＭＥＭＳセンサからのオーディオ信号は、信号ＩＮＰＵＴとして差動信号線１１０、１１１に供給される。アンチエイリアスフィルタ（ＡＡＦ）１０２を増幅器１０１の出力に設ける。ＡＡＦ１０２は、信号経路の下流で実施されるアナログデジタル変換による周波数スペクトルエイリアシングを回避するためにアナログ信号帯域幅を制限する。正及び負の差動出力信号ｏｕｔｐ、ｏｕｔｎを搬送する出力信号線１０２１、１０２２は、アナログデジタルコンバータ１０３に供給される。ＡＤＣ１０３は、オーディオ信号処理によく使用されるシグマデルタコンバータ又はシグマデルタ変調器でもよい。ＡＤＣ１０３の出力は、デジタルオーディオ信号を搬送するデジタル信号線１０３１である。ミュート回路１０４が、ＡＤＣ１０３の下流に接続されている。ミュート回路１０４の出力１１２は、デジタル出力信号ＯＵＴＰＵＴを搬送し、デジタル出力信号ＯＵＴＰＵＴは、更にデジタル信号プロセッサ（図示せず）等のデジタル信号処理回路に供給することができる。差動入力信号線１１０、１１１からデジタル出力線１１２までの、信号ＩＮＰＵＴからＯＵＴＰＵＴまでの説明される信号経路は、本実施形態においてオーディオ信号でもよい希望信号を処理する。増幅器１０１は、オーディオ信号処理にしばしば使用される可変増幅率を有する固定利得増幅器又は可変利得増幅器（ＶＧＡ）でもよい。
【００３０】
増幅器１０１は、入力信号ＩＮＰＵＴがない場合でも、出力信号がコモンモード信号レベルと異なるようにオフセットを有する。オフセットは、製造ばらつき及びプロセスの不一致によって生じる。例えば、完全差動回路設計では、生産工程におけるばらつきは、異なる差動経路におけるトランジスタの不一致をもたらす。増幅器１０１の入力側のオフセットは、出力オフセットが増幅器の利得により相当により高くなるように、５ｍＶ〜５０ｍＶの範囲にあってもよい。オフセット出力電圧は、時不変ＤＣ電圧誤差である。
【００３１】
通常、温度又は時間による何らかの誤差源の交差感受性によって生じるドリフトと呼ばれる時変電圧誤差がある。１つの誤差源は、ＣＭＯＳトランジスタのゲート酸化物とシリコン基板との間の界面における欠陥によるフリッカー雑音である場合がある。他の可能なドリフト誤差源は、バイアス電流の温度依存性又は供給電圧の雑音である場合がある。ドリフト電圧誤差は、通常、相当のＤＣ成分を表す０〜２０Ｈｚの範囲内の低周波数誤差である。オフセット及びドリフトにより、例えば、ＶＤＤ／２の定義されたコモンモード出力電圧からの増幅器出力信号のずれが生じ、したがって、差動希望信号の振幅が制限される。振幅が大きすぎる場合、信号は、接地電位又は供給電圧ＶＤＤを固持する場合があり、したがって、信号における情報が失われる。
【００３２】
図１の回路は、増幅器のオフセットを補正する、第１のフィードバック経路２０１、２０２、２０３、４１２、４１３、４０２、４０３、４０８、４０７を示す。回路は、ドリフト誤差を補正する、第２のフィードバック経路３０１、３０２、４１２、４１３、４０２、４０３、４０８、４０７を含む。マルチプレクサ４１２、４１３は、両方の回路経路を一緒に組み合わせる。状態「０」において、マルチプレクサは第１のフィードバック経路を有効にし、状態「１」において、マルチプレクサは第２のフィードバック経路を有効にする。
【００３３】
次に、オフセットフィードバック経路を参照すると、比較器２０１が差動出力信号ｏｕｔｐ、ｏｕｔｎを搬送する信号線１０２１、１０２２に接続されている。比較器２０１は、差動信号ｏｕｔｐ、ｏｕｔｎの符号を、ｏｕｔｐがｏｕｔｎよりも大きいかどうか、又はｏｕｔｐがｏｕｔｎよりも小さいかどうかにより決定する。比較器出力が「０」である、すなわち、ｏｕｔｐ＜ｏｕｔｎである場合、カウンタ２０２が動作される。カウンタ２０２の出力は、補正信号ｒｅｆｐを生成するデジタルアナログコンバータ（ＤＡＣ）４０２に転送され、補正信号ｒｅｆｐは、増幅器１０１の入力１０１０の正（＋）の線における入力信号を増大させるために加算ノード４０８に転送される。差動信号ｏｕｔｐ、ｏｕｔｎが他方の符号を有する、すなわち、ｏｕｔｐ＞ｏｕｔｎである場合、比較器２０１の出力は「１」であり、したがって、カウンタ２０３が動作される。カウンタ２０３からの計数値は、ＤＡＣ４０３に転送されて、補正信号ｒｅｆｎを生成し、補正信号ｒｅｆｎは加算ノード４０７に転送されて、増幅器１０１の入力１０１０の負（−）の線における信号を増大させる。
【００３４】
次に、図２を参照し、オフセット較正ループの動作をより詳細に説明する。ステップ２５０において、増幅器１０１の出力側の信号ｏｕｔｐ、ｏｕｔｎが比較器２０１によって比較される。ｏｕｔｐ＜ｏｕｔｎである場合（ステップ２５１）、カウンタ２０２が１だけインクリメントされる（ステップ２５２）。ＤＡＣ４０２の出力が、電圧ステップ、例えば、１ｍＶだけインクリメントされ（ステップ２５３）、したがって、補正信号ｒｅｆｐが、対応する電圧ステップ、例えば、１ｍＶだけインクリメントされ、増幅器の出力信号ｏｕｔｐが、対応する電圧ステップ、例えば、１ｍＶだけ増大される（ステップ２５４）。アップカウンティングプロセスは継続され、信号ｏｕｔｎは、ｏｕｔｐ＞ｏｕｔｎである点において、線１０２１、１０２２における差動信号の符号が変化するまで減少され続けられる（ステップ２５５）。この場合、較正プロセスが停止し、絶対オフセットｏｕｔｐ−ｏｕｔｎは、約１ｍＶ又は１ｍＶよりも低いと想定される。
【００３５】
ｏｕｔｐ＞ｏｕｔｎである（ステップ２５１）その他の場合、カウンタ２０３は、比較器２０１によって有効にされ、１だけアップカウントされる（ステップ２６２）。これはＤＡＣ４０３における補正信号ｒｅｆｎを電圧ステップ、例えば、１ｍＶだけ増大させる（ステップ２６３）。増幅器１０１の出力信号ｏｕｔｎは、対応する電圧ステップ、例えば、１ｍＶだけ増大される（ステップ２６４）。このプロセスは、ｏｕｔｐ＞ｏｕｔｎである限り継続され、カウンタ２０３はアップカウントされ、信号ｏｕｔｎは１ｍＶ単位だけ増大される。増幅器１０１の差動出力信号がその符号を変化させた場合、すなわちｏｕｔｐ＜ｏｕｔｎである場合、較正プロセスは停止され、したがって、増幅器１０１の出力における絶対オフセットが約１ｍＶ又は１ｍＶ未満であると想定することができる。本例において、カウンタ２０２、２０３の単位は、１ｍＶの刻み幅に対応する。他の値も可能である。較正プロセスの終わりに、カウンタ２０２、２０３の値が動作停止され、したがって、増幅器の動作の間、それらは次のオフセット較正が行われるまでそのままの状態である。
【００３６】
ドリフト較正フィードバックループに関して、図１及び３を参照する。図３はシグマデルタ変調器１０３の出力端子における信号線１０３１におけるドリフト誤差をデジタル信号３５０として示す。信号３５０は、デジタル１０進形式におけるいくつかの標本値３５１ａ、３５１ｂで表される。回路３０１は、観測窓３５２等の所定の時間窓内のドリフト信号の平均化を実施する。回路３０１は、観測窓３５２において起きるドリフト信号標本値の算術平均又は別の平均でもよい平均値を計算する。本例において、平均化フィルタ３０１は、８つの連続標本値の平均値を計算する。平均値はマルチプレクサ４１２、４１３の入力「１」に転送すべき差動値に変換され、したがって、ＤＡＣ４０２、４０３は回路３０１によって生成された平均値を代表する差動補正値ｒｅｆｐ、ｒｅｆｎを生成する。平均化回路３０１の単一の平均値からそのような差動値を生成するために、読出し専用メモリ（ＲＯＭ）に記憶された平均値と差動補正値との間の対応する関係を含むルックアップテーブル３０２を設ける。
【００３７】
両方の補正信号ｒｅｆｐ、ｒｅｆｎ又は補正信号ｒｅｆｐ、ｒｅｆｎの一方だけに補正値を供給することが可能である。窓の大きさ３５２は、所望の精度により変更することができる。観測窓３５２の増大は、多数の標本にわたって平均化する必要があり、したがって、ドリフト補正の精度が増大される。平均化フィルタ３０１は、所望の精度により調整可能フィルタ係数を有することができる。平均化フィルタ３０１によって使用される窓の大きさ及び標本点の数は、システム要件及び所要ドリフト補正精度により調整可能フィルタ係数によって調整することができる。
【００３８】
オフセット補正は、結果として、例えば、１ｍＶ未満の残余誤差となる。その後実施されるドリフト補正は、オフセット及びドリフト較正後の残余誤差がゼロに近接し、又は実質的にゼロとなるようにこの誤差を更に低減する。この場合、増幅器１０１のコモンモード出力電圧は、実質的に供給電圧の半分、すなわち、ＶＤＤ／２である。
【００３９】
オフセット較正及びドリフト較正の間、ミュート回路１０４は、出力信号ＯＵＴＰＵＴがゼロであり、したがって、下流に接続されたＤＳＰ回路に可聴グリッチが転送されない点において、アクティブである。
【００４０】
オフセット補正フィードバックループ及びドリフト補正フィードバックループ用の説明される回路は、比較器２０１、カウンタ２０２、２０３、平均化回路３０１及びルックアップテーブル３０２等のデジタル領域で動作する。カウンタ２０２、２０３及びルックアップテーブル３０２の出力における生成された補正値は、増幅器１０１の入力側に供給することができるようにＤＡＣ４０２、４０３に転送される。これらの回路は、増幅器システムの通常動作中に動作することができ、したがって、システムの動作中でも生じる任意の誤差を補償する。従来の微調整解決策に比較して、生産後に回路の微調整を実施する必要がなく、したがって、生産工程中の費用のかかる較正及び試験手順が節約される。
【００４１】
次に、図４を参照すると、回路の電源オン後に、オフセット較正がステップ４５０、４５１に示すように実施される。その後、ドリフト較正が、ステップ４５２に示すように実施される。増幅器回路がステップ４５３、４５５に示すようにスリープモードになったときは、すなわち、希望信号経路の端子１１０、１１１における入力信号ＩＮＰＵＴがゼロであるときは、ドリフト較正がステップ４５４、４５６に示すように実施される。これは先行する動作時間にわたって変化した可能性がある時変ドリフトを低減する。ドリフト較正を実施するための電力消費は相対的に低い。図１の回路を含むＭＥＭＳマイクロホンの場合、ドリフトの計算は、より多くの電流消費をオーディオ回路のスリープモードに加える可能性があるが、しかし、これは、残留ドリフトが４５３、４５５等のスリープ時間ごとにステップ４５４、４５６等のドリフト較正の繰り返し実施によって低減される点において、回路のより高い精度によって正当化される。
【００４２】
添付の特許請求の範囲に規定されている本開示の精神又は範囲から逸脱することなく様々な変更及び変形を加えることができることは当業者には明らかであろう。本開示の精神及び実体を組み込んだ、開示された実施形態の変更、組合せ、部分的組合せ、及び変形は、当業者には思いつくことができるので、本開示は、添付の特許請求の範囲内のすべてのものを含むと解釈すべきである。
【図１】
2019176459.tif 000003
【図２】
2019176459.tif 000004
【図３】
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【図４】
2019176459.tif 000006
【外国語明細書】
2019176459000001.pdf