(57)【要約】【課題】読み出しにおける不良ビットを低減する。【解決手段】半導体記憶装置は、第１抵抗性変化素子ＶＲを含む第１メモリセルＭＣと、前記第１メモリセルに接続される第１ビット線ＬＢＬ０および第１ソース線ＬＳＬ０と、前記第１ビット線および前記第１ソース線の少なくとも一方に接続される第１抵抗Ｒ００と、を具備する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１抵抗性変化素子を含む第１メモリセルと、
前記第１メモリセルに接続される第１ビット線および第１ソース線と、
前記第１ビット線および前記第１ソース線の少なくとも一方に接続される第１抵抗と、
を具備する半導体記憶装置。
【請求項２】
第２抵抗性変化素子を含む第２メモリセルと、
前記第２メモリセルに接続される第２ビット線および第２ソース線と、
前記第２ビット線および前記第２ソース線の少なくとも一方に接続され、前記第１抵抗と異なる抵抗値を有する第２抵抗と
をさらに具備する請求項１の半導体記憶装置。
【請求項３】
前記第１抵抗は、前記第１ビット線に接続され、前記第１メモリセルとセンスアンプとの間に接続される請求項１の半導体記憶装置。
【請求項４】
前記第１抵抗は、前記第１ソース線に接続され、前記第１メモリセルとシンクとの間に接続される請求項１の半導体記憶装置。
【請求項５】
第１抵抗性変化素子を含む第１メモリセルと、
前記第１メモリセルに接続される第１ビット線および第１ソース線と、
前記第１ビット線および前記第１ソース線の少なくとも一方に接続される第１可変抵抗回路と
を具備する半導体記憶装置。
【請求項６】
前記第１可変抵抗回路は、並列に接続される第１直列回路および第２直列回路を含み、
前記第１直列回路は、直列に接続される第１抵抗および第１ヒューズを含み、
前記第２直列回路は、直列に接続される第２抵抗および第２ヒューズを含む
請求項５の半導体記憶装置。
【請求項７】
前記第１可変抵抗回路は、並列に接続される第１直列回路および第２直列回路を含み、
前記第１直列回路は、直列に接続される第１抵抗および第１トランジスタを含み、
前記第２直列回路は、直列に接続される第２抵抗および第２トランジスタを含む
請求項５の半導体記憶装置。
【請求項８】
前記第１可変抵抗回路は、前記第１ビット線に接続され、前記第１メモリセルとセンスアンプとの間に接続される請求項５の半導体記憶装置。
【請求項９】
前記第１可変抵抗回路は、前記第１ソース線に接続され、前記第１メモリセルとシンクとの間に接続される請求項５の半導体記憶装置。
【請求項１０】
第１抵抗性変化素子および第１トランジスタを含む第１メモリセルと、
前記第１トランジスタの制御端子に接続される第１ワード線と、
前記第１ワード線に接続される第１抵抗と
を具備する半導体記憶装置。
【請求項１１】
第２抵抗性変化素子および第２トランジスタを含む第２メモリセルと、
前記第２トランジスタの制御端子に接続される第２ワード線と、
前記第２ワード線に接続され、前記第１抵抗と異なる抵抗値を有する第２抵抗と
をさらに具備する請求項１０の半導体記憶装置。
【請求項１２】
前記第１抵抗は、前記第１メモリセルとロウデコーダとの間に接続される請求項１０の半導体記憶装置。
【請求項１３】
第１抵抗性変化素子および第１トランジスタを含む第１メモリセルと、
前記第１トランジスタの制御端子に接続される第１ワード線と、
前記第１ワード線に接続される第１可変抵抗回路と
を具備する半導体記憶装置。
【請求項１４】
前記第１可変抵抗回路は、並列に接続される第１直列回路および第２直列回路を含み、
前記第１直列回路は、直列に接続される第１抵抗および第１ヒューズを含み、
前記第２直列回路は、直列に接続される第２抵抗および第２ヒューズを含む
請求項１３の半導体記憶装置。
【請求項１５】
前記第１可変抵抗回路は、並列に接続される第１直列回路および第２直列回路を含み、
前記第１直列回路は、直列に接続される第１抵抗および第１トランジスタを含み、
前記第２直列回路は、直列に接続される第２抵抗および第２トランジスタを含む
請求項１３の半導体記憶装置。
【請求項１６】
前記第１可変抵抗回路は、前記第１メモリセルとロウデコーダとの間に接続される請求項１３の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０６６３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出しにおける不良ビットを低減する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１抵抗性変化素子を含む第１メモリセルと、前記第１メモリセルに接続される第１ビット線および第１ソース線と、前記第１ビット線および前記第１ソース線の少なくとも一方に接続される第１抵抗と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図３Ａ】第１実施形態に係る半導体記憶装置における抵抗性変化素子を示す断面図。
【図３Ｂ】第１実施形態に係る半導体記憶装置における抵抗性変化素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗性変化素子の断面図を示す図。
【図３Ｃ】第１実施形態に係る半導体記憶装置における抵抗性変化素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗性変化素子の断面図を示す図。
【図４】正常な抵抗性変化素子ＶＲの抵抗状態分布を示す図。
【図５】不良ビットが生じる場合の抵抗性変化素子ＶＲの抵抗状態分布を示す図。
【図６】第２実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図７】第２実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【図８】第２実施形態に係る半導体記憶装置における可変抵抗回路の動作例を示す回路図。
【図９】第３実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【図１０】第３実施形態に係る半導体記憶装置における可変抵抗回路の動作例を示す回路図。
【図１１】第４実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図１２】第５実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図１３】第５実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【図１４】第６実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【図１５】第７実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図１６】第８実施形態に係る半導体記憶装置におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路をより詳細に示す回路図。
【図１７】第８実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【図１８】第９実施形態に係る半導体記憶装置における可変抵抗回路をより詳細に示す回路図。
【発明を実施するための形態】
【０００７】
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図５を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、抵抗性変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、揮発性メモリ、不揮発性メモリを問わず、抵抗性変化素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
【０００９】
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【００１０】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置（ＭＲＡＭ）を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、メモリセルアレイ１０、第１カラム選択回路１１、第１カラムデコーダ１２、センスアンプ１３、ライトドライバ１４、第２カラム選択回路１５、第２カラムデコーダ１６、シンク１７、ロウデコーダ１８、およびコントローラ１９を含む。
【００１２】
コントローラ１９は、外部（ホストデバイス）からの外部制御信号に応じて、半導体記憶装置全体を制御する。より具体的には、コントローラ１９は、外部制御信号として、例えばコマンド、アドレス、およびデータ等を受信する。そして、コントローラ１９は、外部制御信号に応じて内部制御信号を生成し、各種要素に内部制御信号を送信する
メモリセルアレイ１０は、データを記憶する複数のメモリセルＭＣを含む。各メモリセルＭＣは、ワード線ＷＬと、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬとの交差位置に設けられる。したがって、複数のメモリセルＭＣは、マトリクス状に配置される。
【００１３】
第１カラムデコーダ１２は、コントローラ１９からのアドレスをデコードして、選択された第１カラム選択回路１１のカラム選択制御線ＣＳＬ（ＣＳＬ０−ＣＳＬ３）に電圧を供給（印加）する。
【００１４】
第１カラム選択回路１１は、第１カラムデコーダ１２から供給される電圧に応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを選択的に接続する。
【００１５】
センスアンプ１３は、グローバルビット線ＧＢＬに電気的に接続される。センスアンプ１３は、読み出しにおいて、読み出し電流または読み出し電圧を検知することで、メモリセルＭＣのデータを読み出す。
【００１６】
ライトドライバ１４は、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬに電気的に接続される。ライトドライバ１４は、書き込みにおいて、グローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬに書き込み電圧を印加する。これにより、グローバルビット線ＧＢＬからメモリセルＭＣを介してグローバルソース線ＧＳＬに書き込み電流が流れる、または、グローバルソース線ＧＳＬからメモリセルＭＣを介してグローバルビット線ＧＢＬに書き込み電流が流れる。
【００１７】
第２カラムデコーダ１６は、コントローラ１９からのアドレスをデコードして、選択された第２カラム選択回路１５のカラム選択制御線ＣＳＬ（ＣＳＬ０−ＣＳＬ３）に電圧を供給する。
【００１８】
第２カラム選択回路１５は、第２カラムデコーダ１６から供給される電圧に応じて、ローカルソース線ＬＳＬとグローバルソース線ＧＳＬとを選択的に接続する。
【００１９】
シンク１７は、グローバルソース線ＧＳＬに電気的に接続される。シンク１７は、例えば接地電圧であり、読み出しにおいて読み出し電流が流れ込む。
【００２０】
ロウデコーダ１８は、コントローラ１９からのアドレスをデコードして、選択されたワード線ＷＬに電圧を供給する。
【００２１】
図２は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【００２２】
図２に示すように、メモリセルアレイ１０には、ローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）、ローカルソース線ＬＳＬ（ＬＳＬ０−ＬＳＬ３）、およびワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられる。ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬは、第１方向に延在する。ローカルビット線ＬＢＬとローカルソース線ＬＳＬとは、第１方向に交差する第２方向に交互に並ぶ。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ１０は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬと、ワード線ＷＬとの交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向においてマトリクス状に配列される。
【００２３】
なお、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、およびワード線ＷＬの数は一例であり、特に限定されない。
【００２４】
メモリセルＭＣは、例えば、抵抗性変化素子ＶＲおよび選択トランジスタＳＴを含む。抵抗性変化素子ＶＲの第１端子はローカルビット線ＬＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はローカルソース線ＬＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。
【００２５】
抵抗性変化素子ＶＲは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。抵抗性変化素子ＶＲは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗性変化素子ＶＲがＭＴＪ素子である場合について説明する。
【００２６】
図３Ａは、第１実施形態に係る半導体記憶装置における抵抗性変化素子ＶＲを示す断面図である。ここでは、抵抗性変化素子ＶＲとして、主に記憶層３１、トンネルバリア層３２、および参照層３３について示す。
【００２７】
図３Ａに示すように、抵抗性変化素子ＶＲは、強磁性層である記憶層３１と、強磁性層である参照層３３と、これらの間に形成される非磁性層であるトンネルバリア層３２とで構成される積層体を含む。
【００２８】
記憶層３１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。記憶層３３は、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）で構成される。
【００２９】
トンネルバリア層３２は、記憶層３１上に形成される。トンネルバリア層３２は、非磁性層であり、例えばＭｇＯで構成される。
【００３０】
参照層３３は、トンネルバリア層３２上に形成される。参照層３３は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３は、記憶層３１よりも磁化方向の反転エネルギーバリアが大きい。参照層３３は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）で構成される。
【００３１】
図３Ｂは、第１実施形態に係る半導体記憶装置における抵抗性変化素子ＶＲの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗性変化素子ＶＲの断面図を示す図である。図３Ｃは、第１実施形態に係る半導体記憶装置における抵抗性変化素子ＶＲの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗性変化素子ＶＲの断面図を示す図である。
【００３２】
抵抗性変化素子ＶＲは、例えばスピン注入型の抵抗性変化素子である。したがって、抵抗性変化素子ＶＲにデータを書き込む場合、または抵抗性変化素子ＶＲからデータを読み出す場合、抵抗性変化素子ＶＲは、膜面に垂直な方向において、双方向に電流が流れる。
【００３３】
より具体的には、抵抗性変化素子ＶＲへのデータの書き込みは、以下のように行われる。
【００３４】
図３Ｂに示すように、記憶層３１から参照層３３へ電流が流れる場合、すなわち、参照層３３から記憶層３１へ向かう電子が供給される場合、参照層３３の磁化方向と同じ方向にスピン偏極された電子が記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と同じ方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１の磁化方向とが、平行配列となる。この平行状態のとき、抵抗性変化素子ＶＲの抵抗値は最も低くなる。この場合を例えば「０」データと規定する。
【００３５】
一方、図３Ｃに示すように、参照層３３から記憶層３１へ電流が流れる場合、すなわち、記憶層３１から参照層３３へ向かう電子が供給される場合、参照層３３により反射されることで参照層３３の磁化方向と反対方向にスピン偏極された電子とが記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と反対方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗性変化素子ＶＲの抵抗値は最も高くなる。この場合を例えば「１」データと規定する。
【００３６】
また、抵抗性変化素子ＶＲからのデータの読み出しは、以下のように行われる。
【００３７】
抵抗性変化素子ＶＲに、読み出し電流が供給される。この読み出し電流は、記憶層３３の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗性変化素子ＶＲの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
【００３８】
再度、図２に示すように、メモリセルアレイ１０の第１カラム選択回路１１側のローカルビット線ＬＢＬの端部において、抵抗Ｒ（Ｒ００−Ｒ０３）が電気的に接続される。すなわち、抵抗Ｒ００−Ｒ０３は、メモリセルＭＣと第１カラム選択回路１１（またはセンスアンプ１３）との間に電気的に接続される。抵抗Ｒ００−Ｒ０３のそれぞれの第１端子はローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続され、抵抗Ｒ００−Ｒ０３のそれぞれの第２端子は第１カラム選択回路１１に電気的に接続される。
【００３９】
抵抗Ｒ００−Ｒ０３はそれぞれ、異なる抵抗値を有する。抵抗Ｒ００−Ｒ０３の抵抗値は、それぞれ接続されるローカルビット線ＬＢＬ０−ＬＢＬ３の抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカロソース線ＬＳＬ０−ＬＳＬ３の抵抗値に応じて設定される。ローカルビット線ＬＢＬ０−ＬＢＬ３の抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカロソース線ＬＳＬ０−ＬＳＬ３の抵抗値は、製造プロセスのばらつきによって、異なる。このため、抵抗Ｒ００−Ｒ０３の抵抗値は、それぞれ接続されるローカルビット線ＬＢＬ０−ＬＢＬ３の抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカロソース線ＬＳＬ０−ＬＳＬ３の抵抗値のばらつきを補正するように設定される。より具体的には、抵抗Ｒ００−Ｒ０３の抵抗値は、抵抗Ｒ００、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値と、抵抗Ｒ０１、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ１の合計の抵抗値と、抵抗Ｒ０２、ローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ２の合計の抵抗値と、抵抗Ｒ０３、ローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ３の合計の抵抗値とが同等になるように設定される。すなわち、合計の抵抗値の高いローカルビット線ＬＢＬ、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬには抵抗値の低い抵抗Ｒが電気的に接続され、合計の抵抗値の低いローカルビット線ＬＢＬ、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬには抵抗値の高い抵抗Ｒが電気的に接続される。
【００４０】
第１カラム選択回路１１は、第１カラム選択トランジスタ１１＿０−１１＿３を含む。第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの第１端子は、抵抗Ｒ００−Ｒ０３のそれぞれを介してローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続される。すなわち、抵抗Ｒ００−Ｒ０３のそれぞれの第１端子はローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続され、抵抗Ｒ００−Ｒ０３のそれぞれの第２端子は第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの第１端子に電気的に接続される。第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの第２端子は、グローバルビット線ＧＢＬに電気的に共通接続される。第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの制御端子は、カラム選択制御線ＣＳＬ０−ＣＳＬ３のそれぞれに電気的に接続される。
【００４１】
第２カラム選択回路１５は、第２カラム選択トランジスタ１５＿０−１５＿３を含む。第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第１端子は、ローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第２端子は、グローバルソース線ＧＳＬに電気的に共通接続される。第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの制御端子は、カラム選択制御線ＣＳＬ０−ＣＳＬ３のそれぞれに電気的に接続される。
【００４２】
なお、第１カラム選択回路１１のカラム選択制御線ＣＳＬ０−ＣＳＬ３と第２カラム選択回路１５のカラム選択制御線ＣＳＬ０−ＣＳＬ３とは異なる制御線であり、これらには異なる制御回路から制御信号が供給される。これらの制御信号は、同一動作を実行する。すなわち、第１カラム選択トランジスタ１１＿０および第２カラム選択トランジスタ１５＿０は同時にオン／オフし、第１カラム選択トランジスタ１１＿１および第２カラム選択トランジスタ１５＿１は同時にオン／オフし、第１カラム選択トランジスタ１１＿２および第２カラム選択トランジスタ１５＿２は同時にオン／オフし、第１カラム選択トランジスタ１１＿３および第２カラム選択トランジスタ１５＿３は同時にオン／オフする。
【００４３】
［第１実施形態の効果］
図４は、正常な（不良ビットが生じない場合の）抵抗性変化素子ＶＲの抵抗状態分布を示す図である。図５は、不良ビットが生じる場合の抵抗性変化素子ＶＲの抵抗状態分布を示す図である。
【００４４】
図４に示すように、ＭＲＡＭにおけるデータの書き込みでは、抵抗性変化素子ＶＲの抵抗値を変化させることで、高抵抗状態と低抵抗状態の２つの状態が生成される。高抵抗状態と低抵抗状態とはそれぞればらつきを有するが、正常な状態において高抵抗状態の分布と低抵抗状態の分布との間にマージンがある。このマージン内に、読み出しにおいて閾値が設定される。そして、高抵抗状態の場合には抵抗値が閾値より高ければ正常ビットとなり、低抵抗状態の場合には抵抗値が閾値より低い場合に正常ビットとなる。
【００４５】
一方、製造プロセスのばらつきにより、配線毎（ローカルビット線ＬＢＬ０−ＬＢＬ３毎、抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ０−ＬＳＬ３毎、およびワード線ＷＬ０−ＷＬ３毎）の大きさにばらつきが生じてしまう場合がある。このため、配線毎に抵抗値が異なってしまう。この場合、図５に示すように、読み出しにおいて抵抗値のばらつきが大きくなる。その結果、高抵抗状態と低抵抗状態との間にマージンがなくなり、高抵抗状態および低抵抗状態の一部が重複してしまう。これら重複部分は、不良ビットとなる。より具体的には、低抵抗状態では分布の右端（高抵抗側）が不良となり、高抵抗状態では分布の左端（低抵抗側）が不良となる。結果的に、分布の両端が不良となってしまう。
【００４６】
これに対し、第１実施形態では、ローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれの端部に、抵抗Ｒ００−Ｒ０３のそれぞれが電気的に接続される。そして、抵抗Ｒ００−Ｒ０３の抵抗値は、抵抗Ｒ００、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値と、抵抗Ｒ０１、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ１の合計の抵抗値と、抵抗Ｒ０２、ローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ２の合計の抵抗値と、抵抗Ｒ０３、ローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ３の合計の抵抗値とが同等になるように設定される。これにより、ローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の製造ばらつきによる抵抗値のばらつきを補正することができる。その結果、ローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の製造ばらつきに伴う読み出しの不良ビットを低減することができる。このような抵抗Ｒ００−Ｒ０３の接続は、製造段階においてローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の抵抗値が特定できている場合に適用可能である。
【００４７】
＜第２実施形態＞
以下に図６乃至図８を用いて、第２実施形態に係る半導体記憶装置について説明する。上記第１実施形態では、抵抗Ｒ００−Ｒ０３のそれぞれがローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続された。第２実施形態では、ヒューズＦ３０−Ｆ３ｎおよび抵抗Ｒ３０−Ｒ３ｎを含む可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれがローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続される。以下に、第２実施形態について詳説する。
【００４８】
なお、第２実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【００４９】
［第２実施形態の構成例］
図６は、第２実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【００５０】
図６に示すように、メモリセルアレイ１０の第１カラム選択回路１１側のローカルビット線ＬＢＬの端部において、可変抵抗回路ＶＲＣＢ（ＶＲＣＢ０−ＶＲＣＢ３）が電気的に接続される。すなわち、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３は、メモリセルＭＣと第１カラム選択回路１１（またはセンスアンプ１３）との間に電気的に接続される。可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれの第１端子はローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続され、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれの第２端子は第１カラム選択回路１１に電気的に接続される。
【００５１】
第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの第１端子は、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれを介してローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続される。すなわち、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれの第１端子はローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続され、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれの第２端子は第１カラム選択トランジスタ１１＿０−１１＿３のそれぞれの第１端子に電気的に接続される。
【００５２】
図７は、第２実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＢをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＢ０の構成について説明する。
【００５３】
図７に示すように、可変抵抗回路ＶＲＣＢ０は、直列回路Ｓ３０−Ｓ３ｎ（ｎは１以上の整数）を含む。直列回路Ｓ３０−Ｓ３ｎは、互いに並列に電気的に接続される。直列回路Ｓ３０−Ｓ３ｎのそれぞれの第１端子はローカルビット線ＬＢＬ０に電気的に共通接続され、直列回路Ｓ３０−Ｓ３ｎのそれぞれの第２端子は第１カラム選択トランジスタ１１＿０の第１端子に電気的に共通接続される。
【００５４】
直列回路Ｓ３０は、抵抗Ｒ３０およびヒューズＦ３０を含む。抵抗Ｒ３０およびヒューズＦ３０は、互いに直列に電気的に接続される。抵抗Ｒ３０の第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３０の第２端子はヒューズＦ３０の第１端子に電気的に接続される。ヒューズＦ３０の第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。
【００５５】
なお、直列回路Ｓ３０の接続は反対でもよい。すなわち、メモリセルＭＣ側からヒューズＦ３０および抵抗Ｒ３０が順に接続されてもよい。
【００５６】
直列回路Ｓ３１−Ｓ３ｎは、直列回路Ｓ３０と同様の構成を有する。
【００５７】
すなわち、直列回路Ｓ３１は、抵抗Ｒ３１およびヒューズＦ３１を含む。抵抗Ｒ３１およびヒューズＦ３１は、互いに直列に電気的に接続される。抵抗Ｒ３１の第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３１の第２端子はヒューズＦ３１の第１端子に電気的に接続される。ヒューズＦ３１の第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。
【００５８】
また、直列回路Ｓ３ｎは、抵抗Ｒ３ｎおよびヒューズＦ３ｎを含む。抵抗Ｒ３ｎおよびヒューズＦ３ｎは、互いに直列に電気的に接続される。抵抗Ｒ３ｎの第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３ｎの第２端子はヒューズＦ３ｎの第１端子に電気的に接続される。ヒューズＦ３ｎの第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。
【００５９】
可変抵抗回路ＶＲＣＢ０における抵抗Ｒ３０−Ｒ３ｎは、同等の抵抗値を有する。また、可変抵抗回路ＶＲＣＢ１−ＶＲＣＢ３における抵抗Ｒ３０−Ｒ３ｎはいずれも、可変抵抗回路ＶＲＣＢ０における抵抗Ｒ３０−Ｒ３ｎと同等の抵抗値を有する。
【００６０】
図８は、第２実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＢの動作例を示す回路図である。
【００６１】
本例では、製造プロセスの最終プロセスにおいてローカルビット線ＬＢＬの抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカルソース線ＬＳＬの抵抗値が測定され、これらの抵抗値に応じて過電流によって可変抵抗回路ＶＲＣＢのヒューズＦ３０−Ｆ３ｎが適宜切断される。これにより、ローカルビット線ＬＢＬに接続される並列する抵抗Ｒ３０−Ｒ３ｎの数が調整され、可変抵抗回路ＶＲＣＢの抵抗値が適宜調整される。ここでは、切断されるヒューズＦ３０−Ｆ３ｎの数を多くすることで（並列する電流経路を少なくすることで）可変抵抗回路ＶＲＣＢの抵抗値を高くし、切断されるヒューズＦ３０−Ｆ３ｎの数を少なくすることで（並列する電流経路の数を多くすることで）可変抵抗回路ＶＲＣＢの抵抗値を低くすることができる。
【００６２】
可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３の抵抗値は、可変抵抗回路ＶＲＣＢ０、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値と、可変抵抗回路ＶＲＣＢ１、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ１の合計の抵抗値と、可変抵抗回路ＶＲＣＢ２、ローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ２の合計の抵抗値と、可変抵抗回路ＶＲＣＢ３、ローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ３の合計の抵抗値とが同等になるように設定される。すなわち、合計の抵抗値の高いローカルビット線ＬＢＬ、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬに電気的に接続される可変抵抗回路ＶＲＣＢの抵抗値は低く設定され、合計の抵抗値の高いローカルビット線ＬＢＬ、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬに電気的に接続される可変抵抗回路ＶＲＣＢの抵抗値は高く設定される。
【００６３】
図８では、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値、およびローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ３の合計の抵抗値が高く、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１の合計の抵抗値、およびローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ２の合計の抵抗値が低い場合を示している。
【００６４】
図８に示すように、合計の抵抗値が高いローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０では、可変抵抗回路ＶＲＣＢ０におけるヒューズＦ３２（図示しない）−Ｆ３ｎが切断される。これにより、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０には、並列する抵抗Ｒ３０，Ｒ３１が電気的に接続される。一方、合計の抵抗値が低いローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１では、可変抵抗回路ＶＲＣＢ１におけるヒューズＦ３１−Ｆ３ｎが切断される。これにより、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１には、抵抗Ｒ３０のみが電気的に接続される。可変抵抗回路ＶＲＣＢ２では可変抵抗回路ＶＲＣＢ１と同様、可変抵抗回路ＶＲＣＢ３では可変抵抗回路ＶＲＣＢ０と同様にヒューズが切断される。
【００６５】
また、製造プロセスによるばらつきがより大きく、可変抵抗回路ＶＲＣＢによっても補正が困難な場合、製造プロセスの最終プロセス（例えばテスト工程）においてメモリセルＭＣはロウリダンダンシまたはカラムリダンダンシに置き換えられる。
【００６６】
［第２実施形態の効果］
第２実施形態では、ローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれの端部に、ヒューズＦ３０−Ｆ３ｎおよび抵抗Ｒ３０−Ｒ３ｎを含む可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれが電気的に接続される。そして、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３の抵抗値は、可変抵抗回路ＶＲＣＢ０、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値と、可変抵抗回路ＶＲＣＢ１、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ１の合計の抵抗値と、可変抵抗回路ＶＲＣＢ２、ローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ２の合計の抵抗値と、可変抵抗回路ＶＲＣＢ３、ローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、ローカルソース線ＬＳＬ３の合計の抵抗値とが同等になるように設定される。これにより、第１実施形態と同様の効果を得ることができる。
【００６７】
また、上記第１実施形態では、製造段階において予めローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の抵抗値が特定できている場合に適用可能であった。これに対し、第２実施形態では、切断されるヒューズＦ３０−Ｆ３ｎの数を調整することで可変抵抗回路ＶＲＣＢの抵抗値を設定することができる。このため、製造プロセスの最終プロセスにおいてローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の抵抗値を測定した後に、これらのばらつきに応じて可変抵抗回路ＶＲＣＢの抵抗値を設定可能である。したがって、ローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３の製造ばらつきによる抵抗値のばらつきを、より精度よく補正することができる。
【００６８】
さらに、可変抵抗回路ＶＲＣＢは、多くの抵抗Ｒ３０−Ｆ３ｎおよびヒューズＦ３０−Ｆ３ｎによって抵抗値を設定可能である。このため、ローカルビット線ＬＢＬ０−ＬＢＬ３、抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０−ＬＳＬ３に応じて、可変抵抗回路ＶＲＣＢの抵抗値を細かく設定することができる。したがって、ローカルビット線ＬＢＬ０−ＬＢＬ３の製造ばらつきによる抵抗値のばらつきを、さらに精度よく補正することができる。
【００６９】
なお、可変抵抗回路ＶＲＣＢの代わりに抵抗性変化素子を接続してもよい。抵抗性変化素子は、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。
【００７０】
＜第３実施形態＞
以下に図９および図１０を用いて、第３実施形態に係る半導体記憶装置について説明する。上記第２実施形態では、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３が抵抗Ｒ３０−Ｒ３ｎおよびヒューズＦ３０−Ｆ３ｎを含んだ。第３実施形態では、トランジスタＴ３０−Ｔ３ｎおよび抵抗Ｒ３０−Ｒ３ｎを含む可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３がローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続される。以下に、第３実施形態について詳説する。
【００７１】
なお、第３実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【００７２】
［第３実施形態の構成例］
図９は、第３実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＢをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＢ０の構成について説明する。
【００７３】
図９に示すように、可変抵抗回路ＶＲＣＢ０は、直列回路Ｓ３０−Ｓ３ｎを含む。直列回路Ｓ３０は、抵抗Ｒ３０およびトランジスタＴ３０を含む。抵抗Ｒ３０およびトランジスタＴ３０は、互いに直列に電気的に接続される。抵抗Ｒ３０の第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３０の第２端子はトランジスタＴ３０の第１端子に電気的に接続される。トランジスタＴ３０の第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。トランジスタＴ３０の制御端子は、制御線Ｃ３０に電気的に接続される。
【００７４】
直列回路Ｓ３１−Ｓ３ｎは、直列回路Ｓ３０と同様の構成を有する。
【００７５】
すなわち、直列回路Ｓ３１は、抵抗Ｒ３１およびトランジスタＴ３１を含む。抵抗Ｒ３１およびトランジスタＴ３１は、互いに直列に電気的に接続される。抵抗Ｒ３１の第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３１の第２端子はトランジスタＴ３１の第１端子に電気的に接続される。トランジスタＴ３１の第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。トランジスタＴ３１の制御端子は、制御線Ｃ３１に電気的に接続される。
【００７６】
また、直列回路Ｓ３ｎは、抵抗Ｒ３ｎおよびトランジスタＴ３ｎを含む。抵抗Ｒ３ｎおよびトランジスタＴ３ｎは、互いに直列に電気的に接続される。抵抗Ｒ３ｎの第１端子はローカルビット線ＬＢＬ０に電気的に接続され、抵抗Ｒ３ｎの第２端子はトランジスタＴ３ｎの第１端子に電気的に接続される。トランジスタＴ３ｎの第２端子は、第１カラム選択トランジスタ１１＿０の第１端子に電気的に接続される。トランジスタＴ３ｎの制御端子は、制御線Ｃ３ｎに電気的に接続される。
【００７７】
制御線Ｃ３０−Ｃ３ｎには図示せぬ制御回路から所定の電圧が供給されることで、トランジスタＴ３０−Ｔ３ｎのオン／オフが制御される。
【００７８】
図１０は、第３実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＢの動作例を示す回路図である。
【００７９】
本例では、出荷後の諸動作においてローカルビット線ＬＢＬの抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカルソース線ＬＳＬの抵抗値が測定され、これらの抵抗値に応じて可変抵抗回路ＶＲＣＢのトランジスタＴ３０−Ｔ３ｎのオン／オフが制御される。これにより、ローカルビット線ＬＢＬに接続される並列する抵抗Ｒ３０−Ｒ３ｎの数が調整され、可変抵抗回路ＶＲＣＢの抵抗値が適宜調整される。ここでは、オフするトランジスタＴ３０−Ｔ３ｎの数を多くすることで（並列する電流経路の数を少なくすることで）可変抵抗回路ＶＲＣＢの抵抗値を高くし、オフするトランジスタＴ３０−Ｔ３ｎの数を少なくすることで（並列する電流経路の数を多くすることで）可変抵抗回路ＶＲＣＢの抵抗値を低くすることができる。
【００８０】
図１０では、ローカルビット線ＬＢＬ、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値、およびローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ３の合計の抵抗値が高く、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１の合計の抵抗値、およびローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ２の合計の抵抗値が低い場合を示している。
【００８１】
図１０に示すように、合計の抵抗値が高いローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０では、可変抵抗回路ＶＲＣＢ０におけるトランジスタＴ３２（図示しない）−Ｔ３ｎがオフし、トランジスタＴ３０，Ｔ３１がオンする。これにより、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０には、並列する抵抗Ｒ３０，Ｒ３１が電気的に接続される。一方、合計の抵抗値が低いローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１では、可変抵抗回路ＶＲＣＢ１におけるトランジスタＴ３１−Ｔ３ｎがオフし、トランジスタＴ３０がオンする。これにより、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１には、抵抗Ｒ３０のみが電気的に接続される。可変抵抗回路ＶＲＣＢ２では可変抵抗回路ＶＲＣＢ１と同様、可変抵抗回路ＶＲＣＢ３では可変抵抗回路ＶＲＣＢ０と同様にトランジスタがオン／オフする。
【００８２】
［第３実施形態における効果］
第３実施形態では、ローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれの端部に、トランジスタＴ３０−Ｔ３ｎおよび抵抗Ｒ３０−Ｒ３ｎを含む可変抵抗回路ＶＲＣＢ０−ＶＲＣＢ３のそれぞれが電気的に接続される。これにより、第２実施形態と同様の効果を得ることができる。
【００８３】
また、上記第２実施形態では、切断されるヒューズＦ３０−Ｆ３ｎの数を調整することで、製造プロセスの最終プロセスにおいて可変抵抗回路ＶＲＣＢの抵抗値を設定することができた。これに対し、第３実施形態では、トランジスタＴ３０−Ｔ３ｎのオン／オフを調整することで、可変抵抗回路ＶＲＣＢの抵抗値を設定する。このため、出荷後であっても、可変抵抗回路ＶＲＣＢの抵抗値を適宜設定することができる。すなわち、製造ばらつき以外の原因によってローカルビット線ＬＢＬの抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカルソース線ＬＳＬの抵抗値の抵抗値にばらつきが生じた場合であっても、出荷後においてローカルビット線ＬＢＬの抵抗値、抵抗性変化素子ＶＲの抵抗値、およびローカルソース線ＬＳＬの抵抗値の抵抗値のばらつきを補正することができる。
【００８４】
＜第４実施形態＞
以下に図１１を用いて、第４実施形態に係る半導体記憶装置について説明する。第４実施形態は、上記第１実施形態の変形例である。第４実施形態では、抵抗Ｒ１０−Ｒ１３のそれぞれがローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。第４実施形態は、上記第１実施形態の代わりに適用可能である。以下に、第４実施形態について詳説する。
【００８５】
なお、第４実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【００８６】
［第４実施形態の構成例］
図１１は、第４実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【００８７】
図１１に示すように、メモリセルアレイ１０の第２カラム選択回路１５側のローカルソース線ＬＳＬの端部において、抵抗Ｒ１０−Ｒ１３が電気的に接続される。すなわち、抵抗Ｒ１０−Ｒ１３は、メモリセルＭＣと第２カラム選択回路１５（またはシンク１７）との間に電気的に接続される。抵抗Ｒ１０−Ｒ１３のそれぞれの第１端子はローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続され、抵抗Ｒ１０−Ｒ１３のそれぞれの第２端子は第２カラム選択回路１５に電気的に接続される。
【００８８】
抵抗Ｒ１０−Ｒ１３はそれぞれ、異なる抵抗値を有する。抵抗Ｒ１０−Ｒ１３の抵抗値は、接続されるローカルビット線ＬＢＬ０−ＬＢＬ３およびローカルソース線ＬＳＬ０−ＬＳＬ３の抵抗値に応じて設定される。より具体的には、抵抗Ｒ１０−Ｒ１３の抵抗値は、抵抗Ｒ１０、ローカルビット線ＬＢＬ０、ローカルビット線ＬＢＬ０に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ０の合計の抵抗値と、抵抗Ｒ１１、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ１に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ１の合計の抵抗値と、抵抗Ｒ１２、ローカルビット線ＬＢＬ２、ローカルビット線ＬＢＬ２に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ２の合計の抵抗値と、抵抗Ｒ１３、ローカルビット線ＬＢＬ３、ローカルビット線ＬＢＬ３に接続される抵抗性変化素子ＶＲ、およびローカルソース線ＬＳＬ３の合計の抵抗値とが同等になるように設定される。
【００８９】
第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第１端子は、抵抗Ｒ１０−Ｒ１３のそれぞれを介してローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。すなわち、抵抗Ｒ１０−Ｒ１３のそれぞれの第１端子はローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続され、抵抗Ｒ１０−Ｒ１３のそれぞれの第２端子は第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第１端子に電気的に接続される。
【００９０】
［第４実施形態における効果］
第４実施形態では、ローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれの端部に、抵抗Ｒ１０−Ｒ１３のそれぞれが電気的に接続される。これにより、第１実施形態と同様の効果を得ることができる。
【００９１】
＜第５実施形態＞
以下に図１２および図１３を用いて、第５実施形態に係る半導体記憶装置について説明する。第５実施形態は、上記第２実施形態の変形例である。第５実施形態では、ヒューズＦ４０−Ｆ４ｎおよび抵抗Ｒ４０−Ｒ４ｎを含む可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれがローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。第５実施形態は、上記第２実施形態の代わりに適用可能である。以下に、第５実施形態について詳説する。
【００９２】
なお、第５実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【００９３】
［第５実施形態の構成］
図１２は、第５実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【００９４】
図１２に示すように、メモリセルアレイ１０の第２カラム選択回路１５側のローカルソース線ＬＳＬの端部において、可変抵抗回路ＶＲＣＳ（ＶＲＣＳ０−ＶＲＣＳ３）が電気的に接続される。すなわち、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３は、メモリセルＭＣと第２カラム選択回路１５（またはシンク１７）との間に電気的に接続される。可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれの第１端子はローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続され、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれの第２端子は第２カラム選択回路１５に電気的に接続される。
【００９５】
第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第１端子は、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれを介してローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。すなわち、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれの第１端子はローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続され、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれの第２端子は第２カラム選択トランジスタ１５＿０−１５＿３のそれぞれの第１端子に電気的に接続される。
【００９６】
図１３は、第５実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＳをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＳ０の構成について説明する。
【００９７】
図１３に示すように、可変抵抗回路ＶＲＣＳ０は、直列回路Ｓ４０−Ｓ４ｎを含む。直列回路Ｓ４０−Ｓ４ｎは、互いに並列に電気的に接続される。直列回路Ｓ４０−Ｓ４ｎのそれぞれの第１端子はローカルソース線ＬＳＬ０に電気的に共通接続され、直列回路Ｓ４０−Ｓ４ｎのそれぞれの第２端子は第２カラム選択トランジスタ１５＿０の第１端子に電気的に共通接続される。
【００９８】
直列回路Ｓ４０は、抵抗Ｒ４０およびヒューズＦ４０を含む。抵抗Ｒ４０およびヒューズＦ４０は、互いに直列に電気的に接続される。抵抗Ｒ４０の第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４０の第２端子はヒューズＦ４０の第１端子に電気的に接続される。ヒューズＦ４０の第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。
【００９９】
直列回路Ｓ４１−Ｓ４ｎは、直列回路Ｓ４０と同様の構成を有する。
【０１００】
すなわち、直列回路Ｓ４１は、抵抗Ｒ４１およびヒューズＦ４１を含む。抵抗Ｒ４１およびヒューズＦ４１は、互いに直列に電気的に接続される。抵抗Ｒ４１の第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４１の第２端子はヒューズＦ４１の第１端子に電気的に接続される。ヒューズＦ４１の第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。
【０１０１】
また、直列回路Ｓ４ｎは、抵抗Ｒ４ｎおよびヒューズＦ４ｎを含む。抵抗Ｒ４ｎおよびヒューズＦ４ｎは、互いに直列に電気的に接続される。抵抗Ｒ４ｎの第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４ｎの第２端子はヒューズＦ４ｎの第１端子に電気的に接続される。ヒューズＦ４ｎの第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。
【０１０２】
可変抵抗回路ＶＲＣＳ０における抵抗Ｒ４０−Ｒ４ｎは、同等の抵抗値を有する。また、可変抵抗回路ＶＲＣＳ１−ＶＲＣＳ３における抵抗Ｒ４０−Ｒ４ｎはいずれも、可変抵抗回路ＶＲＣＳ０における抵抗Ｒ４０−Ｒ４ｎと同等の抵抗値を有する。
【０１０３】
［第５実施形態の効果］
第５実施形態では、ローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれの端部に、ヒューズＦ４０−Ｆ４ｎおよび抵抗Ｒ４０−Ｒ４ｎを含む可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれが電気的に接続される。これにより、第２実施形態と同様の効果を得ることができる。
【０１０４】
＜第６実施形態＞
以下に図１４を用いて、第６実施形態に係る半導体記憶装置について説明する。第６実施形態は、上記第３実施形態の変形例である。第６実施形態では、トランジスタＴ４０−Ｔ４ｎおよび抵抗Ｒ４０−Ｒ４ｎを含む可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれがローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。第６実施形態は、上記第３実施形態の代わりに適用可能である。以下に、第６実施形態について詳説する。
【０１０５】
なお、第６実施形態では、主に上記第３実施形態と異なる点について説明し、同様の点については省略する。
【０１０６】
［第６実施形態の構成］
図１４は、第６実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＳをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＳ０の構成について説明する。
【０１０７】
図１４に示すように、可変抵抗回路ＶＲＣＳ０は、直列回路Ｓ４０−Ｓ４ｎを含む。直列回路Ｓ４０は、抵抗Ｒ４０およびトランジスタＴ４０を含む。抵抗Ｒ４０およびトランジスタＴ４０は、互いに直列に電気的に接続される。抵抗Ｒ４０の第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４０の第２端子はトランジスタＴ４０の第１端子に電気的に接続される。トランジスタＴ４０の第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。トランジスタＴ４０の制御端子は、制御線Ｃ４０に電気的に接続される。
【０１０８】
直列回路Ｓ４１−Ｓ４ｎは、直列回路Ｓ４０と同様の構成を有する。
【０１０９】
すなわち、直列回路Ｓ４１は、抵抗Ｒ４１およびトランジスタＴ４１を含む。抵抗Ｒ４１およびトランジスタＴ４１は、互いに直列に電気的に接続される。抵抗Ｒ４１の第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４１の第２端子はトランジスタＴ４１の第１端子に電気的に接続される。トランジスタＴ４１の第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。トランジスタＴ４１の制御端子は、制御線Ｃ４１に電気的に接続される。
【０１１０】
また、直列回路Ｓ４ｎは、抵抗Ｒ４ｎおよびトランジスタＴ４ｎを含む。抵抗Ｒ４ｎおよびトランジスタＴ４ｎは、互いに直列に電気的に接続される。抵抗Ｒ４ｎの第１端子はローカルソース線ＬＳＬ０に電気的に接続され、抵抗Ｒ４ｎの第２端子はトランジスタＴ４ｎの第１端子に電気的に接続される。トランジスタＴ４ｎの第２端子は、第２カラム選択トランジスタ１５＿０の第１端子に電気的に接続される。トランジスタＴ４ｎの制御端子は、制御線Ｃ４ｎに電気的に接続される。
【０１１１】
制御線Ｃ４０−Ｃ４ｎには図示せぬ制御回路から所定の電圧が供給されることで、トランジスタＴ４０−Ｔ４ｎのオン／オフが制御される。
【０１１２】
［第６実施形態における効果］
第６実施形態では、ローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれの端部に、トランジスタＴ４０−Ｔ４ｎおよび抵抗Ｒ４０−Ｒ４ｎを含む可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれが電気的に接続される。これにより、第３実施形態と同様の効果を得ることができる。
【０１１３】
＜第７実施形態＞
以下に図１５を用いて、第７実施形態に係る半導体記憶装置について説明する。第７実施形態は、上記第１実施形態の変形例である。第７実施形態では、抵抗Ｒ５０−Ｒ５３のそれぞれがワード線ＷＬのそれぞれに電気的に接続される。第７実施形態と上記第１実施形態または上記第４実施形態とを組み合わせてもよい。以下に、第７実施形態について詳説する。
【０１１４】
なお、第７実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１１５】
［第７実施形態の構成例］
図１５は、第７実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【０１１６】
図１５に示すように、メモリセルアレイ１０のロウデコーダ１８側のワード線ＷＬの端部において、抵抗Ｒ５０−Ｒ５３が電気的に接続される。すなわち、抵抗Ｒ５０−Ｒ５３は、メモリセルＭＣとロウデコーダ１８との間に電気的に接続される。抵抗Ｒ５０−Ｒ５３のそれぞれの第１端子はワード線ＷＬ０−ＷＬ３のそれぞれに電気的に接続され、抵抗Ｒ５０−Ｒ５３のそれぞれの第２端子はロウデコーダ１８に電気的に接続される。
【０１１７】
抵抗Ｒ５０−Ｒ５３はそれぞれ、異なる抵抗値を有する。抵抗Ｒ５０−Ｒ５３の抵抗値は、接続されるワード線ＷＬの抵抗値に応じて設定される。より具体的には、抵抗Ｒ５０−Ｒ５３の抵抗値は、抵抗Ｒ５０およびワード線ＷＬ０の合計の抵抗値と、抵抗Ｒ５１およびワード線ＷＬ１の合計の抵抗値と、抵抗Ｒ５２およびワード線ＷＬ２の合計の抵抗値と、抵抗Ｒ５３およびワード線ＷＬ３の合計の抵抗値とが同等になるように設定される。
【０１１８】
［第７実施形態における効果］
第７実施形態では、ワード線ＷＬ０−ＷＬ３のそれぞれの端部に、抵抗Ｒ５０−Ｒ５３のそれぞれが電気的に接続される。抵抗Ｒ５０−Ｒ５３の抵抗値は、抵抗Ｒ５０およびワード線ＷＬ０の合計の抵抗値と、抵抗Ｒ５１およびワード線ＷＬ１の合計の抵抗値と、抵抗Ｒ５２およびワード線ＷＬ２の合計の抵抗値と、抵抗Ｒ５３およびワード線ＷＬ３の合計の抵抗値とが同等になるように設定される。これにより、第１実施形態のローカルビット線ＬＢＬ０−ＬＢＬ３と同様の効果を、ワード線ＷＬ０−ＷＬ３に対しても得ることができる。
【０１１９】
＜第８実施形態＞
以下に図１６および図１７を用いて、第８実施形態に係る半導体記憶装置について説明する。第８実施形態は、上記第２実施形態の変形例である。第８実施形態では、ヒューズＦ４０−Ｆ４ｎおよび抵抗Ｒ４０−Ｒ４ｎを含む可変抵抗回路ＶＲＣＳ０−ＶＲＣＳ３のそれぞれがワード線ＷＬ０−ＷＬ３のそれぞれに電気的に接続される。第８実施形態と上記第２実施形態または上記第５実施形態とを組み合わせてもよい。以下に、第８実施形態について詳説する。
【０１２０】
なお、第８実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１２１】
［第８実施形態の構成］
図１６は、第８実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、第１カラム選択回路１１、および第２カラム選択回路１５をより詳細に示す回路図である。
【０１２２】
図１６に示すように、メモリセルアレイ１０のロウデコーダ１８側のワード線ＷＬの端部において、可変抵抗回路ＶＲＣＷ（ＶＲＣＷ０−ＶＲＣＷ３）が電気的に接続される。すなわち、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３は、メモリセルＭＣとロウデコーダ１８との間に電気的に接続される。可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３のそれぞれの第１端子はワード線ＷＬ０−ＷＬ３のそれぞれに電気的に接続され、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３のそれぞれの第２端子はロウデコーダ１８に電気的に接続される。
【０１２３】
図１７は、第８実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＷをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＷ０の構成について説明する。
【０１２４】
図１７に示すように、可変抵抗回路ＶＲＣＷ０は、直列回路Ｓ６０−Ｓ６ｎを含む。直列回路Ｓ６０−Ｓ６ｎは、互いに並列に電気的に接続される。直列回路Ｓ６０−Ｓ６ｎのそれぞれの第１端子はワード線ＷＬ０に電気的に共通接続され、直列回路Ｓ６０−Ｓ６ｎのそれぞれの第２端子はロウデコーダ１８に電気的に共通接続される。
【０１２５】
直列回路Ｓ６０は、抵抗Ｒ６０およびヒューズＦ６０を含む。抵抗Ｒ６０およびヒューズＦ６０は、互いに直列に電気的に接続される。抵抗Ｒ６０の第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６０の第２端子はヒューズＦ６０の第１端子に電気的に接続される。ヒューズＦ６０の第２端子は、ロウデコーダ１８に電気的に接続される。
【０１２６】
直列回路Ｓ６１−Ｓ６ｎは、直列回路Ｓ６０と同様の構成を有する。
【０１２７】
すなわち、直列回路Ｓ６１は、抵抗Ｒ６１およびヒューズＦ６１を含む。抵抗Ｒ６１およびヒューズＦ６１は、互いに直列に電気的に接続される。抵抗Ｒ６１の第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６１の第２端子はヒューズＦ６１の第１端子に電気的に接続される。ヒューズＦ６１の第２端子は、ロウデコーダ１８に電気的に接続される。
【０１２８】
また、直列回路Ｓ６ｎは、抵抗Ｒ６ｎおよびヒューズＦ６ｎを含む。抵抗Ｒ６ｎおよびヒューズＦ６ｎは、互いに直列に電気的に接続される。抵抗Ｒ６ｎの第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６ｎの第２端子はヒューズＦ６ｎの第１端子に電気的に接続される。ヒューズＦ６ｎの第２端子は、ロウデコーダ１８に電気的に接続される。
【０１２９】
可変抵抗回路ＶＲＣＷ０における抵抗Ｒ６０−Ｒ６ｎは、同等の抵抗値を有する。また、可変抵抗回路ＶＲＣＷ１−ＶＲＣＷ３における抵抗Ｒ６０−Ｒ６ｎはいずれも、可変抵抗回路ＶＲＣＷ０における抵抗Ｒ６０−Ｒ６ｎと同等の抵抗値を有する。
【０１３０】
［第８実施形態の効果］
第８実施形態では、ワード線ＷＬ０−ＷＬ３のそれぞれの端部に、ヒューズＦ６０−Ｆ６ｎおよび抵抗Ｒ６０−Ｒ６ｎを含む可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３のそれぞれが電気的に接続される。そして、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３の抵抗値は、可変抵抗回路ＶＲＣＷ０およびワード線ＷＬ０の合計の抵抗値と、可変抵抗回路ＶＲＣＷ１およびワード線ＷＬ１の合計の抵抗値と、可変抵抗回路ＶＲＣＷ２およびワード線ＷＬ２の合計の抵抗値と、可変抵抗回路ＶＲＣＷ３およびワード線ＷＬ３の合計の抵抗値とが同等になるように設定される。これにより、第２実施形態のローカルビット線ＬＢＬ０−ＬＢＬ３と同様の効果を、ワード線ＷＬ０−ＷＬ３に対しても得ることができる。
【０１３１】
＜第９実施形態＞
以下に図１８を用いて、第９実施形態に係る半導体記憶装置について説明する。第９実施形態は、上記第３実施形態の変形例である。第９実施形態では、トランジスタＴ６０−Ｔ６ｎおよび抵抗Ｒ６０−Ｒ６ｎを含む可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３のそれぞれがワード線ＷＬ０−ＷＬ３のそれぞれに電気的に接続される。第９実施形態と上記第３実施形態または上記第６実施形態とを組み合わせてもよい。以下に、第９実施形態について詳説する。
【０１３２】
なお、第９実施形態では、主に上記第３実施形態と異なる点について説明し、同様の点については省略する。
【０１３３】
［第９実施形態の構成］
図１８は、第９実施形態に係る半導体記憶装置における可変抵抗回路ＶＲＣＷをより詳細に示す回路図である。なお、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３の構成は同様であるため、以下では可変抵抗回路ＶＲＣＷ０の構成について説明する。
【０１３４】
図１８に示すように、可変抵抗回路ＶＲＣＷ０は、直列回路Ｓ６０−Ｓ６ｎを含む。直列回路Ｓ６０は、抵抗Ｒ６０およびトランジスタＴ６０を含む。抵抗Ｒ６０およびトランジスタＴ６０は、互いに直列に電気的に接続される。抵抗Ｒ６０の第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６０の第２端子はトランジスタＴ６０の第１端子に電気的に接続される。トランジスタＴ６０の第２端子は、ロウデコーダ１８に電気的に接続される。トランジスタＴ６０の制御端子は、制御線Ｃ６０に電気的に接続される。
【０１３５】
直列回路Ｓ６１−Ｓ６ｎは、直列回路Ｓ６０と同様の構成を有する。
【０１３６】
すなわち、直列回路Ｓ６１は、抵抗Ｒ６１およびトランジスタＴ６１を含む。抵抗Ｒ６１およびトランジスタＴ６１は、互いに直列に電気的に接続される。抵抗Ｒ６１の第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６１の第２端子はトランジスタＴ６１の第１端子に電気的に接続される。トランジスタＴ６１の第２端子は、ロウデコーダ１８に電気的に接続される。トランジスタＴ６１の制御端子は、制御線Ｃ６１に電気的に接続される。
【０１３７】
また、直列回路Ｓ６ｎは、抵抗Ｒ６ｎおよびトランジスタＴ６ｎを含む。抵抗Ｒ６ｎおよびトランジスタＴ６ｎは、互いに直列に電気的に接続される。抵抗Ｒ６ｎの第１端子はワード線ＷＬ０に電気的に接続され、抵抗Ｒ６ｎの第２端子はトランジスタＴ６ｎの第１端子に電気的に接続される。トランジスタＴ６ｎの第２端子は、ロウデコーダ１８に電気的に接続される。トランジスタＴ６ｎの制御端子は、制御線Ｃ６ｎに電気的に接続される。
【０１３８】
制御線Ｃ６０−Ｃ６ｎには図示せぬ制御回路から所定の電圧が供給されることで、トランジスタＴ６０−Ｔ６ｎのオン／オフが制御される。
【０１３９】
［第９実施形態における効果］
第９実施形態では、ワード線ＷＬ０−ＷＬ３のそれぞれの端部に、トランジスタＴ６０−Ｔ６ｎおよび抵抗Ｒ６０−Ｒ６ｎを含む可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３のそれぞれが電気的に接続される。そして、可変抵抗回路ＶＲＣＷ０−ＶＲＣＷ３の抵抗値は、可変抵抗回路ＶＲＣＷ０およびワード線ＷＬ０の合計の抵抗値と、可変抵抗回路ＶＲＣＷ１およびワード線ＷＬ１の合計の抵抗値と、可変抵抗回路ＶＲＣＷ２およびワード線ＷＬ２の合計の抵抗値と、可変抵抗回路ＶＲＣＷ３およびワード線ＷＬ３の合計の抵抗値とが同等になるように設定される。これにより、第３実施形態のローカルビット線ＬＢＬ０−ＬＢＬ３と同様の効果を、ワード線ＷＬ０−ＷＬ３に対しても得ることができる。
【０１４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４１】
ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＶＲ…抵抗性変化素子、ＬＢＬ（ＬＢＬ０−ＬＢＬ３）…ローカルビット線、ＬＳＬ（ＬＳＬ０−ＬＳＬ３）…ローカルソース線、ＷＬ（ＷＬ０−ＷＬ３）…ワード線、Ｒ（Ｒ００−Ｒ０３，Ｒ１０−Ｒ１３，Ｒ３０−Ｒ３ｎ，Ｒ４０−Ｒ４ｎ，Ｒ５０−Ｒ５３，Ｒ６０−Ｒ６ｎ）…抵抗、ＶＲＣ（ＶＲＣＢ０−ＶＲＣＢ３，ＶＲＣＳ０−ＶＲＣＳ３，ＶＲＣＷ０−ＶＲＣＷ３）…可変抵抗回路、Ｆ（Ｆ３０−Ｆ３ｎ，Ｆ４０−Ｆ４ｎ，Ｆ６０−Ｆ６ｎ）…ヒューズ、Ｔ（Ｔ３０−Ｔ３ｎ，Ｔ４０−Ｔ４ｎ，Ｔ６０−Ｔ６ｎ）…トランジスタ、Ｓ（Ｓ３０−Ｓ３ｎ，Ｓ４０−Ｓ４ｎ，Ｓ６０−Ｓ６ｎ）…直列回路、１３…センスアンプ、１７…シンク、１８…ロウデコーダ。
【図１】
2019053804.tif 000003
【図２】
2019053804.tif 000004
【図３Ａ】
2019053804.tif 000005
【図３Ｂ】
2019053804.tif 000006
【図３Ｃ】
2019053804.tif 000007
【図４】
2019053804.tif 000008
【図５】
2019053804.tif 000009
【図６】
2019053804.tif 000010
【図７】
2019053804.tif 000011
【図８】
2019053804.tif 000012
【図９】
2019053804.tif 000013
【図１０】
2019053804.tif 000014
【図１１】
2019053804.tif 000015
【図１２】
2019053804.tif 000016
【図１３】
2019053804.tif 000017
【図１４】
2019053804.tif 000018
【図１５】
2019053804.tif 000019
【図１６】
2019053804.tif 000020
【図１７】
2019053804.tif 000021
【図１８】
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