(57)【要約】      （修正有）【課題】書込時間を低減する技術を提供する。【解決手段】制御回路３００は、素子アレイ１１、１２のそれぞれにおいて、１つの行、すなわち一つのワード線に接続された複数の抵抗変化素子２のうち、高々１つの抵抗変化素子２が低抵抗状態となっており、他の抵抗変化素子は高抵抗状態となっている。この状態において、素子アレイ１１のインバータ１０１〜１０１０及び素子アレイ１２のインバータ１０１〜１０１０にそれぞれ外部から入力信号を供給する。すると、素子アレイ１１、１２はそれぞれ、インバータ２４ｉ（ｉ＝１，・・・，１０）の出力端子からそれぞれの素子アレイの第ｉ行の抵抗変化素子２に記憶された情報を出力する。これにより、素子アレイ１１、１２の抵抗変化素子２に記憶された情報が読み出され、通常動作が完了する。大規模な抵抗変化素子アレイを有していても書き込み時間を低減することが可能となる。【選択図】図１
2019053803.tif 000002
【特許請求の範囲】
【請求項１】
ｍ（≧１）個の第１配線と、
前記第１配線のそれぞれと立体的に交差するｎ（≧１）個の第２配線と、
前記第１配線のそれぞれと立体的に交差するｋ（≧１）個の第３配線と、
前記第１配線に対応して配置され対応する第１配線に接続されたｍ個の第１電流制限回路と、
前記第２配線に対応して配置され対応する第２配線に接続されたｎ個の第２電流制限回路と、
前記第３配線に対応して配置され対応する第３配線に接続されたｋ個の第３電流制限回路と、
前記第１電流制限回路に対応して配置され対応する第１電流制限回路に接続されたｍ個の第１ドライバと、
前記第２電流制限回路に対応して配置され対応する第２電流制限回路に接続されたｎ個の第２ドライバと、
前記第３電流制限回路に対応して配置され対応する第３電流制限回路に接続されたｋ個の第３ドライバと、
前記第１配線に対応して配置されたｍ個の第４配線と、前記第２配線に対応して配置され前記第４配線のそれぞれと立体的に交差するｎ個の第５配線と、前記第１配線に対応して配置されソースおよびドレインの一方が対応する第１配線に接続されソースおよびドレインの他方が対応する第４配線に接続されたｍ個の第１トランジスタと、前記第２配線に対応して配置されソースおよびドレインの一方が対応する第２配線に接続されソースおよびドレインの他方が対応する第５配線に接続されたｎ個の第２トランジスタと、前記第４配線と前記第５配線との交差領域に配置され第１端子が対応する第４配線に接続され第２端子が対応する第５配線に接続された第１抵抗変化素子と、を備えた第１アレイと、
前記第１配線に対応して配置されたｍ個の第６配線と、前記第３配線に対応して配置され前記第６配線のそれぞれと立体的に交差するｋ個の第７配線と、前記第１配線に対応して配置されソースおよびドレインの一方が対応する第１配線に接続されソースおよびドレインの他方が対応する第６配線に接続されたｍ個の第３トランジスタと、前記第３配線に対応して配置されソースおよびドレインの一方が対応する第３配線に接続されソースおよびドレインの他方が対応する第７配線に接続されたｋ個の第４トランジスタと、前記第６配線と前記第７配線との交差領域に配置され第３端子が対応する第６配線に接続され第４端子が対応する第７配線に接続された第２抵抗変化素子と、を備えた第２アレイと、
を備えた半導体集積回路。
【請求項２】
前記第１アレイは、前記第５配線のそれぞれに対応して配置され、入力信号を受ける入力端子および対応する第５配線に接続された出力端子を有する第１インバータと、前記第４配線のそれぞれに対応して配置され、対応する第４配線に接続された入力端子および出力信号を出力する出力端子を有する第２インバータと、を更に備え、
前記第２アレイは、前記第７配線のそれぞれに対応して配置され、入力信号を受ける入力端子および対応する第７配線に接続された出力端子を有する第３インバータと、前記第６配線のそれぞれに対応して配置され、対応する第６配線に接続された入力端子および出力信号を出力する出力端子を有する第４インバータと、を更に備えた請求項１記載の半導体集積回路。
【請求項３】
前記第２配線のそれぞれと立体的に交差するとともに前記第３配線のそれぞれと立体的に交差するｉ（≧１）個の第８配線と、
前記第８配線に対応して配置されたｉ個の第９配線と、前記第２配線に対応して配置され前記第９配線のそれぞれと立体的に交差するｎ個の第１０配線と、前記第８配線に対応して配置されソースおよびドレインの一方が対応する第８配線に接続されソースおよびドレインの他方が対応する第９配線に接続されたｉ個の第５トランジスタと、前記第２配線に対応して配置されソースおよびドレインの一方が対応する第２配線に接続されソースおよびドレインの他方が対応する第１０配線に接続されたｎ個の第６トランジスタと、前記第９配線と前記第１０配線との交差領域に配置され第５端子が対応する第９配線に接続され第６端子が対応する第１０配線に接続された第３抵抗変化素子と、を備えた第３アレイと、
前記第８配線に対応して配置されたｉ個の第１１配線と、前記第３配線に対応して配置され前記第１１配線のそれぞれと立体的に交差するｋ個の第１２配線と、前記第８配線に対応して配置されソースおよびドレインの一方が対応する第８配線に接続されソースおよびドレインの他方が対応する第１１配線に接続されたｉ個の第７トランジスタと、前記第３配線に対応して配置されソースおよびドレインの一方が対応する第３配線に接続されソースおよびドレインの他方が対応する第１２配線に接続されたｋ個の第８トランジスタと、前記第１１配線と前記第１２配線との交差領域に配置され第７端子が対応する第１１配線に接続され第８端子が対応する第１２配線に接続された第４抵抗変化素子と、を備えた第４アレイと、
を更に備えた請求項１または２記載の半導体集積回路。
【請求項４】
前記第３アレイは、前記第１０配線のそれぞれに対応して配置され、入力信号を受ける入力端子および対応する第１０配線に接続された出力端子を有する第５インバータと、前記第９配線のそれぞれに対応して配置され、対応する第９配線に接続された入力端子および出力信号を出力する出力端子を有する第６インバータと、を更に備え、
前記第４アレイは、前記第１２配線のそれぞれに対応して配置され、入力信号を受ける入力端子および対応する第１２配線に接続された出力端子を有する第７インバータと、前記第１１配線のそれぞれに対応して配置され、対応する第１１配線に接続された入力端子および出力信号を出力する出力端子を有する第８インバータと、を更に備えた請求項３記載の半導体集積回路。
【請求項５】
前記第２電流制限回路はそれぞれ第１乃至第３制限電流値を有し、前記第１乃至第３制限電流値のうちの一つが対応する第２ドライバによって選択され、対応する第２配線に流れる電流を選択された制限電流値以下に制限し、
前記第３電流制限回路はそれぞれ前記第１乃至第３制限電流値を有し、前記第１乃至第３制限電流値のうちの一つが対応する第３ドライバによって選択され、対応する第３配線に流れる電流を選択された制限電流値以下に制限し、
前記第１電流制限回路はそれぞれ、前記第３制限電流値および第４制限電流値を有し、前記第３および第４制限電流値のうちの一つが対応する第１ドライバによって選択され、対応する第１配線に流れる電流を選択された制限電流値以下に制限し、
前記第３制限電流値は前記第１制限電流値よりも小さく、前記第１制限電流値は前記第２制限電流値よりも小さく、前記第２制限電流値は前記第４制限電流値よりも小さい、請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記第１乃至第３電流制限回路および前記第１乃至第３ドライバを制御するとともに前記第１乃至第４トランジスタのゲートに接続された制御回路を更に備えた請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項７】
前記第１アレイのうちの一つの第１抵抗変化素子および第２アレイのうちの一つの第２抵抗変化素子をセット動作させる場合に、前記制御回路は、前記第１抵抗変化素子の第１端子および第２抵抗変化素子の第３端子が接続された一つの第１配線を選択するとともに、前記第１抵抗変化素子の第２端子が接続された一つの第２配線および前記第２抵抗変化素子の第４端子が接続された一つの第３配線を選択し、選択された第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記選択された第１配線に第１電圧を印加するとともに第４制限電流値以下の電流を前記選択された第１配線に流し、選択された第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記選択された第２配線に第２電圧を印加するとともに前記選択された第２配線に前記第１制限電流値以下の電流を流しかつ選択された第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記選択された第３配線に前記第２電圧を印加するとともに前記選択された第３配線に前記第１制限電流値以下の電流を流し、非選択の第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記非選択の第１配線に前記第３制限電流値以下の電流を流し、非選択の第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記非選択の第２配線に前記第３制限電流値以下の電流を流し、非選択の第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記非選択の第３配線に前記第３制限電流値以下の電流を流し、前記第１電圧と前記第２電圧の差の絶対値がセット電圧となる請求項６記載の半導体集積回路。
【請求項８】
前記第１アレイのうちの一つの第１抵抗変化素子および第２アレイのうちの一つの第２抵抗変化素子をリセット動作させる場合に、前記制御回路は、前記第１抵抗変化素子の第１端子および第２抵抗変化素子の第３端子が接続された一つの第１配線を選択するとともに、前記第１抵抗変化素子の第２端子が接続された一つの第２配線および前記第２抵抗変化素子の第４端子が接続された一つの第３配線を選択し、選択された第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記選択された第１配線に第１電圧を印加するとともに第４制限電流値以下の電流を前記選択された第１配線に流し、選択された第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記選択された第２配線に第２電圧を印加するとともに前記選択された第２配線に前記第２制限電流値以下の電流を流しかつ選択された第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記選択された第３配線に前記第２電圧を印加するとともに前記選択された第３配線に前記第２制限電流値以下の電流を流し、非選択の第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記非選択の第１配線に前記第３制限電流値以下の電流を流し、非選択の第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記非選択の第２配線に前記第３制限電流値以下の電流を流し、非選択の第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記非選択の第３配線に前記第３制限電流値以下の電流を流し、前記第１電圧と前記第２電圧の差の絶対値がリセット電圧となる請求項６記載の半導体集積回路。
【請求項９】
前記第１アレイのうちの２つの第１抵抗変化素子の一方をセット動作させ他方をリセット動作させるとともに第２アレイのうちの二つの第２抵抗変化素子の一方をセット動作させ他方をリセット動作させる場合に、前記制御回路は、前記２つの第１抵抗変化素子の第１端子および前記２つの第２抵抗変化素子の第３端子が接続された一つの第１配線を選択するとともに、前記一方の第１抵抗変化素子の第２端子が接続された一つの第２配線および前記一方の第２抵抗変化素子の第４端子が接続された一つの第３配線を選択し、選択された第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記選択された第１配線に第１電圧を印加するとともに第４制限電流値以下の電流を前記選択された第１配線に流し、選択された第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記選択された第２配線に第２電圧を印加するとともに前記選択された第２配線に前記第１制限電流値以下の電流を流しかつ選択された第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記選択された第３配線に前記第２電圧を印加するとともに前記選択された第３配線に前記第１制限電流値以下の電流を流し、非選択の第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記非選択の第１配線に前記第３制限電流値以下の電流を流し、非選択の第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記非選択の第２配線に前記第３制限電流値以下の電流を流し、非選択の第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記非選択の第３配線に前記第３制限電流値以下の電流を流し、前記第１電圧と前記第２電圧の差の絶対値がセット電圧となり、
更に前記制回路は、前記他方の第１抵抗変化素子の第２端子が接続された他の一つの第２配線および前記他方の第２抵抗変化素子の第４端子が接続された他の一つの第３配線を選択し、選択された第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記選択された第１配線に第１電圧を印加するとともに第４制限電流値以下の電流を前記選択された第１配線に流し、選択された第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記選択された第２配線に第３電圧を印加するとともに前記選択された第２配線に前記第２制限電流値以下の電流を流しかつ選択された第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記選択された第３配線に前記第３電圧を印加するとともに前記選択された第３配線に前記第２制限電流値以下の電流を流し、非選択の第１配線に対応する第１ドライバおよび第１電流制限回路を介して前記非選択の第１配線に前記第３制限電流値以下の電流を流し、非選択の第２配線に対応する第２ドライバおよび第２電流制限回路を介して前記非選択の第２配線に前記第３制限電流値以下の電流を流し、非選択の第３配線に対応する第３ドライバおよび第３電流制限回路を介して前記非選択の第３配線に前記第３制限電流値以下の電流を流し、前記第１電圧と前記第３電圧の差の絶対値がリセット電圧となる請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイスは、チップ製造後に回路を書き換えることができる半導体集積回路である。プログラマブルロジックデバイスは複数の配線を有し、これらの配線のうち選択された２本の配線どうしを電気的に接続状態または非接続状態にする。選択された２本の配線が接続状態または非接続状態となるように制御するために、切り替え回路が用いられ、この切り替え回路は、トランジスタとメモリを備えている。このメモリは電気的にプログラム可能であり、プログラムされた情報に基づいてトランジスタのオン／オフが切り替わる。
【０００３】
また、２端子の抵抗変化素子をメモリ素子として用い、このメモリ素子を用いて上記の切り替え回路を実現するクロスポイント抵抗変化素子アレイが知られている。上記抵抗変化素子は、２つの電極と、これら２つの電極の間に設けられた抵抗変化層と、を有する。上記２つの電極間に所定の電圧を印加することにより、抵抗変化層の抵抗状態を変化させ、２つの電極間の電気抵抗を低抵抗状態あるいは高抵抗状態に切り替えることができる。
【０００４】
抵抗変化素子をプログラムする際には、電極に印加するプログラム電圧の大きさおよび上記プログラム電圧の印加時間を適切に制御する必要がある。またそのほかに、プログラム電圧の印加中に抵抗変化素子に流れる電流の大きさを制御することも重要である。このように、プログラム中に抵抗変化素子に流れる電流を制御する回路を有する半導体集積回路は、知られている。
【０００５】
しかし、この半導体集積回路においては、書き込みは、抵抗変化素子アレイのメモリ素子に一つずつ行われる。このため、大規模な抵抗変化素子アレイを有する半導体集積回路では書き込み時間が掛かるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４４８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、大規模な抵抗変化素子アレイを有していても書き込み時間を低減することのできる半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体集積回路は、ｍ（≧１）個の第１配線と、前記第１配線のそれぞれと立体的に交差するｎ（≧１）個の第２配線と、前記第１配線のそれぞれと立体的に交差するｋ（≧１）個の第３配線と、前記第１配線に対応して配置され対応する第１配線に接続されたｍ個の第１電流制限回路と、前記第２配線に対応して配置され対応する第２配線に接続されたｎ個の第２電流制限回路と、前記第３配線に対応して配置され対応する第３配線に接続されたｋ個の第３電流制限回路と、前記第１電流制限回路に対応して配置され対応する第１電流制限回路に接続されたｍ個の第１ドライバと、前記第２電流制限回路に対応して配置され対応する第２電流制限回路に接続されたｎ個の第２ドライバと、前記第３電流制限回路に対応して配置され対応する第３電流制限回路に接続されたｋ個の第３ドライバと、前記第１配線に対応して配置されたｍ個の第４配線と、前記第２配線に対応して配置され前記第４配線のそれぞれと立体的に交差するｎ個の第５配線と、前記第１配線に対応して配置されソースおよびドレインの一方が対応する第１配線に接続されソースおよびドレインの他方が対応する第４配線に接続されたｍ個の第１トランジスタと、前記第２配線に対応して配置されソースおよびドレインの一方が対応する第２配線に接続されソースおよびドレインの他方が対応する第５配線に接続されたｎ個の第２トランジスタと、前記第４配線と前記第５配線との交差領域に配置され第１端子が対応する第４配線に接続され第２端子が対応する第５配線に接続された第１抵抗変化素子と、を備えた第１アレイと、前記第１配線に対応して配置されたｍ個の第６配線と、前記第３配線に対応して配置され前記第６配線のそれぞれと立体的に交差するｋ個の第７配線と、前記第１配線に対応して配置されソースおよびドレインの一方が対応する第１配線に接続されソースおよびドレインの他方が対応する第６配線に接続されたｍ個の第３トランジスタと、前記第３配線に対応して配置されソースおよびドレインの一方が対応する第３配線に接続されソースおよびドレインの他方が対応する第７配線に接続されたｋ個の第４トランジスタと、前記第６配線と前記第７配線との交差領域に配置され第３端子が対応する第６配線に接続され第４端子が対応する第７配線に接続された第２抵抗変化素子と、を備えた第２アレイと、を備えている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態による半導体集積回路を示す回路図。
【図２】抵抗変化素子を示す断面図。
【図３】抵抗変化素子のセット電圧のバラツキを示す図。
【図４】電流制限回路の第１具体例を示す回路図。
【図５】電流制限回路の第２具体例を示す回路図。
【図６】電流制限回路の第３具体例を示す回路図。
【図７】電流制限回路の第４具体例を示す回路図。
【図８】ドライバの第１具体例を示す回路図、
【図９】ドライバの第１具体例を示す回路図、
【図１０】ドライバの第２具体例を示す回路図、
【図１１】ドライバの第２具体例を示す回路図、
【図１２】抵抗変化素子に異なる電流値が流れるような状態にして、セット動作後の抵抗変化素子の抵抗値を測定した結果を示す図。
【図１３】第１実施形態におけるリセット動作を説明する図。
【図１４】第１実施形態におけるセット動作を説明する図。
【図１５】第１実施形態の変形例による半導体集積回路を示すブロック図。
【図１６】第２実施形態における書き込み動作を説明する図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態について説明する。
【００１１】
（第１実施形態）
第１実施形態による半導体集積回路を図１に示す。この第１実施形態の半導体集積回路は、抵抗変化素子アレイ１１，１２と、ドライバ１００１〜１００１０と、電流制限回路１１０１〜１１０１０と、ドライバ２００１〜２００１０と、電流制限回路２１０１〜２１０１０と、ドライバ２０１１〜２０１１０と、電流制限回路２１１１〜２１１１０と、制御回路３００と、を備えている。
【００１２】
抵抗変化素子アレイ１ｉ（ｉ＝１，２）はそれぞれ、１０行×１０列のマトリクス状に配列された抵抗変化素子２と、インバータ１０１〜１０１０と、カットオフトランジスタ１２１〜１２１０と、カットオフトランジスタ１４１〜１４１０と、カットオフトランジスタ２１１〜２１１０と、カットオフトランジスタ２２１〜２２１０と、インバータ２４１〜２４１０と、ビット線ＢＬ１〜ＢＬ１０と、ワード線ＷＬ１〜ＷＬ１０と、を備えている。ビット線ＢＬ１〜ＢＬ１０はそれぞれ、ワード線ＷＬ１〜ＷＬ１０のそれぞれと立体的に交差する。ここで、「配線Ａと配線Ｂが立体的に交差する」とは、配線Ａと配線Ｂは互いに異なる層に配置され、上方から見たときに交差していることを意味する。
【００１３】
抵抗変化素子２は、第１端子および第２端子を有している。各抵抗変化素子アレイ１ｉ（ｉ＝１，２）において、第ｉ（ｉ＝１，・・・，１０）行でかつ第ｊ（ｊ＝１．・・・，）列に配置された抵抗変化素子２は、第１端子がワード線ＷＬｉに接続され、第２端子がビット線ＢＬｊに接続される。
【００１４】
ワード線ＷＬｉ（ｉ＝１，・・・，１０）は、一端がカットオフトランジスタ２１ｉのソースおよびドレインの一方に接続され、他端がカットオフトランジスタ２２ｉのソースおおよびドレインの一方に接続される。ビット線ＢＬｊ（ｊ＝１．・・・，）は、一端がカットオフトランジスタ１２ｊのソースおよびドレインの一方に接続され、他端がカットオフトランジスタ１４ｊのソースおよびドレインの一方に接続される。カットオフトランジスタ２１ｉ（ｉ＝１，・・・，１０）のソースおよびドレインの他方は、グローバルワード線ＧＷＬｉに接続される。カットオフトランジスタ２２ｉ（ｉ＝１，・・・，１０）のソースおよびドレインの他方は、インバータ２４ｉの入力端子に接続される。抵抗変化素子アレイ１１、１２はそれぞれ、インバータ２４ｉ（ｉ＝１，・・・，１０）の出力端子からそれぞれのアレイの第ｉ行の抵抗変化素子２に記憶された情報を出力する。なお、抵抗変化素子の選択は、後述するインバータ１０１〜１０１０の入力端子に入力された入力信号に基づいて行われる。
【００１５】
グローバルワード線ＧＷＬｉ（ｉ＝１，・・・，１０）は抵抗変化素子アレイ１１，１２に渡って配置され、ドライバ１００ｉによって電流制限回路１１０ｉを介して駆動される。すなわち、抵抗変化素子アレイ１１，１２のそれぞれの第ｉ（ｉ＝１，・・・，１０）行の抵抗変化素子２が、ドライバ１００ｉによって、電流制限回路１１０ｉ、グローバルワード線ＧＷＬｉ、およびカットオフトランジスタ２１ｉを介して駆動される。
【００１６】
抵抗変化素子アレイ１１，１２においてそれぞれ、カットオフトランジスタ１２ｊ（ｊ＝１，・・・，１０）のソースおよびドレインの他方がインバータ１０ｊの出力端子に接続され、インバータ１０ｊの入力端子に入力信号が入力される。
【００１７】
抵抗変変化素子アレイ１１において、カットオフトランジスタ１４ｊ（ｊ＝１，・・・，１０）のソースおよびドレインの他方は、グローバルビット線ＧＢＬ１ｊに接続される。グローバルビット線ＧＢＬ１ｊ（ｊ＝１，・・・，１０）は、ドライバ２００ｊによって電流制限回路２１０ｊを介して駆動される。また、抵抗変変化素子アレイ１２において、カットオフトランジスタ１４ｊ（ｊ＝１，・・・，１０）のソースおよびドレインの他方は、グローバルビット線ＧＢＬ２ｊに接続される。グローバルビット線ＧＢＬ２ｊ（ｊ＝１，・・・，１０）は、ドライバ２０１ｊによって電流制限回路２１１ｊを介して駆動される。グローバルワード線ＧＷＬ１〜ＧＷＬ１０は、グローバルビット線ＧＢＬ１１〜ＧＢＬ１１０と立体的に交差し、およびＧＢＬ２１〜ＧＢＬ２１０とも立体的に交差する。
【００１８】
本実施形態においては、抵抗変化素子アレイは１行２列のマトリクス状に配置されている。ｍを２以上の自然数とするとき、抵抗変化素子アレイがｍ行２列のマトリクス状に配列されている場合は、グローバルビット線ＧＢＬ１ｊ（ｊ＝１，・・・，１０）は、第１列の抵抗変化素子アレイに渡って配置され、ドライバ２００ｊによって電流制限回路２１０ｊを介して駆動される。すなわち、第１列の抵抗変化素子アレイのそれぞれの第ｊ（ｊ＝１，・・・，１０）列の抵抗変化素子２が、ドライバ２００ｊによって、電流制限回路２１０ｊ、グローバルビット線ＧＢＬ１ｊ、およびカットオフトランジスタ１４ｊを介して駆動される。また、グローバルビット線ＧＢＬ２ｊ（ｊ＝１，・・・，１０）は、第２列の抵抗変化素子アレイに渡って配置され、ドライバ２０１ｉによって電流制限回路２１１ｉを介して駆動される。すなわち、第２列の抵抗変化素子アレイのそれぞれの第ｊ（ｊ＝１，・・・，１０）列の抵抗変化素子２が、ドライバ２０１ｊによって、電流制限回路２１１ｊ、グローバルビット線ＧＢＬ２ｊ、およびカットオフトランジスタ１４ｊを介して駆動される。
【００１９】
なお、ドライバ１００１〜１００１０、ドライバ２００１〜２００１０、およびドライバ２０１１〜２０１１０は、制御回路３００によって制御される。すなわち、制御回路３００は、ドライバ１００ｉ（ｉ＝１，・・・，１０）、電流制限回路１１０ｉ、グローバルワード線ＧＷＬｉ、およびカットオフトランジスタ２１ｉを介してワード線ＷＬｉに電圧を印加する。同様に、制御回路３００は、ドライバ２００ｊ（ｊ＝１，・・・，１０）、電流制限回路２１０ｊ、グローバルビット線ＧＢＬ１ｊ、およびカットオフトランジスタ１４ｊを介して抵抗変化素子アレイ１１のビット線ＢＬｊに電圧を印加し、ドライバ２０１ｊおよび電流制限回路２１０ｊ、グローバルビット線ＧＢＬ２ｊ、およびカットオフトランジスタ１４ｊを介して抵抗変化素子アレイ１２のビット線ＢＬｊに電圧を印加する。
【００２０】
また、抵抗変化素子アレイ１１において、カットオフトランジスタ１２１〜１２１０はゲートに制御信号ＣＬ１２が入力し、カットオフトランジスタ１４１〜１４１０はゲートに制御信号ＣＬ１１が入力し、カットオフトランジスタ２１１〜２１１０はゲートに制御信号ＲＬ１１が入力し、カットオフトランジスタ２２１〜２２１０はゲートに制御信号ＲＬ１２が入力する。
【００２１】
同様に、抵抗変化素子アレイ１２において、カットオフトランジスタ１２１〜１２１０はゲートに制御信号ＣＬ２２が入力し、カットオフトランジスタ１４１〜１４１０はゲートに制御信号ＣＬ２１が入力し、カットオフトランジスタ２１１〜２１１０はゲートに制御信号ＲＬ２１が入力し、カットオフトランジスタ２２１〜２２１０はゲートに制御信号ＲＬ２２が入力する。
【００２２】
（抵抗変化素子の具体例）
次に抵抗変化素子２の一例を図２に示す。この抵抗変化素子２は、上部電極２ａと、下部電極２ｃと、上部電極２ａと下部電極２ｃとの間に設けられた抵抗変化層２ｂと、を備えている。
【００２３】
抵抗変化層２ｂは、例えばチタン酸化物、ハフニウム酸化物、タンタル酸化物、およびアルミ酸化物といった金属酸化物でもあってもよいし、チタン酸窒化物、ハフニウム酸窒化物、タンタル酸窒化物、およびアルミ酸窒化物といった金属酸窒化物でもあってもよい。あるいはシリコン酸化物などの半導体酸化物であってもよいし、シリコン窒化物などの半導体窒化物、またはシリコン酸窒化物などの半導体酸窒化物であってもよい。また、アモルファスシリコン等の半導体材料であってもよい。また上記材料を積層した積層構造を有していてもよい。
【００２４】
この抵抗変化素子２においては、電極２ａ、２ｃに所定の電圧を印加することによって、電極間の電気抵抗を変化させることができる。ここでは、抵抗変化素子２の抵抗を高抵抗状態から低抵抗状態に変化させることをセットと称し、抵抗変化素子２の抵抗を低抵抗状態から高抵抗状態に変化させることをリセットと称する。また、抵抗変化素子２をセットするために必要な電圧をセット電圧と称し、抵抗変化素子２をリセットするために必要な電圧をリセット電圧と称する。
【００２５】
本実施形態の半導体集積回路に用いられる抵抗変化素子２としては、高抵抗状態における抵抗値と、低抵抗状態における抵抗値との差が大きいことが好ましい。例えば、高抵抗状態の抵抗値としては１ＧΩで、低抵抗状態の抵抗値としては１０ＫΩであることが好ましい。しかし、高抵抗状態の抵抗値が１ＧΩの抵抗変化素子は、セット電圧のバラツキが大きくなる。このことについて図３を参照して説明する。図３は、１つの抵抗変化素子にセット動作およびリセット動作を繰り返し行い、セット電圧を測定した場合の測定結果を示す図である。図３において、横軸は印加電圧を示し、縦軸はセット電圧のバラツキの程度を表す偏差（σ）の倍数を示す。印加電圧は、１Ｖから６Ｖまで０．５Ｖ刻みで変化させた。この図３からわかるように、セット電圧のバラツキは大きい。このため、図１に示す半導体集積回路の抵抗変化素子アレイ中の非選択の抵抗変化素子に後述する書き込み禁止電圧Ｖｉｎｈ（例えば、プログラム電圧（書き込み電圧）Ｖｐｇｍの半分）を印加した場合でも、誤セット動作してしまう可能性がある。これにより、従来の書き込み方法を利用することができない。そこで、選択された抵抗変化素子および選択されない抵抗変化素子にそれぞれ書き込み電圧Ｖｐｇｍおよび書き込み禁止電圧Ｖｉｎｈを印加するばかりでなく、それらの抵抗変化素子に流れる電流を制限することが行われる。
【００２６】
電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、ワード線ＷＬｉに接続された抵抗変化素子２にセット電圧またはリセット電圧を印加する際に、プログラム後の抵抗変化素子２の抵抗値のバラツキを抑える目的で、あるいは抵抗変化素子２の不可逆的な破壊を防ぐ目的で、プログラム中に抵抗変化素子２に流れる電流をある値（制限電流値）以下に制限する。
【００２７】
電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，ｎ）は、ビット線ＢＬｊに接続された抵抗変化素子２にセット電圧またはリセット電圧を印加する際に、プログラム後の抵抗変化素子２の抵抗値のバラツキを抑える目的で、あるいは抵抗変化素子２の不可逆的な破壊を防ぐ目的で、プログラム中に抵抗変化素子２に流れる電流をある値（制限電流値）以下に制限する。
【００２８】
例えば、一般にセット時の制限電流値を大きくすれば、セット後の抵抗変化素子の抵抗値は小さくなる。一方、リセット時は上記の制限電流値を十分大きくすることで抵抗変化素子に十分大きな量の電流を流し、そのときに発生する熱によって抵抗変化素子の抵抗状態を高抵抗状態へと変化させる。このようにセット時とリセット時では、異なる制限電流値が用いられる。
【００２９】
（電流制限回路の第１具体例）
次に、電流制限回路の第１具体例を図４に示す。この第１具体例および以降の具体例においては、電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、電流制限回路２１０ｊ（ｊ＝１，・・・，１０）と、抵抗変化素子アレイ１１において、カットオフトランジスタ２１ｉ、第ｉ行第ｊ列の抵抗変化素子２、およびカットオフトランジスタ１４ｊを介して接続され、電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、電流制限回路２１１ｊ（ｊ＝１，・・・，１０）と、抵抗変化素子アレイ１２において、カットオフトランジスタ２１ｉ、第ｉ行第ｊ列の抵抗変化素子２、およびカットオフトランジスタ１４ｊを介して接続される。
【００３０】
図４に示すように、この第１具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）はｎチャネルトランジスタ１１２を備え、電流制限回路２１０ｊ（ｊ＝１，・・・，１０）または電流制限回路２１１ｊ（ｊ＝１，・・・，１０）は、ｎチャネルトランジスタ２１４を備えている。このトランジスタ１１２は、ソースおよびドレインのうちの一方の端子が後述するドライバ１００ｉ（図１参照）の２個の出力端子のうちの一方に接続されてプログラム電圧Ｖｐｇｍ_ａが印加され、ソースおよびドレインのうちの他方の端子がグローバルワード線ＧＷＬｉ、カットオフトランジスタ２１ｉ、およびワード線ＷＬｉを介して抵抗変化素子２の第１端子に接続される。トランジスタ１１２は、ドライバ１００ｉの他方の出力端子からゲートに制御電圧Ｖｇｎ_ａが印加され、この制御電圧Ｖｇｎ_ａを制御することによってトランジスタ１１２を通過する最大電流（制限電流値）を変えることができる。すなわち、制御電圧Ｖｇｎ_ａを制御することによって複数の制限電流値、例えば２個の制限電流値を設定することができる。
【００３１】
また、図４に示すように、第１具体例の電流制限回路２１０ｊまたは２１１ｊ（ｉ＝１，・・・，１０）は、ｎチャネルトランジスタ２１４を備えている。このトランジスタ２１４は、ソースおよびドレインのうちの一方の端子がグローバルビット線ＧＢＬｊ、カットオフトランジスタ１４ｊ、およびビット線ＢＬｊを介して抵抗変化素子２の第２端子に接続される。また、トランジスタ２１４は、ソースおよびドレインのうちの他方の端子がドライバ２１０ｊまたは２１１ｊ（図１参照）の２個の出力端子のうちの一方に接続されてプログラム電圧Ｖｐｇｍ_ｂが印加される。トランジスタ２１２は、ドライバ２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）の他方の出力端子からゲートに制御電圧Ｖｇｎ_ｂが印加され、この制御電圧Ｖｇｎ_ｂを制御することによってトランジスタ２１４を通過する最大電流（制限電流値）を変えることができる。すなわち、制御電圧Ｖｇｎ_ｂを制御することによって複数の制限電流値、例えば３個の制限電流値を設定することができる。なお、プログラム電圧Ｖｐｇｍ_ａは、プログラム電圧Ｖｐｇｍ_ｂよりも大きくても良い。この場合、制御電圧Ｖｇｎ_ａ、Ｖｇｎ_ｂは、プログラム電圧Ｖｐｇｍ_ａよりも大きな電圧となる。また、プログラム電圧Ｖｐｇｍ_ａは、プログラム電圧Ｖｐｇｍ_ｂよりも小さくても良い。この場合、制御電圧Ｖｇｎ_ａ、Ｖｇｎ_ｂは、プログラム電圧Ｖｐｇｍ_ｂよりも大きな電圧となる。
【００３２】
（電流制限回路の第２具体例）
次に、電流制限回路の第２具体例を図５に示す。この第２具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、図４に示す第１具体例の電流制限回路１１０ｉにおいて、ｎチャネルトランジスタ１１２をｐチャネルトランジスタ１１４に置き換えた構成を有している。このトランジスタ１１４のゲートには、制御電圧Ｖｇｐ_ａが印加される。トランジスタ１１４は、制御電圧Ｖｇｐ_ａを制御することによって複数の制限電流値、例えば２個の制限電流値を設定することができる。
【００３３】
また、第２具体例の電流制限回路２１０ｊまたは２１１ｊ（ｉ＝１，・・・，１０）は、図４に示す第１具体例の電流制限回路２１０ｊまたは２１１ｊにおいて、ｎチャネルトランジスタ２１４をｐチャネルトランジスタ２１６に置き換えた構成を有している。このトランジスタ２１６のゲートには、制御電圧Ｖｇｐ_ｂが印加される。トランジスタ２１６は、制御電圧Ｖｇｐ_ｂを制御することによって複数の制限電流値、例えば３個の制限電流値を設定することができる。
【００３４】
この第２具体例においては、プログラム電圧Ｖｐｇｍ_ａは、プログラム電圧Ｖｐｇｍ_ｂよりも大きくても良い。この場合、制御電圧Ｖｇｐ_ａ、Ｖｇｐ_ｂは、プログラム電圧Ｖｐｇｍ_ｂよりも小さな電圧となる。また、プログラム電圧Ｖｐｇｍ_ａは、プログラム電圧Ｖｐｇｍ_ｂよりも小さくても良い。この場合、制御電圧Ｖｇｐ_ａ、Ｖｇｐ_ｂは、プログラム電圧Ｖｐｇｍ_ａよりも小さな電圧となる。
【００３５】
（電流制限回路の第３具体例）
電流制限回路１１０ｉ（ｉ＝１，・・・，１０）および、電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）の第３具体例を図６に示す。第３具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、並列に接続された２個のｎチャネルトランジスタ１１２ａ、１１２ｂと、セレクタ１２０と、を備えている。並列に接続されたｎチャネルトランジスタ１１２ａ、１１２ｂのそれぞれのゲートには制御電圧Ｖｇｎ_ａが印加される。
【００３６】
電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、ｎチャネルトランジスタ１１２ａ、１１２ｂのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）は、プログラム電圧Ｖｐｇｍ_ａが印加され、それぞれの他端子（ソースおよびドレインのうちの他方の端子）がセレクタ１２０の入力端子に接続される。電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、セレクタ１２０の出力端子は、グローバルワード線ＧＷＬｉ、カットオフトランジスタ２１ｉ、ワード線ＷＬｉ、抵抗変化素子２の第１端子に接続される。なお、プログラム電圧Ｖｐｇｍ_ａはドライバ１００ｉの２つの出力端子のうちの１つから出る。
【００３７】
セレクタ１２０によって２つのトランジスタ１１２ａ、１１２ｂのうちの一つのトランジスタが選択される。２つのトランジスタ１１２ａ、１１２ｂは、それぞれ駆動力が異なり、ゲートに同じ電圧Ｖｇｎ_ａが印加されたときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、２つのトランジスタ１１２ａ、１１２ｂはそれぞれ、制御電圧Ｖｇｎ_ａが印加されることによって、各トランジスタを流れる最大電流（制限電流値）が制御される。２つのトランジスタ１１２ａ、１１２ｂは具体的には、チャネル幅、ゲート長、ゲート絶縁膜の厚さ、あるいはチャネルの不純物濃度などのうちの少なくとも一つが異なるように製作される。ｎチャネルトランジスタ１１２ａ、１１２ｂのそれぞれの他端子（ソースおよびドレインのうちの他方の端子）にはプログラム電圧Ｖｐｇｍ_ａが印加される。また、制御電圧Ｖｇｎ_ａは、プログラム電圧Ｖｐｇｍ_ａよりも大きな電圧である。
【００３８】
第３具体例の電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）は、セレクタ２１２と、並列に接続された３個のｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃと、を備えている。並列に接続されたｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれのゲートには制御電圧Ｖｇｎ_ｂが印加される。セレクタ２１２は、入力端子がグローバルビット線ＧＢＬｊ、カットオフトランジスタ１４ｊ、抵抗変化素子２の第２端子に接続される。セレクタ２１２は、出力端子がｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）に接続される。ｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれの他端子（ソースおよびドレインのうちの他方の端子）にはプログラム電圧Ｖｐｇｍ_ｂが印加される。このプログラム電圧Ｖｐｇｍ_ｂは、ドライバ２１０ｊまたは２１１ｊの二つの出力端子のうちの１つから出力される。また、制御電圧Ｖｇｎ_ｂは、プログラム電圧Ｖｐｇｍ_ｂよりも大きな電圧である。
【００３９】
セレクタ２１２によって３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃのうちの一つのトランジスタが選択される。３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃは、それぞれ駆動力が異なり、ゲートに同じ電圧が印加したときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃは、ゲート電圧Ｖｇｎ_ｂが印加されることによって、各トランジスタを流れる最大電流（制限電流値）が制御される。
【００４０】
（電流制限回路の第４具体例）
次に、第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）および電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）を図７に示す。この第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、図６に示す第３具体例の電流制限回路において、ｎチャネルトランジスタ１１２ａ、１１２ｂをｐチャネルトランジスタ１１４ａ、１１４ｂにそれぞれ置き換えた構成を有している。
【００４１】
すなわち、第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、並列に接続された２個のｐチャネルトランジスタ１１４ａ、１１４ｂと、セレクタ１２２と、を備えている。並列に接続されたｐチャネルトランジスタ１１４ａ、１１４ｂのそれぞれのゲートには制御電圧Ｖｇｐ_ａが印加される。この制御電圧Ｖｇｐ_ａは、ドライバ１００ｉの二つの出力端子のうちの１つから出力される。この第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）において、ｐチャネルトランジスタ１１４ａ、１１４ｂのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）は、プログラム電圧Ｖｐｇｍ_ａが印加され、それぞれの他端子（ソースおよびドレインのうちの他方の端子）がセレクタ１２２の入力端子に接続される。電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、セレクタ１２２の出力端子は、グローバルワード線ＧＷＬｉ、カットオフトランジスタ２１ｉ、ワード線ＷＬｉ、抵抗変化素子２の第１端子に接続される。なお、制御電圧Ｖｇｐ_ａは、プログラム電圧Ｖｐｇｍ_ａよりも小さな電圧でかつトランジスタ１１４ａ、１１４ｂがオン状態となる。
【００４２】
セレクタ１２２によって２つのトランジスタ１１４ａ、１１４ｂのうちの一つのトランジスタが選択される。２つのトランジスタ１１４ａ、１１４ｂは、それぞれ駆動力が異なり、ゲートに同じ電圧が印加したときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、２つのトランジスタ１１４ａ、１１４ｂを通過する最大電流（制限電流値）が異なる。トランジスタ１１４ａ、１１４ｂは、具体的には、チャネル幅、ゲート長、ゲート絶縁膜の厚さ、あるいはチャネルの不純物濃度などのうちの少なくとも一つが異なるように製作される。
【００４３】
第４具体例の電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）は、セレクタ２１４と、並列に接続された３個のｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃと、を備えている。並列に接続されたｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれのゲートには制御電圧Ｖｇｐ_ａが印加される。セレクタ２１４は、入力端子がグローバルビット線ＧＢＬｊ、およびカットオフトランジスタ１４ｊを介して抵抗変化素子２の第２端子に接続される。またセレクタ２１４は、出力端子がｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）に接続される。ｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれの他端子（ソースおよびドレインのうちの他方の端子）にはプログラム電圧Ｖｐｇｍ_ｂが印加される。なお、制御電圧Ｖｇｐ_ｂは、プログラム電圧Ｖｐｇｍ_ｂよりも小さな電圧でかつトランジスタ２１６ａ、２１６ｂ、２１６ｃがオン状態となる。
【００４４】
セレクタ２１４によって３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃのうちの一つのトランジスタが選択される。この選択は、図１に示す制御回路３００からの選択信号に基づいて行われる。３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃは、それぞれ駆動力が異なり、ゲートに制御電圧が印加されたときに、ソースとドレインとの間に流れる最大電流（制限電流値）が異なるように設計される。すなわち、３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃを通過する制限電流値が異なる。
【００４５】
（ドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）の第１具体例）
次に、ドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）の第１具体例を図８に示す。この第１具体例のドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）は、図４または図５に示す電流制限回路２１０ｊまたは２１１ｊを駆動するものであって、ゲート電圧生成回路２２０と、プログラム電圧生成回路２３０と、を備えている。
【００４６】
ゲート電圧生成回路２２０は、電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４または２１６のゲートに印加する電圧を生成する回路であって、ｎチャネルトランジスタ２２２，２２４と、ｐチャネルトランジスタ２２６と、セレクタ２２８と、を備えている。トランジスタ２２２，２２４は、それぞれのドレインに電圧Ｖｇｎ１，Ｖｇｎ２が印加され、それぞれのソースがセレクタ２２８の第１および第２入力端子に接続される。トランジスタ２２６は、ソースに電圧Ｖｇｎ３が印加され、ドレインがセレクタ２２８の第３入力端子に接続される。セレクタ２２８は、図１に示す制御回路３００からの制御信号に基づいて、電圧Ｖｇｎ１，Ｖｇｎ２，Ｖｇｎ３のうちの一つを選択し、この選択した電圧がセレクタ２２８の出力端子から電流制限回路２１０ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４または電流制限回路２１１ｊのトランジスタ２１６のゲートに供給する。ここで、電圧Ｖｇｎ１は抵抗変化素子２をセット動作させるときの電流制限用の電圧、電圧Ｖｇｎ２は抵抗変化素子２をリセット動作させるときの電流制限用の電圧、電圧Ｖｇｎ３は非選択の抵抗変化素子２の電流制限用の電圧である。すなわち、本実施形態においては、電流制限回路２１０ｊ（ｊ＝１，・・・，１０）または２１１ｊ（ｊ＝１，・・・，１０）は、３つの制限電流値を有する。なお、トランジスタ２２２、２２４、２２６のゲートは、図１に示す制御回路３００からの制御信号を受ける。また、トランジスタ２２２はｐチャネルトランジスタであっても良い。
【００４７】
プログラム電圧生成回路２３０は、電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４または２１６のソースまたはドレインに印加するプログラム電圧を生成する回路であって、ｎチャネルトランジスタ２３２，２３４と、セレクタ２３６と、を備えている。トランジスタ２３２，２３４は、それぞれのドレインに電圧Ｖｐｇｍ２、Ｖｐｇｍ３が印加され、ソースがセレクタ２３６の第１および第２入力端子に接続される。セレクタ２３６は、図１に示す制御回路３００からの制御信号に基づいて、電圧Ｖｐｇｍ２、Ｖｐｇｍ３のうちの一つの電圧を選択し、この選択した電圧を出力端子から電流制限回路２１０ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４または電流制限回路２１１ｊのトランジスタ２１６のソースまたはドレインに供給する。ここで、電圧Ｖｐｇｍ２は抵抗変化素子２をリセットするためにビット線に印加する電圧であり、電圧Ｖｐｇｍ３は抵抗変化素子２をセットするためにビット線に印加する電圧である。なお、トランジスタ２３２、２３４のゲートは、図１に示す制御回路３００からの制御信号を受ける。また、トランジスタ２３２、２３４はｐチャネルトランジスタを用いてもよい。なお、フォーミング動作が不要である抵抗変化素子を用いている場合は、リセット用とセット用の印加電圧を用意すればよい。しかし、フォーミング動作が必要である抵抗変化素子を用いている場合は、フォーミング動作用の電圧をプログラム電圧生成回路２３０内に用意する必要がある。この場合のように、プログラム電圧生成回路２３０は、３種類の電圧を用意する必要があり、トランジスタの個数も３個以上となる。すなわち、プログラム電圧生成回路２３０は少なくとも電圧生成用の２つのトランジスタを有している。
【００４８】
（ドライバ１００ｉ（ｉ＝１．・・・，１０）の第１具体例）
ドライバ１００ｉ（ｉ＝１．・・・，１０）の第１具体例を図９に示す。この第１具体例のドライバ１００ｉ（ｉ＝１．・・・，１０）は、図４または図５に示す電流制限回路１１０ｉを駆動するものであって、ゲート電圧生成回路２４０と、プログラム電圧生成回路２５０と、を備えている。
【００４９】
ゲート電圧生成回路２４０は、ｐチャネルトランジスタ２４２と、ｎチャネルトランジスタ２４４と、セレクタ２４６と、を備えている。トランジスタ２４２は、ソースに電圧Ｖｇｎ３が印加され、ドレインがセレクタ２４６の第１入力端子に接続され、トランジスタ２４４は、ドレインに電圧Ｖｎ４が印加され、ソースがセレクタ２４６の第２入力端子に接続される。セレクタ２４６は、図１に示す制御回路３００からの制御信号に基づいて、電圧Ｖｇｎ３，Ｖｇｎ４のうちの一つを選択し、この選択した電圧を電流制限回路１１０ｉ（ｉ＝１，・・・，１０）のトランジスタ１１２または１１４のゲートに供給する。ここで、電圧Ｖｇｎ３は、非選択の抵抗変化素子の電流制限用の電圧であり、Ｖｇｎ４は、多数の抵抗変化素子に同時動作させる場合に用いる電圧である。すなわち、本実施形態においては、電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、２つの制限電流値を有する。なお、トランジスタ２４２，２４４のそれぞれのゲートは、制御回路３００からの制御信号を受ける。なお、トランジスタ２４４はｐチャネルトランジスタを用いてもよい。
【００５０】
プログラム電圧生成回路２５０は、電流制限回路１１０ｉ（ｉ＝１，・・・，１０）のトランジスタ１１２または１１４のソースまたはドレインにプログラム電圧を供給するものであって、ｐチャネルトランジスタ２５２を有している。トランジスタ２５２は、ソースにプログラム電圧Ｖｐｇｍ１が印加され、ドレインが電流制限回路１１０ｉ（ｉ＝１，・・・，１０）のトランジスタ１１２または１１４のソースまたはドレインに接続される。なお、トランジスタ２５２のゲートは、図１に示す制御回路３００からの制御信号を受ける。
【００５１】
抵抗変化素子に印加する電圧は方向性が限定されないので、プログラム電圧生成回路２３０とプログラム電圧生成回路２５０は交換可能です。例えば、Ｖｐｇｍ１＝０Ｖ、Ｖｐｇｍ２＝１．８Ｖｍ、Ｖｐｇｍ３＝３．５Ｖ、プログラム電圧生成回路２３０からＶｐｇｍ２とＶｐｇｍ３を出力し、プログラム電圧生成回路２５０からＶｐｇｍ１を出力してもよい。また、プログラム電圧生成回路２５０からＶｐｇｍ２とＶｐｇｍ３を出力し、プログラム電圧生成回路２３０からＶｐｇｍ１を出力しもよい。しかし、ゲート電圧生成回路２２０とゲート電圧生成回路２４０は交換不可である。
【００５２】
（ドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）の第２具体例）
ドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）の第２具体例を図１０に示す。この第２具体例のドライバ２００ｊまたは２０１ｊ（ｊ＝１，・・・，１０）は、図６または図７に示す電流制限回路２１０ｊまたは２１１ｊを駆動するものであって、ゲート電圧生成回路２６０と、プログラム電圧生成回路２７０と、を備えている。
【００５３】
ゲート電圧生成回路２６０は、ｎチャネルトランジスタ２６２を有し、電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４ａ〜２１４ｃのゲートまたはトランジスタ２１６ａ〜２１６ｃのゲートに電圧Ｖｇｎ５を供給する。トランジスタ２６２は、ドレインに電圧Ｖｇｎ５が印加され、ソースがトランジスタ２１４ａ〜２１４ｃゲートまたはトランジスタ２１６ａ〜２１６ｃのゲートに接続され、ゲートに図１に示す制御回路３００からの制御信号を受ける。なお、本実施形態においては、電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１００）は、３つの制限電流値を設定可能であるが、図６または図７に示す電流制限回路２１０ｊまたは２１１ｊは、駆動力が互いに異なる３つのトランジスタを有しているため、ドライバ２００ｊまたは２０１ｊは、１種類のゲート印加電圧を有していればよい。なお、トランジスタ２６２はｐチャネルトランジスタであってもよい。
【００５４】
プログラム電圧生成回路２７０は、ｎチャネルトランジスタ２７２，２７４と、セレクタ２７６と、を有し、図６または図７に示す電流制限回路２１０ｊまたは２１１ｊ（ｊ＝１，・・・，１０）のトランジスタ２１４ａ〜２１４ｃまたはトランジスタ２１６ａ〜２１６ｃのソースまたはドレインにプログラム電圧を供給する。トランジスタ２７２は、ドレインにプログラム電圧Ｖｐｇｍ２が印加され、ソースがセレクタ２７６の第１入力端子に接続され、ゲートに図１に制御回路３００からの制御信号を受ける。トランジスタ２７４は、ドレインにプログラム電圧Ｖｐｇｍ３が印加され、ソースがセレクタ２７６の第２入力端子に接続され、ゲートに図１に制御回路３００からの制御信号を受ける。セレクタ２７６は、制御回路３００からの制御信号に基づいて、プログラム電圧Ｖｐｇｍ２およびＶｐｇｍ３のうちの一つの電圧を選択し、この選択した電圧をトランジスタ２１４ａ〜２１４ｃまたはトランジスタ２１６ａ〜２１６ｃのソースまたはドレインに供給する。なお、トランジスタ２７２，２７４は、ｐチャネルトランジスタであってもよい。プログラム電圧生成回路２７０は、プログラム電圧生成回路２３０と同じように、印加電圧は２種類以上になることがあるので、トランジスタは２個以上有している。
【００５５】
（ドライバ１００ｉ（ｉ＝１．・・・，１０）の第２具体例）
ドライバ１００ｉ（ｉ＝１．・・・，１０）の第２具体例を図１１に示す。この第２具体例のドライバ１００ｉ（ｉ＝１．・・・，１０）は、図６または図７に示す電流制限回路１１０ｉを駆動するものであって、ゲート電圧生成回路２８０と、プログラム電圧生成回路２９０と、を備えている。
【００５６】
ゲート電圧生成回路２８０は、ｎチャネルトランジスタ２８２を有し、図６または図７に示す電流制限回路１１０ｉ（ｉ＝１，・・・、１０）のトランジスタ１１２ａ、１１２ｂのゲートまたはトランジスタ１１４ａ、１１４ｂのゲートに印加する電圧を生成するものである。トランジスタ２８２は、ドレインが電圧Ｖｇｎ６を受け、ソースがトランジスタ１１２ａ、１１２ｂのゲートまたはトランジスタ１１４ａ、１１４ｂのゲートに接続され、ゲートが図１に示す制御回路３００からの制御信号を受ける。すなわち、トランジスタ１１２ａ、１１２ｂのゲートまたはトランジスタ１１４ａ、１１４ｂのゲートには、電圧Ｖｇｎ６が印加される。なお、トランジスタ２８２はｐチャネルトランジスタであってもよい。本実施形態においては、電流制限回路１１０ｉ（ｉ＝１，・・・，１０）は、２種類の制限電流値を設定可能であるが、図６または図７に示す電流制限回路１１０ｉは、駆動力が互いに異なる２つのトランジスタを有しているため、ドライバ１００ｉは、１種類のゲート印加電圧を有していればよい。
【００５７】
プログラム電圧生成回路２９０は、ｐチャネルトランジスタ２９２を有し、電流制限回路１１０ｉ（ｉ＝１，・・・、１０）のトランジスタ１１２ａ、１１２ｂのソースおよびドレインの一方、またはトランジスタ１１４ａ、１１４ｂのソースおよびドレインの一方にプログラム電圧Ｖｐｇｍ１を供給する。トランジスタ２９２は、ソースがプログラム電圧を受け、ドレインがトランジスタ１１２ａ、１１２ｂのソースおよびドレインの一方、またはトランジスタ１１４ａ、１１４ｂのソースおよびドレインの一方に接続され、ゲートが図１に示す制御回路３００からの制御信号を受ける。抵抗変化素子に印加する電圧は方向性が限定されないので、プログラム電圧生成回路２７０とプログラム電圧生成回路２９０は交換可能である。
【００５８】
次に、抵抗変化素子において、オフ抵抗状態からオン抵抗状態に変化する時、抵抗値と制限電流値の依存性について図１２を参照して説明する。
【００５９】
図１２は、一つの抵抗変化素子に異なる制限電流値が流れるような状態にしかつセット電圧を抵抗変化素子の２つの端子間に印加してセット動作を行い、セット動作後の抵抗変化素子の抵抗値を測定した結果を示す図である。
【００６０】
この図１２から分かるように、制限電流値を閥値以下にすると、セット動作後の抵抗値はほとんど変わらない。しかし、制限電流値が閥値よりも大きくなると、セット動作後の抵抗値は、制限電流値が大きくなるに連れて抵抗値も低下する。したがって、セット動作後の抵抗値は、制限電流値の闘値の大きさの影響を受ける。
【００６１】
そこで、本実施形態においては、上述の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）、電流制限回路２１０ｊ（ｊ＝１，・・・，１０）、電流制限回路２１１ｊ（ｊ＝１，・・・，１０）は、後述する第４制限電流値以外の第１乃至第３制限電流値をそれぞれ閾値以下に設定する。
【００６２】
次に、本実施形態の半導体集積回路における書き込み動作、すなわちリセット動作およびセット動作について説明する。この書き込み動作においては、４種類の第１乃至第４制限電流値Ｉｌｉｍ１〜Ｉｌｉｍ４が用いられる。第１制限電流値Ｉｌｉｍ１はセット動作に用いられ、例えば数μＡ以下の電流値である。第２制限電流値Ｉｌｉｍ２はリセット動作に用いられ、例えば１００μＡ以下の電流値である。第３制限電流値Ｉｌｉｍ３は誤動作防止用に用いられ、例えば数ｎＡ以下の電流値である。第４制限電流値Ｉｌｉｍ４は同時動作用に用いられ、数ｍＡ以下の電流値である。これら第１乃至第４制限電流値の大小関係は以下のように設定される。
Ｉｌｉｍ４＞Ｉｌｉｍ２＞Ｉｌｉｍ１＞Ｉｌｉｍ３
【００６３】
（リセット動作）
次に、リセット動作について図１３を参照して説明する。このリセット動作は、抵抗変化素子アレイ１１の第６行かつ第７列に配置された抵抗変化素子２および抵抗変化素子アレイ１２の第６行かつ第９列に配置された抵抗変化素子２をリセット動作させる場合を例にとって説明する。なお、本実施形態の半導体集積回路においては、素子アレイ１１，１２は、例えばＦＰＧＡ(Field Programmable Gate Array)に用いられるので、同一行の抵抗変化素子２がオン状態になっているのは、高々一つしかない。すなわち、このリセット動作の説明では、抵抗変化素子アレイ１１の第６行に配列された１０個の抵抗変化素子２のうち、第７列に配置された抵抗変化素子２がオン状態になっており、抵抗変化素子アレイ１２の第６行に配列された１０個の抵抗変化素子２のうち、第９列に配置された抵抗変化素子２がオン状態になっている。
【００６４】
まず、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、制限電流値を第４制限電流値Ｉｌｉｍ４に設定するとともに、グローバルワード線ＧＷＬ６を選択し、選択したグローバルワード線ＧＷＬ６に第４制限電流値Ｉｌｉｍ４以下の電流を供給可能にする。このとき、非選択のドライバ１００１〜１００５、１００７〜１００１０および電流制限回路１１０１〜１１０５、１１０７〜１１０１０に制御信号を送り、制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルワード線ＧＷＬ１〜ＧＷＬ５およびＧＷＬ７〜ＧＷＬ１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００６５】
また、制御回路３００が制御信号ＣＬ１１、ＣＬ２１を送るとともに、ドライバ２００７および電流制限回路２１０７と、ドライバ２０１９および電流制限回路２１１９を選択してこれらに制御信号を送り、制限電流値を第２制限電流値Ｉｌｉｍ２に設定するとともに、グローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９を選択し、この選択されたグローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９に第２制限電流値Ｉｌｉｍ２以下の電流を供給可能にする。この時、非選択のドライバ２００１〜２００６，２００８〜２００１０および電流制限回路２１０１〜２１０６，２１０８〜２１０１０と、非選択のドライバドライバ２０１１〜２０１８，２０１１０および電流制限回路２１１１〜２１１８，２１１１０に制御回路３００から制御信号を送り制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルビット線ＧＢＬ１１〜ＧＢＬ１６、ＧＢＬ１８〜ＧＢＬ１１０、ＧＢＬ２１〜ＧＢＬ２８、およびＧＢＬ２１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００６６】
また、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、グローバルワード線ＧＷＬ６を選択し、この選択されたグローバルワード線ＧＷＬ６にプログラム電圧Ｖｐｇｍ１を供給可能にする。この時、制御回路３００がドライバ２００７および電流制限回路２１０７と、ドライバ２０１９および電流制限回路２１１９を選択してこれらに制御信号を送り、グローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９を選択し、この選択されたグローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９にプログラム電圧Ｖｐｇｍ２を供給可能にする。ここで、電圧Ｖｐｇｍ１と電圧Ｖｐｇｍ２の差の絶対値が抵抗変化素子２のリセット電圧Ｖｒｅｓｅｔとなるようにする。すなわち、
｜Ｖｐｇｍ１−Ｖｐｇｍ２｜＝Ｖｒｅｓｅｔ
となるように、プログラム電圧Ｖｐｇｍ１とプログラム電圧Ｖｐｇｍ２を設定する。
【００６７】
このような状態で、制御回路３００によって制御信号ＣＬ１１、ＣＬ２１、ＲＬ１１、ＲＬ２１を活性化すると、素子アレイ１１のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０および素子アレイ１２のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０がオン状態になり、素子アレイ１１の選択された第６行かつ第７列の抵抗変化素子２および素子アレイ１２の選択された第６行かつ第９列の抵抗変化素子２には、ワード線ＷＬ６から第４制限電流値Ｉｌｉｍ４以下の電流が供給される。しかし、素子アレイ１１のビット線ＢＬ７に電気的に接続された電流制限回路２１０７および素子アレイ１２のビット線ＢＬ９に電気的に接続された電流制限回路２１１９は、第２制限電流値Ｉｌｉｍ２に設定されている。このため、素子アレイ１１の選択された第６行かつ第７列の抵抗変化素子２および素子アレイ１２の選択された第６行かつ第９列の抵抗変化素子２にはそれぞれ、第１端子と第２端子との間にリセット電圧Ｖｒｅｓｅｔが印加されるとともに第２制限電流値Ｉｌｉｍ２以下の電流が流れ、セット動作が行われる。
【００６８】
一方、非選択の抵抗変化素子２には、第３制限電流値Ｉｌｉｍ３以下の電流が流れ、非選択の抵抗変化素子２には印加される電圧にかかわらず抵抗変化を抑制することができる。すなわち、本実施形態においては、電流が第３制限電流値Ｉｌｉｍ３以下に制限されているので、非選択の抵抗変化素子の第１端子と第２端子との間に印加される電圧は、特に限定はされない。このことは、非選択のグローバルワード線および非選択のグローバルビット線に印加される電圧が書き込み禁止電圧でなくてもよい。
【００６９】
以上説明したように、素子アレイ１１，１２の、同じグローバルワード線に接続された抵抗変化素子２のそれぞれにリセット動作を同時に行うことが可能となり、リセット動作を行う時間を短くすることができる。
【００７０】
（セット動作）
次に、セット動作について図１４を参照して説明する。このセット動作は、抵抗変化素子アレイ１１の第６行かつ第９列に配置された抵抗変化素子２および抵抗変化素子アレイ１２の第６行かつ第３列に配置された抵抗変化素子２をセット動作させる場合を例にとって説明する。
【００７１】
まず、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、制限電流値を第４制限電流値Ｉｌｉｍ４に設定するとともに、グローバルワード線ＧＷＬ６を選択し、選択したグローバルワード線ＧＷＬ６に第４制限電流値Ｉｌｉｍ４以下の電流を供給可能にする。この時、非選択のドライバ１００１〜１００５、１００７〜１００１０および電流制限回路１１０１〜１１０５、１１０７〜１１０１０に制御信号を送り、制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルワード線ＧＷＬ１〜ＧＷＬ５およびＧＷＬ７〜ＧＷＬ１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００７２】
また、制御回路３００が制御信号ＣＬ１１、ＣＬ２１を送るとともに、ドライバ２００９および電流制限回路２１０９と、ドライバ２０１３および電流制限回路２１１３を選択してこれらに制御信号を送り、制限電流値を第１制限電流値Ｉｌｉｍ１に設定するとともに、グローバルビット線ＧＢＬ１９およびグローバルビット線ＧＢＬ２３を選択し、この選択されたグローバルビット線ＧＢＬ１９およびグローバルビット線ＧＢＬ２３に第１制限電流値Ｉｌｉｍ１以下の電流を供給可能にする。この時、非選択のドライバ２００１〜２００８，２００１０および電流制限回路２１０１〜２１０８，２１０１０と、非選択のドライバドライバ２０１１〜２０１２，２０１４〜２０１１０および電流制限回路２１１１〜２１１２，２１１４〜２１１１０に制御回路３００から制御信号を送り制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルビット線ＧＢＬ１１〜ＧＢＬ１８、ＧＢＬ１１０、ＧＢＬ２１〜ＧＢＬ２２、およびＧＢＬ２４〜ＧＢＬ２１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００７３】
また、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、グローバルワード線ＧＷＬ１６を選択し、この選択されたグローバルワード線ＧＷＬ１６にプログラム電圧Ｖｐｇｍ１を供給可能にする。この時、制御回路３００がドライバ２００７および電流制限回路２１０７と、ドライバ２０１９および電流制限回路２１１９を選択してこれらに制御信号を送り、グローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９を選択し、この選択されたグローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９にプログラム電圧Ｖｐｇｍ３を供給可能にする。ここで、電圧Ｖｐｇｍ１と電圧Ｖｐｇｍ３の差の絶対値が抵抗変化素子２のセット電圧Ｖｓｅｔとなるようにする。すなわち、
｜Ｖｐｇｍ１−Ｖｐｇｍ３｜＝Ｖｓｅｔ
となるように、プログラム電圧Ｖｐｇｍ１とプログラム電圧Ｖｐｇｍ３を設定する。
【００７４】
このような状態で、制御回路３００によって制御信号ＣＬ１１、ＣＬ２１、ＲＬ１１、ＲＬ２１を活性化すると、素子アレイ１１のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０および素子アレイ１２のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０がオン状態になり、素子アレイ１１の選択された第６行かつ第９列の抵抗変化素子２および素子アレイ１２の選択された第６行かつ第３列の抵抗変化素子２には、ワード線ＷＬ６から第４制限電流値Ｉｌｉｍ４以下の電流が供給される。しかし、素子アレイ１１のビット線ＢＬ９に電気的に接続された電流制限回路２１０９および素子アレイ１２のビット線ＢＬ３に電気的に接続された電流制限回路２１１３は、第１制限電流値Ｉｌｉｍ１に設定されている。このため、素子アレイ１１の選択された第６行かつ第９列の抵抗変化素子２および素子アレイ１２の選択された第６行かつ第３列の抵抗変化素子２にはそれぞれ、第１端子と第２端子との間にセット電圧Ｖｓｅｔが印加されるとともに第１制限電流値Ｉｌｉｍ１以下の電流が流れ、セット動作が行われる。
【００７５】
一方、非選択の抵抗変化素子２には、第３制限電流値Ｉｌｉｍ３以下の電流が流れ、非選択の抵抗変化素子２には印加される電圧にかかわらず抵抗変化を抑制することができる。すなわち、本実施形態においては、電流が第３制限電流値Ｉｌｉｍ３以下に制限されているので、非選択の抵抗変化素子の第１端子と第２端子との間に印加される電圧は、とくに制限はされない。このことは、非選択のグローバルワード線および非選択のグローバルビット線に印加される電圧が書き込み禁止電圧でなくてもよい。
【００７６】
以上説明したように、素子アレイ１１，１２の、同じグローバルワード線に接続された抵抗変化素子２のそれぞれにセット動作を同時に行うことが可能となり、セット動作を行う時間を短くすることができる。
【００７７】
（通常動作）
次に、通常動作について図１を参照して説明する。この場合、素子アレイ１１，１２のそれぞれにおいて、１つの行、すなわち一つのワード線に接続された複数の抵抗変化素子２のうち、高々１つの抵抗変化素子２が低抵抗状態となっており、他の抵抗変化素子は高抵抗状態となっている。
【００７８】
この状態において、素子アレイ１１のインバータ１０１〜１０１０および素子アレイ１２のインバータ１０１〜１０１０にそれぞれ外部から入力信号を供給する。すると、素子アレイ１１、１２はそれぞれ、インバータ２４ｉ（ｉ＝１，・・・，１０）の出力端子からそれぞれの素子アレイの第ｉ行の抵抗変化素子２に記憶された情報を出力する。これにより、素子アレイ１１、１２の抵抗変化素子２に記憶された情報が読み出され、通常動作が完了する。
【００７９】
なお、第１実施形態においては、素子アレイ１１、１２はそれぞれ、１０行１０列に配置された抵抗変化素子を有していた。ｍおよびｎを２以上の整数とするとき、素子アレイ１１、１２はそれぞれ、ｍ行ｎ列に配置された抵抗変化素子２を有していてもよい。なお、素子アレイ１１、１２は、行方向に配置された抵抗変化素子の個数が同じであるが、列方向に配置された抵抗変化素子の個数が互いに異なっていてもよい。
【００８０】
以上説明したように、第１実施形態によれば、大規模な抵抗変化素子アレイを有していても書き込み時間を低減することが可能な半導体集積回路を提供することができる。
【００８１】
（変形例）
次に、第１実施形態の変形例による半導体集積回路を図１５に示す。第１実施形態の半導体集積回路においては、素子アレイは、１行２列に配置されているか、またはｍを２以上の整数とするときｍ行２列に配置されていた。この変形例の半導体集積回路は、ｍおよびｎを２以上の整数とするとき、ｍ行ｎ列に配置された素子アレイ１１１〜１ｍｎと、図１に示す制御回路３００と、を有している。各素子アレイ１ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）は、図１に示す第１実施形態の素子アレイ１１、１２と同様の構成を有している。すなわち、各素子アレイ１ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）は、１０行１０列に配置された抵抗変化素子２と、インバータ１０１〜１０１０と、カットオフトランジスタ１２１〜１２１０と、カットオフトランジスタ１４１〜１４１０と、カットオフトランジスタ２１１〜２１１０と、カットオフトランジスタ２２１〜２２１０と、インバータ２４１〜２４１０と、ワード線ＷＬ１〜ＷＬ１０と、ビット線ＢＬ１〜ＢＬ１０と、を備えている。
【００８２】
この変形例の半導体集積回路は更に、第ｉ（ｉ＝１，・・・，ｍ）行の素子アレイ１ｉ１〜１ｉｎに共通にドライバ１００ｉ１〜１００ｉ１０が設けられているとともに電流制限回路１１０ｉ１〜１１０ｉ１０が設けられている。また、この変形例の半導体集積回路は更に、第ｊ（ｊ＝１，・・・，ｎ）列の素子アレイ１１ｊ〜１ｎｊに共通にドライバ２００１ｊ〜２００１０ｊが設けられているとともに電流制限回路２１０１ｊ〜２１０１０ｊが設けられている。  ドライバ１００１１〜１００ｍ１０はそれぞれ、第１実施形態のドライバ１００ｉ（ｉ＝１，・・・，１０）と同じ構成を有し、電流制限回路１１０１１〜１１０ｍ１０はそれぞれ、第１実施形態の電流制限回路１１０ｉ（ｉ＝１，・・・，１０）と同じ構成を有している。第ｉ行の素子アレイ１ｉ１〜１ｉｎに共通に配置されたドライバ１００ｉ１〜１００ｉ１０はそれぞれ、電流制限回路１１０ｉ１〜１１０ｉ１０を図１に示す制御回路３００からの制御信号に基づいて駆動する。
【００８３】
また、ドライバ２００１１〜２００ｎ１０はそれぞれ、第１実施形態のドライバ２００ｉ（ｉ＝１，・・・，１０）または２０１ｉと同じ構成を有し、電流制限回路２１０１１〜２１０ｎ１０はそれぞれ、第１実施形態の電流制限回路２１０ｉ（ｉ＝１，・・・，１０）または２１１ｉと同じ構成を有している。ドライバ２００１１〜２００ｎ１０はそれぞれ、図１に示す制御回路３００からの制御信号に基づいて電流制限回路２１０１１〜２１０ｎ１０を駆動する。
【００８４】
この変形例の半導体集積回路においては、第ｉ（ｉ＝１，・・・，ｎ）行の素子アレイ１ｉ１〜１ｉｎはそれぞれ、第ｋ（ｋ＝１，・・・，１０）行の抵抗変化素子２の第１端子は、ワード線ＷＬｋに接続され、このワード線ＷＬｋは、第１実施形態と同様に、第ｉ行の素子アレイ１ｉ１〜１ｉｎに共通に配置されたグローバルワード線（図示せず）にカットオフトランジスタ２１ｋを介して接続される。また、第ｊ（ｊ＝１，・・・，ｍ）列の素子アレイ１１ｊ〜１ｍｊはそれぞれ、第ｋ（ｋ＝１，・・・，１０）列の抵抗変化素子２の第２端子は、ビット線ＢＬｋに接続され、このビット線ＢＬｋは、第ｊ列の素子アレイ１１ｊ〜１ｍｊに共通に配置されたグローバルワード線（図示せず）にカットオフトランジスタ１４ｋを介して接続される。
【００８５】
この変形例の半導体集積回路におけるセット動作およびリセット動作は、第１実施形態と同様に行うことができる。
【００８６】
なお、この変形例においては、素子アレイ１１１〜１ｍｎはそれぞれ、１０行１０列に配置された抵抗変化素子を有していた。ｍおよびｎを２以上の整数とするとき、素子アレイ１１１〜１ｍｎはそれぞれ、ｍ行ｎ列に配置された抵抗変化素子２を有していてもよい。
【００８７】
この変形例も第１実施形態と同様に、大規模な抵抗変化素子アレイを有していても書き込み時間を低減することが可能な半導体集積回路を提供することができる。
【００８８】
（第２実施形態）
次に、第２実施形態による半導体集積回路について図１６を参照して説明する。この第２実施形態の半導体集積回路は、図１に示す半導体集積回路と同じ構成を有しているが、素子アレイ１ｉ１，１２の同じ行の２つの抵抗変化素子にセット動作とリセット動作を同時に行う構成を有している。図１６は、素子アレイ１１の第６行第７列の抵抗変化素子２にリセット動作を行うとともに第６行第１０列の抵抗変化素子２にセット動作を行い、素子アレイ１２の第６行第３列の抵抗変化素子２にセット動作を行うとともに第６行第９列の抵抗変化素子２にリセット動作を行う例を説明する図である。なお、図１６では、制御回路３００、ドライバ１００１〜１００１０、電流制限回路１１０１〜１１０１０、ドライバ２００１〜２００１０、ドライバ２０１１〜２０１１０、電流制限回路２１０１〜２１０１０、および電流制限回路２１１１〜２１１１０は省略している。
【００８９】
まず、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、制限電流値を第４制限電流値Ｉｌｉｍ４に設定するとともに、グローバルワード線ＧＷＬ６を選択し、選択したグローバルワード線ＧＷＬ６に第４制限電流値Ｉｌｉｍ４以下の電流を供給可能にする。この時、非選択のドライバ１００１〜１００５、１００７〜１００１０および電流制限回路１１０１〜１１０５、１１０７〜１１０１０に制御信号を送り、制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルワード線ＧＷＬ１〜ＧＷＬ５およびＧＷＬ７〜ＧＷＬ１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００９０】
また、制御回路３００が制御信号ＣＬ１１、ＣＬ２１を送るとともに、ドライバ２００７および電流制限回路２１０７と、ドライバ２０１９および電流制限回路２１１９を選択してこれらに制御信号を送り、制限電流値を第２制限電流値Ｉｌｉｍ２に設定するとともに、グローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９を選択し、この選択されたグローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９に第２制限電流値Ｉｌｉｍ２以下の電流を供給可能にする。この時、制御回路３００は、ドライバ２００１０および電流制限回路２１０１０と、ドライバ２０１３および電流制限回路２１１３を選択してこれらに制御信号を送り、制限電流値を第１制限電流値Ｉｌｉｍ１に設定するとともに、グローバルビット線ＧＢＬ１１０およびグローバルビット線ＧＢＬ２３を選択し、この選択されたグローバルビット線ＧＢＬ１１０およびグローバルビット線ＧＢＬ２３に第１制限電流値Ｉｌｉｍ１以下の電流を供給可能にする。
【００９１】
また、非選択のドライバ２００１〜２００６，２００８〜２００９および電流制限回路２１０１〜２１０６，２１０８〜２１０９と、非選択のドライバドライバ２０１１〜２０１２，２０１４〜２０１８、２０１１０および電流制限回路２１１１〜２１１２，２１１４〜２１１８、２１１１０に制御回路３００から制御信号を送り制限電流値を第３制限電流値Ｉｌｉｍ３に設定するとともに、非選択のグローバルビット線ＧＢＬ１１〜ＧＢＬ１６、ＧＢＬ１８〜ＧＢＬ１９、ＧＢＬ２１〜ＧＢＬ２２、ＧＢＬ２４〜ＧＢＬ２８、およびＧＢＬ２１０に第３制限電流値Ｉｌｉｍ３以下の電流を供給可能にする。
【００９２】
また、制御回路３００がドライバ１００６および電流制限回路１１０６を選択してこれらに制御信号を送り、グローバルワード線ＧＷＬ６を選択し、この選択されたグローバルワード線ＧＷＬ６にプログラム電圧Ｖｐｇｍ１を供給可能にする。このとき、制御回路３００がドライバ２００７および電流制限回路２１０７と、ドライバ２０１９および電流制限回路２１１９を選択してこれらに制御信号を送り、グローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９を選択し、この選択されたグローバルビット線ＧＢＬ１７およびグローバルビット線ＧＢＬ２９にプログラム電圧Ｖｐｇｍ２を供給可能にする。ここで、電圧Ｖｐｇｍ１と電圧Ｖｐｇｍ２の差の絶対値が抵抗変化素子２のリセット電圧Ｖｒｅｓｅｔとなるようにする。すなわち、
｜Ｖｐｇｍ１−Ｖｐｇｍ２｜＝Ｖｒｅｓｅｔ
また同時に、制御回路３００がドライバ２００１０および電流制限回路２１０１０と、ドライバ２０１３および電流制限回路２１１３を選択してこれらに制御信号を送り、グローバルビット線ＧＢＬ１１０およびグローバルビット線ＧＢＬ２３を選択し、この選択されたグローバルビット線ＧＢＬ１１０およびグローバルビット線ＧＢＬ２３にプログラム電圧Ｖｐｇｍ３を供給可能にする。ここで、電圧Ｖｐｇｍ１と電圧Ｖｐｇｍ３の差の絶対値が抵抗変化素子２のセット電圧Ｖｓｅｔとなるようにする。すなわち、
｜Ｖｐｇｍ１−Ｖｐｇｍ３｜＝Ｖｓｅｔ
このような状態で、制御回路３００によって制御信号ＣＬ１１、ＣＬ２１、ＲＬ１１、ＲＬ２１を活性化すると、素子アレイ１１のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０および素子アレイ１２のカットオフトランジスタ１４１〜１４１０、２１１〜２１１０がオン状態になり、素子アレイ１１の選択された第６行第７列の抵抗変化素子２および素子アレイ１２の選択された第６行第９列の抵抗変化素子２のそれぞれの第１および第２端子間にリセット電圧Ｖｒｅｓｅｔが印加され、リセット動作が行われる。また、同時に、素子アレイ１１の選択された第６行第１０列の抵抗変化素子２および素子アレイ１２の選択された第６行第３列の抵抗変化素子２のそれぞれの第１および第２端子間にセット電圧Ｖｓｅｔが印加され、リセット動作が行われる。
【００９３】
以上説明したように、本実施形態によれば、素子アレイ１ｉ１，１２の同じ行の２つの抵抗変化素子にセット動作とリセット動作を同時に行うことができる。
【００９４】
また、第２実施形態の半導体集積回路においては、素子アレイは１行２列に配置されていたが、第１実施形態の変形例の半導体集積回路のように、ｍ、ｎを自然数とするとき、ｍ行ｎ列に配置された素子アレイを有していてもよい。  この第２実施形態も第１実施形態およびその変形例と同様に、大規模な抵抗変化素子アレイを有していても書き込み時間を低減することが可能な半導体集積回路を提供することができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９６】
１１〜１２，１１１〜１ｍｎ・・・抵抗変化素子アレイ、２・・・抵抗変化素子、２ａ・・・上部電極、２ｂ・・・抵抗変化層、２ｃ・・・下部電極、１０１〜１０１０・・・インバータ、１２１〜１２１０・・・カットオフトランジスタ、１４１〜１４１０・・・カットオフトランジスタ、２１１〜２１１０・・・カットオフトランジスタ、２２１〜２２１０・・・カットオフトランジスタ、２４１〜２４１０・・・インバータ、１００１〜１００１０，１００１１〜１００ｍ１０・・・ドライバ、１１０１〜１１０１０，１１０１１〜１１０ｍ１０・・・電流制限回路、１２０，１２２・・・セレクタ、２００１〜２００１０，２００１１〜２００ｎ１０・・・ドライバ、２１０１〜２１０１０，２１０１１〜２１０ｎ１０・・・電流制限回路、２０１１〜２０１１０・・・ドライバ、２１１１〜２１１１０・・・電流制限回路、２１２，２１４・・・セレクタ、３００・・・制御回路、ＢＬ１〜ＢＬ１０・・・ビット線、ＧＢＬ１１〜ＧＢＬ１１０・・・グローバルビット線、ＧＢＬ２１〜ＧＢＬ２１０・・・グローバルビット線、ＷＬ１〜ＷＬ１０・・・ワード線、ＧＷＬ１〜ＧＷＬ１０・・・グローバルワード線、ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２，ＲＬ１１，ＲＬ１２，ＲＬ２１，ＲＬ２２・・・制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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