(57)【要約】      （修正有）【課題】樹脂体によって囲まれるＭＭＩ半導体メサを含む多モード干渉器デバイスに小さい偏差を提供する。【解決手段】多モード干渉器デバイス１１は、第１端面１３ａ、第２端面１３ｂ、第１側面１３ｃ及び第２側面１３ｄを有するＭＭＩ半導体メサ１３と、第１側面から間隔を取って設けられた第１半導体メサ１５と、第２側面から間隔を取って設けられた第２半導体メサ１７と、ＭＭＩ半導体メサ、第１半導体メサ及び第２半導体メサを覆うと共に第１半導体メサ及び第２半導体メサ上にそれぞれ第１開口１９ａ及び第２開口１９ｂを有する埋込領域と、第１開口を介して第１半導体メサに接触を成す第１金属体２１と、第２開口を介して第２半導体メサに接触を成す第２金属体２３とを備え、第１端面は、複数の第１光学ポートＰ１Ｏ、Ｐ２Ｏを有し、第２端面は、複数の第２光学ポートＰ３Ｏ、Ｐ４Ｏを有する。【選択図】図１
2019101216.tif 000002
【特許請求の範囲】
【請求項１】
多モード干渉器デバイスであって、
第１軸の方向に配列された第１端面及び第２端面、並びに前記第１軸の方向に延在する第１側面及び第２側面を有しており、多モード干渉器のためのＭＭＩ半導体メサと、
前記ＭＭＩ半導体メサの前記第１側面から間隔を取って設けられた第１半導体メサと、
前記ＭＭＩ半導体メサの前記第２側面から間隔を取って設けられた第２半導体メサと、
前記ＭＭＩ半導体メサ、前記第１半導体メサ及び前記第２半導体メサを覆うと共に前記第１半導体メサ及び前記第２半導体メサ上にそれぞれ第１開口及び第２開口を有する埋込領域と、
前記埋込領域の前記第１開口を介して前記第１半導体メサに接触を成す第１金属体と、
前記埋込領域の前記第２開口を介して前記第２半導体メサに接触を成す第２金属体と、
を備え、
前記第１端面は、複数の第１光学ポートを有し、
前記第２端面は、複数の第２光学ポートを有し、
前記第１半導体メサ、前記ＭＭＩ半導体メサ、及び前記第２半導体メサは、前記第１軸の方向に交差する第２軸の方向に配列される、多モード干渉器デバイス。
【請求項２】
前記ＭＭＩ半導体メサは、２入力及び２出力の構造を有する、請求項１に記載された多モード干渉器デバイス。
【請求項３】
前記ＭＭＩ半導体メサは、上部半導体領域、コア層及び下部半導体領域を含む半導体積層構造を有し、
前記第１半導体メサ及び前記第２半導体メサの各々は、前記半導体積層構造を有する、請求項１又は請求項２に記載された多モード干渉器デバイス。
【請求項４】
前記第１半導体メサの側面と前記ＭＭＩ半導体メサの前記第１側面との間隔は、２マイクロメートル以上であり、
前記第２半導体メサの側面と前記ＭＭＩ半導体メサの前記第２側面との間隔は、２マイクロメートル以上である、請求項１〜請求項３のいずれか一項に記載された多モード干渉器デバイス。
【請求項５】
前記第１半導体メサの側面と前記ＭＭＩ半導体メサの前記第１側面との間隔は、２０マイクロメートル以下であり、
前記第２半導体メサの側面と前記ＭＭＩ半導体メサの前記第２側面との間隔は、２０マイクロメートル以下である、請求項１〜請求項４のいずれか一項に記載された多モード干渉器デバイス。
【請求項６】
前記埋込領域は、第１樹脂体、層間無機絶縁膜、及び第２樹脂体を含み、
前記層間無機絶縁膜は、前記第１樹脂体と前記第２樹脂体との間に位置する、請求項１〜請求項５のいずれか一項に記載された多モード干渉器デバイス。
【請求項７】
前記埋込領域は、第１無機絶縁膜及び樹脂体を含み、
前記第１無機絶縁膜は、前記ＭＭＩ半導体メサの上面、前記第１側面及び前記第２側面、前記第１半導体メサの側面及び上面、並びに前記第２半導体メサの側面及び上面に接触を成し、
前記樹脂体は、前記ＭＭＩ半導体メサの前記上面、前記第１側面及び前記第２側面、前記第１半導体メサの前記側面及び前記上面、前記第２半導体メサの前記側面及び前記上面、並びに前記第１無機絶縁膜を覆う、請求項１〜請求項５のいずれか一項に記載された多モード干渉器デバイス。
【請求項８】
マッハツェンダ変調装置であって、
複数の半導体マッハツェンダ変調器と、
請求項１〜請求項７のいずれか一項に記載された多モード干渉器デバイスと、
を備え、
前記半導体マッハツェンダ変調器は前記多モード干渉器デバイスに光学的に結合される、マッハツェンダ変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多モード干渉器デバイス、及びマッハツェンダ変調装置に関する。
【背景技術】
【０００２】
特許文献１は、光導波路素子を開示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５２２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多モード干渉器（ＭＭＩ）は、例えば１×２ＭＭＩ、２×１ＭＭＩ、２×２ＭＭＩといった入力数及び出力数の様々な構造を有することができる。２×２ＭＭＩといった複数の入力及び複数の出力を有する多モード干渉器は、例えば以下のように働く：ある入力ポートからの光は、多重干渉により複数の出力ポートに分岐され、また別の入力ポートからの光は、多重干渉により複数の出力ポートに分岐される。これらの光分岐の比率（分岐比）は、想定されるばらつきを考慮して設計されて、所望の範囲に収められる。
【０００５】
発明者の知見によれば、樹脂体によって囲まれるＭＭＩ半導体メサ、例えば２×２ＭＭＩのための半導体メサを含む多モード干渉器は、バー（Ｂａｒ）出力値とクロス（Ｃｒｏｓｓ）出力値との間に特性差、つまり偏差を示し、この偏差は、１×２ＭＭＩ半導体メサを含む多モード干渉器には観測されない。これは、想定されるばらつきを越える原因の存在を示している。
【０００６】
本発明の一側面は、埋込領域によって埋め込まれるＭＭＩ半導体メサを含む多モード干渉器デバイスに小さい偏差を提供することを目的とする。また、本発明の別の側面は、この多モード干渉器デバイスを含むマッハツェンダ変調装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面に係る多モード干渉器デバイスは、第１軸の方向に配列された第１端面及び第２端面、並びに前記第１軸の方向に延在する第１側面及び第２側面を有しており、多モード干渉器のためのＭＭＩ半導体メサと、前記ＭＭＩ半導体メサの前記第１側面から間隔を取って設けられた第１半導体メサと、前記ＭＭＩ半導体メサの前記第２側面から間隔を取って設けられた第２半導体メサと、前記ＭＭＩ半導体メサ、前記第１半導体メサ及び前記第２半導体メサを覆うと共に前記第１半導体メサ及び前記第２半導体メサ上にそれぞれ第１開口及び第２開口を有する埋込領域と、前記埋込領域の前記第１開口を介して前記第１半導体メサに接触を成す第１金属体と、前記埋込領域の前記第２開口を介して前記第２半導体メサに接触を成す第２金属体と、を備え、前記第１端面は、複数の第１光学ポートを有し、前記第２端面は、複数の第２光学ポートを有し、前記第１半導体メサ、前記ＭＭＩ半導体メサ、及び前記第２半導体メサは、前記第１軸の方向に交差する第２軸の方向に配列される。
【０００８】
本発明の別の側面に係るマッハツェンダ変調装置は、複数の半導体マッハツェンダ変調器と、本件に係る多モード干渉器デバイスとを備え、前記半導体マッハツェンダ変調器は前記多モード干渉器デバイスに光学的に結合される。
【０００９】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１０】
以上説明したように、本発明の一側面によれば、埋込領域によって埋め込まれるＭＭＩ半導体メサを含む多モード干渉器デバイスに小さい偏差が提供される。また、本発明の別の側面によれば、この多モード干渉器デバイスを含むマッハツェンダ変調装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態に係る多モード干渉器デバイス及びマッハツェンダ変調器を模式的に示す平面図である。
【図２】図２は、図１に示されたＩ−Ｉ線に沿って取られた断面における一実施例に係る多モード干渉器デバイスを模式的に示す図面である。
【図３】図３は、図１に示されたＩ−Ｉ線に沿って取られた断面における別の実施例に係る多モード干渉器デバイスを模式的に示す図面である。
【図４】図４は、実施例に係る多モード干渉器デバイスのシミュレーションのための図面である。
【図５】図５は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図６】図６は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図７】図７は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図８】図８は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図９】図９は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図１０】図１０は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図１１】図１１は、実施形態に係るマッハツェンダ変調器を作製する方法及び多モード干渉器デバイスを作製する方法における主要な工程の断面を示す図面である。
【図１２】図１２は、実施例に係るＭＭＩ半導体メサの損失特性を示す図面である。
【図１３】図１３は、実施例に係るＭＭＩ半導体メサの損失特性を示す図面である。
【発明を実施するための形態】
【００１２】
引き続きいくつかの具体例を説明する。
【００１３】
具体例に係る多モード干渉器デバイスは、（ａ）第１軸の方向に配列された第１端面及び第２端面、並びに前記第１軸の方向に延在する第１側面及び第２側面を有しており、多モード干渉器のためのＭＭＩ半導体メサと、（ｂ）前記ＭＭＩ半導体メサの前記第１側面から間隔を取って設けられた第１半導体メサと、（ｃ）前記ＭＭＩ半導体メサの前記第２側面から間隔を取って設けられた第２半導体メサと、（ｄ）前記ＭＭＩ半導体メサ、前記第１半導体メサ及び前記第２半導体メサを覆うと共に前記第１半導体メサ及び前記第２半導体メサ上にそれぞれ第１開口及び第２開口を有する埋込領域と、（ｅ）前記埋込領域の前記第１開口を介して前記第１半導体メサに接触を成す第１金属体と、（ｆ）前記埋込領域の前記第２開口を介して前記第２半導体メサに接触を成す第２金属体と、を備え、前記第１端面は、複数の第１光学ポートを有し、前記第２端面は、複数の第２光学ポートを有し、前記第１半導体メサ、前記ＭＭＩ半導体メサ、及び前記第２半導体メサは、前記第１軸の方向に交差する第２軸の方向に配列される。
【００１４】
この多モード干渉器デバイスによれば、埋込領域は、第１半導体メサ、第２半導体メサ及びＭＭＩ半導体メサを埋め込む。第１半導体メサ及び第２半導体メサは、それぞれ、ＭＭＩ半導体メサの第１側面及び第２側面から隔置されており、また第１金属体及び第２金属体は、それぞれ、第１半導体メサ及び第２半導体メサ上に積み重ねられる。第１半導体メサ及び第１金属体を含む第１積み重ね構造物は、ＭＭＩ半導体メサの第１側面を埋め込む埋込領域が第１積み重ね構造物を越えて延在することを妨げると共に、第２半導体メサ及び第２金属体を含む第２積み重ね構造物は、ＭＭＩ半導体メサの第２側面を埋め込む埋込領域が第２軸の方向に第２積み重ね構造物を越えて延在することを妨げる。第１積み重ね構造物及び第２積み重ね構造物によれば、ＭＭＩ半導体メサの第１側面から第２軸の方向に延在する埋込領域の長さとＭＭＩ半導体メサの第２側面から第２軸の方向に延在する埋込領域の長さを制限できる。
【００１５】
具体例に係る多モード干渉器デバイスでは、前記ＭＭＩ半導体メサは、２入力及び２出力の構造を有する。
【００１６】
多モード干渉器デバイスによれば、小さい入力数及び出力数のＭＭＩは、第２軸の方向に短い長さを有するＭＭＩ半導体メサを使用しており、またＭＭＩ半導体メサの第１側面及び第２側面上における埋め込む個々の埋込領域の長さに敏感である。
【００１７】
具体例に係る多モード干渉器デバイスでは、前記ＭＭＩ半導体メサは、上部半導体領域、コア層及び下部半導体領域を含む半導体積層構造を有し、前記第１半導体メサ及び前記第２半導体メサの各々は、前記半導体積層構造を有する。
【００１８】
多モード干渉器デバイスによれば、ＭＭＩ半導体メサ、第１半導体メサ及び第２半導体メサの中においてメサ高の違いが生じることを避けることができる。
【００１９】
具体例に係る多モード干渉器デバイスでは、前記第１半導体メサの側面と前記ＭＭＩ半導体メサの前記第１側面との間隔は、２マイクロメートル以上であり、前記第２半導体メサの側面と前記ＭＭＩ半導体メサの前記第２側面との間隔は、２マイクロメートル以上である。
【００２０】
多モード干渉器デバイスによれば、２マイクロメートル未満の幅を有する埋込領域は、第１半導体メサ及び第２半導体メサ上にそれぞれ設けられる埋込領域の第１開口及び第２開口の形状ばらつき、並びに第１半導体メサ及び第２半導体メサ上にそれぞれ設けられる第１金属体及び第２金属体の形状ばらつきがＭＭＩ半導体メサの多モード干渉器デバイスの特性に影響することを顕著にする。
【００２１】
具体例に係る多モード干渉器デバイスでは、前記第１半導体メサの側面と前記ＭＭＩ半導体メサの前記第１側面との間隔は、２０マイクロメートル以下であり、前記第２半導体メサの側面と前記ＭＭＩ半導体メサの前記第２側面との間隔は、２０マイクロメートル以下である。
【００２２】
多モード干渉器デバイスによれば、２０マイクロメートルを越える幅を有する埋込領域は、第１半導体メサ及び第１金属体を含む第１積み重ね構造物並びに第２半導体メサ及び第２金属体を含む第２積み重ね構造物が、ＭＭＩ半導体メサの多モード干渉器デバイスの特性に寄与することを弱める。
【００２３】
具体例に係る多モード干渉器デバイスでは、前記埋込領域は、第１樹脂体、層間無機絶縁膜、及び第２樹脂体を含み、前記層間無機絶縁膜は、前記第１樹脂体と前記第２樹脂体との間に位置する。
【００２４】
多モード干渉器デバイスによれば、第１樹脂体は、第１半導体メサの側面とＭＭＩ半導体メサの第１側面との間、及び第２半導体メサの側面とＭＭＩ半導体メサの第２側面との間に設けられ、層間無機絶縁膜は第１樹脂体上に設けられ、第２樹脂体は層間無機絶縁膜上に設けられることができる。
【００２５】
具体例に係る多モード干渉器デバイスでは、前記埋込領域は、第１無機絶縁膜及び樹脂体を含み、前記第１無機絶縁膜は、前記ＭＭＩ半導体メサの上面、前記第１側面及び前記第２側面、前記第１半導体メサの側面及び上面、並びに前記第２半導体メサの側面及び上面に接触を成し、前記樹脂体は、前記ＭＭＩ半導体メサの前記上面、前記第１側面及び前記第２側面、前記第１半導体メサの前記側面及び前記上面、前記第２半導体メサの前記側面及び前記上面、並びに前記第１無機絶縁膜を覆う。
【００２６】
多モード干渉器デバイスによれば、ＭＭＩ半導体メサの上面、第１側面及び第２側面、第１半導体メサの側面及び上面、並びに第２半導体メサの側面及び上面は、一体の樹脂体によって覆われる。
【００２７】
具体例に係るマッハツェンダ変調装置は、（ａ）複数の半導体マッハツェンダ変調器と、（ｂ）具体例に係る多モード干渉器デバイスとを備え、前記半導体マッハツェンダ変調器は前記多モード干渉器デバイスに光学的に結合される。
【００２８】
マッハツェンダ変調装置によれば、半導体マッハツェンダ変調器からの光の合波及び分波における偏差を小さくできる。
【００２９】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、多モード干渉器デバイス、及びマッハツェンダ変調器、マッハツェンダ変調装置、並びに多モード干渉器デバイス、マッハツェンダ変調器、及びマッハツェンダ変調装置を作製する方法に係る実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００３０】
図１は、本実施形態に係る多モード干渉器デバイス及びマッハツェンダ変調装置を模式的に示す平面図である。図２は、図１に示されたＩ−Ｉ線に沿って取られた断面における一実施例に係る多モード干渉器デバイスを模式的に示す図面である。図３は、図１に示されたＩ−Ｉ線に沿って取られた断面における別の実施例に係る多モード干渉器デバイスを模式的に示す図面である。
【００３１】
図１を参照すると、多モード干渉器デバイス１１は、ＭＭＩ半導体メサ１３、第１半導体メサ１５、第２半導体メサ１７、埋込領域１９、第１金属体２１、及び第２金属体２３を備える。ＭＭＩ半導体メサ１３は、ｎ入力及びｍ出力を有する多モード干渉器（例えば、「ｎ×ｍＭＭＩ」として参照される）を構成するように設けられ、また第１端面１３ａ、第２端面１３ｂ、第１側面１３ｃ、第２側面１３ｄ及び上面１３ｅを有する。第１端面１３ａ、第２端面１３ｂ、及び上面１３ｅは、第１軸Ａｘ１の方向に配列され、また第１側面１３ｃ、第２側面１３ｄ及び上面１３ｅは、第１軸Ａｘ１の方向に延在する。本実施例では、ＭＭＩ半導体メサ１３は、実質的に直方体の形状を有する。第１端面１３ａは、複数の第１光学ポート（本実施例では、２つの光学ポートＰ１Ｏ、Ｐ２Ｏ）を有し、第２端面１３ｂは、複数の第２光学ポート（２つの光学ポートＰ３Ｏ、Ｐ４Ｏ）を有する。本実施例では、２入力及び２出力を有する多モード干渉器を、例えば、「２×２ＭＭＩ」として参照する。
【００３２】
第１半導体メサ１５及び第２半導体メサ１７は、ＭＭＩ半導体メサ１３の第１側面１３ｃ及び第２側面１３ｄから間隔を取って設けられる。第１半導体メサ１５、ＭＭＩ半導体メサ１３、及び第２半導体メサ１７は、第１軸Ａｘ１の方向に交差する第２軸Ａｘ２の方向に配列される。ＭＭＩ半導体メサ１３は、第１半導体メサ１５及び第２半導体メサ１７に光学的に結合されていない。本実施例では、第１半導体メサ１５及び第２半導体メサ１７の各々は、ＭＭＩ半導体メサ１３における積層構造と実質的に同じ構造（２５）を有する。
【００３３】
第１半導体メサ１５及び第２半導体メサ１７は、第１軸Ａｘ１の方向に延在し、例えばストライプメサの形状を有する。第１半導体メサ１５は、一端１５ａ及び他端１５ｂを有しており、第２半導体メサ１７は、一端１７ａ及び他端１７ｂを有する。第１半導体メサ１５は、第２半導体メサ１７から離れている。ＭＭＩ半導体メサ１３は、第１半導体メサ１５と第２半導体メサ１７との間に位置する。第１半導体メサ１５の一端１５ａ及び他端１５ｂは、多モード干渉器デバイス１１の縁及び集積される他の光素子のための半導体メサから隔置されて、この隔置により第１半導体メサ１５を、多モード干渉器デバイス１１の外部と光学的結合することを不可能にする。また、第２半導体メサ１７の一端１７ａ及び他端１７ｂは、多モード干渉器デバイス１１の縁から隔置される。この隔置により、第１半導体メサ１５を多モード干渉器デバイス１１の外部と光学的結合することを不可能にする。更に、第１半導体メサ１５の一端１５ａ及び他端１５ｂ、並びに第２半導体メサ１７の一端１７ａ及び他端１７ｂは、埋込領域１９によって埋め込まれる。
【００３４】
第１金属体２１及び第２金属体２３は、第１軸Ａｘ１の方向に延在しており、埋込領域１９は、第１半導体メサ１５及び第２半導体メサ１７上にそれぞれ位置する第１開口１９ａ及び第２開口１９ｂを有する。第１開口１９ａ及び第２開口１９ｂの各々は第１軸Ａｘ１の方向に延在する。第１金属体２１は、埋込領域１９の第１開口１９ａを介して第１半導体メサ１５の上面に接触を成す。第２金属体２３は、埋込領域１９の第２開口１９ｂを介して第２半導体メサ１７の上面に接触を成す。埋込領域１９は、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７を覆っており、具体的には、第１端面１３ａ、第２端面１３ｂ、第１側面１３ｃ、第２側面１３ｄ及び上面１３ｅに接触を成す。
【００３５】
図１においては、第１半導体メサ１５及び第２半導体メサ１７の埋設を表すために、第１半導体メサ１５及び第２半導体メサ１７の形状が破線で描かれている。図１、図２及び図３に示されるように、より具体的には、埋込領域１９は、ＭＭＩ半導体メサ１３の第１側面１３ｃと第１半導体メサ１５とによって規定される溝を埋めると共に、ＭＭＩ半導体メサ１３の第２側面１３ｄと第２半導体メサ１７とによって規定される溝を埋めて、基板の主面から突出する突起物（ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７）を埋め込む。
【００３６】
この多モード干渉器デバイス１１によれば、埋込領域１９は、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７を埋め込む。第１半導体メサ１５及び第２半導体メサ１７は、それぞれ、ＭＭＩ半導体メサ１３の第１側面１３ｃ及び第２側面１３ｄから隔置されており、また第１金属体２１及び第２金属体２３は、それぞれ、第１半導体メサ１５及び第２半導体メサ１７上に積み重ねられる。第１半導体メサ１５及び第１金属体２１を含む第１積重構造物は、ＭＭＩ半導体メサ１３の第１側面１３ｃを埋め込む埋込領域１９が第２軸Ａｘ２の方向に第１積重構造物を越えて延在することを妨げると共に、第２半導体メサ１７及び第２金属体２３を含む第２積重構造物は、ＭＭＩ半導体メサ１３の第２側面１３ｄを埋め込む埋込領域１９が第２軸Ａｘ２の方向に第２積重構造物を越えて延在することを妨げる。第１積構造物及び第２積重構造物によれば、ＭＭＩ半導体メサ１３の第１側面１３ｃから第２軸Ａｘ２の方向に延在する埋込領域１９の長さとＭＭＩ半導体メサ１３の第２側面１３ｄから第２軸Ａｘ２の方向に延在する埋込領域１９の長さを制限できる。
【００３７】
ＭＭＩ半導体メサ１３の第１側面１３ｃ上の或る点における法線を示す軸は、埋込領域１９内を延在して第１半導体メサ１５の内側面に到達する。この到達の後に、該軸は向きを変えて第１半導体メサ１５の側面に沿って延在して、第１半導体メサ１５の一端１５ａ又は他端１５ｂに到達すると共に、該端部（一端１５ａ又は他端１５ｂ）上を通過して、第１半導体メサ１５の外側面に到達できる。これは、第１半導体メサ１５の外側面に到達するために、第１半導体メサ１５を迂回しなければならないことを表す。同様に、ＭＭＩ半導体メサ１３の第２側面１３ｄ上の或る点における法線を示す軸も、第２半導体メサ１７の外側面に到達するために、第２半導体メサ１７を迂回しなければならない。このような制約は、第１半導体メサ１５の内側面及び第２半導体メサ１７の内側面とＭＭＩ半導体メサ１３の第１側面１３ｃ及び第２側面１３ｄとの間に置かれる埋込領域１９の体積の上限を規定でき、埋込領域１９からＭＭＩ半導体メサ１３に加わる応力を限定的な範囲に収めることを可能にする。
【００３８】
好適な実施例では、多モード干渉器デバイス１１（１１ａ、１１ｂ）のＭＭＩ半導体メサ１３は、２入力及び２出力のＭＭＩ構造を提供できる。多モード干渉器デバイス１１によれば、少ない入力数及び出力数の多モード干渉器デバイスは、第２軸Ａｘ２の方向に短い長さを有するＭＭＩ半導体メサ１３を使用しており、またＭＭＩ半導体メサ１３の第１側面１３ｃ及び第２側面１３ｄを埋め込む個々の埋込領域１９の寄与に敏感である。
【００３９】
図２及び図３に示されるように、ＭＭＩ半導体メサ１３は半導体積層構造２５を有し、半導体積層構造２５は、上部半導体領域２５ａ、コア層２５ｂ及び下部半導体領域２５ｃを含む。上部半導体領域２５ａ、コア層２５ｂ及び下部半導体領域２５ｃは、基板１の主面１ａ上に設けられ、基板１の主面１ａの法線方向に順に配列される。第１半導体メサ１５及び第２半導体メサ１７の各々は、ＭＭＩ半導体メサ１３と実質的に同じである半導体積層構造２５を有する。多モード干渉器デバイス１１によれば、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７の中においてメサ高の違いが生じることを避けることができる。
【００４０】
埋込領域１９は、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７の表面を覆う下側無機絶縁層２７と、第１金属体２１及び第２金属体２３に下地を提供する上側無機絶縁層２９と、下側無機絶縁層２７と上側無機絶縁層２９との間に設けられる層間構造物３１とを含む。下側無機絶縁層２７及び上側無機絶縁層２９の各々は、例えばシリコン窒化物、シリコン酸窒化物といったシリコン系無機絶縁体を備えることができる。層間構造物３１は、例えばＢＣＢ樹脂といった樹脂体３３を含む。
【００４１】
図２の（ａ）部及び（ｂ）部に示されるように、多層の樹脂埋め込み構造を有する層間構造物３１は、層間無機絶縁膜３１ａ、及び樹脂体３３（第１樹脂体３３ａ及び第２樹脂体３３ｂ）を含む。層間無機絶縁膜３１ａは、第１樹脂体３３ａと第２樹脂体３３ｂとの間に位置する。層間無機絶縁膜３１ａは、例えばシリコン窒化物、シリコン酸窒化物といったシリコン系無機絶縁体を備えることができる。
【００４２】
多モード干渉器デバイス１１によれば、第１樹脂体３３ａは、第１半導体メサ１５の内側面とＭＭＩ半導体メサ１３の第１側面１３ｃとの間、及び第２半導体メサ１７の内側面とＭＭＩ半導体メサ１３の第２側面１３ｄとの間に設けられ、第１半導体メサ１５、ＭＭＩ半導体メサ１３及び第２半導体メサ１７を埋め込む。層間無機絶縁膜３１ａは、第１樹脂体３３ａ、及びＭＭＩ半導体メサ１３の上面１３ｅ、必要な場合には、第１半導体メサ１５の上面及び側面並びに第２半導体メサ１７の上面及び側面上に設けられる。第２樹脂体３３ｂは層間無機絶縁膜３１ａ上に設けられ、第１半導体メサ１５及び第２半導体メサ１７の上面上に位置する開口（１９ａ及び１９ｂの一部分）を有する。下側無機絶縁層２７、層間無機絶縁膜３１ａ及び上側無機絶縁層２９は、第１半導体メサ１５及び第２半導体メサ１７の上面上に位置するそれぞれの開口（１９ａ、１９ｂ）を有する。第１金属体２１は、第１金属層２１ａ及び第２金属層２１ｂを有する。第２金属体２３は、第１金属層２３ａ及び第２金属層２３ｂを有する。第１金属層２１ａ及び第１金属層２３ａは、第１半導体メサ１５及び第２半導体メサ１７の上面並びに第１樹脂体３３ａ上に設けられ、第２金属層２１ｂ、第２金属層２３ｂ及び第２樹脂体３３ｂが、層間無機絶縁膜３１ａ上に設けられる。
【００４３】
２層の樹脂を含む埋込領域１９では、第１半導体メサ１５及び第２半導体メサ１７が、ＭＭＩ半導体メサ１３の側面を覆う第１樹脂体３３ａの横長さ（ＴＷ）を制限し、第１半導体メサ１５及び第２半導体メサ１７それぞれの上に位置する第１金属体２１及び第２金属体２３が、ＭＭＩ半導体メサ１３の上面を覆う第２樹脂体３３ｂの横長さ（ＴＷ）を制限する。本実施例では、多モード干渉器デバイス１１は、金属体（２１、２３）及び埋込領域１９を覆うパッシベーション膜３５を含むことができる。パッシベーション膜３５は、金属体（２１、２３）の全表面を覆う。
【００４４】
図３の（ａ）部及び（ｂ）部に示されるように、単層の樹脂埋め込み構造を有する層間構造物３１は、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７の表面を覆う下側無機絶縁層２７上に設けられる単一樹脂体３３ｃを有する。上側無機絶縁層２９が単一樹脂体３３ｃ（３３）上に設けられる。上側無機絶縁層２９は、単一樹脂体３３ｃ並びに第１半導体メサ１５及び第２半導体メサ１７の上面を覆う。下側無機絶縁層２７及び上側無機絶縁層２９は、第１半導体メサ１５及び第２半導体メサ１７上に位置するそれぞれの開口を有する。また、単一樹脂体３３ｃは、第１半導体メサ１５及び第２半導体メサ１７上に位置する開口を有する。第１金属体２１及び第２金属体２３は、それぞれ、下側無機絶縁層２７、上側無機絶縁層２９、及び単一樹脂体３３ｃの開口（１９ａ、１９ｂ）を介して第１半導体メサ１５及び第２半導体メサ１７の上面に接触を成す。
【００４５】
単一層の樹脂を含む埋込領域１９では、第１半導体メサ１５及び第１金属体２１を含む第１積重構造物が、ＭＭＩ半導体メサ１３の第１側面１３ｃ及び上面１３ｅを埋め込む単一樹脂体３３ｃの横長さ（ＴＷ）を制限し、第２半導体メサ１７及び第２金属体２３を含む第２積重構造物が、ＭＭＩ半導体メサ１３の第２側面１３ｄ及び上面１３ｅを埋め込む単一樹脂体３３ｃの横長さ（ＴＷ）を制限する。本実施例では、多モード干渉器デバイス１１は、金属体（２１、２３）及び埋込領域１９を覆うパッシベーション膜３５を含むことができる。パッシベーション膜３５は、金属体（２１、２３）の全表面を覆う。
【００４６】
再び図１を参照すると、マッハツェンダ変調装置ＭＺＩは、半導体マッハツェンダ変調器４１、４３と、半導体マッハツェンダ変調器４１、４３の出力に光学的に結合される多モード干渉器デバイス１１とを含む。半導体マッハツェンダ変調器４１、４３の各々は、半導体製の第１アームメサ４５ａ及び第２アームメサ４５ｂ、第１アームメサ４５ａ及び第２アームメサ４５ｂの一端に接続された第１光カプラ４５ｃ、並びに第１アームメサ４５ａ及び第２アームメサ４５ｂの他端に接続された第２光カプラ４５ｄを含む。
【００４７】
本実施例では、マッハツェンダ変調装置ＭＺＩは、例えば半導体集積光回路の形態を有することができ、入力ポート４７ａ、第１出力ポート４７ｂ及び第２出力ポート４７ｃを有する。入力ポート４７ａは、１×２多モード干渉器（ＭＭＩ）といった分岐デバイス４７ｄを介して半導体マッハツェンダ変調器４１、４３に光学的に結合される。既に説明したように、半導体マッハツェンダ変調器４１、４３の出力は、多モード干渉器デバイス１１によって合波されると共に分波されて、第１出力ポート４７ｂ及び第２出力ポート４７ｃに提供される。多モード干渉器デバイス１１の光学ポートＰ１Ｏ、Ｐ２Ｏは、それぞれ、第１導波路メサ４７ｆ及び第２導波路メサ４７ｇを介して半導体マッハツェンダ変調器４１、４３からの光ビームを受ける。多モード干渉器デバイス１１の光学ポートＰ３Ｏ、及びＰ４Ｏは、それぞれ、第３導波路メサ４７ｈ及び第４導波路メサ４７ｉを介して第１出力ポート４７ｂ及び第２出力ポート４７ｃに光学的に結合される。
【００４８】
マッハツェンダ変調装置ＭＺＩによれば、半導体マッハツェンダ変調器４１、４３からの光の合波における偏差を小さくできる。しかしながら、多モード干渉器デバイス１１の技術的寄与は、マッハツェンダ変調装置ＭＺＩへの寄与に限定されるものではなく、複数本の入力ポート及び複数本の出力ポートを有する多モード干渉器デバイスを含む光素子に提供される。
【００４９】
図４は、実施例に係る多モード干渉器デバイスのシミュレーションのための図面である。図４の（ａ）部を参照すると、実施例に係る多モード干渉器デバイス（２×２ＭＭＩ）の構造が示される。
例示的な多モード干渉器デバイスの寸法。
ＭＭＩの入力及び出力への導波路メサの幅ＷＧ：２マイクロメートル。
ＭＭＩ半導体メサ１３の幅Ｗ：２０マイクロメートル。
ＭＭＩ半導体メサ１３の長Ｌ：５５０マイクロメートル。
ＭＭＩ半導体メサ１３（２５）の厚さ：２マイクロメートル。
第１半導体メサ１５（２５）及び第２半導体メサ１７（２５）の厚さ：２マイクロメートル。
第１半導体メサ１５及び第２半導体メサ１７とＭＭＩ半導体メサ１３との距離Ｄ１、Ｄ２：５マイクロメートル。
第１半導体メサ１５及び第２半導体メサ１７のメサ幅ＤＷ：２マイクロメートル。
第１半導体メサ１５及び第２半導体メサ１７のメサ長ＤＬ：６５０マイクロメートル。
第１金属体２１及び第２金属体２３の厚さ：５マイクロメートル。
第１金属体２１及び第２金属体２３の幅ＭＷ：３マイクロメートル。
第１半導体メサ１５と第１金属体２１との界面及び第２半導体メサ１７と第２金属体２３との界面の、ＭＭＩ半導体メサ１３の端面（１３ａ、１３ｂ）を基準にした延出長（ＤＥＸ）：５０マイクロメートル。
埋込領域１９のＢＣＢの屈折率：１．６。
埋込領域１９の無機膜（２７、２９、３１ａ）の屈折率：１．５。
第１半導体メサ１５、第２半導体メサ１７及びＭＭＩ半導体メサ１３の屈折率：３．５。
埋込領域１９の厚さ：下側のＢＣＢ厚、２マイクロメートル；上側のＢＣＢ厚、２マイクロメートル。
【００５０】
図４の（ｂ）部を参照すると、実施例に係る多モード干渉器デバイスのシミュレーション分岐比特性が示される。特性ＢＡＲは、入力ポートのまっすぐに反対側に位置する出力ポートへの分岐特性（ＢＩＮからＢ１ＯＵＴ）を示し、特性ＣＲＯＳＳは、入力ポートの斜めに反対側に位置する出力ポートへの分岐特性（ＢＩＮからＢ２ＯＵＴ）を示す。２×２ＭＭＩの左右に等しい距離で第１半導体メサ１５及び第２半導体メサ１７を設けると共に、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７をＢＣＢ樹脂で埋め込む。第１半導体メサ１５及び第２半導体メサ１７上にそれぞれ位置する第１金属体２１及び第２金属体２３を蒸着及びメッキによって形成する。第１金属体２１及び第２金属体２３は、ＭＭＩ半導体メサ１３を埋め込むＢＣＢ樹脂を分断する。ＭＭＩ半導体メサ１３と第１半導体メサ１５及び第２半導体メサ１７との距離を調整することによって、ＢＡＲポートとＣＲＯＳＳポートとの間の偏差を低減できる。第１半導体メサ１５及び第２半導体メサ１７無並びに第１金属体２１及び第２金属体２３を備えない裸の多モード干渉器における分岐比ずれは、例えば１ｄＢ程度である。
【００５１】
上記の実施例に係る実験、及び他の実験から、ＭＭＩ半導体メサ１３の第１側面１３ｃと第１半導体メサ１５の内側面との間隔は、２０マイクロメートル以下であり、またＭＭＩ半導体メサ１３の第２側面１３ｄと第２半導体メサ１７の内側面との間隔は、２０マイクロメートル以下であることがよい。多モード干渉器デバイス１１によれば、２０マイクロメートルを越える幅の埋込領域１９は、第１半導体メサ１５及び第１金属体２１を含む第１積重構造物並びに第２半導体メサ１７及び第２金属体２３を含む第２積重構造物がＭＭＩ半導体メサの多モード干渉器デバイスの特性に寄与することを弱める。
【００５２】
ＭＭＩ半導体メサ１３の第１側面１３ｃと第１半導体メサ１５の内側面との間隔は、２マイクロメートル以上であり、ＭＭＩ半導体メサ１３の第２側面１３ｄと第２半導体メサ１７の内側面との間隔は、２マイクロメートル以上であることができる。ＭＭＩ半導体メサ１３の第１側面１３ｃと第１半導体メサ１５の内側面との間隔とＭＭＩ半導体メサ１３の第２側面１３ｄと第２半導体メサ１７の内側面との間隔との差は０．５マイクロメートル以下であることが好ましい。
【００５３】
第１半導体メサ１５と第１金属体２１との界面及び第２半導体メサ１７と第２金属体２３との界面は、第１軸Ａｘ１の方向に延在する。これらの界面は、ＭＭＩ半導体メサ１３の端面を基準にして、第１半導体メサ１５及び第１金属体２１、並びに第２半導体メサ１７及び第２金属体２３の延出に従って、延出する。この延出長（ＤＥＸ）は、１０マイクロメートル以上であることがよい。
【００５４】
多モード干渉器デバイス１１によれば、２マイクロメートル未満の幅を有する埋込領域１９は、第１半導体メサ１５及び第２半導体メサ１７上にそれぞれ設けられる埋込領域１９の第１開口１９ａ及び第２開口１９ｂの形状ばらつき、並びに第１半導体メサ１５及び第２半導体メサ１７上にそれぞれ設けられる第１金属体２１及び第２金属体２３の形状ばらつきがＭＭＩ半導体メサ１３の多モード干渉器デバイスの特性に寄与することを顕著にする。
【００５５】
図５〜図８を参照しながら、本実施形態に係る多モード干渉器デバイスを作製する方法を説明する。図５〜図８は、これらの図面を参照しながら為されるマッハツェンダ変調器を作製する方法において、多モード干渉器デバイスを作製する方法の主要な工程における断面を示す。理解を容易にするために、引き続く説明において可能な場合には図１〜図４を参照しながら為された説明における参照符号を用いる。
【００５６】
多モード干渉器デバイス１１を作製する方法では、結晶成長のための基板、例えば半導体ウエハＷＦを準備する。半導体ウエハＷＦを成長炉に配置すると共に、原料ガスを成長炉に供給して、図５の（ａ）部に示されるように、光導波路のための半導体積層５１の半導体結晶を半導体ウエハＷＦ上にエピタキシャルに成長する。この成長により、エピタキシャル基板ＥＰが得られる。この結晶成長は、例えば有機金属気相成長法又は分子線エピタキシー法といった結晶成長法を用いることができる。
エピタキシャル基板ＥＰの例示。
半導体ウエハＷＦ：半絶縁性ＩｎＰの基板。
半導体積層５１：ｎ＋型ＩｎＰコンタクト層５１ａ、ｎ型ＩｎＰクラッド層５１ｂ、多層量子井戸構造のコア層５１ｃ（多層量子井戸構造はノンドープＡｌＧａＩｎＡｓ井戸層及びノンドープＡｌＧａＩｎＡｓバリア層を含む）、ｐ型ＩｎＰクラッド層５１ｄ、及びｐ＋型ＩｎＧａＡｓコンタクト層５１ｅ。
半導体積層５１の厚さ：２．５マイクロメートル。
【００５７】
図５の（ａ）部に示されるように、フォトリソグラフィ及びエッチングを用いて、導波路メサのための第１マスクＭ１をエピタキシャル基板ＥＰ上に形成する。第１マスクＭ１は、例えば複数のマッハツェンダ変調器のアーム導波路及び光カプラ、並びに該マッハツェンダ変調器を接続する導波路メサ及び多モード干渉器デバイス１１のためのパターンを有する。本実施例では、第１マスクＭ１は、第１パターンＭ１ＷＧ１、第２パターンＭ１ＷＧ２、及び第３パターンＭ１ＭＭＩを含む。エッチングは、例えばフッ素系エッチャントを用いるドライエッチングを包含する。第１マスクＭ１をエピタキシャル基板ＥＰ上に形成した後に、このエピタキシャル基板ＥＰを処理装置１０ａ内に配置する。
【００５８】
第１マスクＭ１の作製は、以下のように行われる。例えば、３００ｎｍ  厚のＳｉＮ膜を化学的気相成長法（ＣＶＤ）法によりエピタキシャル基板ＥＰ上に堆積すると共に、ＳｉＮ膜上にレジストを塗布する。上記のパターンに加えて、マッハツェンダストライプパターンを有するレジストマスクをＳｉＮ膜に形成する。反応性イオンエッチング（ＲＩＥ）装置にＣＦ４エッチャントを供給して、ドライエッチングによりレジストパターンをＳｉＮ膜に転写しＳｉＮマスクを形成する。エッチングの後に、レジストマスクを酸素（Ｏ２）アッシィングにより除去する。
【００５９】
図５の（ｂ）部に示されるように、第１マスクＭ１を用いて、エピタキシャル基板ＥＰを処理装置１０ａにおいてエッチングして、第１基板生産物ＳＰ１を形成する。エッチングの後に、第１マスクＭ１を除去する。
【００６０】
具体的には、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７は、それぞれ、第１パターンＭ１ＷＧ１、第２パターンＭ１ＷＧ２、及び第３パターンＭ１ＭＭＩによって規定される。エッチングは、例えば塩素等のガスをエッチャントとして用いるドライエッチングを包含する。第１基板生産物ＳＰ１は、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７を含む。ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７の各々は、図２及び図３に示される上部半導体領域２５ａ、コア層２５ｂ及び下部半導体領域２５ｃを備え、本実施例では、上部半導体領域２５ａは、ｐ型ＩｎＰクラッド層５１ｄ及びｐ＋型ＩｎＧａＡｓコンタクト層５１ｅを含み、コア層２５ｂは、多層量子井戸構造のコア層５１ｃ（多層量子井戸構造はノンドープＡｌＧａＩｎＡｓ井戸層及びノンドープＡｌＧａＩｎＡｓバリア層を含む）を含み、下部半導体領域２５ｃは、ｎ＋型ＩｎＰコンタクト層５１ａ及びｎ型ＩｎＰクラッド層５１ｂを含む。第１基板生産物ＳＰ１では、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７の底は、導電性を有する下部半導体領域２５ｃ内、具体的にはｎ＋型ＩｎＰコンタクト層５１ａ内に位置する。これに従って、第１基板生産物ＳＰ１は、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７を形作るエッチングにより形成された半導体面５１ｆを含み、下部半導体領域２５ｃ、具体的にはｎ＋型ＩｎＰコンタクト層５１ａは、半導体面５１ｆを含む。半導体面５１ｆは、半導体ウエハＷＦの主面の法線軸に交差する基準面に沿って延在する一方で、ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７は、この基準面より突出する。ＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７は、本実施例では同一の積層構造を有しており、同じ高さを有する。
【００６１】
エッチングは、以下のように行われる。例えば、ＳｉＮマスクを用いて、ＲＩＥ法により半導体積層５１から半導体メサを形成する。エッチングの後に、ＳｉＮマスクを除去する。
【００６２】
第１マスクＭ１を除去した後に、図６の（ａ）部に示されるように、ＭＭＩ半導体メサ１３、第１半導体メサ１５、第２半導体メサ１７、及び半導体面５１ｆを覆うように第１誘電体膜５３を成長する。本実施例では、第１誘電体膜５３は、基板全面に成長される。第１誘電体膜５３は、例えばシリコン窒化物（ＳｉＯＮ）といったシリコン系無機絶縁膜を備えることができ、シリコン系無機絶縁膜は、例えば化学的気相成長法により形成される。
【００６３】
第１誘電体膜５３上には、塗布により、ＢＣＢ樹脂といった樹脂５５ａを形成して、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７の側面、並びに半導体面５１ｆを埋め込む。塗布された樹脂は、熱処理により硬化されて、硬化された樹脂（「樹脂５５ａ」として参照する）に変わる。具体的には、塗布により樹脂を、ＭＭＩ半導体メサ１３、第１半導体メサ１５及び第２半導体メサ１７の側面及び上面を埋め込むように形成すると共に、塗布された樹脂のエッチバックを、ＭＭＩ半導体メサ１３の上面、第１半導体メサ１５の上面、及び第２半導体メサ１７の上面が露出する程度に行って、所望の樹脂厚を得ることができる。或いは、複数回の塗布を行って、所望の厚さの樹脂多層膜を形成するようにしてもよい。結果として樹脂５５ａは、ＭＭＩ半導体メサ１３の上面、第１半導体メサ１５の上面、及び第２半導体メサ１７の上面が露出する程度の厚さで半導体面５１ｆ及びメサ側面上に形成される。樹脂５５ａ及び第１誘電体膜５３上に、第２誘電体膜５７を成長する。第２誘電体膜５７は、例えばシリコン酸窒化物（ＳｉＯＮ）といったシリコン系無機絶縁膜を備えることができ、シリコン系無機絶縁膜は、例えば化学的気相成長法により形成される。本実施例では、第２誘電体膜５７は、基板全面に成長される。
【００６４】
図６の（ｂ）部に示されるように、フォトリソグラフ及びエッチングを用いて第１誘電体膜５３及び第２誘電体膜５７に第１開口Ｏ１Ｐ及び第２開口Ｏ２Ｐを形成する。第１開口Ｏ１Ｐ及び第２開口Ｏ２Ｐは、それぞれ、第１半導体メサ１５の上面及び第２半導体メサ１７の上面上に位置する。第１半導体メサ１５の上面及び第２半導体メサ１７の上面が、それぞれ、第１開口Ｏ１Ｐ及び第２開口Ｏ２Ｐに現れる。
【００６５】
第１誘電体膜５３、樹脂５５ａ及び第２誘電体膜５７の形成、並びに第１開口Ｏ１Ｐ及び第２開口Ｏ２Ｐの形成により、下部埋込領域６０ａが形成される。
【００６６】
第１誘電体膜５３及び第２誘電体膜５７に第１開口Ｏ１Ｐ及び第２開口Ｏ２Ｐを形成した後に、リフトオフのための第２マスクＭ２を下部埋込領域６０ａの第２誘電体膜５７上に形成する。第２マスクＭ２は、第１開口Ｍ２ＯＰ１及び第２開口Ｍ２ＯＰ２を有しており、第１開口Ｍ２ＯＰ１及び第２開口Ｍ２ＯＰ２は、それぞれ、第１半導体メサ１５の上面及び第２半導体メサ１７の上面上に位置する。第１半導体メサ１５の上面及び第２半導体メサ１７の上面が、それぞれ、第１開口Ｍ２ＯＰ１及び第２開口Ｍ２ＯＰ２に現れる。第２マスクＭ２は、例えばレジストを備える。
【００６７】
第２マスクＭ２を形成した後に、基板全面に金属層（６１、６１ＯＦ）を堆積する。金属層６１は、第１開口Ｍ２ＯＰ１及び第２開口Ｍ２ＯＰ２内の第１半導体メサ１５の上面及び第２半導体メサ１７の上面に形成され、金属層６１ＯＦは、第２マスクＭ２上に堆積される。金属層６１、６１ＯＦの形成の後に、第２マスクＭ２を除去すると、リフトオフにより、金属層６１ＯＦが第２マスクＭ２と一緒に消失すると共に、第１半導体メサ１５の上面及び第２半導体メサ１７の上面に金属層６１が残される。
【００６８】
図７の（ａ）部に示されるように、金属層６１を形成した後に、メッキ領域を規定する第３マスクＭ３を第１誘電体膜５３及び第２誘電体膜５７上に形成する。第３マスクＭ３は、第１開口Ｍ３ＯＰ１及び第２開口Ｍ３ＯＰ２を有しており、第１開口Ｍ３ＯＰ１及び第２開口Ｍ３ＯＰ２は、それぞれ、第１半導体メサ１５上の金属層６１及び第２半導体メサ１７上の金属層６１上に位置する。これらの金属層６１が、それぞれ、第１開口Ｍ３ＯＰ１及び第２開口Ｍ３ＯＰ２に現れる。第３マスクＭ３は、例えば厚膜レジストを備える。
【００６９】
第３マスクＭ３を形成した後に、基板全面に第１シード金属層６３、６３ＯＦ、例えばＴｉ／Ａｕを堆積する。第１シード金属層６３の形成の後に、第３マスクＭ３を除去することなく、メッキ法（例えば、金メッキ）により第１メッキ金属層６５を形成する。第１メッキ金属層６５は、第１シード金属層６３上に成長すると共に、第３マスクＭ３上には成長しない。第１メッキ金属層６５を形成した後に第３マスクＭ３を除去すると、第１半導体メサ１５及び第２半導体メサ１７上の金属層６１及び第２誘電体膜５７上に第１シード金属層６３及び第１メッキ金属層６５が残される。
【００７０】
図７の（ｂ）部に示されるように、第１シード金属層６３及び第１メッキ金属層６５を形成した後に、基板全面上には、塗布により、ＢＣＢ樹脂といった樹脂を形成して、第２誘電体膜５７、第１シード金属層６３及び第１メッキ金属層６５を埋め込む。塗布された樹脂を熱処理により硬化して、硬化された樹脂（「樹脂５５ｂ」として参照する）を形成する。樹脂５５ｂは、第１シード金属層６３及び第１メッキ金属層６５の上面及び側面をしっかり埋め込む厚さで第２誘電体膜５７、第１シード金属層６３及び第１メッキ金属層６５上に形成される。樹脂５５ｂ上には第３誘電体膜５９を成長する。第３誘電体膜５９は、例えばシリコン酸化物といったシリコン系無機絶縁膜を備えることができ、シリコン系無機絶縁膜は、例えば化学的気相成長法により形成される。本実施例では、第３誘電体膜５９は、樹脂５５ｂの全面に成長される。
【００７１】
図８の（ａ）部に示されるように、樹脂５５ｂ及び第３誘電体膜５９を形成した後に、第１メッキ金属層６５への開口を規定する第４マスクＭ４を樹脂５５ｂ及び第３誘電体膜５９上に形成する。第４マスクＭ４は、第１開口Ｍ４ＯＰ１及び第２開口Ｍ４ＯＰ２を有しており、第１開口Ｍ４ＯＰ１及び第２開口Ｍ４ＯＰ２は、それぞれ、第１半導体メサ１５上の第１メッキ金属層６５及び第２半導体メサ１７上の第１メッキ金属層６５上に位置する。第４マスクＭ４を用いて、樹脂５５ｂ及び第３誘電体膜５９をエッチングして、樹脂５５ｂ及び第３誘電体膜５９に第３開口Ｏ３Ｐ及び第４開口Ｏ４Ｐを形成する。第３開口Ｏ３Ｐ及び第４開口Ｏ４Ｐは、それぞれ、第１半導体メサ１５上の第１メッキ金属層６５及び第２半導体メサ１７上の第１メッキ金属層６５に到達する。これらの第１メッキ金属層６５が、それぞれ、第３開口Ｏ３Ｐ及び第４開口Ｏ４Ｐに現れる。第４マスクＭ４は、例えばレジストを備える。樹脂５５ｂ及び第３誘電体膜５９のエッチングの後に、第４マスクＭ４を除去する。
【００７２】
樹脂５５ｂ及び第３誘電体膜５９の形成、並びに第３開口Ｏ３Ｐ及び第４開口Ｏ４Ｐの形成により、上部埋込領域６０ｂが形成される。下部埋込領域６０ａ及び上部埋込領域６０ｂは埋込領域６０を構成する。
【００７３】
図８の（ｂ）部に示されるように、樹脂５５ｂ及び第３誘電体膜５９に第３開口Ｏ３Ｐ及び第４開口Ｏ４Ｐを形成した後に、上側の金属体を規定する第５マスクＭ５を第１メッキ金属層６５、樹脂５５ｂ及び第３誘電体膜５９上に形成する。第５マスクＭ５は、第１開口Ｍ５ＯＰ１及び第２開口Ｍ５ＯＰ２を有しており、第１開口Ｍ５ＯＰ１及び第２開口Ｍ５ＯＰ２は、それぞれ、第１半導体メサ１５上の第１メッキ金属層６５及び第２半導体メサ１７上の第１メッキ金属層６５上に位置する。これらの第１メッキ金属層６５が、それぞれ、第１開口Ｍ５ＯＰ１及び第２開口Ｍ５ＯＰ２に現れる。第５マスクＭ５は、例えば厚膜レジストを備える。
【００７４】
第５マスクＭ５を形成した後に、基板全面に第２シード金属層６７、例えばＴｉ／Ａｕを堆積する。第２シード金属層６７の形成の後に、第５マスクＭ５を除去することなく、メッキ法（例えば、金メッキ）により第２メッキ金属層６９を形成する。第２メッキ金属層６９は、第２シード金属層６７上に成長すると共に、第５マスクＭ５上には成長しない。第２メッキ金属層６９を形成した後に第５マスクＭ５を除去すると、第１メッキ金属層６５及び第２誘電体膜５７上に第２シード金属層６７及び第２メッキ金属層６９が残される。
【００７５】
これらの工程は、第１金属体２１及び第２金属体２３を第１半導体メサ１５及び第２半導体メサ１７上に形成する。第１金属体２１及び第２金属体２３の各々は、金属層６１、第１シード金属層６３、第１メッキ金属層６５、第２シード金属層６７、及び第２メッキ金属層６９を含む。第１金属体２１及び第２金属体２３は、ＭＭＩ半導体メサ１３の両側面上の埋込領域６０を区切る。
【００７６】
第１金属体２１及び第２金属体２３を形成した後に、必要な場合には、基板全面上にパッシベーション膜３５を形成する。パッシベーション膜３５は、第１金属体２１及び第２金属体２３の表面を覆う。これらの工程により、多モード干渉器デバイス１１が得られる。また、当業者は、図５〜図８を参照しながら為された本実施形態に係る多モード干渉器デバイスを作製する方法に、マッハツェンダ変調器のための電極を形成する工程を追加して、多モード干渉器デバイス及びマッハツェンダ変調器を含む半導体光デバイスを作製することができる。
【００７７】
図９〜図１１を参照しながら、本実施形態に係る多モード干渉器デバイスを作製する方法を説明する。図９〜図１１は、これらの図面を参照しながら為されるマッハツェンダ変調器を作製する方法において、多モード干渉器デバイスを作製する方法における主要な工程の断面を示す。理解を容易にするために、引き続く説明において可能な場合には図１〜図４を参照しながら為された説明において用いられた参照符号を用いる。
【００７８】
図５の（ｂ）部に示される工程においてＭＭＩ半導体メサ１３、第１半導体メサ１５、及び第２半導体メサ１７を作製した後に、図９の（ａ）部に示されるように、ＭＭＩ半導体メサ１３、第１半導体メサ１５、第２半導体メサ１７、及び半導体面５１ｆを覆うように第１誘電体膜５３を成長する。本実施例では、第１誘電体膜５３は、基板全面に成長される。第１誘電体膜５３は、例えばシリコン窒化物（ＳｉＯＮ）といったシリコン系無機絶縁膜を備えることができ、シリコン系無機絶縁膜は、例えば化学的気相成長法により形成される。
【００７９】
第１誘電体膜５３上には、塗布により、ＢＣＢ樹脂といった樹脂７１を形成して、ＭＭＩ半導体メサ１３、第１半導体メサ１５、第２半導体メサ１７、及び半導体面５１ｆを埋め込む。塗布された樹脂を熱処理により硬化して、硬化された樹脂を形成する。硬化された樹脂は、ＭＭＩ半導体メサ１３の上面、第１半導体メサ１５の上面、及び第２半導体メサ１７の上面を埋め込む厚さで半導体面５１ｆ上に形成される。
【００８０】
樹脂７１に形成される開口を規定する第１マスクＮ１を硬化された樹脂上に形成する。第１マスクＮ１は、第１開口Ｎ１ＯＰ１及び第２開口Ｎ１ＯＰ２を有しており、第１開口Ｎ１ＯＰ１及び第２開口Ｎ１ＯＰ２は、それぞれ、第１半導体メサ１５及び第２半導体メサ１７上に位置する。第１マスクＮ１を用いて、硬化された樹脂をエッチングして、第１開口Ｒ１ＯＰ及び第２開口Ｒ２ＯＰを有する樹脂７１を形成する。第１開口Ｒ１ＯＰ１及び第２開口Ｒ１ＯＰ２は、第１半導体メサ１５上の第１誘電体膜５３及び第２半導体メサ１７上の第１誘電体膜５３に到達する。第１誘電体膜５３が、第１開口Ｒ１ＯＰ１及び第２開口Ｒ１ＯＰ２に現れる。第１マスクＮ１は、例えばレジストを備える。樹脂７１の形成の後に、第１マスクＮ１を除去する。
【００８１】
図９の（ｂ）部に示されるように、第１開口Ｒ１ＯＰ１及び第２開口Ｒ１ＯＰ２を有する樹脂７１を形成した後に、第１誘電体膜５３に形成される開口を規定する第２マスクＮ２を樹脂７１上に形成する。第２マスクＮ２は、第１開口Ｎ２ＯＰ１及び第２開口Ｎ２ＯＰ２を有しており、第１開口Ｎ２４ＯＰ１及び第２開口Ｎ２ＯＰ２は、それぞれ、第１半導体メサ１５及び第２半導体メサ１７上に位置する。第２マスクＮ２を用いて、第１誘電体膜５３をエッチングして、第１誘電体膜５３に第１開口Ｒ２ＯＰ１及び第２開口Ｒ２ＯＰ２を形成する。第１開口Ｒ２ＯＰ１及び第２開口Ｒ２ＯＰ２は、第１半導体メサ１５の上面及び第２半導体メサ１７の上面に到達する。第１半導体メサ１５の上面及び第２半導体メサ１７の上面が、それぞれ、第１開口Ｒ２ＯＰ１及び第２開口Ｒ２ＯＰ２に現れる。第２マスクＮ２は、例えばレジストを備える。第１誘電体膜５３のエッチングの後に、第２マスクＮ２を除去する。
【００８２】
第１開口Ｒ２ＯＰ１及び第２開口Ｒ２ＯＰ２を有する第１誘電体膜５３を形成した後に、図１０の（ａ）部に示されるように、リフトオフのための第３マスクＮ３を樹脂７１上に形成する。第３マスクＮ３は、第１開口Ｎ３ＯＰ１及び第２開口Ｎ３ＯＰ２を有しており、第１開口Ｎ３ＯＰ１及び第２開口Ｎ３ＯＰ２は、それぞれ、第１半導体メサ１５の上面及び第２半導体メサ１７の上面上に位置する。第１半導体メサ１５の上面及び第２半導体メサ１７の上面が、それぞれ、第１開口Ｎ３ＯＰ１及び第２開口Ｎ３ＯＰ２に現れる。第３マスクＭ３は、例えばレジストを備える。
【００８３】
第３マスクＭ３を形成した後に、基板全面に金属層６１、６１ＯＦを堆積する。金属層６１は、第１開口Ｎ３ＯＰ１及び第２開口Ｎ３ＯＰ２内の第１半導体メサ１５の上面及び第２半導体メサ１７の上面に形成され、金属層６１ＯＦは、第３マスクＮ３上に堆積される。金属層６１、６１ＯＦの形成の後に、第３マスクＮ３を除去すると、リフトオフにより、金属層６１ＯＦが第３マスクＮ３と一緒に消失すると共に、第１半導体メサ１５の上面及び第２半導体メサ１７の上面に接触を成す金属層６１が残される。
【００８４】
図１０の（ｂ）部に示されるように、金属層６１を形成した後に、基板全面上に、第２誘電体膜７３が堆積される。第２誘電体膜７３は、ＳｉＯＮといったシリコン系無機絶縁膜を備え、金属層６１及び樹脂７１を覆う。
【００８５】
図１１の（ａ）部に示されるように、第２誘電体膜７３を形成した後に、金属層６１への開口を規定する第４マスクＮ４を第２誘電体膜７３上に形成する。第４マスクＮ４は、第１開口Ｎ４ＯＰ１及び第２開口Ｎ４ＯＰ２を有しており、第１開口Ｎ４ＯＰ１及び第２開口Ｎ４ＯＰ２は、それぞれ、第１半導体メサ１５上の金属層６１及び第２半導体メサ１７上の金属層６１上に位置する。第４マスクＮ４を用いて、第２誘電体膜７３をエッチングして、第２誘電体膜７３に第１開口Ｒ３ＯＰ１及び第２開口Ｒ３ＯＰ２を形成する。第１開口Ｒ３ＯＰ１及び第２開口Ｒ３ＯＰ２は、それぞれ、第１半導体メサ１５上の金属層６１及び第２半導体メサ１７上の金属層６１に到達する。金属層６１が、第１開口Ｒ３ＯＰ１及び第２開口Ｒ３ＯＰ２に現れる。第４マスクＮ４は、例えばレジストを備える。第２誘電体膜７３のエッチングの後に、第４マスクＮ４を除去する。
【００８６】
第１誘電体膜５３、樹脂７１及び第２誘電体膜７３の形成、並びに第１開口Ｒ１ＯＰ１及び第２開口Ｒ１ＯＰ２の形成、第１開口Ｒ２ＯＰ１及び第２開口Ｒ２ＯＰ２の形成、及び第１開口Ｒ３ＯＰ１及び第２開口Ｒ３ＯＰ２の形成により、埋込領域６０が形成される。
【００８７】
図１１の（ｂ）部に示されるように、第１開口Ｒ３ＯＰ１及び第２開口Ｒ３ＯＰ２を第２誘電体膜７３に形成した後に、上側の金属体を規定する第５マスクＮ５を第２誘電体膜７３上に形成する。第５マスクＮ５は、第１開口Ｎ５ＯＰ１及び第２開口Ｎ５ＯＰ２を有しており、第１開口Ｎ５ＯＰ１及び第２開口Ｎ５ＯＰ２は、それぞれ、第１半導体メサ１５上の金属層６１及び第２半導体メサ１７上の金属層６１上に位置する。金属層６１が、第１開口Ｎ５ＯＰ１及び第２開口Ｎ５ＯＰ２に現れる。第５マスクＮ５は、例えば厚膜レジストを備える。
【００８８】
第５マスクＮ５を形成した後に、基板全面にシード金属層７５、例えばＴｉ／Ａｕを堆積する。シード金属層７５の形成の後に、第５マスクＮ５を除去することなく、メッキ法（例えば、金メッキ）によりメッキ金属層７７を形成する。メッキ金属層７７は、シード金属層７５上に成長すると共に、第５マスクＮ５上には成長しない。メッキ金属層７７を形成した後に第５マスクＮ５を除去すると、第２誘電体膜７３上にシード金属層７５及びメッキ金属層７７が残される。
【００８９】
これらの工程は、第１金属体２１及び第２金属体２３を第１半導体メサ１５及び第２半導体メサ１７上に形成する。第１金属体２１及び第２金属体２３の各々は、金属層６１、シード金属層７５、及びメッキ金属層７７を含む。第１金属体２１及び第２金属体２３は、ＭＭＩ半導体メサ１３の両側面上の埋込領域６０を区切る。
【００９０】
第１金属体２１及び第２金属体２３を形成した後に、必要な場合には、基板全面上にパッシベーション膜３５を形成する。これらの工程により、多モード干渉器デバイス１１が得られる。また、当業者は、図９〜図１１を参照しながら為された本実施形態に係る多モード干渉器デバイスを作製する方法に、マッハツェンダ変調器のための電極を形成する工程を追加して、多モード干渉器デバイス及びマッハツェンダ変調器を含む半導体光デバイスを作製することができる。
【００９１】
再び図１を参照すると、ＭＭＩ半導体メサ１３は、第１端面１３ａ及び第２端面１３ｂのそれぞれに繋がる複数の導波路メサを含む。これまでの説明から理解されるように、ＭＭＩ半導体メサ１３は、埋込領域１９によって埋め込まれて、ＭＭＩ半導体メサ１３の表面は、埋込領域１９に接触を成す。埋込領域１９とＭＭＩ半導体メサ１３との接触は、埋込領域１９がＭＭＩ半導体メサ１３に応力を及ぼすことになり、発明者の知見によれば、応力の不均一は、ＭＭＩ半導体メサ１３内に屈折率の分布を引き起こす。図１２及び図１３は、実施例に係るＭＭＩ半導体メサの損失特性を示す図面である。図１２の（ａ）部及び図１３の（ａ）部は、２×２ＭＭＩのシュミュレーションのためのモデルＭＭＩ（Ｒ）、ＭＭＩ（Ｌ）の形状を示す。
２×２多モード干渉器のＭＭＩメサのサイズ。
横幅ＷＤ：２０マイクロメートル。
縦長ＬＧ：５５０マイクロメートル。
ＭＭＩメサの半導体の屈折率：３．５。
モデルＭＭＩ（Ｒ）：応力分布により、ＭＭＩ半導体メサの右側領域が、左側領域に比べて低い屈折率を有することを示すために、右側領域の一部（横幅ＷＤの０．１５倍の幅）に低屈折率領域（屈折率差：−０．００２）を付与する。
モデルＭＭＩ（Ｌ）：応力分布により、ＭＭＩ半導体メサの左側領域が、右側領域に比べて低い屈折率を有することを示すために、左側領域の一部（横幅ＷＤの０．１５倍の幅）に低屈折率領域（屈折率差：−０．００２）を付与する。
シュミュレーション；モデルＭＭＩ（Ｒ）、ＭＭＩ（Ｌ）の左側ポートからバー（Ｂａｒ）ポート及びクロス（Ｃｒｏｓｓ）ポートへの伝搬における損失を計算する。
【００９２】
図１２の（ｂ）部及び図１３の（ｂ）部は、それぞれ、シュミュレーションのためのモデルＭＭＩ（Ｒ）、ＭＭＩ（Ｌ）の計算結果及び測定特性を示す。モデルＭＭＩ（Ｒ）、ＭＭＩ（Ｌ）のシュミュレーションによれば、計算結果は、ＭＭＩ半導体メサの両側面のいずれか一方に屈折率分布を与える２つのモデルを用いたシュミュレーションにおいてバーポート及びクロスポートの偏差の符合は変化しない。また、Ｃバンド（１５３０〜１５６５ｎｍ）において測定特性に良い一致を示す。屈折率の分布を引き起こす外的要因は、例えば埋込領域１９からの応力の不均一である。
【００９３】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００９４】
以上説明したように、本実施形態によれば、樹脂体によって囲まれるＭＭＩ半導体メサを含む多モード干渉器デバイスに小さい偏差が提供される。また、本実施形態によれば、この多モード干渉器デバイスを含むマッハツェンダ変調装置が提供される。
【符号の説明】
【００９５】
１１…多モード干渉器デバイス、１３…ＭＭＩ半導体メサ、１３ａ…第１端面、１３ｂ…第２端面、１３ｃ…第１側面、１３ｄ…第２側面、１５…第１半導体メサ、１７…第２半導体メサ、１９…埋込領域、２１…第１金属体、２３…第２金属体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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