(57)【要約】【課題】高効率で低ノイズなマルチレベル電力変換装置を実現する。【解決手段】マルチレベル電力変換装置は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５、及び第２出力回路１６を備える。第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５、及び第２出力回路１６にそれぞれ含まれる複数のスイッチング素子Ｑ１−Ｑ２４が、１つのパッケージ内に配置される。【選択図】図１
2019176639.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第１フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第２フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第１出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第３フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第４フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第２出力回路と、を備え、
前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、前記第４フライングキャパシタ回路、前記第１出力回路、及び前記第２出力回路にそれぞれ含まれる複数のスイッチング素子が、１つのパッケージ内に配置されていることを特徴とする電力変換装置。
【請求項２】
前記パッケージ内に、前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタがさらに配置されていることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記パッケージ内の温度を検出するための少なくとも１つの温度検出素子をさらに備え、
前記パッケージ内に、前記少なくとも１つの温度検出素子がさらに配置されていることを特徴とする請求項１または２に記載の電力変換装置。
【請求項４】
前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、前記第４フライングキャパシタ回路、前記第１出力回路、及び前記第２出力回路にそれぞれ含まれる複数のスイッチング素子に、それぞれ並列に接続される複数の抵抗をさらに備え、
前記パッケージ内に、前記複数の抵抗がさらに配置されていることを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。
【請求項５】
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続されていることを特徴とする請求項１から４のいずれか１項に記載の電力変換装置。
【請求項６】
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路が有する複数のスイッチング素子は、前記パッケージ内において、直線状に並べて配置され、
前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路が有する複数のスイッチング素子は、前記パッケージ内において、直線状に並べて配置される、
ことを特徴とする請求項１から５のいずれか１項に記載の電力変換装置。
【請求項７】
前記第１フライングキャパシタ回路は、電気的に直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子は２×２のマトリクス状に配置され、当該４つのスイッチング素子で形成される矩形領域の範囲内に前記第１キャパシタが配置され、
前記第２フライングキャパシタ回路は、電気的に直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子は２×２のマトリクス状に配置され、当該４つのスイッチング素子で形成される矩形領域の範囲内に前記第２キャパシタが配置され、
前記第３フライングキャパシタ回路は、電気的に直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子は２×２のマトリクス状に配置され、当該４つのスイッチング素子で形成される矩形領域の範囲内に前記第３キャパシタが配置され、
前記第４フライングキャパシタ回路は、電気的に直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子は２×２のマトリクス状に配置され、当該４つのスイッチング素子で形成される矩形領域の範囲内に前記第４キャパシタが配置される、
ことを特徴とする請求項１から５のいずれか１項に記載の電力変換装置。
【請求項８】
前記２×２のマトリクス状に配置された４つのスイッチング素子は、Ｕ字状に導電路が形成さるように配置されることを特徴とする請求項１から７のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【０００２】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。マルチレベル電力変換装置では、多数のスイッチング素子が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／００２１２４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ディスクリートで構成された多数のスイッチング素子を基板に実装すると、基板内の電流経路の配線が長くなる。基板内の配線が長くなると、配線のインピーダンスが大きくなり、抵抗損失による発熱が大きくなる。また基板内の配線が長くなると、配線のインダクタンスも大きくなり、大きなサージ電圧が発生しやすくなる。これに対して、高耐圧デバイスを使用するとコストが増大する。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、高効率で低ノイズなマルチレベル電力変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の電力変換装置は、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第１フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第２フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第１出力回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第３フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第４フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第２出力回路と、を備える。前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、前記第４フライングキャパシタ回路、前記第１出力回路、及び前記第２出力回路にそれぞれ含まれる複数のスイッチング素子が、１つのパッケージ内に配置されている。
【発明の効果】
【０００７】
本発明によれば、高効率で低ノイズなマルチレベル電力変換装置を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る電力変換装置の回路構成を説明するための図である。
【図２】図２（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態１及び状態２の電流経路を示す図である。
【図３】図３（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態３及び状態４の電流経路を示す図である。
【図４】図４（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態５及び状態６の電流経路を示す図である。
【図５】図５（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態７及び状態８の電流経路を示す図である。
【図６】実施の形態に係る状態１−状態８に対応する、第１スイッチング素子−第２４スイッチング素子のスイッチングパターンを示す図である。
【図７】本発明の実施の形態に係る電力変換装置の実装例１を説明するための図である。
【図８】本発明の実施の形態に係る電力変換装置の実装例２を説明するための図である。
【図９】本発明の実施の形態に係る電力変換装置の実装例３を説明するための図である。
【図１０】本発明の実施の形態に係る電力変換装置の実装例４を説明するための図である。
【図１１】図７に示した実装例１のパターン配置例１を示す図である。
【図１２】図７に示した実装例１のパターン配置例２を示す図である。
【図１３】図１１に示した実装例１のパターン配置例１をディスクリートデバイスで構成する場合のパターン配置例を示す図である。
【図１４】図１２に示した実装例１のパターン配置例２をディスクリートデバイスで構成する場合のパターン配置例を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施の形態に係る電力変換装置１の回路構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。
【００１０】
電力変換装置１は、インバータ回路１０、フィルタ回路２０及び制御回路３０を備える。インバータ回路１０は、直流電源２から供給される直流電力を、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波に変換する。インバータ回路１０、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５及び第２出力回路１６を含む。
【００１１】
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
【００１２】
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正極に接続されたハイサイド配線と中間配線の間に接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４により充放電される。
【００１３】
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負極に接続されたローサイド配線の間に接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８により充放電される。
【００１４】
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３キャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、ハイサイド配線と中間配線の間に接続される。第３キャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２により充放電される。
【００１５】
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４キャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線とローサイド配線の間に接続される。第４キャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６により充放電される。
【００１６】
第１出力回路１５は、第１フライングキャパシタ回路１１の出力端（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の出力端（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。
【００１７】
第２出力回路１６は、第３フライングキャパシタ回路１３の出力端（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の出力端（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。
【００１８】
第１フライングキャパシタ回路１１の出力端からは、第１スイッチング素子Ｑ１の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第１キャパシタＣ１はＶｄｃ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。
【００１９】
第２フライングキャパシタ回路１２の出力端からは、第５スイッチング素子Ｑ５の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第２キャパシタＣ２はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２０】
第３フライングキャパシタ回路１３の出力端からは、第９スイッチング素子Ｑ９の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第３キャパシタＣ３はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。
【００２１】
第４フライングキャパシタ回路１４の出力端からは、第１３スイッチング素子Ｑ１３の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第４キャパシタＣ４はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２２】
ハイサイド配線と中間配線の間に第５キャパシタＣ５が接続され、中間配線とローサイド配線の間に第６キャパシタＣ６が接続される。第５キャパシタＣ５及び第６キャパシタＣ６は、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。
【００２３】
上記の第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１−第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、寄生ダイオードが逆並列に形成される。
【００２４】
なお、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用することもできる。その場合、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、ダイオード素子が逆並列に接続される。
【００２５】
第１出力回路１５の出力端（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２出力回路１６の出力端（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の出力端からＵ相の電力を出力し、第２出力回路１６の出力端からＷ相の電力を出力する。
【００２６】
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第７キャパシタＣ７を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
【００２７】
制御回路３０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のオン／オフを制御して、直流電源２から供給される直流電力を交流電力に変換する。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【００２８】
図２（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図３（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図４（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図５（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図６は、実施の形態に係る状態１−状態８に対応する、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のスイッチングパターンを示す図である。スイッチングパターン１−４は、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンであり、スイッチングパターン５−８は、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンである。
【００２９】
図２（ａ）に示すようにスイッチングパターン１は、＋Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン１では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００３０】
スイッチングパターン１では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は０［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ［Ｖ］になる。
【００３１】
図２（ｂ）に示すようにスイッチングパターン２は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン２では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００３２】
スイッチングパターン２では、第１キャパシタＣ１及び第４キャパシタＣ４が充電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］になる。
【００３３】
図３（ａ）に示すようにスイッチングパターン３は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン３では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００３４】
スイッチングパターン３では、第１キャパシタＣ１及び第４キャパシタＣ４が放電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］を維持する。
【００３５】
図３（ｂ）に示すようにスイッチングパターン４は、＋０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン４では、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００３６】
スイッチングパターン４では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は＋０［Ｖ］になる。
【００３７】
図４（ａ）に示すようにスイッチングパターン５は、−Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン５では、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００３８】
スイッチングパターン５では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は０［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ［Ｖ］になり、電力変換装置１の出力電圧は−Ｖｄｃ［Ｖ］になる。
【００３９】
図４（ｂ）に示すようにスイッチングパターン６は、−Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン６では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００４０】
スイッチングパターン６では、第２キャパシタＣ２及び第３キャパシタＣ３が充電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／４［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は−Ｖｄｃ／２［Ｖ］になる。
【００４１】
図５（ａ）に示すようにスイッチングパターン７は、−Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン７では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００４２】
スイッチングパターン７では、第２キャパシタＣ２及び第３キャパシタＣ３が放電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／４［Ｖ］を維持し、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は−Ｖｄｃ／２［Ｖ］を維持する。
【００４３】
図５（ｂ）に示すようにスイッチングパターン８は、−０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン８では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００４４】
スイッチングパターン８では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は−０［Ｖ］になる。
【００４５】
以上のように、本実施の形態に係る電力変換装置１は、−Ｖｄｃ、−Ｖｄｃ／２、０、＋Ｖｄｃ／２、＋Ｖｄｃの５レベルの電圧を出力することができ、５レベルの電圧により擬似正弦波が生成される。
【００４６】
図７は、本発明の実施の形態に係る電力変換装置１の実装例１を説明するための図である。実装例１では、第１フライングキャパシタ回路１１（第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４、第１キャパシタＣ１）、第２フライングキャパシタ回路１２（第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８、第２キャパシタＣ２）、第３フライングキャパシタ回路１３（第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２、第３キャパシタＣ３）、第４フライングキャパシタ回路１４（第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６）、第１出力回路１５（第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０）、第２出力回路１６（第２１スイッチング素子Ｑ２１−第２４スイッチング素子Ｑ２４）、第５キャパシタＣ５及び第６キャパシタＣ６を、１つのパッケージＰ１内に収めてパワー半導体モジュールを生成する。その他の構成要素は、パッケージＰ１の外に配置される。
【００４７】
図８は、本発明の実施の形態に係る電力変換装置１の実装例２を説明するための図である。実装例２では、図７に示したパッケージＰ１内から、第１キャパシタＣ１−第６キャパシタＣ６が取り出され、パッケージＰ１の外に配置される。
【００４８】
図９は、本発明の実施の形態に係る電力変換装置１の実装例３を説明するための図である。実装例３では、図７に示したパッケージＰ１内に、少なくとも１つの温度検出素子が追加される。図９に示す例では、４つのサーミスタＴ１−Ｔ４を追加している。サーミスタＴ１−Ｔ４は温度に応じて抵抗値が変化する素子である。各サーミスタＴ１−Ｔ４は、パッケージＰ１の外の固定抵抗とそれぞれ接続される。制御回路３０は、直列に接続されたサーミスタと固定抵抗に電流を流し、その分圧電圧を取得する。制御回路３０は取得した分圧電圧に応じて、各サーミスタＴ１−Ｔ４の近傍の温度を推定する。
【００４９】
図１０は、本発明の実施の形態に係る電力変換装置１の実装例４を説明するための図である。実装例４では、図７に示したパッケージＰ１内に、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のそれぞれに対して並列に、第１抵抗Ｒ１−第２４抵抗Ｒ２４が追加で接続される。第１抵抗Ｒ１−第８抵抗Ｒ８は、直流電源２から供給される直流電圧Ｖｄｃを均等に分圧するバランス作用を有し、第１スイッチング素子Ｑ１−第８スイッチング素子Ｑ８のいずれかに耐圧オーバが発生することを抑制する。同様に第９抵抗Ｒ９−第１６抵抗Ｒ１６は、直流電源２から供給される直流電圧Ｖｄｃを均等に分圧するバランス作用を有し、第９スイッチング素子Ｑ９−第１６スイッチング素子Ｑ１６のいずれかに耐圧オーバが発生することを抑制する。
【００５０】
第１７抵抗Ｒ１７−第２０抵抗Ｒ２０は、第１出力回路１５の両端電圧を均等に分圧するバランス作用を有し、第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０のいずれかに耐圧オーバが発生することを抑制する。同様に第２１抵抗Ｒ２１−第２４抵抗Ｒ２４は、第２出力回路１６の両端電圧を均等に分圧するバランス作用を有し、第２１スイッチング素子Ｑ２１−第２４スイッチング素子Ｑ２４のいずれかに耐圧オーバが発生することを抑制する。
【００５１】
なお、図１０に示したパッケージＰ１内に、図９に示した４つのサーミスタＴ１−Ｔ４を追加してもよい。
【００５２】
図１１は、図７に示した実装例１のパターン配置例１を示す図である。パッケージＰ１の基板には、セラミック基板などを使用することができる。第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４はそれぞれ、ＭＯＳＦＥＴのチップで構成される。本例で使用するチップは、チップの裏面がドレインになり、表面がソースになり、表面にゲート端子が設置される。第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４は、基板上に形成された導電パターン（例えば、銅箔パターン）Ｐｃ上にそれぞれ設置される。各導電パターンＰｃの電位は、設置されているスイッチング素子のドレイン電位となる。
【００５３】
パッケージＰ１の基板上に、第１スイッチング素子Ｑ１−第８スイッチング素子Ｑ８の各チップが基板の長手方向に直列状に配置され、第９スイッチング素子Ｑ９−第１６スイッチング素子Ｑ１６のチップが基板の長手方向に直列状に配置される。第１スイッチング素子Ｑ１−第８スイッチング素子Ｑ８の外側に、第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０の各チップが基板の長手方向に直列状に配置される。第９スイッチング素子Ｑ９−第１６スイッチング素子Ｑ１６の外側に、第２１スイッチング素子Ｑ２１−第２４スイッチング素子Ｑ２４の各チップが基板の長手方向に直列状に配置される。
【００５４】
ドレインが共通している複数のスイッチング素子は、共通の導電パターン上に設置される。ソースとドレインが接続されるスイッチング素子間では、一方のスイッチング素子のチップの表面と、他方のスイッチング素子が設置された導電パターンがボンディングワイヤＢＷで接続される。
【００５５】
ソースとドレインが接続されるスイッチング素子間では、一方のスイッチング素子のチップの表面と、他方のスイッチング素子が設置された導電パターンがボンディングワイヤＢＷで接続される。第２スイッチング素子Ｑ２が設置された導電パターンと、第４スイッチング素子Ｑ４が設置された導電パターン間に、ジャンパ線を用いて第１キャパシタＣ１が接続される。第６スイッチング素子Ｑ６が設置された導電パターンと、第８スイッチング素子Ｑ８が設置された導電パターン間に、ジャンパ線を用いて第２キャパシタＣ２が接続される。第１０スイッチング素子Ｑ１０が設置された導電パターンと、第１２スイッチング素子Ｑ１２が設置された導電パターン間に、ジャンパ線を用いて第３キャパシタＣ３が接続される。第１４スイッチング素子Ｑ１４が設置された導電パターンと、第１６スイッチング素子Ｑ１６が設置された導電パターン間に、ジャンパ線を用いて第４キャパシタＣ４が接続される。
【００５６】
第１スイッチング素子Ｑ１及び第９スイッチング素子Ｑ９が設置された導電パターンと、第５スイッチング素子Ｑ５及び第１３スイッチング素子Ｑ１３が設置された導電パターン間に、ジャンパ線を用いて第５キャパシタＣ５が接続される。第５スイッチング素子Ｑ５及び第１３スイッチング素子Ｑ１３が設置された導電パターンと、第８スイッチング素子Ｑ８及び第１６スイッチング素子Ｑ１６とボンディングワイヤＢＷで接続された導電パターン間に、ジャンパ線を用いて第６キャパシタＣ６が接続される。
【００５７】
なお図面を簡略化するため、図１１では、外部接続用のピンや、ゲート配線を省略して描いている。
【００５８】
図１２は、図７に示した実装例１のパターン配置例２を示す図である。配置例２では、第１フライングキャパシタ回路１１を構成する４つの第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４、第２フライングキャパシタ回路１２を構成する４つの第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８、第３フライングキャパシタ回路１３を構成する４つの第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２、第４フライングキャパシタ回路１４を構成する４つの第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６、第１出力回路１５を構成する４つの第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０、及び第２出力回路１６を構成する４つの第２１スイッチング素子Ｑ２１−第２４スイッチング素子Ｑ２４がそれぞれ、パッケージＰ１の基板上に、２×２のマトリクス状に配置される。各々の、２×２のマトリクス状に配置された４つのスイッチング素子は、Ｕ字状（コの字型）に導電路が形成されるように配置される。
【００５９】
第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４において、２×２のマトリクス状に配置された４つのスイッチング素子で形成される矩形領域の範囲内に、第１キャパシタＣ１−第４キャパシタＣ４がそれぞれ配置される。パターン配置例２では、Ｕ字状（コの字型）に導電路が形成されるため、第１キャパシタＣ１−第４キャパシタＣ４はそれぞれ、矩形領域内において斜め接続で配置される。
【００６０】
なお、２×２のマトリクス状に配置された４つのスイッチング素子が、Ｚ字状に導電路が形成されるように配置されてもよい。その場合、第１キャパシタＣ１−第４キャパシタＣ４はそれぞれ、矩形領域内において縦／横接続で配置される。
【００６１】
図１３は、図１１に示した実装例１のパターン配置例１をディスクリートデバイスで構成する場合のパターン配置例を示す図である。図１４は、図１２に示した実装例１のパターン配置例２をディスクリートデバイスで構成する場合のパターン配置例を示す図である。図１３、図１４に示す例では、基板Ｂ１にアルミ基板を用いている。第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４はそれぞれ、ＭＯＳＦＥＴのディスクリートデバイスで構成される。ディスクリートデバイスは、１つのＭＯＳＦＥＴをパッケージングした半導体デバイスであり、具体的にはＭＯＳＦＥＴのチップを、端子が露出した状態で樹脂で封止することにより生成される。
【００６２】
以上説明したように本実施の形態によれば、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５及び第２出力回路１６を、１つのパッケージＰ１内にモジュール化することにより、電流経路のインピーダンス及びインダクタンスを低減することができる。インピーダンスの低減は、抵抗損失及び発熱の低減に繋がる。インダクタンスの低減は、ノイズとなるサージ電圧の抑制に繋がる。従って、高効率で低ノイズな電力変換装置１を実現できる。またサージ電圧の抑制は、低耐圧のスイッチング素子の採用を可能とし、電力変換装置１の低コスト化、小型化にも寄与する。
【００６３】
第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のチップと、第１キャパシタＣ１−第６キャパシタＣ６を１つのパッケージＰ１にモジュール化する場合（図１１、図１２参照）、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のディスクリートデバイスと、第１キャパシタＣ１−第６キャパシタＣ６を１つの基板に実装する場合（図１３、図１４参照）と比較して、回路面積を大幅に縮小することができる。特に、マルチレベル方式の電力変換装置１ではスイッチング素子の数が多くなるため、その縮小効果が大きくなる。またモジュール化することにより、素子間の配線距離が短くなるため、電流経路のインピーダンス及びインダクタンスを低減することができる。
【００６４】
図１１に示したパターン配置例１は、直列に接続された第１スイッチング素子Ｑ１−第８スイッチング素子Ｑ８、及び直列に接続された第９スイッチング素子Ｑ９−第１６スイッチング素子Ｑ１６の電流経路の最短化を図った構成である。即ち、図７に示した回路図に近いレイアウトの構成である。この構成では、隣接するフライングキャパシタ回路の接続点間の電流経路が最短化され、隣接するフライングキャパシタ回路の接続点と出力回路の接続点間の電流経路も最短化される。
【００６５】
図１２に示したパターン配置例２は、４つのスイッチング素子をＵ字状（コの字型）に導電路が形成されるように配置することにより、第１キャパシタＣ１−第４キャパシタＣ４の各リード線の最短化を図った構成である。
【００６６】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６７】
例えば、パッケージＰ１内に制御回路３０も含めて、インテリジェントパワーモジュール（ＩＰＭ）を作成することも可能である。
【００６８】
なお、実施の形態は、以下の項目によって特定されてもよい。
【００６９】
［項目１］
直列に接続される複数のスイッチング素子（Ｑ１−Ｑ４）と、当該複数のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される複数のスイッチング素子（Ｑ５−Ｑ８）と、当該複数のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される複数のスイッチング素子（Ｑ９−Ｑ１２）と、当該複数のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される複数のスイッチング素子（Ｑ１３−Ｑ１６）と、当該複数のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される複数のスイッチング素子（Ｑ１７−Ｑ２０）を有し、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の一端に前記第１フライングキャパシタ回路（１１）の出力端が接続され、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の他端に前記第２フライングキャパシタ回路（１２）の出力端が接続され、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の中点を出力とする第１出力回路（１５）と、
直列に接続される複数のスイッチング素子（Ｑ２１−Ｑ２４）を有し、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の一端に前記第３フライングキャパシタ回路（１３）の出力端が接続され、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の他端に前記第４フライングキャパシタ回路（１４）の出力端が接続され、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の中点を出力とする第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）、前記第２フライングキャパシタ回路（１２）、前記第３フライングキャパシタ回路（１３）、前記第４フライングキャパシタ回路（１４）、前記第１出力回路（１５）、及び前記第２出力回路（１６）にそれぞれ含まれる複数のスイッチング素子（Ｑ１−Ｑ２４）が、１つのパッケージ（Ｐ１）内に配置されていることを特徴とする電力変換装置（１）。
これによれば、電流経路のインピーダンス及びインダクタンスを低減することができる。
［項目２］
前記パッケージ（Ｐ１）内に、前記第１キャパシタ（Ｃ１）、前記第２キャパシタ（Ｃ２）、前記第３キャパシタ（Ｃ３）、及び前記第４キャパシタ（Ｃ４）がさらに配置されていることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１−Ｃ４）のリード線を短くすることができ、特にインダクタンスを低減することができる。
［項目３］
前記パッケージ（Ｐ１）内の温度を検出するための少なくとも１つの温度検出素子（Ｔ１−Ｔ４）をさらに備え、
前記パッケージ（Ｐ１）内に、前記少なくとも１つの温度検出素子（Ｔ１−Ｔ４）がさらに配置されていることを特徴とする項目１または２に記載の電力変換装置（１）。
これによれば、パッケージ（Ｐ１）内の温度を監視することができ、パッケージ（Ｐ１）内の温度異常を防止することができる。
［項目４］
前記第１フライングキャパシタ回路（１１）、前記第２フライングキャパシタ回路（１２）、前記第３フライングキャパシタ回路（１３）、前記第４フライングキャパシタ回路（１４）、前記第１出力回路（１５）、及び前記第２出力回路（１６）にそれぞれ含まれる複数のスイッチング素子（Ｑ１−Ｑ２４）に、それぞれ並列に接続される複数の抵抗（Ｒ１−Ｒ２４）をさらに備え、
前記パッケージ（Ｐ１）内に、前記複数の抵抗（Ｒ１−Ｒ２４）がさらに配置されていることを特徴とする項目１から３のいずれか１項に記載の電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）の耐圧オーバの発生を抑制することができる。
［項目５］
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続されていることを特徴とする項目１から４のいずれか１項に記載の電力変換装置（１）。
これによれば、５レベルの電圧を出力することができる。
［項目６］
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）が有する複数のスイッチング素子（Ｑ１−Ｑ８）は、前記パッケージ（Ｐ１）内において、直線状に並べて配置され、
前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）が有する複数のスイッチング素子（Ｑ９−Ｑ１６）は、前記パッケージ（Ｐ１）内において、直線状に並べて配置される、
ことを特徴とする項目１から５のいずれか１項に記載の電力変換装置（１）。
これによれば、複数のスイッチング素子（Ｑ１−Ｑ８）と、複数のスイッチング素子（Ｑ９−Ｑ１６）の電流経路を最短化することができる。
［項目７］
前記第１フライングキャパシタ回路（１１）は、電気的に直列に接続される４つのスイッチング素子（Ｑ１−Ｑ４）を有し、当該４つのスイッチング素子（Ｑ１−Ｑ４）は２×２のマトリクス状に配置され、当該４つのスイッチング素子（Ｑ１−Ｑ４）で形成される矩形領域の範囲内に前記第１キャパシタ（Ｃ１）が配置され、
前記第２フライングキャパシタ回路（１２）は、電気的に直列に接続される４つのスイッチング素子（Ｑ５−Ｑ８）を有し、当該４つのスイッチング素子（Ｑ５−Ｑ８）は２×２のマトリクス状に配置され、当該４つのスイッチング素子（Ｑ５−Ｑ８）で形成される矩形領域の範囲内に前記第２キャパシタ（Ｃ２）が配置され、
前記第３フライングキャパシタ回路（１３）は、電気的に直列に接続される４つのスイッチング素子（Ｑ９−Ｑ１２）を有し、当該４つのスイッチング素子（Ｑ９−Ｑ１２）は２×２のマトリクス状に配置され、当該４つのスイッチング素子（Ｑ９−Ｑ１２）で形成される矩形領域の範囲内に前記第３キャパシタ（Ｃ３）が配置され、
前記第４フライングキャパシタ回路（１４）は、電気的に直列に接続される４つのスイッチング素子（Ｑ１３−Ｑ１６）を有し、当該４つのスイッチング素子（Ｑ１３−Ｑ１６）は２×２のマトリクス状に配置され、当該４つのスイッチング素子（Ｑ１３−Ｑ１６）で形成される矩形領域の範囲内に前記第４キャパシタ（Ｃ４）が配置される、
ことを特徴とする項目１から５のいずれか１項に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１−Ｃ４）のリード線を最短化することができる。
［項目８］
前記２×２のマトリクス状に配置された４つのスイッチング素子（Ｑ１−Ｑ４、Ｑ５−Ｑ８、Ｑ９−Ｑ１２、Ｑ１３−Ｑ１６）は、Ｕ字状に導電路が形成さるように配置されることを特徴とする項目１から７のいずれか１項に記載の電力変換装置（１）。
これによれば、電気的に直列に接続された４つのスイッチング素子（Ｑ１−Ｑ４、Ｑ５−Ｑ８、Ｑ９−Ｑ１２、Ｑ１３−Ｑ１６）を、２×２のマトリクス状に配置することができる。
【符号の説明】
【００７０】
１  電力変換装置、  ２  直流電源、  ３  系統、  １０  インバータ回路、  １１  第１フライングキャパシタ回路、  １２  第２フライングキャパシタ回路、  １３  第３フライングキャパシタ回路、  １４  第４フライングキャパシタ回路、  １５  第１出力回路、  １６  第２出力回路、  ２０  フィルタ回路、  ３０  制御回路、  Ｑ１−Ｑ２４  スイッチング素子、  Ｄ１−Ｄ２４  ダイオード、  Ｃ１−Ｃ７  キャパシタ、  Ｌ１−Ｌ２  リアクトル、  Ｐ１  パッケージ、  Ｔ１−Ｔ４  サーミスタ、  Ｒ１−Ｒ２４  抵抗、  Ｐｃ  導電パターン、  ＢＷ  ボンディングワイヤ。
【図１】
2019176639.tif 000003
【図２】
2019176639.tif 000004
【図３】
2019176639.tif 000005
【図４】
2019176639.tif 000006
【図５】
2019176639.tif 000007
【図６】
2019176639.tif 000008
【図７】
2019176639.tif 000009
【図８】
2019176639.tif 000010
【図９】
2019176639.tif 000011
【図１０】
2019176639.tif 000012
【図１１】
2019176639.tif 000013
【図１２】
2019176639.tif 000014
【図１３】
2019176639.tif 000015
【図１４】
2019176639.tif 000016