(57)【要約】【課題】表示パネルの画質の劣化を抑制する。【解決手段】表示ドライバが、パネルインターフェースと、画素回路を駆動する駆動回路部と、内部クロック信号を発生するオシレータと、内部クロック信号に同期してカウント動作を行うカウンタを備えるタイマー回路と、タッチコントローラとを具備する。各フィールドは、表示期間とタッチ検出期間を有している。タッチ検出期間の開始タイミングは、内部クロック信号によって制御される。タイマー回路は、タッチ検出の終了に応じてカウンタにカウント動作を開始させる。パネルインターフェースは、各フィールドにおいてカウンタのカウント値が所定値に到達した場合、次のフィールドにおいて最初にハイレベルに駆動すべきゲート線をハイレベルに駆動するようにゲート制御信号を生成する。【選択図】図２
2019056889.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの複数のゲート線を駆動するゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成回路と、
内部クロック信号を発生するオシレータと、
前記内部クロック信号に同期してカウント動作を行って第１カウント値を出力する第１カウンタを備えるタイマー回路と、
前記表示パネルに対するタッチ検出を行うタッチコントローラ
とを具備し、
各垂直同期期間には複数のフィールドが規定され、
前記複数のフィールドのうちの第１フィールドは、前記表示パネルの前記第１フィールドに選択されるゲート線に接続された画素回路を駆動する第１表示期間と、前記第１表示期間の後、前記タッチ検出を行うタッチ検出期間を有し、
前記複数のフィールドのうちの前記第１フィールドに続く第２フィールドは、前記表示パネルの前記第２フィールドに選択されるゲート線に接続された画素回路を駆動する第２表示期間を有し、
前記第１フィールドの前記タッチ検出期間の開始タイミングが、前記内部クロック信号によって制御され、
前記タイマー回路は、前記タッチコントローラによる前記タッチ検出の終了に応じて前記第１カウンタにカウント動作を開始させるように構成され、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達した場合、前記第２フィールドにおいて最初にハイレベルに駆動すべきゲート線をハイレベルに駆動するように前記ゲート制御信号を生成するように構成された
表示ドライバ。
【請求項２】
請求項１に記載の表示ドライバであって、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達しなかった場合、前記第２フィールドの開始に応答して前記第２フィールドに選択されるゲート線を順次にハイレベルに駆動するように前記ゲート制御信号を生成するように構成された
表示ドライバ。
【請求項３】
請求項１に記載の表示ドライバであって、
前記ゲート制御信号は、前記ゲート線に供給されるゲート駆動信号の波形を制御する多相クロック信号を含み、
前記ゲート駆動信号のそれぞれは、前記多相クロック信号のうちの対応するクロック信号がアサートされるとハイレベルに駆動され、ディアサートされるとローレベルに設定され、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達した場合、前記多相クロック信号のうち、前記第２フィールドにおいて最初にハイレベルに駆動すべきゲート線に対応するクロック信号をアサートする
表示ドライバ。
【請求項４】
請求項１乃至３の何れかに記載の表示ドライバであって、
前記複数のフィールドの開始タイミングが、ホストにおいて生成される水平同期信号によって制御される
表示ドライバ。
【請求項５】
請求項４に記載の表示ドライバであって、
更に、前記水平同期信号に同期して前記複数のフィールドそれぞれの開始タイミングを制御するタイミングジェネレータを具備し、
前記タイミングジェネレータは、前記内部クロック信号に同期してカウント動作を行う第２カウンタを備え、
前記タッチ検出期間の開始タイミングが、前記第２カウンタから出力される第２カウント値によって制御され、
前記タイミングジェネレータは、水平同期期間の開始の指示を前記ホストから受け取ったときの前記第２カウント値に基づいて、前記複数のフィールドそれぞれの開始タイミングを制御するように構成された
表示ドライバ。
【請求項６】
請求項１乃至３のいずれかに記載の表示ドライバであって、
ホストから受け取った画像データに応じて前記表示パネルの画素回路を駆動する駆動回路部
を更に具備する
表示ドライバ。
【請求項７】
請求項４又は５に記載の表示ドライバであって、
前記ホストから受け取った画像データに応じて前記表示パネルの画素回路を駆動する駆動回路部
を更に具備する
表示ドライバ。
【請求項８】
複数のゲート線と複数の画素回路と前記複数のゲート線を駆動するゲートドライバを備える表示パネルと、
表示ドライバ
とを具備し、
前記表示ドライバが、
前記ゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成回路と、
内部クロック信号を発生するオシレータと、
前記内部クロック信号に同期してカウント動作を行って第１カウント値を出力する第１カウンタを備えるタイマー回路と、
前記表示パネルに対するタッチ検出を行うタッチコントローラ
とを備え、
各垂直同期期間には複数のフィールドが規定され、
前記複数のフィールドのうちの第１フィールドは、前記表示パネルの前記第１フィールドに選択されるゲート線に接続された画素回路を駆動する第１表示期間と、前記第１表示期間の後、前記タッチ検出を行うタッチ検出期間を有し、
前記複数のフィールドのうちの前記第１フィールドに続く第２フィールドは、前記表示パネルの前記第２フィールドに選択されるゲート線に接続された画素回路を駆動する第２表示期間を有し、
前記第１フィールドの前記タッチ検出期間の開始タイミングが、前記内部クロック信号によって制御され、
前記タイマー回路は、前記タッチコントローラによる前記タッチ検出の終了に応じて前記第１カウンタにカウント動作を開始させるように構成され、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達した場合、前記第２フィールドにおいて最初にハイレベルに駆動すべきゲート線をハイレベルに駆動するように前記ゲート制御信号を生成するように構成された
表示装置。
【請求項９】
請求項８に記載の表示装置であって、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達しなかった場合、前記第２フィールドの開始に応答して前記第２フィールドに選択されるゲート線を順次にハイレベルに駆動するように前記ゲート制御信号を生成するように構成された
表示装置。
【請求項１０】
請求項８に記載の表示装置であって、
前記ゲート制御信号は、前記ゲート線に供給されるゲート駆動信号の波形を制御する多相クロック信号を含み、
前記ゲート駆動信号のそれぞれは、前記多相クロック信号のうちの対応するクロック信号がアサートされるとハイレベルに駆動され、ディアサートされるとローレベルに設定され、
前記ゲート制御信号生成回路は、前記第１フィールドにおいて前記第１カウント値が所定値に到達した場合、前記多相クロック信号のうち、前記第２フィールドにおいて最初にハイレベルに駆動すべきゲート線に対応するクロック信号をアサートする
表示装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の表示装置であって、
前記複数のフィールドの開始タイミングが、ホストにおいて生成される水平同期信号によって制御される
表示装置。
【請求項１２】
請求項１１に記載の表示装置であって、
前記表示ドライバが、更に、前記水平同期信号に同期して前記複数のフィールドそれぞれの開始タイミングを制御するタイミングジェネレータを備えており、
前記タイミングジェネレータは、前記内部クロック信号に同期してカウント動作を行う第２カウンタを備え、
前記タッチ検出期間の開始タイミングが、前記第２カウンタから出力される第２カウント値によって制御され、
前記タイミングジェネレータは、水平同期期間の開始の指示を前記ホストから受け取ったときの前記第２カウント値に基づいて、前記複数のフィールドそれぞれの開始タイミングを制御するように構成された
表示装置。
【請求項１３】
請求項８乃至１０のいずれかに記載の表示装置であって、
更に、ホストから受け取った画像データに応じて前記表示パネルの画素回路を駆動する駆動回路部
を具備する
表示装置。
【請求項１４】
表示パネルの複数のゲート線を駆動するゲートドライバを制御するゲート制御信号を生成するステップと、
内部クロック信号を発生するステップと、
前記内部クロック信号に同期してカウント動作を行って第１カウント値を出力するステップと、
前記表示パネルに対するタッチ検出を行うステップ
とを含み、
各垂直同期期間には複数のフィールドが規定され、
前記複数のフィールドのうちの第１フィールドは、前記表示パネルの前記第１フィールドに選択されるゲート線に接続された画素回路を駆動する第１表示期間と、前記第１表示期間の後、前記タッチ検出を行うタッチ検出期間を有し、
前記複数のフィールドのうちの前記第１フィールドに続く第２フィールドは、前記表示パネルの前記第２フィールドに選択されるゲート線に接続された画素回路を駆動する第２表示期間を有し、
前記第１フィールドの前記タッチ検出期間の開始タイミングが、前記内部クロック信号によって制御され、
前記カウント動作が、前記タッチ検出の終了に応じて開始され、
前記第１フィールドにおいて前記第１カウント値が所定値に到達した場合、前記第２フィールドにおいて最初にハイレベルに駆動すべきゲート線をハイレベルに駆動するように前記ゲート制御信号が生成される
表示パネルの駆動方法。
【請求項１５】
請求項１４に記載の表示パネルの駆動方法であって、
前記第１フィールドにおいて前記第１カウント値が所定値に到達しなかった場合、前記第２フィールドの開始に応答して前記第２フィールドに選択されるゲート線を順次にハイレベルに駆動するように前記ゲート制御信号が生成される
表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
表示ドライバ、表示装置及び表示パネルの駆動方法に関する。
【背景技術】
【０００２】
表示パネルへのユーザの指等の導電体への接触を検知するタッチ検出を行うように構成された表示装置では、表示動作とタッチ検出とを時分割で行う構成を採用することがある。このような構成は、特に、タッチ検出に用いられる電極（以下、「タッチ検出電極」ということがある）が組み込まれた表示パネルが用いられる場合にしばしば採用される。
【０００３】
表示動作とタッチ検出とを時分割で行う表示装置では、各垂直同期期間に複数のフィールドが設けられ、各フィールドに表示期間とタッチ検出期間とが設けられることがある。表示期間では、表示パネルに画像を表示するための表示動作、即ち、表示パネルの各画素回路を駆動する動作が行われる。タッチ検出期間では、タッチ検出が行われる。ただし、各垂直同期期間の最後のフィールドには、タッチ検出期間が設けられないこともある。
【０００４】
表示装置は、一般に、アプリケーションプロセッサ等のホストから垂直同期期間の開始タイミング及び水平同期期間の開始タイミングが指示され、各フィールドの開始タイミングは、ホストから指示された水平同期期間の開始タイミングに同期して決定される。一方で、各フィールドにおける各表示期間の開始タイミング及びタッチ検出期間の開始タイミングは、表示ドライバ及びタッチコントローラの側で決定可能である。例えば、タッチコントローラ内蔵表示ドライバが表示装置に用いられる場合には、タッチコントローラ内蔵表示ドライバに集積化されたオシレータにより発生された内部クロック信号をカウントすることで、各フィールドにおける各表示期間の開始タイミング及びタッチ検出の開始タイミングを決めてもよい。
【０００５】
このような構成の表示装置においては、ホストにおける水平同期信号の周波数のバラツキ、又は、表示ドライバ及びタッチコントローラの側の内部クロック信号の周波数のバラツキが、表示パネルの画質に影響し得る。
【発明の概要】
【０００６】
一実施形態では、表示ドライバが、表示パネルの複数のゲート線を駆動するゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成回路と、内部クロック信号を発生するオシレータと、内部クロック信号に同期してカウント動作を行って第１カウント値を出力する第１カウンタを備えるタイマー回路と、表示パネルに対するタッチ検出を行うタッチコントローラとを具備する。各垂直同期期間には複数のフィールドが規定される。複数のフィールドのうちの第１フィールドは、表示パネルの第１フィールドに選択されるゲート線に接続された画素回路を駆動する第１表示期間と、第１表示期間の後、タッチ検出を行うタッチ検出期間を有している。第１フィールドに続く第２フィールドは、表示パネルの第２フィールドに選択されるゲート線に接続された画素回路を駆動する第２表示期間を有している。第１フィールドのタッチ検出期間の開始タイミングは、内部クロック信号によって制御される。タイマー回路は、タッチコントローラによるタッチ検出の終了に応じて第１カウンタにカウント動作を開始させるように構成される。ゲート制御信号生成回路は、第１フィールドにおいて第１カウント値が所定値に到達した場合、第２フィールドにおいて最初にハイレベルに駆動すべきゲート線をハイレベルに駆動するようにゲート制御信号を生成するように構成されている。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における表示装置の構成を示すブロック図である。
【図２】一実施形態における表示ドライバの構成を示すブロック図である。
【図３】表示動作とタッチ検出とを時分割で行う場合の表示装置の動作の一例を示すタイミングチャートである。
【図４】各ゲート線に供給されるゲート線駆動信号の波形とゲーティッドシフトクロックを構成する８相クロック信号の波形との関係を示すタイミングチャートである。
【図５】ホストにおいて水平同期信号の周波数がバラツキによって低くなった場合の表示装置の動作を示すタイミングチャートである。
【図６】一実施形態のゲーティッドシフトクロック生成回路の構成を示すブロック図である。
【図７】一実施形態の表示装置の動作を示すタイミングチャートである。
【図８】一実施形態の表示装置の動作を示すタイミングチャートである。
【図９】一実施形態におけるタッチ検出が完了するタイミングの設定を説明する図である。
【発明を実施するための形態】
【０００８】
以下では、添付図面を参照しながら、一実施形態の表示装置について説明する。なお、図面において、同一又は類似の構成要素は、同一又は対応する参照番号で参照されることがある。
【０００９】
図１に示す一実施形態では、表示装置１０が、表示パネル１とタッチコントローラ内蔵表示ドライバ２（以下、単に、「表示ドライバ２」と表記する。）とを備えており、ホスト３から受け取った画像データ１１に対応する画像を表示パネル１に表示するように構成されている。表示パネル１としては、例えば、液晶表示パネルやＯＬＥＤ（organic light emitting diode）表示パネルが使用され得る。
【００１０】
表示装置１０の動作は、ホスト３から供給される制御データ１２によって制御される。一実施形態では、制御データ１２がＶＳＹＮＣパケット及びＨＳＹＮＣパケットを含んでおり、表示装置１０の動作タイミングが、ＶＳＹＮＣパケット及びＨＳＹＮＣパケットを用いて制御されてもよい。ここで、ＶＳＹＮＣパケットは、垂直同期期間の開始タイミングを指示するパケットであり、ホスト３において生成される垂直同期信号に同期して生成される。また、ＨＳＹＮＣパケットは、水平同期期間の開始タイミングを指示するパケットであり、ホスト３において生成される水平同期信号に同期して生成される。なお、垂直同期期間の開始タイミング及び水平同期期間の開始タイミングの指示は、ＶＳＹＮＣパケット及びＨＳＹＮＣパケットを表示ドライバ２に供給する代わりに、垂直同期信号及び水平同期信号をホスト３から表示ドライバ２に供給することで行ってもよい。
【００１１】
表示パネル１は、表示領域４とＧＩＰ回路５とを備えている。
【００１２】
表示領域４には、複数のソース線（信号線）６及び複数のゲート線（走査線）７が設けられており、ソース線６とゲート線７とが交差する位置に画素回路８が設けられている。各画素回路８は、対応するソース線６及びゲート線７に接続されている。画像が表示される場合、ゲート線７が順次に選択され、選択されたゲート線７に接続された画素回路８に、画像データ１１に記述された階調値に応じて生成された駆動電圧がソース線６を介して書き込まれる。あるゲート線７がハイレベルに駆動されると、該ゲート線７に接続された画素回路８が、ソース線６を介して駆動電圧を書き込み可能な状態になる。その後、該ゲート線７がローレベルに設定されたときにソース線６に印加されている駆動電圧が、画素回路８に書き込まれる。以下においては、各ゲート線７に接続された画素回路８を、一ラインの画素回路８と記載することがある。
【００１３】
表示領域４には、更に、タッチ検出電極９が設けられる。表示ドライバ２は、タッチ検出電極９を用いてタッチ検出を行い、タッチ検出の結果を示すタッチ検出データ１４をホスト３に送信する。タッチ検出データ１４は、例えば、表示パネル１に導電体が接触した位置を示すように生成される。タッチ検出は、自己容量方式、相互容量方式のいずれで行ってもよい。自己容量方式によるタッチ検出が行われる場合、表示ドライバ２は、タッチ検出電極のそれぞれの自己容量を検出し、検出された自己容量に基づいてタッチ検出を行う。一方、相互容量方式によるタッチ検出が行われる場合、表示パネル１に駆動電極が設けられ、表示ドライバ２は、駆動電極とタッチ検出電極との間に形成される相互容量を検出し、検出された相互容量に基づいてタッチ検出を行う。なお、表示パネル１とは別に、タッチ検出電極が形成されたタッチパネルが用意され、該タッチパネルが表示パネル１に重ねられてもよい。
【００１４】
ＧＩＰ回路５は、表示ドライバ２から受け取ったゲート制御信号１３に応じて表示領域４に設けられたゲート線７にゲート駆動信号を供給するゲートドライバとして動作する。ゲート制御信号１３は、ＧＩＰ回路５から各ゲート線７に供給されるゲート駆動信号のタイミングを制御する一群の信号であり、本実施形態では、ゲーティッドシフトクロック（Gated Shift Clocks (GSCs)）を含んでいる。ゲーティッドシフトクロックは、各ゲート線７に供給されるゲート駆動信号をハイレベルにするタイミング及びローレベルにするタイミングを制御する一連の多相クロック信号である。
【００１５】
図２に示す一実施形態の表示ドライバ２では、表示ドライバ２が、タッチコントローラ２１と、システムインターフェース２２と、メモリ２３と、ソースドライバ２４と、パネルインターフェース２５と、オシレータ２６と、タイミングジェネレータ２７と、レジスタ２８とを備えている。一実施形態では、タッチコントローラ２１、システムインターフェース２２、メモリ２３、ソースドライバ２４、パネルインターフェース２５、オシレータ２６、タイミングジェネレータ２７及びレジスタ２８が同一チップにモノリシックに集積化されてもよい。他の実施形態では、タッチコントローラ２１は、別のチップに集積化されてもよい。
【００１６】
タッチコントローラ２１は、表示パネル１に設けられたタッチ検出電極９の静電容量、具体的には、タッチ検出電極９の自己容量、及び／又は、駆動電極とタッチ検出電極との間に形成される相互容量に基づいてタッチ検出を行い、タッチ検出データ１４を生成する。
【００１７】
システムインターフェース２２は、ホスト３と通信し、表示ドライバ２の制御に用いられる様々なデータをホスト３と交換する。具体的には、システムインターフェース２２は、ホスト３から画像データ１１を受け取り、受け取った画像データ１１をメモリ２３に転送する。また、システムインターフェース２２は、ホスト３から様々な制御データ１２を受け取る。制御データ１２は、表示ドライバ２を制御するためのコマンドや、レジスタ２８に保持すべきレジスタ値を含んでいてもよい。
【００１８】
メモリ２３は、システムインターフェース２２から画像データ１１を受け取って一時的に格納する。メモリ２３に格納された画像データ１１は、適宜のタイミングで読み出されてソースドライバ２４に供給される。
【００１９】
ソースドライバ２４は、メモリ２３から受け取った画像データ１１に応じて表示パネル１の表示領域４のソース線６を駆動する駆動回路部として動作する。詳細には、ソースドライバ２４は、メモリ２３から受け取った画像データ１１に対してデジタル−アナログ変換を行い、各ソース線６に供給すべき駆動電圧を生成する。生成された駆動電圧は、ソース線６を介して表示領域４の各画素回路８に供給され、これにより、表示パネル１の各画素回路８が駆動される。
【００２０】
パネルインターフェース２５は、タイミングジェネレータ２７による制御の下でゲート制御信号１３を生成するゲート制御信号生成回路として動作し、生成したゲート制御信号１３を表示パネル１のＧＩＰ回路５に供給する。上述のように、ゲート制御信号１３は、ゲーティッドシフトクロックを含んでいる。ゲート制御信号生成回路は、パネルインターフェース２５とは別に設けられてもよく、この場合、生成されたゲート制御信号は、直接表示パネル１に供給される、又はパネルインターフェース２５を介して表示パネル１に供給されることができる。
【００２１】
オシレータ２６は、内部クロック信号ＣＬＫ＿ＩＮＴを発生する。図２には、内部クロック信号ＣＬＫ＿ＩＮＴが、タッチコントローラ２１及びタイミングジェネレータ２７に供給される構成が図示されているが、内部クロック信号ＣＬＫ＿ＩＮＴは他の回路に供給されてもよい。
【００２２】
タイミングジェネレータ２７は、ホスト３から受け取った制御データ１２に応じてメモリ２３、ソースドライバ２４及びパネルインターフェース２５のタイミング制御を行う。例えば、タイミングジェネレータ２７は、各垂直同期期間における各フィールドの開始タイミング、並びに、各フィールドにおける表示期間及びタッチ検出期間の開始タイミングを制御する。
【００２３】
レジスタ２８は、表示ドライバ２の制御に用いられるコマンドやレジスタ値を保持する。ホスト３から受け取った制御データ１２に含まれるコマンドやレジスタ値は、レジスタ２８に格納される。
【００２４】
本実施形態の表示装置１０は、表示動作とタッチ検出とを時分割で行うように構成されている。具体的には、各垂直同期期間に複数のフィールドが設けられ、各フィールドに表示期間とタッチ検出期間とが設けられる。表示期間では、表示パネル１の表示領域４に画像を表示するための表示動作、即ち、表示パネル１の各画素回路８を駆動する動作が行われる。タッチ検出期間では、タッチコントローラ２１によりタッチ検出が行われる。ただし、各垂直同期期間の最後のフィールドには、タッチ検出期間が設けられなくてもよい。
【００２５】
図３は、表示装置１０の動作の一例を示し、“Ｅｘｔ＿ＶＳＹＮＣ”は、ホスト３において生成される垂直同期信号を示しており、“Ｅｘｔ＿ＨＳＹＮＣ”は、ホスト３において生成される水平同期信号を示している。垂直同期信号Ｅｘｔ＿ＶＳＹＮＣは、垂直同期期間を規定し、水平同期信号Ｅｘｔ＿ＨＳＹＮＣは、水平同期期間を規定する。
【００２６】
各フィールドの開始タイミングは、ホスト３において生成される垂直同期信号Ｅｘｔ＿ＶＳＹＮＣ及び水平同期信号Ｅｘｔ＿ＨＳＹＮＣにより制御される。具体的には、垂直同期信号Ｅｘｔ＿ＶＳＹＮＣがアサートされると、ＶＳＹＮＣパケットが表示ドライバ２に送られ、その後、一定の遅延時間が経過した後、第１フィールドが開始される。この遅延時間は、図３において、“表示開始ディレイ”として図示されている。表示開始ディレイは、垂直同期信号Ｅｘｔ＿ＶＳＹＮＣがアサートされた後で水平同期信号Ｅｘｔ＿ＨＳＹＮＣがアサートされる回数で規定される。図３の動作においては、第１フィールドは、垂直同期信号Ｅｘｔ＿ＶＳＹＮＣがアサートされた後、水平同期信号Ｅｘｔ＿ＨＳＹＮＣが４回アサートされたときに開始される。表示ドライバ２は、ＶＳＹＮＣパケットを受け取った後で受け取ったＨＳＹＮＣパケットの数により、水平同期信号Ｅｘｔ＿ＨＳＹＮＣがアサートされる回数を認識可能である。第２フィールドは、第１フィールドが開始された後、水平同期信号Ｅｘｔ＿ＨＳＹＮＣが所定の回数だけアサートされたときに開始される。第３フィールド以降のフィールドについても、直前のフィールドが開始された後、所定の回数だけ水平同期信号Ｅｘｔ＿ＨＳＹＮＣがアサートされたときに開始される。
【００２７】
第１フィールドは、ポーチ期間と表示期間とダミー期間とタッチ検出期間とを有している。ポーチ期間は、第１フィールドの先頭に位置しており、続く表示期間における画素回路８の駆動のための準備に用いられる。表示期間においては、各ラインの画素回路８に順次に駆動電圧が書き込まれる。ダミー期間は、表示期間からタッチ検出期間に移行する待ち時間である。タッチ検出期間には、タッチコントローラ２１によってタッチ検出が行われる。なお、ダミー期間は省略可能である。
【００２８】
第１フィールドにおける表示期間、ダミー期間及びタッチ検出期間の開始タイミングは、オシレータ２６によって生成される内部クロック信号ＣＬＫ＿ＩＮＴによって制御される。具体的には、タイミングジェネレータ２７には内部クロック信号ＣＬＫ＿ＩＮＴのクロックパルスをカウントするカウンタ２７ａが設けられ、カウンタ２７ａから出力されるカウント値により、表示期間、ダミー期間及びタッチ検出期間の開始タイミングが制御される。
【００２９】
第２フィールドは、準備期間と表示期間とダミー期間とタッチ検出期間とを有している。ただし、ダミー期間とタッチ検出期間とは図３には図示されていない。準備期間は、第２フィールドの先頭に位置しており、続く表示期間における画素回路８の駆動のための準備に用いられる。表示期間においては、各ラインの画素回路８に順次に駆動電圧が書き込まれる。ダミー期間は、表示期間からタッチ検出期間に移行する待ち時間である。タッチ検出期間には、タッチコントローラ２１によってタッチ検出が行われる。図示されないが、第２フィールドに続くフィールドも、第２フィールドと同じ構成を有している。
【００３０】
各フィールドにおいては、各ゲート線７に供給されるゲート線駆動信号が、順次にハイレベルに駆動される。本実施形態では、各ゲート線７に供給されるゲート線駆動信号の波形がゲーティッドシフトクロックによって制御される。本実施形態では、ゲーティッドシフトクロックが、８相クロック信号Φ１〜Φ８を含んでいる。
【００３１】
図４のタイミングチャートにおいて、“Ｇ１”は、各垂直同期期間において最初に駆動されるゲート線７に供給されるゲート線駆動信号の波形を示しており、“Ｇ２”は、各垂直同期期間において２番目に駆動されるゲート線７に供給されるゲート線駆動信号の波形を示している。以下同様に、“Ｇｉ”は、各垂直同期期間においてｉ番目に駆動されるゲート線７に供給されるゲート線駆動信号の波形を示している。以下では、各垂直同期期間においてｉ番目に駆動されるゲート線７を、単に、ｉ番目のゲート線７と記載することがある。
【００３２】
８相クロック信号Φ１〜Φ８は、各ゲート線７に供給されるゲート線駆動信号がハイレベルに駆動されるタイミング及びローレベルに設定されるタイミングを制御するために循環的に使用される。具体的には、ｉ番目のゲート線７に供給されるゲート線駆動信号Ｇｉは、クロック信号ΦＲｉが（Ｑｉ＋１）回目にアサートされたときに、ハイレベルに駆動され、クロック信号ΦＲｉが（Ｑｉ＋１）回目にディアサートされたときに、ローレベルに設定される。ここで、Ｑｉは、ｉを８で割ったときの商であり、Ｒｉは余りである。
【００３３】
例えば、ゲート線駆動信号Ｇ１は、各垂直同期期間において最初にクロック信号Φ１がアサートされたときに（図４では、ハイレベルに設定されたときに）ハイレベルに駆動され、ディアサートされたときに（図４では、ローレベルに設定されたときに）ローレベルに設定される。同様に、ゲート線駆動信号Ｇ２は、各垂直同期期間において最初にクロック信号Φ２がアサートされたときにハイレベルに駆動され、ディアサートされたときにローレベルに設定される。ゲート線駆動信号Ｇ３〜Ｇ８についても同様である。
【００３４】
また、ゲート線駆動信号Ｇ９は、各垂直同期期間において２回目にクロック信号Φ１がアサートされたときにハイレベルに駆動され、ディアサートされたときにローレベルに設定される。また、ゲート線駆動信号Ｇ１０は、各垂直同期期間において２回目にクロック信号Φ２がアサートされたときにハイレベルに駆動され、ディアサートされたときにローレベルに設定される。他のゲート線駆動信号についても同様である。
【００３５】
なお、ゲーティッドシフトクロックを構成する多相クロック信号の数は、８には限られず、２以上の任意の数であってもよい。この場合も、多相クロック信号が、ゲート線駆動信号の波形を制御するために循環的に使用される。例えば、ｍ相クロック信号Φ１〜Φｍが用いられる場合、ｉ番目のゲート線７に供給されるゲート線駆動信号Ｇｉは、クロック信号ΦＲｉが（Ｑｉ＋１）回目にアサートされたときにハイレベルに駆動され、クロック信号ΦＲｉが（Ｑｉ＋１）回目にディアサートされたときにローレベルに設定される。ここで、Ｑｉは、ｉをｍで割ったときの商であり、Ｒｉは余りである。
【００３６】
図３の動作では、各フィールドにおけるタッチ検出期間の長さは、ホスト３において生成される水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数、及び、オシレータ２６が発生する内部クロック信号ＣＬＫ＿ＩＮＴの周波数に依存する。これは、タッチ検出期間の開始タイミングが内部クロック信号ＣＬＫ＿ＩＮＴに同期して発生される一方で、次のフィールドの開始タイミングがホスト３において生成される水平同期信号Ｅｘｔ＿ＨＳＹＮＣに同期しているからである。
【００３７】
例えば、図５に示されているように、ホスト３において生成される水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が低くなると、第２フィールドの開始タイミングが遅れるので、第１フィールドにおけるタッチ検出期間が長くなる。また、表示ドライバ２のオシレータ２６によって生成される内部クロック信号ＣＬＫ＿ＩＮＴの周波数がバラツキによって高くなった場合も、タッチ検出期間の開始タイミングが早まるので、タッチ検出期間が長くなる。
【００３８】
このタッチ検出期間中、全てのゲート線７がローレベルに設定され、各画素回路８の保持容量から電荷が少しずつ失われる“電荷抜け”が発生するため、その期間の長さによっては、表示パネル１に表示される画像の画質に影響が生じ得る。電荷抜けの進行は、表示パネル１を観察するユーザには、ゲート線７に平行な方向に延伸する横スジとして認識され得る。
【００３９】
図５の例では、クロック信号Φ８がディアサートされた後、クロック信号Φ１がアサートされるまでの時間ｔＩＮＴ２の間、全てのゲート線７はローレベルに設定される。水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が低い図５の動作においては、時間ｔＩＮＴ２が長くなり、電荷抜けが進行する。オシレータ２６が生成する内部クロック信号ＣＬＫ＿ＩＮＴの周波数が高くなった場合も同様の現象が生じ得る。
【００４０】
一実施形態では、表示画質への影響を抑制すべく、全てのゲート線７がローレベルに設定される期間が過剰に長くなることを防ぐようにゲート制御信号１３が生成される。ゲート制御信は、ゲーティッドシフトクロックを含むことができる。
【００４１】
図６に示すゲーティッドシフトクロック生成回路３０は、シードクロック生成回路３１と、タイマー回路３２とを備えている。シードクロック生成回路３１は、クロック信号Φｉの元（seed）となるクロック信号Φｉ＿ＳＥＥＤを生成する。シードクロック生成回路３１は、各フィールドが開始されると、オシレータ２６によって生成される内部クロック信号ＣＬＫ＿ＩＮＴをカウントし、カウント値が予め決められた値になった場合にクロック信号Φｉ＿ＳＥＥＤをアサートし又はディアサートすることでクロック信号Φｉ＿ＳＥＥＤを生成する。
【００４２】
タイマー回路３２は、タッチ検出期間においてタッチ検出が完了すると、内部クロック信号ＣＬＫ＿ＩＮＴに同期したカウント動作を開始し、カウント値が所定値に到達したときにクロック信号Φｉを強制的にアサートするように構成されている。
【００４３】
タイマー回路３２は、カウンタ３３と、比較器３４と、インバータ３５と、ＡＮＤゲート３６と、出力段３７とを備えている。
【００４４】
カウンタ３３は、内部クロック信号ＣＬＫ＿ＩＮＴに同期してカウント動作を行う。カウンタ３３のクロック端子には、内部クロック信号ＣＬＫ＿ＩＮＴが供給され、リセット端子にはタッチ検出終了パルスが供給され、イネーブル端子には、インバータ３５の出力信号が供給される。ここで、タッチ検出終了パルスとは、タッチ検出期間においてタッチ検出が完了したときにタッチコントローラ２１からカウンタ３３に供給されるパルスである。
【００４５】
比較器３４は、カウンタ３３から出力されるカウント値をレジスタ２８に格納された所定のレジスタ値と比較する。比較器３４は、該カウント値が該レジスタ値に到達したときに出力信号をアサートする。
【００４６】
インバータ３５は、比較器３４の出力信号を反転した出力信号を生成する。インバータ３５の出力信号は、カウンタ３３のイネーブル端子に供給される。
【００４７】
ＡＮＤゲート３６は、比較器３４の出力信号とタイマー機能イネーブル信号の論理積の値の出力信号を出力する。ここで、タイマー機能イネーブル信号とは、タイマー回路３２の動作を許可し、又は、停止するための信号である。タイマー機能イネーブル信号がアサートされると、タイマー回路３２の動作が許可される。タイマー機能イネーブル信号がディアサートされると、ＡＮＤゲート３６の出力信号は常にディアサートされ、タイマー回路３２の動作が無効化される。
【００４８】
出力段３７は、シードクロック生成回路３１から受け取ったクロック信号Φｉ＿ＳＥＥＤとＡＮＤゲート３６から受け取った出力信号とを合成してクロック信号Φｉを生成する。一実施形態では、出力段３７としてＯＲゲートを用いてもよい。
【００４９】
ゲーティッドシフトクロック生成回路３０は、下記のように動作する。ただし、タイマー機能イネーブル信号がアサートされ、タイマー回路３２の動作が許可されているものとする。
【００５０】
各フィールドが開始されると、シードクロック生成回路３１によりクロック信号Φｉ＿ＳＥＥＤが生成される。このとき、タイマー回路３２のカウンタ３３は動作せず、比較器３４及びＡＮＤゲート３６の出力信号がディアサートされる。出力段３７は、クロック信号Φｉ＿ＳＥＥＤをそのままクロック信号Φｉとして出力する。この動作は、タッチ検出期間におけるタッチ検出が完了するまで継続される。
【００５１】
タッチ検出期間におけるタッチ検出が完了すると、タッチコントローラ２１からカウンタ３３にタッチ検出終了パルスが供給される。カウンタ３３は、タッチ検出終了パルスを受け取るとカウンタ値をリセットし、更に、内部クロック信号ＣＬＫ＿ＩＮＴに同期してカウント動作を開始する。
【００５２】
比較器３４は、カウンタ３３のカウント値とレジスタ値とを比較し、カウント値がレジスタ値に到達すると、出力信号をアサートする。比較器３４の出力信号がアサートされると、ＡＮＤゲート３６の出力信号がアサートされ、更に、出力段３７から出力されるクロック信号Φｉがアサートされる。
【００５３】
並行して、インバータ３５の出力信号がディアサートされ、カウンタ３３は、カウント動作を停止する。以後、クロック信号Φｉがアサートされた状態が維持されることになる。
【００５４】
上記の動作では、タッチ検出期間におけるタッチ検出が完了した後、カウンタ３３のカウント値がレジスタ値に到達するまでにクロック信号Φｉ＿ＳＥＥＤがアサートされる場合には、クロック信号Φｉ＿ＳＥＥＤがそのままクロック信号Φｉとして出力される。一方、クロック信号Φｉ＿ＳＥＥＤがアサートされるより早くカウンタ３３のカウント値がレジスタ値に到達した場合には、クロック信号Φｉが強制的にアサートされる。このため、タッチ検出が完了した後、クロック信号Φｉがアサートされるまでの時間の最大値を制限することができる。クロック信号Φｉがアサートされると対応するゲート駆動信号がハイレベルに駆動されるので、全てのゲート線７がローレベルに設定される時間が過剰に長くなることを防ぐことができる。これは、画質に影響を及ぼし得る電荷抜けを抑制するために有効である。
【００５５】
図７及び図８は、パネルインターフェース２５が図６の構成のゲーティッドシフトクロック生成回路３０を備えている場合の表示装置１０の動作を示すタイミングチャートである。ここで、図７は表示装置１０が通常動作を行っている場合、図８はホスト３において水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が低下した場合を示す。
【００５６】
第１フィールドが開始されると、ポーチ期間において続く表示期間における画素回路８の駆動のための準備が行われ、表示期間において、各ラインの画素回路８に順次に駆動電圧が書き込まれる。その後、ダミー期間が終了すると、タッチ検出期間が開始される。
【００５７】
タッチ検出が完了すると、タイマー回路３２のカウンタ３３のカウント動作が開始される。図７に図示されているように、表示装置１０が通常動作を行っている場合には、タッチ検出が完了した後、カウンタ３３のカウント値がレジスタ値に到達するまでに第２フィールドが開始される。第２フィールドが開始されると、ゲーティッドシフトクロックのクロック信号Φ１〜Φ８が、順次にアサートされる。
【００５８】
一方、図８に示すように、水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が低下した場合、第２フィールドの開始タイミングが遅れる。しかしながら、この場合には、第２フィールドが開始されるまでにクロック信号Φ１を生成するゲーティッドシフトクロック生成回路３０においてカウンタ３３のカウント値がレジスタ値に到達し、ゲーティッドシフトクロックのクロック信号Φ１がアサートされる。ここで、クロック信号Φ１は、第２フィールドにおいて最初にハイレベルに駆動されるべきゲート線７に供給されるゲート駆動信号の波形の生成に用いられるので、該ゲート線７は、カウンタ３３のカウント値がレジスタ値に到達したことに応答してハイレベルに駆動されることになる。その後、クロック信号Φ２〜Φ８も順次にアサートされる。これよれば、クロック信号Φ８がディアサートされた後、クロック信号Φ１がアサートされるまでの時間ｔＩＮＴ３が短縮される。
【００５９】
以上のいずれの動作においても、 上述した“電荷抜け”を効果的に抑制できる。
【００６０】
加えて、本実施形態によれば、タッチ検出が完了するタイミングの設定範囲を拡大することができる。タッチ検出には、一定の時間が必要であることから、タッチ検出が完了するタイミングは、水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が高くなり、又は、内部クロック信号ＣＬＫ＿ＩＮＴの周波数が低くなっても、タッチ検出に必要な時間が確保できるように設定される。一方で、表示画質の観点からは、タッチ検出が完了するタイミングが過剰に遅くなることは避ける必要がある。
【００６１】
図９（Ａ）に示されているように、タイマー回路３２を無効にした場合には、タッチ検出の完了タイミングをある程度早める必要がある。
【００６２】
一方、タイマー回路３２を動作させた場合では、図９（Ｂ）に示されているように、タッチ検出が完了した後、次にゲート線７がハイレベルに駆動されるまでの時間の長さを一定以下に抑制できるので、タッチ検出の完了タイミングを遅く設定することが許容される。
【００６３】
なお、上記の実施形態において、表示期間、ダミー期間及びタッチ検出期間の開始タイミングの制御に用いられるカウンタ２７ａのカウント値を用いて、第２フィールド及びそれ以降のフィールドの開始タイミングが過剰に早くなることを防いでもよい。
【００６４】
より具体的には、各フィールドが開始された後、各フィールドの長さに対応する所定数の水平同期期間の開始の指示（例えば、ＨＳＹＮＣパケット）をホスト３から受け取ったときに、タイミングジェネレータ２７は、カウンタ２７ａのカウント値を参照する。タイミングジェネレータ２７は、参照されたカウンタ２７ａのカウンタ値が所定の設定値以上である場合、次のフィールドを開始させるように表示ドライバ２の各回路を制御する。一方、参照されたカウンタ２７ａのカウンタ値が該設定値より小さい場合、次フィールドは開始されない。この場合、ホスト３から次の水平同期期間の開始の指示を受け取ったときに、タイミングジェネレータ２７は、カウンタ２７ａのカウント値を再度参照する。以後、水平同期期間の開始の指示を受け取ったときのカウント値が所定の設定値以上になるまで、同様の動作が繰り返される。
【００６５】
ホスト３において生成される水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が高くなると、各フィールドの開始タイミングが早くなり、タッチ検出が完了する前にタッチ検出期間が終了する事態が生じ得る。また、内部クロック信号ＣＬＫ＿ＩＮＴの周波数が低くなると、タッチ検出期間の開始タイミングが遅くなり、この場合も、タッチ検出が完了する前にタッチ検出期間が終了し得る。しかしながら、上述した各実施形態によれば、適切な長さのタッチ検出期間を提供することができる。
【００６６】
また、上述の実施形態では、水平同期信号Ｅｘｔ＿ＨＳＹＮＣの周波数が低下した場合に、タッチ検出の完了の後にクロック信号Φ１〜Φ８がアサートされるタイミングが相対的に早められる。このことを利用して、タッチ検出の完了の後に引き続いて行われる表示動作を開始するタイミングを早めてもよい。
【００６７】
本発明は、上述した実施形態に限定されず、種々の変更と共に実施され得ることは、当業者には理解されよう。
【符号の説明】
【００６８】
１０      ：表示装置
１        ：表示パネル
２        ：タッチコントローラ内蔵表示ドライバ
３        ：ホスト
４        ：表示領域
５        ：ＧＩＰ回路
６        ：ソース線
７        ：ゲート線
８        ：画素回路
９        ：タッチ検出電極
１１      ：画像データ
１２      ：制御データ
１３      ：ゲート制御信号
１４      ：タッチ検出データ
２１      ：タッチコントローラ
２２      ：システムインターフェース
２３      ：メモリ
２４      ：ソースドライバ
２５      ：パネルインターフェース
２６      ：オシレータ
２７      ：タイミングジェネレータ
２７ａ    ：カウンタ
２８      ：レジスタ
３０      ：ゲーティッドシフトクロック生成回路
３１      ：シードクロック生成回路
３２      ：タイマー回路
３３      ：カウンタ
３４      ：比較器
３５      ：インバータ
３６      ：ＡＮＤゲート
３７      ：出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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