(57)【要約】【課題】高電圧で駆動する回路とその高電圧よりも低電圧で駆動する回路との間の絶縁信頼性が向上する半導体集積回路の提供を目的とする。【解決手段】本発明に係る半導体集積回路は、低電圧の制御信号によって制御され、低電圧の制御信号よりも高電圧で駆動する第１回路と、第１回路に低電圧の制御信号を出力して、第１回路の駆動を制御する第２回路と、各々が直列に接続される複数の絶縁素子を含み、第１回路と第２回路との間を直列に接続する絶縁回路と、を備える。絶縁回路は、各絶縁素子にて制御信号を磁気結合または容量結合させることにより制御信号を第２回路から第１回路に伝達し、かつ、各絶縁素子にて第１回路と第２回路との間を絶縁することにより高電圧が第１回路から第２回路に印加されることを防ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第１回路と、
前記第１回路に前記低電圧の制御信号を出力して、前記第１回路の駆動を制御する第２回路と、
各々が直列に接続される複数の絶縁素子を含み、前記第１回路と前記第２回路との間を直列に接続する絶縁回路と、を備え、
前記絶縁回路は、
各前記絶縁素子にて前記制御信号を磁気結合または容量結合させることにより前記制御信号を前記第２回路から前記第１回路に伝達し、かつ、各前記絶縁素子にて前記第１回路と前記第２回路との間を絶縁することにより前記高電圧が前記第１回路から前記第２回路に印加されることを防ぐ半導体集積回路。
【請求項２】
前記絶縁回路は、前記複数の絶縁素子のうち、隣接する２つの絶縁素子の間に接続される短絡検知回路を含み、
前記短絡検知回路は、前記隣接する２つの絶縁素子間の電位差に基づき絶縁破壊を検知し、前記絶縁破壊に関する情報を前記第２回路に出力する請求項１に記載の半導体集積回路。
【請求項３】
前記第１回路は、スイッチング素子を含み、
前記第２回路は、前記スイッチング素子に前記制御信号を出力して前記スイッチング素子の駆動を制御することにより、前記第１回路の前記駆動を制御し、
前記スイッチング素子は、ＳｉＣを含むトランジスタからなる半導体デバイスである請求項１または請求項２に記載の半導体集積回路。
【請求項４】
低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第１回路と、
前記第１回路に前記低電圧の制御信号を出力して、前記第１回路の駆動を制御する第２回路と、
各々が直列に接続される少なくとも１つの絶縁素子と導通状態から絶縁状態に切り替え可能な少なくとも１つの遮断素子とを含み、前記第１回路と前記第２回路との間を直列に接続する絶縁回路と、
前記第１回路と前記第２回路との間に設けられ、短絡電流を検知する短絡検知回路と、を備え、
前記絶縁回路は、
前記絶縁素子にて前記制御信号を磁気結合または容量結合させることにより前記制御信号を前記第２回路から前記第１回路に伝達し、かつ、前記短絡検知回路による前記短絡電流の検知に基づいて前記遮断素子を前記絶縁状態に切り替えることにより前記高電圧が前記第１回路から前記第２回路に印加されることを防ぐ半導体集積回路。
【請求項５】
前記短絡検知回路は、前記絶縁素子に対し前記第１回路側に接続され、
前記遮断素子は、前記絶縁素子に対し前記第１回路側に接続され、前記短絡電流の前記検知に基づいて電気的な導通を遮断するヒューズ素子を含む請求項４に記載の半導体集積回路。
【請求項６】
前記短絡検知回路は、前記絶縁素子に対し前記第１回路側に接続され、
前記遮断素子は、前記絶縁素子に対し前記第１回路側に接続され、前記短絡電流の前記検知に基づいて電気的な導通の入切を切り替えて前記導通を遮断するリレースイッチを含む請求項４または請求項５に記載の半導体集積回路。
【請求項７】
前記第１回路は、スイッチング素子を含み、
前記第２回路は、前記スイッチング素子に前記制御信号を出力して前記スイッチング素子の駆動を制御することにより、前記第１回路の前記駆動を制御し、
前記スイッチング素子は、ＳｉＣを含むトランジスタからなる半導体デバイスである請求項４から請求項６のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、システムの上位に設けられる制御回路を構成するＣＰＵ（Central Processing Unit）と、システム内で高電圧により駆動する半導体スイッチング素子等との間には、絶縁回路（Isolator）が配置される。例えば、特許文献１に記載の半導体集積回路は、フォトカプラまたはデジタルアイソレータなどが絶縁回路として用いられ、送信回路と受信回路との絶縁を確保しながら信号伝達が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５１５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フォトカプラまたはデジタルアイソレータは絶縁部が有機化合物で構成される。Isolator内部の絶縁部に、絶縁耐量以上の電圧が印加されると、絶縁破壊が生じ短絡電流が流れる。その場合、システムの上位に設けられるＣＰＵと高電圧を取り扱うシステム内部との間に絶縁が確保されない状況となる。
【０００５】
本発明は以上のような課題を解決するためになされたものであり、高電圧で駆動する回路とその高電圧よりも低電圧で駆動する回路との間の絶縁信頼性が向上する半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体集積回路は、低電圧の制御信号によって制御され、低電圧の制御信号よりも高電圧で駆動する第１回路と、第１回路に低電圧の制御信号を出力して、第１回路の駆動を制御する第２回路と、各々が直列に接続される複数の絶縁素子を含み、第１回路と第２回路との間を直列に接続する絶縁回路と、を備える。絶縁回路は、各絶縁素子にて制御信号を磁気結合または容量結合させることにより制御信号を第２回路から第１回路に伝達し、かつ、各絶縁素子にて第１回路と第２回路との間を絶縁することにより高電圧が第１回路から第２回路に印加されることを防ぐ。
【発明の効果】
【０００７】
本発明によれば、高電圧で駆動する回路とその高電圧よりも低電圧で駆動する回路との間の絶縁信頼性が向上する半導体集積回路の提供が可能である。
【０００８】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１における半導体集積回路の構成を示す回路図である。
【図２】実施の形態２における半導体集積回路の構成を示す回路図である。
【図３】実施の形態３における半導体集積回路の構成を示す回路図である。
【図４】実施の形態４における半導体集積回路の構成を示す回路図である。
【図５】実施の形態５における半導体集積回路の構成を示す回路図である。
【図６】実施の形態６における半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
実施の形態１における半導体集積回路を説明する。図１は、実施の形態１における半導体集積回路の構成を示す回路図である。
【００１１】
半導体集積回路は、第１回路１０、第２回路２０および絶縁回路３０で構成される。
【００１２】
第１回路１０は、スイッチング素子を含み、システム（図示せず）の下位に設けられる。第１回路１０は、第２回路２０から低電圧の制御信号を入力し、その低電圧の制御信号よりも高電圧で駆動する。例えば、スイッチング素子は、低電圧の制御信号の入力に従い、高電圧を出力する。実施の形態１において、スイッチング素子は、高電圧を取り扱うことが可能なパワー半導体デバイスまたは電力半導体デバイスと呼ばれる半導体デバイスである。
【００１３】
第２回路２０は、システムの上位に設けられ、例えばＣＰＵである。第２回路２０は、第１回路１０に低電圧の制御信号を出力して、第１回路１０の駆動を制御する。
【００１４】
絶縁回路３０は、第１回路１０と第２回路２０との間を直列に接続する。
【００１５】
絶縁回路３０は、各々が直列に接続される複数の絶縁素子３１を含む。実施の形態１においては、２個の絶縁素子３１が、直列に接続されている。絶縁回路３０は、２個以上の絶縁素子が直列に接続される構成であってもよい。
【００１６】
絶縁回路３０は、各絶縁素子３１にて制御信号を磁気結合または容量結合させることにより、制御信号を第２回路２０から第１回路１０に伝達する。また、絶縁回路３０は、各絶縁素子３１にて第１回路１０と第２回路２０との間を絶縁し、高電圧が第１回路１０から第２回路２０に印加されることを防ぐ。
【００１７】
このような半導体集積回路により、いずれかの絶縁素子に絶縁破壊が生じた場合でも、その他の絶縁素子によって、第１回路１０と第２回路２０との絶縁は確保される。また、このような半導体集積回路により、高電圧を取り扱うシステムとそれよりも低電圧で駆動するＣＰＵ等との絶縁が確保される。つまり、実施の形態１における半導体集積回路は、高電圧で駆動する第２回路２０とその高電圧よりも低電圧で駆動する第１回路１０との間の絶縁信頼性を向上させる。
【００１８】
＜実施の形態２＞
実施の形態２における半導体集積回路を説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。
【００１９】
図２は、実施の形態２における半導体集積回路の構成を示す回路図である。
【００２０】
絶縁回路３０は、隣接する２つの絶縁素子３１の間に接続される短絡検知回路４０を含む。各絶縁素子３１は、同じ絶縁耐量を有する。実施の形態２においては、絶縁回路３０は、デジタルアイソレータであり、各絶縁素子３１は磁気結合素子であり、例えばトランスである。なお、各絶縁素子３１は、例えばコンデンサ等の容量結合素子であってもよい。
【００２１】
絶縁回路３０は、各絶縁素子３１にて制御信号を磁気結合させることにより、制御信号を第２回路２０から第１回路１０に伝達する。絶縁素子３１が容量結合素子である場合には、絶縁回路３０は、制御信号を容量結合させることにより第２回路２０から第１回路１０に伝達する。
【００２２】
また、絶縁回路３０は、各絶縁素子３１にて第１回路１０と第２回路２０との間を絶縁し、高電圧が第１回路１０から第２回路２０に印加されることを防ぐ。
【００２３】
絶縁破壊が生じた場合には、短絡検知回路４０は、隣接する２つの絶縁素子３１間の電位差に基づき絶縁破壊を検知し、絶縁破壊に関する情報を第２回路２０に出力する。絶縁破壊に関する情報は、例えば、ＣＰＵに伝送され、ＣＰＵに接続される回路を保護する情報として扱われる。
【００２４】
なお、絶縁回路３０が３つ以上の絶縁素子３１を含み、各絶縁素子３１の間に短絡検知回路４０が接続されてもよい。その場合、第２回路２０のＣＰＵにて、いずれの短絡検知回路４０から出力された絶縁破壊に関する情報かを判断し、破壊箇所を判定することができる。
【００２５】
＜実施の形態３＞
実施の形態３における半導体集積回路を説明する。なお、実施の形態１または２と同様の構成および動作については説明を省略する。
【００２６】
図３は、実施の形態３における半導体集積回路の構成を示す回路図である。
【００２７】
第１回路１０は、スイッチング素子１１を含む。スイッチング素子１１は、ＳｉＣを含むトランジスタからなる半導体デバイスであり、高電圧を取り扱うことが可能なパワー半導体デバイスまたは電力半導体デバイスと呼ばれる半導体デバイスである。ここでは、スイッチング素子１１は、ＳｉＣ ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。
【００２８】
第２回路２０は、スイッチング素子１１に制御信号を出力してスイッチング素子１１の駆動を制御することにより、第１回路１０の駆動を制御する。
【００２９】
ＳｉＣ ＭＯＳＦＥＴ等のパワー半導体デバイスは、高速動作が必要な用途または高耐量が必要な用途において、高いパフォーマンスを提供する。デジタルアイソレータなどの高絶縁性と高速性とを兼ね備えた複数の絶縁回路３０を備える実施の形態３の半導体集積回路は、パワー半導体デバイスの駆動を制御する際にも、システムレベルを向上させる事ができる。
【００３０】
＜実施の形態４＞
実施の形態４における半導体集積回路を説明する。なお、実施の形態１から３のいずれかと同様の構成および動作については説明を省略する。
【００３１】
図４は、実施の形態４における半導体集積回路の構成を示す回路図である。
【００３２】
絶縁回路３０は、各々が直列に接続される少なくとも１つの絶縁素子３１と、導通状態から絶縁状態に切り替え可能な少なくとも１つの遮断素子３２とを含み、第１回路１０と第２回路２０との間を直列に接続する。実施の形態４における絶縁回路３０はデジタルアイソレータであり、絶縁素子３１として１つの磁気結合素子と、遮断素子３２として２つのヒューズ素子３３を含む。また、絶縁回路３０には、第１回路１０と第２回路２０との間に短絡検知回路４０が設けられている。ここでは、短絡検知回路４０は、デジタルアイソレータの内部に設けられている。これら短絡検知回路４０とヒューズ素子３３とは、絶縁素子３１に対して第１回路１０側に設けられている。
【００３３】
通常時、ヒューズ素子３３は電気的な導通を確保しており、絶縁回路３０は、絶縁素子３１にて制御信号を磁気結合させることにより制御信号を第２回路２０から第１回路１０に伝達する。絶縁素子３１が容量結合素子である場合には、絶縁回路３０は、制御信号を容量結合させることにより第２回路２０から第１回路１０に伝達する。
【００３４】
また、絶縁回路３０は、絶縁素子３１にて第１回路１０と第２回路２０との間を絶縁し、高電圧が第１回路１０から第２回路２０に印加されることを防ぐ。
【００３５】
絶縁破壊が生じた場合には、高電位である第１回路１０から低電位である第２回路２０の方向に短絡電流が発生する。短絡検知回路４０は、その短絡電流を検知する。その検知に基づいてヒューズ素子３３は溶断され、第１回路１０と第２回路２０との電気的な導通が遮断される。
【００３６】
このように、絶縁素子３１が絶縁破壊された場合でも、遮断素子３２によって絶縁を確保し、第２回路２０が短絡電流によってさらに破壊されることを防ぐ。
【００３７】
＜実施の形態５＞
実施の形態５における半導体集積回路を説明する。なお、実施の形態１から４のいずれかと同様の構成および動作については説明を省略する。
【００３８】
図５は、実施の形態５における半導体集積回路の構成を示す回路図である。
【００３９】
絶縁回路３０は、実施の形態４にて示したヒューズ素子３３に代えて、リレースイッチ３４を遮断素子３２として備える。リレースイッチ３４は、電気的な導通の入切（オンとオフ）を切り替える機能を有する。なお、ここでは、リレースイッチ３４は、高電圧用の高圧リレースイッチである。
【００４０】
通常時、リレースイッチ３４はオンであり、電気的な導通は確保されている。絶縁回路３０は、絶縁素子３１にて制御信号を磁気結合させることにより制御信号を第２回路２０から第１回路１０に伝達する。絶縁素子３１が容量結合素子である場合には、絶縁回路３０は、制御信号を容量結合させることにより第２回路２０から第１回路１０に伝達する。
【００４１】
絶縁破壊が生じた場合には、高電位である第１回路１０から低電位である第２回路２０の方向に短絡電流が発生する。短絡検知回路４０は、その短絡電流を検知する。その検知に基づいてリレースイッチ３４がオフに切り替わり、第１回路１０と第２回路２０との電気的な導通が遮断される。
【００４２】
このように、絶縁素子３１が絶縁破壊された場合でも、遮断素子３２によって絶縁を確保し、第２回路２０が短絡電流によってさらに破壊されることを防ぐ。
【００４３】
＜実施の形態６＞
図６は、実施の形態５における半導体集積回路の構成を示す回路図である。実施の形態６の半導体集積回路は、実施の形態５に示した半導体集積回路の第１回路１０にスイッチング素子１１を含む。スイッチング素子１１は、ＳｉＣを含むトランジスタからなる半導体デバイスであり、高電圧を取り扱うことが可能なパワー半導体デバイスまたは電力半導体デバイスと呼ばれる半導体デバイスである。ここでは、スイッチング素子１１は、ＳｉＣ ＭＯＳＦＥＴである。
【００４４】
第２回路２０は、スイッチング素子１１に制御信号を出力してスイッチング素子の駆動を制御することにより、第１回路１０の駆動を制御する。
【００４５】
ＳｉＣ ＭＯＳＦＥＴ等のパワー半導体デバイスは、高速動作が必要な用途または高耐量が必要な用途において、高いパフォーマンスを提供する。デジタルアイソレータなどの高絶縁性と高速性とを兼ね備えた複数の絶縁回路３０を備える実施の形態６の半導体集積回路は、パワー半導体デバイスの駆動を制御する際にも、システムレベルを向上させる事ができる。
【００４６】
実施の形態６では、遮断素子３２が実施の形態５に示したリレースイッチ３４である絶縁回路３０を示したが、遮断素子３２が実施の形態４に示したヒューズ素子３３である絶縁回路であっても、上記と同様の効果を奏する。
【００４７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００４８】
１０  第１回路、１１  スイッチング素子、２０  第２回路、３０  絶縁回路、３１  絶縁素子、３２  遮断素子、３３  ヒューズ素子、３４  リレースイッチ、４０  短絡検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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