(57)【要約】【課題】より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置を提供する。【解決手段】縦型ＭＯＳＦＥＴのゲート電極８とソース電極１１との間に強相関材料層９を備える。これにより、短絡時に素子発熱が生じたときに、強相関材料層９が導体として機能し、縦型ＭＯＳＦＥＴのゲート−ソース間が導通させることができる。したがって、ゲート電極８の電圧を低下させることが可能となり、縦型ＭＯＳＦＥＴに流れる短絡電流を遮断できるため、縦型ＭＯＳＦＥＴでの電力を抑えることが可能となる。よって、縦型ＭＯＳＦＥＴが高温化することを抑制でき、縦型ＭＯＳＦＥＴが素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能な縦型ＭＯＳＦＥＴを有する半導体装置とすることができる。【選択図】図１
2019062125.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造の半導体素子を有する半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に配置されたゲート電極（８）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を含む前記半導体素子を有し、
さらに、前記ゲート電極と前記ソース電極との間に、前記半導体素子の温度上昇に感応して前記ゲート電極と前記ソース電極との間を導通させる強相関電子材料により構成された強相関材料層（９）が備えられている半導体装置。
【請求項２】
前記半導体素子は、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うように前記ゲート絶縁膜（７）が配置されていると共に、前記ゲート絶縁膜の上に前記ゲート電極が配置されることでトレンチゲート構造が構成されたトレンチゲート型のＭＯＳ構造とされている請求項１に記載の半導体装置。
【請求項３】
前記強相関材料層を構成する前記強相関電子材料は、ＶＯ系材料である請求項１または２に記載の半導体装置。
【請求項４】
前記強相関材料層を構成する前記強相関電子材料は、ＶＯ２である請求項１または２に記載の半導体装置。
【請求項５】
前記強相関材料層は、前記ゲート絶縁膜および前記ゲート電極の上に形成され、
前記層間絶縁膜は、前記強相関材料層を含めて前記ゲート絶縁膜と前記ゲート電極を覆うように形成され、
前記コンタクトホールから前記強相関材料層の一部が前記ソース電極と接触している請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記層間絶縁膜には、前記ゲート電極に繋がる貫通孔（１０ｂ）が形成されており、
前記強相関材料層は、前記貫通孔内に備えられ、該貫通孔を通じて前記ゲート電極および前記ソース電極に接触している請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素などの半導体材料によって構成されるＭＯＳ構造の半導体素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワーデバイスのオン抵抗Ｒｏｎの改善が試みられており、単位面積当たりのオン抵抗Ｒｏｎが１ｍΩｃｍ２以下のものまで開発されるようになっている。
【０００３】
その一方で、パワーデバイスが短絡状態になること、具体的にはパワーデバイスであるＭＯＳＦＥＴのゲートがオンされたままの状態で高電圧な電源電圧が掛かる状態になった場合、ＭＯＳＦＥＴが高耐圧・低抵抗な素子であるためにＭＯＳＦＥＴでの電力が大きくなる。このため、短絡時に素子破壊に至るまでの時間が１０μｓｅｃより短くなるケースが多くなっている。
【０００４】
具体的には、ドレイン−ソース間電圧（以下、Ｖｄｓという）とドレイン−ソース間電流（以下、Ｉｄｓという）との関係を示すＶｄｓ−Ｉｄｓ特性において、飽和領域でのＩｄｓに対して短絡時のＶｄｓを掛けた値が電力となる。短絡時には、例えば６００〜１２００Ｖもしくはそれ以上の電圧がＶｄｓとしてドレインに印加されることから、ＭＯＳＦＥＴでの電力は非常に大きくなる。シリコンデバイスの場合、ゲート電圧Ｖｇに応じてＩｄｓが大きくなっても飽和領域でのＩｄｓがほぼ一定となるが、ＳｉＣデバイスの場合、飽和領域でもＩｄｓが所定勾配で増加していくことから、ＭＯＳＦＥＴでの電力が尚更に大きくなる。したがって、ＭＯＳＦＥＴが瞬時に高温化してしまい、高い短絡耐量を得ることが難しくなる。
【０００５】
これに対して、特許文献１に、ＭＯＳＦＥＴでの電力を低減できる構造の半導体装置が提案されている。この半導体装置では、ソース電極に、所定の高温条件下で抵抗値が増加する材料からなり、ＳｉＣエピタキシャル層に形成された電流パスに過電流が流れたときに、その電流密度を所定値以下に制限する可変抵抗層を設けるようにしている。
【０００６】
また、ＭＯＳＦＥＴの高温化対策として、電流センスなどを用いた駆動回路によって過電流発生時にゲート電圧Ｖｇの印加をオフし、素子破壊を抑制することもできる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第６０６５３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のように、可変抵抗層を設けることで電流密度を制限するだけでは大きな電力が発生することを防ぐことはできず、十分な短絡耐量を得ることはできない。
【０００９】
また、電流センスなどを用いた駆動回路によってゲート電圧Ｖｇの印加をオフする場合でも、上記したように、短絡時に素子破壊に至るまでの時間が短すぎてゲート電圧Ｖｇの印加を的確にオフすることができず、素子破壊を防ぎきれないという問題がある。
【００１０】
なお、ここでは半導体材料として、特に高電圧が使用されるＳｉＣを用いる場合について説明したが、ＳｉＣに限らず、他の半導体材料、特にＧａＮなどの化合物半導体についても、同様のことが言える。
【００１１】
本発明は上記点に鑑みて、より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、ドリフト層とソース領域との間におけるベース領域の表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜の上に配置されたゲート電極（８）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１１）と、基板の裏面側に形成されたドレイン電極（１２）と、を含む半導体素子を有している。そして、このような構成において、ゲート電極とソース電極との間に、半導体素子の温度上昇に感応してゲート電極とソース電極との間を導通させる強相関電子材料により構成された強相関材料層（９）を備えている。
【００１３】
これにより、短絡時に素子発熱が生じたときに、強相関材料層が導体として機能し、ＭＯＳ構造の半導体素子のゲート−ソース間が導通させることができる。したがって、ゲート電極の電圧を低下させることが可能となり、半導体素子に流れる短絡電流を遮断できるため、半導体素子での電力を抑えることが可能となる。よって、半導体素子が高温化することを抑制でき、半導体素子が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置とすることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態にかかる半導体装置の断面図である。
【図２】強相関材料層における温度Ｔと抵抗率ρとの関係を示した図である。
【図３】強相関電子材料が絶縁体として機能する際の抵抗率ρinsulatorと金属として機能する際の抵抗率ρmetalとの比（以下、ρinsulator／ρmetalという）と相転移が生じる温度Ｔとの関係を示した図である。
【図４】高温化した際の半導体装置の回路図である。
【図５（ａ）】図１に示す半導体装置の製造工程を示した断面図である。
【図５（ｂ）】図５（ａ）に続く半導体装置の製造工程を示した断面図である。
【図５（ｃ）】図５（ｂ）に続く半導体装置の製造工程を示した断面図である。
【図５（ｄ）】図５（ｃ）に続く半導体装置の製造工程を示した断面図である。
【図５（ｅ）】図５（ｄ）に続く半導体装置の製造工程を示した断面図である。
【図６】第２実施形態にかかる半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかる半導体装置は、図１に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１８】
半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ＋型基板１のｎ型不純物濃度は、例えば１．０×１０１９／ｃｍ３とされている。
【００１９】
ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長などによって形成されている。
【００２０】
ｎ−型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０１６／ｃｍ３とされ、厚さが５〜１４μｍとされている。なお、ｎ−型ドリフト層２のうちｎ＋型基板１との境界位置には、必要に応じてｎ−型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成してあっても良い。
【００２１】
ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが０．５〜２μｍで構成されている。また、本実施形態の場合、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
【００２２】
ｎ＋型ソース領域４は、ｎ−型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜１．０×１０１９／ｃｍ３、厚さ０．５〜２μｍ程度で構成されている。
【００２３】
また、ｎ−型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９ｃｍ３、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
【００２４】
なお、本実施形態では、ｐ型ディープ層５をｎ−型ドリフト層２の表層部にのみ形成した構造としたが、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するように形成しても良い。例えば、ｎ＋型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
【００２５】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２６】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ−型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。また、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されている。本実施形態の場合、ゲート電極８は、ｎ型ドープとされているが、ｐ型ドープとされていてもよい。そして、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。
【００２７】
ゲート絶縁膜７およびゲート電極８の上には、強相関材料層９が形成されている。強相関材料層９は、縦型ＭＯＳＦＥＴの温度に応じて抵抗率ρ［Ω・ｃｍ］を変化させる強相関電子材料にて構成されている。強相関電子材料としては、例えばＶＯ系材料を用いており、ここではＶＯ２を用いている。
【００２８】
強相関電子材料とは、一般的には、物質の中でも電子同士の間に働く有効なクーロン相互作用が強いものをいう。本実施形態の場合、強相関電子材料の中でも温度に応じて抵抗率ρ［Ω・ｃｍ］を変化させ、温度が高くなるほど抵抗率ρ［Ω・ｃｍ］が低くなるものを強相関材料層９の材料として用いている。このような材料は、縦型ＭＯＳＦＥＴの通常使用の環境下においては、絶縁体として機能し、縦型ＭＯＳＦＥＴの温度が上昇してくると、抵抗率ρ［Ω・ｃｍ］が低くなることで導体として機能する。
【００２９】
例えば、強相関電子材料としてＶＯ２を適用する場合、図２に示すような温度−抵抗率特性となり、例えば１００℃以下、絶対温度で言えば３７３Ｋ以下の温度範囲と、それを超える温度範囲とで、大きく抵抗率ρ［Ω・ｃｍ］が変化する。具体的には、図２に示すように、温度Ｔが３７３Ｋ以下においては、抵抗率ρが１０−１〜１０［Ω・ｃｍ］程度となっていて、絶縁体として働く。これに対して、温度Ｔが３７３Ｋを超えると、相転移によって抵抗率１０−３［Ω・ｃｍ］以下まで低下し、導体となる金属として働く。
【００３０】
このような強相関電子材料としては、ＶＯ系の材料が挙げられるが、ＶＯ系以外のものを用いることもできる。図３は、絶縁体として機能する際の抵抗率ρinsulatorと金属として機能する際の抵抗率ρmetalとの比（以下、ρinsulator／ρmetalという）と相転移が生じる温度［Ｋ］との関係を表している。この図において、ρinsulator／ρmetalが大きいほど、強相関電子材料が絶縁体として働くときには強相関材料層９が高い絶縁性能を有した絶縁膜となり、金属として働くときには抵抗値が低い導体として機能する。また、相転移の温度［Ｋ］に関しては、半導体装置を通常使用する際の温度範囲よりも高く、縦型ＭＯＳＦＥＴの短絡時に高温化して素子破壊が生じる温度よりも低い値であればよい。
【００３１】
半導体装置を通常使用する際の温度範囲については、半導体装置の使用形態によって異なるが、例えば車両などに適用する場合、相転移の温度が室温（例えば０Ｋ）以上とされていることが必要で、相転移の温度が３７３Ｋ以上であることが好ましい。ＶＯ系の強相関電子材料であれば、Ｖ４Ｏ７、ＶＯ２などは相転移の温度が室温以上となっている。特に、ＶＯ２は相転移の温度が３７３Ｋを超えており、車両に適用した使用環境においては強相関材料層９を絶縁体として機能させ、それよりも高温になると金属、つまり導体として機能させることができる。また、半導体装置の使用形態によっては、相転移温度が室温以下の場合であっても良く、その場合、より多種の強相関電子材料を強相関材料層９の材料として適用することができる。ＶＯ系の強相関電子材料であれば、Ｖ６Ｏなども強相関材料層９の材料として適用可能となる。
【００３２】
そして、ゲート電極８がポリシリコンで構成され、強相関材料層９がゲート電極８と接触させられた構造となっている。このため、強相関材料層９は、縦型ＭＯＳＦＥＴの通常使用温度ではゲート電極８を覆う絶縁膜の一部として機能し、縦型ＭＯＳＦＥＴの温度が上昇するとゲート電極８と電気的に接続される導体として機能する。
【００３３】
本実施形態の場合、強相関材料層９は、ゲート電極８の全部を覆うように形成され、ゲート電極８からゲート絶縁膜７の上に至るように延設されているが、ゲート電極８の少なくとも一部を覆うように形成されていれば良い。
【００３４】
また、ゲート絶縁膜７やゲート電極８および強相関材料層９などの表面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じてｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられている。また、層間絶縁膜１０のうちコンタクトホール１０ａとされた部分の側面から強相関材料層９が部分的に露出させられている。なお、層間絶縁膜１０は、ＢＰＳＧなどの絶縁材料によって構成されており、本実施形態の場合は加熱処理によって丸目処理がなされている。
【００３５】
さらに、層間絶縁膜１０の上にはソース電極１１や図示しないゲート配線層などが形成されている。ソース電極１１は、コンタクトホール１０ａを通じて、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられており、さらに強相関材料層９にも接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。
【００３６】
ソース電極１１やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１やゲート配線層は、層間絶縁膜１０上において互いに分離されて配置されることで電気的に絶縁されている。
【００３７】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることで半導体装置が構成されている。
【００３８】
このように構成された縦型ＭＯＳＦＥＴを有する半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極８に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ６に接する部分のｐ型ベース領域３にチャネル領域を形成し、ドレイン−ソース間に電流を流すという動作を行う。
【００３９】
そして、このような動作を行う縦型ＭＯＳＦＥＴに対して、強相関材料層９を備えている。このため、縦型ＭＯＳＦＥＴは、通常使用の温度範囲、例えば室温以下もしくは３７３Ｋ以下の温度範囲と、それを超える温度範囲とで、異なる動作を行うことになる。
【００４０】
まず、通常使用の温度範囲においては、強相関材料層９が絶縁材料として働く。このため、縦型ＭＯＳＦＥＴは、上記したような通常動作を行う。したがって、チャネル領域を通じてドレイン−ソース間に電流を流すという動作を行う。
【００４１】
これに対して、通常使用の温度範囲を超えると、強相関材料層９が導体として働き、縦型ＭＯＳＦＥＴのゲート−ソース間が導通させられる。すなわち、図４の等価回路で表される構造となり、縦型ＭＯＳＦＥＴ２０のゲート−ソース間が導通した回路構造となる。
【００４２】
このように、縦型ＭＯＳＦＥＴ２０は、短絡時に素子発熱が生じたときに、強相関材料層９が温度に感応して導体となることで、ゲート−ソース間を瞬間的に導通させることが可能となる。このため、ゲート電圧Ｖｇがソース電位に低下させられて、縦型ＭＯＳＦＥＴ２０をオフすることができる。つまり、縦型ＭＯＳＦＥＴ２０を短絡時に自動的にオフとなるセルフターンオフトランジスタとすることができる。したがって、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断でき、縦型ＭＯＳＦＥＴ２０での電力を抑えることが可能となって、縦型ＭＯＳＦＥＴ２０が高温化することを抑制できる。これにより、縦型ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制でき、より的確に短絡耐量を得ることが可能な縦型ＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
【００４３】
本実施形態の半導体装置は、例えば、縦型ＭＯＳＦＥＴ２０を上アームと下アームそれぞれに配置したインバータ回路等に適用される。
【００４４】
インバータ回路等は、例えば直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。
【００４５】
具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴ２０をオン、下アームの縦型ＭＯＳＦＥＴ２０をオフすることで負荷に対して電流供給を行う。その後、上アームの縦型ＭＯＳＦＥＴ２０をオフ、下アームの縦型ＭＯＳＦＥＴ２０をオンして電流供給を停止する。電流供給時には、ドレイン電圧が５Ｖ程度であるが、短絡時には、ドレイン電圧が６００〜１２００Ｖもしくはそれ以上の電圧になる。このため、短絡時に縦型ＭＯＳＦＥＴ２０が導通したままの状態であると、縦型ＭＯＳＦＥＴ２０での電力が過大となり、瞬時に高温化してしまうため、短絡耐量が得られなくなる。
【００４６】
また、このときの交流電流の波形が矩形波ではなく綺麗なサイン波となるようにするためには、縦型ＭＯＳＦＥＴ２０をより高速にスイッチングすることが必要になる。そして、高速なスイッチングを可能とするためには、オン抵抗Ｒｏｎの低減が必要になるが、オン抵抗Ｒｏｎの低減によってＩｄｓの立ち上がりが急峻になり、より短絡耐量が得られにくくなる。特に、ＳｉＣデバイスでは、シリコンデバイスと比較して高電圧が使用され、高耐圧な素子とされることから、さらに縦型ＭＯＳＦＥＴ２０の電力が高くなり、短絡耐量が得られにくくなる。つまり、短絡耐量は、縦型ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎや耐圧とトレードオフの関係になっており、素子の性能を向上させるほど、短絡耐量が得られにくくなる。
【００４７】
これに対して、本実施形態の半導体装置では、図４に示すように、縦型ＭＯＳＦＥＴ２０が短絡時に発熱すると、即座にゲート−ソース間が導通させられて、ゲート電圧Ｖｇが低下させられて、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できる。このため、縦型ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎを低くしたり高耐圧としても、短絡耐量を得ることが可能となる。
【００４８】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について、図５（ａ）〜図５（ｅ）を参照して説明する。
【００４９】
〔図５（ａ）に示す工程〕
まず、半導体基板として、ウェハ状のｎ＋型基板１を用意する。そして、ＣＶＤ（chemical vapor deposition）装置などを用いて、このｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。このとき、必要に応じて、ｎ−型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成しても良い。そして、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。
【００５０】
その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ−型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成したり、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入することでｐ型ベース領域３のコンタクト領域を形成することで、ｐ型ベース領域３およびｎ＋型ソース領域４を形成できる。
【００５１】
〔図５（ｂ）に示す工程〕
次に、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００５２】
〔図５（ｃ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、例えばｎ型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にポリシリコンを残すことでゲート電極８を形成する。
【００５３】
〔図５（ｄ）に示す工程〕
ＣＶＤ装置などを用いて、ゲート絶縁膜７やゲート電極８の表面上に強相関材料層９を形成する。
【００５４】
〔図５（ｅ）に示す工程〕
ゲート絶縁膜７やゲート電極８および強相関材料層９の上に層間絶縁膜１０を成膜したのち、層間絶縁膜１０と共に強相関材料層９やゲート絶縁膜７をパターニングして不要部分を除去することで、コンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａを通じて、ｐ型ベース領域３およびｎ＋型ソース領域４の表面および強相関材料層９を露出させることが可能となる。
【００５５】
この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１２を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【００５６】
以上説明したように、本実施形態の半導体装置では、ＭＯＳＦＥＴ２０に対して強相関材料層９を備え、縦型ＭＯＳＦＥＴ２０の温度が上昇したときに強相関材料層９が導体として機能することでゲート−ソース間が導通するようにしている。このため、短絡時に素子発熱が生じたときに、ゲート電極８の電圧を低下させることが可能となり、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できるため、縦型ＭＯＳＦＥＴ２０での電力を抑えることが可能となる。よって、縦型ＭＯＳＦＥＴ２０が高温化することを抑制でき、縦型ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能な縦型ＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
【００５７】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して強相関材料層９の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
第１実施形態では、ゲート絶縁膜７の上に強相関材料層９を形成し、コンタクトホール１０ａを通じて強相関材料層９が露出する構造とした。これに対して、本実施形態では、図６に示すように、層間絶縁膜１０に貫通孔１０ｂを形成し、貫通孔１０ｂ内に強相関材料層９を備えるようにしている。
【００５９】
このように、層間絶縁膜１０に対して貫通孔１０ｂに強相関材料層９を形成するようにしても、第１実施形態と同様の効果を得ることができる。このような構造の半導体装置は、基本的には第１実施形態と同様の製造方法によって製造可能である。ただし、強相関材料層９の形成工程については、層間絶縁膜１０の形成工程の後に行うことになる。具体的には、層間絶縁膜１０を成膜してコンタクトホール１０ａを形成したのち、もしくは、コンタクトホール１０ａの形成工程と同時に、層間絶縁膜１０のうちゲート電極８と対応する位置をエッチングすることで貫通孔１０ｂを形成する。そして、ＣＶＤ装置などを用いて貫通孔１０ｂ内を含めて強相関材料を成膜したのち、エッチバックして貫通孔１０ｂのみにｐ型シリコン層が残るようにすることで強相関材料層９を形成する。このようにすれば、本実施形態のような構造の強相関材料層９を備えた半導体装置を製造することができる。
【００６０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６１】
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の半導体素子であっても良い。すなわち、ｎ−型ドリフト層２とｎ＋型ソース領域４との間におけるｐ型ベース領域３の表面にゲート絶縁膜７が形成され、このゲート絶縁膜７の上にゲート電極８が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。
【００６２】
また、上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置を例に挙げて説明したが、ＳｉＣ以外の半導体材料を用いた半導体装置についても本発明を適用することができる。例えば、ＳｉＣの他、ＧａＮなどの化合物半導体材料を用いた半導体装置に本発明を適用すると好適である。
【００６３】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００６４】
２    ｎ−型ドリフト層
３    ｐ型ベース領域
４    ｎ＋型ソース領域
５    ｐ型ディープ層
７    ゲート絶縁膜
８    ゲート電極
９    強相関材料層
１０  層間絶縁膜
１１  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図５（ｄ）】
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【図５（ｅ）】
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【図６】
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