(57)【要約】【課題】出力バッファ専用に最適化されたプロセスを追加することなく、駆動能力を引き上げる。【解決手段】レベルシフト回路（１）のレベルシフトブロック（２）が、Ｐ型トランジスタ（Ｐ１）を駆動する信号の振幅レベルを負側に拡張するレベルシフタ（ＬＥＶＰ）と、Ｎ型トランジスタ（Ｎ１）を駆動する信号の振幅レベルを正側に拡張するレベルシフタ（ＬＥＶＮ）とを含む。【選択図】図３
2019101067.tif 000002
【特許請求の範囲】
【請求項１】
信号出力するためのＰ型トランジスタとＮ型トランジスタとで構成される出力バッファ回路を備え、
前記Ｐ型トランジスタをオンさせるゲート信号レベルは前記出力バッファ回路の負側電源電位よりも低い電位であり、
前記Ｎ型トランジスタをオンさせるゲート信号レベルは前記出力バッファ回路の正側電源電位よりも高い電位であることを特徴とするレベルシフト回路。
【請求項２】
ロジック信号をレベルシフトするレベルシフトブロックと、
信号出力するためのＰ型トランジスタとＮ型トランジスタとを含む出力バッファ回路とを備え、
前記レベルシフトブロックが、前記Ｐ型トランジスタを駆動する信号の振幅レベルを負側に拡張する第１レベルシフタと、前記Ｎ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第２レベルシフタとを含むことを特徴とするレベルシフト回路。
【請求項３】
前記第１レベルシフタは、表示装置のための階調電圧を生成する階調電圧生成回路により生成された階調電圧のうちの一つに基づいて、前記Ｐ型トランジスタを駆動する信号の振幅レベルを負側に拡張する請求項２に記載のレベルシフト回路。
【請求項４】
前記第１レベルシフタにより拡張された負側の電圧が、前記Ｐ型トランジスタの耐圧を超えない電圧である請求項２に記載のレベルシフト回路。
【請求項５】
前記第２レベルシフタは、表示装置のための階調電圧を生成する階調電圧生成回路に供給される電源電圧に基づいて、前記Ｎ型トランジスタを駆動する信号の振幅レベルを正側に拡張する請求項２に記載のレベルシフト回路。
【請求項６】
前記第２レベルシフタにより拡張された正側の電圧が、前記Ｎ型トランジスタの耐圧を超えない電圧である請求項２に記載のレベルシフト回路。
【請求項７】
請求項３又は５に記載のレベルシフト回路と、
前記階調電圧生成回路により生成された階調電圧に基づいて表示装置を駆動するソース駆動回路とを備えることを特徴とする表示装置駆動ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック信号を入出力信号にレベルシフトするレベルシフト回路及びこれを用いた表示装置駆動ドライバに関し、特に、多電源を要する表示装置駆動ドライバに用いられるレベルシフト回路に関する。
【背景技術】
【０００２】
演算や記憶を行う半導体素子は、低消費電力化や高速動作のため動作電圧が低下している。しかしながら、表示素子については、高電圧での駆動が一般的である。
【０００３】
表示素子を駆動するディスプレイドライバＩＣの場合、ロジック信号用の制御電源（例えば１．１Ｖ）の他に、階調電圧用電源（例えば８Ｖ）、パネル内トランジスタ駆動用電源（例えば２０Ｖや―１０Ｖ）が必要となる。これに加え、表示装置の他のロジックデバイスと接続するための、入出力系電源（例えば１．８Ｖ）のために最適なトランジスタが必要になる場合もある。
【０００４】
それぞれの電圧で最適に動作するトランジスタを同一の半導体素子上に形成するには、不純物注入条件の異なる領域をそれぞれ設ける必要があり製造プロセスが増加する。
【０００５】
このため特許文献１では、製造プロセスを増加させること無く複数の不純物濃度を作成する事が記載されている。
【０００６】
また、製造プロセスが複雑化すると、マスク枚数と受注から製品供給までの所要時間（ＴＡＴ、Turn Around Time）が増加することでコストや納期に影響する。入出力系に使用できるトランジスタは、階調用電源用トランジスタで耐圧がクリアできる。このため、入出力系のために階調用電源用トランジスタが設定され入出力系のための専用トランジスタが設定されないことがある。
【０００７】
入出力系のための専用トランジスタが設定されない場合、必要以上の耐圧が設定された階調用電源用トランジスタのプロセスを使用して入出力系に使用するトランジスタを作成する必要がある。
【０００８】
図６に入出力系の出力バッファ回路９５を備えた従来のレベルシフト回路９１の回路図を示す。図６は出力制御信号ＯＥがイネーブルの場合、出力信号ＤＡＴＡを外部へ出力する例を示している。
【０００９】
出力制御信号ＯＥおよび出力信号ＤＡＴＡは、ロジック系の信号のＶＤＤ-ＧＮＤレベル（１．１Ｖ）である。このため、レベルシフト回路９１のインバータ、ＮＡＮＤ、ＮＯＲは制御ロジック用電源（１．１Ｖ）で最適な動作になるようなプロセスで作成される。レベルシフトブロック９２および出力バッファ回路９５のＰ型トランジスタＰ０およびＮ型トランジスタＮ０は、ロジック系の信号（１．１Ｖ）を入出力系の信号（１．８Ｖ）へ変換し、出力を行う必要があるので、入出力系電源（１．８Ｖ）で最適な動作になるプロセスで作成したい。しかしながら、専用のプロセスが無いので、耐圧が１．８Ｖ以上で最適な動作電圧が近い階調用電源（８Ｖ）のプロセスで作成する。
【００１０】
このレベルシフト回路９１により、ロジック系の信号（１．１Ｖ）の出力信号ＤＡＴＡが、レベルシフトブロック９２および出力バッファ９５で入出力系の信号（１．８Ｖ）に変換されて外部へ出力される。
【００１１】
図７に従来の一般的なレベルシフタの回路図を示す。このレベルシフタは、２個のＮ型トランジスタＮ５１、Ｎ５２と、ゲートが互いに双方のドレインに接続されるクロスカップル型の２個のＰ型トランジスタＰ５１、Ｐ５２と、インバータＩＮＶ５０とを備える。このインバータＩＮＶ５０は入力端子ＩＮの入力信号を反転し、１．１Ｖの低電圧源ＶＤＤ（図示せず）で動作する。インバータＩＮＶ５０以外の素子は、１．８Ｖの高電圧源ＩＯＶＣＣで動作する高電圧側の素子である。
【００１２】
２個のＮ型トランジスタＮ５１、Ｎ５２は、ソースが接地されると共に、互いに相補の信号、すなわち入力端子ＩＮの入力信号、及びインバータＩＮＶ５０からの入力信号の反転信号をそれぞれ受け取る。２個のＰ型トランジスタＰ５１とＰ５２とは、ソースが高電圧源ＩＯＶＣＣに接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインが各々Ｎ型トランジスタＮ５１、Ｎ５２のドレインにそれぞれ接続される。Ｐ型トランジスタＰ５１とＮ型トランジスタＮ５１との接続点をノードＷ５１とし、Ｐ型トランジスタＰ５２とＮ型トランジスタＮ５２との接続点をノードＷ５２とする。更に、出力端子ＯＵＴは、ノードＷ５２に接続される。
【００１３】
次に、前記レベルシフタの動作を説明する。定常時では、例えば入力信号がＨ（ＶＤＤ）レベル、その反転信号がＬ（ＧＮＤ＝０Ｖ）レベルの時、Ｎ型トランジスタＮ５１はＯＮ、Ｎ型トランジスタ５２はＯＦＦ、Ｐ型トランジスタＰ５１はＯＦＦ、Ｐ型トランジスタＰ５２はＯＮ状態にある。また、一方のノードであるノードＷ５１はＬ（ＧＮＤ）レベル、他方のノードであるノードＷ５２はＨ（ＩＯＶＣＣ）レベルにある。Ｎ型トランジスタＮ５１とＰ型トランジスタＰ５１と、Ｎ型トランジスタＮ５２とＰ型トランジスタＰ５２とは、各々相補的な関係にあるので、この定常時では電流は流れない。
【００１４】
その後、入力信号がＬ（ＧＮＤ）レベルに変化し、状態遷移時になると、Ｎ型トランジスタＮ５１がＯＦＦ、Ｎ型トランジスタＮ５２はＯＮする。従って、高電圧源ＩＯＶＣＣからＯＮ状態のＰ型トランジスタＰ５２及びＮ型トランジスタＮ５２を経てＧＮＤへ貫通電流が流れ、ノードＷ５２の電位はＨ（ＩＯＶＣＣ）レベルから低下し始める。ノードＷ５２の電位がＩＯＶＣＣ−Ｖｔｐ（ＶｔｐはＰ型トランジスタＰ５２の閾値電圧）以下に低下すると、Ｐ型トランジスタＰ５１がＯＮし始め、ノードＷ５１の電位（Ｐ型トランジスタＰ５２のゲートの電位）は上昇して、Ｐ型トランジスタＰ５２のドレイン電流は少なくなり、ノードＷ５２の電位は一層低くなる。
【００１５】
最終的に、ノードＷ５１の電位はＨ（ＩＯＶＣＣ）レベル、ノードＷ５２の電位はＬ（ＧＮＤ）レベルになり、貫通電流は流れなくなって、出力論理が反転し、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化した場合について説明したが、その逆の場合もレベルシフタは同様に動作する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平7-161821号公報（1995年6月23日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上記背景技術の説明では、ノードＷ５２の電位がＩＯＶＣＣ−Ｖｔｐ以下に低下すると、Ｐ型トランジスタＰ５１がＯＮし始める。しかしながら、図７に示すレベルシフタは階調用電源（８Ｖ）のプロセスで作成しているので、閾値電圧Ｖｔｐが大きく、ノードＷ５２の電位がＩＯＶＣＣ−Ｖｔｐ以下に低下するのに時間がかかる。このため、レベルシフタのスイッチングスピードが遅くなる。同様の事が他のトランジスタでも起こるため、スイッチングのスピードを確保するためには、より大きなトランジスタを必要とするという課題がある。同様に出力バッファにおいても、閾値を超えた十分なゲート電圧を得られないため、電流供給能力の仕様を実現するために、より大きなトランジスタを必要とする課題がある。
【００１８】
本発明の一態様は、出力バッファ専用に最適化されたプロセスを追加することなく、駆動能力を引き上げることができる駆動方法と、その駆動方法を実現するレベルシフト回路及び表示装置駆動ドライバを実現することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明の一態様に係るレベルシフト回路は、信号出力するためのＰ型トランジスタとＮ型トランジスタとで構成される出力バッファ回路を備え、前記Ｐ型トランジスタをオンさせるゲート信号レベルは前記出力バッファ回路の負側電源電位よりも低い電位であり、前記Ｎ型トランジスタをオンさせるゲート信号レベルは前記出力バッファ回路の正側電源電位よりも高い電位であることを特徴とする。
【００２０】
上記の課題を解決するために、本発明の一態様に係る他のレベルシフト回路は、ロジック信号をレベルシフトするレベルシフトブロックと、入出力信号を出力するためのＰ型トランジスタとＮ型トランジスタとを含む出力バッファ回路とを備え、前記レベルシフトブロックが、前記Ｐ型トランジスタを駆動する信号の振幅レベルを負側に拡張する第１レベルシフタと、前記Ｎ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第２レベルシフタとを含むことを特徴とする。
【００２１】
上記の課題を解決するために、本発明の一態様に係る表示装置駆動ドライバは、本発明に係るレベルシフト回路と、前記階調電圧生成回路により生成された階調電圧に基づいて表示装置を駆動するソース駆動回路とを備えることを特徴とする。
【発明の効果】
【００２２】
本発明の一態様によれば、出力バッファ専用に最適化されたプロセスを追加することなく、駆動能力を引き上げることができるレベルシフト回路及び表示装置駆動ドライバを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施形態１に係る表示装置のブロック図である。
【図２】上記表示装置に設けられた駆動ドライバのブロック図である。
【図３】上記駆動用ドライバに設けられたレベルシフト回路の回路図である。
【図４】上記レベルシフト回路に設けられた第１レベルシフタの回路図である。
【図５】上記レベルシフト回路に設けられた第２レベルシフタの回路図である。
【図６】従来のレベルシフト回路の回路図である。
【図７】従来のレベルシフタの回路図である。
【発明を実施するための形態】
【００２４】
〔実施形態１〕
以下、本発明の一実施形態について、詳細に説明する。図１は、アクティブマトリックス型有機ＥＬディスプレイの表示装置１０１の要部を示すブロック図である。この表示装置１０１は、マトリックス状に形成された複数の画素１０２と、駆動ドライバ８と、Ｆｌａｓｈメモリー１０４とを備える。そして、各画素１０２は、ゲートライン１２１と、データライン１２２とに接続される。また、各画素１０２は、第１薄膜トランジスタ１２３と、キャパシタ１２４と、第２薄膜トランジスタ１２５と、有機発光ダイオード（発光素子）１２６とを含む。
【００２５】
第１薄膜トランジスタ１２３は、Ｎ型トランジスタにより構成される。この第１薄膜トランジスタ１２３のゲートはゲートライン１２１に接続される。また、第１薄膜トランジスタ１２３のドレインはデータライン１２２に接続される。また、キャパシタ１２４は、第１薄膜トランジスタ１２３のソースに接続される。
【００２６】
一方、第２薄膜トランジスタ１２５は、Ｐ型トランジスタにより構成される。この第２薄膜トランジスタ１２５のゲートは、キャパシタ１２４を介して、第１薄膜トランジスタ１２３のソースに接続される。そして、有機発光ダイオード１２６は、陽極が第２薄膜トランジスタ１２５のドレインに接続される。
【００２７】
また、ゲートライン１２１は、駆動ドライバ８のゲート駆動信号（Ｇａｔｅ  ｄｒｉｖｅ  ｓｉｇｎａｌｓ）端子に接続され、データライン１２２は駆動ドライバ８のソース駆動信号（Ｓｏｕｒｃｅ  ｄｒｉｖｅ  ｓｉｇｎａｌｓ）端子に接続され、第２薄膜トランジスタ１２５のソースは有機発光ダイオード電源１０５の電圧Ｅｌｖｄｄの端子に接続され、有機発光ダイオード１２６の陰極は有機発光ダイオード電源１０５の電圧Ｅｌｖｓｓの端子に接続される。
【００２８】
更に、駆動ドライバ８は、Ｆｌａｓｈメモリー１０４と接続され、クロック信号ＣＬＫ、出力信号ＤＡＴＡ、高電圧源ＩＯＶＣＣ、電圧ＡＶＤＤが外部から供給される。
【００２９】
図２に駆動ドライバ８のブロック図を示す。尚、記載する電圧の値は一例であり、本発明はこれらの値に限定されない。
【００３０】
駆動ドライバ８は、外部から高電圧源ＩＯＶＣＣと電圧ＡＶＤＤとが供給される。高電圧源ＩＯＶＣＣは制御回路系の電源であり、１．８Ｖの電圧が与えられる。電圧ＡＶＤＤはディスプレイ駆動系の電源の電圧であり、例えば８Ｖの電圧が与えられる。
【００３１】
リニア・レギュレータ（ＬＤＯ）２０１は高電圧源ＩＯＶＣＣからの電圧を駆動ドライバ８の内部のロジック動作電圧（ＶＤＤＤ）１．１Ｖに変換する。
【００３２】
シリアル・ペリフェラル・インタフェース（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ，ＳＰＩ  Ｉ／Ｆ）２０２は、接続されたＦｌａｓｈメモリー１０４とのインターフェースである。駆動ドライバ８の内部ロジックで作成されるロジック動作電圧（ＶＤＤＤ）レベルの信号（１．１Ｖ）をＦｌａｓｈメモリー１０４にアクセスする信号（Ｉｎｔｅｒｆａｃｅ Ｓｉｇｎａｌｓ）の信号レベル（ＩＯＶＣＣ、１．８Ｖ）へレベルシフトしてシリアル・ペリフェラル・インタフェース２０２は出力する。シリアル・ペリフェラル・インタフェース２０２に設けられるレベルシフト回路１については後述する。
【００３３】
ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）Ｉ／Ｆ２０４は、外部の画像処理用デバイスから表示データＤＡＴＡと同期信号ＣＬＫを受けとるインターフェースである。
【００３４】
階調電圧生成回路６（ＧＡＭＭＡ  ＶＯＬＴＡＧＥ  ＧＥＮＥＲＡＴＥ  ＢＬＫ）は、画像データに対応した表示電圧（Ｇａｍｍａ  Ｖｏｌｔａｇｅ）を作成するブロックである。表示電圧は表示するパネルのガンマ特性に合わせて作成され、有機発光ダイオード１２６の陽極から陰極に流れる電流を制御する第２薄膜トランジスタ１２５のゲートに印加される。図１に示すその他の画素１０２においても同様の接続となる。
【００３５】
有機発光ダイオード１２６の陽極には第２薄膜トランジスタ１２５を介して有機発光ダイオード電源１０５の正側電源の端子である電圧Ｅｌｖｄｄの端子が接続され、陰極には負側電源の端子である電圧Ｅｌｖｓｓの端子が接続される。この正側の電圧Ｅｌｖｄｄの端子と負側の電圧Ｅｌｖｓｓの端子は複数ある画素１０２に共通に接続される。電圧Ｅｌｖｄｄと電圧Ｅｌｖｓｓとについては、本発明と密接な関係を有しないので、ここでは詳細な説明を省略する。
【００３６】
データラッチＤＡコンバータ（ＤＡＴＡ  ＬＡＴＣＨ、Ｄ／Ａ  ｃｏｎｖｅｒｔｅｒ）２０６は、表示電圧（Ｇａｍｍａ  Ｖｏｌｔａｇｅ）から画像データに合致する電圧をソース駆動回路（ＳＯＵＲＣＥ  ＤＲＩＶＥＲ）７へ出力する。
【００３７】
ソース駆動回路７は、データライン１２２を駆動するためのバッファを備える。ＧＩＰ電圧生成ブロック（ＧＩＰ（ｇａｔｅ  ｄｒｉｖｅｒｓ ｉｎ  ｐａｎｅｌ）ＶＯＬＴＡＧＥ  ＧＥＮＥＲＡＴＥ  ＢＬＫ）２０８は、ＧＩＰ電圧を作成する。ＧＩＰ電圧は、第１薄膜トランジスタ１２３をオンできる電圧である。タイミングジェネレータ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）２０９は、第１薄膜トランジスタ１２３をオンするタイミングを作成する。
【００３８】
ＧＩＰドライバ（ＧＩＰ  ＤＲＩＶＥＲ）２１０は、ゲートライン１２１を駆動するためのバッファを備える。
【００３９】
ロジックブロック（ＬＯＧＩＣ  ＢＬＫ）２１２は、本発明と密接な関係を有しないので詳細な説明を省略する。
【００４０】
係る構成において、各画素１０２の駆動は、次の様に行われる。まず、ＧＩＰドライバ２１０、ゲートライン１２１を介して、第１薄膜トランジスタ１２３のゲートにＧＩＰ電圧が印加される。これにより、第１薄膜トランジスタ１２３はオンになる。次に、ソース駆動回路７からソース駆動信号がデータライン１２２へ出力される。ソース駆動信号は、表示対象の画素１０２に対応するガンマ電圧である。データライン１２２の電圧は、第１薄膜トランジスタ１２３を通り、キャパシタ１２４を介して、第２薄膜トランジスタ１２５のゲートに印加され、第２薄膜トランジスタ１２５にゲート電圧に対応した電流が流れる。これにより、有機発光ダイオード１２６に電流が供給されて、有機発光ダイオード１２６が所望の輝度で発光する。
【００４１】
次に、シリアル・ペリフェラル・インタフェース２０２に設けられるレベルシフト回路１を、図３に示す。
【００４２】
背景技術で図６を参照して説明したレベルシフト回路９１とレベルシフト回路１の構成は類似するが、レベルシフトブロックの構成が異なり、出力バッファ回路５のＰ型トランジスタＰ１を駆動するレベルシフタＬＥＶＰ（第１レベルシフタ）の低電圧側の電源を低電圧源ＶＮＥＧ（−４Ｖ）にし、出力バッファ回路５のＮ型トランジスタＮ１を駆動するレベルシフタＬＥＶＮ（第２レベルシフタ）の高電圧側の電源を高電圧源ＶＰＯＳ（＋８Ｖ）にしている。
【００４３】
レベルシフタＬＥＶＰの動作を、図４を基に説明する。
【００４４】
レベルシフタＬＥＶＰは、ロジック系信号（１．１Ｖ）の振幅を高電圧源ＩＯＶＣＣ系電源電圧（１．８Ｖ）に拡大するシフタ回路Ｌ４０と、シフタ回路Ｌ４０の高電圧源ＩＯＶＣＣ系出力信号（１．８Ｖ）を、高電圧源ＩＯＶＣＣ系電源電圧と低電圧源ＶＮＥＧ（−４Ｖ）との間で振幅する信号に変換するシフタ回路Ｌ５０とを含む。
【００４５】
レベルシフタＬＥＶＰは、出力バッファ回路５のＰ型トランジスタＰ１のオン動作を高速化する事を目的とするので、入力信号ＩＮがＨ（１．１Ｖ）からＬ（ＧＮＤ）に変化する場合を説明する。
【００４６】
定常時で入力信号ＩＮがＨレベルの時、シフタ回路Ｌ４０のＮ型トランジスタＮ4２はＯＦＦしており、Ｎ型トランジスタＮ４１はＯＮしている。この時、ノードＷ４１はＧＮＤレベルになっているので、Ｐ型トランジスタＰ４２がＯＮしてノードＷ４２が高電圧源ＩＯＶＣＣレベルになっている。
【００４７】
この時、ノードＷ４１が接続されているＰ型トランジスタＰ５２はＯＮし、シフタ回路Ｌ５０の出力ノードＯＵＴは高電圧源ＩＯＶＣＣレベルとなる。
【００４８】
さらに、出力ノードＯＵＴが接続されているＮ型トランジスタＮ５１はＯＮし、ノードＷ５１を低電圧源ＶＮＥＧレベル（−４Ｖ）にするので、Ｎ型トランジスタＮ５２はＯＦＦする。また、高電圧源ＩＯＶＣＣレベルとなっているノードＷ４２が接続されているＰ型トランジスタＰ５１はＯＦＦしている。
【００４９】
入力信号ＩＮがＨレベルの定常時からＬレベルに移行した時、シフタ回路Ｌ４０のＮ型トランジスタＮ４１がＯＦＦし、Ｎ型トランジスタＮ４２がＯＮする。この時、Ｎ型トランジスタＮ４２に接続されるノードＷ４２がＧＮＤレベルになるので、Ｐ型トランジスタＰ４１はＯＮし、ノードＷ４１が高電圧源ＩＯＶＣＣレベルになり、Ｐ型トランジスタＰ４２はＯＦＦする。
【００５０】
さらに、ノードＷ４１とノードＷ４２とが接続されるシフタ回路Ｌ５０のＰ型トランジスタＰ５１がＯＮするので、接続されるノードＷ５１が高電圧源ＩＯＶＣＣレベルになる。そのため、ノードＷ５１に接続されるＮ型トランジスタＮ５２がＯＮし、シフタ回路Ｌ５０の出力ノードＯＵＴが低電圧源ＶＮＥGレベル（−４Ｖ）になる。一方、出力ノードＯＵＴが接続されているＮ型トランジスタＮ５１はＯＦＦしており、高電圧源ＩＯＶＣＣレベルになっているノードＷ４１に接続されるＰ型トランジスタＰ５２もＯＦＦになる。
【００５１】
この出力ノードＯＵＴは図３のソース電位を高電圧源ＩＯＶＣＣに接続しているＰ型トランジスタＰ１に接続されているので、ＯＮ動作時にはゲート電位が低電圧源ＶＮＥＧレベル（−４Ｖ）となり、ゲートソース間電圧を十分に確保することができるため、駆動電流をＰ型トランジスタＰ１に多く流すことができ、出力バッファ回路５のトランジスタサイズを大きくすることなく、仕様の駆動能力を確保する事が可能になる。ここで、低電圧源ＶＮＥＧは一例として―４Ｖとして説明しているが、本発明はこれに限定されない。レベルシフトブロック２の高電圧源ＩＯＶＣＣと低電圧源ＶＮＥＧレベルとの間の差が、Ｐ型トランジスタＰ１の耐圧を超えなければよいことは言うまでもない。
【００５２】
レベルシフタＬＥＶＮの動作を、図５を基に説明する。
【００５３】
レベルシフタＬＥＶＮは、ロジック系信号（１．１Ｖ）の振幅を高電圧源ＩＯＶＣＣ系電源電圧（１．８Ｖ）に拡大するシフタ回路Ｌ６０と、シフタ回路Ｌ６０の高電圧源ＩＯＶＣＣ系出力信号（１．８Ｖ）を、高電圧源ＶＰＯＳ（＋８Ｖ）とＧＮＤとの間の振幅を有する信号に変換するシフタ回路Ｌ７０とを含む。
【００５４】
レベルシフタＬＥＶＮは出力バッファ回路５のＮ型トランジスタＮ１のオン動作を高速化する事を目的としているので、入力信号ＩＮがＬ(ＧＮＤ)からＨ（１．１Ｖ）に変化する場合を説明する。
【００５５】
定常時で入力信号ＩＮがＬレベルの時、シフタ回路Ｌ６０のＮ型トランジスタＮ６１はＯＦＦしており、Ｎ型トランジスタＮ６２はＯＮしている。この時、ノードＷ６２はＧＮＤレベルになっているので、Ｐ型トランジスタＰ６１がＯＮしてノードＷ６１が高電圧源ＩＯＶＣＣレベルになっている。
【００５６】
この時、ノードＷ６１が接続されているＮ型トランジスタＮ７２はＯＮし、シフタ回路Ｌ７０の出力ノードＯＵＴはＧＮＤレベルとなる。
【００５７】
さらに、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１はＯＮし、ノードＷ７１を高電圧源ＩＯＶＣＣレベル（１．８Ｖ）にするので、Ｐ型トランジスタＰ７２はＯＦＦする。また、高電圧源ＩＯＶＣＣレベルとなっているノードＷ７１が接続されているＮ型トランジスタＮ７１はＯＦＦしている。
【００５８】
入力信号ＩＮがＬレベルの定常時からＨレベルに移行した時、シフタ回路Ｌ６０のＮ型トランジスタＮ６２がＯＦＦし、Ｎ型トランジスタＮ６１がＯＮする。この時、Ｎ型トランジスタＮ６１に接続されるノードＷ６１がＧＮＤレベルになるので、Ｐ型トランジスタＰ６２はＯＮし、ノードＷ６２が高電圧源ＩＯＶＣＣレベルになり、Ｐ型トランジスタＰ６１はＯＦＦする。
【００５９】
さらに、ノードＷ６１とノードＷ６２とが接続されるシフタ回路Ｌ７０のＮ型トランジスタＮ７１がＯＮするので、接続されるノードＷ７１がＧＮＤレベルになる。そのため、ノードＷ７１に接続されるＰ型トランジスタＰ７２がＯＮし、シフタ回路Ｌ７０の出力ノードＯＵＴが高電圧源ＶＰＯＳレベル（＋８Ｖ）になる。一方、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１はＯＦＦしており、ＧＮＤレベルになっているノードＷ７１に接続されるＮ型トランジスタＮ７１もＯＦＦになる。
【００６０】
この出力ノードＯＵＴはソース電位をＧＮＤに接続している図３のＮ型トランジスタＮ１に接続されているので、ＯＮ動作時にはＮ型トランジスタＮ１のゲート電位が高電圧源ＶＰＯＳレベル（＋８Ｖ）となる。このため、Ｎ型トランジスタＮ１のゲートソース間電圧を十分に確保することができる。従って、駆動電流をＮ型トランジスタＮ１に多く流すことができる。この結果、出力バッファ回路５のトランジスタサイズを大きくすることなく、出力バッファ回路５を駆動するための仕様の駆動能力を確保する事が可能になる。
【００６１】
ここで、高電圧源ＶＰＯＳの電圧は一例として＋８Ｖとして説明しているが、本発明はこれに限定されない。高電圧源ＶＰＯＳの電圧は、レベルシフタＬＥＶＮのＧＮＤレベルとの差が、Ｎ型トランジスタＮ１の耐圧を超えなければよいことは言うまでもない。
【００６２】
高電圧源ＶＰＯＳ（＋８Ｖ）は、図２のブロック図に示すように、外部から供給される電圧ＡＶＤＤを使用して作成する。
【００６３】
低電圧源ＶＮＥＧは、図２のブロック図に示すように、階調電圧生成回路６（ＧＡＭＭＡ  ＶＯＬＴＡＧＥ  ＧＥＮＥＲＡＴＥ  ＢＬＫ）で作成する表示電圧（Ｇａｍｍａ  Ｖｏｌｔａｇｅ）から選択した電圧ＡＶＥＥＲ（−４Ｖ）を使用して作成する。
【００６４】
このため、本実施形態に係るレベルシフト回路１は新たな電源を必要としない。レベルシフト回路１は、表示装置１０１に必要な電圧（電圧ＡＶＤＤ、電圧ＡＶＥＥＲ）を利用して構成するため、回路が新たな電源のために増大せずチップ面積へのインパクトを最小にすることができる。また、入出力に最適なトランジスタを用意することなく、表示装置を駆動するためのこれまでのデバイスの製造プロセスでレベルシフト回路１を作成できるので、製造プロセスを追加することもなく製造ＴＡＴへの影響も無くなる。
【００６５】
このように、本実施形態のレベルシフト回路１は、出力バッファ回路５専用に最適化されたプロセスを追加することなく、駆動能力を引き上げることが可能となり、表示装置１０１を駆動する駆動ドライバ８と接続されるＦｌａｓｈメモリー１０４との通信時間を大幅に短縮することができる。
【００６６】
〔まとめ〕
本発明の態様１に係るレベルシフト回路１は、信号出力するためのＰ型トランジスタＰ１とＮ型トランジスタＮ１とで構成される出力バッファ回路５を備え、前記Ｐ型トランジスタＰ１をオンさせるゲート信号レベルは前記出力バッファ回路５の負側電源電位よりも低い電位であり、前記Ｎ型トランジスタＮ１をオンさせるゲート信号レベルは前記出力バッファ回路５の正側電源電位よりも高い電位である。
【００６７】
本発明の態様２に係るレベルシフト回路１は、ロジック信号をレベルシフトするレベルシフトブロック２と、入出力信号を出力するためのＰ型トランジスタＰ１とＮ型トランジスタＮ１とを含む出力バッファ回路５とを備え、前記レベルシフトブロック２が、前記Ｐ型トランジスタＰ１を駆動する信号の振幅レベルを負側に拡張する第１レベルシフタ（レベルシフタＬＥＶＰ）と、前記Ｎ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張する第２レベルシフタ（レベルシフタＬＥＶＮ）とを含んでいる。
【００６８】
上記の構成によれば、Ｐ型トランジスタを駆動する信号の振幅レベルを負側に拡張され、Ｎ型トランジスタを駆動する信号の振幅レベルを正側に拡張される。このため、Ｐ型トランジスタに流れる電流が増大し、Ｎ型トランジスタに流れる電流が増大する。この結果、出力バッファ専用に最適化されたプロセスを追加することなく、出力バッファ回路のＰ型トランジスタ及びＮ型トランジスタの駆動能力を引き上げることができる。
【００６９】
本発明の態様３に係るレベルシフト回路１は、上記態様２において、前記第１レベルシフタ（レベルシフタＬＥＶＰ）は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６により生成された階調電圧のうちの一つに基づいて、前記Ｐ型トランジスタＰ１を駆動する信号の振幅レベルを負側に拡張してもよい。
【００７０】
上記の構成によれば、表示装置に必要な階調電圧を利用して、Ｐ型トランジスタを駆動する信号の振幅レベルを負側に拡張することができる。
【００７１】
本発明の態様４に係るレベルシフト回路１は、上記態様２において、前記第１レベルシフタ（レベルシフタＬＥＶＰ）により拡張された負側の電圧が、前記Ｐ型トランジスタＰ１の耐圧を超えない電圧である。
【００７２】
上記の構成によれば、Ｐ型トランジスタを駆動する信号の振幅レベルの拡張によるＰ型トランジスタの破壊を回避することができる。
【００７３】
本発明の態様５に係るレベルシフト回路１は、上記態様２において、前記第２レベルシフタ（レベルシフタＬＥＶＮ）は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６に供給される電源電圧に基づいて、前記Ｎ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張してもよい。
【００７４】
上記の構成によれば、表示装置に必要な電源電圧を利用して、Ｎ型トランジスタを駆動する信号の振幅レベルを正側に拡張することができる。
【００７５】
本発明の態様６に係るレベルシフト回路１は、上記態様２において、前記第２レベルシフタ（レベルシフタＬＥＶＮ）により拡張された正側の電圧が、前記Ｎ型トランジスタＮ１の耐圧を超えない電圧である。
【００７６】
上記の構成によれば、Ｎ型トランジスタを駆動する信号の振幅レベルの拡張によるＮ型トランジスタの破壊を回避することができる。
【００７７】
本発明の態様７に係る表示装置駆動ドライバは、態様３又は５に記載のレベルシフト回路と、前記階調電圧生成回路６により生成された階調電圧に基づいて表示装置を駆動するソース駆動回路７とを備える。
【００７８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００７９】
１  レベルシフト回路
２  レベルシフトブロック
５  出力バッファ回路
６  階調電圧生成回路
７  ソース駆動回路
８  駆動ドライバ（表示装置駆動ドライバ）
ＬＥＶＰ  レベルシフタ（第１レベルシフタ）
ＬＥＶＮ  レベルシフタ（第２レベルシフタ）
Ｌ４０  シフタ回路
Ｌ５０  シフタ回路
Ｌ６０  シフタ回路
Ｌ７０  シフタ回路
ＩＯＶＣＣ  高電圧源
ＶＰＯＳ  高電圧源
ＶＮＥＧ  低電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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