(57)【要約】【課題】データ電圧を出力するアンプ回路の入力ノードの電圧変化を高速化することが可能な表示ドライバー、電気光学装置及び電子機器等を提供すること。【解決手段】表示ドライバー１００は、表示データＧＲＤ［６：０］を階調電圧ＶＤＡに変換するＤ／Ａ変換回路１０と、入力ノードＮＩＡに階調電圧ＶＤＡが入力され、データ電圧を出力するアンプ回路２０と、アンプ回路２０の入力ノードＮＩＡに対して、補助電流ＩＡＳ又は補助電荷ＱＡＳを供給する供給回路９０と、を含む。補助期間において、Ｄ／Ａ変換回路１０の出力はハイインピーダンス状態であり、供給回路９０は、アンプ回路２０の入力ノードＮＩＡに対して補助電流ＩＡＳ又は補助電荷ＱＡＳを供給する。補助期間の後の非補助期間において、Ｄ／Ａ変換回路１０がアンプ回路２０の入力ノードＮＩＡに対して階調電圧ＶＤＡを出力する。【選択図】      図１
2019056799.tif 000002
【特許請求の範囲】
【請求項１】
表示データを階調電圧に変換するＤ／Ａ変換回路と、
入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、
前記アンプ回路の前記入力ノードに対して、補助電流又は補助電荷を供給する供給回路と、
を含み、
補助期間において、前記Ｄ／Ａ変換回路の出力はハイインピーダンス状態であり、前記供給回路は、前記アンプ回路の前記入力ノードに対して前記補助電流又は前記補助電荷を供給し、
前記補助期間の後の非補助期間において、前記Ｄ／Ａ変換回路が前記アンプ回路の前記入力ノードに対して前記階調電圧を出力することを特徴とする表示ドライバー。
【請求項２】
請求項１において、
前記アンプ回路は、
非反転入力端子に基準電圧が入力される演算増幅器と、
前記階調電圧が入力される前記入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、
前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、
を有することを特徴とする表示ドライバー。
【請求項３】
請求項１又は２において、
前記供給回路は、
一端が前記入力ノードに接続される第１〜第ｎのキャパシター（ｎは２以上の整数）と、
前記表示データに基づく入力データにより第１〜第ｎの電圧を前記第１〜第ｎのキャパシターの他端に出力する第１〜第ｎのバッファーと、
前記補助期間において、前記第１〜第ｎのバッファーが前記第１〜第ｎの電圧を出力し、前記第１〜第ｎのキャパシターの前記一端から前記入力ノードに前記補助電荷が供給されることを特徴とする表示ドライバー。
【請求項４】
請求項３において、
前記表示データに基づいて前記入力データを演算し、前記入力データを前記第１〜第ｎのバッファーに出力する演算回路を含むことを特徴とする表示ドライバー。
【請求項５】
請求項１において、
前記供給回路は、
高電位側電源電圧のノードと前記入力ノードとの間に設けられ、前記補助期間において前記高電位側電源電圧のノードから前記入力ノードに前記補助電流を流す第１の電流供給回路と、
低電位側電源電圧のノードと前記入力ノードとの間に設けられ、前記補助期間において前記入力ノードから前記低電位側電源電圧のノードに前記補助電流を流す第２の電流供給回路と、
を有することを特徴とする表示ドライバー。
【請求項６】
請求項５において、
前記アンプ回路は、
非反転入力端子に基準電圧が入力される演算増幅器と、
前記階調電圧が入力される前記入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、
前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、
を有し、
前記第１の電流供給回路は、
前記非補助期間において、前記高電位側電源電圧のノードから前記アンプ回路の前記入力ノードに第１の補償電流を流し、
前記第２の電流供給回路は、
前記非補助期間において、前記アンプ回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流すことを特徴とする表示ドライバー。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記Ｄ／Ａ変換回路は、
複数の電圧のいずれかを前記階調電圧として選択するスイッチ群と、
前記表示データに基づいて前記スイッチ群を制御する制御回路と、
を含み、
前記制御回路は、
前記補助期間において、前記スイッチ群のスイッチをオフにすることで、前記Ｄ／Ａ変換回路の出力をハイインピーダンス状態に設定することを特徴とする表示ドライバー。
【請求項８】
請求項１乃至７のいずれかに記載の表示ドライバーと、
前記表示ドライバーにより駆動される電気光学パネルと、
を含むことを特徴とする電気光学装置。
【請求項９】
請求項１乃至７のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリング（インピーダンス変換）するアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１〜３に開示されている。
【０００３】
特許文献１では、アンプ回路を正転増幅回路で構成している。即ち、演算増幅器の非反転入力端子（正極端子）に階調電圧が入力され、反転入力端子（負極端子）にフィードバック電圧が入力される。
【０００４】
特許文献２、３では、アンプ回路を反転増幅回路で構成している。反転増幅回路の入力ノードと演算増幅器の反転入力端子との間には第１のキャパシターが設けられ、演算増幅器の反転入力端子と出力端子との間には第２のキャパシターが設けられ、演算増幅器の非反転入力端子には階調電圧が入力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２９２８５６号公報
【特許文献２】特開２００１−６７０４７号公報
【特許文献３】特開平１０−２６０６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年では電気光学パネルの高精細化や高フレームレート化等によって、表示ドライバーが画素を短い駆動時間内に高速に駆動することが求められている。このため、高速な応答性を有する（例えば高スルーレートや高感度の）演算増幅器を用いてアンプ回路を構成し、アンプ回路がデータ電圧を高速に変化させることができるように構成する。しかしながら、アンプ回路の出力側が高速化されたとしても、それに対応して入力側が高速化されていなければ、画素を高速に駆動できない可能性がある。即ち、アンプ回路がデータ電圧を高速に変化させることができる能力に対応して、アンプ回路の入力ノードの電圧変化（即ちＤ／Ａ変換回路が出力する階調電圧の電圧変化）が高速化されることが望まれる。
【０００７】
本発明の幾つかの態様によれば、データ電圧を出力するアンプ回路の入力ノードの電圧変化を高速化することが可能な表示ドライバー、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、表示データを階調電圧に変換するＤ／Ａ変換回路と、入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、前記アンプ回路の前記入力ノードに対して、補助電流又は補助電荷を供給する供給回路と、を含み、補助期間において、前記Ｄ／Ａ変換回路の出力はハイインピーダンス状態であり、前記供給回路は、前記アンプ回路の前記入力ノードに対して前記補助電流又は前記補助電荷を供給し、前記補助期間の後の非補助期間において、前記Ｄ／Ａ変換回路が前記アンプ回路の前記入力ノードに対して前記階調電圧を出力する表示ドライバーに関係する。
【０００９】
本発明の一態様によれば、補助期間において、アンプ回路の入力ノードに対して補助電流又は補助電荷が供給されることで、アンプ回路の入力ノードの容量（例えば寄生容量）が補助電流又は補助電荷でチャージされる。これにより、アンプ回路の入力ノードの電圧を、非補助期間においてＤ／Ａ変換回路が出力する予定の階調電圧（又は、その付近）に高速に変化させることが可能となる。
【００１０】
また本発明の一態様では、前記アンプ回路は、非反転入力端子に基準電圧が入力される演算増幅器と、前記階調電圧が入力される前記入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有してもよい。
【００１１】
このようにすれば、非反転増幅回路や、フィードバック回路としてキャパシターを用いたアンプ回路等を採用した場合に比べて、種々の利点がある。例えば、演算増幅器の差動対の動作点が基準電圧付近に限定されるので、演算増幅器を高感度化（高ゲイン化）できるようになる。或いは、フィードバック回路としてキャパシターを用いた反転増幅回路のような初期化が不要になる。
【００１２】
また本発明の一態様では、前記供給回路は、一端が前記入力ノードに接続される第１〜第ｎのキャパシター（ｎは２以上の整数）と、前記表示データに基づく入力データにより第１〜第ｎの電圧を前記第１〜第ｎのキャパシターの他端に出力する第１〜第ｎのバッファーと、前記補助期間において、前記第１〜第ｎのバッファーが前記第１〜第ｎの電圧を出力し、前記第１〜第ｎのキャパシターの前記一端から前記入力ノードに前記補助電荷が供給されてもよい。
【００１３】
このようにすれば、第１〜第ｎのバッファーが、表示データに基づく入力データにより第１〜第ｎの電圧を第１〜第ｎのキャパシターの他端に出力することで、第１〜第ｎのキャパシターの一端からアンプ回路の入力ノードに補助電荷を供給できる。電荷再分配による電圧変化は、アンプ回路の入力ノードの電圧を変化させる速度より高速にできるため、補助期間においてアンプ回路の入力ノードの電圧を高速に変化させることが可能となる。
【００１４】
また本発明の一態様では、表示ドライバーは、前記表示データに基づいて前記入力データを演算し、前記入力データを前記第１〜第ｎのバッファーに出力する演算回路を含む。
【００１５】
このようにすれば、表示データに基づいて入力データを演算することで、階調電圧に対応した目標電圧を実現する入力データを第１〜第ｎのバッファーに供給できる。これにより、階調電圧に対応した目標電圧にアンプ回路の入力ノードの電圧を変化させる補助電荷を、第１〜第ｎのキャパシターの一端からアンプ回路の入力ノードに供給できる。
【００１６】
また本発明の一態様では、前記供給回路は、高電位側電源電圧のノードと前記入力ノードとの間に設けられ、前記補助期間において前記高電位側電源電圧のノードから前記入力ノードに前記補助電流を流す第１の電流供給回路と、低電位側電源電圧のノードと前記入力ノードとの間に設けられ、前記補助期間において前記入力ノードから前記低電位側電源電圧のノードに前記補助電流を流す第２の電流供給回路と、を有してもよい。
【００１７】
このようにすれば、補助期間において第１の電流供給回路が高電位側電源電圧のノードからアンプ回路の入力ノードに第１の補助電流を流す、又は第２の電流供給回路がアンプ回路の入力ノードから低電位側電源電圧のノードに第２の補助電流を流すことで、アンプ回路の入力ノードの容量をチャージできる。電流供給による電圧変化は、Ｄ／Ａ変換回路がアンプ回路の入力ノードの電圧を変化させる速度より高速にできるため、補助期間においてアンプ回路の入力ノードの電圧を高速に変化させることが可能となる。
【００１８】
また本発明の一態様では、前記アンプ回路は、非反転入力端子に基準電圧が入力される演算増幅器と、前記階調電圧が入力される前記入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有し、前記第１の電流供給回路は、前記非補助期間において、前記高電位側電源電圧のノードから前記アンプ回路の前記入力ノードに第１の補償電流を流し、前記第２の電流供給回路は、前記非補助期間において、前記アンプ回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流してもよい。
【００１９】
第１の電流供給回路が第１の補償電流を高電位側電源電圧のノードからアンプ回路の入力ノードに流し、第２の電流供給回路が第２の補償電流をアンプ回路の入力ノードから低電位側電源電圧のノードに流すことで、Ｄ／Ａ変換回路を介してアンプ回路の入力ノードとラダー抵抗回路との間に流れる電流を補償（低減又はキャンセル）できる。これにより、入力ノードと出力ノードとの間にフィードバック回路として第１、第２の抵抗が設けられた反転増幅回路を採用しながら、Ｄ／Ａ変換回路が出力する階調電圧の誤差を低減（又はキャンセル）できる。
【００２０】
また本発明の一態様では、前記Ｄ／Ａ変換回路は、複数の電圧のいずれかを前記階調電圧として選択するスイッチ群と、前記表示データに基づいて前記スイッチ群を制御する制御回路と、を含み、前記制御回路は、前記補助期間において、前記スイッチ群のスイッチをオフにすることで、前記Ｄ／Ａ変換回路の出力をハイインピーダンス状態に設定してもよい。
【００２１】
このようにすれば、補助期間において制御回路がスイッチ群のスイッチをオフにすることで、Ｄ／Ａ変換回路の出力をハイインピーダンス状態に設定できる。これにより、補助期間において補助電流又は補助電荷がＤ／Ａ変換回路を介してラダー抵抗回路に流れないようにできる。即ち、補助期間の終了時において階調電圧に誤差が生じるおそれを低減できる。
【００２２】
また本発明の他の態様は、上記のいずれかに記載の表示ドライバーと、前記表示ドライバーにより駆動される電気光学パネルと、を含む電気光学装置に関係する。
【００２３】
また本発明の他の態様は、上記のいずれかに記載の表示ドライバーを含む電子機器に関係する。
【図面の簡単な説明】
【００２４】
【図１】本実施形態の表示ドライバーの構成例。
【図２】本実施形態の表示ドライバーの動作を説明するタイミングチャート。
【図３】表示ドライバー及び供給回路の第１の詳細な構成例。
【図４】表示ドライバー及び供給回路の第２の詳細な構成例。
【図５】第２の詳細な構成例の表示ドライバーの動作を説明するタイミングチャート。
【図６】第２の詳細な構成例の表示ドライバーの動作を説明する図。
【図７】第２の詳細な構成例の表示ドライバーの動作を説明する図。
【図８】電流供給回路の詳細な構成例。
【図９】電流供給回路の詳細な構成例。
【図１０】表示ドライバー及び供給回路の第３の詳細な構成例。
【図１１】表示ドライバーの変形構成例。
【図１２】Ｄ／Ａ変換回路の詳細な構成例。
【図１３】デコーダーの詳細な構成例。
【図１４】セレクターの詳細な構成例。
【図１５】電気光学装置の構成例。
【図１６】電子機器の構成例。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
１．表示ドライバー
図１は、本実施形態の表示ドライバー１００の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、アンプ回路２０と、供給回路９０と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０（階調電圧生成回路）と、演算回路８０（第２の演算回路、制御回路）と、を含むことができる。表示ドライバー１００は、例えば集積回路装置（ＩＣ）により構成される。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００２７】
ラダー抵抗回路５０は、直列に接続された抵抗ＲＶ１〜ＲＶ１２９（抵抗素子）を含む。その直列に接続された抵抗ＲＶ１〜ＲＶ１２９の抵抗ＲＶ１側の一端に高電位側電源電圧ＶＲＨが入力され、抵抗ＲＶ１２９側の他端に低電位側電源電圧ＶＲＬが入力される。ラダー抵抗回路５０の抵抗と抵抗の間のノード（タップ）からは、電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４が出力される。即ち、抵抗ＲＶ１と抵抗ＲＶ２の間のノードから電圧ＶＭ６４が出力され、抵抗ＲＶ２と抵抗ＲＶ３の間のノードから電圧ＶＭ６３が出力され、抵抗ＲＶ６４と抵抗ＲＶ６５の間のノードから電圧ＶＭ１が出力される。抵抗ＲＶ６５と抵抗ＲＶ６６の間のノードから電圧ＶＰ１が出力され、抵抗ＲＶ６６と抵抗ＲＶ６７の間のノードから電圧ＶＰ２が出力され、抵抗ＲＶ１２８と抵抗ＲＶ１２９の間のノードから電圧ＶＰ６４が出力される。例えば、抵抗ＲＶ２〜ＲＶ１２８は同じ抵抗値を有する。なお、これに限定されず、例えば抵抗ＲＶ２〜ＲＶ６５が負極性駆動のガンマ特性に対応した抵抗値を有し、抵抗ＲＶ６６〜ＲＶ１２８が正極性駆動のガンマ特性に対応した抵抗値を有してもよい。
【００２８】
Ｄ／Ａ変換回路１０は、表示データＧＲＤ［６：０］を階調電圧ＶＤＡに変換する。アンプ回路２０の入力ノードＮＩＡの電圧をＶＩＡとすると、Ｄ／Ａ変換回路１０が階調電圧ＶＤＡを出力しているとき、ＶＩＡ＝ＶＤＡである。Ｄ／Ａ変換回路１０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応した電圧を選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。具体的には、ＧＲＤ［６：０］＝０００００００、００００００１、・・・、０１１１１１１の場合、各々、負極性駆動用の電圧ＶＭ６４、ＶＭ６３、・・・、ＶＭ１を階調電圧ＶＤＡとして出力する。ＧＲＤ［６：０］＝１００００００、１０００００１、・・・、１１１１１１１の場合、各々、正極性駆動用の電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４を階調電圧ＶＤＡとして出力する。なお、ここではＧＲＤ［６：０］を２進数で表した。画素、ライン、又はフレーム毎に駆動極性を反転する極性反転駆動において、正極性駆動のとき正極性駆動用の電圧ＶＰ１〜ＶＰ６４が選択され、負極性駆動のとき負極性駆動用の電圧ＶＭ１〜ＶＭ６４が選択される。
【００２９】
アンプ回路２０は、入力ノードＮＩＡに階調電圧ＶＤＡが入力され、データ電圧（出力電圧ＶＱ）を出力する。即ち、アンプ回路２０は、入力ノードＮＩＡの電圧ＶＩＡとして入力された階調電圧ＶＤＡを増幅又はバッファリング（インピーダンス変換）して、出力電圧ＶＱを出力ノードＮＱに出力する。出力電圧ＶＱは、表示ドライバー１００の端子（パッド又はパッケージ端子）からデータ電圧として出力され、表示ドライバー１００に接続される電気光学パネルのデータ線（ソース線）を駆動する。例えば、アンプ回路２０は、基準電圧ＶＣを基準として階調電圧ＶＤＡを反転増幅する反転増幅回路である。例えばＶＰ６４＜ＶＰ６３＜・・・＜ＶＰ１＝ＶＣ＜ＶＭ１＜ＶＭ２＜・・・＜ＶＭ６４であるとき、負極性駆動用の電圧ＶＭ１〜ＶＭ６４は、反転増幅により基準電圧ＶＣより低い負極性のデータ電圧となり、正極性駆動用の電圧ＶＰ１〜ＶＰ６４は、反転増幅により基準電圧ＶＣより高い正極性のデータ電圧となる。
【００３０】
供給回路９０は、アンプ回路２０の入力ノードＮＩＡに対して、補助電流ＩＡＳ又は補助電荷ＱＡＳを供給する。具体的には、供給回路９０は、入力ノードＮＩＡの容量（例えば、配線容量や、トランジスターのソース−ゲート間容量（ドレイン−ゲート間容量）等の寄生容量）を補助電流ＩＡＳ又は補助電荷ＱＡＳでチャージすることで、入力ノードＮＩＡの電圧ＶＩＡを目標電圧に変化させる。目標電圧は、例えばＤ／Ａ変換回路１０が出力しようとしている階調電圧ＶＤＡ、或いは、階調電圧ＶＤＡを含む所与の電圧範囲内の電圧（例えば、階調電圧ＶＤＡに対応する表示データＧＲＤ［６：０］の上位側ビットデータに対応する電圧）である。入力ノードＮＩＡの電圧ＶＩＡを上げる場合、供給回路９０は入力ノードＮＩＡに対して正の補助電流ＩＡＳ又は補助電荷ＱＡＳを供給し、入力ノードＮＩＡの電圧ＶＩＡを下げる場合、供給回路９０は入力ノードＮＩＡに対して負の補助電流ＩＡＳ又は補助電荷ＱＡＳを供給する。
【００３１】
図２は、本実施形態の表示ドライバー１００の動作を説明するタイミングチャートである。図２に示すように、補助期間ＴＡ（第１の期間）において、Ｄ／Ａ変換回路１０の出力はハイインピーダンス状態であり、供給回路９０は、アンプ回路２０の入力ノードＮＩＡに対して補助電流ＩＡＳ又は補助電荷ＱＡＳを供給する。そして、補助期間ＴＡの後の非補助期間ＴＢ（第２の期間）において、Ｄ／Ａ変換回路１０がアンプ回路２０の入力ノードＮＩＡに対して階調電圧ＶＤＡを出力する。
【００３２】
具体的には、アンプ回路２０は、水平走査期間において複数の画素（複数のソース線）を時分割に駆動する。図２では、第１の画素に書き込む階調電圧ＶＤＡ１に対応して表示データＧＲＤ［６：０］＝ＧＲＤ１がＤ／Ａ変換回路１０に入力され、第２の画素に書き込む階調電圧ＶＤＡ２に対応して表示データＧＲＤ［６：０］＝ＧＲＤ２がＤ／Ａ変換回路１０に入力されている。
【００３３】
イネーブル信号ＤＡＥＮＢは、Ｄ／Ａ変換回路１０の出力イネーブルを制御する信号である。例えばイネーブル信号ＤＡＥＮＢがローレベル（第１の論理レベル、非アクティブ）のときＤ／Ａ変換回路１０の出力がハイインピーダンス状態であり、イネーブル信号ＤＡＥＮＢがハイレベル（第２の論理レベル、アクティブ）のときＤ／Ａ変換回路１０の出力がイネーブルである。イネーブル信号ＤＡＥＮＢは、表示データＧＲＤ［６：０］が変化するタイミングを含む期間においてローレベルであり、その期間においてＤ／Ａ変換回路１０の出力はハイインピーダンス状態である。
【００３４】
クロック信号ＤＡＣＬＫは、Ｄ／Ａ変換回路１０が表示データＧＲＤ［６：０］をラッチする（取り込む）信号である。Ｄ／Ａ変換回路１０は、表示データＧＲＤ［６：０］が変化するタイミングの後のクロック信号ＤＡＣＬＫの立ち上がりエッジ（広義にはエッジ）で表示データＧＲＤ［６：０］をラッチし、そのラッチした表示データＧＲＤ［６：０］をＤ／Ａ変換する。
【００３５】
補助期間ＴＡは、Ｄ／Ａ変換回路１０の出力がハイインピーダンス状態である期間に含まれる。具体的には、補助期間ＴＡは、表示データＧＲＤ［６：０］が変化するタイミング以後に開始し、Ｄ／Ａ変換回路１０の出力がイネーブルになるタイミング以前に終了する。より具体的には、演算回路８０が、補助電流ＩＡＳの電流値又は補助電荷ＱＡＳの電荷量を制御する設定データＣＡＳ（制御信号）を表示データＧＲＤ［６：０］に基づいて生成し、その設定データＣＡＳを供給回路９０に出力する。例えば、今回の表示データＧＲＤ２と前回の表示データＧＲＤ１との差分に基づいて、補助電流ＩＡＳの電流値を制御する設定データＣＡＳを生成する。或いは、目標電圧に対応した表示データＧＲＤ２に基づいて、補助電荷ＱＡＳの電荷量を制御する設定データＣＡＳを生成する。演算回路８０は、その設定データＣＡＳを信号ＡＳＣＫの立ち下がりエッジで変化させる。補助期間ＴＡは、その信号ＡＳＣＫにより規定される期間である。例えば信号ＡＳＣＫがハイレベル（第２の論理レベル、アクティブ）の期間が補助期間ＴＡである。或いは、信号ＡＳＣＫの立ち下がりエッジから、Ｄ／Ａ変換回路１０の出力がイネーブルになるタイミングまでの期間が補助期間ＴＡである。なお、クロック信号ＤＡＣＬＫの変化タイミングと補助期間ＴＡとの関係は図２に限定されない。
【００３６】
補助期間ＴＡより前では、アンプ回路２０の入力ノードＮＩＡの電圧ＶＩＡは、表示データＧＲＤ１に対応する階調電圧ＶＤＡ１である。補助期間ＴＡでは、Ｄ／Ａ変換回路１０の出力がハイインピーダンス状態であり、供給回路９０が補助電流ＩＡＳ又は補助電荷ＱＡＳをアンプ回路２０の入力ノードＮＩＡに供給する。入力ノードＮＩＡの容量（寄生容量）をＣｐとした場合、供給回路９０は、補助電流ＩＡＳ又は補助電荷ＱＡＳによって供給される電荷量がＣｐ×（ＶＤＡ２−ＶＤＡ１）となる（又は、その電荷量から所与の範囲内の電荷量となる）補助電流ＩＡＳ又は補助電荷ＱＡＳを出力する。従って、入力ノードＮＩＡの電圧ＶＩＡが、表示データＧＲＤ［６：０］に対応する階調電圧ＶＤＡ２（又は、その付近）に変化する。非補助期間ＴＢではＤ／Ａ変換回路１０の出力がイネーブルなので、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡ２により入力ノードＮＩＡの電圧ＶＩＡが階調電圧ＶＤＡ２となる。
【００３７】
なお演算回路８０は、ロジック回路により実現される。なお、演算回路８０は、複数のデジタル信号処理を時分割に実行するＤＳＰ（Digital Signal processor）により実現されてもよい。この場合、演算処理が他のデジタル信号処理と共に時分割に実行される。
【００３８】
以上の実施形態によれば、補助期間ＴＡにおいて、アンプ回路２０の入力ノードＮＩＡに対して補助電流ＩＡＳ又は補助電荷ＱＡＳが供給されることで、入力ノードＮＩＡの容量が補助電流ＩＡＳ又は補助電荷ＱＡＳでチャージされ、入力ノードＮＩＡの電圧ＶＩＡを目標電圧（階調電圧ＶＤＡ２付近の電圧）に変化させることができる。これにより、アンプ回路２０の入力ノードＮＩＡの電圧ＶＩＡを、非補助期間ＴＢにおいてＤ／Ａ変換回路１０が出力する予定の階調電圧ＶＤＡ２（又は、その付近）に高速に変化させることが可能となる。
【００３９】
具体的には、Ｄ／Ａ変換回路１０は、ラダー抵抗回路５０により生成された複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応した電圧を選択し、階調電圧ＶＤＡとして出力する。このとき、ラダー抵抗回路５０の抵抗値及びＤ／Ａ変換回路１０のスイッチの抵抗値、アンプ回路２０の入力ノードＮＩＡの容量値によって、入力ノードＮＩＡの電圧ＶＩＡが階調電圧ＶＤＡに変化する時定数が決まる。また、ラダー抵抗回路５０は複数のアンプ回路に対して共通に設けられるため、複数のアンプ回路の入力ノードの容量を充電しなければならない。本実施形態では、補助期間ＴＡにおいてアンプ回路２０の入力ノードＮＩＡに対して補助電流ＩＡＳ又は補助電荷ＱＡＳが供給されることで、上記の時定数よりも短い時間（時定数）で入力ノードＮＩＡの電圧ＶＩＡを階調電圧ＶＤＡに近づけることが可能となる。また、１つのアンプ回路２０の入力ノードＮＩＡに対して供給回路９０が設けられるので、複数のアンプ回路に対して共通に設けられるラダー抵抗回路５０よりも高速に入力ノードＮＩＡの電圧ＶＩＡを変化させることができる。
【００４０】
また本実施形態では、アンプ回路２０は、演算増幅器ＯＰＡ（オペアンプ）と、抵抗Ｒ１（第１の抵抗、第１の抵抗素子）と、抵抗Ｒ２（第２の抵抗、第２の抵抗素子）と、を有する。演算増幅器ＯＰＡは、非反転入力端子（正極端子、非反転入力ノードＮＩＰ）に基準電圧ＶＣが入力される。抵抗Ｒ１は、階調電圧ＶＤＡが入力される入力ノードＮＩＡと演算増幅器ＯＰＡの反転入力端子（負極端子、反転入力ノードＮＩＭ）との間に設けられる。抵抗Ｒ２は、演算増幅器ＯＰＡの出力端子（アンプ回路２０の出力ノードＮＱ）と演算増幅器ＯＰＡの反転入力端子との間に設けられる。抵抗Ｒ１、Ｒ２の抵抗値をｒ１、ｒ２とすると、アンプ回路２０は階調電圧ＶＤＡをゲイン（−ｒ２／ｒ１）で反転増幅して出力電圧ＶＱを出力する。
【００４１】
このようにアンプ回路２０として反転増幅回路を採用したことで、演算増幅器ＯＰＡの差動対の動作点が基準電圧ＶＣ（基準電圧ＶＣ付近の電圧）に限定される。これにより、広範囲な入力電圧において演算増幅器ＯＰＡの感度（ゲイン）を確保する必要がなくなり、演算増幅器ＯＰＡを高感度化（高ゲイン化）できるようになる。また、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路を採用したことで、フィードバック回路としてキャパシターを用いた反転増幅回路のような初期化が不要になる。また、フィードバック回路としてキャパシターを用いた反転増幅回路に比べてノイズの影響を受けにくくなる。また、反転増幅回路を採用したことで、データ電圧の出力にボルテージフォロア回路を用いた場合に比べて周波数応答特性を向上できる（帯域を広くできる）。これは、入力に対して出力の位相が１８０度回っていることで、位相余裕を確保できる帯域が広がるからである。
【００４２】
なお、以上の実施形態ではアンプ回路２０が反転増幅回路である場合を例に説明したが、これに限定されず、アンプ回路２０は例えばボルテージフォロア回路等の非反転増幅回路（正転増幅回路）であってもよい。この場合、電圧ＶＰ１〜ＶＰ６４が、表示データＧＲＤ［６：０］＝０００００００〜０１１１１１１に対応する負極性駆動用の電圧となり、電圧ＶＭ１〜ＶＭ６４が、表示データＧＲＤ［６：０］＝１００００００〜１１１１１１１に対応する正極性駆動用の電圧となる。即ち、アンプ回路２０の入力ノードＮＩＡの電圧極性が反転増幅回路の場合と反転するので、表示データＧＲＤ［６：０］に基づいて設定される補助電流ＩＡＳ又は補助電荷ＱＡＳの極性（正負）も反転することになる。
【００４３】
２．第１の詳細な構成例
図３は、表示ドライバー１００及び供給回路９０の第１の詳細な構成例である。図３では、供給回路９０が、キャパシターＣＡ１〜ＣＡ４（第１〜第４のキャパシター）、バッファーＤＲ１〜ＤＲ４（第１〜第４のバッファー）を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。供給回路９０のキャパシター及びバッファーの個数は図３に限定されず、供給回路９０が第１〜第ｎのキャパシター（ｎは２以上の整数）と第１〜第ｎのバッファーとを含んでもよい。例えば、ｎは、表示データＧＲＤ［６：０］のうち演算回路８０が用いる上位側ビットデータのビット数と同じにすればよい。
【００４４】
キャパシターＣＡ１〜ＣＡ４の一端は、アンプ回路２０の入力ノードＮＩＡに接続される。バッファーＤＲ１〜ＤＲ４（駆動部、駆動回路）は、表示データＧＲＤ［６：０］に基づく入力データＤＴＡ［４：１］により電圧ＶＤＲ１〜ＶＤＲ４（第１〜第４の電圧。広義には第１〜第ｎの電圧）をキャパシターＣＡ１〜ＣＡ４の他端に出力する。そして、補助期間において、バッファーＤＲ１〜ＤＲ４が電圧ＶＤＲ１〜ＶＤＲ４を出力し、キャパシターＣＡ１〜ＣＡ４の一端からアンプ回路２０の入力ノードＮＩＡに補助電荷ＱＡＳが供給される。
【００４５】
具体的には、バッファーＤＲｉには入力データＤＴＡ［４：１］のビット信号ＤＴＡ［ｉ］が入力される。バッファーＤＲｉは、ＤＴＡ［ｉ］＝０（第１の論理レベル）の場合に第１の電圧レベルの電圧ＶＤＲｉを出力し、ＤＴＡ［ｉ］＝１（第２の論理レベル）の場合に第２の電圧レベルの電圧ＶＤＲｉを出力する。例えば、第１の電圧レベルは低電位側電源電圧ＶＲＬであり、第２の電圧レベルは高電位側電源電圧ＶＲＨである。例えば、バッファーＤＲｉは、ビット信号ＤＴＡ［ｉ］の電圧レベルをバッファーＤＲｉの出力電圧レベルにレベルシフトするレベルシフターや、そのレベルシフターの出力をバッファリングするバッファー回路で構成される。
【００４６】
キャパシターＣＡｉ（ｉは１以上４以下の整数）の他端には、バッファーＤＲｉの出力ノードが接続され、電圧ＶＤＲｉが入力される。キャパシターＣＡ１〜Ｃ４は、２の累乗で重み付けされた容量値を有している。具体的にはキャパシターＣＡｉの容量値は２（ｉ−１）×ＣＡ１である。
【００４７】
演算回路８０は、表示データＧＲＤ［６：０］の上位４ビット分の上位側ビットデータＧＲＤ［６：３］を論理反転し、そのデータを入力データＤＴＡ［４：１］として出力する。例えばＧＲＤ［６：０］＝０００００００（階調値０）のときＤＴＡ［４：１］＝１１１１であり、ＧＲＤ［６：０］＝１００００００（階調値６４）のときＤＴＡ［４：１］＝０１１１であり、ＧＲＤ［６：０］＝１１１１１１１（階調値１２７）のときＤＴＡ［４：１］＝００００である。
【００４８】
階調電圧がＶＤＡ＝ＶＰ１＝ＶＣ（階調値６４）から、目標電圧である階調電圧ＶＤＡ＝ＶＭ６４（階調値０）に変化するときを考える。補助期間ＴＡの開始タイミングで演算回路８０が入力データＤＴＡ［４：１］を０１１１から１１１１に変化させるので、供給回路９０は補助電荷ＱＡＳ＝ＣＡ４×（ＶＲＨ−ＶＲＬ）＝８×ＣＡ１×（ＶＲＨ−ＶＲＬ）を出力する。この補助電荷ＱＡＳは電荷再分配によりアンプ回路２０の入力ノードＮＩＡの容量Ｃｐにチャージされる。即ち、入力ノードＮＩＡの電圧はＶＩＡ＝ＶＣからＶＩＡ＝ＣＡＳ／Ｃｐ＋ＶＣ＝（８×ＣＡ１／Ｃｐ）×（ＶＲＨ−ＶＲＬ）＋ＶＣに変化する。なお、非補助期間ＴＢでは演算回路８０はＤＴＡ［４：１］＝１１１１を維持する。
【００４９】
同様に、階調電圧がＶＤＡ＝ＶＰ１＝ＶＣ（階調値６４）から、目標電圧である階調電圧ＶＤＡ＝ＶＰ６４（階調値１２７）に変化するときを考える。補助期間ＴＡの開始タイミングで演算回路８０が入力データＤＴＡ［４：１］を０１１１から００００に変化させるので、供給回路９０は補助電荷ＱＡＳ＝−（ＣＡ１＋ＣＡ２＋ＣＡ３）×（ＶＲＨ−ＶＲＬ）＝−７×ＣＡ１×（ＶＲＨ−ＶＲＬ）を出力する。入力ノードＮＩＡの電圧はＶＩＡ＝ＶＣからＶＩＡ＝ＣＡＳ／Ｃｐ＋ＶＣ＝−（７×ＣＡ１／Ｃｐ）×（ＶＲＨ−ＶＲＬ）＋ＶＣに変化する。なお、非補助期間ＴＢでは演算回路８０はＤＴＡ［４：１］＝００００を維持する。
【００５０】
ＣＯ＝ＣＡ１＋ＣＡ２＋ＣＡ３＋ＣＡ４＝１５×ＣＡ１とすると、補助電荷ＱＡＳによる電圧ＶＩＡの最大変化幅は｛（８×ＣＡ１／Ｃｐ）×（ＶＲＨ−ＶＲＬ）＋ＶＣ｝−｛−（７×ＣＡ１／Ｃｐ）×（ＶＲＨ−ＶＲＬ）＋ＶＣ｝＝ＣＯ／Ｃｐ×（ＶＲＨ−ＶＲＬ）である。階調電圧ＶＤＡの最大変化幅はＶＭ６４−ＶＰ６４なので、ＣＯ／Ｃｐ×（ＶＲＨ−ＶＲＬ）＝ＶＭ６４−ＶＰ６４、即ちＣＯ＝Ｃｐ×（ＶＭ６４−ＶＰ６４）／（ＶＲＨ−ＶＲＬ）となるように、キャパシターＣＡ１〜ＣＡ４の容量値を設定しておく。このようにすると、補助期間ＴＡにおいて補助電荷ＱＡＳにより電圧ＶＩＡが目標電圧付近に変化するようになる。例えば、目標電圧がＶＭ６４（階調値０）であるとき、補助電荷ＱＡＳによりＶＩＡ＝（８／１５）×（ＶＭ６４−ＶＰ６４）＋ＶＣとなる。また、目標電圧がＶＰ６４（階調値１２７）であるとき、補助電荷ＱＡＳによりＶＩＡ＝−（７／１５）×（ＶＭ６４−ＶＰ６４）＋ＶＣとなる。
【００５１】
以上の実施形態によれば、バッファーＤＲ１〜ＤＲ４が、表示データＧＲＤ［６：０］に基づく入力データＤＴＡ［４：１］により電圧ＶＤＲ１〜ＶＤＲ４をキャパシターＣＡ１〜ＣＡ４の他端に出力することで、キャパシターＣＡ１〜ＣＡ４の一端からアンプ回路２０の入力ノードＮＩＡに補助電荷ＱＡＳを供給できる。これにより、補助期間ＴＡにおいてキャパシターＣＡ１〜ＣＡ４と入力ノードＮＩＡの容量Ｃｐとの間の電荷再分配により入力ノードＮＩＡの電圧ＶＩＡを目標電圧（付近）に変化させることができる。電荷再分配による電圧変化は、Ｄ／Ａ変換回路１０が入力ノードＮＩＡの電圧ＶＩＡを変化させる速度より高速にできるため、補助期間ＴＡにおいて入力ノードＮＩＡの電圧ＶＩＡを高速に変化させることが可能となる。
【００５２】
また本実施形態では、演算回路８０は、表示データＧＲＤ［６：０］に基づいて入力データＤＴＡ［４：１］を演算し、その入力データＤＴＡ［４：１］をバッファーＤＲ１〜ＤＲ４に出力する。
【００５３】
Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡは、表示データＧＲＤ［６：０］がＤ／Ａ変換された電圧である。本実施形態によれば、表示データＧＲＤ［６：０］に基づいて入力データＤＴＡ［４：１］を演算することで、階調電圧ＶＤＡに対応した目標電圧を実現する入力データＤＴＡ［４：１］をバッファーＤＲ１〜ＤＲ４に供給できる。なお、上記では、表示データの上位側ビットデータＧＲＤ［６：３］を論理反転したデータを入力データＤＴＡ［４：１］とする場合を例に説明したが、入力データＤＴＡ［４：１］の演算手法はこれに限定されない。例えば、表示データＧＲＤ［６：０］に所与のゲインを乗じて入力データＤＴＡ［４：１］を求めてもよい。
【００５４】
３．第２の詳細な構成例
図４は、表示ドライバー１００及び供給回路９０の第２の詳細な構成例である。図４では、供給回路９０が、電流供給回路９５（第１の電流供給回路）と、電流供給回路９６（第２の電流供給回路）と、を含む。また、表示ドライバー１００は、演算回路６０（第２の演算回路）と、セレクター９３、９４と、を含むことができる。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。図４において演算回路６０、セレクター９３、９４は省略されてもよい。その場合、演算回路８０からの設定データＣＳ１［６：０］、ＣＳ２［６：０］が電流供給回路９５、９６に入力される。
【００５５】
電流供給回路９５は、高電位側電源電圧のノードＮＶＨとアンプ回路２０の入力ノードＮＩＡとの間に設けられ、補助期間ＴＡにおいて高電位側電源電圧のノードＮＶＨから入力ノードＮＩＡに補助電流ＩＡＳ１を流す。電流供給回路９６は、低電位側電源電圧のノードＮＶＬとアンプ回路２０の入力ノードＮＩＡとの間に設けられ、補助期間ＴＡにおいて入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補助電流ＩＡＳ２を流す。
【００５６】
具体的には、演算回路８０は、補助電流ＩＡＳ１の電流値を制御する設定データＣＳ１［６：０］と、補助電流ＩＡＳ２の電流値を制御する設定データＣＳ２［６：０］と、を表示データＧＲＤ［６：０］に基づいて演算する。演算回路８０は、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データに基づいて設定データＣＳ１［６：０］、ＣＳ２［６：０］を求める。例えば、差分データの絶対値に所与のゲインを乗じたデータ（以下、演算データと呼ぶ）を設定データＣＳ１［６：０］、ＣＳ２［６：０］として求める。差分データが正の値である（電圧ＶＩＡを下げる）場合、演算回路８０は、補助期間ＴＡにおいてＣＳ２［６：０］として演算データを出力し、ＣＳ１［６：０］をディセーブル（“１１１１１１１”）とする。差分データが負の値である（電圧ＶＩＡを上げる）場合、演算回路８０は、補助期間ＴＡにおいてＣＳ１［６：０］として演算データを出力し、ＣＳ２［６：０］をディセーブル（“０００００００”）とする。なお、補助期間ＴＡ以外の期間ではＣＳ１［６：０］、ＣＳ２［６：０］をディセーブルにする。
【００５７】
セレクター９３は、Ｄ／Ａ変換回路１０の出力がハイインピーダンス状態（ＤＡＥＮＢ＝０）のときＣＳ１［６：０］を選択し、設定データＣＱ１［６：０］として電流供給回路９５に出力する。電流供給回路９５の出力電流をＩＱ１とする。補助期間ＴＡではＣＳ１［６：０］により設定される電流値の補助電流ＩＡＳ１を出力電流ＩＱ１として出力する。同様に、セレクター９４は、Ｄ／Ａ変換回路１０の出力がハイインピーダンス状態のときＣＳ２［６：０］を選択し、設定データＣＱ２［６：０］として電流供給回路９６に出力する。電流供給回路９６の出力電流をＩＱ２とする。補助期間ＴＡではＣＳ２［６：０］により設定される電流値の補助電流ＩＡＳ２を出力電流ＩＱ２として出力する。
【００５８】
図５は、第２の詳細な構成例の表示ドライバー１００の動作を説明するタイミングチャートである。図５の例では、今回の表示データＧＲＤ２と前回の表示データＧＲＤ１との差分は負の値であり、Ｄ／Ａ変換回路１０が出力する階調電圧はＶＤＡ１からＶＤＡ２に下がる。この場合、補助期間ＴＡにおいて電流供給回路９６がアンプ回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬにＩＱ２＝ＩＡＳ２を流す。補助期間ＴＡの長さをｔａとした場合、入力ノードＮＩＡに供給される電荷は−ＩＡＳ２×ｔａであり、入力ノードＮＩＡの電圧ＶＩＡの変化は−ＩＡＳ２×ｔａ／Ｃｐとなる。演算回路８０は、ＩＡＳ２×ｔａ／Ｃｐ＝｜ＶＤＡ２−ＶＤＡ１｜、即ちＩＡＳ２＝Ｃｐ×｜ＶＤＡ２−ＶＤＡ１｜／ｔａとなるような設定データＣＳ２［６：０］を出力する。｜ＶＤＡ２−ＶＤＡ１｜は、表示データの差分の絶対値｜ＧＲＤ２−ＧＲＤ１｜に比例するので、演算回路８０は、表示データの差分の絶対値｜ＧＲＤ２−ＧＲＤ１｜から設定データＣＳ２［６：０］を求める。なお、Ｄ／Ａ変換回路１０の出力がハイインピーダンス状態である期間、且つ補助期間ＴＡ以外の期間では、ＩＱ２＝０である。
【００５９】
以上の実施形態によれば、補助期間ＴＡにおいて電流供給回路９５が高電位側電源電圧のノードＮＶＨから入力ノードＮＩＡに補助電流ＩＡＳ１を流す、又は電流供給回路９６が入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補助電流ＩＡＳ２を流すことで、入力ノードＮＩＡの容量Ｃｐをチャージできる。これにより、補助期間ＴＡにおいて入力ノードＮＩＡの電圧ＶＩＡを目標電圧（付近）に変化させることができる。電流供給による電圧変化は、Ｄ／Ａ変換回路１０が入力ノードＮＩＡの電圧ＶＩＡを変化させる速度より高速にできるため、補助期間ＴＡにおいて入力ノードＮＩＡの電圧ＶＩＡを高速に変化させることが可能となる。
【００６０】
また本実施形態では、電流供給回路９５は、非補助期間ＴＢにおいて、高電位側電源電圧のノードＮＶＨからアンプ回路２０の入力ノードＮＩＡに補償電流ＩＣＭ（第１の補償電流）を流す。電流供給回路９６は、非補助期間ＴＢにおいて、アンプ回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補償電流ＩＣＰ（第２の補償電流）を流す。
【００６１】
アンプ回路２０の入力ノードＮＩＡと出力ノードＮＱとの間で抵抗Ｒ１、Ｒ２を介して電流が流れる。即ち、（ＶＱ−ＶＤＡ）／（ｒ１＋ｒ２）（又は（ＶＣ−ＶＤＡ）／ｒ１、又は（ＶＱ−ＶＣ）／ｒ２）の電流が出力ノードＮＱから入力ノードＮＩＡへ流れる。補償電流ＩＣＭ、ＩＣＰは、この電流を補償するための電流である。即ち、補償電流ＩＣＭ、ＩＣＰは、Ｄ／Ａ変換回路１０を介して入力ノードＮＩＡとラダー抵抗回路５０（Ｄ／Ａ変換回路１０により選択されている電圧のノード）との間に流れる電流を低減（又はキャンセル）する電流である。
【００６２】
具体的には、演算回路６０は、補償電流ＩＣＭの電流値を制御する設定データＣＴＭ［６：０］と、補償電流ＩＣＰの電流値を制御する設定データＣＴＰ［６：０］と、を表示データＧＲＤ［６：０］に基づいて演算する。セレクター９３は、Ｄ／Ａ変換回路１０が階調電圧ＶＤＡを出力する期間（非補助期間ＴＢ。ＤＡＥＮＢ＝１）においてＣＴＭ［６：０］を選択し、設定データＣＱ１［６：０］として電流供給回路９５に出力する。電流供給回路９５は、ＣＴＭ［６：０］により設定される電流値の補償電流ＩＣＭを出力電流ＩＱ１として出力する。同様に、セレクター９４は、Ｄ／Ａ変換回路１０が階調電圧ＶＤＡを出力する期間においてＣＴＰ［６：０］を選択し、設定データＣＱ２［６：０］として電流供給回路９６に出力する。電流供給回路９６は、非補助期間ＴＢではＣＴＰ［６：０］により設定される電流値の補償電流ＩＣＰを出力電流ＩＱ２として出力する。
【００６３】
図５において、例えばＶＣ＞ＶＤＡ１＞ＶＤＡ２であるとする。この場合、非補助期間ＴＢにおいて電流供給回路９６がアンプ回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補償電流ＩＣＰ（ＩＱ２）を流す。一方、Ｄ／Ａ変換回路１０が出力する階調電圧がＶＤＡ＞ＶＣである場合には、非補助期間ＴＢにおいて電流供給回路９５が高電位側電源電圧のノードＮＶＨからアンプ回路２０の入力ノードＮＩＡに補償電流ＩＣＭ（ＩＱ１）を流す。
【００６４】
入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路をアンプ回路２０として採用した場合、Ｄ／Ａ変換回路１０を介してアンプ回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に電流が流れる。階調電圧ＶＤＡの電圧値はラダー抵抗回路５０の抵抗分割によって決まっているため、反転増幅回路から電流が流れると階調電圧ＶＤＡに誤差が生じる。例えば、階調電圧ＶＤＡとして電圧ＶＭ６４が選択されている場合、抵抗ＲＶ１と抵抗ＲＶ２の間のノードからアンプ回路２０の入力ノードＮＩＡへ電流が流れる。そうすると、抵抗ＲＶ２〜ＲＶ１２９に流れる電流が減少し、電圧ＶＭ６４が低下する方向に誤差を生じることになる。或いは、階調電圧ＶＤＡとして電圧ＶＰ６３が選択されている場合、アンプ回路２０の入力ノードＮＩＡから抵抗ＲＶ１２７と抵抗ＲＶ１２８の間のノードへ電流が流れる。そうすると、抵抗ＲＶ１２８、ＲＶ１２９に流れる電流が増加し、電圧ＶＰ６３が上昇する方向に誤差を生じることになる。
【００６５】
本実施形態によれば、電流供給回路９５が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨからアンプ回路２０の入力ノードＮＩＡに流し、電流供給回路９６が補償電流ＩＣＰをアンプ回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流すことで、Ｄ／Ａ変換回路１０を介してアンプ回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を補償できる。これにより、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられたアンプ回路２０を採用しながら、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡの誤差を低減（又はキャンセル）できる。
【００６６】
図６、図７は、第２の詳細な構成例の表示ドライバー１００の動作を説明する図である。図６、図７では、表示データＧＲＤ［６：０］の階調値を１０進数で表す。またアンプ回路２０のゲインが−１（即ちｒ１＝ｒ２）の場合を例に説明する。なお、アンプ回路２０のゲインは−１に限定されない。
【００６７】
図６に示すように、階調電圧ＶＤＡはＧＲＤ［６：０］の階調値に対して例えば線形に変化し、ＧＲＤ［６：０］＝０のときＶＤＡ＝ＶＰｍａｘ（ＶＭ６４）、ＧＲＤ［６：０］＝６４のときＶＤＡ＝ＶＣ、ＧＲＤ［６：０］＝１２７のときＶＤＡ＝ＶＭｍａｘ（ＶＰ６４）である。反転増幅後のデータ電圧はＧＲＤ［６：０］＝０のときＶＱ＝ＶＭｍａｘ、ＧＲＤ［６：０］＝６４のときＶＱ＝ＶＣ、ＧＲＤ［６：０］＝１２７のときＶＱ＝ＶＰｍａｘとなる。従って、負極性の階調（階調値「０」〜「６３」）ではＶＱ＜ＶＣ＜ＶＤＡとなり、正極性の階調（階調値「６４」〜「１２７」）ではＶＱ≧ＶＣ≧ＶＤＡとなる。なお、ＶＰｍａｘは正極性の最大階調電圧であり、ＶＭｍａｘは負極性の最大階調電圧（ＶＣから最も離れた階調電圧）である。また（ＶＰｍａｘ＋ＶＭｍａｘ）／２＝ＶＣである。
【００６８】
図７に示すように、負極性の階調では電流供給回路９５（電流補償回路）が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨからアンプ回路２０の入力ノードＮＩＡに流す。負極性の階調ではＶＱ＜ＶＣ＜ＶＤＡであり、アンプ回路２０の入力ノードＮＩＡから出力ノードＮＱへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流供給回路９５から供給（電流供給回路９５により吸収）されることになる。例えば、ＧＲＤ［６：０］＝０のときＩＣＭ＝Ｉｍａｘであり、ＧＲＤ［６：０］＜６４においてＩＣＭは階調値に対して線形に変化（減少）し、ＧＲＤ［６：０］≧６４のときＩＣＭ＝０である。Ｉｍａｘは補償電流の最大値であり、例えばＩｍａｘ＝｜（ＶＭｍａｘ−ＶＰｍａｘ）／（ｒ１＋ｒ２）｜、又はＩｍａｘ＝｜（ＶＣ−ＶＰｍａｘ）／ｒ１｜である。
【００６９】
正極性の階調では電流供給回路９６が補償電流ＩＣＰをアンプ回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流す。負極性の階調ではＶＱ≧ＶＣ≧ＶＤＡであり、アンプ回路２０の出力ノードＮＱから入力ノードＮＩＡへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流供給回路９６により吸収されることになる。例えば、ＧＲＤ［６：０］≦６４のときＩＣＰ＝０であり、ＧＲＤ［６：０］≧６４においてＩＣＰは階調値に対して線形に変化（増加）し、ＧＲＤ［６：０］＝１２７のときＩＣＰ＝Ｉｍａｘである。
【００７０】
以上の実施形態では、電流供給回路９５は、アンプ回路２０の出力電圧ＶＱが基準電圧ＶＣより低いとき、補償電流ＩＣＭを流す。電流供給回路９６は、アンプ回路２０の出力電圧ＶＱが基準電圧ＶＣより高いとき、補償電流ＩＣＰを流す。
【００７１】
このようにすれば、ＶＱ＜ＶＣとなる負極性駆動（負極期間）のとき、アンプ回路２０の入力ノードＮＩＡから出力ノードＮＱへ流れる電流の少なくとも一部を電流供給回路９５から供給できる。また、ＶＱ＞ＶＣとなる正極性駆動（正極期間）のとき、アンプ回路２０の出力ノードＮＱから入力ノードＮＩＡへ流れる電流の少なくとも一部を電流供給回路９６により吸収できる。これにより、Ｄ／Ａ変換回路１０を介してアンプ回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を低減（補償）できる。
【００７２】
また本実施形態では、電流供給回路９５は、アンプ回路２０の出力電圧ＶＱが基準電圧ＶＣより低いとき、アンプ回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭを流す。電流供給回路９６は、アンプ回路２０の出力電圧ＶＱが基準電圧ＶＣより高いとき、アンプ回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＰを流す。
【００７３】
アンプ回路２０の出力ノードＮＱと入力ノードＮＩＡとの間に流れる電流の大きさは｜（ＶＱ−ＶＣ）／ｒ２｜であり、アンプ回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど、その電流の大きさが大きくなる。このため、アンプ回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭ、ＩＣＰを流すことで、アンプ回路２０の出力ノードＮＱと入力ノードＮＩＡとの間に流れる電流を効果的に補償できる。
【００７４】
また本実施形態では、演算回路６０は、表示データＧＲＤ［６：０］に基づく演算処理を行って、補償電流ＩＣＭの電流値を設定する設定データＣＴＭ［６：０］（第１の設定データ、第１の設定信号）、及び補償電流ＩＣＰの電流値を設定する設定データＣＴＰ［６：０］（第２の設定データ、第２の設定信号）を出力する。そして、電流供給回路９５は、設定データＣＴＭ［６：０］により設定される電流値の補償電流ＩＣＭを出力する。電流供給回路９６は、設定データＣＴＰ［６：０］により設定される電流値の補償電流ＩＣＰを出力する。
【００７５】
演算回路６０は、ロジック回路により実現される。なお、演算回路６０は、複数のデジタル信号処理を時分割に実行するＤＳＰにより実現されてもよい。この場合、演算処理が他のデジタル信号処理（例えば演算回路８０が行う演算処理）と共に時分割に実行される。
【００７６】
本実施形態によれば、演算回路６０が表示データＧＲＤ［６：０］に基づいて設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を求めることで、表示データＧＲＤ［６：０］の階調値（即ちアンプ回路２０の出力電圧ＶＱ）に対応した電流値の補償電流ＩＣＭ、ＩＣＰを出力できるようになる。
【００７７】
また本実施形態では、演算回路６０は、極性反転駆動の正極期間において、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＭの電流値を大きくする設定データＣＴＭ［６：０］を出力する。また演算回路６０は、極性反転駆動の負極期間において、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＰの電流値を大きくする設定データＣＴＰ［６：０］を出力する。
【００７８】
具体的には、基準電圧ＶＣに対応する階調値のデータを基準データＶＣＤ［６：０］とする。基準データＶＣＤ［６：０］は、アンプ回路２０の出力電圧をＶＱ＝ＶＣ（Ｄ／Ａ変換回路１０の出力電圧をＶＤＡ＝ＶＣ）にする表示データＧＲＤ［６：０］と同じデータであり、例えばＶＣＤ［６：０］＝０１０００００（階調値「６４」）である。演算回路６０は、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との差分に基づいて設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を出力する。例えば設定データＣＴＭ［６：０］、ＣＴＰ［６：０］の値が大きいほど、補償電流ＩＣＭ、ＩＣＰの電流値が大きくなるとする。この場合、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との差分（差分の大きさ）が大きいほど、設定データＣＴＭ［６：０］、ＣＴＰ［６：０］の値を大きくする。なお、基準データＶＣＤ［６：０］は、例えば表示ドライバー１００の外部からのレジスター書き込み等により設定されてもよいし、或いは表示ドライバー１００の制御回路（例えば図１５の制御回路１８０）から演算回路６０に入力されてもよいし、或いは固定値として演算回路６０に組み込まれていてもよい。
【００７９】
本実施形態によれば、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＭ、ＩＣＰの電流値を大きくする設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を出力することで、アンプ回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭ、ＩＣＰを流すことができる。
【００８０】
なお、以上では表示データＧＲＤ［６：０］が正極性駆動における階調と負極性駆動における階調の両方を表すことができる場合を例に説明したが、表示データＧＲＤ［６：０］の構成はこれに限定されない。例えば、表示データが極性の情報を含まない単なる階調を表し、それとは別に駆動極性を制御する極性信号が設けられてもよい。この場合、Ｄ／Ａ変換回路１０は、表示データと極性信号に基づいて複数の電圧から階調電圧を選択してもよい。また、基準電圧ＶＣに対応する階調値は例えば０となるので、演算回路６０は表示データと基準データとの差分ではなく表示データそのものから補償電流の設定データを生成してもよい。このとき、極性信号に基づいて補償電流ＩＣＭ、ＩＣＰのいずれを出力するかを制御してもよい。
【００８１】
４．第２の詳細な構成例における電流供給回路
図８は、電流供給回路９５の詳細な構成例である。電流供給回路９５は、Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６と、Ｐ型トランジスターＴＰＣ０〜ＴＰＣ６と、を含む。
【００８２】
Ｐ型トランジスターＴＰＲ０とＰ型トランジスターＴＰＣ０は、高電位側電源電圧のノードＮＶＨとアンプ回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｐ型トランジスターＴＰＣ０のゲートには設定データＣＱ１［６：０］のビット信号ＣＱ１［０］が入力される。同様に、Ｐ型トランジスターＴＰＲ１〜ＴＰＲ６とＰ型トランジスターＴＰＣ１〜ＴＰＣ６は、各々、高電位側電源電圧のノードＮＶＨとアンプ回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｐ型トランジスターＴＰＣ１〜ＴＰＣ６のゲートには、各々、ビット信号ＣＱ１［１］〜ＣＱ１［６］が入力される。Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のゲートには、Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のドレイン電流を設定するためのバイアス電圧ＲＥＦＰが入力される。Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のドレイン電流は、その比が２の累乗（バイナリー）となるように設定されている。即ち、Ｐ型トランジスターＴＰＲｋ（ｋは１以上６以下の整数）のサイズは、Ｐ型トランジスターＴＰＲ０のサイズの２ｋ倍であり、Ｐ型トランジスターＴＰＣｋのサイズは、Ｐ型トランジスターＴＰＣ０のサイズの２ｋ倍である。なお、トランジスターサイズは、例えばトランジスターのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で設定されてもよいし、或いはユニットトランジスターの個数（即ち、合計のサイズ）で設定されてもよい。
【００８３】
ＣＱ１［６：０］（ＣＳ１［６：０］、又はＣＴＭ［６：０］）＝１１１１１１１のとき、Ｐ型トランジスターＴＰＣ０〜ＴＰＣ６が全てオフであり、出力電流ＩＱ１の電流値は０となる。ＣＱ１［６：０］≠１１１１１１１のとき、ＣＱ１［６：０］に応じてＰ型トランジスターＴＰＣ０〜ＴＰＣ６のオン及びオフが制御される。これにより、出力電流ＩＱ１は、ＣＱ１［６：０］の値に比例（反比例）した電流値となる。
【００８４】
図９は、電流供給回路９６の詳細な構成例である。電流供給回路９６は、Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６と、Ｎ型トランジスターＴＮＣ０〜ＴＮＣ６と、を含む。
【００８５】
Ｎ型トランジスターＴＮＲ０とＮ型トランジスターＴＮＣ０は、低電位側電源電圧のノードＮＶＬとアンプ回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｎ型トランジスターＴＮＣ０のゲートには設定データＣＱ２［６：０］のビット信号ＣＱ２［０］が入力される。同様に、Ｎ型トランジスターＴＮＲ１〜ＴＮＲ６とＮ型トランジスターＴＮＣ１〜ＴＮＣ６は、各々、低電位側電源電圧のノードＮＶＬとアンプ回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｎ型トランジスターＴＮＣ１〜ＴＮＣ６のゲートには、各々、ビット信号ＣＱ２［１］〜ＣＱ２［６］が入力される。Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のゲートには、Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のドレイン電流を設定するためのバイアス電圧ＲＥＦＮが入力される。Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のドレイン電流は、その比が２の累乗（バイナリー）となるように設定されている。即ち、Ｎ型トランジスターＴＮＲｋのサイズは、Ｎ型トランジスターＴＮＲ０のサイズの２ｋ倍であり、Ｎ型トランジスターＴＮＣｋのサイズは、Ｎ型トランジスターＴＮＣ０のサイズの２ｋ倍である。なお、トランジスターサイズは、例えばトランジスターのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で設定されてもよいし、或いはユニットトランジスターの個数（即ち、合計のサイズ）で設定されてもよい。
【００８６】
ＣＱ２［６：０］（ＣＳ２［６：０］、又はＣＴＰ［６：０］）＝０００００００のとき、Ｎ型トランジスターＴＮＣ０〜ＴＮＣ６が全てオフであり、出力電流ＩＱ２の電流値は０となる。ＣＱ２［６：０］≠０００００００のとき、ＣＱ２［６：０］に応じてＮ型トランジスターＴＮＣ０〜ＴＮＣ６のオン及びオフが制御される。これにより、出力電流ＩＱ２は、ＣＱ２［６：０］の値に比例した電流値となる。
【００８７】
５．第３の詳細な構成例
図１０は、表示ドライバー１００及び供給回路９０の第３の詳細な構成例である。図１０では、供給回路９０が、電流供給回路９１（第１の電流供給回路）と、電流供給回路９２（第２の電流供給回路）と、を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
【００８８】
電流供給回路９１は、高電位側電源電圧のノードＮＶＨとアンプ回路２０の入力ノードＮＩＡとの間に設けられるスイッチＳＰ１〜ＳＰ４（第１〜第４のスイッチ。広義には第１〜第ｍのスイッチ（ｍは２以上の整数））を含む。スイッチＳＰ１〜ＳＰ４は、電流を流す能力が２の累乗で重み付けされている。スイッチＳＰ１〜ＳＰ４は、各々、設定データＤＴＰ［４：１］のビット信号ＤＴＰ［１］〜ＤＴＰ［４］によりオン及びオフが制御される。例えば、スイッチＳＰ１〜ＳＰ４はＰ型トランジスターであり、ＳＰｊ（ｊは１以上４以下の整数）のサイズはＳＰ１のサイズの２（ｊ−１）倍である。この場合、ＤＴＰ［４：１］＝１１１１のときスイッチＳＰ１〜ＳＰ４が全てオフとなり、ＤＴＰ［４：１］≠１１１１のときスイッチＳＰ１〜ＳＰ４の少なくとも１がオンになり、補助電流ＩＡＳ１が出力される。
【００８９】
電流供給回路９２は、アンプ回路２０の入力ノードＮＩＡと低電位側電源電圧のノードＮＶＬの間に設けられるスイッチＳＮ１〜ＳＮ４（第５〜第８のスイッチ。広義には第ｍ＋１〜第２ｍのスイッチ）を含む。スイッチＳＮ１〜ＳＮ４は、電流を流す能力が２の累乗で重み付けされている。スイッチＳＮ１〜ＳＮ４は、各々、設定データＤＴＮ［４：１］のビット信号ＤＴＮ［１］〜ＤＴＮ［４］によりオン及びオフが制御される。例えば、スイッチＳＮ１〜ＳＮ４はＮ型トランジスターであり、ＳＮｊのサイズはＳＮ１のサイズの２（ｊ−１）倍である。この場合、ＤＴＮ［４：１］＝００００のときスイッチＳＮ１〜ＳＮ４が全てオフとなり、ＤＴＮ［４：１］≠００００のときスイッチＳＮ１〜ＳＮ４の少なくとも１がオンになり、補助電流ＩＡＳ２が出力される。
【００９０】
なお、トランジスターサイズは、例えばトランジスターのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で設定されてもよいし、或いはユニットトランジスターの個数（即ち、合計のサイズ）で設定されてもよい。
【００９１】
演算回路８０は、信号ＡＳＣＫに基づいて補助期間ＴＡにおいて補助電流ＩＡＳ１、ＩＡＳ２を出力させる設定データＤＴＰ［４：１］、ＤＴＮ［４：１］を出力する。具体的には、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データが負の値である（階調電圧ＶＤＡが上がる）場合、演算回路８０が電流供給回路９１に補助電流ＩＡＳ１を出力させる。一方、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データが正の値である（階調電圧ＶＤＡが下がる）場合、演算回路８０が電流供給回路９２に補助電流ＩＡＳ２を出力させる。
【００９２】
例えば図２では階調電圧がＶＤＡ１からＶＤＡ２に下がる（ＧＲＤ２−ＧＲＤ１＞０）ので、電流供給回路９２が補助電流ＩＡＳ２を出力する。補助期間ＴＡにおいて補助電流ＩＡＳ２を積分した電荷をＱｔｏｔとする。補助期間ＴＡにおいて、この電荷Ｑｔｏｔがアンプ回路２０の入力ノードＮＩＡの容量Ｃｐに供給されるので、入力ノードＮＩＡの電圧ＶＩＡはＱｔｏｔ／Ｃｐだけ下がる。即ち、演算回路８０は、Ｑｔｏｔ／Ｃｐ＝｜ＶＤＡ２−ＶＤＡ１｜となる設定データＤＴＮ［４：１］を電流供給回路９２に出力する。具体的には、演算回路８０は、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データから設定データＤＴＮ［４：１］を演算する。同様に、階調電圧が上がる（ＧＲＤ２−ＧＲＤ１＜０）場合、演算回路８０は、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データから設定データＤＴＰ［４：１］を演算する。なお、補助期間ＴＡにおいて目標電圧（ＶＤＡ２）の付近に到達できればよいので、厳密にＱｔｏｔ／Ｃｐ＝｜ＶＤＡ２−ＶＤＡ１｜である必要はない。
【００９３】
例えば、演算回路８０は、今回の表示データＧＲＤ［６：０］と前回の表示データＧＲＤ［６：０］との差分データに所与の係数を乗じて設定データＤＴＰ［４：１］、ＤＴＮ［４：１］を求める。また、更に今回の表示データＧＲＤ［６：０］や前回の表示データＧＲＤ［６：０］に比例した値を設定データＤＴＰ［４：１］、ＤＴＮ［４：１］に加えてもよい。また、差分データの多項式により設定データＤＴＰ［４：１］、ＤＴＮ［４：１］を求めてもよい。例えば、演算式は、スイッチＳＰ１〜ＳＰ４（Ｐ型トランジスター）やスイッチＳＮ１〜ＳＮ４（Ｎ型トランジスター）の電流駆動能力の特性に合わせて設定しておけばよい。
【００９４】
なお、補助期間ＴＡ以外の期間では、スイッチＳＰ１〜ＳＰ４及びスイッチＳＮ１〜ＳＮ４はオフであり、補助電流ＩＡＳ１及び補助電流ＩＡＳ２は０である。
【００９５】
以上のように供給回路９０を構成した場合にも、電流供給回路９１が補助期間ＴＡにおいて高電位側電源電圧のノードＮＶＨから入力ノードＮＩＡに補助電流ＩＡＳ１を流し、電流供給回路９２が補助期間ＴＡにおいて入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補助電流ＩＡＳ２を流すことができる。スイッチを介した電流供給による電圧変化は、Ｄ／Ａ変換回路１０が入力ノードＮＩＡの電圧ＶＩＡを変化させる速度より高速にできるため、補助期間ＴＡにおいて入力ノードＮＩＡの電圧ＶＩＡを目標電圧に高速に変化させることが可能となる。
【００９６】
６．変形例
図１１は、表示ドライバー１００の変形構成例である。図１１では、表示ドライバー１００が電流補償回路３０（第１の電流補償回路）と電流補償回路４０（第２の電流補償回路）と演算回路６０とを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
【００９７】
図３の供給回路９０、又は図１０の供給回路９０を採用した場合、更に電流補償回路３０、４０を設けて非補助期間ＴＢにおいて補償電流ＩＣＭ、ＩＣＰを出力させてもよい。電流補償回路３０は、図４及び図８の電流供給回路９５と同じ構成であり、設定データＣＴＭ［６：０］が入力される（設定データＣＳ１［６：０］は入力されない）。電流補償回路４０は、図４及び図８の電流供給回路９６と同じ構成であり、設定データＣＴＰ［６：０］が入力される（設定データＣＳ２［６：０］は入力されない）。即ち、補助期間ＴＡでは供給回路９０が補助電流ＩＡＳ又は補助電荷ＱＡＳをアンプ回路２０の入力ノードＮＩＡに出力し、非補助期間ＴＢでは電流補償回路３０、４０が補償電流ＩＣＭ、ＩＣＰをアンプ回路２０の入力ノードＮＩＡに出力する。
【００９８】
７．Ｄ／Ａ変換回路
図１２は、Ｄ／Ａ変換回路１０の詳細な構成例である。Ｄ／Ａ変換回路１０は、デコーダーＤＥＣと、セレクターＳＥＬと、を含む。
【００９９】
デコーダーＤＥＣは、表示データＧＲＤ［６：０］をデコードし、セレクターＳＥＬに選択信号を出力する。セレクターＳＥＬは、デコーダーＤＥＣからの選択信号に基づいて、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応する電圧を階調電圧ＶＤＡとして選択する。
【０１００】
図１３は、デコーダーＤＥＣの詳細な構成例である。デコーダーＤＥＣは、フリップフロップ回路ＦＦ０〜ＦＦ６（ラッチ回路）と、論理積回路ＡＮ１〜ＡＮ１４と、を含む。
【０１０１】
フリップフロップ回路ＦＦ０は、クロック信号ＤＡＣＬＫのエッジ（例えば立ち上がりエッジ）でＧＲＤ［０］をラッチし、ラッチした信号Ｄ０Ｑを出力する。また信号Ｄ０Ｑを論理反転した信号Ｄ０ＱＢを出力する。同様に、フリップフロップ回路ＦＦ１〜ＦＦ６は、各々、クロック信号ＤＡＣＬＫのエッジでＧＲＤ［１］〜ＧＲＤ［６］をラッチし、ラッチした信号Ｄ１Ｑ〜Ｄ６Ｑを出力する。また信号Ｄ１Ｑ〜Ｄ６Ｑを論理反転した信号Ｄ１ＱＢ〜Ｄ６ＱＢを出力する。クロック信号ＤＡＣＬＫは、例えば表示ドライバー１００の制御回路（図１５の制御回路１８０）から入力される。
【０１０２】
論理積回路ＡＮ１は、信号Ｄ０ＱＢとイネーブル信号ＤＡＥＮＢとの論理積を信号Ｄ０Ｌとして出力する。論理積回路ＡＮ２は、信号Ｄ０Ｑとイネーブル信号ＤＡＥＮＢとの論理積を信号Ｄ０Ｈとして出力する。ＤＡＥＮＢ＝１において、ＧＲＤ［０］＝０、１のとき、各々、信号Ｄ０Ｌ、Ｄ０Ｈが１になる。信号Ｄ０Ｌ、Ｄ０Ｈはいずれか一方のみが１となり、他方は０となる。ＤＡＥＮＢ＝０において、信号Ｄ０Ｌ、Ｄ０Ｈはいずれも０になる。以下、信号Ｄ０Ｌ、Ｄ０Ｈを信号群Ｄ０と呼ぶ。イネーブル信号ＤＡＥＮＢは、例えば表示ドライバー１００の制御回路（図１５の制御回路１８０）から入力される。
【０１０３】
論理積回路ＡＮ３は、信号Ｄ２ＱＢと信号Ｄ１ＱＢとの論理積を信号Ｄ２１ＬＬとして出力する。同様に、論理積回路ＡＮ４、ＡＮ５、ＡＮ６は、各々、信号Ｄ２ＱＢ、Ｄ２Ｑ、Ｄ２Ｑと信号Ｄ１Ｑ、Ｄ１ＱＢ、Ｄ１Ｑとの論理積を信号Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨとして出力する。（ＧＲＤ［２］，ＧＲＤ［１］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨが１になる。信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨを信号群Ｄ２１と呼ぶ。
【０１０４】
論理積回路ＡＮ７は、信号Ｄ４ＱＢと信号Ｄ３ＱＢとの論理積を信号Ｄ４３ＬＬとして出力する。同様に、論理積回路ＡＮ８、ＡＮ９、ＡＮ１０は、各々、信号Ｄ４ＱＢ、Ｄ４Ｑ、Ｄ４Ｑと信号Ｄ３Ｑ、Ｄ３ＱＢ、Ｄ３Ｑとの論理積を信号Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨとして出力する。（ＧＲＤ［４］，ＧＲＤ［３］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨが１になる。信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨを信号群Ｄ４３と呼ぶ。
【０１０５】
論理積回路ＡＮ１１は、信号Ｄ６ＱＢと信号Ｄ５ＱＢとの論理積を信号Ｄ６５ＬＬとして出力する。同様に、論理積回路ＡＮ１２、ＡＮ１３、ＡＮ１４は、各々、信号Ｄ６ＱＢ、Ｄ６Ｑ、Ｄ６Ｑと信号Ｄ５Ｑ、Ｄ５ＱＢ、Ｄ５Ｑとの論理積を信号Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨとして出力する。（ＧＲＤ［６］，ＧＲＤ［５］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨが１になる。信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨを信号群Ｄ６５と呼ぶ。
【０１０６】
なお、図１３では図示を省略しているが、デコーダーＤＥＣは、信号群Ｄ０、Ｄ２１、Ｄ４３、Ｄ６５の信号レベルをレベルシフトするレベルシフターを含む。このレベルシフターは、ロジック回路の電源電圧とセレクターＳＥＬの電源電圧（ＶＲＨ、ＶＲＬ）との間のレベルシフトを行うための回路である。
【０１０７】
図１４は、セレクターＳＥＬの詳細な構成例である。セレクターＳＥＬは、否定論理積回路ＮＡ０〜ＮＡ１２７と、インバーターＩＶＡ０〜ＩＶＡ１２７と、インバーターＩＶＢ０〜ＩＶＢ１２７と、トランスファーゲートＴＧ０〜ＴＧ１２７（スイッチ）と、を含む。
【０１０８】
否定論理積回路ＮＡ０は、信号群Ｄ０の信号Ｄ０Ｌと、信号群Ｄ２１の信号Ｄ２１ＬＬと、信号群Ｄ４３の信号Ｄ４３ＬＬと、信号群Ｄ６５の信号Ｄ６５ＬＬの否定論理積を信号ＳＢ０として出力する。ＧＲＤ［６：０］＝０００００００（階調値「０」）のとき、ＳＢ０＝０である。同様に、否定論理積回路ＮＡ１〜ＮＡ１２７は、各々、信号群Ｄ０のいずれかの信号と、信号群Ｄ２１のいずれかの信号と、信号群Ｄ４３のいずれかの信号と、信号群Ｄ６５のいずれかの信号との否定論理積を信号ＳＢ１〜ＳＢ１２７として出力する。ＧＲＤ［６：０］＝００００００１（階調値「１」）、０００００１０（階調値「２」）、・・・、１１１１１１１（階調値「１２７」）のとき、各々、ＳＢ１、ＳＢ２、・・・、ＳＢ１２７が０である。ＳＢ０〜ＳＢ１２７は、ＧＲＤ［６：０］の階調値に応じていずれか１つのみが０であり、他の１２７個は１である。なお、イネーブル信号ＤＡＥＮＢ＝０のときは、Ｄ０Ｌ＝Ｄ０Ｈ＝０なので、ＳＢ０〜ＳＢ１２７が全て１となる。
【０１０９】
トランスファーゲートＴＧ０は、インバーターＩＶＡ０、ＩＶＢ０を介して信号ＳＢ０によりオン及びオフが制御される。トランスファーゲートＴＧ０はＳＢ０＝０のときオンになり、ＳＢ０＝１のときオフになる。従って、ＳＢ０＝０（階調値「０」）のとき電圧ＶＭ６４が階調電圧ＶＤＡとして出力される。同様に、トランスファーゲートＴＧ１〜ＴＧ１２７は、各々、インバーターＩＶＡ１〜ＩＶＡ１２７、ＩＶＢ１〜ＩＶＢ１２７を介して信号ＳＢ１〜ＳＢ１２７によりオン及びオフが制御される。トランスファーゲートＴＧ１〜ＴＧ１２７は、各々、ＳＢ１〜ＳＢ１２７が０のときオンになり、ＳＢ１〜ＳＢ１２７が１のときオフになる。従って、ＳＢ１、ＳＢ２、・・・、ＳＢ６３が０（階調値「１」、「２」、・・・、「６３」）のとき、各々、電圧ＶＭ６３、ＶＭ６２、・・・、ＶＭ１が階調電圧ＶＤＡとして出力される。ＳＢ６４、ＳＢ６５、・・・、ＳＢ１２７が０（階調値「６４」、「６５」、・・・、「１２７」）のとき、各々、電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４が階調電圧ＶＤＡとして出力される。
【０１１０】
以上の実施形態によれば、Ｄ／Ａ変換回路１０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４のいずれかを階調電圧ＶＤＡとして選択するスイッチ群と、表示データＧＲＤ［６：０］に基づいてスイッチ群を制御する制御回路と、を含む。制御回路は、補助期間ＴＡにおいて、スイッチ群のスイッチをオフにすることで、Ｄ／Ａ変換回路１０の出力をハイインピーダンス状態に設定する。
【０１１１】
なお、スイッチ群は、セレクターＳＥＬのトランスファーゲートＴＧ１〜ＴＧ１２７に対応する。制御回路は、デコーダーＤＥＣと、セレクターＳＥＬの否定論理積回路ＮＡ０〜ＮＡ１２７、インバーターＩＶＡ１〜ＩＶＢ１２７、インバーターＩＶＢ０〜ＩＶＢ１２７に対応する。補助期間ＴＡにおいてＤＡＥＮＢ＝０なので、否定論理積回路ＮＡ０〜ＮＡ１２７が出力する信号ＳＢ０〜ＳＢ１２７が全て１となり、スイッチ群のスイッチ（トランスファーゲートＴＧ１〜ＴＧ１２７）が全てオフになる。
【０１１２】
補助期間ＴＡでは供給回路９０が補助電流ＩＡＳ又は補助電荷ＱＡＳをアンプ回路２０の入力ノードＮＩＡに供給する。この補助電流ＩＡＳ又は補助電荷ＱＡＳがラダー抵抗回路５０に流れてしまうと、ラダー抵抗回路５０が生成する電圧が変動してしまい、補助期間ＴＡの終了時において階調電圧に誤差が生じるおそれがある。本実施形態によれば、補助期間ＴＡにおいて制御回路がスイッチ群のスイッチをオフにすることで、Ｄ／Ａ変換回路１０の出力をハイインピーダンス状態に設定できる。これにより、補助期間ＴＡにおいて補助電流ＩＡＳ又は補助電荷ＱＡＳがＤ／Ａ変換回路１０を介してラダー抵抗回路５０に流れないようにできる。
【０１１３】
８．電気光学装置
図１５は、本実施形態の表示ドライバー１００を含む電気光学装置４００の構成例である。電気光学装置４００（表示装置）は、表示ドライバー１００、電気光学パネル２００（表示パネル）を含む。なお以下では表示ドライバー１００が相展開駆動を行う場合を例に説明するが、本発明の適用対象はこれに限定されず、例えばマルチプレクス駆動（デマルチプレクス駆動）等にも適用できる。
【０１１４】
電気光学パネル２００は、画素アレイ２１０、サンプルホールド回路２２０（スイッチ回路）を含む。電気光学パネル２００は、例えば液晶表示パネルや、ＥＬ（Electro Luminescence）表示パネル等である。
【０１１５】
画素アレイ２１０は、複数の画素がアレイ状（マトリックス状）に配置されたものである。相展開駆動では、画素アレイ２１０のソース線が８本（広義にはｋ本。ｋは２以上の整数）ずつ順次に駆動される。具体的には、サンプルホールド回路２２０は、表示ドライバー１００からのデータ電圧ＶＱ１〜ＶＱ８を画素アレイ２１０のソース線にサンプルホールドする回路である。具体的には、電気光学パネル２００の第１〜第８のデータ線にデータ電圧ＶＱ１〜ＶＱ８が入力される。画素アレイ２１０が例えば第１〜第６４０のソース線を有するとする。サンプルホールド回路２２０は、第１の期間において第１〜第８のデータ線と第１〜第８のソース線を接続し、次の第２の期間において第１〜第８のデータ線と第９〜第１６のソース線を接続し、以下同様にして、第８０の期間において第１〜第８のデータ線と第６３３〜第６４０のソース線を接続する。このような動作を各水平走査期間において行う。
【０１１６】
表示ドライバー１００は、ラダー抵抗回路５０、Ｄ／Ａ変換部１１０（Ｄ／Ａ変換回路）、駆動部１２０（駆動回路）、供給部１９０（供給回路）、電圧生成回路１５０、記憶部１６０（メモリー）、インターフェース回路１７０、制御回路１８０（コントローラー）を含む。
【０１１７】
インターフェース回路１７０は、表示ドライバー１００と外部の処理装置（例えば図１６の処理部３１０）との間の通信を行う。例えば外部の処理装置からインターフェース回路１７０を介してクロック信号やタイミング制御信号、表示データが制御回路１８０に入力される。
【０１１８】
制御回路１８０はインターフェース回路１７０を介して入力されたクロック信号やタイミング制御信号、表示データに基づいて表示ドライバー１００の各部及び電気光学パネル２００の各部を制御する。例えば制御回路１８０は、画素アレイ２１０の水平走査線の選択や垂直同期制御、相展開駆動の制御（上述の第１〜第８０の期間）等の表示タイミングの制御を行い、その表示タイミングに従ってＤ／Ａ変換部１１０や供給部１９０の制御を行う。また制御回路１８０は、補助電流ＩＡＳの電流値又は補助電荷ＱＡＳの電荷量を設定する設定データＣＡＳを演算する演算回路８０を含むことができる。また、制御回路１８０は、補償電流ＩＣＭ、ＩＣＰの電流値を設定する設定データＣＴＰ［６：０］、ＣＴＭ［６：０］を演算する演算回路６０を更に含むことができる。
【０１１９】
電圧生成回路１５０は、各種電圧を生成して駆動部１２０やＤ／Ａ変換部１１０に出力する。例えば、電圧生成回路１５０は、Ｄ／Ａ変換部１１０や電流補償部１３０、駆動部１２０の電源を生成する。電圧生成回路１５０は、例えばレギュレーター等で構成される。
【０１２０】
Ｄ／Ａ変換部１１０は、Ｄ／Ａ変換回路１１〜１８を含む。Ｄ／Ａ変換回路１１〜１８の各々は、図１等で説明したＤ／Ａ変換回路１０と同じ構成である。駆動部１２０は、アンプ回路２１〜２８（駆動回路）を含む。アンプ回路２１〜２８の各々は、図１等で説明したアンプ回路２０と同じ構成である。Ｄ／Ａ変換回路１１〜１８は、制御回路１８０からの表示データをＤ／Ａ変換し、そのＤ／Ａ変換された電圧をアンプ回路２１〜２８に出力する。アンプ回路２１〜２８は、Ｄ／Ａ変換回路１１〜１８からの電圧を反転増幅し、データ電圧ＶＱ１〜ＶＱ８を電気光学パネル２００に出力する。
【０１２１】
供給部１９０は、供給回路１９１〜１９８を含む。供給回路１９１〜１９８の各々は、図１等で説明した供給回路９０と同じ構成である。供給回路１９１〜１９８は、補助期間においてアンプ回路２１〜２８の入力ノードに補助電流又は補助電荷を供給する。
【０１２２】
記憶部１６０は、表示ドライバー１００の制御に用いる種々のデータ（例えば設定データ）等を記憶する。例えば記憶部１６０は不揮発性メモリーやＲＡＭ（ＳＲＡＭ、ＤＲＡＭ等）で構成される。
【０１２３】
９．電子機器
図１６は、本実施形態の表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置（例えばメーターパネル、カーナビゲーションシステム等）、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。
【０１２４】
電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いは表示コントローラー、或いはＡＳＩＣ等）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示ドライバー１００、電気光学パネル２００を含む。
【０１２５】
操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。処理部３１０は、インターフェース部３４０から入力された或いは記憶部３２０に記憶された表示データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、処理部３１０から転送された表示データに基づいて電気光学パネル２００に画像を表示させる。
【０１２６】
例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学装置（例えばレンズ、プリズム、ミラー等）とを含む。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーン（表示部）に投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーン（表示部）に投影させる。
【０１２７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学パネル、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２８】
１０…Ｄ／Ａ変換回路、１１〜１８…Ｄ／Ａ変換回路、２０…アンプ回路、
２１〜２８…アンプ回路、３０…電流補償回路、４０…電流補償回路、
５０…ラダー抵抗回路、６０…演算回路、８０…演算回路、９０…供給回路、
９１…電流供給回路、９２…電流供給回路、９３…セレクター、９４…セレクター、
９５…電流供給回路、９６…電流供給回路、１００…表示ドライバー、
１１０…Ｄ／Ａ変換部、１２０…駆動部、１３０…電流補償部、１５０…電圧生成回路、
１６０…記憶部、１７０…インターフェース回路、１８０…制御回路、１９０…供給部、
１９１〜１９８…供給回路、２００…電気光学パネル、２１０…画素アレイ、
２２０…サンプルホールド回路、３００…電子機器、３１０…処理部、３２０…記憶部、
３３０…操作部、３４０…インターフェース部、４００…電気光学装置、
ＣＡ１〜ＣＡ４…キャパシター、ＤＲ１〜ＤＲ４…バッファー、
ＤＴＡ［４：１］…入力データ、ＧＲＤ［６：０］…表示データ、ＩＡＳ…補助電流、
ＩＣＭ…補償電流、ＩＣＰ…補償電流、ＮＩＡ…入力ノード、ＯＰＡ…演算増幅器、
ＱＡＳ…補助電荷、Ｒ１…抵抗、Ｒ２…抵抗、ＴＡ…補助期間、ＴＢ…非補助期間、
ＶＣ…基準電圧、ＶＤＡ…階調電圧
【図１】
2019056799.tif 000003
【図２】
2019056799.tif 000004
【図３】
2019056799.tif 000005
【図４】
2019056799.tif 000006
【図５】
2019056799.tif 000007
【図６】
2019056799.tif 000008
【図７】
2019056799.tif 000009
【図８】
2019056799.tif 000010
【図９】
2019056799.tif 000011
【図１０】
2019056799.tif 000012
【図１１】
2019056799.tif 000013
【図１２】
2019056799.tif 000014
【図１３】
2019056799.tif 000015
【図１４】
2019056799.tif 000016
【図１５】
2019056799.tif 000017
【図１６】
2019056799.tif 000018