(57)【要約】【課題】クロック信号と対象信号との時間間隔を、各遅延回路の遅延量よりも高い分解能で正常にデジタル値に変換できる時間デジタル変換回路を提供する。【解決手段】本発明に係る時間デジタル変換回路は、バーニア形遅延チェーンと、複数の記憶処理部と、複数の記憶処理部の出力を制御するコントローラとを備え、複数の記憶処理部の各々は、バーニア形遅延チェーンの複数回分の捕捉結果を記憶可能な記憶部を有し、コントローラは、１つのクロック信号によりバーニア形遅延チェーンで捕捉され、複数の記憶処理部に記憶された複数の捕捉結果を含んだ出力データを一斉に出力させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、
前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶処理部と、
前記複数の記憶処理部の出力を制御するコントローラとを備え、
前記複数の記憶処理部の各々は、対応する前記捕捉部の複数回分の捕捉結果を記憶可能な記憶部と、対応する前記捕捉部の捕捉結果を前記記憶部に順次記憶させる処理部と、を有し、
前記コントローラは、１つのクロック信号が前記クロック伝送路に伝送されたことにより前記複数の捕捉部に捕捉されかつ前記複数の記憶処理部に記憶された複数の捕捉結果を含んだ出力データを、前記複数の記憶処理部から一斉に出力させる、
時間デジタル変換回路。
【請求項２】
前記複数の記憶処理部の各々は、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を順次記憶し、
前記コントローラは、前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させる、
請求項１記載の時間デジタル変換回路。
【請求項３】
前記記憶処理部は、
対応する前記捕捉部の捕捉結果をクロック信号に基づき保持可能な複数の保持回路と、
前記クロック伝送路の対応する遅延段に順次到達するクロック信号を、順次、前記複数の保持回路に分配する分配部と、
前記コントローラの制御に基づき前記複数の保持回路に保持された前記複数回分の捕捉結果のいずれかを出力するマルチプレクサと、
を備える請求項１又は請求項２記載の時間デジタル変換回路。
【請求項４】
前記複数の記憶処理部の各々はｋ回分の捕捉結果を記憶可能であり、
前記コントローラは、前記伝送路の最後の遅延段に対応する前記記憶処理部から最も新しく記憶された捕捉結果を出力させる、
請求項１から請求項３のいずれか一項に記載の時間デジタル変換回路。
【請求項５】
前記クロック信号の周期ｐと、前記記憶部が記憶可能な前記捕捉結果の数ｋと、前記対象信号が前記伝送路の始端から最後の遅延段に到達する時間Ｔとは、
ｐ×ｋ≧Ｔの関係を満たす、
請求項１から請求項４のいずれか一項に記載の時間デジタル変換回路。
【請求項６】
デジタル値に変換できる最大の時間間隔が、前記クロック信号の周期以上である、
請求項１から請求項５のいずれか一項に記載の時間デジタル変換回路。
【請求項７】
複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路と遅延量が異なる複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、
前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶部と、を用いた時間デジタル変換方法であって、
前記複数の記憶部の各々に、対応する前記捕捉部の複数回分の捕捉結果を順次記憶させ、
１つのクロック信号に基づいて前記複数の捕捉部に捕捉されかつ前記複数の記憶部に記憶された複数の捕捉結果を含む出力データを、前記複数の記憶部から一斉に出力させる
時間デジタル変換方法。
【請求項８】
前記複数の記憶部の各々には、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を記憶させる一方、
前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させる、
請求項７記載の時間デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路（ＴＤＣ：Time Digital Converter）及び時間デジタル変換方法に関し、特に、バーニア形遅延チェーンを用いた時間デジタル変換回路及び時間デジタル変換方法に関する。
【背景技術】
【０００２】
以前より、測定の対象信号と基準信号との時間間隔を、遅延チェーンを用いてデジタル値に変換する時間デジタル変換回路がある。代表的な遅延チェーンは、複数の遅延回路が直列に接続された伝送路と、伝送路の複数の遅延段にそれぞれ対応して設けられた複数のフリップフロップとを有する。各フリップフロップは、同時に入力される基準信号に同期して、伝送路の対応する遅延段の信号レベルを捕捉する。このような回路においては、対象信号が伝送路に入力され、対象信号が伝送路を進んでいる間に基準信号が複数のフリップフロップに入力される。例えば、ハイレベルの対象信号がｘ段目の遅延段に到達したタイミングで基準信号が入力されると、ｘ段目のフリップフロップまではハイレベルの信号を捕捉し、ｘ＋１段目から以降のフリップフロップはローレベルの信号を捕捉する。したがって、複数のフリップフロップの出力により、対象信号が伝送路の何段目の遅延回路まで進んだときに、基準信号が入力されたのかが判明される。そして、各遅延回路の遅延量τから対象信号と基準信号との時間間隔が求められる。上記の例では、ｘ×τが、対象信号と基準信号との時間間隔となる。このような回路において、測定される時間間隔の分解能は遅延量τである。
【０００３】
従来、遅延チェーンに含まれる各遅延回路の遅延量よりも高い分解能で時間間隔をデジタル値に変換できる、バーニア形の遅延チェーンを用いた時間デジタル変換回路が知られている。バーニア形の遅延チェーンは、基準信号の伝送路も複数の遅延回路を直列に接続して構成される。バーニア形の遅延チェーンは、異なる遅延量τ１、τ２を有する２種類の遅延回路を使用することにより、測定可能な時間間隔の分解能が遅延量の差｜τ１−τ２｜となる。
【０００４】
特許文献１の図８〜図１１には、本発明に関連する技術として、時間デジタル変換回路に含まれる遅延チェーンの各遅延段のフリップフロップ（１２）の出力を２つのフリップフロップ（Ｌ１、Ｌ２）に保持させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１０／０１３３８５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バーニア形の遅延チェーンを用いた回路は、基準信号にも複数段に遅延を付加することで、高い分解能で対象信号と基準信号との時間間隔を測定できる。このため、時間間隔の測定に要する時間が、測定可能な時間間隔の最大値よりも長くなるという課題がある。例えば、対象信号が伝送される伝送路の各遅延回路が遅延量τ１を有し、基準信号が伝送される伝送路の各遅延回路が遅延量τ２を有し、各伝送路の遅延段をｎ段とする。すると、分解能が｜τ１−τ２｜となるので、測定可能な時間間隔の最大は｜τ１−τ２｜×ｎである。一方、１回の測定に要する時間は、対象信号が伝送路に沿って伝送される時間とすると、τ１×ｎであり、測定に要する時間の方が長い。
【０００７】
このため、基準信号が周期的なクロック信号として入力され、測定が繰り返し行われる場合、クロック周期を１回の測定に要する時間に合わせた場合、測定可能な最大の時間間隔はクロック周期内の一部の期間に限られてしまう。この場合、クロック周期内のその他の期間に対象信号が入力されても時間間隔を測定することができない。また、クロック周期を、測定可能な最大の時間間隔に合わせた場合、１つのクロック信号が遅延チェーンに入力されてから１回の測定が完了する前に、次のクロック信号が遅延チェーンに入力されて次の測定が開始されてしまう。このため、１回目の測定結果のデジタル値を出力する際、次のクロック信号によって始端側のデジタル値が更新されてしまい、正常な結果が得られないという課題が生じる場合がある（図９及び比較例の説明を参照）。このような課題は特許文献１の技術でも解決されない。
【０００８】
本発明は、クロック信号と対象信号との時間間隔を、各遅延回路の遅延量よりも高い分解能で、かつ、正常にデジタル値に変換できる時間デジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１０】
すなわち、ある観点に従う本発明は、複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶処理部と、前記複数の記憶処理部の出力を制御するコントローラとを備え、前記複数の記憶処理部の各々は、対応する前記捕捉部の複数回分の捕捉結果を記憶可能な記憶部と、対応する前記捕捉部の捕捉結果を前記記憶部に順次記憶させる処理部と、を有し、前記コントローラは、１つのクロック信号が前記クロック伝送路に伝送されたことにより前記複数の捕捉部に捕捉されかつ前記複数の記憶処理部に記憶された複数の捕捉結果を含んだ出力データを、前記複数の記憶処理部から一斉に出力させる時間デジタル変換回路である。
【００１１】
ここで、前記複数の記憶処理部の各々は、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を順次記憶し、前記コントローラは、前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させるように構成されてもよい。
【００１２】
さらに、前記記憶処理部は、対応する前記捕捉部の捕捉結果をクロック信号に基づき保持可能な複数の保持回路と、前記クロック伝送路の対応する遅延段に順次到達するクロック信号を、順次、前記複数の保持回路に分配する分配部と、前記コントローラの制御に基づき前記複数の保持回路に保持された前記複数回分の捕捉結果のいずれかを出力するマルチプレクサと、を備えてもよい。
【００１３】
さらに、前記複数の記憶処理部の各々はｋ回分の捕捉結果を記憶可能であり、前記コントローラは、前記伝送路の最後の遅延段に対応する前記記憶処理部から最も新しく記憶された捕捉結果を出力させるように構成されてもよい。
【００１４】
さらに、前記クロック信号の周期ｐと、前記記憶部が記憶可能な前記捕捉結果の数ｋと、前記対象信号が前記伝送路の始端から最後の遅延段に到達する時間Ｔとは、ｐ×ｋ≧Ｔの関係を満たしてもよい。
【００１５】
さらに、デジタル値に変換できる最大の時間間隔が、前記クロック信号の周期以上であってもよい。
【００１６】
別の観点に従う本発明は、  複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路と遅延量が異なる複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶部と、を用いた時間デジタル変換方法であって、前記複数の記憶部の各々に、対応する前記捕捉部の複数回分の捕捉結果を順次記憶させ、１つのクロック信号に基づいて前記複数の捕捉部に捕捉されかつ前記複数の記憶部に記憶された複数の捕捉結果を含む出力データを、前記複数の記憶部から一斉に出力させる、時間デジタル変換方法である。
【００１７】
ここで、前記複数の記憶部の各々には、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を記憶させる一方、前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させてもよい。
【発明の効果】
【００１８】
本発明によれば、クロック信号と対象信号との時間間隔を、伝送路の遅延回路の遅延量及びクロック伝送路のクロック遅延回路の遅延量よりも高い分解能で、かつ、正常にデジタル値に変換することができるという効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る時間デジタル変換回路の構成の一例を示すブロックダイアグラムである。
【図２】本発明の一実施形態に係る時間デジタル変換回路のコンテナの構成の一例を示すブロックダイアグラムである。
【図３】図２のカウンタの構成の一例を示す回路図である。
【図４】図２のセレクタの構成の一例を示す回路図である。
【図５】本発明の一実施形態に係る時間デジタル変換回路におけるコンテナの動作を示すタイミングチャートである。
【図６】本発明の一実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。
【図７】図６のエンコーダの構成の一例を示す回路図である。
【図８】本発明の一実施形態に係る時間デジタル変換回路におけるコントローラの動作を示すタイミングチャートである。
【図９】比較例の時間デジタル変換回路の各信号のタイミングチャートである。
【図１０】本発明の一実施形態に係る時間デジタル変換回路の各信号のタイミングチャートである。
【図１１】本発明の他の実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００２１】
図１は、本発明の一実施形態に係る時間デジタル変換回路の構成の一例を示すブロックダイアグラムである。同図に示すように、時間デジタル変換回路１は、例えば、バーニア形の遅延チェーン１１、複数のコンテナ１３、及びコントローラ１５を備える。時間デジタル変換回路１は、所定周期ｐのクロック信号ＣＬＫと、測定の対象信号とを外部から受け、クロック信号と対象信号との入力タイミングの時間間隔をデジタル値である出力データＯＵＴ０〜ＯＵＴｎに変換する。上記構成要素のうち、コンテナ１３は本発明に係る記憶処理部の一例に相当する。
【００２２】
遅延チェーン１１は、複数の遅延回路ｅが直列に接続された伝送路１１１と、複数の遅延回路ｆが直列に接続されたクロック伝送路１１２とを備える。伝送路１１１には対象信号が伝送され、クロック伝送路１１２にはクロック信号が伝送される。以下、伝送路１１１の入力ノードを０段目の遅延段、入力側からｕ個目（ｕは１〜ｎのいずれか）の遅延回路ｅの出力ノードをｕ段目の遅延段と定義する。０段目からｕ段目までの遅延段の総数は、０段目を計数せずにｕ段と定義する。クロック伝送路１１２についても同様である。遅延チェーン１１は、さらに、フリップフロップ列１１３を備える。フリップフロップ列１１３には、０段目からｎ段目の複数の遅延段に対応するｎ＋１個のフリップフロップｇが含まれる。上記の構成要素のうち、遅延回路ｆは、本発明に係るクロック遅延回路の一例に相当する。フリップフロップｇは、本発明に係る捕捉部の一例に相当する。以下、ｕ段目の遅延段に対応するフリップフロップｇを、ｕ段目のフリップフロップｇとも記す。
【００２３】
伝送路１１１における各遅延回路ｅの遅延量τ１と、クロック伝送路１１２における各各遅延回路ｆの遅延量τ２とは異なる。例えば、τ１＝３８ｐｓ、τ２＝２８ｐｓである。図１中、信号ｓｉｇ１〜ｓｉｇｎは伝送路１１１の１段目からｎ段目の遅延段の信号をそれぞれ示し、クロック信号ｃｋ１〜ｃｋｎはクロック伝送路１１２の１段目からｎ段目の遅延段のクロック信号をそれぞれ示す。
【００２４】
複数のフリップフロップｇの各々は、伝送路１１１の対応する遅延段の信号がデータ端子に入力され、クロック伝送路１１２の対応する遅延段の信号が制御端子に入力されるように結線される。これにより、ｍ段目（ｍは０〜ｎのいずれか）のフリップフロップｇは、ｍ段目の遅延段のクロック信号ｃｋｍに基づき、ｍ段目の遅延段の信号ｓｉｇｍの信号レベルを捕捉する。そして、ｍ段目のフリップフロップｇは、次のクロック信号ｃｋｍが入力されるまで、補足した信号レベルの出力を継続する。
【００２５】
ここで、遅延チェーン１１による時間測定原理を説明する。（遅延回路ｅの遅延量τ１）＞（遅延回路ｆの遅延量τ２）である場合、対象信号が入力された後のクロック信号が時間間隔を測定する基準信号となる。遅延量の関係τ１＞τ２により、対象信号が伝送路１１１を進む速度よりも、基準信号であるクロック信号がクロック伝送路１１２を進む速度の方が速い。そして、対象信号が伝送路１１１のｘ段目の遅延段に到達したときに、クロック信号がクロック伝送路１１２のｘ段目の遅延段に追いついたとする。この場合、ｘ段目より前では、クロック信号が到達したときには、既に対象信号が到達済みである。また、ｘ段目より後では、クロック信号が到達したときには、まだ対象信号は到達していない。このため、対象信号が、ローレベルからハイレベルに変化する信号であると仮定すると、ｘ段目までのフリップフロップｇがハイレベルの信号を捕捉し、ｘ＋１段目から後段のフリップフロップｇがローレベルの信号を捕捉する。したがって、複数のフリップフロップｇの捕捉データ（捕捉結果）Ｆ０〜Ｆｎにより、対象信号が何段目の遅延段まで進んだときに、クロック信号が追い付いたのかが判明される。クロック信号がｘ段目の遅延段に到達したタイミングは、クロック信号がクロック伝送路１１２に入力されたタイミング＋ｘ×τ２である。対象信号がｘ段目の遅延段に到達したタイミングは、対象信号が伝送路１１１に入力されたタイミング＋ｘ×τ１である。そして、これらは同一タイミングと見なせる。これらから、対象信号とクロック信号との入力タイミングの時間間隔［ｘ×（τ１−τ２）］が求められる。ｘは伝送路１１１及びクロック伝送路１１２の或る遅延段数を意味するので、測定可能な時間間隔の分解能ｒは（τ１−τ２）である。τ１＝３８ｐｓ、τ２＝２８ｐｓであれば、分解能ｒは１０ｐｓとなり、分解能ｒは遅延回路ｅ、ｆの遅延量τ１、τ２よりも小さい。
【００２６】
遅延チェーン１１の遅延段数ｎは、クロック周期ｐ内の何れのタイミングに、対象信号が入力された場合でも、クロック信号と対象信号との時間間隔が測定できるように設定される。すなわち、測定可能な最大の時間間隔（遅延段数ｎ×分解能ｒ）が、クロック周期ｐ以上であればよいので、遅延段数ｎは、クロック周期ｐ／分解能ｒ以上の整数に設定される。なお、遅延段数ｎ＝ｐ／ｒ（整数の場合）、又は、＝［ｐ／ｒの小数点第１位を繰り上げた整数］とすることで、遅延段の冗長が省かれる。なお、クロック信号は、時間デジタル変換回路１の外部から供給するように構成してもよいし、時間デジタル変換回路１が、このような周期のクロック信号を生成するクロック生成回路を備えていてもよい。
【００２７】
複数のコンテナ１３は、図１に示すように、遅延チェーン１１の複数のフリップフロップｇに対応して、すなわち、遅延チェーン１１の０段目からｎ段目の複数の遅延段にそれぞれ対応して設けられている。以下、ｍ段目（ｍは０〜ｎのいずれか）の遅延段に対応するコンテナ１３を、ｍ段目のコンテナ１３とも記す。複数のコンテナ１３は、それぞれ、対応する遅延段に到達したクロック信号ｃｋ０〜ｃｋｎと、対応する遅延段のフリップフロップｇの捕捉データＦ０〜Ｆｎと、コントローラ１５の選択信号ＳＥＬ０、ＳＥＬ１とを入力する。そして、複数のコンテナ１３は、対応するフリップフロップｇの複数回分の捕捉データＦ０〜Ｆｎをそれぞれ記憶する。さらに、複数のコンテナ１３は、コントローラ１５の選択信号ＳＥＬ０、ＳＥＬ１に応じて、記憶されたいずれか一つの捕捉データＦ０〜Ｆｎを出力データＯＵＴ０〜ＯＵＴｎとしてそれぞれ出力する。
【００２８】
図２は、本発明の一実施形態に係る時間デジタル変換回路のコンテナの構成の一例を示すブロックダイアグラムである。図３は、図２のカウンタの構成の一例を示す回路図である。図４は、図２のセレクタの構成の一例を示す回路図である。図５は、本発明の一実施形態に係る時間デジタル変換回路におけるコンテナの動作を示すタイミングチャートである。
【００２９】
ｍ段目のコンテナ１３には、図２にも示すように、例えば、ｍ段目の遅延段に到達したクロック信号ｃｋｍと、ｍ段目の遅延段に対応するフリップフロップｇの捕捉データＦｍとが入力される。コンテナ１３は、カウンタ１３１、インバータＩＶ、複数のセレクタ１３２、複数の保持回路１３３及びマルチプレクサ１３４、１３５を備える。複数の保持回路１３３は、本発明に係る記憶部の一例に相当する。カウンタ１３１、インバータＩＶ及び複数のセレクタ１３２は、本発明に係る処理部の一例に相当する。カウンタ１３１及び複数のセレクタ１３２は、本発明に係る分配部の一例に相当する。
【００３０】
カウンタ１３１とインバータＩＶと複数のセレクタ１３２とは、クロック信号ｃｋｍに同期して同期信号ｃ０〜ｃ３を生成し、保持回路１３３へ出力する。図５に示すように、同期信号ｃ０〜ｃ３は、４クロック周期でクロック信号の半周期程度ハイレベルとなる信号であり、同期信号ｃ０〜ｃ３の順で、１クロック周期ごとに、ハイレベルとなる信号が循環的に変化する。同期信号ｃ０〜ｃ３の立ち上りタイミングは、クロック信号ｃｋｍの立ち上りから１クロック周期の半分程度遅れるように設定されている。
【００３１】
例えば、図３に示すように、カウンタ１３１は、４つのフリップフロップａを有するステートマシンにより構成される。このカウンタ１３１は、４つのステート信号ｓ０〜ｓ３のいずれか一つがハイレベルとなるように初期化され、クロック信号ｃｋｍに同期して、ハイレベルとされるステート信号ｓ０〜ｓ３を、この順で循環的に変化させる。また、図４に示すように、各セレクタ１３２は、例えば一方の入力端子に対応するステート信号ｓ０〜ｓ３を受け、他方の入力端子にインバータＩＶにより反転されたクロック信号ｃｋｍｂを受けるＡＮＤ回路ｂから構成される。このような構成により、上述した同期信号ｃ０〜ｃ３が生成される。
【００３２】
複数の保持回路１３３は、複数回分の捕捉データＦｍを順次記憶する記憶部として機能する。保持回路１３３は、例えばフリップフロップから構成できる。複数の保持回路１３３はそれぞれ、同期信号ｃ０〜ｃ３に基づいて、捕捉データＦｍを保持し、次の同期信号ｃ０〜ｃ３の入力まで、保持データｑ０〜ｑ３の出力を維持する。図５に示すように、１クロック周期で循環的に立ち上がる同期信号ｃ０〜ｃ３により、複数の保持回路１３３は、１クロック周期で変化する捕捉データＦｍ「Ｄ０、Ｄ１、…」を、順に循環的に保持していく。そして、複数の保持回路１３３は、４クロック周期の間、保持データｑ０〜ｑ３「Ｄ０、Ｄ１、…」を維持する。
【００３３】
マルチプレクサ１３４、１３５は、複数の保持回路１３３に記憶された複数回分の保持データｑ０〜ｑ３のいずれか１つを、コントローラ１５の選択によって出力データＯＵＴｍとして出力する。マルチプレクサ１３４は、クロック信号ｃｋｍとは非同期に、コントローラ１５の選択信号ＳＥＬ０、ＳＥＬ１に同期して動作する。
【００３４】
なお、図２では、４つの保持回路１３３を有する場合を図示しているが、これらの個数としては４以外の複数個が採用される場合もある。以下、これらが一般化されたｋ個の場合について説明する。この場合、カウンタ１３１のステート信号ｓ０〜ｓｈの個数（ｈはｋ−１）、セレクタ１３２の個数、同期信号ｃ０〜ｃｈの個数、保持データｑ０〜ｑｈの個数、マルチプレクサ１３４、１３５が選択できる信号数は、ｋ個となる。そして、同期信号ｃ０〜ｃｈは、ｋクロック周期でクロック信号の半周期程度ハイレベルとなる信号となり、同期信号ｃ０〜ｃｈの順で、１クロック周期ごとに、ハイレベルにされる対象が循環的に変化する信号となる。また、ｋ個の保持回路１３３は、同時にｋクロック周期分の捕捉データＦｍを記憶し、各保持回路１３３は、保持データｑ０〜ｑｈをｋクロック周期の間、出力し続けるように動作する。
【００３５】
コンテナ１３に設けられる保持回路１３３の個数ｋ、すなわち、同時に保持可能な捕捉データＦｍの個数ｋは、次のように設計される。すなわち、個数ｋは、遅延チェーン１１にクロック信号が入力されて測定が開始された後、１回の測定時間Ｔが経過する前に、ｋ＋１回目の測定が開始されてしまうことがないように設定される。ここで、１回の測定時間Ｔは、対象信号が伝送路１１１に入力されてからｎ段目の遅延段に到達するまでの時間（ｎ×τ１）と定義される。１回の測定時間Ｔが経過する前に、ｋ＋１回目の測定が開始されてしまうと、遅延チェーン１１の始端側で、コンテナ１３に１回目からその回までの捕捉データＦｍを保持しきれなくなり、正常な測定結果を出力できなくなる。上記の設定により、このような事態を回避することができる。１回目の測定が開始されてからｋ＋１回目の測定が開始されるまでの時間長は、ｋ×クロック周期ｐであり、これが１回の測定時間Ｔ以上であればよいので、個数ｋは、Ｔ／ｐ以上の整数となる。なお、保持可能な捕捉データの個数ｋは、Ｔ／ｐ（整数の場合）、又は、［Ｔ／ｐ（非整数の場合）の小数点第１位を繰り上げた整数］とすることで、コンテナ１３の構成の冗長を省くことができる。
【００３６】
図６は、本発明の一実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。図７は、図６のエンコーダの構成の一例を示す回路図である。図８は、本発明の一実施形態に係る時間デジタル変換回路におけるコントローラの動作を示すタイミングチャートである。ここでは、各コンテナ１３に４つの保持データｑ０〜ｑ３が保持され、コントローラ１５が４つの保持データｑ０〜ｑ３のいずれかを選択する構成について説明する。
【００３７】
コントローラ１５は、遅延チェーン１１に供給されるクロック信号に同期して、複数のコンテナ１３の出力を選択する２ビットの選択信号ＳＥＬ０、ＳＥＬ１を出力する。選択信号ＳＥＬ０、ＳＥＬ１は、各コンテナ１３の複数の保持回路１３３が捕捉データＦｍ（ｍは、０〜ｎのいずれか）を捕捉する順序と、同じ順序で保持データｑ０〜ｑ３を出力するように生成される。選択信号ＳＥＬ０、ＳＥＬ１は、遅延したクロック信号ｃｋ１〜ｃｋｎとは非同期に、遅延が付加される前のクロック信号に同期して複数のコンテナ１３に出力される。
【００３８】
コントローラ１５は、図６に示すように、クロック信号に同期して４つのステート信号ｓ０〜ｓ３を切り替えるカウンタ１５１と、４つのステート信号ｓ０〜ｓ３に応じた選択信号ＳＥＬ０、ＳＥＬ１を生成するエンコーダ１５２とを備えるように構成できる。カウンタ１５１は、図３のコンテナ１３のカウンタ１３１と同様に構成できる。また、エンコーダ１５２は、図７に示すように、３つのステート信号ｓ１〜ｓ３から２ビットの選択信号ＳＥＬ０、ＳＥＬ１を生成する２つのＯＲ回路ｃから構成できる。この場合、カウンタ１５１は、ステート信号ｓ０〜ｓ３のうちハイレベルとする対象を循環的に切り替えるサイクルは、コンテナ１３のカウンタ１３１のそれと比較して、１クロック周期分早くなるように初期状態が設定される。例えば、カウンタ１５１のステート信号ｓ０がハイレベルの期間（クロック信号の３番、７番、１１番）には、コンテナ１３のカウンタ１３１のステート信号ｓ３がハイレベルとなるように選択される（図５と図８を参照）。
【００３９】
なお、コンテナ１３がｋ個の保持データｑ０〜ｑｈを保持する場合には、コントローラ１５は、この中の一つを順番に循環的に選択していく（ｊ＋１）ビットの選択信号ＳＥＬ０〜ＳＥＬｊを生成するように構成される。この場合、図６のカウンタ１５１がｋ個のステート信号ｓ０〜ｓｈを生成し、図６のエンコーダ１５２がハイレベルのステート信号の番号を選択する（ｊ＋１）ビットの選択信号ＳＥＬ０〜ＳＥＬｊを生成するように構成される。この場合でも、エンコーダ１５２は、複数の論理ゲートを適宜組み合わせて構成することができる。
【００４０】
＜比較例の測定動作＞
先ず、バーニア形の遅延チェーンを用いた、比較例の時間デジタル変換回路の動作について説明する。図９は、比較例の時間デジタル変換回路の各信号のタイミングチャートを示す。比較例の時間デジタル変換回路遅延チェーンは、図１の構成から複数のコンテナ１３とコントローラ１５とが省かれ、複数の遅延段の捕捉データＦ０〜Ｆｎを出力とするように構成される。
【００４１】
比較例の遅延チェーン１１においては、対象信号を伝送する伝送路１１１の遅延回路ｅは遅延量τ１＝３８ｐｓを及ぼし、クロック伝送路１１２の遅延回路ｆは遅延量τ２＝２８ｐｓを及ぼし、分解能はτ１−τ２＝１０ｐｓである。比較例の遅延チェーン１１は、１００段の遅延段を有し、入力されるクロック周期は、遅延チェーン１１で測定可能な時間間隔の最大値１ｎｓ（＝遅延段数１００×分解能１０ｐｓ）に設定されている。
【００４２】
図９において、対象信号、ｓｉｇ１〜ｓｉｇ１００は、伝送路１１１の０段目、１段目〜１００段目の遅延段の信号レベルをそれぞれ示す。クロック信号、ｃｋ１〜ｃｋ１００は、クロック伝送路１１２の０段目、１段目〜１００段目の遅延段の信号レベルをそれぞれ示す。Ｆ０〜Ｆ１００は、０段目〜１００段目のフリップフロップｇの出力をそれぞれ示す。図９では、各遅延段を通過する同一のクロック信号に同一の番号が記されている。
【００４３】
図９の対象信号、ｓｉｇ１〜ｓｉｇ１００に示すように、対象信号は各遅延段で遅延量τ１ずつ遅延して伝送される。また、図９のクロック信号、ｃｋ１〜ｃｋ１００に示すように、クロック信号は各遅延段で遅延量τ２ずつ遅延して伝送される。このため、０段目の遅延段と比較して、５０段目の遅延段では、対象信号とクロック信号との時間間隔がクロック周期の半分だけ変化している。１００段目の遅延段では、対象信号とクロック信号との時間間隔がクロック周期分だけ変化している。
【００４４】
各遅延段のフリップフロップｇは、クロック伝送路１１２の対応する遅延段のクロック信号の立ち上りに同期して、伝送路１１１の対応する遅延段の信号レベルを捕捉し、その後、捕捉した信号レベルを出力する。このため、０段目から１００段目のフリップフロップｇの出力は、図９のＦ０〜Ｆ１００のようになる。
【００４５】
このような時間デジタル変換回路では、例えば２番目のクロック信号で測定された時間間隔の結果は、２番目のクロック信号で捕捉された各フリップフロップｇの捕捉データＦ０〜Ｆ１００の組み合わせとなる（図９に丸枠ｊ２で示す）。しかしながら、２番目のクロック信号が１００段目の遅延段に到達したタイミングｔ１では、始端側の各遅延段のフリップフロップｇの出力が、後続（３番目、４番目）のクロック信号により更新されている（図９に丸枠ｊ３、ｊ４で示す）。このため、２番目のクロック信号が１００段目の遅延段に到達したタイミングｔ１で、複数の遅延段のフリップフロップｇから一斉に捕捉データを読み出しても、後続のクロック信号により更新されてしまった捕捉データが含まれ、正常な測定結果が得られない。例えば図９の１列目〜３列目の遅延チェーン１１の捕捉データは、ハイレベル（Ｈ）であるべきところ、ローレベル（Ｌ）に更新されている。
【００４６】
＜実施形態の測定動作＞
図１０は、本発明の一実施形態に係る時間デジタル変換回路の各信号のタイミングチャートである。図１０において、ｑｍ０〜ｑｍ３（ｍは０〜ｎのいずれか）は、ｍ段目のコンテナ１３における４つの保持回路１３３の保持データを示す。ＯＵＴｍは、ｍ段目のコンテナ１３の出力データを示す。また、図１０は各遅延段を通過する同一のクロック信号に同一の番号を付している。データの値「Ｄ０−０、Ｄ０−１、…、Ｄｎ−８」は１又は０の二値データである。
【００４７】
遅延チェーン１１の０段目のフリップフロップｇでは、図１０の捕捉データＦ０に示すように、０番〜１０番のクロック信号に基づいて値「Ｄ０−０、Ｄ０−１、…、Ｄ０−１０」を、クロック周期ごとに捕捉している。また、遅延チェーン１１の１段目のフリップフロップｇでは、図１０の捕捉データＦ１に示すように、０番〜１０番のクロック信号に基づいて値「Ｄ１−０、Ｄ１−１、…、Ｄ１−１０」を、クロック周期ごとに捕捉している。また、遅延チェーン１１の２段目のフリップフロップｇでは、図１０の捕捉データＦ２に示すように、０番〜１０番のクロック信号に基づいて値「Ｄ２−０、Ｄ２−１、…、Ｄ２−１０」を、クロック周期ごとに捕捉している。また、遅延チェーン１１のｎ段目のフリップフロップｇでは、図１０の捕捉データＦｎに示すように、０番〜８番のクロック信号に基づいて値「Ｄｎ−０、Ｄｎ−１、…、Ｄｎ−８」を、クロック周期ごとに捕捉している。
【００４８】
これらのうち、例えば０番目のクロック信号を基準信号として測定された時間間隔は、捕捉データＦ０〜Ｆｎの値「Ｄ０−０、Ｄ１−０、…、Ｄｎ−０」により表わされる。１番目のクロック信号を基準信号として測定された時間間隔は、捕捉データＦ０〜Ｆｎの値「Ｄ０−１、Ｄ１−１、…、Ｄｎ−１」により表わされる。同様に、８番目のクロック信号を基準信号として測定された時間間隔は、捕捉データＦ０〜Ｆｎの値「Ｄ０−８、Ｄ１−８、…、Ｄｎ−８」により表わされる。
【００４９】
各遅延段では、遅延したクロック信号ｃｋ１〜ｃｋｎに基づき各フリップフロップｇが伝送路１１１の信号レベルを捕捉するため、同一番号のクロック信号で捕捉された捕捉データＦ０〜Ｆｎは、ｎ段目の捕捉データＦｎが最も遅れて確定する。
【００５０】
前述の通り、各段のコンテナ１３には、各遅延段のフリップフロップｇの捕捉データＦ０〜Ｆｎのうち、その時点で最新のものから４つを、４クロック周期の間、保持している（図１０の保持データｑ００〜ｑｎ３を参照）。
【００５１】
ここで、０番目のクロック信号により最も遅れて捕捉された捕捉データＦｎ＝「Ｄｎ−０」が、コンテナ１３に保持されたタイミングｔ１０（図１０）に注目する。すると、タイミングｔ１０からクロック周期の間、０番目のクロック信号により捕捉された全ての捕捉データＦ０〜Ｆｎの値「Ｄ０−０、Ｄ１−０、…、Ｄｎ−０」が、複数のコンテナ１３の０番目の保持回路１３３に保持されることが判明される。同様に、クロック周期後の次のタイミングｔ１１からクロック周期の間、１番目のクロック信号により捕捉された測定結果「Ｄ０−１、Ｄ１−１、…、Ｄｎ−１」が、複数のコンテナ１３の１番目の保持回路１３３に保持されている。このように、クロック周期ごとに、次のクロック信号に基づく測定結果の値が、複数のコンテナ１３の０番目の保持回路１３３から３番目の保持回路１３３へと、循環的に保持されている。
【００５２】
そして、コントローラ１５は、同一番号のクロック信号に基づき最も遅れて捕捉データＦｎの保持動作を行うｎ段目のコンテナ１３に合わせたタイミングで、次の選択信号ＳＥＬ０、ＳＥＬ１を出力する。すなわち、捕捉データＦｎがｎ段目のコンテナ１３に保持されたタイミングから１クロック周期の間、全てのコンテナ１３の同一番号の保持回路１３３から保持データが選択されるように、選択信号ＳＥＬ０、ＳＥＬ１が生成される。これにより、全てのコンテナ１３の同一番号の保持データが出力データＯＵＴ０〜ＯＵＴｎとして一斉に出力される。同様に、コントローラ１５は、１番目の保持データから３番目の保持データ、０番目の保持データへと、クロック周期ごとに循環的に選択を切り替える。
【００５３】
これにより、図１０の選択信号ＳＥＬ０、ＳＥＬ１に示すように、３番目の保持回路１３３へ保持させる３番目、７番目、１１番目のクロック信号（遅延前のクロック信号）に同期して、０番目の保持回路１３３の出力が選択されるように制御される。そして、クロック周期で循環的に選択が切り替えられていく。すなわち、コントローラ１５は、次のクロック信号で捕捉データが保持される順番の保持回路１３３の保持データが、その前のクロック信号で選択されるように、選択信号ＳＥＬ０、ＳＥＬ１を生成している。このような同期制御により、安定した出力データＯＵＴ０〜ＯＵＴｎが得られる。
【００５４】
このような動作により、時間デジタル変換回路１は、クロック信号に同期してクロック信号と対象信号との時間間隔を表わす出力データＯＵＴ０〜ＯＵＴｎを順次出力する。
【００５５】
なお、コンテナ１３に設けられる保持回路１３３の個数ｋが、４以外である場合には、各コンテナ１３で、ｋ回分の捕捉データＦ０〜Ｆｎが、ｋクロック周期の間、保持される。したがって、コントローラ１５は、上記のようなタイミングで、保持データｑ０〜ｑｈ（ｈ＝ｋ−１）の順で循環的に選択が切り替わるように構成すればよい。これにより、ｋ＝４の場合と同様に、クロック信号と対象信号との時間間隔を正常に表わす出力データＯＵＴ０〜ＯＵＴｎが順次得られる。
【００５６】
コンテナ１３とコントローラ１５とによって実現される遅延チェーン１１の捕捉データＦ０〜Ｆｎの記憶制御及び出力データＯＵＴ０〜ＯＵＴｎの選択制御が、本発明に係る時間デジタル変換方法の一例に相当する。
【００５７】
このように、本実施形態に係る時間デジタル変換回路１及び時間デジタル変換方法によれば、クロック信号と対象信号との時間間隔を、遅延回路ｅ、ｆの遅延量τ１、τ２よりも高い分解能で、かつ、正常にデジタル値に変換できる。
【００５８】
さらに、本実施形態に係る時間デジタル変換回路１及び時間デジタル変換方法によれば、このような動作を１つのバーニア形の遅延チェーン１１を用いて実現できる。したがって、回路面積の低減を図ることができる。
【００５９】
（その他の実施形態）
図１１は、本発明の他の実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。図１のコントローラ１５は、図１１のように２つのフリップフロップａ１と２つのインバータＩＶ２とを有する分周器１５Ａから構成してもよい。このような回路でも、同様に選択信号ＳＥＬ０、ＳＥＬ１を生成することができる。
【００６０】
また、図２のコンテナ１３は、捕捉データを保持する構成としてフリップフロップから構成される保持回路１３３を有するが、捕捉データを記憶する構成要素としては、様々な種類のメモリを適用してもよい。メモリは、書込みと読出しとが非同期に行える構成であってもよい。
【００６１】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００６２】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００６３】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【００６４】
本発明は、ＴＯＦ（Time of Flight）、レーザーレーダ、その他の時間間隔をデジタル値に変換する動作を要する機器の分野に広く利用することができる。
【符号の説明】
【００６５】
１  時間デジタル変換回路
１１  バーニア形の遅延チェーン
１３  コンテナ（記憶処理部）
１５  コントローラ
１３１  カウンタ
１３２  セレクタ
１３３  保持回路（記憶部）
１３４、１３５  マルチプレクサ
ＩＶ  インバータ
ｃｋ１〜ｃｋｎ  クロック信号
Ｆ０〜Ｆｎ  捕捉データ
ｑ０〜ｑ３、ｑ００〜ｑｎ３  保持データ
ＯＵＴ０〜ＯＵＴｎ  出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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