(57)【要約】【課題】酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現する。【解決手段】本発明の実施形態によるアクティブマトリクス基板（１００）は、マトリクス状に配列された複数の画素領域（Ｐ）によって規定される表示領域（ＤＲ）と、表示領域の周辺に位置する周辺領域（ＦＲ）とを有する。アクティブマトリクス基板は、基板（１）と、基板に支持され、結晶質シリコン半導体層（１１）を含む第１ＴＦＴ（１０）と、基板に支持され、酸化物半導体層（２１）を含む第２ＴＦＴ（２０）とを備える。第１ＴＦＴおよび第２ＴＦＴのそれぞれは、トップゲート構造を有する。酸化物半導体層は、結晶質シリコン半導体層よりも下層に位置している。【選択図】図２
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【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板に支持され、結晶質シリコン半導体層を含む第１ＴＦＴと、
前記基板に支持され、酸化物半導体層を含む第２ＴＦＴと、
を備え、
前記第１ＴＦＴおよび前記第２ＴＦＴのそれぞれは、トップゲート構造を有し、
前記酸化物半導体層は、前記結晶質シリコン半導体層よりも下層に位置している、アクティブマトリクス基板。
【請求項２】
前記第１ＴＦＴは、
前記結晶質シリコン半導体層と、
前記結晶質シリコン半導体層上に設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられ、前記第１ゲート絶縁層を介して前記結晶質シリコン半導体層に対向する第１ゲート電極と、
前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、
を有し、
前記第２ＴＦＴは、
前記酸化物半導体層と、
前記酸化物半導体層上に設けられた第２ゲート絶縁層と、
前記第２ゲート絶縁層上に設けられ、前記第２ゲート絶縁層を介して前記酸化物半導体層に対向する第２ゲート電極と、
前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、
を有する、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第２ＴＦＴの前記第２ゲート絶縁層は、下層ゲート絶縁層と、前記下層ゲート絶縁層上に位置する上層ゲート絶縁層とを含む、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記第１ＴＦＴの前記第１ゲート絶縁層は、前記第２ＴＦＴの前記上層ゲート絶縁層と同一の絶縁膜から形成されている、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記結晶質シリコン半導体層は、前記第２ＴＦＴの前記下層ゲート絶縁層と同一の絶縁膜から形成された絶縁層上に設けられている、請求項３または４に記載のアクティブマトリクス基板。
【請求項６】
前記第１ＴＦＴの前記第１ゲート電極と、前記第２ＴＦＴの前記第２ゲート電極とは、同一の導電膜から形成されている、請求項２から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記第１ＴＦＴは、前記周辺領域内に配置されており、
前記第２ＴＦＴは、前記表示領域内に配置されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記第１ＴＦＴは、前記表示領域内に配置されており、
前記第２ＴＦＴは、前記周辺領域内に配置されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む、請求項９に記載のアクティブマトリクス基板。
【請求項１１】
請求項１から１０のいずれかに記載のアクティブマトリクス基板を備えた液晶表示装置。
【請求項１２】
請求項１から１０のいずれかに記載のアクティブマトリクス基板を備えた有機ＥＬ表示装置。
【請求項１３】
結晶質シリコン半導体層を含む第１ＴＦＴと、酸化物半導体層を含む第２ＴＦＴとを備えるアクティブマトリクス基板の製造方法であって、
基板上に、前記第２ＴＦＴの前記酸化物半導体層を形成する工程（Ａ）と、
前記基板および前記酸化物半導体層上に、第１の絶縁層を形成する工程（Ｂ）と、
前記第１の絶縁層上に、前記第１ＴＦＴの前記結晶質シリコン半導体層を形成する工程（Ｃ）と、
前記結晶質シリコン半導体層および前記第１の絶縁層上に、第２の絶縁層を形成する工程（Ｄ）と、
前記第２の絶縁層上に、前記第１ＴＦＴのゲート電極および前記第２ＴＦＴのゲート電極を形成する工程（Ｅ）と、
を包含し、
前記工程（Ｃ）は、
前記第１の絶縁層上に、非晶質シリコン膜を形成する工程（ｃ−１）と、
前記非晶質シリコン膜に対してレーザアニール処理を行うことによって、前記非晶質シリコン膜を結晶化させるとともに、前記レーザアニール処理の際に生じる熱によって前記酸化物半導体層を改質する工程（ｃ−２）と、を含む、アクティブマトリクス基板の製造方法。
【請求項１４】
前記第１の絶縁層および前記第２の絶縁層をパターニングする工程（Ｆ）をさらに含み、
前記工程（Ｆ）におけるパターニングは、前記第１の絶縁層の前記酸化物半導体層に重なる部分および前記第２の絶縁層の前記酸化物半導体層に重なる部分が、前記第２ＴＦＴのゲート絶縁層となり、前記第２の絶縁層の前記結晶質シリコン半導体層に重なる部分が前記第１ＴＦＴのゲート絶縁層となるように行われる、請求項１３に記載のアクティブマトリクス基板の製造方法。
【請求項１５】
前記工程（Ｅ）において、前記第１ＴＦＴのゲート電極と前記第２ＴＦＴのゲート電極とは同一の導電膜から形成される、請求項１３または１４に記載のアクティブマトリクス基板の製造方法。
【請求項１６】
前記工程（Ｅ）の後に層間絶縁層を形成する工程（Ｇ）と、
前記層間絶縁層上に、前記第１ＴＦＴのソース電極およびドレイン電極と、前記第２ＴＦＴのソース電極およびドレイン電極とを形成する工程（Ｈ）と、
をさらに包含する、請求項１３から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１７】
前記アクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、
前記第１ＴＦＴは、前記表示領域内に配置されており、
前記第２ＴＦＴは、前記周辺領域内に配置されている、請求項１３から１６のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１８】
前記アクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、
前記第１ＴＦＴは、前記周辺領域内に配置されており、
前記第２ＴＦＴは、前記表示領域内に配置されている、請求項１３から１６のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１９】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１３から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２０】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む、請求項１９に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた液晶表示装置および有機ＥＬ表示装置や、そのようなアクティブマトリクス基板の製造方法にも関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ−Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
【０００４】
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
【０００５】
アクティブマトリクス基板は、一般に、表示領域と、周辺領域とを有している。表示領域は、マトリクス状に配列された複数の画素（画素領域）を含んでおり、アクティブ領域とも呼ばれる。周辺領域は、表示領域の周辺に位置しており、額縁領域とも呼ばれる。
【０００６】
表示領域には、画素ごとに形成されたＴＦＴと、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲートバスライン、ソースバスラインおよび画素電極とが設けられている。
【０００７】
周辺領域には、ゲートバスライン（走査配線）およびソースバスライン（信号配線）を駆動するための駆動回路が配置される。具体的には、ゲートバスラインにゲート信号（走査信号）を供給するゲートドライバや、ソースバスラインにソース信号（表示信号）を供給するためのソースドライバが配置される。ゲートドライバ、ソースドライバなどの駆動回路は、半導体チップとして搭載される（ＣＯＧ（Chip On Glass）実装）こともあるし、アクティブマトリクス基板にモノリシック（一体的）に形成されることもある。モノリシックに形成された駆動回路を「ドライバモノリシック回路」と呼ぶ。ドライバモノリシック回路は、通常、ＴＦＴを用いて構成される。
【０００８】
本願明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」と呼び、駆動回路などの周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点からは、回路ＴＦＴとして、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴを形成することが好ましいといえる。
【０００９】
しかしながら、酸化物半導体の移動度は、既に説明したようにアモルファスシリコンの移動度よりも高いものの、多結晶シリコンの移動度よりは約１桁低い。従って、酸化物半導体ＴＦＴは、多結晶シリコンＴＦＴよりも電流駆動力が小さい。そのため、酸化物半導体ＴＦＴを用いてドライバモノリシック回路を構成すると、駆動能力が不足するおそれがある。電流駆動力の小ささを補うために、ＴＦＴのサイズを大きく（チャネル幅を大きく）すると、周辺領域の狭小化を妨げてしまう。
【００１０】
特許文献２には、画素ＴＦＴとして酸化物半導体ＴＦＴが用いられるとともに、周辺回路が回路ＴＦＴとして多結晶シリコンＴＦＴを含む構成が開示されている。特許文献２に開示されている構成では、酸化物半導体ＴＦＴはボトムゲート構造を有しており、多結晶シリコンＴＦＴはトップゲート構造を有している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１２−１３４４７５号公報
【特許文献２】特開２０１０−３９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１の構成には、以下のような問題がある。
【００１３】
まず、ボトムゲート構造の酸化物半導体ＴＦＴでは、ゲート電極を十分に覆うためにゲート絶縁層を比較的厚くせざるを得ないので、電流駆動力が低下してしまう。ＴＦＴのオン電流Ｉｏｎは、下記式（１）で表わされる。
Ｉｏｎ＝（１／２）・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇ−Ｖｔｈ）２      ・・・（１）
【００１４】
式（１）中、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇはゲート電圧、Ｖｔｈは閾値電圧である。また、Ｃｏｘは、下記式（２）で表わされる。式（２）中、ε０は真空の誘電率、εｒはゲート絶縁層の比誘電率、ｄはゲート絶縁層の厚さである。
Ｃｏｘ＝ε０・εｒ／ｄ      ・・・（２）
【００１５】
式（１）および（２）からわかるように、ゲート絶縁層の厚さｄが大きくなると、オン電流Ｉｏｎが小さくなる。
【００１６】
また、ボトムゲート構造の酸化物半導体ＴＦＴでは、通常、位置合わせ精度等を考慮して、基板法線方向から見たときにソース電極およびドレイン電極とゲート電極とが重なるように設計されるので、寄生容量が大きい。そのため、大型で画素数の多い表示装置に用いる場合、容量負荷が大きくなり、高速駆動に不利である。
【００１７】
上述したように、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に最適な構造は未だ見出されていない。
【００１８】
本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することにある。
【課題を解決するための手段】
【００１９】
本発明の実施形態によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持され、結晶質シリコン半導体層を含む第１ＴＦＴと、前記基板に支持され、酸化物半導体層を含む第２ＴＦＴと、を備え、前記第１ＴＦＴおよび前記第２ＴＦＴのそれぞれは、トップゲート構造を有し、前記酸化物半導体層は、前記結晶質シリコン半導体層よりも下層に位置している。
【００２０】
ある実施形態において、前記第１ＴＦＴは、前記結晶質シリコン半導体層と、前記結晶質シリコン半導体層上に設けられた第１ゲート絶縁層と、前記第１ゲート絶縁層上に設けられ、前記第１ゲート絶縁層を介して前記結晶質シリコン半導体層に対向する第１ゲート電極と、前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、を有し、前記第２ＴＦＴは、前記酸化物半導体層と、前記酸化物半導体層上に設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられ、前記第２ゲート絶縁層を介して前記酸化物半導体層に対向する第２ゲート電極と、前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、を有する。
【００２１】
ある実施形態において、前記第２ＴＦＴの前記第２ゲート絶縁層は、下層ゲート絶縁層と、前記下層ゲート絶縁層上に位置する上層ゲート絶縁層とを含む。
【００２２】
ある実施形態において、前記第１ＴＦＴの前記第１ゲート絶縁層は、前記第２ＴＦＴの前記上層ゲート絶縁層と同一の絶縁膜から形成されている。
【００２３】
ある実施形態において、前記結晶質シリコン半導体層は、前記第２ＴＦＴの前記下層ゲート絶縁層と同一の絶縁膜から形成された絶縁層上に設けられている。
【００２４】
ある実施形態において、前記第１ＴＦＴの前記第１ゲート電極と、前記第２ＴＦＴの前記第２ゲート電極とは、同一の導電膜から形成されている。
【００２５】
ある実施形態において、前記第１ＴＦＴは、前記周辺領域内に配置されており、前記第２ＴＦＴは、前記表示領域内に配置されている。
【００２６】
ある実施形態において、前記第１ＴＦＴは、前記表示領域内に配置されており、前記第２ＴＦＴは、前記周辺領域内に配置されている。
【００２７】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２８】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む。
【００２９】
本発明の実施形態による液晶表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
【００３０】
本発明の実施形態による有機ＥＬ表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
【００３１】
本発明の実施形態によるアクティブマトリクス基板の製造方法は、結晶質シリコン半導体層を含む第１ＴＦＴと、酸化物半導体層を含む第２ＴＦＴとを備えるアクティブマトリクス基板の製造方法であって、基板上に、前記第２ＴＦＴの前記酸化物半導体層を形成する工程（Ａ）と、前記基板および前記酸化物半導体層上に、第１の絶縁層を形成する工程（Ｂ）と、前記第１の絶縁層上に、前記第１ＴＦＴの前記結晶質シリコン半導体層を形成する工程（Ｃ）と、前記結晶質シリコン半導体層および前記第１の絶縁層上に、第２の絶縁層を形成する工程（Ｄ）と、前記第２の絶縁層上に、前記第１ＴＦＴのゲート電極および前記第２ＴＦＴのゲート電極を形成する工程（Ｅ）と、を包含し、前記工程（Ｃ）は、前記第１の絶縁層上に、非晶質シリコン膜を形成する工程（ｃ−１）と、前記非晶質シリコン膜に対してレーザアニール処理を行うことによって、前記非晶質シリコン膜を結晶化させるとともに、前記レーザアニール処理の際に生じる熱によって前記酸化物半導体層を改質する工程（ｃ−２）と、を含む。
【００３２】
ある実施形態において、本発明によるアクティブマトリクス基板の製造方法は、前記第１の絶縁層および前記第２の絶縁層をパターニングする工程（Ｆ）をさらに含み、前記工程（Ｆ）におけるパターニングは、前記第１の絶縁層の前記酸化物半導体層に重なる部分および前記第２の絶縁層の前記酸化物半導体層に重なる部分が、前記第２ＴＦＴのゲート絶縁層となり、前記第２の絶縁層の前記結晶質シリコン半導体層に重なる部分が前記第１ＴＦＴのゲート絶縁層となるように行われる。
【００３３】
ある実施形態では、前記工程（Ｅ）において、前記第１ＴＦＴのゲート電極と前記第２ＴＦＴのゲート電極とは同一の導電膜から形成される。
【００３４】
ある実施形態において、本発明によるアクティブマトリクス基板の製造方法は、前記工程（Ｅ）の後に層間絶縁層を形成する工程（Ｇ）と、前記層間絶縁層上に、前記第１ＴＦＴのソース電極およびドレイン電極と、前記第２ＴＦＴのソース電極およびドレイン電極とを形成する工程（Ｈ）と、をさらに包含する。
【００３５】
ある実施形態において、前記アクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、前記第１ＴＦＴは、前記表示領域内に配置されており、前記第２ＴＦＴは、前記周辺領域内に配置されている。
【００３６】
ある実施形態において、前記アクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、前記第１ＴＦＴは、前記周辺領域内に配置されており、前記第２ＴＦＴは、前記表示領域内に配置されている。
【００３７】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００３８】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む。
【発明の効果】
【００３９】
本発明の実施形態によると、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す平面図である。
【図２】アクティブマトリクス基板１００を模式的に示す断面図である。
【図３】（ａ）〜（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
【図４】（ａ）〜（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
【図５】（ａ）〜（ｃ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
【図６】（ａ）〜（ｃ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
【図７】本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す平面図である。
【図８】アクティブマトリクス基板２００を模式的に示す断面図である。
【図９】本発明の実施形態によるアクティブマトリクス基板３００を模式的に示す断面図である。
【図１０】アクティブマトリクス基板３００の１つの画素領域Ｐの等価回路の例を示す図である。
【発明を実施するための形態】
【００４１】
以下、図面を参照しながら本発明の実施形態を説明する。本発明の実施形態によるアクティブマトリクス基板は、各種表示装置、電子機器などに広く用いられる。なお、本発明は以下の実施形態に限定されるものではない。
【００４２】
（実施形態１）
図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００を説明する。図１は、アクティブマトリクス基板１００を模式的に示す平面図である。
【００４３】
図１に示すように、アクティブマトリクス基板１００は、表示領域ＤＲと、周辺領域ＦＲとを有する。表示領域ＤＲは、複数の画素領域Ｐによって規定される。複数の画素領域Ｐは、複数の行および複数の列を含むマトリクス状に配列されている。表示領域ＤＲは、「アクティブ領域」と呼ばれることもある。周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、「額縁領域」と呼ばれることもある。周辺領域ＦＲには、周辺回路（不図示）が設けられている。
【００４４】
図２も参照しながら、アクティブマトリクス基板１００のより具体的な構成を説明する。図２は、アクティブマトリクス基板１００を模式的に示す断面図である。
【００４５】
アクティブマトリクス基板１００は、図２に示すように、基板１と、基板１に支持された第１ＴＦＴ１０および第２ＴＦＴ２０とを備える。
【００４６】
第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む。つまり、第１ＴＦＴ１０は、結晶質シリコンＴＦＴである。第１ＴＦＴ１０は、上述した結晶質シリコン半導体層１１に加え、第１ゲート絶縁層１２、第１ゲート電極１３、第１ソース電極１４および第１ドレイン電極１５を有する。
【００４７】
結晶質シリコン半導体層１１は、本実施形態では、多結晶シリコン層（例えば低温ポリシリコン（ＬＴＰＳ）層）である。図示している例では、基板１上にベースコート層（下地層）２が設けられている。結晶質シリコン半導体層１１は、ベースコート層２上に形成された絶縁層３上に設けられている。
【００４８】
第１ゲート絶縁層１２は、結晶質シリコン半導体層１１上に設けられている。第１ゲート電極１３は、第１ゲート絶縁層１２上に設けられている。第１ゲート電極１３は、第１ゲート絶縁層１２を介して結晶質シリコン半導体層１１に対向する。
【００４９】
第１ソース電極１４および第１ドレイン電極１５は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１ゲート電極１３や第１ゲート絶縁層１２などを覆うように層間絶縁層４が設けられている。図２に示す例では、層間絶縁層４は、下層層間絶縁層４ａと、下層層間絶縁層４ａ上に位置する上層層間絶縁層４ｂとを含む。つまり、層間絶縁層４は積層構造を有する。第１ソース電極１４および第１ドレイン電極１５は、層間絶縁層４上に設けられている。第１ソース電極１４および第１ドレイン電極１５は、層間絶縁層４および第１ゲート絶縁層１２に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
【００５０】
第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む。つまり、第２ＴＦＴ２０は、酸化物半導体ＴＦＴである。第２ＴＦＴ２０は、上述した酸化物半導体層２１に加え、第２ゲート絶縁層２２、第２ゲート電極２３、第２ソース電極２４および第２ドレイン電極２５を有する。
【００５１】
酸化物半導体層２１は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。酸化物半導体層２１は、ベースコート層２上に設けられている。
【００５２】
第２ゲート絶縁層２２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層２２は、下層ゲート絶縁層２２ａと、下層ゲート絶縁層２２ａ上に位置する上層ゲート絶縁層２２ｂとを含む。つまり、第２ゲート絶縁層２２は、積層構造を有する。下層ゲート絶縁層２２ａは、結晶質シリコン半導体層１１の下に位置する絶縁層３と同一の絶縁膜から形成されている。上層ゲート絶縁層２２ｂは、第１ＴＦＴ１０の第１ゲート絶縁層１２と同一の絶縁膜から形成されている。
【００５３】
第２ゲート電極２３は、第２ゲート絶縁層２２上に設けられている。第２ゲート電極２３は、第２ゲート絶縁層２２を介して酸化物半導体層２１に対向する。第２ゲート電極２３は、第１ＴＦＴ１０の第１ゲート電極１３と同一の導電膜から形成されている。
【００５４】
第２ソース電極２４および第２ドレイン電極２５は、酸化物半導体層２１に電気的に接続されている。層間絶縁層４は、第２ゲート電極２３、第２ゲート絶縁層２２および酸化物半導体層２１を覆っており、第２ソース電極２４および第２ドレイン電極２５は、層間絶縁層４上に設けられている。第２ソース電極２４および第２ドレイン電極２５は、層間絶縁層４に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板面法線方向から見たとき、第２ソース電極２４および第２ドレイン電極２５のそれぞれと、第２ゲート電極２３とは重なっていない。
【００５５】
層間絶縁層４上に、第１ＴＦＴ１０および第２ＴＦＴ２０を覆うように、有機絶縁層（平坦化層）５が設けられている。
【００５６】
上述したように、本実施形態のアクティブマトリクス基板１００では、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。つまり、結晶質シリコンＴＦＴである第１ＴＦＴ１０だけでなく、酸化物半導体ＴＦＴである第２ＴＦＴ２０もトップゲート構造を有する。
【００５７】
第２ＴＦＴ２０がトップゲート構造であると、ボトムゲート構造の場合とは異なり、第２ゲート絶縁層２２が第２ゲート電極２３を（つまり比較的厚い配線層を）覆う必要がないので、第２ゲート絶縁層２２の厚さを小さくすることができる。そのため、第２ＴＦＴ２０の電流駆動力を高くすることができる。
【００５８】
また、第２ゲート電極２３と、第２ソース電極２４および第２ドレイン電極２５とを重なるように配置する必要がないので、寄生容量を小さくすることができる。そのため、アクティブマトリクス基板１００を、大型で画素数の多い表示装置に用いても、容量負荷を小さくすることができ、高速駆動を好適に行うことができる。
【００５９】
また、本実施形態のアクティブマトリクス基板１００では、酸化物半導体層２１は、結晶質シリコン半導体層１１よりも下層に位置している（言い換えると、基板１から酸化物半導体層２１までの距離が、基板１から結晶質シリコン半導体層１１までの距離よりも小さい）。
【００６０】
酸化物半導体層２１が結晶質シリコン半導体層１１よりも下層に位置していることにより、結晶質シリコン半導体層１１を形成する際に行われるレーザアニール処理を利用して、酸化物半導体層２１の改質を行うことができる。より具体的には、非晶質シリコン半導体膜を結晶化させるためのレーザアニール処理によって生じる熱によって、酸化物半導体層２１の欠陥準位を低減させて移動度を向上させることができる。さらに、下層ゲート絶縁層２２ａの欠陥準位を低減させて信頼性を向上させることもできる。
【００６１】
また、本実施形態のアクティブマトリクス基板１００では、第１ＴＦＴ１０の第１ゲート電極１３と第２ＴＦＴ２０の第２ゲート電極２３とを同一の導電膜から形成することができるので、製造プロセスの簡略化を図ることができる。
【００６２】
さらに、図２に例示した構成では、第２ＴＦＴ２０の第２ゲート絶縁層２２は、第１ＴＦＴ１０の第１ゲート絶縁層１２と同一の絶縁膜から形成された上層ゲート絶縁層２２ｂに加え、下層ゲート絶縁層２２ａを含んでいる。従って、第２ＴＦＴ２０の第２ゲート絶縁層２２の厚さが、第１ＴＦＴ１０の第１ゲート絶縁層１２の厚さよりも大きい。そのため、第２ＴＦＴ２０の高耐圧化を図ることができ、第２ＴＦＴ２０を第１ＴＦＴ１０よりも高い電圧で駆動することができる。
【００６３】
続いて、アクティブマトリクス基板１００の製造方法の例を説明する。図３〜図６は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
【００６４】
まず、図３（ａ）に示すように、基板１上に、ベースコート層２を形成する。基板１は、絶縁性を有する透明基板（例えばガラス基板）である。ベースコート層２は、例えば、窒化シリコン（ＳｉＮｘ）層を下層、酸化シリコン（ＳｉＯ２）層を上層として含む積層構造を有するが、勿論これに限定されるものではない。
【００６５】
次に、図３（ｂ）に示すように、基板１上（ここではベースコート層２上）に、酸化物半導体層２１を形成する。具体的には、ベースコート層２上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層２１を形成することができる。酸化物半導体層２１は、例えば、Ｉｎ、ＧａおよびＺｎの割合（組成比）が１：１：１であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体から形成されている。酸化物半導体層２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
【００６６】
続いて、図３（ｃ）に示すように、基板１上（ここではベースコート層２上）および酸化物半導体層２１上に、絶縁層（以下では「第１の絶縁層」と呼ぶ）ＩＬ１を形成する。第１の絶縁層ＩＬ１は、第２ＴＦＴ２０の下層ゲート絶縁層２２ａとなる部分２２ａ’や、第１ＴＦＴ１０の結晶質シリコン半導体層１１の下に位置する絶縁層３となる部分３’を含んでいる。第１の絶縁層ＩＬ１は、例えば、３０ｎｍ以上７０ｎｍ以下の厚さを有する酸化シリコン（ＳｉＯ２）層である。
【００６７】
次に、第１の絶縁層ＩＬ１上に、結晶質シリコン半導体層１１を形成する。具体的には、まず、図３（ｄ）に示すように、第１の絶縁層ＩＬ１上に、非晶質シリコン（ａ−Ｓｉ）膜１１ａ’を形成する。
【００６８】
次に、図４（ａ）に示すように、非晶質シリコン膜１１ａ’に対してエキシマレーザ光を照射することによってレーザアニール処理を行う。これにより、非晶質シリコン膜１１ａ’が結晶化されて結晶質シリコン膜１１’となる。また、このとき、レーザアニール処理の際に生じる熱によって酸化物半導体層２１が改質される。レーザアニール処理の光エネルギーは、非晶質シリコン膜１１ａ’に吸収されて熱に変換され、非晶質シリコンが溶融結晶化する。その際の熱が、第１の絶縁層ＩＬ１（下層ゲート絶縁層２２ａとなる部分２２ａ’）を経由して酸化物半導体層２１にも伝達されることにより（熱アニール効果）、酸化物半導体層２１の欠陥準位が低減して移動度が向上する。また、下層ゲート絶縁層２２ａとなる部分２２ａ’の欠陥準位が低減して信頼性が向上する。さらに、レーザアニール処理は、酸化物半導体層２１上に、第１の絶縁層ＩＬ１および非晶質シリコン膜１１ａ’が積層された状態で行われるので、酸化物半導体層２１から、蒸気圧が低い金属成分や酸素が外界に放出されることによる組成の変化がなく、良好なアニール効果を得ることができる。レーザアニール処理の条件には特に制限はなく、非晶質シリコン膜を結晶化させて結晶質シリコン膜とするための公知の種々の条件を用いることができる。
【００６９】
また、典型的には、非晶質シリコン膜１１ａ’の形成後でレーザアニール処理の前に、非晶質シリコン膜１１ａ’中の水素を低減するための脱水素アニール処理が行われる（例えば４００〜４５０℃で１〜２時間のアニール処理）。この脱水素アニール処理の際にも、酸化物半導体層２１が改質され得る。
【００７０】
続いて、図４（ｂ）に示すように、結晶質シリコン膜１１’をパターニングすることによって、島状の結晶質シリコン半導体層１１を形成する。結晶質シリコン半導体層１１の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。
【００７１】
次に、図４（ｃ）に示すように、結晶質シリコン半導体層１１および第１の絶縁層ＩＬ１上に、絶縁層（以下では「第２の絶縁層」と呼ぶ）ＩＬ２を形成する。第２の絶縁層ＩＬ２は、第１ＴＦＴ１０の第１ゲート絶縁層１２となる部分１２’や、第２ＴＦＴ２０の上層ゲート絶縁層２２ｂとなる部分２２ｂ’を含んでいる。第２の絶縁層ＩＬ２は、例えば、７０ｎｍ以上１２０ｎｍ以下の厚さを有する酸化シリコン（ＳｉＯ２）層である。
【００７２】
続いて、第２の絶縁層ＩＬ２上に、第１ゲート電極１３および第２ゲート電極２３を形成する。具体的には、まず、図４（ｄ）に示すように、第２の絶縁層ＩＬ２上に、ゲート用導電膜（ゲートメタル膜）ＧＭを形成する。ゲート用導電膜ＧＭの材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、ゲート用導電膜ＧＭは、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ゲート用導電膜ＧＭの厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
【００７３】
次に、図５（ａ）および（ｂ）に示すように、ゲート用導電膜ＧＭをエッチングによりパターニングすることによって、第１ゲート電極１３および第２ゲート電極２３を形成する。このとき、図５（ａ）に示すように、第１の絶縁層ＩＬ１および第２の絶縁層ＩＬ２もエッチングによりパターニングされ、第１の絶縁層ＩＬ１の酸化物半導体層２１に重なる部分および第２の絶縁層ＩＬ２の酸化物半導体層に重なる部分が、第２ゲート絶縁層２２となり、第２の絶縁層ＩＬ２の結晶質シリコン半導体層１１に重なる部分が第１ゲート絶縁層１２となる。
【００７４】
続いて、第１ゲート電極１３をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
【００７５】
次に、図５（ｃ）に示すように、第１ゲート電極１３、第２ゲート電極２３、第１ゲート絶縁層１２、第２ゲート絶縁層２２および酸化物半導体層２１を覆うように、層間絶縁層４を形成する。下層層間絶縁層４ａは、例えば窒化シリコン（ＳｉＮｘ）層であり、上層層間絶縁層４ｂは、例えば酸化シリコン（ＳｉＯ２）層である。
【００７６】
続いて、図６（ａ）に示すように、エッチングにより、層間絶縁層４および第１ゲート絶縁層１２に、第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２、第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２において、結晶質シリコン半導体層１１の一部が露出し、第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４において、酸化物半導体層２１の一部が露出する。
【００７７】
次に、図６（ｂ）に示すように、層間絶縁層４上に、第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５を形成する。具体的には、層間絶縁層４上にソース・ドレイン用導電膜（ソースメタル膜）を形成した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５を形成する。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ソース・ドレイン用導電膜の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
【００７８】
その後、図６（ｃ）に示すように、第１ＴＦＴ１０および第２ＴＦＴ２０を覆う有機絶縁層５を形成する。有機絶縁層５は、例えば感光性樹脂材料から形成される。有機絶縁層５の厚さは、例えば１．５μｍ以上３．０μｍ以下である。
【００７９】
このようにして、アクティブマトリクス基板１００を得ることができる。
【００８０】
なお、基板１とベースコート層２との間に、結晶質シリコン半導体層１１に重なる金属層や、酸化物半導体層２１に重なる金属層を設けてもよい。結晶質シリコン半導体層１１に重なる金属層は、遮光層として機能する。また、酸化物半導体層２１に重なる金属層は、所定の電位を与えられることによりさらなるゲート電極（バックゲート電極）として機能して第２ＴＦＴ２０の電流駆動力をさらに向上させ得る。
【００８１】
（実施形態２）
図７および図８を参照しながら、本実施形態におけるアクティブマトリクス基板２００を説明する。図７および図８は、それぞれアクティブマトリクス基板２００を模式的に示す平面図および断面図である。以下では、アクティブマトリクス基板２００が実施形態１におけるアクティブマトリクス基板１００と異なる点を中心に説明を行う。
【００８２】
本実施形態におけるアクティブマトリクス基板２００は、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置に用いられる。アクティブマトリクス基板２００の周辺領域ＦＲには、周辺回路が設けられている。図７には、周辺回路としてゲートドライバ回路６１を例示している。ゲートドライバ回路６１は、複数のゲートバスラインＧＬに走査信号を供給する。
【００８３】
本実施形態では、図８に示すように、第１ＴＦＴ１０は、周辺領域ＦＲ内に配置されており、周辺回路（例えばゲートドライバ回路６１）を構成する回路ＴＦＴである。これに対し、第２ＴＦＴ２０は、表示領域ＤＲ内に配置されており、複数の画素領域のそれぞれに配置された画素ＴＦＴである。
【００８４】
図８に示す例では、有機絶縁層５上に、共通電極３１が設けられている。共通電極３１は、複数の画素領域Ｐで共通に設けられており、表示領域ＤＲ全体で共通の電位を与えられる。
【００８５】
共通電極３１を覆うように、誘電体層６が設けられており、この誘電体層６上に画素電極３０が設けられている。画素電極３０は、誘電体層６および有機絶縁層５に形成された画素コンタクトホールＣＨＰにおいて、第２ＴＦＴ２０のドレイン電極２５に接続されている。ここでは図示しないが、画素電極３０は、少なくとも１つのスリットを有する。
【００８６】
上述したように、本実施形態のアクティブマトリクス基板２００では、結晶質シリコンＴＦＴである第１ＴＦＴ１０が周辺領域ＦＲに配置され、酸化物半導体ＴＦＴである第２ＴＦＴ２０が表示領域ＤＲに配置されている。このように、回路用ＴＦＴとして電流駆動力が大きい（移動度が高い）結晶質シリコンＴＦＴである第１ＴＦＴ１０を用いることにより、周辺領域（額縁領域）ＦＲを小さくすることが可能となる。また、画素ＴＦＴとしてオフリーク特性に優れた酸化物半導体ＴＦＴである第２ＴＦＴ２０を用いることにより、低周波駆動を行うことができ、消費電力を大幅に削減することが可能である。
【００８７】
（実施形態３）
図９を参照しながら、本実施形態におけるアクティブマトリクス基板３００を説明する。図９は、アクティブマトリクス基板３００を模式的に示す断面図である。
【００８８】
本実施形態におけるアクティブマトリクス基板３００は、ボトムエミッション型の有機ＥＬ（エレクトロルミネッセンス）表示装置に用いられる。
【００８９】
本実施形態では、図９に示すように、第１ＴＦＴ１０は、表示領域ＤＲ内に配置された画素ＴＦＴである。これに対し、第２ＴＦＴ２０は、周辺領域ＦＲ内に配置された回路ＴＦＴである。
【００９０】
アクティブマトリクス基板３００では、層間絶縁層４上に、第１ソース電極１４などを覆うように無機絶縁層（保護層）７が設けられており、無機絶縁層７上にはカラーフィルタ層８が設けられている。そして、カラーフィルタ層８上に平坦化層５が設けられており、平坦化膜５上に画素電極３０が設けられている。画素電極３０は、平坦化層５、カラーフィルタ層８および無機絶縁層７に形成された画素コンタクトホールＣＨＰにおいて、第１ＴＦＴ１０のドレイン電極１５に接続されている。
【００９１】
上述したように、本実施形態のアクティブマトリクス基板３００では、結晶質シリコンＴＦＴである第１ＴＦＴ１０が表示領域ＤＲに配置され、酸化物半導体ＴＦＴである第２ＴＦＴ２０が周辺領域ＦＲに配置されている。有機ＥＬ表示装置において多階調表示を好適に行うためには、画素ＴＦＴのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性がある程度なだらかである（つまり急峻でない）ことが好ましいが、現在実用化されている酸化物半導体ＴＦＴでそのようなＶｇ−Ｉｄ特性を実現することは難しい場合がある。本実施形態のように、第１ＴＦＴ１０を表示領域ＤＲに配置し、第２ＴＦＴ２０を周辺領域ＦＲに配置することにより、多階調表示を好適に行うことができる。
【００９２】
有機ＥＬ表示装置用のアクティブマトリクス基板３００では、各画素領域Ｐに、２つ以上のＴＦＴが配置されてもよい。図１０に、アクティブマトリクス基板３００の１つの画素領域Ｐの等価回路の例を示す。
【００９３】
図１０に示す例では、画素領域Ｐは、駆動用ＴＦＴ４１、選択用ＴＦＴ４２、第１の電流切替用ＴＦＴ４３、第２の電流切替用ＴＦＴ４４、キャパシタ４５およびＯＬＥＤ（有機発光ダイオード）４６を含む。
【００９４】
駆動用ＴＦＴ４１のゲート電極は、選択用ＴＦＴ４２のソース電極と、キャパシタ４５を構成する一対の電極の一方（第１電極）とに接続されている。駆動用ＴＦＴ４１のソース電極は、第１および第２の電流切替用ＴＦＴ４３および４４のドレイン電極に接続されている。駆動用ＴＦＴ４１のドレイン電極は、選択用ＴＦＴ４２のドレイン電極と、ＯＬＥＤ４６のアノード電極とに接続されている。
【００９５】
選択用ＴＦＴ４２のゲート電極は、第１ゲートバスラインＧＬ１に接続されている。選択用ＴＦＴ４２のソース電極は、駆動用ＴＦＴ４１のゲート電極に接続されている。選択用ＴＦＴ４２のドレイン電極は、駆動用ＴＦＴ４１のドレイン電極に接続されている。
【００９６】
第１の電流切替用ＴＦＴ４３のゲート電極は、第１ゲートバスラインＧＬ１に接続されている。第１の電流切替用ＴＦＴ４３のソース電極は、ソースバスラインＳＬに接続されている。第１の電流切替用ＴＦＴ４３のドレイン電極は、駆動用ＴＦＴ４１のソース電極と、キャパシタ４５を構成する一対の電極の他方（第２電極）とに接続されている。
【００９７】
第２の電流切替用ＴＦＴ４４のゲート電極は、第２ゲートバスラインＧＬ２に接続されている。第２の電流切替用ＴＦＴ４４のソース電極は、電流供給線ＣＬに接続されている。電流供給線ＣＬは、正電源ＶＤＤに接続されている。第２の電流切替用ＴＦＴ４４のドレイン電極は、駆動用ＴＦＴ４１のソース電極に接続されている。
【００９８】
ＯＬＥＤ４６は、駆動用ＴＦＴ４１のドレイン電極に接続されたアノード電極、アノード電極上に形成された有機ＥＬ層、および、有機ＥＬ層上に形成されたカソード電極を含む。有機ＥＬ層は、例えば、正孔輸送層／有機発光層／電子輸送層の積層構造、または、正孔注入層／正孔輸送層／有機発光層／電子輸送層／電子注入層の積層構造を有する。有機ＥＬ層は、有機発光層の発光効率や寿命などを向上させるための層をさらに含んでもよい。カソード電極は、負電源ＶＳＳに接続されている。
【００９９】
図１０に示した画素回路は、以下のように動作する。
【０１００】
まず、第１ゲートバスラインＧＬ１によって、選択用ＴＦＴ４２と第１の電流切替用ＴＦＴ４３とが選択されてオン状態になると、駆動用ＴＦＴ４１は、そのゲート電極とドレイン電極とが接続された状態、すなわち、ダイオード接続された状態となる。そのため、ソースバスラインＳＬから供給されるデータ電流ＩＤＡＴＡに対応する電圧がキャパシタ４５に充電される。
【０１０１】
次に、選択用ＴＦＴ４２および第１の電流切替用ＴＦＴ４３がオフ状態になるとともに、第２ゲートバスラインＧＬ２によって第２の電流切替用ＴＦＴ４４が選択されてオン状態になると、電流供給線ＣＬからの電流が、第２の電流切替用ＴＦＴ４４および駆動用ＴＦＴ４１（キャパシタ４５に充電された電圧によってオン状態となっている）を介してＯＬＥＤ４６に供給され、ＯＬＥＤ４６が発光する。
【０１０２】
図１０に例示した構成における、駆動用ＴＦＴ４１は、図９に示した第１ＴＦＴ１０に対応する。つまり、駆動用ＴＦＴ４１は、結晶質シリコンＴＦＴである。選択用ＴＦＴ４２、第１の電流切替用ＴＦＴ４３および第２の電流切替用ＴＦＴ４４は、結晶質シリコンＴＦＴであってもよいし、酸化物半導体ＴＦＴであってもよい。
【０１０３】
（酸化物半導体について）
酸化物半導体層２１に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１０４】
酸化物半導体層２１は、２層以上の積層構造を有していてもよい。酸化物半導体層２１が積層構造を有する場合、酸化物半導体層２１は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層２１が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも小さいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも小さくてもよい。
【０１０５】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１０６】
酸化物半導体層２１は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層２１は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層２１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１０７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１０８】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１０９】
酸化物半導体層２１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２１は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０１１０】
（表示装置）
本発明の実施形態によるアクティブマトリクス基板は、表示装置に好適に用いられ、例えば、液晶表示装置や有機ＥＬ表示装置に好適に用いられる。液晶表示装置は、本発明の実施形態によるアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。なお、これまでは、ＦＦＳモードの液晶表示装置用のアクティブマトリクス基板を例に説明を行ったが、本発明の実施形態によるアクティブマトリクス基板は、種々の表示モードの液晶表示装置に用いられ得る。本発明の実施形態によるアクティブマトリクス基板は、ＦＦＳ以外の横電界モード（例えばＩＰＳモード）の液晶表示装置や縦電界モード（例えば、ＴＮモードや垂直配向モード）の液晶表示装置にも用いられ得る。また、有機ＥＬ表示装置は、本発明の実施形態によるアクティブマトリクス基板と、画素電極上に設けられた有機層と、有機層上に設けられた共通電極とを備え得る。
【産業上の利用可能性】
【０１１１】
本発明の実施形態によると、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することができる。本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置や有機ＥＬ表示装置などの表示装置に好適に用いられる。
【符号の説明】
【０１１２】
１    基板
２    ベースコート層
４    層間絶縁層
４ａ    下層層間絶縁層
４ｂ    上層層間絶縁層
５    有機絶縁層（平坦化層）
６    誘電体層
７    無機絶縁層（保護層）
８    カラーフィルタ層
１０    第１ＴＦＴ
１１    結晶質シリコン半導体層
１２    第１ゲート絶縁層
１３    第１ゲート電極
１４    第１ソース電極
１５    第１ドレイン電極
２０    第２ＴＦＴ
２１    酸化物半導体層
２２    第２ゲート絶縁層
２２ａ    下層ゲート絶縁層
２２ｂ    上層ゲート絶縁層
２３    第２ゲート電極
２４    第２ソース電極
２５    第２ドレイン電極
３０    画素電極
３１    共通電極
４１    駆動用ＴＦＴ
４２    選択用ＴＦＴ
４３    第１の電流切替用ＴＦＴ
４４    第２の電流切替用ＴＦＴ
４５    キャパシタ
４６    有機発光ダイオード
６１    ゲートドライバ回路
１００、２００、３００    アクティブマトリクス基板
ＣＨ１    第１コンタクトホール
ＣＨ２    第２コンタクトホール
ＣＨ３    第３コンタクトホール
ＣＨ４    第４コンタクトホール
ＣＨＰ    画素コンタクトホール
ＩＬ１    第１の絶縁層
ＩＬ２    第２の絶縁層
ＧＬ    ゲートバスライン
ＧＬ１    第１ゲートバスライン
ＧＬ２    第２ゲートバスライン
ＳＬ    ソースバスライン
ＣＬ    電流供給配線
ＤＲ    表示領域
ＦＲ    周辺領域
Ｐ    画素領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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