(57)【要約】【課題】コンタクト抵抗のばらつきを低減する。【解決手段】この製造方法は、窒化物半導体を主構成材料とする半導体動作層を基板の主面上に形成する工程と、主面に沿った方向において半導体動作層を挟む一対のＺｎＯ系化合物半導体領域を形成する工程と、一対のＺｎＯ系化合物半導体領域上にそれぞれ設けられ、ＡｌＯ若しくはＺｒＯを含む一対の保護領域を形成する工程と、一対のＺｎＯ系化合物半導体領域上に開口を有するマスクを形成する工程と、各保護領域の一部をエッチングして各ＺｎＯ系化合物半導体領域を露出させる開口を形成する工程と、ＺｎＯ系化合物半導体領域の露出面を洗浄する工程と、一方のＺｎＯ系化合物半導体領域の露出面上にソース電極を、他方のＺｎＯ系化合物半導体領域の露出面上にドレイン電極を、それぞれマスクを用いたリフトオフ法により形成する工程と、半導体動作層上にゲート電極を形成する工程とを含む。【選択図】図６
2019062115.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体を主構成材料とする半導体動作層を基板の主面上に形成する工程と、
前記主面に沿った方向において前記半導体動作層を挟む一対のＺｎＯ系化合物半導体領域を形成する工程と、
前記一対のＺｎＯ系化合物半導体領域上にそれぞれ設けられ、ＡｌＯ若しくはＺｒＯを含む一対の保護領域を形成する工程と、
各保護領域の一部をエッチングして各ＺｎＯ系化合物半導体領域を露出させる開口を形成する工程と、
各ＺｎＯ系化合物半導体領域を露出させる工程の前若しくは後に、前記一対のＺｎＯ系化合物半導体領域上に開口を有するマスクを形成する工程と、
前記ＺｎＯ系化合物半導体領域の露出面を洗浄する工程と、
一方の前記ＺｎＯ系化合物半導体領域の前記露出面上にソース電極を、他方の前記ＺｎＯ系化合物半導体領域の前記露出面上にドレイン電極を、それぞれ前記マスクを用いたリフトオフ法により形成する工程と、
前記半導体動作層上にゲート電極を形成する工程と、
を含む、電界効果トランジスタの製造方法。
【請求項２】
前記ＺｎＯ系化合物半導体領域及び前記保護領域をパルスレーザ堆積法及びリフトオフ法により形成する、請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記ＺｎＯ系化合物半導体領域及び前記保護領域の形成後に熱処理を行う、請求項２に記載の電界効果トランジスタの製造方法。
【請求項４】
基板の主面上に設けられた窒化物半導体を主構成材料とする半導体動作層と、
前記主面に沿った方向において前記半導体動作層を挟む一対のＺｎＯ系化合物半導体領域と、
前記一対のＺｎＯ系化合物半導体領域上にそれぞれ設けられ、ＡｌＯ若しくはＺｒＯを含み、各ＺｎＯ系化合物半導体領域を露出させる開口を有する一対の保護領域と、
一方の前記ＺｎＯ系化合物半導体領域の露出面上に設けられたソース電極と、
他方の前記ＺｎＯ系化合物半導体領域の露出面上に設けられたドレイン電極と、
前記半導体動作層上に設けられたゲート電極と、
を備える、電界効果トランジスタ。
【請求項５】
前記一対のＺｎＯ系化合物半導体領域の厚さが少なくとも１２０ｎｍである、請求項４に記載の電界効果トランジスタ。
【請求項６】
前記一対の保護領域の厚さが少なくとも１００ｎｍである、請求項４または５に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタの製造方法及び電界効果トランジスタに関する。
【背景技術】
【０００２】
特許文献１には、窒化物化合物半導体素子及びその製造方法が記載されている。この文献に記載された方法では、ｐ型ＧａＮ層をエッチングして一対の凹部（リセス）を形成し、高濃度ｎ型コンタクト領域を各凹部内に成長させる。その後、各コンタクト領域とオーミック接触するソース電極及びドレイン電極を各コンタクト領域上に形成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２７４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電界効果トランジスタ（ＦＥＴ）の動作周波数の高速化が求められている。電界効果トランジスタの動作周波数を高めることは、即ち遮断周波数（ｆｔ）を大きくすることであり、その為にはゲート容量を低減すると同時に相互コンダクタンスｇｍを増大させるとよい。相互コンダクタンスｇｍを増大させるためには、ソース−ゲート間のアクセス抵抗を低減することが効果的である。ソース−ゲート間のアクセス抵抗の低減のためには、ソース電極のコンタクト抵抗を低減することが望ましい。
【０００５】
ソース電極のコンタクト抵抗を低減する方法として、ソース電極の直下に位置する半導体層を部分的に除去して凹部を形成し、凹部内に高濃度のｎ型半導体領域を成長し、該ｎ型半導体領域上にソース電極を形成する方法がある（例えば特許文献１を参照）。この方法によれば、高濃度のｎ型半導体領域を通じてチャネル領域とソース電極との間のアクセス抵抗を低減することができる。しかしながら、窒化物半導体を主構成材料とするＦＥＴの場合、高濃度のｎ型半導体領域を窒化物半導体によって形成すると、ｎ型ドーパントであるＳｉの原料（ＳｉＨ４）の分解が飽和するため、ｎ型半導体領域のキャリア濃度及び電子移動度を十分に高くすることができない。
【０００６】
そこで、ｎ型半導体領域を、キャリア濃度及び電子移動度を高くすることが可能な他の半導体、例えばＺｎＯ系化合物半導体によって形成することが考えられる。しかしながら、ＺｎＯ系化合物半導体といった酸化物半導体は窒化物半導体よりも酸・アルカリに弱いため、電界効果トランジスタの製造プロセス途中においてｎ型半導体領域が欠損・変形してしまう。その結果、ｎ型半導体領域と半導体層との間の抵抗値が安定せず、ソース電極のコンタクト抵抗にばらつきが生じてしまう。
【０００７】
本発明は、コンタクト抵抗のばらつきを低減することができる電界効果トランジスタの製造方法及び電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一実施形態に係る電界効果トランジスタの製造方法は、窒化物半導体を主構成材料とする半導体動作層を基板の主面上に形成する工程と、主面に沿った方向において半導体動作層を挟む一対のＺｎＯ系化合物半導体領域を形成する工程と、一対のＺｎＯ系化合物半導体領域上にそれぞれ設けられ、ＡｌＯ若しくはＺｒＯを含む一対の保護領域を形成する工程と、各保護領域の一部をエッチングして各ＺｎＯ系化合物半導体領域を露出させる開口を形成する工程と、各ＺｎＯ系化合物半導体領域を露出させる工程の前若しくは後に、一対のＺｎＯ系化合物半導体領域上に開口を有するマスクを形成する工程と、ＺｎＯ系化合物半導体領域の露出面を洗浄する工程と、一方のＺｎＯ系化合物半導体領域の露出面上にソース電極を、他方のＺｎＯ系化合物半導体領域の露出面上にドレイン電極を、それぞれマスクを用いたリフトオフ法により形成する工程と、半導体動作層上にゲート電極を形成する工程と、を含む。
【０００９】
また、本発明の一実施形態に係る電界効果トランジスタは、基板の主面上に設けられた窒化物半導体を主構成材料とする半導体動作層と、主面に沿った方向において半導体動作層を挟む一対のＺｎＯ系化合物半導体領域と、一対のＺｎＯ系化合物半導体領域上にそれぞれ設けられ、ＡｌＯ若しくはＺｒＯを含み、各ＺｎＯ系化合物半導体領域を露出させる開口を有する一対の保護領域と、一方のＺｎＯ系化合物半導体領域の露出面上に設けられたソース電極と、他方のＺｎＯ系化合物半導体領域の露出面上に設けられたドレイン電極と、半導体動作層上に設けられたゲート電極と、を備える。
【発明の効果】
【００１０】
本発明による電界効果トランジスタの製造方法及び電界効果トランジスタによれば、コンタクト抵抗のばらつきを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の一実施形態に係る電界効果トランジスタとして、高電子移動度トランジスタ（ＨＥＭＴ）の構成を示す断面図である。
【図２】図２の（ａ）及び（ｂ）は、ＨＥＭＴの製造方法の各工程を示す図である。
【図３】図３の（ａ）及び（ｂ）は、ＨＥＭＴの製造方法の各工程を示す図である。
【図４】図４の（ａ）及び（ｂ）は、ＨＥＭＴの製造方法の各工程を示す図である。
【図５】図５の（ａ）及び（ｂ）は、ＨＥＭＴの製造方法の各工程を示す図である。
【図６】図６の（ａ）及び（ｂ）は、ＨＥＭＴの製造方法の各工程を示す図である。
【図７】図７の（ａ）〜（ｃ）は、従来の問題点を具体的に説明するための断面図である。
【図８】図８は、実施例および各比較例のＨＥＭＴにおける各部位のシート抵抗、実抵抗、及び遮断周波数の値を示す図表である。
【図９】図９は、オン抵抗の実現値の分布を示すヒストグラムである。
【発明を実施するための形態】
【００１２】
［本願発明の実施形態の詳細］
本発明の実施形態に係る電界効果トランジスタの製造方法及び電界効果トランジスタの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１３】
図１は、本発明の一実施形態に係る電界効果トランジスタとして、高電子移動度トランジスタ（ＨＥＭＴ）１Ａの構成を示す断面図である。ＨＥＭＴ１Ａは、基板１１、窒化物半導体層１２、ソース電極３１、ドレイン電極３２、及びゲート電極３３を備える。窒化物半導体層１２は、バッファ層１３、チャネル層１４、及び電子供給層（バリア層）１５がこの順に積層されて成り、更に一対のｎ型半導体領域１６ａ，１６ｂ及び一対の保護領域１７ａ，１７ｂを有する。このＨＥＭＴ１Ａは絶縁性の表面保護膜４１によって覆われており、ソース電極３１、ドレイン電極３２、及びゲート電極３３は、表面保護膜４１に形成された開口を介して、対応する各金属配線にそれぞれ接続される。
【００１４】
基板１１は、平坦な主面１１ａを有する結晶成長用の基板である。基板１１の構成材料としては、例えばＳｉＣやサファイア、Ｓｉ等が挙げられる。バッファ層１３は、基板１１の主面１１ａ上にエピタキシャル成長した層である。バッファ層１３の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。バッファ層１３は、例えばＡｌＮ又はＡｌＧａＮといった、Ａｌを含む窒化物半導体を主構成材料とする。チャネル層１４は、バッファ層１３上にエピタキシャル成長した層であって、例えばＧａＮといった窒化物半導体を主構成材料とする。チャネル層１４の厚さは、例えば４００ｎｍ以上１２００ｎｍ以下である。
【００１５】
電子供給層１５は、チャネル層１４上にエピタキシャル成長した層であって、チャネル層１４よりも大きなバンドギャップを有する窒化物半導体を主構成材料とする。このような窒化物半導体としては、例えばＡｌＧａＮまたはＩｎＡｌＮが挙げられる。電子供給層１５の厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、一例では８ｎｍである。電子供給層１５と、チャネル層１４における電子供給層１５側の表面近傍の部分とは、半導体動作層１８の少なくとも一部を構成する。すなわち、チャネル層１４と電子供給層１５との界面に２次元電子ガス（２ＤＥＧ）が生じることにより、チャネル層１４における電子供給層１５側の表面近傍に、チャネル領域１４ａが形成される。電子供給層１５がＩｎＡｌＮからなる場合、好適なＩｎ組成は例えば１５％以上１９％以下であり、チャネル層１４との格子整合を考慮して定められる。一例では、電子供給層１５のＩｎ組成は１７％である。
【００１６】
一対のｎ型半導体領域１６ａ，１６ｂは、基板１１の主面１１ａに沿った方向において、半導体動作層１８の両側に形成され、半導体動作層１８を挟んでいる。すなわち、ｎ型半導体領域１６ｂは、ｎ型半導体領域１６ａに対し、バッファ層１３、チャネル層１４、及び電子供給層１５の積層方向と交差する方向に並んでいる。そして、前述したチャネル層１４の一部および電子供給層１５は、高濃度ｎ型半導体領域１６ａ，１６ｂの間に設けられ、上記積層方向に順に積層されている。一対のｎ型半導体領域１６ａ，１６ｂは、少なくとも電子供給層１５（例えば、電子供給層１５及びチャネル層１４）がエッチングされることにより形成された凹部（リセス）にエピタキシャル成長した領域である。
【００１７】
ｎ型半導体領域１６ａ，１６ｂは、ｎ型のＺｎＯ系化合物半導体領域であり、一例ではｎ型ＺｎＯ若しくはｎ型ＺｎＭｇＯを主構成材料とする。また、ｎ型半導体領域１６ａ，１６ｂには、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方が高濃度でドープされている。ｎ型半導体領域１６ａ，１６ｂの電子濃度及びｎ型不純物濃度は、例えば１×１０１９ｃｍ３以上または１×１０２０ｃｍ３以上であり、一例では１×１０１９ｃｍ３である。
【００１８】
ｎ型半導体領域１６ａ，１６ｂの厚さは、電子供給層１５の厚さ以上であり、電子供給層１５とチャネル層１４とを合わせた厚さよりも薄い。従って、ｎ型半導体領域１６ａ，１６ｂの側面は、チャネル領域１４ａと接する。ｎ型半導体領域１６ａ，１６ｂの厚さは例えば１２０ｎｍ以上であり、また２００ｎｍ以下である。一例では、ｎ型半導体領域１６ａ，１６ｂの厚さは１２０ｎｍである。
【００１９】
保護領域１７ａは、ｎ型半導体領域１６ａ上に設けられ、ｎ型半導体領域１６ａと接している。保護領域１７ｂは、ｎ型半導体領域１６ｂ上に設けられ、ｎ型半導体領域１６ｂと接している。保護領域１７ａ，１７ｂは、絶縁性の金属酸化物であるＡｌＯ若しくはＺｒＯを主に含む。一実施例では、保護領域１７ａ，１７ｂは、Ａｌ２Ｏ３若しくはＺｒＯ２からなる。保護領域１７ａは、ｎ型半導体領域１６ａを露出させる開口１７ｃを有する。保護領域１７ｂは、ｎ型半導体領域１６ｂを露出させる開口１７ｄを有する。
【００２０】
より詳細に説明すると、保護領域１７ａは、主面１１ａの法線方向から見てソース電極３１と半導体動作層１８との間に設けられている。同方向から見て、保護領域１７ａの半導体動作層１８側の縁の位置は、半導体動作層１８とｎ型半導体領域１６ａとの境界の位置と一致する。また、保護領域１７ｂは、主面１１ａの法線方向から見てドレイン電極３２と半導体動作層１８との間に設けられている。同方向から見て、保護領域１７ｂの半導体動作層１８側の縁の位置は、半導体動作層１８とｎ型半導体領域１６ｂとの境界の位置と一致する。保護領域１７ａ，１７ｂの厚さは、例えば１００ｎｍ以上であり、また、例えば５００ｎｍ以下である。一例では、保護領域１７ａ，１７ｂの厚さは１００ｎｍである。
【００２１】
ソース電極３１、ゲート電極３３、及びドレイン電極３２は、窒化物半導体層１２上において、主面１１ａに沿った方向にこの順に並んで形成されている。ソース電極３１は、開口１７ｃを介して保護領域１７ａから露出したｎ型半導体領域１６ａの露出面上に設けられ、ｎ型半導体領域１６ａとオーミック接触を成す。ドレイン電極３２は、開口１７ｄを介して保護領域１７ｂから露出したｎ型半導体領域１６ｂ上に設けられ、ｎ型半導体領域１６ｂとオーミック接触を成す。なお、ソース電極３１及びドレイン電極３２それぞれは、ｎ型半導体領域１６ａ及び１６ｂそれぞれの一部がエッチングされて形成された凹部上に設けられてもよい。ソース電極３１及びドレイン電極３２は、例えばＩｎ及びＡｕが合金化されてなる。ゲート電極３３は、半導体動作層１８上であってｎ型半導体領域１６ａとｎ型半導体領域１６ｂとの間の領域上に設けられ、半導体動作層１８と接している。ゲート電極３３は、半導体動作層１８と接するオーミック接触層としてのＮｉ層と、Ｎｉ層上に形成されたＡｕ層とを含む。
【００２２】
表面保護膜４１は、窒化物半導体層１２を覆う絶縁性の無機膜である。表面保護膜４１は、例えばＳｉＮ、ＳｉＯ２、或いはＳｉＯＮといったシリコン化合物を主に含む。
【００２３】
以上の構成を備える本実施形態のＨＥＭＴ１Ａの製造方法について、図２〜図６を参照しながら説明する。まず、図２の（ａ）に示されるように、基板１１の主面１１ａ上に、バッファ層１３、チャネル層１４、及び電子供給層１５をこの順で成長することにより、窒化物半導体層１２を形成する。一例では、基板１１をＭＯＣＶＤ装置内に配置して、トリメチルアルミニウム（ＴＭＡ）及びＮＨ３を供給することにより、基板１１上にＡｌＮからなるバッファ層１３をエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。次に、トリメチルガリウム（ＴＭＧ）及びＮＨ３を供給することにより、ＧａＮからなるチャネル層１４をバッファ層１３上にエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１１００℃であり、一例では１０８０℃である。圧力は例えば１３．３ｋＰａである。続いて、チャネル層１４上に電子供給層１５をエピタキシャル成長する。電子供給層１５がＩｎＡｌＮからなる場合、トリメチルインジウム（ＴＭＩ）、ＴＭＡ及びＮＨ３を供給する。成長温度は例えば６５０℃〜８５０℃であり、一例では８００℃である。圧力は例えば１５．０ｋＰａである。また、電子供給層１５がＡｌＧａＮからなる場合、ＴＭＡ、ＴＭＧ及びＮＨ３を供給する。成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。圧力は例えば１３．３ｋＰａである。
【００２４】
続いて、図２の（ｂ）に示されるように、窒化物半導体層１２上にレジストマスクＭ１を形成する。レジストマスクＭ１は、前述したｎ型半導体領域１６ａの位置に開口Ｍ１ａを、ｎ型半導体領域１６ｂの位置に開口Ｍ１ｂをそれぞれ有する。レジストマスクＭ１は、例えば通常のフォトリソグラフィ技術により形成される。
【００２５】
続いて、図３の（ａ）に示されるように、レジストマスクＭ１を介して窒化物半導体層１２にドライエッチングを施すことにより、主面１１ａに沿った方向に並ぶ一対の凹部（リセス）１２ａ，１２ｂを形成する。ドライエッチングは、例えば塩素系ガスを反応ガスとする反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）である。一対の凹部１２ａ，１２ｂの深さ（エッチング深さ）は、電子供給層１５を貫通し、チャネル層１４の一部を除去する深さである。一対の凹部１２ａ，１２ｂの深さは、電子供給層１５の表面から少なくとも８０ｎｍである。この後、レジストマスクＭ１を残した状態で、例えば、ＨＦまたはＨＣｌを用いて凹部１２ａ，１２ｂ内の洗浄を行う。
【００２６】
続いて、図３の（ｂ）に示されるように、窒化物半導体層１２の全面（すなわち、一対の凹部１２ａ，１２ｂ上及びレジストマスクＭ１上）に、ｎ型半導体領域１６ａ，１６ｂの材料であるＺｎＯ系化合物半導体を堆積し、さらに連続して、保護領域１７ａ，１７ｂの材料であるＡｌＯ（もしくはＺｒＯ）を堆積する。ＺｎＯ系化合物半導体及びＡｌＯ（もしくはＺｒＯ）の堆積方法としては、例えばパルスレーザ堆積法（ＰＬＤ）もしくは原子層堆積法（ＡＬＤ）が用いられる。ＰＬＤ及びＡＬＤは、成膜材料を低温で堆積させ得る方法である。この工程では、例えば１００℃といった低温でＺｎＯ系化合物半導体及びＡｌＯ（もしくはＺｒＯ）を堆積する。ＰＬＤの場合、ＺｎＯ系化合物からなるターゲットにＯ２ガス雰囲気でパルスレーザビームを照射することによりＺｎＯ系化合物を気化し、気化成分を基板上に堆積してｎ型半導体領域１６ａ，１６ｂを形成し、続いてＡｌＯ（もしくはＺｒＯ）からなるターゲットにＯ２ガス雰囲気でパルスレーザビームを照射することによりＡｌＯ（もしくはＺｒＯ）を気化し、気化成分を基板上に堆積して保護領域１７ａ，１７ｂを形成する。なお、ＺｎＯ系化合物半導体を堆積させる際には、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方を高濃度（例えば１×１０１９ｃｍ３以上）でドープする。
【００２７】
この工程では、レジストマスクＭ１上にも、ＺｎＯ系化合物半導体の堆積物５１と、ＡｌＯ（もしくはＺｒＯ）の堆積物５２とが生じる。そこで、図４の（ａ）に示されるように、レジストマスクＭ１を除去することにより、レジストマスクＭ１とともに堆積物５１，５２を除去する（リフトオフ）。これにより、ｎ型半導体領域１６ａ，１６ｂの間の窒化物半導体層１２が露出する。前の工程において、低温、且つターゲットからの気化物の飛跡について直進性の高いＰＬＤ法もしくはＡＬＤ法を用いているので、レジストマスクＭ１は殆ど変形せず、また開口Ｍ１ａ，Ｍ１ｂの側壁へのＺｎＯ系化合物半導体及びＡｌＯ（もしくはＺｒＯ）の付着が抑制される。従って、この工程において、ｎ型半導体領域１６ａ，１６ｂ及び保護領域１７ａ，１７ｂをリフトオフ法により容易に形成することができる。また、これによりｎ型半導体領域１６ａ，１６ｂの結晶成長から連続して保護領域１７ａ，１７ｂを形成できるので、他のプロセスに曝すことなくｎ型半導体領域１６ａ，１６ｂの表面を保護することができる。
【００２８】
続いて、図４の（ｂ）に示されるように、基板１１を熱処理炉Ｃ１に投入し、ｎ型半導体領域１６ａ，１６ｂ及び保護領域１７ａ，１７ｂの熱処理を行う。設定温度は例えば４００℃以上８００℃以下である。一例では、Ｏ２雰囲気若しくはＮ２雰囲気、またはこれらの混合雰囲気において６００℃３０分の熱処理を行う。これにより、低温で堆積されたｎ型半導体領域１６ａ，１６ｂ及び保護領域１７ａ，１７ｂの界面状態および結晶品質が改善される。
【００２９】
続いて、図５の（ａ）に示されるように、通常のリソグラフィー技術を用いて窒化物半導体層１２上及び保護領域１７ａ，１７ｂ上にレジストマスクＭ２を形成する。本レジストマスクＭ２は、ｎ型半導体領域１６ａ上（保護領域１７ａ上）に開口Ｍ２ａを有し、ｎ型半導体領域１６ｂ上（保護領域１７ｂ上）に開口Ｍ２ｂを有する。そして、図５の（ｂ）に示されるように、レジストマスクＭ２を介して保護領域１７ａ，１７ｂの一部をエッチングすることにより、ｎ型半導体領域１６ａ，１６ｂを露出する開口１７ｃ，１７ｄを保護領域１７ａ，１７ｂに形成する。このエッチングは、例えばＣＦ４ガスを用いたＲＩＥといったドライエッチングである。このエッチングにより、ｎ型半導体領域１６ａ，１６ｂの表層の一部が除去され、ｎ型半導体領域１６ａ，１６ｂに凹部が形成されてもよい。
【００３０】
図５の（ａ）及び（ｂ）に示されるように、レジストマスクＭ２の開口Ｍ２ａ，Ｍ２ｂの側壁は、ｎ型半導体領域１６ａ，１６ｂに近づくに従い後退している。同様に、保護領域１７ａ，１７ｂの開口１７ｃ，１７ｄの側壁もまた、ｎ型半導体領域１６ａ，１６ｂに近づくに従い後退している。これは、次の工程においてソース電極３１およびドレイン電極３２を形成する際のリフトオフを好適に行うためである。
【００３１】
続いて、レジストマスクＭ２を残した状態で、ｎ型半導体領域１６ａ，１６ｂの露出面を洗浄する。この洗浄は、例えば酸性溶液を用いて行われる。
【００３２】
続いて、図６の（ａ）に示されるように、ｎ型半導体領域１６ａの露出面上にソース電極３１のための金属材料を、ｎ型半導体領域１６ｂの露出面上にドレイン電極３２のための金属材料をそれぞれ真空蒸着法により形成する。このとき、レジストマスクＭ２上にはソース電極３１及びドレイン電極３２の金属材料５３が堆積するが、金属材料５３は、レジストマスクＭ２が除去される際にレジストマスクＭ２と共に除去される（リフトオフ）。その後、例えば５００℃以上の熱処理を行うことによって、ソース電極３１及びドレイン電極３２を合金化する。
【００３３】
続いて、図６の（ｂ）に示されるように、電子供給層１５上（半導体動作層１８上）にゲート電極３３を形成する。具体的には、窒化物半導体層１２上の全面に絶縁膜（表面保護膜４１の一部、不図示）を成膜し、電子ビーム露光若しくはフォトリソグラフィによって該絶縁膜に開口（ゲート開口）を形成する。そして、ゲート電極３３のオーミック接触層（例えばＮｉ層）を真空蒸着法により形成する。ゲート開口よりも広い開口をゲート開口上に有するレジストマスクをオーミック接触層上に形成したのち、オーミック接触層を一方の電極とするめっき処理によってＡｕ層を形成する。その後、不要なオーミック接触層を除去することによって、断面Ｔ字形のゲート電極３３が形成される。
【００３４】
以上の各工程ののち、残りの表面保護膜４１を基板１１上の全面に形成することにより、本実施形態のＨＥＭＴ１Ａが完成する。
【００３５】
以上に説明した本実施形態によるＨＥＭＴ１Ａ及びその製造方法によって得られる効果について説明する。前述したように、本実施形態のｎ型半導体領域１６ａ，１６ｂに相当する領域を高濃度ｎ型の窒化物半導体によって構成した場合、当該窒化物半導体に用いられるｎ型ドーパントであるＳｉの原料（ＳｉＨ４）の分解が抑制されるため、キャリア濃度を十分に高くすることができない。
【００３６】
ここで、ｎ型半導体領域１６ａ，１６ｂに要求される特性としては、（１）電子濃度が高く且つ電子移動度が高い半導体であること、（２）チャネル層１４との親和性が高いこと（具体的には、チャネル層１４との界面に変質層が生じにくく該界面での電流経路を阻害しないこと、及びチャネル層１４との物性定数が近く物理的に形状の安定性が高いこと）、及び（３）電子親和力がチャネル層１４に近く、バンドの不連続（ΔＥｃ）に起因した電気抵抗の増大が生じにくいこと、が挙げられる。
【００３７】
これらの特性を満たす半導体が窒化物半導体に限られず、ｎ型半導体領域１６ａ，１６ｂに好適な半導体材料を探索した結果、酸化物半導体であるｎ型のＺｎＯ系化合物半導体（例えばｎ型ＺｎＯ）が、上記（１）〜（３）をすべて満たす理想的な半導体材料であることを見出した。すなわち、（１）に関しては、ＺｎＯ系化合物半導体にＡｌ、Ｇａ等のｎ型不純物をドープすることによりｎ型ＧａＮを大きく上回る電子濃度（例えば１×１０１９ｃｍ３以上）を得ることが可能である。また、（２）に関しては、例えばＺｎＯの格子定数は３．２５ÅでありＧａＮの格子定数（３．１９Å）にほぼ等しいので、ＧａＮからなるチャネル層１４上に良質な結晶を成長することが可能である。また、（３）に関しては、例えばＺｎＯの電子親和力は４．１ｅＶであり、ＧａＮの電子親和力（４．２ｅＶ）と極めて近い。従って、バンド不連続は生ぜず良好な導通性を得ることができる。
【００３８】
以上のことから、本実施形態のＨＥＭＴ１Ａのように、ｎ型半導体領域１６ａ，１６ｂがｎ型ＺｎＯ系化合物半導体（例えばｎ型ＺｎＯ）を主構成材料とすることによって、窒化物半導体を用いる場合よりも低いアクセス抵抗及びコンタクト抵抗を実現することができる。その結果、相互コンダクタンスｇｍ及び遮断周波数ｆｔを飛躍的に高めることができる。
【００３９】
しかしながらこの場合、ＺｎＯ系化合物半導体といった酸化物半導体は窒化物半導体よりも酸・アルカリに弱い（エッチングレートが速い）ため、ＨＥＭＴ１Ａの製造プロセス途中においてｎ型半導体領域１６ａ，１６ｂが酸・アルカリに曝されると、ｎ型半導体領域１６ａ，１６ｂが欠損・変形してしまう。その結果、ｎ型半導体領域１６ａ，１６ｂと半導体動作層１８との間の抵抗が安定せず、コンタクト抵抗にばらつきが生じてしまう。
【００４０】
図７は、このような問題点を具体的に説明するための断面図である。図７の（ａ）に示されるように、電子供給層１５及びチャネル層１４の一部をエッチングすることにより凹部（リセス）を形成し、該凹部上にｎ型半導体領域１６ａ，１６ｂを堆積させる。そして、図７の（ｂ）に示されるように、開口Ｍ２ａ，Ｍ２ｂを有するレジストマスクＭ２を形成したのち、露出したｎ型半導体領域１６ａ，１６ｂの表面を酸性溶液により洗浄する。その後、図７の（ｃ）に示されるように、ｎ型半導体領域１６ａ，１６ｂ上にソース電極３１及びドレイン電極３２を蒸着し、レジストマスクＭ２を除去する。
【００４１】
上記の製造方法では、図７の（ｂ）の矢印Ａに示されるように、洗浄のための酸性溶液が、ＺｎＯ系化合物半導体を主構成材料とするｎ型半導体領域１６ａ，１６ｂを削り、レジストマスクＭ２とｎ型半導体領域１６ａ，１６ｂとの密着性が低下する。その後、毛細管現象によって酸性溶液がレジストマスクＭ２とｎ型半導体領域１６ａ，１６ｂとの界面に入り込み、ｎ型半導体領域１６ａ，１６ｂの表面を徐々にエッチングし、ｎ型半導体領域１６ａ，１６ｂと半導体動作層１８との境界部分に達する。この酸性溶液は、水洗で除去され難く、この境界部分に残存してｎ型半導体領域１６ａ，１６ｂを更にエッチングする。その結果、ｎ型半導体領域１６ａ，１６ｂと半導体動作層１８との間に隙間が生じ（図７の（ｃ））、その間の抵抗値を増大させる。この隙間は不定形であり、隙間の程度は個々のＨＥＭＴ１Ａ毎に異なる。その結果、コンタクト抵抗にばらつきが生じることとなる。
【００４２】
そこで本発明者は、酸・アルカリに対して強い（エッチングレートが遅い）膜によってｎ型半導体領域１６ａ，１６ｂを保護することを考えた。しかし、窒化物系のＦＥＴにおいて広く用いられているＳｉＮやＳｉＯＮといったシリコン系絶縁膜、或いはＧａＡｓ系の半導体において広く用いられているＢＣＰ、ポリイミドといった有機化合物膜では、ｎ型半導体領域１６ａ，１６ｂに含まれる酸素原子がこれらの膜と反応してしまい、これらの膜の界面に変質層が形成されてしまう。
【００４３】
このような問題に対し、ＡｌＯ若しくはＺｒＯを主に含む膜によってｎ型半導体領域１６ａ，１６ｂを覆うことにより、変質層の形成を抑制しつつｎ型半導体領域１６ａ，１６ｂを酸性溶液から好適に保護できる。すなわち、本実施形態では、ＡｌＯ若しくはＺｒＯを主に含む保護領域１７ａ，１７ｂをｎ型半導体領域１６ａ，１６ｂ上に形成する。ＡｌＯ若しくはＺｒＯは同じ酸化膜でありながら酸・アルカリに対して強く、保護領域１７ａ，１７ｂとレジストマスクＭ２との界面には酸・アルカリは侵入し難い。従って、プロセス中の酸・アルカリ（例えばｎ型半導体領域１６ａ，１６ｂを洗浄する際に用いる酸性溶液）からｎ型半導体領域１６ａ，１６ｂを保護し、特に半導体動作層１８と接するｎ型半導体領域１６ａ，１６ｂの部分の欠損・変形を防ぐことができる。従って、ｎ型半導体領域１６ａ，１６ｂと半導体動作層１８との間の抵抗を安定させて、コンタクト抵抗のばらつきを低減することができる。また、ｎ型半導体領域１６ａ，１６ｂと半導体動作層１８との間の抵抗を低く抑えて、コンタクト抵抗を低減することができる。
【００４４】
また、本実施形態のように、ｎ型半導体領域１６ａ，１６ｂの厚さは少なくとも１２０ｎｍとすることができる。また、本実施形態のように、保護領域１７ａ，１７ｂの厚さは少なくとも１００ｎｍとすることができる。これにより、プロセス中の酸・アルカリからｎ型半導体領域１６ａ，１６ｂを好適に保護することができる。
【００４５】
なお、ｎ型半導体領域１６ａ，１６ｂを構成するｎ型ＺｎＯ系化合物半導体としては、代表的なものとしてＺｎＯが挙げられるが、高濃度のＧａまたはＡｌをドープした際の格子定数の変化を抑制するために、３元混晶であるＺｎＭｇＯを用いることもできる。
【００４６】
また、本実施形態では、レジストマスクＭ２を用いて保護領域１７ａ，１７ｂのエッチングを行い、その後、同じレジストマスクＭ２を用いてソース電極３１及びドレイン電極３２を形成しているが、保護領域１７ａ，１７ｂのエッチングの後レジストマスクＭ２を除去し、その後（すなわちｎ型半導体領域１６ａ，１６ｂを露出させる工程の後）に、レジストマスクＭ２と同様の開口パターンを有する別のレジストマスクを再度形成し、このレジストマスクを用いてソース電極３１及びドレイン電極３２を形成してもよい。
【００４７】
ここで、上記実施形態によるＨＥＭＴ１Ａの実施例、及び２つの比較例について説明する。第１の比較例は、ｎ型半導体領域１６ａ，１６ｂを形成することなく電子供給層１５上にソース電極３１及びドレイン電極３２を形成した例である。第２の比較例は、ｎ型半導体領域１６ａ，１６ｂを形成したのち、保護領域１７ａ，１７ｂを形成することなくソース電極３１及びドレイン電極３２を形成した例である。
【００４８】
（実施例）
まず、半絶縁性のＳｉＣ基板上に、ＭＯＣＶＤ法においてＴＭＡ及びＮＨ３を原料とし、成長温度１０８０℃、圧力１３．３ｋＰａにて、バッファ層１３としてのＡｌＮ層を成長させた。成長後のＡｌＮ層の厚さは、３０ｎｍであった。次に、ＴＭＧ及びＮＨ３を原料とし、成長温度１０８０℃、圧力１３．３ｋＰａにて、バッファ層１３の上にチャネル層１４としてのＧａＮ層を成長させた。
【００４９】
続いて、ＴＭＡ、ＴＭＩ及びＮＨ３を原料として、成長温度８００℃、圧力１５．０ｋＰａにて、チャネル層１４の上に電子供給層１５としてＩｎＡｌＮ層を成長させた。成長後の電子供給層１５の厚さは８ｎｍであり、Ｉｎ組成はＧａＮに格子整合可能な１７％である。
【００５０】
続いて、レジストマスクＭ１を形成し、Ｃｌ系ガスを用いたＲＩＥによって、チャネル層１４及び電子供給層１５をエッチングすることにより深さ８０ｎｍの凹部（リセス）１２ａ，１２ｂを形成した。エッチングされた半導体表面を清浄化した後に、レジストマスクＭ１を引き続き用いて、ｎ型ＺｎＯからなる厚さ１２０ｎｍの高濃度ｎ型半導体領域１６ａ，１６ｂを選択的に成長させた。このとき、ｎ型半導体領域１６ａ，１６ｂの不純物濃度を１．０×１０１９ｃｍ−３とした。また、成長温度を１００℃とし、ＺｎＯのターゲットを用い、Ｏ２ガス雰囲気で当該ＺｎＯターゲットにレーザビームを照射し、Ａｌをｎ型ドーパントとした。更に、これと連続して、Ａｌ２Ｏ３からなる保護領域１７ａ，１７ｂをＰＬＤ法により形成した。形成後の保護領域１７ａ，１７ｂの厚さは１００ｎｍであった。形成温度および雰囲気は、ｎ型半導体領域１６ａ，１６ｂと同様とした。その後、レジストマスクＭ１を除去してリフトオフを行い、Ｏ２雰囲気で６００℃３０分の熱処理を行った。
【００５１】
続いて、レジストマスクＭ２を形成し、保護領域１７ａ，１７ｂに開口１７ｃ，１７ｄを形成したのち、ｎ型半導体領域１６ａ，１６ｂの露出面上に、ソース電極３１及びドレイン電極３２としてそれぞれＩｎ／Ａｕからなるオーミック電極を形成した。このとき、ｎ型半導体領域１６ａ，１６ｂを、ソース電極３１及びドレイン電極３２の端からゲート電極３３側にそれぞれ１．０μｍはみ出すようにした。その後、絶縁膜を形成し、ＥＢ露光技術を用いて該絶縁膜にゲート開口を形成し、Ｔ字型のゲート電極３３（Ｎｉ／Ａｕ）を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＳｉＮからなる表面保護膜４１を成膜することにより、本実施例のＨＥＭＴを完成させた。なお、本実施例のＨＥＭＴでは、良好な高周波特性を実現する為にゲート長（Ｌｇ）を０．１５μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。
【００５２】
図８は、上述した実施例の構造を有するＨＥＭＴと、ｎ型半導体領域１６ａ，１６ｂを有さない従来の構造のＨＥＭＴについて、各部位のシート抵抗（Ω／□）及び実抵抗（Ωｍｍ）の値、及び遮断周波数ｆｔの値を比較したものである。なお、この図表において、各項目は以下のように定義される。
Ｒｃ：ソース電極３１及びドレイン電極３２と半導体とのコンタクト（接触）抵抗
Ｒｎ＋：ソース電極３１及びドレイン電極３２の直下からチャネル領域１４ａとの境界までのｎ型半導体領域１６ａ，１６ｂのアクセス抵抗
Ｒｓｈ：ｎ型半導体領域１６ａ，１６ｂとの境界からゲート電極３３直下までのチャネル領域１４ａのアクセス抵抗
Ｒｏｎ：ソース電極３１からドレイン電極３２までのオン抵抗
【００５３】
図８を参照すると、ｎ型半導体領域１６ａ，１６ｂを有さない従来のＨＥＭＴでは、ＩｎＡｌＮからなる電子供給層１５の存在により比較的低い値のアクセス抵抗（Ｒｓｈ）が得られている。しかしながら、ｎ型半導体領域１６ａ，１６ｂに相当する領域が設けられておらず電子供給層１５とソース電極３１及びドレイン電極３２とが直接接触しているので、コンタクト抵抗（Ｒｃ）が高くなっている。その結果、オン抵抗Ｒｏｎが１．８（Ωｍｍ）と大きくなってしまう。このことが、前述した低い遮断周波数ｆｔ（５０ＧＨｚ）の原因となる。
【００５４】
次に、ｎ型半導体領域１６ａ，１６ｂを有するＨＥＭＴの理論値では、コンタクト抵抗Ｒｃ及びアクセス抵抗Ｒｎ＋の値がｎ型半導体領域１６ａ，１６ｂを有しない場合よりも低下している。これにより、オン抵抗Ｒｏｎが０．６（Ωｍｍ）と小さくなり、遮断周波数ｆｔは１５０ＧＨｚと高くなる。しかし、理論値ではなく、プロセス変動を反映した実際の値では、オン抵抗Ｒｏｎが１．５（Ωｍｍ）と理論値よりも大きくなり、遮断周波数ｆｔは７０ＧＨｚまで低下する。
【００５５】
ここで、図９のグラフＧ１は、オン抵抗Ｒｏｎの実際の値の分布を示すヒストグラムである。図９に示すように、ｎ型半導体領域１６ａ，１６ｂを備える複数のＨＥＭＴにおけるオン抵抗Ｒｏｎの実際の測定値は、０．９（Ωｍｍ）〜１．９（Ωｍｍ）の範囲にわたってばらついている。これは、前述したプロセス途中の酸・アルカリによるｎ型半導体領域１６ａ，１６ｂの欠損・変形が原因であると考えられる。
【００５６】
これに対し、ｎ型半導体領域１６ａ，１６ｂを有し、且つ、酸化物であるｎ型半導体領域１６ａ，１６ｂ上に保護領域１７ａ，１７ｂを備える本発明に係るＨＥＭＴでは、オン抵抗Ｒｏｎが０．６（Ωｍｍ）、遮断周波数ｆｔが１５０ＧＨｚとなり、測定の範囲内で理論値と等しい結果を示した。また、図９のグラフＧ２に示すように、そのバラツキは非常に小さく複数のＨＥＭＴにおいてほぼ同じ値を示した。
【００５７】
本発明による電界効果トランジスタの製造方法及び電界効果トランジスタは、上述した実施形態及び実施例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では電界効果トランジスタとしてＨＥＭＴを例示したが、本発明は、ＨＥＭＴ以外の電界効果トランジスタにも適用可能である。また、上記実施形態において、電子供給層１５の上に、ゲートリークを低減する為の厚さ数ｎｍのＧａＮキャップ層を更に設けてもよい。
【符号の説明】
【００５８】
１Ａ…ＨＥＭＴ、１１…基板、１１ａ…主面、１２…窒化物半導体層、１２ａ，１２ｂ…凹部（リセス）、１３…バッファ層、１４…チャネル層、１４ａ…チャネル領域、１５…電子供給層（バリア層）、１６ａ，１６ｂ…ｎ型半導体領域、１７ａ，１７ｂ…保護領域、１７ｃ，１７ｄ…開口、１８…半導体動作層、３１…ソース電極、３２…ドレイン電極、３３…ゲート電極、４１…表面保護膜、５１，５２…堆積物、５３…金属材料、Ｃ１…熱処理炉、Ｍ１，Ｍ２…レジストマスク、Ｍ１ａ，Ｍ１ｂ，Ｍ２ａ，Ｍ２ｂ…開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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