(57)【要約】【課題】過電圧に対する保護機能を有する差動増幅回路を提供する。【解決手段】差動増幅回路は、ドレインに信号入力端子が接続され、ソースにオペアンプの第１入力端子が接続される第１ＭＯＳＦＥＴを備える。一端が信号入力端子と第１ＭＯＳＦＥＴのドレインに接続されている第１の静電気保護回路を備える。一端が第１の静電気保護回路の他端に第１接続点で接続され、他端が基準電圧部位に接続される第２の静電気保護回路を備える。ドレインに第１接続点が接続され、ソースにバッファアンプの第３入力端子が接続される第２ＭＯＳＦＥＴを備える。ドレインに第１接続点が接続され、ソースにバッファアンプの出力端子が接続される第３ＭＯＳＦＥＴを備える。第１〜第３ＭＯＳＦＥＴは、ｎ型であり、ソースにバックゲートが接続されており、ゲートには信号入力端子に入力される信号電圧よりもしきい値電圧以上高い所定電圧が印加される。【選択図】図１
2019176321.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路であって、
信号入力端子と、
第１入力端子と、第２入力端子を備えたオペアンプと、
第３入力端子および第４入力端子を備えたバッファアンプと、
ドレイン端子に前記信号入力端子が接続され、ソース端子に前記オペアンプの前記第１入力端子が接続されている第１ＭＯＳＦＥＴと、
一端が前記信号入力端子と前記第１ＭＯＳＦＥＴのドレイン端子との接続経路上に接続されている第１の静電気保護回路と、
一端が前記第１の静電気保護回路の他端に第１接続点で接続され、他端が基準電圧部位に接続されている第２の静電気保護回路と、
ドレイン端子に前記第１接続点が接続され、ソース端子に前記バッファアンプの前記第３入力端子が接続されている第２ＭＯＳＦＥＴと、
ドレイン端子に前記第１接続点が接続され、ソース端子に前記バッファアンプの出力端子が接続されている第３ＭＯＳＦＥＴと、
を備え、
前記オペアンプの第２入力端子は、前記バッファアンプの第４入力端子に接続されており、
前記第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型であり、
前記第１、第２および第３ＭＯＳＦＥＴの各々は、前記ソース端子にバックゲートが接続されており、
前記第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、前記信号入力端子に入力される信号電圧よりもしきい値電圧以上高い所定電圧が印加される、差動増幅回路。
【請求項２】
前記第１ＭＯＳＦＥＴのソース端子と前記オペアンプの第１入力端子の接続経路上に備えられる第１抵抗器と、
前記第２ＭＯＳＦＥＴのソース端子と前記バッファアンプの第３入力端子の接続経路上に備えられる第２抵抗器と、
前記第３ＭＯＳＦＥＴのソース端子と前記バッファアンプの出力端子の接続経路上に備えられる第３抵抗器と、
をさらに備える、請求項１に記載の差動増幅回路。
【請求項３】
前記第１、第２および第３ＭＯＳＦＥＴは、ＳＯＩ基板に形成されたトランジスタである、請求項１または２に記載の差動増幅回路。
【請求項４】
前記第１の静電気保護回路は、
前記信号入力端子と前記第１接続点との間に接続されており、前記信号入力端子から前記第１接続点に向けて逆方向となるように接続されている第１ダイオードと、
前記第１ダイオードに対して並列に接続されており、前記信号入力端子から前記第１接続点に向けて順方向となるように接続されている第２ダイオードと、を備え、
前記第２の静電気保護回路は、前記第１接続点と前記基準電圧部位との間に接続されており、第１接続点から前記基準電圧部位に向けて逆方向となるように接続されている第３ダイオードを備える、請求項１〜３の何れか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、過電圧に対する保護機能を有する差動増幅回路に関する。
【背景技術】
【０００２】
外部入力端子に加わる静電気に対策するために、外部入力端子と定電圧部位（例えばグランド電圧部位）の間に接続されているＥＳＤ保護用のダイオードを備える差動増幅回路が知られている。ダイオードは、外部入力端子から定電圧部位に向けて逆方向となるように接続されている。これにより、外部入力端子に静電気が加わって外部入力端子と定電圧部位の間の電圧差がダイオードのブレークダウン電圧を超えたときに、ダイオードが導通して静電気の電荷を放電する。
【０００３】
このような差動増幅回路では、高温動作時にダイオードを介して流れるリーク電流が問題となる。特許文献１は、外部入力端子と定電圧部位の間にＥＳＤ保護用の一対のダイオードを直列接続させる技術を開示する。この差動増幅回路は、一対のダイオードの接続点の電圧を外部入力端子の電圧と同電位となるように調整する。これにより、外部入力端子側に接続されているダイオードの両端電圧が等しくなり、そのダイオードを介して定電圧部位に向けて流れるリーク電流が抑えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１１４３３号公報（特に、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＳＤ保護用のダイオードは導通しない電圧であって、差動増幅回路の電源電圧よりも高い直流電圧が、外部入力端子に印加されてしまう場合がある。例えば、配線トラブル等によって、外部入力端子が電圧線に短絡してしまった場合である。このような場合、差動増幅回路を構成する素子に耐圧を超えた電圧が印加されてしまい、差動増幅回路が破損してしまう場合がある。本明細書は、高い過電圧保護機能を備えた差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書が開示する差動増幅回路の一実施形態は、信号入力端子を備える。第１入力端子と、第２入力端子を備えたオペアンプを備える。第３入力端子および第４入力端子を備えたバッファアンプを備える。ドレイン端子に信号入力端子が接続され、ソース端子にオペアンプの第１入力端子が接続されている第１ＭＯＳＦＥＴを備える。一端が信号入力端子と第１ＭＯＳＦＥＴのドレイン端子との接続経路上に接続されている第１の静電気保護回路を備える。一端が第１の静電気保護回路の他端に第１接続点で接続され、他端が基準電圧部位に接続されている第２の静電気保護回路を備える。ドレイン端子に第１接続点が接続され、ソース端子にバッファアンプの第３入力端子が接続されている第２ＭＯＳＦＥＴを備える。ドレイン端子に第１接続点が接続され、ソース端子にバッファアンプの出力端子が接続されている第３ＭＯＳＦＥＴを備える。オペアンプの第２入力端子は、バッファアンプの第４入力端子に接続されている。第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型である。第１、第２および第３ＭＯＳＦＥＴの各々は、ソース端子にバックゲートが接続されている。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、信号入力端子に入力される信号電圧よりもしきい値電圧以上高い所定電圧が印加される。
【０００７】
第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、信号電圧よりもしきい値電圧以上高い所定電圧が印加されているため、通常動作時においては、第１、第２および第３ＭＯＳＦＥＴはオン状態である。よって、ドレイン電圧がソース端子に伝達され、ドレイン電圧とソース電圧は同等となる。すなわち、第１、第２および第３ＭＯＳＦＥＴは、導電経路として機能する。一方、信号入力端子に高電圧が印加され、第１、第２および第３ＭＯＳＦＥＴのドレイン電圧が上昇すると、ソース電圧もドレイン電圧に追従して上昇する。またソース端子にバックゲートが接続されているため、バックゲート電圧もソース電圧に追従して上昇する。そしてソース電圧の上昇に従い、ゲート−ソース間電圧が第１、第２および第３ＭＯＳＦＥＴのしきい値電圧よりも小さくなると、第１、第２および第３ＭＯＳＦＥＴがオフになる。ドレイン電圧がソース端子に伝達されることがない。ソース端子に接続されているオペアンプおよびバッファアンプに、耐圧を超えた電圧が印加されてしまうことを防止することが可能となる。
【０００８】
第１ＭＯＳＦＥＴのソース端子とオペアンプの第１入力端子の接続経路上に備えられる第１抵抗器と、第２ＭＯＳＦＥＴのソース端子とバッファアンプの第３入力端子の接続経路上に備えられる第２抵抗器と、第３ＭＯＳＦＥＴのソース端子とバッファアンプの出力端子の接続経路上に備えられる第３抵抗器と、をさらに備えていてもよい。効果の詳細は実施例で説明する。
【０００９】
第１、第２および第３ＭＯＳＦＥＴは、ＳＯＩ基板に形成されたトランジスタであってもよい。効果の詳細は実施例で説明する。
【００１０】
第１の静電気保護回路は、信号入力端子と第１接続点との間に接続されており、信号入力端子から第１接続点に向けて逆方向となるように接続されている第１ダイオードと、第１ダイオードに対して並列に接続されており、信号入力端子から第１接続点に向けて順方向となるように接続されている第２ダイオードと、を備えていてもよい。第２の静電気保護回路は、第１接続点と基準電圧部位との間に接続されており、第１接続点から基準電圧部位に向けて逆方向となるように接続されている第３ダイオードを備えていてもよい。
【図面の簡単な説明】
【００１１】
【図１】チャージアンプ１の回路構成図を示す。
【図２】第１ＭＯＳＦＥＴ（Ｍ１）の断面概略図を示す。
【図３】第１ＭＯＳＦＥＴ（Ｍ１）に印加される各種電圧の時間変化を示すグラフを示す。
【発明を実施するための形態】
【００１２】
（チャージアンプ１の構成)
図１に、本実施形態に係るチャージアンプ１の回路構成図を示す。チャージアンプ１は、差動増幅回路２、キャパシタＣ１１およびＣ１２、抵抗器Ｒ１１、信号源３、参照電圧部位４、出力端子Ｔ４を備える。信号源３は、例えば圧電型加速度センサである。信号源３の一端は、キャパシタＣ１２を介して信号入力端子Ｔ１に接続されている。信号源３の他端は、参照電圧部位４を介して信号入力端子Ｔ２に接続されている。参照電圧部位４は、参照電圧Ｖｒｅｆを供給する部位である。本実施形態では、参照電圧Ｖｒｅｆは２．５Ｖである。信号入力端子Ｔ１の信号電圧ＶＭ、および信号入力端子Ｔ２の信号電圧ＶＰは、参照電圧Ｖｒｅｆ近傍の値であり、約２．５Ｖである。キャパシタＣ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。抵抗器Ｒ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。
【００１３】
チャージアンプ１の近傍には、外部配線Ｗ１が配置されている。外部配線Ｗ１には、第２定電圧部位によって第２所定電圧ＶＤＤＨが印加されている。第２所定電圧ＶＤＤＨは、後述する第３ダイオードＤ３のブレークダウン電圧よりは低い電圧であるが、オペアンプＯＰ１およびバッファアンプＯＰ２の耐圧よりは高い電圧である。本実施形態では、第２所定電圧ＶＤＤＨは１２Ｖである。
【００１４】
（差動増幅回路２の構成）
差動増幅回路２は、信号入力端子Ｔ１およびＴ２、出力端子Ｔ３、オペアンプＯＰ１、バッファアンプＯＰ２、第１の静電気保護回路１１、第２の静電気保護回路１２、第１ＭＯＳＦＥＴ（Ｍ１）、第２ＭＯＳＦＥＴ（Ｍ２）、第３ＭＯＳＦＥＴ（Ｍ３）、第１抵抗器Ｒ１、第２抵抗器Ｒ２、第３抵抗器Ｒ３、を備える。信号入力端子Ｔ１には、信号源３のセンサ出力信号Ｖｉｎが入力されている。信号入力端子Ｔ２には、参照電圧Ｖｒｅｆが入力されている。出力端子Ｔ３は、チャージアンプ１の出力端子Ｔ４に接続されている。オペアンプＯＰ１は、信号入力端子Ｔ１に入力するセンサ出力信号Ｖｉｎを出力電圧ＶＯに変換し、出力端子Ｔ３を介して出力端子Ｔ４へ出力する。
【００１５】
第１ＭＯＳＦＥＴ（Ｍ１）のドレイン端子には、信号入力端子Ｔ１が接続されている。第１ＭＯＳＦＥＴ（Ｍ１）のソース端子には、第１抵抗器Ｒ１を介してオペアンプＯＰ１の反転入力端子が接続されている。第１の静電気保護回路１１の一端は、信号入力端子Ｔ１と第１ＭＯＳＦＥＴ（Ｍ１）のドレイン端子との接続経路上に、第２接続点Ｎ２で接続されている。第２の静電気保護回路１２の一端は、第１の静電気保護回路１１の他端に第１接続点Ｎ１で接続されている。第２の静電気保護回路１２の他端は、基準電圧部位に接続されている。基準電圧部位の電圧は、グランド電圧ＧＮＤに固定されている。本実施形態では、グランド電圧ＧＮＤは０Ｖである。第２ＭＯＳＦＥＴ（Ｍ２）のドレイン端子には、第１接続点Ｎ１が接続されている。第２ＭＯＳＦＥＴ（Ｍ２）のソース端子には、第２抵抗器Ｒ２を介してバッファアンプＯＰ２の反転入力端子が接続されている。第３ＭＯＳＦＥＴ（Ｍ３）のドレイン端子には、第１接続点Ｎ１が接続されている。第３ＭＯＳＦＥＴ（Ｍ３）のソース端子には、第３抵抗器Ｒ３を介してバッファアンプＯＰ２の出力端子が接続されている。オペアンプＯＰ１の非反転入力端子は、信号入力端子Ｔ２およびバッファアンプＯＰ２の非反転入力端子に接続されている。
【００１６】
第１の静電気保護回路１１は、第１ダイオードＤ１と第２ダイオードＤ２を備えている。第１ダイオードＤ１は、信号入力端子Ｔ１と第１接続点Ｎ１との間に、信号入力端子Ｔ１から第１接続点Ｎ１に向けて逆方向となるように接続されている。第２ダイオードＤ２は、第１ダイオードＤ１に対して並列に、信号入力端子Ｔ１から第１接続点Ｎ１に向けて順方向となるように接続されている。第２の静電気保護回路１２は、第３ダイオードＤ３を備えている。第３ダイオードＤ３は、第１接続点Ｎ１と基準電圧部位との間に、第１接続点Ｎ１から基準電圧部位に向けて逆方向となるように接続されている。
【００１７】
第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型ＭＯＳＦＥＴである。本実施形態では、第１、第２および第３ＭＯＳＦＥＴの各々のしきい値電圧ＶＴＨは、０Ｖである。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子は、第１定電圧部位に接続されている。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、第１定電圧部位によって第１所定電圧ＶＤＤが印加されている。本実施形態では、第１所定電圧ＶＤＤは５Ｖである。すなわち、信号入力端子Ｔ１に入力される信号電圧ＶＭ（２．５Ｖ）よりもしきい値電圧ＶＴＨ以上高い第１所定電圧ＶＤＤ（５Ｖ）が、第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子に印加されている。またオペアンプＯＰ１およびバッファアンプＯＰ２には、第１所定電圧ＶＤＤおよびグランド電圧ＧＮＤが供給されている。
【００１８】
図２に、第１ＭＯＳＦＥＴ（Ｍ１）の断面概略図を示す。図２の領域Ａ１に示すように、ソース端子にバックゲートが接続されている。また、Ｐｗｅｌｌ領域２３は、ＳｉＯ２層２２によって基板２１から絶縁されている。すなわち第１ＭＯＳＦＥＴ（Ｍ１）は、ＳＯＩ（Silicon on Insulator）技術に基づいたトレンチ分離素子である。
【００１９】
トレンチ分離素子の効果を説明する。ＳｉＯ２層２２を有さないバルク基板に第１ＭＯＳＦＥＴ（Ｍ１）を形成する場合には、Ｐｗｅｌｌ領域２３と、ｎ型の基板２１との間に寄生ダイオードが形成され、リーク電流が発生してしまう。トレンチ分離素子を用いることで、このリーク電流を防止できる。また同時に、第１ＭＯＳＦＥＴ（Ｍ１）の耐圧を高めることができる。なお、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）の構造および効果も、上述した第１ＭＯＳＦＥＴ（Ｍ１）と同様であるため、説明を省略する。
【００２０】
第１抵抗器Ｒ１〜第３抵抗器Ｒ３の効果を説明する。第１抵抗器Ｒ１〜第３抵抗器Ｒ３を挿入することにより、信号入力端子Ｔ１からオペアンプＯＰ１までの接続経路、および、信号入力端子Ｔ１からバッファアンプＯＰ２までの接続経路の時定数を上げることができる。よって静電気などのサージ電圧が信号入力端子Ｔ１に入力された場合においても、サージ電圧のパルス波形を鈍らせることで、ピーク電圧を低下させることができる。すなわち第１抵抗器Ｒ１〜第３抵抗器Ｒ３は、静電気の保護回路として機能する。
【００２１】
また、第１抵抗器Ｒ１〜第３抵抗器Ｒ３の配置位置は、図１に示すように、第１、第２および第３ＭＯＳＦＥＴの各々のソース端子側であることが好ましい。理由を説明する。例えば、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）のドレイン端子側に抵抗器を配置すると、第１接続点Ｎ１とドレイン端子との接続経路上で電圧降下が発生してしまう。すると、後述する「バッファアンプＯＰ２が、第１接続点Ｎ１の電圧を、信号入力端子Ｔ１の電圧と同電位となるように調整する」という機能が発揮できなくなり、リーク電流が発生してしまうためである。
【００２２】
（バッファアンプＯＰ２の機能）
バッファアンプＯＰ２は、第１の静電気保護回路１１と第２の静電気保護回路１２との接続点である第１接続点Ｎ１の電圧を、信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整する機能を有している。具体的に説明する。バッファアンプＯＰ２は、非反転入力端子が信号入力端子Ｔ２に接続されているとともに、出力端子が第１接続点Ｎ１に接続されている。バーチャルショートによって信号入力端子Ｔ１の信号電圧ＶＭと信号入力端子Ｔ２の信号電圧ＶＰが等しい。バッファアンプＯＰ２は、信号電圧ＶＰ（即ち、信号電圧ＶＭ）を出力する。このため、第１接続点Ｎ１の電圧が信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整される。よって、第２接続点Ｎ２と第１接続点Ｎ１の間に接続されている第１ダイオードＤ１と第２ダイオードＤ２の各々の両端電圧が等しくなる。これら第１ダイオードＤ１と第２ダイオードＤ２を介して基準電圧部位（ＧＮＤ）に向けて流れるリーク電流を、抑えることができる。
【００２３】
（静電気に対する保護機能）
静電気に対する保護機能について説明する。信号入力端子Ｔ１に静電気が加わると、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧に対して正の向きに大きくなる。信号入力端子Ｔ１と基準電圧部位（ＧＮＤ）の電位差が第３ダイオードＤ３のブレークダウン電圧を超えたときに、第３ダイオードＤ３が導通する。これにより、静電気の電荷は、信号入力端子Ｔ１から第２ダイオードＤ２と第３ダイオードＤ３を介して基準電圧部位（ＧＮＤ）に放電される。この結果、オペアンプＯＰ１の内部回路に過電圧が印加されてしまうことが抑えられる。
【００２４】
第２ダイオードＤ２が信号入力端子Ｔ１から基準電圧部位（ＧＮＤ）に向けて順方向となるように接続されているので、信号入力端子Ｔ１と基準電圧部位（ＧＮＤ）の間の保護電圧の大きさは、実質的に第３ダイオードＤ３のみに依存する。したがって、信号入力端子Ｔ１に加わる静電気に対する過電圧保護機能を、第２ダイオードＤ２が備えられていない場合に比して、低い保護電圧で発揮することができる。
【００２５】
また、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧よりも低くなったときには、第３ダイオードＤ３と第１ダイオードＤ１を介して電流が流れ、信号入力端子Ｔ１の信号電圧ＶＭが負の向きに大きくなることが防止される。このように、信号入力端子Ｔ１の信号電圧ＶＭと基準電圧部位（ＧＮＤ）の電位差が広がる場合にも、また、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧よりも低くなる場合にも、オペアンプＯＰ１の内部回路を過電圧から保護することができる。
【００２６】
（直流高電圧に対する保護機能）
第１ＭＯＳＦＥＴ（Ｍ１）〜第３ＭＯＳＦＥＴ（Ｍ３）による保護機能について説明する。代表例として、第１ＭＯＳＦＥＴ（Ｍ１）について以下に説明する。図３は、第１ＭＯＳＦＥＴ（Ｍ１）に印加される各種電圧の時間変化を示すグラフである。図３（ａ）の縦軸は、信号電圧ＶＭ、および、第１ＭＯＳＦＥＴ（Ｍ１）のドレイン電圧ＶＤである。信号電圧ＶＭとドレイン電圧ＶＤは、同電位である。図３（ｂ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）のソース電圧ＶＳおよびバックゲート電圧ＶＢである。第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートはソース端子に接続されているため、ソース電圧ＶＳとバックゲート電圧ＶＢは同電位である。図３（ｃ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）のゲート−ソース間電圧ＶＧＳ、および、ゲート−バックゲート間電圧ＶＧＢである。第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートはソース端子に接続されているため、ゲート−ソース間電圧ＶＧＳとゲート−バックゲート間電圧ＶＧＢとは同電位である。図３（ｄ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）の状態を簡易的に２値化して示している。
【００２７】
まず、定常状態の第１ＭＯＳＦＥＴ（Ｍ１）の動作を、図３の期間Ｐ１を用いて説明する。信号電圧ＶＭは、参照電圧Ｖｒｅｆ近傍の値であり、２．５Ｖである。従って、第１ＭＯＳＦＥＴ（Ｍ１）のドレイン電圧ＶＤ、ソース電圧ＶＳ、およびバックゲート電圧ＶＢも、２．５Ｖである。第１ＭＯＳＦＥＴ（Ｍ１）のゲート電圧ＶＧは、第１所定電圧ＶＤＤ（５Ｖ）である。すると、ゲート−ソース間電圧ＶＧＳ（２．５Ｖ）は、しきい値電圧ＶＴＨ（０Ｖ）よりも大きいため、第１ＭＯＳＦＥＴ（Ｍ１）はオン状態となる（図３（ｃ）（ｄ）参照）。よって、信号電圧ＶＭがオペアンプＯＰ１に入力される。
【００２８】
次に、図３の時刻ｔ１で、信号入力端子Ｔ１に対する第２所定電圧ＶＤＤＨ（１２Ｖ）の印加が開始されたものとする。例えば、図１の矢印Ｙ１に示すように、信号入力端子Ｔ１に接続している配線に外部配線Ｗ１が短絡した場合などに、信号入力端子Ｔ１に第２所定電圧ＶＤＤＨが印加されてしまう。第２所定電圧ＶＤＤＨが印加されると、信号電圧ＶＭおよびドレイン電圧ＶＤは２．５Ｖから上昇する（図３（ａ）、期間Ｐ２）。よってゲート−ソース間電圧ＶＧＳおよびゲート−バックゲート間電圧ＶＧＢは、２．５Ｖから低下する（図３（ｃ）、期間Ｐ２）。しかし、期間Ｐ２の間は、ゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴＨ（０Ｖ）より大きい状態に維持されるため、第１ＭＯＳＦＥＴ（Ｍ１）はオン状態が維持される（図３（ｄ））。よってソース電圧ＶＳおよびバックゲート電圧ＶＢも、ドレイン電圧ＶＤに追従して上昇する（図３（ｂ）、期間Ｐ２）。
【００２９】
図３の時刻ｔ２において、ソース電圧ＶＳが５Ｖまで上昇すると、ゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴＨ（０Ｖ）以下になる（図３（ｃ））。よって第１ＭＯＳＦＥＴ（Ｍ１）はオフ状態へ遷移する（図３（ｄ）、時刻ｔ２）。すなわち、信号電圧ＶＭのオペアンプＯＰ１への入力が遮断される。
【００３０】
ここで、第１ＭＯＳＦＥＴ（Ｍ１）において、バックゲートをソース端子に接続していることの効果を説明する。比較例として、第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートを基準電圧部位（ＧＮＤ）に接続する場合を考える。この場合、図３の時刻ｔ２においてソース電圧ＶＳが５Ｖまで上昇しても、バックゲート電圧ＶＢはグランド電圧ＧＮＤに固定されることになる。よってゲート−ソース間電圧ＶＧＳがしきい値電圧ＶＴＨ（０Ｖ）以下になっても、ゲート−バックゲート間電圧ＶＧＢはしきい値電圧ＶＴＨ（０Ｖ）以下にならない。すると、第１ＭＯＳＦＥＴ（Ｍ１）のチャネルに反転層が形成されている状態が維持され、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態に遷移しない事態が発生しうる。そこで本実施例の第１ＭＯＳＦＥＴ（Ｍ１）では、バックゲートをソース端子に接続することで、ソース電圧ＶＳの変動にバックゲート電圧ＶＢを追従させている。これにより、ゲート−ソース間電圧ＶＧＳがしきい値電圧ＶＴＨ以下になった場合に、第１ＭＯＳＦＥＴ（Ｍ１）を確実にオフ状態に遷移させることが可能となる。
【００３１】
期間Ｐ３において、信号電圧ＶＭおよびドレイン電圧ＶＤは上昇し続ける（図３（ａ））。一方、ソース電圧ＶＳおよびバックゲート電圧ＶＢは、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態であるため、５Ｖの状態が維持される（図３（ｂ））。５Ｖは、オペアンプＯＰ１に供給されている第１所定電圧ＶＤＤと同等であるため、オペアンプＯＰ１の回路が過電圧で破損することはない。
【００３２】
図３の時刻ｔ３において、信号電圧ＶＭおよびドレイン電圧ＶＤが１２Ｖまで到達すると、以後は１２Ｖの状態が維持される（図３（ａ）、期間Ｐ４）。一方、ソース電圧ＶＳおよびバックゲート電圧ＶＢは、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態であるため、５Ｖの状態を維持することができる（図３（ｂ）、期間Ｐ４）。
【００３３】
以上説明したように、第１ＭＯＳＦＥＴ（Ｍ１）によって、オペアンプＯＰ１を構成する素子に、耐圧を超えた電圧が印加されてしまう事態を防止できる。従って、信号入力端子Ｔ１に接続している配線と外部配線Ｗ１との短絡状態が解消されれば、差動増幅回路２を正常な状態に復帰させることができる。
【００３４】
なお、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）も、上述した第１ＭＯＳＦＥＴ（Ｍ１）と同様の保護機能および効果を有している。よって、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）の保護機能および効果についての説明は、省略する。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００３６】
（変形例）
第１、第２および第３ＭＯＳＦＥＴのしきい値電圧ＶＴＨが０Ｖである場合を説明したが、この形態に限られない。しきい値電圧ＶＴＨは自由に設定可能である。
【００３７】
第１の静電気保護回路１１および第２の静電気保護回路１２の回路構成は一例である。静電気に対する保護機能を有する回路構成であれば、何れの構成であってもよい。
【００３８】
オペアンプＯＰ１の反転入力端子は、第１入力端子の一例である。オペアンプＯＰ１の非反転入力端子は、第２入力端子の一例である。バッファアンプＯＰ２の反転入力端子は、第３入力端子の一例である。バッファアンプＯＰ２の非反転入力端子は、第４入力端子の一例である。第１所定電圧ＶＤＤは、所定電圧の一例である。
【符号の説明】
【００３９】
１１：第１の静電気保護回路、１２：第２の静電気保護回路、ＧＮＤ：グランド電圧、Ｍ１：第１ＭＯＳＦＥＴ、Ｍ２：第２ＭＯＳＦＥＴ、Ｍ３：第３ＭＯＳＦＥＴ、ＯＰ１：オペアンプ、ＯＰ２：バッファアンプ、Ｒ１：第１抵抗器、Ｒ２：第２抵抗器、Ｒ３：第３抵抗器、Ｔ１：信号入力端子、ＶＤＤ：第１所定電圧、ＶＤＤＨ：第２所定電圧
【図１】
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【図２】
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【図３】
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