(57)【要約】【課題】デッドタイムの最適化を図ることができ、オン抵抗を低減することができる半導体装置およびその製造方法を提供する。【解決手段】互いに隣接して半導体層２４に形成されたｎ−型ベース領域２５およびｐ−型ベース領域２６と、境界２９から所定間隔を空けて、ｎ−型ベース領域２５およびｐ−型ベース領域２６それぞれに形成されたｐ＋型表面領域２７およびｎ＋型表面領域２８と、境界２９に跨り、第１チャネル領域３０および第２チャネル領域３１に対向するゲート電極３５と、ｐ＋型表面領域２７に電気的に接続された第１電極膜１０と、ｎ＋型表面領域２８に電気的に接続された第２電極膜１１と、ｎ−型ベース領域２５およびｐ−型ベース領域２６に共通に電気的に接続された第３電極４３とを含む、半導体装置３を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面および前記第１面の反対側の第２面を有する半導体層と、
前記半導体層に形成された第１導電型の第１ベース領域と、
前記第１ベース領域に隣接して、前記半導体層に形成された第２導電型の第２ベース領域と、
前記第２ベース領域から離れて、前記第１ベース領域に選択的に形成された第２導電型の第１表面領域と、
前記第１ベース領域から離れて、前記第２ベース領域に選択的に形成された第１導電型の第２表面領域と、
前記第１ベース領域と前記第２ベース領域との境界に跨り、前記境界と前記第１表面領域との間の前記第１ベース領域の部分、および前記境界と前記第２表面領域との間の前記第２ベース領域の部分に対向するゲート電極と、
前記第１表面領域に電気的に接続された第１電極と、
前記第２表面領域に電気的に接続された第２電極と、
前記第１ベース領域および前記第２ベース領域に共通に電気的に接続された第３電極とを含む、半導体装置。
【請求項２】
前記第１表面領域は、前記第１ベース領域の前記第１面に選択的に形成されており、
前記第１ベース領域は、前記第１ベース領域と前記第２ベース領域との境界と、前記ゲート電極と、前記第１表面領域とで囲まれる第１包囲領域を含み、
前記第１包囲領域は、前記第１ベース領域の前記第１包囲領域以外の領域よりも高い不純物濃度を有している、請求項１に記載の半導体装置。
【請求項３】
前記第１包囲領域の不純物濃度は、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であり、前記第１ベース領域の前記第１包囲領域以外の領域の不純物濃度は、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３である、請求項２に記載の半導体装置。
【請求項４】
前記第２表面領域は、前記第２ベース領域の前記第１面に選択的に形成されており、
前記第２ベース領域は、前記第１ベース領域と前記第２ベース領域との境界と、前記ゲート電極と、前記第２表面領域とで囲まれる第２包囲領域を含み、
前記第２包囲領域は、前記第２ベース領域の前記第２包囲領域以外の領域よりも高い不純物濃度を有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２包囲領域の不純物濃度は、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であり、前記第２ベース領域の前記第２包囲領域以外の領域の不純物濃度は、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３である、請求項４に記載の半導体装置。
【請求項６】
前記第１ベース領域および前記第２ベース領域は、共に前記半導体層の前記第２面に露出するように形成され、
前記第３電極は、前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記半導体層の前記第２面に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極は、プレーナゲート構造のゲート電極を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極は、トレンチゲート構造のゲート電極を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
複数の前記第１表面領域および複数の前記第２表面領域が交互に配置されたストライプ構造を含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１電極は、前記複数の前記第１表面領域に交差する方向に延びる第１ベース部と、前記第１ベース部から各前記第１表面領域に沿って延び、各前記第１表面領域に接続された第１延出部とを含み、
前記第２電極は、前記複数の前記第２表面領域に交差する方向に延びる第２ベース部と、前記第２ベース部から各前記第２表面領域に沿って延び、各前記第２表面領域に接続された第２延出部とを含み、
前記第１電極および前記第２電極は、互いに櫛歯状に噛み合っている、請求項９に記載の半導体装置。
【請求項１１】
前記半導体層は、３μｍ〜５０μｍの厚さを有している、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置と、
前記第１電極に電気的に接続された第１端子と、
前記第２電極に電気的に接続された第２端子と、
前記第３電極に電気的に接続された第３端子と、
前記第ゲート電極に電気的に接続された第４端子と、
前記半導体装置および前記第１〜第４端子を封止する樹脂パッケージとを含む、半導体パッケージ。
【請求項１３】
第１面および前記第１面の反対側の第２面を有する第１導電型の半導体層の前記第１面に第２導電型不純物を選択的に注入することによって、前記半導体層の前記第１面に露出する第２ベース領域と、前記半導体層の前記第２ベース領域以外の領域からなる第１ベース領域とを形成する工程と、
前記半導体層を前記第２面から除去することによって、前記半導体層の前記第２面に前記第１ベース領域および前記第２ベース領域を露出させる工程と、
前記第２ベース領域から離れるように、前記第１ベース領域の前記第１面に第２導電型の第１表面領域を形成する工程と、
前記第１ベース領域から離れるように、前記第２ベース領域の前記第１面に第１導電型の第２表面領域を形成する工程と、
前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記境界と前記第１表面領域との間の前記第１ベース領域の部分、および前記境界と前記第２表面領域との間の前記第２ベース領域の部分に対向するゲート電極を形成する工程と、
前記第１表面領域に電気的に接続される第１電極を形成する工程と、
前記第２表面領域に電気的に接続される第２電極を形成する工程と、
前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記半導体層の前記第２面に第３電極を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、ならびに当該半導体装置を備える半導体パッケージに関する。
【背景技術】
【０００２】
特許文献１は、３つのｎ側パワー半導体素子と、３つのｐ側パワー半導体素子とを備え、かつ、３つのｎ側パワー半導体素子と３つのｐ側パワー半導体素子とが１組ずつ直列接続して３本のアーム回路が形成された三相インバータ回路を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５５７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようなインバータ回路では、上下の素子が同時にオンしないよう、通常、上下の素子のオン／オフが切り替わるタイミングに、上下の素子が両方ともオフになる休止期間（デッドタイム）が設けられる。
しかしながら、デッドタイムの長さを適切に調節することは難しく、デッドタイムが長すぎると電力損失を生じる場合がある。また、一方の素子がオンしている間、他方の素子がオフであるため、オフ耐圧を考慮して素子を設計する必要がある。たとえば、素子の基板を厚くすることでオフ耐圧を向上できるが、背反として、オン抵抗が高くなる。
【０００５】
本発明の目的は、デッドタイムの短くでき、オン抵抗を低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、第１面および前記第１面の反対側の第２面を有する半導体層と、前記半導体層に形成された第１導電型の第１ベース領域と、前記第１ベース領域に隣接して、前記半導体層に形成された第２導電型の第２ベース領域と、前記第２ベース領域から離れて、前記第１ベース領域に選択的に形成された第２導電型の第１表面領域と、前記第１ベース領域から離れて、前記第２ベース領域に選択的に形成された第１導電型の第２表面領域と、前記第１ベース領域と前記第２ベース領域との境界に跨り、前記境界と前記第１表面領域との間の前記第１ベース領域の部分、および前記境界と前記第２表面領域との間の前記第２ベース領域の部分に対向するゲート電極と、前記第１表面領域に電気的に接続された第１電極と、前記第２表面領域に電気的に接続された第２電極と、前記第１ベース領域および前記第２ベース領域に共通に電気的に接続された第３電極とを含む。
【０００７】
たとえば、第１導電型がｎ型であり、第２導電型がｐ型である場合を考える。この場合、本発明の各構成は、第１ベース領域→ｎ型ベース領域、第２ベース領域→ｐ型ベース領域、第１表面領域→ｐ型表面領域、第２表面領域→ｎ型表面領域と定義してもよい。これにより、半導体層には、ｎ型ベース領域、ｐ型ベース領域のゲート電極に対向する部分およびｎ型表面領域を含むｎチャネルトランジスタと、ｐ型ベース領域、ｎ型ベース領域のゲート電極に対向する部分およびｐ型表面領域を含むｐチャネルトランジスタとが形成されることとなる。
【０００８】
たとえば、第１電極をグランド電位、第２電極を高電位側、第３電極を低電位側として、第２電極および第３電極の間に電源を接続すると、ｎチャネルトランジスタにおいては、ｎ型表面領域とｐ型ベース領域との間のｐｎ接合部（寄生ダイオード）に逆バイアスが与えられる。一方、ｐチャネルトランジスタにおいては、ｐ型表面領域とｎ型ベース領域との間のｐｎ接合部（寄生ダイオード）に逆バイアスが与えられる。このとき、ゲート電極に対して、ｎチャネルトランジスタおよびｐチャネルトランジスタの閾値電圧よりも低い制御電圧（絶対値）が与えられていると、第１電極−第３電極間および第２電極−第３電極間にはいずれの電流経路も形成されない。
【０００９】
この状態から、たとえば、ゲート電極に対して、ｎチャネルトランジスタの閾値電圧以上の正電圧（Ｖｇ＞０）が与えられると、ｐ型ベース領域のゲート電極に対向する部分に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ型表面領域とｎ型ベース領域との間が導通する。すなわち、第２電極から、ｎ型表面領域、反転層、ｎ型ベース領域を順に通って、第３電極に至る電流経路が形成される。すなわち、半導体装置は、オン状態となる。
【００１０】
一方、たとえば、ゲート電極に対して、ｐチャネルトランジスタの閾値電圧以下の負電圧（Ｖｇ＜０）が与えられると、ｎ型ベース領域のゲート電極に対向する部分に正孔が引き寄せられて反転層（チャネル）が形成される。これにより、ｐ型表面領域とｐ型ベース領域との間が導通する。すなわち、第３電極から、ｐ型ベース領域、反転層、ｐ型表面領域を順に通って、第１電極に至る電流経路が形成される。すなわち、半導体装置は、オン状態となる。
【００１１】
このように、ゲート電極に与える電圧の極性を正負反転させるだけで、ｎチャネルトランジスタおよびｐチャネルトランジスタの切り替えを素早く行うことができるので、ｎチャネルトランジスタのオンとｐチャネルトランジスタのオンと間に生じるデッドタイムを短くすることができる。そのため、半導体層の第１面と第２面との間にオフ電圧がかかる時間を短くできるので、従来に比べて、低い耐圧設計の半導体装置を提供することができる。したがって、半導体層の厚さを薄くできるので、これにより、半導体装置のオン抵抗を低減することができる。
【００１２】
本発明の一実施形態に係る半導体装置では、前記第１表面領域は、前記第１ベース領域の前記第１面に選択的に形成されており、前記第１ベース領域は、前記第１ベース領域と前記第２ベース領域との境界と、前記ゲート電極と、前記第１表面領域とで囲まれる第１包囲領域を含み、前記第１包囲領域は、前記第１ベース領域の前記第１包囲領域以外の領域よりも高い不純物濃度を有していてもよい。
【００１３】
この構成によれば、トランジスタの反転層が形成される部分の不純物濃度を高くすることによって、反転層が形成されるまでに時間の猶予を設けることができる。これにより、ゲート電圧が正負の境界である０Ｖを跨ぐ際に、両方のトランジスタがオンすることを防止することができる。
また、第１表面領域と第２ベース領域との距離は、第１包囲領域を挟む部分で比較的短くなる。そのため、第１包囲領域の不純物濃度を高くしておくことで、第１表面領域（第２導電型）−第１ベース領域（第１導電型）−第２ベース領域（第２導電型）で構成される寄生バイポーラトランジスタに過電流が流れる現象（バイポーラアクション）が起きることを抑制することができる。
【００１４】
本発明の一実施形態に係る半導体装置では、前記第１包囲領域の不純物濃度は、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であり、前記第１ベース領域の前記第１包囲領域以外の領域の不純物濃度は、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３であってもよい。
本発明の一実施形態に係る半導体装置では、前記第２表面領域は、前記第２ベース領域の前記第１面に選択的に形成されており、前記第２ベース領域は、前記第１ベース領域と前記第２ベース領域との境界と、前記ゲート電極と、前記第２表面領域とで囲まれる第２包囲領域を含み、前記第２包囲領域は、前記第２ベース領域の前記第２包囲領域以外の領域よりも高い不純物濃度を有していてもよい。
【００１５】
この構成によれば、トランジスタの反転層が形成される部分の不純物濃度を高くすることによって、反転層が形成されるまでに時間の猶予を設けることができる。これにより、ゲート電圧が正負の境界である０Ｖを跨ぐ際に、両方のトランジスタがオンすることを防止することができる。
また、第２表面領域と第１ベース領域との距離は、第２包囲領域を挟む部分で比較的短くなる。そのため、第２包囲領域の不純物濃度を高くしておくことで、第２表面領域（第１導電型）−第２ベース領域（第２導電型）−第１ベース領域（第１導電型）で構成される寄生バイポーラトランジスタに過電流が流れる現象（バイポーラアクション）が起きることを抑制することができる。
【００１６】
本発明の一実施形態に係る半導体装置では、前記第２包囲領域の不純物濃度は、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であり、前記第２ベース領域の前記第２包囲領域以外の領域の不純物濃度は、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３であってもよい。
本発明の一実施形態に係る半導体装置では、前記第１ベース領域および前記第２ベース領域は、共に前記半導体層の前記第２面に露出するように形成され、前記第３電極は、前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記半導体層の前記第２面に形成されていてもよい。
【００１７】
本発明の一実施形態に係る半導体装置では、前記ゲート電極は、プレーナゲート構造のゲート電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極は、トレンチゲート構造のゲート電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置は、複数の前記第１表面領域および複数の前記第２表面領域が交互に配置されたストライプ構造を含んでいてもよい。
【００１８】
本発明の一実施形態に係る半導体装置では、前記第１電極は、前記複数の前記第１表面領域に交差する方向に延びる第１ベース部と、前記第１ベース部から各前記第１表面領域に沿って延び、各前記第１表面領域に接続された第１延出部とを含み、前記第２電極は、前記複数の前記第２表面領域に交差する方向に延びる第２ベース部と、前記第２ベース部から各前記第２表面領域に沿って延び、各前記第２表面領域に接続された第２延出部とを含み、前記第１電極および前記第２電極は、互いに櫛歯状に噛み合っていてもよい。
【００１９】
本発明の一実施形態に係る半導体装置では、前記半導体層は、３μｍ〜５０μｍの厚さを有していてもよい。
本発明の一実施形態に係る半導体パッケージは、前記半導体装置と、前記第１電極に電気的に接続された第１端子と、前記第２電極に電気的に接続された第２端子と、前記第３電極に電気的に接続された第３端子と、前記第ゲート電極に電気的に接続された第４端子と、前記半導体装置および前記第１〜第４端子を封止する樹脂パッケージとを含む。
【００２０】
この構成によれば、前記半導体装置を備えているので、たとえば、インバータ回路において、ハイサイドスイッチおよびローサイドスイッチを交互にオン／オフできる素子を１パッケージで実現することができる。
本発明の一実施形態に係る半導体装置の製造方法は、第１面および前記第１面の反対側の第２面を有する第１導電型の半導体層の前記第１面に第２導電型不純物を選択的に注入することによって、前記半導体層の前記第１面に露出する第２ベース領域と、前記半導体層の前記第２ベース領域以外の領域からなる第１ベース領域とを形成する工程と、前記半導体層を前記第２面から除去することによって、前記半導体層の前記第２面に前記第１ベース領域および前記第２ベース領域を露出させる工程と、前記第２ベース領域から離れるように、前記第１ベース領域の前記第１面に第２導電型の第１表面領域を形成する工程と、前記第１ベース領域から離れるように、前記第２ベース領域の前記第１面に第１導電型の第２表面領域を形成する工程と、前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記境界と前記第１表面領域との間の前記第１ベース領域の部分、および前記境界と前記第２表面領域との間の前記第２ベース領域の部分に対向するゲート電極を形成する工程と、前記第１表面領域に電気的に接続される第１電極を形成する工程と、前記第２表面領域に電気的に接続される第２電極を形成する工程と、前記第１ベース領域と前記第２ベース領域との境界に跨るように、前記半導体層の前記第２面に第３電極を形成する工程とを含む。
【００２１】
この方法によって、前記半導体装置を製造することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の一実施形態に係る半導体パッケージの模式的な全体図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図３Ａ】図３Ａは、図２の半導体装置の製造工程の一部を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図４】図４Ａおよび図４Ｂは、図２の半導体装置の動作モードを説明するための図である。
【図５】図５Ａおよび図５Ｂは、図２の半導体装置の動作モードを説明するための図である。
【図６】図６は、図２の半導体装置の電流の流れを示すシミュレーション結果である。
【図７】図７は、図２の半導体装置の電流の流れを示すシミュレーション結果である。
【図８】図８は、図２の半導体装置の電流の流れを示すシミュレーション結果である。
【図９】図９は、ダブルパルス試験で採用したハーフブリッジ回路を示す図である。
【図１０】図１０は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１１Ａ】図１１Ａは、図１０の半導体装置の製造工程の一部を示す図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの次の工程を示す図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂの次の工程を示す図である。
【図１１Ｄ】図１１Ｄは、図１１Ｃの次の工程を示す図である。
【図１１Ｅ】図１１Ｅは、図１１Ｄの次の工程を示す図である。
【図１１Ｆ】図１１Ｆは、図１１Ｅの次の工程を示す図である。
【図１１Ｇ】図１１Ｇは、図１１Ｆの次の工程を示す図である。
【図１１Ｈ】図１１Ｈは、図１１Ｇの次の工程を示す図である。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体パッケージ１の模式的な全体図である。なお、図１では、半導体パッケージ１の内部を透視して示している。
半導体パッケージ１は、端子フレーム２と、半導体装置３（半導体チップ）と、樹脂パッケージ４とを含む。
【００２４】
端子フレーム２は、金属製の板状に形成されている。端子フレーム２は、四角形状を有し、半導体装置３を支持するベース部５と、当該ベース部５と一体的に形成された第３端子６と、ベース部５に対して離間して形成された第１端子７、第２端子８および第４端子９とを含む。
第１端子７、第２端子８および第４端子９は、それぞれ一端および他端を有する平面視直線状に形成され、第１端子７、第２端子８、第３端子６および第４端子９の順に互いに平行に並べて配置されている。これらの端子６〜９のうち、ベース部５と一体的な第３端子６の一端のみが、ベース部５に接続されている。残りの端子７〜９のうち、第４端子９は、その一端が、第３端子６の接続位置と隣り合うベース部５の一の角部に対向するように配置されている。第１端子７は、ベース部５の他の角部に対向するように配置されている。第２端子８は、第１端子７と第３端子６との間に配置されている。
【００２５】
半導体装置３は、第１電極膜１０と、第２電極膜１１と、ゲート電極膜１２とを含む。第１電極膜１０、第２電極膜１１およびゲート電極膜１２は、アルミニウムその他の金属からなる。
第１電極膜１０および第２電極膜１１は、それぞれ、互いに平行に延びる直線状の第１ベース部１３および第２ベース部１４を含む。第１ベース部１３からは、直線状の複数の第１延出部１５が、第２ベース部１４へ向かって、互いに平行に延びている。第２ベース部１４からは、直線状の複数の第２延出部１６が、第１ベース部１３へ向かって、隣り合う第１延出部１５の各間の領域に延びている。第１延出部１５および第２延出部１６は、互いに並列に交互に配列され、これにより、第１電極膜１０および第２電極膜１１は、互いに櫛歯状に噛み合っている。
【００２６】
ゲート電極膜１２は、ゲートパッド１７と、ゲートフィンガー１８とを含む。
ゲートパッド１７は、四角形状に形成され、半導体装置３の一つの側面の近傍に配置されている。ゲートフィンガー１８は、第１電極膜１０および第２電極膜１１を取り囲むように、ゲートパッド１７から半導体装置３の側面に沿って四角環状に形成されている。
第１電極膜１０の第１ベース部１３と第１端子７とは、第１ワイヤ１９によって電気的に接続されている。第２電極膜１１の第２ベース部１４と第２端子８とは、第２ワイヤ２０によって電気的に接続されている。ゲート電極膜１２のゲートパッド１７と第４端子９とは、第４ワイヤ２１によって電気的に接続されている。第１ワイヤ１９、第２ワイヤ２０および第４ワイヤ２１は、たとえば、Ａｕワイヤ、Ｃｕワイヤ等の公知のボンディングワイヤで構成されていてもよい。また、第１ワイヤ１９、第２ワイヤ２０および第４ワイヤ２１は、それぞれ、１本だけであってもよいし、複数本であってもよい。
【００２７】
なお、図１では示していないが、後述する第３電極４３は、半田等の接合材によって、ベース部５（第３端子６）に電気的に接続されている。
樹脂パッケージ４は、半導体パッケージ１の外形をなし、略直方体状に形成されている。樹脂パッケージ４は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、半導体装置３とともに端子フレーム２のベース部５、第１ワイヤ１９、第２ワイヤ２０および第４ワイヤ２１を覆い、４本の端子（第１端子７、第２端子８、第３端子６および第４端子９）を露出させるように、半導体装置３を封止している。
【００２８】
図２は、本発明の一実施形態に係る半導体装置３の模式的な断面図である。
半導体装置３は、第１面２２および第１面２２の反対側の第２面２３を有する半導体層２４を含む。半導体層２４は、たとえば、Ｓｉ基板からなっていてもよいし、ＳｉＣ基板、ＧａＮ基板等の他の半導体基板からなっていてもよい。また、半導体層２４の第１面２２および第２面２３は、それぞれ、半導体装置３の端子フレーム２への実装状態から（図１参照）、半導体層２４の表面および裏面と称してもよい。また、半導体層２４の厚さは、たとえば、３μｍ〜５０μｍであってもよい。
【００２９】
半導体層２４には、本発明の第１ベース領域の一例としてのｎ−型ベース領域２５と、本発明の第２ベース領域の一例としてのｐ−型ベース領域２６とが形成されている。ｎ−型ベース領域２５およびｐ−型ベース領域２６は、半導体層２４の第１面２２から第２面２３に至るように形成されており、第１面２２および第２面２３の両方において露出している。また、ｎ−型ベース領域２５およびｐ−型ベース領域２６は、互いに接するように隣接して配置されている。この実施形態では、複数のｎ−型ベース領域２５および複数のｐ−型ベース領域２６が、交互に隣接されて配列されることによって、ストライプ構造を形成している。
【００３０】
なお、ｎ−型ベース領域２５に含まれるｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｐ−型ベース領域２６に含まれるｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。以下に示す、ｎ型およびｐ型の半導体層（半導体領域）に含まれる不純物についても、同様のものを適用できる。
【００３１】
各ｎ−型ベース領域２５の表面部（第１面２２）には、本発明の第１表面領域の一例としてのｐ＋型表面領域２７が形成されている。ｐ＋型表面領域２７は、ｎ−型ベース領域２５とｐ−型ベース領域２６との境界２９（ストライプの両側の境界）から所定距離だけ内側に位置するようにｎ−型ベース領域２５内に形成されている。これにより、ｎ−型ベース領域２５およびｐ＋型表面領域２７を含む半導体層２４の表面部において、ｐ＋型表面領域２７とｐ−型ベース領域２６との間には、ｎ−型ベース領域２５の表面部が介在し、この介在している表面部が第１チャネル領域３０を提供する。したがって、ｎ−型ベース領域２５には、ｎ−型の第１チャネル領域３０にｐ型の反転層が形成されることにより動作するｐチャネルトランジスタ３２が形成されている。
【００３２】
一方、各ｐ−型ベース領域２６の表面部（第１面２２）には、本発明の第２表面領域の一例としてのｎ＋型表面領域２８が形成されている。ｎ＋型表面領域２８は、ｎ−型ベース領域２５とｐ−型ベース領域２６との境界２９（ストライプの両側の境界）から所定距離だけ内側に位置するようにｐ−型ベース領域２６内に形成されている。これにより、ｐ−型ベース領域２６およびｎ＋型表面領域２８を含む半導体層２４の表面部において、ｎ＋型表面領域２８とｎ−型ベース領域２５との間には、ｐ−型ベース領域２６の表面部が介在し、この介在している表面部が第２チャネル領域３１を提供する。したがって、ｐ−型ベース領域２６には、ｐ−型の第２チャネル領域３１にｎ型の反転層が形成されることにより動作するｎチャネルトランジスタ３３が形成されている。
【００３３】
この実施形態では、複数のｐ＋型表面領域２７およびｎ＋型表面領域２８は、それぞれ、第１電極膜１０の第１延出部１５および第２電極膜１１の第２延出部１６の直下に配置され、全体として、互いに交互に配列されたストライプ構造を形成している。第１チャネル領域３０および第２チャネル領域３１は、ｐ＋型表面領域２７およびｎ＋型表面領域２８の形状に応じて、ストライプ構造を形成している。
【００３４】
また、この実施形態では、ｐ＋型表面領域２７およびｎ＋型表面領域２８は、互いに同じ深さであってもよいし、異なる深さであってもよい。ｐ＋型表面領域２７の深さは、たとえば、１μｍ〜５μｍであり、ｎ＋型表面領域２８の深さは、たとえば、１μｍ〜５μｍである。
半導体層２４の第１面２２には、ゲート絶縁膜３４が形成されている。ゲート絶縁膜３４は、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３３との間に跨って、少なくとも第１チャネル領域３０におけるｎ−型ベース領域２５および第２チャネル領域３１におけるｐ−型ベース領域２６の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜３４は、ｐ＋型表面領域２７の一部、第１チャネル領域３０、第２チャネル領域３１およびｎ＋型表面領域２８の一部の表面を覆うように形成されている。つまり、ゲート絶縁膜３４は、互いに隣接してｐｎ接合を形成している第１チャネル領域３０および第２チャネル領域３１に共通のゲート絶縁膜として形成されている。
【００３５】
ゲート絶縁膜３４は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。また、ゲート絶縁膜３４の厚さは、たとえば、１００Å〜１００００Åであってもよい。
ゲート絶縁膜３４上には、ゲート電極３５が形成されている。ゲート電極３５は、ゲート絶縁膜３４を介して第１チャネル領域３０および第２チャネル領域３１に対向するように形成されている。ゲート電極３５は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
【００３６】
ゲート電極３５は、ゲート絶縁膜３４とほぼ同じパターンに形成されており、ゲート絶縁膜３４の表面を覆っている。より具体的には、ｐ＋型表面領域２７の一部、第１チャネル領域３０、第２チャネル領域３１およびｎ＋型表面領域２８の一部の表面の上方に配置されている。つまり、ゲート電極３５は、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３３を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
【００３７】
半導体層２４の不純物濃度に関して、ｐ＋型表面領域２７の不純物濃度は、ｐ−型ベース領域２６の不純物濃度よりも高く、たとえば、１．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３であってもよい。また、ｎ＋型表面領域２８の不純物濃度は、ｎ−型ベース領域２５の不純物濃度よりも高く、たとえば、１．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３であってもよい。
【００３８】
また、ｎ−型ベース領域２５は、互いに不純物濃度が異なる領域を有していてもよい。この実施形態では、ｎ−型ベース領域２５とｐ−型ベース領域２６との境界２９とゲート電極３５と、ｐ＋型表面領域２７とで区画されたｎ型包囲領域３６を含み、相対的に高い不純物濃度を有していてもよい。この実施形態では、図２の破線４４で示すｐ＋型表面領域２７の底部の深さ位置に対して半導体層２４の第１面２２側の領域（つまり、ｐ＋型表面領域２７の底部よりも浅い領域）が、ｎ型包囲領域３６である。一方、ｎ型包囲領域３６以外の、ｐ＋型表面領域２７の底部よりも深い領域は、ｎ−型領域３７であってもよい。
【００３９】
たとえば、ｎ−型領域３７の不純物濃度は、ｎ−型ベース領域２５の不純物濃度が維持された濃度であり、たとえば、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３である。一方、ｎ型包囲領域３６の不純物濃度は、ｎ−型領域３７の不純物濃度よりも高く、たとえば、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であってもよい。
ｐ−型ベース領域２６は、互いに不純物濃度が異なる領域を有していてもよい。この実施形態では、ｐ−型ベース領域２６とｎ−型ベース領域２５との境界２９とゲート電極３５と、ｎ＋型表面領域２８とで区画されたｐ型包囲領域３８を含み、相対的に高い不純物濃度を有していてもよい。この実施形態では、図２の破線４５で示すｎ＋型表面領域２８の底部の深さ位置に対して半導体層２４の第１面２２側の領域（つまり、ｎ＋型表面領域２８の底部よりも浅い領域）が、ｐ型包囲領域３８である。一方、ｐ型包囲領域３８以外の、ｎ＋型表面領域２８の底部よりも深い領域は、ｐ−型領域３９であってもよい。
【００４０】
たとえば、ｐ−型領域３９の不純物濃度は、ｐ−型ベース領域２６の不純物濃度が維持された濃度であり、たとえば、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３である。一方、ｐ型包囲領域３８の不純物濃度は、ｐ−型領域３９の不純物濃度よりも高く、たとえば、１．０×１０１４ｃｍ−３〜１．０×１０１６ｃｍ−３であってもよい。
半導体層２４上には、ゲート電極３５を覆うように、層間絶縁膜４０が形成されている。層間絶縁膜４０は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなる。
【００４１】
層間絶縁膜４０には、ｐチャネルトランジスタ３２のｐ＋型表面領域２７を露出させるコンタクト孔４１、およびｎチャネルトランジスタ３３のｎ＋型表面領域２８を露出させるコンタクト孔４２が形成されている。コンタクト孔４１，４２は、層間絶縁膜４０およびゲート絶縁膜３４を貫通して形成されている。
第１電極膜１０は、層間絶縁膜４０の表面を選択的に覆い、かつコンタクト孔４１に埋め込まれるように形成されている。この実施形態では、第１電極膜１０の第１延出部１５がｐ＋型表面領域２７に沿って形成され、コンタクト孔４１内でｐ＋型表面領域２７にオーミック接続されている。
【００４２】
第２電極膜１１は、層間絶縁膜４０の表面を選択的に覆い、かつコンタクト孔４２に埋め込まれるように形成されている。この実施形態では、第２電極膜１１の第２延出部１６がｎ＋型表面領域２８に沿って形成され、コンタクト孔４２内でｎ＋型表面領域２８にオーミック接続されている。
また、図示はしないが、ゲート電極膜１２は、たとえば、ゲート電極３５のストライプの両端部において、ゲートフィンガー１８によってオーミック接続されていてもよい。
【００４３】
半導体層２４の第２面２３には、第３電極４３が形成されている。第３電極４３は、アルミニウムその他の金属からなる。第３電極４３は、境界２９に跨るように半導体層２４の第２面２３に接している。これにより、第３電極４３は、複数のｎ−型ベース領域２５および複数のｐ−型ベース領域２６に並列にオーミック接続されており、複数のｐチャネルトランジスタ３２および複数のｎチャネルトランジスタ３３の両方に電流が流れるように構成されている。
【００４４】
次に、半導体装置３の製造方法について説明する。
図３Ａ〜図３Ｇは、半導体装置３の製造工程を工程順に示す図である。
半導体装置３を製造するには、たとえば、図３Ａを参照して、ｎ−型の半導体層２４のｎチャネルトランジスタ３３の形成領域の第１面２２にｐ型不純物が選択的に注入される。その後、アニール処理（１０００℃〜１２００℃）を行うことによって、ｐ−型ベース領域２６が形成される。ｎ−型の半導体層２４のｐ−型ベース領域２６以外の領域は、ｎ−型ベース領域２５として形成される。この状態では、ｐ−型ベース領域２６は、半導体層２４の表面部に選択的に形成されており、ｐ−型ベース領域２６と半導体層２４の第２面２３との間には、ｎ−型ベース領域２５が広がっている。つまり、半導体層２４の第２面２３は、全体がｎ−型ベース領域２５で構成されている。
【００４５】
次に、図３Ｂを参照して、半導体層２４を第２面２３から除去（たとえば、研削、研磨等）することによって薄化させる。この薄化は、半導体層２４の第２面２３にｐ−型ベース領域２６が露出するまで行われる。これにより、ｐ−型ベース領域２６に対して半導体層２４の第２面２３側のｎ−型ベース領域２５が除去され、半導体層２４には、ストライプ状のｎ−型ベース領域２５およびｐ−型ベース領域２６が形成される。
【００４６】
次に、図３Ｃを参照して、ｐチャネルトランジスタ３２の形成領域の第１面２２に、ｐ型不純物が選択的に注入される。また、ｎチャネルトランジスタ３３の形成領域の第１面２２に、ｎ型不純物が選択的に注入される。その後、アニール処理（１０００℃〜１２００℃）を行うことによって、ｐ＋型表面領域２７およびｎ＋型表面領域２８が形成される。この後、必要に応じて、ｎ−型ベース領域２５およびｐ−型ベース領域２６に、それぞれ、ｎ型不純物およびｐ型不純物をさらに注入することによって、ｎ型包囲領域３６およびｐ型包囲領域３８を形成してもよい。
【００４７】
次に、図３Ｄを参照して、半導体層２４上に、ゲート絶縁膜３４が形成される。ゲート絶縁膜３４は、半導体結晶表面の熱酸化によって形成されてもよい。
次に、図３Ｅを参照して、半導体層２４上に、不純物を添加しながらゲート電極３５の材料（この実施形態では、ポリシリコン）を堆積し、その後、堆積したポリシリコン層をパターニングする。これにより、ゲート電極３５が形成される。
【００４８】
次に、図３Ｆを参照して、ゲート電極３５を覆うように、層間絶縁膜４０が形成され、この層間絶縁膜４０に、フォトリソグラフィによって、コンタクト孔４１，４２が形成される。
次に、図３Ｇを参照して、層間絶縁膜４０上に、表面メタルとして、第１電極膜１０、第２電極膜１１およびゲート電極膜１２（図示せず）が形成される。この後、半導体層２４の第２面２３に第３電極４３が形成されることによって、前述の半導体装置３を得ることができる。
【００４９】
図４Ａおよび図４Ｂ、ならびに図５Ａおよび図５Ｂは、図２の半導体装置の動作モードを説明するための図である。図４Ａおよび図４Ｂが、ゲート電極３５に正電圧を与えたときの動作を示し、図５Ａおよび図５Ｂが、ゲート電極３５ｂに負電圧を与えたときの動作を示す。
たとえば、第１電極膜１０をグランド電位、第２電極膜１１を高電位側、第３電極４３を低電位側として、第２電極膜１１および第３電極４３の間に電源を接続すると、ｎチャネルトランジスタ３３においては、ｎ＋型表面領域２８とｐ−型ベース領域２６との間のｐｎ接合部（寄生ダイオード）に逆バイアスが与えられる。一方、ｐチャネルトランジスタ３２においては、ｐ＋型表面領域２７とｎ−型ベース領域２５との間のｐｎ接合部（寄生ダイオード）に逆バイアスが与えられる。このとき、ゲート電極３５に対して、ｎチャネルトランジスタ３３およびｐチャネルトランジスタ３２の閾値電圧よりも低い制御電圧（絶対値）が与えられていると、第１電極膜１０−第３電極４３間および第２電極膜１１−第３電極４３間にはいずれの電流経路も形成されない。
【００５０】
この状態から、たとえば、ゲート電極３５に対して、ｎチャネルトランジスタ３３の閾値電圧以上の正電圧（Ｖｇ＞０）が与えられると、図４Ａおよび図４Ｂを参照して、第２チャネル領域３１に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型表面領域２８とｎ−型ベース領域２５との間が導通する。すなわち、第２電極膜１１から、ｎ＋型表面領域２８、反転層（第２チャネル領域３１）、ｎ−型ベース領域２５を順に通って、第３電極４３に至る電流経路が形成される。すなわち、半導体装置３は、オン状態となる。
【００５１】
一方、たとえば、ゲート電極３５に対して、ｐチャネルトランジスタ３２の閾値電圧以下の負電圧（Ｖｇ＜０）が与えられると、第１チャネル領域３０に正孔が引き寄せられて反転層（チャネル）が形成される。これにより、ｐ＋型表面領域２７とｐ−型ベース領域２６との間が導通する。すなわち、第３電極４３から、ｐ−型ベース領域２６、反転層（第１チャネル領域３０９、ｐ＋型表面領域２７を順に通って、第１電極膜１０に至る電流経路が形成される。すなわち、半導体装置３は、オン状態となる。
【００５２】
このように、ゲート電極３５に与える電圧の極性を正負反転させるだけで、ｎチャネルトランジスタ３３およびｐチャネルトランジスタ３２の切り替えを素早く行うことができるので、ｎチャネルトランジスタ３３のオンとｐチャネルトランジスタ３２のオンと間に生じるデッドタイムを短くすることができる。そのため、半導体層２４の第１面２２と第２面２３との間にオフ電圧がかかる時間を短くできるので、従来に比べて、低い耐圧設計の半導体装置を提供することができる。したがって、半導体層２４の厚さを薄くできるので、これにより、半導体装置３のオン抵抗を低減することができる。
【００５３】
そして、このような半導体装置３を備える半導体パッケージ１では、たとえば、インバータ回路において、ハイサイドスイッチおよびローサイドスイッチを交互にオン／オフできる素子を４端子１パッケージで実現することができる。
また、この半導体装置３によれば、ｎ型包囲領域３６およびｐ型包囲領域３８の不純物濃度が、それぞれ、ｎ−型ベース領域２５およびｐ−型ベース領域２６において、選択的に高くなっている。これにより、第１チャネル領域３０および第２チャネル領域３１の不純物濃度が高くなっている。これにより、第１チャネル領域３０および第２チャネル領域３１に反転層が形成されるまでに時間の猶予を設けることができる。したがって、ゲート電圧が正負の境界である０Ｖを跨ぐ際に、両方のｐチャネルトランジスタ３２およびｎチャネルトランジスタ３３がオンすることを防止することができる。
【００５４】
また、第１表面領域と第２ベース領域との距離は、第１包囲領域を挟む部分で比較的短くなる。そのため、第１包囲領域の不純物濃度を高くしておくことで、第１表面領域（第２導電型）−第１ベース領域（第１導電型）−第２ベース領域（第２導電型）で構成される寄生バイポーラトランジスタに過電流が流れる現象（バイポーラアクション）が起きることを抑制することができる。
【００５５】
また、ｎ＋型表面領域２８とｎ−型ベース領域２５との距離は、ｐ型包囲領域３８を挟む部分で比較的短くなり、ｐ＋型表面領域２７とｐ−型ベース領域２６との距離は、ｎ型包囲領域３６を挟む部分で比較的短くなる。そのため、ｎ型包囲領域３６およびｐ型包囲領域３８の不純物濃度を高くしておくことで、ｎ＋型表面領域２８−ｐ−型ベース領域２６−ｎ−型ベース領域２５で構成される寄生バイポーラトランジスタ（ｎｐｎトランジスタ）およびｐ＋型表面領域２７−ｎ−型ベース領域２５−ｐ−型ベース領域２６で構成される寄生バイポーラトランジスタ（ｐｎｐトランジスタ）に過電流が流れる現象（バイポーラアクション）が起きることを抑制することができる。
【００５６】
次に、ゲート電圧の大きさによって半導体装置３の電流の流れがどのように変わるかをシミュレーションに示す。
図６〜図８は、図２の半導体装置３の電流の流れを示すシミュレーション結果である。図６がゲート電圧と第３電極４３に流れる電流との関係を示し、図７がゲート電圧と第２電極膜１１に流れる電流との関係を示し、図８がゲート電圧と第１電極膜１０に流れる電流との関係を示す。
【００５７】
シミュレーションでは、第１電極膜１０をグランド電位（０Ｖ）、第２電極膜１１を２Ｖ、第３電極４３を１Ｖで固定し、正負のゲート電圧を与えた。
まず、図６から明らかなように、ゲート電圧が負の値では（Ｖｇ＜０）、図５Ａおよび図５Ｂで示したように、第３電極４３からｐチャネルトランジスタ３２へ流入する方向（正の方向）に電流が流れていた。一方、ゲート電圧が正の値では（Ｖｇ＞０）、図４Ａおよび図４Ｂで示したように、ｎチャネルトランジスタ３３から第３電極４３へ流出する方向（負の方向）に電流が流れていた。これにより、一つの半導体装置３において、ゲート電圧の正負の反転によって電流の正負の切り替えを行うことができることが証明された。
【００５８】
また、図７を参照して、ゲート電圧が正の値（Ｖｇ＞０）のときに第３電極４３に流れていた電流は、第２電極膜１１から流れてきたものであり、図８を参照して、ゲート電圧が負の値（Ｖｇ＜０）のときに第３電極４３に流れていた電流は、第１電極膜１０へ向かったものであることが証明された。これにより、ゲート電圧の正負が切り替わるタイミングにおいて、ｐチャネルトランジスタ３２およびｎチャネルトランジスタ３３の両方が同時にオンされていないことが確認できた。
【００５９】
次に、半導体装置３のスイッチング波形を、ダブルパルス試験によって確認した。より具体的には、図９に示すハーフブリッジ回路を構成して行った。試験では、直流電源４６として、１００Ｖ、２Ａの直流電源を使用し、空芯インダクタ４７として、Ｌ＝１ｍＨのものを使用した。そして、パルス電源４８から、３０Ｖの電圧を、パルス幅５μｓ、パルス−パルス間時間５μｓで出力して、ｐチャネルトランジスタ３２およびｎチャネルトランジスタ３３のゲートに電圧を供給して試験を行った。その結果、直流電流が交流電流に変換されていることを確認できた。
【００６０】
図１０は、本発明の他の実施形態に係る半導体装置５１の模式的な断面図である。図１０において、前述の図２との間で互いに対応する要素には同一の参照符号を付し、その説明を省略する。
半導体装置５１では、半導体層２４にゲートトレンチ５２が形成されている。ゲートトレンチ５２は、ｎ−型ベース領域２５とｐ−型ベース領域２６との境界２９に跨るように、半導体層２４の第１面２２から第２面２３に向かって、半導体層２４の厚さ方向途中部まで形成されている。境界２９は、ゲートトレンチ５２の底部から半導体層２４の第２面２３まで延びている。
【００６１】
これにより、ゲートトレンチ５２の互いに対向する側面５３の一方側には、半導体層２４の第１面２２から順に、ｐ＋型表面領域２７およびｎ−型ベース領域２５が露出している。一方、ゲートトレンチ５２の互いに対向する側面５３の他方側には、半導体層２４の第１面２２から順に、ｎ＋型表面領域２８およびｐ−型ベース領域２５が露出している。つまり、ｐ＋型表面領域２７およびｎ＋型表面領域２８がゲートトレンチ５２を隔てて対向しており、その下方で、ｎ−型ベース領域２５およびｐ−型ベース領域２６がゲートトレンチ５２を隔てて対向している。ｐ＋型表面領域２７およびｎ＋型表面領域２８は、半導体層２４の第１面２２に露出しており、ｎ−型ベース領域２５およびｐ−型ベース領域２６は、ゲートトレンチ５２の底部を形成する。
【００６２】
この半導体装置５１では、ｎ−型ベース領域２５において、ｐ＋型表面領域２７とｎ−型ベース領域２５との境界５４から、ゲートトレンチ５２の側面５３に沿ってゲートトレンチ５２の底部にある境界２９までの領域が、第１チャネル領域３０を定義している。この第１チャネル領域３０を含むゲートトレンチ５２の内面に沿う領域は、前述のｎ型包囲領域３６と同様に、選択的に高い不純物濃度を有する領域であってもよい。
【００６３】
また、ｐ−型ベース領域２６において、ｎ＋型表面領域２８とｐ−型ベース領域２６との境界５５から、ゲートトレンチ５２の側面５３に沿ってゲートトレンチ５２の底部にある境界２９までの領域が、第２チャネル領域３１を定義している。この第２チャネル領域３１を含むゲートトレンチ５２の内面に沿う領域は、前述のｐ型包囲領域３８と同様に、選択的に高い不純物濃度を有する領域であってもよい。
【００６４】
ゲートトレンチ５２には、ゲート絶縁膜５６を介して、ゲート電極５７が埋め込まれている。ゲート電極５７は、ゲートトレンチ５２に露出するｐ＋型表面領域２７、第１チャネル領域３０、第２チャネル領域３１およびｎ＋型表面領域２８に対向している。つまり、ゲート電極５７は、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３３を共通に制御するように形成されている。これにより、トレンチゲート構造が構成されている。
【００６５】
この半導体装置５１においても、ゲート電極５７に与える電圧の極性を正負反転させるだけで、ｎチャネルトランジスタ３３およびｐチャネルトランジスタ３２の切り替えを素早く行うことができるので、ｎチャネルトランジスタ３３のオンとｐチャネルトランジスタ３２のオンと間に生じるデッドタイムを短くすることができる。そのため、半導体層２４の第１面２２と第２面２３との間にオフ電圧がかかる時間を短くできるので、従来に比べて、低い耐圧設計の半導体装置を提供することができる。したがって、半導体層２４の厚さを薄くできるので、これにより、半導体装置５１のオン抵抗を低減することができる。さらに、ゲート構造がトレンチゲート構造であるため、素子の微細化を図ることもできる。
【００６６】
次に、半導体装置５１の製造方法について説明する。
図１１Ａ〜図１１Ｈは、半導体装置５１の製造工程を工程順に示す図である。
半導体装置５１を製造するには、たとえば、図１１Ａを参照して、ｎ−型の半導体層２４のｎチャネルトランジスタ３３の形成領域の第１面２２にｐ型不純物が選択的に注入される。その後、アニール処理（１０００℃〜１２００℃）を行うことによって、ｐ−型ベース領域２６が形成される。ｎ−型の半導体層２４のｐ−型ベース領域２６以外の領域は、ｎ−型ベース領域２５として形成される。この状態では、ｐ−型ベース領域２６は、半導体層２４の表面部に選択的に形成されており、ｐ−型ベース領域２６と半導体層２４の第２面２３との間には、ｎ−型ベース領域２５が広がっている。つまり、半導体層２４の第２面２３は、全体がｎ−型ベース領域２５で構成されている。
【００６７】
次に、図１１Ｂを参照して、半導体層２４を第２面２３から除去（たとえば、研削、研磨等）することによって薄化させる。この薄化は、半導体層２４の第２面２３にｐ−型ベース領域２６が露出するまで行われる。これにより、ｐ−型ベース領域２６に対して半導体層２４の第２面２３側のｎ−型ベース領域２５が除去され、半導体層２４には、ストライプ状のｎ−型ベース領域２５およびｐ−型ベース領域２６が形成される。
【００６８】
次に、図１１Ｃに示すように、半導体層２４が第１面２２から選択的に除去されることによって、ゲートトレンチ５２が形成される。除去方法は、たとえば、ドライエッチングであってもよい。なお、ｎ−型ベース領域２５およびｐ−型ベース領域２６のゲートトレンチ５２の内面に沿う領域の不純物濃度を選択的に高くする場合には、ゲートトレンチ５２の形成後、当該領域に、それぞれ、ｎ型不純物およびｐ型不純物をさらに注入すればよい。
【００６９】
次に、図１１Ｄを参照して、ゲートトレンチ５２の内面に、ゲート絶縁膜５６が形成される。ゲート絶縁膜５６は、半導体結晶表面の熱酸化によって形成されてもよい。
次に、図１１Ｅを参照して、半導体層２４上に、不純物を添加しながらゲート電極５７の材料（この実施形態では、ポリシリコン）を堆積し、その後、堆積したポリシリコン層をエッチバックする。これにより、ゲートトレンチ５２にゲート電極５７が埋め込まれる。
【００７０】
次に、図１１Ｆを参照して、ｐチャネルトランジスタ３２の形成領域の第１面２２に、ｐ型不純物が選択的に注入される。また、ｎチャネルトランジスタ３３の形成領域の第１面２２に、ｎ型不純物が選択的に注入される。その後、アニール処理（１０００℃〜１２００℃）を行うことによって、ｐ＋型表面領域２７およびｎ＋型表面領域２８が形成される。
【００７１】
次に、図１１Ｇを参照して、ゲート電極５７を覆うように、層間絶縁膜４０が形成され、この層間絶縁膜４０に、フォトリソグラフィによって、コンタクト孔４１，４２が形成される。
次に、図１１Ｈを参照して、層間絶縁膜４０上に、表面メタルとして、第１電極膜１０、第２電極膜１１およびゲート電極膜１２（図示せず）が形成される。この後、半導体層２４の第２面２３に第３電極４３が形成されることによって、前述の半導体装置５１を得ることができる。
【００７２】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置３，５１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置３，５１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７３】
１  半導体パッケージ
３  半導体装置
４  樹脂パッケージ
６  第３端子
７  第１端子
８  第２端子
９  第４端子
１０  第１電極膜
１１  第２電極膜
１２  ゲート電極膜
１３  第１ベース部
１４  第２ベース部
１５  第１延出部
１６  第２延出部
２２  第１面
２３  第２面
２４  半導体層
２５  ｎ−型ベース領域
２６  ｐ−型ベース領域
２７  ｐ＋型表面領域
２８  ｎ＋型表面領域
２９  境界
３０  第１チャネル領域
３１  第２チャネル領域
３２  ｐチャネルトランジスタ
３３  ｎチャネルトランジスタ
３４  ゲート絶縁膜
３５  ゲート電極
３６  ｎ型包囲領域
３７  ｎ−型領域
３８  ｐ型包囲領域
３９  ｐ−型領域
４３  第３電極
５１  半導体装置
５２  ゲートトレンチ
５６  ゲート絶縁膜
５７  ゲート電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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