(57)【要約】【課題】半導体膜及び透明電極膜のうち一方の膜に行ったエッチング処理やアニール処理が他方の膜に悪影響を与える事態を抑制する。【解決手段】ゲート電極３４を覆うゲート絶縁膜３８上に透明電極膜からなる画素電極３３を形成する画素電極形成工程と、画素電極形成工程の後に行われ、ゲート絶縁膜３８上に、一部が画素電極３３を覆う形で半導体膜４２を形成する半導体膜形成工程と、半導体膜形成工程の後に行われ、半導体膜４２に対してアニール処理を行うアニール処理工程と、アニール処理工程の後に行われ、半導体膜４２をエッチングすることで、ゲート電極３４と重畳するチャネル部３７を画素電極３３と同じ層に形成するエッチング工程と、を備えることに特徴を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
ゲート電極を覆うゲート絶縁膜上に透明電極膜からなる画素電極を形成する画素電極形成工程と、
前記画素電極形成工程の後に行われ、前記ゲート絶縁膜上に、一部が前記画素電極を覆う形で半導体膜を形成する半導体膜形成工程と、
前記半導体膜形成工程の後に行われ、前記半導体膜に対してアニール処理を行うアニール処理工程と、
前記アニール処理工程の後に行われ、前記半導体膜をエッチングすることで、前記ゲート電極と重畳するチャネル部を前記画素電極と同じ層に形成するエッチング工程と、を備える表示パネル用基板の製造方法。
【請求項２】
前記透明電極膜は、ＩＴＯであり、
前記半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含む酸化物半導体である請求項１に記載の表示パネル用基板の製造方法。
【請求項３】
前記アニール処理工程では、３５０℃〜４５０℃の温度で前記アニール処理を行う請求項２に記載の表示パネル用基板の製造方法。
【請求項４】
前記エッチング工程の後に行われ、前記チャネル部と前記画素電極とを接続するドレイン電極及びドレイン配線を形成するドレイン形成工程を備える請求項１から請求項３のいずれか一項に記載の表示パネル用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル用基板の製造方法に関する。
【背景技術】
【０００２】
従来、表示装置に用いられる表示パネル用基板の一例として下記特許文献１に記載されたものが知られている。特許文献１に記載された表示パネル用基板は、透明基板上にゲート配線、ゲート絶縁膜、半導体膜（チャネル部）、ソース用導電膜（及びドレイン用導電膜）、絶縁膜、透明電極膜（画素電極）の順番で積層されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５１１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記構成では、半導体膜はドレイン用導電膜を介して透明電極膜と接続されている。透明電極膜とドレイン用導電膜の間には絶縁膜が介在されている。このため、透明電極膜とドレイン用導電膜とを接続するためには、絶縁膜にコンタクトホールを形成する必要がある。透明電極膜と半導体膜とを同じ層に配置すれば、上述のコンタクトホールを形成する必要がないため、工数を削減することができる。しかしながら、透明電極膜と半導体膜とが同じ層に配される構成では、一方の膜に施したエッチング処理やアニール処理が他方の膜に悪影響を与えてしまう事態が懸念される。
【０００５】
本発明は上記のような事情に基づいて完成されたものであって、半導体膜と透明電極膜とを同じ層に配した場合において、半導体膜及び透明電極膜のうち一方の膜に行ったエッチング処理やアニール処理が他方の膜に悪影響を与える事態を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の表示パネル用基板の製造方法は、ゲート電極を覆うゲート絶縁膜上に透明電極膜からなる画素電極を形成する画素電極形成工程と、前記画素電極形成工程の後に行われ、前記ゲート絶縁膜上に、一部が前記画素電極を覆う形で半導体膜を形成する半導体膜形成工程と、前記半導体膜形成工程の後に行われ、前記半導体膜に対してアニール処理を行うアニール処理工程と、前記アニール処理工程の後に行われ、前記半導体膜をエッチングすることで、前記ゲート電極と重畳するチャネル部を前記画素電極と同じ層に形成するエッチング工程と、を備えることに特徴を有する。
【０００７】
チャネル部（半導体膜）と画素電極（透明電極膜）とを同じ層に配することで、コンタクトホールを用いることなく、チャネル部と画素電極とを接続することができ、コンタクトホールの形成に係る工数を削減することができる。アニール処理工程では、半導体膜にアニール処理を行うことで半導体膜の安定化を図ることができる。ここで、アニール処理工程では、画素電極が半導体膜によって覆われている。これにより、画素電極に酸素が供給される事態を抑制でき、画素電極の白濁化や粉化を抑制することができる。また、アニール処理工程では、半導体膜と共に画素電極が加熱され、画素電極のみが結晶化する。このため、エッチング工程において、半導体膜をエッチングする際に画素電極がエッチングされる事態を抑制することができる。また、アニール処理工程において画素電極を加熱することができるので、画素電極を結晶化させるための加熱処理を別に行う必要がなく工数を削減することができる。以上のことから、半導体膜（チャネル部）と透明電極膜（画素電極）とを同じ層に配した場合において、半導体膜及び透明電極膜のうち一方に行った処理が他方に悪影響を与える事態を抑制することができる。
【発明の効果】
【０００８】
本発明によれば、半導体膜と透明電極膜とを同じ層に配した場合において、半導体膜及び透明電極膜のうち一方の膜に行ったエッチング処理やアニール処理が他方の膜に悪影響を与える事態を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る液晶表示装置を長手方向（Ｙ軸方向）に沿う切断線で切断した断面図
【図２】アレイ基板を示す断面図
【図３】画素電極形成工程を示す断面図
【図４】半導体膜形成工程を示す断面図
【図５】レジスト形成工程を示す断面図
【図６】エッチング工程を示す断面図
【発明を実施するための形態】
【００１０】
本発明の一実施形態を図１から図６によって説明する。液晶表示装置１０は、図１に示すように、液晶パネル１１（表示パネル）と、液晶パネル１１を駆動するドライバ１７（パネル駆動部）と、ドライバ１７に対して各種入力信号を供給する制御回路基板１２（外部の信号供給源）と、液晶パネル１１と外部の制御回路基板１２とを電気的に接続するフレキシブル基板１３（外部接続部品）と、液晶パネル１１に光を供給する外部光源であるバックライト装置１４（照明装置）と、を備える。バックライト装置１４は、図１に示すように、表側（液晶パネル１１側）に向けて開口した略箱形をなすシャーシ１８と、シャーシ１８内に配された図示しない光源（例えば冷陰極管、ＬＥＤ、有機ＥＬなど）と、シャーシ１８の開口部を覆う形で配される図示しない光学部材と、を備える。光学部材は、光源から発せられる光を面状に変換するなどの機能を有するものである。
【００１１】
また、液晶表示装置１０は、図１に示すように、相互に組み付けられた液晶パネル１１及びバックライト装置１４を収容及び保持するための表裏一対の外装部材１５，１６を備えており、このうち表側の外装部材１５には、液晶パネル１１の表示領域Ａ１に表示された画像を外部から視認させるための開口部１９が形成されている。本実施形態に係る液晶表示装置１０は、例えば、携帯電話（スマートフォンなどを含む）、ノートパソコン（タブレット型ノートパソコンなどを含む）、ウェアラブル端末（スマートウォッチなどを含む）、携帯型情報端末（電子ブックやＰＤＡなどを含む）、携帯型ゲーム機、デジタルフォトフレームなどの各種電子機器（図示せず）に用いられるものである。
【００１２】
液晶パネル１１は、図１に示すように、対向状に配される一対の基板２１，３０と、一対の基板２１，３０間に配され、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層２３（媒質層）と、一対の基板２１，３０の間に配されると共に液晶層２３を囲むことで液晶層２３を封止するシール部材２４と、を備える。一対の基板２１，３０のうち表側（正面側、図１の上側）の基板がＣＦ基板２１（対向基板）とされ、裏側（背面側）の基板がアレイ基板３０（アクティブマトリクス基板、素子側基板）とされる。なお、液晶層２３に含まれる液晶分子は、例えば水平配向とされるが、これに限定されない。また、両基板２１，３０の外面側には、それぞれ図示しない偏光板が貼り付けられている。
【００１３】
ＣＦ基板２１は、ガラス基板（図示せず）の内面側（液晶層２３側）に、カラーフィルタ、オーバーコート膜、配向膜（いずれも図示せず）が積層されることで構成されている。カラーフィルタは、マトリクス状に配列されるＲ（赤色），Ｇ（緑色），Ｂ（青色）の三色の着色部（図示せず）を備えている。各着色部は、アレイ基板３０の各画素と対向配置されている。
【００１４】
アレイ基板３０（表示パネル用基板）は、図２に示すように、ガラス基板３１の内面側にフォトリソグラフィ法によって各種の膜が積層形成されてなるものとされる。表示領域Ａ１においてアレイ基板３０の内面側（液晶層２３側、図２の上側）には、スイッチング素子であるＴＦＴ３２（Thin Film Transistor：表示素子）及び画素電極３３が多数個マトリクス状（行列状）に並んで設けられている。ＴＦＴ３２及び画素電極３３の周りには、図示しないゲート配線及びソース配線が格子状をなす形で配されている。
【００１５】
ＴＦＴ３２は、ゲート電極３４と、ソース電極３５と、ドレイン電極３６と、チャネル部３７と、を有している。ゲート電極３４はゲート配線と接続され、ソース電極３５はソース配線と接続されている。チャネル部３７は、ゲート電極３４と重畳する形で配され、チャネル部３７とゲート電極３４の間にはゲート絶縁膜３８が介在されている。チャネル部３７は、ソース電極３５とドレイン電極３６とを繋ぐ形で配されており、画素電極３３は、チャネル部３７と同じ層（ゲート絶縁膜３８上）に配されている。ＴＦＴ３２は、ゲート配線及びソース配線にそれぞれ供給される各種信号に基づいて駆動され、その駆動に伴って画素電極３３への電位の供給が制御されるようになっている。なお、ゲート電極３４、ソース電極３５及びドレイン電極３６は、例えば、チタン（Ti）及び銅（Cu）の積層膜によって構成されているが、これに限定されない。
【００１６】
アレイ基板３０において、画素電極３３の表側には、共通電極３９が設けられている。画素電極３３と共通電極３９の間には層間絶縁膜４０が介在されている。ゲート絶縁膜３８や層間絶縁膜４０は、例えば、二酸化珪素（SiO2）及び窒化シリコン（SiNx）の積層膜によって構成されているが、これに限定されない。また、共通電極３９には、例えば複数本のスリット（図示せず）が形成されている。画素電極３３が充電されるのに伴って互いに重畳する画素電極３３と共通電極３９との間に電位差が生じると、共通電極３９のスリット開口縁と画素電極３３との間には、アレイ基板３０の板面に沿う成分に加えて、アレイ基板３０の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じるので、そのフリンジ電界を利用して液晶層２３に含まれる液晶分子の配向状態を制御することができる。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。
【００１７】
次に、液晶パネル１１の製造方法を説明する。液晶パネル１１は、ＣＦ基板２１及びアレイ基板３０をそれぞれ製造した後、ＣＦ基板２１及びアレイ基板３０を貼り合わせることで製造される。アレイ基板３０の製造方法は、ゲート電極３４及びゲート配線を形成するゲート用導電膜形成工程と、ゲート絶縁膜３８を形成するゲート絶縁膜形成工程と、画素電極３３を形成する画素電極形成工程と、チャネル部３７を形成するチャネル部形成工程と、ソース電極３５、ソース配線、ドレイン電極３６、ドレイン配線４１を形成するソースドレイン形成工程と、層間絶縁膜４０を形成する層間絶縁膜形成工程と、共通電極３９を形成する共通電極形成工程と、を少なくとも備える。
【００１８】
上述した各工程においては、フォトリソグラフィ法によって、それぞれ薄膜パターンが形成される。具体的には、上述した各工程は、薄膜パターンの基になる薄膜を成膜する成膜工程と、レジストに対して露光処理及び現像処理などを行うことで薄膜パターンに対応する形状のレジストパターンを形成するレジスト形成工程と、レジストパターンをマスクとしたエッチングを行うことで薄膜パターンを形成するエッチング工程と、を備える。なお、成膜工程では、薄膜の種類に応じて、プラズマＣＶＤ法、スパッタリング法、真空蒸着法などが適宜用いられる。また、エッチング工程では、エッチングする薄膜の種類に応じて、ウェットエッチングやドライエッチングが適宜用いられる。
【００１９】
本実施形態のアレイ基板３０では、ゲート、画素電極３３、チャネル部３７、ソース及びドレイン、層間絶縁膜４０、共通電極３９の各薄膜パターンを形成するために、それぞれフォトマスクが用いられる。また、本実施形態のアレイ基板３０は、平坦化膜を備えておらず、その分だけフォトマスクの枚数を削減することができる。なお、平坦化膜を備えていないため、共通電極３９とソース（及びドレイン）の距離が近くなり、寄生容量が大きくなり易い。このため、層間絶縁膜４０の厚さを通常の２〜３倍（例えば４００ｎｍ〜８００ｎｍ）にすることで、共通電極３９とソース（及びドレイン）間の寄生容量を小さくすることができ、シャドーイングの発生を抑制することができる。
【００２０】
以下の説明では、上記各工程のうち、画素電極形成工程及びチャネル部形成工程について主に説明する。画素電極形成工程では、ゲート絶縁膜３８上に透明電極膜を形成した後、その上層にレジスト（フォトレジスト）を塗布し、そのレジストを所定のフォトマスクを介して露光し、その後露光されたレジストを現像することで、パターニングされたレジストパターンを形成する。そして、レジストパターンをマスクとして、透明電極膜をエッチングすることで、図３に示すように、画素電極３３が形成される。その後、画素電極３３上のレジストパターンを除去する。画素電極３３を構成する透明電極膜としては、例えばＩＴＯ（Indium Tin Oxide）が用いられ、その場合には、エッチングとして、例えば、シュウ酸を用いたウェットエッチングが実行される。
【００２１】
チャネル部形成工程は、半導体膜形成工程と、アニール処理工程と、レジスト形成工程と、エッチング工程と、を備える。半導体膜形成工程では、図４に示すように、ゲート絶縁膜３８上にチャネル部３７の基となる半導体膜４２を形成する。半導体膜４２は、その一部が画素電極３３を覆う形で形成される。アニール処理工程では、半導体膜４２に対して加熱によるアニール処理を行う。アニール処理は、例えば、Ｏ２雰囲気下（ＤＲＹエアー）において、３５０℃〜４５０℃の温度で所定時間（例えば２０〜６０分）実行される。なお、ここで言う「アニール処理」とは、移動度の向上（低抵抗化）や特性の安定化を目的とした加熱処理のことである。なお、アニール処理工程では、画素電極３３が半導体膜４２によって覆われた状態で加熱され、結晶化される。
【００２２】
レジスト形成工程では、半導体膜４２の上層にレジスト（フォトレジスト）を塗布し、そのレジストを所定のフォトマスクを介して露光し、その後露光されたレジストを現像することで、図５に示すように、パターニングされたレジストパターン４３を形成する。そして、エッチング工程では、レジストパターン４３をマスクとして、半導体膜４２をエッチングすることで、図６に示すように、画素電極３３と同じ層にチャネル部３７が形成される。その後、レジストパターン４３を除去する。半導体膜４２としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含む酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体）が用いられ、その場合には、エッチングとして、例えば、リン酸、硝酸、酢酸を混合したＰＡＮ系と呼ばれるエッチング液を用いたウェットエッチングが実行される。
【００２３】
そして、チャネル部形成工程の後に実行されるソースドレイン形成工程（ドレイン形成工程）では、ソース及びドレインを構成する導電膜を形成し、レジストパターンをマスクとして、その導電膜をエッチングすることでソース及びドレインに係る薄膜パターンが形成される。なお、ソースドレイン形成工程では、図２に示すように、ドレイン電極３６及びドレイン配線４１（ドレイン用導電膜）が、チャネル部３７と画素電極３３とを接続する形で配される。また、ソース及びドレインを構成する導電膜が、チタン（Ti）及び銅（Cu）の積層膜である場合には、例えば、銅の薄膜パターンは、ウェットエッチングによって形成され、チタンの薄膜パターンは、ドライエッチングによって形成される。
【００２４】
ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いる。このような酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体）は、アモルファスでもよいが、好ましくは結晶質部分を含む結晶性を有するものとされる。結晶性を有する酸化物半導体としては、例えば、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このような酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体）の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【００２５】
次に、本実施形態の効果について説明する。本実施形態では、チャネル部３７（半導体膜）と画素電極３３（透明電極膜）とを同じ層に配することで、コンタクトホールを用いることなく、チャネル部３７と画素電極３３とを接続することができ、コンタクトホールの形成に係る工数を削減することができる。アニール処理工程では、半導体膜４２にアニール処理を行うことで半導体膜４２の低抵抗化を図ることができる。ここで、アニール処理工程では、画素電極３３が半導体膜４２によって覆われている。これにより、画素電極３３に酸素が供給される事態を抑制でき、画素電極３３の白濁化や粉化を抑制することができる。また、アニール処理工程では、半導体膜４２と共に画素電極３３が加熱され、結晶化する。このため、エッチング工程において、半導体膜４２をエッチングする際に画素電極３３がエッチングされる事態を抑制することができる。また、アニール処理工程において画素電極３３を加熱することができるので、画素電極３３を結晶化させるための加熱処理を別に行う必要がなく工数を削減することができる。
【００２６】
また、画素電極３３を構成する透明電極膜は、ＩＴＯであり、半導体膜４２は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含む酸化物半導体である。ＩＴＯとインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含む酸化物半導体とは、互いに組成が似ている。このため、半導体膜４２のエッチングに用いられるエッチング手段は、画素電極３３をエッチングし易い手段である場合が多い。例えばＰＡＮ系のエッチング液は、半導体膜４２及び画素電極３３をエッチング可能な性質を有している。本実施形態では、画素電極３３が結晶化された後に半導体膜４２をエッチングするため、画素電極３３と半導体膜４２の組成が似ている場合であっても画素電極３３がエッチングによる影響を受け難く、好適である。
【００２７】
また、アニール処理工程では、３５０℃〜４５０℃の温度でアニール処理を行う。上記温度範囲内でアニール処理を行うことで、半導体膜４２の安定化をより一層促進することができ、ＴＦＴ３２の信頼性向上（ＴＦＴ特性の安定化）を図ることができる。
【００２８】
また、エッチング工程の後に行われ、チャネル部３７と画素電極３３とを接続するドレイン電極３６及びドレイン配線４１を形成するドレイン形成工程を備える。チャネル部３７と画素電極３３が同じ層に配されているため、ドレイン配線４１と画素電極３３とをコンタクトホールを用いることなく接続することができる。
【００２９】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態において、共通電極３９が複数の電極によって分割構成され、各電極がタッチセンサとして機能する構成（インセル方式）であってもよい。なお、インセル方式の場合には、ソース及びドレイン用の導電膜を用いて、ソース及びドレインと同時にタッチセンサ用の配線を形成することができ、フォトマスクの枚数を増やすことなく、タッチセンサ用の配線を形成することができる。
（２）半導体膜４２の材質は上記実施形態で例示したものに限定されず、適宜変更可能である。半導体膜４２として、例えば、アモルファスシリコンを用いてもよい。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を備えるＴＦＴは、アモルファスシリコンを用いたＴＦＴに比べて、高い移動度を有するため、小型化を図ることができ、好適である。
（３）画素電極３３の材質は上記実施形態で例示したものに限定されず、適宜変更可能である。画素電極３３として、例えば、ＺｎＯ（Zinc Oxide）を用いてもよい。
（４）アニール処理を行う各条件（雰囲気、温度、時間）は上記実施形態で例示したものに限定されず、半導体膜４２の材質に応じて適宜変更可能である。
（５）上記実施形態において、層間絶縁膜４０上に、これとは別の層間絶縁膜を設けてもよい。これにより、共通電極３９とソース（及びドレイン）間の寄生容量を調整することができる。
【符号の説明】
【００３０】
３０…アレイ基板（表示パネル用基板）、３３…画素電極、３４…ゲート電極、３６…ドレイン電極、３７…チャネル部、３８…ゲート絶縁膜、４１…ドレイン配線、４２…半導体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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