(57)【要約】【課題】十分な耐圧を確保し、かつ、小型化を実現する。【解決手段】ゲート駆動回路１は、半導体スイッチング素子６０のゲート駆動に用いる電力信号を生成する送信部１０と、電力信号を電気的に絶縁された状態で伝送するアイソレーション素子３と、アイソレーション素子３の出力を整流して整流信号として出力する複数の整流回路２と、電源と半導体スイッチング素子６０のゲートとの間にカスコード接続された複数の駆動トランジスタ５とを備える。そして、駆動トランジスタ５のゲートには整流回路２の出力が与えられ、ソースには対応して設けられた整流回路２の接地端子が接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体スイッチング素子を駆動するゲート駆動回路であって、
前記半導体スイッチング素子のゲート駆動の基礎となる電力信号を生成する送信部と、
前記電力信号を電気的に絶縁された状態で伝送するアイソレーション素子と、
前記アイソレーション素子の出力に対して並列に接続された複数の整流回路と、
ゲートに前記整流回路の出力を受けソースに前記整流回路の接地端子が接続された複数の駆動トランジスタとを備え、
前記複数の駆動トランジスタは、互いにカスコード接続されて、前記半導体スイッチング素子のゲートを駆動する
ことを特徴とするゲート駆動回路。
【請求項２】
請求項１に記載のゲート駆動回路において、
前記複数の整流回路のうちの少なくとも１つである第１整流回路と、前記第１整流回路の出力に接続された第１駆動トランジスタとの間にインバータ部が設けられている
ことを特徴とするゲート駆動回路。
【請求項３】
請求項２に記載のゲート駆動回路において、
前記複数の整流回路は、前記第１整流回路と、複数の第２整流回路とを含み、
前記複数の駆動トランジスタは、前記第１駆動トランジスタと、ゲートに前記第２整流回路の出力を受けソースに前記第２整流回路の接地端子が接続された複数の第２駆動トランジスタとを含み、
互いに接続された前記第１整流回路、前記インバータ部及び前記第１駆動トランジスタを含む第１駆動部と、互いに接続された前記第２整流回路及び前記第２駆動トランジスタを含む第２駆動部とをそれぞれ複数備え、かつ、複数の前記第１駆動部と複数の前記第２駆動部とがカスコード接続される
ことを特徴とするゲート駆動回路。
【請求項４】
請求項２または３に記載のゲート駆動回路において、
前記送信部は、前記電力信号として高周波電力信号を生成し、
前記高周波電力信号が、前記アイソレーション素子及び前記整流回路を介して、前記駆動トランジスタにパルス状の信号として供給される
ことを特徴とするゲート駆動回路。
【請求項５】
請求項２から４のいずれか１項に記載のゲート駆動回路において、
前記アイソレーション素子は、電源用アイソレーション素子を含み、
前記送信部で生成された電力信号を、前記電源用アイソレーション素子を介して受ける電源用整流回路を備え、
前記電源用整流回路の出力を前記インバータ部の電源として使用し、かつ、前記電源用整流回路の接地端子と対応する前記インバータ部の接地端子とが接続される
ことを特徴とするゲート駆動回路。
【請求項６】
請求項５に記載のゲート駆動回路において、
前記電源用整流回路は、互いに生成する電圧が異なる少なくとも１つの第１電源用整流回路と第２電源用整流回路とを含み、
前記第１電源用整流回路の出力を前記インバータ部の電源として使用し、
前記第２電源用整流回路の出力を前記ゲート駆動回路の出力電圧に使用する
ことを特徴とするゲート駆動回路。
【請求項７】
請求項１から６のいずれか１項に記載のゲート駆動回路において、
前記複数の整流回路のうちの一部の整流回路の出力は正極性であり、残部の整流回路の出力は負極性である
ことを特徴とするゲート駆動回路。
【請求項８】
請求項１から７のいずれか１項に記載のゲート駆動回路において、
前記各駆動トランジスタのゲートとソースとの間には、互いの抵抗値が異なる抵抗素子がそれぞれ設けられている
とを特徴とするゲート駆動回路。
【請求項９】
請求項１から８のいずれか１項に記載のゲート駆動回路において、
前記整流回路は、スパイラル状のパターン配線で形成されたインダクタを含み、
互いに異なる前記整流回路のインダクタ同士が互いに重ねて配置されている
ことを特徴とするゲート駆動回路。
【請求項１０】
請求項１から９のいずれか１項に記載のゲート駆動回路において、
前記のアイソレーション素子は、電磁界共鳴結合素子である
ことを特徴とするゲート駆動回路。
【請求項１１】
請求項１から１０のいずれか１項に記載のゲート駆動回路と、
前記ゲート駆動回路で駆動される半導体スイッチング素子とを備える
ことを特徴とするスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、パワー半導体デバイスのゲート駆動回路に関する。
【背景技術】
【０００２】
パワーエレクトロニクス技術により、民生用、産業用を問わず電気機器の小型化が進んでいる。このような機器で用いられるインバータ回路では、半導体スイッチング素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））を用いて、数ｋＨｚ〜数ＭＨｚ程度の周波数で大電力をスイッチングする。ゲート駆動回路は、上記半導体スイッチング素子のゲートを駆動する回路である。
【０００３】
上記のようなインバータ回路では、ゲート駆動回路の制御信号と、半導体スイッチング素子の動作電圧との差が大きい。そのため、ゲート駆動回路の入力側（以下、１次側という）と出力側（以下、２次側という）とを電気的に絶縁する必要がある。
【０００４】
特許文献１では、複数の電磁界共鳴結合器を用いることで絶縁型のゲート駆動回路を実現している。
【０００５】
特許文献２では、トランジスタを多段化し、多段化したトランジスタを個々に駆動するためにトランジスタと同数のトランスを使用して信号を分離する回路が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２９４４２０号公報
【特許文献２】特許第６１５７６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ゲート駆動回路の２次側（例えば、整流回路）に、化合物半導体(例えば、ＳｉＧｅやＧａＡｓ）の高周波プロセスで生成された比較的耐圧が低い素子（以下、高周波デバイスという）を用いることができれば、整流回路の変換効率の改善が可能である。さらに、高周波デバイスは、高耐圧プロセスの半導体素子（以下、高耐圧デバイス）と比較して、素子の選択肢が多いため、設計の自由度が増すというメリットがある。
【０００８】
しかしながら、ゲート駆動回路では、半導体スイッチング素子のゲート−ソース間に、２０Ｖ程度の振幅を持ったパルス状の駆動電圧を印加する必要がある。そうすると、高周波デバイスでは、耐圧が十分に確保できず、ゲート駆動回路に適用するのが難しいという問題がある。
【０００９】
このような問題を回避する方法として、特許文献２のように、トランジスタを多段化することが考えられる。しかしながら、特許文献２の技術では、多段化したトランジスタと同数の絶縁トランスを使用しており、装置サイズが大型化してしまうという問題がある。
【００１０】
本発明はかかる点に鑑みてなされたもので、その目的は、ゲート駆動回路に高周波デバイスを用いた場合においても、十分な耐圧を確保し、かつ、小型化を実現することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様に係るゲート駆動回路は、前記半導体スイッチング素子のゲート駆動の基礎となる電力信号を生成する送信部と、前記電力信号を電気的に絶縁された状態で伝送するアイソレーション素子と、前記アイソレーション素子の出力を、互いに直流的に分離されたそれぞれの入力端子に受け、それぞれに整流して整流信号として出力する複数の整流回路と、前記各整流回路に対応して設けられ、かつ、電源と前記半導体スイッチング素子のゲートとの間にカスコード接続された複数の駆動トランジスタとを備える。そして、前記駆動トランジスタは、ゲートに前記整流回路の出力が与えられ、ソースに前記整流回路の接地端子が接続される、ことを特徴とする。
【００１２】
この構成によれば、アイソレーション素子の出力を分岐させ、入力端子間が互いに直流的に分離された複数の整流回路を通して、カスコード接続された駆動トランジスタを駆動するようにしている。これにより、整流回路の直流分離のために過度の耐圧が不要になり、相対的に耐圧が低い素子（例えば、半導体上に形成された容量素子等）を用いることができる。これにより、半導体スイッチング素子を駆動するための十分な耐圧を確保したうえで、ゲート駆動回路を小型化することができる。
【発明の効果】
【００１３】
本開示に係るゲート駆動回路によれば、耐圧の低い半導体プロセスを用いた場合でも、半導体スイッチング素子を駆動するための十分な耐圧を確保したうえで、ゲート駆動回路を小型化することができる。
【図面の簡単な説明】
【００１４】
【図１】第1実施形態のゲート駆動回路の構成を示すブロック図
【図２】ゲート駆動回路の受信部の構成を示すレイアウト図
【図３】図２のインダクタ部分の分解斜視図
【図４】第1実施形態のゲート駆動回路の動作を示すタイミングチャート
【図５】ゲート駆動回路の受信ユニットの動作を説明するための図
【図６】ゲート駆動回路の受信ユニットの動作を説明するための図
【図７】第２実施形態のゲート駆動回路の構成を示すブロック図
【図８】第２実施形態のゲート駆動回路の動作を示すタイミングチャート
【図９】第３実施形態のゲート駆動回路の構成を示すブロック図
【図１０】比較例のゲート駆動回路の構成を示すブロック図
【図１１】比較例のゲート駆動回路の動作を示すタイミングチャート
【図１２】整流回路の他の構成例を示す回路図
【発明を実施するための形態】
【００１５】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【００１６】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１７】
＜第１実施形態＞
−ゲート駆動回路の構成−
図１は、本実施形態のスイッチング装置Ａの構成を示す概略図である。図１に示すように、スイッチング装置Ａは、半導体スイッチング素子６０と、半導体スイッチング素子６０を駆動するゲート駆動回路１とを備える。
【００１８】
ゲート駆動回路１は、送信部１０と、アイソレーション部１１と、複数の受信ユニット１３を含む受信部１２とを備える。図１では、受信部１２が、電源用整流回路２０と、カスコード接続された２つの受信ユニット１３とを備える例を示している。そして、両受信ユニット１３間を接続する接続ノードＮ１が、半導体スイッチング素子６０のゲートに接続されている。以下の説明では、高電位側に接続される受信ユニット１３を第１受信ユニット１３ａと呼び、低電位側に接続される受信ユニット１３を第２受信ユニット１３ｂと呼ぶ場合がある。
【００１９】
そして、ゲート駆動回路１は、第１及び第２受信ユニット１３ａ，１３ｂを交互にスイッチングさせることで、出力パルス電圧を発生し、半導体スイッチング素子６０のゲートを駆動する。これにより、ゲート駆動回路１は、例えば、負荷電源１０２によって供給される電圧のスイッチングを行う。
【００２０】
送信部１０は、半導体スイッチング素子６０の駆動の基礎となる電力信号としてのＰＷＭ（Pulse Width Modulation）制御信号Ｓ１１，Ｓ１２を生成する機能を有する。具体的に、送信部１０は、電源１００からの電源電圧Ｖｉを受けて発振する発振器５０と、発振器５０の出力を受けるミキサー５２を備える。ミキサー５２は、ＰＷＭ電源１０１からのＰＷＭ電圧Ｖｍに応じて発振器５０の出力を変調し、第１及び第２ＰＷＭ制御信号Ｓ１１，Ｓ１２としてアイソレーション部１１に出力する。さらに、送信部１０は、ゲート駆動回路１の駆動電力を供給する経路に設けられた増幅器５１を備えている。増幅器５１は、後述する送信部１０の発振器５０の出力を受け、それを増幅し、高周波信号Ｓ１３として出力する。
【００２１】
アイソレーション部１１は、電源用アイソレーション素子３と、第１アイソレーション素子３ａと、第２アイソレーション素子３ｂとを備える。電源用アイソレーション素子３、第１アイソレーション素子３ａ及び第２アイソレーション素子３ｂには、例えば、従来から知られている電磁界共鳴結合器を適用することができる。電源用アイソレーション素子３、第１及び第２アイソレーション素子３ａ，３ｂは、同じ構成を採用することが可能であり、本実施形態ではこれらを総称して、単に「アイソレーション素子３」という場合がある。
【００２２】
電源用アイソレーション素子３は、ゲート駆動回路１の駆動電力を供給する経路に設けられており、増幅器５１から出力された高周波信号Ｓ１３を受け、電気的に絶縁された状態で、後段の電源用整流回路２０に伝送する。
【００２３】
第１アイソレーション素子３ａは、第１ＰＷＭ制御信号Ｓ１１を受け、この信号を電気的に絶縁された状態で伝送する。第２アイソレーション素子３ｂは、第２ＰＷＭ制御信号Ｓ１２を受け、この信号を電気的に絶縁された状態で伝送する。第１及び第２アイソレーション素子３ａ，３ｂの出力には、それぞれ、受信ユニット１３ａ，１３ｂが接続されている。
【００２４】
図１では、第１アイソレーション素子３ａに接続される第１受信ユニット１３ａと、第２アイソレーション素子３ｂに接続される第２受信ユニット１３ｂとが同じ構成の例を示している。本実施形態では、第１受信ユニット１３ａ及び第２受信ユニット１３ｂを総称して、単に「受信ユニット１３」という場合がある。
【００２５】
電源用整流回路２０は、電源用アイソレーション素子３の出力を正電圧に直流変換し、コンデンサ７４を充電する。コンデンサ７４の容量の大きさは、特に限定されないが、例えば、数μＦ程度である。
【００２６】
受信ユニット１３は、複数の整流回路２と、各整流回路２に対応して設けられた複数の駆動トランジスタ５とを有する。図１では、受信ユニット１３が、２つの整流回路２と、２つの駆動トランジスタ５とを備える例を示している。
【００２７】
２つの駆動トランジスタ５は、高電位側のノード（以下、高電位ノードという）と低電位側のノード（以下、低電位ノードという）との間にカスコード接続されている。
【００２８】
以下の説明において、第１受信ユニット１３ａ、第２受信ユニット１３ｂの高電位ノードに接続された駆動トランジスタ５を、それぞれ、第１駆動トランジスタ５ａ，５ｃという場合がある。また、第１受信ユニット１３ａ、第２受信ユニット１３ｂの低電位ノードに接続された駆動トランジスタ５を、それぞれ、第２駆動トランジスタ５ｂ，５ｄという場合がある。
【００２９】
前述のとおり、駆動トランジスタ５と整流回路２とが対応関係にあり、第１駆動トランジスタ５ａ，５ｃに対応する整流回路２をそれぞれ第１整流回路２ａ，２ｃという場合がある。また、第２駆動トランジスタ５ｂ，５ｄに対応する整流回路２を第２整流回路２ｂ，２ｄという場合がある。なお、電源用整流回路２０と、複数の整流回路２（２ａ〜２ｄ）には、同じ構成の回路を適用することが可能であり、これらを総称して、単に「整流回路２」という場合がある。
【００３０】
各整流回路２は、入力端子、出力端子、及び接地端子を有する。入力端子と出力端子との間に、入力コンデンサ２１とインダクタ２２が直列に接続される。そして、入力コンデンサ２１とインダクタ２２との間の中間ノードが、順方向のダイオード２３を介して接地端子に接続される。さらに、出力端子と接地端子との間に出力コンデンサ２４が設けられている。このような構成にすることにより、共通の電源用アイソレーション素子３に接続された整流回路２の入力端子間が互いに直流的に分離される。
【００３１】
第１受信ユニット１３ａの第１整流回路２ａでは、第１アイソレーション素子３ａを介して送信部１０から受けた第１ＰＷＭ制御信号Ｓ１１を整流し、電圧パルス信号として第１駆動トランジスタ５ａのゲートに出力する。第１整流回路２ａの接地端子は、第１駆動トランジスタ５ａのソース（第２駆動トランジスタ５ｂのドレイン）に接続され、第１駆動トランジスタ５ａのゲート−ソース間に抵抗素子４ａが設けられている。
【００３２】
同様に、第２受信ユニット１３ｂの第１整流回路２ｃでは、第２アイソレーション素子３ｂを介して送信部１０から受けた第２ＰＷＭ制御信号Ｓ１２を整流し、電圧パルス信号として第１駆動トランジスタ５ｃのゲートに出力する。第１整流回路２ｃの接地端子は、第１駆動トランジスタ５ｃのソース（第２駆動トランジスタ５ｄのドレイン）に接続され、第１駆動トランジスタ５ｃのゲート−ソース間に抵抗素子４ｃが設けられている。
【００３３】
第１受信ユニット１３ａの第２整流回路２ｂでは、第１アイソレーション素子３ａを介して送信部１０から受けた第１ＰＷＭ制御信号Ｓ１１を整流し、電圧パルス信号として第２駆動トランジスタ５ｂのゲートに出力する。第２整流回路２ｂの接地端子は、第２駆動トランジスタ５ｂのソース（第２駆動トランジスタ５ｄのドレイン）に接続され、第２駆動トランジスタ５ｂのゲート−ソース間に抵抗素子４ｂが設けられている。
【００３４】
同様に、第２受信ユニット１３ｂの第２整流回路２ｄでは、第２アイソレーション素子３ｂを介して送信部１０から受けた第２ＰＷＭ制御信号Ｓ１２を整流し、電圧パルス信号として第２駆動トランジスタ５ｄのゲートに出力する。第２整流回路２ｄの接地端子は、第２駆動トランジスタ５ｄのソース（２次側接地２０１）に接続され、第２駆動トランジスタ５ｄのゲート−ソース間に抵抗素子４ｄが設けられている。
【００３５】
図２は、受信ユニット１３の前段部分（整流回路２を含む）に関するレイアウト構成の一例を示している。以下の図２の説明では、第１受信ユニット１３ａを例に説明する。
【００３６】
受信ユニット１３の入力端子１２０は、アイソレーション素子３の出力端（図示省略）にワイヤーボンドで接続される。入力端子１２０より入力される高周波信号は、分岐されて、２つの入力コンデンサ２１に与えられる。すなわち、それぞれの経路は直流的に分離されている。
【００３７】
図２において、１２１は、整流回路２ｂの接地端子に接続される接地端子である。１２２は、第１整流回路２ａの接地端子に接続される中間端子であり、カスコード接続された第１駆動トランジスタ５ａと第２駆動トランジスタ５ｂとの接続点となる。２２は、ダイオードであり、例えば、ゲート幅２０ｕｍのGaAs-FETのソースとドレインをショートし、ゲートとドレイン/ソース間を用いて構成することができる。例えば、ダイオード２２は、耐圧と駆動電流を確保する観点から、上記ダイオード（GaAs-FET使用）を２個並列接続したものを３段直列に接続して用いてもよい（図示省略）。
【００３８】
さらに、図２のレイアウトには、インダクタ２２に相当する２つのスパイラルインダクタが構成されている。より具体的に、図３に示すように、第１整流回路２ａ側に含まれるインダクタ２２が第３層、第２整流回路２ｂ側に含まれるインダクタ２２が第２層で構成されている。図３では、それぞれのインダクタ２２の出力は、第１層で引き出されている例を示している。このインダクタ２２の出力は、それぞれ第１及び第２駆動トランジスタ５ａ、５ｂのゲートに接続される。なお、図２，３において、Ｘ１，Ｙ２は、それぞれ、第１整流回路２ａのインダクタ２２の入力端子及び出力端子である。同様に、Ｘ２，Ｙ２は、それぞれ、第２整流回路２ｂのインダクタ２２の入力端子及び出力端子である。
【００３９】
このように、本態様によると、半導体チップ上で大面積を占めるスパイラルインダクタを上下に重ねて配置することができるので、チップ面積を大幅に削減することができる。なお、インダクタ２２の巻き方向は同方向のほうが望ましい。それぞれのインダクタ２２には同相の信号が入力されるため、信号レベルが減衰しないようにすることができる。ただし、このような配置に限定されるものではなく、上下のインダクタ２２を互いに前後左右にずらして配置してもよい。また、インダクタ２２を互いに逆方向に巻いて配線してもよい。
【００４０】
以上のような構成にすることにより、ゲート駆動回路１を、ＰＷＭ周波数１０［ｋＨｚ］で４７［ｎＦ］の容量負荷の条件で駆動した場合においても、破壊することなく良好なスイッチング特性が得られた。
【００４１】
なお、１次側接地２００と２次側接地２０１はアイソレーション部１１により、互いに電気的に分離されている。以下の第２実施形態及び第３実施形態についても同様である。
【００４２】
−ゲート駆動回路の動作−
次に、本実施形態に係るゲート駆動回路１の動作について、図４〜図６を参照しつつ具体的に説明する。
【００４３】
まず、図５及び図６を参照しつつ、ゲート駆動回路１の受信ユニット１３の動作について説明する。なお、図５では、受信ユニット１３が、高周波信号源２００（発振器５０に相当）のオンオフに合わせて、電源１０２によって負荷抵抗６２に発生する電圧のスイッチングを行う例を示している。前述の図１に示すように、実際のゲート駆動回路１では、複数の受信ユニット１３（図１では２つ）をカスコード接続し、これらを交互にスイッチングさせることで、ゲート駆動回路１の出力パルス電圧を発生させる。
【００４４】
図５では、高周波信号源２００から出力された高周波信号Ｓ０が、アイソレーション素子３を通過し、分岐されて、第１及び第２整流回路２ａ，２ｂに入力される。
【００４５】
高周波信号Ｓ０のオン期間（例えば、ハイレベル期間）において、第１及び第２整流回路２ａ，２ｂでは、高周波信号Ｓ０が直流変換され、それぞれ抵抗素子４ａ，４ｂに負電圧を生成する。これにより、第１及び第２駆動トランジスタ５ａ，５ｂのＶｇｓは負電圧となり、第１及び第２駆動トランジスタ５ａ，５ｂはオフ状態となる。
【００４６】
一方で、高周波信号Ｓ０のオフ期間（例えば、ローレベル期間）では、それぞれ抵抗素子４ａ，４ｂの電圧がほぼ０［Ｖ］になる。すなわち、第１及び第２駆動トランジスタ５ａ，５ｂのＶｇｓがほぼ０［Ｖ］になり、第１及び第２駆動トランジスタ５ａ，５ｂはオン状態となる。
【００４７】
本実施形態では、第１及び第２整流回路２ａ，２ｂは、それぞれに対応する第１及び第２駆動トランジスタ５ａ，５ｂのソースを基準として接続している。これにより、第１及び第２駆動トランジスタ５ａ，５ｂを均一に駆動させることができる。すなわち、パルス駆動状態においても、第１及び第２駆動トランジスタ５ａ，５ｂのオフ状態において、それぞれの駆動トランジスタ５ａ，５ｂのドレイン−ソース間にかかる電圧を均等に分圧することが可能となる。
【００４８】
図６は、図５に示す受信ユニット１３のスイッチング特性のシミュレーション結果である。  図６のシミュレーションにおいて、高周波信号源２００の周波数は２．４［ＧＨｚ］であり、電源１０２の電圧は２０［Ｖ］である。図６（ａ）は、高周波信号源２００の信号レベルが０〜２５［ｄＢｍ］の範囲における、第1及び第２駆動トランジスタ５ａ，５ｂのＶｇｓとＶｄｓの変化を示している。なお、上記の具体的数値は、例示であり、他の数値（例えば、２．４［ＧＨｚ］以外の周波数）を適用してもよい。
【００４９】
なお、図６（ａ）において、領域Ｔ１が第１及び第２駆動トランジスタ５ａ，５ｂのオン期間であり、領域Ｔ２が第１及び第２駆動トランジスタ５ａ，５ｂのオフ期間を示している。また、領域Ｔ３が第１及び第２駆動トランジスタ５ａ，５ｂのオン期間からオフ期間への遷移期間を示している。また、図６（ｂ），（ｃ）は、第１及び第２駆動トランジスタ５ａ，５ｂのＶｄｓの変化について、領域Ｔ３の周りを拡大した結果である。以下の説明では、Ｔ１をオン領域、Ｔ２をオフ領域、Ｔ３を遷移領域と呼ぶものとする。
【００５０】
図６（ａ）の下段に示すように、第１及び第２駆動トランジスタ５ａ，５ｂのＶｇｓは、信号レベルの変化に対し、ほぼ同じ軌跡を示している。また、図６（ａ）の上段に示すように、オフ領域Ｔ２において、両駆動トランジスタ５ａ，５ｂのそれぞれのＶｄｓは、電源電圧の１／２となる１０Ｖであり、２つの駆動トランジスタ５ａ，５ｂがほぼ均等に動作していることがわかる。
【００５１】
一方で、遷移領域Ｔ３において、第１及び第２整流回路２ａ，２ｂ、第１及び第２駆動トランジスタ５ａ，５ｂ並びに抵抗素子４ａ，４ｂが等価な回路構成であるにもかかわらず、いずれかの一方の駆動トランジスタ５ａ，５ｂのオンオフ遷移がトリガーとなる非対称動作が発生している。図６の例では、図６（ｂ），（ｃ）に細線で示すように、第１駆動トランジスタ５ａのみに電圧が集中する過渡領域が見られる。
【００５２】
ただし、図１に示すような構成の実際のゲート駆動回路１では、ＰＷＭ信号に対する高周波信号の立上り時間及び立下り時間が、大きくとも１０［ｎｓ］程度と高速である。そのため、送信部１０の設計において、高周波信号源２００から出力される電力を以下のように設定することで、領域Ｔ３が駆動トランジスタ５ａ，５ｂのスイッチング特性に与える影響をほぼなくすことができる。例えば、高周波信号源２００の出力電力は、第１及び第２駆動トランジスタ５ａ，５ｂのオフ状態を規定する電力を−２０［ｄＢｍ］、オン状態を規定する電力を２０［ｄＢｍ］程度となるようにするとよい。
【００５３】
また、受信ユニット１３において、以下に説明するように、抵抗素子４ａ，４ｂの大小関係を設定することで遷移領域Ｔ３の範囲を調整することが可能である。そのような調整をすることにより、例えば、より高速な駆動条件への対応や、送信部１０での消費電力を抑えることができる。
【００５４】
具体的に、図６（ｂ）では、図６（ａ）の状態から、抵抗素子４ａの抵抗値を大きくした場合の例を示している。具体的に、抵抗素子４ａの抵抗値を１５％増加させたシミュレーション結果である。
【００５５】
図６（ｂ）に示すように、整流回路２ａの負荷となる抵抗素子４ａの抵抗値が大きくなると、抵抗素子４ａに発生する電圧レベルが大きくなる。そうすると、高周波信号源２００の入力レベルの増加に対し、第１駆動トランジスタ５ａがオフされやすくなる。したがって、本例においては、図６（ｂ）の太線で示すように、第１及び第２駆動トランジスタ５ａ，５ｂの非対称性が強くなり、遷移領域Ｔ３が広がる。
【００５６】
一方で、図６（ｃ）では、図６（ａ）の状態から、抵抗素子４ａの抵抗値を小さくした場合の例を示している。具体的に、抵抗素子４ａの抵抗値を１５％減少させたシミュレーション結果である。
【００５７】
図６（ｃ）に示すように、整流回路２ａの負荷となる抵抗素子４ａの抵抗値が小さくなると、抵抗素子４ａに発生する電圧レベルが小さくなる。そうすると、高周波信号源２００の入力レベルの増加に対し、第１駆動トランジスタ５ａがオフされにくくなる。したがって、本例においては、図６（ｃ）の太線で示すように、第１及び第２駆動トランジスタ５ａ，５ｂの非対称性が弱くなり、遷移領域Ｔ３が狭くなる。
【００５８】
次に、図４を参照しつつ、ゲート駆動回路１の動作について具体的に説明する。
【００５９】
発振器５０で生成された高周波信号は、ミキサー５２において、ＰＷＭ電圧Ｖｍに応じて変調され、第１及び第２ＰＷＭ制御信号Ｓ１１，Ｓ１２に分割される。
【００６０】
第１ＰＷＭ制御信号Ｓ１１は、第１アイソレーション素子３ａを通過し、分岐されて、第１受信ユニット１３ａの第１及び第２整流回路２ａ，２ｂにそれぞれ入力される。そして、第１受信ユニット１３ａは、第１及び第２駆動トランジスタ５ａ，５ｂを均一に駆動させるとともに、オフ状態にかかる電圧を均等に分圧することができる。
【００６１】
同様に、第２ＰＷＭ制御信号Ｓ１２は、第２アイソレーション素子３ｂを通過し、分岐されて、第２受信ユニット１３ｂの第１及び第２整流回路２ｃ，２ｄにそれぞれ入力される。そして、第２受信ユニット１３ｂは、駆動トランジスタ５ｃ、５ｄを均一に駆動させるとともに、オフ状態にかかる電圧を均等に分圧する。
【００６２】
なお、第１及び第２受信ユニット１３ａ，１３ｂの具体的な動作は、前述の図５の説明と同様であり、ここではその詳細説明を省略する。
【００６３】
図４に示すように、第１ＰＷＭ制御信号Ｓ１１と第２ＰＷＭ制御信号Ｓ１２とは、オンオフ期間において互いに相補関係にある。そのため、第１受信ユニット１３ａの第１及び第２駆動トランジスタ５ａ，５ｂのゲート信号Ｓ２１ａ，Ｓ２１ｂと、第２受信ユニット１３ｂの第１及び第２駆動トランジスタ５ｃ，５ｄのゲート信号Ｓ２１ｃ，Ｓ２１ｄとは、相補的なパルス信号となる。
【００６４】
これにより、ゲート駆動回路の出力電圧となるコンデンサ７４の電圧は、第１受信ユニット１３ａの第１及び第２駆動トランジスタ５ａ，５ｂと、第２受信ユニット１３ｂの第１及び第２駆動トランジスタ５ｃ，５ｄとにより交互にスイッチングされ、半導体スイッチング素子６０のゲートに印加される。
【００６５】
このとき、第１受信ユニット１３ａの第１及び第２駆動トランジスタ５ａ，５ｂのオフ期間Ｔ１１において、第１及び第２駆動トランジスタ５ａ，５ｂのそれぞれにかかる電圧は、ゲート駆動回路の出力電圧の１／２となる。同様に、第２受信ユニット１３ｂの第１及び第２駆動トランジスタ５ｃ，５ｄのオフ期間Ｔ１２において、第１及び第２駆動トランジスタ５ｃ，５ｄのそれぞれにかかる電圧は、ゲート駆動回路の出力電圧の１／２となる。
【００６６】
−比較例−
図１０は、特許文献１の図２に基づいて作成したスイッチング装置の比較例を示している。
【００６７】
図１１は、比較例のゲート駆動回路９の動作時における、ゲート駆動回路９および半導体スイッチング素子９９の電位変化を示している。図１１では、出力電圧Ｖｏと同じ振幅の電圧が、駆動トランジスタ９５ａ，９５ｂのドレーン−ソース間に印加されている。これに対し、本実施形態のスイッチング装置Ａでは、第１及び第２駆動トランジスタ５ａ〜５ｄのドレーン−ソース間の電圧を、出力電圧Vｏのほぼ半分にすることができる。したがって、耐圧の低い半導体プロセスを用いることが可能になる。
【００６８】
なお、上記実施形態では、２つ（２段）の駆動トランジスタ５をカスコード接続する例を示したが、３段以上の駆動トランジスタ５をカスコード接続するようにしてもよい。そうすることで、駆動トランジスタ５の１個当たりに印加される電圧をさらに小さくすることができる。この場合においても、アイソレーション素子３の出力の分岐数を増やして、駆動トランジスタ５の数に応じた整流回路２を設けるようにするとよい。
【００６９】
また、例えば、上記実施形態では、ＰＷＭ電源１０１のＰＷＭ電圧Ｖｍ（パルス波形信号）に対して、ＰＷＭ制御信号Ｓ１１が逆相であり、ＰＷＭ制御信号Ｓ１２が同相であるものとして説明したが、この関係を逆転させてもよく、上記実施形態と同様に動作させることができる。
【００７０】
また、上記実施形態において、ミキサー５２に代えて、発振器５０の出力を増幅する増幅器と、増幅器の出力を切り替えて第１及び第２ＰＷＭ制御信号Ｓ１１，Ｓ１２としてアイソレーション部１１に出力するＳＰＤＴ（Single-Pole Double-Throw）スイッチとを備える構成にしてもよい。
【００７１】
＜第２実施形態＞
図７は、本実施形態のスイッチング装置Ａの構成を示す概略図である。図７において、図１と共通（同一又は類似の機能を有する）の構成要素には、同じ符号を付している。以下の説明では、図１との相違点であるゲート駆動回路１について詳細に説明するものとし、図１との共通部分についての説明を省略する場合がある。
【００７２】
図７に示すゲート駆動回路１は、送信部１０と、アイソレーション部１１と、第１及び第２受信ユニット１３ａ，１３ｂを含む受信部１２とを備える。図７においても、図１と同様に、第１及び第２受信ユニット１３ａ，１３ｂをカスコード接続し、両受信ユニット１３ａ，１３ｂ間を接続する接続ノードＮ１を半導体スイッチング素子６０のゲートに接続している。そして、ゲート駆動回路１は、第１及び第２受信ユニット１３ａ，１３ｂを交互にスイッチングさせることで、出力パルス電圧を発生し、半導体スイッチング素子６０のゲートを駆動する。これにより、ゲート駆動回路１は、例えば、負荷電源１０２によって供給される電圧のスイッチングを行う。
【００７３】
送信部１０は、ＰＷＭ制御信号Ｓ１５を生成する機能を有する。具体的に、送信部１０は、電源１００からの電源電圧Ｖｉを受けて発信する発振器５０と、発振器５０の出力を受ける増幅器５５とを備える。増幅器５５は、ＰＷＭ電源１０１からのＰＷＭ電圧Ｖｍに応じて発振器５０の出力を振幅変調し、ＰＷＭ制御信号Ｓ１５としてアイソレーション部１１に出力する。
【００７４】
増幅器５５の構成は特に限定されないが、例えば、増幅器５５を構成するトランジスタのベースまたはゲートの電位を変化させてバイアス状態を変化させる方法や、トランジスタのコレクタやドレインに供給する電源を変化させる方法がある。また、増幅器５５の入力側または出力側に設けたアッテネータやＳＷの減衰量を切り替えることにより、同様の機能を実現するようにしてもよい。後述する第３実施形態の送信部１０に設けられた増幅器５５（図９参照）についても同様である。
【００７５】
アイソレーション部１１は、ゲート駆動回路１の駆動電力を供給する経路に設けられたアイソレーション素子３ｃと、ＰＷＭ制御信号Ｓ１５を受け、この信号を電気的に絶縁された状態で伝送するアイソレーション素子３ｄとを備える。
【００７６】
アイソレーション素子３ｃの出力は、２つに分岐され、一方の分岐先が前述の電源用整流回路２０の入力ノードに、他方の分岐先が、後述する整流回路２ｆの入力ノードにそれぞれ接続される。
【００７７】
アイソレーション素子３ｄの出力は、２つに分岐され、一方の分岐先が第１受信ユニット１３ａの入力ノードに、他方の分岐先が第２受信ユニット１３ｂの入力ノードにそれぞれ接続されている。
【００７８】
第１受信ユニット１３ａは、２つの整流回路２ｆ，２ｇと、インバータ部７０と、反転駆動トランジスタとしての駆動トランジスタ５ｇとを有する。なお、整流回路２ｆ，２ｇは、図１の整流回路２と共通の回路構成を適用することが可能であり、ここではその具体的回路構成についての説明を省略する。
【００７９】
一方の整流回路２ｆは、インバータ部７０の電源生成用の整流回路であり、アイソレーション素子３ｃから出力される高周波信号Ｓ１３を整流し、インバータ部７０の電源ノードに供給する。他方の整流回路２ｇは、インバータ部７０を駆動する駆動信号生成用の整流回路であり、アイソレーション素子３ｄから受けたＰＷＭ制御信号Ｓ１５を整流して、インバータ部７０の駆動ノードに供給する。
【００８０】
インバータ部７０は、駆動信号生成用の整流回路２ｇから受けた整流信号Ｓ３１を反転して出力する機能を有する。図７では、インバータ部７０として、ＮＰＮ型のバイポーラトランジスタと抵抗とを用いた例を示している。インバータ部７０の出力は、駆動トランジスタ５ｇのゲートに与えられる。なお、インバータ部７０の構成は、図７の構成に限定されず、インバータとして機能する他の半導体素子や回路構成を用いてもよい。
【００８１】
第２受信ユニット１３ｂは、アイソレーション素子３ｄから出力されるＰＷＭ制御信号Ｓ１５を整流する整流回路２ｈと、整流回路２ｈに対応して設けられた駆動トランジスタ５ｈとを有する。
【００８２】
−ゲート駆動回路の動作−
次に、本実施形態に係るゲート駆動回路１の動作について、図８を参照しつつ具体的に説明する。図８は、ゲート駆動回路の動作時におけるゲート駆動回路１及び半導体スイッチング素子６０の電位変化を示している。
【００８３】
発振器５０で生成されたＰＷＭ制御信号Ｓ１５は、増幅器５５において、ＰＷＭ電圧Ｖｍに応じて振幅変調され、ＰＷＭ制御信号Ｓ１５として出力される。
【００８４】
ＰＷＭ制御信号Ｓ１５は、アイソレーション素子３ｄを通過し、分岐されて、第１受信ユニット１３ａの整流回路２ｇ及び第２受信ユニット１３ｂの整流回路２ｈにそれぞれ入力される。
【００８５】
ＰＷＭ制御信号Ｓ１５のオン期間（例えば、ハイレベル期間）において、第１受信ユニット１３ａの整流回路２ｇでは、ＰＷＭ制御信号Ｓ１５が直流変換され、負電圧を生成する。整流回路２ｇの出力は、インバータ部７０により反転されるので、駆動トランジスタ５ｇのゲート信号Ｓ３２（駆動トランジスタ５ｇのＶｇｓ）はほぼ０［Ｖ］となる。すなわち、第１受信ユニット１３ａの駆動トランジスタ５ｇは、オンされる。
【００８６】
このとき、第２受信ユニット１３ｂでは、整流回路２ｈにおいてＰＷＭ制御信号Ｓ１５が直流変換され、そのまま駆動トランジスタ５ｈのゲートに与えられる。すなわち、駆動トランジスタ５ｈのゲート信号Ｓ３３として負電圧が与えられ、この駆動トランジスタ５ｈはオフされる。
【００８７】
ＰＷＭ制御信号Ｓ１５のオフ期間（例えば、ローレベル期間）において、第１受信ユニット１３ａでは、駆動トランジスタ５ｇのゲート信号Ｓ３２（駆動トランジスタ５ｇのＶｇｓ）が負電圧となる。一方で、駆動トランジスタ５ｈのゲート信号Ｓ３３がほぼ０［Ｖ］となる。すなわち、第１受信ユニット１３ａの駆動トランジスタ５ｇがオフされ、第２受信ユニット１３ｂの駆動トランジスタ５ｈがオンされる。
【００８８】
つまり、第１受信ユニット１３ａでは、ＰＷＭ電圧Ｖｍと同相の整流信号Ｓ３１（パルス電圧信号）がインバータ部７０により反転され、駆動トランジスタ５ｇのＶｇｓに与えられる。一方で、第２受信ユニット１３ｂでは、ＰＷＭ電圧Ｖｍと同相のパルス電圧が生成され、駆動トランジスタ５ｈに与えられる。これにより駆動トランジスタ５ｇ、５ｈは交互にオンオフ動作をする。そうすると、ゲート駆動回路１の出力電圧となるコンデンサ７４の電圧が駆動トランジスタ５ｇ，５ｈで交互にスイッチングされ、半導体スイッチング素子６０のゲートに印加される。
【００８９】
ここで、前述の図１０に示す比較例では、ゲート駆動回路９のＰＷＭ制御信号を伝達する経路が２つ必要であり、それぞれの経路にアイソレーション素子９３を設ける必要があった。これに対し、本実施形態では、アイソレーション素子３を１つに削減することができるため、送信部１０や、アイソレーション部１１のサイズを小型することができる。これにより、ゲート駆動回路１全体のサイズを小型化することができる。
【００９０】
なお、上記実施形態では、ゲート駆動回路１の駆動電力を供給する経路から第１受信ユニット１３ａのインバータ部７０の電源供給を受ける例を示したが、これに限定されない。例えば、ゲート駆動回路１の外部からインバータ部７０に電源を供給するようにしてもよい。
【００９１】
＜第３実施形態＞
図９は、本実施形態のスイッチング装置Ａの構成を示す概略図である。図９に示すスイッチング装置Ａは、第１実施形態の構成と第２実施形態の構成とを組み合わせた構成になっている。なお、図９において、図１及び／又は図７と共通（同一又は類似の機能を有する）の構成要素には、同じ符号を付している。以下の説明では、図１及び／又は図７との相違点であるゲート駆動回路１について詳細に説明するものとし、図１及び／又は図７との共通部分についての説明を省略する場合がある。
【００９２】
図９に示すゲート駆動回路１は、送信部１０と、アイソレーション部１１と、第１及び第２受信ユニット１３ａ，１３ｂを含む受信部１２とを備える。図９においても、上記第１及び第２実施形態と同様に、第１及び第２受信ユニット１３ａ，１３ｂをカスコード接続し、両受信ユニット１３ａ，１３ｂ間を接続する接続ノードＮ１を半導体スイッチング素子６０のゲートに接続している。
【００９３】
そして、ゲート駆動回路１は、第１及び第２受信ユニット１３ａ，１３ｂを交互にスイッチングさせることで、出力パルス電圧を発生し、半導体スイッチング素子６０のゲートを駆動する。これにより、ゲート駆動回路１は、例えば、負荷電源１０２によって供給される電圧のスイッチングを行う。
【００９４】
送信部１０及びアイソレーション部１１の構成は、図７と共通である。
【００９５】
具体的に、送信部は、発振器５０と、発振器５０の出力を受けて振幅変調する増幅器５５とを備え、ＰＷＭ制御信号Ｓ１５を生成する機能を有する。
【００９６】
アイソレーション部１１は、アイソレーション素子３ｃ，３ｄを備える。
【００９７】
アイソレーション素子３ｃは、送信部１０の増幅器５１から高周波信号Ｓ１３を受け、この信号を電気的に絶縁された状態で伝送する。アイソレーション素子３ｃの出力は、３つに分岐され、それぞれ、前述の電源用整流回路２０の入力ノード、及び、後述する整流回路２ｆａ，２ｆｂの入力ノードに接続される。
【００９８】
アイソレーション素子３ｄは、送信部１０の増幅器５５からＰＷＭ制御信号Ｓ１５を受け、この信号を電気的に絶縁された状態で伝送する。アイソレーション素子３ｄの出力は、４つに分岐され、第１及び第２受信ユニット１３ａ，１３ｂの入力ノードに接続される。
【００９９】
第１受信ユニット１３ａは、図７の第１受信ユニット１３ａと共通の回路構成を２段カスコード接続した構成になっている。このカスコード接続の方法は、図１の場合と同様である。図９において、２ｇａは、第１受信ユニット１３ａに設けられた駆動信号生成用の整流回路のうちの高電位側に設けられた整流回路であり、２ｇｂは、同低電位側に設けられた整流回路である。
【０１００】
具体的に、整流回路２ｇａは、アイソレーション素子３から分岐された高周波信号Ｓ１５を受け、その高周波信号Ｓ１５を整流して、インバータ部７０ａの駆動ノードに供給する。整流回路２ｇａの接地端子は、高電位側に設けられた第１駆動トランジスタ５ｇａのソースに接続される。また、第１駆動トランジスタ５ｇａのゲート−ソース間に抵抗素子４ｇａが設けられる。
【０１０１】
整流回路２ｇｂは、アイソレーション素子３から分岐された高周波信号Ｓ１５を受け、その高周波信号Ｓ１５を整流して、インバータ部７０ｂの駆動ノードに供給する。整流回路２ｇｂの接地端子は、低電位側の設けられた第２駆動トランジスタ５ｇｂのソースに接続される。また、第２駆動トランジスタ５ｇｂのゲート−ソース間に抵抗素子４ｇｂが設けられている。
【０１０２】
このような構成にすることで、第１及び第２駆動トランジスタ５ｇａ，５ｇｂのオフ状態において、２つの駆動トランジスタ５ｇａ，５ｇｂのドレイン−ソース間にかかる電圧を均等に分圧することが可能となる。
【０１０３】
第２受信ユニット１３ｂは、図１の第２受信ユニット１３ｂと共通の回路構成であり、ここではその詳細な説明を省略する。図１と共通の構成にすることにより、第２受信ユニット１３ｂにおいても、第１及び第２駆動トランジスタ５ｃ，５ｄのドレイン−ソース間にかかる電圧を均等に分圧することが可能となる。
【０１０４】
スイッチング装置Ａの動作についても図７の構成と同様である。具体的に、ＰＷＭ制御信号Ｓ１５のオン期間では、第１受信ユニット１３ａにおいて、高電位側及び低電位側の両方の整流回路２ｇａ，２ｇｂの出力が、それぞれインバータ部７０ａ，７０ｂにより反転されるので、第１及び第２駆動トランジスタ５ｇａ，５ｇｂのＶｇｓはほぼ０［Ｖ］となり、オンされる。一方で、第２受信ユニット１３ｂの第１及び第２駆動トランジスタ５ｃ，５ｄのゲートには負電圧が与えられ、オフされる。
【０１０５】
逆に、ＰＷＭ制御信号Ｓ１５のオフ期間では、第１受信ユニット１３ａにおいて第１及び第２駆動トランジスタ５ｇａ，５ｇｂのゲートに負電圧が与えられ、オフされる。一方で、第２受信ユニット１３ｂにおいて、第１及び第２駆動トランジスタ５ｃ，５ｄのＶｇｓがほぼ０［Ｖ］となり、オンされる。
【０１０６】
そして、上記のオン期間とオフ期間とが繰り返されることで、第１及び第２駆動トランジスタ５ｇａ，５ｇｂと、第１及び第２駆動トランジスタ５ｃ，５ｄとが交互にオンオフ動作をする。そうすると、ゲート駆動回路１の出力電圧となるコンデンサ９の電圧が駆動トランジスタ５ａ，５ｂで交互にスイッチングされ、半導体スイッチング素子６０のゲートに印加される。
【０１０７】
以上のように、本実施形態によると、第１実施形態と同様に、第１受信ユニット１３ａの第１及び第２駆動トランジスタ５ｇａ，５ｇｂのドレーン−ソース間の電圧、及び、第２受信ユニット１３ｂの第１及び第２駆動トランジスタ５ｃ，５ｄのドレーン−ソース間の電圧を、出力電圧Vｏのほぼ半分にすることができる。これにより、耐圧の低い半導体プロセスを用いることが可能になる。
【０１０８】
また、比較的サイズの大きいアイソレーション素子３の数を減らすことができるため、送信部１０や、アイソレーション部１１のサイズを小型することができ、ひいては、ゲート駆動回路１全体のサイズを小型化することができる。
【０１０９】
なお、上記実施形態では、電力供給部７から第１受信ユニット１３ａのインバータ部７０ａ，７０ｂの電源供給を受ける例を示したが、これに限定されず、ゲート駆動回路１の外部からインバータ部７０ａ，７０ｂに電源を供給するようにしてもよい。
【０１１０】
＜その他の実施形態＞
以上のように、本出願において開示する技術の例示として、前記実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、前記実施形態で説明した各構成要素及び以下に後述する変形例を適宜組み合わせて、新たな実施形態とすることも可能である。
【０１１１】
例えば、上記第１〜第３実施形態では、駆動トランジスタ５について、Ｖｇｓが０［Ｖ］でトランジスタがオン状態となり、Ｖｇｓが負電圧でトランジスタがオフ状態となる、いわゆるノーマリーオン型のＦＥＴを用いる例を示したが、ノーマリーオフ型のＦＥＴやバイポーラトランジスタを用いた構成も可能である。
【０１１２】
また、上記第１〜第３実施形態では、受信ユニット１３の整流回路２の構成として、シングルシャント型の回路を例示したがこれに限定されない。例えば、ダイオードのアノードとカソードを反対に接続することで正電圧を生成できるので、そのような構成の整流回路を適用するようにしてもよい。また、倍電圧型やブリッジ型などの、他の整流方式を適用してもよい。
【０１１３】
図１２（ａ）〜（ｅ）は、整流回路２の他の構成例を示している。図１２では、すべての回路において、接地端子に対して負電位を生成する回路を例示している。なお、ダイオードの向きを反対にすることで、正電位を発生することができる。
【０１１４】
上記実施形態では、整流回路２の構成として、図１２（ａ）に示す（ａ）シングルシャント型を用いているが、これに限定されない。例えば、図１２（ｂ）に示すシングルシリーズ型、図１２（ｃ）に示す倍電圧型、図１２（ｄ）に示す倍電流型、図１２（ｅ）に示すブリッジ型等の異なる回路トポロジーからなる整流回路を用いて構成することも可能である。
【０１１５】
また、ダイオード以外のＬ，Ｃ素子について、入力信号の周波数に対して、整流回路２で発生する電圧を最大化するために、図１２で示した回路トポロジーに対し、新たに素子を付加する形態としてもよいし、逆に一部を削除する形態としてもよい。
【０１１６】
図１２（ｅ）のブリッジ型においては、シングルエンド型の信号入力の場合の回路を示しており、左下の容量素子は削除することができる。また、入力信号が差動信号となる場合は、設置接続部を差動信号入力端子のひとつとして使用するとよい。
【０１１７】
また、図１２の例においては、各整流回路のトポロジーを集中定数素子で示したが、マイクロストリップライン等の分布定数素子を使い、同様の効果を得ることも可能である。
【０１１８】
また、図２に示すように、インダクタ部をスパイラルインダクタにて構成する場合、上下に重ねたレイアウトをすることで、チップレイアウト面積を削減することも可能である。
【０１１９】
また、上記第１〜第３実施形態では、アイソレーション素子３として、電磁界共鳴結合器を用いる例を示したが、容量素子やトランス等を用いるようにしてもよい。
【０１２０】
また、図１の構成に加えて、駆動トランジスタ５の電位安定化のために、各駆動トランジスタ５のドレイン−ソース間に抵抗を挿入してもよい。
【産業上の利用可能性】
【０１２１】
本開示にかかるゲート駆動回路は、インバータ、電力変換器やパワーシステム等に利用され得る。
【符号の説明】
【０１２２】
１  ゲート駆動回路
２，２ａ，２ｂ，２ｃ，２ｄ，２ｇ，２ｇａ，２ｇｂ，２ｈ  整流回路
２ｆ  整流回路（第２電源用整流回路）
３，３ａ，３ｂ，３ｄ  アイソレーション素子
３  電源用アイソレーション素子
５  駆動トランジスタ
５ａ，５ｇａ，５ｃ  第１駆動トランジスタ（反転駆動トランジスタ）
５ｂ，５ｇｂ，５ｄ  第２駆動トランジスタ
１０  送信部
２０  電源用整流回路（第１電源用整流回路）
６０  半導体スイッチング素子
７０  インバータ部
Ｓ１１  第１ＰＷＭ制御信号（高周波電力信号）
Ｓ１２  第２ＰＷＭ制御信号（高周波電力信号）
Ｓ１５  ＰＷＭ制御信号（高周波電力信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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