(57)【要約】【課題】浮遊ゲート電極と選択ゲート電極とが互いに短絡することを防止する。【解決手段】浮遊ゲート電極ＦＧＥは、頂面ＴＳＦと第３側面ＳＳ３の各々との間に形成されている一対の面取り部ＣＨＦ１を含む。半導体基板ＳＵＢの主面ＰＳＦの平面視において、第３側面ＳＳ３は、半導体基板ＳＵＢに形成された素子分離溝ＴＲＣに隣接している。第１絶縁膜ＩＬ１は、頂面ＴＳＦと、面取り部ＣＨＦ１と、素子分離絶縁膜ＳＴＩから露出されている第３側面ＳＳ３の各々の第１部分ＰＴ１との上に形成されている。選択ゲート電極ＷＧＥは、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて形成されている。【選択図】図４
2019062070.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極とを備え、前記浮遊ゲート電極は、前記ゲート絶縁膜に面する底面と、前記底面とは反対側の頂面と、前記底面と前記頂面とに接続されている第１側面と、前記底面と前記頂面とに接続されておりかつ前記第１側面とは反対側の第２側面と、前記底面と前記第１側面と前記第２側面とに接続されている一対の第３側面とを有しており、前記主面の平面視において前記第３側面は前記半導体基板に形成された素子分離溝に隣接しており、前記浮遊ゲート電極は、前記頂面と前記第３側面の各々との間に形成されている一対の面取り部を含み、さらに、
少なくとも前記素子分離溝を埋め込む素子分離絶縁膜と、
前記浮遊ゲート電極の前記頂面と、前記面取り部と、前記素子分離絶縁膜から露出されている前記第３側面の各々の第１部分との上に形成された第１絶縁膜と、
前記第１絶縁膜を介在させて、前記頂面と前記面取り部と前記第１部分との上に形成された制御ゲート電極と、
前記浮遊ゲート電極の前記第１側面上に、第１側壁絶縁膜を介在させて形成された選択ゲート電極とを備える、半導体装置。
【請求項２】
前記第１部分は、前記浮遊ゲート電極の第１高さの０．１０倍以上０．６０倍以下の第２高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第２高さは、前記第１の方向における前記第１部分の高さである、請求項１に記載の半導体装置。
【請求項３】
前記第３側面は、各々、前記浮遊ゲート電極の第１高さの０．４０倍以上０．９０倍以下の第３高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第３高さは、前記第１の方向における前記第３側面の高さである、請求項１に記載の半導体装置。
【請求項４】
前記面取り部は、各々、前記浮遊ゲート電極の第１高さの０．１０倍以上０．６０倍以下の第４高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第４高さは、前記第１の方向における前記面取り部の高さである、請求項１に記載の半導体装置。
【請求項５】
前記面取り部は、各々、第１の幅と第４高さとを有しており、
前記第１の幅は前記第４高さの０．３倍以上１．１倍以下であり、
前記第１の幅は、前記第３側面が対向する第２の方向における前記面取り部の幅であり、
前記第４高さは、前記主面に垂直な第１の方向における前記面取り部の高さである、請求項１に記載の半導体装置。
【請求項６】
前記面取り部は、各々、凹曲面、凸曲面または平坦な斜面の形状を有する、請求項１に記載の半導体装置。
【請求項７】
前記素子分離絶縁膜は、前記第３側面の各々の第２部分を埋め込んでおり、前記第２部分は前記第１部分よりも前記半導体基板側に位置している、請求項１に記載の半導体装置。
【請求項８】
前記素子分離絶縁膜は、前記面取り部にそれぞれ対向する段差面を有する、請求項１に記載の半導体装置。
【請求項９】
半導体基板の主面にゲート絶縁膜を形成することと、
前記ゲート絶縁膜上に浮遊ゲート電極用導電膜を形成することとを備え、前記浮遊ゲート電極用導電膜は、前記ゲート絶縁膜に面する底面と、前記底面とは反対側の頂面とを有し、さらに、
前記浮遊ゲート電極用導電膜の一部を除去して、前記浮遊ゲート電極用導電膜に一対の第３側面を形成することを備え、前記第３側面は、前記底面と前記頂面とに接続されており、さらに、
前記ゲート絶縁膜の一部と前記半導体基板の一部とを除去して、前記主面に素子分離溝とを形成することを備え、前記主面の平面視において前記第３側面は前記半導体基板に形成された前記素子分離溝に隣接しており、さらに、
前記素子分離溝上に素子分離絶縁膜を形成して、前記素子分離溝と前記第３側面とを前記素子分離絶縁膜によって埋め込むことと、
前記素子分離絶縁膜の一部を除去して、前記第３側面の各々の第１部分を前記素子分離絶縁膜から露出させることとを備え、前記素子分離絶縁膜の前記一部を除去した後において、前記素子分離絶縁膜は少なくとも前記素子分離溝を埋め込んでおり、さらに、
前記頂面と前記第３側面の各々との間に一対の面取り部を形成することと、
前記頂面と、前記面取り部と、前記第３側面の各々の前記第１部分との上に第１絶縁膜を形成することと、
前記第１絶縁膜を介在させて、前記頂面と前記面取り部と前記第１部分との上に制御ゲート電極用導電膜を形成することと、
前記制御ゲート電極用導電膜の一部を除去することにより、前記制御ゲート電極用導電膜から制御ゲート電極を形成することと、
前記主面の前記平面視における前記制御ゲート電極からの前記第１絶縁膜の露出部を除去することと、
前記主面の前記平面視における前記制御ゲート電極からの前記浮遊ゲート電極用導電膜の前記露出部を除去することにより、前記浮遊ゲート電極用導電膜から浮遊ゲート電極を形成することとを備え、前記浮遊ゲート電極は、前記底面と前記頂面と前記第３側面とに接続されている第１側面と、前記底面と前記頂面と前記第３側面とに接続されておりかつ前記第１側面とは反対側の第２側面とを有し、さらに、
前記浮遊ゲート電極の前記第１側面上に、第１側壁絶縁膜を介在させて選択ゲート電極を形成することを備える、半導体装置の製造方法。
【請求項１０】
前記第１部分は、前記浮遊ゲート電極の第１高さの０．１０倍以上０．６０倍以下の第２高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第２高さは、前記第１の方向における前記第１部分の高さである、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３側面は、各々、前記浮遊ゲート電極の第１高さの０．４０倍以上０．９０倍以下の第３高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第３高さは、前記第１の方向における前記第３側面の高さである、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記面取り部は、各々、前記浮遊ゲート電極の第１高さの０．１０倍以上０．６０倍以下の第４高さを有しており、
前記第１高さは、前記主面に垂直な第１の方向における前記頂面と前記底面との間の最大距離であり、
前記第４高さは、前記第１の方向における前記面取り部の高さである、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記面取り部は、各々、第１の幅と第４高さとを有しており、
前記第１の幅は前記第４高さの０．３倍以上１．１倍以下であり、
前記第１の幅は、前記第３側面が対向する第２の方向における前記面取り部の幅であり、
前記第４高さは、前記主面に垂直な第１の方向における前記面取り部の高さである、請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記面取り部は、各々、凹曲面、凸曲面または平坦な斜面の形状を有する、請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離絶縁膜の前記一部を除去した後において、前記素子分離絶縁膜は、前記第３側面の各々の第２部分を埋め込んでおり、前記第２部分は前記第１部分よりも前記半導体基板側に位置している、請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記素子分離絶縁膜の前記一部を除去する際に、前記面取り部が形成される、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
特開２００９−４４１６４号公報（特許文献１）は、浮遊ゲート電極と制御ゲート電極と選択ゲート電極とを含む不揮発性フラッシュメモリを備える半導体装置及びその製造方法を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された半導体装置及びその製造方法では、浮遊ゲート電極と選択ゲート電極とが互いに短絡するおそれがある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置は、主面を有する半導体基板と、浮遊ゲート電極と、素子分離絶縁膜と、第１絶縁膜と、制御ゲート電極と、選択ゲート電極とを備える。浮遊ゲート電極は、頂面と第３側面の各々との間に形成されている一対の面取り部を含む。主面の平面視において、第３側面は、半導体基板に形成された素子分離溝に隣接している。第１絶縁膜は、頂面と、面取り部と、素子分離絶縁膜から露出されている第３側面の各々の第１部分との上に形成されている。制御ゲート電極は、第１絶縁膜を介在させて、頂面と面取り部と第１部分との上に形成されている。選択ゲート電極は、浮遊ゲート電極の第１側面上に、第１側壁絶縁膜を介在させて形成されている。
【０００７】
一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。浮遊ゲート電極用導電膜の頂面と第３側面の各々との間に一対の面取り部が形成される。半導体基板の主面の平面視において、第３側面は、半導体基板に形成された素子分離溝に隣接している。頂面と、面取り部と、第３側面の各々の第１部分との上に第１絶縁膜が形成される。第１絶縁膜を介在させて、頂面と面取り部と第１部分との上に制御ゲート電極用導電膜が形成される。制御ゲート電極用導電膜の一部を除去することにより、制御ゲート電極用導電膜から制御ゲート電極が形成される。主面の平面視における制御ゲート電極からの第１絶縁膜の露出部が除去される。主面の平面視における制御ゲート電極からの浮遊ゲート電極用導電膜の露出部が除去されて、浮遊ゲート電極用導電膜から浮遊ゲート電極が形成される。浮遊ゲート電極は、底面と頂面と第３側面とに接続されている第１側面と、底面と頂面と第３側面とに接続されておりかつ第１側面とは反対側の第２側面とを有している。浮遊ゲート電極の第１側面上に、第１側壁絶縁膜を介在させて選択ゲート電極が形成される。
【発明の効果】
【０００８】
前記一実施の形態に係る半導体装置及びその製造方法によれば、浮遊ゲート電極と選択ゲート電極とが互いに短絡することが防止され得る。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１，２に係る半導体装置の模式的な平面図である。
【図２】図１の半導体装置の不揮発性メモリ領域の概略部分拡大平面図である。
【図３】実施の形態１に係る半導体装置の、図２に示す断面線ＩＩＩ−ＩＩＩにおけるの概略部分拡大断面図である。
【図４】実施の形態１に係る半導体装置の、図２に示す断面線ＩＶ−ＩＶにおける概略部分拡大断面図であり、実施の形態１に係る半導体装置の製造方法における、図１７及び図１９に示す断面線ＩＶ−ＩＶにおける概略部分拡大断面図である。
【図５】実施の形態１に係る半導体装置の、図２に示す断面線Ｖ−Ｖにおける概略部分拡大断面図であり、実施の形態１に係る半導体装置の製造方法における、図１９に示す断面線Ｖ−Ｖにおける概略部分拡大断面図である。
【図６】実施の形態１に係る半導体装置の、図４に示す第１絶縁膜の概略部分拡大断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。
【図８】実施の形態１に係る半導体装置の製造方法における、図７に示す工程の次工程を示す概略部分拡大断面図である。
【図９】実施の形態１に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略部分拡大断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法における、図９に示す工程の次工程を示す概略部分拡大断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法における、図１０に示す工程の次工程を示す概略部分拡大断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法における、図１１に示す工程の次工程を示す概略部分拡大断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法における、図１２に示す工程の次工程を示す概略部分拡大断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法における、図１３に示す工程の次工程を示す概略部分拡大断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法における、図１４に示す工程の次工程を示す概略部分拡大断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法における、図１５に示す工程の次工程を示す概略部分拡大断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法における、図１６に示す工程の次工程を示す概略部分拡大平面図である。
【図１８】実施の形態１に係る半導体装置の製造方法における、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける概略部分拡大断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法における、図１７に示す工程の次工程を示す概略部分拡大平面図である。
【図２０】比較例の半導体装置の製造方法の一工程を示す概略部分拡大断面図である。
【図２１】比較例の半導体装置の製造方法における、図２０に示す工程の次工程を示す概略部分拡大断面図である。
【図２２】比較例の半導体装置の製造方法における、図２１に示す工程の次工程を示す概略部分拡大断面図である。
【図２３】比較例の半導体装置の製造方法における、図２２に示す工程の次工程を示す概略部分拡大断面図である。
【図２４】比較例の半導体装置の製造方法における、図２３に示す工程の次工程を示す概略部分拡大平面図である。
【図２５】比較例の半導体装置の製造方法における、図２４に示す断面線ＸＸＶ−ＸＸＶにおける概略部分拡大断面図である。
【図２６】比較例の半導体装置の製造方法における、図２４に示す断面線ＸＸＶＩ−ＸＸＶＩにおける概略部分拡大断面図である。
【図２７】比較例の半導体装置の製造方法における、図２４に示す工程の次工程を示す概略部分拡大平面図である。
【図２８】比較例の半導体装置の製造方法における、図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける概略部分拡大断面図である。
【図２９】実施の形態１の第１の変形例に係る半導体装置の概略部分拡大断面図である。
【図３０】実施の形態１の第２の変形例に係る半導体装置の概略部分拡大断面図である。
【図３１】実施の形態２に係る半導体装置の概略部分拡大断面図である。
【図３２】実施の形態２に係る半導体装置の概略部分拡大断面図である。
【図３３】実施の形態２に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。
【図３４】実施の形態２に係る半導体装置の製造方法における、図３３に示す工程の次工程を示す概略部分拡大断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態の半導体装置を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
【００１１】
（実施の形態１）
図１から図６を参照して、本実施の形態の半導体装置ＭＣＰの構成を説明する。
【００１２】
図１を参照して、本実施の形態の半導体装置ＭＣＰは、例えば、浮遊ゲート電極ＦＧＥ（図２から図４を参照）を含む不揮発性メモリが搭載された混載マイコンであってもよい。半導体装置ＭＣＰは、半導体基板ＳＵＢ上に、中央演算処理ユニット領域ＣＰＵと、アナログ回路領域ＡＮＬと、ランダムアクセスメモリ領域ＲＭＲと、不揮発性メモリ領域ＮＶＭと、昇圧回路領域ＣＰＲと、入出力領域ＩＯＲとを有する。不揮発性メモリ領域ＮＶＭに、浮遊ゲート電極ＦＧＥを含む複数のフラッシュメモリが形成されてもよい。
【００１３】
図１及び図２を参照して、半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭは、複数のメモリセルＭＣ１を備える。図２から図６を参照して、本実施の形態の半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭが備えるメモリセルＭＣ１の構成を説明する。
【００１４】
半導体装置ＭＣＰは、主面ＰＳＦを有する半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、例えば、シリコン基板であってもよい。主面ＰＳＦは、第２の方向（例えば、ｘ方向）と、第２の方向に交差する第３の方向（例えば、ｙ方向）とに延在している。第３の方向は、第２の方向に垂直であってもよい。半導体基板ＳＵＢの主面ＰＳＦに、素子分離溝ＴＲＣが形成されてもよい。素子分離溝ＴＲＣは、主に、第３の方向に延在している。素子分離溝ＴＲＣは、第２の方向において互いに隣接する２つのメモリセルＭＣ１を電気的に分離している。
【００１５】
半導体基板ＳＵＢは、主面ＰＳＦに、ソース領域ＳＣを含んでいる。ソース領域ＳＣは、第２の方向（例えば、ｘ方向）に沿ってストライプ状に延在している。１つのソース領域ＳＣは、第３の方向（例えば、ｙ方向）において互いに隣接する２つのメモリセルＭＣ１に共有されている。第２の方向において、ソース領域ＳＣは、素子分離溝ＴＲＣによって分離されていない。
【００１６】
半導体基板ＳＵＢは、主面ＰＳＦに、ドレイン領域ＤＲを含んでいる。ドレイン領域ＤＲは、第２の方向（例えば、ｘ方向）に沿って延在している。１つのドレイン領域ＤＲは、第３の方向（例えば、ｙ方向）において互いに隣接する２つのメモリセルＭＣ１に共有されている。第２の方向において、ドレイン領域ＤＲは、素子分離溝ＴＲＣによって分離されてもよい。ドレイン領域ＤＲは、第３の方向において、ソース領域ＳＣから離れている。第３の方向において、ドレイン領域ＤＲ及びソース領域ＳＣは交互に配置されてもよい。
【００１７】
半導体装置ＭＣＰは、ゲート絶縁膜ＧＴＩを備える。ゲート絶縁膜ＧＴＩは、主面ＰＳＦに形成されている。ゲート絶縁膜ＧＴＩは、浮遊ゲート電極ＦＧＥを、ソース領域ＳＣ及びドレイン領域ＤＲから電気的に絶縁する。ゲート絶縁膜ＧＴＩは、選択ゲート電極ＷＧＥ及び消去ゲート電極ＥＧＥを、ソース領域ＳＣ及びドレイン領域ＤＲから電気的に絶縁してもよい。ゲート絶縁膜ＧＴＩは、例えば、５ｎｍ以上１５ｎｍ以下の厚さを有してもよい。ゲート絶縁膜ＧＴＩは、例えば、シリコン酸化膜であってもよい。
【００１８】
半導体装置ＭＣＰは、ゲート絶縁膜ＧＴＩ上に形成された浮遊ゲート電極ＦＧＥを備える。図２に示されるように、主面ＰＳＦの平面視において、浮遊ゲート電極ＦＧＥは、第２の方向（例えば、ｘ方向）及び第３の方向（例えば、ｙ方向）に沿って、二次元的に配列されている。本明細書において、主面ＰＳＦの平面視は、主面ＰＳＦに垂直な第１の方向（例えば、ｚ方向）から見ることを意味する。浮遊ゲート電極ＦＧＥは、各メモリセルＭＣ１に１つずつ設けられている。浮遊ゲート電極ＦＧＥは、ポリシリコン膜であってもよい。
【００１９】
浮遊ゲート電極ＦＧＥは、ゲート絶縁膜ＧＴＩに面する底面ＢＳＦと、底面ＢＳＦとは反対側の頂面ＴＳＦと、第１側面ＳＳ１と、第１側面ＳＳ１とは反対側の第２側面ＳＳ２と、一対の第３側面ＳＳ３とを有している。第１側面ＳＳ１及び第２側面ＳＳ２は、各々、底面ＢＳＦと頂面ＴＳＦとに接続されている。一対の第３側面ＳＳ３は、底面ＢＳＦと第１側面ＳＳ１と第２側面ＳＳ２とに接続されている。主面ＰＳＦの平面視において、第３側面ＳＳ３は、半導体基板ＳＵＢに形成された素子分離溝ＴＲＣに隣接している。第３側面ＳＳ３は、各々、素子分離絶縁膜ＳＴＩから露出されている第１部分ＰＴ１を含む。第３側面ＳＳ３は、各々、素子分離絶縁膜ＳＴＩに埋め込まれている第２部分ＰＴ２をさらに含んでもよい。第２部分ＰＴ２は、第１部分ＰＴ１よりも半導体基板ＳＵＢ側に位置している。
【００２０】
浮遊ゲート電極ＦＧＥの第１高さｈ1は、例えば、３０ｎｍ以上であってもよく、４０ｎｍ以上であってもよく、５０ｎｍ以上であってもよい。浮遊ゲート電極ＦＧＥの第１高さｈ1は、例えば、１５０ｎｍ以下であってもよく、１００ｎｍ以下であってもよい。本明細書において、第１高さｈ1は、主面ＰＳＦに垂直な第１の方向（例えば、ｚ方向）における頂面ＴＳＦと底面ＢＳＦとの間の最大距離を意味する。すなわち、第１高さｈ1は、すなわち、浮遊ゲート電極ＦＧＥの最大厚さである。
【００２１】
第１部分ＰＴ１は、第１高さｈ1の０．１０倍以上の第２高さｈ2を有してもよい。第２高さｈ2は、第１高さｈ1の０．１５倍以上であってもよく、０．２０倍以上であってもよい。第１部分ＰＴ１は、第１高さｈ1の０．６０倍以下の第２高さｈ2を有してもよい。第２高さｈ2は、第１高さｈ1の０．５０倍以下であってもよく、０．４０倍以下であってもよい。第２高さｈ2は、第１の方向（例えば、ｚ方向）における第１部分ＰＴ１の高さである。一対の第３側面ＳＳ３の第１部分ＰＴ１は、互いに異なる第２高さｈ2を有してもよい。
【００２２】
第１部分ＰＴ１は、第１高さｈ1の０．１０倍以上の第２高さｈ2を有する。そのため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。半導体装置ＭＣＰは、向上された書き込み特性を有する。第１部分ＰＴ１は、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．６０倍以下の第２高さｈ2を有する。そのため、図１６から図１８に示されるように、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡が確実に防止され得る。
【００２３】
第３側面ＳＳ３は、各々、第１高さｈ1の０．４０倍以上の第３高さｈ3を有してもよい。第３高さｈ3は、第１高さｈ1の０．４５倍以上であってもよく、第１高さｈ1の０．５０倍以上であってもよい。第３側面ＳＳ３は、各々、第１高さｈ1の０．９０倍以下の第３高さｈ3を有してもよい。第３高さｈ3は、第１高さｈ1の０．８０倍以下であってもよく、第１高さｈ1の０．７０倍以下であってもよい。第３高さｈ3は、第１の方向（例えば、ｚ方向）における第３側面ＳＳ３の高さである。
【００２４】
第３側面ＳＳ３は、各々、第１高さｈ1の０．４０倍以上の第３高さｈ3を有する。そのため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。半導体装置ＭＣＰは、向上された書き込み特性を有する。第３側面ＳＳ３は、各々、第１高さｈ1の０．９０倍以下の第３高さｈ3を有する。そのため、図１６から図１８に示されるように、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡が確実に防止され得る。
【００２５】
浮遊ゲート電極ＦＧＥは、頂面ＴＳＦと第３側面ＳＳ３の各々との間に形成されている一対の面取り部ＣＨＦ１を含む。面取り部ＣＨＦ１は、各々、凹曲面の形状を有してもよい。面取り部ＣＨＦ１は、各々、第１高さｈ1の０．１０倍以上の第４高さｈ4を有してもよい。第４高さｈ4は、第１高さｈ1の０．２０倍以上であってもよく、第１高さｈ1の０．３０倍以上であってもよい。面取り部ＣＨＦ１は、各々、第１高さｈ1の０．６０倍以下の第４高さｈ4を有してもよい。第３高さｈ3は、第１高さｈ1の０．５５倍以下であってもよく、第１高さｈ1の０．５０倍以下であってもよい。第４高さｈ4は、第１の方向（例えば、ｚ方向）における面取り部ＣＨＦ１の高さである。
【００２６】
面取り部ＣＨＦ１は、各々、第１高さｈ1の０．６０倍以下の第４高さｈ4を有する。そのため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。半導体装置ＭＣＰは、向上された書き込み特性を有する。面取り部ＣＨＦ１は、各々、第１高さｈ1の０．１０倍以上の第４高さｈ4を有する。そのため、図１６から図１８に示されるように、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡が確実に防止され得る。
【００２７】
面取り部ＣＨＦ１は、各々、第１の幅ｗと第４高さｈ4とを有している。第１の幅ｗは、第４高さｈ4の１．１倍以下であってもよい。第１の幅ｗは、第４高さｈ4の１．０倍以下であってもよい。第１の幅ｗは、第４高さｈ4の０．３倍以上であってもよい。第１の幅ｗは、第４高さｈ4の０．５倍以上であってもよい。第１の幅ｗは、第３側面ＳＳ３が対向する第２の方向（例えば、ｘ方向）における面取り部ＣＨＦ１の幅である。第１の幅ｗは、第４高さｈ4の１．１倍以下である。そのため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。半導体装置ＭＣＰは、向上された書き込み特性を有する。第１の幅ｗは、第４高さｈ4の０．３倍以上である。そのため、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡が確実に防止され得る。
【００２８】
半導体装置ＭＣＰは、素子分離絶縁膜ＳＴＩを備える。素子分離絶縁膜ＳＴＩは、少なくとも素子分離溝ＴＲＣを埋め込む。素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の各々の第２部分ＰＴ２をさらに埋め込んでもよい。素子分離絶縁膜ＳＴＩは、例えば、ＨＤＰ酸化膜、すなわち、高密度プラズマ化学気相堆積法（ＨＤＰ−ＣＶＤ法）によって形成されたシリコン酸化膜であってもよい。素子分離絶縁膜ＳＴＩは、面取り部ＣＨＦ１にそれぞれ対向する段差面ＳＴＳを有してもよい。段差面ＳＴＳは、２つの凹曲面を含んでもよい。
【００２９】
半導体装置ＭＣＰは、第１絶縁膜ＩＬ１を備える。第１絶縁膜ＩＬ１は、頂面ＴＳＦと、面取り部ＣＨＦ１と、第１部分ＰＴ１との上に形成されている。第１絶縁膜ＩＬ１は、素子分離絶縁膜ＳＴＩ上にも形成されてもよい。第１絶縁膜ＩＬ１は、例えば、ＯＮＯ膜であってもよい。すなわち、図６に示されるように、第１絶縁膜ＩＬ１は、シリコン酸化膜である絶縁膜ＩＬ１１と、シリコン窒化膜である絶縁膜ＩＬ１２と、シリコン酸化膜である絶縁膜ＩＬ１３との積層膜であってもよい。第１絶縁膜ＩＬ１は、例えば、１０ｎｍ以上３０ｎｍ以下の厚さを有してもよい。
【００３０】
半導体装置ＭＣＰは、制御ゲート電極ＣＧＥを備える。制御ゲート電極ＣＧＥは、第１絶縁膜ＩＬ１を介在させて、頂面ＴＳＦと面取り部ＣＨＦ１と第１部分ＰＴ１との上に形成されている。制御ゲート電極ＣＧＥは、第１絶縁膜ＩＬ１を介在させて、素子分離絶縁膜ＳＴＩ上にも形成されてもよい。制御ゲート電極ＣＧＥは、ポリシリコン膜であってもよい。制御ゲート電極ＣＧＥは、例えば、５０ｎｍ以上１５０ｎｍ以下の厚さを有してもよい。
【００３１】
半導体装置ＭＣＰは、選択ゲート電極ＷＧＥを備える。選択ゲート電極ＷＧＥは、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて形成されている。第１側面ＳＳ１は、ドレイン領域ＤＲ側の浮遊ゲート電極ＦＧＥの側面であってもよい。選択ゲート電極ＷＧＥは、ゲート絶縁膜ＧＴＩ上に形成されてもよい。選択ゲート電極ＷＧＥは、ポリシリコン膜であってもよい。選択ゲート電極ＷＧＥは、例えば、５０ｎｍ以上２００ｎｍ以下の厚さを有してもよい。第１側壁絶縁膜ＳＷＩ１は、例えば、シリコン窒化膜であってもよい。
【００３２】
半導体装置ＭＣＰは、消去ゲート電極ＥＧＥを備えてもよい。消去ゲート電極ＥＧＥは、浮遊ゲート電極ＦＧＥの第２側面ＳＳ２上に、第２側壁絶縁膜ＳＷＩ２を介在させて形成されている。第２側面ＳＳ２は、ソース領域ＳＣ側の浮遊ゲート電極ＦＧＥの側面であってもよい。消去ゲート電極ＥＧＥは、ゲート絶縁膜ＧＴＩ上に形成されてもよい。消去ゲート電極ＥＧＥは、ゲート絶縁膜ＧＴＩを介在させて、ソース領域ＳＣ上に形成されてもよい。消去ゲート電極ＥＧＥは、ポリシリコン膜であってもよい。第２側壁絶縁膜ＳＷＩ２は、例えば、シリコン窒化膜またはシリコン酸化膜であってもよい。
【００３３】
本実施の形態の半導体装置ＭＣＰのメモリセルＭＣ１の動作を説明する。
メモリセルＭＣ１へ情報を書込む動作について説明する。ソース領域ＳＣに第１の電圧が印加され、制御ゲート電極ＣＧＥに第１の電圧よりも大きな第２の電圧が印加される。選択ゲート電極ＷＧＥに、第１の電圧及び第２の電圧よりも小さな第３の電圧が印加される。例えば、第１の電圧は５Ｖであり、第２の電圧は１０Ｖであり、第３の電圧は１Ｖであってもよい。ソース領域ＳＣから放出された電子は、ゲート絶縁膜ＧＴＩを介して、浮遊ゲート電極ＦＧＥに注入される。こうして、メモリセルＭＣ１に情報が書き込まれる。浮遊ゲート電極ＦＧＥに電子が保持されている状態が、メモリセルＭＣ１の書き込み状態である。
【００３４】
メモリセルＭＣ１から情報を読み取る動作について説明する。浮遊ゲート電極ＦＧＥに電子が蓄積されている状態（書き込み状態）では、ドレイン領域ＤＲからソース領域ＳＣへ電流はほとんど流れない。浮遊ゲート電極ＦＧＥに電子が蓄積されていない状態（消去状態）では、ドレイン領域ＤＲからソース領域ＳＣへ電流が流れる。この電流（読み出し電流）が検知されるか否かによって、浮遊ゲート電極ＦＧＥに電子が蓄積されているか否かが判定されて、メモリセルＭＣ１から情報が読み取られる。
【００３５】
メモリセルＭＣ１に格納されている情報を消去する動作について説明する。消去ゲート電極ＥＧＥに第４の電圧を印加する。第４の電圧は、例えば、１１Ｖであってもよい。浮遊ゲート電極ＦＧＥに蓄積されている電子は、第２側壁絶縁膜ＳＷＩ２をトンネルして、消去ゲート電極ＥＧＥへ引き抜かれる。こうして、メモリセルＭＣ１に保持されていた情報が消去される。浮遊ゲート電極ＦＧＥに電子が保持されていない状態が、メモリセルＭＣ１の消去状態である。
【００３６】
図２から図１９を参照して、本実施の形態の半導体装置ＭＣＰの製造方法の一例を説明する。
【００３７】
図７を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、半導体基板ＳＵＢの主面ＰＳＦにゲート絶縁膜ＧＴＩを形成することを備える。ゲート絶縁膜ＧＴＩは、例えば、半導体基板ＳＵＢの主面ＰＳＦを熱酸化することによって形成されてもよい。
【００３８】
図７を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、ゲート絶縁膜ＧＴＩ上に浮遊ゲート電極用導電膜ＦＧを形成することを備える。浮遊ゲート電極用導電膜ＦＧは、ゲート絶縁膜ＧＴＩに面する底面ＢＳＦと、底面ＢＳＦとは反対側の頂面ＴＳＦとを有している。浮遊ゲート電極用導電膜ＦＧは、ポリシリコン膜であってもよい。浮遊ゲート電極用導電膜ＦＧは、減圧化学気相堆積法（ＬＰＣＶＤ法）によって形成されてもよい。
【００３９】
図７を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極用導電膜ＦＧ上に第２絶縁膜ＩＬ２を形成することと、第２絶縁膜ＩＬ２上に第３絶縁膜ＩＬ３を形成することとを備えてもよい。第２絶縁膜ＩＬ２は、シリコン酸化膜であってもよい。第２絶縁膜ＩＬ２は、例えば、５ｎｍ以上１５ｎｍ以下の厚さを有してもよい。第２絶縁膜ＩＬ２は、ＬＰＣＶＤ法によって形成されてもよい。第３絶縁膜ＩＬ３は、シリコン窒化であってもよい。第３絶縁膜ＩＬ３は、例えば、１００ｎｍ以上２００ｎｍ以下の厚さを有してもよい。第３絶縁膜ＩＬ３は、ＬＰＣＶＤ法によって形成されてもよい。
【００４０】
図７及び図８を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極用導電膜ＦＧの一部を除去して、浮遊ゲート電極用導電膜ＦＧに一対の第３側面ＳＳ３を形成することを備える。第３側面ＳＳ３は、底面ＢＳＦと頂面ＴＳＦとに接続されている。具体的には、第３絶縁膜ＩＬ３上に第１マスクＭＳＫ１が形成される。第１マスクＭＳＫ１には、複数の開口（図示せず）が形成されている。主面ＰＳＦの平面視において、複数の開口は、それぞれ、素子分離溝ＴＲＣに対応する第１マスクＭＳＫ１の部分に形成されている。第１マスクＭＳＫ１を用いて、第３絶縁膜ＩＬ３、第２絶縁膜ＩＬ２及び浮遊ゲート電極用導電膜ＦＧがパターニングされる。こうして、浮遊ゲート電極用導電膜ＦＧに、一対の第３側面ＳＳ３が形成される。
【００４１】
図９を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、ゲート絶縁膜ＧＴＩの一部と半導体基板ＳＵＢの一部とを除去して、主面ＰＳＦに素子分離溝ＴＲＣを形成することを備える。図２に示されるように、主面ＰＳＦの平面視において、第３側面ＳＳ３は、半導体基板ＳＵＢに形成された素子分離溝ＴＲＣに隣接している。具体的には、パターニングされた浮遊ゲート電極用導電膜ＦＧをマスクとして用いて、ゲート絶縁膜ＧＴＩがパターニングされるとともに、半導体基板ＳＵＢの主面ＰＳＦに素子分離溝ＴＲＣが形成される。
【００４２】
図１０を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、素子分離溝ＴＲＣ上に素子分離絶縁膜ＳＴＩを形成して、素子分離溝ＴＲＣと第３側面ＳＳ３とを素子分離絶縁膜ＳＴＩによって埋め込むことを備える。素子分離絶縁膜ＳＴＩは、第２絶縁膜ＩＬ２の側面と第３絶縁膜ＩＬ３の側面とをさらに埋め込んでもよい。素子分離絶縁膜ＳＴＩは、例えば、高密度プラズマ化学気相堆積法（ＨＤＰ−ＣＶＤ法）によって形成されてもよい。
【００４３】
図１１を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、第３絶縁膜ＩＬ３を選択的に除去することを備えてもよい。例えば、第３絶縁膜ＩＬ３は、ウェットエッチングによって選択的に除去されてもよい。
【００４４】
図１２及び図１３を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させることを備える。素子分離絶縁膜ＳＴＩの一部を除去した後において、素子分離絶縁膜ＳＴＩは、少なくとも素子分離溝ＴＲＣを埋め込んでいる。素子分離絶縁膜ＳＴＩの一部を除去した後において、素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の各々の第２部分ＰＴ２をさらに埋め込んでいてもよい。第２部分ＰＴ２は、第１部分ＰＴ１よりも半導体基板ＳＵＢ側に位置している。本実施の形態の半導体装置ＭＣＰの製造方法は、頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ１を形成することを備える。特定的には、素子分離絶縁膜ＳＴＩの一部を除去する際に、面取り部ＣＨＦ１が形成されてもよい。
【００４５】
具体的には、図１２に示されるように、第２絶縁膜ＩＬ２と素子分離絶縁膜ＳＴＩの一部とをウェットエッチングしてもよい。エッチング液は、例えば、バッファードフッ酸（ＢＨＦ）であってもよい。このウェットエッチング工程により、頂面ＴＳＦと、一対の第３側面ＳＳ３の第１部分ＰＴ１と、頂面ＴＳＦと一対の第３側面ＳＳ３とによって構成される浮遊ゲート電極用導電膜ＦＧの一対の角部ＣＮＰ１とが、素子分離絶縁膜ＳＴＩから露出される。
【００４６】
続いて、図１３に示されるように、素子分離絶縁膜ＳＴＩの一部をさらにドライエッチングしてもよい。特定的には、素子分離絶縁膜ＳＴＩの一部は、反応性イオンエッチング法（ＲＩＥ法）により、除去されてもよい。この反応性イオンエッチング工程では、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8、Ａｒ及びＯ2の少なくとも１つを含むエッチングガスが用いられてもよい。この反応性イオンエッチングが行われる反応性イオンエッチング装置に印加されるバイアス電力は、例えば、１００Ｗ以上５００Ｗ以下であってもよい。エッチングガスは、角部ＣＮＰ２以外の素子分離絶縁膜ＳＴＩの部分よりも、素子分離絶縁膜ＳＴＩの角部ＣＮＰ２により多く衝突する。このドライエッチング工程では、素子分離絶縁膜ＳＴＩの角部ＣＮＰ２が角部ＣＮＰ２以外の素子分離絶縁膜ＳＴＩの部分よりも多くエッチングされる。そのため、図１３に示されるように、素子分離絶縁膜ＳＴＩに段差面ＳＴＳが形成される。段差面ＳＴＳは、２つの凹曲面を含んでもよい。
【００４７】
このドライエッチング工程では、主に、素子分離絶縁膜ＳＴＩがエッチングされる。具体的には、このドライエッチング工程では、浮遊ゲート電極用導電膜ＦＧに対する素子分離絶縁膜ＳＴＩのエッチング選択比は、５以上であってもよい。このドライエッチング工程において、エッチングガスが浮遊ゲート電極用導電膜ＦＧの角部ＣＮＰ１にも衝突する。エッチングガスは、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦ及び第３側面ＳＳ３よりも、浮遊ゲート電極ＦＧＥ用の角部ＣＮＰ１により多く衝突する。そのため、浮遊ゲート電極用導電膜ＦＧの角部ＣＮＰ１は、素子分離絶縁膜ＳＴＩよりも少なく、かつ、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦ及び第３側面ＳＳ３よりも多くエッチングされる。こうして、頂面ＴＳＦと第３側面ＳＳ３の各々との間に、一対の面取り部ＣＨＦ１が形成される。面取り部ＣＨＦ１は、各々、凹曲面の形状を有してもよい。
【００４８】
図１４を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、頂面ＴＳＦと、面取り部ＣＨＦ１と、第３側面ＳＳ３の各々の第１部分ＰＴ１との上に、第１絶縁膜ＩＬ１を形成することを備える。第１絶縁膜ＩＬ１は、素子分離絶縁膜ＳＴＩ上にさらに形成されてもよい。図６に示されるように、第１絶縁膜ＩＬ１は、例えば、ＯＮＯ膜であってもよい。第１絶縁膜ＩＬ１は、ＬＰＣＶＤ法によって形成されてもよい。面取り部ＣＨＦ１は、第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を低くする。そのため、第３側面ＳＳ３の第１部分ＰＴ１上に形成される第１絶縁膜ＩＬ１の高さも低くなる。
【００４９】
図１５を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、第１絶縁膜ＩＬ１を介在させて、頂面ＴＳＦと面取り部ＣＨＦ１と第１部分ＰＴ１との上に制御ゲート電極用導電膜ＣＧを形成することを備える。制御ゲート電極用導電膜ＣＧは、ポリシリコン膜であってもよい。制御ゲート電極用導電膜ＣＧは、ＬＰＣＶＤ法によって形成されてもよい。
【００５０】
図１６から図１８を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、制御ゲート電極用導電膜ＣＧの一部を除去することにより、制御ゲート電極用導電膜ＣＧから制御ゲート電極ＣＧＥを形成することを備える。本実施の形態の半導体装置ＭＣＰの製造方法は、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの第１絶縁膜ＩＬ１の露出部を除去することを備える。本実施の形態の半導体装置ＭＣＰの製造方法は、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去することにより、浮遊ゲート電極用導電膜ＦＧから浮遊ゲート電極ＦＧＥを形成することを備える。浮遊ゲート電極ＦＧＥは、底面ＢＳＦと頂面ＴＳＦと第３側面ＳＳ３とに接続されている第１側面ＳＳ１と、底面ＢＳＦと頂面ＴＳＦと第３側面ＳＳ３とに接続されておりかつ第１側面ＳＳ１とは反対側の第２側面ＳＳ２とを有している。
【００５１】
具体的には、制御ゲート電極用導電膜ＣＧ上に第２マスクＭＳＫ２が形成される。第２マスクＭＳＫ２は、第２の方向（例えば、ｘ方向）に沿ってストライプ状に延在している。第２マスクＭＳＫ２を用いて、制御ゲート電極用導電膜ＣＧがパターニングされる。制御ゲート電極用導電膜ＣＧは、Ｃｌ2、ＨＢｒ、ＣＦ4、Ｏ2、Ｈｅ及びＡｒの少なくとも１つを含むエッチングガスを用いて、反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチング法によってパターニングされてもよい。
【００５２】
続いて、第２マスクＭＳＫ２を用いて、第１絶縁膜ＩＬ１がパターニングされる。第１絶縁膜ＩＬ１は、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8、Ａｒ及びＯ2の少なくとも１つを含むエッチングガスを用いて、反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチング法によってパターニングされてもよい。面取り部ＣＨＦ１は、第３側面ＳＳ３の第１部分ＰＴ１上に形成される第１絶縁膜ＩＬ１の高さを低くする。そのため、第２マスクＭＳＫ２を用いて第１絶縁膜ＩＬ１がパターニングされるとき、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１はすべて除去される。特定的には、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの第１絶縁膜ＩＬ１の露出部はすべて除去される。
【００５３】
続いて、第２マスクＭＳＫ２を用いて、浮遊ゲート電極用導電膜ＦＧがパターニングされる。浮遊ゲート電極用導電膜ＦＧは、Ｃｌ2、ＨＢｒ、ＣＦ4、Ｏ2、Ｈｅ及びＡｒの少なくとも１つを含むエッチングガスを用いて、反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチング法によってパターニングされてもよい。浮遊ゲート電極用導電膜ＦＧに第１側面ＳＳ１及び第２側面ＳＳ２が形成されて、浮遊ゲート電極用導電膜ＦＧから浮遊ゲート電極ＦＧＥが形成される。第２マスクＭＳＫ２を用いて浮遊ゲート電極用導電膜ＦＧをエッチングする前に、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１はすべて除去されている。そのため、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部もまたすべて除去される。
【００５４】
図２、図３、図５及び図１９を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて選択ゲート電極ＷＧＥを形成することを備える。具体的には、第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１が形成される。例えば、ＬＰＣＶＤ法によって、第１側面ＳＳ１上に、１０ｎｍ以上３０ｎｍ以下の厚さを有するシリコン窒化膜が形成される。それから、シリコン窒化膜に反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチングを施す。こうして、第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１が形成されてもよい。続いて、第１側壁絶縁膜ＳＷＩ１上に選択ゲート電極ＷＧＥが形成される。例えば、ＬＰＣＶＤ法によって、第１側壁絶縁膜ＳＷＩ１上に、５０ｎｍ以上２００ｎｍ以下の厚さを有するポリシリコン膜が形成される。それから、ポリシリコン膜に反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチングを施す。こうして、選択ゲート電極ＷＧＥが形成されてもよい。選択ゲート電極ＷＧＥは、ゲート絶縁膜ＧＴＩ上にも形成されてもよい。
【００５５】
選択ゲート電極ＷＧＥを形成する前に、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部はすべて除去されている。そのため、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。
【００５６】
図２、図３及び図１９を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極ＦＧＥの第２側面ＳＳ２上に、第２側壁絶縁膜ＳＷＩ２を介在させて消去ゲート電極ＥＧＥを形成することを備えてもよい。具体的には、第２側面ＳＳ２上に、第２側壁絶縁膜ＳＷＩ２が形成される。それから、第２側壁絶縁膜ＳＷＩ２上に消去ゲート電極ＥＧＥが形成される。消去ゲート電極ＥＧＥは、ポリシリコン膜であってもよい。消去ゲート電極ＥＧＥは、ゲート絶縁膜ＧＴＩ上にも形成されてもよい。こうして、図２から図５に示される、メモリセルＭＣ１を含む半導体装置ＭＣＰが得られる。
【００５７】
図２０から図２８を参照して、比較例の半導体装置の製造方法を説明する。比較例の半導体装置の製造方法は、本実施の形態の半導体装置ＭＣＰの製造方法と同様の工程を備えるが、以下の点で主に相違する。比較例の半導体装置の製造方法は、本実施の形態の半導体装置ＭＣＰの製造方法における面取り部ＣＨＦ１を形成する工程を備えていない。
【００５８】
具体的には、比較例の半導体装置の製造方法は、本実施の形態の図７から図１１に示される工程を備える。それから、図２０に示されるように、素子分離絶縁膜ＳＴＩの一部が除去されて、第３側面ＳＳ３の各々の第１部分ＰＴ１が素子分離絶縁膜ＳＴＩから露出される。具体的には、図１２に示される本実施の形態の工程と同様に、第２絶縁膜ＩＬ２と素子分離絶縁膜ＳＴＩの一部とがウェットエッチングされる。このウェットエッチング工程により、頂面ＴＳＦと、一対の第３側面ＳＳ３の第１部分ＰＴ１と、頂面ＴＳＦと一対の第３側面ＳＳ３とによって構成される浮遊ゲート電極用導電膜ＦＧの一対の角部ＣＮＰ１とが、素子分離絶縁膜ＳＴＩから露出される。
【００５９】
それから、図２１に示されるように、頂面ＴＳＦと、第３側面ＳＳ３の各々の第１部分ＰＴ１との上に、第１絶縁膜ＩＬ１が形成される。第１絶縁膜ＩＬ１は、素子分離絶縁膜ＳＴＩ上にさらに形成されてもよい。比較例の半導体装置の製造方法では、第１絶縁膜ＩＬ１を形成する前に、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ１が形成されていない。そのため、比較例における第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2は、本実施の形態における第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2よりも高い。比較例における第１部分ＰＴ１上に形成された第１絶縁膜ＩＬ１の高さは、本実施の形態における第１部分ＰＴ１上に形成された第１絶縁膜ＩＬ１の高さよりも高い。続いて、図２２に示されるように、第１絶縁膜ＩＬ１を介在させて、頂面ＴＳＦと第１部分ＰＴ１との上に制御ゲート電極用導電膜ＣＧが形成される。
【００６０】
続いて、図２３から図２６に示されるように、第２マスクＭＳＫ２を用いて、制御ゲート電極用導電膜ＣＧの一部を除去することにより、制御ゲート電極用導電膜ＣＧから制御ゲート電極ＣＧＥが形成される。それから、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの第１絶縁膜ＩＬ１の露出部が除去される。比較例における第１部分ＰＴ１上に形成された第１絶縁膜ＩＬ１の高さは、本実施の形態における第１部分ＰＴ１上に形成された第１絶縁膜ＩＬ１の高さよりも高い。そのため、図２４及び図２６に示されるように、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１は完全には除去されない。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの第１絶縁膜ＩＬ１の露出部を除去する工程の後に、第１絶縁膜ＩＬ１の一部である第１の残渣ＩＬ１ｂが第３側面ＳＳ３の第１部分ＰＴ１上に残る。主面ＰＳＦの平面視において、第１の残渣ＩＬ１ｂは、素子分離溝ＴＲＣに沿って延在している。
【００６１】
続いて、図２３から図２６に示されるように、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去することにより、浮遊ゲート電極用導電膜ＦＧから浮遊ゲート電極ＦＧＥが形成される。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する際に、第１の残渣ＩＬ１ｂは、浮遊ゲート電極用導電膜ＦＧのためのエッチングガスが浮遊ゲート電極用導電膜ＦＧに到達することを妨げる。そのため、図２４及び図２６に示されるように、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部は完全に除去されない。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する工程の後に、浮遊ゲート電極用導電膜ＦＧの一部である第２の残渣ＦＧｂが、主面ＰＳＦの平面視において制御ゲート電極ＣＧＥから露出する領域に残る。第２の残渣ＦＧｂは浮遊ゲート電極ＦＧＥに直接接続されている。主面ＰＳＦの平面視において、第２の残渣ＦＧｂは、素子分離溝ＴＲＣに沿って延在している。第２の残渣ＦＧｂは第１の残渣ＩＬ１ｂに接している。
【００６２】
続いて、図２７及び図２８に示されるように、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて選択ゲート電極ＷＧＥが形成される。主面ＰＳＦの平面視において制御ゲート電極ＣＧＥから露出する領域に、第２の残渣ＦＧｂが残っているため、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとは、第２の残渣ＦＧｂを介して、互いに短絡する。
【００６３】
これに対し、本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極ＦＧＥの頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ１を形成することを備えている。面取り部ＣＨＦ１は、浮遊ゲート電極ＦＧＥの第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を低くして、浮遊ゲート電極ＦＧＥ第３側面ＳＳ３の第１部分ＰＴ１上に形成される第１絶縁膜ＩＬ１の高さを低くする。そのため、図１６から図１８に示されるように、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去した後において、第３側面ＳＳ３の第１部分ＰＴ１上に第１絶縁膜ＩＬ１の一部である第１の残渣ＩＬ１ｂは残存しない。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去した後において、主面ＰＳＦの平面視において制御ゲート電極ＣＧＥから露出する領域に、浮遊ゲート電極用導電膜ＦＧの一部である第２の残渣ＦＧｂは残存しない。そのため、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。
【００６４】
図２９を参照して、本実施の形態の第１の変形例のメモリセルＭＣ２の構成を説明する。メモリセルＭＣ２では、面取り部ＣＨＦ２は、各々、平坦な斜面の形状を有してもよい。面取り部ＣＨＦ２を形成するためのエッチング条件を、面取り部ＣＨＦ１を形成するためのエッチング条件と異ならせることによって、平坦な斜面の形状を有する面取り部ＣＨＦ２が形成され得る。
【００６５】
図３０を参照して、本実施の形態の第２の変形例のメモリセルＭＣ３の構成を説明する。メモリセルＭＣ３では、第３側面ＳＳ３は、すべて、素子分離絶縁膜ＳＴＩから露出されてもよい。素子分離絶縁膜ＳＴＩから露出されている第１部分ＰＴ１は、第３側面ＳＳ３の全体にわたっていてもよい。第３側面ＳＳ３は、素子分離絶縁膜ＳＴＩに埋め込まれている第２部分ＰＴ２を含んでいなくてもよい。
【００６６】
本実施の形態の作用効果を説明する。
本実施の形態の半導体装置ＭＣＰは、主面ＰＳＦを有する半導体基板ＳＵＢと、主面ＰＳＦに形成されたゲート絶縁膜ＧＴＩと、ゲート絶縁膜ＧＴＩ上に形成された浮遊ゲート電極ＦＧＥとを備える。浮遊ゲート電極ＦＧＥは、ゲート絶縁膜ＧＴＩに面する底面ＢＳＦと、底面ＢＳＦとは反対側の頂面ＴＳＦと、底面ＢＳＦと頂面ＴＳＦとに接続されている第１側面ＳＳ１と、底面ＢＳＦと頂面ＴＳＦとに接続されておりかつ第１側面ＳＳ１とは反対側の第２側面ＳＳ２と、底面ＢＳＦと第１側面ＳＳ１と第２側面ＳＳ２とに接続されている一対の第３側面ＳＳ３とを有している。主面ＰＳＦの平面視において、第３側面ＳＳ３は、半導体基板ＳＵＢに形成された素子分離溝ＴＲＣに隣接している。浮遊ゲート電極ＦＧＥは、頂面ＴＳＦと第３側面ＳＳ３の各々との間に形成されている一対の面取り部ＣＨＦ１，ＣＨＦ２を含む。本実施の形態の半導体装置ＭＣＰは、少なくとも素子分離溝ＴＲＣを埋め込む素子分離絶縁膜ＳＴＩと、第１絶縁膜ＩＬ１と、制御ゲート電極ＣＧＥと、選択ゲート電極ＷＧＥとをさらに備える。第１絶縁膜ＩＬ１は、浮遊ゲート電極ＦＧＥの頂面ＴＳＦと、面取り部ＣＨＦ１，ＣＨＦ２と、素子分離絶縁膜ＳＴＩから露出されている第３側面ＳＳ３の各々の第１部分ＰＴ１との上に形成されている。制御ゲート電極ＣＧＥは、第１絶縁膜ＩＬ１を介在させて、頂面ＴＳＦと面取り部ＣＨＦ１，ＣＨＦ２と第１部分ＰＴ１との上に形成されている。選択ゲート電極ＷＧＥは、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて形成されている。
【００６７】
本実施の形態の半導体装置ＭＣＰでは、浮遊ゲート電極ＦＧＥは面取り部ＣＨＦ１，ＣＨＦ２を含んでいる。面取り部ＣＨＦ１，ＣＨＦ２は、第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を低くして、第３側面ＳＳ３の第１部分ＰＴ１上に形成される第１絶縁膜ＩＬ１の高さを低くする。そのため、図１６から図１８に示されるように、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する際に、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１はすべて除去される。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する際に、浮遊ゲート電極用導電膜ＦＧのこの露出部はすべて除去される。本実施の形態の半導体装置ＭＣＰによれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。
【００６８】
さらに、浮遊ゲート電極ＦＧＥの頂面ＴＳＦと一対の第３側面ＳＳ３とによって構成される浮遊ゲート電極ＦＧＥの角部ＣＮＰ１に電界が集中することを、面取り部ＣＨＦ１，ＣＨＦ２は防止する。面取り部ＣＨＦ１，ＣＨＦ２は、浮遊ゲート電極ＦＧＥが劣化することを防止する。本実施の形態の半導体装置ＭＣＰは、長い寿命を有する。
【００６９】
本実施の形態の半導体装置ＭＣＰの製造方法は、半導体基板ＳＵＢの主面ＰＳＦにゲート絶縁膜ＧＴＩを形成することと、ゲート絶縁膜ＧＴＩ上に浮遊ゲート電極用導電膜ＦＧを形成することとを備える。浮遊ゲート電極用導電膜ＦＧは、ゲート絶縁膜ＧＴＩに面する底面ＢＳＦと、底面ＢＳＦとは反対側の頂面ＴＳＦとを有している。本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極用導電膜ＦＧの一部を除去して、浮遊ゲート電極用導電膜ＦＧに一対の第３側面ＳＳ３を形成することをさらに備える。第３側面ＳＳ３は、底面ＢＳＦと頂面ＴＳＦとに接続されている。本実施の形態の半導体装置ＭＣＰの製造方法は、ゲート絶縁膜ＧＴＩの一部と半導体基板ＳＵＢの一部とを除去して、主面ＰＳＦに素子分離溝ＴＲＣを形成することをさらに備える。主面ＰＳＦの平面視において、第３側面ＳＳ３は、半導体基板ＳＵＢに形成された素子分離溝ＴＲＣに隣接している。本実施の形態の半導体装置ＭＣＰの製造方法は、素子分離溝ＴＲＣ上に素子分離絶縁膜ＳＴＩを形成して、素子分離溝ＴＲＣと第３側面ＳＳ３とを素子分離絶縁膜ＳＴＩによって埋め込むことと、素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させることとをさらに備える。素子分離絶縁膜ＳＴＩの一部を除去した後において、素子分離絶縁膜ＳＴＩは、少なくとも素子分離溝ＴＲＣを埋め込んでいる。
【００７０】
本実施の形態の半導体装置ＭＣＰの製造方法は、頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ１，ＣＨＦ２を形成することをさらに備える。本実施の形態の半導体装置ＭＣＰの製造方法は、頂面ＴＳＦと、面取り部ＣＨＦ１，ＣＨＦ２と、第３側面ＳＳ３の各々の第１部分ＰＴ１との上に第１絶縁膜ＩＬ１を形成することと、第１絶縁膜ＩＬ１を介在させて、頂面ＴＳＦと面取り部ＣＨＦ１，ＣＨＦ２と第１部分ＰＴ１との上に制御ゲート電極用導電膜ＣＧを形成することとをさらに備える。本実施の形態の半導体装置ＭＣＰの製造方法は、制御ゲート電極用導電膜ＣＧの一部を除去することにより、制御ゲート電極用導電膜ＣＧから制御ゲート電極ＣＧＥを形成することをさらに備える。本実施の形態の半導体装置ＭＣＰの製造方法は、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの第１絶縁膜ＩＬ１の露出部を除去することと、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去することにより、浮遊ゲート電極用導電膜ＦＧから浮遊ゲート電極ＦＧＥを形成することとをさらに備える。浮遊ゲート電極ＦＧＥは、底面ＢＳＦと頂面ＴＳＦと第３側面ＳＳ３とに接続されている第１側面ＳＳ１と、底面ＢＳＦと頂面ＴＳＦと第３側面ＳＳ３とに接続されておりかつ第１側面ＳＳ１とは反対側の第２側面ＳＳ２とを有している。本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極ＦＧＥの第１側面ＳＳ１上に、第１側壁絶縁膜ＳＷＩ１を介在させて選択ゲート電極ＷＧＥを形成することをさらに備える。
【００７１】
本実施の形態の半導体装置ＭＣＰの製造方法は、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ１，ＣＨＦ２を形成することを備えている。面取り部ＣＨＦ１，ＣＨＦ２は、第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を低くして、第３側面ＳＳ３の第１部分ＰＴ１上に形成される第１絶縁膜ＩＬ１の高さを低くする。そのため、図１６から図１８に示されるように、主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する際に、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１はすべて除去される。主面ＰＳＦの平面視における制御ゲート電極ＣＧＥからの浮遊ゲート電極用導電膜ＦＧの露出部を除去する際に、浮遊ゲート電極用導電膜ＦＧのこの露出部はすべて除去される。本実施の形態の半導体装置ＭＣＰの製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。
【００７２】
さらに、浮遊ゲート電極ＦＧＥの頂面ＴＳＦと一対の第３側面ＳＳ３とによって構成される浮遊ゲート電極ＦＧＥの角部ＣＮＰ１に電界が集中することを、面取り部ＣＨＦ１，ＣＨＦ２は防止する。面取り部ＣＨＦ１，ＣＨＦ２は、浮遊ゲート電極ＦＧＥが劣化することを防止する。本実施の形態の半導体装置ＭＣＰの製造方法によれば、長い寿命を有する半導体装置ＭＣＰが製造され得る。
【００７３】
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、第１部分ＰＴ１は、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．１０倍以上０．６０倍以下の第２高さｈ2を有してもよい。第１高さｈ1は、主面ＰＳＦに垂直な第１の方向（例えば、ｚ方向）における頂面ＴＳＦと底面ＢＳＦとの間の最大距離である。第２高さｈ2は、第１の方向における第１部分ＰＴ１の高さである。第１部分ＰＴ１は、第１高さｈ1の０．１０倍以上の第２高さｈ2を有するため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、半導体装置ＭＣＰの書き込み特性が向上され得る。第１部分ＰＴ１は、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．６０倍以下の第２高さｈ2を有するため、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００７４】
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、第３側面ＳＳ３は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．４０倍以上０．９０倍以下の第３高さｈ3を有してもよい。第１高さｈ1は、主面ＰＳＦに垂直な第１の方向における頂面ＴＳＦと底面ＢＳＦとの間の最大距離である。第３高さｈ3は、第１の方向における第３側面ＳＳ３の高さである。第３側面ＳＳ３は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．４０倍以上の第３高さｈ3を有するため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、半導体装置ＭＣＰの書き込み特性が向上され得る。第３側面ＳＳ３は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．９０倍以下の第３高さｈ3を有する。そのため、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００７５】
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、面取り部ＣＨＦ１，ＣＨＦ２は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．１０倍以上０．６０倍以下の第４高さｈ4を有してもよい。第１高さｈ1は、主面ＰＳＦに垂直な第１の方向における頂面ＴＳＦと底面ＢＳＦとの間の最大距離である。第４高さｈ4は、第１の方向における面取り部ＣＨＦ１，ＣＨＦ２の高さである。面取り部ＣＨＦ１，ＣＨＦ２は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．６０倍以下の第４高さｈ4を有するため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、半導体装置ＭＣＰの書き込み特性が向上され得る。面取り部ＣＨＦ１，ＣＨＦ２は、各々、浮遊ゲート電極ＦＧＥの第１高さｈ1の０．１０倍以上の第４高さｈ4を有する。そのため、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００７６】
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、面取り部ＣＨＦ１，ＣＨＦ２は、各々、第１の幅ｗと第４高さｈ4とを有している。第１の幅ｗは、第４高さｈ4の０．３倍以上１．１倍以下であってもよい。第１の幅ｗは、第３側面ＳＳ３が対向する第２の方向（例えば、ｘ方向）における面取り部ＣＨＦ１，ＣＨＦ２の幅である。第４高さｈ4は、主面ＰＳＦに垂直な第１の方向（例えば、ｚ方向）における面取り部ＣＨＦ１，ＣＨＦ２の高さである。第１の幅ｗは、第４高さｈ4の１．１倍以下であるため、浮遊ゲート電極ＦＧＥは、第１絶縁膜ＩＬ１を挟んで、制御ゲート電極ＣＧＥと、広い面積で対向している。浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの間の容量結合は大きい。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、半導体装置ＭＣＰの書き込み特性が向上され得る。第１の幅ｗは、第４高さｈ4の０．３倍以上である。そのため、第３側面ＳＳ３の第１部分ＰＴ１上に形成されていた第１絶縁膜ＩＬ１がすべて除去され、かつ、制御ゲート電極ＣＧＥから露出している浮遊ゲート電極用導電膜ＦＧもすべて除去される。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００７７】
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、面取り部ＣＨＦ１，ＣＨＦ２は、各々、凹曲面または平坦な斜面の形状を有してもよい。本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。本実施の形態の半導体装置ＭＣＰは、長い寿命を有する。
【００７８】
本実施の形態の半導体装置ＭＣＰでは、素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の各々の第２部分ＰＴ２を埋め込んでもよい。第２部分ＰＴ２は第１部分ＰＴ１よりも半導体基板ＳＵＢ側に位置している。素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を減少させることができる。本実施の形態の半導体装置ＭＣＰによれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００７９】
本実施の形態の半導体装置ＭＣＰの製造方法では、素子分離絶縁膜ＳＴＩの一部を除去した後において、素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の各々の第２部分ＰＴ２を埋め込んでいてもよい。第２部分ＰＴ２は、第１部分ＰＴ１よりも半導体基板ＳＵＢ側に位置している。素子分離絶縁膜ＳＴＩは、第３側面ＳＳ３の第１部分ＰＴ１の第２高さｈ2を減少させることができる。本実施の形態の半導体装置ＭＣＰの製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとの短絡がより確実に防止され得る。
【００８０】
本実施の形態の半導体装置ＭＣＰでは、素子分離絶縁膜ＳＴＩは、面取り部ＣＨＦ１，ＣＨＦ２にそれぞれ対向する段差面ＳＴＳを有してもよい。本実施の形態の半導体装置ＭＣＰは、素子分離絶縁膜ＳＴＩの一部を除去する際に、面取り部ＣＨＦ１，ＣＨＦ２が形成され得る構造を有している。本実施の形態の半導体装置ＭＣＰは、効率的に半導体装置ＭＣＰが製造され得る構造を有している。
【００８１】
本実施の形態の半導体装置ＭＣＰの製造方法では、素子分離絶縁膜ＳＴＩの一部を除去する際に、面取り部ＣＨＦ１，ＣＨＦ２が形成されてもよい。本実施の形態の半導体装置ＭＣＰの製造方法によれば、効率的に半導体装置ＭＣＰが製造され得る。
【００８２】
（実施の形態２）
図３１及び図３２を参照して、本実施の形態の半導体装置ＭＣＰに含まれるメモリセルＭＣ４の構成を説明する。図３１及び図３２に示される本実施の形態のメモリセルＭＣ４は、図４及び図５に示される実施の形態１のメモリセルＭＣ１と同様の構成を備えるが、以下の点で主に異なる。本実施の形態のメモリセルＭＣ４では、面取り部ＣＨＦ３は、各々、凸曲面の形状を有している。
【００８３】
図１及び図３３及び図３４を参照して、本実施の形態の半導体装置ＭＣＰの製造方法を説明する。本実施の形態の半導体装置ＭＣＰの製造方法は、実施の形態１の半導体装置ＭＣＰの製造方法と同様の工程を備えるが、以下の点で主に異なる。本実施の形態の半導体装置ＭＣＰの製造方法では、素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させる工程では、面取り部ＣＨＦ３は形成されない。素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させた後に、面取り部ＣＨＦ３が形成される。
【００８４】
具体的には、本実施の形態の半導体装置ＭＣＰの製造方法は、実施の形態１の図７から図１１に示される工程を備える。それから、図３３を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させることを備える。具体的には、図１２に示される実施の形態１の工程と同様に、第２絶縁膜ＩＬ２と素子分離絶縁膜ＳＴＩの一部とがウェットエッチングされる。このウェットエッチング工程により、頂面ＴＳＦと、一対の第３側面ＳＳ３の第１部分ＰＴ１と、頂面ＴＳＦと一対の第３側面ＳＳ３とによって構成される浮遊ゲート電極用導電膜ＦＧの一対の角部ＣＮＰ１とが、素子分離絶縁膜ＳＴＩから露出される。
【００８５】
図３４を参照して、本実施の形態の半導体装置ＭＣＰの製造方法は、頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ３を形成することを備える。浮遊ゲート電極用導電膜ＦＧは、Ｃｌ2、ＨＢｒ、ＣＦ4、Ｏ2、Ｈｅ及びＡｒの少なくとも１つを含むエッチングガスを用いて、反応性イオンエッチング（ＲＩＥ）法のようなプラズマエッチング法によって選択的にエッチングされてもよい。この反応性イオンエッチングが行われる反応性イオンエッチング装置に印加されるバイアス電力は、例えば、３０Ｗ以上５０Ｗ以下であってもよい。本実施の形態では、浮遊ゲート電極用導電膜ＦＧをエッチングするのに適したエッチング条件が用いられる。浮遊ゲート電極用導電膜ＦＧは、素子分離絶縁膜ＳＴＩよりも多くエッチングされる。本実施の形態において面取り部ＣＨＦ３を形成するために必要なバイアス電力は、実施の形態１におけるバイアス電力よりも低減され得る。
【００８６】
エッチングガスは、角部ＣＮＰ１以外の浮遊ゲート電極用導電膜ＦＧの部分よりも、浮遊ゲート電極用導電膜ＦＧの角部ＣＮＰ１により多く衝突する。このドライエッチング工程では、浮遊ゲート電極用導電膜ＦＧの角部ＣＮＰ１が浮遊ゲート電極用導電膜ＦＧの角部ＣＮＰ１以外の部分よりも多くエッチングされる。こうして、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦと第３側面ＳＳ３の各々との間に、一対の面取り部ＣＨＦ３が形成される。面取り部ＣＨＦ３は、各々、凸曲面の形状を有してもよい。
【００８７】
続いて、本実施の形態の半導体装置ＭＣＰの製造方法は、図１４から図１９に示される実施の形態１の工程と同様の工程を備える。こうして、図３１及び図３２に示される、メモリセルＭＣ１を含む半導体装置ＭＣＰが得られる。
【００８８】
本実施の形態の作用効果について説明する。
本実施の形態の半導体装置ＭＣＰ及びその製造方法では、面取り部ＣＨＦ３は、各々、凸曲面の形状を有している。実施の形態１の半導体装置ＭＣＰ及びその製造方法と同様に、本実施の形態の半導体装置ＭＣＰ及びその製造方法によれば、浮遊ゲート電極ＦＧＥと選択ゲート電極ＷＧＥとが互いに短絡することが防止され得る。実施の形態１の半導体装置ＭＣＰと同様に、本実施の形態の半導体装置ＭＣＰは、長い寿命を有する。本実施の形態の半導体装置ＭＣＰの製造方法によれば、長い寿命を有する半導体装置ＭＣＰが製造され得る。
【００８９】
本実施の形態の半導体装置ＭＣＰの製造方法では、浮遊ゲート電極用導電膜ＦＧの頂面ＴＳＦと第３側面ＳＳ３の各々との間に一対の面取り部ＣＨＦ３を形成する工程は、素子分離絶縁膜ＳＴＩの一部を除去して、第３側面ＳＳ３の各々の第１部分ＰＴ１を素子分離絶縁膜ＳＴＩから露出させる工程とは、別の工程である。本実施の形態の面取り部ＣＨＦ３を形成する工程では、浮遊ゲート電極用導電膜ＦＧをエッチングするのに適したエッチング条件が用いられる。本実施の形態において面取り部ＣＨＦ３を形成するために必要なバイアス電力は、実施の形態１におけるバイアス電力よりも低減され得る。面取り部ＣＨＦ３を形成する際に、ゲート絶縁膜ＧＴＩに衝突する浮遊ゲート電極用導電膜ＦＧ用のエッチングガスのエネルギーが低減され得る。ゲート絶縁膜ＧＴＩが劣化することが防止され得る。本実施の形態の半導体装置ＭＣＰの製造方法によれば、向上された書き込み特性を有する半導体装置ＭＣＰが製造され得る。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９１】
ＡＮＬ  アナログ回路領域、ＢＳＦ  底面、ＣＧ  制御ゲート電極用導電膜、ＣＧＥ  制御ゲート電極、ＣＨＦ１，ＣＨＦ２，ＣＨＦ３  面取り部、ＣＮＰ１，ＣＮＰ２  角部、ＣＰＲ  昇圧回路領域、ＣＰＵ  中央演算処理ユニット領域、ＤＲ  ドレイン領域、ＥＧＥ  消去ゲート電極、ＦＧ  浮遊ゲート電極用導電膜、ＦＧＥ  浮遊ゲート電極、ＦＧｂ  第２の残渣、ＧＴＩ  ゲート絶縁膜、ＩＬ１  第１絶縁膜、ＩＬ１ｂ  第１の残渣、ＩＬ２  第２絶縁膜、ＩＬ３  第３絶縁膜、ＩＬ１１，ＩＬ１２，ＩＬ１３  絶縁膜、ＩＯＲ  入出力領域、ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４  メモリセル、ＭＣＰ  半導体装置、ＭＳＫ１  第１マスク、ＭＳＫ２  第２マスク、ＮＶＭ  不揮発性メモリ領域、ＰＳＦ  主面、ＰＴ１  第１部分、ＰＴ２  第２部分、ＲＭＲ  ランダムアクセスメモリ領域、ＳＣ  ソース領域、ＳＳ１  第１側面、ＳＳ２  第２側面、ＳＳ３  第３側面、ＳＴＩ  素子分離絶縁膜、ＳＴＳ  段差面、ＳＵＢ  半導体基板、ＳＷＩ１  第１側壁絶縁膜、ＳＷＩ２  第２側壁絶縁膜、ＴＲＣ  素子分離溝、ＴＳＦ  頂面、ＷＧＥ  選択ゲート電極。
【図１】
2019062070.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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