(57)【要約】【課題】計算コストを低減すること。【解決手段】デジタル信号が入力され、デジタル信号をアナログ信号に変換する第１変換手段と、アナログ信号を増幅する増幅部と、を有する増幅装置において、入力されるデジタル信号に対して、増幅部の有する歪を低減するための補償処理を実行する補償手段と、第１変換手段は、補償手段によって補償処理が施されたデジタル信号をアナログ信号に変換して増幅部に供給し、増幅部の出力信号をデジタル信号に変換する第２変換手段と、入力されるデジタル信号のビット幅を圧縮する第１圧縮手段と、第２変換手段から出力されるデジタル信号のビット幅を圧縮する第２圧縮手段と、第１圧縮手段および第２圧縮手段によってビット幅が圧縮されたデジタル信号に基づいて、補償手段のパラメータを計算する計算手段と、を有する。【選択図】図１
2019176205.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号が入力され、前記デジタル信号をアナログ信号に変換する第１変換手段と、前記アナログ信号を増幅する増幅部と、を有する増幅装置において、
入力される前記デジタル信号に対して、前記増幅部の有する歪を低減するための補償処理を実行する補償手段と、
前記第１変換手段は、前記補償手段によって補償処理が施された前記デジタル信号を前記アナログ信号に変換して前記増幅部に供給し、
前記増幅部の出力信号を前記デジタル信号に変換する第２変換手段と、
入力される前記デジタル信号のビット幅を圧縮する第１圧縮手段と、
前記第２変換手段から出力される前記デジタル信号のビット幅を圧縮する第２圧縮手段と、
前記第１圧縮手段および前記第２圧縮手段によってビット幅が圧縮された前記デジタル信号に基づいて、前記補償手段のパラメータを計算する計算手段と、
を有することを特徴とする増幅装置。
【請求項２】
前記第１圧縮手段および前記第２圧縮手段は、入力される前記デジタル信号の確率分布に基づいて、前記デジタル信号のビット幅を圧縮することを特徴とする請求項１に記載の増幅装置。
【請求項３】
前記増幅部は、アウトフェージングアンプであり、
入力される前記デジタル信号を、振幅が互いに一定で位相が変化する信号に分離する第１信号分離部と、
前記第２変換手段から出力される前記デジタル信号を、前記第１信号分離部に対応して複数の信号に分離して出力する第２信号分離部と、を有する、
ことを特徴とする請求項１または２に記載の増幅装置。
【請求項４】
前記補償手段は、入力される前記デジタル信号および前記第１圧縮手段から出力される前記デジタル信号の一方を入力することを特徴とする請求項１乃至３のいずれか１項に記載の増幅装置。
【請求項５】
前記補償手段は、前記第１圧縮手段によってビット幅が圧縮された前記デジタル信号に対して補償処理を施し、
前記補償手段によって補償処理が施された前記デジタル信号のビット幅を伸張して前記第１変換手段に供給する伸張手段を有する、
ことを特徴する請求項１乃至４のいずれか１項に記載の増幅装置。
【請求項６】
デジタル信号が入力され、前記デジタル信号をアナログ信号に変換する第１変換手段と、前記アナログ信号を増幅する増幅部と、を有する増幅装置において、
入力される前記デジタル信号に対して、前記増幅部の有する歪を低減するための補償処理を実行する補償手段と、
前記第１変換手段は、前記補償手段によって補償処理が施された前記デジタル信号を前記アナログ信号に変換して前記増幅部に供給し、
前記増幅部の出力信号を前記デジタル信号に変換する第２変換手段と、
入力される前記デジタル信号のビット幅を圧縮する第１圧縮手段と、
入力される前記デジタル信号と、前記第２変換手段から出力される前記デジタル信号と、に基づいて、前記補償手段のパラメータを計算する計算手段と、を有し、
前記補償手段は、前記第１圧縮手段によってビット幅が圧縮された前記デジタル信号に対して補償処理を施し、
前記補償手段によって補償処理が施された前記デジタル信号のビット幅を伸張して前記第１変換手段に供給する伸張手段を有する、
ことを特徴とする増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅装置に関するものである。
【背景技術】
【０００２】
特許文献１には、入力信号に対し、入力信号に依存する歪補償係数に基づいて、歪補償を行う歪補償部と、歪補償部の出力を、歪補償部の出力の振幅に基づく位相差を有する定振幅の第１信号および第２信号に分離する信号生成部と、第１信号に対し、第１係数を乗算する第１調整部と、第１調整部の出力を増幅する第１増幅部と、第２信号に対し、第２係数を乗算する第２調整部と、第２調整部の出力を増幅する第２増幅部と、第１増幅部の出力と第２増幅部の出力とを合成する合成部と、歪補償部の出力と、第１調整部の出力と、第２調整部の出力と、合成部の出力と、に基づいて、歪補償係数、第１係数、第２係数を算出する演算部と、を備えることで、合成後の出力高周波信号の劣化を抑制する歪補償装置に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０１１６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に開示された技術では、歪のモデリングや逆特性計算部のビット幅が大きいことにより計算量が膨大になり、デジタル信号処理プロセッサの使用リソースを多く消費するため、消費電力の増加やコストの増大などの問題点がある。
【０００５】
本発明は、計算コストを低減することが可能な増幅装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、デジタル信号が入力され、前記デジタル信号をアナログ信号に変換する第１変換手段と、前記アナログ信号を増幅する増幅部と、を有する増幅装置において、入力される前記デジタル信号に対して、前記増幅部の有する歪を低減するための補償処理を実行する補償手段と、前記第１変換手段は、前記補償手段によって補償処理が施された前記デジタル信号を前記アナログ信号に変換して前記増幅部に供給し、前記増幅部の出力信号を前記デジタル信号に変換する第２変換手段と、入力される前記デジタル信号のビット幅を圧縮する第１圧縮手段と、前記第２変換手段から出力される前記デジタル信号のビット幅を圧縮する第２圧縮手段と、前記第１圧縮手段および前記第２圧縮手段によってビット幅が圧縮された前記デジタル信号に基づいて、前記補償手段のパラメータを計算する計算手段と、を有することを特徴とする。
このような構成によれば、計算コストを低減することが可能となる。
【０００７】
また、本発明は、前記第１圧縮手段および前記第２圧縮手段は、入力される前記デジタル信号の確率分布に基づいて、前記デジタル信号のビット幅を圧縮することを特徴とする。
このような構成によれば、量子化歪の発生を抑えつつ、計算コストを低減することができる。
【０００８】
また、本発明は、前記増幅部は、アウトフェージングアンプであり、入力される前記デジタル信号を、振幅が互いに一定で位相が変化する信号に分離する第１信号分離部と、前記第２変換手段から出力される前記デジタル信号を、前記第１信号分離部に対応して複数の信号に分離して出力する第２信号分離部と、を有する、ことを特徴とする。
このような構成によれば、計算コストを低減しつつ、アウトフェージングアンプの歪を低減することができる。
【０００９】
また、本発明は、前記補償手段は、入力される前記デジタル信号および前記第１圧縮手段から出力される前記デジタル信号の一方を入力することを特徴とする。
このような構成によれば、圧縮の有無に拘わらず、歪補償を行うことができる。
【００１０】
また、本発明は、前記補償手段は、前記第１圧縮手段によってビット幅が圧縮された前記デジタル信号に対して補償処理を施し、前記補償手段によって補償処理が施された前記デジタル信号のビット幅を伸張して前記第１変換手段に供給する伸張手段を有する、ことを特徴する。
このような構成によれば、ビット幅が圧縮されたデジタル信号に対して補償処理を実行することで、計算コストをさらに低減することができる。
【００１１】
また、本発明は、デジタル信号が入力され、前記デジタル信号をアナログ信号に変換する第１変換手段と、前記アナログ信号を増幅する増幅部と、を有する増幅装置において、入力される前記デジタル信号に対して、前記増幅部の有する歪を低減するための補償処理を実行する補償手段と、前記第１変換手段は、前記補償手段によって補償処理が施された前記デジタル信号を前記アナログ信号に変換して前記増幅部に供給し、前記増幅部の出力信号を前記デジタル信号に変換する第２変換手段と、入力される前記デジタル信号のビット幅を圧縮する第１圧縮手段と、入力される前記デジタル信号と、前記第２変換手段から出力される前記デジタル信号と、に基づいて、前記補償手段のパラメータを計算する計算手段と、を有し、前記補償手段は、前記第１圧縮手段によってビット幅が圧縮された前記デジタル信号に対して補償処理を施し、前記補償手段によって補償処理が施された前記デジタル信号のビット幅を伸張して前記第１変換手段に供給する伸張手段を有する、ことを特徴とする。
このような構成によれば、計算コストを低減することができる。
【発明の効果】
【００１２】
本発明によれば、計算コストを低減することが可能な増幅装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る増幅装置の構成例を示す図である。
【図２】図１に示すデジタル歪補償部の構成例を示す図である。
【図３】図１に示す増幅部の歪を説明するための図である。
【図４】図１に示すビット幅圧縮部の動作を説明するための図である。
【図５】本発明の第２実施形態に係る増幅装置の構成例を示す図である。
【図６】図５に示す増幅部の構成例を示す図である。
【図７】アウトフェージングアンプの動作を説明するための図である。
【図８】図５に示す入力信号の周波数特性を示す図である。
【図９】図５に示す増幅部で歪が発生した場合の周波数特性を示す図である。
【図１０】ベースバンド信号の確率分布を示す図である。
【図１１】図５に示すビット圧縮部の動作を説明するための図である。
【図１２】本発明の第３実施形態に係る増幅装置の構成例を示す図である。
【図１３】本発明の第４実施形態に係る増幅装置の構成例を示す図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施形態について説明する。
【００１５】
（Ａ）本発明の第１実施形態の構成の説明
図１は、本発明の第１実施形態に係る増幅装置の構成例を示す図である。図１に示すように、本発明の第１実施形態に係る増幅装置１０は、ベースバンド信号入力部１１、デジタル歪補償部１３、ＤＡＣ（Digital to Analog Converter）１４、増幅部１５、ビット幅圧縮部１６、ＡＤＣ（Analog to Digital Converter）１７、ビット幅圧縮部１８、および、パラメータ計算部１９を有している。
【００１６】
ここで、ベースバンド信号入力部１１から入力される信号は、例えば、直交変調されたＭＨｚ帯域幅のデジタル信号である。
【００１７】
デジタル歪補償部１３は、パラメータ計算部１９によって計算されたパラメータに基づいて、入力されるデジタル信号に対して、増幅部１５で生じる歪を低減するための所定の関数に基づき、その係数（パラメータ）を畳み込み積分して出力する適応フィルタである。
【００１８】
ＤＡＣ１４は、デジタル歪補償部１３によって歪補償がされたデジタル信号を、対応するアナログ信号に変換して出力する。
【００１９】
増幅部１５は、ＤＡＣ１４から供給されるアナログ信号を所定のゲインで増幅して出力する。
【００２０】
ビット幅圧縮部１６は、入力されるデジタル信号を、非線形量子化によってビット幅を圧縮し、例えば、１０ビットの信号として出力する。
【００２１】
ＡＤＣ１７は、増幅部１５から出力されるアナログ信号を所定のサンプリング周期でサンプリングし、例えば、１６ビットのデジタル信号に変換して出力する。
【００２２】
ビット幅圧縮部１８は、ＡＤＣ１７から供給されるデジタル信号を、非線形量子化によってビット幅を圧縮し、例えば、１０ビットの信号として出力する。
【００２３】
パラメータ計算部１９は、ビット幅圧縮部１６およびビット幅圧縮部１８から供給されるデジタル信号を入力し、増幅部１５において生じる歪を低減するように、デジタル歪補償部１３の係数（パラメータ）を計算し、得られた係数をデジタル歪補償部１３に供給する。
【００２４】
図２は、図１に示すデジタル歪補償部１３の詳細な構成例を示す図である。図２に示すように、デジタル歪補償部１３は、遅延回路１３１−１〜１３１−ｎ（ｎ＞１）、乗算回路１３２−１〜１３２−ｍ（ｍ＝ｎ＋１）、加算回路１３３−１〜１３３−ｎを有している。
【００２５】
ここで、遅延回路１３１−１〜１３１−ｎは、入力されたデジタル信号を所定の時間（サンプリング時間τ）だけ遅延して後段の回路に出力する。
【００２６】
乗算回路１３２−１〜１３２−ｍは、入力されたデジタル信号に対して所定の係数を乗算して出力する。なお、乗算回路１３２−１〜１３２−ｍには、パラメータ計算部１９によって計算された係数が供給され、乗算回路１３２−１〜１３２−ｍはパラメータ計算部１９から供給された係数をそれぞれ乗算して出力する。
【００２７】
加算回路１３３−１〜１３３−ｎは、入力されたデジタル信号を加算して後段の回路に出力する。
【００２８】
なお、図２は、一例であって、デジタル歪補償部１３がこれ以外の構成を有するようにしてもよい。
【００２９】
（Ｂ）本発明の第１実施形態の動作の説明
つぎに、本発明の第１実施形態の動作について説明する。図３は、図１に示す増幅部１５の特性の一例を示す図である。図３（Ａ）は、入出力の電圧特性を示し、図３（Ｂ）は、入出力の位相特性を示している。図３（Ａ）の横軸は入力電圧を示し、縦軸は出力電圧を示している。また、図３（Ａ）において、実線の細線は、増幅部１５の理想的な特性を示し、実線の太線は実際の特性を示している。図３（Ｂ）の横軸は入力電圧を示し、縦軸は入出力の位相差を示している。また、図３（Ｂ）において、実線の細線は、増幅部１５の理想的な特性を示し、実線の太線は実際の特性を示している。
【００３０】
図３に示すように、増幅部１５は、実線の細線で示す理想的な特性と、実線の太線で示す実際の特性の比較から明らかなように、入出力の電圧特性および位相特性ともに、理想的な特性から乖離していることから、歪が発生する。そこで、本発明の第１実施形態では、図３（Ａ）および図３（Ｂ）の実線の太線で示す実際の特性と逆の特性を有する破線の太線で示す特性を入力信号に対して補正処理（プリディストーション処理）を施すことで、出力信号を実線の細線と略同じになるようにする。
【００３１】
ところで、このようなプリディストーション処理を実行するためには、パラメータ計算部１９が入力信号と出力信号とに基づいて、デジタル歪補償部１３に設定するパラメータを計算する必要がある。しかしながら、パラメータ計算部１９における、歪のモデリングや逆特性を計算するためのビット幅が大きいことから、前述したように、計算量が膨大になり、リソースを多く消費するため、消費電力の増加やコストの増大などの問題点がある。
【００３２】
そこで、第１実施形態では、ベースバンド信号入力部１１およびＡＤＣ１７の後段にビット幅圧縮部１６，１８を配置し、ビット幅圧縮部１６，１８において、ベースバンド信号入力部１１およびＡＤＣ１７から供給される、１６ビットのデジタル信号を、例えば、１０ビットに非線形量子化し、パラメータ計算部１９に供給する。
【００３３】
図４は、ビット幅圧縮部１６，１８の動作を説明するための図である。図４（Ａ）は、ベースバンド信号の確率分布を示す図である。なお、図４（Ａ）の横軸は、ベースバンド信号の振幅を示し、縦軸は確率分布を示している。図４（Ａ）に示すように、ベースバンド信号の振幅の確率分布は、振幅値が０の付近が最大であり、０付近から離れるに従って確率分布が小さくなっている。
【００３４】
図４（Ｂ）は、ビット幅圧縮部１６，１８による非線形量子化の一例を示す図である。図４（Ｂ）の横軸は入力振幅を示し、縦軸は出力振幅を示す。図４（Ｂ）に示すように、ビット幅圧縮部１６，１８は、ベースバンド信号の振幅が小さい部分は細かく量子化し、振幅が大きい部分は粗く量子化する。これによって、量子化ノイズの発生を低減しつつ、ビット幅を圧縮することができる。
【００３５】
パラメータ計算部１９では、ビット幅圧縮部１６，１８から供給される、非線形量子化によってビット圧縮が施されたデジタル信号を入力し、これらに基づいて、プリディストーション処理を実行するためのパラメータを計算し、得られたデータをデジタル歪補償部１３に供給する。なお、計算の方法としては、例えば、ビット幅圧縮部１６から供給されるデジタル信号と、ビット幅圧縮部１８から供給されるデジタル信号を比較し、これらから求まる歪が小さくなるようにデジタル歪補償部１３の係数を漸近的に修正するフィードバック制御（ＡＤＰＤ：Adaptive Digital Pre-Distortion制御）によって、適切な係数を求めることができる。もちろん、これ以外の方法で計算するようにしてもよい。
【００３６】
デジタル歪補償部１３は、パラメータ計算部１９から供給されたパラメータを、図２に示すデジタル歪補償部１３の乗算回路１３２−１〜１３２−ｍに対してそれぞれ設定する。この結果、デジタル歪補償部１３は、ベースバンド信号入力部１１から供給されるデジタル信号であるベースバンド信号に対して、図３（Ａ），（Ｂ）に示すプリディストーション処理を実行して出力する。なお、デジタル歪補償部１３は、ビット幅が圧縮される前のビット数（例えば、１６ビット）によって動作するので、パラメータ計算部１９から供給されるパラメータのビット数は、１６ビットとすることができる。しかしながら、歪の改善特性に影響を与えない場合には、ビット幅圧縮部１６によって圧縮されたビット数（例えば、１０ビット）としてもよい。
【００３７】
このようにしてプリディストーション処理が施された信号は、ＤＡＣ１４によってアナログ信号に変換され、増幅部１５に供給される。
【００３８】
増幅部１５は、ＤＡＣ１４から供給される信号を所定のゲインで増幅して出力する。なお、増幅部１５は、図３に示すように、歪を有する入出力の電圧特性および位相特性を有しているが、デジタル歪補償部１３によるプリディストーション処理によって、これらの歪を低減することができる。
【００３９】
以上に説明したように、本発明の第１実施形態によれば、デジタル歪補償部１３によるプリディストーション処理によって、増幅部１５によって生ずる歪を低減することができる。
【００４０】
また、本発明の第１実施形態では、ビット幅圧縮部１６，１８によって、ベースバンド信号入力部１１およびＡＤＣ１７から出力されるデジタル信号を非線形量子化によってビット幅を圧縮し、パラメータ計算部１９は、圧縮されたデジタル信号に基づいてパラメータを計算してデジタル歪補償部１３に供給するようにしたので、パラメータ計算部１９の計算負荷を低減することができる。
【００４１】
（Ｃ）本発明の第２実施形態の構成の説明
図５は、本発明の第２実施形態の構成例を示す図である。図５に示すように、本発明の第２実施形態に係る増幅装置３０は、ベースバンド信号入力部３１、アウトフェージング信号分離部３２、デジタル歪補償部３４、ＤＡＣ３５、増幅部３６、ビット幅圧縮部３７、ＡＤＣ３８、アウトフェージング信号分離部３９、ビット幅圧縮部４０、パラメータ計算部４１を有している。
【００４２】
ここで、ベースバンド信号入力部１１から入力される信号は、例えば、直交変調されたＭＨｚ帯域幅のデジタル信号である。もちろん、ベースバンド信号以外の信号が入力されるようにしてもよい。また、周波数もＭＨｚ帯域以外でもよい。
【００４３】
アウトフェージング信号分離部３２は、振幅および位相が時間的に変化するベースバンド信号から、振幅が一定で位相が変化する２種類のアウトフェージング信号を生成して出力する。
【００４４】
デジタル歪補償部３４は、パラメータ計算部４１によって計算されたパラメータに基づいて、アウトフェージング信号分離部３２から供給されるアウトフェージング信号のそれぞれに対して、所定の関数に基づき、その係数を畳み込み積分して出力する。なお、デジタル歪補償部３４は、図２に示す回路を２つ有しており、これら２つの回路によって、２種類のアウトフェージング信号のそれぞれに対してプリディストーション処理を実行する。
【００４５】
ＤＡＣ３５は、デジタル歪補償部３４によって歪補償がされたデジタル信号を、対応するアナログ信号に変換して出力する。
【００４６】
増幅部３６は、ＤＡＣ３５から供給される２種類のアウトフェージング信号を所定のゲインで増幅するともに、これらを合成して出力する。
【００４７】
ＡＤＣ３８は、増幅部３６から出力される信号を所定のサンプリング周期でサンプリングし、例えば、１６ビットのデジタル信号に変換して出力する。
【００４８】
アウトフェージング信号分離部３９は、アウトフェージング信号分離部３２と同様に、振幅および位相が時間的に変化するベースバンド信号から、振幅が一定で位相が変化する２種類のアウトフェージング信号を生成して出力する。
【００４９】
ビット幅圧縮部３７は、アウトフェージング信号分離部３２から供給される２種類のアウトフェージング信号を、非線形量子化によってビット幅をそれぞれ圧縮し、例えば、１０ビットの信号として出力する。ビット幅圧縮部４０も同様に、アウトフェージング信号分離部３９から供給されるアウトフェージング信号を、非線形量子化によってビット幅を圧縮し、例えば、１０ビットの信号として出力する。
【００５０】
パラメータ計算部４１は、ビット幅圧縮部３７，４０から供給される、非線形量子化によってビット圧縮が施されたデジタル信号を入力し、これらに基づいて、プリディストーション処理を実行するためのパラメータを計算し、得られたデータをデジタル歪補償部３４に供給する。なお、計算の方法としては、第１実施形態と同様に、例えば、ビット幅圧縮部３７から供給されるデジタル信号と、ビット幅圧縮部４０から供給されるデジタル信号を比較し、これらから求まる歪が小さくなるようにデジタル歪補償部３４の係数を漸近的に修正するＡＤＰＤ制御によって、適切な係数を求めることができる。もちろん、これ以外の方法で計算するようにしてもよい。
【００５１】
（Ｄ）本発明の第２実施形態の動作の説明
つぎに、本発明の第２実施形態の動作について説明する。以下では、アウトフェージングアンプの動作と、位相誤差による歪について説明した後、図５に示す第２実施形態の動作について説明する。
【００５２】
図６は、図５に示す増幅部３６の構成例を示す図である。図６に示すように、増幅部３６は、非線形増幅回路３６１−１，３６１−２、および、信号合成部３６２を有しており、アウトフェージング信号分離部３２によって分離されたアウトフェージング信号を増幅して出力する。なお、図６では、説明を簡略化するために、デジタル歪補償部３４およびＤＡＣ３５を省略するとともに、アウトフェージング信号分離部３２がアナログ領域で動作するものとして説明する。
【００５３】
ここで、アウトフェージング信号分離部３２は、入力された振幅および位相が時間とともに変化する信号を、振幅が一定で、位相が相互に異なる信号に分離して出力する。
【００５４】
非線形増幅回路３６１−１，３６１−２は、アウトフェージング信号分離部３２から供給されるアウトフェージング信号を所定のゲインでそれぞれ増幅して出力する。
【００５５】
信号合成部３６２は、例えば、シレイ合成器を用いて、非線形増幅回路３６１−１，３６１−２から出力される信号を合成して出力する。
【００５６】
図７は、図５に示すアウトフェージング信号分離部３２の動作を説明するための図である。図７では、アウトフェージング信号分離部３２に入力される信号をＩＱ平面上にｘ（ｔ）（以下、「入力信号ｘ（ｔ）」と称する）で示し、分配された信号をｙ１（ｔ），ｙ２（ｔ）（以下、「アウトフェージング信号ｙ１（ｔ），ｙ２（ｔ）」と称する）で示している。ここで、入力信号ｘ（ｔ）は、振幅および位相が時間の経過とともに変化する信号であり、図７に示す例では、位相角がθとされ、振幅がｒとされている。
【００５７】
入力信号ｘ（ｔ）が以下の式（１）で示されるとする。ここで、Ａ（ｔ）は振幅を示し、ωは角周波数を示し、θ（ｔ）は位相を示す。
【００５８】
【数１】
2019176205.tif 000003
【００５９】
このような入力信号ｘ（ｔ）は、アウトフェージング信号分離部３２において、以下の式（２）および式（３）で示されるアウトフェージング信号ｙ１（ｔ），ｙ２（ｔ）に分離される。なお、ｙ１（ｔ），ｙ２（ｔ）の振幅は１としている。
【００６０】
【数２】
2019176205.tif 000004
【００６１】
ここで、φ（ｔ）は、以下の式（４）で示される。
【００６２】
【数３】
2019176205.tif 000005
【００６３】
アウトフェージング信号分離部３２から出力されたアウトフェージング信号ｙ１（ｔ），ｙ２（ｔ）は、非線形増幅回路３６１−１，３６１−２によってそれぞれ増幅された後、信号合成部３６２に供給される。
【００６４】
信号合成部３６２は、非線形増幅回路３６１−１，３６１−２によってそれぞれ増幅された信号を合成して出力信号ｚ（ｔ）として出力する。なお、Ｇは、非線形増幅回路３６１−１，３６１−２のゲイン（利得）とする。
【００６５】
【数４】
2019176205.tif 000006
【００６６】
以上がアウトフェージングアンプの動作原理であるが、アウトフェージングアンプは、振幅を位相に変換して増幅することから、位相に誤差が含まれる場合には、出力される信号に歪が生じる。図８および図９は、アウトフェージングアンプによって発生する歪を説明するための図である。ここで、図８は、増幅部３６に入力される信号の周波数特性を示し、図９は、位相誤差が１０度の場合に、増幅部３６から出力される信号の周波数特性を示している。なお、図８および図９において、横軸は周波数［ＭＨｚ］を示し、縦軸は電力［ｄＢ］を示している。図８および図９の比較から、位相誤差が存在する場合には、約３ＭＨｚ以上の高周波領域における歪が増加していることが分かる。
【００６７】
以上に説明したように、アウトフェージングアンプでは、位相誤差に起因して歪が増加する。このため、本発明の第２実施形態では、デジタル歪補償部３４によって、増幅部３６における位相誤差を打ち消すように、プリディストーション処理を実行することで、歪の発生を低減する。
【００６８】
ところで、デジタル歪補償部３４によるプリディストーション処理では、歪のモデリングや逆特性計算部のビット幅が大きいことから、前述したように、計算量が膨大になり、リソースを多く消費するため、消費電力の増加やコストの増大などの問題点がある。
【００６９】
そこで、本発明の第２実施形態では、図５に示すように、アウトフェージング信号分離部３９およびＡＤＣ４０から出力されるデジタル信号に対して、ビット幅圧縮部３７，４０により、非線形量子化処理に基づくビット幅圧縮を実行して、デジタル信号のビット幅を、例えば、１６ビットから１０ビットに圧縮している。また、パラメータ計算部４１は、圧縮されたデジタル信号に基づいて、プリディストーション処理のためのパラメータを計算して、デジタル歪補償部３４に供給する。
【００７０】
図１０および図１１は、ビット幅圧縮部３７，４０による非線形量子化処理の一例を説明するための図である。図１０は、前述した式（４）および図７に示す角度φの確率分布を示す図である。図１０において、横軸は角度φ［ｒａｄ］を示し、縦軸は確率分布を示している。図１０に示すように、確率分布は、φの値が略１．１７７５〜１．５７ｒａｄ（３π／８〜π／２）の範囲に集中している。なお、φの値が１．１７７５〜１．５７ｒａｄの範囲は、図７に示す、φが９０度（１．５７ｒａｄ）に近い範囲であり、入力信号ｘ（ｔ）の振幅が小さい範囲である。
【００７１】
そこで、ビット幅圧縮部３７，４０は、図１１に示すように、ベースバンド信号の振幅が小さい部分は細かく量子化し、振幅が大きい部分は粗く量子化する。これによって、量子化ノイズの発生を抑制しつつ、ビット幅を圧縮することができる。このような非線形量子化処理によって、ビット幅を１６ビットから１０ビットに圧縮することができる。
【００７２】
パラメータ計算部４１は、ビット幅圧縮部３７およびビット幅圧縮部４０から供給される圧縮されたデジタル信号に基づいて、デジタル歪補償部３４に設定するパラメータを計算し、計算によって得られたパラメータをデジタル歪補償部３４に供給する。
【００７３】
デジタル歪補償部３４は、アウトフェージング信号分離部３２から供給されるデジタル化された２種類のアウトフェージング信号に対して、プリディストーション処理をそれぞれ施して出力する。
【００７４】
プリディストーション処理が施されたアウトフェージング信号は、増幅部３６の非線形増幅回路３６１−１，３６１−２によって増幅された後、信号合成部３６２によって合成されて出力される。
【００７５】
以上に説明したように、本発明の第２実施形態によれば、デジタル歪補償部３４によってアウトフェージング信号分離部３２から供給される２種類のアウトフェージング信号に対してプリディストーション処理を施すようにしたので、位相誤差等に起因する歪の発生を低減することができる。
【００７６】
また、本発明の第２実施形態によれば、パラメータ計算部４１によるパラメータ計算処理の対象となるデジタル信号のビット幅を減らすことで、計算の負荷を低減することができる。
【００７７】
（Ｅ）本発明の第３実施形態の構成の説明
つぎに、本発明の第３実施形態の構成例について説明する。図１２は、本発明の第３実施形態の実施形態に係る増幅装置３０の構成例を示す図である。図１２において、図５と対応する部分には同一の符号を付してその説明を省略する。なお、図１２に示す構成例は、図５と比較すると、デジタル歪補償部３４がデジタル歪補償部５１に置換され、ビット幅伸張部５２が追加され、パラメータ計算部４１がパラメータ計算部５３に置換され、ビット幅圧縮部３７がアウトフェージング信号分離部３２とデジタル歪補償部５１の間に移動されている。
【００７８】
ここで、ビット幅圧縮部３７は、アウトフェージング信号分離部３２から出力されるデジタル信号を非線形量子化によって、ビット幅を、例えば、１６ビットから１０ビットに圧縮して出力する。
【００７９】
デジタル歪補償部５１は、ビット幅圧縮部３７から出力される圧縮されたデジタル信号に対して、パラメータ計算部５３から供給される、例えば、１０ビットのパラメータに基づいて歪補償処理を実行して出力する。
【００８０】
ビット幅伸張部５２は、デジタル歪補償部５１から供給されるデジタル信号のビット幅を、例えば、１０ビットから１６ビットに伸張して出力する。
【００８１】
パラメータ計算部５３は、ビット幅圧縮部３７，４０から供給されるビット圧縮されたデジタル信号に基づいてパラメータを計算し、デジタル歪補償部５１に供給する。なお、パラメータ計算部５３が出力するパラメータは、パラメータ計算部４１が出力するパラメータが、例えば、１６ビットであるのに対して、例えば、１０ビットとされている。
【００８２】
（Ｆ）本発明の第３実施形態の動作の説明
つぎに、第３実施形態の動作について説明する。第３実施形態の動作は、第２実施形態と基本的な動作は同様であるが、デジタル歪補償部５１がビット幅圧縮されたデジタル信号を対象としている点が異なっている。すなわち、第２実施形態では、デジタル歪補償部３４には、アウトフェージング信号分離部３２から出力される、例えば、１６ビットのデジタル信号が供給され、デジタル歪補償部３４は、１６ビットのデジタル信号に対して歪補償処理を実行する。一方、第３実施形態では、アウトフェージング信号分離部３２の出力はビット幅圧縮部３７に供給され、ビット幅圧縮が実行されて、例えば、１０ビットのデジタル信号にされた後に、デジタル歪補償部５１によって歪補償処理が実行される。そして、歪補償が実行されたデジタル信号は、ビット幅伸張部５２によってビット幅が伸張されて、例えば、１６ビットにされた後に、ＤＡＣ３５でアナログ信号に変換され、増幅部３６に供給される。
【００８３】
以上に説明したように、本発明の第３実施形態によれば、デジタル歪補償部５１が処理するデジタル信号のビット幅を圧縮するようにしたので、デジタル歪補償部５１として、処理ビットが少ない回路を用いることができることから、製造コストを低減することが可能になる。
【００８４】
（Ｇ）本発明の第４実施形態の構成の説明
つぎに、本発明の第４実施形態の構成について説明する。図１３は、本発明の第４実施形態に係る増幅装置３０の構成例を示す図である。なお、図１３において、図１２と対応する部分には、同一の符号を付してその説明を省略する。
【００８５】
図１３では、図１２と比較して、ビット幅圧縮部４０が除外され、パラメータ計算部５３がパラメータ計算部７１に置換され、アウトフェージング信号分離部３２，３９の出力がパラメータ計算部７１に供給されている。これら以外の構成は、図１２と同様である。
【００８６】
ここで、パラメータ計算部７１は、アウトフェージング信号分離部３２，３９から供給されるビット幅圧縮がされていないデジタル信号（例えば、１６ビット）に基づいて、パラメータを計算する処理を実行する。そして、得られたパラメータのビット幅を圧縮して、デジタル歪補償部５１に供給する。
【００８７】
（Ｈ）本発明の第４実施形態の動作の説明
つぎに、本発明の第４実施形態の動作について説明する。パラメータ計算部７１は、アウトフェージング信号分離部３２，３９から供給される、例えば、１６ビットのデジタル信号に基づいてパラメータを計算する処理を実行する。この結果、１６ビットのパラメータが得られる。つぎに、パラメータ計算部７１は、得られた１６ビットのパラメータを、例えば、１０ビットのデジタル信号に圧縮し、デジタル歪補償部５１に供給する。
【００８８】
デジタル歪補償部５１は、パラメータ計算部７１から供給される１０ビットのパラメータに基づいて、ビット幅圧縮部３７から供給される、例えば、１０ビットのデジタル信号に対してデジタル歪補償処理を実行し、得られた結果をビット幅伸張部５２に出力する。
【００８９】
ビット幅伸張部５２は、デジタル歪補償部５１から供給される、例えば、１０ビットのデジタル信号を伸張し、例えば、１６ビットにしてＤＡＣ３５に供給する。ＤＡＣ３５は、ビット幅伸張部５２から供給された、例えば、１６ビットのデジタル信号をアナログ信号に変換して、増幅部３６に供給する。増幅部３６は、ＤＡＣ３６から供給されるデジタル信号を増幅して出力する。なお、これら以外の動作は、図１２と同様である。
【００９０】
以上に説明したように、本発明の第４実施形態によれば、デジタル歪補償部５１に対してビット幅が圧縮されたデジタル信号を供給するようにしたので、デジタル歪補償部５１として処理ビット数が少ないものを使用できることから、装置のコストを低減することができる。
【００９１】
（Ｂ）変形実施形態の説明
以上の実施形態は一例であって、本発明が上述したような場合のみに限定されるものでないことはいうまでもない。例えば、以上の各実施形態では、図４および図１０に示す信号の確率分布に基づいてビット圧縮処理を実行するようにしたが、これ以外の方法に基づいてビット圧縮処理を実行するようにしてもよい。例えば、図４および図１０に代えて、例えば、歪の発生確率を求め、このような歪の発生確率に基づいてビット圧縮を実行するようにしてもよい。
【００９２】
また、以上の各実施形態では、非線形量子化を用いて、量子化ビット数を減らすようにしたが、例えば、計算の頻度を減らすことで、デジタル歪補償部１３，３４，５１の計算の負荷を減らすようにしてもよい。例えば、ベースバンド信号の振幅に応じて、計算の頻度を変更するようにしたり、ベースバンド信号に含まれる周波数成分に応じて、計算の頻度を変更するようにしたりしてもよい。例えば、図１では、振幅が小さい場合には、発生する歪も小さいので、その場合には、パラメータの更新の頻度を低くし、振幅が大きい場合には頻度を高くするようにしてもよい。また、信号の振幅の時間的な変化が小さい場合にはパラメータの計算の頻度を低くし、信号の振幅の時間的な変化が大きい場合にはパラメータの計算の頻度を高くするようにしてもよい。
【００９３】
また、以上の各実施形態では、処理対象となる信号としては、ベースバンド信号を例に挙げて説明したが、これ以外の信号を処理対象としてもよい。
【００９４】
また、以上の各実施形態では、デジタル歪補償部１３，３４，５１が、図２に示す構成を有する場合を例に挙げて説明したが、図２は一例であって、これ以外の構成を有するようにしてもよい。
【００９５】
また、図１に示す第１実施形態では、デジタル歪補償部１３は、ベースバンド信号入力部１１から入力されるデジタル信号に対して歪補償処理を実行するようにしたが、例えば、図１２と同様に、ビット幅圧縮部１６から出力される圧縮されたデジタル信号に対して歪補償処理を実行し、図１２と同様に伸張処理を施した後に、ＤＡＣ１４に供給するようにしてもよい。
【符号の説明】
【００９６】
１０  増幅装置
１１  ベースバンド信号入力部
１３  デジタル歪補償部
１４  ＤＡＣ（第１変換手段）
１５  増幅部
１６  ビット幅圧縮部（第１圧縮手段）
１７  ＡＤＣ（第２変換手段）
１８  ビット幅圧縮部（第２圧縮手段）
１９  パラメータ計算部（計算手段）
３０  増幅装置
３１  ベースバンド信号入力部
３２  アウトフェージング信号分離部
３４  デジタル歪補償部（補償手段）
３５  ＤＡＣ（第２変換手段）
３６  増幅部
３７  ビット幅圧縮部（第１圧縮手段）
３８  ＡＤＣ（第２変換手段）
３９  アウトフェージング信号分離部
４０  ビット幅圧縮部（第１圧縮手段）
４１  パラメータ計算部（計算手段）
５１  デジタル歪補償部（補償手段）
５２  ビット幅伸張部（伸張手段）
５３  パラメータ計算部（計算手段）
７１  パラメータ計算部（計算手段）
１３１−１〜１３１−ｎ  遅延回路
１３２−１〜１３１−ｍ  乗算回路
１３３−１〜１３３−ｎ  加算回路
３６１−１，３６１−２  非線形増幅回路
３６２      信号合成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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