(57)【要約】      （修正有）【課題】製造工程が増加したり複雑化したりすることなく、エピタキシャル層に形成されるトレンチを高精度に読み取ることができるＳｉＣ半導体装置の製造方法を提供する【解決手段】（０００１）面にオフ角が設けられている主表面を有すると共に、オフ方向が〈１１〉である炭化珪素単結晶で構成された炭化珪素半導体基板１０を用意することと、主表面に第１トレンチ１２を形成することと、主表面の上に、当該主表面に形成された第１トレンチ１２の形状を引き継ぐ第２トレンチを有する炭化珪素で構成されたエピタキシャル層を成長させることと、を行い、第１トレンチ１２を形成することでは、開口部が長方形状であって長手方向がオフ方向と平行とされた第１トレンチ１２をオフ方向と直交する方向に沿って複数形成する。【選択図】図１Ｂ
2019056725.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板（１０）の主表面上にエピタキシャル層（１３）を形成することを含む炭化珪素半導体装置の製造方法であって、
（０００１）面にオフ角が設けられている主表面を有すると共に、オフ方向が〈１１−２０〉である炭化珪素単結晶で構成された前記炭化珪素半導体基板を用意することと、
前記主表面に第１トレンチ（１２、２１ａ）を形成することと、
前記主表面の上に、当該主表面に形成された前記第１トレンチの形状を引き継ぐ第２トレンチ（１４、２２）を有する炭化珪素で構成された前記エピタキシャル層を成長させることと、
前記第２トレンチを読み取って所定の処理を行うことと、を行い、
前記第１トレンチを形成することでは、開口部が長方形状であって長手方向が前記オフ方向と平行とされた前記第１トレンチを前記オフ方向と直交する方向に沿って複数形成する炭化珪素半導体装置の製造方法。
【請求項２】
前記第１トレンチを形成することでは、前記オフ方向と直交する方向の幅をｗ［μｍ］とすると、ｗ≦３．０となる前記第１トレンチを複数形成する請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１トレンチを形成することでは、深さをｄ［μｍ］、前記エピタキシャル層を成長させることで成長させる前記エピタキシャル層の膜厚をｔ［μｍ］とすると、ｗ≧０．９３ｔであり、ｄ≧（−０．４１ｗ＋０．８４）ｔであり、ｄ≧０．１４ｔであり、かつｄ≧（０．４８ｗ−１．０）ｔとなる前記第１トレンチを複数形成する請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１トレンチを形成することでは、前記第１トレンチとしてアライメントマーク用の第１主トレンチ（１２）およびアライメント検査用の第１副トレンチ（２１ａ）をそれぞれ前記オフ方向と直交する方向に沿って複数形成し、
前記エピタキシャル層を成長させることでは、前記第２トレンチとして、前記第１主トレンチの形状を引き継ぐ第２主トレンチ（１４）、および前記第１副トレンチの形状を引き継ぐ第２副トレンチ（２２）を含む前記エピタキシャル層を成長させ、
前記エピタキシャル層上に、前記第２主トレンチの形状を引き継ぐ第３主トレンチ（１５）、および前記第２副トレンチの形状を引き継ぐ第３副トレンチ（２４）が形成されたパターン形成用膜（２３）を形成することと、
前記パターン形成用膜上に、前記第３主トレンチの形状を引き継ぐ第４主トレンチ（１６）、および前記第３副トレンチの形状を引き継ぐ第４副トレンチ（２６）が形成されたレジスト（２５）を形成することと、
前記レジストに対し、前記第４主トレンチをアライメントマークとして読み取り、前記アライメントマークに基づいて前記レジストに検査用パターン（２７）を含む所定のパターンを形成することと、
前記第４副トレンチと前記検査用パターンとの間隔に基づいてアライメント精度を検査することと、を行う請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アライメントマークが形成された炭化珪素（以下、ＳｉＣという）半導体基板を用いて構成されるＳｉＣ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＳｉＣ半導体基板上にエピタキシャル層を形成し、所定の半導体製造プロセスを行ってＳｉＣ半導体装置を製造することが提案されている。具体的には、ＳｉＣ半導体基板を用いてＳｉＣ半導体装置を製造する場合には、高品質なエピタキシャル層を成長させることができることから、（０００１）面に対して＜１１−２０＞方向にオフカットされたオフカット基板がＳｉＣ半導体基板として用いられる。
【０００３】
そして、このようなＳｉＣ半導体基板に対して、アライメントマークとなるトレンチを形成すると共に、イオン注入等により平面パターンのある不純物領域を形成し、その後にエピタキシャル層を成長させたり熱処理したりする等の所定の製造プロセスを行う。続いて、読取装置にてアライメントマークの位置を特定し、アライメントマークに基づいてレジストパターニング等を用いた所定の半導体製造プロセスを引き続き行う。
【０００４】
しかしながら、上記トレンチが形成されたＳｉＣ半導体基板に対してエピタキシャル層を成長させた場合、エピタキシャル層は、トレンチのうちのオフ方向の下流側では壁面に沿って成長（すなわち、堆積）しない場合がある。すなわち、ＳｉＣ半導体基板にエピタキシャル層を成長させた場合、トレンチのオフ方向の下流側では、（０００１）面のファセット面を形成するように成長する場合がある。この場合、ファセット面の影響によってアライメントマークの位置を高精度に特定できず、エピタキシャル層の形成前後でパターンずれが発生する問題がある。
【０００５】
このため、例えば、特許文献１には、ＳｉＣ半導体基板に対してエピタキシャル層を成長させ、トレンチのうちのオフ方向の下流側にファセット面が形成された場合、当該ファセット面に対して新たなトレンチを形成することが開示されている。
【０００６】
これによれば、新たなトレンチは（０００１）面のファセット面に形成されている。このため、ＳｉＣ半導体基板に対してさらにエピタキシャル層を成長させたり、熱処理を行ったりしても、当該新たなトレンチのうちのオフ方向の下流側にファセット面が形成されることを抑制することができる。したがって、読取装置にて、当該新たなトレンチをアライメントマークとして読み取ることにより、アライメントマークの位置を特定する際に位置ズレが生じることを抑制することができる。
【０００７】
なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。オフ方向の下流側とは、そのうちの一方側を定義したものであり、「成長面の法線ベクトルを（０００１）面に投影したベクトルの先端が向いている側」を意味している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８０９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の製造方法では、ファセット面に対して新たにトレンチを形成しなければならないため、製造工程が増加すると共に複雑になるという問題がある。
【００１０】
本発明は上記点に鑑み、製造工程が増加したり複雑化したりすることなく、エピタキシャル層に形成されるトレンチを高精度に読み取ることができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１では、ＳｉＣ半導体基板（１０）の主表面上にエピタキシャル層（１３）を形成することを含むＳｉＣ半導体装置の製造方法であって、（０００１）面にオフ角が設けられている主表面を有すると共に、オフ方向が〈１１−２０〉であるＳｉＣ単結晶で構成されたＳｉＣ半導体基板を用意することと、主表面に第１トレンチ（１２、２１）を形成することと、主表面の上に、当該主表面に形成された第１トレンチの形状を引き継ぐ第２トレンチ（１４、２２）を有するＳｉＣで構成されたエピタキシャル層を成長させることと、第２トレンチを読み取って所定の処理を行うことと、を行い、第１トレンチを形成することでは、開口部が長方形状であって長手方向がオフ方向と平行とされた第１トレンチをオフ方向と直交する方向に沿って複数形成している。
【００１２】
これによれば、開口部が長方形状であって、オフ方向と平行な方向を長手方向とする第１トレンチをオフ方向と直交する方向に沿って複数形成しているため、第１トレンチにおけるオフ方向と直交する方向の長さが短くなる。このため、エピタキシャル層を成長させた際、各第１トレンチにおけるオフ方向の下流側において、ファセット面が形成されることを抑制できる。したがって、第２トレンチを高精度に読み取ることができる。また、新たなトレンチを形成する必要もないため、製造工程が増加したり複雑化したりすることもない。
【００１３】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１Ａ】第１実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図１Ｂ】図１Ａに続く第１実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図１Ｃ】図１Ｂに続く第１実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図２】ＳｉＣ半導体基板に形成したトレンチの平面形状および配置を示す平面図である。
【図３】エピタキシャル層を１．４μｍ成長させた場合におけるトレンチの幅およびトレンチの深さと、読み取りの可否との関係を示す実験結果である。
【図４】エピタキシャル層を２．１μｍ成長させた場合におけるトレンチの幅およびトレンチの深さと、読み取りの可否との関係を示す実験結果である。
【図５Ａ】第２実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図であり、アライメントマーク形成領域の断面図である。
【図５Ｂ】図５Ａに続く第２実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図５Ｃ】図５Ｂに続く第２実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図５Ｄ】図５Ｃに続く第２実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【図６】アライメント検査用マークとして用いるトレンチの平面形状および配置を示す平面図である。
【図７】図５Ｄにおける検査用パターン近傍の平面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態おけるＳｉＣ半導体装置の製造方法について図面を参照しつつ説明する。
【００１７】
まず、図１Ａに示されるように、例えば（０００１）Ｓｉ面に対して主表面の成す角度、つまりオフ角が４°で、オフ方向が＜１１−２０＞とされた４Ｈ型のＳｉＣ単結晶によって構成されたＳｉＣ半導体基板１０を用意する。以下では、このＳｉＣ半導体基板１０のうちのアライメントマークを形成する領域をアライメントマーク形成領域Ｒ１とし、半導体素子等のデバイスを形成する領域をデバイス形成領域Ｒ２とする。
【００１８】
次に、図１Ｂに示されるように、ＳｉＣ半導体基板１０の主表面にレジスト等のマスク材１１を配置し、マスク材１１のうちのトレンチ形成予定領域に対応する領域を開口する。そして、ＳｉＣ半導体基板１０をマスク材１１で覆った状態で、例えば、ＲＩＥ（すなわち、Reactive Ion Etching）等の異方性ドライエッチングを行い、アライメントマーク形成領域Ｒ１にアライメントマークとなるトレンチ１２を形成する。なお、本実施形態では、トレンチ１２が第１トレンチおよび第１主トレンチに相当している。
【００１９】
具体的には、図２に示されるように、開口部が長方形状であって長手方向がオフ方向と平行となるトレンチ１２を、オフ方向と直交する方向に沿って複数形成する。なお、このトレンチ１２のより詳細な形状については、後述する。
【００２０】
続いて、図１Ｃに示されるように、例えばＣＶＤ（すなわち、Chemical Vapor Deposition）法により、ＳｉＣ半導体基板１０にＳｉＣで構成されるエピタキシャル層１３を成長させる。これにより、エピタキシャル層１３の表面にも、下地となるＳｉＣ半導体基板１０の形状が引き継がれる。そして、エピタキシャル層１３の表面のうちのトレンチ１２と対応する位置にトレンチ１４が形成され、これが新たなアライメントマークとなる。なお、本実施形態では、トレンチ１４が第２トレンチおよび第２主トレンチに相当している。
【００２１】
この際、トレンチ１４のうちのオフ方向の下流側では、ファセット面が形成され得るが、ファセット面は、トレンチ１４におけるオフ方向と直交する方向の長さに依存して形成される。つまり、オフ方向と直交する方向の長さが短いほどファセット面が形成され難くなる。したがって、本実施形態のように、開口部が長方形状であって長手方向がオフ方向と平行となるようにトレンチ１２を形成することにより、ファセット面が形成されることを抑制できる。
【００２２】
なお、エピタキシャル層１３は、成長速度が速すぎると３Ｃ−ＳｉＣ欠陥等の欠陥が生成される可能性がある。このため、本実施形態では、エピタキシャル層１３は、成長速度が２μｍ／ｈ以下の条件で成長される。
【００２３】
その後、図示しない読取装置にてアライメントマークとなるトレンチ１４を読み取り、デバイス形成領域Ｒ２にイオン注入やエッチング等の所定の製造プロセスを行う。
【００２４】
例えば、読取装置にてアライメントマークを読み取る際には、読取装置を走査させながら複数のレーザ光をエピタキシャル層１３が形成されたＳｉＣ半導体基板１０に照射させ、読取装置にてＳｉＣ半導体基板１０で反射されたレーザ光に含まれる情報を解析する。これにより、トレンチ１４の形成位置を特定することができる。
【００２５】
具体的には、エピタキシャル層１３で反射されるレーザ光の強度は、読取装置における光源とエピタキシャル層１３との距離に依存し、アライメントマークが形成されている部分では形成されていない部分と比較して距離が長くなって強度が弱くなる。このため、読取装置に、例えば、複数の反射されたレーザ光の強度信号を読み取らせることによりアライメントマークの位置を特定することができる。また、読取装置で読み取った強度信号を、強度信号が変化するときにピークが表れる信号に変換させ、変換した信号に基づいてアライメントマークの位置を特定することもできる。
【００２６】
このとき、アライメントマークとなるトレンチ１４にファセット面が形成されていると、ファセット面においてレーザ光が散乱し、読取装置によるアライメントマークの読み取りを高精度に行うことができなくなる。具体的には、アライメントマークの位置を特定する際、ファセット面の形成によりオフ方向の位置の特定に位置ズレが生じることになる。このため、エピタキシャル層１３上に転写マスクなどのマスクを配置する際等に位置ズレが生じ、高精度なデバイス製造が行えないなどの問題がある。
【００２７】
しかしながら、本実施形態では、トレンチ１２は、開口部がオフ方向と直交する方向を短辺とする長方形状とされている。このため、トレンチ１４にファセット面が形成されることが抑制される。したがって、読取装置によるアライメントマークの読み取りを高精度に実行することができる。
【００２８】
そして、このようにしてトレンチ１４で形成されるアライメントマークの形成位置を読み取ることで、エピタキシャル層１３へのイオン注入による不純物層の形成工程や、エピタキシャル層１３へのトレンチ形成等を行う際のマスクの位置合わせを行うことができる。
【００２９】
次に、本実施形態の各トレンチ１２の詳細な形状について、図３および図４を参照しつつ説明する。図３および図４に示されるように、エピタキシャル層１３を１．４μｍ成長させた場合と、エピタキシャル層１３を２．１μｍ成長させた場合とでは、読取可能な範囲が異なり、エピタキシャル層１３の膜厚が厚いほど読取可能な範囲が狭くなる。なお、図３および図４中では、ハッチングを施した部分、つまり、共に直線Ｌ１〜Ｌ５で囲まれる部分がトレンチ１４を高精度に読み取ることができたトレンチ１２の形状となる。
【００３０】
このため、トレンチ１４は、成長させるエピタキシャル層１３の膜厚も考慮して形状が規定されることが好ましく、下記数式１〜５を全て満たすように形成されている。以下では、トレンチ１２における長手方向と直交する方向であって、ＳｉＣ半導体基板１０の面方向に沿った方向の長さをトレンチ１２の幅ｗともいい、トレンチ１２の深さをトレンチ１２の深さｄともいう。また、トレンチ１４を高精度に読み取ることができない場合には、読取装置で読み取った強度信号中に複数の強度変化のピーク（すなわち、ファセット）が存在することによってトレンチ１４を高精度に読み取ることができない場合や、強度変化自体を明確に読み取ることができない場合等が含まれる。
【００３１】
まず、トレンチ１２は、幅ｗが狭すぎると、エピタキシャル層１３を成長させた場合に当該トレンチ１２が容易に埋まってしまってエピタキシャル層１３にトレンチ１４が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。例えば、図３には、幅ｗが約１．３μｍ以上の場合にトレンチ１４を正確に読み取ることができる場合があることが示されている。図４には、幅ｗが約１．９５μｍ未満の場合にトレンチ１４を正確に読み取ることができる場合があることが示されている。このため、トレンチ１２は、成長させるエピタキシャル層１３の膜厚をｔとすると、次式を満たすように形成される。
【００３２】
（数１）ｗ≧１．３／１．４ｔ＝０．９３ｔ
なお、直線Ｌ１は、ｗ＝０．９３ｔとなる。
【００３３】
また、トレンチ１２は、幅ｗが多少大きくなっても深さｄが浅いと、エピタキシャル層１３を成長させた場合に当該トレンチ１２が容易に埋まってしまってエピタキシャル層１３にトレンチ１４が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。図３には、ｄ≧−０．５６ｗ＋１．１８であればトレンチ１４を正確に読み取ることができる場合があることが示されている。図４には、ｄ≧−０．８６ｗ＋１．７６であればトレンチ１４を正確に読み取ることができる場合があることが示されている。このため、トレンチ１２は、成長させるエピタキシャル層１３の膜厚ｔに基づき、幅ｗおよび深さｄが次式を満たすように形成される。
【００３４】
（数２）ｄ≧（−０．４１ｗ＋０．８４）ｔ
なお、直線Ｌ２は、ｄ＝（−０．４１ｗ＋０．８４）ｔとなる。
【００３５】
さらに、トレンチ１２は、深さｄが浅すぎると、エピタキシャル層１３を成長させた場合に当該トレンチ１２が容易に埋まってしまってエピタキシャル層１３にトレンチ１４が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。図３には、ｄ≧０．２であればトレンチ１４を正確に読み取ることができる場合があることが示されている。図４には、ｄ≧０．２９であればトレンチ１４を正確に読み取ることができる場合があることが示されている。このため、トレンチ１２は、成長させるエピタキシャル層１３の膜厚ｔに基づき、深さｄが次式を満たすように形成される。
【００３６】
（数３）ｄ≧（０．２／１．４）ｔ＝０．１４ｔ
なお、直線Ｌ３は、ｄ＝０．１４ｔとなる。
【００３７】
また、トレンチ１２は、幅ｗが数式１より大きく、深さｄが数式３より深くても、読取装置にてトレンチ１４を正確に読み取ることができない場合がある。これは、トレンチ１２の形状によっては、トレンチ１４の開口部の形状がなだらかになってしまい、読取装置にて強度信号の変化を明確に検出できないためである。図３には、ｄ≧０．６７ｗ−１．４であればトレンチ１４を正確に読み取ることができる場合があることが示されている。図４には、ｄ≧１．０ｗ−２．１であればトレンチ１４を正確に読み取ることができる場合があることが示されている。このため、トレンチ１２は、成長させるエピタキシャル層１３の膜厚ｔに基づき、幅ｗおよび深さｄが次式を満たすように形成される。
【００３８】
（数４）ｄ≧（０．４８−１．０）ｔ
なお、直線Ｌ４は、ｄ＝（０．４８−１．０）ｔとなる。
【００３９】
そして、トレンチ１２は、幅ｗが大きくなり過ぎると、ファセット面が形成される。つまり、読取装置にてアライメントマークを高精度に読み取ることができない。図３および図４には、幅ｗが約３．０μｍ以下の場合にトレンチ１４を正確に読み取ることができる場合があることが示されている。このため、トレンチ１２は、次式を満たすように形成されている。
【００４０】
（数５）ｗ≦３．０
なお、直線Ｌ５は、ｗ＝３．０となる。
【００４１】
以上より、本実施形態では、上記数式５を満たしつつ、エピタキシャル層１３の膜厚ｔに基づいて上記数式１〜数式４を満たすように、トレンチ１２が形成されている。
【００４２】
以上説明したように、本実施形態では、開口部が長方形状であって長手方向がオフ方向と平行となるトレンチ１２をオフ方向と直交する方向に複数形成している。このため、エピタキシャル層１３を成長させた際、各トレンチ１２におけるオフ方向の下流側では、ファセット面が形成されることが抑制される。したがって、エピタキシャル層１３を成長させた後の第２トレンチ１４をアライメントマークとして高精度に読み取ることができる。また、本実施形態では、新たなトレンチを形成する必要もないため、製造工程が増加したり複雑化したりすることもない。
【００４３】
また、トレンチ１２は、幅ｗが３．０μｍ以下とされている。このため、トレンチ１４にファセット面が形成されることが抑制される。
【００４４】
さらに、トレンチ１２は、上記数式１〜４を満たすように形成されている。このため、エピタキシャル層１３にトレンチ１４が形成されないことを抑制でき、またエピタキシャル層１３に形成されたトレンチ１４が正確に読み取れないことを抑制できる。
【００４５】
（第２実施形態）
第２実施形態について説明する。本実施形態では、アライメント形成領域Ｒ１にアライメント検査用マークを形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４６】
本実施形態では、図５Ａに示されるように、トレンチ１２を形成する工程では、まず、マスク材１１のうちのトレンチ形成予定領域に対応する領域および検査用トレンチ形成予定領域に対応する領域を開口する。そして、ＳｉＣ半導体基板１０をマスク材１１で覆った状態で、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを行い、アライメントマーク形成領域Ｒ１に、トレンチ１２と共に、検査用トレンチ２１を形成する。
【００４７】
具体的には、図６に示されるように、検査用トレンチ２１は、第１方向用トレンチ２１ａと第２方向用トレンチ２１ｂとを有している。そして、第１方向用トレンチ２１ａおよび第２方向用トレンチ２１ｂは、これら第１方向用トレンチ２１ａおよび第２方向用トレンチ２１ｂで囲まれる領域が略形状となるように形成されている。
【００４８】
より詳しくは、第１方向用トレンチ２１ａは、トレンチ１２と同じ形状とされている。そして、本実施形態では、第１方向用トレンチ２１ａは、オフ方向と直交する方向に沿って、２列形成されている。第２方向用トレンチ２１ｂは、オフ方向を長手方向とする長方形状とされており、長手方向の長さが第１方向用トレンチ２１ａよりも大きくされている。そして、第２方向用トレンチ２１ｂは、第１方向用トレンチ２１ａの配列方向における両端部側に形成されている。なお、本実施形態では、第１方向用トレンチ２１ａが第１トレンチおよび第１副トレンチに相当している。
【００４９】
次に、図５Ｂに示されるように、ＳｉＣ半導体基板１０にＳｉＣで構成されるエピタキシャル層１３を成長させる。これにより、エピタキシャル層１３の表面に、トレンチ１４と共に、検査用トレンチ２１の形状を引き継ぐ検査用トレンチ２２が形成される。なお、本実施形態では、検査用トレンチ２２が第２トレンチおよび第２副トレンチに相当している。
【００５０】
その後、酸化膜等で構成されるパターン形成用膜２３をＣＶＤ法等で形成する。この際、パターン形成用膜２３には、トレンチ１４の形状に対応したトレンチ１５、および検査用トレンチ２２の形状に対応した検査用トレンチ２４が形成される。つまり、パターン形成用膜２３には、トレンチ１４の形状を引き継ぐトレンチ１５および検査用トレンチ２２の形状を引き継ぐ検査用トレンチ２４が形成される。なお、本実施形態では、トレンチ１５が第３主トレンチに相当し、検査用トレンチ２４が第３副トレンチに相当している。
【００５１】
続いて、パターン形成用膜２３上にレジスト２５を塗布法等で形成する。この際、レジスト２５には、トレンチ１５の形状に対応したトレンチ１６、および検査用トレンチ２４の形状に対応した検査用トレンチ２６が形成される。つまり、レジスト２５には、トレンチ１５の形状を引き継ぐトレンチ１６および検査用トレンチ２４の形状を引き継ぐ検査用トレンチ２６が形成される。なお、本実施形態では、トレンチ１６が第４主トレンチに相当し、検査用トレンチ２６が第４副トレンチに相当している。
【００５２】
そして、図５Ｄに示されるように、トレンチ１６をアライメントマークとし、レジスト２５の露光、現像を行って当該レジスト２５をパターニングする。この際、レジスト２５にトレンチで構成される検査用パターン２７を同時に形成する。なお、本実施形態では、検査用トレンチ２６で囲まれる領域内に検査用パターン２７を形成する。
【００５３】
次に、図示しない読取装置にて検査用パターン２７および検査用トレンチ２６をそれぞれ読み込み、検査用パターン２７と検査用トレンチ２６との間隔を測定することでアライメント精度を検査する。具体的には、図７に示されるように、オフ方向に沿って、第１方向用トレンチ２１ａ上に形成された検査用トレンチ２６と検査用パターン２７を読み込み、間隔ｘ１、ｘ２を測定する。また、オフ方向と直交する方向に沿って、第２方向用トレンチ２１ｂ上に形成された検査用トレンチ２６と検査用パターン２７を読み込み、間隔ｙ１、間隔ｙ２を測定する。そして、各間隔ｘ１、ｘ２、ｙ１、ｙ２が許容誤差であるか否かを判定し、許容誤差であれば、レジスト２６をマスクとしてその後の工程を行う。一方、許容誤差でない場合には、例えば、レジスト２５を除去し、再び新たなレジストを形成する。そして、間隔ｘ１、ｘ２、ｙ１、ｙ２を考慮して新たな検査用パターンを形成し、間隔ｘ１、ｘ２、ｙ１、ｙ２が許容誤差となるようにする。
【００５４】
以上説明したように、本実施形態では、開口部が長方形状であって長手方向がオフ方向と平行となる第１方向用トレンチ２１ａをオフ方向と直交する方向に複数形成している。このため、エピタキシャル層１３を成長させた際、各第１方向用トレンチ２１ａにおけるオフ方向の下流側では、ファセット面が形成されることが抑制される。つまり、エピタキシャル層１３上にパターン形成用膜２３およびレジスト２５を形成した際、第１方向用トレンチ２１ａ上に形成される検査用トレンチ２４、２６にファセット面が形成されることが抑制される。したがって、第１方向用トレンチ２１ａ上に形成された検査用トレンチ２６を高精度に読み取ることができ、特にオフ方向の位置ずれに関するアライメント検査を高精度に行うことができる。
【００５５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５６】
例えば、上記各実施形態では、４Ｈ型のＳｉＣ半導体基板１０を例に挙げて説明したが、例えば、６Ｈ、３Ｃ型、１５Ｒ等の他の多形のＳｉＣ半導体基板であっでも良い。また、（０００１）面に対するオフ角として４°を例に挙げたが、他の角度であっても構わない。
【００５７】
また、上記第２実施形態において、検査用トレンチ２１は、第１方向用トレンチ２１ａのみを有していてもよい。この場合、第１方向用トレンチ２１ａは、オフ方向と直交する方向に１列のみ形成されていてもよい。
【００５８】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００５９】
１０        ＳｉＣ半導体基板
１２、２１  第１トレンチ
１３        エピタキシャル層
１４、２２  第２トレンチ
【図１Ａ】
2019056725.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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