(57)【要約】      （修正有）【課題】スキャン検査するために必要な外部端子数を１つまで削減した半導体集積回路を提供する。【解決手段】スキャンクロック周期定義状態において、制御回路６は、外部から検査データ信号線３に入力されるデータと、発振器５の発振信号とに基づいて、スキャンクロック信号の周期情報を定義する。シフトイン状態において、スキャンクロック生成回路７は、前記周期情報のスキャンクロック信号を生成する。制御回路６は、検査データ信号線３に入力されるデータを当該スキャンクロック信号によりサンプリングし、スキャン入力データ信号をスキャン検査対象回路８の組合せロジック回路８ａに制御データとして復元して入力させ、キャプチャ状態において、制御データに基づいてスキャンクロック信号の立上り又は立下りタイミングにてスキャン出力データ信号として取得するように制御する。シフトアウト状態において、スキャン出力データ信号を、外部に出力する。【選択図】図１
2019211341.tif 000002
【特許請求の範囲】
【請求項１】
外部からスキャン検査対象回路（８）の内部の検査対象ロジック回路（８ａ）をスキャン検査可能に構成された半導体集積回路（１）であって、
発振信号を出力する発振器（５）と、
外部から１本の検査データ信号線に入力されるデータに基づいて、スキャンクロック信号の周期を計測するスキャンクロック周期定義状態（ＳＴ２）、シフトイン状態（ＳＴ３）、キャプチャ状態（ＳＴ４）、及びシフトアウト状態（ＳＴ５）、の各処理を制御する制御回路（６）と、
前記検査データ信号線に入力されるデータから前記スキャンクロック信号を生成するスキャンクロック生成回路（７，１０７）と、を備え、
前記スキャンクロック周期定義状態においては、
前記制御回路は、外部から前記検査データ信号線に入力されるデータと、前記発振器の発振信号とに基づいて、前記スキャンクロック信号の周期情報を定義し、
前記シフトイン状態においては、
前記制御回路は、スキャンイネーブル信号としてスキャン入力データ信号のデータ経路を選択するように前記スキャン検査対象回路に指令し、
前記スキャンクロック生成回路は、前記発振器の発振信号と前記定義された前記スキャンクロック信号の周期情報とに基づいて前記スキャンクロック信号を生成、または、前記検査データ信号線に入力されるデータを用いて前記スキャンクロック信号を生成し、
前記制御回路は、前記検査データ信号線に入力されるデータを当該スキャンクロック信号によりサンプリングし、前記スキャン入力データ信号を前記スキャン検査対象回路の前記検査対象ロジック回路に制御データとして復元して入力させるように制御し、
前記キャプチャ状態においては、
前記制御回路は、前記スキャンイネーブル信号として前記検査対象ロジック回路の出力データ経路を選択するように前記スキャン検査対象回路に指令し、
前記スキャンクロック生成回路は、前記発振器の発振信号と前記定義された前記スキャンクロック信号の周期情報とに基づいて前記スキャンクロック信号を生成し、
前記制御回路は、前記シフトイン状態において前記スキャン検査対象回路に入力された前記制御データに基づいて前記スキャンクロック信号の立上り又は立下りタイミングにてスキャン出力データ信号として取得するように制御し、
前記シフトアウト状態においては、
前記制御回路は、前記スキャンイネーブル信号として前記検査対象ロジック回路の出力データ経路を選択するように前記スキャン検査対象回路に指令し、前記キャプチャ状態において取得された前記スキャン出力データ信号を、前記検査データ信号線を通じて外部に出力するように制御する半導体集積回路。
【請求項２】
前記制御回路は、
前記シフトイン状態においては、
前記検査データ信号線からデータをＨ／Ｌの二値レベルで所定の周期性を有して変化するパルス信号により入力し、前記発振器の発振信号と前記定義されたスキャンクロック信号の周期情報とに基づいて生成された前記スキャンクロック信号により前記パルス信号をサンプリングし前記スキャン入力データ信号を復元する請求項１記載の半導体集積回路。
【請求項３】
実速度テストを実行するときには、
前記キャプチャ状態において、
前記制御回路は、前記スキャンイネーブル信号として前記検査対象ロジック回路の通常の入出力データ経路を選択するように前記スキャン検査対象回路に指令し、
前記スキャンクロック生成回路は、前記検査データ信号線に入力されるデータを用いて前記スキャンクロック信号を２クロック分生成、または、前記発振器の発振信号と前記定義されたスキャンクロック信号の周期情報とに基づいて前記スキャンクロック信号を２クロック分生成し、
前記制御回路は、前記生成された前記２クロック分のスキャンクロック信号の立上り又は立下りタイミングにおいて、前記検査対象ロジック回路に入力される実データに基づいて前記検査対象ロジック回路の処理データを前記スキャン出力データ信号として取得するように制御し、
前記シフトアウト状態においては、
前記制御回路は、前記スキャンイネーブル信号として前記検査対象ロジック回路の出力データ経路を選択するように前記スキャン検査対象回路に指令し、前記キャプチャ状態において取得された前記スキャン出力データ信号を、前記検査データ信号線を通じて外部に出力するように制御する請求項１または２記載の半導体集積回路。
【請求項４】
前記制御回路は、
前記シフトイン状態においては、
前記検査データ信号線に入力されるデータの立下り又は立上りの第１タイミングで同期して前記スキャンクロック信号として生成し、
前記キャプチャ状態においては、
前記検査データ信号線に入力されるデータの前記第１タイミングとは逆の立上り又は立下りの２クロック分の第２タイミングにて前記スキャン出力データ信号として取得する請求項３記載の半導体集積回路。
【請求項５】
前記制御回路が、前記処理を時分割制御する状態としてパラメータ定義状態（ＳＴ６）をさらに備え、
前記制御回路は、
前記パラメータ定義状態においては、
前記スキャン入力データ信号を構成するデータの入力個数、前記スキャン出力データ信号を構成するデータの出力個数、又は、前記スキャンクロック信号を形成するための形成方法、をパラメータとして前記検査データ信号線に入力されるデータから取得する請求項１から４の何れか一項に記載の半導体集積回路。
【請求項６】
前記制御回路は、
前記パラメータ定義状態において、
前記スキャン入力データ信号を構成するデータの前記入力個数及び前記スキャン出力データ信号を構成するデータの前記出力個数を前記パラメータとして取得したときには、当該パラメータに基づいて前記シフトイン状態、前記キャプチャ状態、及び前記シフトアウト状態における前記処理の時分割の時間割当を管理する請求項５記載の半導体集積回路。
【請求項７】
前記パラメータ定義状態において、
前記スキャンクロック信号を形成するための形成方法を前記パラメータとして取得したときに、前記パラメータに基づいて、前記発振器の発振信号と前記定義された前記スキャンクロック信号の周期情報とに基づいて生成される前記スキャンクロック信号か、前記検査データ信号線に入力されるデータを用いて生成される前記スキャンクロック信号か、を選択する選択回路（１３）をさらに備える請求項５または６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャン検査機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
例えば、技術者が、半導体集積回路の設計、製造した場合、設計、製造された半導体集積回路が必要な仕様を満たすか検証するためテストを実行することが必要である。
【０００３】
近年、半導体集積回路技術の急速な進歩に伴い、半導体集積回路は、大規模化、複雑化している。外部のテスタが半導体集積回路を効率的にテストするため、スキャンテスト回路が提案されている。一般に、外部テスタが、スキャンテスト回路を用いて半導体集積回路を検査すると、集積回路内部にチップ検査用の外部端子を多く必要とするため、半導体集積回路のサイズが大きくなる要因となる。
【０００４】
そこで従来より出願人は、半導体集積回路にスキャンパターン復元回路を搭載する技術を提案している（例えば、特許文献１参照）。この特許文献１記載の技術のように、半導体集積回路がスキャンパターン復元回路を搭載することで外部端子を２つまで削減できている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−９０５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１記載の技術を採用すると、外部端子を２つまで削減できるものの、１つまで削減しようとすると、例えば、検査データを半導体集積回路に入力させると、クロック信号を入力させることができず、外部のテスタと半導体集積回路との間で同期できなくなってしまう。
【０００７】
また例えば、テスタが、半導体集積回路のクロック入力タイミング、クロック周期を動的に変化させることで、半導体集積回路の入出力応答速度をテストすることもある。この場合には、外部からクロックを入力させなければならず、従来構成のように外部端子が２つ必要になってしまい好ましくない。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、必要な外部端子数を１つまで削減できるようにしつつ様々なパターンのスキャン検査を実行できるようにした半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、外部からスキャン検査対象回路の内部の検査対象ロジック回路をスキャン検査可能に構成された半導体集積回路を対象としている。この半導体集積回路は、発振信号を出力する発振器と、制御回路と、スキャンクロック生成回路と、を備える。制御回路は、外部から１本の検査データ信号線に入力されるデータに基づいて、スキャンクロック周期定義状態、シフトイン状態、キャプチャ状態、及びシフトアウト状態、の各処理を制御する。スキャンクロック生成回路は、検査データ信号線に入力されるデータからスキャンクロック信号を生成する。
【００１０】
スキャンクロック周期定義状態では、スキャンクロック信号の周期を計測することになるが、このとき外部から前記検査データ信号線に入力されるデータと、発振器の発振信号とに基づいて、スキャンクロック信号の周期情報を定義する。
【００１１】
またシフトイン状態においては、制御回路は、スキャンイネーブル信号としてスキャン入力データ信号のデータ経路を選択するように前記スキャン検査対象回路に指令する。またスキャンクロック生成回路は、発振器の発振信号と定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成する。または、スキャンクロック生成回路は、検査データ信号線に入力されるデータを用いてスキャンクロック信号を生成する。さらに、制御回路は、検査データ信号線に入力されるデータを当該スキャンクロック信号によりサンプリングし、スキャン入力データ信号をスキャン検査対象回路の検査対象ロジック回路に制御データとして復元して入力させるように制御する。
【００１２】
またキャプチャ状態においては、制御回路は、スキャンイネーブル信号として検査対象ロジック回路の出力データ経路を選択するようにスキャン検査対象回路に指令する。またスキャンクロック生成回路は、発振器の発振信号と定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成する。さらに制御回路は、シフトイン状態においてスキャン検査対象ロジック回路に入力された制御データに基づいて当該スキャンクロック信号の立上り又は立下りタイミングにてスキャン出力データ信号として取得するように制御する。
【００１３】
またシフトアウト状態においては、制御回路は、スキャンイネーブル信号として検査対象ロジック回路の出力データ経路を選択するようにスキャン検査対象回路に指令し、キャプチャ状態において取得されたスキャン出力データ信号を、検査データ信号線を通じて外部に出力するように制御する。このように処理することで、検査データ信号線に入力されるデータからスキャンクロック信号を生成しつつ、スキャン入力データ信号を検査対象ロジック回路に制御データとして復元して入力させることができ、たとえ外部端子を１つにしてもテスタと同期できるようになる。
【００１４】
また、キャプチャ状態においては、スキャンクロック生成回路は、発振器の発振信号と定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成しており、当該スキャンクロック信号の立上り又は立下りタイミングにてスキャン出力データ信号として取得するように制御している。このとき、スキャンクロック信号の周期情報はスキャンクロック周期定義状態にて定義できるため、外部からスキャンクロック信号の周期情報を制御できるようになる。しかも、シフトイン状態においてスキャン検査対象ロジック回路に入力された制御データに基づいてスキャン出力データ信号として出力しているため、外部から様々な制御データを入力させることができる。この結果、様々なパターンのスキャン検査を実行できる。
【図面の簡単な説明】
【００１５】
【図１】全実施形態に係る半導体集積回路のブロック図
【図２】入出力回路の電気的構成図
【図３】スキャン検査対象回路の構成図
【図４】第１実施形態を説明するためのタイミングチャート
【図５】第２実施形態を説明するためのタイミングチャート
【図６】キャプチャ状態における２クロック分のスキャンクロック信号の説明図（その１）
【図７】キャプチャ状態における２クロック分のスキャンクロック信号の説明図（その２）
【図８】第３実施形態を説明するためのタイミングチャート
【図９】スキャンクロック生成回路の構成図
【発明を実施するための形態】
【００１６】
以下、半導体集積回路の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。
【００１７】
（第１実施形態）
図１から図４は、第１実施形態の説明図を示している。スキャン検査システムＳｙは、図１に示すように、半導体集積回路１とテスタ２とを備えて構成されている。スキャン検査時には、半導体集積回路１とテスタ２とが１本の検査データ信号線３により電気的に接続される。なお、この図１にはグランド線は省略している。
【００１８】
半導体集積回路１は、入出力回路４、発振器５、制御回路６、スキャンクロック生成回路７、及びスキャン検査対象回路８を備えている。半導体集積回路１は、通常モードとテストモードとを備えている。テストモードにおいては、外部のテスタ２が、スキャン検査対象回路８の内部に組み込まれた組合せロジック回路８ａをスキャン検査可能に構成されている。通常モードは、半導体集積回路１が通常動作するモードである。
【００１９】
テスタ２は、半導体集積回路１との間で予め定められたテスト用のプロトコルに基づいて１本の検査データ信号線３を用いてスキャン検査用のデータを半導体集積回路１に出力する。このスキャン検査時において、テスタ２は、パルス信号（例えば、ＰＷＭ信号）によりデータを半導体集積回路１に出力する。具体的な信号の詳細説明は後述する。テスタ２は、半導体集積回路１から入力したスキャン出力データ信号（観測データ）が期待値か否かを検査するスキャン検査を実行する。
【００２０】
制御回路６は、検査データ信号線３に入力されるデータに基づいて、スキャンクロック信号の周期を計測するスキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、及びシフトアウト状態ＳＴ５、の各処理を制御するように構成されている。これらの状態ＳＴ２〜ＳＴ５は、後述の図４等参照。以下、この状態ＳＴ２〜ＳＴ５の一部又は全部を総称した状態ＳＴとして説明する。制御回路６は、スキャン検査対象回路８にスキャンイネーブル信号を出力したり、各ブロック（入出力回路４、スキャンクロック生成回路７等）に状態ＳＴを出力する。
【００２１】
発振器５は、所定の基準周期で発振する発振信号（すなわち内部クロック信号）を生成し、スキャンクロック生成回路７及び発振器５に出力する。スキャンクロック生成回路７は、制御回路６から出力される状態ＳＴを参照し、この状態ＳＴに基づいて発振器５の発振信号を用いてスキャンクロック信号を生成する。通常モードにおいては、スキャンクロック生成回路７は、発振器５の発振信号（内部クロック）をそのままスキャン検査対象回路８に出力する。
【００２２】
また、スキャンクロック生成回路７は、テストモードにおいて次のようにスキャンクロック信号を生成する。例えばスキャンクロック生成回路７は、前述のシフトイン状態ＳＴ３において、発振器５の発振信号と、スキャンクロック周期定義状態ＳＴ２にて定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成する。また、スキャンクロック生成回路７は、前述のキャプチャ状態ＳＴ４において、発振器５の発振信号とスキャンクロック周期定義状態ＳＴ２にて定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成する。
【００２３】
入出力回路４は、テスタ２から入力したデータを半導体集積回路１の内部に出力すると共に、スキャン出力データ信号（観測データ）をテスタ２に出力するように構成される。ここで図１には、入出力回路４が、テスタ２からスキャン検査対象回路８に入力させるデータをスキャン入力データ信号とし、スキャン検査対象回路８からテスタ２に出力するデータをスキャン出力データ信号として示している。この入出力回路４は、例えば図２に示すように構成されている。
【００２４】
図２に示すように、入出力回路４は、バッファ９とスリーステートバッファ１０とを組み合わせて構成され、テスタ２から外部端子１ａを介して入力するデータをバッファ９により波形整形しスキャン入力データ信号としてスキャン検査対象回路８及び制御回路６へそれぞれ出力する。スリーステートバッファ１０は、通常モードでは出力がハイインピーダンスであり、制御回路６が、シフトアウト状態ＳＴ５としたことを受けてスキャン出力データ信号を波形整形して外部端子１ａを通じてテスタ２に出力する。
【００２５】
図３は、スキャン検査対象回路８の構成例を示している。図３に示すように、スキャン検査対象回路８は、スキャンフリップフロップＣ１〜Ｃ５と、組合せロジック回路８ａとを備えており、特に組合せロジック回路８ａは、半導体集積回路１を設計するユーザにより構成されるユーザ回路である。
【００２６】
スキャンフリップフロップＣ１〜Ｃ５は、検査対象ロジック回路となる組合せロジック回路８ａの機能を検査するために設けられている。このスキャンフリップフロップＣ１〜Ｃ５は、組合せロジック回路８ａの入力側と出力側とに位置して所謂フリップフロップに置き換えて搭載されており、入力側及び出力側に単位セルＣ１…Ｃ５毎に設けられている。このスキャンフリップフロップＣ１〜Ｃ５は、スキャン検査時にシリアル接続されることでスキャンチェーンを構成する。
【００２７】
以下、個別のスキャンフリップフロップＣ１、Ｃ２…Ｃ５を、必要に応じて単位セルＣｎと称して説明する。図３には、説明を容易に理解できるようにするため、入力側に単位セルＣ１…Ｃ３を３つ接続した例を示し、出力側に単位セルＣ４…Ｃ５を２つ接続した例を示しているが、実際には、この単位セルＣｎの個数ｎは、組合せロジック回路８ａの入出力端子の数に応じて変化し、入力／出力共に数千から数万程度配置されている。
【００２８】
これらの単位セルＣ１〜Ｃ５は、それぞれ、マルチプレクサ１１とフリップフロップ１２とを備えている。フリップフロップ１２は、例えばＤフリップフロップにより構成されている。これらのマルチプレクサ１１は、それぞれ２入力１出力の構成であり、それらの１出力は各フリップフロップ１２のデータ入力端子（Ｄ端子）に入力されている。
【００２９】
入力側の単位セルＣ１〜Ｃ３の入力端子「０」には通常入力信号が入力されている。この通常入力信号は、組合せロジック回路８ａの前段に位置するロジック部（図示せず）からの入力信号である。また、出力側の単位セルＣ４〜Ｃ５のマルチプレクサ１１の入力端子「０」には、組合せロジック回路８ａの出力が入力されている。
【００３０】
制御回路６が出力するスキャンイネーブル信号は、各単位セルＣｎのマルチプレクサ１１の制御端子に入力される。スキャンクロック生成回路７が出力するスキャンクロック信号は、各単位セルＣｎのフリップフロップ１２のクロック端子に入力される。
【００３１】
なお、通常モードにおいては、スキャンクロック生成回路７が発振器５の発振信号（内部クロック）を各単位セルＣｎのクロック端子に入力させる。半導体集積回路１は、この内部クロックを入力することで通常動作できる。
【００３２】
入力側の単位セルＣ１…Ｃ３のフリップフロップ１２の出力は、組合せロジック回路８ａの入力端子に入力されている。出力側の単位セルＣ４，Ｃ５のフリップフロップ１２の出力は、後段に位置する図示しないロジック部に入力されたり、テスト用の外部端子１ａとは別に設けられた半導体集積回路１の端子に入力されたりする。
【００３３】
単位セルＣ１のマルチプレクサ１１の入力端子「１」には、入出力回路４からスキャン入力データ信号が入力される。入力側及び出力側の単位セルＣ１〜Ｃ４のフリップフロップ１２の出力は、当該単位セルＣ１〜Ｃ４のそれぞれの後段に位置する単位セルＣ２〜Ｃ５のマルチプレクサ１１の入力端子「１」に入力される。そして、単位セルＣ５のフリップフロップ１２は、スキャン出力データ信号を入出力回路４に出力する。
【００３４】
次に、上記構成の作用、動作を説明する。
半導体集積回路１は、電源投入後の初期状態において通常モードとされている。制御回路６は、スキャンイネーブル信号としてディスエーブル信号を出力することでスキャン検査を無効とする。このとき制御回路６は、各単位セルＣｎのマルチプレクサ１１の制御端子にディスエーブル信号を入力させることで、マルチプレクサ１１が入力端子「０」を入力選択して出力することになる。
【００３５】
そしてスキャンクロック生成回路７が発振器５の発振信号（内部クロック）を各単位セルＣ１〜Ｃ５のフリップフロップ１２のクロック端子に入力させることで、当該内部クロックに応じて、入力側の単位セルＣ１〜Ｃ３が通常入力信号を入力する。すると、組合せロジック回路８ａが通常入力信号を入力してロジック演算し、出力側の単位セルＣ４〜Ｃ５に出力する。出力側の単位セルＣ４〜Ｃ５は、フリップフロップ１２のクロック端子に入力される内部クロックに応じて、ロジック演算処理された処理結果を出力する。このため、半導体集積回路１の通常動作時には、検査データ信号線３の入力データが影響することはない。
【００３６】
さて半導体集積回路１を検査するときには、検査データ信号線３を用いて半導体集積回路１の外部端子１ａにテスタ２を接続する。つまりテスタ２と外部端子１ａとを電気的に接続する。この接続状態において、制御回路６が通常モードを無効としテストモードを有効にする。半導体集積回路１は、テストモードにおいて、検査用の制御データを組合せロジック回路８ａに入力させ、この制御データに対して適切な出力データを出力しているか否かを判定する縮退故障テスト、実際の入力データを組合せロジック回路８ａに入力させたときの反応処理速度をテストする実速度テスト、を実行する。
この第１実施形態では縮退故障テストについて図４を参照しながら説明する。
＜縮退故障テスト＞
【００３７】
図４に示すように、縮退故障テストにおいて、制御回路６は、アイドル状態ＳＴ１、スキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、及びシフトアウト状態ＳＴ５、の処理を制御する。制御回路６は、検査データ信号線３から固定長のデータを入力する度にこれらの各状態ＳＴを予め定められた順序で切り替える。
【００３８】
本実施形態では、制御回路６は、テストモードにおけるアイドル状態ＳＴ１から、スキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５、の処理を順に行う形態を示す。シフトアウト状態ＳＴ５の後には、再度、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５、…を繰り返しても良い。制御回路６は、これらの状態ＳＴに基づいて、スキャンイネーブル信号をスキャン検査対象回路８に出力する。
【００３９】
＜＜アイドル状態ＳＴ１＞＞
制御回路６は、テストモードのアイドル状態ＳＴ１のときにはスキャンイネーブル信号として「０」（アンイネーブル：無効）を出力する。半導体集積回路１がアイドル状態ＳＴ１になっていることを条件として、テスタ２は、スキャンクロック周期を定義するための固定長のデータを出力する。テスタ２は、当該テスタ２の内部クロック（図示せず）を用いてＨ／Ｌレベルの二値データを生成し、内部クロックを用いてデータのＨ→Ｌの立下りタイミングを所定周期とした二値データを検査データ信号線３に出力する。
【００４０】
＜＜スキャンクロック周期定義状態ＳＴ２＞＞
半導体集積回路１が検査データ信号線３を通じてこの二値データを入力し、制御回路６が入出力回路４を通じてこの二値データを入力すると、状態ＳＴをアイドル状態ＳＴ１からスキャンクロック周期定義状態ＳＴ２に移す。制御回路６は、スキャンクロック周期定義状態ＳＴ２において、検査データ信号線３に入力されるデータと、発振器５の発振信号とに基づいて、スキャンクロック信号の周期情報を定義する。
【００４１】
状態ＳＴ２において、制御回路６は、検査データ信号線３から入出力回路４を通じて取得したデータのＨ→Ｌの立下りタイミング間の長さをスキャンクロック信号の周期として計測する。制御回路６は、発振器５の発振信号の立上り又は立下りタイミングをカウントすることで、データのＨ→Ｌの立下りタイミング間の長さを計測し、この計測結果をスキャンクロック信号の周期とする。図４の状態ＳＴ３以降に示しているように、スキャンクロック信号は、発振器５の発振信号の周期よりも長い周期のクロック信号となる。
【００４２】
この場合、たとえテスタ２の内部クロックの周波数と、半導体集積回路１の内部の発振器５の発振信号（内部クロック）の周波数とが互いに異なっていたとしても、半導体集積回路１及びテスタ２の間でスキャンクロック信号の周期情報を合わせることができる。
【００４３】
その後テスタ２は、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５をそれぞれ規定する固定長のデータ、を順に出力する。他方、半導体集積回路１の制御回路６は、スキャンクロック周期定義状態ＳＴ２にてスキャンクロック信号の周期情報を定義した後、この定義されたスキャンクロック信号の周期に合わせて固定長のデータを入力するに伴い、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５、の順に状態遷移させる。テスタ２及び半導体集積回路１の各状態ＳＴは、テスタ２の内部クロックの周期及びスキャンクロック信号の周期に基づく固定長のデータにより予め設定されているため、テスタ２と半導体集積回路１との間で各状態ＳＴの認識、遷移タイミングを同期できる。
【００４４】
テスタ２は、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４において、データのＨ→Ｌの立下りタイミング間を前記の所定周期としながら、データのＬ→Ｈの立上りタイミングを前記の所定周期の１／２より早いタイミングとするか、１／２より遅いタイミングとするか、により二値データを所定の周期性を有して変化するパルス信号により出力する。図４以降には、このパルス信号としてＰＷＭ信号を用いた場合を例示しているが、ＮＲＺ信号などの各種パルス信号を用いることができる。
【００４５】
例えば、Ｌレベルを０、Ｈレベルを１に対応させ、テスタ２が、０を出力するときにはＬレベルがデューティ５０％より大きく設定された所定周期のＰＷＭ信号によりデータを出力し、１を出力するときにはＬレベルがデューティ５０％より小さく設定された所定周期のＰＷＭ信号によりデータを出力している。
【００４６】
＜＜シフトイン状態ＳＴ３＞＞
テスタ２は、シフトイン状態ＳＴ３において、組合せロジック回路８ａにテスト信号として入力させたい制御データを検査データ信号線３に出力する。このときテスタ２は、入力側の単位セルＣ１〜Ｃ３の個数分だけの制御データを検査データ信号線３に出力する。入出力回路４は、この制御データをバッファ９に入力して波形整形しスキャン入力データ信号として、スキャン検査対象回路８、スキャンクロック生成回路７、及び制御回路６に出力する。
【００４７】
他方、半導体集積回路１の制御回路６は、シフトイン状態ＳＴ３において、スキャンイネーブル信号としてスキャン入力データ信号のデータ経路を選択するようにスキャン検査対象回路８に指令する。このとき制御回路６は、例えばスキャンイネーブル信号として「１」（イネーブル：有効）を出力する。すると、スキャン検査対象回路８内の各単位セルＣｎがイネーブルとなる。
【００４８】
このとき各単位セルＣｎのマルチプレクサ１１が、入力端子「１」を選択出力するようになり、単位セルＣｎは、それぞれスキャンクロック信号の立上りタイミングにてマルチプレクサ１１の出力をサンプリング可能になる。これにより、単位セルＣ１のマルチプレクサ１１はスキャン入力データ信号を選択し、単位セルＣ２〜Ｃ５のマルチプレクサ１１は前段の単位セルＣ１〜Ｃ４のフリップフロップ１２からの出力を入力するようになるので、各単位セルＣｎによりスキャンチェーンを構成できる。
【００４９】
他方、シフトイン状態ＳＴ３において、スキャンクロック生成回路７は、発振器５の発振信号に基づいてスキャンクロック信号を生成しスキャン検査対象回路８に出力する。例えば、スキャンクロック生成回路７は、制御回路６からスキャンクロック信号の周期情報を入力すると、この周期情報の周期で、且つＰＷＭデューティ５０％のクロック信号を生成し、スキャン検査対象回路８に出力する。
【００５０】
すると、スキャン検査対象回路８内の各単位セルＣｎは、スキャンクロック信号の立上りタイミングに同期してスキャン入力データ信号をシリアル入力できるようになる。このように、シフトイン状態ＳＴ３において、各単位セルＣｎは、予め定められた固定長のデータをシリアル入力することで、入力側の単位セルＣ１〜Ｃ３のフリップフロップ１２に、スキャン入力データ信号による制御データを保持できる。このため、組合せロジック回路８ａには、これらの入力側の単位セルＣ１〜Ｃ３のフリップフロップ１２から制御データを入力できる。この結果、シフトイン状態ＳＴ３において、制御回路６は、検査データ信号線３に入力されるデータをスキャンクロック信号によりサンプリングしたスキャン入力データ信号を制御データとして復元することができ、この制御データをスキャン検査対象回路８の組合せロジック回路８ａに入力させることができる。
【００５１】
＜＜キャプチャ状態ＳＴ４＞＞
その後、キャプチャ状態ＳＴ４において、テスタ２は、スキャンクロック信号の１周期分だけデータを出力する。縮退故障テストにおいて、半導体集積回路１側ではこのデータを無視するため詳細説明を省略する。
【００５２】
他方、キャプチャ状態ＳＴ４において、制御回路６は、スキャンイネーブル信号を用いて組合せロジック回路８ａの入出力データ経路を選択するようにスキャン検査対象回路８に指令する。
【００５３】
またキャプチャ状態ＳＴ４においては、スキャンクロック生成回路７が、発振器５の発振信号と、スキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成する。また制御回路６は、シフトイン状態ＳＴ３にて組合せロジック回路８ａに入力された制御データに基づいて当該スキャンクロック信号の立上りタイミングにてスキャン出力データ信号として取得するように制御する。
【００５４】
このとき制御回路６は、例えばスキャンイネーブル信号として「０」（ディスイネーブル：無効）を出力する。すると、出力側の単位セルＣ４〜Ｃ５が組合せロジック回路８ａの出力を選択入力する。また、キャプチャ状態ＳＴ４において、スキャンクロック生成回路７は、１回のスキャンクロック信号を生成してスキャン検査対象回路８に出力する。
【００５５】
このため、その後、出力側の単位セルＣ４〜Ｃ５のフリップフロップ１２が、１回のスキャンクロック信号の立ち上がりタイミングにて入力データをサンプリングすると、シフトイン状態ＳＴ３にて組合せロジック回路８ａに制御データを入力させたときの当該組合せロジック回路８ａの出力データをサンプリングできる。したがって、出力側の単位セルＣ４〜Ｃ５は、制御データの入力に応じた組合せロジック回路８ａの論理出力をマルチプレクサ１１を介してフリップフロップ１２に保持できる。
【００５６】
＜＜キャプチャ状態ＳＴ４の変形例＞＞
このキャプチャ状態ＳＴ４においては、スキャンクロック生成回路７が１回のスキャンクロック信号を生成する形態を示したが、前述したように、テスタ２はスキャンクロック信号の１周期分だけデータを検査データ信号線３に出力するため、検査データ信号線３に入力されるデータ（信号）をそのまま用いてスキャンクロック信号を生成するようにしても良い。すなわち、検査データ信号線３の入力信号をスキャンクロック信号として切り替える切替回路（図示せず）を設け、キャプチャ状態ＳＴ４において、切替回路が、この検査データ信号線３の入力信号をスキャンクロック信号としてスキャン検査対象回路８に入力させるように構成しても良い。
【００５７】
＜＜シフトアウト状態ＳＴ５＞＞
その後、シフトアウト状態ＳＴ５において、テスタ２は、出力側の単位セルＣ４〜Ｃ５の個数分だけのデータを出力する。
他方、半導体集積回路１の制御回路６は、キャプチャ状態ＳＴ４にて取得されたスキャン出力データ信号を検査データ信号線３を通じて外部のテスタ２に出力するように制御する。まず制御回路６は、組合せロジック回路８ａの出力データ経路を選択するようにスキャン検査対象回路８に指令する。このとき制御回路６は、例えばスキャンイネーブル信号として「１」（イネーブル：有効）を出力する。すると、スキャン検査対象回路８内の単位セルＣｎがイネーブルとなる。この結果、出力側の各単位セルＣ４〜Ｃ５のマルチプレクサ１１は入力端子「１」を選択出力するようになる。
【００５８】
他方、シフトアウト状態ＳＴ５において、スキャンクロック生成回路７は、発振器５の発振信号と前記の周期情報とに基づいてスキャンクロック信号を生成し、スキャン検査対象回路８に出力する。すると、出力側の単位セルＣ４〜Ｃ５は、スキャンクロック信号の立ち上がりタイミングに同期して各単位セルＣ４〜Ｃ５に保持されたデータについて、上位の単位セルＣ５側から下位の単位セルＣ４側にかけてシリアル出力する。
【００５９】
このようにして、シフトアウト状態ＳＴ５において、出力側の単位セルＣ４〜Ｃ５は、予め定められた固定長のデータをシリアル出力することになり、出力側の単位セルＣ４〜Ｃ５のフリップフロップ１２に保持された観測データをスキャン出力データ信号として出力できる。入出力回路４は、このスキャン出力データ信号をスリーステートバッファ１０に入力して波形整形し、観測データとして検査データ信号線３を通じてテスタ２に出力する。これにより半導体集積回路１は、キャプチャ状態ＳＴ４にて取得されたスキャン出力データ信号を検査データ信号線３を通じて外部のテスタ２に出力できる。テスタ２は、スキャン出力データ信号（観測データ）が期待値か否かを判断することにより組合せロジック回路８ａを検査できる。
【００６０】
なお、シフトアウト状態ＳＴ５において、入力側の単位セルＣ１〜Ｃ３は、テスタ２の出力データをシリアル入力することになるが、本形態では、このシフトアウト状態ＳＴ５におけるテスタ２の出力データを使用しないため説明を省略する。
【００６１】
このようにして半導体集積回路１の制御回路６は、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５の制御を実行できる。この後さらに、図４に示すように、シフトイン状態ＳＴ３の制御処理を実行した後、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５、の制御を繰り返し実行しても良い。
【００６２】
以上説明したように、本実施形態によれば、半導体集積回路１は、テスタ２から検査データ信号線３を通じてデータを入力し、スキャンクロック信号の周期情報を定義した後、このスキャンクロック信号によりスキャン入力データ信号を復元している。そして、半導体集積回路１は、観測データをスキャン出力データ信号としてテスタ２に出力するようにしたので、半導体集積回路１においてスキャン検査に必要な外部端子１ａの数を１つにすることができ、半導体集積回路１の外部端子１ａの数を削減できる。
【００６３】
また、テストモードにおいて、検査用の制御データを組合せロジック回路８ａに入力させ、この制御データに対して適切な出力データを出力しているか否かを判定する縮退故障テストを実行できる。
【００６４】
（第２実施形態）
図５から図７は、第２実施形態の追加説明図を示している。第２実施形態では、テストモードにおいて、実際の入力データを組合せロジック回路８ａに入力させたときの反応処理速度をテストする実速度テストを実行する形態を示す。
【００６５】
＜実速度テスト＞
実速度テストにおいても、制御回路６は、外部から検査データ信号線３に入力されるデータに基づいて、スキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、及びシフトアウト状態ＳＴ５、の処理を制御する。
【００６６】
このとき、スキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、及びシフトアウト状態ＳＴ５においては、半導体集積回路１は、第１実施形態と同様の処理を実行する。このためこれらの状態ＳＴ２、ＳＴ３、ＳＴ５における制御処理の内容説明を省略し、以下では、キャプチャ状態ＳＴ４における処理動作を説明する。
【００６７】
＜＜キャプチャ状態ＳＴ４＞＞
このキャプチャ状態ＳＴ４において、テスタ２は、デューティ比が同一又は互いに異なるＰＷＭ信号（パルス信号相当）を２周期分だけスキャンクロック信号として出力する。この実速度テストでは、半導体集積回路１は、このＰＷＭ信号の変化タイミング（例えば、立上りタイミング）を、単位セルＣｎのフリップフロップ１２のサンプリングタイミングとしてそのまま用いることになる。本実施形態では、スキャンクロック生成回路７が、制御回路６からキャプチャ状態ＳＴ４を入力すると、検査データ信号線３の入力信号をスキャンクロック信号として切替えてスキャン検査対象回路８に入力させる。
【００６８】
他方、キャプチャ状態ＳＴ４において、半導体集積回路１の制御回路６は、スキャンイネーブル信号をスキャン検査対象回路８の入出力データ経路を選択するようにスキャン検査対象回路８に指令する。このとき制御回路６は、例えば、スキャンイネーブル信号として「０」（ディスイネーブル：無効）を出力する。
【００６９】
すると、スキャン検査対象回路８内の入力側の単位セルＣ１〜Ｃ３が、通常入力を選択入力すると共に、出力側の単位セルＣ４〜Ｃ５が組合せロジック回路８ａの出力を選択入力することになる。すなわち、スキャンクロック信号の２回の立上りタイミングを用いて、組合せロジック回路８ａの前段回路の実データを入出力することになる。
【００７０】
するとスキャン検査対象回路８内において、入力側の単位セルＣ１〜Ｃ３が１回目のスキャンクロック信号の立上りタイミングｔ４（図５参照）にて通常入力を選択入力すると、この入力ロジック値に対応して論理演算し、その論理演算結果を出力側の単位セルＣ４〜Ｃ５に出力する。
【００７１】
スキャンクロック信号の１回目の立上りタイミングｔ４から２回目の立上りタイミングｔ５に至るまでの間に、スキャン検査対象回路８がスキャン入力データ信号を反応よく処理して出力応答できれば、２回目の立上りタイミングｔ５において、出力側の単位セルＣ４〜Ｃ５は正常な応答結果をスキャン出力データ信号として出力することになる。
【００７２】
しかし、１回目の立上りタイミングｔ４から２回目の立上りタイミングｔ５に至るまでの間に、スキャン検査対象回路８がスキャン入力データ信号を反応よく処理できなければ、２回目の立上りタイミングｔ５において、出力側の単位セルＣ４〜Ｃ５は、望まない異常な応答結果をスキャン出力データ信号として出力してしまうことになる。
【００７３】
テスタ２は、スキャン検査対象回路８に入力される通常入力を把握（記憶）しているため、スキャン検査対象回路８の論理演算結果をスキャン出力データ信号とし、シフトアウト状態ＳＴ５において取得したときに、正常な応答結果を出力しているか否かを判定できる。
【００７４】
テスタ２が、図６に示すように１回目と２回目の立上りタイミングｔ４ａ，ｔ５ａを第１所定期間Ｔ１と比較的短くするデータを出力したり、図７に示すように、１回目と２回目の立上りタイミングｔ４ｂ，ｔ５ｂを第２所定期間Ｔ２と比較的長くしたりすることで、実データの通常入力時における組合せロジック回路８ａの応答速度をテストできる。
【００７５】
またスキャンクロック生成回路７が、検査データ信号線３にシフトイン状態ＳＴ３の最終の立下りタイミングｔ３（第１タイミング相当）に同期してスキャンクロック信号として生成しているときには、テスタ２が、シフトイン状態ＳＴ３の最後の立下りタイミングｔ３の後のキャプチャ状態ＳＴ４において立下りとは逆の立上りタイミングｔ４を直ぐに出力できるようになり、スキャンクロック信号の基準タイミング（＝立下りタイミング）から直ぐに立ち上げてキャプチャ状態ＳＴ４の処理を素早く開始でき、さらにキャプチャ状態ＳＴ４の処理を素早く終了できる。
【００７６】
＜＜キャプチャ状態ＳＴ４の変形例＞＞
またキャプチャ状態ＳＴ４においては、スキャンクロック生成回路７が、例えば発振器５の発振信号と、スキャンクロック信号の周期情報とに基づいてスキャンクロック信号を２クロック分生成するようにしても良い。このとき、組合せロジック回路８ａはシフトイン状態ＳＴ３と同様のスキャンクロック信号を２クロック分入力し、出力側の単位セルＣ４、Ｃ５がキャプチャすることになる。このようにしても、スキャン検査対象回路８の通常入力時における応答速度をテストできる。この結果、テスト品質を向上できる。
【００７７】
＜本実施形態のまとめ、効果＞
以上説明したように、本実施形態によれば、実速度テストを実行するときに、キャプチャ状態ＳＴ４において、制御回路６は、スキャンイネーブル信号として組合せロジック回路８ａの通常の入出力データ経路を選択するようにスキャン検査対象回路８に指令し、スキャンクロック生成回路７は、検査データ信号線３に入力されるデータを用いてスキャンクロック信号を２クロック分生成、または、発振器５の発振信号と定義されたスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を２クロック分生成する。制御回路６は、生成された２クロック分のスキャンクロック信号の立上りタイミングにおいて、組合せロジック回路８ａに入力される実データに基づいてスキャン検査対象回路８の処理データをスキャン出力データ信号として取得するように制御している。
【００７８】
シフトアウト状態ＳＴ５においても、制御回路６は、スキャンイネーブル信号として組合せロジック回路８ａの出力データ経路を選択するようにスキャン検査対象回路８に指令し、キャプチャ状態ＳＴ４において取得されたスキャン出力データ信号を、検査データ信号線３を通じて外部に出力するように制御している。このため、実速度テストを実行するときにも１つの検査データ信号線３を用いて実行できるようになり、前述実施形態と同様の作用効果を奏する。
【００７９】
シフトイン状態ＳＴ３においては、検査データ信号線３に入力されるデータの立下りの第１タイミングｔ３で同期してスキャンクロック信号として生成し、キャプチャ状態ＳＴ４においては、検査データ信号線３に入力されるデータの第１タイミングｔ３とは逆の立上り又は立下りの２クロック分の第２タイミングｔ４、ｔ５にてスキャン出力データ信号として取得するようにしている。このため、スキャンクロック信号の基準タイミング（＝立下りタイミング）から直ぐに立ち上げてキャプチャ状態ＳＴ４の処理を素早く開始でき、さらにキャプチャ状態ＳＴ４の処理を素早く終了できる。
【００８０】
（第３実施形態）
図８及び図９は、第３実施形態の追加説明図を示している。第３実施形態では、当該システムＳｙが各種のパラメータを定義するパラメータ定義状態ＳＴ６を備えた形態を説明する。本実施形態では、第１実施形態で説明した縮退故障テスト、第２実施形態で説明した実速度テスト、の何れも実行できる形態を説明するが、このテストの詳細は、前述実施形態と同様であるため以下では説明を省略している。
図８にタイミングチャートを示している。
【００８１】
このシステムＳｙにおいては、処理を時分割制御する状態ＳＴとしてパラメータ定義状態ＳＴ６をさらに備える。このとき制御回路６は、外部のテスタ２から１本の検査データ信号線３に入力されるデータに基づいて、スキャンクロック周期定義状態ＳＴ２、パラメータ定義状態ＳＴ６、シフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５、の処理を制御する。
【００８２】
スキャンクロック周期定義状態ＳＴ２、シフトイン状態ＳＴ３、及び、シフトアウト状態ＳＴ５においては、半導体集積回路１は、第１又は第２実施形態と同様の処理を実行する。このため、以下では、パラメータ定義状態ＳＴ６、及びキャプチャ状態ＳＴ４における処理動作を説明する。
【００８３】
＜＜パラメータ定義状態ＳＴ６＞＞
パラメータ定義状態ＳＴ６においては、テスタ２は、シフトイン状態ＳＴ３におけるスキャン入力データ信号のデータ長（データの入力個数）、シフトアウト状態ＳＴ５におけるスキャン出力データ信号のデータ長（データの出力個数）、キャプチャ状態ＳＴ４におけるスキャンクロック回数、キャプチャ状態ＳＴ４におけるスキャンクロック信号の形成方法（例えば、スキャンクロック生成回路７による生成、又は、外部のテスタ２から検査データ信号線３を通じた入力信号、の選択入力）、及び、シフトアウト状態ＳＴ５の終了時における状態遷移の順序、をパラメータとして定義して半導体集積回路１に送信する。
【００８４】
スキャン入力データ信号のデータ長（データの入力個数）は、スキャン検査対象回路８の内部の組合せロジック回路８ａの入力端子数及び入力側の単位セルＣ１〜Ｃ３の個数に対応（例えば一致）するデータを示し、スキャン出力データ信号のデータ長（データの出力個数）は、スキャン検査対象回路８の内部の組合せロジック回路８ａの出力端子数及び出力側の単位セルＣ４〜Ｃ５の個数に対応（例えば一致）するデータを示している。このとき制御回路６が、このパラメータを取得すると、このパラメータに基づいてシフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５における時分割の時間割当を管理する。すなわちパラメータ定義状態ＳＴ６において、これらの個数を可変可能にしているため、たとえスキャン検査対象回路８又はその内部の組合せロジック回路８ａが変更されたとしても、スキャンチェーンの長さの変更に対応でき、利便性を向上できる。
【００８５】
テスタ２が、キャプチャ状態ＳＴ４時におけるスキャンクロック回数を半導体集積回路１に送信する形態を示すが、縮退故障テスト又は実速度テストであるテストの種類をパラメータとして半導体集積回路１に送信するようにしても良い。パラメータは、この内容に限られるものではない。
【００８６】
なお、シフトアウト状態ＳＴ５の後の状態遷移が、テスタ２と半導体集積回路１との間で所定のプロトコルにより予め定められていれば、テスタ２は、シフトアウト状態ＳＴ５の後の状態遷移をパラメータとして半導体集積回路１に送信する必要はない。したがって、テスタ２は、シフトアウト状態ＳＴ５の後の状態遷移のパラメータを必要に応じて送信すれば良い。
【００８７】
図８の例では、制御回路６は、シフトアウト状態ＳＴ５の後、シフトイン状態ＳＴ３に遷移しているが、アイドル状態ＳＴ１、又は、スキャンクロック周期定義状態ＳＴ２、パラメータ定義状態ＳＴ６に遷移させるようにしても良い。遷移状態から順に状態遷移を継続すると良い。
【００８８】
パラメータ定義状態ＳＴ６におけるパラメータの送信方法は、シフトイン状態ＳＴ３におけるデータの送信方法と同じである。すなわちテスタ２は、パラメータ定義状態ＳＴ６において、データのＨ→Ｌの立下りタイミング間を前記の所定周期としながら、データのＬ→Ｈの立上りタイミングを前記の所定周期の１／２より早いタイミングとするか、１／２より遅いタイミングとするか、により二値データをＰＷＭ信号により出力する。
【００８９】
例えば、Ｌレベルを０、Ｈレベルを１に対応し、テスタ２が、０を出力するときにはＬレベルがデューティ５０％より大きく設定された所定周期のＰＷＭ信号によりデータを出力し、１を出力するときにはＬレベルがデューティ５０％より小さく設定された所定周期のＰＷＭ信号によりデータを出力する。半導体集積回路１は、テスタ２からこのパラメータのデータを検査データ信号線３から入力すると、スキャンクロック周期定義状態ＳＴ２にて定義されたスキャンクロック信号の周期に基づいてＨ／Ｌレベルをサンプリングすることで、パラメータのデータを取得する。
【００９０】
制御回路６が、このパラメータのデータを取得すると、前述したようにこのパラメータに基づいてシフトイン状態ＳＴ３、キャプチャ状態ＳＴ４、シフトアウト状態ＳＴ５における時分割の時間割当を管理する。このとき制御回路６は、シフトイン状態ＳＴ３におけるデータの入力個数とスキャンクロック信号の周期とを乗算した時間だけシフトイン状態ＳＴ３の時間として時間割当して管理する。
【００９１】
また、キャプチャ状態ＳＴ４では、制御回路６は、パラメータに与えられた縮退故障テスト又は実速度テストのテスト分のスキャンクロック信号の時間だけキャプチャ状態ＳＴ４の時間として時間割当して管理する。また、シフトアウト状態ＳＴ５におけるデータの出力個数とスキャンクロック信号の周期とを乗算した時間だけシフトアウト状態ＳＴ５の時間として時間割当して管理する。
【００９２】
またテスタ２は、パラメータ定義状態ＳＴ６において、各状態ＳＴ３〜ＳＴ５においてスキャンクロック信号を形成するための形成方法をパラメータとして送信するようにしても良い。このときテスタ２は、発振器５の発振信号とスキャンクロック信号の周期情報とに基づいて生成されるスキャンクロック信号とするか、検査データ信号線３に入力されるデータを用いて生成されるスキャンクロック信号とするか、をパラメータとして送信すると良い。
【００９３】
この場合の半導体集積回路１のスキャンクロック生成回路１０７は、図９に示すように選択回路１３、及びスキャンクロック生成器１４を備えるように構成されていると良い。この選択回路１３が、スキャンクロック生成器１４により生成されるスキャンクロック信号を出力するか、検査データ信号線３に入力されるデータによるスキャン入力データ信号をそのままスキャンクロック信号として出力するか、を制御回路６の制御に基づいて選択出力する。
【００９４】
スキャンクロック生成器１４は、発振器５の発振信号と、スキャンクロック周期定義状態ＳＴ２にて定義されるスキャンクロック信号の周期情報とに基づいてスキャンクロック信号を生成するものであり、制御回路６からスキャンクロック信号の周期情報を入力すると、この周期情報の周期で且つＰＷＭデューティ５０％のクロック信号を生成出力する。
【００９５】
このため選択回路１３は、発振器５の発振信号とスキャンクロック信号の周期情報とに基づいてスキャンクロック生成器１４により生成されるスキャンクロック信号をスキャン検査対象回路８に出力するか、検査データ信号線３に入力されるデータをそのままスキャンクロック信号としてスキャン検査対象回路８に出力するか、を選択することになる。
【００９６】
このようにしてテスタ２は、第１実施形態の処理（図４参照）と第２実施形態の処理（図５参照）とを選択できるようになり、縮退故障テスト又は実速度テストを外部から選択できる。このため、パラメータ定義状態ＳＴ６を追加することで、スキャンテストのパラメータを外部から設定できるようになり利便性を向上できる。
【００９７】
（他の実施形態）
本発明は前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
検査データに用いられる信号は、図４又は図５等に示す信号に限られることはない。要するに、半導体集積回路１が、テスタ２から検査データ信号線３に入力される信号に基づいてスキャンクロック信号、スキャン入力データ信号を復元すると共に、スキャン出力データ信号を検査データ信号線３に出力できれば、どのような信号であっても良いし、この信号を生成するための回路は、どのような回路（例えば、論理回路）を用いて構成しても良い。
【００９８】
前述実施形態の状態遷移について、シフトアウト状態ＳＴ５の後には、シフトイン状態ＳＴ３に戻り継続して処理を行っても良いし、アイドル状態ＳＴ１やスキャンクロック周期定義状態ＳＴ２に戻るようにしても良く、これらの間の状態遷移は、予めテスタ２と半導体集積回路１との間の通信取り決め、所謂プロトコルにより定義しても良いし、第３実施形態に示したパラメータ定義状態ＳＴ６にて定義するようにしても良い。
【００９９】
また、キャプチャ状態ＳＴ４においては、立上りタイミングｔ４、ｔ５にてサンプリングする形態を示したが、立下りタイミングにてサンプリングする形態に適用しても良い。第２実施形態で説明した実速度テスト時においては、スキャンクロック生成回路７が、検査データ信号線３に入力されるデータの立下りタイミングｔ３（第１タイミング相当）に同期してスキャンクロック信号として生成しているときには、テスタ２が、シフトイン状態ＳＴ３の最後の立下りタイミングｔ３の後のキャプチャ状態ＳＴ４において立下りとは逆の２クロック分の立上りタイミングｔ４、ｔ５を直ぐに出力することでキャプチャ状態ＳＴ４の処理を素早く開始、終了できるようにした形態を示したが、この立上り／立下りタイミングｔ３〜ｔ５は、それぞれ逆の立下り／立上りのタイミングとしても良い。
【０１００】
すなわち、実速度テスト時において、スキャンクロック生成回路７が、検査データ信号線３に入力されるデータの立上りタイミング（第１タイミング相当）に同期してスキャンクロック信号として生成しているときには、テスタ２が、シフトイン状態ＳＴ３の最後の立上りタイミングの後のキャプチャ状態ＳＴ４において逆の２クロック分の立下りタイミングを直ぐに出力するように構成しても良い。この結果、前述と同様にキャプチャ状態ＳＴ４の処理を素早く開始、終了できるようになる。
【０１０１】
テスタ２が、検査データ信号線３を通じて伝送する信号として、Ｈ／Ｌの二値レベルでＰＷＭ方式による所定の周期性を有して変化するパルス信号を送信する形態を示したが、例えば、ＮＲＺ方式にてＨ／Ｌの二値レベルで所定の周期性を有して変化するパルス信号を用いても良い。このような場合においても、半導体集積回路１は、スキャンクロック周期定義状態ＳＴ２にて定義された周期に基づいてデータのサンプリングを行い、スキャン入力データ信号を生成できるようになる。
【０１０２】
なお、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【０１０３】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【０１０４】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【０１０５】
図面中、３は検査データ信号線、６は制御回路、７，１０７はスキャンクロック生成回路、８はスキャン検査対象回路、８ａ組合せロジック回路（検査対象ロジック回路）、ＳＴ２はスキャンクロック周期定義状態、ＳＴ３はシフトイン状態、ＳＴ４はキャプチャ状態、ＳＴ５はシフトアウト状態、ＳＴ６はパラメータ定義状態、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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