(57)【要約】【課題】  信頼性を向上させることが可能な半導体記憶装置を提供する。【解決手段】  実施形態の半導体記憶装置は、複数のメモリセルトランジスタと、第１及び第２選択トランジスタとが順に直列接続されたメモリストリングと、第２選択トランジスタに接続されたビット線と、複数のメモリセルトランジスタのゲートにそれぞれ接続され、積層された複数のワード線と、第１及び第２選択トランジスタのゲートにそれぞれ接続され、複数のワード線上に積層された第１及び第２選択ゲート線と、第１選択ゲート線に接続された第１コンタクトプラグと、第１コンタクトプラグ上に設けられた第１配線層と、第２選択ゲート線に接続された第２コンタクトプラグと、第２コンタクトプラグ上に設けられた第２配線層と、第１及び第２配線層に接続されたロウデコーダ１６とを含む。ロウデコーダ１６は、第１選択ゲート線と第２選択ゲート線とに異なる電圧を印加可能である。【選択図】  図６
2019053808.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルトランジスタと、第１及び第２選択トランジスタとが順に直列接続されたメモリストリングと、
前記第２選択トランジスタに接続されたビット線と、
前記複数のメモリセルトランジスタのゲートにそれぞれ接続され、複数の絶縁層を介して積層された複数のワード線と、
前記第１及び第２選択トランジスタのゲートにそれぞれ接続され、前記複数のワード線上に複数の絶縁層を介して積層された第１及び第２選択ゲート線と、
前記第１選択ゲート線に接続された第１コンタクトプラグと、
前記第１コンタクトプラグ上に設けられた第１配線層と、
前記第２選択ゲート線に接続された第２コンタクトプラグと、
前記第２コンタクトプラグ上に設けられた第２配線層と、
前記第１及び第２配線層に接続されたロウデコーダと
を具備し、
前記ロウデコーダは、前記第１選択ゲート線と前記第２選択ゲート線とに異なる電圧を印加可能である
半導体記憶装置。
【請求項２】
前記ロウデコーダは、前記複数のワード線の電圧を立ち上げるタイミングで、前記第２選択ゲート線の電圧を立ち下げる
請求項１に記載の半導体記憶装置。
【請求項３】
前記ロウデコーダは、
第１時刻において、前記第１及び第２選択ゲート線に第１電圧を印加し、前記複数のワード線に第２電圧を印加し、
第２時刻において、前記第１選択ゲート線及び前記複数のワード線に接地電圧を印加し、
第３時刻において、前記第２選択ゲート線に接地電圧を印加し、前記複数のワード線に第３電圧を印加する
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルトランジスタと前記第１選択トランジスタとの間に接続された第３選択トランジスタと、
前記第３選択トランジスタのゲートに接続され、前記複数のワード線と前記第１選択ゲート線との間に複数の絶縁層を介して設けられた第３選択ゲート線と
をさらに具備し、
前記ロウデコーダは、前記第３選択ゲート線に、前記第１選択ゲート線と同じ電圧を印加する
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１選択ゲート線に接続された第３コンタクトプラグと、
前記第３選択ゲート線に接続された第４コンタクトプラグと、
前記第３コンタクトプラグ及び前記第４コンタクトプラグ上に設けられた第３配線層と
をさらに具備する
請求項４に記載の半導体記憶装置。
【請求項６】
複数のメモリセルトランジスタと、第１及び第２選択トランジスタとが順に直列接続されたメモリストリングと、
前記第２選択トランジスタに接続されたビット線と、
前記複数のメモリセルトランジスタのゲートにそれぞれ接続され、複数の絶縁層を介して積層された複数のワード線と、
前記第１及び第２選択トランジスタのゲートにそれぞれ接続され、前記複数のワード線上に複数の絶縁層を介して積層された第１及び第２選択ゲート線と、
前記第１選択ゲート線に接続された第１コンタクトプラグと、
前記第２選択ゲート線に接続された第２コンタクトプラグと、
前記第１及び第２コンタクトプラグ上に設けられた第１配線層と、
前記第１配線層に接続されたロウデコーダと
を具備し、
前記ロウデコーダは、前記第１及び第２選択ゲート線に同じ電圧を印加し、
前記第１及び第２選択ゲート線は、前記ロウデコーダが配置される側の第１端部に対して前記メモリストリングを介した反対側の第２端部において電気的に分離される
半導体記憶装置。
【請求項７】
前記第２選択トランジスタと前記ビット線との間に接続された第３選択トランジスタと、
前記第３選択トランジスタのゲートに接続され、前記第２選択ゲート線上に絶縁層を介して積層された第３選択ゲート線と、
前記第３選択ゲート線と前記第１配線層とに接続された第３コンタクトプラグと
をさらに具備し、
前記ロウデコーダは、前記第１乃至第３選択ゲート線に同じ電圧を印加し、
前記第１乃至第３選択ゲート線は、前記第２端部において電気的に分離される
請求項６に記載の半導体記憶装置。
【請求項８】
前記第２選択トランジスタと前記ビット線との間に接続された第３選択トランジスタと、
前記第３選択トランジスタのゲートに接続され、前記第２選択ゲート線上に絶縁層を介して積層された第３選択ゲート線と、
前記第３選択ゲート線の前記第１端部と前記第１配線層とに接続された第３コンタクトプラグと、
前記第２選択ゲート線の前記第２端部に接続された第４コンタクトプラグと、
前記第３選択ゲート線の前記第２端部に接続された第５コンタクトプラグと、
前記第４及び第５コンタクトプラグ上に設けられた第２配線層と
をさらに具備し、
前記ロウデコーダは、前記第１乃至第３選択ゲート線に同じ電圧を印加する
請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルトランジスタを備えたＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを備え、複数のＮＡＮＤストリングの各々は、直列接続された複数のメモリセルトランジスタと選択トランジスタとを備える。メモリセルトランジスタのゲートには、ワード線が接続され、選択トランジスタのゲートには、選択ゲート線が接続される。選択ゲート線の抵抗が高い場合、選択ゲート線に隣接するワード線との容量結合により、隣接ワード線の電位変動時に選択ゲート線の電位が浮き上がってしまう。これにより、選択トランジスタが正常にカットオフすることができず、ブーストされたＮＡＮＤストリングのチャネルからリーク電流が発生してしまう。この結果、誤書き込みが発生してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、信頼性を向上させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタと、第１及び第２選択トランジスタとが順に直列接続されたメモリストリングと、前記第２選択トランジスタに接続されたビット線と、前記複数のメモリセルトランジスタのゲートにそれぞれ接続され、複数の絶縁層を介して積層された複数のワード線と、前記第１及び第２選択トランジスタのゲートにそれぞれ接続され、前記複数のワード線上に複数の絶縁層を介して積層された第１及び第２選択ゲート線と、前記第１選択ゲート線に接続された第１コンタクトプラグと、前記第１コンタクトプラグ上に設けられた第１配線層と、前記第２選択ゲート線に接続された第２コンタクトプラグと、前記第２コンタクトプラグ上に設けられた第２配線層と、前記第１及び第２配線層に接続されたロウデコーダとを具備する。前記ロウデコーダは、前記第１選択ゲート線と前記第２選択ゲート線とに異なる電圧を印加可能である。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】メモリセルアレイに含まれる１つのブロックＢＬＫの回路図。
【図３】ブロックＢＬＫの一部領域の断面図。
【図４】第１実施形態に係るフックアップ領域の断面図。
【図５】メモリセルトランジスタの閾値電圧の分布の一例を示す模式図。
【図６】第１実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。
【図７】第１実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。
【図８】比較例に係る書き込み動作を説明するタイミング図。
【図９】第２実施形態に係る２つのロウデコーダの構成を説明するブロック図。
【図１０】第２実施形態に係るフックアップ領域の断面図。
【図１１】第３実施形態に係るフックアップ領域の断面図。
【図１２】第３実施形態に係る選択ゲート線ＳＧＤ２の電圧波形を説明する図。
【図１３】第３実施形態に係る選択ゲート線ＳＧＤ１の電圧波形を説明する図。
【図１４】第３実施形態の変形例に係るフックアップ領域の断面図。
【図１５】比較例に係る選択ゲート線ＳＧＤ２の電圧波形を説明する図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［１］  第１実施形態
［１−１］  半導体記憶装置の構成
図１は、第１実施形態に係る半導体記憶装置１のブロック図である。半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリから構成される。ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レジスタ１３、制御回路１４、電圧生成回路１５、ロウデコーダ１６、カラムデコーダ１７、センスアンプユニット１８、及びデータレジスタ（データキャッシュ）１９を備える。
【００１０】
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【００１１】
入出力回路１１及びロジック制御回路１２は、ＮＡＮＤバスを介して、ホスト装置（メモリコントローラ）に接続される。入出力回路１１は、メモリコントローラとの間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
【００１２】
ロジック制御回路１２は、メモリコントローラからＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ）を受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路１２は、ＮＡＮＤバスを介して、メモリコントローラにレディー／ビジー信号Ｒ／Ｂｎを送信する。
【００１３】
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する。信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラは、信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ１の状態を知ることができる。
【００１４】
レジスタ１３は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、ＮＡＮＤ型フラッシュメモリ１の動作に必要なデータを一時的に保持する。レジスタ１３は、例えばＳＲＡＭから構成される。
【００１５】
制御回路１４は、レジスタ１３からコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ１を統括的に制御する。
【００１６】
電圧生成回路１５は、ＮＡＮＤ型フラッシュメモリ１の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１５は、生成した電圧を、メモリセルアレイ１０、ロウデコーダ１６、及びセンスアンプユニット１８などに供給する。
【００１７】
ロウデコーダ１６は、レジスタ１３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ１６は、選択されたブロックＢＬＫに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【００１８】
カラムデコーダ１７は、レジスタ１３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１７は、デコードされたカラムアドレスに基づいて、１本のビット線を選択する。
【００１９】
センスアンプユニット１８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット１８は、データの書き込み時には、書き込みデータをビット線に転送する。センスアンプユニット１８は、複数のビット線にそれぞれ接続された複数のセンスアンプを備える。
【００２０】
データレジスタ１９は、データの読み出し時には、センスアンプユニット１８から転送されたデータを一時的に保持し、これをシリアルに入出力回路１１へ転送する。また、データレジスタ１９は、データの書き込み時には、入出力回路１１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット１８へ転送する。データレジスタ１９は、ＳＲＡＭなどで構成される。
【００２１】
［１−１−１］  ブロックＢＬＫの構成
図２は、メモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４つのストリングユニットＳＵ０〜ＳＵ３を例示している。１つのブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
【００２２】
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
【００２３】
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、３個のドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳを備える。本実施形態では、１つのＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴＤは、３個の選択トランジスタＳＴＤ０〜ＳＴＤ２で構成される。以下の説明では、選択トランジスタＳＴＤ０〜ＳＴＤ２を特に区別する必要がない場合は、選択トランジスタＳＴＤと表記し、選択トランジスタＳＴＤに関する説明は、選択トランジスタＳＴＤ０〜ＳＴＤ２に共通する。
【００２４】
図２では、簡略化のために、選択トランジスタＳＴＳを１個のみ示しているが、ＮＡＮＤストリングＮＳは、複数の選択トランジスタＳＴＳを備えていてもよい。また、図２では、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、任意に設定可能である。
【００２５】
複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴＤ２のソースと選択トランジスタＳＴＳのドレインとの間に直列接続される。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビット、又は２ビット以上のデータを記憶することが可能である。
【００２６】
ストリングユニットＳＵ０において、複数の選択トランジスタＳＴＤ０のゲートは、選択ゲート線ＳＧＤ０_０に共通接続され、複数の選択トランジスタＳＴＤ１のゲートは、選択ゲート線ＳＧＤ１_０に共通接続され、複数の選択トランジスタＳＴＤ２のゲートは、選択ゲート線ＳＧＤ２_０に共通接続される。選択ゲート線ＳＧＤ０〜ＳＧＤ２に付された枝番号は、対応するストリングユニットＳＵの番号を意味している。同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ０_１〜ＳＧＤ２_１、ＳＧＤ０_２〜ＳＧＤ２_２、及びＳＧＤ０_３〜ＳＧＤ２_３が接続される。
【００２７】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。各ブロックＢＬＫ内にある複数の選択トランジスタＳＴＳのゲートは、共通の選択ゲート線ＳＧＳに接続されてもよい。
【００２８】
各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
【００２９】
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴＤ０のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通接続する。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴＳのソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリングＮＳを共通接続する。
【００３０】
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。
【００３１】
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴＳとメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタＤＴ０、ＤＴ１が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴＤ２との間には、例えば２個のダミーセルトランジスタＤＴ２、ＤＴ３が直列接続される。ダミーセルトランジスタＤＴ０〜ＤＴ３のゲートにはそれぞれ、ダミーワード線ＤＷＬ０〜ＤＷＬ３が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
【００３２】
［１−１−２］  ブロックＢＬＫの積層構造
図３は、ブロックＢＬＫの一部領域の断面図である。Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で交差するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
【００３３】
ｐ型ウェル領域３０上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤ０〜ＳＧＤ２として機能する３層の配線層３３が、順次積層される。積層された配線層間には、図示せぬ絶縁層が設けられる。
【００３４】
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層３５が設けられる。半導体層３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴＤ、ＳＴＳが構成される。半導体層３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。
【００３５】
ウェル領域３０の表面領域内には、ｎ＋型不純物拡散層４１が設けられる。拡散層４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域内には、ｐ＋型不純物拡散層４４が設けられる。拡散層４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体層３５に電圧を印加するための配線である。
【００３６】
以上の構成が、図３の紙面の奥行き方向（Ｘ方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
【００３７】
［１−１−３］  フックアップ領域の構成
次に、フックアップ領域の構成について説明する。フックアップ領域は、積層された選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ０〜ＳＧＤ２をデコーダなどに接続するための領域である。
【００３８】
図４は、フックアップ領域ＨＵ１、ＨＵ２の断面図である。図４は、Ｘ方向に沿った断面図である。図４には、複数の半導体層（半導体ピラー）３５の上部を中心に示している。図４では、半導体ピラー３５の側面に設けられるゲート絶縁膜３６、電荷蓄積層３７、及びブロック絶縁膜３８の図示を省略している。
【００３９】
メモリセルアレイ１０は、メモリセルトランジスタＭＴが形成される複数の半導体ピラー３５が配置されるメモリ領域ＭＡと、メモリ領域ＭＡのＸ方向両側に配置されたフックアップ領域ＨＵ１、ＨＵ２とを備える。例えば、フックアップ領域ＨＵ１側にロウデコーダ１６が配置される。
【００４０】
フックアップ領域ＨＵ１において、積層された選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ０〜ＳＧＤ２は、階段状に形成される。同様に、フックアップ領域ＨＵ２において、積層された選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ０〜ＳＧＤ２は、階段状に形成される。
【００４１】
フックアップ領域ＨＵ１において、選択ゲート線ＳＧＤ０上には、コンタクトプラグ５０が設けられ、コンタクトプラグ５０上には、配線層５１が設けられる。フックアップ領域ＨＵ１において、選択ゲート線ＳＧＤ１上には、コンタクトプラグ５２が設けられ、コンタクトプラグ５２上には、配線層５４が設けられる。フックアップ領域ＨＵ１において、選択ゲート線ＳＧＤ２上には、コンタクトプラグ５３が設けられ、コンタクトプラグ５３上には、配線層５４が設けられる。すなわち、選択ゲート線ＳＧＤ１と選択ゲート線ＳＧＤ２とは、電気的に接続される。配線層５１及び配線層５４は、ロウデコーダ１６に接続される。
【００４２】
フックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ１上には、コンタクトプラグ５５が設けられ、コンタクトプラグ５５上には、シャント配線層５７が設けられる。フックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ２上には、コンタクトプラグ５６が設けられ、コンタクトプラグ５６上には、シャント配線層５７が設けられる。すなわち、ロウデコーダ１６から遠い側のフックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ１と選択ゲート線ＳＧＤ２とは、シャント配線層５７によって電気的に接続される。
【００４３】
このように、本実施形態では、ビット線ＢＬ側に配置された選択ゲート線ＳＧＤ０は、選択ゲート線ＳＧＤ１、ＳＧＤ２と電気的に分離される。すなわち、選択ゲート線ＳＧＤ０と、選択ゲート線ＳＧＤ１（又は、ＳＧＤ２）とは、個別に電圧制御が可能である。
【００４４】
［１−１−４］  メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧の分布について説明する。図５は、メモリセルトランジスタＭＴの閾値電圧の分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することができる。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（Triple Level Cell）方式を例に説明する。
【００４５】
３ビットのデータは、上位（Upper）ビット、中位（Middle）ビット、及び下位（Lower）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルと呼ぶ。“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
【００４６】
“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの閾値分布にはそれぞれ、例えば、“１１１”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“１０１”データが割り当てられる。閾値分布とデータとの割り当ては、任意に設定可能である。
【００４７】
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータの判別のために、当該メモリセルトランジスタＭＴの閾値電圧が属するレベルが判定される。レベルの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
【００４８】
“Ｅｒ”レベルは、例えば、データの消去状態に相当する。そして、“Ｅｒ”レベルに含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより小さく、例えば負の値を有する。
【００４９】
“Ａ”レベル〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、各分布に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、読み出し電圧ＶＡより大きく、かつ読み出し電圧ＶＢ以下である。“Ｂ”レベルに含まれる閾値電圧は、読み出し電圧ＶＢより大きく、かつ読み出し電圧ＶＣ以下である。“Ｃ”レベルに含まれる閾値電圧は、読み出し電圧ＶＣより大きく、かつ読み出し電圧ＶＤ以下である。“Ｄ”レベルに含まれる閾値電圧は、読み出し電圧ＶＤより大きく、かつ読み出し電圧ＶＥ以下である。“Ｅ”レベルに含まれる閾値電圧は、読み出し電圧ＶＥより大きく、かつ読み出し電圧ＶＦ以下である。“Ｆ”レベルに含まれる閾値電圧は、読み出し電圧ＶＦより大きく、かつ読み出し電圧ＶＧ以下である。“Ｇ”レベルに含まれる閾値電圧は、読み出し電圧ＶＧより大きく、電圧ＶＲＥＡＤ以下である。電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのレベルにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態となる。
【００５０】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値電圧の分布のいずれかを有することで、８種類の状態を取ることができる。また、データの書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３つのページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（Lower）ページ、中位（Middle）ページ、及び上位（Upper）ページと呼ばれる。
【００５１】
［１−２］  動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリ１の動作について説明する。図６は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の書き込み動作を説明するタイミング図である。図６は、非選択の選択ゲート線ＳＧＤに関する電圧波形である。
【００５２】
書き込み動作は、プリチャージ動作と、Ｖｐａｓｓ立ち上げ動作とを含む。プリチャージ動作は、チャネルを所定電圧にプリチャージする動作である。具体的には、プリチャージ動作において、非選択のＮＡＮＤストリングに書き込み禁止電圧が転送される。Ｖｐａｓｓ立ち上げ動作は、選択ワード線にプログラム電圧Ｖｐｇｍを印加する動作に先立って、全てのワード線ＷＬを電圧Ｖｐａｓｓに立ち上げる動作である。電圧Ｖｐａｓｓは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。電圧Ｖｐｇｍと電圧Ｖｐａｓｓとは、Ｖｐｇｍ＞Ｖｐａｓｓの関係にある。
【００５３】
時刻ｔ０において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ２に、電圧Ｖｓｇ_ｐｒｅを印加する。電圧Ｖｓｇ_ｐｒｅは、選択トランジスタＳＴＤ０〜ＳＴＤ２をオン状態にする電圧である。これにより、選択トランジスタＳＴＤ０〜ＳＴＤ２がオンする。時刻ｔ０において、ロウデコーダ１６は、全てのワード線ＷＬに、電圧Ｖｗｌ_ｐｒｅを印加する。電圧Ｖｗｌ_ｐｒｅは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。或いは、電圧Ｖｗｌ_ｐｒｅは、データが書き込まれていないドレイン側のメモリセルトランジスタＭＴをオン状態にする電圧であってもよい。電圧Ｖｗｌ_ｐｒｅは、Ｖｗｌ_ｐｒｅ≦Ｖｐａｓｓの関係を有する。これにより、例えば、ブロックＢＬＫ内の全てのメモリセルトランジスタＭＴがオンする。
【００５４】
時刻ｔ０において、センスアンプユニット１８は、選択ビット線ＢＬに、接地電圧Ｖｓｓ（０Ｖ）を印加し、非選択ビット線ＢＬに、書き込み禁止用の電圧（例えば電源電圧Ｖｄｄ）を印加する。選択トランジスタＳＧＳは、オフ状態である。この結果、非選択ビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧Ｖｄｄが転送される。一方、選択ビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに接地電圧Ｖｓｓが転送される。
【００５５】
時刻ｔ１において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０に、電圧Ｖｓｇ_ｐｒｅを印加し、選択ゲート線ＳＧＤ１、ＳＧＤ２に、接地電圧Ｖｓｓを印加する。これにより、選択トランジスタＳＴＤ０がオン状態を維持し、選択トランジスタＳＴＤ１、ＳＴＤ２がオフする。時刻ｔ１において、ロウデコーダ１６は、全てのワード線ＷＬに、接地電圧Ｖｓｓを印加する。
【００５６】
なお、図６の破線は、ロウデコーダ１６から遠い側の選択ゲート線ＳＧＤの端部における電圧を示している。ロウデコーダ１６から遠い側の選択ゲート線ＳＧＤの端部では、選択ゲート線ＳＧＤの抵抗などに起因して、選択ゲート線ＳＧＤの電圧の立ち下がりが緩やかになる。
【００５７】
時刻ｔ２において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０に、接地電圧Ｖｓｓを印加する。時刻ｔ２において、ロウデコーダ１６は、全てのワード線ＷＬに、電圧Ｖｐａｓｓを印加する。これにより、ブロックＢＬＫ内の全てのメモリセルトランジスタＭＴがオンする。非選択ＮＡＮＤストリングでは、チャネルの電圧がブーストされる。
【００５８】
本実施形態では、ワード線ＷＬの電圧を立ち上げるタイミングで、選択ゲート線ＳＧＤ０の電圧を立ち下げている。これにより、選択ゲート線ＳＧＤ２と、選択ゲート線ＳＧＤ２に隣接するワード線ＷＬとの容量結合に起因して、選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧が上昇するのを抑制できる。すなわち、選択トランジスタＳＴＤ０〜ＳＴＤ２のカットオフ特性を向上できる。よって、非選択ＮＡＮＤストリングでは、ブーストされたチャネルからリーク電流が発生するのを抑制できる。
【００５９】
その後、選択ワード線ＷＬには、プログラム電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬは、電圧Ｖｐａｓｓの印加が維持される。なお、選択の選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ２）には、電圧Ｖｓｇが印加される。電圧Ｖｓｇは、電圧Ｖｓｇ_ｐｒｅより低い電圧であり、接地電圧Ｖｓｓが印加された選択トランジスタＳＴＤをオンさせるが、電源電圧Ｖｄｄが印加された選択トランジスタＳＴＤをカットオフさせる電圧である。これにより、選択ＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくなり、選択メモリセルトランジスタＭＴの電荷蓄積層に電子が注入される。一方、非選択ＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくならず、メモリセルトランジスタＭＴの閾値電圧が維持される。
【００６０】
［１−３］  変形例
次に、第１実施形態の変形例に係る書き込み動作について説明する。図７は、第１実施形態の変形例に係るＮＡＮＤ型フラッシュメモリ１の書き込み動作を説明するタイミング図である。
【００６１】
時刻ｔ１において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０をフローティング状態にする。これにより、選択ゲート線ＳＧＤ０は、概略電圧Ｖｓｇ_ｐｒｅに維持される。
【００６２】
時刻ｔ２において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０に、接地電圧Ｖｓｓを印加する。これにより、選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧が上昇するのを抑制できる。
【００６３】
変形例では、期間ｔ１〜ｔ２において、追加の電源を準備する必要がない。これにより、電源に関する回路構成を簡略化できるとともに、選択ゲート線ＳＧＤ０の電圧制御を容易にすることができる。
【００６４】
［１−４］  比較例
次に、比較例について説明する。図８は、比較例に係る書き込み動作を説明するタイミング図である。比較例では、選択ゲート線ＳＧＤ０〜ＳＧＤ２の電圧制御が同じである。例えば、選択ゲート線ＳＧＤ０〜ＳＧＤ２は互いに電気的に接続される。
【００６５】
時刻ｔ１において、選択ゲート線ＳＧＤ０〜ＳＧＤ２には、接地電圧Ｖｓｓが印加される。
【００６６】
時刻ｔ２において、全てのワード線ＷＬに、電圧Ｖｐａｓｓが印加される。この時、選択ゲート線ＳＧＤ２と、選択ゲート線ＳＧＤ２に隣接するワード線ＷＬとの容量結合により、選択ゲート線ＳＧＤ２の電圧が上昇する（浮き上がる）。また、選択ゲート線ＳＧＤ２と選択ゲート線ＳＧＤ１との容量結合により、選択ゲート線ＳＧＤ１の電圧も上昇する。同様に、選択ゲート線ＳＧＤ１と選択ゲート線ＳＧＤ０との容量結合により、選択ゲート線ＳＧＤ０の電圧も上昇する。特に、図８の破線で示すように、ロウデコーダから遠い側の選択ゲート線ＳＧＤ２の端部において、選択ゲート線ＳＧＤ２の電圧が大きく上昇する。
【００６７】
この場合、選択トランジスタＳＴＤ１、ＳＴＤ２のカットオフが弱まり、選択トランジスタＳＴＤ１、ＳＴＤ２からリーク電流が発生する。このため、非選択ＮＡＮＤストリングでは、ブーストされたチャネル電圧が低下し、誤書き込みが発生する可能性がある。
【００６８】
［１−５］  第１実施形態の効果
以上詳述したように第１実施形態では、ビット線ＢＬとワード線ＷＬとの間に、例えば３個の選択トランジスタＳＴＤ０〜ＳＴＤ２が直列接続される。選択トランジスタＳＴＤ０〜ＳＴＤ２のゲートにはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ２が接続される。選択ゲート線ＳＧＤ０と、選択ゲート線ＳＧＤ１（及びＳＧＤ２）とは、個別に電圧制御が可能であり、ロウデコーダ１６は、選択ゲート線ＳＧＤ０と、選択ゲート線ＳＧＤ１（及びＳＧＤ２）とに異なる電圧を印加可能である。そして、ロウデコーダ１６は、複数のワード線ＷＬの電圧を立ち上げるタイミングで、選択ゲート線ＳＧＤ０の電圧を立ち下げるようにしている。
【００６９】
従って第１実施形態によれば、隣接ワード線ＷＬとの容量結合によって、選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧が上昇する（浮き上がる）のを抑制できる。よって、選択トランジスタＳＴＤ０〜ＳＴＤ２のカットオフ特性を向上させることができるため、ブーストされた非選択ＮＡＮＤストリングのチャネルからリーク電流が発生するのを抑制できる。これにより、非選択ＮＡＮＤストリングの誤書き込みを抑制でき、ひいては、ＮＡＮＤ型フラッシュメモリ１の信頼性を向上させることが可能である。
【００７０】
［２］  第２実施形態
図９は、第２実施形態に係る２つのロウデコーダ１６−１、１６−２の構成を説明するブロック図である。ロウデコーダ１６−１、１６−２以外の構成は、第１実施形態と同じである。
【００７１】
ＮＡＮＤ型フラッシュメモリ１は、２つのロウデコーダ１６−１、１６−２を備える。ロウデコーダ１６−１、１６−２は、メモリセルアレイ１０の両側に配置される。ロウデコーダ１６−１、１６−２はそれぞれ、複数の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び複数の選択ゲート線ＳＧＳに接続される。ロウデコーダ１６−１、１６−２は、同じ電圧制御を実行する。
【００７２】
図１０は、フックアップ領域ＨＵ１、ＨＵ２の断面図である。ロウデコーダ１６−１は、フックアップ領域ＨＵ１側に配置され、ロウデコーダ１６−２は、フックアップ領域ＨＵ２側に配置される。
【００７３】
フックアップ領域ＨＵ１において、配線層５１及び配線層５４は、ロウデコーダ１６−１に接続される。
【００７４】
フックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ０上には、コンタクトプラグ５８が設けられ、コンタクトプラグ５８上には、配線層５９が設けられる。配線層５７及び配線層５９は、ロウデコーダ１６−２に接続される。
【００７５】
第２実施形態では、メモリセルアレイ１０の両側から、複数の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び複数の選択ゲート線ＳＧＳの電圧を制御できる。第２実施形態の書き込み動作は、第１実施形態の書き込み動作と同じである。第２実施形態は、選択ゲート線ＳＧＤの抵抗が大きくなった場合や、メモリセルアレイのサイズが大きくなった場合に、特に有効である。その他の効果は、第１実施形態と同じである。
【００７６】
［３］  第３実施形態
［３−１］  メモリセルアレイ１０の構成
図１１は、第３実施形態に係るフックアップ領域ＨＵ１、ＨＵ２の断面図である。
【００７７】
フックアップ領域ＨＵ１において、選択ゲート線ＳＧＤ０上には、コンタクトプラグ５０が設けられ、選択ゲート線ＳＧＤ１上には、コンタクトプラグ５２が設けられ、選択ゲート線ＳＧＤ２上には、コンタクトプラグ５３が設けられる。コンタクトプラグ５０、５２、５３上には、配線層５４が設けられる。すなわち、フックアップ領域ＨＵ１において、選択ゲート線ＳＧＤ０〜ＳＧＤ２は、配線層５４によって電気的に接続される。配線層５４は、ロウデコーダ１６に接続される。ロウデコーダ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ２に対して同じ電圧制御を実行する。
【００７８】
ロウデコーダ１６から遠い側のフックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ０〜ＳＧＤ２は、互いに電気的に分離され、すなわち、互いにシャントされない。
【００７９】
［３−２］  動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリ１の書き込み動作について説明する。基本的な動作は、図６と同じである。書き込み動作に含まれるプリチャージ動作において、ロウデコーダ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ２に、電圧Ｖｓｇ_ｐｒｅを印加し、ＮＡＮＤストリングのチャネルをプリチャージする。その後、ロウデコーダ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ２に、接地電圧Ｖｓｓを印加する。すなわち、選択ゲート線ＳＧＤ０〜ＳＧＤ２は、図６の選択ゲート線ＳＧＤ１、ＳＧＤ２と同じ電圧制御が行われる。
【００８０】
続いて、Ｖｐａｓｓ立ち上げ動作（図６の時刻ｔ２）において、ロウデコーダ１６は、全てのワード線ＷＬに、電圧Ｖｐａｓｓを印加する。これにより、非選択ＮＡＮＤストリングでは、チャネルの電圧がブーストされる。
【００８１】
図１２は、ワード線ＷＬに最も近い選択ゲート線ＳＧＤ２の電圧波形を説明する図である。図１３は、選択ゲート線ＳＧＤ２に隣接する選択ゲート線ＳＧＤ１の電圧波形を説明する図である。図１２の縦軸が選択ゲート線ＳＧＤ２の電圧（任意単位：ａ．ｕ．）であり、図１２の横軸が時間（μｓ）である。選択ゲート線ＳＧＤ２のうちロウデコーダ１６から遠い側の端部を“遠端”と呼び、選択ゲート線ＳＧＤ２のうちロウデコーダ１６に近い側の端部を“近端”と呼ぶ。図１２の時刻ゼロが、ワード線ＷＬを電圧Ｖｐａｓｓに立ち上げるタイミングに対応する。図１３も図１２と同様のグラフである。
【００８２】
図１２に示すように、選択ゲート線ＳＧＤ２は、隣接するワード線ＷＬとの容量結合による影響を大きく受ける。特に、選択ゲート線ＳＧＤ２の遠端では、選択ゲート線ＳＧＤ２の電圧が大きく上昇する。
【００８３】
ここで、選択ゲート線ＳＧＤ０〜ＳＧＤ２は、遠端においてシャントされていない。よって、図１３に示すように、選択ゲート線ＳＧＤ１の遠端では、選択ゲート線ＳＧＤ１の電圧が上昇するのを抑制できる。また、選択ゲート線ＳＧＤ０は、ワード線ＷＬからさらに離れているので、選択ゲート線ＳＧＤ０の電圧上昇をさらに抑制できる。
【００８４】
本実施形態では、ワード線ＷＬに最も近い選択トランジスタＳＴＤ２のカットオフ特性は劣化する。しかし、選択トランジスタＳＴＤ０、ＳＴＤ１のカットオフ特性を向上できる。結果として、選択トランジスタＳＴＤ０〜ＳＴＤ２は全体として、リーク電流を抑制できる。
【００８５】
［３−３］  変形例
次に、第３実施形態の変形例について説明する。図１４は、第３実施形態の変形例に係るフックアップ領域ＨＵ１、ＨＵ２の断面図である。
【００８６】
フックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ０上には、コンタクトプラグ５８が設けられ、選択ゲート線ＳＧＤ１上には、コンタクトプラグ５５が設けられる。コンタクトプラグ５５、５８上には、シャント配線層６０が設けられる。すなわち、フックアップ領域ＨＵ２において、選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤ１とは、シャント配線層６０によって電気的に接続される。
【００８７】
変形例においても、選択ゲート線ＳＧＤ０、ＳＧＤ１の電圧が上昇するのを抑制できる。これにより、選択トランジスタＳＴＤ０〜ＳＴＤ２全体として、リーク電流を低減できる。
【００８８】
［３−４］  比較例
次に、比較例について説明する。図１５は、比較例に係る選択ゲート線ＳＧＤ２の電圧波形を説明する図である。比較例では、選択ゲート線ＳＧＤ０〜ＳＧＤ２が遠端においてシャントされる。
【００８９】
図１５に示すように、ワード線ＷＬを電圧Ｖｐａｓｓに立ち上げるタイミングで、選択ゲート線ＳＧＤ２の電圧が上昇する。また、選択ゲート線ＳＧＤ０〜ＳＧＤ２がシャントされているため、選択ゲート線ＳＧＤ０、ＳＧＤ１は、選択ゲート線ＳＧＤ２とほぼ同じ電圧波形となる。よって、比較例では、選択トランジスタＳＴＤ０〜ＳＴＤ２全体として、リーク電流が大きくなる。
【００９０】
［３−５］  第３実施形態の効果
以上詳述したように第３実施形態では、ビット線ＢＬとワード線ＷＬとの間に、例えば３個の選択トランジスタＳＴＤ０〜ＳＴＤ２が直列接続される。選択トランジスタＳＴＤ０〜ＳＴＤ２のゲートにはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ２が接続される。選択ゲート線ＳＧＤ０〜ＳＧＤ２は、第１端部において、ロウデコーダ１６に接続される。また、選択ゲート線ＳＧＤ０〜ＳＧＤ２は、第１端部（フックアップ領域ＨＵ１側の端部）と複数のＮＡＮＤストリングＮＳを介した反対側の第２端部（フックアップ領域ＨＵ２側の端部）において、電気的に分離される。そして、ロウデコーダ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ２に同じ電圧を印加するようにしている。
【００９１】
従って第３実施形態によれば、ワード線ＷＬが電圧Ｖｐａｓｓに立ち上がった場合に、ワード線ＷＬから離れた選択ゲート線ＳＧＤ０、ＳＧＤ１の電圧が上昇するのを抑制できる。これにより、選択トランジスタＳＴＤ０、ＳＴ１のカットオフ特性を向上できる。これにより、非選択ＮＡＮＤストリングの誤書き込みを抑制でき、ひいては、ＮＡＮＤ型フラッシュメモリ１の信頼性を向上させることが可能である。
【００９２】
なお、上記各実施形態では、メモリセルアレイ１０は、３本の選択ゲート線ＳＧＤ０〜ＳＧＤ２を備えている。しかし、これに限定されず、メモリセルアレイ１０は、２本の選択ゲート線ＳＧＤ０、ＳＧＤ１を備え、選択ゲート線ＳＧＤ０、ＳＧＤ１を個別に電圧制御するようにしてもよい。また、４本以上の選択ゲート線ＳＧＤを設けてもよい。
【００９３】
上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲート型のメモリセルを用いてもよい。
【００９４】
本明細書において、“接続”とは、電気的に接続されていることを示し、例えば、接続された２つの素子の間に、別の素子を介することを除外しない。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レジスタ、１４…制御回路、１５…電圧生成回路、１６…ロウデコーダ、１７…カラムデコーダ、１８…センスアンプユニット、１９…データレジスタ、３０…ｐ型ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５，５０，５２，５３，５５，５６，５８…コンタクトプラグ、４０，４３，４６…金属配線層、４１，４４…拡散層、５１，５４，５７，５９，６０…配線層
【図１】
2019053808.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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