(57)【要約】      （修正有）【課題】静電気によるアクティブ層の割れ不良を防止できる薄膜トランジスタアレイ基板及びそれを含む有機発光表示装置【解決手段】基板上に配置されて、複数のデータライン１４、データラインを覆うバッファ絶縁膜上に配置されるアクティブ層、バッファ絶縁膜上に配置されて、データラインとアクティブ層それぞれの少なくとも一部を覆うゲート絶縁膜、バッファ絶縁膜とゲート絶縁膜とを貫通してデータラインの一部を露出する第１の経路コンタクトホール１６ａ、ゲート絶縁膜を貫通してアクティブ層の一部を露出する第２の経路コンタクトホール１８ｂ、及びゲート絶縁膜上に配置されて、第１及び第２の経路コンタクトホールを介してデータラインとアクティブ層の間を連結する経路パターンを含む薄膜トランジスタアレイ基板１００【選択図】図３
2019101423.tif 000002
【特許請求の範囲】
【請求項１】
表示領域に対応する複数の画素領域を含む薄膜トランジスタアレイ基板であって、
基板上に配置されて、前記複数の画素領域のうち、垂直方向に並んで配列された画素領域からなる各垂直ラインに対応するデータライン；
前記データラインを覆うバッファ絶縁膜上に配置されるアクティブ層；
前記バッファ絶縁膜上に配置されて、前記データラインと前記アクティブ層それぞれの少なくとも一部を覆うゲート絶縁膜；
前記バッファ絶縁膜と前記ゲート絶縁膜とを貫通して前記データラインの一部を露出する第１の経路コンタクトホール；
前記ゲート絶縁膜を貫通して前記アクティブ層の一部を露出する第２の経路コンタクトホール；及び、
前記ゲート絶縁膜上に配置されて、前記第１及び第２の経路コンタクトホールを介して前記データラインと前記アクティブ層の間を連結する経路パターン
を含む薄膜トランジスタアレイ基板。
【請求項２】
前記ゲート絶縁膜上に配置されて、前記複数の画素領域のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応するスキャンラインをさらに含み、
前記スキャンラインの一部は、前記アクティブ層に重畳する、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記アクティブ層は、
前記スキャンラインに重畳するチャンネル領域；及び、
前記チャンネル領域の両側に対応するソース領域とドレイン領域とを含む、請求項２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記アクティブ層は、酸化物半導体物質からなり、
前記アクティブ層のソース領域とドレイン領域それぞれの少なくとも一部は、導体化した酸化物半導体物質からなる、請求項３に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記基板上に配置されて、前記バッファ絶縁膜で覆われる遮光パターンをさらに含む、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
表示領域に対応する複数の画素領域を含む有機発光表示装置であって、
前記各画素領域に対応する有機発光素子；
第１の駆動電源を供給する第１の駆動電源ライン及び前記第１の駆動電源より低い電位の第２の駆動電源を供給する第２の駆動電源ラインの間に、前記有機発光素子と直列に配置される第１の薄膜トランジスタ；及び、
前記各画素領域にデータ信号を供給するデータライン及び前記第１の薄膜トランジスタの間に配置される第２の薄膜トランジスタを含み、
前記データラインは、基板上に配置されて、前記複数の画素領域のうち、垂直方向に並んで配列された画素領域からなる各垂直ラインに対応して、
前記第２の薄膜トランジスタは、前記データラインを覆うバッファ絶縁膜上に配置されて、少なくとも一部がゲート絶縁膜でカバーされるアクティブ層を含み、
前記第２の薄膜トランジスタのアクティブ層は、前記バッファ絶縁膜と前記ゲート絶縁膜を貫通して前記データラインの一部を露出する第１の経路コンタクトホールと、前記ゲート絶縁膜を貫通して前記アクティブ層の一部を露出する第２の経路コンタクトホールと、前記ゲート絶縁膜上に配置される経路パターンと、を介して前記データラインに連結される有機発光表示装置。
【請求項７】
前記第２の薄膜トランジスタは、スキャンラインを介して供給されたスキャン信号に基づいてターンオンされて、
前記スキャンラインは、前記ゲート絶縁膜上に配置されて、前記複数の画素領域のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応して、
前記スキャンラインの一部は、前記アクティブ層に重畳する、請求項６に記載の有機発光表示装置。
【請求項８】
前記アクティブ層は、
前記スキャンラインに重畳するチャンネル領域；及び、
前記チャンネル領域の両側に対応するソース領域とドレイン領域を含む、請求項７に記載の有機発光表示装置。
【請求項９】
前記アクティブ層は、酸化物半導体物質からなり、
前記アクティブ層のソース領域とドレイン領域それぞれの少なくとも一部は、導体化した酸化物半導体物質からなる、請求項８に記載の有機発光表示装置。
【請求項１０】
前記基板上に配置されて、前記各画素領域の少なくとも一部に対応して、前記バッファ絶縁膜で覆われる遮光パターンをさらに含む、請求項６に記載の有機発光表示装置。
【請求項１１】
前記第１の駆動電源ラインは、前記基板上に配置されて、前記バッファ絶縁膜でカバーされる、請求項６に記載の有機発光表示装置。
【請求項１２】
前記第１の薄膜トランジスタと前記有機発光素子間のノード及び前記各画素領域に基準電源を供給する基準電源ラインの間に配置される第３の薄膜トランジスタをさらに含み、
前記基準電源ラインは、前記基板上に配置されて、前記バッファ絶縁膜でカバーされる、請求項６に記載の有機発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素領域に対応する少なくとも１つの薄膜トランジスタを含んでいる薄膜トランジスタアレイ基板及びそれを含む有機発光表示装置に関する。
【背景技術】
【０００２】
表示装置（Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）は、ＴＶ、携帯電話、ノートパソコン及びタブレットなどのような様々な電子機器に適用される。そのため、表示装置の薄型化、軽量化及び低消費電力化などを開発するための研究を続けている。
【０００３】
表示装置の代表例としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ ｄｅｖｉｃｅ：ＰＤＰ）、電界放出ディスプレイ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＦＥＤ）、電気発光表示装置（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＥＬＤ）、電気湿潤表示装置（Ｅｌｅｃｔｒｏ−Ｗｅｔｔｉｎｇ  Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＥＷＤ）、及び有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＯＬＥＤ）などが挙げられる。
【０００４】
かかる表示装置は、互いに対向して貼り合わせた一対の基板間に配置した偏光物質又は発光物質を含むことが一般的である。
【０００５】
ここで、一対の基板のいずれかは、映像が表示される表示領域に複数の画素領域を定義して各画素領域を駆動する薄膜トランジスタアレイ基板であってもよい。薄膜トランジスタアレイ基板は、各画素領域に対応する少なくとも１つの薄膜トランジスタを含む。
【０００６】
通常、薄膜トランジスタアレイ基板において、薄膜トランジスタは、アイランド状のアクティブ層と、アクティブ層の一部に重畳するゲート電極と、アクティブ層の両端に対応するソース電極とドレイン電極を含んでいてもよい。
【０００７】
そして、アクティブ層とゲート電極間の重畳領域に対応するチャンネルのリーク電流を減少させるため、ゲート電極は、アクティブ層の少なくとも一部を覆うゲート絶縁膜上に配置されてもよい。
【０００８】
この場合、ゲート電極を形成するためのパターニング工程が行われる間、アクティブ層のうち、ゲート電極に重畳しない残りの一部は、パターニング工程にさらされる。それによって発生した所定の電荷がアクティブ層に充電される。このように、所定の電荷が充電された状態のアクティブ層は、静電気による割れ不良に弱くなる問題点がある。
【０００９】
特に、アクティブ層の幅が大きいほど、アクティブ層に充電される電荷量が増加することによって、割れ不良がさらに容易に発生し、それによって輝点不良が引き起こされる問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、静電気によるアクティブ層の割れ不良を防止できる薄膜トランジスタアレイ基板及びそれを含む有機発光表示装置を提供するためのものである。
【００１１】
本発明の目的は、以上で言及した目的に制限されず、言及していない本発明の他の目的及び長所は、下記の説明により理解されるし、本発明の実施形態によりさらに明らかに理解される。また、本発明の目的及び長所は、特許請求の範囲に示した手段及びその組み合わせにより実現できることが容易に分かる。
【課題を解決するための手段】
【００１２】
本発明の一例示は、表示領域に対応する複数の画素領域を含む薄膜トランジスタアレイ基板であって、基板上に配置されて、前記複数の画素領域のうち、垂直方向に並んで配列された画素領域からなる各垂直ラインに対応するデータライン、前記データラインを覆うバッファ絶縁膜上に配置されるアクティブ層、前記バッファ絶縁膜上に配置されて、前記データラインと前記アクティブ層それぞれの少なくとも一部を覆うゲート絶縁膜、前記バッファ絶縁膜と前記ゲート絶縁膜とを貫通して前記データラインの一部を露出する第１の経路コンタクトホール、前記ゲート絶縁膜を貫通して前記アクティブ層の一部を露出する第２の経路コンタクトホール、及び前記ゲート絶縁膜上に配置されて、前記第１及び第２の経路コンタクトホールを介して前記データラインと前記アクティブ層の間を連結する経路パターンを含む薄膜トランジスタアレイ基板を提供する。
【００１３】
前記薄膜トランジスタアレイ基板は、前記ゲート絶縁膜上に配置されて、前記複数の画素領域のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応するスキャンラインをさらに含んでいてもよい。ここで、前記スキャンラインの一部は、前記アクティブ層に重畳する。
【００１４】
前記アクティブ層は、前記スキャンラインに重畳するチャンネル領域、及び前記チャンネル領域の両側に対応するソース領域とドレイン領域とを含む。
【００１５】
前記アクティブ層は、酸化物半導体物質からなり、前記アクティブ層のソース領域とドレイン領域それぞれの少なくとも一部は、導体化した酸化物半導体物質からなる。
【００１６】
前記薄膜トランジスタアレイ基板は、前記基板上に配置されて、前記バッファ絶縁膜で覆われる遮光パターンをさらに含んでいてもよい。
【００１７】
そして、本発明の他の一例示は、表示領域に対応する複数の画素領域を含む有機発光表示装置であって、前記各画素領域に対応する有機発光素子、第１の駆動電源を供給する第１の駆動電源ライン及び前記第１の駆動電源より低い電位の第２の駆動電源を供給する第２の駆動電源ラインの間に前記有機発光素子と直列に配置される第１の薄膜トランジスタ、及び前記各画素領域にデータ信号を供給するデータライン及び前記第１の薄膜トランジスタの間に配置される第２の薄膜トランジスタを含む有機発光表示装置をさらに提供する。ここで、前記データラインは、基板上に配置されて、前記複数の画素領域のうち、垂直方向に並んで配列された画素領域からなる各垂直ラインに対応して、前記第２の薄膜トランジスタは、前記データラインを覆うバッファ絶縁膜上に配置されて、少なくとも一部がゲート絶縁膜でカバーされるアクティブ層を含み、前記第２の薄膜トランジスタのアクティブ層は、前記バッファ絶縁膜と前記ゲート絶縁膜を貫通して前記データラインの一部を露出する第１の経路コンタクトホールと、前記ゲート絶縁膜を貫通して前記アクティブ層の一部を露出する第２の経路コンタクトホールと、前記ゲート絶縁膜上に配置される経路パターンと、を介して前記データラインに連結される。
【００１８】
前記第２の薄膜トランジスタは、スキャンラインを介して供給されたスキャン信号に基づいてターンオンされて、前記スキャンラインは、前記ゲート絶縁膜上に配置されて、前記複数の画素領域のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応して、前記スキャンラインの一部は、前記アクティブ層に重畳する。
【００１９】
前記有機発光表示装置は、前記基板上に配置されて、前記各画素領域の少なくとも一部に対応して、前記バッファ絶縁膜で覆われる遮光パターンをさらに含む。
【００２０】
前記第１の駆動電源ラインは、前記基板上に配置されて、前記バッファ絶縁膜でカバーされる。
【００２１】
前記有機発光表示装置は、前記第１の薄膜トランジスタと前記有機発光素子間のノード及び前記各画素領域に基準電源を供給する基準電源ラインの間に配置される第３の薄膜トランジスタをさらに含み、前記基準電源ラインは、前記基板上に配置されて、前記バッファ絶縁膜でカバーされる。
【発明の効果】
【００２２】
本発明の一実施形態による薄膜トランジスタアレイ基板は、基板上に配置するデータラインと、データラインを覆うバッファ絶縁膜上に配置されるアクティブ層と、アクティブ層の一部に重畳するスキャンラインと共にゲート絶縁膜上に配置されて、データラインとアクティブ層の間を連結する経路パターンを含む。
【００２３】
これにより、スキャンラインを配置するためのパターニング工程が行われる間、アクティブ層は、経路パターンを介してデータラインと連結されることで、パターニング工程にさらされたアクティブ層に充電された電荷が経路パターン及びデータラインを介して放出される。従って、比較的大きい面積のアクティブ層を設けながらも、静電気によるアクティブ層の割れ不良が容易に防止されて、それによって輝点不良が防止される。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による有機発光表示装置を示した図面である。
【図２】図１の各画素領域の等価回路に対する一例示を示した図面である。
【図３】図２の等価回路に対応する薄膜トランジスタアレイ基板の平面に対する一例示を示した図面である。
【図４】図３のＡ−Ａ’線に沿った断面を示した図面である。
【図５】図３のＢ−Ｂ’線に沿った断面を示した図面である。
【図６】本発明の一実施形態による薄膜トランジスタアレイ基板の製造方法を示した図面である。
【図７】図６の各段階を示した図面である。
【図８】図６の各段階を示した図面である。
【図９】図６の各段階を示した図面である。
【図１０】図６の各段階を示した図面である。
【図１１】図６の各段階を示した図面である。
【図１２】図６の各段階を示した図面である。
【図１３】図６の各段階を示した図面である。
【図１４】図６の各段階を示した図面である。
【発明を実施するための形態】
【００２５】
前述した目的、特徴及び長所は、添付の図面を参照して詳細に後述されており、これにより、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができる。本発明を説明するにおいて、本発明に係る公知技術に対する具体的な説明が本発明の要旨を曖昧にすると判断される場合には詳説を省略する。以下では、添付の図面を参照して、本発明による好ましい実施形態を詳説する。図面における同じ参照符号は、同一又は類似の構成要素を指すものに使われる。
【００２６】
以下に、本発明の一実施形態による薄膜トランジスタアレイ基板及びそれを含む有機発光表示装置について添付の図面を参考にして詳説する。
【００２７】
まず、図１〜図５を参照して、本発明の一実施形態による薄膜トランジスタアレイ基板及びこれを含む有機発光表示装置について説明する。
【００２８】
図１は、本発明の一実施形態による有機発光表示装置を示した図面である。図２は、図１の各画素領域の等価回路に対する一例示を示した図面である。図３は、図２の等価回路に対応する薄膜トランジスタアレイ基板の平面に対する一例示を示した図面である。図４は、図３のＡ−Ａ’線に沿った断面を示した図面である。図５は、図３のＢ−Ｂ’線に沿った断面を示した図面である。
【００２９】
図１に示したように、本発明の一実施形態による有機発光表示装置は、映像が表示される表示領域（ＡＡ）に対応する複数の画素領域（ＰＸＬ）を含む表示パネル１０と、表示パネル１０のデータライン１４を駆動するデータ駆動部１２と、表示パネル１０のスキャンライン１５を駆動するゲート駆動部１３と、データ駆動部１２及びゲート駆動部１３の駆動タイミングを制御するためのタイミングコントローラ１１を含む。
【００３０】
表示パネル１０は、複数の画素領域（ＰＸＬ）のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応するスキャンライン１５と、複数の画素領域（ＰＸＬ）のうち、垂直方向に並んで配列された画素領域からなる各垂直ラインに対応するデータライン１４を含む。複数の画素領域（ＰＸＬ）は、互いに交差するスキャンライン１５とデータライン１４によって定義されて、それにより、表示領域（ＡＡ）にマトリックス状に配列される。
【００３１】
そして、表示パネル１０は、複数の画素領域（ＰＸＬ）に第１の駆動電源（ＶＤＤ）を供給する第１の駆動電源ラインと、第１の駆動電源（ＶＤＤ）より低い電位の第２の駆動電源（ＶＳＳ）を供給する第２の駆動電源ラインと、基準電源（ＶＲＥＦ）を供給する基準電源ラインをさらに含む。
【００３２】
タイミングコントローラ１１は、外部から入力されるデジタルビデオデータ（ＲＧＢ）を表示パネル１０の解像度に合わせて再配列して、再配列されたデジタルビデオデータ（ＲＧＢ’）をデータ駆動部１２に供給する。
【００３３】
そして、タイミングコントローラ１１は、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、ドットクロック信号（ＤＣＬＫ）及びデータイネーブル信号（ＤＥ）などのタイミング信号に基づいて、データ駆動部１２の動作タイミングを制御するためのデータ制御信号（ＤＤＣ）と、ゲート駆動部１３の動作タイミングを制御するためのゲート制御信号（ＧＤＣ）を供給する。
【００３４】
データ駆動部１２は、データ制御信号（ＤＤＣ）に基づいて再配列されたデジタルビデオデータ（ＲＧＢ’）をアナログデータ電圧に変換する。そして、データ駆動部１２は、再配列されたデジタルビデオデータ（ＲＧＢ’）に基づいて各水平期間の間、各水平ラインの画素領域にデータ信号（ＶＤＡＴＡ）を供給する。
【００３５】
ゲート駆動部１３は、ゲート制御信号（ＧＤＣ）に基づいて、スキャン信号（ＳＣＡＮ）とセンス信号（ＳＥＮＳＥ）を生成する。
【００３６】
別途示していないが、表示パネル１０は、互いに対向して貼り合わせる一対の基板と、それの間に配置する有機発光素子アレイを含む。そして、一対の基板のいずれかは、複数の画素領域（ＰＸＬ）を定義して、各画素領域（ＰＸＬ）の有機発光素子に駆動電流を供給するための薄膜トランジスタアレイ基板である。
【００３７】
図２に示したように、各画素領域（ＰＸＬ）は、有機発光素子（ＯＬＥＤ）、第１、第２及び第３の薄膜トランジスタ（Ｔ１、Ｔ２、Ｔ３）及びストレージキャパシタ（Ｃｓｔ）を含む。
【００３８】
有機発光素子（ＯＬＥＤ）は、アノード電極とカソード電極、及びこれらの間に配置される有機発光層（未図示）を含む。例示として、有機発光層は、正孔注入層、正孔輸送層、発光層及び電子輸送層を含む。または、有機発光層は、電子注入層をさらに含んでいてもよい。
【００３９】
第１の薄膜トランジスタ（Ｔ１）は、第１の駆動電源（ＶＤＤ）を供給する第１の駆動電源ライン１６と、第１の駆動電源（ＶＤＤ）より低い電位の第２の駆動電源（ＶＳＳ）を供給する第２の駆動電源ラインの間に有機発光素子（ＯＬＥＤ）と直列に配置される。
【００４０】
第２の薄膜トランジスタ（Ｔ２）は、データライン１４と、第１の薄膜トランジスタ（Ｔ１）の間に配置される。かかる第２の薄膜トランジスタ（Ｔ２）は、スキャンライン１５のスキャン信号（ＳＣＡＮ）に基づいてターンオンされると、第１の薄膜トランジスタ（Ｔ１）のゲート電極と第２の薄膜トランジスタ（Ｔ２）間の第１ノード（ＮＤ１）にデータ信号（ＶＤＡＴＡ）を供給する。
【００４１】
ストレージキャパシタ（Ｃｓｔ）は、第１ノード（ＮＤ１）及び第２ノード（ＮＤ２）の間に配置される。第２ノード（ＮＤ２）は、第１の薄膜トランジスタ（Ｔ１）と有機発光素子（ＯＬＥＤ）間の接点である。
【００４２】
かかるストレージキャパシタ（Ｃｓｔ）は、ターンオンされた第２の薄膜トランジスタ（Ｔ２）を介して第１ノード（ＮＤ１）に供給されたデータ信号（ＶＤＡＴＡ）に基づいて充電される。
【００４３】
そして、第１の薄膜トランジスタ（Ｔ１）は、ストレージキャパシタ（Ｃｓｔ）の充電電圧に基づいてターンオンすると、データ電圧（ＶＤＡＴＡ）に対応する駆動電流を有機発光素子（ＯＬＥＤ）に供給する。
【００４４】
第３の薄膜トランジスタ（Ｔ３）は、基準電源（ＶＲＥＦ）を供給する基準電源ライン１８と第２ノード（ＮＤ２）の間に配置される。かかる第３の薄膜トランジスタ（Ｔ３）は、各水平ラインに対応するセンスライン１７のセンス信号（ＳＥＮＳＥ）に基づいてターンオンすると、第２ノード（ＮＤ２）に基準電源（ＶＲＥＦ）を供給するか、または第２ノード（ＮＤ２）の電位を基準電源ライン１８に伝達する。
【００４５】
図３に示したように、本発明の一実施形態による有機発光表示装置の薄膜トランジスタアレイ基板１００は、各画素領域（ＰＸＬ）に対応する第１、第２及び第３の薄膜トランジスタ（Ｔ１、Ｔ２、Ｔ３３）とストレージキャパシタを含む。
【００４６】
そして、薄膜トランジスタアレイ基板１００は、第１方向（図３の水平方向）のスキャンライン１５及びセンスライン１７と、第２方向（図３の垂直方向）のデータライン１４、第１の電源ライン１６及び基準電源ライン１８をさらに含む。
【００４７】
ここで、データライン１４は、各垂直ラインに対応する反面、第１の電源ライン１６と基準電源ライン１８は、２つ以上の垂直ラインに対応してもよい。
【００４８】
このため、薄膜トランジスタアレイ基板１００は、第１の連結コンタクトホール１６ａを介して第１の電源ライン１６に連結されて、第１の電源ライン１６に隣接していない画素領域（ＰＸＬ２）まで水平方向に延びる第１の連結パターン１６ｂ及び第２の連結コンタクトホール１８ｂを介して基準電源ライン１８に連結され、基準電源ライン１８に隣接していない画素領域（ＰＸＬ１）まで水平方向に延びる第２の連結パターン１８ｂをさらに含む。
【００４９】
第１の薄膜トランジスタ（Ｔ１）は、アクティブ層１１１及びアクティブ層１１１の一部に重畳するゲート電極１２１を含む。
【００５０】
第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１は、ゲート電極１２１に重畳するチャンネル領域と、チャンネル領域の両端に配置するソース領域及びドレイン領域を含む。
【００５１】
第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１のソース領域及びドレイン領域のいずれかは、第１の連結パターン１６ｂを介して第１の電源ライン１６に連結されて、他のいずれかは、有機発光素子（図２のＯＬＥＤ）及び第３の薄膜トランジスタ（Ｔ３）間の第２ノード（図２のＮＤ２）に連結される。
【００５２】
そして、第１の薄膜トランジスタ（Ｔ１）のゲート電極１２１は、第２の薄膜トランジスタ（Ｔ２）に連結される。
【００５３】
第２の薄膜トランジスタ（Ｔ２）は、アクティブ層１１２と、アクティブ層１１２に重畳するスキャンライン１５の一部からなるゲート電極を含む。
【００５４】
第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、スキャンライン１５の一部からなるゲート電極に重畳するチャンネル領域と、チャンネル領域の両端に配置するソース領域及びドレイン領域を含む。ここで、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２のソース領域及びドレイン領域のいずれかは、第１及び第２の経路コンタクトホール１２２ａ、１２２ｂと経路パターン１２２ｃを介してデータライン１４に連結されて、他のいずれかは、第１の薄膜トランジスタ（Ｔ１）のゲート電極１２１に連結される。
【００５５】
第３の薄膜トランジスタ（Ｔ３）は、アクティブ層１１３と、アクティブ層１１３に重畳するセンスライン１７の一部からなるゲート電極を含む。
【００５６】
第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３は、センスライン１７の一部からなるゲート電極に重畳するチャンネル領域と、チャンネル領域の両端に配置するソース領域及びドレイン領域を含む。ここで、第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３のソース領域及びドレイン領域のいずれかは、第２の連結パターン１８ｂを介して基準電源ライン１８に連結されて、他のいずれかは、有機発光素子（図２のＯＬＥＤ）及び第１の薄膜トランジスタ（Ｔ１）間の第２ノード（図２のＮＤ２）に連結される。
【００５７】
一方、第１の薄膜トランジスタ（Ｔ１）は、有機発光素子（ＯＬＥＤ）に駆動電流を供給するためのものである。このため、第１の薄膜トランジスタ（Ｔ１）でリーク電流が発生すると、有機発光素子（ＯＬＥＤ）の誤動作を引き起こすことによって画質不良をもたらす。
【００５８】
従って、薄膜トランジスタアレイ基板１００は、光による第１の薄膜トランジスタ（Ｔ１）のリーク電流を防止するために第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１のうち、ゲート電極１２１と重畳するチャンネル領域に重畳する遮光パターン１３０をさらに含む。
【００５９】
遮光パターン１３０は、第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１より基板（図４の１０１）に隣接して配置されて、少なくとも第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１のチャンネル領域に重畳する。
【００６０】
また、遮光パターン１３０は、第１及び第３の薄膜トランジスタ（Ｔ１、Ｔ３）と有機発光素子（ＯＬＥＤ）間の第２ノード（ＮＤ２）に連結されるストレージキャパシタ（図２のＣｓｔ）の第１のキャパシタ電極として機能する。
【００６１】
そして、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２のソース領域とドレイン領域のうち、第１の薄膜トランジスタ（Ｔ１）に連結された領域は、第１及び第２の薄膜トランジスタ（Ｔ１、Ｔ２）間の第１ノード（ＮＤ２）に連結されるストレージキャパシタ（図２のＣｓｔ）の第２のキャパシタ電極として機能する。
【００６２】
すなわち、遮光パターン１３０は、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２が重畳する領域でストレージキャパシタ（Ｃｓｔ）が発生する。
【００６３】
一方、各映像フレームの間、各有機発光素子（ＯＬＥＤ）の安定した駆動のため、ストレージキャパシタ（Ｃｓｔ）の用量を臨界以上に確保する必要がある。
【００６４】
このため、ストレージキャパシタ（Ｃｓｔ）の用量を確保するため、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２と遮光パターン１３０間の重畳領域を増加させる必要がある。それにより、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、他の薄膜トランジスタ（Ｔ１、Ｔ３）のアクティブ層１１１、１１３に比べて広い面積に設けられてもよい。
【００６５】
そして、アクティブ層１１１、１１２、１１３のリーク電流を減少させるために各薄膜トランジスタ（Ｔ１、Ｔ２、Ｔ３）のゲート電極１２１、１５、１７は、アクティブ層１１１、１１２、１１３の少なくとも一部を覆うゲート絶縁膜上に配置される。
【００６６】
すなわち、アイランド状のアクティブ層１１１、１１２、１１３を配置した状態で、ゲート電極を配置するためのパターニング工程が行われるため、パターニング工程にさらされたアクティブ層１１１、１１２、１１３に所定の電荷が充電されてもよい。
【００６７】
特に、アクティブ層１１１、１１２、１１３のうち、ストレージキャパシタ（Ｃｓｔ）を発生させるための第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、最も広い幅からなる。これにより、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２に多い量の電荷が充電されて、それにより、静電気による割れ不良に弱くなる問題点がある。
【００６８】
これを解決するため、本発明の一実施形態による薄膜トランジスタアレイ基板１００は、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２より前にデータライン１４を配置されて、ゲート電極を配置するためのパターニング工程時に第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２とデータライン１４の間を連結する経路パターン１２２ｃを配置する。
【００６９】
すなわち、ゲート電極を配置するためのパターニング工程時に薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、経路パターン１２２ｃを介してデータライン１４に連結された状態であるため、アクティブ層１１２に充電された電荷がデータライン１４を介して排出されることで、静電気による割れ不良を防止することができる。
【００７０】
具体的には、図４に示したように、本発明の一実施形態による薄膜トランジスタアレイ基板１００は、基板１０１上に配置するデータライン１４と遮光パターン１３０、データライン１４と遮光パターン１３０を覆うバッファ絶縁膜１０２上に配置する第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２、バッファ絶縁膜１０２上に配置されて、データライン１４及び第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２の少なくとも一部を覆うゲート絶縁膜１０３、バッファ絶縁膜１０２とゲート絶縁膜１０３を貫通してデータライン１４の一部を露出する第１の経路コンタクトホール１２２ａ、ゲート絶縁膜１０３を貫通して第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２の一部を露出する第２の経路コンタクトホール１２２ｂ、及びゲート絶縁膜１０３上に配置されて、第１及び第２の経路コンタクトホール１２２ａ、１２２ｂを介してデータライン１４と第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２との間を連結する経路パターン１２２ｃを含む。
【００７１】
そして、薄膜トランジスタアレイ基板１００は、ゲート絶縁膜１０３上に配置されるスキャンライン１５をさらに含む。ここで、スキャンライン１５の一部は、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２の一部に重畳することで、第２の薄膜トランジスタ（Ｔ２）のゲート電極となる。
【００７２】
第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、バッファ絶縁膜１０２上に配置されて、スキャンライン１５の一部からなるゲート電極に重畳するチャンネル領域１１２ａ、及びチャンネル領域１１２ａの両側に配置するソース領域１１２ｂとドレイン領域１１２ｃを含む。
【００７３】
ここで、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２のソース領域１１２ｂとドレイン領域１１２ｃのいずれか（図４のソース領域１１２ｂ）は、第１及び第２の経路コンタクトホール１２２ａ、１２２ｂと経路パターン１２２ｃを介して基板１０１上のデータライン１４に連結されて、他のいずれか（図４のドレイン領域１１２ｃ）は、ゲート絶縁膜１０３を貫通するゲートコンタクトホール１２１ａを介して第１の薄膜トランジスタ（Ｔ１）のゲート電極１２１に連結される。
【００７４】
そして、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２は、酸化物半導体物質からなる。この場合、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２のソース領域１１２ｂとドレイン領域１１２ｃは、ゲート絶縁膜１０３上に配置されるスキャンライン１５及び第１の連結パターン１６ｂなどを形成するためのパターニング工程によってエッチング物質にさらされて導体化した酸化物半導体物質からなってもよい。
【００７５】
第１の電源ライン１６に連結される第１の連結パターン１６ｂは、ゲート絶縁膜１０３上に配置される。
【００７６】
別途示していないが、第１の電源ライン１６は、データライン１４と共に基板１０１上に配置されて、バッファ絶縁膜１０２でカバーされてもよい。この場合、第１の連結パターン１６ｂは、バッファ絶縁膜１０２及びゲート絶縁膜１０３を貫通する第１の連結コンタクトホール１６ａを介して第１の電源ライン１６に連結されてもよい。
【００７７】
但し、これは単なる例示であり、第１の電源ライン１６は、データライン１４と違って、ゲート電極１２１、経路パターン１２２ｃ、スキャンライン１５、センスライン１７及び第１の連結パターン１６ｂなどを覆う層間絶縁膜（不図示）上に配置されてもよい。この場合、第１の連結コンタクトホール１６ａは、層間絶縁膜を貫通して第１の連結パターン１６ｂの一部を露出してもよい。
【００７８】
以上のように、本発明の一実施形態によれば、スキャンライン１５と同じ層に配置する経路パターン１２２ｃを介して、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２がデータライン１４に連結されてもよい。このため、スキャンライン１５を形成するためのパターニング工程が行われる間、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２に充電される電荷がデータライン１４を介して放出されてもよい。従って、比較的に大きい面積からなる第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２を配置することで、ストレージキャパシタ（Ｃｓｔ）の用量を確保できながらも、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２に臨界以上の多い電荷が充電されることを防止することができる。それにより、第２の薄膜トランジスタ（Ｔ２）のアクティブ層１１２で静電気による割れ不良が発生することを容易に防止することができる。
【００７９】
また、図５に示したように、本発明の一実施形態による薄膜トランジスタアレイ基板１００は、基板１０１上に配置されて、バッファ絶縁膜１０２でカバーされる基準電源ライン１８、バッファ絶縁膜１０２上に配置される第１及び第３の薄膜トランジスタ（Ｔ１、Ｔ３）のアクティブ層１１１、１１３、ゲート絶縁膜１０３上に配置する第２の連結パターン１８ｂ、センスライン１７、第１及び第２のブリッジパターン１２３ｃ、１２４ｃをさらに含んでいてもよい。
【００８０】
基準電源ライン１８は、データライン１４と基板１０１上に配置されて、バッファ絶縁膜１０２でカバーされてもよい。この場合、ゲート絶縁膜１０３上に配置する第２の連結パターン１８ｂは、バッファ絶縁膜１０２及びゲート絶縁膜１０３を貫通する第２の連結コンタクトホール１８ａを介して基準電源ライン１８に連結されてもよい。
【００８１】
但し、これは単なる例示であり、基準電源ライン１８は、ゲート電極１２１、経路パターン１２２ｃ、スキャンライン１５、センスライン１７及び第１の連結パターン１６ｂなどを覆う層間絶縁膜（不図示）上に配置されてもよい。この場合、第２の連結コンタクトホール１８ａは、層間絶縁膜を貫通して第２の連結パターン１８ｂの一部を露出してもよい。
【００８２】
第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１は、バッファ絶縁膜１０２上に配置されて、ゲート電極１２１に重畳するチャンネル領域１１１ａ、及びチャンネル領域１１１ａの両側に配置するソース領域１１１ｂとドレイン領域１１１ｃを含む。
【００８３】
ここで、第１の薄膜トランジスタ（Ｔ１）のゲート電極１２１は、アクティブ層１１１の一部を覆うゲート絶縁膜１０３上に配置されて、ゲートコンタクトホール（図４の１２１ａ）を介して第２の薄膜トランジスタ（Ｔ２）に連結される。
【００８４】
第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１のソース領域１１１ｂとドレイン領域１１１ｃのいずれか（図５のソース領域１１１ｂ）は、第１の連結パターン１６ａを介して第１の電源ライン１６に連結されて、他のいずれか（図５のドレイン領域１１１ｃ）は、第１及び第２のブリッジコンタクトホール１２３ａ、１２３ｂと第１のブリッジパターン１２３ｃを介して基板１０１上の遮光パターン１３０に連結される。
【００８５】
そして、第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１は、酸化物半導体物質からなってもよい。この場合、第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１のソース領域１１１ｂとドレイン領域１１１ｃは、ゲート絶縁膜１０３上に配置されるスキャンライン１５及び第１の連結パターン１６ｂなどを形成するためのパターニング工程によってエッチング物質にさらされて導体化した酸化物半導体物質からなってもよい。
【００８６】
第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３は、バッファ絶縁膜１０２上に配置されて、センスライン１７の一部からなるゲート電極に重畳するチャンネル領域１１３ａ、及びチャンネル領域１１３ａの両側に配置するソース領域１１３ｂとドレイン領域１１３ｃを含む。
【００８７】
ここで、第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３のソース領域１１３ｂとドレイン領域１１３ｃのいずれか（図５のソース領域１１３ｂ）は、第２の連結パターン１８ａを介して基準電源ライン１８に連結されて、他のいずれか（図５のドレイン領域１１３ｃ）は、第３及び第４のブリッジコンタクトホール１２４ａ、１２４ｂと第２のブリッジパターン１２４ｃを介して基板１０１上の遮光パターン１３０に連結される。
【００８８】
そして、第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３は、酸化物半導体物質からなってもよい。この場合、第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３のソース領域１１３ｂとドレイン領域１１３ｃは、ゲート絶縁膜１０３上に配置するスキャンライン１５及び第１の連結パターン１６ｂなどを形成するためのパターニング工程によってエッチング物質にさらされて導体化した酸化物半導体物質からなってもよい。
【００８９】
第１の連結パターン１６ｂは、ゲート絶縁膜１０３を貫通する第３の連結コンタクトホール１６ｃを介して第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１に連結される。
【００９０】
かかる第１の連結パターン１６ｂを介して、第１の薄膜トランジスタ（Ｔ１）が第１の電源ライン１６に連結される。
【００９１】
第１のブリッジパターン１２３ｃは、バッファ絶縁膜１０２及びゲート絶縁膜１０３を貫通する第１のブリッジコンタクトホール１２３ａを介して遮光パターン１３０に連結されて、ゲート絶縁膜１０３を貫通する第２のブリッジコンタクトホール１２３ｃを介して第１の薄膜トランジスタ（Ｔ１）のアクティブ層１１１に連結される。
【００９２】
第２のブリッジパターン１２４ｃは、ゲート絶縁膜１０３を貫通する第３のブリッジコンタクトホール１２４ａを介して第３の薄膜トランジスタ（Ｔ３）に連結されて、バッファ絶縁膜１０２及びゲート絶縁膜１０３を貫通する第４のブリッジコンタクトホール１２４ｂを介して遮光パターン１３０に連結される。
【００９３】
かかる第１及び第２のブリッジパターン１２３ｃ、１２４ｃと遮光パターン１３０を介して、第１及び第３の薄膜トランジスタ（Ｔ１、Ｔ３）が互いに連結される。
【００９４】
第２の連結パターン１８ｂは、ゲート絶縁膜１０３を貫通する第４の連結コンタクトホール１８ｃを介して第３の薄膜トランジスタ（Ｔ３）のアクティブ層１１３に連結される。
【００９５】
かかる第２の連結パターン１８ｂを介して、第３の薄膜トランジスタ（Ｔ３）が基準電源ライン１８に連結される。
【００９６】
次に、本発明の一実施形態による薄膜トランジスタアレイ基板を製造する方法について説明する。
【００９７】
図６は、本発明の一実施形態による薄膜トランジスタアレイ基板の製造方法を示した図面である。図７〜図１４は、図６の各段階を示した図面である。
【００９８】
図６に示したように、本発明の一実施形態による薄膜トランジスタアレイ基板の製造方法は、基板上に遮光パターン及びデータラインを配置する段階（Ｓ１０）、遮光パターン及びデータラインを覆うバッファ絶縁膜を配置する段階（Ｓ２０）、バッファ絶縁膜上に各薄膜トランジスタのアクティブ層を配置する段階（Ｓ３０）、バッファ絶縁膜及びアクティブ層を覆うプレ絶縁膜を配置する段階（Ｓ４０）、バッファ絶縁膜及びプレ絶縁膜のうち、少なくともプレ絶縁膜を貫通する複数のコンタクトホールを配置する段階（Ｓ５０）、及びプレ絶縁膜とプレ絶縁膜上の導電膜をパターニングしてゲート絶縁膜及びスキャンラインを配置する段階（Ｓ６０）を含む。
【００９９】
図７及び図８に示したように、基板１０１上に遮光パターン１３０及びデータライン１４を配置する。（Ｓ１０）
【０１００】
ここで、遮光パターン１３０は、各画素領域（ＰＸＬ）の一部領域に対応する。一例として、遮光パターン１３０は、第１の薄膜トランジスタ（図３のＴ１）のアクティブ層１１１のうちチャンネル領域（図５の１１１ａ）、及び第２の薄膜トランジスタ（図３のＴ２）のアクティブ層１１２のうちドレイン領域（図４の１１２ｃ）に重畳してもよい。
【０１０１】
データライン１４は、複数の画素領域（ＰＸＬ）のうち、垂直方向に配列される画素領域からなる各垂直ラインに対応して垂直方向に配置されてもよい。
【０１０２】
このとき、２つ以上の垂直ラインに対応する第１の電源ライン１６及び基準電源ライン１８は、遮光パターン１３０及びデータライン１４と共に基板１０１上に配置されてもよい。
【０１０３】
図９及び図１０に示したように、遮光パターン１３０、データライン１４、第１の電源ライン１６及び基準電源ライン１８を覆うバッファ絶縁膜１０２を配置する。（Ｓ２０）
【０１０４】
そして、バッファ絶縁膜１０２上の酸化物半導体物質をパターニングして、第１、第２及び第３の薄膜トランジスタのアクティブ層１１１、１１２、１１３を配置する。（Ｓ３０）
【０１０５】
図１１及び図１２に示したように、バッファ絶縁膜１０２と第１、第２及び第３の薄膜トランジスタのアクティブ層１１１、１１２、１１３を覆うプレ絶縁膜１０３’を配置する。（Ｓ４０）
【０１０６】
そして、バッファ絶縁膜１０２とプレ絶縁膜１０３’のうち少なくともプレ絶縁膜１０３’をパターニングして、複数のコンタクトホール１６ａ、１６ｃ、１８ａ、１８ｃ、１２１ａ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２４ａ、１２４ｂを配置する。（Ｓ５０）
【０１０７】
ここで、第１の連結コンタクトホール１６ａは、バッファ絶縁膜１０２とプレ絶縁膜１０３’を貫通して第１の電源ライン１６の一部を露出する。
【０１０８】
第３の連結コンタクトホール１６ｃは、プレ絶縁膜１０３’を貫通して第１の薄膜トランジスタのアクティブ層１１１の一部を露出する。
【０１０９】
第２の連結コンタクトホール１８ａは、バッファ絶縁膜１０２とプレ絶縁膜１０３’を貫通して基準電源ライン１８の一部を露出する。
【０１１０】
第４の連結コンタクトホール１８ｃは、プレ絶縁膜１０３’を貫通して第３の薄膜トランジスタのアクティブ層１１３の一部を露出する。
【０１１１】
ゲートコンタクトホール１２１ａは、プレ絶縁膜１０３’を貫通して第２の薄膜トランジスタのアクティブ層１１２の一部を露出する。
【０１１２】
第１の経路コンタクトホール１２２ａは、バッファ絶縁膜１０２とプレ絶縁膜１０３’を貫通してデータライン１４の一部を露出する。
【０１１３】
第２の経路コンタクトホール１２２ｂは、プレ絶縁膜１０３’を貫通して第２の薄膜トランジスタのアクティブ層１１２の他の一部を露出する。
【０１１４】
第１のブリッジコンタクトホール１２３ａは、プレ絶縁膜１０３’を貫通して第１の薄膜トランジスタのアクティブ層１１１の一部を露出する。
【０１１５】
第２のブリッジコンタクトホール１２３ｂは、バッファ絶縁膜１０２とプレ絶縁膜１０３’を貫通して遮光パターン１３０の一部を露出する。
【０１１６】
第３のブリッジコンタクトホール１２４ａは、プレ絶縁膜１０３’を貫通して第３の薄膜トランジスタのアクティブ層１１３の一部を露出する。
【０１１７】
第４のブリッジコンタクトホール１２４ｂは、バッファ絶縁膜１０２とプレ絶縁膜１０３’を貫通して遮光パターン１３０の他の一部を露出する。
【０１１８】
次に、図１３及び図１４に示したように、複数のコンタクトホール１６ａ、１６ｃ、１８ａ、１８ｃ、１２１ａ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２４ａ、１２４ｂ及びプレ絶縁膜１０３’を覆う導電膜（未図示）とバッファ絶縁膜１０３’を同時にパターニングして、ゲート絶縁膜１０３上に配置するスキャンライン１５、センスライン１７、第１の連結パターン１６ｂ、第２の連結パターン１８ｂ、第１の薄膜トランジスタのゲート電極１２１、経路パターン１２２ｃ、第１のブリッジパターン１２３ｃ及び第２のブリッジパターン１２４ｃを設ける。（Ｓ６０）
【０１１９】
このとき、ゲート絶縁膜１０３は、スキャンライン１５、センスライン１７、第１の連結パターン１６ｂ、第２の連結パターン１８ｂ、第１の薄膜トランジスタのゲート電極１２１、経路パターン１２２ｃ、第１のブリッジパターン１２３ｃ及び第２のブリッジパターン１２４ｃをマスクを用いてパターニングされたバッファ絶縁膜１０３’からなる。
【０１２０】
そして、各アクティブ層１１１、１１２、１１３のうち、ゲート絶縁膜１０３でカバーされる一部は、チャンネル領域となる。これとともに、各アクティブ層１１１、１１２、１１３において、チャンネル領域の両側に配置するソース領域とドレイン領域は、ゲート絶縁膜１０３でカバーされずパターニング工程にさらされることで導体化する。
【０１２１】
スキャンライン１５及びセンスライン１７それぞれは、複数の画素領域（ＰＸＬ）のうち、水平方向に並んで配列された画素領域からなる各水平ラインに対応する。
【０１２２】
スキャンライン１５の一部は、第２の薄膜トランジスタのアクティブ層１１２のチャンネル領域（図４の１１２ａ）に重畳する。
【０１２３】
センスライン１７の一部は、第３の薄膜トランジスタのアクティブ層１１３のチャンネル領域（図５の１１３ａ）に重畳する。
【０１２４】
第１の連結パターン１６ｂは、第１の連結コンタクトホール１６ａを介して第１の電源ライン１６に連結されて、第３の連結コンタクトホール１６ｃを介して第１の薄膜トランジスタのアクティブ層１１１に連結される。これにより、第１の薄膜トランジスタのアクティブ層１１１のソース領域（図５の１１１ｂ）は、第１の連結パターン１６ｂを介して第１の電源ライン１６に連結される。
【０１２５】
第２の連結パターン１８ｂは、第２の連結コンタクトホール１８ａを介して基準電源ライン１８に連結されて、第４の連結コンタクトホール１８ｃを介して第３の薄膜トランジスタのアクティブ層１１３に連結される。これにより、第３の薄膜トランジスタのアクティブ層１１３のソース領域（図５の１１３ｂ）は、第２の連結パターン１８ｂを介して基準電源ライン１８に連結される。
【０１２６】
第１の薄膜トランジスタのゲート電極１２１は、第１の薄膜トランジスタのアクティブ層１１１のチャンネル領域（図５の１１１ａ）に重畳して、ゲートコンタクトホール１２１ａを介して第２の薄膜トランジスタのアクティブ層１１２のドレイン領域（図４の１１２ｃ）に連結される。
【０１２７】
経路パターン１２２ｃは、第１の経路コンタクトホール１２２ａを介してデータライン１４に連結されて、第２の経路コンタクトホール１２２ｂを介して第２の薄膜トランジスタのアクティブ層１１２に連結される。これにより、第２の薄膜トランジスタのアクティブ層１１２のソース領域（図４の１１２ｂ）は、経路パターン１２２ｃを介してデータライン１４に連結される。
【０１２８】
第１のブリッジパターン１２３ｃは、第１のブリッジコンタクトホール１２３ａを介して第１の薄膜トランジスタのアクティブ層１１１に連結されて、第２のブリッジコンタクトホール１２３ｂを介して遮光パターン１３０に連結される。
【０１２９】
第２のブリッジパターン１２４ｃは、第３のブリッジコンタクトホール１２４ａを介して第３の薄膜トランジスタのアクティブ層１１３に連結されて、第４のブリッジコンタクトホール１２４ｂを介して遮光パターン１３０に連結される。
【０１３０】
これにより、第１の薄膜トランジスタのアクティブ層１１１のドレイン領域（図５の１１１ｃ）と、第３の薄膜トランジスタのアクティブ層１１３のドレイン領域（図５の１１３ｃ）は、第１及び第２のブリッジパターン１２３ｃ、１２４ｃと遮光パターン１３０を介して連結される。
【０１３１】
以上のように、本発明の一実施形態によれば、アクティブ層１１１、１１２、１１３を配置する段階（Ｓ３０）の前に遮光パターン１３０と共にデータライン１４を配置する段階（Ｓ１０）が行われて、スキャンライン１５を配置する段階（Ｓ６０）の前にコンタクトホールを配置する段階（Ｓ５０）が行われる。これにより、スキャンライン１５を配置する段階（Ｓ６０）において、パターニング工程にさらされるアクティブ層１１１、１１２、１１３は、コンタクトホールを介して他のライン又はパターンに連結されることで、アクティブ層１１１、１１２、１１３が電荷が充電された状態で維持されることを防止することができる。従って、静電気によるアクティブ層１１１、１１２、１１３の割れ不良を防止することができる。
【０１３２】
以上で説明した本発明は、上述した実施形態及び添付の図面に限定されるものではなく、本発明の技術的思想を脱しない範囲内で様々な置換、変形及び変更が可能であることは、本発明が属する技術分野で従来の知識を有する者にとって明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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