(57)【要約】      （修正有）【課題】超高密度集積回路における位置合わせされたビアを作成する方法を提供する。【解決手段】方法は、金属ラインマスクを提供するよう第１のフォトレジスト層をパターニングする段階と、前記金属ラインマスクの対向する両面を横切って延伸するビアマスクを形成するために第２のフォトレジスト層をパターニングする段階と、前記ビア領域内および前記金属ライン領域内に前記ビアおよび前記金属ラインを形成するよう、複数のデュアルダマシンプロセスのオペレーションを実行する段階とを備える。【選択図】図３
2019062192.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内の金属ラインと位置合わせされたビアを形成する方法であって、
前記方法は、
誘電体層と、キャップ層と、ハードマスク層と、第１のフィルム層と、第１のフォトレジスト層とを含む第１の複数の層を含む積層体を形成する段階と、
金属ラインマスクを提供するよう前記第１のフォトレジスト層をパターニングする段階と、
前記ハードマスク層内に金属ラインマスクを形成するよう前記パターニングされた第１のフォトレジスト層に基づいて前記ハードマスク層をエッチングする段階と、
前記第１のフォトレジスト層および前記第１のフィルム層をアッシングする段階と、
第２のフィルム層と、第２のフォトレジスト層とを含む第２の複数の層を前記ハードマスク層上に形成する段階と、
前記金属ラインマスクの対向する両面を横切って延伸するビアマスクを形成するために前記第２のフォトレジスト層をパターニングする段階と、
前記パターニングされた第２のフォトレジスト層に基づいて前記第２のフィルム層および前記キャップ層をエッチングする段階と、
前記第２のフォトレジスト層および前記第２のフィルム層をアッシングする段階と、
複数のビア領域および複数の金属ライン領域を提供するよう前記ハードマスク層のパターンに基づいて前記誘電体層および前記キャップ層をエッチングする段階と、
前記ハードマスク層および前記キャップ層をエッチングする段階と、
前記複数のビア領域内および前記複数の金属ライン領域内に前記ビアおよび前記金属ラインを形成するよう、複数のデュアルダマシンプロセスのオペレーションを実行する段階とを備える方法。
【請求項２】
前記第１の複数の層を形成する前記段階が、
前記誘電体層を形成する段階と、
前記誘電体層上に前記キャップ層を形成する段階と、
前記キャップ層上に前記ハードマスク層を形成する段階と、
前記ハードマスク層上に前記第１のフィルム層を形成する段階と、
前記第１のフィルム層上に前記第１のフォトレジスト層を形成する段階とを含む、請求項１に記載の方法。
【請求項３】
前記第１のフィルム層がアモルファスシリコンまたは反射防止塗膜のうち少なくとも一方を含む、請求項１または２に記載の方法。
【請求項４】
前記ハードマスク層が窒化チタニウムで形成される、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記ハードマスク層が前記キャップ層をマスクする第１のマスク層として用いられ、前記キャップ層が前記誘電体層をマスクする第２のマスク層として用いられる、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記第２の複数の層を形成する前記段階が、
前記ハードマスク層上に前記第２のフィルム層を形成する段階と、
前記第２のフィルム層上に前記第２のフォトレジスト層を形成する段階とを含む、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第２のフィルム層が、アモルファスシリコンまたは反射防止塗膜のうち少なくとも一方を含む請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記第２のフィルム層および前記キャップ層が、前記パターニングされた第２のフォトレジスト層に基づいて異方的にエッチングされる、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記誘電体層および前記キャップ層のエッチングする前記段階が、前記ハードマスク層のパターンおよび前記キャップ層のパターンに基づいて前記誘電体層をエッチングする段階を含む、請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記誘電体層および前記キャップ層をエッチングする前記段階が、
前記誘電体層をエッチングする段階の後に、前記ハードマスク層のパターンに基づいて前記キャップ層をエッチングする段階と、
前記キャップ層をエッチングする段階の後に、前記ハードマスク層のパターンおよび前記キャップ層のパターンに基づいて前記誘電体層をエッチングする段階とを含む、請求項９に記載の方法。
【請求項１１】
前記誘電体層および前記キャップ層が前記ハードマスク層の前記パターンに基づいて異方的にエッチングされる、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
前記誘電体層を形成する段階の前に、相互接続層を形成する段階と、前記相互接続層上にエッチングストップ層を形成する段階とをさらに備え、
前記誘電体層をエッチングする段階の後で、且つ前記複数のデュアルダマシンプロセスのオペレーションを実行する前に、前記相互接続層の最上面に到達するまで前記エッチングストップ層をエッチングする段階である、
請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
前記複数のデュアルダマシンプロセスのオペレーションが、
前記複数のビア領域および前記複数の金属ライン領域のそれぞれにバリア層を形成する段階と、
前記バリア層のそれぞれにシード層を形成する段階と、
前記シード層を電気めっきする段階とを含む、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
基板を処理して、集積回路内に金属ラインと位置合わせされたビアを形成するための処理システムであって、前記処理システムが、
プロセッサと、
メモリと、
前記メモリに格納され、且つ複数の命令を含む１つまたは複数のアプリケーションとを備え、
前記複数の命令は、前記プロセッサによって、
誘電体層と、キャップ層と、ハードマスク層と、第１のフィルム層と、第１のフォトレジスト層とを含む、第１の複数の層を含む積層体を形成することと、
金属ラインマスクを提供するよう前記第１のフォトレジスト層をパターニングすることと、
前記ハードマスク層内に金属ラインマスクを形成するよう前記パターニングされた第１のフォトレジスト層に基づいて前記ハードマスク層をエッチングすることと、
前記第１のフォトレジスト層および前記第１のフィルム層をアッシングすることと、
第２のフィルム層と、第２のフォトレジスト層とを含む第２の複数の層を前記ハードマスク層上に形成することと、
前記金属ラインマスクの対向する両面を横切って延伸するビアマスクを形成するよう前記第２のフォトレジスト層をパターニングすることと、
前記パターニングされた第２のフォトレジスト層に基づいて前記第２のフィルム層および前記キャップ層をエッチングすることと、
前記第２のフォトレジスト層および前記第２のフィルム層をアッシングすることと、
複数のビア領域および複数の金属ライン領域を提供するよう前記ハードマスク層のパターンに基づいて、前記誘電体層および前記キャップ層をエッチングすることと、
前記ハードマスク層および前記キャップ層をエッチングすることと、
前記複数のビア領域内および前記複数の金属ライン領域内に前記ビアおよび前記金属ラインを形成するよう、複数のデュアルダマシンプロセスのオペレーションを実行することを行うように実行可能である、処理システム。
【請求項１５】
前記第１の複数の層を前記形成することが、
前記誘電体層を形成することと、
前記誘電体層上に前記キャップ層を形成することと、
前記キャップ層上に前記ハードマスク層を形成することと、
前記ハードマスク層上に前記第１のフィルム層を形成することと、
前記第１のフィルム層上に前記第１のフォトレジスト層を形成することとを含む、請求項１４に記載の処理システム。
【請求項１６】
前記ハードマスク層が前記キャップ層をマスクする第１のマスク層として用いられ、前記キャップ層が前記誘電体層をマスクする第２のマスク層として用いられる、請求項１４または１５に記載の処理システム。
【請求項１７】
前記第２の複数の層を前記形成することが、
前記ハードマスク層上に前記第２のフィルム層を形成することと、
前記第２のフィルム層上に前記第２のフォトレジスト層を形成することとを含む、請求項１４から１６のいずれか一項に記載の処理システム。
【請求項１８】
前記第２のフィルム層および前記キャップ層が、前記パターニングされた第２のフォトレジスト層に基づいて異方的にエッチングされ、
前記誘電体層および前記キャップ層が前記ハードマスク層の前記パターンに基づいて異方的にエッチングされる、請求項１４から１７のいずれか一項に記載の処理システム。
【請求項１９】
前記誘電体層および前記キャップ層を前記エッチングすることが、
前記ハードマスク層のパターンおよび前記キャップ層のパターンに基づいて前記誘電体層をエッチングすることと、
前記誘電体層のエッチングの後に、前記ハードマスク層のパターンに基づいて前記キャップ層をエッチングすることと、
前記キャップ層のエッチングの後に、前記ハードマスク層のパターンおよび前記キャップ層のパターンに基づいて前記誘電体層をエッチングすることとを含む、請求項１４から１８のいずれか一項に記載の処理システム。
【請求項２０】
前記複数のデュアルダマシンプロセスのオペレーションが、
前記複数のビア領域および前記複数の金属ライン領域のそれぞれにバリア層を形成することと、
前記バリア層のそれぞれにシード層を形成することと、
前記シード層を電気めっきすることとを含む、請求項１４から１９のいずれか一項に記載の処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］  本出願は、２０１７年９月２５日に出願された米国仮特許出願第６２／５６２，８４６号の利益を主張するものである。上記参照された出願の全開示は、参照により本明細書に組み込まれる。
【０００２】
本開示は、集積回路の製造に関連し、より具体的には、超高密度集積回路におけるビアの形成に関連する。
【背景技術】
【０００３】
本明細書に提供された背景技術の説明は、本開示の文脈を一般的に示す目的のものである。ここで名前を挙げられた発明者の研究の研究の範囲は、本背景技術の項目において説明され、ならびに出願時に先行技術として認定され得ない限り、明細書の態様は、本開示に対して先行技術として明示的にも、または黙示的のにも認められない。
【０００４】
特定のメモリチップなどの超高密度集積回路（ＵＨＤＩＣ）の製造の間、金属ラインおよびビアが、さまざまな導電性接続を提供するよう形成される。金属ラインとビアとの間のピッチは、通常、ＵＨＤＩＣの導電素子間の最小のピッチである。金属ラインおよびビアは、デュアルダマシンプロセスを用いて形成され得る。デュアルダマシンプロセスの間、マスクが金属ラインおよびビアのために形成される。ビア用のマスクは、金属ライン用のマスクが重なり得る。処理エラー、系統的なシフト、および／またはノイズに起因して、ビア用のマスクは、金属ライン用のマスクと位置合わせされない場合がある。結果として、１つまたは複数のビアは、金属ラインの１つまたは複数の近くに離間される場合があり、したがって、金属ラインとビアとの間の最小ピッチをさらに小さくする。
【０００５】
このマスク層間の重ね合わせエラーは、金属ラインおよびそれぞれのビアを示す図１Ａ〜図２Ｂによって図示される。図１Ａおよび図１Ｂは、金属ライン１０４、１０６が延伸する方向に、それぞれのビア１００、１０２の２つの対向する面１０８、１１０がそれぞれの金属ラインの２つの対向する面１１２、１１４と位置合わせされたするように、２つの金属ライン１０４、１０６と位置合わせされた２つのビア１００、１０２を示す。ビア１００、１０２は、金属ライン１０４、１０６の端部１１６と、１１８との間に、金属ライン１０４に沿って配設される。２つの金属ライン１０４、１０６は、ＶｄｄおよびＶｓｓネット（またはレール）であり、同じＭｘ層内にある。第１の金属ライン１０４は、電圧源に接続され、電圧Ｖｄｄになってよい。第２金属ライン１０６は、基準端子（またはグランド）に接続され、電圧Ｖｓｓを有してよい。第１ビア１００は、図示されるように、Ｍｘ−１層内にあり得る相互接続ライン（図示せず）に示されるように接続されてよい。位置合わせされた金属ライン１０４、１０６およびビア１００、１０２は、関連する金属ライン−ビア間ピッチＳ（すなわち、金属ライン１０４、１０６のそれぞれと、金属ライン１０４、１０６のうち他方の１つと接続されているビア１００、１０２のうち対応する１つとの間の距離）を有する。
【０００６】
図２Ａおよび図２Ｂは、２つの金属ライン２０４、２０６に対して位置合わせがずれている２つのビア２００、２０２を示す。図２Ａは、金属ライン２０４、２０６からずれて関連する金属ライン−ビア間ピッチＳ'を有するビア２００、２０２を示す。金属ライン２０４、２０６は、同じＭｘ層内にある。第１のビア２００は、電圧源に接続され、電圧Ｖｄｄになってもい。第２のビア２０２は、基準端子（またはグランド）に接続され、電圧Ｖｓｓを有してよい。第１のビア２００は、Ｍｘ−１層内にあり得る、相互接続ライン（図示せず）に接続されてよい。
【０００７】
ＵＨＤＩＣは、通常、回路素子間のピッチを最小化するよう設計される。これは、金属ラインとビアとの間の間隔を最小化することを含む。金属ラインとビアとの間の間隔は、フォトリソグラフィの解像限界に基づいて設定されてよい。間隔を最小化することは、関連するチップ面積を最小化することである。しかしながら、上述のマスク層間の重ね合わせエラーに起因して、間隔は、さらに特定のエリアにおいて縮小され得る。ディープサブ１００ナノメーター（ｎｍ）プロセスにおいて、マスクの重ね合わせは、金属ライン−ビア間エッジの配置エラーの大部分を占める。ＶｄｄおよびＶｓｓ金属ラインとビアとの間の縮小された間隔は、回路素子間のショートおよび／または金属ラインとビアとの間の誘電体材料の経時的な破壊をもたらし得る。ショートは、機能性故障もたらし得る。回路素子間の誘電体が経時的に破壊（絶縁膜経時破壊（ＴＤＤＢ）と称される）した場合信頼性の問題が現れる。
【発明の概要】
【０００８】
集積回路において、金属ラインと位置合わせされたビアを形成する方法が提供される。本方法は、誘電体層と、キャップ層と、ハードマスク層と、第１のフィルム層と、第１のフォトレジスト層とを含む第１の層を含む積層を形成する段階と、金属ラインマスクを提供するよう第１のフォトレジスト層をパターニングする段階と、ハードマスク層内の金属ラインマスクを形成するよう、パターニングされた第１のフォトレジスト層に基づいてハードマスク層をエッチングする段階と、第１のフォトレジスト層および第１のフィルム層をアッシングする段階と、第２のフィルム層と、第２のフォトレジスト層とを含む第２の層をハードマスク層上に形成する段階とを含む。本方法は、さらに、金属ラインマスクの対向する両面を横切って延伸するビアマスクを形成するよう第２のフォトレジスト層をパターニングする段階と、パターニングされた第２のフォトレジスト層に基づいて第２のフィルム層およびキャップ層をエッチングする段階と、第２のフォトレジスト層および第２のフィルム層をアッシングする段階と、ビア領域および金属ライン領域を提供するようハードマスク層のパターンに基づいて誘電体層およびキャップ層をエッチングする段階と、ハードマスク層およびキャップ層をエッチングする段階と、ビア領域および金属ライン領域にビアおよび金属ラインを形成するよう、デュアルダマシンプロセスのオペレーションを実行する段階とを含む。
【０００９】
他の特徴において、基板を処理し、集積回路内に金属ラインと位置合わせされたビアを形成するために処理システムが提供される。処理システムは、プロセッサと、メモリと、当該メモリに格納され、且つ命令を含む１つまたは複数のアプリケーションとを含む。本命令は、プロセッサによって、誘電体層と、キャップ層と、ハードマスク層と、第１のフィルム層と、第１のフォトレジスト層とを含む第１の層を含む積層体を形成することと、金属ラインマスクを提供するよう第１のフォトレジスト層をパターニングすることと、ハードマスク層内に金属ラインマスクを形成するようパターニングされた第１のフォトレジスト層に基づいてハードマスク層をエッチングすることと、第１のフォトレジスト層および第１のフィルム層をアッシングすることとを行うように実行可能である。本命令は、さらに、第２のフィルム層と、第２のフォトレジスト層とを含む第２の層をハードマスク層上に形成することと、金属ラインマスクの対向する両面を横切って延伸するビアマスクを形成するよう第２のフォトレジスト層をパターニングすることと、パターニングされた第２のフォトレジスト層に基づいて第２のフィルム層およびキャップ層をエッチングすることと、第２のフォトレジスト層および第２のフィルム層をアッシングすることと、ビア領域および金属ライン領域を提供するようハードマスク層のパターンに基づいて、誘電体層およびキャップ層をエッチングすることと、ハードマスク層およびキャップ層をエッチングすることと、ビア領域内および金属ライン領域内にビアおよび金属ラインを形成するよう、デュアルダマシンプロセスのオペレーションを実行することとを行うように実行可能である。
【００１０】
本開示の利用可能なさらなる領域が、詳細な説明、特許請求の範囲、および図面から明らかになるであろう。詳細な説明および具体的な実施例は、説明の目的のみを意図するものであり、本開示の範囲を限定する意図はない。
【図面の簡単な説明】
【００１１】
【図１Ａ】位置合わせされた金属ラインとビアとを含むＩＣの一部分の上面図である。
【００１２】
【図１Ｂ】図１Ａの断面線Ａ−Ａ'に沿った断面図である。
【００１３】
【図２Ａ】位置がずれた金属ラインおよびビアの上面図である。
【００１４】
【図２Ｂ】図２Ａの断面線Ａ−Ａ'に沿った断面図である。
【００１５】
【図３】本開示の一実施形態に従ってＩＣの位置合わせされたビアを形成する方法を図示する。
【００１６】
【図４Ａ】本開示の一実施形態に従って形成されているＩＣの相互接続層の一部分の一例において図４Ｂの断面線Ａ−Ａ'に沿った断面図および相互接続である。
【００１７】
【図４Ｂ】図４Ａに対応する相互接続層の一部分の一例であり、図４Ａの断面と垂直な方向から見た断面図である。
【００１８】
【図５Ａ】図４Ａの相互接続層上に例示的なエッチングストップ層、誘電体層、キャップ層、およびハードマスク層を形成した状態を図示する図５Ａの断面線Ａ−Ａ'に沿った断面図である。
【００１９】
【図５Ｂ】図５Ａの相互接続層、エッチングストップ層、誘電体層、キャップ層、およびハードマスク層に沿って、図５Ａの断面と垂直な方向から見た断面図である。
【００２０】
【図６Ａ】本開示の一実施形態に従って、金属ラインマスクを提供するよう、図５Ａ〜図５Ｂのハードマスク層の上に第１のフォトレジスト層を一例として形成した状態を図示する上面図である。
【００２１】
【図６Ｂ】図６Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、第１のパターニングフィルム層および金属ラインマスクを含む第１のフォトレジスト層を一例として形成した状態を図示する断面図である。
【００２２】
【図６Ｃ】図６Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、図６Ｂの金属ラインマスクのうち１つを形成した状態を図示する断面図である。
【００２３】
【図７Ａ】本開示の一実施形態に従って、エッチングされた図５Ａ〜図５Ｂのハードマスク層の一例を図示する上面図である。
【００２４】
【図７Ｂ】本開示の一実施形態に従って、図７Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、エッチングされたハードマスク層および金属ラインマスクと、パターニングレジスト層およびフォトレジスト層の残りの部分をエッチングで除去した状態とをエッチングされたことを図示する断面図である。
【００２５】
【図７Ｃ】図７Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、エッチングされたハードマスク層と、金属ラインマスクのうち１つと、第１のパターニングフィルム層および第１のフォトレジスト層の残りの部分をエッチングで除去した状態とを図示する断面図である。
【００２６】
【図８Ａ】本開示の一実施形態に従って、大型のビアマスクを提供するよう、図７Ｂ〜図７Ｃのエッチングされたハードマスク層の上に第２のフォトレジスト層を一例として形成した状態を図示する上面図である。
【００２７】
【図８Ｂ】図８Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、第２のパターニングフィルム層および図７Ｂ〜図７Ｃのエッチングされたハードマスク層上の大型のビアマスクのうち１つを含む図８Ａの第２のフォトレジスト層の形成の実施例を図示する断面図である。
【００２８】
【図８Ｃ】図８Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、大型のビアマスクのうち１つを形成した状態を図示する断面図である。
【００２９】
【図９Ａ】本開示の一実施形態に従って、エッチングした後の図８Ｂ〜図８Ｃのパターニングフィルム層を図示する上面図である。
【００３０】
【図９Ｂ】図９Ａの断面線Ａ−Ａ'に対応し、エッチングした後の図８Ｂ〜図８Ｃの第２のパターニングフィルム層およびキャップ層を図示する断面図である。
【００３１】
【図９Ｃ】図９Ａの断面線Ｂ−Ｂ'に対応し、エッチングした後の図８Ｂ〜図８Ｃの第２のパターニングフィルム層およびキャップ層を図示する断面図である。
【００３２】
【図１０Ａ】図９Ｂ〜図９Ｃのエッチングされたハードマスク層を図示する上面図である。
【００３３】
【図１０Ｂ】図１０Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、図９Ｂ〜図９Ｃの第２のパターニングフィルム層および第２のフォトレジスト層がアッシングして離された状態を図示する断面図である。
【００３４】
【図１０Ｃ】図１０Ｂの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、図９Ｂ〜図９Ｃの第２のパターニングフィルム層および第２のフォトレジスト層がアッシングして離された状態を図示する断面図である。
【００３５】
【図１１Ａ】図９Ｂ〜図９Ｃのエッチングされたハードマスク層の上面図である。
【００３６】
【図１１Ｂ】図１１Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、エッチングされた誘電体層を図示する断面図である。
【００３７】
【図１１Ｃ】図１１Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、エッチングされた誘電体層を図示する断面図である。
【００３８】
【図１２Ａ】図９Ｂ〜図９Ｃのエッチングされたハードマスク層の上面図である。
【００３９】
【図１２Ｂ】図１２Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、エッチングされたキャップ層を図示する断面図である。
【００４０】
【図１２Ｃ】図１２Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、エッチングされたキャップ層を図示する断面図である。
【００４１】
【図１３Ａ】図９Ｂ〜図９Ｃのエッチングされたハードマスク層の上面図である。
【００４２】
【図１３Ｂ】図１３Ａの断面線Ａ−Ａ'に対応し、本開示の一実施形態に従って、エッチングされた誘電体層を図示する断面図である。
【００４３】
【図１３Ｃ】図１３Ａの断面線Ｂ−Ｂ'に対応し、本開示の一実施形態に従って、エッチングされた誘電体層を図示する断面図である。
【００４４】
【図１４Ａ】本開示の一実施形態に従って、金属ライン用のライン開口部を図示する誘電体層の上面図である。
【００４５】
【図１４Ｂ】断面図であり、本開示の一実施形態に従って、エッチングされたエッチングストップ層を図示する図１３Ｂ〜図１３Ｃの誘電体層、エッチングストップ層、および相互接続層である。
【００４６】
【図１４Ｃ】図１４Ｂの断面を垂直な方向から見た図１３Ｂ〜図１３Ｃの誘電体層、エッチングストップ層、および相互接続層の断面図であり、本開示の一実施形態に従って、エッチングされたエッチングストップ層を図示する。
【００４７】
【図１５Ａ】誘電体層の上面図であり、本開示の一実施形態に従って、バリア層、シード層および電気めっき層を形成し、金属ラインを設けた状態を図示する。
【００４８】
【図１５Ｂ】図１４Ａ〜図１４Ｃの誘電体層、エッチングストップ層および相互接続層の断面図であり、本開示の一実施形態に従って、形成されたバリア層、シード層および電気めっき層と、特定の層を化学機械平坦化することで提供される平坦化された最上面とを図示する。
【００４９】
【図１５Ｃ】図１５Ｂの断面を垂直な方向から見た図１４Ａ〜図１４Ｃの誘電体層、エッチングストップ層、および相互接続層の断面図であり、本開示の一実施形態に従って、形成されたバリア層、シード層および電気めっき層と、特定の層を化学機械平坦化することで提供される平坦化された最上面とを図示する。
【００５０】
【図１６】本開示の一実施形態に従って、形成される金属ラインおよび位置合わせされたビアを含むＩＣの一部分の一例である。
【００５１】
【図１７】本開示の一実施形態に従って、形成される６トランジスタ構成のスタティックランダムアクセスメモリセルの一例である。
【００５２】
【図１８】本開示の一実施形態に従って、図３の方法を実行するよう構成された処理システムの一例である。
【００５３】
【図１９】本開示の一実施形態に従う制御モジュールの実施例である。
【００５４】
図面において、参照番号は、同様および／または同一の要素を特定するために再利用され得る。
【発明を実施するための形態】
【００５５】
金属ラインとビアとの間隔と関連する機能性および信頼性の問題は、金属ラインとビアとの間の設計間隔（またはピッチ）を増加させることで、防止され得る。これは、しかしながら、回路素子によって利用される面積を増大させ得、関連するＩＣのサイズおよびコストを増大させ得、設計において追加の必要条件を導入させ得、且つ重ね合わせ管理およびロジスティックの複雑さを増大させ得る。
【００５６】
本明細書に記載の実施例は、ビアの積層部分を位置合わせさせ、ビアを金属ラインに位置合わせさせる方法を含む。本方法は、ハードマスク層を導入する段階と、従来のビアマスク層とは異なるよう、パターニングされ形成されたビアマスク層を提供する段階と、他の独自の処理オペレーションとを含む。本方法は、金属ラインとビアとの間の不整合のずれを排除し、こうして、金属ラインとビアとの間の対応するピッチが最小化されることを可能にする。ピッチは、フォトリソグラフィの解像限界まで最小化され得る。結果として、チップサイズ、コスト、ならびに対応する機能性および信頼性の問題が最小限度に抑えられる。本方法は、金属ラインとビアとの（または金属と金属との）間隔に影響を与えることなく、ビアマスクの寸法を決定し、調節する段階を含む。ビアマスクは、対応する金属ラインが延伸する方向と垂直な方向に大型化されている。これは、位置合わせされたビアを形成するための誘電体層を適切にエッチングするために、ハードマスク層のエッチングで除去された部分の上のパターニングフィルム層の除去を確実なものにする。
【００５７】
図３は、位置合わせされたビアおよび／または他のＩＣの導電素子を形成する方法を図示する。本方法は、デュアルダマシンプロセスの一種として称されることがあるが、デュアルダマシンプロセスの間に従来実行されていないオペレーションを含み得る。本方法は、図１８の例示的な処理システム、または別の適切な処理システムによって実行され得る。オペレーションは、図１８〜図１９の制御モジュールによって制御され、時間が計測され得る。本方法は、ＩＣおよび／またはＩＣの対応する層の製造の間に実行され得る。一実施形態において、本方法は、ビアの部分を位置合わせされたし、ビアを金属ラインに位置合わせする段階を含む。本方法は、位置合わせされたビアを提供するようビアマスクおよび積層体を形成し、成形する段階を含む。本方法は、位置合わせされたビアを提供する一方で、ビアマスクの重ね合わせエラーを許容し、これにより、ＩＣの製造の間にチップおよびシステムの歩留まりロスを減少させる。本方法の間に実行され得る少なくともいくつかのオペレーションが、図４Ａ〜図１５Ｂに図示される。
【００５８】
本方法は、３００にて開始し得る。３０２にてビアおよび／または金属ラインへ延伸し得る相互接続層、および／または他の層、および／または終端が形成され得る。図４Ａ〜図４Ｂは、形成中のＩＣの相互接続層の部分４００を示す。部分４００は、相互接続４０２、４０４を含む。相互接続４０２、４０４は、誘電体材料４０６によって分離される。
【００５９】
３０４にて、エッチングストップ層５００と、誘電体層５０２と、キャップ層５０４と、ハードマスク層５０６とを含む複数の非導電層が、３０２にて相互接続層に一例として形成される。図５Ａ〜図５Ｂは、図４Ａの部分４００上に層５００、５０２、５０４および５０６を形成した状態を示す。誘電体層５０２は、低誘電率（ｌｏｗ‐ｋ）の誘電膜でよい。一実施形態において、誘電体層５０２の誘電率ｋは、１ファラド毎メートル（Ｆ／ｍ）よりも大きく、２．７（Ｆ／ｍ）よりも小さい。一例として、誘電体層５０２は、炭素ドープ酸化シリコンＳｉＯ２で形成され得る。キャップ層５０４は、誘電体層５０２と異なる材料で形成される誘電膜層であってよい。一例として、キャップ層５０４は、窒化シリコンＳｉ３Ｎ４で形成され得る。一例として、ハードマスク層５０６は、窒化チタニウムＴｉＮで形成され得る。
【００６０】
３０６にて、第１のパターニングフィルム層６００および第１のフォトレジスト層６０２が形成される。図６Ａ〜図６Ｃは、図５Ａ〜図５Ｂのハードマスク層上に金属ラインマスク６０４を含む層６００、６０２を形成した状態を示す。金属ラインマスク６０４は、フォトレジスト層６０２の部分６０６の間の開口領域である。一実施形態において、パターニングフィルム層６００が、アモルファスシリコンで形成され、および／または反射防止塗膜で形成される。フォトレジスト層６０２は、回転塗布されてよく、フォトリソグラフィを用いてパターニングされ、金属ラインマスク６０４（トレンチとして示される）が設けられる。金属ラインマスク６０４は、ハードマスク層５０６をエッチングするために次のオペレーションで用いられる。
【００６１】
３０８にて、第１のパターニングフィルム層６００およびハードマスク層５０６の露出した部分は、金属ラインマスク６０４の下方のエリアにおいて、エッチング材料（例えば、テトラフルオロメタン（ＣＦ４）−酸素（Ｏ２）プラズマ）の第１の組成を用いてエッチングされ、ハードマスク層５０６内の金属ライン開口部（またはマスク）７００を提供する。開口部７００は、ハードマスク層５０６の部分７０２の間にある。エッチングは、キャップ層５０４の上面で停止する。３１０にて、第１のパターニングフィルム層６００の残りの部分および第１のフォトレジスト層６０２は、アッシングで除去される。図７Ａ〜図７Ｃは、エッチングされたハードマスク層５０６および金属ラインマスク６０４ならびに第１のパターニングフィルム層６００および第１のフォトレジスト層６０２の残りの部分をエッチングで除去した状態を示す。
【００６２】
３１２にて、第２のパターニングフィルム層８００および第２のフォトレジスト層８０２は、ハードマスク層５０６およびキャップ層５０４上に形成される。図８Ａ〜図８Ｃは、図７Ｂ〜図７Ｃのエッチングされたハードマスク層５０６上に大型のビアマスク８０４を含む第２のパターニングフィルム層８００および第２のフォトレジスト層８０２を形成した状態を示す。第２のパターニングフィルム層８００は、アモルファスシリコンおよび／または反射防止塗膜で形成され得る。第２のフォトレジスト層８０２は、回転塗布されてよく、フォトリソグラフィを用いて、パターニングされ、ビアマスク８０４が設けられる。ビアマスク８０４は、大型になっており、第２のパターニングフィルム層８００およびキャップ層５０４をエッチングするために次のオペレーションに用いられる。ビアマスク８０４は、第２のフォトレジスト層８０２の部分８０６の間の開口領域である。ビアマスク８０４は、ハードマスク層５０６内のそれぞれの開口部に対してセンタリングされていてもいなくてよい。例えば、ビアマスク８０４'は、ハードマスク層５０６内の開口部８０７に対してセンタリングされていないものとして、図８Ｂに示される。図８Ｂに示されるように、ビアマスク８０４'は、開口部８０７の中心線８０９の右へずれている。ビアマスク８０４の大型化によって、ハードマスク層５０６内の対応する金属ラインマスクに対するビアマスク８０４のセンタリングのずれが許容される。
【００６３】
ビアマスク８０４は、ラインマスク７００の対向する両面８０８を超えて延伸して形成される。それぞれのビアマスク８０４は、金属ラインマスクの１つと垂直に、且つその金属ラインマスクの対向するそれぞれの面８０８（またはエッジ）を越えて延伸する。ビアマスク８０４は、図２Ａおよび図２Ｂに示される不良など、ビアアライメントのずれに影響されやすい方向に延伸する。示されるように、それぞれのビアマスク８０４は、金属ラインマスクのうち１つにわたって、ハードマスク層５０６の一部の上方に延伸し得る。一実施形態において、ビアマスク８０４は、０よりも大きく、金属ラインマスク間（すなわち、作成される金属ライン間のピッチ）の距離Ｓの５０％よりも小さい、または５０％に等しい分、面８０８を超えて延伸する。ビアマスクは、形成中のＩＣ内の対象となるビアの領域を開口する。このプロセスによって、デュアルダマシンプロセスのオペレーションの間に重ね合わせエラーの許容範囲（または重ね合わせエラーに対する余分のマージン）が設けられる。
【００６４】
３１４にて、第２のパターニングフィルム層８００およびキャップ層５０４の露出した部分は、３１２にて形成されたビアマスクに続いてパターニングされた第２のフォトレジスト層８０２および第２のパターニングフィルム層８００に基づいて異方的にエッチングされる。異方的にエッチングすることは、鉛直方向（または、例えば、層５００、５０２、５０４および５０６のうち隣接する２つの層の間に延伸する平面に垂直な方向）のみの指向性プラズマドライエッチングを含む。このエッチングは、第１の組成とは異なる第２の組成のエッチング材料（例えば、３フッ化窒素（ＮＦ３）−酸素（Ｏ２）プラズマ）の使用を含み得る。図９Ａ〜図９Ｃは、エッチングされた状態における図８Ｂ〜図８Ｃのパターニングフィルム層８００およびキャップ層５０４を示す。異方性エッチングによって、第２のパターニングフィルム層８００に大型のビア開口部（またはマスク）９００が設けられ、キャップ層５０４内にビア開口部９０２が設けられる。エッチングされたハードマスク層５０６のパターニングは、キャップ層５０４内のビア開口部９０２を位置合わせされたすることに用いられる。エッチングは、誘電体層５０２の最上面にて停止する。キャップ層５０４は、第２のパターニングフィルム層８００および第２のフォトレジスト層８０２によって覆われたハードマスク層５０６内の開口部（またはマスク）の下方の領域（例えば、領域９０４）では、エッチングされない。
【００６５】
３１６にて、第２のフォトレジスト層８０２および第２のパターニングフィルム層８００は、アッシングで除去される。図１０Ａ〜図１０Ｃは、図９Ｂ〜図９Ｃの第２のパターニングフィルム層８００および第２のフォトレジスト層８０２がハードマスク層５０６から除去された状態を示す。層５０２、５０４および５０６は、このアッシングプロセスの実行の後も残る。
【００６６】
３１８にて、誘電体層５０２の露出した部分は、ハードマスク層５０６およびキャップ層５０４のパターンに基づいて異方的にエッチングされる。図１１Ａ〜図１１Ｃは、異方的にエッチングされた誘電体層５０２を示す。ハードマスク層５０６およびキャップ層５０４は、それぞれマスク層として用いられる。ハードマスク層５０６は、第１のマスク層と称される場合があり、キャップ層５０４は、第２のマスク層と称される場合がある。示されるように、誘電体層５０２は、ハードマスク層５０６およびキャップ層５０４の前に除去された領域の下方の領域において異方的にエッチングされる。第３の組成のエッチング材料（例えば、フルオロホルム（ＣＨＦ３）プラズマ）が、誘電体層５０２をエッチングすることに用いられる。第３の組成は、第１の組成および第２の組成と異なり得る。これらの層の積層体は、このオペレーションの間にある深さまでエッチングされる。その結果、対応するトレンチの深さＤは、形成されるビアの高さＨからハードマスク層５０６の厚さＴを引いたものに等しい。深さＤおよび厚さＴは、図１１Ａに示され、高さＨは、図１４Ｃに示される。
【００６７】
３２０にて、キャップ層５０４の露出した部分が、ハードマスク層５０６のパターンに基づいて異方的にエッチングされる。第４の組成のエッチング材料（例えば、３フッ化窒素（ＮＦ３）−酸素（Ｏ２）−アルゴン（Ａｒ）プラズマ）が、キャップ層５０４をエッチングすることに用いられ得る。図１２Ａ〜図１２Ｃは、エッチングで除去された追加の部分を有するキャップ層５０４を示す。エッチング材料の第４の組成は、第１の組成、第２の組成、および第３の組成と異なっていてよい。このエッチングによって、キャップ層５０４に作成された開口部は、１２００で表記される。誘電体層５０２は、このオペレーションの間にエッチングされない。
【００６８】
３２２にて、誘電体層５０２は、さらに、ハードマスク層５０６およびキャップ層５０４のパターンに基づいてエッチングされる。図１３Ａ〜図１３Ｃは、このエッチングの後の誘電体層５０２を示す。第５の組成のエッチング材料（例えば、フルオロホルム（ＣＨＦ３）プラズマ）が、誘電体層５０２をエッチングすることに用いられ得る。第５の組成は、エッチング材料の第３の組成と一致してよく、または異なっていてよい。第５の組成は、第１の組成および第２の組成とは異なり得る。誘電体層５０２は、ビア領域１３００がエッチングストップ層５００の最上面に到達するまでエッチングされる。この誘電体層５０２のエッチングは、また、後のオペレーションの間に金属ラインを形成するための、開口領域１３０２などの開口領域を提供する。
【００６９】
３２４にて、エッチングストップ層５００は、ハードマスク層５０６のパターン、キャップ層５０４のパターン、および／または誘電体層５０２のパターンに基づいて異方的にエッチングされ、ビア領域を延伸する。第６の組成のエッチング材料の（例えば、ヘキサフルオロエタン（Ｃ２Ｆ６）−酸素（Ｏ２）−アルゴン（Ａｒ）プラズマ）が、このエッチングプロセスを実行することに用いられ得る。図１４Ａ〜図１４Ｃは、図１３Ｂ〜図１３Ｃの誘電体層５０２、エッチングストップ層５００、および相互接続層４０２を示し、エッチングの後のエッチングストップ層を図示するする。エッチング材料の第６の組成は、第１の組成、第２の組成、第３の組成、第４の組成、および第５の組成と異なっていてよい。３２６にて、ハードマスク層５０６およびキャップ層５０４は、エッチングで除去される。これは、第７の組成のエッチング材料（例えば、テトラフルオロメタン（ＣＦ４）−酸素（Ｏ２）プラズマ）、次いで第８の組成のエッチング材料（例えば、３フッ化窒素（ＮＦ３）−酸素（Ｏ２）プラズマ）の適用を含み得る。第７の組成および第８の組成は、第１の組成、第２の組成、第３の組成、第４の組成、第５の組成、および第６の組成と異なっていてよい。誘電体層５０２は、オペレーション３２４および３２６の間にはエッチングされない。
【００７０】
オペレーション３２８は、単一のオペレーションとして示されるが、デュアルダマシンプロセスを完了するよう実行される複数のオペレーションを含む。３２８にて、バリア層１５００（例えば、窒化チタニウムＴｉＮの層）、シード層１５０２、および電気めっき層１５０４が、ビア領域１３００および金属ライン領域１３０２に形成される。図１５Ａ〜図１５Ｃは、図１４Ａ〜図１４Ｃの誘電体層５０２、エッチングストップ層５００、および相互接続層４０２を示し、層１５００、１５０２、１５０４の形成と、誘電体層５０２および電気めっき層１５０４の化学機械平坦化（ＣＭＰ）を図示する。シード層１５０２は、バリア層１５００の上に形成され得る。その後、電気めっきが行われ、バリア層１５００およびシード層１５０２が充填されない、ビア領域１３００および金属ライン領域１３０２の残りの部分が充填され、電気めっき層１５０４が設けられる。シード層１５０２および電気めっき層１５０４は、同じまたは異なる材料、および／または材料の組成で形成され得る。電気めっきに続いて、生じた積層物の上部を除去し、全体に平坦な最上面１５０６を提供するためにＣＭＰが実行され得る。生じた積層物は、金属ライン１５１０とビア１５１２とを含む。
【００７１】
図１４Ｂ〜図１４Ｃに示すように、提供される生じた積層物は、シード層１５０２および電気めっき層１５０４の形成によって、予め決定された最小ピッチＳを有する金属ライン領域およびビアの形成を可能とする金属ライン領域とビア領域との間の間隔を含む。予め決定された最小ピッチＳは、金属ラインとビアとの間にアライメントのずれがなく提供される。これにより、例えばフォトリソグラフィの解像限界に基づくよう、設計者がピッチＳを最小化することがに可能になる。こうして、信頼性不良を除去される。本方法は、３３０にて終了し得る。
【００７２】
上記方法は、高密度メモリチップ、高密度ＩＣ、および／または他の用途に適用され得、最小ピッチが、回路素子、論理回路素子、アナログ回路ブロック、デジタル回路ブロックなど間に設けられる。上記方法は、ビアを金属ラインと位置合わせすることに関連して説明されているが、当該説明された位置合わせされたは、相互接続をコンタクト（例えば、下に配置されたコンタクト）と位置合わせされた場合、および／または他の回路素子と位置合わせされた場合にも適用され得る。
【００７３】
上記オペレーションは、例示的な実施例を意図する。これらのオペレーションは、重複した時間帯の間に、同期的に、連続的に、同時に、継続的に実行されても、または用途に応じて異なる順序で実行されてよい。また、オペレーションのいずれかは、イベントの実装および／または順番に応じて、実行されなくても、または省かれてもよい。
【００７４】
上記方法は、マスクにおける重ね合わせエラーを許容し、金属ライン、ビア、相互接続、コンタクトなどの導電素子の形成を可能とする大型のビアマスクを形成する段階を含む。本方法は、異なる世代のチップ技術に拡張可能であり、より小さいチップ面積を許容し、したがって、より小さいサイズでより低コストのＩＣを可能にする。
【００７５】
図１６は、上記方法に従って形成された金属ライン１６０２と、位置合わせされたビア１６０４とを含むＩＣの部分１６００の一例である。示される例において、２つの金属ライン１６０２が、それぞれ電源および基準端子に接続される。ビア１６０４は、相互接続またはコンタクト１６０５に接続され得る。電源は、供給電圧Ｖｄｄを提供する。基準端子は、電位Ｖｓｓである。示されるように、ビア１６０４は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとを含む相補型金属酸化膜半導体（ＣＭＯＳ）インバータ回路のｐ＋ドープ領域およびｎ＋ドープ領域に接続され得る。トランジスタのｐウェル領域およびｎウェル領域は、基盤（または最も底部の）層１６０８内に配設され得る。ＣＭＯＳインバータ回路は、例えば、高密度メモリに実装され得る。トランジスタは、ゲート１６１０を有する。ＣＭＯＳインバータ回路と、対応する積層とを含み得る６トランジスタ構成のスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの一例が、図１７に示される。
【００７６】
図１７は、ＳＲＡＭメモリの６トランジスタ構成のＳＲＡＭセル１７００を示す。６トランジスタ構成のＳＲＡＭメモリセル１７００は、ワードラインＷＬ、ビットラインＢＬ、ＢＬ'、トランジスタＰ１、Ｎ１およびＰ２、Ｎ２をそれぞれ含むＣＭＯＳインバータ回路と、ＮＭＯＳトランジスタＮ３、Ｎ４とを含む。トランジスタＰ１、Ｐ２は、電源に接続され、Ｖｄｄのソース端子を有する。トランジスタＮ１、Ｎ２は、基準端子に接続され、Ｖｓｓのソース端子を有する。
【００７７】
図１８は、図３の方法が実行されるよう構成される処理システム１８００を示す。処理システム１８００は、図３の方法に従って基板を処理するようプログラミングされた、さまざまなチャンバ１８０２とクラスタツール１８３０とを含み得る。チャンバ１８０２のそれぞれは、説明されたプロセスにおいて、オペレーションの１つまたは複数を実行することに用いられ得る。チャンバの配置および組み合わせは、製造プロセスのオペレーションを実行する目的のために変更され得る。クラスタツール１８３０は、図３の方法を実行するようプログラミングされた制御モジュール１８３２を備えることが好ましい。処理を開始すべく基板が、カセットロードロック１８４０を通して導入される。ロボット１８４２、１８４３は、チャンバ１８０２間で基板を移動させるブレード（例えば、ブレード１８４４）を有してよい。処理システム１８００は、電源１８４５から電力を受けてよい。
【００７８】
図１９は、制御モジュール１８３２の一例を示す。制御モジュール１８３２は、フォトリソグラフィモジュール１９００、マスクモジュール１９０２、除去モジュール１９０４、形成モジュール１９０６、デュアルダマシン完了モジュール１９０８、および／または図３の方法のオペレーションを実行するよう他のモジュールを含み得る。一例として、フォトリソグラフィモジュール１９００は、オペレーション３０６、３１２を実行し得る。マスクモジュール１９０２は、オペレーション３０８、３１４を実行し得る。除去モジュール１９０４は、オペレーション３１０、３１６を実行し得る。形成モジュール１９０６は、オペレーション３０２、３０４、３１８、３２０、３２２、３２４、３２６を実行し得る。デュアルダマシン完了モジュール１９０７は、オペレーション３２８を実行し得る。制御モジュール１８３２は、メモリ１９１０に格納された１つまたは複数のアプリケーションを実行してよい。一実施形態において、モジュール１９００、１９０２、１９０３、１９０６および１９０８は、制御モジュール１８３２によって実行されるアプリケーションとして実装される。
【００７９】
前述の説明は、本質的に単に例示的であり、本開示、その適用、または使用を限定することを全く意図しないものである。本開示の広範な教示は、さまざまな形態で実装され得る。したがって、本開示は具体例を含むが、添付図面、明細書および以下の特許請求の範囲を検討すると、他の修正形態が自明となるので、本開示の真の範囲はそのように限定されるべきでない。方法における１つまたは複数の段階は、本開示の原理を変更することなく、異なる順序で（または同時に）実行され得ることを理解されたい。さらに、実施形態のそれぞれは、特定機能を有するものとして上述されているが、本開示の任意の実施形態に関連して説明されているそれらの機能のうち、任意の１つまたは複数は、他の実施形態のいずれかの機能の中に実装され得るか、および／または、明示的な組み合わせの説明がない場合でも、その機能と組み合わされ得る。換言すれば、説明されている実施形態は、相互排他的なものではなく、１つまたは複数の実施形態を互いに入れ替えたものは、本開示の範囲内に留まる。
【００８０】
要素間（例えば、モジュール、回路素子、半導体層の間など）の空間的および機能的関係は、「接続」、「係合」、「連結」、「隣接」、「隣」、「上部」、「上」、「下」、「配設」などを含む、さまざまな用語を使用して説明されている。「直接」として明示的に説明されている場合を除き、上の開示において第１の要素と第２の要素との間の関係が説明されている場合、当該関係は、第１の要素と第２の要素との間に他の要素が介在して存在しない直接的な関係であり得るが、第１の要素と第２の要素との間に１つまたは複数の要素が（空間的、または機能的のいずれかに）介在して存在する間接的な関係でもあり得る。本明細書に用いられるように、少なくとも１つのＡ、Ｂ、およびＣという表現は、非排他的論理ＯＲを用いて、論理（Ａ  ＯＲ  Ｂ  ＯＲ  Ｃ）を意味するよう解釈されるべきであり、「少なくとも１つのＡ、少なくとも１つのＢ、および少なくとも１つのＣ」を意味するよう解釈されるべきではない。
【００８１】
図面において、矢印の方向は、矢じりによって示されるように、一般的に説明の対象である情報（データまたは命令など）の流れを説明する。例えば、要素Ａおよび要素Ｂがさまざまな情報を交換するが、要素Ａから要素Ｂに説明に関連する情報が伝送された場合、矢印は、要素Ａから要素Ｂに向く。この一方向の矢印は、他の情報が要素Ｂから要素Ａに伝送されたことを意味しない。さらに、要素Ａから要素Ｂに送信された情報に対して、要素Ｂは、要素Ａに情報の要求、または情報の受信確認を送信し得る。
【００８２】
本出願において、下記の定義を含む「モジュール」という用語、または「コントローラ」という用語は、「回路」という用語と置き換えられてよい。「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、デジタル回路、アナログ回路、もしくはアナログ／デジタル混在ディスクリート回路、もしくはアナログ／デジタル混在集積回路、組み合わせ論理回路、フィールドプログラマブルゲートアレー（ＦＰＧＡ）、コードを実行する（共有、専用、またはグループの）プロセッサ回路、当該プロセッサ回路によって実行されるコードを格納する（共有、専用、またはグループの）メモリ回路、説明された機能性を提供する他の適切なハードウェアコンポーネント、またはシステムオンチップなどに上記のいくつか、もしくはすべてを組み合わせたものを指す。
【００８３】
モジュールは、１つまたは複数のインターフェース回路を含んでよい。いくつかの実施例において、インターフェース回路は、ローカルエリアネットワーク（ＬＡＮ）、インターネット、ワイドエリアネットワーク（ＷＡＮ）、またはこれらの組み合わせに接続される有線インターフェースまたは無線インターフェースを含んでよい。本開示の任意の所与のモジュールの機能性は、インターフェース回路を介して接続される複数のモジュール間に分散されてよい。例えば、複数のモジュールは負荷分散を可能にしてよい。さらなる実施例において、サーバ（リモート、またはクラウドとしても知られている）モジュールは、クライアントモジュールに代わりいくつかの機能性を実現し得る。
【００８４】
上記のように用いられるコードという用語は、ソフトウェア、ファームウェア、および／またはマイクロコードを含んでもよく、プログラム、ルーチン、関数、クラス、データ構造、および／またはオブジェクトを指してもよい。共有プロセッサ回路という用語は、複数のモジュールからいくつかのコードまたはすべてのコードを実行するシングルプロセッサ回路を包含する。グループプロセッサ回路という用語は、複数の追加のプロセッサ回路と組み合わせて、１つまたは複数のモジュールからいくつかのコードまたはすべてのコードを実行するプロセッサ回路を包含する。マルチプロセッサ回路への言及は、ディスクリートダイ上のマルチプロセッサ回路、シングルダイ上のマルチプロセッサ回路、シングルプロセッサ回路のマルチコア、シングルプロセッサ回路のマルチスレッド、または上記の組み合わせを包含する。共有メモリ回路という用語は、複数のモジュールからいくつかのコードまたはすべてのコードを格納する単一のメモリ回路を包含する。グループメモリ回路という用語は、追加のメモリと組み合わせて、１つまたは複数のモジュールからいくつかのコードまたはすべてのコードを格納するメモリ回路を包含する。
【００８５】
メモリ回路という用語は、コンピュータ可読媒体という用語のサブセットである。本明細書で用いられるように、コンピュータ可読媒体という用語は、媒体（搬送波上など）を通して伝播される一時的な電気信号または電磁信号を包含しない。コンピュータ可読媒体という用語はしたがって、有形および非一時的なものとみなされてよい。非一時的な有形のコンピュータ可読媒体の非限定的な例は、不揮発性メモリ回路（フラッシュメモリ回路、消去可能プログラマブルリードオンリメモリ回路、またはマスクリードオンリメモリ回路など）、揮発性メモリ回路（スタティックランダムアクセスメモリ回路、またはダイナミックランダムアクセスメモリ回路など）、磁気記憶媒体（アナログもしくはデジタル磁気テープ、またはハードディスクドライブなど）、および光学記憶媒体（ＣＤ、ＤＶＤ、またはブルーレイ（登録商標）ディスクなど）である。
【００８６】
本出願において、特定の属性を有するとして、または特定のオペレーションを実行するとして説明される装置の要素は、それらの特定の属性を有し、それらの特定のオペレーションを実行するよう具体的に構成される。具体的には、要素が動作を実行する説明は、当該要素が当該動作を実行するように構成されていることを意味する。要素の構成は、要素に関連する非一時的な有形のコンピュータ可読媒体の命令を符号化するなどによって、要素をプログラミングすることを含み得る。
【００８７】
本出願に記載の装置および方法は、複数のコンピュータプログラム中に具現化される１つまたは複数の特定の機能を実行するよう汎用コンピュータを構成することによって作成される特定用途向けコンピュータによって部分的または完全に実装され得る。ソフトウェア仕様書としての役目を果たす上述の機能ブロック、フローチャートコンポーネント、および他の要素は、熟練した技術者、またはプログラマの日常業務によってコンピュータプログラムに翻訳され得る。
【００８８】
コンピュータプログラムは、少なくとも１つの非一時的な有形のコンピュータ可読媒体上に格納されるプロセッサ実行可能命令を含む。コンピュータプログラムはまた、格納されたデータを含んでよく、または格納されたデータに依存してもよい。コンピュータプログラムは、特定用途向けコンピュータのハードウェアとインタラクトする基本入出力システム（ＢＩＯＳ）、特定用途向けコンピュータの特定のデバイスとインタラクトするデバイスドライバ、１つまたは複数のオペレーティングシステム、ユーザアプリケーション、バックグラウンドサービス、バックグラウンドアプリケーションなどを包含し得る。
【００８９】
コンピュータプログラムは、（ｉ）ＨＴＭＬ（ハイパーテキストマークアップ言語）、ＸＭＬ（拡張マークアップ言語）、またはＪＳＯＮ（ＪａｖａＳｃｒｉｐｔ（登録商標）オブジェクト表記法）など解析される説明文（ｉｉ）アセンブリコード、（ｉｉｉ）コンパイラによってソースコードから生成されるオブジェクトコード、（ｉｖ）インタープリタが実行するためのソースコード、（ｖ）ジャストインタイムコンパイラがコンパイルおよび実行に対するソースコードなどを含み得る。単なる例であるが、ソースコードは、Ｃ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ−Ｃ、Ｓｗｉｆｔ、Ｈａｓｋｅｌｌ、Ｇｏ、ＳＱＬ、Ｒ、Ｌｉｓｐ、Ｊａｖａ（登録商標）、ＦＯＲＴＲＡＮ、Ｐｅｒｌ、Ｐａｓｃａｌ、Ｃｕｒｌ、ＯＣａｍｌ、ＪａｖａＳｃｒｉｐｔ（登録商標）、ＨＴＭＬ５（ハイパーテキストマークアップ言語  改訂第５版）、Ａｄａ、ＡＳＰ（アクティブサーバーページ）、ＰＨＰ（ＰＨＰ：ハイパーテキストプリプロセッサ）、Ｓｃａｌａ、Ｅｉｆｆｅｌ、Ｓｍａｌｌｔａｌｋ、Ｅｒｌａｎｇ、Ｒｕｂｙ、Ｆｌａｓｈ（登録商標）、Ｖｉｓｕａｌ  Ｂａｓｉｃ（登録商標）、Ｌｕａ、ＭＡＴＬＡＢ、ＳＩＭＵＬＩＮＫ、およびＰｙｔｈｏｎ（登録商標）を含む言語からシンタックスを用いて書かれてよい。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【外国語明細書】
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