(57)【要約】【課題】上層包囲型ゲート電極で、下層ゲート電極を代行した積層ＣＭＯＳの提供【解決手段】半導体基板１上に下層半導体層（２、１２）が設けられ、下層半導体層上に層間絶縁膜７を介して上層半導体層（９、１１、１３）が設けられ、上層半導体層の一部１３の全周囲に上層ゲート絶縁膜１５を介して包囲する構造の、下層ゲート電極を含む包囲型ゲート電極１６が、下層半導体層の一部１２直上に下層ゲート絶縁膜１４を介して設けられ、包囲型ゲート電極１６に自己整合して、対向する端部が半導体基板の主面に垂直平面をなす構造の、一導電型ソースドレイン領域（５、６）を下層半導体層の一部２に、反対導電型ソースドレイン領域（１７〜２０）を上層半導体層の一部（９、１１）に設けた積層構造のＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ。【選択図】図１
2019062028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板直上に選択的に設けられた下層半導体層と、前記下層半導体層に設けられた一導電型のＭＩＳ電界効果トランジスタと、前記下層半導体層上に層間絶縁膜を介して選択的に設けられた上層半導体層と、前記上層半導体層に設けられた反対導電型のＭＩＳ電界効果トランジスタとを備え、前記反対導電型のＭＩＳ電界効果トランジスタに設けられたゲート電極が、前記上層半導体層の一部の全周囲を包囲する、全周囲等しいゲート長を有する包囲型ゲート電極であり且つ前記一導電型のＭＩＳ電界効果トランジスタのゲート電極を含んでいることを特徴とする半導体装置。
【請求項２】
前記下層半導体層は、端部が前記半導体基板の主面に対し、垂直な平面を有し、相対している一導電型ソース領域あるいは一導電型ドレイン領域がそれぞれ設けられた一対の第1の半導体層と、垂直方向に等しいチャネル長を有するチャネル領域が設けられた第２の半導体層とからなり、前記上層半導体層は、端部が前記半導体基板の主面に対し、垂直な平面を有し、相対している反対導電型高濃度ソース領域あるいは反対導電型高濃度ドレイン領域がそれぞれ設けられた一対の第1の半導体層と、端部が前記半導体基板の主面に対し、垂直な平面を有し、相対している反対導電型低濃度ソース領域あるいは反対導電型低濃度ドレイン領域がそれぞれ設けられた一対の第２の半導体層と、全周囲等しいチャネル長を有するチャネル領域が設けられた第３の半導体層とからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層半導体層の第１の半導体層の格子定数が、前記下層半導体層の第２の半導体層の格子定数より大きいかあるいは同じであり、前記上層半導体層の第１及び第２の半導体層の格子定数が、前記上層半導体層の第３の半導体層の格子定数より大きい、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板直上に設けられ、一導電型不純物領域が平坦に形成された、下層半導体層を２分割することにより、相対する一導電型ソース領域及び一導電型ドレイン領域を形成したことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
下層半導体層上に絶縁膜を介して設けられ、反対導電型不純物領域が充満して形成された、上層半導体層を２分割することにより、相対する反対導電型ソース領域及び反対導電型ドレイン領域を形成したことを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）及び半導体基板上に絶縁膜を介して形成した単結晶半導体層からなるＳＯＩ基板において、高集積、高速、低電力、高性能且つ高信頼な、上下に積層したＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図６２は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ２）、６５は素子分離領域（ＳｉＯ２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はｐ＋型ドレイン領域、７３はｐ＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（６８、７１）及びｐ＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成でき、格子間隔を広げられるため、移動度を増すことができ、高速化が可能となる。
しかしＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用し、単結晶のＳＯＩ基板を形成し、このＳＯＩ基板に特性の安定したＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成することは可能であるが、半導体基板には素子を形成することができないため、素子を積層する３次元化が不可能であり、高集積化に難があった。
またＳＯＩ構造をつくる別の手段として、半導体基板上に絶縁膜を介して別の半導体基板（半導体層）を貼り合わせる、いわゆる貼り合わせ法によっても、高温の熱処理により半導体基板（半導体層）を貼り合わせることによる半導体基板への素子形成の困難さ及び素子が形成された半導体基板に位置合わせして貼り合わせる半導体基板（半導体層）に素子を形成することの困難さのため、半導体基板には素子を形成することができないため、素子を積層する３次元化が不可能であり、高集積化に難があった。
またオン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳの場合は、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤作動を引き起こす原因となるため、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することが難しかった。
また半導体層（ＳＯＩ基板）にソースドレイン領域を形成する場合、半導体層（ＳＯＩ基板）上にゲート絶縁膜を介して設けたゲート電極（あるいはゲート電極の側壁に設けたサイドウォール）に自己整合して不純物を導入し、熱処理により拡散してソースドレイン領域を形成するため、上部に比べ下部にいくほどチャネル長が長くなり（曲率を有するソースドレイン領域を形成し、下部にいくほど不純物の横方向への拡散距離が短くなるため）、ショートチャネルになるほど、ＭＩＳ電界効果トランジスタの駆動電流値が安定しなかったこと及びソースドレイン領域間の耐圧が劣化すること等の問題があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第７２巻  第９号  （２００３）１１３０〜１１３５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法あるいは貼り合わせ法によりＳＯＩ基板を形成するため、単結晶のＳＯＩ基板には特性の良好なＭＩＳ電界効果トランジスタを形成できるが、半導体基板にはＭＩＳ電界効果トランジスタを形成できなかったため、半導体基板及びＳＯＩ基板に積層した高集積な３次元ＣＭＯＳを形成できず、コストパフォーマンスが悪かったこと。
（２）半導体層（ＳＯＩ基板）上にゲート絶縁膜を介して設けたゲート電極（あるいはゲート電極の側壁に設けたサイドウォール）に自己整合してソースドレイン領域を形成するため、曲率を有するソースドレイン領域を形成することになり、深さ方向にチャネル長が異なるため、駆動電流値が安定しなかったこと及びソースドレイン領域間の耐圧が劣化したこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）オン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤作動を引き起こす原因となるため、高信頼なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（５）歪みＳｉ層においては電子と正孔の移動度を増す面方位が異なり、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまい、さらなる移動度の向上に難があったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板直上に選択的に設けられた下層半導体層と、前記下層半導体層に設けられた一導電型のＭＩＳ電界効果トランジスタと、前記下層半導体層上に層間絶縁膜を介して選択的に設けられた上層半導体層と、前記上層半導体層に設けられた反対導電型のＭＩＳ電界効果トランジスタとを備え、前記反対導電型のＭＩＳ電界効果トランジスタに設けられたゲート電極が、前記上層半導体層の一部の全周囲を包囲する、全周囲等しいゲート長を有する包囲型ゲート電極であり、且つ前記一導電型のＭＩＳ電界効果トランジスタのゲート電極を内蔵していることを特徴とする本発明の半導体装置によって解決される。
ここで反対導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極が、一導電型のＭＩＳ電界効果トランジスタのゲート電極を内蔵するとは、包囲型ゲート電極の一部の下面ゲート電極部が、設けられていない下層のゲート電極を代行することである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタを形成し、絶縁膜を介して直上に設けたＳＯＩ基板（上層半導体層）に包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）を有するＮチャネルＭＩＳ電界効果トランジスタを形成した等チャネル長を持つ積層ＣＭＯＳを構成できるため、極めて高速、高集積及び低電力を達成した３次元ＣＭＯＳを得ることが可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲あるいは垂直方向に等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できるため、包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）とソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せず、且つ下層のＰチャネルＭＩＳ電界効果トランジスタのゲート電極を代行するＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を形成し、包囲型ゲート電極に自己整合したソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
また上層ゲート絶縁膜を介して設けられた包囲型ゲート電極により、上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＮチャネルＭＩＳ電界効果トランジスタを形成することが可能である。
また半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタのみを形成し、ＳＯＩ基板（上層半導体層）にはＮチャネルＭＩＳ電界効果トランジスタのみを形成することにより、ＣＭＯＳに特有であるラッチアップ現象を完全に防止することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ共に格子定数の小さな歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）から歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
また階段状の接合を形成する高濃度の砒素の替りに、緩やかな傾斜接合が可能な高濃度の燐によりソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
また下層半導体層と上層半導体層のチャネル幅方向の長さを一致させ、ＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を垂直方向に延在させることにより、ＰチャネルＭＩＳ電界効果トランジスタの両側面にチャネルを形成し、チャネル幅を広げることも可能で、さらなる高速化が可能である。
また半導体基板（Ｓｉ）に形成する下層半導体層をＧｅ層で形成することも可能で、正孔の移動度をさらに増すことができるため、ＰチャネルＭＩＳ電界効果トランジスタのさらなる高速化を達成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該発明を、等チャネル長及び下層ゲート電極内蔵上層包囲型ゲート電極を有する半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳと命名し、本技術をＵＳＧＩＬＧ（ユーエスジーアイエルジー、Ｕｐｐｅｒ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｉｎｃｌｕｄｉｎｇ  Ｌｏｗｅｒ  Ｇａｔｅ）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２８】本発明の半導体装置における第２の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図２９】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３２】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３３】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３５】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３７】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３８】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３９】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４０】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４１】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４２】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４３】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図４４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４５】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図４６】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４７】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図４８】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図４９】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図５０】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図５１】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図５２】本発明の半導体装置における第４の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図５３】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５４】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５５】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５６】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５７】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５８】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図５９】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図６０】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図６１】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図６２】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる下層半導体層の第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）下層半導体層の第１の半導体層をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（３）下層半導体層の第１の半導体層への活性化した一導電型高濃度不純物領域の形成。
（４）下層半導体層の第１の半導体層上に層間絶縁膜の形成。
（５）層間絶縁膜を選択的に開孔し、露出した下層半導体層の第１の半導体層の一部を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長により、層間絶縁膜上への上層半導体層の第１の半導体層（ＳＯＩ基板の一部）の形成。
（６）上層半導体層の第１の半導体層の一部及び縦（垂直）方向エピタキシャル半導体層を除去し、絶縁膜を埋め込むことにより素子分離領域の一部に変換。
（７）上層半導体層の第１の半導体層を充満する活性化した反対導電型高濃度不純物領域の形成。
（８）上層半導体層の第１の半導体層上にマスク材を形成。
（９）マスク材及び反対導電型高濃度不純物領域が形成された上層半導体層の第１の半導体層を包囲型ゲート電極形成用の開孔（異方性エッチング）により分離することによる反対導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（１０）開孔部を介した、上層半導体層の第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（１１）残された上層半導体層の第１の半導体層間の横方向エピタキシャル成長による反対導電型の低濃度不純物領域で充満された上層半導体層の第２の半導体層の形成。
（１２）開孔部に露出した上層半導体層の第２の半導体層、層間絶縁膜及び下層半導体層の第１の半導体層の異方性エッチングによる間隙部に埋め込まれた上層半導体層の第２の半導体層を充満した反対導電型の低濃度ソース領域及び低濃度ドレイン領域あるいは下層半導体層の第１の半導体層に一導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（１３）残された上層半導体層の第２の半導体層間あるいは下層の第１の半導体層間の横方向エピタキシャル成長による上層半導体層の第３の半導体層あるいは下層半導体層の第２の半導体層の形成。（除去部の半導体層の復元）
（１４）上層半導体層の第３の半導体層の全周囲及び下層半導体層の第２の半導体層の上面へのゲート絶縁膜の成長。
（１５）上層半導体層の第３の半導体層あるいは下層半導体層の第２の半導体層の閾値電圧の制御。
（１６）開孔部の平坦埋め込みによる上層半導体層の第３の半導体層の全周囲に包囲型ゲート電極（下層半導体層に形成するＭＩＳ電界効果トランジスタのゲート電極を内蔵する）の形成。
等の技術を使用し、
半導体基板上に第１及び第２の半導体層からなる下層半導体層が設けられ、下層半導体層上に層間絶縁膜を介して第１、第２及び第３の半導体層からなる上層半導体層が設けられ、上層半導体層の第３の半導体層の全周囲に上層ゲート絶縁膜を介して包囲する構造の、下層ゲート電極を内蔵する包囲型ゲート電極が、下層半導体層の第２の半導体層直上に下層ゲート絶縁膜を介して設けられ、包囲型ゲート電極に自己整合して、下層半導体層の第１の半導体層に、対向する端部が半導体基板の主面に対し垂直平面をなす構造の一導電型ソースドレイン領域が設けられ、上層半導体層の第１及び第２の半導体層に対向する端部が半導体基板の主面に対し垂直平面をなす構造の反対導電型ソースドレイン領域が設けられた、変形半導体基板（下層半導体層）及びＳＯＩ基板（上層半導体層）混成型積層構造のＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２６は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、ドレイン領域部の模式側断面図、図４〜図２６は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｎ型のシリコン（Ｓｉ）基板、２は濃度１０１７ｃｍ−３程度、膜厚１００ｎｍ程度のｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）、３は１０１８ｃｍ−３程度のｎ＋型チャネルストッパー領域、４は深さ１００ｎｍ程度のトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）、５は、１０２０ｃｍ−３程度のｐ＋型ソース領域、６は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、７は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、８は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、９は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）、１０は埋め込みシリコン酸化膜（ＳｉＯ２）、１１は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）、１２は１０１７ｃｍ−３程度のｎ型のエピタキシャル歪みＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、１３は１０１７ｃｍ−３程度のｐ型のエピタキシャル歪みＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）、１４は５ｎｍ程度の下層（半導体基板）のゲート絶縁膜（ＳｉＯ２）、１５は５ｎｍ程度の上層（ＳＯＩ基板）のゲート絶縁膜（ＳｉＯ２）、１６は上層（ＳＯＩ基板）の包囲型ゲート電極（ＷＳｉ）（下層（半導体基板）のゲート電極を含む）、１７は１０２０ｃｍ−３程度のｎ＋型ソース領域、１８は５×１０１７ｃｍ−３程度のｎ型ソース領域、１９は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２０は１０２０ｃｍ−３程度のｎ＋ドレイン型領域、２１は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２２は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２３は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２４は導電プラグ（Ｗ）、２５は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２６は１０ｎｍ程度のバリアメタル（ＴａＮ）、２７は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２８は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｎ型のシリコン基板１の一部直上に一対のｎ型のＳｉＧｅ層２が選択的に設けられ、一対のＳｉＧｅ層２間には対向する側面をそれぞれ接してｎ型の歪みＳｉ層１２が挟まれて設けられ、一対のＳｉＧｅ層２及び歪みＳｉ層１２からなる下層半導体層（２、１２）がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。一対のＳｉＧｅ層２には上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｐ＋型ソース領域５あるいはｐ＋型ドレイン領域６が設けられ、歪みＳｉ層１２には深さ方向にチャネル長が等しいチャネル領域が設けられ、歪みＳｉ層１２直上に設けられた下層ゲート絶縁膜（ＳｉＯ２）１４を介してゲート電極（包囲型ゲート電極（ＷＳｉ）１６の一部の下面ゲート電極部）が設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４直下にはｎ＋型チャネルストッパー領域３が設けられている。ｐ＋型ソース領域５及びｐ＋型ドレイン領域６には、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（２、１２）に形成されている。一対のＳｉＧｅ層２上には、シリコン窒化膜（Ｓｉ３Ｎ４）７が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）７上には、ｐ型の一対のＳｉＧｅ層９が選択的に設けられ、一対のＳｉＧｅ層９の対向する側面間に１側面をそれぞれ接してｐ型の一対のＳｉＧｅ層１１が設けられ、一対のＳｉＧｅ層１１の対向する側面間にｐ型の歪みＳｉ層１３が挟まれて設けられている構造からなる上層半導体層（９、１１、１３）が、素子分離領域のシリコン酸化膜（ＳｉＯ２）８及び埋め込みシリコン酸化膜（ＳｉＯ２）１０により島状に絶縁分離されて設けられている。歪みＳｉ層１３の周囲には、上層ゲート絶縁膜（ＳｉＯ２）１５を介して包囲型ゲート電極（ＷＳｉ）１６が下層ゲート絶縁膜（ＳｉＯ２）１４直上に設けられている。一対のＳｉＧｅ層９には、ＳｉＧｅ層９を充満し、上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｎ＋型ソース領域１７あるいはｎ＋型ドレイン領域２０が設けられ、一対のＳｉＧｅ層１１には、ＳｉＧｅ層１１を充満し、上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｎ型ソース領域１８あるいはｎ型ドレイン領域１９が設けられ、歪みＳｉ層１３には全周囲等しいチャネル長を有するチャネル領域が設けられ、ｎ＋型ソース領域１７及びｎ＋型ドレイン領域２０の上面には、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（９、１１、１３）に形成されている。
即ち、半導体基板にはＰチャネルのＭＩＳ電界効果トランジスタが形成され、その直上に積層されたＳＯＩ基板にはＮチャネルのＭＩＳ電界効果トランジスタが形成され、ＮチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極の一部の下面ゲート電極部により、ＰチャネルのＭＩＳ電界効果トランジスタのゲート電極を代行し、且つ等チャネル長を有する混成型積層ＣＭＯＳのチャネル長方向の側断面図が示されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載する。）
【００１２】
図２（チャネル幅方向、チャネル領域部）においては、ｎ型のシリコン基板１の一部直上にｎ型の歪みＳｉ層１２が選択的に設けられ、歪みＳｉ層１２（下層半導体層の一部）は、直下にｎ＋型チャネルストッパー領域３が設けられているトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。歪みＳｉ層１２直上には下層ゲート絶縁膜（ＳｉＯ２）１４が設けられ、下層ゲート絶縁膜（ＳｉＯ２）１４及びその近傍上には、歪みＳｉ層１３の全周囲を上層ゲート絶縁膜（ＳｉＯ２）１５を介して包囲している包囲型ゲート電極（ＷＳｉ）１６が設けられ、包囲型ゲート電極（ＷＳｉ）１６の上面には、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳの一部で、チャネル領域部のチャネル幅方向の側断面図が示されている。
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｎ型のシリコン基板１の一部直上にｎ型のＳｉＧｅ層２が選択的に設けられ、ＳｉＧｅ層２（下層半導体層の一部）は、直下にｎ＋型チャネルストッパー領域３が設けられているトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。ＳｉＧｅ層２には上面、下面及び４側面がすべて平面からなるｐ＋型ドレイン領域６が設けられ、ＳｉＧｅ層２上にはシリコン窒化膜（Ｓｉ３Ｎ４）７が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）７上には、やや幅が狭いＳｉＧｅ層９（上層半導体層の一部）が選択的に設けられ、ＳｉＧｅ層９（上層半導体層の一部）には、ＳｉＧｅ層９を充満し、上面、下面及び４側面がすべて平面からなるｎ＋型ドレイン領域２０が設けられ、ｎ＋型ドレイン領域２０の上面には、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。
【００１４】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタを形成し、絶縁膜を介して直上に設けたＳＯＩ基板（上層半導体層）に包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）を有するＮチャネルＭＩＳ電界効果トランジスタを形成した等チャネル長を持つ積層ＣＭＯＳを構成できるため、極めて高速、高集積及び低電力を達成した３次元ＣＭＯＳを得ることが可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲あるいは垂直方向に等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できるため、包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）とソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せず、且つ下層のＰチャネルＭＩＳ電界効果トランジスタのゲート電極を代行するＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を形成し、包囲型ゲート電極に自己整合したソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
また上層ゲート絶縁膜を介して設けられた包囲型ゲート電極により、上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＮチャネルＭＩＳ電界効果トランジスタを形成することが可能である。
また半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタのみを形成し、ＳＯＩ基板（上層半導体層）にはＮチャネルＭＩＳ電界効果トランジスタのみを形成することにより、ＣＭＯＳに特有であるラッチアップ現象を完全に防止することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ共に格子定数の小さな歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）から歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２６を参照し、主にチャネル長方向を示す模式側断面図を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１６】
図４（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。
【００１７】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層２を異方性エッチングし、シリコン基板１の一部を露出する浅いトレンチを形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ＋型チャネルストッパー領域３を最終形として図示しておく。）
【００１８】
図６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、ＳｉＧｅ層２の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）４を平坦に埋め込む。
【００１９】
図７（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｐ＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ＳｉＧｅ層２にｐ＋型不純物領域２９を図示しておく。この領域は最終的にはｐ＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００２０】
図８（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）８を成長する。
【００２１】
図９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）８及びシリコン窒化膜（Ｓｉ３Ｎ４）７を順次異方性エッチングし、ＳｉＧｅ層２の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００２２】
図１０（チャネル長方向）
次いで露出したｎ型のＳｉＧｅ層２上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）８の平坦面より突出した縦（垂直）方向エピタキシャルＳｉＧｅ層３０を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３１を成長する。
【００２３】
図１１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びタングステン膜（Ｗ）３１をマスク層として、シリコン酸化膜（ＳｉＯ２）８を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２４】
図１２（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３０の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層９を成長し、シリコン酸化膜（ＳｉＯ２）８の開孔部を埋め込む。
【００２５】
図１３（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）８をマスク層として、タングステン膜（Ｗ）３１、ＳｉＧｅ層９及びＳｉＧｅ層３０を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２６】
図１４（チャネル長方向）
次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉＧｅ層９及びシリコン酸化膜（ＳｉＯ２）８上に成長したシリコン酸化膜（ＳｉＯ２）１０を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１０を開孔部に平坦に埋め込み、素子分離領域（８，１０）を形成する。
【００２７】
図１５（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉＧｅ層９に砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで１０００℃程度でアニールをおこない、活性化及び深さを制御し、ＳｉＧｅ層２に深さが５０ｎｍ程度のｐ＋型不純物領域２９及びＳｉＧｅ層９を充満したｎ＋型不純物領域３２を形成する。
【００２８】
図１６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長する。次いで化学気相成長により、５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。
【００２９】
図１７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３４、シリコン窒化膜（Ｓｉ３Ｎ４）３３及びＳｉＧｅ層９を順次異方性ドライエッチングする。連続してＳｉＧｅ層９を２０ｎｍ程度横方向に等方性ドライエッチングする。この際ｎ＋型不純物領域３２は左右に分割されて、ｎ＋型ソース領域１７及びｎ＋型ドレイン領域２０となる。次いでレジスト（図示せず）を除去する。
【００３０】
図１８（チャネル長方向）
次いで露出したＳｉＧｅ層９の側面間に５×１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉＧｅ層１１を成長する。
【００３１】
図１９（チャネル長方向）
次いでタングステン膜（Ｗ）３４をマスク層として、ＳｉＧｅ層１１、シリコン酸化膜（ＳｉＯ２）８（ＳｉＧｅ層１１の両側面に存在）、シリコン窒化膜（Ｓｉ３Ｎ４）７およびＳｉＧｅ層２を順次異方性ドライエッチングする。この際５×１０１７ｃｍ−３程度の燐が充満されたｎ型のエピタキシャルＳｉＧｅ層１１は左右に分割されて、ｎ型ソース領域１８及びｎ型ドレイン領域１９となり、ｐ＋型不純物領域２９は左右に分割されて、ｐ＋型ソース領域５及びｐ＋型ドレイン領域６となる。
【００３２】
図２０（チャネル長方向）
次いでタングステン膜（Ｗ）３４を異方性ドライエッチングする。次いで露出したＳｉＧｅ層２あるいはＳｉＧｅ層１１の側面間にそれぞれｎ型の横（水平）方向エピタキシャル歪みＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャル歪みＳｉ層１３を同時成長する。
【００３３】
図２１（チャネル長方向）
次いで露出している歪みＳｉ層１２の上面及び歪みＳｉ層１３の全周囲を酸化し、それぞれ５ｎｍ程度のゲート絶縁膜（ＳｉＯ２）（１４、１５）を成長する。次いで歪みＳｉ層１３を貫通する、２５ｋｅｖ程度の加速電圧で歪みＳｉ層１２に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１２の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１３に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１３をｐ型に反転させる。）
【００３４】
図２２（チャネル長方向）
次いで化学気相成長により、上層のゲート絶縁膜（ＳｉＯ２）１５の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１６が形成される。この際包囲型ゲート電極（ＷＳｉ）１６の下面部は下層（半導体基板）に形成されるＰチャネルＭＩＳ電界効果トランジスタのゲート電極を兼ねている。次いで８００℃程度でアニールし、チャネル領域を活性化する。
【００３５】
図２３（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３３をエッチング除去する。
【００３６】
図２４（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長する。
【００３７】
図２５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２、ＰＳＧ膜２１、シリコン酸化膜（ＳｉＯ２）８及びシリコン窒化膜（Ｓｉ３Ｎ４）７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３８】
図２６（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなるＴｉＮ膜２３を成長する。次いで化学気相成長により、タングステン膜（Ｗ）２４を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアを平坦に埋め込み、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を形成する。
【００３９】
図１（チャネル長方向）図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２５を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２２がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２６を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２６を有するＣｕ配線２７を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長し、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。
【実施例２】
【００４０】
図２７（チャネル長方向）及び図２８（チャネル幅方向、チャネル領域部）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜３、５〜７、９、１１〜２８は図１と同じ物を、３５はトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、下層及び上層半導体層が同じ幅を有して、トレンチ素子分離され、上層の包囲型ゲート電極が垂直方向に延在していること以外は図１あるいは図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また下層半導体層（半導体基板）の両側面にまでチャネルを形成できるため、表面上のサイズを拡張することなく、チャネル幅を増大できるので、ＰチャネルＭＩＳ電界効果トランジスタのより高速化が可能である。
【００４１】
次いで本発明に係る半導体装置における第２の実施例の製造方法について図２７〜図４９を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００４２】
図２９（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｐ＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ＳｉＧｅ層２にｐ＋型不純物領域２９を図示しておく。この領域は最終的にはｐ＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００４３】
図３０（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）８を成長する。
【００４４】
図３１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）８及びシリコン窒化膜（Ｓｉ３Ｎ４）７を順次異方性エッチングし、ＳｉＧｅ層２の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００４５】
図３２（チャネル長方向）
次いで露出したｎ型のＳｉＧｅ層２上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）８の平坦面より突出した縦（垂直）方向エピタキシャルＳｉＧｅ層３０を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３１を成長する。
【００４６】
図３３（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）８を異方性ドライエッチングする。
【００４７】
図３４（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３０の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層９を成長する。
【００４８】
図３５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３１、ＳｉＧｅ層（９、３０）、シリコン窒化膜（Ｓｉ３Ｎ４）７及びＳｉＧｅ層２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ＋型チャネルストッパー領域３を最終形として図示しておく。）次いでレジスト（図示せず）を除去する。
【００４９】
図３６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層９の一部を異方性ドライエッチングする。（上層半導体層（ＳＯＩ基板）のチャネル長方向の長さを短くする。上層半導体層（ＳＯＩ基板）と下層半導体層（半導体基板）のチャネル幅方向は等しい幅に形成される。）次いでレジスト（図示せず）を除去する。
【００５０】
図３７（チャネル長方向）
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３５を成長する。次いでＳｉＧｅ層９上に成長したシリコン酸化膜（ＳｉＯ２）３５を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３５を開孔部に平坦に埋め込み、素子分離領域を形成する。
【００５１】
図３８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉＧｅ層９に砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで１０００℃程度でアニールをおこない、活性化及び深さを制御し、ＳｉＧｅ層２に深さが５０ｎｍ程度のｐ＋型不純物領域２９及びＳｉＧｅ層９を充満したｎ＋型不純物領域３２を形成する。
【００５２】
図３９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長する。次いで化学気相成長により、５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。
【００５３】
図４０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３４、シリコン窒化膜（Ｓｉ３Ｎ４）３３及びＳｉＧｅ層９を順次異方性ドライエッチングする。連続してＳｉＧｅ層９を２０ｎｍ程度横方向に等方性ドライエッチングする。この際ｎ＋型不純物領域３２は左右に分割されて、ｎ＋型ソース領域１７及びｎ＋型ドレイン領域２０となる。次いでレジスト（図示せず）を除去する。
【００５４】
図４１（チャネル長方向）
次いで露出したＳｉＧｅ層９の側面間に５×１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉＧｅ層１１を成長する。
【００５５】
図４２（チャネル長方向）及び図４３（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）３４をマスク層として、ＳｉＧｅ層１１、シリコン窒化膜（Ｓｉ３Ｎ４）７およびＳｉＧｅ層２を順次異方性ドライエッチングする。この際５×１０１７ｃｍ−３程度の燐が充満されたｎ型のエピタキシャルＳｉＧｅ層１１は左右に分割されて、ｎ型ソース領域１８及びｎ型ドレイン領域１９となり、ｐ＋型不純物領域２９は左右に分割されて、ｐ＋型ソース領域５及びｐ＋型ドレイン領域６となる。
【００５６】
図４４（チャネル長方向）及び図４５（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）３４を異方性ドライエッチングする。次いで露出したＳｉＧｅ層２あるいはＳｉＧｅ層１１の側面間にそれぞれｎ型の横（水平）方向エピタキシャル歪みＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャル歪みＳｉ層１３を同時成長する。次いでシリコン酸化膜（ＳｉＯ２）３５（ＳｉＧｅ層１１及びＳｉＧｅ層２の両側面に存在）を異方性ドライエッチングする。
【００５７】
図４６（チャネル長方向）及び図４７（チャネル幅方向、チャネル領域部）
次いで露出している歪みＳｉ層１２の上面、側面、シリコン基板１の上面及び歪みＳｉ層１３の全周囲を酸化し、それぞれ５ｎｍ程度のゲート絶縁膜（ＳｉＯ２）（１４、１５）を成長する。次いで歪みＳｉ層１３を貫通する２５ｋｅｖ程度の加速電圧で歪みＳｉ層１２に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１２の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１３に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１３をｐ型に反転させる。）
【００５８】
図４８（チャネル長方向）及び図４９（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、上層のゲート絶縁膜（ＳｉＯ２）１５の全周囲及び下層のゲート絶縁膜（ＳｉＯ２）１４の側面を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１６が形成される。この際包囲型ゲート電極（ＷＳｉ）１６の下面部及び垂直方向に延在された側面部は下層（半導体基板）に形成されるＰチャネルＭＩＳ電界効果トランジスタのゲート電極を兼ねている。次いで８００℃程度でアニールし、チャネル領域を活性化する。
【００５９】
以後第１の実施例に示される図２３〜図２６及び図１の工程をおこない、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。（完成図、図２７（チャネル長方向）及び図２８（チャネル幅方向、チャネル領域部））
【実施例３】
【００６０】
図５０（チャネル長方向）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１、３〜８、１４〜２８は図１と同じ物を、３６はｎ型のエピタキシャルＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、３７はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）、３８はｎ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）、３９はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）を示している。
同図においては、シリコン基板上にｎ型のエピタキシャルＳｉＧｅ層が形成されていないこと及びすべての半導体層がエピタキシャルＳｉ層からなっている以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、チャネル領域が歪みＳｉ層になっていないためキャリアの移動度は増大できないが、製造方法はやや簡単にすることが可能である。
【実施例４】
【００６１】
図５１（チャネル長方向）及び図５２（チャネル幅方向、チャネル領域部）は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１、３〜１１、１３、１６〜２８は図１と同じ物を、３９はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）、４０はｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層のバッファ層、Ｇｅ濃度８０％程度）、４１はシリコン酸化膜（ＳｉＯ２）、４２はｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）、４３はｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、４４は下層（半導体基板）のゲート絶縁膜（ＨｆＯ２）、４５は上層（ＳＯＩ基板）のゲート絶縁膜（ＨｆＯ２）を示している。
同図においては、シリコン基板１上にバッファ層となるＳｉＧｅ層（Ｇｅ濃度８０％程度）４０を介してＧｅ層４２が設けられ、ｐ＋型ソースドレイン領域が形成され、チャネル領域がＧｅ層４３に形成されたＰチャネルＭＩＳ電界効果トランジスタを構成していること及び上下層のゲート絶縁膜がＨｆＯ２で形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにＧｅ層にチャネルを形成できるため、正孔の移動度を大幅に増大できることにより、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能である。
【００６２】
次いで本発明に係る半導体装置における第４の実施例の製造方法について図５１〜図６０を参照して説明する。
【００６３】
図５３（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。
【００６４】
図５４（チャネル長方向）
次いで９００℃程度でＳｉＧｅ層２を酸化する。この際、ＳｉＧｅ層２中のＳｉは酸化され、シリコン酸化膜（ＳｉＯ２）４１となるが、Ｇｅは酸化されず、ＳｉＧｅ層中に拡散し、Ｇｅ濃度８０％程度を含む２５ｎｍ程度のＳｉＧｅ層４０となる。
【００６５】
図５５（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）４１をエッチング除去する。次いでＳｉＧｅ層（Ｇｅ濃度８０％程度）４０をバッファ層として直上に７５ｎｍ程度の縦（垂直）方向エピタキシャルＧｅ層４２（下層（半導体基板）の第１の半導体層）を成長する。
【００６６】
図５６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｇｅ層４２及びＳｉＧｅ層４０を順次異方性エッチングし、シリコン基板１の一部を露出する浅いトレンチを形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ＋型チャネルストッパー領域３を最終形として図示しておく。）
【００６７】
図５７（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｇｅ層４２の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）４を平坦に埋め込む。
【００６８】
図５８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｐ＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、Ｇｅ層４２にｐ＋型不純物領域２９を図示しておく。この領域は最終的にはｐ＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００６９】
図５９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）８を成長する。
【００７０】
図６０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）８、シリコン窒化膜（Ｓｉ３Ｎ４）７及びシリコン酸化膜（ＳｉＯ２）４を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００７１】
次いで第１の実施例に示される図１０〜図２６及び図１の工程をおこない、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。（完成図、図５１（チャネル長方向）及び図５２（チャネル幅方向、チャネル領域部））（ただし、図２０（チャネル長方向）の工程においては、露出したＧｅ層４２／ＳｉＧｅ層４０の側面間にｎ型の横（水平）方向エピタキシャルＧｅ層４３を成長し、ＳｉＧｅ層１１の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ１３を逐次成長すればよい。また図２１（チャネル長方向）の工程においては、露出しているＧｅ層４３の上面及び歪みＳｉ層１３の全周囲には、化学気相成長により、それぞれ５ｎｍ程度のゲート絶縁膜（ＨｆＯ２）（４４、４５）を成長すればよい。）
【実施例５】
【００７２】
図６１（チャネル長方向）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１０、１２〜１７、２０〜２８は図１と同じ物を示している。
同図においては、ＳｉＧｅ層１１（上層（ＳＯＩ基板）の第２の半導体層）が設けられていないこと、ｎ＋型ソース領域１７及びｎ＋型ドレイン領域２０が高濃度の燐（不純物分布がゆるやかに変化する傾斜接合が可能）により形成されていること及びｎ型ソース領域１８とｎ型ドレイン領域１９が設けられていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、若干チャネル長は短くなりがちであるが、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成できるため、微細化及び製造プロセスの簡略化が可能である。
【００７３】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層（半導体基板）にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層（ＳＯＩ基板）にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート絶縁膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
【産業上の利用可能性】
【００７４】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００７５】
１    ｎ型のシリコン（Ｓｉ）基板
２    ｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度、ソースドレイン領域形成部）
３    ｎ＋型チャネルストッパー領域
４    トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）
５    ｐ＋型ソース領域
６    ｐ＋型ドレイン領域
７    シリコン窒化膜（Ｓｉ３Ｎ４）
８    シリコン酸化膜（ＳｉＯ２）
９    ｐ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第１の半導体層、Ｇｅ濃度２０％程度、高濃度ソースドレイン領域形成部）
１０  埋め込みシリコン酸化膜（ＳｉＯ２）
１１  ｎ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第２の半導体層、Ｇｅ濃度２０％程度、低濃度ソースドレイン領域形成部）
１２  ｎ型のエピタキシャル歪みＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
１３  ｐ型のエピタキシャル歪みＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）
１４  下層（半導体基板）のゲート絶縁膜（ＳｉＯ２）
１５  上層（ＳＯＩ基板）のゲート絶縁膜（ＳｉＯ２）
１６  上層（ＳＯＩ基板）の包囲型ゲート電極（ＷＳｉ）（下層（半導体基板）のゲート電極を含む）
１７  ｎ＋型ソース領域
１８  ｎ型ソース領域
１９  ｎ型ドレイン領域
２０  ｎ＋型ドレイン領域
２１  燐珪酸ガラス（ＰＳＧ）膜
２２  シリコン窒化膜（Ｓｉ３Ｎ４）
２３  バリアメタル（ＴｉＮ）
２４  導電プラグ（Ｗ）
２５  ＳｉＯＣ膜
２６  バリアメタル（ＴａＮ）
２７  Ｃｕ配線（Ｃｕシード層含む）
２８  バリア絶縁膜（Ｓｉ３Ｎ４）
２９  ｐ＋型不純物領域
３０  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）
３１  選択化学気相成長導電膜（Ｗ）
３２  ｎ＋型不純物領域
３３  シリコン窒化膜（Ｓｉ３Ｎ４）
３４  タングステン膜（Ｗ）
３５  シリコン酸化膜（ＳｉＯ２）
３６  ｎ型のエピタキシャルＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
３７  ｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）
３８  ｎ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）
３９  ｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）
４０  ｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層のバッファ層、Ｇｅ濃度８０％程度）
４１  シリコン酸化膜（ＳｉＯ２）
４２  ｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）
４３  ｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
４４  下層（半導体基板）のゲート絶縁膜（ＨｆＯ２）
４５  上層（ＳＯＩ基板）のゲート絶縁膜（ＨｆＯ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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