(57)【要約】      （修正有）【課題】１つの検出巻線で、低ノイズのゼロ電流検出を行う。【解決手段】ゼロ電流検出回路１３は、交流入力電圧を直流出力電圧に変換して出力する力率改善コンバータ１の昇圧インダクタ４に磁気結合されると共に一端がグランドに接続されて、他端に昇圧インダクタ４の両端間電圧に比例するゼロ電流検出信号Ｓ７を発生させる１つの検出巻線２１と、検出巻線２１の他端に一端が接続された抵抗２２と、順方向を揃えて互いに直列接続された２つのダイオードで構成されて、抵抗２２を介して入力されるゼロ電流検出信号Ｓ７をグランドＧの電位（ゼロ電圧）と正の電源電圧とでクランプして矩形信号Ｓ８に変換して出力するクランプ部２３と、比較電圧と矩形信号Ｓ８とを比較するコンパレータを有して、立ち下がりエッジが昇圧インダクタ４に流れるインダクタ電流ＩＬがゼロとなるタイミングに同期する検出パルスＳＺ１、ＳＺ２を出力するパルス出力部２４と、を備える。【選択図】図１
2019176605.tif 000002
【特許請求の範囲】
【請求項１】
交流入力電圧を直流出力電圧に変換して出力するブリッジレストーテムポール力率改善コンバータの昇圧インダクタに磁気結合されると共に一端が基準電位に接続されて、他端に当該昇圧インダクタの両端間電圧に比例して変化するゼロ電流検出信号を発生させる１つの検出巻線と、
前記検出巻線の他端に一端が接続された抵抗と、
前記抵抗の他端に接続されると共に、当該抵抗を介して入力される前記ゼロ電流検出信号を、予め設定された上限電圧と当該上限電圧より低い下限電圧とでクランプして矩形信号に変換して出力するクランプ部と、
前記下限電圧と前記上限電圧との間に規定された比較電圧と前記矩形信号とを比較するコンパレータを有して、立ち上がりエッジまたは立ち下がりエッジのうちの一方のエッジが前記昇圧インダクタに流れる電流がゼロとなるタイミングに同期する検出パルスを出力するパルス出力部とを備えているブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路。
【請求項２】
前記クランプ部は、順方向を揃えて互いに直列接続された２つのダイオードで構成されると共に、当該２つのダイオードの接続点が前記抵抗の他端に接続され、電流入力端部が前記下限電圧に接続され、かつ電流出力端部が前記上限電圧に接続されている請求項１記載のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路。
【請求項３】
前記パルス出力部は、
負入力端子に前記矩形信号が入力されると共に正入力端子に前記比較電圧が入力される第１コンパレータ、および負入力端子に前記比較電圧が入力されると共に正入力端子に前記矩形信号が入力される第２コンパレータのうちの少なくとも一方を前記コンパレータとして備えている請求項１または２記載のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路。
【請求項４】
前記コンパレータは、ヒステリシスコンパレータで構成されている請求項１から３のいずれかに記載のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路。
【請求項５】
前記上限電圧は、正の電源電圧であり、
前記パルス出力部は、前記正の電源電圧のみの片電源で動作する請求項１から４のいずれかに記載のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路。
【請求項６】
請求項１から５のいずれかに記載のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路と、
前記昇圧インダクタと、
トーテムポール接続された一対のスイッチ素子で構成されて前記直流出力電圧が出力される一対の出力端子間に接続されたスイッチ回路部と、
順方向を揃えて互いに直列接続されると共に前記スイッチ回路部に並列接続された２つの整流素子と、
前記昇圧インダクタに流れるインダクタ電流を検出すると共に当該インダクタ電流の電流値に比例して電圧値が変化する電流検出信号を出力する電流検出部と、
前記交流入力電圧の極性を示す極性信号を出力する極性検出部と、
前記直流出力電圧と当該直流出力電圧についての目標電圧との誤差を積分すると共に、当該積分によって得られる誤差積分信号と前記交流入力電圧を示す交流電圧信号とを乗算することにより、前記昇圧インダクタに流す三角波状のインダクタ電流におけるピーク電流値の包絡線が描くべき正弦波状の目標電流信号を生成する目標電流信号生成部と、
前記検出パルス、前記電流検出信号、前記極性信号および前記目標電流信号に基づいて、前記交流入力電圧が正極性のときには、前記一対のスイッチ素子のうちのローサイドのスイッチ素子に対して、当該検出パルスの前記一方のエッジに同期してオン状態に移行させ、当該電流検出信号が当該目標電流信号に一致したときにオフ状態に移行させる駆動信号を出力し、前記交流入力電圧が負極性のときには、前記一対のスイッチ素子のうちのハイサイドのスイッチ素子に対して、当該検出パルスの前記一方のエッジに同期してオン状態に移行させ、当該電流検出信号が当該目標電流信号に一致したときにオフ状態に移行させる駆動信号を出力する駆動信号生成部とを備えているブリッジレストーテムポール力率改善コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される交流電圧を整流するダイオードブリッジ回路を有しないブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路、およびブリッジレストーテムポール力率改善コンバータに関するものである。
【背景技術】
【０００２】
この種のブリッジレストーテムポール力率改善コンバータ（以下、単に「ＰＦＣ」ともいう）用のゼロ電流検出回路として、下記特許文献１に開示された種々のゼロ電流検出回路が知られている。これらのゼロ電流検出回路はいずれも、ＰＦＣインダクタ（昇圧インダクタ）に磁気結合（カップリング）されたインダクタ補助巻線（検出巻線）と、インダクタ補助巻線の両端部に抵抗を介して接続されて、両端部に生じる２つの電圧信号のそれぞれについて下限値をほぼゼロボルトで、かつ上限値を正の数ボルト（例えば３．３Ｖ等の電源電圧）でクランプして異極性の２つの検出信号を出力するクランプダイオード回路と、コンパレータおよび論理回路を備えて構成されてこの２つの検出信号に基づいて電圧信号（ゼロ電流検出信号）を出力する信号処理モジュールとを備えている。また、これらのゼロ電流検出回路は、２つのインダクタ補助巻線を有する構成のものと、１つのインダクタ補助巻線を有する構成のものとに区分けされるが、コストを考慮すると、１つのインダクタ補助巻線を有する構成が好ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６２３１６７３号公報（第８−９頁、第１−９図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、１つのインダクタ補助巻線を有する上記した従来のブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路には、以下のような課題が存在している。すなわち、このゼロ電流検出回路では、インダクタ補助巻線の各端部に抵抗が直列に接続される構成のため、インダクタ補助巻線の各端部が、ゼロ電流検出回路の基準電位（グランド電位）に対して高インピーダンス状態になることから、インダクタ補助巻線（検出巻線）の各端部に生じる電圧信号に大きなノイズが乗りやすいという課題が存在している。
【０００５】
本発明は、かかる課題を解決するためになされたものであり、１つの検出巻線で、低ノイズのゼロ電流検出を行い得るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路、およびこのゼロ電流検出回路を備えたブリッジレストーテムポール力率改善コンバータを提供することを主目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路は、交流入力電圧を直流出力電圧に変換して出力するブリッジレストーテムポール力率改善コンバータの昇圧インダクタに磁気結合されると共に一端が基準電位に接続されて、他端に当該昇圧インダクタの両端間電圧に比例して変化するゼロ電流検出信号を発生させる１つの検出巻線と、前記検出巻線の他端に一端が接続された抵抗と、前記抵抗の他端に接続されると共に、当該抵抗を介して入力される前記ゼロ電流検出信号を、予め設定された上限電圧と当該上限電圧より低い下限電圧とでクランプして矩形信号に変換して出力するクランプ部と、前記下限電圧と前記上限電圧との間に規定された比較電圧と前記矩形信号とを比較するコンパレータを有して、立ち上がりエッジまたは立ち下がりエッジのうちの一方のエッジが前記昇圧インダクタに流れる電流がゼロとなるタイミングに同期する検出パルスを出力するパルス出力部とを備えている。
【０００７】
また、本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路は、前記クランプ部は、順方向を揃えて互いに直列接続された２つのダイオードで構成されると共に、当該２つのダイオードの接続点が前記抵抗の他端に接続され、電流入力端部が前記下限電圧に接続され、かつ電流出力端部が前記上限電圧に接続されている。
【０００８】
また、本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路は、前記パルス出力部は、負入力端子に前記矩形信号が入力されると共に正入力端子に前記比較電圧が入力される第１コンパレータ、および負入力端子に前記比較電圧が入力されると共に正入力端子に前記矩形信号が入力される第２コンパレータのうちの少なくとも一方を前記コンパレータとして備えている。
【０００９】
また、本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路は、前記コンパレータは、ヒステリシスコンパレータで構成されている。
【００１０】
また、本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路は、前記定電圧は、正の電源電圧であり、前記パルス出力部は、前記正の電源電圧のみの片電源で動作する。
【００１１】
また、本発明に係るブリッジレストーテムポール力率改善コンバータは、上記のいずれかのブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路と、前記昇圧インダクタと、トーテムポール接続された一対のスイッチ素子で構成されて前記直流出力電圧が出力される一対の出力端子間に接続されたスイッチ回路部と、順方向を揃えて互いに直列接続されると共に前記スイッチ回路部に並列接続された２つの整流素子と、前記昇圧インダクタに流れるインダクタ電流を検出すると共に当該インダクタ電流の電流値に比例して電圧値が変化する電流検出信号を出力する電流検出部と、前記交流入力電圧の極性を示す極性信号を出力する極性検出部と、前記直流出力電圧と当該直流出力電圧についての目標電圧との誤差を積分すると共に、当該積分によって得られる誤差積分信号と前記交流入力電圧を示す交流電圧信号とを乗算することにより、前記昇圧インダクタに流す三角波状のインダクタ電流におけるピーク電流値の包絡線が描くべき正弦波状の目標電流信号を生成する目標電流信号生成部と、前記検出パルス、前記電流検出信号、前記極性信号および前記目標電流信号に基づいて、前記交流入力電圧が正極性のときには、前記一対のスイッチ素子のうちのローサイドのスイッチ素子に対して、当該検出パルスの前記一方のエッジに同期してオン状態に移行させ、当該電流検出信号が当該目標電流信号に一致したときにオフ状態に移行させる駆動信号を出力し、前記交流入力電圧が負極性のときには、前記一対のスイッチ素子のうちのハイサイドのスイッチ素子に対して、当該検出パルスの前記一方のエッジに同期してオン状態に移行させ、当該電流検出信号が当該目標電流信号に一致したときにオフ状態に移行させる駆動信号を出力する駆動信号生成部とを備えている。
【発明の効果】
【００１２】
本発明に係るブリッジレストーテムポール力率改善コンバータ用のゼロ電流検出回路によれば、ノイズの乗りにくい基準電位に一端が直接接続された１つの検出巻線を備えた構成で、昇圧インダクタに流れる電流がゼロとなるタイミングに一方のエッジが同期する検出パルスを、ノイズの少ない状態で出力することができる。このため、このゼロ電流検出回路を備えたブリッジレストーテムポール力率改善コンバータによれば、ノイズの少ない検出パルスに基づいて、トーテムポール接続された一対のスイッチ素子を電流臨界モードで正確に動作させることができる。
【００１３】
また、このゼロ電流検出回路によれば、順方向を揃えて互いに直列接続された２つのダイオードでクランプ部を構成したことにより、クランプ部を簡易に構成することができる。
【００１４】
また、このゼロ電流検出回路によれば、負入力端子に矩形信号が入力されると共に正入力端子に比較電圧が入力される第１コンパレータ、および負入力端子に比較電圧が入力されると共に正入力端子に矩形信号が入力される第２コンパレータを備えた構成においては、交流入力電圧の正極性の期間および負極性の期間において、立ち上がりエッジまたは立ち下がりエッジのうちの常に一方のエッジ（例えば、立ち下がりエッジ）が昇圧インダクタに流れる電流がゼロとなるタイミングに同期する検出パルスを出力することができる。このため、このゼロ電流検出回路を備えたブリッジレストーテムポール力率改善コンバータによれば、交流入力電圧の正極性および負極性の両期間において、常に矩形信号の一方のエッジを検出するだけで済むため、駆動信号生成部での負荷を軽減することができる。また、このゼロ電流検出回路によれば、正入力端子に矩形信号が入力されると共に負入力端子に比較電圧が入力される第１コンパレータ、および正入力端子に比較電圧が入力されると共に負入力端子に矩形信号が入力される第２コンパレータのうちの一方のみを備えた構成においては、回路の構成をより簡易な構成にすることができる。
【００１５】
また、このゼロ電流検出回路によれば、ヒステリシスコンパレータでコンパレータを構成したことにより、ノイズの影響をより低減することができ、検出パルスを、よりノイズの少ない状態で出力することができる。このため、このゼロ電流検出回路を備えたブリッジレストーテムポール力率改善コンバータによれば、よりノイズの少ない検出パルスに基づいて、トーテムポール接続された一対のスイッチ素子を電流臨界モードで一層正確に動作させることができる。
【００１６】
また、このゼロ電流検出回路によれば、基準電位（例えばゼロ電圧）を基準とする正の電源電圧のみで動作する構成（片電源で動作する構成）のため、両電源で動作する構成（正の電源電圧に加えて、基準電位を基準とする負の電源電圧を必要とする構成）と比較して、より簡易な電源構成でゼロ電流検出回路を動作させることができる。
【図面の簡単な説明】
【００１７】
【図１】ブリッジレストーテムポール力率改善コンバータ１の構成図である。
【図２】図１のゼロ電流検出回路１３の回路図である。
【図３】ゼロ電流検出回路１３およびコンバータ１の各動作を説明するための波形図である。
【発明を実施するための形態】
【００１８】
以下、ブリッジレストーテムポール力率改善コンバータの実施の形態について、添付図面を参照して説明する。
【００１９】
最初に、ブリッジレストーテムポール力率改善コンバータ（以下、単に「コンバータ」ともいう）の一例としての図１，２に示すコンバータ１の構成について説明する。
【００２０】
コンバータ１は、図１に示すように、一対の入力端子２ａ，２ｂ（特に区別しないときには、「入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（特に区別しないときには、「出力端子３」ともいう）、昇圧インダクタ４、スイッチ回路部５、２つの整流素子６，７、平滑コンデンサ８、入力電圧検出部９、極性検出部１０、電流検出部１１、目標電流信号生成部１２、ゼロ電流検出回路１３、および駆動信号生成部１４を備え、電流臨界モードで動作して、入力端子２間に入力される交流入力電圧Ｖａｃ（５０Ｈｚや６０Ｈｚなどの商用周波数のＡＣ１００Ｖなどの交流電圧）を直流出力電圧Ｖｄｃ（交流入力電圧Ｖａｃの最大値を超える電圧）に変換して出力端子３間から出力するように構成されている。この場合、直流出力電圧Ｖｄｃは、一対の出力端子３ａ，３ｂのうちの他方の出力端子３ｂの電位（基準電位（本例では一例として、グランドＧの電位（ゼロ電圧））を基準として一方の出力端子３ａが正電位となる状態で、かつ一対の出力端子３ａ，３ｂ間に接続された平滑コンデンサ８で平滑された状態で、出力端子３ａ，３ｂ間から出力される。本例では一例として、交流入力電圧ＶａｃはＡＣ１００Ｖであり、直流出力電圧ＶｄｃはＤＣ４００Ｖであるものとして説明する。
【００２１】
具体的には、昇圧インダクタ４は、一例として、磁気コアおよび磁気コアに巻回されたコイルで構成されて、一対の入力端子２のうちの一方の入力端子（本例では一例として入力端子２ａ）とスイッチ回路部５とを接続する電力ラインＬａ、および一対の入力端子２のうちの他方の入力端子（本例では一例として入力端子２ｂ）と２つの整流素子６，７とを接続する電力ラインＬｂのうちの少なくとも一方に挿入接続されている。本例では一例として、電力ラインＬａにのみ挿入接続されているが、この構成に限定されず、例えば、電力ラインＬｂにのみ挿入接続する構成や、電力ラインＬａ，Ｌｂのそれぞれに挿入接続する構成を採用することもできる。
【００２２】
スイッチ回路部５は、トーテムポール接続された一対のスイッチ素子５ａ，５ｂで構成されて、一対の出力端子３間に接続されている。本例では一例として、スイッチ素子５ａ，５ｂは、ボディダイオードを内蔵するｎチャネル型のＭＯＳＦＥＴ（以下、単にＦＥＴともいう）で構成されて、ハイサイドのスイッチ素子５ａのソース端子とローサイドのスイッチ素子５ｂのドレイン端子とが接続点Ａで接続され、ハイサイドのスイッチ素子５ａのドレイン端子が高電位側の出力端子３ａに接続され、かつローサイドのスイッチ素子５ｂのソース端子がゼロ電圧となる出力端子３ｂに接続されている。なお、スイッチ素子５ａ，５ｂは、ＦＥＴに代えて、バイポーラトランジスタで構成することもできる。
【００２３】
また、各スイッチ素子５ａ，５ｂについては、ハイサイドのスイッチ素子５ａは駆動信号生成部１４から供給される駆動信号Ｓ９ａにより、またローサイドのスイッチ素子５ｂは駆動信号生成部１４から供給される駆動信号Ｓ９ｂにより、交互にＯＮ・ＯＦＦ動作（スイッチング動作）するように駆動される。
【００２４】
これにより、交流入力電圧Ｖａｃが正極性の場合において、スイッチ素子５ｂがＯＮ状態のときには、昇圧インダクタ４にエネルギーを蓄積するため、昇圧インダクタ４には、等価的にグランドＧの電位（ゼロ電圧）になる接続点Ａ側の端部の電圧を基準として、入力端子２ａ側の端部が高電位となる両端間電圧ＶＬ（＋｜Ｖａｃ｜。この方向（図１に示す方向）あるいはこの極性の場合を正（＋）方向とする電圧）が印加されて、入力端子２ａからＯＮ状態のスイッチ素子５ｂを経由して入力端子２ｂに向かう漸増するインダクタ電流ＩＬ（この方向（図１における矢印方向）に流れる場合を正（＋）方向とする）が流れる。一方、スイッチ素子５ｂがＯＦＦ状態のときには、昇圧インダクタ４からエネルギーが放出されるため、昇圧インダクタ４には、等価的に直流出力電位（Ｖｄｃ）になる接続点Ａ側の端部の電圧を基準として、入力端子２ａ側の端部が低電位となる両端間電圧ＶＬ（−（Ｖｄｃ−｜Ｖａｃ｜）。この方向あるいはこの極性の場合を負（−）方向とする電圧）が発生すると共に、入力端子２ａからＯＦＦ状態のスイッチ素子５ａ（スイッチ素子５ａがボディダイオードを内蔵するｎチャネル型のＭＯＳＦＥＴの場合は、このボディダイオード）を経由して出力端子３ａに向かう漸減するインダクタ電流ＩＬ（正（＋）方向の電流）が流れる。このインダクタ電流ＩＬは、昇圧インダクタ４からのエネルギーの放出が完了した時点でゼロになる。また、この時点では、昇圧インダクタ４の両端間電圧ＶＬは、接続点Ａ側の端部の電圧が電圧Ｖｄｃ（スイッチ素子５ｂの出力容量の充電電圧）であることから、電圧（−（Ｖｄｃ−｜Ｖａｃ｜））となっているが、その直後に、スイッチ素子５ｂの出力容量の放電、およびスイッチ素子５ａの出力容量の充電に伴い急速に正（＋）方向に向かって上昇する。また、スイッチ素子５ｂの出力容量の放電に伴う電流、およびスイッチ素子５ａの出力容量の充電に伴う電流が、インダクタ電流ＩＬとして昇圧インダクタ４に逆向き（負（−）方向）に流れる。したがって、交流入力電圧Ｖａｃが正極性のときに、昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングは、昇圧インダクタ４のこの両端間電圧ＶＬの立ち上がりのタイミング（立ち上がりエッジ、すなわち後述するゼロ電流検出信号Ｓ７の立ち上がりエッジ）と同期したものとなっている。
【００２５】
また、交流入力電圧Ｖａｃが負極性の場合において、スイッチ素子５ａがＯＮ状態のときには、昇圧インダクタ４にエネルギーを蓄積するため、昇圧インダクタ４には、等価的に直流出力電位（Ｖｄｃ）になる接続点Ａ側の端部の電圧を基準として、入力端子２ａ側の端部が低電位となる負（−）方向の両端間電圧ＶＬ（−｜Ｖａｃ｜）が印加されて、入力端子２ｂからＯＮ状態のスイッチ素子５ａを経由して入力端子２ａに向かう漸増するインダクタ電流ＩＬ（負（−）方向の電流）が流れる。一方、スイッチ素子５ａがＯＦＦ状態のときには、昇圧インダクタ４からエネルギーが放出されるため、昇圧インダクタ４には、等価的にグランドＧの電位（ゼロ電圧）になる接続点Ａ側の端部の電圧を基準として、入力端子２ａ側の端部が高電位となる両端間電圧ＶＬ（＋（Ｖｄｃ−｜Ｖａｃ｜）、正（＋）方向の電圧）が発生すると共に、出力端子３ｂからＯＦＦ状態のスイッチ素子５ｂ（スイッチ素子５ｂがボディダイオードを内蔵するｎチャネル型のＭＯＳＦＥＴの場合は、このボディダイオード）を経由して入力端子２ａに向う漸減するインダクタ電流ＩＬ（負（−）方向の電流）が流れる。このインダクタ電流ＩＬは、昇圧インダクタ４からのエネルギーの放出が完了した時点でゼロになる。また、この時点では、昇圧インダクタ４の両端間電圧ＶＬは、接続点Ａ側の端部の電圧が等価的にグランドＧの電位（ゼロ電圧）であることから、電圧（＋（Ｖｄｃ−｜Ｖａｃ｜））となっているが、その直後に、スイッチ素子５ａの出力容量の放電、およびスイッチ素子５ｂの出力容量の充電に伴い急速に負（−）方向に向かって低下する。また、スイッチ素子５ａの出力容量の放電に伴う電流、およびスイッチ素子５ｂの出力容量の充電に伴う電流が、インダクタ電流ＩＬとして昇圧インダクタ４に逆向き（正（＋）方向）に流れる。したがって、交流入力電圧Ｖａｃが負極性のときに、昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングは、昇圧インダクタ４のこの両端間電圧ＶＬの立ち下がりのタイミング（立ち下がりエッジ、すなわち後述するゼロ電流検出信号Ｓ７の立ち下がりエッジ）と同期したものとなっている。
【００２６】
２つの整流素子６，７は、順方向を揃えて互いに直列接続されると共に、スイッチ回路部５に並列接続されている。本例では一例として、各整流素子６，７は、ダイオードで構成されて、整流素子６，７全体での電流出力端部（整流素子６を構成するダイオードのカソード端子）が出力端子３ａに接続され、かつ整流素子６，７全体での電流入力端部（整流素子７を構成するダイオードのアノード端子）が出力端子３ｂに接続されることで、スイッチ回路部５に並列接続されている。なお、各整流素子６，７は、ダイオードに代えて、図１に示すスイッチ回路部５と同様の構成で直列接続されると共に、同期整流駆動されるＦＥＴ（ボディダイオードを内蔵するｎチャネル型のＭＯＳＦＥＴ）で構成することもできる。平滑コンデンサ８は、例えば電解コンデンサで構成されている。
【００２７】
入力電圧検出部９は、例えば、正と負の補助電源から出力される正と負の電源電圧で動作する演算増幅器で構成されて、交流入力電圧Ｖａｃを入力すると共に、予め規定された増幅率（後段の回路で処理し得る電圧まで低減すべく、１未満の増幅率）で増幅して、グランドＧの電位（ゼロ電圧）を基準とする交流電圧信号Ｓ１（つまり、交流入力電圧Ｖａｃと同期し、かつ同極性の正弦波信号）に変換して出力する。
【００２８】
極性検出部１０は、例えば、交流電圧信号Ｓ１とグランドＧの電位（ゼロ電圧）とを比較するコンパレータで構成されて、交流電圧信号Ｓ１の極性を示す極性信号Ｓ２（例えば、図１，３に示すように、交流電圧信号Ｓ１が正極性であることを示す極性信号Ｓ２ａ、および交流電圧信号Ｓ１が負極性であることを示す極性信号Ｓ２ｂ）を出力する。電流検出部１１は、ホール素子やカレントトランスを用いて構成されて、電力ラインＬａ，Ｌｂの一方に配設されている。また、電流検出部１１は、昇圧インダクタ４に流れるインダクタ電流ＩＬを検出して、インダクタ電流ＩＬの電流値に比例して電圧値が変化し、かつインダクタ電流ＩＬの極性に応じて極性が変化する電流検出信号Ｓ３を出力する。
【００２９】
目標電流信号生成部１２は、一例として図１に示すように、出力電圧検出部１２ａ、誤差積分部１２ｂおよび乗算部１２ｃを備えて構成されている。この場合、出力電圧検出部１２ａは、例えば分圧抵抗回路で構成されて、直流出力電圧Ｖｄｃの電圧値に比例して電圧値が変化する電圧検出信号Ｓ４（後段の回路で処理し得る電圧まで低減され、かつグランドＧの電位（ゼロ電圧）を基準とする信号）を出力する。誤差積分部１２ｂは、例えば、演算増幅器を利用した積分回路で構成されて、電圧検出信号Ｓ４と、直流出力電圧Ｖｄｃについての目標電圧を示す目標基準電圧Ｖｒ１との差分（誤差）を積分して、誤差積分信号Ｓ５を出力する。乗算部１２ｃは、誤差積分信号Ｓ５と交流電圧信号Ｓ１とを入力して乗算することにより、目標電流信号Ｓ６を生成して出力する。このようにして生成される目標電流信号Ｓ６は、図３に示すように、昇圧インダクタ４に流す三角波状のインダクタ電流ＩＬを示す電流検出信号Ｓ３におけるピーク電流値Ｐの包絡線が描くべき正弦波状の信号となる。
【００３０】
なお、上記説明では、目標電流信号生成部１２において、交流電圧信号Ｓ１、目標電流信号Ｓ６および電流検出信号Ｓ３について、グランドＧの電位（ゼロ電圧）を基準として、交流入力電圧Ｖａｃが正極性の期間は、正の交流電圧信号Ｓ１、目標電流信号Ｓ６および電流検出信号Ｓ３の各信号を演算し、交流入力電圧Ｖａｃが負極性の期間は、負の交流電圧信号Ｓ１、目標電流信号Ｓ６および電流検出信号Ｓ３の各信号を演算する構成を採用しているが、この構成に代えて、交流電圧信号Ｓ１、目標電流信号Ｓ６、および電流検出信号Ｓ３のそれぞれについて全期間に亘り正のオフセット電圧を重畳して（つまり、各信号を直流信号にして）演算する構成にもできる。また、交流入力電圧Ｖａｃが正極性の期間は、交流電圧信号Ｓ１、目標電流信号Ｓ６および電流検出信号Ｓ３の各符号はそのままの状態として演算し、かつ交流入力電圧Ｖａｃが負極性の期間は、交流電圧信号Ｓ１、目標電流信号Ｓ６および電流検出信号Ｓ３の各符号を反転して（正極性の信号として）演算する構成を採用することもできる。このような構成を採用することで、ゼロ電流検出回路１３を含む全ての制御回路について、基準電位（例えばゼロ電圧）を基準とする正の電源電圧のみで動作する構成（片電源で動作する構成）とすることができる（より簡易な電源構成とすることができる）。
【００３１】
ゼロ電流検出回路１３は、図１，２に示すように、１つの検出巻線２１、抵抗２２、クランプ部２３およびパルス出力部２４を備えている。検出巻線２１は、昇圧インダクタ４に磁気結合されると共に、一端が基準電位としてのグランドＧの電位（ゼロ電圧）に直接接続されて、他端に昇圧インダクタ４の両端間電圧ＶＬの電圧値に比例して電圧値が変化するゼロ電流検出信号Ｓ７を発生させる。本例では一例として、検出巻線２１は、昇圧インダクタ４の磁芯に、昇圧インダクタ４を構成する巻線と共に巻回されているものとし、そのターン数は昇圧インダクタ４を構成する巻線のターン数のｋ分の１（ｋは、１を超える値（整数に限定されない）。例えば、１０）に規定されているものとする。抵抗２２は、一端が検出巻線２１の他端に接続されている。
【００３２】
クランプ部２３は、抵抗２２を介して入力されるゼロ電流検出信号Ｓ７を、２種のクランプ電圧（基準電位と正の定電圧）でクランプして矩形信号Ｓ８に変換して出力する。具体的には、クランプ部２３は、図２に示すように、順方向を揃えて互いに直列接続された２つのダイオード２３ａ，２３ｂで構成されると共に、２つのダイオード２３ａ，２３ｂの接続点が抵抗２２の他端に接続されている。また、ダイオード２３ａ，２３ｂ全体としての電流入力端部（本例では、ダイオード２３ｂのアノード端子）が基準電位としてのグランドＧの電位（下限電圧としてのゼロ電圧）に接続され、かつ全体としての電流出力端部（本例では、ダイオード２３ａのカソード端子）が正の定電圧（本例では一例として、上限電圧として正の補助電源から出力される正の電源電圧Ｖｃｃ。約３Ｖ〜５Ｖ程度の定電圧）に接続されている。この構成により、クランプ部２３は、理解の容易のためダイオード２３ａ，２３ｂの順方向電圧を無視し得るもの（ゼロボルト）とすると、ゼロ電流検出信号Ｓ７の最小電圧を一方のクランプ電圧としてのゼロ電圧（ゼロボルト）にクランプし、かつ最大電圧を他方のクランプ電圧としての正の電源電圧Ｖｃｃにクランプして、矩形信号Ｓ８を出力する。
【００３３】
パルス出力部２４は、基準電位としてのゼロ電圧と正の定電圧との間（クランプ部２３での上記の２種のクランプ電圧間（上限電圧と下限電圧との間））に規定された比較電圧Ｖｒ２と矩形信号Ｓ８とを比較するコンパレータを有して、立ち上がりエッジまたは立ち下がりエッジのうちの一方のエッジが昇圧インダクタ４に流れるインダクタ電流ＩＬがゼロとなるタイミングに同期する検出パルスを出力する。本例では一例として、パルス出力部２４は、図２に示すように、グランドＧの電位（ゼロ電圧）を基準とした正の電源電圧Ｖｃｃで動作する（つまり、正の補助電源の片電源で動作する）第１コンパレータ２４ａおよび第２コンパレータ２４ｂの２つのコンパレータを有して構成されている。また、第１コンパレータ２４ａは、その正入力端子に比較電圧Ｖｒ２が入力され、その負入力端子に矩形信号Ｓ８が入力されている。また、第２コンパレータ２４ｂは、その正入力端子に矩形信号Ｓ８が入力され、その負入力端子に比較電圧Ｖｒ２が入力されている。
【００３４】
この構成により、パルス出力部２４では、第１コンパレータ２４ａが、矩形信号Ｓ８を比較電圧Ｖｒ２と比較することにより、矩形信号Ｓ８が比較電圧Ｖｒ２を下回るときにハイレベル（正の電源電圧Ｖｃｃ）となり、矩形信号Ｓ８が比較電圧Ｖｒ２を上回るときにローレベル（ゼロボルト）となる検出パルス（第１検出パルスＳｚ１）を出力する。この第１検出パルスＳｚ１は、矩形信号Ｓ８と、さらにはゼロ電流検出信号Ｓ７および両端間電圧ＶＬと逆位相のパルス信号（一方の立ち上がりエッジが他方の立ち下がりエッジと実質的に一致し、一方の立ち下がりエッジが他方の立ち上がりエッジと実質的に一致する信号）であることから、第１検出パルスＳｚ１の立ち下がりエッジは、交流入力電圧Ｖａｃが正極性の場合において、両端間電圧ＶＬの立ち上がりのタイミング、つまり昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングと同期したものとなっている。
【００３５】
また、第２コンパレータ２４ｂは、矩形信号Ｓ８を比較電圧Ｖｒ２と比較することにより、矩形信号Ｓ８が比較電圧Ｖｒ２を下回るときにローレベルとなり、矩形信号Ｓ８が比較電圧Ｖｒ２を上回るときにハイレベルとなる検出パルス（第２検出パルスＳｚ２）を出力する。この第２検出パルスＳｚ２は、矩形信号Ｓ８と、さらにはゼロ電流検出信号Ｓ７および両端間電圧ＶＬと同位相のパルス信号（互いの立ち上がりエッジが実質的に一致し、互いの立ち下がりエッジが実質的に一致する信号）であることから、第２検出パルスＳｚ２の立ち下がりエッジは、交流入力電圧Ｖａｃが負極性の場合において、両端間電圧ＶＬの立ち下がりのタイミング、つまり昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングと同期したものとなっている。
【００３６】
駆動信号生成部１４は、例えば、ＤＳＰやＣＰＵなどで構成されて、第１検出パルスＳｚ１、第２検出パルスＳｚ２、電流検出信号Ｓ３、極性信号Ｓ２および目標電流信号Ｓ６に基づいて、スイッチ素子５ａをＯＮ・ＯＦＦ駆動するための駆動信号Ｓ９ａ（スイッチ素子５ａを構成するＦＥＴのゲート・ソース端子間に印加される信号）、およびスイッチ素子５ｂをＯＮ・ＯＦＦ駆動するための駆動信号Ｓ９ｂ（スイッチ素子５ｂを構成するＦＥＴのゲート・ソース端子間に印加される信号）を生成して出力する。
【００３７】
この場合、駆動信号生成部１４は、極性信号Ｓ２に基づいて交流入力電圧Ｖａｃの極性を判別しつつ、交流入力電圧Ｖａｃが正極性のとき（極性信号Ｓ２ａが出力されているとき）には、第１検出パルスＳｚ１の立ち下がりエッジに同期してローレベルからハイレベルに移行させ、その後、電流検出信号Ｓ３のレベルが目標電流信号Ｓ６に達したとき（つまり、電流検出信号Ｓ３で示されるインダクタ電流ＩＬの電流値が目標電流信号Ｓ６で示される目標電流値に達したとき）にハイレベルからローレベルに移行させるという動作を繰り返すことで、駆動信号Ｓ９ｂを生成して出力する。また、駆動信号生成部１４は、交流入力電圧Ｖａｃが正極性のときには、駆動信号Ｓ９ｂがハイレベルのときにはローレベルに移行させ、駆動信号Ｓ９ｂがローレベルのときにはハイレベルに移行させるという動作を、駆動信号Ｓ９ｂとの間にデッドタイムを設けつつ繰り返すことで、駆動信号Ｓ９ａを生成して出力する。
【００３８】
また、駆動信号生成部１４は、交流入力電圧Ｖａｃが負極性のとき（極性信号Ｓ２ｂが出力されているとき）には、第２検出パルスＳｚ２の立ち下がりエッジに同期してローレベルからハイレベルに移行させ、その後、電流検出信号Ｓ３のレベルが目標電流信号Ｓ６に達したとき（つまり、電流検出信号Ｓ３で示されるインダクタ電流ＩＬの電流値が目標電流信号Ｓ６で示される目標電流値に達したとき）にハイレベルからローレベルに移行させるという動作を繰り返すことで、駆動信号Ｓ９ａを生成して出力する。また、駆動信号生成部１４は、交流入力電圧Ｖａｃが負極性のときには、駆動信号Ｓ９ａがハイレベルのときにはローレベルに移行させ、駆動信号Ｓ９ａがローレベルのときにはハイレベルに移行させるという動作を、駆動信号Ｓ９ａとの間にデッドタイムを設けつつ繰り返すことで、駆動信号Ｓ９ｂを生成して出力する。
【００３９】
次いで、ゼロ電流検出回路１３を含むコンバータ１全体の動作について、添付図面を参照して説明する。
【００４０】
このコンバータ１では、上記したように、入力電圧検出部９が、一対の入力端子２間に入力されている交流入力電圧Ｖａｃを入力して、図３に示すように、グランドＧの電位（ゼロ電圧）を基準とする交流電圧信号Ｓ１に変換して出力する。また、極性検出部１０が、この交流電圧信号Ｓ１に基づいて、図３に示すように、交流電圧信号Ｓ１の極性（つまり、交流入力電圧Ｖａｃの極性）を示す極性信号Ｓ２ａ，Ｓ２ｂを出力する。
【００４１】
また、各スイッチ素子５ａ，５ｂが駆動信号生成部１４から出力される駆動信号Ｓ９ａ，Ｓ９ｂに基づいてＯＮ・ＯＦＦ動作する（電流臨界モードで動作する）ことにより、入力端子２間に入力される交流入力電圧Ｖａｃを直流出力電圧Ｖｄｃに変換して出力端子３間から出力する。
【００４２】
また、電流検出部１１は、昇圧インダクタ４に流れるインダクタ電流ＩＬの電流値に比例して電圧値が変化し、かつインダクタ電流ＩＬの極性に応じて極性が変化する電流検出信号Ｓ３を出力する。また、目標電流信号生成部１２は、上記したように、直流出力電圧Ｖｄｃ、目標基準電圧Ｖｒ１および交流電圧信号Ｓ１に基づいて、図３に示すように、昇圧インダクタ４に流す三角波状のインダクタ電流ＩＬを示す電流検出信号Ｓ３におけるピーク電流値Ｐが描くべき正弦波状の目標電流信号Ｓ６を生成して出力する。
【００４３】
また、ゼロ電流検出回路１３は、検出巻線２１で検出される昇圧インダクタ４の両端間電圧ＶＬに比例した電圧（具体的には、検出巻線２１から出力されるゼロ電流検出信号Ｓ７）に基づいて、第１検出パルスＳｚ１および第２検出パルスＳｚ２を生成して出力する。この場合、ゼロ電流検出回路１３は、後述するように、第１検出パルスＳｚ１については、その立ち下がりエッジが交流入力電圧Ｖａｃの正極性の期間においてインダクタ電流ＩＬがゼロになるタイミングと同期するパルス信号として出力し、第２検出パルスＳｚ２については、その立ち下がりエッジが交流入力電圧Ｖａｃの負極性の期間においてインダクタ電流ＩＬがゼロになるタイミングと同期するパルス信号として出力する。
【００４４】
駆動信号生成部１４は、各スイッチ素子５ａ，５ｂを電流臨界モードで動作させるため、各極性信号Ｓ２ａ，Ｓ２ｂに基づいて交流入力電圧Ｖａｃの極性を判別しつつ、図３に示すように、交流入力電圧Ｖａｃが正極性のときには、第１検出パルスＳｚ１に基づいて、その立ち下がりエッジに同期して（インダクタ電流ＩＬがゼロになるタイミングと同期して）、ローサイドのスイッチ素子５ｂに対応する駆動信号Ｓ９ｂをハイレベルに移行させて、スイッチ素子５ｂをＯＮ状態に移行させる。その後、駆動信号生成部１４は、増加するインダクタ電流ＩＬを示す電流検出信号Ｓ３が目標電流信号Ｓ６に達するか否かを検出しつつ、電流検出信号Ｓ３が目標電流信号Ｓ６に達したときには、駆動信号Ｓ９ｂをローレベルに移行させてスイッチ素子５ｂをＯＦＦ状態に移行させる。これにより、インダクタ電流ＩＬが減少し、インダクタ電流ＩＬを示す電流検出信号Ｓ３も減少する。また、駆動信号生成部１４は、交流入力電圧Ｖａｃが正極性のときには、ハイサイドのスイッチ素子５ａに対応する駆動信号Ｓ９ａをローレベルに維持して、スイッチ素子５ａをＯＦＦ状態に維持する。
【００４５】
交流入力電圧Ｖａｃが正極性のときに、駆動信号生成部１４が上記のように動作して、駆動信号Ｓ９ａ，Ｓ９ｂを生成して、スイッチ素子５ａをＯＦＦ状態に維持した状態で、スイッチ素子５ｂをＯＮ・ＯＦＦ駆動するため、図３に示すように、電流検出信号Ｓ３がゼロ電圧と目標電流信号Ｓ６との間で三角波状に連続して変化する（インダクタ電流ＩＬが、ゼロアンペアと目標電流値との間で三角波状に連続して変化する）。つまり、交流入力電圧Ｖａｃが正極性のときに、スイッチ素子５ｂが電流臨界モードで動作する。
【００４６】
また、駆動信号生成部１４は、図３に示すように、交流入力電圧Ｖａｃが負極性のときには、第２検出パルスＳｚ２に基づいて、その立ち下がりエッジに同期して（インダクタ電流ＩＬがゼロになるタイミングと同期して）、ハイサイドのスイッチ素子５ａに対応する駆動信号Ｓ９ａをハイレベルに移行させて、スイッチ素子５ａをＯＮ状態に移行させる。その後、駆動信号生成部１４は、交流入力電圧Ｖａｃが正極性のときとは逆方向に増加するインダクタ電流ＩＬを示す電流検出信号Ｓ３が目標電流信号Ｓ６に達するか否かを検出しつつ、電流検出信号Ｓ３が目標電流信号Ｓ６に達したときには、駆動信号Ｓ９ａをローレベルに移行させてスイッチ素子５ａをＯＦＦ状態に移行させる。これにより、インダクタ電流ＩＬが減少し、インダクタ電流ＩＬを示す電流検出信号Ｓ３も減少する。また、駆動信号生成部１４は、交流入力電圧Ｖａｃが負極性のときには、ローサイドのスイッチ素子５ｂに対応する駆動信号Ｓ９ｂをローレベルに維持して、スイッチ素子５ｂをＯＦＦ状態に維持する。
【００４７】
交流入力電圧Ｖａｃが負極性のときに、駆動信号生成部１４が上記のように動作して、駆動信号Ｓ９ａ，Ｓ９ｂを生成して、スイッチ素子５ｂをＯＦＦ状態に維持した状態で、スイッチ素子５ａをＯＮ・ＯＦＦ駆動するため、図３に示すように、電流検出信号Ｓ３がゼロ電圧と目標電流信号Ｓ６との間で三角波状に連続して変化する（インダクタ電流ＩＬが、ゼロアンペアと目標電流値との間で三角波状に連続して変化する）。つまり、交流入力電圧Ｖａｃが負極性のときに、スイッチ素子５ａが電流臨界モードで動作する。
【００４８】
このように、このコンバータ１では、ゼロ電流検出回路１３が、検出巻線２１で検出される昇圧インダクタ４の両端間電圧ＶＬに基づいて、交流入力電圧Ｖａｃの正極性の期間においては、立ち下がりエッジがインダクタ電流ＩＬのゼロになるタイミングと同期する第１検出パルスＳｚ１を出力し、交流入力電圧Ｖａｃの負極性の期間においては、立ち下がりエッジがインダクタ電流ＩＬのゼロになるタイミングと同期する第２検出パルスＳｚ２を出力するという動作を実行する。次いで、このゼロ電流検出回路１３の動作について詳細に説明する。
【００４９】
上記したように、昇圧インダクタ４の両端間電圧ＶＬは、交流入力電圧Ｖａｃが正極性の場合においては、スイッチ素子５ｂがＯＮ状態のときに、接続点Ａ側の端部に対して入力端子２ａ側の端部が交流入力電圧｜Ｖａｃ｜だけ高電位となり、スイッチ素子５ｂがＯＦＦ状態のときに、入力端子２ａ側の端部に対して接続点Ａ側の端部が電圧（Ｖｄｃ−｜Ｖａｃ｜）だけ高電位となるように変化する。また、昇圧インダクタ４の両端間電圧ＶＬは、交流入力電圧Ｖａｃが負極性の場合においては、スイッチ素子５ａがＯＮ状態のときに、入力端子２ａ側の端部に対して接続点Ａ側の端部が交流入力電圧｜Ｖａｃ｜だけ高電位となり、スイッチ素子５ａがＯＦＦ状態のときに、接続点Ａ側の端部に対して入力端子２ａ側の端部が電圧（Ｖｄｃ−｜Ｖａｃ｜）だけ高電位となるように変化する。
【００５０】
このため、この昇圧インダクタ４に対して図１に示す極性で形成された検出巻線２１の他端には、交流入力電圧Ｖａｃが正極性の場合（この期間では、スイッチ素子５ａはＯＦＦ状態）においては、スイッチ素子５ｂがＯＮ状態のときに電圧（｜Ｖａｃ｜／ｋ。ゼロ電圧（グランドＧの電位：基準電位）を基準としてこの方向が正（＋）方向）となり、スイッチ素子５ｂがＯＦＦ状態のときに電圧（−（Ｖｄｃ−｜Ｖａｃ｜）／ｋ。ゼロ電圧（グランドＧの電位：基準電位）を基準としてこの方向が負（−）方向）となり、また交流入力電圧Ｖａｃが負極性の場合（この期間では、スイッチ素子５ｂはＯＦＦ状態）においては、スイッチ素子５ａがＯＮ状態のときに電圧（−｜Ｖａｃ｜／ｋ）となり、スイッチ素子５ａがＯＦＦ状態のときに電圧（（Ｖｄｃ−｜Ｖａｃ｜）／ｋ）となる図３に示すような矩形波状のゼロ電流検出信号Ｓ７が発生する。
【００５１】
この場合、交流入力電圧Ｖａｃが正極性の場合においては、上記したように、昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングは、スイッチ素子５ｂがＯＦＦ状態のときの昇圧インダクタ４の両端間電圧ＶＬ（接続点Ａ側の端部の電圧を基準として入力端子２ａ側の端部が低電位となる電圧）の立ち下がりのタイミング（立ち下がりエッジ）と同期したものとなっていることから、ゼロ電流検出信号Ｓ７が電圧−（Ｖｄｃ−｜Ｖａｃ｜）／ｋから立ち上がるタイミング（ゼロ電流検出信号Ｓ７の立ち上がりエッジ）とも同期したものとなっている。また、交流入力電圧Ｖａｃが負極性の場合においては、上記したように、昇圧インダクタ４に流れているインダクタ電流ＩＬがゼロになるタイミングは、スイッチ素子５ａがＯＦＦ状態のときの昇圧インダクタ４の両端間電圧ＶＬ（接続点Ａ側の端部の電圧を基準として入力端子２ａ側の端部が高電位となる電圧）の立ち下がりのタイミング（立ち下がりエッジ）と同期したものとなっていることから、ゼロ電流検出信号Ｓ７が電圧（＋（Ｖｄｃ−｜Ｖａｃ｜）／ｋ）から立ち下がるタイミング（ゼロ電流検出信号Ｓ７の立ち下がりエッジ）とも同期したものとなっている。
【００５２】
クランプ部２３は、このゼロ電流検出信号Ｓ７を２種のクランプ電圧（ゼロ電圧と正の電源電圧Ｖｃｃ）でクランプして、最大電圧が正の電源電圧Ｖｃｃで、かつ最小電圧がゼロ電圧の矩形信号Ｓ８に変換して出力する。この矩形信号Ｓ８は、ゼロ電流検出信号Ｓ７の電圧レベルを単に変換しただけの信号であることから、図３に示すように、その立ち上がりエッジはゼロ電流検出信号Ｓ７の立ち上がりエッジに同期し、かつその立ち下がりエッジはゼロ電流検出信号Ｓ７の立ち下がりエッジに同期した信号である。
【００５３】
パルス出力部２４では、第１コンパレータ２４ａが、この矩形信号Ｓ８と比較電圧Ｖｒ２とを比較して、図３に示すように、その立ち下がりエッジが矩形信号Ｓ８の立ち上がりエッジに同期し、かつその立ち上がりエッジが矩形信号Ｓ８の立ち下がりエッジに同期した第１検出パルスＳｚ１（矩形信号Ｓ８と逆位相のパルス信号）を出力する。また、第２コンパレータ２４ｂが、この矩形信号Ｓ８と比較電圧Ｖｒ２とを比較して、図３に示すように、その立ち上がりエッジが矩形信号Ｓ８の立ち上がりエッジに同期し、かつその立ち上がりエッジが矩形信号Ｓ８の立ち上がりエッジに同期した第２検出パルスＳｚ２（矩形信号Ｓ８と同位相のパルス信号）を出力する。
【００５４】
この場合、上記したように、交流入力電圧Ｖａｃが正極性のときには、インダクタ電流ＩＬがゼロになるタイミングは、ゼロ電流検出信号Ｓ７の立ち上がりエッジに同期しているため、矩形信号Ｓ８と逆位相、つまりゼロ電流検出信号Ｓ７とも逆位相の第１検出パルスＳｚ１の立ち下がりエッジに同期している。また、交流入力電圧Ｖａｃが負極性のときには、インダクタ電流ＩＬがゼロになるタイミングは、ゼロ電流検出信号Ｓ７の立ち下がりエッジに同期しているため、矩形信号Ｓ８と同位相、つまりゼロ電流検出信号Ｓ７とも同位相の第２検出パルスＳｚ２の立ち下がりエッジに同期している。
【００５５】
このようにしてゼロ電流検出回路１３は、検出巻線２１で検出される昇圧インダクタ４の両端間電圧ＶＬに基づいて、交流入力電圧Ｖａｃの正極性の期間においては、立ち下がりエッジがインダクタ電流ＩＬのゼロになるタイミングと同期する第１検出パルスＳｚ１を出力し、交流入力電圧Ｖａｃの負極性の期間においては、立ち下がりエッジがインダクタ電流ＩＬのゼロになるタイミングと同期する第２検出パルスＳｚ２を出力する。
【００５６】
このように、このブリッジレストーテムポール力率改善コンバータとしてのコンバータ１用のゼロ電流検出回路１３は、昇圧インダクタ４に磁気結合されると共に一端がゼロ電圧（基準電位）に直接接続されて、他端に昇圧インダクタ４の両端間電圧ＶＬに比例して変化するゼロ電流検出信号Ｓ７を発生させる１つの検出巻線２１と、検出巻線２１の他端に一端が接続された抵抗２２と、順方向を揃えて互いに直列接続された２つのダイオード２３ａ，２３ｂで構成されてゼロ電流検出信号Ｓ７を上記の矩形信号Ｓ８に変換して出力するクランプ部２３と、コンパレータ２４ａ，２４ｂを有して、立ち上がりエッジまたは立ち下がりエッジのうちの一方のエッジが昇圧インダクタ４に流れるインダクタ電流ＩＬがゼロとなるタイミングに同期する検出パルスＳｚ１，Ｓｚ２を出力するパルス出力部２４とを備えて構成されている。
【００５７】
したがって、このゼロ電流検出回路１３によれば、ノイズの乗りにくいゼロ電圧に一端が直接接続された１つの検出巻線２１で、インダクタ電流ＩＬがゼロとなるタイミングに一方のエッジが同期する検出パルスＳｚ１，Ｓｚ２を、ノイズの少ない状態で出力することができる。このため、このゼロ電流検出回路１３を備えたコンバータ１によれば、ノイズの少ない検出パルスＳｚ１，Ｓｚ２に基づいて、各スイッチ素子５ａ，５ｂを電流臨界モードで正確に動作させることができる。
【００５８】
また、このゼロ電流検出回路１３によれば、順方向を揃えて互いに直列接続された２つのダイオード２３ａ，２３ｂでクランプ部２３を構成したことにより、クランプ部２３を簡易に構成することができる。
【００５９】
また、このゼロ電流検出回路１３のパルス出力部２４は、負入力端子に矩形信号Ｓ８が入力されると共に正入力端子に比較電圧Ｖｒ２が入力される第１コンパレータ２４ａ、および負入力端子に比較電圧Ｖｒ２が入力されると共に正入力端子に矩形信号Ｓ８が入力される第２コンパレータ２４ｂを備えている。したがって、このゼロ電流検出回路１３によれば、交流入力電圧Ｖａｃの正極性の期間および負極性の期間において、立ち上がりエッジまたは立ち下がりエッジのうちの常に一方のエッジ（本例では、立ち下がりエッジ）がインダクタ電流ＩＬのゼロとなるタイミングに同期する検出パルスＳｚ１，Ｓｚ２を出力することができる。このため、このゼロ電流検出回路１３を備えたコンバータ１によれば、交流入力電圧Ｖａｃの正極性の期間においては常に第１検出パルスＳｚ１の一方のエッジ（本例では、立ち下がりエッジ）を、負極性の期間においては常に第２検出パルスＳｚ２の一方のエッジ（本例では、立ち下がりエッジ）を検出するだけで済むため、駆動信号生成部１４での負荷を軽減することができる。
【００６０】
なお、パルス出力部２４は、上記した第１コンパレータ２４ａおよび第２コンパレータ２４ｂの２つのコンパレータを備えた構成に代えて、第１コンパレータ２４ａおよび第２コンパレータ２４ｂのうちのいずれか１つを備えた構成とすることもでき、これにより、ゼロ電流検出回路１３の構成をより簡易な構成にすることができる。この構成のゼロ電流検出回路１３を備えたコンバータ１では、ゼロ電流検出回路１３から出力される検出パルス（検出パルスＳｚ１，Ｓｚ２のいずれか一方）は、交流入力電圧Ｖａｃの正極性の期間においてインダクタ電流ＩＬがゼロとなるタイミングに同期するエッジと、交流入力電圧Ｖａｃの負極性の期間においてインダクタ電流ＩＬがゼロとなるタイミングに同期するエッジとが、立ち下がりエッジか立ち上がりエッジかで異なる。このため、駆動信号生成部１４は、交流入力電圧Ｖａｃの極性に応じて、インダクタ電流ＩＬがゼロとなるタイミングに同期するエッジとして検出するエッジを立ち下がりエッジから立ち上がりエッジに、または立ち上がりエッジから立ち下がりエッジに変更して、交流入力電圧Ｖａｃの現在の極性に対応するスイッチ素子をＯＮ状態に移行させる。
【００６１】
また、ゼロ電流検出回路１３のパルス出力部２４を構成する上記の第１コンパレータ２４ａおよび第２コンパレータ２４ｂ（なお、第１コンパレータ２４ａおよび第２コンパレータ２４ｂのうちのいずれか一方のみを使用する構成においては、この一方のコンパレータ）については、ヒステリシスコンパレータで構成することもできる。この構成を採用したゼロ電流検出回路１３によれば、ノイズの影響をより低減することができ、検出パルスＳｚ１，Ｓｚ２（コンパレータが１つのときには、検出パルスＳｚ１，Ｓｚ２のいずれか一方）を、よりノイズの少ない状態で出力することができる。このため、このゼロ電流検出回路１３を備えたコンバータ１によれば、よりノイズの少ない検出パルスＳｚ１，Ｓｚ２に基づいて、各スイッチ素子５ａ，５ｂを電流臨界モードで一層正確に動作させることができる。
【００６２】
また、このゼロ電流検出回路１３によれば、ゼロ電圧（グランドＧの電位：基準電位）を基準とする正の電源電圧Ｖｃｃのみで動作する構成（片電源（正の補助電源）で動作する構成）のため、両電源で動作する構成（正の電源電圧Ｖｃｃを出力する正の補助電源に加えて、ゼロ電圧を基準とする負の電源電圧を出力する負の補助電源を必要とする構成）と比較して、より簡易な電源構成でゼロ電流検出回路１３を動作させることができる。
【００６３】
また、上記の例では、交流入力電圧Ｖａｃの正極性の期間では、スイッチ素子５ａをＯＦＦ状態に維持し、かつ交流入力電圧Ｖａｃの負極性の期間では、スイッチ素子５ｂをＯＦＦ状態に維持する構成（同期整流しない構成）としたが、この構成に代えて、交流入力電圧Ｖａｃの正極性の期間では、スイッチ素子５ｂをＯＦＦに移行させるタイミングに同期させてスイッチ素子５ａをＯＮに移行させ、インダクタ電流ＩＬがゼロとなるタイミングより先にスイッチ素子５ａをＯＦＦに移行させるように動作させ、また交流入力電圧Ｖａｃの負極性の期間では、スイッチ素子５ａをＯＦＦに移行させるタイミングに同期させてスイッチ素子５ｂをＯＮに移行させ、インダクタ電流ＩＬがゼロとなるタイミングより先にスイッチ素子５ｂをＯＦＦに移行させるように動作させる構成（同期整流させる構成）を採用することもできる。
【符号の説明】
【００６４】
１  コンバータ
４  昇圧インダクタ
５  スイッチ回路部
５ａ，５ｂ  スイッチ素子
６，７  整流素子
１０  極性検出部
１１  電流検出部
１２  目標電流信号生成部
１３  ゼロ電流検出回路
１４  駆動信号生成部
２１  検出巻線
２２  抵抗
２３  クランプ部
２４  パルス出力部
Ｓ２  極性信号
Ｓ３  電流検出信号
Ｓ６  目標電流信号
Ｓ７  ゼロ電流検出信号
Ｓ８  矩形信号
Ｓ９ａ，Ｓ９ｂ  駆動信号
Ｓｚ１，Ｓｚ２  検出パルス
Ｖａｃ  交流入力電圧
Ｖｄｃ  直流出力電圧
ＶＬ  両端間電圧
【図１】
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【図２】
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【図３】
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