(57)【要約】【課題】レイアウト面積を増加させることなく、微小な電流を出力可能な定電流回路を提供する。【解決手段】  デプレッション型Ｎチャネルの第１のトランジスターＭ１１は、ゲートが基準ノードＮＳに接続され、ドレインが電流出力ノードＮＤに接続されている。エンハンスメント型Ｐチャネルの第２のトランジスターＭ１２は、ゲートとドレインとが基準ノードＮＳに接続され、ソースがデプレッション型Ｎチャネルの第１のトランジスターＭ１１のソースに接続されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の導電型を有し、ゲートが基準ノードに接続され、ドレインが電流出力ノードに接続されたデプレッション型の第１のトランジスターと、
前記第１の導電型の逆の第２の導電型を有し、ゲートとドレインとが前記基準ノードに接続され、ソースが前記第１のトランジスターのソースに接続されたエンハンスメント型の第２のトランジスターと
を具備することを特徴とする定電流回路。
【請求項２】
前記第１の導電型がＮチャネル、前記第２の導電型がＰチャネルであることを特徴とする請求項１に記載の定電流回路。
【請求項３】
前記第１の導電型がＰチャネル、前記第２の導電型がＮチャネルであることを特徴とする請求項１に記載の定電流回路。
【請求項４】
請求項１〜３のいずれか１項に記載の定電流回路を具備することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置を具備することを特徴とする電子機器。
【請求項６】
第１の導電型を有し、ゲートが基準ノードに接続され、ドレインが電流出力ノードに接続されたデプレッション型の第１のトランジスターと、
前記第１の導電型の逆の第２の導電型を有し、ゲートとドレインとが前記基準ノードに接続され、ソースが前記第１のトランジスターのソースに接続されたエンハンスメント型の第２のトランジスターとを具備する定電流回路を含む半導体装置の製造方法であって、
前記第１のトランジスターのチャネルドープ層と前記第２のトランジスターのチャネルドープ層を共通のマスクを使用して共通の工程において形成することを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置における定電流源として好適な定電流回路に関する。
【背景技術】
【０００２】
特許文献１には、ゲートとソースの短絡されたデプレッション型ＭＯＳ（Metal Oxide Semiconductor）トランジスター（以下、ＭＯＳトランジスターを単にトランジスターという）からなる定電流回路が開示されている。この定電流回路は、簡単な構成のため一般的に使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−５３３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の定電流回路において微小電流を得るためには、デプレッション型トランジスターのチャネル長を長くする必要があり、そのため、半導体装置における定電流回路のレイアウト面積が大きくなる問題があった。
【課題を解決するための手段】
【０００５】
この発明の一態様による定電流回路は、第１の導電型を有し、ゲートが基準ノードに接続され、ドレインが電流出力ノードに接続されたデプレッション型の第１のトランジスターと、前記第１の導電型の逆の第２の導電型を有し、ゲートとドレインとが前記基準ノードに接続され、ソースが前記第１のトランジスターのソースに接続されたエンハンスメント型の第２のトランジスターとを具備することを特徴とする。
【０００６】
好ましい態様では、前記第１の導電型がＮチャネル、前記第２の導電型がＰチャネルである。他の好ましい態様では、前記第１の導電型がＰチャネル、前記第２の導電型がＮチャネルである。
【０００７】
この発明の一態様による定電流回路によれば、第２のトランジスターのドレインおよびソース間に同トランジスターの閾値電圧相当の電圧が発生し、この電圧が第１のトランジスターのゲートおよびソース間に印加され、第１のトランジスターのドレイン電流を低下させる。従って、定電流回路において微小な定電流を発生するのに必要な第１のトランジスターのチャネル長を短くすることができる。また、この定電流回路では、第１のトランジスターと第２のトランジスターの導電型が逆である。従って、定電流回路の製造プロセスにおいて、第１のトランジスターの閾値制御用のチャネルドープ層と第２のトランジスターの閾値制御用のチャネルドープ層を共通のマスクを使用して共通の工程において形成することができる。このようにすることで、製造ばらつきに起因した第１のトランジスターの閾値電圧の変動と第２のトランジスターの閾値電圧の変動を連動させ、製造ばらつきに起因した定電流回路の出力電流のばらつきを低減することができる。
【０００８】
この発明は、以上の定電流回路を具備する半導体装置、あるいは同半導体装置を具備する電子機器としても実施され得る。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態である定電流回路の構成を示す回路図である。
【図２】同定電流回路を含む半導体装置の製造過程における半導体基板の構成を示す断面図である。
【図３】同定電流回路を含む半導体装置の製造過程における半導体基板の構成を示す断面図である。
【図４】第２実施形態である定電流回路の構成を示す回路図である。
【図５】比較例である定電流回路の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。
【００１１】
＜第１実施形態＞
図１は第１実施形態である定電流回路の構成を示す回路図である。本実施形態は、第１の導電型をＮチャネル、第２の導電型をＰチャネルとするものである。
【００１２】
図１において、第１のトランジスターＭ１１は、導電型がＮチャネルであり、かつ、デプレッション型のトランジスターである。第１のトランジスターＭ１１は、ゲートが基準ノードＮＳに接続され、ドレインが電流出力ノードＮＤに接続されている。また、このトランジスターＭ１１のドレインおよびソースが形成されたＰウェルは低電位電源ＶＳＳに接続されている。基準ノードＮＳは、例えば低電位電源ＶＳＳ等の定電圧源に接続されている。
【００１３】
第２のトランジスターＭ１２は、導電型がＰチャネルであり、かつ、エンハンスメント型のトランジスターである。第２のトランジスターＭ１２は、ゲートとドレインとが基準ノードＮＳに接続され、ソースがトランジスターＭ１１のソースに接続されている。また、第２のトランジスターＭ１２のドレインおよびソースが形成されたＮウェルは第１のトランジスターＭ１１のソースに接続されている。以下では、第１のトランジスターＭ１１のソースと、第２のトランジスターＭ１２のソースおよびＮウェルが共通接続されたノードをノードＮＭとする。
【００１４】
以上が本実施形態による定電流回路の構成である。本実施形態によれば、定電流回路の電流出力時に、第１のトランジスターＭ１１のソースが接続されたノードＮＭと、第１のトランジスターＭ１１のゲートが接続された基準ノードＮＳとの間に第２のトランジスターＭ１２の閾値電圧に相当する定電圧が発生する。このため、第１のトランジスターＭ１１のチャネルの形成に寄与するゲート−ソース間バイアスがこの定電圧分だけ減り、第１のトランジスターＭ１１のドレイン電流が減少する。従って、微小電流を得るために必要な第１のトランジスターＭ１１のチャネル長を短くすることができる。
【００１５】
以下、比較例を挙げ、本実施形態の効果を説明する。図５は比較例である定電流源回路の構成を示す回路図である。この定電流回路において、Ｎチャネルであり、かつ、デプレッション型のトランジスターＭは、ゲートおよびソースが基準ノードＮＳに接続され、ドレインが電流出力ノードＮＤに接続されている。また、トランジスターＭのドレインおよびソースが形成されたＰウェルは、低電位電源ＶＳＳに接続されている。また、基準ノードＮＳは、例えば低電位電源ＶＳＳ等の定電圧源に接続されている。
【００１６】
この定電流回路では、トランジスターＭのゲートおよびソース間電圧ＶＧＳが０Ｖであるため、電流出力ノードＮＤおよび基準ノードＮＳ間に正の電圧が印加されると、次式に示す飽和電流ＩがトランジスターＭに流れる。
Ｉ＝（１／２）・μｎ・Ｃｏｘ・（Ｗ／Ｌ）・Ｖｔｈｎ２        ……（１）
【００１７】
ここで、μnはトランジスターＭのドレインおよびソース間のキャリアの易動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｔｈｎは閾値電圧である。
【００１８】
この定電流回路において電流出力ノードＮＤに流れ込む電流Ｉを小さくするためには、（１）μｎ・Ｃｏｘ小さくする、（２）Ｗを小さく、Ｌを大きくする、（３）｜Ｖｔｈ｜を小さくする、という方法が考えられる。このうちμｎ・ＣｏｘとＶｔｈｎは製造プロセスで決まる定数のため、容易に変更することはできない。また、Ｗ、Ｌは設計事項であり変更可能であるが、Ｗは製造プロセスに依存した最小寸法より小さくすることができない。そのため、Ｌを大きくして電流Ｉを小さくすることになる。しかしながら、ウォッチ用ＩＣ等では、例えば１０ｎＡ程度の微小電流を発生する定電流回路が求められる。
【００１９】
そこで、一例として、製造プロセスにより定まるμｎ・Ｃｏｘ＝３２０μＡ／Ｖ２およびＶｔｈｎ＝−０．６５Ｖと、加工ルールによって定まる最小寸法のＷ＝０．６μｍと、電流Ｉ＝１０ｎＡを上記式（１）に代入し、Ｌについて解くと次のようになる。
Ｌ＝４０５６μｍ                              ……（２）
【００２０】
一般的に製造プロセスが微細化するほどμｎ・Ｃｏｘが大きくなるため、微小な定電流を得るためにはＬが長大化する。このように従来の定電流回路は、微小な定電流を発生する場合にＬが非常に長くなり、面積が大きくなる問題がある。
【００２１】
これに対し、本実施形態による定電流回路では、基準ノードＮＳおよびノードＮＭ間の電圧（負の電圧）の絶対値が第２のトランジスターＭ１２の閾値電圧Ｖｔｈｐ（負の電圧）の絶対値以上になると、第２のトランジスターＭ１２がＯＮとなる。このため、第２のトランジスターＭ１２は、定電圧｜Ｖｔｈｐ｜を出力する定電圧源として機能する。そして、第１のトランジスターＭ１１は、そのソース電位が基準ノードＮＳの電位から電圧｜Ｖｔｈｐ｜だけ上昇するため、ゲートおよびソース間電圧が０Ｖ−｜Ｖｔｈｐ｜となる。従って、第１のトランジスターＭ１１のドレインおよびソース間のキャリアの易動度をμｎ、単位面積当たりのゲート酸化膜容量をＣｏｘ、チャネル幅をＷ１、チャネル長をＬ１、閾値電圧をＶｔｈｎ、ゲートおよびソース間電圧をＶＧＳ１とすると、第１のトランジスターＭ１１に流れるドレイン電流Ｉ１は次式のようになる。
Ｉ１
＝（１／２）・μｎ・Ｃｏｘ・（Ｗ１／Ｌ１）・（ＶＧＳ１−Ｖｔｈｎ）２
＝（１／２）・μｎ・Ｃｏｘ・（Ｗ１／Ｌ１）・（０Ｖ−｜Ｖｔｈｐ｜−Ｖｔｈｎ）２
……（３）
【００２２】
ここで、第１のトランジスターＭ１１はデプレッション型であるため、Ｖｔｈｎは負の値である。従って、上記式（４）は次のように変形することができる。
Ｉ１
＝（１／２）・μｎ・Ｃｏｘ・（Ｗ１／Ｌ１）・（｜Ｖｔｈｎ｜−｜Ｖｔｈｐ｜）２
……（４）
【００２３】
この式（４）を上述した式（１）と比較すると、μｎ・ＣｏｘおよびＶｔｈｎが同じであり、Ｗ／Ｌ＝Ｗ１／Ｌ１であれば、Ｉ１＜Ｉとなることが分かる。そして、式（１）と式（４）で同じ電流値を得ようとすれば、Ｗ／Ｌ＜Ｗ１／Ｌ１でよい。
【００２４】
ここで、一例として、製造プロセスで決まるμｎ・Ｃｏｘ＝３２０μＡ／Ｖ２、Ｖｔｈｎ＝−０．６５Ｖ、Ｖｔｈｐ＝−０．６Ｖ
、加工ルールで決まる最小寸法のＷ１＝０．６μｍ、電流Ｉ１＝１０ｎＡを上記式（４）に対し、Ｌ１について解くと次のようになる。
Ｌ１＝２４［μｍ］                                        ……（５）
【００２５】
図１に示す定電流回路は、エンハンスメント型Ｐチャネルの第２のトランジスターＭ１２が必要になるが、この第２のトランジスターＭ１２は、チャネル幅０．６μｍ、チャネル長１０μｍ程度のサイズでよい。そして、図１に示す定電流回路は、デプレッション型Ｎチャネルの第１のトランジスターＭ１１のチャネル長Ｌ１を小さくすることができるため、全体としてはレイアウト面積を小さくすることができる。また、式（４）には表していないが、Ｎチャネルの第１のトランジスターＭ１１はソースおよびＰウェル間に電位差ＶＢＳ＝｜Ｖｔｈｐ｜が生じるため、基板バイアス効果により閾値電圧Ｖｔｈｎがプラス方向にシフトして｜Ｖｔｈｎ｜が小さくなり、電流Ｉ１が小さくなる効果もある。
【００２６】
本実施形態にはさらに別の効果もある。製造工程削減のため、製造プロセスによっては、エンハンスメント型のＰチャネルトランジスターとデプレッション型のＮチャネルトランジスターについて、共通のマスクを使用し、共通の工程において閾値電圧の制御のためのチャネルドープを行う場合がある。図２および図３は、そのような製造プロセスの製造工程における半導体基板の構成を示す断面図である。
【００２７】
図２では、半導体基板にＰチャネルトランジスターを形成するための低濃度Ｎ型不純物層からなるＮウェル１と、Ｎチャネルトランジスターを形成するための低濃度Ｐ型不純物層からなるＰウェル２が半導体基板に形成されている。また、図２ではトランジスター間を絶縁する素子分離層３が半導体基板に形成されている。
【００２８】
そして、図２では、Ｎウェル１とＰウェル２内のデプレッション型Ｎチャネルトランジスターを形成する領域にチャネルドープ層ＣＤ１が形成されている。このチャネルドープ層ＣＤ１は、Ｎウェル１に形成するＰチャネルトランジスターとＰウェル２に形成するデプレッション型Ｎチャネルトランジスターの閾値電圧をマイナス方向にシフトするためのチャネルドープ層である。
【００２９】
また、図２では、Ｐウェル２内のエンハンスメント型Ｎチャネルトランジスターを形成する領域に同トランジスターの閾値電圧を制御するためのチャネルドープ層ＣＤ２が形成されている。
【００３０】
図３はＰチャネルトランジスターおよびＮチャネルトランジスターが形成された後の半導体基板の構成を示している。この図３には図１におけるエンハンスメント型Ｐチャネルの第２のトランジスターＭ１２およびデプレッション型Ｎチャネルの第１のトランジスターＭ１１と、図１には図示されていないエンハンスメント型ＮチャネルのトランジスターＭ１３が示されている。
【００３１】
図３では、素子分離層３によって区切られたＮウェル１およびＰウェル２の表面にゲート酸化膜４が形成され、その上にＰチャネルトランジスターのゲート５ＰおよびＮチャネルトランジスターのゲート５Ｎが形成されている。
【００３２】
そして、Ｎウェル１においてゲート５Ｐの直下の領域の両側にＰチャネルの第２のトランジスターＭ１２のソースおよびドレインが形成されている。このＰチャネルの第２のトランジスターＭ１２のソースおよびドレインは、高濃度で深いＰ型不純物層７Ｐと低濃度で浅いＰ型不純物層６Ｐとにより各々構成されている。Ｐ型不純物層６Ｐは、Ｐ型不純物層７Ｐよりもゲート５Ｐに接近した位置を占めている。Ｎウェル１において、Ｐチャネルの第２のトランジスターＭ１２のソースにおけるＰ型不純物層６ＰとドレインにおけるＰ型不純物層６Ｐとにより挟まれた領域がＰチャネルの第２のトランジスターＭ１２のチャネル形成領域である。このＰチャネルの第２のトランジスターＭ１２のチャネル形成領域にチャネルドープ層ＣＤ１が形成されている。
【００３３】
また、Ｐウェル２においてゲート５Ｎの直下の領域の両側にＮチャネルの第１のトランジスターＭ１１またはトランジスターＭ１３のソースおよびドレインが形成されている。このＮチャネルの第１のトランジスターＭ１１またはトランジスターＭ１３のソースおよびドレインは、高濃度で深いＮ型不純物層７Ｎと低濃度で浅いＮ型不純物層６Ｎとにより各々構成されている。Ｎ型不純物層６Ｎは、Ｎ型不純物層７Ｎよりもゲート５Ｎに接近した位置を占めている。Ｐウェル２において、Ｎチャネルの第１のトランジスターＭ１１またはトランジスターＭ１３のソースにおけるＮ型不純物層６ＮとドレインにおけるＮ型不純物層６Ｎとにより挟まれた領域がＮチャネルの第１のトランジスターＭ１１またはトランジスターＭ１３のチャネル形成領域である。そして、デプレッション型Ｎチャネルの第１のトランジスターＭ１１のチャネル形成領域にはチャネルドープ層ＣＤ１が形成され、エンハンスメント型ＮチャネルのトランジスターＭ１３のチャネル形成領域にはチャネルドープ層ＣＤ２が形成されている。
【００３４】
この構成において、エンハンスメント型Ｐチャネルの第２のトランジスターＭ１２とデプレッション型Ｎチャネルの第１のトランジスターＭ１１は、各々のチャネル形成領域に共通のチャネルドープ層ＣＤ１が形成されているので、各々の閾値電圧が連動する。すなわち、製造ばらつきによって、一方のトランジスターの閾値電圧がプラス方向に変動した場合は他方のトランジスターの閾値電圧もプラス方向に変動し、一方のトランジスターの閾値電圧がマイナス方向に変動した場合は他方のトランジスターの閾値電圧もマイナス方向に変動する。
従って、製造ばらつきに起因した式（４）の｜Ｖｔｈｎ｜−｜Ｖｔｈｐ｜のばらつきを少なくし、定電流値のばらつきを低減することができる。
【００３５】
＜第２実施形態＞
図４は第２実施形態である定電流回路の構成を示す回路図である。本実施形態は、第１の導電型をＰチャネル、第２の導電型をＮチャネルとするものである。
図４において、第１のトランジスターＭ２１は、導電型がＰチャネルであり、かつ、デプレッション型のトランジスターである。第１のトランジスターＭ２１は、ゲートが基準ノードＮＳに接続され、ドレインが電流出力ノードＮＤに接続されている。また、この第１のトランジスターＭ２１のドレインおよびソースが形成されたＮウェルは高電位電源ＶＤＤに接続されている。基準ノードＮＳは、例えば高電位電源ＶＤＤ等の定電圧源に接続されている。
【００３６】
第２のトランジスターＭ２２は、導電型がＮチャネルであり、かつ、エンハンスメント型のトランジスターである。第２のトランジスターＭ２２は、ゲートとドレインとが基準ノードＮＳに接続され、ソースがトランジスターＭ２１のソースに接続されている。また、第２のトランジスターＭ２２のドレインおよびソースが形成されたＰウェルはトランジスターＭ２１のソースに接続されている。以下では、第１のトランジスターＭ２１のソースと、第２のトランジスターＭ２２のソースおよびＰウェルが共通接続されたノードをノードＮＭとする。
【００３７】
この定電流回路では、基準ノードＮＳおよびノードＮＭ間の電圧（正の電圧）が第２のトランジスターＭ２２の閾値電圧Ｖｔｈｎ（正の電圧）以上になると、第２のトランジスターＭ２２がＯＮとなる。従って、第２のトランジスターＭ２２が閾値電圧Ｖｔｈｎを出力する定電圧源として機能し、第１のトランジスターＭ２１のソース電位を基準ノードＮＳの電位から閾値電圧Ｖｔｈｎだけ低下させ、第１のトランジスターＭ２１のドレイン電流を減少させる。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態においても、第１のトランジスターＭ２１のチャネルドープ層と第２のトランジスターＭ２２のチャネルドープ層を共通のマスクを使用して共通の工程において形成することが可能である。従って、本実施形態においても製造ばらつきに起因した定電流回路の出力電流のばらつきを低減することができる。
【００３８】
＜他の実施形態＞
以上、第１および第２実施形態について説明したが、他にも実施形態が考えられる。例えば次の通りである。
【００３９】
（１）上記第１実施形態では、第２のトランジスターＭ１２のＮウェルを第１のトランジスターＭ１１および第２のトランジスターＭ１２のソース同士の共通接続点に接続したが、それ以外のノード、例えば高電位電源ＶＤＤに接続してもよい。
【００４０】
（２）上記第２実施形態では、第２のトランジスターＭ２２のＰウェルを第１のトランジスターＭ２１および第２のトランジスターＭ２２のソース同士の共通接続点に接続したが、それ以外のノード、例えば低電位電源ＶＳＳに接続してもよい。
【００４１】
（３）上記定電流回路は、これを含む半導体装置、同半導体装置を含む電子機器にも適用できる。
【符号の説明】
【００４２】
Ｍ１１，Ｍ２１…第１のトランジスター、Ｍ１２，Ｍ２２…第２のトランジスター、ＮＳ…基準ノード、ＮＤ…電流出力ノード、１…Ｎウェル、２…Ｐウェル、３…素子分離層、４…ゲート酸化膜、５Ｐ，５Ｎ…ゲート、６Ｐ，７Ｐ…Ｐ型不純物層、６Ｎ，７Ｎ…Ｎ型不純物層、ＣＤ１，ＣＤ２…チャネルドープ層。
【図１】
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【図２】
2019176287.tif 000004
【図３】
2019176287.tif 000005
【図４】
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【図５】
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