(57)【要約】【課題】積和演算が可能な半導体装置を提供する。【解決手段】第１メモリセルと、第２メモリセルと、オフセット回路と、を有する半導体装置であり、第１メモリセルに第１アナログデータを保持し、第２メモリセルに参照アナログデータを保持し、第２アナログデータに応じた電位を選択信号として印加することにより、第１アナログデータと第２アナログデータの積和に依存した電流を取得する。オフセット回路は定電流回路を有し、定電流回路はトランジスタと、容量素子と、を有する。トランジスタの第１端子は、トランジスタの第１ゲートと、容量素子の第１端子と、に電気的に接続され、トランジスタの第２ゲートは、容量素子の第２端子と、電気的に接続されている。トランジスタの第１端子と第２ゲートとの間の電位を容量素子で保持することによって、トランジスタのソース−ドレイン間に流れる電流の変動を抑制する。【選択図】図３
2019053670.tif 000002
【特許請求の範囲】
【請求項１】
オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
前記第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、
前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、
前記第６トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
前記第４トランジスタの第２ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
前記第５トランジスタの第１端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
前記第６トランジスタの第１端子は、前記第２配線と電気的に接続され、
前記第６トランジスタの第１ゲートは、前記第３容量素子の第１端子と電気的に接続され、
前記第６トランジスタの第２ゲートは、前記第６トランジスタの第１端子と電気的に接続され、
前記第３容量素子の第２端子は、前記第６トランジスタの第１端子と電気的に接続され、
前記第７トランジスタの第１端子は、前記第６トランジスタの第１ゲートと電気的に接続され、
前記第１配線は、前記第１出力端子と電気的に接続され、
前記第２配線は、前記第２出力端子と電気的に接続され、
前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
前記第１メモリセルは、前記第１出力端子と電気的に接続され、
前記第２メモリセルは、前記第２出力端子と電気的に接続され、
前記第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【請求項２】
オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
前記第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、
前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、
前記第６トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第４トランジスタの第１ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
前記第４トランジスタの第２ゲートは、前記第２容量素子の第１端子と電気的に接続され、
前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
前記第５トランジスタの第１端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
前記第６トランジスタの第１端子は、前記第２配線と電気的に接続され、
前記第６トランジスタの第１ゲートは、前記第６トランジスタの第１端子と電気的に接続され、
前記第６トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
前記第３容量素子の第２端子は、前記第６トランジスタの第１端子と電気的に接続され、
前記第７トランジスタの第１端子は、前記第６トランジスタの第２ゲートと電気的に接続され、
前記第１配線は、前記第１出力端子と電気的に接続され、
前記第２配線は、前記第２出力端子と電気的に接続され、
前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
前記第１メモリセルは、前記第１出力端子と電気的に接続され、
前記第２メモリセルは、前記第２出力端子と電気的に接続され、
前記第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置と、
筐体と、を有する電子機器。
【請求項４】
請求項３において、
請求項１または請求項２に記載の半導体装置を用いて、
パターン認識、または連想記憶の処理を行う機能を有する電子機器。
【請求項５】
請求項４に記載の電子機器を用いた映像配信システムであって、
映像データのエンコード処理を行う機能と、
前記エンコード処理が行われた前記映像データを送信する機能と、を有する映像配信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、および該半導体装置を有するシステムに関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、またはそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）は、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
【０００４】
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。また、非特許文献１には、ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｙｕｔａｋａ  Ａｒｉｍａ  ｅｔ  ａｌ，”Ａ  Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｃｈｉｐ  ｗｉｔｈ  １２５  Ｎｅｕｒｏｎｓ  ａｎｄ  １０Ｋ  Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ  Ｓｙｎａｐｓｅｓ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．２６，ＮＯ．４，  ＡＰＲＩＬ  １９９１，  ｐｐ．６０７−６１１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ニューラルネットワークを半導体装置として構築するには、第１ニューロン回路と第２ニューロン回路との間の結合強度を記憶し、第１ニューロン回路の出力とその結合強度とを乗じて足し合わせる積和演算を実行するシナプス回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。
【０００７】
該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、および該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、および大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。
【０００８】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を有するモジュールを利用したシステムを提供することを課題の一とする。
【０００９】
または、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、認証機能を有する新規の半導体装置を提供することを課題の一とする。または、本発明の一態様は、画像データの圧縮を行う新規の半導体装置を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、および他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【００１１】
（１）
本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、第４トランジスタは、第１ゲートと、第２ゲートと、を有し、第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、第６トランジスタは、第１ゲートと、第２ゲートと、を有し、第１トランジスタの第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、第２トランジスタの第２端子と電気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２トランジスタの第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲートと電気的に接続され、第４トランジスタの第１端子は、第１配線と電気的に接続され、第４トランジスタの第１ゲートは、第２容量素子の第１端子と電気的に接続され、第４トランジスタの第２ゲートは、第４トランジスタの第１端子と電気的に接続され、第２容量素子の第２端子は、第４トランジスタの第１端子と電気的に接続され、第５トランジスタの第１端子は、第４トランジスタの第１ゲートと電気的に接続され、第６トランジスタの第１端子は、第２配線と電気的に接続され、第６トランジスタの第１ゲートは、第３容量素子の第１端子と電気的に接続され、第６トランジスタの第２ゲートは、第６トランジスタの第１端子と電気的に接続され、第３容量素子の第２端子は、第６トランジスタの第１端子と電気的に接続され、第７トランジスタの第１端子は、第６トランジスタの第１ゲートと電気的に接続され、第１配線は、第１出力端子と電気的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第１電流を、第１配線と、第２配線と、に出力する機能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第２出力端子と電気的に接続され、第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
【００１２】
（２）
また、本発明の別の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、第４トランジスタは、第１ゲートと、第２ゲートと、を有し、第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、第６トランジスタは、第１ゲートと、第２ゲートと、を有し、第１トランジスタの第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、第２トランジスタの第２端子と電気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２トランジスタの第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲートと電気的に接続され、第４トランジスタの第１端子は、第１配線と電気的に接続され、第４トランジスタの第１ゲートは、第４トランジスタの第１端子と電気的に接続され、第４トランジスタの第２ゲートは、第２容量素子の第１端子と電気的に接続され、第２容量素子の第２端子は、第４トランジスタの第１端子と電気的に接続され、第５トランジスタの第１端子は、第４トランジスタの第２ゲートと電気的に接続され、第６トランジスタの第１端子は、第２配線と電気的に接続され、第６トランジスタの第１ゲートは、第６トランジスタの第１端子と電気的に接続され、第６トランジスタの第２ゲートは、第３容量素子の第１端子と電気的に接続され、第３容量素子の第２端子は、第６トランジスタの第１端子と電気的に接続され、第７トランジスタの第１端子は、第６トランジスタの第２ゲートと電気的に接続され、第１配線は、第１出力端子と電気的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第１電流を、第１配線と、第２配線と、に出力する機能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第２出力端子と電気的に接続され、第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
【００１３】
（３）
または、本発明の一態様は、上記（１）または（２）に記載の半導体装置と、筐体と、を有する電子機器である。
【００１４】
（４）
または、本発明の一態様は、前記（３）において、記（１）または（２）に記載の半導体装置を用いて、パターン認識、または連想記憶の処理を行う機能を有する電子機器である。
【００１５】
（５）
または、本発明の一態様は、上記（４）に記載の電子機器を用いた映像配信システムであって、映像データのエンコード処理を行う機能と、エンコード処理が行われた映像データを送信する機能と、を有する映像配信システムである。
【発明の効果】
【００１６】
本発明の一態様によって、新規な半導体装置を提供することができる。または、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。または、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。または、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。
【００１７】
または、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。または、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様によって、認証機能を有する新規の半導体装置を提供することができる。または、本発明の一態様によって、画像データの圧縮を行う新規の半導体装置を提供することができる。
【００１８】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の一例を示すブロック図。
【図２】図１の半導体装置のオフセット回路の一例を示す回路図。
【図３】図１の半導体装置のオフセット回路の一例を示す回路図。
【図４】図１の半導体装置のオフセット回路の一例を示す回路図。
【図５】図１の半導体装置のオフセット回路の一例を示す回路図。
【図６】図１の半導体装置のオフセット回路の一例を示す回路図。
【図７】図１の半導体装置のオフセット回路の一例を示す回路図。
【図８】図１の半導体装置のオフセット回路の一例を示す回路図。
【図９】図１の半導体装置のオフセット回路の一例を示す回路図。
【図１０】図１の半導体装置のメモリセルアレイの一例を示す回路図。
【図１１】図１の半導体装置のオフセット回路の一例を示す回路図。
【図１２】図１の半導体装置のオフセット回路の一例を示す回路図。
【図１３】図１の半導体装置のメモリセルアレイの一例を示す回路図。
【図１４】半導体装置の動作例を示すタイミングチャート。
【図１５】半導体装置の動作例を示すタイミングチャート。
【図１６】半導体装置の動作例を示すタイミングチャート。
【図１７】半導体装置の動作例を示すタイミングチャート。
【図１８】階層型ニューラルネットワークの一例を示す図。
【図１９】階層型ニューラルネットワークの一例を示す図。
【図２０】階層型ニューラルネットワークの一例を示す図。
【図２１】回路の構成例を説明する図。
【図２２】電子機器の例を示す斜視図。
【図２３】電子機器の例を示す斜視図。
【図２４】放送システムのデータ伝送を示す模式図。
【図２５】医療現場における映像配信システムの構成例を示す図。
【図２６】トランジスタの構成例を示す上面図および断面図。
【図２７】トランジスタの構成例を示す上面図および断面図。
【図２８】トランジスタの構成例を示す上面図および断面図。
【図２９】トランジスタの構成例を示す上面図および断面図。
【図３０】電流源回路の構成例を示す図。
【図３１】図３０の回路構成に対して、計算を行った結果を示す図。
【図３２】実施例２で説明するトランジスタの断面を示すＴＥＭ画像。
【図３３】トランジスタのゲート電圧−ドレイン電流の特性を示すグラフ、並びにソースドレイン電圧−ドレイン電流の特性を示すグラフ。
【図３４】トランジスタの周波数特性を示すグラフ、トランジスタのオフ電流の温度依存性を示すグラフ、およびトランジスタの１／ｆノイズの特性を示すグラフ。
【図３５】実施例２で説明する積和演算回路とメモリセルを示す図。
【図３６】メモリセルの乗算特性を示すグラフ、メモリセルの周波数特性を示すグラフ、およびメモリセルの周波数特性を示すグラフ。
【図３７】実施例２で説明するニューラルネットワークの構成を説明するブロック図。
【図３８】ビット精度と学習成功率を示すグラフ。
【図３９】メモリセルの温度特性を示すグラフ。
【発明を実施するための形態】
【００２０】
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【００２１】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、または置き換えなどを行うことができる。
【００２２】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
【００２３】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【００２４】
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２５】
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２６】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【００２８】
また、本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【００２９】
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３０】
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【００３１】
また、図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３２】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（または第１電極、または第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【００３３】
本明細書等において、特に断らない限り、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型および各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【００３４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３５】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【００３６】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【００３７】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【００３８】
また、本明細書において、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ：Ａｕｄｉｏ  Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、または、システムを有する電気製品などをいう場合がある。また、「電子部品」、または「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、または、電子部品またはモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
【００３９】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００４０】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００４１】
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、ソース−ドレイン間を介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【００４２】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００４３】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【００４４】
一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【００４５】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。
【００４６】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【００４７】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【００４８】
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００４９】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００５０】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【００５１】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００５２】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００５３】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００５４】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００５５】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００５７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である積和演算処理回路について説明する。なお、該積和演算処理回路は、複数の第１アナログデータと複数の第２アナログデータと、の積和を行う回路である。
【００５８】
＜構成例＞
図１に本発明の一態様の半導体装置の一例を示す。図１は、積和演算処理回路のブロック図を示しており、半導体装置１００は、オフセット回路１１０と、メモリセルアレイ１２０と、を有する。
【００５９】
オフセット回路１１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
【００６０】
メモリセルアレイ１２０は、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ１２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図１のメモリセルアレイ１２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
【００６１】
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
【００６２】
メモリセルアレイ１２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。
【００６３】
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。
【００６４】
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰおよび配線ＯＳＰは、オフセット回路１１０に制御信号を供給するための配線である。
【００６５】
メモリセルアレイ１２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
【００６６】
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
【００６７】
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。
【００６８】
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
【００６９】
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
【００７０】
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］に基準電位、または第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭまたはメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭまたはメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
【００７１】
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ１２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
【００７２】
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
【００７３】
なお、図１に示す半導体装置１００は、オフセット回路１１０、メモリセルアレイ１２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【００７４】
本発明の一態様の構成は、図１の半導体装置１００の構成に限定されない。状況に応じて、場合によって、または、必要に応じて、半導体装置１００の構成を変更することができる。例えば、半導体装置１００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置１００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。
【００７５】
＜＜オフセット回路１１０＞＞
次に、オフセット回路１１０に適用できる回路構成の例について説明する。図２に、オフセット回路１１０の一例として、オフセット回路１１１を示す。
【００７６】
オフセット回路１１１は、電源電圧の供給のため、配線ＶＤＤＬ、および配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤＬ、および配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
【００７７】
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、および参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
【００７８】
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、および参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。
【００７９】
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。
【００８０】
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
【００８１】
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。
【００８２】
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］および端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。
【００８３】
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。
【００８４】
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。
【００８５】
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。
【００８６】
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。
【００８７】
なお、配線ＯＬｒｅｆは、カレントミラー回路ＣＭの端子ＣＴ７および端子ＣＴ８を介して、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線である。
【００８８】
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。
【００８９】
なお、図２に示すオフセット回路１１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【００９０】
なお、本発明の一態様の構成は、図２のオフセット回路１１１の構成に限定されない。状況に応じて、場合によって、または、必要に応じて、オフセット回路１１１の構成を変更することができる。
【００９１】
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、および定電流回路ＣＩｒｅｆの内部の構成例について説明する。
【００９２】
図３に示すオフセット回路１１２は、図２のオフセット回路１１１の定電流回路ＣＩ、および定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
【００９３】
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４と、トランジスタＴｒ８と、容量素子Ｃ３と、を有する。特に、トランジスタＴｒ４は、第１ゲートと第２ゲートを有する。
【００９４】
なお、本明細書において、トランジスタの第１ゲートとは、フロントゲートとし、第１ゲートはゲートという語句に置き換えて記載する。加えて、トランジスタの第２ゲートとは、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
【００９５】
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ４のバックゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。容量素子Ｃ３の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。トランジスタＴｒ８の第１端子は、配線ＦＧＡ［ｊ］と電気的に接続され、トランジスタＴｒ８の第２端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ８のゲートは、配線ＦＧＢ［ｊ］と電気的に接続されている。
【００９６】
トランジスタＴｒ４の第２端子と、トランジスタＴｒ４のバックゲートと、は電気的に接続されているため、トランジスタＴｒ４の第２端子と、トランジスタＴｒ４のバックゲートと、は等電位となる。このため、トランジスタＴｒ４の第２端子の電位が上昇すると、トランジスタＴｒ４のバックゲートの電位も上昇するため、トランジスタＴｒ４は、ノーマリーオン状態となる。逆に、トランジスタＴｒ４の第２端子の電位が下降すると、トランジスタＴｒ４のバックゲートの電位も下降するため、トランジスタＴｒ４は、ノーマリーオフ状態となる。つまり、トランジスタＴｒ４の第２端子の電位が変動しても、トランジスタＴｒ４のバックゲートの電位も変動するため、トランジスタＴｒ４の第２端子の電位の変動によるトランジスタＴｒ４の第１端子から第２端子に流れる電流量の変化を少なくすることができる。
【００９７】
配線ＦＧＡ［ｊ］は、トランジスタＴｒ４のゲートに電位を印加するための配線である。配線ＦＧＢ［ｊ］は、トランジスタＴｒ８の導通状態、非導通状態の切り替えを行うための配線である。
【００９８】
定電流回路ＣＩを上述の構成にすることによって、トランジスタＴｒ４のゲートの電位を容量素子Ｃ３によって保持することができる。具体的には、配線ＦＧＢ［ｊ］に高レベル電位を印加することで、トランジスタＴｒ８を導通状態とし、配線ＦＧＡ［ｊ］からトランジスタＴｒ４のゲートに電位を与える。その後、配線ＦＧＢ［ｊ］に低レベル電位を印加して、トランジスタＴｒ８を非導通状態とすることで、トランジスタＴｒ４のゲートを電気的に浮遊状態にすることができる。
【００９９】
また、トランジスタＴｒ８が非導通状態のとき、トランジスタＴｒ４の第２端子の電位が変動することにより、容量素子Ｃ３による容量結合によって、トランジスタＴｒ４のゲートの電位も変動する。なお、トランジスタＴｒ４のゲートの電位の変動量は、容量素子Ｃ３の容量値、トランジスタＴｒ４のゲート容量および寄生容量などで定まる容量結合係数と、トランジスタＴｒ４の第２端子の電位と、によって決まる。
【０１００】
このように、トランジスタＴｒ４の第２端子の電位に応じて、トランジスタＴｒ４のゲートの電位を変化させることにより、トランジスタＴｒ４の第１端子から第２端子に流れる電流量を安定して供給することができる。つまり、トランジスタＴｒ４の第２端子の電位の変動前後において、定電流回路ＣＩの端子ＣＴ２から出力される電流量をあまり変化しないようにすることができる。
【０１０１】
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、トランジスタＴｒ９と、容量素子Ｃ４と、を有する。特に、トランジスタＴｒ６は第１ゲート（ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
【０１０２】
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ６のバックゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。容量素子Ｃ４の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続されている。トランジスタＴｒ９の第１端子は、配線ＦＧＡｒｅｆと電気的に接続され、トランジスタＴｒ９の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ９のゲートは、配線ＦＧＢｒｅｆと電気的に接続されている。
【０１０３】
定電流回路ＣＩｒｅｆの回路構成は、定電流回路ＣＩと同様の回路構成となっている。したがって、定電流回路ＣＩと同様に、トランジスタＴｒ６の第２端子とトランジスタＴｒ６のバックゲートとの電気的接続と、トランジスタＴｒ６のゲートと、トランジスタＴｒ６の第２端子と、の間に有する容量素子Ｃ４による容量結合と、によって、定電流回路ＣＩｒｅｆの端子ＣＴ４から出力する電流量をあまり変化しないようにすることができる。
【０１０４】
オフセット回路１１２の定電流回路ＣＩの構成は、トランジスタＴｒ４のゲート絶縁膜よりもトランジスタＴｒ４のバックゲート絶縁膜が厚く、かつバックゲート側の寄生容量が小さい場合において、好適である。また、同様に、オフセット回路１１２の定電流回路ＣＩｒｅｆの構成は、トランジスタＴｒ６のゲート絶縁膜よりもトランジスタＴｒ６のバックゲート絶縁膜が厚く、かつバックゲート側の寄生容量が小さい場合において、好適である。
【０１０５】
なお、後述する実施例１では、回路シミュレータを用いて、定電流回路ＣＩ、および定電流回路ＣＩｒｅｆとほぼ同様の電流源回路を構成し、該電流源回路への入力電位に対する出力電流の計算結果について述べている。
【０１０６】
なお、図３に示すオフセット回路１１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ６、トランジスタＴｒ８、トランジスタＴｒ９、容量素子Ｃ１、容量素子Ｃ３、容量素子Ｃ４、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＦＧＡ［１］、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｎ］、配線ＦＧＡｒｅｆ、配線ＦＧＢ［１］、配線ＦＧＢ［ｊ］、配線ＦＧＢ［ｎ］、配線ＦＧＢｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【０１０７】
なお、本発明の一態様に係る定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの構成は、図３のオフセット回路１１２の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆに限定されない。例えば、定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの構成を、図４に示すオフセット回路１１５の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの構成としてもよい。
【０１０８】
オフセット回路１１５の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆは、オフセット回路１１２の定電流回路ＣＩのトランジスタＴｒ４、およびオフセット回路１１２の定電流回路ＣＩｒｅｆのトランジスタＴｒ６の接続構成を変更した回路となっている。具体的には、オフセット回路１１５において、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ４のゲートは、トランジスタＴｒ４の第２端子と電気的に接続されている。なお、トランジスタＴｒ４の第１端子が、端子ＣＴ１と電気的に接続されている点と、トランジスタＴｒ４の第２端子が、端子ＣＴ２と電気的に接続されている点と、については、オフセット回路１１２と同様である。加えて、オフセット回路１１５において、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ６のゲートは、トランジスタＴｒ６の第２端子と電気的に接続されている。なお、トランジスタＴｒ６の第１端子が、端子ＣＴ３と電気的に接続されている点と、トランジスタＴｒ６の第２端子が、端子ＣＴ４と電気的に接続されている点と、については、オフセット回路１１２と同様である。
【０１０９】
なお、図４において、列出力回路ＯＵＴ［１］の定電流回路ＣＩのトランジスタＴｒ８の第１端子は、配線ＢＧＡ［１］と電気的に接続され、トランジスタＴｒ８のゲートは、配線ＢＧＢ［１］と電気的に接続されている。同様に、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ８の第１端子は、配線ＢＧＡ［ｊ］と電気的に接続され、トランジスタＴｒ８のゲートは、配線ＢＧＢ［ｊ］と電気的に接続されている。更に、同様に、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのトランジスタＴｒ８の第１端子は、配線ＢＧＡ［ｎ］と電気的に接続され、トランジスタＴｒ８のゲートは、配線ＢＧＢ［ｎ］と電気的に接続されている。参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ９の第１端子は、配線ＢＧＡｒｅｆと電気的に接続され、トランジスタＴｒ９のゲートは、配線ＢＧＢｒｅｆと電気的に接続されている。
【０１１０】
オフセット回路１１５の定電流回路ＣＩの構成は、トランジスタＴｒ４のバックゲート絶縁膜よりもトランジスタＴｒ４のゲート絶縁膜が厚く、かつゲート側の寄生容量が小さい場合において、好適である。また、同様に、オフセット回路１１５の定電流回路ＣＩｒｅｆの構成は、トランジスタＴｒ６のバックゲート絶縁膜よりもトランジスタＴｒ６のゲート絶縁膜が厚く、かつゲート側の寄生容量が小さい場合において、好適である。
【０１１１】
また、例えば、定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの構成を、図５に示すオフセット回路１１６の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの構成としてもよい。
【０１１２】
オフセット回路１１６の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの回路構成について説明する。定電流回路ＣＩは、トランジスタＴｒ４と、トランジスタＴｒ８１と、トランジスタＴｒ８２と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有し、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、トランジスタＴｒ９１と、トランジスタＴｒ９２と、容量素子Ｃ４１と、容量素子Ｃ４２と、を有する。
【０１１３】
列出力回路ＯＵＴ［ｊ］が有する定電流回路ＣＩに着目する。トランジスタＴｒ４の第１端子は、端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３１の第１端子と電気的に接続され、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３２の第１端子と電気的に接続されている。容量素子Ｃ３１の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続され、容量素子Ｃ３２の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。トランジスタＴｒ８１の第１端子は、配線ＦＧ［ｊ］と電気的に接続され、トランジスタＴｒ８１の第２端子は、容量素子Ｃ３１の第１端子と電気的に接続され、トランジスタＴｒ８１のゲートは、配線ＧＷと電気的に接続されている。トランジスタＴｒ８２の第１端子は、配線ＢＧ［ｊ］と電気的に接続され、トランジスタＴｒ８２の第２端子は、容量素子Ｃ３２の第１端子と電気的に接続され、トランジスタＴｒ８２のゲートは、配線ＧＷと電気的に接続されている。
【０１１４】
参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆに着目する。トランジスタＴｒ６の第１端子は、端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４１の第１端子と電気的に接続され、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４２の第１端子と電気的に接続されている。容量素子Ｃ４１の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続され、容量素子Ｃ４２の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続されている。トランジスタＴｒ９１の第１端子は、配線ＦＧｒｅｆと電気的に接続され、トランジスタＴｒ９１の第２端子は、容量素子Ｃ４１の第１端子と電気的に接続され、トランジスタＴｒ９１のゲートは、配線ＧＷと電気的に接続されている。トランジスタＴｒ９２の第１端子は、配線ＢＧｒｅｆと電気的に接続され、トランジスタＴｒ９２の第２端子は、容量素子Ｃ４２の第１端子と電気的に接続され、トランジスタＴｒ９２のゲートは、配線ＧＷと電気的に接続されている。
【０１１５】
配線ＦＧ［Ｊ］は、トランジスタＴｒ４のゲートに電位を与えるための配線であり、トランジスタＴｒ４のゲートの電位は、容量素子Ｃ３１によって保持される。配線ＢＧ［Ｊ］は、トランジスタＴｒ４のバックゲートに電位を与えるための配線であり、トランジスタＴｒ４のバックゲートの電位は、容量素子Ｃ３２によって保持される。配線ＦＧｒｅｆは、トランジスタＴｒ６のゲートに電位を与えるための配線であり、トランジスタＴｒ６のゲートの電位は、容量素子Ｃ４１によって保持される。配線ＢＧｒｅｆは、トランジスタＴｒ６のバックゲートに電位を与えるための配線であり、トランジスタＴｒ６のバックゲートの電位は、容量素子Ｃ４２によって保持される。
【０１１６】
配線ＧＷは、トランジスタＴｒ８１、トランジスタＴｒ８２、トランジスタＴｒ９１、およびトランジスタＴｒ９２の導通状態、非導通状態の切り替えを行うための配線である。配線ＧＷに高レベル電位を印加することによって、トランジスタＴｒ８１、トランジスタＴｒ８２、トランジスタＴｒ９１、およびトランジスタＴｒ９２のそれぞれを導通状態にすることができる。このときに、配線ＦＧ［１］乃至配線ＦＧ［ｎ］、配線ＢＧ［１］乃至配線ＢＧ［ｎ］にそれぞれ電位を印加することで、それぞれ定電流回路ＣＩが有するトランジスタＴｒ４のゲートとバックゲートに電位を与えることができる。同様に、配線ＦＧｒｅｆ、配線ＢＧｒｅｆにそれぞれ電位を与えることで、トランジスタＴｒ６のゲートとバックゲートに電位を与えることができる。それぞれの定電流回路ＣＩが有するトランジスタＴｒ４のゲートとバックゲート、トランジスタＴｒ６のゲートとバックゲートに電位を与えた後は、配線ＧＷに低レベル電位を印加して、トランジスタＴｒ８１、トランジスタＴｒ８２、トランジスタＴｒ９１、およびトランジスタＴｒ９２のそれぞれを非導通状態とすればよい。
【０１１７】
これにより、それぞれの定電流回路ＣＩが有するトランジスタＴｒ４のゲートとバックゲート、トランジスタＴｒ６のゲートとバックゲートは、電気的に浮遊状態となるので、トランジスタＴｒ４の第２端子の電位の変動に応じて、トランジスタＴｒ４のゲートとバックゲートとのそれぞれの電位が容量結合によって変動し、また、トランジスタＴｒ６の第２端子の電位の変動に応じて、トランジスタＴｒ６のゲートとバックゲートとのそれぞれの電位が容量結合によって変動する。このため、トランジスタＴｒ４の第２端子の電位が変動しても、定電流回路ＣＩの端子ＣＴ２から出力する電流量をあまり変化しないようにすることができる。同様に、トランジスタＴｒ６の第２端子の電位が変動しても、定電流回路ＣＩｒｅｆの端子ＣＴ４から出力する電流量をあまり変化しないようにすることができる。また、オフセット回路１１６の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆは、全てのトランジスタＴｒ４のゲートとバックゲート、トランジスタＴｒ６のゲートとバックゲート、に対してそれぞれ独立に電位を与えることができるため、オフセット回路１１２よりも細かく定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの動作点を設定することができる。
【０１１８】
なお、本発明の一態様に係る定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの回路構成は、図３乃至図５に示す回路構成に限定されない。場合によって、状況に応じて、または、必要に応じて、定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの回路構成を変更してもよい。
【０１１９】
例えば、図３乃至図５に示す定電流回路ＣＩおよび定電流回路ＣＩｒｅｆと異なる回路構成を、図６乃至図８に示す。
【０１２０】
図６に示すオフセット回路１１２Ａは、図３乃至図５とは異なる、図２のオフセット回路１１１の定電流回路ＣＩ、および定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
【０１２１】
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４と、ダイオードＤＩ１と、容量素子Ｃ３と、を有する。特に、トランジスタＴｒ４は、第１ゲート（ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
【０１２２】
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ４のバックゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。容量素子Ｃ３の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。ダイオードＤＩ１の入力端子は、配線ＦＧ［ｊ］と電気的に接続され、ダイオードＤＩ１の出力端子は、容量素子Ｃ３の第１端子と電気的に接続されている。
【０１２３】
配線ＦＧ［ｊ］は、トランジスタＴｒ４のゲートに電位を印加するための配線である。
【０１２４】
定電流回路ＣＩを上述の構成にすることによって、トランジスタＴｒ４のゲートの電位を容量素子Ｃ３によって保持することができる。具体的には、配線ＦＧ［ｊ］から、ダイオードＤＩ１を介して、トランジスタＴｒ４のゲートに電位を与えることで、容量素子Ｃ３の第１端子に該電位を保持することができる。なお、ダイオードＤＩ１は整流作用を有するため、配線ＦＧ［ｊ］を元の電位（容量素子Ｃ３の第１端子に保持した電位よりも低い電位）に戻しても、容量素子Ｃ３の第１端子から配線ＦＧ［ｊ］に電流は流れない。つまり、トランジスタＴｒ４のゲートを電気的に浮遊状態にすることができる。
【０１２５】
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、ダイオードＤＩ２と、容量素子Ｃ４と、を有する。特に、トランジスタＴｒ６は、第１ゲート（ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
【０１２６】
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ６のバックゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。容量素子Ｃ４の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続されている。ダイオードＤＩ２の入力端子は、配線ＦＧｒｅｆと電気的に接続され、ダイオードＤＩ２の出力端子は、容量素子Ｃ４の第１端子と電気的に接続されている。
【０１２７】
上述の通り、図６に示す定電流回路ＣＩ、および定電流回路ＣＩｒｅｆは、図３に示す定電流回路ＣＩのトランジスタＴｒ８をダイオードＤＩ１に置き換え、定電流回路ＣＩｒｅｆのトランジスタＴｒ９をダイオードＤＩ２に置き換えた構成となっている。そのため、トランジスタＴｒ４における、第２端子とバックゲートとが電気的に接続されている効果、容量素子Ｃ３による容量結合の効果、については、図３の定電流回路ＣＩの説明の記載を参酌し、トランジスタＴｒ６における、第２端子とバックゲートとが電気的に接続されている効果、容量素子Ｃ４による容量結合の効果、については、図３の定電流回路ＣＩｒｅｆの説明の記載を参酌する。
【０１２８】
なお、図６に示すオフセット回路１１２Ａは、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ６、ダイオードＤＩ１、ダイオードＤＩ２、容量素子Ｃ１、容量素子Ｃ３、容量素子Ｃ４、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＦＧ［１］、配線ＦＧ［ｊ］、配線ＦＧ［ｎ］、配線ＦＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【０１２９】
図７に示すオフセット回路１１５Ａは、図３乃至図６とは異なる、図２のオフセット回路１１１の定電流回路ＣＩ、および定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
【０１３０】
オフセット回路１１５Ａの定電流回路ＣＩおよび定電流回路ＣＩｒｅｆは、オフセット回路１１２Ａの定電流回路ＣＩのトランジスタＴｒ４、およびオフセット回路１１２Ａの定電流回路ＣＩｒｅｆのトランジスタＴｒ６の接続構成を変更した回路となっている。具体的には、オフセット回路１１５Ａにおいて、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ４のゲートは、トランジスタＴｒ４の第２端子と電気的に接続されている。なお、トランジスタＴｒ４の第１端子が、端子ＣＴ１と電気的に接続されている点と、トランジスタＴｒ４の第２端子が、端子ＣＴ２と電気的に接続されている点と、については、オフセット回路１１２Ａと同様である。加えて、オフセット回路１１５Ａにおいて、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ６のゲートは、トランジスタＴｒ６の第２端子と電気的に接続されている。なお、トランジスタＴｒ６の第１端子が、端子ＣＴ３と電気的に接続されている点と、トランジスタＴｒ６の第２端子が、端子ＣＴ４と電気的に接続されている点と、については、オフセット回路１１２Ａと同様である。
【０１３１】
なお、図７において、列出力回路ＯＵＴ［１］の定電流回路ＣＩのダイオードＤＩ１の入力端子は、配線ＢＧ［１］と電気的に接続され、ダイオードＤＩ１の出力端子は、列出力回路ＯＵＴ［１］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気的に接続されている。同様に、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのダイオードＤＩ１の入力端子は、配線ＢＧ［ｊ］と電気的に接続され、ダイオードＤＩ１の出力端子は、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気的に接続されている。更に、同様に、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのダイオードＤＩ１の入力端子は、配線ＢＧ［ｎ］と電気的に接続され、ダイオードＤＩ１の出力端子は、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気的に接続されている。参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのダイオードＤＩ２の入力端子は、配線ＢＧｒｅｆと電気的に接続され、ダイオードＤＩ２の出力端子は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のバックゲートと電気的に接続されている。
【０１３２】
上述の通り、図７に示す定電流回路ＣＩ、および定電流回路ＣＩｒｅｆは、図４に示す定電流回路ＣＩのトランジスタＴｒ８をダイオードＤＩ１に置き換え、定電流回路ＣＩｒｅｆのトランジスタＴｒ９をダイオードＤＩ２に置き換えた構成となっている。そのため、トランジスタＴｒ４における、第２端子とゲートとが電気的に接続されている効果、容量素子Ｃ３による容量結合の効果、については、図４の定電流回路ＣＩの説明の記載を参酌し、トランジスタＴｒ６における、第２端子とゲートとが電気的に接続されている効果、容量素子Ｃ４による容量結合の効果、については、図４の定電流回路ＣＩｒｅｆの説明の記載を参酌する。
【０１３３】
図８に示すオフセット回路１１６Ａは、図３乃至図７とは異なる、図２のオフセット回路１１１の定電流回路ＣＩ、および定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
【０１３４】
オフセット回路１１６Ａの定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの回路構成について説明する。定電流回路ＣＩは、トランジスタＴｒ４と、ダイオードＤＩ１１と、ダイオードＤＩ１２と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有し、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、ダイオードＤＩ２１と、ダイオードＤＩ２２と、容量素子Ｃ４１と、容量素子Ｃ４２と、を有する。
【０１３５】
列出力回路ＯＵＴ［ｊ］が有する定電流回路ＣＩに着目する。トランジスタＴｒ４の第１端子は、端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３１の第１端子と電気的に接続され、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３２の第１端子と電気的に接続されている。容量素子Ｃ３１の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続され、容量素子Ｃ３２の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。ダイオードＤＩ１１の入力端子は、配線ＦＧ［ｊ］と電気的に接続され、ダイオードＤＩ１１の出力端子は、容量素子Ｃ３１の第１端子と電気的に接続されている。ダイオードＤＩ１２の入力端子は、配線ＢＧ［ｊ］と電気的に接続され、ダイオードＤＩ１２の出力端子は、容量素子Ｃ３２の第１端子と電気的に接続されている。
【０１３６】
参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆに着目する。トランジスタＴｒ６の第１端子は、端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４１の第１端子と電気的に接続され、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４２の第１端子と電気的に接続されている。容量素子Ｃ４１の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続され、容量素子Ｃ４２の第２端子は、トランジスタＴｒ６の第２端子と電気的に接続されている。ダイオードＤＩ２１の入力端子は、配線ＦＧｒｅｆと電気的に接続され、ダイオードＤＩ２１の出力端子は、容量素子Ｃ４１の第１端子と電気的に接続されている。ダイオードＤＩ２２の入力端子は、配線ＢＧｒｅｆと電気的に接続され、ダイオードＤＩ２２の出力端子は、容量素子Ｃ４２の第１端子と電気的に接続されている。
【０１３７】
配線ＦＧ［ｊ］は、トランジスタＴｒ４のゲートに電位を与えるための配線であり、トランジスタＴｒ４のゲートの電位は、容量素子Ｃ３１によって保持される。配線ＢＧ［ｊ］は、トランジスタＴｒ４のバックゲートに電位を与えるための配線であり、トランジスタＴｒ４のバックゲートの電位は、容量素子Ｃ３２によって保持される。配線ＦＧｒｅｆは、トランジスタＴｒ６のゲートに電位を与えるための配線であり、トランジスタＴｒ６のゲートの電位は、容量素子Ｃ４１によって保持される。配線ＢＧｒｅｆは、トランジスタＴｒ６のバックゲートに電位を与えるための配線であり、トランジスタＴｒ６のバックゲートの電位は、容量素子Ｃ４２によって保持される。
【０１３８】
上述の通り、図８に示す定電流回路ＣＩ、および定電流回路ＣＩｒｅｆは、図５に示す定電流回路ＣＩのトランジスタＴｒ８１をダイオードＤＩ１１に置き換え、トランジスタＴｒ８２をダイオードＤＩ１２に置き換え、定電流回路ＣＩｒｅｆのトランジスタＴｒ９１をダイオードＤＩ２１に置き換え、トランジスタＴｒ９２をダイオードＤＩ２２に置き換えた構成となっている。そのため、トランジスタＴｒ４における、第２端子とゲートとが電気的に接続されている効果、容量素子Ｃ３１、容量素子Ｃ３２による容量結合の効果、については、図５の定電流回路ＣＩの説明の記載を参酌し、トランジスタＴｒ６における、第２端子とゲートとが電気的に接続されている効果、容量素子Ｃ４１、容量素子Ｃ４２による容量結合の効果、については、図５の定電流回路ＣＩｒｅｆの説明の記載を参酌する。
【０１３９】
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
【０１４０】
図９に示すオフセット回路１１３は、図２のオフセット回路１１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。
【０１４１】
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有する。
【０１４２】
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
【０１４３】
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
【０１４４】
なお、図９に示すオフセット回路１１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【０１４５】
＜＜メモリセルアレイ１２０＞＞
次に、メモリセルアレイ１２０に適用できる回路構成の例について説明する。図１０に、メモリセルアレイ１２０の一例として、メモリセルアレイ１２１を示す。
【０１４６】
メモリセルアレイ１２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ１２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。
【０１４７】
メモリセルアレイ１２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
【０１４８】
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本発明の一態様において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
【０１４９】
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
【０１５０】
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
【０１５１】
なお、図１０に示すメモリセルアレイ１２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２のみ図示しており、それ以外の回路、配線、素子、およびそれらの符号については省略している。
【０１５２】
なお、上述したトランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、およびトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、およびトランジスタＴｒ１２のそれぞれのチャネル形成領域は、実施の形態５に記載する金属酸化物を有することがより好ましい。具体的には、例えば、金属酸化物は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物であることが更に好ましい。
【０１５３】
トランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、およびトランジスタＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、およびトランジスタＴｒ１２のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算処理回路を実現できる場合がある。特に、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
【０１５４】
更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、およびトランジスタＴｒ１２の全てにＯＳトランジスタを適用することによって、半導体装置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
【０１５５】
なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、およびトランジスタＴｒ１２は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、およびトランジスタＴｒ１２のゲート電圧、ソース電圧、およびドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、およびトランジスタＴｒ１２の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、およびトランジスタＴｒ１２のゲート電圧、ソース電圧、およびドレイン電圧は、適切にバイアスされているものとみなす。
【０１５６】
また、本発明の一態様の半導体装置は、場合によって、状況に応じて、または、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
【０１５７】
＜動作例＞
ここでは、本発明の一態様の半導体装置１００の動作の一例について説明する。なお、本動作例で説明する半導体装置１００は、オフセット回路１１０として、図１１に示すオフセット回路１５０を適用し、かつ半導体装置１００のメモリセルアレイ１２０として、図１３に示すメモリセルアレイ１６０を適用した構成とする。
【０１５８】
図１１に示すオフセット回路１５０は、図３のオフセット回路１１２の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆと、図９のオフセット回路１１３が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。図１１に示す構成を適用することによって、オフセット回路１５０を、全て同一の極性のトランジスタによって構成することができる。なお、本動作例の説明として、図１１は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、および参照列出力回路Ｃｒｅｆを図示している。
【０１５９】
なお、図１１には、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆの端子ＣＴ４からカレントミラー回路ＣＭの端子ＣＴ７に流れる電流をＩＣｒｅｆと記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］の配線ＩＬ［ｊ］を介してトランジスタＴｒ５の第１端子に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］の配線ＩＬ［ｊ＋１］を介してトランジスタＴｒ５の第１端子に流れる電流と、参照列出力回路Ｃｒｅｆの配線ＩＬｒｅｆを介してトランジスタＴｒ７に流れる電流と、をＩＣＭと記載する。つまり、列出力回路ＯＵＴ［ｊ］において、カレントミラー回路ＣＭの端子ＣＴ６［ｊ］には、ＩＣ［ｊ］−ＩＣＭの電流が流れ、列出力回路ＯＵＴ［ｊ＋１］において、カレントミラー回路ＣＭの端子ＣＴ６［ｊ＋１］には、ＩＣ［ｊ＋１］−ＩＣＭの電流が流れる。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子またはトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子またはトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。なお、本動作例では、ＩＢ［ｊ］、ＩＢ［ｊ＋１］、およびＩＢｒｅｆが常に０以上の電流値となるように、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩから出力されるＩＣ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩから出力されるＩＣ［ｊ＋１］、および参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆから出力されるＩＣｒｅｆはそれぞれ十分に大きい電流値とする。
【０１６０】
また、図１１に示すオフセット回路１５０の代わりとして、図１２に示すオフセット回路１５０Ａを適用してもよい。オフセット回路１５０Ａは、図６のオフセット回路１１２Ａの定電流回路ＣＩおよび定電流回路ＣＩｒｅｆと、図９のオフセット回路１１３が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。オフセット回路１５０Ａは、オフセット回路１５０の定電流回路ＣＩが有するトランジスタＴｒ８をダイオードＤＩ１に置き換え、オフセット回路１５０の定電流回路ＣＩｒｅｆが有するトランジスタＴｒ９をダイオードＤＩ２に置き換えた構成となっているため、オフセット回路１５０Ａは、ほぼオフセット回路１５０の等価回路として考えることができる。
【０１６１】
図１３に示すメモリセルアレイ１６０は、図１０に示すメモリセルアレイ１２１と同様の構成であり、本動作例の説明として、図１３は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
【０１６２】
なお、図１３には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
【０１６３】
図１４乃至図１７に、オフセット回路１５０と、メモリセルアレイ１６０と、を有する半導体装置１００の動作例のタイミングチャートを示す。図１４のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０４における、配線ＦＧＡ［ｊ］、配線ＦＧＢ［ｊ］、配線ＦＧＡ［ｊ＋１］、配線ＦＧＢ［ｊ＋１］、配線ＦＧＡｒｅｆ、および配線ＦＧＢｒｅｆの電位の変動を示している。図１６のタイミングチャートは、時刻Ｔ０４以降の動作として、時刻Ｔ１１乃至時刻Ｔ１８における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］、配線ＯＳＰ、および配線ＯＲＰの電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、および電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。図１７のタイミングチャートは、図１６のタイミングチャートの時刻Ｔ１９以降を示しており、時刻Ｔ２４まで記載している。なお、時刻Ｔ１９以降において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図１７のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰの電位の変動の記載を省略している。また、図１７のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動を記載している。
【０１６４】
＜＜時刻Ｔ０１から時刻Ｔ０３まで＞＞
時刻Ｔ０１から時刻Ｔ０３までの間において、配線ＦＧＢ［ｊ］、配線ＦＧＢ［ｊ＋１］、および配線ＦＧＢｒｅｆに高レベル電位（図１４では、Ｈｉｇｈと表記している。）が印加されている。このとき、列出力回路ＯＵＴ［ｊ］、および列出力回路ＯＵＴ［ｊ＋１］が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８のゲートに高レベル電位が印加されるため、トランジスタＴｒ８は導通状態となる。また、参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆのトランジスタＴｒ９のゲートに高レベル電位が印加されるため、トランジスタＴｒ９は導通状態となる。
【０１６５】
時刻Ｔ０１において、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｊ＋１］、およびＦＧＡｒｅｆには、接地電位としてＧＮＤ電位が印加されている。
【０１６６】
時刻Ｔ０２において、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｊ＋１］、およびＦＧＡｒｅｆにそれぞれ所定の電位が印加される。このとき、列出力回路ＯＵＴ［ｊ］、および列出力回路ＯＵＴ［ｊ＋１］が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８が導通状態となっているため、配線ＦＧＡ［ｊ］の電位、および配線ＦＧＡ［ｊ＋１］の電位は、それぞれ列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲート、および列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートに印加される。また、参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆのトランジスタＴｒ９が導通状態となっているため、配線ＦＧＡｒｅｆの電位は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートに印加される。
【０１６７】
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＦＧＢ［ｊ］、配線ＦＧＢ［ｊ＋１］、および配線ＦＧＢｒｅｆに低レベル電位（図１４では、Ｌｏｗと表記している。）が印加されている。これにより、列出力回路ＯＵＴ［ｊ］、および列出力回路ＯＵＴ［ｊ＋１］が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８のゲートに低レベル電位が印加されるため、トランジスタＴｒ８は非導通状態となる。また、参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆのトランジスタＴｒ９のゲートに低レベル電位が印加されるため、トランジスタＴｒ９は非導通状態となる。
【０１６８】
このとき、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲートの電位は、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの容量素子Ｃ３によって保持され、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートの電位は、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩの容量素子Ｃ３によって保持される。同様に、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートの電位は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆの容量素子Ｃ４によって保持される。
【０１６９】
時刻Ｔ０１乃至時刻Ｔ０４の動作によって、オフセット回路１５０の定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの動作点を設定することができる。
【０１７０】
ところで、オフセット回路１５０Ａと、メモリセルアレイ１６０と、を有する半導体装置１００の場合、その動作例を図１５に示す。
【０１７１】
時刻Ｔ０１において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、およびＦＧｒｅｆには、接地電位としてＧＮＤ電位が印加されている。
【０１７２】
時刻Ｔ０２において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、およびＦＧｒｅｆにそれぞれ所定の電位が印加される。このとき、配線ＦＧ［ｊ］の電位、および配線ＦＧ［ｊ＋１］の電位は、それぞれ列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲート、および列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートに印加される。また、配線ＦＧｒｅｆの電位は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートに印加される。
【０１７３】
時刻Ｔ０３において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、および配線ＦＧｒｅｆにＧＮＤ電位が印加されている。このとき、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのダイオードＤＩ１の整流作用により、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲートの電位は、出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの容量素子Ｃ３に保持され、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートの電位は、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩの容量素子Ｃ３に保持される。同様に、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのダイオードＤＩ２の整流作用により、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートの電位は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆの容量素子Ｃ４に保持される。
【０１７４】
時刻Ｔ０１乃至時刻Ｔ０４の動作によって、オフセット回路１５０Ａの定電流回路ＣＩおよび定電流回路ＣＩｒｅｆの動作点を設定することができる。
【０１７５】
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＷ［ｉ］に高レベル電位（図１６ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図１６ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図１６ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図１６ではＲＥＦＰと表記している。）が印加されている。
【０１７６】
なお、電位ＶＸ［ｉ，ｊ］、および電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
【０１７７】
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
【０１７８】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
【０１７９】
【数１】
2019053670.tif 000003
【０１８０】
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
【０１８１】
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
【０１８２】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
【０１８３】
【数２】
2019053670.tif 000004
【０１８４】
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
【０１８５】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
【０１８６】
【数３】
2019053670.tif 000005
【０１８７】
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
【０１８８】
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
【０１８９】
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
【０１９０】
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
【０１９１】
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、およびノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
【０１９２】
特に、半導体装置１００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
【０１９３】
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、および配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、および配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
【０１９４】
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ１２から引き続き、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
【０１９５】
なお、電位ＶＸ［ｉ＋１，ｊ］、および電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
【０１９６】
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
【０１９７】
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
【０１９８】
【数４】
2019053670.tif 000006
【０１９９】
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
【０２００】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
【０２０１】
【数５】
2019053670.tif 000007
【０２０２】
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
【０２０３】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
【０２０４】
【数６】
2019053670.tif 000008
【０２０５】
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
【０２０６】
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、時刻Ｔ１１から時刻Ｔ１２までの間の動作、または時刻Ｔ１３から時刻Ｔ１４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
【０２０７】
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。
【０２０８】
ところで、図１１において、配線ＩＬｒｅｆに流れる電流をＩＣＭと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭ０と記載する。
【０２０９】
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭ０が決まる。
【０２１０】
【数７】
2019053670.tif 000009
【０２１１】
なお、カレントミラー回路ＣＭは、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭ０が流れる。
【０２１２】
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＯＲＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。なお、時刻Ｔ１６の時点において、配線ＯＲＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３を非導通状態としている。
【０２１３】
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＯＲＰを低レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。
【０２１４】
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、配線ＯＳＰを高レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。このとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。
【０２１５】
なお、時刻Ｔ１８の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持されているため、時刻Ｔ１８以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
【０２１６】
ここで、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ４のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする。また、トランジスタＴｒ５のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭ０となる。時刻Ｔ１１から時刻Ｔ１８までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］の配線Ｂ［ｊ］には、メモリセルＡＭ［１］乃至メモリセルＡＭ［ｎ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。したがって、上記より次の式が成り立つ。
【０２１７】
【数８】
2019053670.tif 000010
【０２１８】
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９以降は、図１７を用いて説明する。時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＲＷ［ｉ］に基準電位（図１７ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
【０２１９】
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
【０２２０】
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、および寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、およびメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
【０２２１】
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
【０２２２】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
【０２２３】
【数９】
2019053670.tif 000011
【０２２４】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図１７では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
【０２２５】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
【０２２６】
【数１０】
2019053670.tif 000012
【０２２７】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図１７では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
【０２２８】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
【０２２９】
【数１１】
2019053670.tif 000013
【０２３０】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図１７では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
【０２３１】
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。
【０２３２】
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭが決まる。
【０２３３】
【数１２】
2019053670.tif 000014
【０２３４】
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１８乃至時刻Ｔ１９では、数式（Ｅ４）を満たすため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
【０２３５】
時刻Ｔ１９から時刻Ｔ２０までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
【０２３６】
【数１３】
2019053670.tif 000015
【０２３７】
数式（Ｅ８）に、数式（Ｅ１）乃至数式（Ｅ７）を用いることで、次の式が得られる。
【０２３８】
【数１４】
2019053670.tif 000016
【０２３９】
つまり、数式（Ｅ９）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和の値を求めることができる。
【０２４０】
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ９）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０２４１】
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０２４２】
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、およびノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ１８から時刻Ｔ１９までの間の電位に戻る。
【０２４３】
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１９から時刻Ｔ２０までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
【０２４４】
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
【０２４５】
なお、先述のとおり、メモリセルＡＭ、およびメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
【０２４６】
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図１７では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図１７では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図１７では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
【０２４７】
時刻Ｔ２１から時刻Ｔ２２までの動作は、時刻Ｔ１９から時刻Ｔ２０までの動作と同様に考えることができるので、時刻Ｔ２１から時刻Ｔ２２までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０２４８】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０２４９】
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、およびノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ２０から時刻Ｔ２１までの間の電位に戻る。
【０２５０】
＜＜時刻Ｔ２３から時刻Ｔ２４まで＞＞
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１９から時刻Ｔ２０までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。
【０２５１】
なお、電位ＶＷ２［ｉ］、および電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
【０２５２】
なお、メモリセルＡＭ、およびメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
【０２５３】
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ］とする。
【０２５４】
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
【０２５５】
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図１７では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図１７では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図１７では、ΔＩＢｒｅｆと表記する。）増加することになる。
【０２５６】
時刻Ｔ２３から時刻Ｔ２４までの動作は、時刻Ｔ１９から時刻Ｔ２０までの動作と同様に考えることができるので、時刻Ｔ２３から時刻Ｔ２４までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］およびメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０２５７】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］およびメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０２５８】
＜＜時刻Ｔ２４以降＞＞
時刻Ｔ２４以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、およびメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、およびノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ２２から時刻Ｔ２３までの間の電位に戻る。
【０２５９】
以上のように、図１に示す回路を構成することによって、複数の積和演算処理を同時に実行できる。つまり、高速な積和演算処理を実現する半導体装置を提供することができる。
【０２６０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２６１】
（実施の形態２）
本実施の形態では、ニューラルネットワークについて説明する。
【０２６２】
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
【０２６３】
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。
【０２６４】
例えば、実施の形態１で説明した積和演算処理回路を畳み込み演算の特徴抽出フィルター、若しくは全結合演算回路として用いることによって、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ）による特徴量の抽出を行うことができる。なお、特徴抽出フィルターの各重み係数に乱数を用いて値を設定することができる。
【０２６５】
＜階層型ニューラルネットワーク＞
本発明の一態様のハイブリッド表示装置に利用できるニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。
【０２６６】
図１８は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する。
【０２６７】
第（ｋ−１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ（ｋ−１）と重み係数ｗｑｐ（ｋ）と、の積が第ｋ層の第ｑニューロン（ここでのｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ（ｋ）と重み係数ｗｒｑ（ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ（ｋ＋１）とする。
【０２６８】
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ（ｋ）は、次の式で表される。
【０２６９】
【数１５】
2019053670.tif 000017
【０２７０】
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ（ｋ）を次の式で定義する。
【０２７１】
【数１６】
2019053670.tif 000018
【０２７２】
関数ｆ（ｕｑ（ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、またはシグモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、先述した積和演算処理回路（半導体装置１００）によって実現できる。なお、式（Ｄ２）の演算は、例えば、図２１（Ａ）に示す回路４１１によって実現できる。
【０２７３】
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、または異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
【０２７４】
ここで、図１９に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、階層型ニューラルネットワークの隠れ層となる。
【０２７５】
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
【０２７６】
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］（１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］（ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］（Ｌ）とする。
【０２７７】
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］（ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）と、の積ｕｓ［ｋ］（ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］（Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）と、の積ｕｓ［Ｌ］（Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
【０２７８】
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、または教師信号という場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【０２７９】
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図２０は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
【０２８０】
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］（Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］（Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］（Ｌ）および教師信号ｔｓ［Ｌ］によって表すことができる。
【０２８１】
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］（ｋ）の誤差δｓ［ｋ］（ｋ）を∂Ｅ／∂ｕｓ［ｋ］（ｋ）と定義すると、δｓ［ｋ］（ｋ）および∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）は、それぞれ次の式で表すことができる。
【０２８２】
【数１７】
2019053670.tif 000019
【０２８３】
【数１８】
2019053670.tif 000020
【０２８４】
ｆ’（ｕｓ［ｋ］（ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図２１（Ｂ）に示す回路４１３によって実現できる。また、式（Ｄ４）の演算は、例えば、図２１（Ｃ）に示す回路４１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
【０２８５】
また、例えば、式（Ｄ３）のΣδｓ［ｋ＋１］（ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）の部分の演算は、前述した積和演算処理回路（半導体装置１００）によって実現できる。
【０２８６】
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］（Ｌ）および∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）は、それぞれ次の式で表すことができる。
【０２８７】
【数１９】
2019053670.tif 000021
【０２８８】
【数２０】
2019053670.tif 000022
【０２８９】
式（Ｄ５）の演算は、図２１（Ｄ）に示す回路４１５によって実現できる。また、式（Ｄ６）の演算は、図２１（Ｃ）に示す回路４１４によって実現できる。
【０２９０】
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］（ｋ）およびδｓ［Ｌ］（Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ［ｋ］（ｋ）、δｓ［Ｌ］（Ｌ）および所望のパラメータなどに基づいて、設定される。
【０２９１】
以上のように、図２１（Ａ）乃至図２１（Ｄ）に示す回路、および前述した積和演算処理回路（半導体装置１００）を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
【０２９２】
具体的には、実施の形態１において、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１（ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］（ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］（ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］（ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］（ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を半導体装置１００によって実現することができる。
【０２９３】
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛けられる重み係数ｗ１・ｓ［ｋ］（ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］（ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１（ｋ＋１）乃至δＱ［ｋ＋１］（ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）・δｓ［ｋ＋１］（ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を半導体装置１００によって実現することができる。
【０２９４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２９５】
（実施の形態３）
本実施の形態では、実施の形態１で説明した半導体装置の応用例について説明する。
【０２９６】
半導体装置１００は、積和演算処理回路として機能するため、実施の形態２で説明した通り、ニューラルネットワークの構成要素の一つとして適用することができる場合がある。
【０２９７】
ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっており、この結合の強度を変更することで様々な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速に実行できると考えられている。特に、音、音声、音楽、画像、または映像などのパターン認識を利用した新規な電子機器を実現できる場合がある。
【０２９８】
実施の形態１で説明した半導体装置において、複数の第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。
【０２９９】
＜電子機器＞
ここでは、上述のニューラルネットワークを利用した電子機器、またはシステムについて説明する。
【０３００】
図２２（Ａ）は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３としては、例えば、情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作するボタン、音量調整ボタン、または表示部５２２２を点灯、あるいは消灯するスイッチなどとすることができる。また、図２２（Ａ）に示した情報端末では、操作ボタン５２２３の数を４個示しているが、情報端末の有する操作ボタンの数および配置は、これに限定されない。また、図示していないが、図２２（Ａ）に示した情報端末は、カメラを有する構成であってもよい。また、図示していないが、図２２（Ａ）に示した情報端末は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図２２（Ａ）に示した情報端末は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図２２（Ａ）に示す情報端末の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末の向きに応じて自動的に切り替えるようにすることができる。
【０３０１】
また、情報端末５２００は、表示部５２２２として可撓性を有する基材を用いて、表示部５２２２を自由に折りたたむことができる構造を有してもよい。このような構成を図２２（Ｂ）に示す。情報端末５３００は、情報端末５２００と同様のタブレット型の情報端末であり、筐体５３２１ａ、筐体５３２１ｂ、表示部５３２２、操作ボタン５３２３、スピーカ５３２４を有している。
【０３０２】
筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、およびヒンジ部５３２１ｃに設けられている。
【０３０３】
表示部５２２２に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
【０３０４】
ところで、情報端末５２００、および情報端末５３００に、指紋、静脈、虹彩、または声紋など生体情報を取得する装置を設けることで、生体認証機能を有する情報端末を実現することができる。特に、この生体認証機能に、上述のニューラルネットワークを用いることにより、精度の高い認証システムを構築できる場合がある。また、情報端末におけるニューラルネットワークの応用については、認証システムのみに限定されない。例えば、情報端末において、ニューラルネットワークを利用して音声解読を行うことができる場合がある。情報端末に音声解読機能を設けることで、音声認識によってタブレット型の情報端末を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などをタブレット型の情報端末に有することができる。また、例えば、表示部にタッチパネルを有する情報端末において、該タッチパネルに指またはスタイラスペンなどにより書いた文字をニューラルネットワークによって認識できる場合がある。これを利用することで、書いた文字を認識して、あらかじめ設定したフォントに変換して、表示部に映すことができる。これらの機能を用いることで、例えば、タブレット型の情報端末を、外国語などを学習するための教科書の代わりとして活用することができる。または、例えば、会議などの議事録作成として活用することができる。
【０３０５】
なお、本発明の一態様は、図２２（Ａ）（Ｂ）に示すタブレット型の情報端末に限定せず、図２３（Ａ）に示すような、図２２（Ａ）の情報端末のサイズを小さくし、かつ通話機能を搭載した携帯電話（スマートフォン）の形態であってもよい。図２３（Ａ）の携帯電話は、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。図２２（Ａ）（Ｂ）に示す情報端末と同様に、指紋、静脈、虹彩、または声紋などの生体情報を取得する装置を設けることで、ニューラルネットワークを利用した生体認証機能を有する情報端末を実現することができる場合がある。また、図２２（Ａ）（Ｂ）に示す情報端末と同様に、ニューラルネットワークを利用した音声解読の機能を有してもよい。また、図２２（Ａ）（Ｂ）に示す情報端末と同様に、ニューラルネットワークを利用した文字認識の機能を有しても良い。
【０３０６】
図２３（Ｂ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４およびレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０３０７】
ビデオカメラで撮影した画像を記録する際、データの記録形式に応じたエンコードを行う必要がある。エンコードの際に、ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
【０３０８】
図２３（Ｃ）は、掌紋認証装置を示しており、筐体５４３１、表示部５４３２、掌紋読み取り部５４３３、配線５４３４を有している。図２３（Ｃ）は、手５４３５の掌紋を取得する様子を示している。また、本発明の一態様は、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子などの生体情報を取得して生体認証を行う装置であってもよい。
【０３０９】
図２４は、放送システムにおけるデータ伝送を示した模式図である。図２４には、放送局６５６１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）６５６０に届けられるまでの経路を示している。ＴＶ６５６０は、受信装置および表示装置を備えている。人工衛星６５６２として、例えば、ＣＳ衛星、ＢＳ衛星などが挙げられる。アンテナ６５６４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。アンテナ６５６５として、例えば、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナなどが挙げられる。
【０３１０】
電波６５６６Ａ、６５６６Ｂは、衛星放送用の放送信号である。人工衛星６５６２は電波６５６６Ａを受信すると、地上に向けて電波６５６６Ｂを伝送する。各家庭において、電波６５６６Ｂはアンテナ６５６４で受信され、ＴＶ６５６０において衛星ＴＶ放送を視聴することができる。あるいは、電波６５６６Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ６５６０に送信する。電波６５６７Ａ、６５６７Ｂは、地上波放送用の放送信号である。電波塔６５６３は、受信した電波６５６７Ａを増幅して、電波６５６７Ｂを送信する。各家庭では、アンテナ６５６５で電波６５６７Ｂを受信することで、ＴＶ６５６０で地上波ＴＶ放送を視聴することができる。
【０３１１】
放送局６５６１から電波６５６６Ａ、または電波６５６７Ａを発信する前に、放送局６５６１が有する電子機器によって、映像データのエンコード処理が行われる。このとき、ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
【０３１２】
また、本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
【０３１３】
例えば、高速ＩＰネットワークを通じてカメラの映像データを配信してもよい。例えば、映像データの配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる。画像診断などの医療行為に利用する映像は、より高精細な映像であることが求められており、医療用画像として高解像度（８Ｋ、４Ｋ、２Ｋ）の映像求められる。図２５は、映像データの配信システムを利用した救急医療システムを示した模式図である。
【０３１４】
救急車６６００（救急車；救急搬送車両）と医療機関６６０１との間、または医療機関６６０１と医療機関６６０２との間の通信は、高速ネットワーク６６０５を利用して行われる。救急車６６００には、カメラ６６１０、エンコーダ６６１１、通信装置６６１２が搭載されている。
【０３１５】
カメラ６６１０は、医療機関６６０１へ搬送する患者を撮影する。カメラ６６１０で取得した映像データ６６１５は、通信装置６６１２によって非圧縮で送信することもできる。これにより遅延を少なくして、高解像度の映像データ６６１５を医療機関６６０１に伝送することができる。救急車６６００と医療機関６６０１と間の通信に、高速ネットワーク６６０５を利用できない場合は、エンコーダ６６１１で映像データを符号化し、符号化した映像データ６６１６を送ることもできる。このとき、ニューラルネットワークによるパターン認識を利用することによって、前述した放送システムと同様に映像データの圧縮を行うことができる。
【０３１６】
医療機関６６０１では、救急車６６００から送られた映像データを通信装置６６２０で受信される。受信した映像データが非圧縮データであれば、通信装置６６２０を介して、表示装置６６２３に送られ、表示される。映像データが圧縮データであれば、デコーダ６６２１でデータ伸長された後、サーバ６６２２、および表示装置６６２３に送られる。医師は、表示装置６６２３の画像から、救急車６６００の救急隊員への指示、あるいは、患者の治療にあたる医療機関６６０１内のスタッフに指示を行う。図２５の配信システムは高精細な画像を伝送することができるので、医療機関６６０１内において、医師は救急搬送中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
【０３１７】
医療機関６６０１と医療機関６６０２間の映像データの通信も、上記と同様である。医療機関６６０１の画像診断装置（ＣＴ、ＭＲＩ等）で取得した医療画像を医療機関６６０２に伝送することができる。また、ここでは、救急車６６００を例に挙げたが、患者を搬送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
【０３１８】
なお、本実施の形態で示した電子機器、またはシステムは、他の電子機器、またはシステムと適宜組み合わせることができる。
【０３１９】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３２０】
（実施の形態４）
本実施の形態では、本明細書などで扱うトランジスタについて、図２６乃至図２９を用いて説明を行う。
【０３２１】
なお、本発明の一態様に係るトランジスタは、実施の形態５で説明するＣＡＣ−ＯＳを有することが好ましい。
【０３２２】
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２６（Ａ）はトランジスタ２００Ａの上面を示す。なお、図の明瞭化のため、図２６（Ａ）において一部の膜は省略されている。また、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２６（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０３２３】
トランジスタ２００Ａは、バックゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）、ゲート電極として機能する導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、酸素や水素に対してバリア性を有する絶縁体２１４、絶縁体２１６、絶縁体２８２と、を有する。
【０３２４】
また、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、導電体２４０ａ上、導電体２４０ｂ上、酸化物２３０ａ上、酸化物２３０ｂ上、および絶縁体２２４上の酸化物２３０ｄを有する。なお、トランジスタ２００Ａをオンさせると、主として酸化物２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｃは、酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０３２５】
また、導電体２４０ａ、導電体２４０ｂ、および酸化物２３０ｃは、酸化物２３０ｄを介して、過剰酸素領域を有する絶縁体２８０と接する。そのため、絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｄが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
【０３２６】
また、図２６に示すように、酸化物２３０ｃは、酸化物２３０ａ、および酸化物２３０ｂの側面を覆うように設けることが好ましい。絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｃが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
【０３２７】
また、トランジスタ２００Ａは、絶縁体２８０に形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａ、および導電体２４０ｂの端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａ、および導電体２４０ｂの端部が、酸化物２３０の端部の一部と一致している。従って、導電体２４０ａ、および導電体２４０ｂは、酸化物２３０または絶縁体２８０の開口部と、同時に形成することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３２８】
バックゲート電極として機能する導電体２０５には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０３２９】
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物２３０への水素の拡散を抑制することができる。なお、図２６では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０３３０】
絶縁体２１４は、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物２３０への混入を防止することができる。また、トランジスタ２００Ａを構成する酸化物２３０からの酸素の放出を抑制することができる。そのため、酸化物２３０に対する保護膜として用いることに適している。
【０３３１】
絶縁体２１６、絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００Ａを構成する酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いなくともよい。
【０３３２】
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３３３】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０３３４】
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０３３５】
絶縁体２２０および絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
【０３３６】
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００Ａを構成する酸化物２３０から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
【０３３７】
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０３３８】
また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハ処理）の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
【０３３９】
また、絶縁体２２０、絶縁体２２２、および絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚が薄くすることで導電体２０５からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下であることが好ましい。
【０３４０】
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０３４１】
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０３４２】
〔金属酸化物〕
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
【０３４３】
酸化物２３０に用いる金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３４４】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３４５】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０３４６】
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３４７】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０３４８】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０３４９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０３５０】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０３５１】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【０３５２】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０３５３】
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３５４】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３５５】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０３５６】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３５７】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０３５８】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３５９】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３６０】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３６１】
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０３６２】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３６３】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３６４】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３６５】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０３６６】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３６７】
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
【０３６８】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３６９】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３７０】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７１】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３７２】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３７３】
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０３７４】
また、絶縁体２５０は、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減することができる。
【０３７５】
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３７６】
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００Ａは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０３７７】
また、図２６に示す半導体装置において、酸化物２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物２３０ｃにバリア性があるものを用いてもよい。
【０３７８】
例えば、過剰酸素を含む絶縁膜を酸化物２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物２３０への水素等の不純物の侵入を防ぐことができる。
【０３７９】
導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０３８０】
導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【０３８１】
また、図では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０３８２】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０３８３】
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０３８４】
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０３８５】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０３８６】
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０３８７】
続いて、トランジスタ２００Ａの上方には、絶縁体２８０、および絶縁体２８２を設ける。
【０３８８】
絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００Ａに酸化物半導体を用いる場合、トランジスタ２００Ａの近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００Ａの有する酸化物２３０の酸素欠損を低減することができ、信頼性を向上させることができる。
【０３８９】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０３９０】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０３９１】
また、トランジスタ２００Ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０３９２】
絶縁体２８２は、例えば、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３９３】
上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、上記構成を有するトランジスタを半導体装置に用いることで、半導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、消費電力が低減された半導体装置を提供することができる。
【０３９４】
さらに、トランジスタ２００Ａは、導電体２４０ａ、および導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
【０３９５】
＜トランジスタ構造２＞
図２７には、図２６のトランジスタとは別の構造の一例を示す。図２７（Ａ）はトランジスタ２００Ｂの上面を示す。なお、図の明瞭化のため、図２７（Ａ）において一部の膜は省略されている。また、図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２７（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０３９６】
絶縁体２８２上に、絶縁体２８５、および絶縁体２８６が形成される。絶縁体２８０、絶縁体２８２、および酸化物２３０ｄに形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａ、および導電体２４０ｂの端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａ、および導電体２４０ｂの端部が、酸化物２３０ｄに形成された開口部の端部と一致している。従って、導電体２４０ａ、および導電体２４０ｂは、該開口部と、同時に形成することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３９７】
また、導電体２４０ａ、導電体２４０ｂ、酸化物２３０ｃ、および酸化物２３０ｂは、過剰酸素領域を有する絶縁体２８０と、酸化物２３０ｄを介して接する。そのため、絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｄが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
【０３９８】
また、図２７に示すトランジスタ２００Ｂは、高抵抗のオフセット領域が形成されないため、これによってトランジスタのオン電流を増大することができる。
【０３９９】
＜トランジスタ構造３＞
図２８には、図２６および図２７のトランジスタとは別の構造の一例を示す。図２８（Ａ）はトランジスタ２００Ｃの上面を示す。なお、図の明瞭化のため、図２８（Ａ）において一部の膜は省略されている。また、図２８（Ｂ）は、図２８（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２８（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０４００】
図２８に示すトランジスタ２００Ｃは、酸化物２３０ｄを有さない構造である。例えば、導電体２４０ａ、および導電体２４０ｂに耐酸化性が高い導電体を用いる場合、酸化物２３０ｄは、必ずしも設けなくてもよい。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０４０１】
また、絶縁体２２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域にのみ設けてもよい。この場合、絶縁体２２２をエッチングストッパーとして、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４を加工することができる。従って、歩留まりや生産性を高めることができる。
【０４０２】
さらに、図２８に示すトランジスタ２００Ｃは、導電体２４０ａ、および導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
【０４０３】
＜トランジスタ構造４＞
図２９には、図２６乃至図２８のトランジスタとは別の構造の一例を示す。図２９（Ａ）はトランジスタ２００Ｄの上面を示す。なお、図の明瞭化のため、図２９（Ａ）において一部の膜は省略されている。また、図２９（Ｂ）は、図２９（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２９（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０４０４】
トランジスタ２００Ｄは、絶縁体２１０、絶縁体２１２、および導電体２０３（導電体２０３ａ、導電体２０３ｂ）を有する。
【０４０５】
絶縁体２１０は、絶縁体２１４と同様の材料および方法で形成すればよい。絶縁体２１２は、絶縁体２１６と同様の材料および方法で形成すればよい。
【０４０６】
導電体２０３は、導電体２０５と同様の材料および方法で形成すればよい。よって、導電体２０３ａは、導電体２０５ａと同様の材料および方法で形成すればよい。導電体２０３ｂは、導電体２０５ｂと同様の材料および方法で形成すればよい。
【０４０７】
トランジスタ２００Ｄでは、絶縁体２１０上に絶縁体２１２が設けられ、絶縁体２１２の一部に導電体２０３が埋め込まれている。また、絶縁体２１２上に絶縁体２１４および絶縁体２１６が設けられ、絶縁体２１４および絶縁体２１６それぞれの一部に導電体２０５が埋め込まれている。導電体２０３は導電体２０５と電気的に接続する。
【０４０８】
図２９（Ｂ）では、酸化物２３０ｂの導電体２４０ａと重なる領域に領域２４１ａが形成される様子を示している。また、酸化物２３０ｂの導電体２４０ｂと重なる領域に領域２４１ｂが形成される様子を示している。領域２４１ａおよび領域２４１ｂは、酸素濃度が低くなる、もしくは、水素や、窒素や、金属元素などの不純物を含むことで低抵抗化した領域である。
【０４０９】
酸化物２３０と接するように導電体２４０ａを設けることで、領域２４１ａの酸素濃度が低減する場合がある。また、領域２４１ａに導電体２４０ａに含まれる金属の一部が拡散し、当該金属と酸化物２３０を構成する成分を含む金属化合物層が形成される場合がある。このような場合、領域２４１ａのキャリア密度が増加し、領域２４１ａは低抵抗領域となる。同様の理由により、領域２４１ｂも低抵抗領域となりえる。
【０４１０】
図２９（Ｂ）では、導電体２６０を導電体２６０ａと導電体２６０ｂの積層とする例を示している。トランジスタ２００Ｄでは、絶縁体２５０の上に導電体２６０ａを形成し、導電体２６０ａの上に導電体２６０ｂを形成している。導電体２６０は、絶縁体２５０を介して導電体２４０ａの一部と重なる領域と、絶縁体２５０を介して導電体２４０ｂの一部と重なる領域と、を有する。
【０４１１】
また、トランジスタ２００Ｄは絶縁体２４４に覆われている。絶縁体２４４は、絶縁体２８２と同様の材料および方法で形成すればよい。絶縁体２８０は、絶縁体２４４上に形成されている。
【０４１２】
絶縁体２４４、絶縁体２８０、絶縁体２８２および絶縁体２８６それぞれの一部に導電体２４３ａが埋め込まれている。絶縁体２８０、絶縁体２８２および絶縁体２８６それぞれの他の一部に導電体２４３ｂが埋め込まれている。導電体２４３ａは導電体２４０ａと電気的に接続し、導電体２４３ｂは導電体２４０ｂと電気的に接続する。導電体２４３ａおよび導電体２４３ｂは、コンタクトプラグとして機能できる。導電体２４３ａおよび導電体２４３ｂは、他の導電体と同様の材料および方法で形成すればよい。
【０４１３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０４１４】
本実施例では、上記の実施の形態で説明した電流源回路で生成される電流量について説明する。なお、当該説明では、計算ソフトによって計算した結果を用いている。
【０４１５】
本実施例で使用した計算ソフトは、ＳＩＬＶＡＣＯ社のＧａｔｅｗａｙ（ｖｅｒｓｉｏｎ  ３．４．１．Ｒ）という回路シミュレータである。このシミュレータを用いて、ソース−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性を計算した。
【０４１６】
該計算を行ったときの回路構成について説明する。図３０（Ａ）（Ｂ）は、それぞれ該計算に用いた電流源回路の構成を示している。図３０（Ａ）に示す電流源回路ＣＩ１は、トランジスタＴｒｓｉｍ１と、トランジスタＴｒｓｉｍ２と、容量素子Ｃｓｉｍ１と、を有する。図３０（Ｂ）に示す電流源回路ＣＩ２は、電流源回路ＣＩ１に容量素子Ｃｓｉｍ２を加えた構成となっている。
【０４１７】
トランジスタＴｒｓｉｍ１のサイズは、チャネル長を１０μｍ、チャネル幅を１０μｍとし、トランジスタＴｒｓｉｍ２のサイズは、チャネル長を１０μｍ、チャネル幅を１０μｍとしている。加えて、容量素子Ｃｓｉｍ１の容量の値は１１８ｆＦとし、容量素子Ｃｓｉｍ２の容量の値は１７７ｐＦとしている。
【０４１８】
電流源回路ＣＩ１において、トランジスタＴｒｓｉｍ１の第１端子は、容量素子Ｃｓｉｍ１の第１端子と電気的に接続され、トランジスタＴｒｓｉｍ１のゲートは、トランジスタＴｒｓｉｍ２の第１端子と電気的に接続されている。なお、トランジスタＴｒｓｉｍ１のゲートと、トランジスタＴｒｓｉｍ２の第１端子と、の接続部をノードＮＦＧとする。
【０４１９】
トランジスタＴｒｓｉｍ１の第２端子は、配線ＶＤＤＬと電気的に接続されている。配線ＶＤＤＬは、電源電位である電位ＶＤＤを与える配線である。容量素子Ｃｓｉｍ１の第２端子は、配線ＧＮＤＬと電気的に接続されている。容量素子Ｃｓｉｍ１は、トランジスタＴｒｓｉｍ１のバックゲートの影響を考慮した寄生容量であり、配線ＧＮＤＬは、接地電位ＧＮＤを与える配線である。
【０４２０】
トランジスタＴｒｓｉｍ２の第２端子には、電位ＣＳＧが入力され、トランジスタＴｒｓｉｍ２のゲートには、電位ＧＷが入力される。電位ＧＷを昇圧してトランジスタＴｒｓｉｍ２を導通状態にして、電位ＣＳＧによって、ノードＮＦＧの電位を定める。ノードＮＦＧの電位を定めた後は、電位ＧＷを降圧してトランジスタＴｒｓｉｍ２を非導通状態にする。トランジスタＴｒｓｉｍ１の第１端子には、電位ＷＸが入力される。
【０４２１】
電流源回路ＣＩ２において、容量素子Ｃｓｉｍ２の第１端子は、トランジスタＴｒｓｉｍ１のゲートと電気的に接続され、容量素子Ｃｓｉｍ２の第２端子は、トランジスタＴｒｓｉｍ１の第１端子と電気的に接続されている。なお、上述したとおり、電流源回路ＣＩ２の有する他の素子の接続構成は、電流源回路ＣＩ１の接続構成の説明を参照する。
【０４２２】
特に、容量素子Ｃｓｉｍ２は、ノードＮＦＧとトランジスタＴｒｓｉｍ１の第１端子との間の電圧を保持する機能を有する。これにより、電位ＣＳＧ、および電位ＧＷによって、ノードＮＦＧの電位を定めることで、ノードＮＦＧの電位を保持することができる。具体的には、電位ＧＷを昇圧してトランジスタＴｒｓｉｍ２を導通状態にして、電位ＣＳＧによってノードＮＦＧの電位を定めた後に、電位ＧＷを降圧してトランジスタＴｒｓｉｍ２を非導通状態にすればよい。
【０４２３】
上述した電流源回路ＣＩ１、および電流源回路ＣＩ２において、電位ＷＸを変化することによって、トランジスタＴｒｓｉｍ１のソース−ドレイン電圧Ｖｄｓを変化することができる。ここで、ノードＮＦＧを一定の電位とし、トランジスタＴｒｓｉｍ１のソース−ドレイン電圧を変化することで、トランジスタＴｒｓｉｍ１のソース−ドレイン電流を算出することができる。つまり、トランジスタＴｒｓｉｍ１のソース−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性を得ることができる。本実施例では、ノードＮＦＧの電位をＶＧ１乃至ＶＧ８として、それぞれの場合に対して、トランジスタＴｒｓｉｍ１の電位ＷＸと電流Ｉｄｓの特性を求めた。
【０４２４】
なお、ＶＧ１は０Ｖとし、ＶＧ２は８Ｖとし、ＶＧ３は１０Ｖとし、ＶＧ４は１２Ｖとし、ＶＧ５は１４Ｖとし、ＶＧ６は１６Ｖとし、ＶＧ７は１８Ｖとし、ＶＧ８は２０Ｖとしている。
【０４２５】
図３１に、計算によって求めたトランジスタＴｒｓｉｍ１の電位ＷＸと電流Ｉｄｓの特性を示す。図３１（Ａ）は、電流源回路ＣＩ１のトランジスタＴｒｓｉｍ１におけるソース−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性であり、図３１（Ｂ）は、電流源回路ＣＩ２のトランジスタＴｒｓｉｍ１におけるソース−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性である。
【０４２６】
図３１（Ａ）および（Ｂ）では、それぞれ電位ＷＸが低下するにつれて（ソース−ドレイン電圧Ｖｄｓが上昇するにつれて）、ソース−ドレイン電流Ｉｄｓが上昇しているのが確認できる。しかし、図３１（Ａ）では、電位ＷＸが低電位であるときでも（ソース−ドレイン電圧Ｖｄｓが大きいときでも）、特性の曲線の傾きの絶対値が大きくなっているため、電流源回路ＣＩ１の回路構成におけるトランジスタＴｒｓｉｍ１では、飽和特性が得られないことが分かる。図３１（Ｂ）では、電位ＷＸが低電位であるときに（ソース−ドレイン電圧Ｖｄｓが大きいときに）、特性の曲線の傾きの絶対値が小さくなっているため、電流源回路ＣＩ２の回路構成におけるトランジスタＴｒｓｉｍ１で、飽和特性が得られていることが分かる。
【０４２７】
ところで、上述の実施の形態において、定電流回路が有するトランジスタＴｒｓｉｍ１は、飽和領域で動作するのが好適である。換言すると、定電流回路は、電位ＷＸが変化しても、出力される電流値の変化が極力小さくなる構成とするのが好適である。
【０４２８】
そのため、本発明の一態様である半導体装置が有する定電流回路は、図３０（Ａ）の電流源回路ＣＩ１の構成でなく、図３０（Ｂ）の電流源回路ＣＩ２の構成とするのがよい。定電流回路に、電流源回路ＣＩ２を適用することによって、定電流回路は、電位ＷＸの値に依存せずに、定電流を出力することができる。
【０４２９】
また、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
【実施例２】
【０４３０】
本実施例では、ＯＳとしてインジウム、ガリウム、亜鉛のそれぞれを含む酸化物をチャネル形成領域に形成したＦＥＴを用いた積和演算回路について説明する。
【０４３１】
図３２に、当該トランジスタの断面ＴＥＭ画像を示す。トランジスタ５００は、基板５０１と、絶縁体５１１乃至絶縁体５１４と、導電体５２１と、導電体５２２ａと、導電体５２２ｂと、導電体５２３と、金属酸化物５４１と、を有する。なお、トランジスタ５００は、第１ゲートと、第２ゲートと、を有する。
【０４３２】
導電体５２１は、トランジスタ５００の第１ゲートとして機能し、基板５０１上に位置する。絶縁体５１１は、トランジスタ５００のゲート絶縁膜として機能し、基板５０１上と、導電体５２１上と、に位置する。金属酸化物５４１は、トランジスタ５００の半導体層として機能する。また、金属酸化物５４１は、金属酸化物５４１の一部の領域が導電体５２１と重畳するように、絶縁体５１１上に位置する。特に、導電体５２１と重畳する金属酸化物５４１の一部の領域を領域５５０ａと記載し、導電体５２１と重畳しない金属酸化物５４１の領域を領域５５０ｂ、領域５５０ｃと記載する。
【０４３３】
絶縁体５１２は、トランジスタ５００のゲート絶縁膜として機能し、導電体５２３と重畳するように、金属酸化物５４１上に有する。導電体５２３は、トランジスタ５００の第２ゲートとして機能する。また、導電体５２３は、導電体５２１と重畳する領域を有するように、絶縁体５１２上に位置する。絶縁体５１３は、導電体５２３上と、金属酸化物５４１の領域５５０ｂ上および領域５５０ｃ上と、に位置する。絶縁体５１４は、絶縁体５１３上に有する。
【０４３４】
導電体５２２ａは、トランジスタ５００のソースまたはドレインの一方として機能し、絶縁体５１４上と、絶縁体５１３上と、絶縁体５１２上と、金属酸化物５４１上に位置する。導電体５２２ｂは、トランジスタ５００のソースまたはドレインの他方として機能し、絶縁体５１４上と、絶縁体５１３上と、絶縁体５１２上と、金属酸化物５４１上に位置する。なお、導電体５２２ａと、導電体５２２ｂと、は互いに電気的に接続されていない。
【０４３５】
ところで、領域５５０ｂおよび領域５５０ｃは、絶縁体５１３の成膜により低抵抗化された領域であり、領域５５０ａより導電性が高い領域となる。領域５５０ｂおよび領域５５０ｃは、絶縁体５１３の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物５４１の絶縁体５１３と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
【０４３６】
なお、トランジスタ５００は、図３２に示すとおり、ソースまたはドレインの一方として機能する導電体５２２ａと、ソースまたはドレインの他方として機能する導電体５２２ｂと、は、第２ゲートとして機能する導電体５２３と重畳しないように位置しているため、トランジスタ５００の寄生容量は小さくなっている。したがって、チャネルエッチ構造などのトランジスタと比較して、良好な乗算特性と演算速度が期待される。
【０４３７】
図３３（Ａ）は、トランジスタ５００のドレイン−ソース間電流ＩＤＳ（およびドレイン−ソース間電流ＩＤＳの平方根）とゲート−ソース間電圧ＶＧＳの特性を示すグラフである。図３３（Ａ）のグラフは、ドレイン−ソース間電圧が４Ｖ、６Ｖ、８Ｖ、１０Ｖ、１２Ｖ、１４Ｖ、１６Ｖ、１８Ｖ、２０Ｖの場合をそれぞれ図示している。特に、条件Ｓａ１は、ドレイン−ソース間電圧が４Ｖとなっており、条件Ｓａ９は、ドレイン−ソース間電圧が２０Ｖとなっている。図３３（Ａ）に示すグラフより、トランジスタ５００において、オン電流とオフ電流の比は７桁以上、Ｓ値は１２０ｍＶ／ｄｅｃａｄｅと見積もることができる。
【０４３８】
図３３（Ｂ）は、トランジスタ５００のドレイン−ソース間電流ＩＤＳとドレイン−ソース電圧ＶＤＳの特性を示すグラフである。図３３（Ｂ）のグラフは、ゲート−ソース間電圧が４Ｖ（条件Ｓｂ１）、６Ｖ（条件Ｓｂ２）、８Ｖ（条件Ｓｂ３）、１０Ｖ（条件Ｓｂ４）、１２Ｖ（条件Ｓｂ５）、１４Ｖ（条件Ｓｂ６）、１６Ｖ（条件Ｓｂ７）、１８Ｖ（条件Ｓｂ８）、２０Ｖ（条件Ｓｂ９）の場合をそれぞれ図示している。
【０４３９】
図３４（Ａ）は、トランジスタ５００の周波数特性を示すグラフである。横軸は、搬送波の周波数を示し、縦軸は、トランジスタ５００のゲートへの入力信号と、トランジスタ５００のソース−ドレイン間に流れる信号との比を表している（図３４（Ａ）のグラフでは、｜Ｈ２１｜と表記している）。なお、実線ＳＬＤＬは、傾き２０ｄＢ／ｄｅｃａｄｅの直線を示し、丸点のマーカーＭＳＲは、実測値を示している。
【０４４０】
図３４（Ｂ）は、トランジスタ５００におけるオフ電流の温度依存性を示すグラフである。横軸は、１０００／Ｔ［１／Ｋ］を示し、縦軸は、オフ電流を示しており、測定結果がプロットされている。図３４（Ｂ）より、室温におけるトランジスタ５００のオフ電流は、１．０×１０−２２Ａと見積もることができる。
【０４４１】
図３４（Ｃ）は、トランジスタ５００における１／ｆノイズ特性を示している。
【０４４２】
図３５（Ａ）は、トランジスタ５００を有する積和演算回路の構成を示す。積和演算回路６００は、アナログメモリに相当するメモリセル６０１と、電流源回路ＩＳ１と、電流源回路ＩＳ２と、回路ＩＳｏｆｆと、を有する。
【０４４３】
配線ＷＴＬ［１］は、１列目のメモリセル６０１と電気的に接続され、配線ＷＴＬ［２］は、２列目のメモリセル６０１と電気的に接続されている。配線ＷＸＬ［１］は、１行目のメモリセル６０１と電気的に接続され、配線ＷＸＬ［２］は、２行目のメモリセル６０１と電気的に接続され、配線ＷＸＬ［３］は、３行目のメモリセル６０１と電気的に接続され、配線ＷＸＬ［４］は、４行目のメモリセル６０１と電気的に接続されている。
【０４４４】
電流源回路ＩＳ１は、配線ＷＹＬ［１］と電気的に接続され、電流源回路ＩＳ２は、配線ＷＹＬ［２］と電気的に接続されている。配線ＷＹＬ［１］は、１列目のメモリセル６０１と電気的に接続され、配線ＷＹＬ［２］は、２列目のメモリセル６０１と電気的に接続されている。回路ＩＳｏｆｆは、配線ＷＹＬ［１］と電気的に接続されている。
【０４４５】
次に、メモリセル６０１の構成を図３５（Ｂ）に示す。メモリセル６０１は、トランジスタＭＯ１と、トランジスタＭＯ２と、容量素子ＣＮと、を有する。
【０４４６】
特に、上述のトランジスタ５００は、図３５（Ｂ）に図示しているトランジスタＭＯ１に適用している。また、トランジスタＭＯ１、およびトランジスタＭＯ２のチャネル長は共に１０μｍ、チャネル幅は１０μｍとしている。
【０４４７】
また、容量素子ＣＮの静電容量は、１００ｆＦである。
【０４４８】
トランジスタＭＯ１の第１端子は、配線ＷＴＬと電気的に接続され、トランジスタＭＯ１のゲートは、配線ＲＯＬと電気的に接続され、トランジスタＭＯ１の第２端子は、トランジスタＭＯ２のゲートと電気的に接続されている。トランジスタＭＯ２の第１端子は、配線ＷＹＬと電気的に接続され、トランジスタＭＯ２の第２端子は、一定電位を与える配線と電気的に接続されている。容量素子ＣＮの第１端子は、トランジスタＭＯ２のゲートと電気的に接続され、容量素子ＣＮの第２端子は、配線ＷＸＬと電気的に接続されている。なお、トランジスタＭＯ１の第２端子と、トランジスタＭＯ２のゲートと、容量素子ＣＮの第１端子との接続箇所をノードＦＮとする。
【０４４９】
メモリセル６０１は、トランジスタＭＯ１のスイッチングによって、ノードＦＮにアナログデータを格納することができる。また、トランジスタＭＯ１のオフ電流は、非常に小さいため、ノードＦＮに保持するアナログデータはほとんど劣化しない。
【０４５０】
配線ＷＴＬは、配線ＷＴＬ［１］または配線ＷＴＬ［２］のどちらか一方の配線であり、配線ＷＸＬは、配線ＷＸＬ［１］乃至配線ＷＸＬ［４］のいずれか一の配線であり、配線ＷＹＬは、配線ＷＹＬ［１］または配線ＷＹＬ［２］のどちらか一方の配線である。なお、メモリセル６０１が有するトランジスタＭＯ１を導通状態、非導通状態は、配線ＲＯＬが与える電位によって切り替えることができる。
【０４５１】
図３５（Ａ）に示す積和演算回路の動作については、実施の形態１の半導体装置１００の動作例の説明を参酌する。なお、電流源回路ＩＳ１の出力端子から流れる電流は、電流源回路ＩＳ２の出力端子から流れる電流と概ね等しいものとする。また、回路ＩＳｏｆｆは、配線ＷＸＬに基準電位が印加されたときに配線ＷＹＬに流れる電流と、配線ＷＸＬに基準電位以外の電位が印加されたときに配線ＷＹＬに流れる電流と、の差分電流が流れる回路である。
【０４５２】
図３６（Ａ）は、図３５（Ｂ）のメモリセル６０１において、ノードＦＮに格納した電位Ｗと、配線ＷＸＬに印加された電位Ｘと、に応じた、電流Ｗ＊Ｘの変化を示している。なお、電流Ｗ＊Ｘという表記は、式（Ｅ９）のΔＩＢ［ｊ］に相当し、電流Ｗ＊Ｘに定数である２ｋが含まれているものとする。また、電流Ｗ＊Ｘは、式（Ｅ９）において１列に有するメモリセル数を１として、算出されている。なお、図３６（Ａ）は、電位Ｘが、−４．０Ｖ、−３．６Ｖ、−３．２Ｖ、−２．８Ｖ、−２．４Ｖ、−２．０Ｖ、−１．６Ｖ、−１．２Ｖ、−０．８Ｖ、−０．４Ｖ、−０Ｖ、０．４Ｖ、０．８Ｖ、１．２Ｖ、１．６Ｖ、２．０Ｖ、２．４Ｖ、２．８Ｖ、３．２Ｖ、３．６Ｖ、４．０Ｖの場合を図示している。特に、条件Ｓｃ１は電位Ｘが４．０Ｖ、条件Ｓｃ６は電位Ｘが２．０Ｖ、条件Ｓｃ１１は電位Ｘが０Ｖ、条件Ｓｃ１６は電位Ｘが−２．０Ｖ、条件Ｓｃ２１は電位Ｘが−４．０Ｖを示している。
【０４５３】
図３６（Ｂ）は、周波数応答特性を示したグラフである。条件Ｍｅａｓは、試作したメモリセル６０１の周波数応答特性を示している。但し、条件Ｍｅａｓは、作製したメモリセル６０１のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）の出力パッドの寄生容量の影響を受けている。そのため、図３６（Ｂ）には、ＳＰＩＣＥを用いたシミュレーションを用いて、寄生容量を変更した場合の結果も示している。条件Ｓｄ１は当該寄生容量を０．１ｐＦとし、条件Ｓｄ２は当該寄生容量を１ｐＦとし、条件Ｓｄ３は当該寄生容量を３ｐＦとしている。
【０４５４】
図３６（Ｃ）は、１ｋＨｚ入力時におけるＴｏｔａｌ  Ｈａｒｍｏｎｉｃ  Ｄｉｓｔｏｒｔｉｏｎを示している。
【０４５５】
ここで、図３５（Ａ）に示す積和演算回路６００をニューラルネットワークに利用したとき、機械学習が可能か否かを確かめるため、次に記載する検証を行った。
【０４５６】
図３７（Ａ）に示すシステムを構成し、記号のカテゴリ認識を行った。当該記号は、列方向に６ドット、行方向に６ドットで表現される”Ａ”、”Ｂ”、”Ｃ”、”Ｄ”の４種類とする。なお、当該記号は、入力画像ＩＮＩとして、ニューラルネットワークの入力データとして扱われる。また、図３７（Ａ）では、入力画像ＩＮＩに対してラベル付けされた結果を、出力結果ＯＣＬと図示している。
【０４５７】
当該ニューラルネットワークは、入力層ＩＮＬと、隠れ層ＨＩＬと、を有する。なお、図３７（Ａ）は、出力層を図示していない。また、当該ニューラルネットワークから出力された出力データは、記号毎に分類されて、それぞれの記号の個数をカウントする。
【０４５８】
入力層ＩＮＬと、隠れ層ＨＩＬと、はそれぞれ積和演算回路６１０を有する。積和演算回路６１０は、メモリセルアレイ６１１と、参照セル６１２と、オフセット回路６１３と、活性化関数回路６１４と、を有する。
【０４５９】
メモリセルアレイ６１１は、図３５に示す積和演算回路６００の配線ＷＹＬ［１］と電気的に接続されている複数のメモリセル６０１に相当する。または、メモリセルアレイ６１１は、実施の形態１で説明したメモリセルアレイ１２０のメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］に相当する。
【０４６０】
参照セル６１２は、図３５に示す積和演算回路６００の配線ＷＹＬ［２］と電気的に接続されている複数のメモリセル６０１に相当する。または、参照セル６１２は、実施の形態１で説明したメモリセルアレイ１２０のメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］に相当する。
【０４６１】
オフセット回路６１３は、電流源回路ＩＳ１と、電流源回路ＩＳ２と、回路ＩＳｏｆｆとを有する。または、オフセット回路６１３は、実施の形態１で説明したオフセット回路１１０に相当する。
【０４６２】
活性化関数回路６１４は、オフセット回路６１３で取得した積和の値を、活性化関数に代入して、活性化関数の値を出力する回路である。
【０４６３】
積和演算回路６１０は、メモリセルアレイ６１１の各メモリセルに重み係数（Ｗ）を保持し、且つメモリセルアレイ６１１および参照セル６１２に、前層からの出力データが入力される。なお、積和演算回路６１０が入力層ＩＮＬに含まれている場合、当該出力データは画像データＩＮＩとし、積和演算回路６１０が隠れ層ＨＩＬに含まれている場合、当該出力データはＸとなる。
【０４６４】
積和演算回路６１０は、当該出力データと重み係数との積和演算を行い、オフセット回路６１３によって、その演算結果を取得する。そして、当該演算結果は、活性化関数回路６１４に送られ、活性化関数の演算が行われる。活性化関数の演算結果は、次の層に送信される。
【０４６５】
図３７（Ａ）（Ｂ）に示したニューラルネットワークの構成で、記号のカテゴリ認識を行った。
【０４６６】
なお、本検証は、積和演算の精度を変更した場合に、重み係数の様々な初期値に対する学習成功率の取得を試みている。なお、初期値は乱数で与えるものとし、学習成功率は、学習により正解を返すことができる値に重み係数が収束した割合と定義するものとする。
【０４６７】
図３８に、検証結果のグラフを示す。当該グラフの横軸はビット精度を表し、縦軸は、学習成功率を表している。図３８より、ビット精度が５ビット程度あれば、記号の認識が可能であることが分かる。また、積和演算効率０．３ＧＯｐ／Ｓ／Ｗであり、高い電力効率であることがわかる。
【０４６８】
また、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
【実施例３】
【０４６９】
図３５（Ｂ）の回路構成で、トランジスタＭＯ１にＯＳトランジスタ、トランジスタＭＯ２にＳｉトランジスタを用いた回路を作製した。動作温度として２５℃、８５℃、−４０℃の３水準を設定し、各水準下で当該回路を動作させた時のソース−ドレイン電流Ｉｄｓを測定した。
【０４７０】
トランジスタＭＯ１のチャネルが形成される半導体として、インジウム、ガリウム、亜鉛のそれぞれを含む酸化物を用いた。トランジスタＭＯ１のチャネル長は０．３５μｍ、チャネル幅は０．３５μｍとした。
【０４７１】
トランジスタＭＯ２のチャネルが形成される半導体として、単結晶シリコンを用いた。トランジスタＭＯ２のチャネル長は１６μｍ、チャネル幅は０．３２μｍとした。
【０４７２】
測定は、まず、上記いずれかの温度水準下で配線ＷＸＬに基準電位を印加し、かつ、トランジスタＭＯ１をオン状態にしてノードＦＮに電位Ｗを格納し、その後トランジスタＭＯ１をオフ状態とした。続いて、同じ温度水準下で基準電位に対して電位Ｘを−２．５Ｖから２．５Ｖまで変化させた時のトランジスタＭＯ１のソース−ドレイン電流Ｉｄｓを測定した。なお、本実施例において、電位Ｘおよび電位Ｗの値は、基準電位との電位差を示している。基準電位は、ソース−ドレイン電流Ｉｄｓの測定時に、トランジスタＭＯ２を常に飽和状態で動作させるための電位である。
【０４７３】
図３９に測定結果を示す。図３９の横軸は電位Ｘを示し、縦軸は基準値に対するソース−ドレイン電流Ｉｄｓの変化量ΔＩｄｓを示している。
【０４７４】
条件Ｓｅ１１は動作温度が２５℃で電位Ｗが−１．５Ｖ、条件Ｓｅ１２は動作温度が８５℃で電位Ｗが−１．５Ｖ、条件Ｓｅ１３は動作温度が−４０℃で電位Ｗが−１．５Ｖ、条件Ｓｅ２１は動作温度が２５℃で電位Ｗが１．５Ｖ、条件Ｓｅ２２は動作温度が８５℃で電位Ｗが１．５Ｖ、条件Ｓｅ２３は動作温度が−４０℃で電位Ｗが１．５Ｖ、の時のΔＩｄｓを示している。
【０４７５】
図３９より、全ての動作温度水準において、電位Ｘが０Ｖ（基準電位）の時にΔＩｄｓが０であることがわかる。このことは、動作温度が変わってもノードＦＮの電位が確実に保持されていることを示している。すなわち、ＯＳトランジスタ（トランジスタＭＯ１）は、動作温度が変わってもオフ電流がほとんど増加していないと推測される。一方で、動作温度によってΔＩｄｓの傾きが変化している。これらのことから、動作温度の変化によりＳｉトランジスタ（トランジスタＭＯ２）の電気特性が変化している可能性が推測される。この場合、他の回路などで温度に対応したゲイン（傾き）調整を行うことで、温度変化に対応した積和演算を行うことも可能である。
【０４７６】
トランジスタＭＯ１にＯＳトランジスタを用いることで、動作温度が変動してもノードＦＮの電位を確実に保持することが出来る。ＯＳトランジスタを用いることで、半導体装置の信頼性を高めることができる。
【符号の説明】
【０４７７】
１００    半導体装置
１１０    オフセット回路
１１１    オフセット回路
１１２    オフセット回路
１１２Ａ    オフセット回路
１１３    オフセット回路
１１５    オフセット回路
１１５Ａ    オフセット回路
１１６    オフセット回路
１１６Ａ    オフセット回路
１２０    メモリセルアレイ
１２１    メモリセルアレイ
１５０    オフセット回路
１５０Ａ    オフセット回路
１６０    メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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