(57)【要約】【課題】ゲート−ソース間の絶縁分離を担保しつつ、ソース電極のコンタクトを的確に行うことができるようにする。【解決手段】ゲート電極８の一部を熱酸化することによって構成した熱酸化膜１０ａによってゲート電極８とソース電極１２との絶縁を行う。ゲート電極８の一部を熱酸化することで構成した熱酸化膜１０ａはＳｉＣ表面からあまり突き出た形状にならないため、温度変化などに伴う応力によるクラックが入り難い。したがって、ゲート−ソース間の絶縁分離を担保することが可能となる。また、層間絶縁膜１１については、エッチバックによってｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域の上から除去されるようにしている。このため、ゲート電極８を挟んだ両側において、ソース電極１２のコンタクトを的確に行うことが可能となる。【選択図】図１
2019062126.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造の半導体素子を有する炭化珪素半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されると共に不純物がドープされたゲート電極（８）とを備えて構成されたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共に、前記ゲートトレンチ内に配置され、前記ゲート電極にドープされた不純物が含まれる熱酸化膜で構成された層間絶縁膜（１０ａ）と、
前記層間絶縁膜と前記ソース領域および前記ベース領域の表面上に形成され、前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１２）と、
前記基板の裏面側に形成されたドレイン電極（１６）と、を含み、
前記ゲート電極に対してゲート電圧が印加されると、前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成することで電流を流す半導体素子を有した炭化珪素半導体装置。
【請求項２】
前記層間絶縁膜は、前記ゲートトレンチの外部における前記ソース領域の表面に対して同じ高さか、該表面よりも前記ゲートトレンチの内側に１００ｎｍ以内入り込んでいる状態、もしくは、該表面よりも前記ゲートトレンチの外側に１００ｎ以内突き出した状態とされている請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記層間絶縁膜は、前記ゲート絶縁膜のうち前記ゲートトレンチにおける前記チャネル領域が形成される内壁面上の部分よりも厚くされている請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記層間絶縁膜は、５００ｎｍよりも薄くされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記層間絶縁膜は、前記半導体素子として動作させられる領域では、前記ゲートトレンチの幅方向の内側において終端させられている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
ＭＯＳ構造の半導体素子を有する炭化珪素半導体装置の製造方法であって、
炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の炭化珪素からなるベース領域（３）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）を形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上に不純物がドープされたポリシリコンによって構成されるゲート電極（８）を形成することでトレンチゲート構造を形成することと、
前記ゲート電極を熱酸化することで、熱酸化膜による第１の層間絶縁膜（８ａ）を形成することと、
前記第１の層間絶縁膜の上に、化学気相成長によって第２の層間絶縁膜（１１）を形成することと、
前記半導体素子として動作させる領域において、前記ソース領域および前記ベース領域を露出させるまで前記第２の層間絶縁膜を除去しつつ、前記第１の層間絶縁膜が前記ゲートトレンチ内に残るように、前記第１の層間絶縁膜および前記第２の層間絶縁膜をエッチバックすることと、
前記ソース領域および前記ベース領域に電気的に接続されつつ、前記第１の層間絶縁膜によって前記ゲート絶縁膜から絶縁されるソース電極（１４）を形成することと、
前記基板の裏面側にドレイン電極（１５）を形成すること、とを含む炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）によって構成されるトレンチゲート型のＭＯＳ構造の半導体素子を有するＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、パワーデバイスとして、ＳｉＣを用いたＭＯＳＦＥＴが開発されている。ＭＯＳＦＥＴでは、ゲート電極とソース電極との間を絶縁分離するために、層間絶縁膜を形成している。例えば、ゲート電極の形成後に、ゲート電極を覆うように層間絶縁膜としてＰＳＧ（Phosphorous Silicate Glass）またはＢＰＳＧ（Boro-phospho silicate glass）を成膜する。続いて、フォトリソグラフィ・エッチングにより、層間絶縁膜に対してソースコンタクト用のコンタクトホールを形成する。そして、アニール処理によって層間絶縁膜を丸めたのち、層間絶縁膜の上に電極材料を成膜し、さらにこれをパターニングすることでソース電極を形成する。このようにして、ゲート電極とソース電極との間が層間絶縁膜によって絶縁分離された構造を構成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０１０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、層間絶縁膜にコンタクトホールを形成する際のマスクずれにより、ゲート電極とソース電極との間の絶縁分離が確保できず、ゲート−ソース間リークを生じさせるという課題が発生する。また、ゲート電極を挟んで一方側ではソース電極のコンタクトが行えても、もう一方側ではソース電極のコンタクトが行えなくなるという課題を発生させることもある。そして、これらの課題は、素子の微細化が進むほど発生し易く、ステッパのアライメント許容限界を超える精度要求となることから、ＳｉＣ半導体装置の量産が難しくなり得る。
【０００５】
また、層間絶縁膜がＳｉＣ表面に対して突き出す形状となるため、温度変化などに伴う応力によって層間絶縁膜にクラックが入り、ゲート−ソース間リークを発生させる一因になっていた。
【０００６】
本発明は上記点に鑑みて、ゲート−ソース間の絶縁分離を担保しつつ、ソース電極のコンタクトを的確に行うことができる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）と、ドリフト層の上に形成された第２導電型のＳｉＣからなるベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなるソース領域（４）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されると共に不純物がドープされたゲート電極（８）とを備えて構成されたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共に、ゲートトレンチ内に配置され、ゲート電極にドープされた不純物が含まれる熱酸化膜で構成された層間絶縁膜（１０ａ）と、層間絶縁膜とソース領域およびベース領域の表面上に形成され、ソース領域およびベース領域に電気的に接続されたソース電極（１２）と、基板の裏面側に形成されたドレイン電極（１６）と、を含んでいる。
【０００８】
このように、ゲート電極の一部を熱酸化することによって構成した熱酸化膜によってゲート電極とソース電極との絶縁を行っている。また、ゲート電極の一部を熱酸化することで構成した熱酸化膜はＳｉＣ表面からあまり突き出た形状にならないため、温度変化などに伴う応力によるクラックが入り難い。したがって、ゲート−ソース間の絶縁分離を担保することが可能となる。さらに、ゲート電極の一部を熱酸化した熱酸化膜によってゲート−ソース間を絶縁できるため、半導体素子として機能させられる部分において、ソース領域およびベース領域の表面上には層間絶縁膜が形成されないようにエッチバックすれば良い。このため、ゲート電極を挟んだ両側において、ソース電極のコンタクトを的確に行うことが可能となる。
【０００９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態にかかる半導体装置の断面図である。
【図２】図１に示す半導体装置の斜視断面図である。
【図３Ａ】図１に示す半導体装置の製造工程を示した断面図である。
【図３Ｂ】図３Ａに続く半導体装置の製造工程を示した断面図である。
【図３Ｃ】図３Ｂに続く半導体装置の製造工程を示した断面図である。
【図３Ｄ】図３Ｃに続く半導体装置の製造工程を示した断面図である。
【図３Ｅ】図３Ｄに続く半導体装置の製造工程を示した断面図である。
【図３Ｆ】図３Ｅに続く半導体装置の製造工程を示した断面図である。
【図３Ｇ】図３Ｆに続く半導体装置の製造工程を示した断面図である。
【図３Ｈ】図３Ｇに続く半導体装置の製造工程を示した断面図である。
【図３Ｉ】図３Ｈに続く半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかる半導体装置は、図１および図２に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴおよび縦型ＭＯＳＦＥＴにおけるゲート引出部のみ図示してある。なお、以下の説明では、縦型ＭＯＳＦＥＴのうち、図１の左右方向および図２のＸ方向を幅方向とし、図１の紙面垂直方向および図２のＹ方向を奥行方向、図１の上下方向および図２のＺ方向を厚み方向もしくは深さ方向として説明を行う。
【００１３】
半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。本実施形態の場合、奥行方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ＋型基板１のｎ型不純物濃度は、例えば１．０×１０１９／ｃｍ３とされている。
【００１４】
ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長させられている。
【００１５】
ｎ−型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０１６／ｃｍ３とされ、厚さが５〜１４μｍとされている。なお、ｎ−型ドリフト層２のうちｎ＋型基板１との境界位置には、必要に応じてｎ−型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成してあっても良い。
【００１６】
ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが０．５〜２μｍで構成されている。また、本実施形態の場合、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
【００１７】
ｎ＋型ソース領域４は、ｎ−型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜１．０×１０１９／ｃｍ３、厚さ０．５〜２μｍ程度で構成されている。
【００１８】
また、ｎ−型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９／ｃｍ３、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
【００１９】
なお、本実施形態では、ｐ型ディープ層５をｎ−型ドリフト層２の表層部にのみ形成した構造としたが、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するように形成しても良い。例えば、ｎ＋型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
【００２０】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、縦型ＭＯＳＦＥＴの幅方向、奥行方向、厚み方向をそれぞれ幅方向、長手方向、深さ方向とするライン状のレイアウトで形成されている。また、図１および図２には１本しか示していないが、ゲートトレンチ６は、複数本が図１の紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２１】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ−型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。なお、ゲート絶縁膜７は、ゲートトレンチ６の外側まで形成されていても良いが、ゲートトレンチ６内のみに形成されていると好ましい。
【００２２】
ゲート電極８の上には、ゲート電極８の表面を熱酸化することによって形成された第１の層間絶縁膜に相当する熱酸化膜１０ａが備えられている。熱酸化膜１０ａは、熱酸化によって形成されたシリコン酸化膜によって構成されており、内部に、半導体に対するドーパントとなる不純物が含まれている。この不純物は、ゲート電極８に含まれているものと同じものであり、例えばリン（Ｐ）やボロン（Ｂ）などとされている。熱酸化膜１０ａ内に、不純物としてリンとボロンのいずれか一方が含まれていても良いし、両方が含まれていても良い。
【００２３】
熱酸化膜１０ａは、ゲートトレンチ６内に形成されており、ゲート絶縁膜７のうちゲートトレンチ６におけるチャネル領域が形成される内壁面上の部分よりも厚く、かつ、５００ｎｍよりも薄くされている。熱酸化膜１０ａの厚みがゲート絶縁膜７よりも厚くされることによりゲート電極８と後述するソース電極１２との間の絶縁分離を確実に行えるようにしている。また、熱酸化膜１０ａを５００ｎｍよりも薄くすることで、ゲート絶縁膜７を挟んでｎ＋型ソース領域４と反対側にゲート電極８が的確に配置されるようにでき、ｎ＋型ソース領域４を必要以上に深い位置まで形成しなくても済むようにできる。
【００２４】
また、熱酸化膜１０ａは、ゲートトレンチ６の外側におけるｎ＋型ソース領域４の表面に対して±１００ｎｍの高さとされている。具体的には、熱酸化膜１０ａは、その表面がｎ＋型ソース領域４の表面に対して同じ高さか、それよりもゲートトレンチ６の内側に入り込んでいる状態、もしくは、それよりもゲートトレンチ６の外側に突き出した状態となっている。そして、熱酸化膜１０ａの表面がｎ＋型ソース領域４の表面よりもゲートトレンチ６の内側に入り込んでいる状態であれば、その入り込み量が１００ｎｍ以下、ゲートトレンチ６の外側に突き出した状態であれば、その突き出し量が１００ｎｍ以下となっている。なお、熱酸化膜１０ａの高さについては、熱酸化膜１０ａの表面がｎ＋型ソース領域４の表面よりもゲートトレンチ６の内側に入り込んでいる状態と外側に突き出した状態をそれぞれマイナスとプラスで表している。
【００２５】
また、熱酸化膜１０ａは、ゲートトレンチ６の幅方向においてはゲートトレンチ６の外側には張り出しておらず、ゲートトレンチ６に幅方向の内側において終端させられた状態となっている。このため、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が熱酸化膜１０ａから露出させられた状態となっている。
【００２６】
なお、セル領域において、トレンチゲート構造が複数本ストライプ状に配置されている。そして、図２に示すように各トレンチゲート構造の長手方向の先端を繋ぐように、もしくは、図示していないが各トレンチゲート構造の長手方向の中間位置を繋ぐように、ゲート電極８を構成するドープドポリシリコンが残されたゲート引出部８ａが形成されている。ゲート引出部８ａは、ゲート電極８の上方、つまりｎ＋型ソース領域４等のＳｉＣ表面から突き出すように形成されている。このゲート引出部８ａの上にも部分的に熱酸化膜１０ｂが配置されており、この部分に関しては、ｎ＋型ソース領域４等のＳｉＣ表面よりも上方に熱酸化膜１０ｂが形成された状態になっている。
【００２７】
また、ゲート引出部８ａの近傍では、ゲート絶縁膜７や熱酸化膜１０ａ、１０ｂの上を含めて、ｐ型ベース領域３のコンタクト領域およびｎ＋型ソース領域４の表面上に、第２の層間絶縁膜に相当する層間絶縁膜１１が形成されている。層間絶縁膜１１は、例えばＢＰＳＧなどによって形成されている。層間絶縁膜１１をＢＰＳＧによって構成する場合、層間絶縁膜１１の厚みは例えば６００ｎｍとされる。
【００２８】
層間絶縁膜１１は、縦型ＭＯＳＦＥＴが形成されるセル領域のうちゲート引出部８ａの上やその近傍以外の位置では除去されている。このため、ゲート引出部８ａ以外の位置では、ゲート絶縁膜７、熱酸化膜１０ａ、ｐ型ベース領域３のコンタクト領域およびｎ＋型ソース領域４が層間絶縁膜１１から露出している。そして、この露出している位置にはソース電極１２が形成されており、ｐ型ベース領域３のコンタクト領域およびｎ＋型ソース領域４と電気的に接続させられている。
【００２９】
さらに、層間絶縁膜１１は、ゲート引出部８ａの上においても部分的に除去されている。この部分では、熱酸化膜１０ｂも除去されており、コンタクトホール１３が形成されている。そして、このコンタクトホール１３が形成されている位置にゲート配線層１４が形成されることでゲート引出部８ａと接続されている。
【００３０】
ソース電極１２やゲート配線層１４は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４などと接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分などはｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１２やゲート配線層１４は、互いに分離されて配置されており、熱酸化膜１０ａ、１０ｂおよび層間絶縁膜１１によって電気的に絶縁されている。
【００３１】
なお、ソース電極１２やゲート配線層１４および層間絶縁膜１１の表面はパッシベーション膜１５によって覆われていて保護されている。そして、図示しないが、パッシベーション膜１５が部分的に除去されることでソース電極１２やゲート配線層１４が露出させられており、外部接続用のソースパッドやゲートパッドと接続されている。
【００３２】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることで半導体装置が構成されている。
【００３３】
このように構成された縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極８に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ６に接する部分のｐ型ベース領域３にチャネル領域を形成し、ドレイン−ソース間に電流を流すという動作を行う。
【００３４】
このような動作を的確に行うためには、ゲート−ソース間リークが生じないように熱酸化膜１０ａによってゲート−ソース間の絶縁分離が担保されていることや、ソース電極１２のコンタクトが的確に行えていることが重要である。これに対して、本実施形態の半導体装置では、熱酸化膜１０ａがゲートトレンチ６内に配置された状態となっている。このため、熱酸化膜１０ａによってゲート−ソース間の絶縁分離を担保することが可能となる。また、熱酸化膜１０ａがゲートトレンチ６内に配置されるようにしつつ、ゲートトレンチ６の幅方向においてはゲートトレンチ６から張り出さないようにしている。これにより、ソース電極１２がｐ型ベース領域３のコンタクト領域およびｎ＋型ソース領域４に的確に接触させられている。このため、ソース電極１２のコンタクトが的確に行えている。
【００３５】
このように、熱酸化膜１０ａによるゲート−ソース間の絶縁分離を担保しつつ、ソース電極１２のコンタクトを的確に行うことができる構造のＳｉＣ半導体装置とすることが可能となる。
【００３６】
また、ＭＯＳＦＥＴとして動作させられる領域では、熱酸化膜１０ａがＳｉＣ表面に対して突き出す形状とならない、もしくは、突き出していたとしてもその突き出し量が小さい。したがって、温度変化などに伴う応力により熱酸化膜１０ａにクラックが入ることが抑制され、ゲート−ソース間リークを発生を抑制することが可能となる。
【００３７】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について、図３Ａ〜図３Ｈを参照して説明する。
【００３８】
〔図３Ａに示す工程〕
まず、半導体基板として、ウェハ状のｎ＋型基板１を用意する。そして、化学気相成長（以下、ＣＶＤという）装置などを用いて、このｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。このとき、必要に応じて、ｎ−型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成しても良い。そして、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。
【００３９】
その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ−型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成する。または、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入することでｐ型ベース領域３のコンタクト領域を形成する。これらの工程により、ｐ型ベース領域３およびｎ＋型ソース領域４を形成できる。
【００４０】
〔図３Ｂに示す工程〕
次に、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００４１】
〔図３Ｃに示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、ゲート電極８およびゲート引出部８ａを形成すべく、例えばｎ型不純物がドープされたポリシリコン２０をデポジションした後、これをエッチバックする。このとき、ゲート引出部８ａとなる部分を覆うようにマスクを配置してポリシリコン２０をエッチバックするようにしている。これにより、ゲートトレンチ６内にポリシリコン２０が残されると共に、ゲート引出部８ａの形成予定位置においてＳｉＣ表面よりも上方に突き出すようにポリシリコン２０が残される。また、ゲートトレンチ６内およびゲート引出部８ａの形成予定位置以外においてはポリシリコン２０が除去された状態となる。その後、エッチバック時に使用したマスクを除去する。
【００４２】
〔図３Ｄに示す工程〕
熱処理を行うことで、ポリシリコン２０の表面を熱酸化する。熱処理については、例えば１０５０℃で３０分間のウェット酸化によって行っている。これにより、ゲートトレンチ６内においては、ポリシリコン２０が熱酸化されることによって熱酸化膜１０ａが形成された状態となり、残りのポリシリコン２０によってゲート電極８が構成される。また、ゲート引出部８ａの形成予定位置におけるポリシリコン２０についても、表面に、熱酸化膜１０ｂが形成された状態となり、残りのポリシリコン２０によってゲート引出部８ａが構成される。熱酸化膜１０ａ、１０ｂの厚みについては任意であるが、後述する図３Ｆに示す工程で行うエッチバック後に、熱酸化膜１０ａのゲートトレンチ６の外側におけるｎ＋型ソース領域４の表面に対する高さが±１００ｎｍとなるように設定してある。
【００４３】
このようにして、熱酸化膜１０ａ、１０ｂを形成することができる。そして、このように形成された熱酸化膜１０ａ、１０ｂは、不純物がドープされたポリシリコン２０を熱酸化したものであるため、不純物として半導体に対しるドーパントとなる不純物が含まれたものとなる。
【００４４】
なお、ポリシリコン２０を熱酸化した場合、体積膨張により、熱酸化される前のポリシリコン２０に対して熱酸化膜１０ａ、１０ｂの方が高さが高くなった状態となる。なお、熱処理については、ポリシリコン２０については熱酸化されるがＳｉＣについてはほぼ酸化されない程度の温度で行うようにしている。このようにすることで、ゲート絶縁膜７については殆ど厚みが増えないようにしつつ、熱酸化膜１０ａ、１０ｂが形成されるようにしている。
【００４５】
〔図３Ｅに示す工程〕
ＣＶＤ装置などを用いて、熱酸化膜１０ａ、１０ｂやゲート絶縁膜７の表面上にＢＰＳＧなどで構成される層間絶縁膜１１をデポジションしたのち、リフロー処理を行う。このときの層間絶縁膜１１の膜厚については任意であるが、熱酸化膜１０ａ、１０ｂよりも厚くしてある。
【００４６】
〔図３Ｆに示す工程〕
層間絶縁膜１１のうちのゲート引出部８ａと対応する部分を覆う図示しないマスクを配置したのち、層間絶縁膜１１やゲート絶縁膜７のうちのゲートトレンチ６の外側に位置する部分および熱酸化膜１０ａのうちのゲートトレンチ６から突き出した部分をエッチバックする。具体的には、ケミカルドライエッチング（以下、ＣＤＥという）によってエッチバックを行っている。
【００４７】
このとき、熱酸化によって形成した熱酸化膜１０ａの方がＣＶＤ法によって形成された層間絶縁膜１１よりも緻密な膜となっていることから、エッチバックしたときのエッチングレートが熱酸化膜１０ａの方が層間絶縁膜１１よりも遅くなる。つまり、層間絶縁膜１１はエッチングされ易く、熱酸化膜１０ａはエッチングされ難い条件でエッチバックすることが可能となる。特に、ＣＤＥのように化学的エッチングの場合、熱酸化膜１０ａがあまりエッチングされないため好ましい。なお、ここでは化学的エッチングとしてケミカルドライエッチングを用いているが、ウェットエッチングでも良い。
【００４８】
これにより、ゲートトレンチ６内に熱酸化膜１０ａを残しつつ、層間絶縁膜１１を完全に除去することが可能となる。また、熱酸化膜１０ａよりも薄く形成されたゲート絶縁膜７についても、ゲートトレンチ６の外側に位置している部分については、完全に、もしくはほぼ除去され、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられた状態となる。このようにして、ゲート−ソース間を絶縁するための層間絶縁膜として機能する熱酸化膜１０ａが自己整合的にゲートトレンチ６内に残り、ゲートトレンチ６の幅方向の外側には形成されないようにできる。
【００４９】
〔図３Ｇに示す工程〕
ソース電極１２のうち、例えばＮｉなどで構成されるコンタクト用の金属層１２ａを成膜する。その後、必要に応じて熱処理を行う。これにより、例えば金属層１２ａとしてＮｉを用いた場合であれば、Ｎｉシリサイド層を構成することができる。
【００５０】
さらに、図示しないマスクを配置したのち、マスクのうちのコンタクトホール１３の形成予定位置を開口させ、層間絶縁膜１１および熱酸化膜１０ｂをエッチングすることでコンタクトホール１３を形成する。
【００５１】
〔図３Ｈに示す工程〕
コンタクトホール１３内を含めて金属層１２ａおよび層間絶縁膜１１の上に金属層を形成し、これをパターニングすることで、ソース電極１２やゲート配線層１４を構成する。
【００５２】
〔図３Ｉに示す工程〕
ソース電極１２やゲート配線層１４などを覆うようにパッシベーション膜１５を形成したのち、パターニングしてソース電極１２やゲート配線層１４のうちの所望部分を露出させる。
【００５３】
この後の工程については図示しないが、ｎ＋型基板１の裏面側にドレイン電極１６を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【００５４】
以上説明したように、本実施形態の半導体装置では、ゲート電極８の一部を熱酸化することによって構成した熱酸化膜１０ａによってゲート電極８とソース電極１２との絶縁が行えるようにしている。また、ゲート電極８の一部を熱酸化することで構成した熱酸化膜１０ａはＳｉＣ表面からあまり突き出た形状にならないため、温度変化などに伴う応力によるクラックが入り難い。したがって、ゲート−ソース間の絶縁分離を担保することが可能となる。
【００５５】
また、層間絶縁膜１１については、エッチバックによってｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域の上から除去されるようにしている。このため、ゲート電極８を挟んだ両側において、ソース電極１２のコンタクトを的確に行うことが可能となる。
【００５６】
したがって、ゲート−ソース間の絶縁分離を担保しつつ、ソース電極１２のコンタクトを的確に行うことができる構造のＳｉＣ半導体装置とすることが可能となる。また、ゲート電極８の一部を熱酸化することで構成した熱酸化膜１０ａを用いてゲート−ソース間を絶縁する場合、微細化が進んでも的確にゲート−ソース間の絶縁を確保することが可能となる。
【００５７】
また、ゲート−ソース間を絶縁するための層間絶縁膜として機能する熱酸化膜１０ａが自己整合的にゲートトレンチ６内に残り、ゲートトレンチ６の幅方向の外側には形成されないようにできる。このため、ＳｉＣ半導体装置の量産性を確保することが可能となる。
【００５８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５９】
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００６０】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００６１】
２              ｎ−型ドリフト層
３              ｐ型ベース領域
４              ｎ＋型ソース領域
５              ｐ型ディープ層
７              ゲート絶縁膜
８              ゲート電極
８ａ            ゲート引出部
１０ａ、１０ｂ  熱酸化膜
１１            層間絶縁膜
１２            ソース電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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