(57)【要約】【課題】簡易な構成で演算する。【解決手段】演算装置は、正側電流源と、負側電流源と、Ｍ個のクロススイッチと、係数記憶部と、比較部と、を備える。正側電流源は、出力した電流の１／Ｌの値に応じた第１電圧を出力する。負側電流源は、出力した電流の１／Ｌの値に応じた第２電圧を出力する。係数記憶部は、第１抵抗と第２抵抗とを含むＭ個のセルを有する。比較部は、第１電圧と第２電圧とを比較する。第１抵抗および第２抵抗は、対応する係数の値に応じて、抵抗値の大小関係が切り替えられる。Ｍ個のクロススイッチのそれぞれは、対応する入力信号の値に応じてストレート接続するかリバース接続するかを切り換える。【選択図】図３
2019053563.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが２値を表すＭ個（Ｍは２以上の整数）の入力信号および前記Ｍ個の入力信号のそれぞれに対応するＭ個の係数を受け取り、２値を表す出力信号を出力する演算装置であって、
正側端子から電流を出力し、前記正側端子から出力した電流の１／Ｌ（Ｌは２以上の整数）の値に応じた第１電圧を出力する正側電流源と、
負側端子から電流を出力し、前記負側端子から出力した電流の１／Ｌの値に応じた第２電圧を出力する負側電流源と、
前記Ｍ個の入力信号のそれぞれに対応して設けられたＭ個のクロススイッチと、
前記Ｍ個の係数のそれぞれに対応するＭ個のセルを有する係数記憶部と、
前記第１電圧と前記第２電圧との比較結果に応じた値の出力信号を出力する比較部と、
を備え、
前記Ｍ個のセルのそれぞれは、第１抵抗と、第２抵抗とを含み、
前記第１抵抗は、一方の端が対応するクロススイッチの第１端子に接続され、他方の端が第１基準電位に接続され、
前記第２抵抗は、一方の端が対応するクロススイッチの第２端子に接続され、他方の端が前記第１基準電位に接続される
演算装置。
【請求項２】
前記第１抵抗および前記第２抵抗は、対応する係数の値に応じて、抵抗値の大小関係が切り替えられ、
前記Ｍ個のクロススイッチのそれぞれは、対応する入力信号の値に応じて、前記第１端子および前記第２端子を前記正側端子および前記負側端子に対して、ストレート接続するかリバース接続するかを切り換える
請求項１に記載の演算装置。
【請求項３】
前記Ｍ個の入力信号の受け取りに先だって、それぞれが２値を表す前記Ｍ個の係数を受け取り、受け取った前記Ｍ個の係数のそれぞれに応じて、対応するセルに含まれる前記第１抵抗および前記第２抵抗の抵抗値の大小関係を設定する設定部をさらに備える
請求項２に記載の演算装置。
【請求項４】
前記第１抵抗および前記第２抵抗は、対応する係数の値に応じて、一方が第１抵抗値に設定され、他方が前記第１抵抗値とは異なる第２抵抗値に設定される
請求項２または３に記載の演算装置。
【請求項５】
前記第１抵抗および前記第２抵抗は、一方が固定抵抗であり、他方が可変抵抗である
請求項２または３に記載の演算装置。
【請求項６】
前記第１抵抗および前記第２抵抗の少なくとも一方は、抵抗変化型メモリである
請求項２から５の何れか１項に記載の演算装置。
【請求項７】
前記Ｍ個のクロススイッチのそれぞれは、
前記ストレート接続する場合、前記第１端子と前記正側端子とを接続し、且つ、前記第２端子と前記負側端子とを接続し、
前記リバース接続する場合、前記第１端子と前記負側端子とを接続し、且つ、前記第２端子と前記正側端子とを接続する
請求項２から６の何れか１項に記載の演算装置。
【請求項８】
前記正側電流源は、Ｌ個の第１ＦＥＴを有し、
前記Ｌ個の第１ＦＥＴは、ゲートが共通に接続され、ソースが第２基準電位に接続され、ドレインがゲートおよび前記正側端子に接続され、
前記負側電流源は、Ｌ個の第２ＦＥＴを有し、
前記Ｌ個の第２ＦＥＴは、ゲートが共通に接続され、ソースが前記第２基準電位に接続され、ドレインがゲートおよび前記負側端子に接続される
請求項１から７の何れか１項に記載の演算装置。
【請求項９】
前記Ｌ個の第１ＦＥＴおよび前記Ｌ個の第２ＦＥＴは、同一の特性を有する
請求項８に記載の演算装置。
【請求項１０】
前記正側電流源は、前記正側端子の電圧を前記第１電圧として出力し、
前記負側電流源は、前記負側端子の電圧を前記第２電圧として出力する
請求項８または９に記載の演算装置。
【請求項１１】
前記比較部は、前記第１電圧が前記第２電圧より小さい場合には、第１値の出力信号を出力し、前記第１電圧が前記第２電圧以上の場合には、第２値の出力信号を出力する
請求項１から１０の何れか１項に記載の演算装置。
【請求項１２】
Ｎ個のワードアドレスのうちの何れか１つを選択する選択部をさらに備え、
前記係数記憶部は、前記Ｍ個のセルを、前記Ｎ個のワードアドレスのそれぞれに対応してＮセット分有し、
前記Ｍ個のセルのそれぞれは、さらに、
前記第１抵抗と前記第１端子との間または前記第１抵抗と前記第１基準電位との間の接続または切断を切り換える第１スイッチと、
前記第２抵抗と前記第２端子との間または前記第２抵抗と前記第１基準電位との間の接続または切断を切り換える第２スイッチと、
を含み、
前記選択部は、選択したワードアドレスに対応するセルに含まれる第１スイッチおよび第２スイッチを接続し、他のセルに含まれる第１スイッチおよび第２スイッチを切断する
請求項１から１１の何れか１項に記載の演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、演算装置に関する。
【背景技術】
【０００２】
ニューラルネットワークを用いたディープラーニング技術が知られている。また、専用のハードウェアを用いてディープラーニングを行う技術も研究されている。
【０００３】
ニューラルネットワークに含まれる各ユニットでは、積和演算（乗累算）を実行する。すなわち、各ユニットでは、前段のユニットから受け取った複数の入力信号のそれぞれに対して係数を乗算し、係数を乗算した後の複数の入力信号を加算する。さらに、各ユニットでは、このように算出した値を活性化関数に与える。そして、各ユニットでは、活性化関数の出力値を出力する。
【０００４】
ところで、ハードウェアで実現したニューラルネットワーク装置は、このようなユニットを多数備えなければならない。このため、ニューラルネットワークをハードウェアで実現する場合、個々のユニットでの演算処理を簡易な構成で実現することが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−１０１９４４号公報
【特許文献２】特開２０１３−２５１０４０号公報
【非特許文献】
【０００６】
【非特許文献１】Marukame  T.，  Ueyoshi  K.，  Asai  T.，  Motomura  M.，  Schmid  A.，  Suzuki  M.，  Higashi  Y.，  and  Mitani  Y.，  "Error  tolerance  analysis  of  deep  learning  hardware  using  restricted  Boltzmann  machine  towards  low-power  memory  implementation"，  IEEE  Transactions  on  Circuits  and  Systems  II，  vol.  63，  (2016)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、簡易な構成で演算を実行することにある。
【課題を解決するための手段】
【０００８】
実施形態に係る演算装置は、それぞれが２値を表すＭ個（Ｍは２以上の整数）の入力信号および前記Ｍ個の入力信号のそれぞれに対応するＭ個の係数を受け取り、２値を表す出力信号を出力する。前記演算装置は、正側電流源と、負側電流源と、Ｍ個のクロススイッチと、係数記憶部と、比較部と、を備える。前記正側電流源は、正側端子から電流を出力し、前記正側端子から出力した電流の１／Ｌ（Ｌは２以上の整数）の値に応じた第１電圧を出力する。前記負側電流源は、負側端子から電流を出力し、前記負側端子から出力した電流の１／Ｌの値に応じた第２電圧を出力する。前記Ｍ個のクロススイッチは、前記Ｍ個の入力信号のそれぞれに対応して設けられる。前記係数記憶部は、前記Ｍ個の係数のそれぞれに対応するＭ個のセルを有する。前記比較部は、前記第１電圧と前記第２電圧との比較結果に応じた値の出力信号を出力する。前記Ｍ個のセルのそれぞれは、第１抵抗と、第２抵抗とを含む。前記第１抵抗は、一方の端が対応するクロススイッチの第１端子に接続され、他方の端が第１基準電位に接続される。前記第２抵抗は、一方の端が対応するクロススイッチの第２端子に接続され、他方の端が前記第１基準電位に接続される。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る演算装置の構成図。
【図２】演算装置による演算処理の内容を説明するための図。
【図３】演算部のハードウェア構成図。
【図４】クロススイッチの構成図。
【図５】ｗｉ＝＋１、ｘｉ＝＋１の場合の演算動作を説明するための図。
【図６】ｗｉ＝＋１、ｘｉ＝−１の場合の演算動作を説明するための図。
【図７】ｗｉ＝−１、ｘｉ＝＋１の場合の演算動作を説明するための図。
【図８】ｗｉ＝−１、ｘｉ＝−１の場合の演算動作を説明するための図。
【図９】正側電流源、負側電流源および比較部の動作を説明するための図。
【図１０】変形例に係る演算装置の構成図。
【図１１】変形例に係る係数記憶部の構成図。
【図１２】変形例に係るセルの構成図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態に係る演算装置１０について詳細に説明する。実施形態に係る演算装置１０は、ニューロンを模擬した非線形演算を簡易な構成で実現する。
【００１１】
（実施形態）
図１は、実施形態に係る演算装置１０の構成を示す図である。演算装置１０は、演算部２０と、設定部２２とを備える。
【００１２】
演算部２０は、Ｍ個の入力信号と、Ｍ個の係数とを受け取る。Ｍは、２以上の整数である。Ｍ個の係数は、Ｍ個の入力信号に一対一で対応している。
【００１３】
設定部２２は、例えば、それぞれが２値で表されるＭ個の係数を例えば外部の学習装置等から受け取る。設定部２２は、Ｍ個の係数を演算部２０の内部に記憶させる。演算部２０は、内部に複数の不揮発メモリ型セルを有する。設定部２２は、複数の不揮発メモリ型セルに、Ｍ個の係数を記憶させる。
【００１４】
演算部２０は、それぞれが２値で表されるＭ個の入力信号を他のユニットから受け取る。演算部２０は、Ｍ個の入力信号を受け取ると、受け取ったＭ個の入力信号と、内部に記憶しているＭ個の係数とに基づき演算処理を実行する。そして、演算部２０は、演算処理をした結果として、２値で表される出力信号を出力する。
【００１５】
本実施形態においては、出力信号をｙと表す。また、本実施形態においては、Ｍ個の入力信号を、ｘ１、ｘ２、ｘ３、…、ｘＭと表す。また、本実施形態においては、Ｍ個の係数を、ｗ１、ｗ２、ｗ３、…、ｗＭと表す。下付の添え字は、インデックスを表す。同一のインデックスが付けられた入力信号と係数とは、対応している。すなわち、ｘ１とｗ１とが対応しており、ｘ２とｗ２とが対応しており、ｘＭとｗＭとが対応している。また、任意のインデックスの入力信号をｘｉと表し、任意のインデックスの係数をｗｉと表す。ｉは、１からＭまでの整数である。
【００１６】
図２は、演算装置１０による演算処理の内容を説明するための図である。
【００１７】
本実施形態において、Ｍ個の入力信号のそれぞれは、下記の式（１１）で示されるように、−１および＋１の何れかの値を表す。
ｘｉ＝｛−１，＋１｝…（１１）
【００１８】
また、本実施形態において、Ｍ個の係数のそれぞれは、下記の式（１２）で示されるように、−１および＋１の何れかの値を表す。
ｗｉ＝｛−１，＋１｝…（１２）
【００１９】
また、本実施形態において、出力信号は、下記の式（１３）で示されるように、−１および＋１の何れかの値を表す。
ｙ＝｛−１，＋１｝…（１３）
【００２０】
Ｍ個の入力信号を受け取った場合、演算部２０は、Ｍ個の入力信号とＭ個の係数との積和演算（乗累算）をアナログ処理により実行する。例えば、下記の式（１４）により算出されるｕを中間値とする。
【数１】
2019053563.tif 000003
なお、ドットは、乗算を表す。
【００２１】
中間値は、Ｍ個の入力信号のそれぞれと対応する係数とを乗算したＭ個の乗算値を、累積した値を表す。演算部２０は、このような中間値を表す信号に対して、符号関数処理をして、出力信号を生成する。すなわち、演算部２０は、中間値を表す信号に対して、下記の式（１５）の演算処理を実行する。
【数２】
2019053563.tif 000004
なお、ｆ（）は、符号関数を表す。ｙは、出力信号の値を表す。
【００２２】
符号関数は、引数（中間値）が０より小さい場合、−１を出力し、引数（中間値）が１以上である場合、＋１を出力する関数である。すなわち、符号関数は、下記の式（１６）に示すような関数である。
【数３】
2019053563.tif 000005
【００２３】
図３は、演算部２０のハードウェア構成を示す図である。演算部２０は、正側電流源３２と、負側電流源３４と、比較部３６と、Ｍ個のクロススイッチ３８と、クランプ回路４０と、係数記憶部４２とを備える。
【００２４】
正側電流源３２は、正側端子４６を有する。正側電流源３２は、正側端子４６から電流を出力する。さらに、正側電流源３２は、正側端子４６から出力した電流の１／Ｌ（Ｌは２以上の整数）の値に応じた第１電圧を出力する。例えば、正側電流源３２は、正側端子４６から出力した電流の１／Ｌの値に比例した第１電圧を出力する。本実施形態においてはＬ＝Ｍである。しかし、Ｌは、Ｍと同一でなくてもよい。なお、図３には、複数の正側端子４６が記載されている。しかし、図３に記載された複数の正側端子４６は、電気的に接続されている。
【００２５】
例えば、正側電流源３２は、Ｌ個の第１ＦＥＴ４８を有する。Ｌ個の第１ＦＥＴ４８のそれぞれは、同一の特性を有する電界効果トランジスタである。本実施形態においては、Ｌ個の第１ＦＥＴ４８のそれぞれは、同一の特性を有するｐＭＯＳトランジスタである。
【００２６】
Ｌ個の第１ＦＥＴ４８は、ゲートが共通に接続され、ソースが第２基準電位に接続され、ドレインがゲートおよび正側端子４６に接続される。第２基準電位は、例えば、正側の電源電圧（ＶＤＤ）である。すなわち、Ｌ個の第１ＦＥＴ４８のそれぞれは、ダイオード接続され、ソースが第２基準電位（例えばＶＤＤ）に接続され、ゲートおよびドレインが正側端子４６に接続される。そして、正側電流源３２は、正側端子４６の電圧（第１ＦＥＴ４８のゲートの電圧）を、第１電圧として出力する。
【００２７】
負側電流源３４は、負側端子５０を有する。負側電流源３４は、負側端子５０から電流を出力する。さらに、負側電流源３４は、負側端子５０から出力した電流の１／Ｌの値に応じた第２電圧を出力する。例えば、負側電流源３４は、負側端子５０から出力した電流の１／Ｌの値に比例した第２電圧を出力する。なお、図３には、複数の負側端子５０が記載されている。しかし、複数の負側端子５０は、電気的に接続されている。
【００２８】
例えば、負側電流源３４は、Ｌ個の第２ＦＥＴ５２を有する。Ｌ個の第２ＦＥＴ５２のそれぞれは、第１ＦＥＴ４８と同一の特性を有する電界効果トランジスタである。本実施形態においては、Ｌ個の第２ＦＥＴ５２のそれぞれは、第１ＦＥＴ４８と同一の特性を有するｐＭＯＳトランジスタである。
【００２９】
Ｌ個の第２ＦＥＴ５２は、ゲートが共通に接続され、ソースが第２基準電位に接続され、ドレインがゲートおよび負側端子５０に接続される。すなわち、Ｌ個の第２ＦＥＴ５２のそれぞれは、ダイオード接続され、ソースが第２基準電位（例えばＶＤＤ）に接続され、ゲートおよびドレインが負側端子５０に接続される。そして、負側電流源３４は、負側端子５０の電圧（第２ＦＥＴ５２のゲートの電圧）を、第２電圧として出力する。
【００３０】
比較部３６は、正側電流源３２から出力された第１電圧と、負側電流源３４から出力された第２電圧との大小を比較する。そして、比較部３６は、第１電圧と第２電圧との比較結果に応じた値の出力信号（ｙ）を出力する。比較部３６は、第１電圧が第２電圧より小さい場合、第１値（例えば、−１）の出力信号を出力し、第１電圧が第２電圧以上の場合、第２値（例えば、＋１）の出力信号を出力する。なお、比較部３６は、第１電圧が第２電圧より小さい場合、第２値（例えば、＋１）の出力信号を出力し、第１電圧が第２電圧以上の場合、第１値（例えば、−１）の出力信号を出力してもよい。
【００３１】
Ｍ個のクロススイッチ３８のそれぞれは、Ｍ個の入力信号のそれぞれに対応して設けられる。本実施形態においては、演算部２０は、Ｍ個のクロススイッチ３８として、第１クロススイッチ３８−１〜第Ｍクロススイッチ３８−Ｍを備える。例えば、第１クロススイッチ３８−１は、第１の入力信号（ｘ１）に対応し、第２クロススイッチ３８−２は、第２の入力信号（ｘ２）に対応し、第Ｍクロススイッチ３８−Ｍは、第Ｍの入力信号（ｘＭ）に対応する。
【００３２】
Ｍ個のクロススイッチ３８のそれぞれは、正側流入端子５６と、負側流入端子５８と、第１端子６０と、第２端子６２とを有する。
【００３３】
Ｍ個のクロススイッチ３８のそれぞれは、第１端子６０を、正側流入端子５６および負側流入端子５８のうち何れか一方に接続する。また、Ｍ個のクロススイッチ３８のそれぞれは、第２端子６２を、正側流入端子５６および負側流入端子５８のうち第１端子６０が接続されていないもう一方に接続する。Ｍ個のクロススイッチ３８のそれぞれは、対応する入力信号の値に応じて、第１端子６０および第２端子６２を、正側流入端子５６または負側流入端子５８の何れに接続するかを切り換える。
【００３４】
クランプ回路４０は、Ｍ個のクロススイッチ３８のそれぞれに対応するＭ個の正側ＦＥＴスイッチ６６を有する。本実施形態においては、クランプ回路４０は、Ｍ個の正側ＦＥＴスイッチ６６として、第１正側ＦＥＴスイッチ６６−１〜第Ｍ正側ＦＥＴスイッチ６６−Ｍを有する。例えば、第１正側ＦＥＴスイッチ６６−１は、第１クロススイッチ３８−１に対応し、第２正側ＦＥＴスイッチ６６−２は、第２クロススイッチ３８−２に対応し、第Ｍ正側ＦＥＴスイッチ６６−Ｍは、第Ｍクロススイッチ３８−Ｍに対応する。
【００３５】
Ｍ個の正側ＦＥＴスイッチ６６のそれぞれは、ゲートがクランプ電位（Ｖｃｌｍｐ）に接続され、ソースが正側端子４６に接続され、ドレインが対応するクロススイッチ３８の正側流入端子５６に接続される。Ｍ個の正側ＦＥＴスイッチ６６のそれぞれは、演算装置１０の動作中において、ソース−ドレイン間がオンとなる。従って、Ｍ個のクロススイッチ３８のそれぞれの正側流入端子５６は、演算装置１０の動作中において、正側電流源３２の正側端子４６に接続され、電圧がクランプ電位（Ｖｃｌｍｐ）に固定される。
【００３６】
さらに、クランプ回路４０は、Ｍ個のクロススイッチ３８のそれぞれに対応するＭ個の負側ＦＥＴスイッチ６８を有する。本実施形態においては、クランプ回路４０は、Ｍ個の負側ＦＥＴスイッチ６８として、第１負側ＦＥＴスイッチ６８−１〜第Ｍ負側ＦＥＴスイッチ６８−Ｍを有する。例えば、第１負側ＦＥＴスイッチ６８−１は、第１クロススイッチ３８−１に対応し、第２負側ＦＥＴスイッチ６８−２は、第２クロススイッチ３８−２に対応し、第Ｍ負側ＦＥＴスイッチ６８−Ｍは、第Ｍクロススイッチ３８−Ｍに対応する。
【００３７】
Ｍ個の負側ＦＥＴスイッチ６８のそれぞれは、ゲートがクランプ電位（Ｖｃｌｍｐ）に接続され、ソースが負側端子５０に接続され、ドレインが対応するクロススイッチ３８の負側流入端子５８に接続される。Ｍ個の負側ＦＥＴスイッチ６８のそれぞれは、演算装置１０の動作中において、ソース−ドレイン間がオンとなる。従って、Ｍ個のクロススイッチ３８のそれぞれの負側流入端子５８は、演算装置１０の動作中において、負側電流源３４の負側端子５０に接続され、電圧がクランプ電位（Ｖｃｌｍｐ）に固定される。
【００３８】
係数記憶部４２は、Ｍ個の係数のそれぞれに対応するＭ個のセル７２を有する。本実施形態においては、係数記憶部４２は、Ｍ個のセル７２として、第１セル７２−１〜第Ｍセル７２−Ｍを有する。例えば、第１セル７２−１は、第１の係数（ｗ１）に対応し、第２セル７２−２は、第２の係数（ｗ２）に対応し、第Ｍセル７２−Ｍは、第Ｍの係数（ｗＭ）に対応する。なお、第１の係数（ｗ１）は、第１の入力信号（ｘ１）に対応し、第２の係数（ｗ２）は、第２の入力信号（ｘ２）に対応し、第Ｍの係数（ｗＭ）は、第Ｍの入力信号（ｘＭ）に対応する。従って、例えば、第１セル７２−１は、第１クロススイッチ３８−１に対応し、第２セル７２−２は、第２クロススイッチ３８−２に対応し、第Ｍセル７２−Ｍは、第Ｍクロススイッチ３８−Ｍに対応する。
【００３９】
Ｍ個のセル７２のそれぞれは、第１抵抗７４と、第２抵抗７６とを含む。第１抵抗７４は、一方の端が対応するクロススイッチ３８の第１端子６０に接続され、他方の端が第１基準電位に接続される。第１基準電位は、例えば、グランドである。第２抵抗７６は、一方の端が対応するクロススイッチ３８の第２端子６２に接続され、他方の端が第１基準電位に接続される。
【００４０】
第１抵抗７４および第２抵抗７６の少なくとも一方は、例えば、抵抗変化型メモリ等の可変抵抗である。第１抵抗７４および第２抵抗７６は、対応する係数の値に応じて、抵抗値の大小関係が切り替えられる。例えば、設定部２２は、Ｍ個の入力信号の受け取りに先だって、Ｍ個の係数を受け取る。そして、設定部２２は、受け取ったＭ個の係数のそれぞれに応じて、対応するセル７２に含まれる第１抵抗７４および第２抵抗７６の抵抗値の大小関係を設定する。
【００４１】
例えば、複数のセル７２のそれぞれは、対応する係数が＋１である場合、第１抵抗７４が第１抵抗値に設定され、第２抵抗７６が、第１抵抗値とは異なる第２抵抗値に設定される。また、複数のセル７２のそれぞれは、対応する係数が−１である場合、第１抵抗７４が第２抵抗値に設定され、第２抵抗７６が第１抵抗値に設定される。
【００４２】
また、複数のセル７２のそれぞれは、第１抵抗７４または第２抵抗７６の一方が固定抵抗であり、他方が可変抵抗であってもよい。この場合、複数のセル７２のそれぞれは、対応する係数が＋１である場合と、−１である場合とで、第１抵抗７４と第２抵抗７６との抵抗差の正負が反転するように、可変抵抗の抵抗値が変更される。
【００４３】
そして、Ｍ個のクロススイッチ３８のそれぞれは、対応する入力信号の値に応じて、第１端子６０および第２端子６２を、正側端子４６（正側流入端子５６）および負側端子５０（負側流入端子５８）に対して、ストレート接続するかリバース接続するかを切り換える。
【００４４】
例えば、Ｍ個のクロススイッチ３８のそれぞれは、ストレート接続する場合、第１端子６０と正側端子４６（正側流入端子５６）とを接続し、且つ、第２端子６２と負側端子５０（負側流入端子５８）とを接続する。また、Ｍ個のクロススイッチ３８のそれぞれは、リバース接続する場合、第１端子６０と負側端子５０（負側流入端子５８）とを接続し、且つ、第２端子６２と正側端子４６（正側流入端子５６）とを接続する。
【００４５】
例えば、Ｍ個のクロススイッチ３８のそれぞれは、対応する入力信号の値が＋１である場合、ストレート接続し、対応する入力信号の値が−１である場合、リバース接続する。これに代えて、Ｍ個のクロススイッチ３８のそれぞれは、対応する入力信号の値が＋１である場合、リバース接続し、対応する入力信号の値が−１である場合、ストレート接続してもよい。
【００４６】
図４は、クロススイッチ３８の構成の一例を示す図である。例えば、クロススイッチ３８は、正側流入端子５６と、負側流入端子５８と、第１端子６０と、第２端子６２と、入力端子８８と、反転回路９０と、正側第１ＦＥＴ９２と、負側第１ＦＥＴ９４と、正側第２ＦＥＴ９６と、負側第２ＦＥＴ９８とを有する。
【００４７】
入力端子８８は、対応する入力信号（ｘｉ）を受け取る。例えば、入力端子８８は、入力信号（ｘｉ）の値が−１の場合、Ｌレベル電圧、入力信号（ｘｉ）の値が＋１の場合、Ｈレベル電圧となる。反転回路９０は、入力端子８８の電圧レベルを反転する。
【００４８】
正側第１ＦＥＴ９２は、ゲートが入力端子８８に接続され、ソースが正側流入端子５６に接続され、ドレインが第１端子６０に接続される。負側第１ＦＥＴ９４は、ゲートが反転回路９０の出力端子に接続され、ソースが負側流入端子５８に接続され、ドレインが第１端子６０に接続される。正側第２ＦＥＴ９６は、ゲートが反転回路９０の出力端子に接続され、ソースが正側流入端子５６に接続され、ドレインが第２端子６２に接続される。負側第２ＦＥＴ９８は、ゲートが入力端子８８に接続され、ソースが負側流入端子５８に接続され、ドレインが第２端子６２に接続される。また、正側第１ＦＥＴ９２、負側第１ＦＥＴ９４、正側第２ＦＥＴ９６および負側第２ＦＥＴ９８は、例えば、ｎＭＯＳＦＥＴである。
【００４９】
このような構成のクロススイッチ３８は、入力信号（ｘｉ）の値が＋１の場合（入力端子８８がＨレベル電圧）、正側第１ＦＥＴ９２がオン、負側第１ＦＥＴ９４がオフ、正側第２ＦＥＴ９６がオフ、負側第２ＦＥＴ９８がオンとなる。従って、この場合、クロススイッチ３８は、第１端子６０と正側流入端子５６（正側端子４６）とを接続し、且つ、第２端子６２と負側流入端子５８（負側端子５０）とを接続する（ストレート接続）。
【００５０】
また、このような構成のクロススイッチ３８は、入力信号（ｘｉ）の値が−１の場合（入力端子８８がＬレベル電圧）、正側第１ＦＥＴ９２がオフ、負側第１ＦＥＴ９４がオン、正側第２ＦＥＴ９６がオン、負側第２ＦＥＴ９８がオフとなる。従って、この場合、クロススイッチ３８は、第１端子６０と負側流入端子５８（負側端子５０）とを接続し、且つ、第２端子６２と正側流入端子５６（正側端子４６）とを接続する（リバース接続）。
【００５１】
図５は、ｗｉ＝＋１、ｘｉ＝＋１の場合の演算部２０の演算動作を説明するための図である。第ｉの係数（ｗｉ）が＋１である場合、第ｉセル７２−ｉの第１抵抗７４は、第１コンダクタンス（Ｇ１＝１／Ｒ１）に設定される。第ｉの係数（ｗｉ）が＋１である場合、第ｉセル７２−ｉの第２抵抗７６は、第２コンダクタンス（Ｇ２＝１／Ｒ２）に設定される。この場合、第１抵抗７４には、第１電流値（Ｉ１）の電流が流れる。また、第２抵抗７６には、第２電流値（Ｉ２）の電流が流れる。なお、Ｇ１＞Ｇ２であるとする。従って、Ｉ１＞Ｉ２である。
【００５２】
また、第ｉの入力信号（ｘｉ）が＋１である場合、第ｉクロススイッチ３８−ｉは、ストレート接続される。従って、正側電流源３２の正側端子４６は、第ｉセル７２−ｉの第１抵抗７４へ電流を供給する。また、負側電流源３４の負側端子５０は、第ｉセル７２−ｉの第２抵抗７６へ、電流を供給する。
【００５３】
ここで、演算部２０は、第ｉの係数（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）の算出結果を、正側端子４６から第ｉセル７２−ｉへ流れる電流（ＩＰ＿ｉ）と、負側端子５０から第ｉセル７２−ｉへ流れる電流（ＩＮ＿ｉ）との電流差（ＩＰ＿ｉ−ＩＮ＿ｉ）で表す。
【００５４】
このため、図５の例では、ＩＰ＿ｉ＝Ｉ１、ＩＮ＿ｉ＝Ｉ２となり、電流差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、正の値となる。従って、ｗｉ＝＋１、ｘｉ＝＋１の場合、演算部２０は、第ｉの係数（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、＋１を算出することができる。
【００５５】
図６は、ｗｉ＝＋１、ｘｉ＝−１の場合の演算部２０の演算動作を説明するための図である。第ｉの係数（ｗｉ）が＋１である場合、第ｉセル７２−ｉの第１抵抗７４は、第１コンダクタンス（Ｇ１）に設定される。第ｉの係数（ｗｉ）が＋１である場合、第ｉセル７２−ｉの第２抵抗７６は、第２コンダクタンス（Ｇ２）に設定される。この場合、第１抵抗７４には、第１電流値（Ｉ１）の電流が流れる。また、第２抵抗７６には、第２電流値（Ｉ２）の電流が流れる。
【００５６】
また、第ｉの入力信号（ｘｉ）が−１である場合、第ｉクロススイッチ３８−ｉは、リバース接続される。従って、正側電流源３２の正側端子４６は、第ｉセル７２−ｉの第２抵抗７６へ電流を供給する。また、負側電流源３４の負側端子５０は、第ｉセル７２−ｉの第１抵抗７４へ電流を供給する。
【００５７】
このため、図６の例では、ＩＰ＿ｉ＝Ｉ２、ＩＮ＿ｉ＝Ｉ１となり、電流差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、負の値となる。従って、ｗｉ＝＋１、ｘｉ＝−１の場合、演算部２０は、第ｉの係数（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、−１を算出することができる。
【００５８】
図７は、ｗｉ＝−１、ｘｉ＝＋１の場合の演算部２０の演算動作を説明するための図である。第ｉの係数（ｗｉ）が−１である場合、第ｉセル７２−ｉの第１抵抗７４は、第２コンダクタンス（Ｇ２）に設定される。第ｉの係数（ｗｉ）が−１である場合、第ｉセル７２−ｉの第２抵抗７６は、第１コンダクタンス（Ｇ１）に設定される。従って、この場合、第１抵抗７４には、第２電流値（Ｉ２）の電流が流れる。また、第２抵抗７６には、第１電流値（Ｉ１）の電流が流れる。
【００５９】
また、第ｉの入力信号（ｘｉ）が＋１である場合、第ｉクロススイッチ３８−ｉは、ストレート接続される。従って、正側電流源３２の正側端子４６は、第ｉセル７２−ｉの第１抵抗７４へ電流を供給する。また、負側電流源３４の負側端子５０は、第ｉセル７２−ｉの第２抵抗７６へ電流を供給する。
【００６０】
このため、図７の例では、ＩＰ＿ｉ＝Ｉ２、ＩＮ＿ｉ＝Ｉ１となり、電流差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、負の値となる。従って、ｗｉ＝−１、ｘｉ＝＋１の場合、演算部２０は、第ｉの係数（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）は、−１を算出することができる。
【００６１】
図８は、ｗｉ＝−１、ｘｉ＝−１の場合の演算部２０の演算動作を説明するための図である。第ｉの係数（ｗｉ）が−１である場合、第ｉセル７２−ｉの第１抵抗７４は、第２コンダクタンス（Ｇ２）に設定される。第ｉの係数（ｗｉ）が−１である場合、第ｉセル７２−ｉの第２抵抗７６は、第１コンダクタンス（Ｇ１）に設定される。従って、この場合、第１抵抗７４には、第２電流値（Ｉ２）の電流が流れる。また、第２抵抗７６には、第１電流値（Ｉ１）の電流が流れる。
【００６２】
また、第ｉの入力信号（ｘｉ）が−１である場合、第ｉクロススイッチ３８−ｉは、リバース接続される。従って、正側電流源３２の正側端子４６は、第ｉセル７２−ｉの第２抵抗７６へ電流を供給する。また、負側電流源３４の負側端子５０は、第ｉセル７２−ｉの第１抵抗７４へ電流を供給する。
【００６３】
このため、図８の例では、ＩＰ＿ｉ＝Ｉ１、ＩＮ＿ｉ＝Ｉ２となり、電流差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、正の値となる。従って、ｗｉ＝−１、ｘｉ＝−１の場合、演算部２０は、第ｉの係数（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、＋１を算出することができる。
【００６４】
以上のように、正側端子４６から第ｉセル７２−ｉへと出力される電流（ＩＰ＿ｉ）と、負側端子５０から第ｉセル７２−ｉへと出力される電流（ＩＮ＿ｉ）との差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、第ｉの係数（ｗｉ）と第ｉの入力信号（ｘｉ）との乗算値（ｗｉ・ｘｉ）を表す。従って、正側電流源３２の正側端子４６から出力される合計の電流（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）と、負側電流源３４の負側端子５０から出力される合計の電流（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）との差分値｛（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）−（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）｝は、Ｍ個の入力信号とＭ個の係数との積和演算（乗累算）結果を表す。
【００６５】
図９は、正側電流源３２、負側電流源３４および比較部３６の動作を説明するための図である。
【００６６】
正側電流源３２は、第１セル７２−１に対して、ＩＰ＿１の電流を出力する。また、正側電流源３２は、第２セル７２−２に対して、ＩＰ＿２の電流を出力する。そして、正側電流源３２は、第Ｍセル７２−Ｍに対して、ＩＰ＿Ｍの電流を出力する。従って、正側電流源３２は、正側端子４６から、ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍの電流を出力する。
【００６７】
また、正側電流源３２は、Ｌ個の第１ＦＥＴ４８を有する。Ｌ個の第１ＦＥＴ４８は、同一の特性を有し、同一の接続関係となっている。従って、Ｌ個の第１ＦＥＴ４８は、同一のドレイン電流（Ｉｄ１）を流す。
【００６８】
また、Ｌ個の第１ＦＥＴ４８のドレイン電流（Ｉｄ１）の合計は、Ｌ×Ｉｄ１である。Ｌ個の第１ＦＥＴ４８のドレイン電流（Ｉｄ１）は、全て正側端子４６に供給される。従って、Ｌ×Ｉｄ１＝（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）となる。つまり、Ｌ個の第１ＦＥＴ４８のそれぞれのドレイン電流（Ｉｄ１）は、（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）／Ｌとなる。
【００６９】
負側電流源３４は、第１セル７２−１に対して、ＩＮ＿１の電流を出力する。また、負側電流源３４は、第２セル７２−２に対して、ＩＮ＿２の電流を出力する。そして、負側電流源３４は、第Ｍセル７２−Ｍに対して、ＩＮ＿Ｍの電流を出力する。従って、負側電流源３４は、負側端子５０から、ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍの電流を出力する。
【００７０】
負側電流源３４は、Ｌ個の第２ＦＥＴ５２を有する。Ｌ個の第２ＦＥＴ５２は、同一の特性を有し、同一の接続関係となっている。従って、Ｌ個の第２ＦＥＴ５２は、同一のドレイン電流（Ｉｄ２）を流す。
【００７１】
また、Ｌ個の第２ＦＥＴ５２のドレイン電流（Ｉｄ２）の合計は、Ｌ×Ｉｄ２である。Ｌ個の第２ＦＥＴ５２のドレイン電流（Ｉｄ２）は、全て負側端子５０に供給される。従って、Ｌ×Ｉｄ２＝（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）となる。つまり、Ｌ個の第２ＦＥＴ５２のそれぞれのドレイン電流（Ｉｄ２）は、（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）／Ｌとなる。
【００７２】
正側電流源３２は、第１電圧として、正側端子４６に発生する電圧を出力する。正側端子４６に発生する電圧は、第２基準電位（例えば、ＶＤＤ）から、第１ＦＥＴ４８のゲート−ソース間電圧（ＶＧＳ１）を減じた電位である。
【００７３】
また、負側電流源３４は、第２電圧として、負側端子５０に発生する電圧を出力する。負側端子５０に発生する電圧は、第２基準電位（例えば、ＶＤＤ）から、第２ＦＥＴ５２のゲート−ソース間電圧（ＶＧＳ２）を減じた電位である。
【００７４】
比較部３６は、第１電圧と第２電圧との差（Ｖｄ）が０より小さいか、０以上であるかを判定する。例えば、比較部３６は、第１電圧と第２電圧との差（Ｖｄ）が０より小さい場合、第１値（例えば−１）を出力し、０以上である場合、第２値（例えば＋１）を出力する。
【００７５】
ここで、第１電圧と第２電圧との差（Ｖｄ）は、第１ＦＥＴ４８のゲート−ソース間電圧（ＶＧＳ１）から、第２ＦＥＴ５２のゲート−ソース間電圧（ＶＧＳ２）を減じた電圧に等しい。
【００７６】
第１ＦＥＴ４８のゲート−ソース間電圧（ＶＧＳ１）は、第１ＦＥＴ４８のドレイン電流（Ｉｄ１）に比例した値である。また、第２ＦＥＴ５２のゲート−ソース間電圧（ＶＧＳ２）は、第２ＦＥＴ５２のドレイン電流（Ｉｄ２）に比例した値である。また、第１ＦＥＴ４８と第２ＦＥＴ５２とは、同一の特性である。従って、第１電圧と第２電圧との差（Ｖｄ）は、第１ＦＥＴ４８のドレイン電流（（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）／Ｌ）から、第２ＦＥＴ５２のドレイン電流（（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）／Ｌ）を減じた電流に比例する。
【００７７】
以上から、出力信号（ｙ）は、第１ＦＥＴ４８のドレイン電流（（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）／Ｌ）から、第２ＦＥＴ５２のドレイン電流（（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）／Ｌ）を減じた電流が、０より小さいか、または、０以上であるか否かを表す。
【００７８】
ここで、正側電流源３２が有する第１ＦＥＴ４８の個数（Ｌ）と、負側電流源３４が有する第２ＦＥＴ５２の個数（Ｌ）は、同一である。また、比較部３６は、０を閾値として、値を反転させている。第１ＦＥＴ４８のドレイン電流（（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）／Ｌ）から、第２ＦＥＴ５２のドレイン電流（（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）／Ｌ）を減じた電流の０クロス点と、正側端子４６から出力される合計の電流（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）から、負側端子５０から出力される合計の電流（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）を減じた電流の０クロス点とは、同一である。従って、出力信号（ｙ）は、正側端子４６から出力される合計の電流（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）から、負側端子５０から出力される合計の電流（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）を減じた電流が、０より小さいか、０以上であるか否かを表す。
【００７９】
正側端子４６から第ｉセル７２−ｉへと出力される電流（ＩＰ＿ｉ）と、負側端子５０から第ｉセル７２−ｉへと出力される電流（ＩＮ＿ｉ）との差（ＩＰ＿ｉ−ＩＮ＿ｉ）は、第ｉの係数（ｗｉ）と第ｉの入力信号（ｘｉ）との乗算値（ｗｉ・ｘｉ）を表す。そして、正側端子４６から出力される合計の電流（ＩＰ＿１＋ＩＰ＿２＋…＋ＩＰ＿Ｍ）から、負側端子５０から出力される合計の電流（ＩＮ＿１＋ＩＮ＿２＋…＋ＩＮ＿Ｍ）を減じた電流は、Ｍ個の入力信号とＭ個の係数との積和演算（乗累算）値を表す。
【００８０】
従って、出力信号（ｙ）は、Ｍ個の入力信号とＭ個の係数との積和演算（乗累算）値が、０より小さいか、または、０以上であるか否かを表す。
【００８１】
このように、本実施形態に係る演算装置１０は、Ｍ個の係数との積和演算（乗累算）をアナログ処理により実行することができる。そして、演算装置１０は、乗累算値に対応する信号に対して符号関数処理をして、出力信号を生成することができる。特に、演算装置１０は、比較部３６に入力される差電圧のダイナミックレンジを小さくすることができる。従って、演算装置１０は、簡易な構成の比較部３６を用いて演算を実行することができる。従って、演算装置１０は、ニューロンを模擬した非線形演算を、簡易な構成で実現することができる。
【００８２】
（変形例）
図１０は、変形例に係る演算装置１０の構成を示す図である。変形例に係る演算装置１０は、選択部１１２をさらに備える。
【００８３】
変形例において、演算部２０は、第１から第Ｎ（Ｎは２以上の整数）のワードアドレス毎に、Ｍ個の係数を記憶する。例えば、演算部２０は、第１ワードアドレスに対応させて、Ｍ個の係数ｗ１＿１、ｗ２＿１、ｗ３＿１、…、ｗＭ＿１を記憶する。また、例えば、演算部２０は、第２ワードアドレスに対応させて、Ｍ個の係数ｗ１＿２、ｗ２＿２、ｗ３＿２、…、ｗＭ＿２を記憶する。また、例えば、演算部２０は、第ｋワードアドレス（ｋは１からＮまでのうちの任意の整数）に対応させて、Ｍ個の係数ｗ１＿ｋ、ｗ２＿ｋ、ｗ３＿ｋ、…、ｗＭ＿ｋを記憶する。
【００８４】
設定部２２は、例えば、ワードアドレス毎に、Ｍ個の係数を例えば外部の学習装置等から受け取る。そして、設定部２２は、ワードアドレス毎のＭ個の係数を演算部２０の内部に記憶させる。
【００８５】
選択部１１２は、演算時において、Ｎ個のワードアドレスのうちの何れか１つを選択する。演算部２０は、Ｍ個の入力信号を受け取った場合、Ｍ個の入力信号と、選択されたワードアドレスのＭ個の係数との積和演算（乗累算）をアナログ処理により実行する。そして、演算部２０は、乗累算値に対応する信号に対して、符号関数処理をして、出力信号を生成する。
【００８６】
図１１は、変形例に係る係数記憶部４２の構成をＭ個のクロススイッチ３８とともに示す図である。係数記憶部４２は、Ｍ個のセル７２を、Ｎ個のワードアドレスのそれぞれに対応してＮセット分有する。すなわち、係数記憶部４２は、（Ｍ×Ｎ）個のセル７２を有する。（Ｍ×Ｎ）個のセル７２は、Ｍ列×Ｎ行のマトリクス状に配置されている。
【００８７】
また、変形例に係る係数記憶部４２は、Ｎ本のワードライン１２０（１２０−１〜１２０Ｎ）を有する。Ｎ本のワードライン１２０のそれぞれは、ワードアドレスに対応する。第１行に配置されたＭ個のセル７２は、第１ワードライン１２０−１に接続される。第２行に配置されたＭ個のセル７２は、第２ワードライン１２０−２に接続される。任意のｊ行（ｊは、１からＮまでの整数）に配置されたＭ個のセル７２は、第ｊワードライン１２０−ｊに接続される。選択部１１２は、選択したワードアドレスに対応するワードライン１２０をＨレベル電圧とし、他のワードライン１２０をＬレベル電圧とする。
【００８８】
それぞれの行に配置されたＭ個のセル７２は、第１から第Ｍの係数（ｗ１〜ｘＭ）に対応する。それぞれの行に配置された第１セル７２−１は、第１の係数（ｗ１）に対応し、第２セル７２−２は、第２の係数（ｗ２）に対応し、第Ｍセル７２−Ｍは、第Ｍの係数（ｗＭ）に対応する。さらに、それぞれの行に配置された第１セル７２−１は、第１クロススイッチ３８−１に対応し、第２セル７２−２は、第２クロススイッチ３８−２に対応し、第Ｍセル７２−Ｍは、第Ｍクロススイッチ３８−Ｍに対応する。
【００８９】
それぞれの行に配置された第１セル７２−１は、対応するクロススイッチ３８の第１端子６０および第２端子６２に接続される。すなわち、それぞれの行に配置された第１セル７２−１は、第１クロススイッチ３８−１の第１端子６０および第２端子６２に接続される。第２セル７２−２は、第２クロススイッチ３８−２の第１端子６０および第２端子６２に接続される。第Ｍセル７２−Ｍは、第Ｍクロススイッチ３８−Ｍの第１端子６０および第２端子６２に接続される。
【００９０】
図１２は、任意の行（ｊ行）および任意の列（ｉ列）に配置されたセル７２−（ｊ×ｉ）の構成を示す図である。セル７２−（ｊ×ｉ）は、第１抵抗７４と、第２抵抗７６と、第１スイッチ１３２と、第２スイッチ１３４とを含む。
【００９１】
第１抵抗７４は、一端が、対応するクロススイッチ３８（第ｉクロススイッチ３８−ｉ）の第１端子６０に接続され、他方の端が、第１スイッチ１３２を介して第１基準電位（グランド）に接続される。第２抵抗７６は、一端が、対応するクロススイッチ３８（第ｉクロススイッチ３８−ｉ）の第２端子６２に接続され、他方の端が、第２スイッチ１３４を介して第１基準電位（グランド）に接続される。
【００９２】
第１スイッチ１３２は、対応するワードライン１２０（第ｊワードライン１２０−ｊ）がＨレベル電圧の場合に、第１抵抗７４と第１基準電位との間を接続し、Ｌレベル電圧の場合に第１抵抗７４と第１基準電位との間を切断する。例えば、第１スイッチ１３２は、ｎＭＯＳＦＥＴであり、ソースが第１抵抗７４に接続され、ドレインが第１基準電位に接続され、ゲートが対応するワードライン１２０（第ｊワードライン１２０−ｊ）に接続される。
【００９３】
第２スイッチ１３４は、対応するワードライン１２０（第ｊワードライン１２０−ｊ）がＨレベル電圧の場合に、第２抵抗７６と第１基準電位との間を接続し、Ｌレベル電圧の場合に第２抵抗７６と第１基準電位との間を切断する。例えば、第２スイッチ１３４は、ｎＭＯＳＦＥＴであり、ソースが第２抵抗７６に接続され、ドレインが第１基準電位に接続され、ゲートが対応するワードライン１２０（第ｊワードライン１２０−ｊ）に接続される。
【００９４】
そして、選択部１１２は、第ｊワードアドレスを選択した場合、第ｊワードライン１２０−ｊをＨレベル電圧とし、第ｊワードライン１２０−ｊ以外のワードライン１２０をＬレベル電圧とする。これにより、選択部１１２は、選択したワードアドレスに対応するセル７２に含まれる第１スイッチ１３２および第２スイッチ１３４を接続することができる。また、選択部１１２は、他のセル７２に含まれる第１スイッチ１３２および第２スイッチ１３４を切断することができる。
【００９５】
なお、第１スイッチ１３２は、第１抵抗７４と第１端子６０との間の接続または切断を切り換えてもよい。また、第２スイッチ１３４は、第２抵抗７６と第２端子６２との間の接続または切断を切り換えてもよい。
【００９６】
このような変形例に係る演算装置１０によれば、Ｍ個の入力信号に乗算するＭ個の係数を切り換えることができる。これにより、例えば、ニューラルネットワークに含まれる複数のユニットの演算を時分割で実行することができる。
【００９７】
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１０  演算装置
２０  演算部
２２  設定部
３２  正側電流源
３４  負側電流源
３６  比較部
３８  クロススイッチ
４０  クランプ回路
４２  係数記憶部
４６  正側端子
４８  第１ＦＥＴ
５０  負側端子
５２  第２ＦＥＴ
５６  正側流入端子
５８  負側流入端子
６０  第１端子
６２  第２端子
６６  正側ＦＥＴスイッチ
６８  負側ＦＥＴスイッチ
７２  セル
７４  第１抵抗
７６  第２抵抗
８８  入力端子
９０  反転回路
９２  正側第１ＦＥＴ
９４  負側第１ＦＥＴ
９６  正側第２ＦＥＴ
９８  負側第２ＦＥＴ
１１２  選択部
１２０  ワードライン
１３２  第１スイッチ
１３４  第２スイッチ
【図１】
2019053563.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019053563.tif 000012
【図８】
2019053563.tif 000013
【図９】
2019053563.tif 000014
【図１０】
2019053563.tif 000015
【図１１】
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【図１２】
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