(57)【要約】【課題】  レファレンスセルを含む抵抗性メモリ装置及びレファレンスセルの制御方法を提供する。【解決手段】  複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれたレファレンスセルの制御方法は、複数のメモリセルに第１値を書込む段階、レファレンスセルに単調増加するか、単調減少するレファレンス電流を提供する段階、レファレンス電流それぞれから複数のメモリセルを読出す段階、及び読出された値に基づいて読出レファレンス電流を決定する段階を含む。【選択図】      図１
2019053811.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれるレファレンスセルの制御方法であって、
前記複数のメモリセルに第１値を書込む段階と、
前記レファレンスセルに単調増加するか、単調減少するレファレンス電流を提供する段階と、
前記レファレンス電流それぞれから前記複数のメモリセルを読出す段階と、
読出された値に基づいて読出レファレンス電流を決定する段階と、を含むレファレンスセルの制御方法。
【請求項２】
前記レファレンスセルと連結され、レファレンス電流が通過するレファレンス抵抗が単調増加するか、単調減少する抵抗値を設定する段階をさらに含み、
前記読出す段階は、前記レファレンス電流及び前記レファレンス抵抗の抵抗値それぞれから前記複数のメモリセルを読出し、
読出された値に基づいて読出レファレンス抵抗値を決定する段階をさらに含むことを特徴とする請求項１に記載のレファレンスセルの制御方法。
【請求項３】
前記読出レファレンス電流を決定する段階は、前記読出された値のうち、前記第１値の個数に基づいて、メモリセルの前記第１値に対応する抵抗値の第１分布を推定する段階を含むことを特徴とする請求項１に記載のレファレンスセルの制御方法。
【請求項４】
前記第１値及び前記第１値と互いに異なる第２値は、前記複数のメモリセルの低い抵抗値及び高い抵抗値にそれぞれ対応し、
前記レファレンス電流を提供する段階は、単調増加するレファレンス電流を提供する段階を含み、
前記第１分布を推定する段階は、前記第１値の個数が既定の個数以上である場合のレファレンス電流に対応するメモリセルの抵抗値を、前記第１分布の平均（ｍｅａｎ）と推定することを特徴とする請求項３に記載のレファレンスセルの制御方法。
【請求項５】
前記複数のメモリセルに前記第２値を書込む段階と、
前記レファレンス電流を提供する段階は、単調減少するレファレンス電流を提供する段階をさらに含み、
前記読出レファレンス電流を決定する段階は、前記読出された値のうち、前記第２値の個数に基づいて、メモリセルの前記第２値に対応する抵抗値の第２分布を推定する段階をさらに含み、
前記第２分布を推定する段階は、前記第２値の個数が既定の個数以上である場合のレファレンス電流に対応するメモリセルの抵抗値を前記第２分布の平均と推定することを特徴とする請求項４に記載のレファレンスセルの制御方法。
【請求項６】
前記読出レファレンス電流を決定する段階は、前記第１分布の平均に前記第１分布の標準偏差に基づいた抵抗値を加算した第１抵抗値、及び前記第２分布の平均に前記第２分布の標準偏差に基づいた抵抗値を減算した第２抵抗値の中間値に対応するレファレンス電流を前記読出レファレンス電流として決定することを特徴とする請求項５に記載のレファレンスセルの制御方法。
【請求項７】
前記読出レファレンス電流を決定する段階は、前記第１分布の平均を因子として有する既定義の関数に基づいて前記読出レファレンス電流を計算する段階をさらに含むことを特徴とする請求項４に記載のレファレンスセルの制御方法。
【請求項８】
前記読出レファレンス電流に対応する制御情報を前記抵抗性メモリに書込む段階をさらに含むことを特徴とする請求項１に記載のレファレンスセルの制御方法。
【請求項９】
複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれるレファレンスセルの制御方法であって、
前記複数のメモリセルに第１値を書込む段階と、
前記レファレンスセルと連結され、レファレンス電流が通過するレファレンス抵抗が単調増加するか、単調減少する抵抗値を設定する段階と、
前記レファレンス抵抗の抵抗値それぞれから前記複数のメモリセルを読出す段階と、
読出された値に基づいて読出レファレンス抵抗値を決定する段階と、を含むレファレンスセルの制御方法。
【請求項１０】
レファレンス調節信号を受信する抵抗性メモリ装置であって、
互いに異なるソースラインにそれぞれ連結され、互いに異なるビットラインにそれぞれ連結された、メモリセル及びレファレンスセルを含むセルアレイと、
読出コマンドに応答して、前記ソースラインを介して読出電流及び可変的なレファレンス電流を前記メモリセル及び前記レファレンスセルにそれぞれ提供するように構成された電流源回路と、
前記メモリセル及び前記レファレンスセルにそれぞれ連結された前記ソースライン間の電圧を感知するように構成された増幅回路と、
前記レファレンス調節信号によって前記読出電流に独立して前記レファレンス電流が調節されるように、前記電流源回路を制御するように構成された制御回路と、を含む抵抗性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性メモリ装置に係り、詳細には、レファレンスセルを含む抵抗性メモリ装置及びレファレンスセルの制御方法に関する。
【背景技術】
【０００２】
抵抗性メモリ装置は、可変抵抗値素子(variable  resistance  element)を含むメモリセルにデータを保存することができる。抵抗性メモリ装置のメモリセルに保存されたデータを検出するために、例えば、メモリセルに読出電流が供給され、読出電流及びメモリセルの可変抵抗値素子による電圧が検出される。
【０００３】
特定値が保存されたメモリセルにおいて可変抵抗値素子の抵抗値は、分布を有し、分布は、PVT(Process  Voltage  Temperature)などに基づいて変動する。メモリセルに保存された値を正確に読出すために、互いに異なる値にそれぞれ対応する抵抗値の分布を区分する閾抵抗値を正確で迅速に設定することが重要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の技術的思想は、抵抗性メモリ装置に係り、レファレンスセルを制御することにより、メモリセルに保存された値を正確に読出すことができる抵抗性メモリ装置及びレファレンスセルの制御方法に関する。
【課題を解決するための手段】
【０００５】
前記のような目的を達成するために、本開示の技術的思想の一側面によって、複数のメモリセルに保存された値を判定するために、抵抗性メモリに含まれたレファレンスセルの制御方法は、複数のメモリセルに第１値を書込む段階、レファレンスセルに単調増加するか、単調減少するレファレンス電流を提供する段階、レファレンス電流それぞれから複数のメモリセルを読出す段階、及び読出された値に基づいて読出レファレンス電流を決定する段階を含むことができる。
【０００６】
また、本開示の技術的思想の一側面によって、複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれたレファレンスセルの制御方法は、複数のメモリセルに第１値を書込む段階、レファレンスセルと連結され、レファレンス電流が通過するレファレンス抵抗が単調増加するか、単調減少する抵抗値を設定する段階、レファレンス抵抗の抵抗値それぞれから複数のメモリセルを読出す段階、及び読出された値に基づいて読出レファレンス抵抗値を決定する段階を含むことができる。
【０００７】
また、本開示の技術的思想の一側面によって、レファレンス調節信号を受信する抵抗性メモリ装置は、互いに異なるソースラインにそれぞれ連結され、互いに異なるビットラインにそれぞれ連結された、メモリセル及びレファレンスセルを含むセルアレイ、読出コマンドに応答して、ソースラインを介して読出電流及び可変的なレファレンス電流をメモリセル及びレファレンスセルにそれぞれ提供するように構成された電流源回路、メモリセル及びレファレンスセルにそれぞれ連結されたソースライン間の電圧を感知するように構成された増幅回路、及びレファレンス調節信号によって読出電流に独立してレファレンス電流が調節されるように、電流源回路を制御するように構成された制御回路を含むことができる。
【図面の簡単な説明】
【０００８】
【図１】本開示の例示的な実施例によるメモリ装置及びコントローラを示すブロック図である。
【図２】本開示の例示的な実施例によって、図１のメモリ装置及びコントローラが通信する動作の例示を示すタイミング図である。
【図３】本開示の例示的な実施例によって、図１のメモリセルの例示を示す図面である。
【図４】本開示の例示的な実施例によって、図３のメモリセルが提供する抵抗値の分布を示すグラフである。
【図５Ａ】本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。
【図５Ｂ】本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。
【図６】本開示の例示的な実施例による図１の電流源回路の例示を示す回路図である。
【図７Ａ】本開示の例示的な実施例によって、図１のレファレンス抵抗回路の例示を示す回路図である。
【図７Ｂ】本開示の例示的な実施例によって、図１のレファレンス抵抗回路の例示を示す回路図である。
【図８】本開示の例示的な実施例によって、レファレンスセルを制御する方法を示す順序図である。
【図９Ａ】本開示の例示的な実施例によって、図８の段階Ｓ２００ないし段階Ｓ６００の例示を示す順序図である。
【図９Ｂ】本開示の例示的な実施例によって、図８の段階Ｓ２００ないし段階Ｓ６００の例示を示す順序図である。
【図１０】本開示の例示的な実施例によって、図８の段階Ｓ８００の例示を示す順序図である。
【図１１】本開示の例示的な実施例によって、図１０の段階Ｓ８００ａによって、閾抵抗値が決定される動作の例示を示すグラフである。
【図１２】本開示の例示的な実施例によって、図８の段階Ｓ８００の例示を示す順序図である。
【図１３】本開示の例示的な実施例によって、図１２の段階Ｓ８００ｂによって閾抵抗値が決定される動作の例示を示すグラフである。
【図１４】本開示の例示的な実施例によるメモリ装置のブロック図を示す。
【図１５】本開示の例示的な実施例によるメモリ装置を含むシステム・オン・チップを示すブロック図である。
【発明を実施するための形態】
【０００９】
図１は、本開示の例示的な実施例によるメモリ装置１００及びコントローラ２００を示すブロック図であり、図２は、本開示の例示的な実施例によって、図１のメモリ装置１００及びコントローラ２００が通信する動作の例示を示すタイミング図である。
【００１０】
図１を参照すれば、メモリ装置１００は、コントローラ２００と通信することができる。メモリ装置１００は、コントローラ２００から、例えば、書込み(write)コマンド、読出(read)コマンドのようなコマンドＣＭＤ及びアドレスＡＤＤＲを受信し、コントローラ２００からデータＤＡＴＡ（すなわち、書込みデータ）を受信するか、コントローラ２００にデータＤＡＴＡ（すなわち、読出データ）を送信することができる。また、図１に図示されたように、メモリ装置１００は、コントローラ２００からレファレンス調節信号ＡＤＪを受信することができる。たとえ図１において、コマンドＣＭＤ、アドレスＡＤＤＲ、データＤＡＴＡ、及びレファレンス調節信号ＡＤＪそれぞれは、分離して図示されているとしても、一部の実施例において、コマンドＣＭＤ、アドレスＡＤＤＲ、データＤＡＴＡ、及びレファレンス調節信号ＡＤＪのうち、少なくとも２つ以上が同じチャネルを介して伝達される。図１に示されたように、メモリ装置１００は、セルアレイ１１０、電流源回路１２０、レファレンス抵抗回路１３０、増幅回路１４０、制御回路１５０、及び不揮発性メモリ１６０を含む。
【００１１】
セルアレイ１１０は、複数のメモリセルを含む。メモリセルＭは、可変抵抗値素子（例えば、図３のＭＴＪ）を含み、可変抵抗値素子は、メモリセルＭに保存された値に対応する抵抗値を有する。これにより、メモリ装置１００は、抵抗性(resistive)メモリ装置、ＲＲＡＭ(登録商標（Resistive  Random  Access  Memory）)（またはＲｅＲＡＭ）装置と指称されても良い。例えば、メモリ装置１００は、非限定的な例示として、ＰＲＡＭ(Phase  Change  Random  Access  Memory)、ＦＲＡＭ(登録商標（Ferroelectric  Random  Access  Memory）)のような構造のセルアレイ１１０を含み、ＳＴＴ−ＭＲＡＭ(Spin-Transfer  Torque  Magnetic  Random  Access  Memory)、Ｓｐｉｎ−ＲＡＭ(Spin  Torque  Transfer  Magnetization  Switching  RAM)及びＳＭＴ−ＲＡＭ(Spin  Momentum  Transfer)のようにＭＲＡＭ(Magnetic  Random  Access  Memory)構造のセルアレイ１１０を含むことができる。図３に基づいて後述するように、本開示の例示的な実施例は、ＭＲＡＭを主に参照して説明されるが、本開示の例示的な実施例が、これに限定されないという点に留意せねばならない。
【００１２】
セルアレイ１１０は、メモリセルＭに保存された値の判定に使用されるレファレンスセルＲを含むことができる。例えば、図１に図示されたように、セルアレイ１１０は、ワードラインＷＬｉに共通連結された複数のメモリセルＭ及びレファレンスセルＲを含み、これにより、ワードラインＷＬｉに共通連結された複数のメモリセルＭ及びレファレンスセルＲは、活性化されたワードラインＷＬｉによって同時に選択されても良い。たとえ図１では１つのレファレンスセルＲのみ図示されているとしても、一部の実施例において、セルアレイ１１０は、ワードラインＷＬｉに連結された２以上のレファレンスセルを含むことができる。
【００１３】
電流源回路１２０は、セルアレイ１１０に読出電流Ｉ＿ＲＤ及びレファレンス電流Ｉ＿ＲＥＦを提供することができる。例えば、電流源回路１２０は、メモリセルＭに読出電流Ｉ＿ＲＤを提供し、レファレンスセルＲにレファレンス電流Ｉ＿ＲＥＦを提供することができる。また、電流源回路１２０は、制御回路１５０から受信される電流制御信号ＣＣによってレファレンス電流Ｉ＿ＲＥＦを調節することができる。電流源回路１２０の例示は、図６に基づいて後述する。
【００１４】
レファレンス抵抗回路１３０は、レファレンス電流Ｉ＿ＲＥＦが通過する抵抗を提供することができる。例えば、レファレンス抵抗回路１３０は、第１ノードＮ１及び第２ノードＮ２間のレファレンス抵抗値Ｒ＿ＲＥＦを有する抵抗を提供することができる。また、レファレンス抵抗回路１３０は、制御回路１５０から受信される抵抗制御信号ＲＣによってレファレンス抵抗値Ｒ＿ＲＥＦを調節することができる。レファレンス抵抗回路１３０の抵抗は、セルアレイ１１０内部で形成される抵抗と互いに異なる特性を有し、一部の実施例において、セルアレイ１１０内部で形成される抵抗よりも良好な特性、例えば、ＰＶＴ変動にさらに鈍感な特性を有しても良い。レファレンス抵抗回路１３０の例示は、図７Ａ及び図７Ｂに基づいて後述する。
【００１５】
増幅回路１４０は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを受信し、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦに基づいてメモリセルＭに保存された値を判定することができる。例えば、増幅回路１４０は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを比較することにより、メモリセルＭに保存された値に対応する信号を出力することができる。読出電圧Ｖ＿ＲＤは、電流源回路１２０が提供する読出電流Ｉ＿ＲＤがメモリセルＭに含まれた可変抵抗値素子を通過することで発生した電圧降下(voltage  drop)を含むことができる。また、読出電圧Ｖ＿ＲＤは、メモリセルＭによる電圧降下のみならず、読出電流Ｉ＿ＲＤが通過する経路における寄生抵抗（例えば、図５Ａのカラムデコーダ１７０ａ、ソースラインＳＬｊ、ビットラインＢＬｊ）によって発生する電圧降下をさらに含んでもよい。
【００１６】
読出電圧Ｖ＿ＲＤと同様に、レファレンス電圧Ｖ＿ＲＥＦは、電流源回路１２０が提供するレファレンス電流Ｉ＿ＲＥＦがレファレンスセルＲのみならず、レファレンス電流Ｉ＿ＲＥＦが通過する経路の寄生抵抗（例えば、図５Ａのカラムデコーダ１７０ａ、短絡ソースラインＳＳＬ、短絡ビットラインＳＢＬ）によって発生する電圧降下を含んでもよい。また、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス抵抗回路１３０で提供するレファレンス抵抗値Ｒ＿ＲＥＦによって発生する電圧降下をさらに含んでもよい。これにより、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗回路１３０のレファレンス抵抗値Ｒ＿ＲＥＦを制御することで、レファレンス電圧Ｖ＿ＲＥＦが調節され、メモリセルＭに保存された値を判定する基準が調節される。
【００１７】
図５Ａなどに基づいて後述するように、一部の実施例において、レファレンスセルＲは、可変抵抗値素子のような抵抗素子を含まない短絡されたセル（ｓｈｏｒｔｅｄ  ｃｅｌｌ）であってもよい。これにより、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス抵抗回路１３０の特性に基づいてＰＶＴ変動から鈍感であり、図８などに基づいて後述するように、レファレンス電圧Ｖ＿ＲＥＦが正確に決定される場合、メモリ装置１００の動作信頼度が向上する。
【００１８】
制御回路１５０は、電流制御信号ＣＣ及び抵抗制御信号ＲＣを介して電流源回路１２０及びレファレンス抵抗回路１３０をそれぞれ制御し、不揮発性メモリ１６０にアクセスすることができる。一部の実施例において、制御回路１５０は、コントローラ２００から受信されるレファレンス調節信号ＡＤＪによって電流制御信号ＣＣ及び抵抗制御信号ＲＣを生成することができる。例えば、制御回路１５０は、レファレンス調節信号ＡＤＪによってレファレンス電流Ｉ＿ＲＥＦを増加させるか、減少させ、レファレンス抵抗回路１３０のレファレンス抵抗値Ｒ＿ＲＥＦを増加させるか、減少させる。結果として、コントローラ２００から提供されるレファレンス調節信号ＡＤＪによってレファレンス電圧Ｖ＿ＲＥＦが調節される。
【００１９】
一部の実施例において、レファレンス電圧Ｖ＿ＲＥＦを調節するために、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗回路１３０の抵抗値のうち、１つは固定される。例えば、レファレンス電流Ｉ＿ＲＥＦが固定される場合、制御回路１５０は、電流制御信号ＣＣを生成せず、レファレンス調節信号ＡＤＪによって抵抗制御信号ＲＣを介してレファレンス抵抗回路１３０の抵抗値を調節することができる。他方、レファレンス抵抗回路１３０の抵抗値が固定される場合、制御回路１５０は、抵抗制御信号ＲＣを生成せず、レファレンス調節信号ＡＤＪによって電流制御信号ＣＣを介してレファレンス電流Ｉ＿ＲＥＦを調節することができる。
【００２０】
不揮発性メモリ１６０は、レファレンス電圧Ｖ＿ＲＥＦに係わる情報を保存することができる。例えば、不揮発性メモリ１６０は、メモリセルＭの読出動作に使用されるレファレンス電流、すなわち、読出レファレンス電流に係わる情報、及びメモリセルＭの読出動作に使用されるレファレンス抵抗、すなわち、読出レファレンス抵抗に係わる情報を保存することができる。一部の実施例において、制御回路１５０は、コントローラ２００からレファレンス電圧Ｖ＿ＲＥＦの設定を指示するコマンドＣＭＤ（または設定コマンド）に応答してレファレンス電圧Ｖ＿ＲＥＦに係わる情報を不揮発性メモリ１６０に書込み、データの読出を指示するコマンドＣＭＤ（または、読出コマンド）に応答して不揮発性メモリ１６０に保存された情報によって電流制御信号ＣＣ及び抵抗制御信号ＲＣを生成することができる。一部の実施例において、不揮発性メモリ１６０は、省略しても良い。例えば、セルアレイ１１０に含まれたメモリセルのうち、少なくとも一部が、レファレンス電圧Ｖ＿ＲＥＦに係わる情報を保存し、制御回路１５０によってアクセスされる。
【００２１】
コントローラ２００は、レファレンストリマ２１０を含むことができる。レファレンストリマ２１０は、レファレンス調節信号ＡＤＪを介してメモリ装置１００のレファレンス電圧Ｖ＿ＲＥＦを調節し、調節されたレファレンス電圧Ｖ＿ＲＥＦによってメモリセルＭを読出した値に基づいてメモリセルＭの読出時に使用されるレファレンス電圧Ｖ＿ＲＥＦ、すなわち、読出レファレンス電圧を決定することができる。
【００２２】
一部の実施例において、レファレンス調節信号ＡＤＪは、読出コマンドに同期されて、すなわち、読出コマンドと同時に、あるいは読出コマンドに後続するか、先行して、メモリ装置１００に提供されても良い。例えば、図２に図示されたように、コントローラ２００は、コマンドＣＭＤ、アドレスＡＤＤＲ、及びレファレンス調節信号ＡＤＪを介して、時間ｔ１で読出コマンドＲＥＡＤ、第１アドレスＡ１及び第１オプションＯＰ１をメモリ装置１００に提供することができる。メモリ装置１００の制御回路１５０は、第１オプションＯＰ１によって電流制御信号ＣＣ及び抵抗制御信号ＲＣを生成し、これにより、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗回路１３０の抵抗値が決定される。また、読出コマンドＲＥＡＤによって第１アドレスＡ１に対応するメモリセルＭ及びレファレンスセルＲが選択され、メモリセルＭによる読出電圧Ｖ＿ＲＤ、及びレファレンス電流Ｉ＿ＲＥＦとレファレンス抵抗回路１３０のレファレンス抵抗値Ｒ＿ＲＥＦによるレファレンス電圧Ｖ＿ＲＥＦによってメモリセルＭに保存された値が判定される。判定された値は、データＤＡＴＡを介して第１出力ＯＵＴ１にコントローラ２００に提供されても良い。同様に、時間ｔ２において、コントローラ２００の読出コマンドＲＥＡＤ、第２アドレスＡ２及び第２オプションＯＰ２に応答して、メモリ装置１００は、第２出力ＯＵＴ２をコントローラ２００に提供することができる。一部の実施例において、図２とは異なって、レファレンス調節信号ＡＤＪは、読出コマンドＲＥＡＤと互いに異なる専用コマンドに同期されてメモリ装置１００に提供されても良い。
【００２３】
一部の実施例において、レファレンストリマ２１０は、既定義の値が書込まれた複数のメモリセルを、単調増加するか、単調減少するレファレンス電圧によって読出し、読出結果に基づいて読出レファレンス電圧を決定することができる。かようにレファレンスセルＲが制御されることで、後述されるように、メモリセルＭの正確な閾抵抗が導出され、メモリセルＭに保存された値は、正確に読出される。また、正確な閾抵抗が迅速に検出され、これにより、抵抗性メモリ装置１００の向上した生産性が提供され、抵抗性メモリ装置１００の動作環境によって適応的な校正が提供される。
【００２４】
図３は、本開示の例示的な実施例によって、図１のメモリセルＭの例示を示す図面であり、図４は、本開示の例示的な実施例によって、図３のメモリセルＭが提供する抵抗値の分布を示すグラフである。具体的に、図３は、可変抵抗値素子としてＭＴＪ(Magnetic  Tunnel  Junction)素子を含むメモリセルＭ’を示し、図４は、図３の可変抵抗値素子ＭＴＪの抵抗値の分布を示す。
【００２５】
図３に図示されたように、メモリセルＭ’は、ビットラインＢＬｊ及びソースラインＳＬｊの間で直列接続された可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを含むことができる。一部の実施例において、図３に図示されたように、ビットラインＢＬｊ及びソースラインＳＬｊの間で可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴ順に連結され、一部の実施例において図３とは異なって、ビットラインＢＬｊ及びソースラインＳＬｊの間でセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪ順に連結されても良い。
【００２６】
可変抵抗値素子ＭＴＪは自由層（ＦＬ；ｆｒｅｅ  ｌａｙｅｒ）及び固定層（ＰＬ；ｐｉｎｅｄ  ｌａｙｅｒ）を含み、自由層ＦＬと固定層ＰＬとの間に障壁層（ＢＬ；ｂａｒｒｉｅｒ  ｌａｙｅｒ）を含むことができる。図３において矢印で表示されたように、固定層ＰＬの磁化方向は固定されてもよく、一方、自由層ＦＬは、固定層ＰＬの磁化方向と同一であるか、逆の磁化方向を有することができる。固定層ＰＬ及び自由層ＦＬが同じ方向の磁化方向を有する場合、可変抵抗値素子ＭＴＪは、平行（ｐａｒａｌｌｅｌ）状態Ｐにあると指称され、一方、固定層ＰＬ及び自由層ＦＬが互いに逆方向の磁化方向を有する場合、可変抵抗値素子ＭＴＪは、反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）状態ＡＰにあると指称される。一部の実施例において、可変抵抗値素子ＭＴＪは、固定層ＰＬが固定された磁化方向を有するように反強磁性層(anti-ferromagnetic  layer)をさらに含んでもよい。
【００２７】
可変抵抗値素子ＭＴＪは、平行状態Ｐで相対的に低い抵抗値ＲＰを有し、一方、反平行状態ＡＰで相対的に高い抵抗値ＲＡＰを有することができる。本明細書において、可変抵抗値素子ＭＴＪが低い抵抗値ＲＰを有する場合、メモリセルＭ’は「０」を保存し、可変抵抗値素子ＭＴＪが高い抵抗値ＲＡＰを有する場合、メモリセルＭ’は、「１」を保存するものと仮定される。また、本明細書において、「０」に対応する抵抗値ＲＰは、平行抵抗値ＲＰと指称され、「１」に対応する抵抗値ＲＡＰは、反平行抵抗値ＲＡＰと指称される。
【００２８】
図４を参照すれば、可変抵抗値素子ＭＴＪの抵抗値は、分布を有することができる。例えば、図４に図示されたように、「０」を保存するメモリセルにおいて平行抵抗値ＲＰの分布（または、第１分布）が存在し、「１」を保存するメモリセルにおいて反平行抵抗値ＲＡＰの分布（または、第２分布）が存在する。一部の実施例において、図４に図示されたように、反平行抵抗値ＲＡＰは、平行抵抗値ＲＰよりも劣化された分布、すなわち、さらに高い分散を有する分布を有することができる。また、図４において点線で表示されたように、多様な原因によって可変抵抗値素子ＭＴＪの抵抗値の分布は劣化される。これにより、平行抵抗値ＲＰの分布及び反平行抵抗値ＲＡＰの分布を区別するための閾抵抗値ＲＴＨの範囲は縮小され、正確な閾抵抗値ＲＴＨを決定することが重要である。図８ないし図１３に基づいて後述するように、本開示の例示的な実施例によって、レファレンスセルＲを制御することで、可変抵抗値素子ＭＴＪの抵抗値の分布を推定し、推定された分布に基づいて閾抵抗値ＲＴＨを決定することができる。
【００２９】
再び図３を参照すれば、セルトランジスタＣＴは、ワードラインＷＬｉに連結されたゲート、ソースラインＳＬｊ及び可変抵抗値素子ＭＴＪに連結されたソース及びドレインを含むことができる。セルトランジスタＣＴは、ワードラインＷＬｉに印加された信号によって可変抵抗値素子ＭＴＪ及びソースラインＳＬｊを電気的に連結するか、遮断することができる。例えば、書込動作においてメモリセルＭ’に「０」を書込むために、セルトランジスタＣＴは、ターンオンされ、ビットラインＢＬｊからソースラインＳＬｊに向う電流が可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを通過することができる。また、メモリセルＭ’に「１」を書込むために、セルトランジスタＣＴはターンオンされ、ソースラインＳＬｊからビットラインＢＬｊに向う電流がセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪを通過することができる。読出動作において、セルトランジスタＣＴはターンオンされ、ビットラインＢＬｊからソースラインＳＬｊに向う電流、またはソースラインＳＬｊからビットラインＢＬｊに向う電流、すなわち読出電流Ｉ＿ＲＤがセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪを通過することができる。本明細書で読出電流Ｉ＿ＲＤはソースラインＳＬｊからビットラインＢＬｊに向けて流れると仮定される。
【００３０】
図５Ａ及び図５Ｂは、本開示の例示的な実施例によって、図１のメモリ装置１００の例示を示すブロック図である。具体的に、図５Ａ及び図５Ｂは、読出動作でメモリ装置１００ａ、１００ｂを示し、メモリ装置１００ａ、１００ｂにおいて、レファレンス抵抗回路１３０ａ、１３０ｂは互いに異なって配置されても良い。以下、図５Ａ及び図５Ｂは、図１に基づいて説明され、図５Ａ及び図５Ｂに係わる説明において重複される内容は略す。
【００３１】
図５Ａを参照すれば、メモリ装置１００ａは、セルアレイ１１０ａ、電流源回路１２０ａ、レファレンス抵抗回路１３０ａ、増幅回路１４０ａ及びカラムデコーダ１７０ａを含むことができる。セルアレイ１１０ａは、ワードラインＷＬｉに共通連結されたメモリセルＭ及びレファレンスセルＲを含むことができる。メモリセルＭは、ビットラインＢＬｊ及びソースラインＳＬｊにそれぞれ連結され、レファレンスセルＲは、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬにそれぞれ連結されても良い。ビットラインＢＬｊ、ソースラインＳＬｊ、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬは、カラムデコーダ１７０ａに延長されても良い。
【００３２】
メモリセルＭは、ビットラインＢＬｊ及びソースラインＳＬｊの間で直列接続された可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを含み、一方、レファレンスセルＲは、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬに連結されたセルトランジスタＣＴを含むことができる。これにより、レファレンスセルＲのセルトランジスタＣＴによって短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬは電気的に短絡されるか、開放され、かように抵抗素子のないレファレンスセルＲは、短絡されたセルとして指称されても良い。メモリセルＭに連結されたビットラインＢＬｊ及びソースラインＳＬｊなどによる電圧降下を補償するために、図５Ａに図示されたように、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬに連結されたレファレンスセルＲは、セルアレイ１１０ａに配置されても良い。図５Ａに図示されたように、レファレンスセルＲは、短絡されたセルであってもよく、これにより、メモリセルＭの可変抵抗値素子ＭＴＪによる電圧降下は、セルアレイ１１０ａの外部に配置されるレファレンス抵抗素子１３０ａによる電圧降下と比較される。セルアレイ１１０の空間構造的制約から外れることにより、セルアレイ１１０ａの外部に配置されるレファレンス抵抗素子１３０ａは、可変範囲が広く、ＰＶＴなどに鈍感なレファレンス抵抗値Ｒ＿ＲＥＦを提供し、これにより、レファレンス電圧Ｖ＿ＲＥＦは、正確に調節される。
【００３３】
カラムデコーダ１７０ａは、カラムアドレスＣＯＬによってビットラインＢＬｊ、ソースラインＳＬｊ、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬをルーティングすることができる。カラムアドレスＣＯＬは、図１のコントローラ２００から受信されたアドレスＡＤＤＲから生成され、カラムデコーダ１７０ａは、セルアレイ１１０ａで活性化されたワードラインＷＬｉによって選択されたメモリセル及びレファレンスセルのうち、少なくとも一部をカラムアドレスＣＯＬによって選択することができる。例えば、図５Ａに図示されたように、カラムデコーダ１７０ａは、メモリセルＭのビットラインＢＬｊを負の供給電圧ＶＳＳに連結し、ソースラインＳＬｊを電流源回路１２０ａに連結することができる。また、カラムデコーダ１７０ａは、レファレンスセルＲの短絡ビットラインＳＢＬをレファレンス抵抗回路１３０ａに連結し、短絡ソースラインＳＳＬを電流源回路１２０ａに連結することができる。これにより、読出電流Ｉ＿ＲＤはソースラインＳＬｊ、メモリセルＭ及びビットラインＢＬｊを通過して負の供給電圧ＶＳＳに流れ、レファレンス電流Ｉ＿ＲＥＦは、短絡ソースラインＳＳＬ、レファレンスセルＲ、短絡ビットラインＳＢＬ及びレファレンス抵抗回路１３０ａを通過して負の供給電圧ＶＳＳに流れる。
【００３４】
増幅回路１４０ａは、電流供給回路１２０ａから読出電流Ｉ＿ＲＤ及びレファレンス電流Ｉ＿ＲＥＦが出力されるノードにそれぞれ連結され、ノードの電圧、すなわち読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦによって出力信号Ｑを生成することができる。読出電圧Ｖ＿ＲＤは、メモリセルＭの可変抵抗値素子ＭＴＪの抵抗値及び読出電流Ｉ＿ＲＤによって決定され、一方、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス抵抗値Ｒ＿ＲＥＦ及びレファレンス電流Ｉ＿ＲＥＦによって決定される。増幅回路１４０ａは、読出電圧Ｖ＿ＲＤがレファレンス電圧Ｖ＿ＲＥＦよりも高い場合（すなわち、メモリセルＭの可変抵抗値素子ＭＴＪの抵抗値が閾抵抗値ＲＴＨよりも大きい場合）、「１」に対応する出力信号Ｑを生成し、一方、読出電圧Ｖ＿ＲＤがレファレンス電圧Ｖ＿ＲＥＦよりも低い場合（すなわち、メモリセルＭの可変抵抗値素子ＭＴＪの抵抗値が閾抵抗値ＲＴＨよりも小さい場合）、「０」に対応する出力信号Ｑを生成することができる。
【００３５】
図５Ｂを参照すれば、メモリ装置１００ｂは、セルアレイ１１０ｂ、電流源回路１２０ｂ、レファレンス抵抗回路１３０ｂ、増幅回路１４０ｂ、及びカラムデコーダ１７０ｂを含むことができる。図５Ａのメモリ装置１００ａと比較するとき、図５Ｂのメモリ装置１００ｂは、カラムデコーダ１７０ｂ及び電流源回路１２０ｂの間に配置されたレファレンス抵抗回路１３０ｂを含むことができる。これにより、レファレンス電流Ｉ＿ＲＥＦは、レファレンス抵抗回路１３０ｂ、短絡ソースラインＳＳＬ、レファレンスセルＲ、及び短絡ビットラインＳＢＬを通過して負の供給電圧ＶＳＳに流れる。以下、本開示の例示的な実施例は、図５Ａのメモリ装置１００ａのように、レファレンス抵抗回路１３０ａがレファレンスセルＲ及び負の供給電圧ＶＳＳの間に配置される例示を主に参照して説明されるが、本開示の例示的な実施例が、これに限定されないという点に留意せねばならない。
【００３６】
図６は、本開示の例示的な実施例による図１の電流源回路１２０の例示を示す回路図である。図１を参照して前述されたように、図６の電流源回路１２０’は、読出電流Ｉ＿ＲＤ及びレファレンス電流Ｉ＿ＲＥＦを生成し、ｎが正の整数であるとき、制御回路１５０’の電流制御信号ＣＣ［１：ｎ］によってレファレンス電流Ｉ＿ＲＥＦを調節することができる。
【００３７】
図６を参照すれば、電流源回路１２０’は、正の供給電圧ＶＤＤに共通連結されたソースを有する複数のトランジスタＰ０，Ｐ１，Ｐ２，．．．，Ｐｎ，Ｐｒを含むことができる。複数のトランジスタＰ０，Ｐ１，Ｐ２，．．．，Ｐｎ，Ｐｒは、ＰＭＯＳトランジスタであり、電流ミラーを形成することができる。これにより、トランジスタＰ０に流れる電流Ｉ＿０及び複数のトランジスタＰ０，Ｐ１，Ｐ２，．．．，Ｐｎ，Ｐｒそれぞれの大きさによって正の供給電圧ＶＤＤから引き出される電流の大きさが決定される。一部の実施例において、トランジスタＰ０及びトランジスタＰｒは同じ大きさを有し、これにより、読出電流Ｉ＿ＲＤは、電流Ｉ＿０と近似して同じ大きさを有することができる。
【００３８】
レファレンス電流Ｉ＿ＲＥＦを生成するｎ個のトランジスタＰ１，Ｐ２，．．．，Ｐｎは、電流制御信号ＣＣ［１：ｎ］によって制御されるｎ個のトランジスタＰＳ１，ＰＳ２，．．．，ＰＳｎとそれぞれ直列接続され得る。ｎ個のトランジスタＰＳ１，ＰＳ２，．．．，ＰＳｎのゲートに電流制御信号ＣＣ［１：ｎ］がそれぞれ印加され、これにより、電流制御信号ＣＣ［１：ｎ］によってレファレンス電流Ｉ＿ＲＥＦの大きさが決定される。例えば、ローレベルの第１電流制御信号ＣＣ［１］によってトランジスタＰＳ１がターンオンされる場合、トランジスタＰ１を通過する電流がレファレンス電流Ｉ＿ＲＥＦに含まれ、一方、ハイレベルの第１電流制御信号ＣＣ［１］によってトランジスタＰＳ１がターンオフされる場合、トランジスタＰ１による電流は、レファレンス電流Ｉ＿ＲＥＦから除外される。ｎ個のトランジスタＰ１，Ｐ２，．．．，Ｐｎは、一部の実施例において、同じ大きさを有し、一部の実施例において互いに異なる大きさをも有する。
【００３９】
図７Ａ及び図７Ｂは、本開示の例示的な実施例によって、図１のレファレンス抵抗回路１３０の例示を示す回路図である。図１を参照して前述されたように、図７Ａ及び図７Ｂのレファレンス抵抗回路１３０ａ’、１３０ａ”は、レファレンス電流Ｉ＿ＲＥＦが通過する抵抗を提供し、ｍが正の整数であるとき、制御回路１５０ａ’、１５０ａ”の抵抗制御信号ＲＣ［１：ｍ］によって抵抗の抵抗値、すなわちレファレンス抵抗値Ｒ＿ＲＥＦを調節することができる。図７Ａ及び図７Ｂのレファレンス抵抗回路１３０ａ’、１３０ａ”は、図５Ａを参照して前述されたように、短絡ソースラインＳＳＬ及び負の供給電圧ＶＳＳの間にレファレンス抵抗値Ｒ＿ＲＥＦを有する抵抗を提供することができる。以下、図７Ａ及び図７Ｂに係わる説明において重複される内容は略す。
【００４０】
図７Ａを参照すれば、レファレンス抵抗回路１３０ａ’は、短絡ソースラインＳＳＬ及び負の供給電圧ＶＳＳの間でそれぞれ直列接続された複数の抵抗Ｒ１ａ，Ｒ２ａ，．．．，Ｒｍａ及び複数のトランジスタＮ１ａ，Ｎ２ａ，．．．，Ｎｍａを含むことができる。複数のトランジスタＮ１ａ，Ｎ２ａ，．．．，Ｎｍａのゲートに抵抗制御信号ＲＣ［１：ｍ］が印加され、これにより、抵抗制御信号ＲＣ［１：ｍ］によってレファレンス抵抗値Ｒ＿ＲＥＦが決定される。例えば、ハイレベルの第１抵抗制御信号ＲＣ［１］によってトランジスタＮ１ａがターンオンされる場合、第１抵抗Ｒ１ａによってレファレンス抵抗値Ｒ＿ＲＥＦが決定され、一方、ローレベルの第１抵抗制御信号ＲＣ［１］によってトランジスタＮ１ａがターンオフされる場合、レファレンス抵抗値Ｒ＿ＲＥＦは、第１抵抗Ｒ１ａとは関係なく決定される。結果として、レファレンス抵抗回路１３０ａ’のレファレンス抵抗値Ｒ＿ＲＥＦは、複数の抵抗Ｒ１ａ，Ｒ２ａ，．．．，Ｒｍａのうち、抵抗制御信号ＲＣ［１：ｍ］によって選択されたものが、並列接続された等価回路から決定される。
【００４１】
図７Ｂを参照すれば、レファレンス抵抗回路１３０ａ”は、短絡ソースラインＳＳＬ及び負の供給電圧ＶＳＳの間で直列接続された複数の抵抗Ｒ１ｂ，Ｒ２ｂ，．．．，Ｒｍｂを含み、複数の抵抗Ｒ１ｂ，Ｒ２ｂ，．．．，Ｒｍｂとそれぞれ並列接続された複数のトランジスタＮ１ｂ，Ｎ２ｂ，．．．，Ｎｍｂを含むことができる。複数のトランジスタＮ１ｂ，Ｎ２ｂ，．．．，Ｎｍｂのゲートに抵抗制御信号ＲＣ［１：ｍ］が印加され、これにより、抵抗制御信号ＲＣ［１：ｍ］によってレファレンス抵抗値Ｒ＿ＲＥＦが決定される。例えば、ローレベルの第１抵抗制御信号ＲＣ［１］によってトランジスタＮ１ｂがターンオフされる場合、レファレンス抵抗値Ｒ＿ＲＥＦは、第１抵抗Ｒ１ｂの抵抗値を含み、一方、ハイレベルの第１抵抗制御信号ＲＣ［１］によってトランジスタＮ１ｂがターンオンされる場合、レファレンス抵抗値Ｒ＿ＲＥＦは、トランジスタＮ１ｂのターンオン抵抗が近似して零（ｚｅｒｏ）である時、第１抵抗Ｒ１ｂを含まない。結果として、レファレンス抵抗回路１３０ａ”のレファレンス抵抗値Ｒ＿ＲＥＦは、複数の抵抗Ｒ１ｂ，Ｒ２ｂ，．．．，Ｒｍｂのうち、抵抗制御信号ＲＣ［１：ｍ］によって選択されたものが直列接続された等価回路から決定される。
【００４２】
図８は、本開示の例示的な実施例によってレファレンスセルを制御する方法を示す順序図である。図８に図示されたように、レファレンスセルを制御する方法は、複数の段階（Ｓ２００、Ｓ４００、Ｓ６００、Ｓ８００）を含む。一部の実施例において、図８の方法は、図１のメモリ装置１００に含まれたレファレンスセルＲを制御するために、レファレンストリマ２１０を含むコントローラ２００によって行われ、以下で図８は、図１を参照して説明される。
【００４３】
段階Ｓ２００において、複数のメモリセルに同じ値を書込む動作が行われ得る。例えば、複数のメモリセルに「０」を書込むか、「１」を書込む動作が行われても良い。複数のメモリセルに書込む値によって後続する段階Ｓ４００でレファレンス電圧を制御する方式が決定される。複数のメモリセルに「０」を書込む例示は、図９Ａに基づいて後述され、複数のメモリセルに「１」を書込む例示は、図９Ｂに基づいて後述される。
【００４４】
段階Ｓ４００において、単調増加または単調減少するレファレンス電圧を生成する動作が行われ得る。例えば、段階Ｓ２００において、可変抵抗値素子の平行抵抗値ＲＰに対応する「０」を複数のメモリセルに書き込んだ場合、最小レファレンス電圧から単調増加するレファレンス電圧が生成され得る。他方、段階Ｓ２００において可変抵抗値素子の反平行抵抗値ＲＡＰに対応する「１」を複数のメモリセルに書き込んだ場合、最大レファレンス電圧から単調減少するレファレンス電圧が生成され得る。
【００４５】
段階Ｓ６００において、レファレンス電圧それぞれから複数のメモリセルを読出す動作が行われ得る。例えば、単調増加するレファレンス電圧それぞれから複数のメモリセルを読出す動作が行われ、または、単調減少するレファレンス電圧それぞれから複数のメモリセルを読出す動作が行われ得る。段階Ｓ２００ないし段階Ｓ６００の例示は、図９Ａ及び図９Ｂに基づいて後述する。
【００４６】
段階Ｓ８００において、読出結果に基づいて読出レファレンス電圧を決定する動作が行われ得る。一部の実施例において、「０」に書込まれた複数のメモリセルを単調増加するレファレンス電圧それぞれから読出した結果から、可変抵抗値素子の平行抵抗値ＲＰの分布（または、第１分布）が推定され得る。一部の実施例において、「１」に書込まれた複数のメモリセルを単調減少するレファレンス電圧それぞれから読出した結果から、可変抵抗値素子の反平行抵抗値ＲＡＰの分布（すなわち、第２分布）が推定される。推定された分布のうち、少なくとも１つに基づいて閾抵抗値ＲＴＨが決定され、閾抵抗値ＲＴＨから読出レファレンス電圧が決定される。段階Ｓ８００の例示は、図１０ないし図１３に基づいて後述する。
【００４７】
図９Ａ及び図９Ｂは、本開示の例示的な実施例によって、図８の段階Ｓ２００ないし段階Ｓ６００の例示を示す順序図である。図８を参照して前述されたように、図９Ａ及び図９Ｂの段階Ｓ２００ａ及び段階Ｓ２００ｂで複数のメモリセルに同じ値を書込む動作が行われ、段階Ｓ４００ａ及び段階Ｓ４００ｂで単調増加または単調減少するレファレンス電圧を生成する動作が行われ、段階Ｓ６００ａ及び段階Ｓ６００ｂでレファレンス電圧それぞれから複数のメモリセルを読出す動作が行われ得る。以下、図９Ａ及び図９Ｂは、図１及び可変抵抗値素子の抵抗値の分布を示す図４に基づいて説明され、図９Ａ及び図９Ｂに係わる説明において重複される内容は略す。
【００４８】
図９Ａを参照すれば、段階Ｓ２００ａにおいて複数のメモリセルに「０」を書込む動作が行われ得る。例えば、コントローラ２００は、書込みを指示するコマンドＣＭＤ、複数のメモリセルに対応するアドレスＡＤＤＲ、「０」を含むデータＤＡＴＡをメモリ装置１００に伝送することができる。これにより、複数のメモリセルは、図４の平行抵抗値ＲＰ分布のように分布された抵抗値を有することができる。一部の実施例において、セルアレイ１１０において１つのワードラインＷＬｉに連結された複数のメモリセルに「０」が書込まれても良い。
【００４９】
段階Ｓ４００ａは、段階Ｓ４２０ａ及び段階Ｓ４４０ａを含むことができる。段階Ｓ４２０ａにおいて、最小レファレンス電流及び最小レファレンス抵抗を設定する動作が行われる。例えば、コントローラ２００は、最小レファレンス電流及び最小レファレンス抵抗に対応するレファレンス調節信号ＡＤＪをメモリ装置１００に伝送し、メモリ装置１００の制御回路１５０は、レファレンス調節信号ＡＤＪに応答して電流制御信号ＣＣ及び抵抗制御信号ＲＣを生成することで、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦを最小値としてそれぞれ設定することができる。これにより、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦによって決定されるレファレンス電圧Ｖ＿ＲＥＦは最小値を有し、レファレンス電圧Ｖ＿ＲＥＦに対応する閾抵抗値ＲＴＨは平行抵抗値ＲＰの分布の平均よりも低い。
【００５０】
一部の実施例において、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦは、最小値として設定されないこともある。例えば、平行抵抗値ＲＰの分布の変動に基づいて、平行抵抗値ＲＰの分布が有する平均よりも低い閾抵抗値ＲＴＨに対応するレファレンス電圧Ｖ＿ＲＥＦのための、任意のレファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦが設定されても良い。図９Ａに図示されたように、段階Ｓ４２０ａに後続して段階Ｓ６２０ａが行われ得る。
【００５１】
段階Ｓ６２０ａにおいて、複数のメモリセルを読出す動作が行われ得る。例えば、コントローラ２００は、読出を指示するコマンドＣＭＤ及び複数のメモリセルに対応するアドレスＡＤＤＲをメモリ装置１００に伝送することができる。一部の実施例において、図２を参照して前述されたように、読出のためのコマンドＣＭＤ及びアドレスＡＤＤＲは、段階Ｓ４２０ａの最小レファレンス電流及び最小レファレンス抵抗の設定のためのレファレンス調節信号ＡＤＪと同期してメモリ装置１００に伝送されても良い。メモリ装置１００は、設定された最小レファレンス電流及び最小レファレンス抵抗による最小レファレンス電圧を使用して「０」が書込まれたメモリセルを読出した結果を含むデータＤＡＴＡをコントローラ２００に伝送することができる。
【００５２】
段階Ｓ６４０ａにおいて、読出結果に含まれた「０」の個数に基づいて複数のメモリセルの読出動作の再実行如何を判断する動作が行われ得る。例えば、図９Ａに図示されたように、コントローラ２００のレファレンストリマ２１０は、メモリ装置１００から受信されたデータＤＡＴＡに含まれた「０」の個数、すなわち、保存された値が「０」と読出されたメモリセルの個数を既定の値「Ｘ」と比較することができ（Ｘ＞０）、「０」の個数が「Ｘ」以上である場合、レファレンス電流とレファレンス抵抗の設定及び複数のメモリセルに係わる読出を中断し、一方、そうではない場合、段階Ｓ４４０ａが後続して行われ得る。すなわち、「０」が書込まれた複数のメモリセルのうち、既定の個数のメモリセルから「０」が読出されるまで、レファレンス電流Ｉ＿ＲＥＦとレファレンス抵抗値Ｒ＿ＲＥＦとの設定動作及び複数のメモリセルに係わる読出動作が繰り返され得る。一部の実施例において、「Ｘ」は、「０」が書込まれたメモリセルの個数と一致することもでき、一部の実施例において「Ｘ」は、「０」が書込まれたメモリセルの個数の半分であることもできる。
【００５３】
段階Ｓ４４０ａにおいて、増加されたレファレンス電流及び／または増加されたレファレンス抵抗を設定する動作が行われ得る。例えば、コントローラ２００は、増加されたレファレンス電流及び／または増加されたレファレンス抵抗に対応するレファレンス調節信号ＡＤＪをメモリ装置１００に伝送し、メモリ装置１００の制御回路１５０は、レファレンス調節信号ＡＤＪに応答して電流制御信号ＣＣ及び／または抵抗制御信号ＲＣを生成することで、増加されたレファレンス電流Ｉ＿ＲＥＦ及び増加されたレファレンス抵抗値Ｒ＿ＲＥＦを設定することができる。これにより、レファレンス電圧Ｖ＿ＲＥＦも増加し、レファレンス電圧Ｖ＿ＲＥＦに対応する閾抵抗値ＲＴＨは、図４の平行抵抗値ＲＰの分布から右側に移動することができる。
【００５４】
段階Ｓ４４０ａ及び段階Ｓ６００ａが繰り返される場合、漸進的に増加するレファレンス電圧Ｖ＿ＲＥＦによって閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布から右側に移動することができる。これにより、閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布の左側から右側に移動する過程で平行抵抗値ＲＰの分布が推定される。段階Ｓ６００ａに後続して分布を推定し、該推定された分布から読出レファレンス電圧を決定する動作、すなわち、図８の段階Ｓ８００の例示は、図１０ないし図１３に基づいて後述する。
【００５５】
図９Ｂを参照すれば、段階Ｓ２００ｂにおいて複数のメモリセルに「１」を書込む動作が行われ得る。これにより、複数のメモリセルは、図４の反平行抵抗値ＲＡＰ分布のように分布された抵抗値を有することができる。
【００５６】
段階Ｓ４００ｂは段階Ｓ４２０ｂ及び段階Ｓ４４０ｂを含むことができる。段階Ｓ４２０ｂで、最大レファレンス電流及び最大レファレンス抵抗を設定する動作が行われる。例えば、コントローラ２００は最大レファレンス電流及び最大レファレンス抵抗に対応するレファレンス調節信号ＡＤＪをメモリ装置１００に伝送し、メモリ装置１００の制御回路１５０は、レファレンス調節信号ＡＤＪに応答して電流制御信号ＣＣ及び抵抗制御信号ＲＣを生成することで、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦを最大値としてそれぞれ設定することができる。これにより、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦによって決定されるレファレンス電圧Ｖ＿ＲＥＦは最大値を有し、レファレンス電圧Ｖ＿ＲＥＦに対応する閾抵抗値ＲＴＨは反平行抵抗値ＲＡＰの分布の平均よりも高い。
【００５７】
一部の実施例において、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦは、最大値として設定されないこともある。例えば、反平行抵抗値ＲＡＰの分布の変動に基づいて、反平行抵抗値ＲＡＰの分布が有する平均よりも高い閾抵抗値ＲＴＨに対応するレファレンス電圧Ｖ＿ＲＥＦのための、任意のレファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦが設定されても良い。図９Ｂに図示されたように、段階Ｓ４２０ｂに後続して段階Ｓ６２０ｂが行われ得る。
【００５８】
段階Ｓ６２０ｂにおいて、複数のメモリセルを読出す動作が行われ得る。これにより、メモリ装置１００は、設定された最大レファレンス電流及び最大レファレンス抵抗による最大レファレンス電圧を使用して「１」が書込まれたメモリセルを読出した結果を含むデータＤＡＴＡをコントローラ２００に伝送することができる。
【００５９】
段階Ｓ６４０ｂにおいて、読出結果に含まれた「１」の個数に基づいて複数のメモリセルの読出動作の再実行如何を判断する動作が行われ得る。例えば、図９Ｂに図示されたように、コントローラ２００のレファレンストリマ２１０は、メモリ装置１００から受信されたデータＤＡＴＡに含まれた「１」の個数、すなわち保存された値が「１」として読出されたメモリセルの個数を既定の値「Ｙ」と比較することができ（Ｙ＞０）、「１」の個数が「Ｙ」以上である場合、レファレンス電流とレファレンス抵抗の設定及び複数のメモリセルに係わる読出を中断し、一方、そうではない場合、段階Ｓ４４０ｂが後続して行われ得る。すなわち、「１」が書込まれた複数のメモリセルのうち、既定の個数のメモリセルから「１」が読出されるまで、レファレンス電流Ｉ＿ＲＥＦとレファレンス抵抗値Ｒ＿ＲＥＦとの設定動作及び複数のメモリセルに係わる読出動作が繰り返され得る。一部の実施例において、「Ｙ」は、「１」が書込まれたメモリセルの個数と一致することもでき、一部の実施例において、「Ｙ」は、「１」が書込まれたメモリセルの個数の半分であることもできる。
【００６０】
段階Ｓ４４０ｂにおいて、減少したレファレンス電流及び／または減少したレファレンス抵抗を設定する動作が行われ得る。これにより、レファレンス電圧Ｖ＿ＲＥＦも減少し、レファレンス電圧Ｖ＿ＲＥＦに対応する閾抵抗値ＲＴＨは、図４の反平行抵抗値ＲＡＰの分布から左側に移動する。
【００６１】
段階Ｓ４４０ｂ及び段階Ｓ６００ｂが繰り返される場合、漸進的に減少するレファレンス電圧Ｖ＿ＲＥＦによって閾抵抗値ＲＴＨが反平行抵抗値ＲＡＰの分布から左側に移動する。これにより、図９Ａの例示と同様に、閾抵抗値ＲＴＨが反平行抵抗値ＲＡＰの分布の右側から左側に移動する過程で反平行抵抗値ＲＡＰの分布が推定されても良い。
【００６２】
図１０は、本開示の例示的な実施例によって、図８の段階Ｓ８００の例示を示す順序図であり、図１１は、本開示の例示的な実施例によって、図１０の段階Ｓ８００ａによって閾抵抗値が決定される動作の例示を示すグラフである。具体的に、図１０の段階Ｓ８００ａは、図９Ａを参照して前述されたように「０」に書込まれた複数のメモリセルから導出された閾抵抗値ＲＴＨ及び図９Ｂを参照して前述されたように「１」に書込まれた複数のメモリセルから導出された閾抵抗値ＲＴＨが準備された後、行われ得る。図８を参照して前述されたように、図１０の段階Ｓ８００ａで、レファレンス電圧それぞれから読出された結果に基づいて読出レファレンス電圧を決定する動作が行われ得る。
【００６３】
段階Ｓ８２０ａにおいて、平行抵抗値ＲＰの分布及び反平行抵抗値ＲＡＰの分布を推定する動作が行われ得る。例えば、図９Ａの例示で導出された閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布の平均ＲＰ’と推定される。一部の実施例において、「０」が書込／読出される、メモリセルの個数が相対的に多い場合、メモリセルの半分以上から「０」が読出されるか否かが判断され（すなわち、図９Ａの「Ｘ」が「０」が書込まれたメモリセルの個数の半分である場合）、そのような場合の閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布の平均と推定される。一部の実施例において、「０」が書込／読出される、メモリセルの個数が相対的に少ない場合、全メモリセルから「０」が読出されるか否かが判断され（すなわち、図９Ａの「Ｘ」が、「０」が書込まれたメモリセルの個数と一致する場合）、そのような場合の閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布の平均と推定される。同様に、図９Ｂの例示で導出された閾抵抗値ＲＴＨが反平行抵抗値ＲＡＰの分布の平均ＲＡＰ’と推定される。一部の実施例において、「１」が書込／読出される、メモリセルの個数が相対的に多い場合、図９Ｂの「Ｙ」は、「１」が書込まれたメモリセルの個数の半分であり、一部の実施例において、「１」が書込／読出される、メモリセルの個数が相対的に少ない場合、図９Ｂの「Ｙ」は、「１」が書込まれたメモリセルの個数と一致する。これにより、図１１に図示されたように、段階Ｓ８２０ａによって平行抵抗値ＲＰの分布及び反平行抵抗値ＲＡＰの分布の位置が平行抵抗値ＲＰの平均ＲＰ’及び反平行抵抗値ＲＡＰの平均ＲＡＰ’によって推定される。かように平均を推定することで、抵抗値の分布が迅速に推定される。
【００６４】
段階Ｓ８４０ａにおいて、平行抵抗値ＲＰの分布及び反平行抵抗値ＲＡＰの分布から閾抵抗値ＲＴＨを計算する動作が行われる。一部の実施例において、推定された分布の標準偏差に基づいたオフセットが平均に反映され、オフセットが反映された結果から閾抵抗値ＲＴＨが計算される。標準偏差は、可変抵抗値素子（例えば、図３のＭＴＪ）のテストによって予め導出され、推定された平均に標準偏差が反映されることにより、さらに正確に閾抵抗値ＲＴＨが決定される。例えば、図１１に図示されたように、ａ及びｂが零（ｚｅｒｏ）よりも大きいとき、平行抵抗値ＲＰの平均ＲＰ’に標準偏差σＰに比例するオフセットａ・σＰが加算される。また、反平行抵抗値ＲＡＰの平均ＲＡＰ’に標準偏差σＡＰに比例するオフセットｂ・σＡＰが減算される。これにより、閾抵抗値ＲＴＨは、平均（ＲＰ’、ＲＡＰ’）に標準偏差σＡ、σＡＰが反映された値（ＲＰ’＋ａ・σＰ、ＲＡＰ’−ｂ・σＡＰ）を因子として有する関数ｆによって計算される。一部の実施例において、メモリセルの読出のための閾抵抗値ＲＴＨは、下の数式（１）のように計算される。
【００６５】
【数１】
2019053811.tif 000003
段階Ｓ８６０ａにおいて、読出レファレンス電流及び／または読出レファレンス抵抗値を決定する動作が行われる。例えば、レファレンストリマ２１０は、段階Ｓ８４０ａで計算された閾抵抗値ＲＴＨに対応するレファレンス電圧Ｖ＿ＲＥＦ、すなわち、読出レファレンス電圧を計算し、レファレンス電圧Ｖ＿ＲＥＦに対応するレファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦを読出レファレンス電流及び読出レファレンス抵抗値として決定する。決定された読出レファレンス電流及び読出レファレンス抵抗値に係わる情報は、メモリ装置１００の制御回路１５０に伝達し、制御回路１５０は、読出レファレンス電流及び読出レファレンス抵抗値に係わる情報を読出レファレンス電圧に係わる情報として不揮発性メモリ１６０に保存することができる。
【００６６】
図１２は、本開示の例示的な実施例によって、図８の段階Ｓ８００の例示を示す順序図であり、図１３は、本開示の例示的な実施例によって、図１２の段階Ｓ８００ｂによって閾抵抗値が決定される動作の例示を示すグラフである。具体的に、図１２の段階Ｓ８００ｂは、図１０の段階Ｓ８００ａと比較するとき、図９Ａを参照して前述されたように「０」に書込まれた複数のメモリセルから決定された閾抵抗値ＲＴＨのみを使用することができる。図８を参照して前述されたように、図１２の段階Ｓ８００ｂにおいて、レファレンス電圧それぞれから読出された結果に基づいて読出レファレンス電圧を決定する動作が行われる。以下、図１２に係わる説明のうち、図１０に係わる説明と重複される内容は略す。
【００６７】
段階Ｓ８２０ｂにおいて、平行抵抗値ＲＰの分布を推定する動作が行われる。図１０の段階Ｓ８２０ａと同様に、図９Ａの例示で導出された閾抵抗値ＲＴＨが平行抵抗値ＲＰの分布の平均ＲＰ’と推定される。これにより、図１３に図示されたように、平行抵抗値ＲＰの分布の位置が平均ＲＰ’によって推定される。一部の実施例において、可変抵抗値素子の特性によって、反平行抵抗値ＲＡＰは、平行抵抗値ＲＰよりも劣化された分布を有するので、平行抵抗値ＲＰの分布が用いられても良い。
【００６８】
段階Ｓ８４０ｂにおいて、平行抵抗値ＲＰの分布から閾抵抗値ＲＴＨを計算する動作が行われる。一部の実施例において、推定された分布の標準偏差に基づいたオフセットが平均に反映され、オフセットが反映された結果から閾抵抗値ＲＴＨが計算されても良い。例えば、図１３に図示されたように、ｃが零（ｚｅｒｏ）よりも大きいとき、平行抵抗値ＲＰの平均ＲＰ’に標準偏差σＰに比例するオフセットｃ・σＰが加算される。これにより、閾抵抗値ＲＴＨは、平均ＲＰ’に標準偏差σＰが反映された値（ＲＰ’＋ｃ・σＰ）を因子として有する関数ｇによって計算される。一部の実施例において、メモリセルの読出のための閾抵抗値ＲＴＨは、下の数学式（２）のように計算されても良い。
【００６９】
【数２】
2019053811.tif 000004
段階Ｓ８６０ｂにおいて、読出レファレンス電流及び／または読出レファレンス抵抗値を決定する動作が行われる。例えば、レファレンストリマ２１０は、段階Ｓ８４０ｂで計算された閾抵抗値ＲＴＨに対応するレファレンス電圧Ｖ＿ＲＥＦ、すなわち、読出レファレンス電圧を計算し、レファレンス電圧Ｖ＿ＲＥＦに対応するレファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗値Ｒ＿ＲＥＦを読出レファレンス電流及び読出レファレンス抵抗値として決定する。決定された読出レファレンス電流及び読出レファレンス抵抗値に係わる情報は、メモリ装置１００の制御回路１５０に伝達し、制御回路１５０は、読出レファレンス電流及び読出レファレンス抵抗値に係わる情報を読出レファレンス電圧に係わる情報として不揮発性メモリ１６０に保存することができる。
【００７０】
図１４は、本開示の例示的な実施例によるメモリ装置３００のブロック図を示す。図１４に図示されたように、メモリ装置３００は、増幅回路３４０、制御回路３５０、不揮発性メモリ３６０及びレファレンストリマ３７０を含む。図１４に図示されていないが、図１４のメモリ装置３００は、図１のメモリ装置１００と同様に、セルアレイ、電流源回路、レファレンス抵抗回路を含む。以下、図１４に係わる説明において図１に係わる説明と重複される内容は略す。
【００７１】
図１のメモリ装置１００と比較するとき、図１４のメモリ装置３００は、校正信号ＣＡＬを受信し、レファレンストリマ３７０をさらに含んでもよい。これにより、メモリ装置３００は校正信号ＣＡＬに応答して自体的に正確なレファレンス電圧を導出し、メモリ装置３００を含むシステムは、メモリ装置３００に校正信号ＣＡＬを提供することで、メモリ装置３００の動作信頼度を保持することができる。
【００７２】
レファレンストリマ３７０は、受信された校正信号ＣＡＬに応答して、セルアレイの複数のメモリセルに同じ値を書込み、単調増加または単調減少するレファレンス電圧が生成されるように制御回路３５０に信号を伝達する。レファレンストリマ３７０は、レファレンス電圧それぞれで複数のメモリセルから読出された値に対応する信号を増幅回路３４０から受信し、読出された値に基づいて読出レファレンス電圧を決定することができる。レファレンストリマ３７０は、読出レファレンス電圧に係わる情報を制御回路３５０に提供し、制御回路３５０は、読出レファレンス電圧に係わる情報を不揮発性メモリ３６０に保存することができる。以後、メモリ装置３００が読出コマンドを受信する場合、制御回路３５０は、不揮発性メモリ３６０に保存された読出レファレンス電圧に係わる情報に基づいて読出レファレンス電圧が生成されるように、レファレンス電流Ｉ＿ＲＥＦ及び／または、レファレンス抵抗値Ｒ＿ＲＥＦを制御することができる。
【００７３】
図１５は、本開示の例示的な実施例によるメモリ装置を含むシステム・オン・チップ４００を示すブロック図である。システム・オン・チップ(System  on  Chip;SoC)４００は、コンピューティングシステムや他の電子システムの部品を集積した集積回路を指称する。例えば、システム・オン・チップ４００としてアプリケーションプロセッサ(application  processor;AP)は、プロセッサ及び他の機能のための部品を含む。図１５に図示されたように、システム・オン・チップ４００は、コア４１０、ＤＳＰ(Digital  Signal  Processor)４２０、ＧＰＵ(Graphic  Processing  Unit)４３０、内蔵メモリ４４０、通信インターフェース４５０及びメモリインターフェース４６０を含む。システム・オン・チップ４００の構成要素は、バス４７０を介して互いに通信する。
【００７４】
コア４１０は、命令語を処理し、システム・オン・チップ４００に含まれた構成要素の動作を制御することができる。例えば、コア４１０は、一連の命令語を処理することで、オペレーティングシステムを駆動し、オペレーティングシステム上のアプリケーションを行う。ＤＳＰ４２０は、デジタル信号、例えば、通信インターフェース４５０から提供されるデジタル信号を処理することで、有用なデータを生成することができる。ＧＰＵ４３０は、内蔵メモリ４４０またはメモリインターフェース４６０から提供されるイメージデータからディスプレイ装置を介して出力される映像のためのデータを生成し、イメージデータをエンコーディングすることもできる。
【００７５】
内蔵メモリ４４０は、コア４１０、ＤＳＰ４２０、及びＧＰＵ４３０の動作に必要なデータを保存することができる。内蔵メモリ４４０は、本開示の例示的な実施例による抵抗性メモリを含み、これにより、内蔵メモリ４４０は、正確なレファレンス電圧に基づいて高い信頼度を提供することができる。
【００７６】
通信インターフェース４５０は、通信ネットワークまたは一対一通信のためのインターフェースを提供することができる。メモリインターフェース４６０は、システム・オン・チップ４００の外部メモリ、例えば、ＤＲＡＭ(Dynamic  Random  Access  Memory)、フラッシュメモリなどに係わるインターフェースを提供することができる。
【００７７】
前述したように図面と明細書で例示的な実施例が開示された。本明細書において、特定の用語を使用して実施例が説明されたが、これは、単に本開示の技術的思想を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載の本開示の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有した者であれば、それから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。よって、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【符号の説明】
【００７８】
１００      メモリ装置
１１０      セルアレイ
１２０      電流源回路
１３０      レファレンス抵抗回路
１４０      増幅回路
１５０      制御回路
１６０      不揮発性メモリ
２００      コントローラ
２１０      レファレンストリマ
【図１】
2019053811.tif 000005
【図２】
2019053811.tif 000006
【図３】
2019053811.tif 000007
【図４】
2019053811.tif 000008
【図５Ａ】
2019053811.tif 000009
【図５Ｂ】
2019053811.tif 000010
【図６】
2019053811.tif 000011
【図７Ａ】
2019053811.tif 000012
【図７Ｂ】
2019053811.tif 000013
【図８】
2019053811.tif 000014
【図９Ａ】
2019053811.tif 000015
【図９Ｂ】
2019053811.tif 000016
【図１０】
2019053811.tif 000017
【図１１】
2019053811.tif 000018
【図１２】
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【図１３】
2019053811.tif 000020
【図１４】
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【図１５】
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