(57)【要約】【課題】広帯域信号に対して高速に動作できる移相器および無線通信装置の提供に資すること。【解決手段】移相器は、第１の入力信号が入力される第１のラインに接続された第１の容量と、前記第１の入力信号に対して第１の位相差を有する第２の入力信号が入力される第２のラインに接続された第２の容量と、前記第１のラインと前記第２のラインに接続し、前記第１の容量と前記第２の容量との第１の容量比に応じて定まる位相を有する合成信号を出力する合成回路と、を備える。【選択図】図２
2019176455.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号が入力される第１のラインに接続された第１の容量と、
前記第１の入力信号に対して第１の位相差を有する第２の入力信号が入力される第２のラインに接続された第２の容量と、
前記第１のラインと前記第２のラインに接続し、前記第１の容量と前記第２の容量との第１の容量比に応じて定まる位相を有する合成信号を出力する合成回路と、
を備える、
移相器。
【請求項２】
前記第１の位相差は、ｎ×π／２である（ｎは１以上の整数）、
請求項１に記載の移相器。
【請求項３】
第１の周期において、前記第１のラインに対して接続および開放が繰り返される第３の容量と、
第２の周期において、前記第２のラインに対して接続および開放が繰り返される第４の容量と、
を備え、
前記合成信号は、前記第１の容量比、前記第３の容量と前記第４の容量との第２の容量比、前記第１の周期、及び、前記第２の周期に応じて定まる位相を有する、
請求項１に記載の移相器。
【請求項４】
前記第３の容量は、前記第１の周期の１／２の期間ずつ、前記第１のラインに対して接続および開放され、
前記第４の容量は、前記第２の周期の１／２の期間ずつ、前記第２のラインに対して接続および開放される、
請求項３に記載の移相器。
【請求項５】
前記第３の容量は、前記第１のラインに対して開放されている間、前記第１のラインに接続された期間に蓄積された電荷を保持し、
前記第４の容量は、前記第２のラインに対して開放されている間、前記第２のラインに接続された期間に蓄積された電荷を保持する、
請求項３に記載の移相器。
【請求項６】
前記第３の容量は、前記第１のラインに対して開放されている間、前記第１のラインに接続された期間に蓄積された電荷を放電し、
前記第４の容量は、前記第２のラインに対して開放されている間、前記第２のラインに接続された期間に蓄積された電荷を放電する、
請求項３に記載の移相器。
【請求項７】
２つの端子を有し、第３の周期で一方の端子が前記第１のラインと接続し、前記第３の周期を半周期シフトした周期で他方の端子が前記第１のラインと接続する第５の容量と、
２つの端子を有し、前記第３の周期を１／４周期シフトした周期で一方の端子が前記第１のラインと接続し、前記第３の周期を３／４周期シフトした周期で他方の端子が前記第１のラインと接続する第６の容量と、
２つの端子を有し、第４の周期で一方の端子が前記第２のラインと接続し、前記第４の周期を半周期シフトした周期で他方の端子が前記第２のラインと接続する第７の容量と、
２つの端子を有し、前記第４の周期を１／４周期シフトした周期で一方の端子が前記第２のラインと接続し、前記第４の周期を３／４周期シフトした周期で他方の端子が前記第２のラインと接続する第８の容量と、
を有し、
前記合成信号は、前記第１の容量比、前記第５から第８の容量の値から決まる第３の容量比、前記第３の周期及び第４の周期に応じて定まる位相を有する、
請求項１に記載の移相器。
【請求項８】
前記第５の容量の前記一方の端子は、前記第３の周期の１／４の期間、前記第１のラインと接続され、
前記第７の容量の前記一方の端子は、前記第４の周期の１／４の期間、前記第２のラインと接続される、
請求項７に記載の移相器。
【請求項９】
第１の端子および第２の端子を有し、第５の周期で前記第１の端子が前記第１のラインと接続し、前記第２の端子が前記第２のラインと接続し、前記第５の周期を半周期シフトした周期で前記第２の端子が前記第１のラインと接続し、前記第１の端子が前記第２のラインと接続する第９の容量と、
第３の端子および第４の端子を有し、前記第５の周期を１／４周期シフトした周期で前記第３の端子が前記第１のラインと接続し、前記第４の端子が前記第２のラインと接続し、前記第５の周期を３／４周期シフトした周期で前記第４の端子が前記第１のラインと接続し、前記第３の端子が前記第２のラインと接続する第１０の容量と、
を有し、
前記合成信号は、前記第１の容量比、前記第９および前記第１０の容量の値から決まる第４の容量比に応じて定まる位相を有する、
請求項１に記載の移相器。
【請求項１０】
請求項１から請求項９のいずれか１項に記載される移相器を複数備え、
前記複数の移相器のそれぞれの前記合成信号の位相を制御することによって、指向性を制御したビームを形成する、
無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、移相器及び無線通信装置に関する。
【背景技術】
【０００２】
無線通信の分野では、複数のアンテナのそれぞれから送信又は受信する信号の位相を、アンテナ毎に個別に調整することによって、所望の方向にビームを形成するビームフォーミング技術が知られている。
【０００３】
微細ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスを用いたビームフォーミング受信機の構成方法の一つとして、離散時間アナログ回路の移相器を用いた構成が知られている。
【０００４】
例えば、非特許文献１には、スイッチを用いて連続時間アナログ信号を離散時間アナログ信号に変換し、離散時間アナログ信号のゲインの調整を行うことによって、離散時間アナログ信号の位相を制御する離散時間アナログ回路の移相器が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Michiel Soer, Eric Klumperink, Bram Nauta, Frank van Vliet  「Ａ  １．５−ｔｏ５．０ＧＨｚ  Ｉｎｐｕｔ−Ｍａｔｃｈｅｄ  ＋２ｄＢｍ  Ｐ１ｄＢ  Ａｌｌ−Ｐａｓｓｉｖｅ  Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｂｅａｍｆｏｒｍｉｎｇ  Ｒｅｃｅｉｖｅｒ  Ｆｒｏｎｔ−Ｅｎｄ  ｉｎ  ６５ｎｍ  ＣＭＯＳ」, ISSCC Dig. Tech. Papers, pp. 174-175, Feb. 2012
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１の移相器では、離散時間アナログ信号に変換するための多数のスイッチが連続時間アナログ信号の経路に設けられるため、高速の動作が難しく、広帯域信号を扱うことが困難である。
【０００７】
本開示の一態様は、広帯域信号に対して高速に動作できる移相器および無線通信装置の提供に資する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る移相器は、第１の入力信号が入力される第１のラインに接続された第１の容量と、前記第１の入力信号に対して第１の位相差を有する第２の入力信号が入力される第２のラインに接続された第２の容量と、前記第１のラインと前記第２のラインに接続し、前記第１の容量と前記第２の容量との第１の容量比に応じて定まる位相を有する合成信号を出力する合成回路と、を備える。
【０００９】
本開示の一態様に係る無線通信装置は、本開示の一態様に係る移相器を複数備え、前記複数の移相器のそれぞれの前記合成信号の位相を制御することによって、指向性を制御したビームを形成する。
【００１０】
なお、これらの包括的又は具体的な態様は、システム、装置、方法、集積回路、コンピュータプログラム又は記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１１】
本開示の一態様によれば、広帯域信号に対して高速に動作できる移相器および無線通信装置の提供に資する。
【００１２】
本開示の一態様における更なる利点および効果は、明細書および図面から明らかにされる。かかる利点および／又は効果は、いくつかの実施形態並びに明細書および図面に記載された特徴によってそれぞれ提供されるが、１つ又はそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
【図面の簡単な説明】
【００１３】
【図１Ａ】本開示の実施の形態１に係る送信装置の構成の一例を示す図
【図１Ｂ】本開示の実施の形態１に係る受信装置の構成の一例を示す図
【図２】本開示の実施の形態１に係る移相器の構成の一例を示す図
【図３】本開示の実施の形態１に係る移相器の出力波形のシミュレーション結果の一例を示す図
【図４Ａ】本開示の実施の形態２に係る送信装置の構成の一例を示す図
【図４Ｂ】本開示の実施の形態２に係る受信装置の構成の一例を示す図
【図５】本開示の実施の形態２に係る移相器の構成の一例を示す図
【図６Ａ】本開示の実施の形態２に係る電荷共有回路を示すブロック図
【図６Ｂ】図６Ａに例示した電荷供給回路に入力される制御信号の一例を示す図
【図７Ａ】本開示の実施の形態２に係る電荷共有回路の第１の例を示す図
【図７Ｂ】本開示の実施の形態２に係る電荷共有回路の第２の例を示す図
【図８】本開示の実施の形態２に係る移相器の出力波形のシミュレーション結果の一例を示す図
【図９】本開示の実施の形態３に係る移相器の構成の一例を示す図
【図１０Ａ】本開示の実施の形態３に係る電荷共有回路を示すブロック図
【図１０Ｂ】図１０Ａに例示した電荷供給回路に入力される制御信号の一例を示す図
【図１１】本開示の実施の形態３に係る電荷共有回路の一例を示す図
【図１２Ａ】本開示の実施の形態３に係る移相器の出力波形のシミュレーション結果の第１の例を示す図
【図１２Ｂ】本開示の実施の形態３に係る移相器の出力波形のシミュレーション結果の第２の例を示す図
【図１３】本開示の実施の形態４に係る移相器の構成の一例を示す図
【図１４Ａ】本開示の実施の形態４に係る移相器の出力波形のシミュレーション結果の第１の例を示す図
【図１４Ｂ】本開示の実施の形態４に係る移相器に低域通過フィルタを接続した場合の出力波形のシミュレーション結果の例を示す図
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
【００１５】
（実施の形態１）
［送信装置および受信装置の構成］
図１Ａは、本開示の実施の形態１に係る送信装置１の構成の一例を示す図である。図１Ｂは、本開示の実施の形態１に係る受信装置２の構成の一例を示す図である。なお、以下の説明において、送信装置１および受信装置２の構成要素に用いる「・・・部」、「・・・器」という表記は、「・・・回路（circuitry）」、「・・・デバイス」、「・・・ユニット」、又は、「・・・モジュール」といった他の表記に置換されてもよい。
【００１６】
図１Ａに示す送信装置１は、例えば、デジタル送信処理部１０と、Ｄ／Ａ（Digital to Analog）変換処理部１１と、ＮＴ個（ＮＴは、１以上の整数）のアナログ送信処理部１２（アナログ送信処理部１２−１〜アナログ送信処理部１２−ＮＴ）と、参照周波数発振部１３と、ＬＯ（Local Oscillator）周波数発振部１４と、を有する。
【００１７】
アナログ送信処理部１２−１〜アナログ送信処理部１２−ＮＴは、同一の構成を有する。以下では、アナログ送信処理部１２−１を例に挙げて説明する。アナログ送信処理部１２−１は、例えば、移相器１５と、送信ミクサ（ＭＩＸ：Mixer）１６と、パワーアンプ（ＰＡ）１７と、アンテナ１８と、を有する。
【００１８】
デジタル送信処理部１０は、送信データに、例えば、符号化処理及び変調処理を含む所定のデジタル送信処理を施し、ベースバンドデジタル送信信号を生成し、Ｄ／Ａ変換処理部１１に出力する。
【００１９】
Ｄ／Ａ変換処理部１１は、ベースバンドデジタル送信信号をベースバンドアナログ送信信号に変換する。Ｄ／Ａ変換処理部１１は、ベースバンドアナログ送信信号を、アナログ送信処理部１２−１〜アナログ送信処理部１２−ＮＴへ出力する。
【００２０】
参照周波数発振部１３は、局部発振信号ｆＬＯ１の生成に用いる参照周波数信号ｆＲＥＦ＿ＬＯ１を生成し、ＬＯ周波数発振部１４に出力する。
【００２１】
ＬＯ周波数発振部１４は、参照周波数信号ｆＲＥＦ＿ＬＯ１に基づいて、局部発振信号ｆＬＯ１を生成して送信ミクサ１６へ出力する。
【００２２】
移相器１５は、ベースバンドアナログ送信信号の位相を制御する。例えば、移相器１５は、ベースバンドアナログ送信信号の位相を、送信装置１が形成するビームの方向に対応する位相へ制御する。移相器１５は、位相制御後のベースバンドアナログ送信信号を送信ミクサ１６に出力する。移相器１５によって制御される位相の大きさは、例えば、図示しない制御部によって指示される。
【００２３】
なお、移相器１５の構成および動作の一例については後述する。
【００２４】
送信ミクサ１６は、局部発振信号ｆＬＯ１に基づいて、位相制御後のベースバンドアナログ送信信号をＲＦ周波数（無線周波数）にアップコンバートし、ＲＦ周波数にアップコンバートされたアナログ送信信号をパワーアンプ１７に出力する。
【００２５】
パワーアンプ１７は、ＲＦ周波数にアップコンバートされたアナログ送信信号の電力を増幅し、アンテナ１８に出力する。
【００２６】
アンテナ１８は、電力増幅後のアナログ送信信号を放射する。
【００２７】
アナログ送信処理部１２−１〜アナログ送信処理部１２−ＮＴのそれぞれが有する移相器１５が、ベースバンドアナログ送信信号の位相を制御することによって、アナログ送信処理部１２−１〜アナログ送信処理部１２−ＮＴのそれぞれが有するアンテナ１８から送信される信号（ビーム）の指向性が所望の方向に制御される。
【００２８】
図１Ｂに示す受信装置２は、例えば、ＮＲ個（ＮＲは、１以上の整数）のアナログ受信処理部２０（アナログ受信処理部２０−１〜アナログ受信処理部２０−ＮＲ）と、Ａ／Ｄ（Analog to Digital）変換処理部２１と、デジタル受信処理部２２と、参照周波数発振部２３と、ＬＯ周波数発振部２４と、を有する。
【００２９】
アナログ受信処理部２０−１〜アナログ受信処理部２０−ＮＲは、同一の構成を有する。以下では、アナログ受信処理部２０−１を例に挙げて説明する。アナログ受信処理部２０−１は、例えば、アンテナ２５と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）２６と、受信ミクサ（ＭＩＸ：Mixer）２７と、移相器２８と、を有する。
【００３０】
アンテナ２５は、図示しない送信装置からＲＦ周波数のアナログ受信信号を受信し、低雑音増幅器２６へ出力する。
【００３１】
低雑音増幅器２６は、受信したＲＦ周波数のアナログ受信信号を増幅し、受信ミクサ２７へ出力する。
【００３２】
参照周波数発振部２３は、局部発振信号ｆＬＯ２の生成に用いる参照周波数信号ｆＲＥＦ＿ＬＯ２を生成し、ＬＯ周波数発振部２４に出力する。
【００３３】
ＬＯ周波数発振部２４は、参照周波数信号ｆＲＥＦ＿ＬＯ２に基づいて、局部発振信号ｆＬＯ２を生成して受信ミクサ２７へ出力する。
【００３４】
受信ミクサ２７は、局部発振信号ｆＬＯ２に基づいて、ＲＦ周波数のアナログ受信信号をベースバンドアナログ受信信号に周波数変換し、移相器２８に出力する。
【００３５】
移相器２８は、ベースバンドアナログ受信信号の移相を制御する。例えば、移相器２８は、ベースバンドアナログ受信信号の位相を、受信装置２が形成するビームの方向に対応する位相へ制御する。移相器２８は、位相制御後のベースバンドアナログ受信信号をＡ／Ｄ変換処理部２１に出力する。移相器２８によって制御される位相は、例えば、図示しない制御部によって指示される。
【００３６】
Ａ／Ｄ変換処理部２１には、アナログ受信処理部２０−１〜アナログ受信処理部２０−ＮＲの移相器２８において位相制御が施されたベースバンドアナログ受信信号が合成されたものが入力される。そして、Ａ／Ｄ変換処理部２１は、合成されたベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、デジタル受信処理部２２に出力する。なお、図１Ｂでは、アナログ受信処理部２０−１〜アナログ受信処理部２０−ＮＲの移相器２８のそれぞれにおいて位相制御が施されたベースバンドアナログ受信信号の合成を１つのＡ／Ｄ変換処理部２１によって行った。例えば、アナログ受信処理部２０−１〜アナログ受信処理部２０−ＮＲの移相器２８のそれぞれにおいて位相制御が施された複数のベースバンドアナログ受信信号それぞれをベースバンドデジタル受信信号に変換する複数のＡ／Ｄ変換処理部２１が備えられてもよい。そして、複数のＡ／Ｄ変換処理部２１において変換されたベースバンドデジタル受信信号が、合成されてもよい。
【００３７】
デジタル受信処理部２２は、ベースバンドデジタル受信信号に対して、例えば、復調処理及び復号処理等を含む所定のデジタル受信処理を行って受信データを生成し、出力する。
【００３８】
なお、図１Ａに示す送信装置１および図１Ｂに示す受信装置２は、ダイレクトコンバージョンの構成を有する。本実施の形態１に係る送信装置１または受信装置２は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）での処理を用いる構成でもよい。
【００３９】
また、図１Ａに示す送信装置１および図１Ｂに示す受信装置２が１つの通信装置に含まれる場合、参照周波数信号ｆＲＥＦ＿ＬＯ１、および、参照周波数信号ｆＲＥＦ＿ＬＯ２は、送信信号処理と受信信号処理とに共用されてもよい。あるいは、参照周波数発振部１３及び参照周波数発振部２３は、送信装置１及び受信装置２に共用されてもよいし、ＬＯ周波数発振部１４及びＬＯ周波数発振部２４は、送信装置１及び受信装置２に共用されてもよい。
【００４０】
なお、図１Ａの送信装置１では、移相器１５がＤ／Ａ変換処理部１１と送信ミクサ１６との間に設けられる例を示した。本開示はこれに限定されない。移相器１５は、送信ミクサ１６とパワーアンプ１７との間に設けられてもよいし、ＬＯ周波数発振部１４と送信ミクサ１６との間に設けられてもよい。
【００４１】
なお、移相器１５が、送信ミクサ１６とパワーアンプ１７との間に設けられる場合、移相器１５は、ＲＦ周波数にアップコンバートされたアナログ送信信号の位相を制御する。
【００４２】
また、移相器１５がＬＯ周波数発振部１４と送信ミクサ１６との間に設けられる場合、移相器１５は、局部発振信号ｆＬＯ１の位相を制御する。局部発振信号ｆＬＯ１の位相を制御することによって、送信ミクサ１６において局部発振信号ｆＬＯ１に基づいてアップコンバードされたアナログ送信信号の位相は、間接的に制御される。
【００４３】
また、図１Ｂの受信装置２では、移相器２８が受信ミクサ２７とＡ／Ｄ変換処理部２１との間に設けられる例を示した。本開示はこれに限定されない。移相器２８は、低雑音増幅器２６と受信ミクサ２７との間に設けられてもよいし、ＬＯ周波数発振部２４と受信ミクサ２７との間に設けられてもよい。
【００４４】
なお、移相器２８が、低雑音増幅器２６と受信ミクサ２７との間に設けられる場合、移相器２８は、ＲＦ周波数のアナログ受信信号の位相を制御する。
【００４５】
また、移相器２８がＬＯ周波数発振部２４と受信ミクサ２７との間に設けられる場合、移相器２８は、局部発振信号ｆＬＯ２の位相を制御する。局部発振信号ｆＬＯ２の位相を制御することによって、受信ミクサ２７において局部発振信号ｆＬＯ２に基づいてダウンコンバードされたアナログ受信信号の位相は、間接的に制御される。
【００４６】
なお、移相器１５及び／又は移相器２８は、ゲイン制御の機能が追加された可変利得増幅器であってもよい。あるいは、移相器１５及び／又は移相器２８に、フィルタの機能及び／又はイコライザの機能が追加されてもよい。例えば、移相器１５及び／又は移相器２８の構成を変更することによって、ゲイン制御の機能、フィルタの機能およびイコライザの機能の少なくとも１つの機能を追加してもよい。あるいは、ゲイン制御の機能を追加する場合は可変増幅器を追加し、フィルタ機能を追加する場合はフィルタを追加し、イコライザ機能を追加する場合は、イコライザを追加してもよい。
【００４７】
［移相器１００の構成と動作］
次に、図２を参照して、本実施の形態１に係る移相器１００の構成の一例について説明する。以下に説明する移相器１００は、図１Ａの移相器１５及び／又は図１Ｂの移相器２８に相当する。
【００４８】
図２は、本実施の形態１に係る移相器１００の構成の一例を示す図である。図２に示す移相器１００は、例えば、ＴＡ（Transconductance Amplifier：トランスコンダクタンスアンプ：電圧電流変換回路）１１０−１と、ＴＡ１１０―２と、容量１２０−１と、容量１２０−２と、合成回路１３０と、を有する。
【００４９】
移相器１００の入力端子ＴＩＮ＿Ｉ及び入力端子ＴＩＮ＿Ｑには、それぞれ、ベースバンドのアナログ信号ＶＩＮ＿Ｉ及びアナログ信号ＶＩＮ＿Ｑが入力される。そして、移相器１００は、アナログ信号ＶＩＮ＿Ｉの位相を変化させた出力信号ＶＯＵＴを出力端子ＴＯＵＴから出力する。
【００５０】
アナログ信号ＶＩＮ＿Ｉ及びアナログ信号ＶＩＮ＿Ｑは、例えば、図示しないＩＱミクサ（ＩＱ生成回路）によって変換された正相成分（In-phase：以下、Ｉ成分と称されてもよい）と、直交成分（Quadrature：以下、Ｑ成分と称されてもよい）に対応する。アナログ信号ＶＩＮ＿Ｉとアナログ信号ＶＩＮ＿Ｑとの位相差は、例えば、９０度である。なお、移相器１００に入力されるアナログ信号ＶＩＮ＿Ｉとアナログ信号ＶＩＮ＿Ｑとは、それぞれ、入力信号ＶＩＮ＿Ｉと入力信号ＶＩＮ＿Ｑと称されてもよい。
【００５１】
なお、上述では、ＩＱミクサが出力するＩ成分とＱ成分の組み合わせが、入力信号に用いられる例を示した。例えば、ＩＱミクサは、Ｉ，Ｑ，ＩＢ（Ｉ成分に対する逆相成分），ＱＢ（Ｑ成分に対する逆相成分）の４相の信号を出力するものでもよい。この場合、ＩとＱ、ＩとＱＢ、ＩＢとＱ、および、ＩＢとＱＢの４つの組み合わせのうちのいずれかが、入力信号に用いられてもよい。移相器１００に入力される２つの入力信号の位相差は、ｎ×π／２となる（ｎは１以上の整数）。
【００５２】
なお、図２のＴＡ１１０−１と容量１２０−１とを含み、入力信号ＶＩＮ_Ｉに対して動作する系は、Ｉ系回路と称されてもよい。また、図２のＴＡ１１０−２と容量１２０−２とを含み、入力信号ＶＩＮ_Ｑに対して動作する系は、Ｑ系回路と称されてもよい。
【００５３】
ＴＡ１１０−１は、Ｉ系回路の電圧電流変換回路であり、入力信号ＶＩＮ_Ｉを電流（ｇｍ×ＶＩＮ＿Ｉ）に変換する。なお、ｇｍは、ＴＡ１１０−１のトランスコンダクタンス（相互コンダクタンス）の値である。
【００５４】
容量１２０−１は、一方の端子がＴＡ１１０−１の出力に接続され、他方の端子がＧＮＤに接地される。容量１２０−１の容量値は、Ｃ１である。
【００５５】
ＴＡ１１０−２は、Ｑ系回路の電圧電流変換回路であり、入力信号ＶＩＮ_Ｑを電流（ｇｍ×ＶＩＮ_Ｑ）に変換する。なお、ｇｍは、ＴＡ１１０−２のトランスコンダクタンス（相互コンダクタンス）の値である。
【００５６】
容量１２０−２は、一方の端子がＴＡ１１０−２の出力に接続され、他方の端子がＧＮＤに接地される。容量１２０−２の容量値は、Ｃ２である。
【００５７】
なお、容量１２０−１と容量１２０−２の少なくとも一方は、容量値の調整に対応する可変容量であってもよい。
【００５８】
合成回路１３０は、容量１２０−１と容量１２０−２のＧＮＤと接続される端子と反対の端子の電位の和または差を算出し、出力端子ＴＯＵＴから出力信号ＶＯＵＴを出力する。出力信号ＶＯＵＴは、出力電圧信号と称されてもよい。
【００５９】
移相器１００の動作の一例を説明する。ＶＩＮ＿Ｉ＝sinωｔ、ＶＩＮ＿Ｑ＝cosωｔが移相器１００に入力された場合、出力信号ＶＯＵＴは式（１）によって示される。なお、ωは、入力信号の角周波数であり、入力信号の周波数ｆｉｎを用いて、ω＝２πｆｉｎと表される。
【数１】
2019176455.tif 000003
【００６０】
ここで、入力信号ＶＩＮ＿Ｉ＝sinωｔに対する出力信号ＶＯＵＴの位相のずれの大きさαは、式（２）によって示される。
【数２】
2019176455.tif 000004
【００６１】
式（２）により、出力信号ＶＯＵＴの位相は容量の比によって決まることがわかる。なお、以下では、入力信号ＶＩＮ＿Ｉに対する出力信号ＶＯＵＴの位相のずれの大きさαを、位相制御量と称されてもよい。
【００６２】
本実施の形態１における位相制御は、例えば、以下の理論に従って行われる。なお、この理論は、以降の実施の形態でも同じである。
【００６３】
移相器１００のＩ系回路が入力信号ＶＩＮ＿Ｉ＝sinωｔに対して振幅Ａを与え、Ｑ系回路が入力信号ＶＩＮ＿Ｑ＝cosωｔに対して振幅Ｂを与える場合、出力電圧信号ＶＯＵＴは式（３）によって示される。
【数３】
2019176455.tif 000005
【００６４】
ここで、Ａ及びＢは、実数又は複素数の値をとる。なお、Ａは、Ｉ系回路の伝達関数によって表されてもよく、Ｂは、Ｑ系回路の伝達関数によって表されてもよい。
【００６５】
そして、位相制御量αは、式（４）によって示される。
【数４】
2019176455.tif 000006
【００６６】
次に、移相器１００の位相制御特性について説明する。図３は、本実施の形態１に係る移相器１００の出力波形のシミュレーションの結果を示す図である。図３の横軸は時間を示し、縦軸は出力電圧を示す。図３のシミュレーションは、入力信号の周波数ｆｉｎ＝１［ＧＨｚ］、入力信号の電力Ｐｉｎ＝−３０［ｄＢｍ］、ｇｍ＝２０［ｍＳ］、Ｃ１＝５０［ｆＦ］とし、Ｃ２＝５０［ｆＦ］又はＣ２＝５００［ｆＦ］の場合の結果である。図３は、Ｃ２＝５０［ｆＦ］又はＣ２＝５００［ｆＦ］に設定することによって、Ｃ１とＣ２の容量比を変化させた２種類の結果を示している。
【００６７】
図３では、容量比の違いに応じて、出力信号の位相が異なっていることが示される。図３より、移相器１００は、Ｃ１とＣ２の容量比を変化させることによって、出力信号の位相を調整できる。
【００６８】
ここで、図３では、容量比の違いに応じて、振幅が異なっていることが示される。つまり、図３では、出力信号の位相を変化させた場合に、出力信号の振幅が変化することが示される。
【００６９】
移相器１００の出力には、増幅器（例えば、図１Ａのパワーアンプ１７）が設けられることを想定している。移相器１００の出力に設けられる増幅器が振幅を調整することによって、出力信号の位相の変化に応じて変化する出力信号の振幅が、補正されてもよい。増幅器には、可変利得増幅器を用いられてもよい。あるいは、増幅器には、出力信号の振幅がある閾値を超えた場合に、一定の出力レベルに調整するデジタルアンプが用いられてもよい。
【００７０】
以上のように、本実施の形態１では、２個の電圧電流変換回路（１１０−１、１１０−２）、２個の容量（容量１２０−１、１２０−２）、合成回路１３０を有する移相器１００の構成について説明した。図２に示した構成では、２個の容量の容量値Ｃ１と容量値Ｃ２を制御することによって、位相の制御を実現することができる。
【００７１】
本実施の形態１に係る移相器１００は、簡易な構成であり、信号経路に直列にスイッチが設けられないことによって、広帯域信号に対して高速に動作できる。
【００７２】
また、例えば、プロセス、電源電圧及び／又は温度のバラツキが大きいＣＭＯＳプロセスであっても、容量の比のバラツキは小さくできる。そのため、容量の比によって位相を制御する本実施の形態１の移相器１００は、ＣＭＯＳプロセスで製造した場合に、設計値からのバラツキの小さい位相制御を実現できる。これによって、例えば、設計値からのバラツキを調整するキャリブレーション回路を削減、または、簡易にすることができ、無線通信装置の小型化及び／又は消費電力の削減を達成できる。
【００７３】
（実施の形態２）
本実施の形態２では、実施の形態１において示した移相器１００に対して電荷共有回路を設ける、連続時間（ＣＴ：Continuous Time）／離散時間（ＤＴ：Discrete Time）ハイブリッド型の移相器を示す。本実施の形態２における移相器は、容量比の制御に加えて、電荷共有回路に入力される制御信号によっても位相を制御できる。
【００７４】
［送信装置および受信装置の構成］
図４Ａは、本開示の実施の形態２に係る送信装置３の構成の一例を示す図である。図４Ｂは、本開示の実施の形態２に係る受信装置４の構成の一例を示す図である。なお、以下の説明において、送信装置３および受信装置４の構成要素に用いる「・・・部」、「・・・器」という表記は、「・・・回路（circuitry）」、「・・・デバイス」、「・・・ユニット」、又は、「・・・モジュール」といった他の表記に置換されてもよい。
【００７５】
図４Ａに示す送信装置３は、例えば、デジタル送信処理部１０と、Ｄ／Ａ変換処理部１１と、ＮＴ個（ＮＴは、１以上の整数）のアナログ送信処理部３２（アナログ送信処理部３２−１〜アナログ送信処理部３２−ＮＴ）と、参照周波数発振部３３と、ＬＯ周波数発振部１４と、を有する。
【００７６】
アナログ送信処理部３２−１〜アナログ送信処理部３２−ＮＴは、同一の構成を有する。以下では、アナログ送信処理部３２−１を例に挙げて説明する。アナログ送信処理部３２−１は、移相器３５と、送信ミクサ１６と、パワーアンプ１７と、アンテナ１８と、を有する。
【００７７】
デジタル送信処理部１０は、送信データに、例えば、符号化処理及び変調処理を含む所定のデジタル送信処理を施し、ベースバンドデジタル送信信号を生成し、Ｄ／Ａ変換処理部１１に出力する。
【００７８】
Ｄ／Ａ変換処理部１１は、ベースバンドデジタル送信信号をベースバンドアナログ送信信号に変換する。Ｄ／Ａ変換処理部１１は、ベースバンドアナログ送信信号を、アナログ送信処理部３２−１〜アナログ送信処理部３２−ＮＴへ出力する。
【００７９】
参照周波数発振部３３は、移相器３５に用いる参照周波数信号ｆＲＥＦ１を生成し、移相器３５に出力する。また、参照周波数発振部３３は、局部発振信号ｆＬＯ１の生成に用いる参照周波数信号ｆＲＥＦ＿ＬＯ１を生成し、ＬＯ周波数発振部１４に出力する。移相器３５に出力する参照周波数信号ｆＲＥＦ１の周波数とＬＯ周波数発振部１４に出力する参照周波数信号ｆＲＥＦ＿ＬＯ１の周波数は、同じ周波数であってもよく、異なる周波数であってもよい。
【００８０】
ＬＯ周波数発振部１４は、参照周波数信号ｆＲＥＦ＿ＬＯ１に基づいて、局部発振信号ｆＬＯ１を生成して送信ミクサ１６へ出力する。
【００８１】
移相器３５は、参照周波数信号ｆＲＥＦ１を使用し、ベースバンドアナログ送信信号の位相を制御する。例えば、移相器３５は、ベースバンドアナログ送信信号の位相を、送信装置３が形成するビームの方向に対応する位相へ制御する。移相器３５は、位相制御後のベースバンドアナログ送信信号を送信ミクサ１６に出力する。移相器３５によって制御される位相は、例えば、図示しない制御部によって指示される。
【００８２】
なお、移相器３５の構成および動作については後述する。
【００８３】
送信ミクサ１６は、局部発振信号ｆＬＯ１に基づいて、位相制御後のベースバンドアナログ送信信号をＲＦ周波数にアップコンバートし、ＲＦ周波数にアップコンバートされたアナログ送信信号をパワーアンプ１７に出力する。
【００８４】
パワーアンプ１７は、ＲＦ周波数にアップコンバートされたアナログ送信信号の電力を増幅し、アンテナ１８に出力する。
【００８５】
アンテナ１８は、電力増幅後のアナログ送信信号を放射する。
【００８６】
アナログ送信処理部３２−１〜アナログ送信処理部３２−ＮＴのそれぞれが有する移相器３５が、ベースバンドアナログ送信信号の位相を制御することによって、アナログ送信処理部３２−１〜アナログ送信処理部３２−ＮＴのそれぞれが有するアンテナ１８から送信される信号の指向性が所望の方向に制御される。
【００８７】
図４Ｂに示す受信装置４は、例えば、ＮＲ個（ＮＲは、１以上の整数）のアナログ受信処理部４０（アナログ受信処理部４０−１〜アナログ受信処理部４０−ＮＲ）と、Ａ／Ｄ変換処理部２１と、デジタル受信処理部２２と、参照周波数発振部４３と、ＬＯ周波数発振部２４と、を有する。
【００８８】
アナログ受信処理部４０−１〜アナログ受信処理部４０−ＮＲは、同一の構成を有する。以下では、アナログ受信処理部４０−１を例に挙げて説明する。アナログ受信処理部４０−１は、例えば、アンテナ２５と、低雑音増幅器２６と、受信ミクサ２７と、移相器４８と、を有する。
【００８９】
アンテナ２５は、図示しない送信局からＲＦ周波数のアナログ受信信号を受信し、低雑音増幅器２６へ出力する。
【００９０】
低雑音増幅器２６は、受信したＲＦ周波数のアナログ受信信号を増幅し、受信ミクサ２７へ出力する。
【００９１】
参照周波数発振部４３は、移相器４８に用いる参照周波数信号ｆＲＥＦ２を生成し、移相器４８に出力する。また、参照周波数発振部４３は、局部発振信号ｆＬＯ２の生成に用いる参照周波数信号ｆＲＥＦ＿ＬＯ２を生成し、ＬＯ周波数発振部２４に出力する。移相器４８に出力される参照周波数信号ｆＲＥＦ２の周波数とＬＯ周波数発振部２４に出力される参照周波数信号ｆＲＥＦ＿ＬＯ２の周波数は同じ周波数でもよく、異なる周波数でもよい。
【００９２】
ＬＯ周波数発振部２４は、参照周波数信号ｆＲＥＦ＿ＬＯ２に基づいて、局部発振信号ｆＬＯ２を生成して受信ミクサ２７へ出力する。
【００９３】
受信ミクサ２７は、局部発振信号ｆＬＯ２に基づいて、ＲＦ周波数のアナログ受信信号をベースバンドアナログ受信信号に周波数変換し、移相器４８に出力する。
【００９４】
移相器４８は、参照周波数信号ｆＲＥＦ２を使用して、ベースバンドアナログ受信信号の位相を制御する。例えば、移相器４８は、ベースバンドアナログ受信信号の位相を、受信装置４が形成するビームの方向に対応する位相へ制御する。移相器４８は、位相制御後のベースバンドアナログ受信信号をＡ／Ｄ変換処理部２１に出力する。移相器４８によって制御される位相は、例えば、図示しない制御部によって指示される。
【００９５】
Ａ／Ｄ変換処理部２１は、アナログ受信処理部４０−１〜アナログ受信処理部４０−ＮＲの移相器４８において位相制御が施されたベースバンドアナログ受信信号を合成する。そして、Ａ／Ｄ変換処理部２１は、合成したベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、デジタル受信処理部２２に出力する。
【００９６】
デジタル受信処理部２２は、ベースバンドデジタル受信信号に対して、例えば、復調処理及び復号処理等を含む所定のデジタル受信処理を行って受信データを生成し、出力する。
【００９７】
なお、図４Ａに示す送信装置３および図４Ｂに示す受信装置４は、ダイレクトコンバージョンの構成を有する。本実施の形態２に係る送信装置３または受信装置４は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）での処理を用いる構成でもよい。
【００９８】
また、図４Ａに示す送信装置３および図４Ｂに示す受信装置４が１つの通信装置に含まれる場合、参照周波数信号ｆＲＥＦ＿ＬＯ１、参照周波数信号ｆＲＥＦ＿ＬＯ２、参照周波数信号ｆＲＥＦ１、および参照周波数信号ｆＲＥＦ２のいずれか２つ以上の信号は、送信信号処理と受信信号処理とに共用されてもよい。あるいは、参照周波数発振部３３及び参照周波数発振部４３は、送信装置３及び受信装置４に共用されてもよいし、ＬＯ周波数発振部１４及びＬＯ周波数発振部２４は、送信装置３及び受信装置４に共用されてもよい。
【００９９】
なお、図４Ａの送信装置３では、移相器３５がＤ／Ａ変換処理部１１と送信ミクサ１６との間に設けられる例を示した。本開示はこれに限定されない。移相器３５は、送信ミクサ１６とパワーアンプ１７との間に設けられてもよいし、ＬＯ周波数発振部１４と送信ミクサ１６との間に設けられてもよい。
【０１００】
なお、移相器３５が、送信ミクサ１６とパワーアンプ１７との間に設けられる場合、移相器３５は、ＲＦ周波数にアップコンバートされたアナログ送信信号の位相を制御する。
【０１０１】
また、移相器３５がＬＯ周波数発振部１４と送信ミクサ１６との間に設けられる場合、移相器３５は、局部発振信号ｆＬＯ１の位相を制御する。局部発振信号ｆＬＯ１の位相を制御することによって、送信ミクサ１６において局部発振信号ｆＬＯ１に基づいてアップコンバードされたアナログ送信信号の位相は、間接的に制御される。
【０１０２】
また、図４Ｂの受信装置４では、移相器４８が受信ミクサ２７とＡ／Ｄ変換処理部２１との間に設けられる例を示した。本開示はこれに限定されない。移相器４８は、低雑音増幅器２６と受信ミクサ２７との間に設けられてもよいし、ＬＯ周波数発振部２４と受信ミクサ２７との間に設けられてもよい。
【０１０３】
なお、移相器４８が、低雑音増幅器２６と受信ミクサ２７との間に設けられる場合、移相器４８は、ＲＦ周波数のアナログ受信信号の位相を制御する。
【０１０４】
また、移相器４８がＬＯ周波数発振部２４と受信ミクサ２７との間に設けられる場合、移相器４８は、局部発振信号ｆＬＯ２の位相を制御する。局部発振信号ｆＬＯ２の位相を制御することによって、受信ミクサ２７において局部発振信号ｆＬＯ２に基づいてダウンコンバードされたアナログ受信信号の位相は、間接的に制御される。
【０１０５】
なお、移相器３５及び／又は移相器４８は、ゲイン制御の機能が追加された可変利得増幅器であってもよい。あるいは、移相器３５及び／又は移相器４８に、フィルタの機能及び／又はイコライザの機能が追加されてもよい。例えば、移相器３５及び／又は移相器４８の構成を変更することによって、ゲイン制御の機能、フィルタの機能およびイコライザの機能の少なくとも１つの機能を追加してもよい。あるいは、ゲイン制御の機能を追加する場合は可変増幅器を追加し、フィルタ機能を追加する場合はフィルタを追加し、イコライザ機能を追加する場合は、イコライザを追加してもよい。
【０１０６】
［移相器２００の構成と動作］
次に、図５を参照して、本実施の形態２に係る移相器２００の構成の一例について説明する。以下に説明する移相器２００は、図４Ａの移相器３５及び／又は図４Ｂの移相器４８に相当する。
【０１０７】
図５は、本実施の形態２に係る移相器２００の構成の一例を示す図である。図５に示す移相器２００は、例えば、ＴＡ２１０−１と、ＴＡ２１０−２と、容量２２０−１と、容量２２０−２と、電荷共有回路２３０−１と、電荷共有回路２３０−２と、合成回路２４０と、クロック生成回路２５０−１と、クロック生成回路２５０−２と、を有する。
【０１０８】
図５のＴＡ２１０−１と、ＴＡ２１０−２と、容量２２０−１と、容量２２０−２と、合成回路２４０とは、それぞれ、図２のＴＡ１１０−１と、ＴＡ１１０−２と、容量１２０−１と、容量１２０−２と、合成回路１３０と同様である。容量２２０−１の容量値及び容量２２０−２の容量値は、ぞれぞれ、ＣＨ１及びＣＨ２である。
【０１０９】
クロック生成回路２５０−１は、参照周波数発振部３３（図４Ａ参照）から出力される参照周波数信号ｆＲＥＦ１又は参照周波数発振部４３（図４Ｂ参照）から出力される参照周波数信号ｆＲＥＦ２を用いて、制御信号ＣＫ１−１及び制御信号ＣＫ２−１を生成し、電荷共有回路２３０−１へ出力する。
【０１１０】
クロック生成回路２５０−２は、参照周波数発振部３３（図４Ａ参照）から出力される参照周波数信号ｆＲＥＦ１又は参照周波数発振部４３（図４Ｂ参照）から出力される参照周波数信号ｆＲＥＦ２を用いて、制御信号ＣＫ１−２及び制御信号ＣＫ２−２を生成し、電荷共有回路２３０−２へ出力する。
【０１１１】
電荷共有回路２３０−１は、一方の端子がＴＡ２１０−１の出力に接続され、他方の端子がＧＮＤに接地される。電荷共有回路２３０−１には、クロック生成回路２５０−１によって生成される制御信号ＣＫ１−１及び制御信号ＣＫ２−１が入力される。なお、電荷共有回路２３０−１には、制御信号ＣＫ１−１及び制御信号ＣＫ２−１の一方が入力されてもよい。
【０１１２】
電荷共有回路２３０−２は、一方の端子がＴＡ２１０−２の出力に接続され、他方の端子がＧＮＤに接地される。電荷共有回路２３０−２には、クロック生成回路２５０−２によって生成される制御信号ＣＫ１−２及び制御信号ＣＫ２−２が入力される。なお、電荷共有回路２３０−２には、制御信号ＣＫ１−２及び制御信号ＣＫ２−２の一方が入力されてもよい。
【０１１３】
なお、図５のＴＡ２１０−１と、容量２２０−１と、電荷共有回路２３０−１とを含み、入力される入力信号ＶＩＮ_Iに対して動作する系は、Ｉ系回路と称されてもよい。また、図５のＴＡ２１０−２と、容量２２０−２と、電荷共有回路２３０−２とを含み、入力される入力信号ＶＩＮ_Ｑに対して動作する系は、Ｑ系回路と称されてもよい。
【０１１４】
また、電荷共有回路２３０−１と電荷共有回路２３０−２は、区別することなく、電荷共有回路２３０と称されてもよい。また、クロック生成回路２５０−１とクロック生成回路２５０−２は、区別することなく、クロック生成回路２５０と称されてもよい。なお、制御信号ＣＫ１−１と制御信号ＣＫ１−２は、区別することなく、制御信号ＣＫ１と称されてもよい。また、制御信号ＣＫ２−１と制御信号ＣＫ２−２は、区別することなく、制御信号ＣＫ２と称されてもよい。
【０１１５】
次に、電荷共有回路２３０の例、及び、クロック生成回路２５０から出力される制御信号ＣＫ１と制御信号ＣＫ２の例について説明する。
【０１１６】
図６Ａは、本実施の形態２に係る電荷共有回路２３０を示すブロック図である。図６Ａに示す電荷共有回路２３０は、例えば、接続端子Ａ及び接続端子Ｂを有する。また、電荷共有回路２３０には、クロック生成回路２５０によって生成される制御信号ＣＫ１及び制御信号ＣＫ２が入力される。なお、制御信号は、クロックと称されてもよい。また、図６Ａでは、制御信号ＣＫ１及び制御信号ＣＫ２が入力される電荷共有回路２３０を示すが、電荷共有回路２３０には、制御信号ＣＫ１及び制御信号ＣＫ２の一方が入力されてもよい。
【０１１７】
図６Ｂは、図６Ａに例示した電荷供給回路２３０に入力される制御信号の一例を示す図である。図６Ｂの横軸は時間を示し、縦軸は振幅を示す。制御信号ＣＫ１及び制御信号ＣＫ２のＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期ＴＣＫ）は、１／２である。制御信号ＣＫ２は、制御信号ＣＫ１に対して、１８０度位相が異なる信号である。制御信号ＣＫ１及び制御信号ＣＫ２のクロック周波数ｆＣＫ（ｆＣＫ＝１／ＴＣＫ）は、参照周波数信号（ｆＲＥＦ）の周波数と同じであってもよいし、異なっていてもよい。
【０１１８】
なお、以下の説明において、制御信号ＣＫ１が図６Ｂに示す「ｈｉｇｈ」の値をとる時間を、制御信号ＣＫ１のハイ期間と称されてもよい。制御信号ＣＫ１が、図６Ｂに示す「ｌｏｗ」の値をとる時間を、制御信号ＣＫ１のロー期間と称されてもよい。同様に、制御信号ＣＫ２の「ｈｉｇｈ」の値をとる時間及び制御信号ＣＫ２の「ｌｏｗ」の値をとる時間を、それぞれ、制御信号ＣＫ２のハイ期間及び制御信号ＣＫ２のロー期間と称されてもよい。
【０１１９】
［電荷共有回路２３０の第１の例］
図７Ａは、本開示の実施の形態２に係る電荷共有回路２３０の第１の例を示す図である。図７Ａに示す電荷共有回路２３０ａは、例えば、容量２３１ａと、スイッチ２３２−１と、スイッチ２３２−２と、を有する。
【０１２０】
容量２３１ａは、容量値の調整に対応する可変容量である。容量２３１ａの容量値は、ＣＲである。
【０１２１】
スイッチ２３２−１は、容量２３１ａの一方の端子と端子Ａとの間に設けられる。スイッチ２３２−２は、容量２３１ａの他方の端子と端子Ｂとの間に設けられる。
【０１２２】
スイッチ２３２−１とスイッチ２３２−２は、制御信号ＣＫ１によって、オンとオフとが制御される。例えば、スイッチ２３２−１とスイッチ２３２−２とは、制御信号ＣＫ１のハイ期間において、オン状態となり、ハイ期間以外の時間において、オフ状態となる。
【０１２３】
なお、以下の説明においても、スイッチは、制御信号のハイ期間において、オン状態となり、ハイ期間以外の期間において、オフ状態となる。
【０１２４】
例えば、スイッチ２３２−１は、制御信号ＣＫ１のハイ期間において、容量２３１ａの一方の端子と端子Ａとを接続する。スイッチ２３２−２は、制御信号ＣＫ１のハイ期間において、容量２３１ａの他方の端子と端子Ｂとを接続する。制御信号ＣＫ１のハイ期間以外の期間では、スイッチ２３２−１及びスイッチ２３２−２はオフとなり、接続は開放される。
【０１２５】
電荷共有回路２３０ａでは、制御信号ＣＫ１のハイ期間において、容量２３１ａが端子Ａと端子Ｂに接続され、制御信号ＣＫ１のロー期間において、容量２３１ａの接続が開放される。
【０１２６】
次に、図５の電荷共有回路２３０−１及び電荷共有回路２３０−２のそれぞれに、図７Ａに示す電荷共有回路２３０ａを用いた場合の、図５に示す移相器２００の動作例を説明する。
【０１２７】
なお、電荷共有回路２３０−１に電荷共有回路２３０ａを用いた場合、容量２３１ａは容量２３１ａ−１と称され、電荷共有回路２３０−２に電荷共有回路２３０ａを用いた場合、容量２３１ａは、容量２３１ａ−２と称されてもよい。
【０１２８】
制御信号ＣＫ１のハイ期間において、ＴＡ２１０−１から出力される出力電荷は、容量２２０−１と容量２３１ａ−１との両方に蓄積される。そして、制御信号ＣＫ１のロー期間において、ＴＡ２１０−１から出力される出力電荷は、容量２２０−１に蓄積される。
【０１２９】
同様に、制御信号ＣＫ１のハイ期間において、ＴＡ２１０−２から出力される出力電荷は、容量２２０−２と容量２３１ａ−２との両方に蓄積される。そして、制御信号ＣＫ１のロー期間において、ＴＡ２１０−２から出力される出力電荷は、容量２２０−２に蓄積される。
【０１３０】
［電荷共有回路２３０の第２の例］
図７Ｂは、本開示の実施の形態２に係る電荷共有回路２３０の第２の例を示す図である。図７Ｂに示す電荷共有回路２３０ｂは、例えば、容量２３１ｂと、スイッチ２３２−１〜スイッチ２３２−４と、を有する。
【０１３１】
容量２３１ｂは、容量値の調整に対応する可変容量である。容量２３１ｂの容量値は、ＣＲである。
【０１３２】
スイッチ２３２−１は、容量２３１ｂの一方の端子と端子Ａとの間に設けられる。スイッチ２３２−２は、容量２３１ｂの他方の端子と端子Ｂとの間に設けられる。スイッチ２３２−３及びスイッチ２３２−４は、容量２３１ｂの一方の端子と他方の端子との間に設けられる。
【０１３３】
スイッチ２３２−１とスイッチ２３２−２は、制御信号ＣＫ１によって、オンとオフとが制御される。スイッチ２３２−３とスイッチ２３２−４とは、制御信号ＣＫ２によって、オンとオフとが制御される。
【０１３４】
例えば、スイッチ２３２−１は、制御信号ＣＫ１のハイ期間において、容量２３１の一方の端子と端子Ａとを接続する。スイッチ２３２−２は、制御信号ＣＫ１のハイ期間において、容量２３１ｂの他方の端子と端子Ｂとを接続する。制御信号ＣＫ１のハイ期間以外の期間では、スイッチ２３２−１及びスイッチ２３２−２はオフとなり、接続は開放される。
【０１３５】
例えば、スイッチ２３２−３及びスイッチ２３２−４は、制御信号ＣＫ２のハイ期間において、容量２３１ｂの一方の端子と他方の端子とを接続する。制御信号ＣＫ２のハイ期間以外の期間では、スイッチ２３２−３及びスイッチ２３２−４はオフとなり、接続は開放される。
【０１３６】
なお、制御信号ＣＫ２のハイ期間において容量２３１ｂの一方の端子と他方の端子とを接続する構成であれば、例えば、スイッチ２３２−３とスイッチ２３２−４とのいずれか一方は省略されてもよい。
【０１３７】
図６Ｂに示したように、制御信号ＣＫ１と制御信号ＣＫ２とは、位相が１８０度異なる信号である。そのため、制御信号ＣＫ１のハイ期間は制御信号ＣＫ２のロー期間に相当し、制御信号ＣＫ１のロー期間は制御信号ＣＫ２のハイ期間に相当する。
【０１３８】
電荷共有回路２３０ｂでは、制御信号ＣＫ１のハイ期間において、容量２３１ｂが端子Ａと端子Ｂとに接続され、制御信号ＣＫ１のロー期間において、容量２３１ｂの一方の端子と他方の端子とが接続される。容量２３１ｂの一方の端子と他方の端子とが接続されることにより、容量２３１ｂの２つの端子が等電位となり、容量２３１ｂに蓄積されていた電荷は放電される。
【０１３９】
次に、図５の電荷共有回路２３０−１及び電荷共有回路２３０−２が、それぞれ、図７Ｂに示す電荷共有回路２３０ｂである場合の、図５に示す移相器２００の動作例を説明する。
【０１４０】
なお、電荷共有回路２３０−１に電荷共有回路２３０ｂを用いた場合、容量２３１ｂは容量２３１ｂ−１と称されてもよい。電荷共有回路２３０−２に電荷共有回路２３０ｂを用いた場合、容量２３１ｂは容量２３１ｂ−２と称されてもよい。
【０１４１】
制御信号ＣＫ１のハイ期間において、ＴＡ２１０−１から出力される出力電荷は、容量２２０−１と容量２３１ｂ−１との両方に蓄積される。そして、制御信号ＣＫ１のロー期間において、ＴＡ２１０−１から出力される出力電荷は、容量２２０−１に蓄積される。また、制御信号ＣＫ１のロー期間（制御信号ＣＫ２のハイ期間）において、容量２３１ｂ−１に蓄積された電荷は放電される。
【０１４２】
同様に、制御信号ＣＫ１のハイ期間において、ＴＡ２１０−２から出力される出力電荷は、容量２２０−２と容量２３１ｂ−２との両方に蓄積される。そして、制御信号ＣＫ１のロー期間において、ＴＡ２１０−２から出力される出力電荷は、容量２２０−２に蓄積される。また、制御信号ＣＫ１のロー期間（制御信号ＣＫ２のハイ期間）において、容量２３１ｂ−２に蓄積された電荷は放電される。
【０１４３】
［図７Ａと図７Ｂの違い］
図７Ａと図７Ｂでは、構成の複雑さと利得の変化の程度が異なり、構成選択の自由度がある。図７Ａの電荷共有回路２３０ａでは、制御信号ＣＫ１のロー期間において、容量２３１ａには、電荷が保持される。図７Ｂの電荷共有回路２３０ｂでは、制御信号ＣＫ１のロー期間に相当する制御信号ＣＫ２のハイ期間において、容量２３１ｂの電荷が放電される。
【０１４４】
図７Ａの電荷共有回路２３０ａを図５の電荷共有回路２３０−１に適用した場合の、図５のＴＡ２１０−１と容量２２０−１と電荷共有回路２３０−１とを含むＩ系回路の伝達関数は、式（５）によって示される。
【数５】
2019176455.tif 000007
【０１４５】
ここで、ＣＨは、容量２２０−１の容量値（ＣＨ１）であり、ＣＲは、電荷共有回路２３０−１に電荷共有回路２３０ａを採用した場合の容量２３１ａ−１の容量値である。また、パルス幅ＴＳは、制御信号ＣＫ１−１及びＣＫ２−１のクロック周波数によって決まる。また、Ｄ１は、式（６）によって示される。
【数６】
2019176455.tif 000008
【０１４６】
式（６）のＫ０は、式（７）によって示される。
【数７】
2019176455.tif 000009
【０１４７】
式（５）および式（６）のＫ１は、式（８）によって示される。
【数８】
2019176455.tif 000010
【０１４８】
同様に、図５のＴＡ２１０−２と容量２２０−２と電荷共有回路２３０−２の系（Ｑ系回路）の伝達関数は、式（５）によって示される。Ｑ系回路の伝達関数の場合、式（５）のＣＨは、容量２２０−２の容量値ＣＨ２であり、ＣＲは、電荷共有回路２３０−２に電荷共有回路２３０ａを採用した場合の容量２３１ａ−２の容量値である。
【０１４９】
なお、電荷共有回路２３０−１に入力される制御信号ＣＫ１−１と電荷共有回路２３０−２に入力される制御信号のＣＫ２−１のクロック周波数は、同じ周波数であってもよいし、異なる周波数であってもよい。また、電荷共有回路２３０−１に入力される制御信号ＣＫ１−１と電荷共有回路２３０−２に入力される制御信号のＣＫ２−１のＤＵＴＹ比は、同じＤＵＴＹ比であってもよいし、異なるＤＵＴＹ比であってもよい。
【０１５０】
式（５）において、伝達関数が示す回路の利得が、クロック周波数、および容量比によって決まることがわかる。これより、図５に示す移相器２００の位相が、クロック周波数、および容量比の少なくとも１つによって制御できることがわかる。
【０１５１】
また、図７Ｂの電荷共有回路２３０ｂを図５の電荷共有回路２３０−１及び電荷共有回路２３０−２に採用した場合、Ｉ系回路及びＱ系回路のゲインが、クロック周波数、および容量比によって決まることがわかる。これより、図５に示す移相器２００の位相が、クロック周波数、および容量比の少なくとも１つによって制御できることがわかる。
【０１５２】
［位相制御の方法］
図７Ａの電荷共有回路２３０ａを採用した移相器２００、および、図７Ｂの電荷共有回路２３０ｂを採用した移相器２００の両方において、下記に例示する制御方法（２−１）〜（２−３）のうち、少なくとも１つの制御を行うことによって、Ｉ系回路のゲインとＱ系回路のゲインとの間に、差（ゲイン差）を与えることができ、合成回路２４０から出力される出力信号の位相を制御できる。
【０１５３】
・制御方法（２−１）
容量２２０−１の容量値と容量２２０−２の容量値を調整する。
・制御方法（２−２）
容量２２０−１と電荷共有回路２３０−１の容量２３１−１との容量比と、容量２２０−２と電荷共有回路２３０−２の容量２３１−２との容量比を調整する。
・制御方法（２−３）
電荷共有回路２３０−１と電荷共有回路２３０−２に入力する制御信号のクロック周波数を調整する。
【０１５４】
上述した制御方法（２−１）〜（２−３）の少なくとも１つによって、出力信号の位相を制御できる。
【０１５５】
次に、移相器２００の位相制御特性について説明する。
【０１５６】
図８は、本実施の形態２に係る移相器２００の出力波形のシミュレーション結果の例を示す図である。図８の横軸は時間を示し、縦軸は出力電圧を示す。
【０１５７】
図８のシミュレーションは、入力信号の周波数ｆｉｎ＝０．１［ＧＨｚ］、入力信号の電力Ｐｉｎ＝−３０［ｄＢｍ］、ｇｍ＝２０［ｍＳ］、ＣＲ＝１００［ｆＦ］、ＣＨ１＝５０［ｆＦ］とし、ＣＨ２＝５０［ｆＦ］又はＣＨ２＝５００［ｆＦ］の場合の結果である。図８は、ＣＨ１を５０［ｆＦ］に固定し、ＣＨ２を５０［ｆＦ］又は５００［ｆＦ］に変化させることによって、ＣＨ１とＣＨ２の容量比を変化させた２つの結果を示している。
【０１５８】
図８では、容量比の違いに応じて、出力信号の移相が異なっていることが示される。図８より、移相器２００は、ＣＨ１とＣＨ２の容量比を変化させることによって、出力信号の位相を調整できる。
【０１５９】
なお、図８において、容量比の違いに応じて、振幅が異なっていることが示される。つまり、図８では、出力信号の位相を調整した場合に、出力信号の振幅が変化することが示される。
【０１６０】
移相器２００の出力には、増幅器（例えば、図４Ａのパワーアンプ１７）が設けられることを想定している。移相器２００の出力に設けられる増幅器が振幅を調整することによって、出力信号の位相を調整した場合に変化する出力信号の振幅が補正されてもよい。増幅器には、可変利得増幅器を用いられてもよい。あるいは、増幅器には、出力信号の振幅がある閾値を超えた場合に、一定の出力レベルに調整するデジタルアンプが用いられてもよい。
【０１６１】
以上のように、本実施の形態２では、２個の電圧電流変換回路（２１０−１、２１０−２）、２個の容量（容量２２０−１、２２０−２）、２個の電荷共有回路（２３０−１、２３０−２）、合成回路２４０及びクロック生成回路２５０を有する移相器２００の構成について説明した。図５に示した構成では、容量比、及び／又は、制御信号のパラメータ（例えば、クロック周波数）を制御することによって、位相の制御を実現することができる。
【０１６２】
本実施の形態２に係る移相器２００は、簡易な構成であり、スイッチの個数が少なく、信号経路に直列にスイッチが設けられないため、広帯域信号に対して高速に動作できる。
【０１６３】
また、例えば、プロセス、電源電圧及び／又は温度のバラツキが大きいＣＭＯＳプロセスであっても、容量の比のバラツキは小さくできる。そのため、クロック周波数または容量の比によって位相を制御する本実施の形態２の移相器２００は、ＣＭＯＳプロセスで製造した場合に、設計値からのバラツキの小さい位相制御を実現できる。これによって、例えば、設計値からのバラツキを調整するキャリブレーション回路を削減、または、簡易にすることができ、無線通信装置の小型化及び／又は消費電力の削減を達成できる。
【０１６４】
なお、本実施の形態２において、電荷共有回路２３０ａの容量２３１ａ及び電荷共有回路２３０ｂの容量２３１ｂが可変容量であると説明した。本開示はこれに限定されない。例えば、電荷共有回路２３０ａを図５の電荷共有回路２３０−１及び電荷共有回路２３０−２に採用する場合、電荷共有回路２３０−１及び電荷共有回路２３０−２のいずれか一方の容量２３１ａが可変容量であり、他方の容量２３１ａが固定された容量値を有する容量であってもよい。この場合、可変容量の容量値を調整することによって、容量比が調整されてもよい。
【０１６５】
（実施の形態３）
本実施の形態３では、実施の形態２における移相器２００に対してイコライザ特性を有することによって、周波数特性を広帯域にできる移相器を説明する。
【０１６６】
なお、本実施の形態３に係る送信装置及び受信装置は、図４Ａに示した送信装置３及び図４Ｂに示した受信装置４と同様であるので、説明は省略する。本実施の形態３において示す移相器は、例えば、図４Ａの移相器３５及び／又は図４Ｂの移相器４８に相当する。なお、以下の説明において、送信装置３および受信装置４の構成要素に用いる「・・・部」、「・・・器」という表記は、「・・・回路（circuitry）」、「・・・デバイス」、「・・・ユニット」、又は、「・・・モジュール」といった他の表記に置換されてもよい。
【０１６７】
［移相器３００の構成と動作］
図９は、本実施の形態３に係る移相器３００の構成の一例を示す図である。図９に示す移相器３００は、例えば、ＴＡ３１０−１と、ＴＡ３１０−２と、容量３２０−１と、容量３２０−２と、電荷共有回路３３０−１と、電荷共有回路３３０−２と、合成回路３４０と、クロック生成回路３５０−１と、クロック生成回路３５０−２と、を有する。
【０１６８】
図９のＴＡ３１０−１と、ＴＡ３１０−２と、容量３２０−１と、容量３２０−２と、合成回路３４０とは、それぞれ、図２のＴＡ１１０−１と、ＴＡ１１０−２と、容量１２０−１と、容量１２０−２と、合成回路１３０と同様である。容量３２０−１の容量値及び容量３２０−２の容量値は、ぞれぞれ、ＣＨ１及びＣＨ２である。
【０１６９】
クロック生成回路３５０−１は、参照周波数発振部３３（図４Ａ参照）から出力される参照周波数信号ｆＲＥＦ１又は参照周波数発振部４３（図４Ｂ参照）から出力される参照周波数信号ｆＲＥＦ２を用いて、制御信号Ｓ１−１、Ｓ２−１、Ｓ３−１及びＳ４−１を生成し、電荷共有回路３３０−１へ出力する。制御信号Ｓ１−１、Ｓ２−１、Ｓ３−１及びＳ４−１のクロック周波数は、例えば、ｆＣＫ１である。
【０１７０】
クロック生成回路３５０−２は、参照周波数発振部３３（図４Ａ参照）から出力される参照周波数信号ｆＲＥＦ１又は参照周波数発振部４３（図４Ｂ参照）から出力される参照周波数信号ｆＲＥＦ２を用いて、制御信号Ｓ１−２、Ｓ２−２、Ｓ３−２及びＳ４−２を生成し、電荷共有回路３３０−２へ出力する。制御信号Ｓ１−２、Ｓ２−２、Ｓ３−２及びＳ４−２のクロック周波数は、例えば、ｆＣＫ２である。
【０１７１】
電荷共有回路３３０−１は、一方の端子がＴＡ３１０−１の出力に接続され、他方の端子がＧＮＤに接地される。電荷共有回路３３０−１には、クロック生成回路３５０−１によって生成される制御信号が入力される。
【０１７２】
電荷共有回路３３０−２は、一方の端子がＴＡ３１０−２の出力に接続され、他方の端子がＧＮＤに接地される。電荷共有回路３３０−２には、クロック生成回路３５０−２によって生成される制御信号が入力される。
【０１７３】
なお、図９のＴＡ３１０−１と、容量３２０−１と、電荷共有回路３３０−１とを含み、入力される入力信号ＶＩＮ_Iに対して動作する系は、Ｉ系回路と称されてもよい。また、図９のＴＡ３１０−２と、容量３２０−２と、電荷共有回路３３０−２とを含み、入力される入力信号ＶＩＮ_Ｑに対して動作する系は、Ｑ系回路と称されてもよい。
【０１７４】
また、電荷共有回路３３０−１と電荷共有回路３３０−２は、区別することなく、電荷共有回路３３０と称されてもよい。また、クロック生成回路３５０−１とクロック生成回路３５０−２は、区別することなく、クロック生成回路３５０と称されてもよい。なお、制御信号Ｓ１−１と制御信号Ｓ１−２は、区別することなく、制御信号Ｓ１と称されてもよい。他の制御信号についても、同様である。
【０１７５】
次に、電荷共有回路３３０の例、及び、クロック生成回路３５０から出力される制御信号Ｓ１、Ｓ２、Ｓ３及びＳ４の例について説明する。
【０１７６】
図１０Ａは、本実施の形態３に係る電荷共有回路３３０を示すブロック図である。図１０Ａに示す電荷共有回路３３０は、例えば、接続端子Ａ及び接続端子Ｂを有する。また、電荷共有回路３３０には、クロック生成回路３５０によって生成される制御信号Ｓ１〜制御信号Ｓ４が入力される。なお、制御信号は、クロックと称されてもよい。
【０１７７】
図１０Ｂは、図１０Ａに例示した電荷供給回路３３０に入力される制御信号の一例を示す図である。図１０Ｂの横軸は時間を示し、縦軸は振幅を示す。制御信号Ｓ１〜制御信号Ｓ４のＤＵＴＹ比は、１／４である。制御信号Ｓ２は、制御信号Ｓ１に対して、９０度位相が異なる信号である。制御信号Ｓ３は、制御信号Ｓ１に対して、１８０度位相が異なる信号である。制御信号Ｓ４は、制御信号Ｓ１に対して、２７０度位相が異なる信号である。制御信号Ｓ１〜制御信号Ｓ２のクロック周波数ｆＣＫ（ｆＣＫ＝１／ＴＣＫ）は、参照周波数信号（ｆＲＥＦ）の周波数と同じであってもよいし、異なっていてもよい。
【０１７８】
なお、以下の説明において、制御信号Ｓ１が図１０Ｂに示す「ｈｉｇｈ」の値をとる時間を、制御信号Ｓ１のハイ期間と称されてもよい。制御信号Ｓ１が、図１０Ｂに示す「ｌｏｗ」の値をとる時間を、制御信号Ｓ１のロー期間と称されてもよい。制御信号Ｓ２〜制御信号Ｓ４についても同様である。
【０１７９】
［電荷共有回路３３０の例］
図１１は、本開示の実施の形態３に係る電荷共有回路３３０の一例を示す図である。図１１に示す電荷共有回路３３０は、例えば、スイッチ３３２−１〜スイッチ３３２−８と、容量３３１−１と、容量３３１−２と、を有する。
【０１８０】
容量３３１−１は、端子Ｘ１と端子Ｙ１を有する。容量３３１−２は、端子Ｘ２と端子Ｙ２を有する。容量３３１−１の容量値および容量３３１−２の容量値は、ＣＲである。なお、容量３３１−１の容量値は、容量３３１−２の容量値と異なっていてもよい。また、容量３３１−１と容量３３１−２の少なくとも１つは、可変容量であってもよい。
【０１８１】
スイッチ３３２−１は、端子Ｘ１と端子Ａとの間に設けられる。スイッチ３３２−２は、端子Ｙ１と端子Ｂとの間に設けられる。スイッチ３３２−１とスイッチ３３２−２とは、制御信号Ｓ１によって制御される。
【０１８２】
スイッチ３３２−３は、端子Ｘ２と端子Ａとの間に設けられる。スイッチ３３２−４は、端子Ｙ２と端子Ｂの間に設けられる。スイッチ３３２−３とスイッチ３３２−４とは、制御信号Ｓ２によって制御される。
【０１８３】
スイッチ３３２−５は、端子Ｘ１と端子Ｂとの間に設けられる。スイッチ３３２−６は、端子Ｙ１と端子Ａとの間に設けられる。スイッチ３３２−５とスイッチ３３２−６は、制御信号Ｓ３によって制御される。
【０１８４】
スイッチ３３２−７は、端子Ｘ２と端子Ｂとの間に設けられる。スイッチ３３２−８は、端子Ｙ２と端子Ａとの間に設けられる。スイッチ３３２−７とスイッチ３３２−８は、制御信号Ｓ４によって制御される。
【０１８５】
図１１に示す電荷共有回路３３０は、図１０Ｂに示した制御信号Ｓ１〜制御信号Ｓ４に基づくスイッチ３３２−１〜３３２−８の制御（オンとオフ）によって、次の４つの動作を１周期（１ＴＣＫ）内に行い、周期ＴＣＫ毎に繰り返す。
【０１８６】
第１の動作：制御信号Ｓ１がハイ期間中は、容量３３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される（以下、容量３３１−１の正相接続と記載する）。なお、制御信号Ｓ１がハイ期間中は、制御信号Ｓ２〜制御信号Ｓ４はロー期間であるため、容量３３１−２の端子は開放され、容量３３１−２には、後述する第４の動作において蓄積した電荷が保持されている。
【０１８７】
第２の動作：制御信号Ｓ２がハイ期間中は、容量３３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される（以下、容量３３１−２の正相接続と記載する）。なお、制御信号Ｓ２がハイ期間中は、制御信号Ｓ１、制御信号Ｓ３及び制御信号Ｓ４はロー期間であるため、容量３３１−１の端子は開放され、容量３３１−１には第１の動作において蓄積した電荷が保持されている。
【０１８８】
第３の動作：制御信号Ｓ３がハイ期間中は、容量３３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される（以下、容量３３１−１の逆相接続と記載する）。なお、制御信号Ｓ３がハイ期間中は、制御信号Ｓ１、制御信号Ｓ２及び制御信号Ｓ４はロー期間であるため、容量３３１−２の端子は開放され、容量３３１−２には第２の動作において蓄積した電荷が保持されている。
【０１８９】
第４の動作：制御信号Ｓ４がハイ期間中は、容量３３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される（以下、容量３３１−２の逆相接続と記載する）。なお、制御信号Ｓ４がハイ期間中は、制御信号Ｓ１〜制御信号Ｓ３はロー期間であるため、容量３３１−１の端子は開放され、容量３３１−１には第３の動作において蓄積した電荷が保持されている。
【０１９０】
容量３３１−１が正相接続され、容量３３１−２が逆相接続により電荷共有された電荷を保持する第１の動作、容量３３１−２が正相接続され、容量３３１−１が正相接続により電荷共有された電荷を保持する第２の動作、容量３３１−１が逆相接続され、容量３３１−２が正相接続により電荷共有された電荷を保持する第３の動作、および、容量３３１−２が逆相接続され、容量３３１−１が逆相接続により電荷共有された電荷を保持する第４の動作、という４つの動作がＴｓ期間毎に行われる。
【０１９１】
容量３３１−１および容量３３１−２は、それぞれ、正相接続（逆相接続）により電荷共有された電荷を逆相接続（正相接続）することによって、保持している電荷の極性を反転させて接続する動作を行う。
【０１９２】
つまり、上記第１の動作から第４の動作によって、電荷共有回路３３０は、容量３３１−１が保持している電荷の極性を反転させて接続し、容量３３１−２の接続が開放されて電荷を保持する動作（第１の動作及び第３の動作）と、容量３３１−２が保持している電荷の極性を反転させて接続し、容量３３１−１の接続が開放されて電荷を保持する動作（第２の動作及び第４の動作）とが、Ｔｓ期間毎に交互に繰り返される。
【０１９３】
次に、図９の電荷共有回路３３０−１及び電荷共有回路３３０−２のそれぞれに、図１１に示す電荷共有回路３３０を用いた場合の、図９に示す移相器３００の動作例を説明する。
【０１９４】
図９のＩ系回路（ＴＡ３１０−１と容量３２０−１と電荷共有回路３３０−１とを含む系の回路）において、容量３２０−１と電荷共有回路３３０−１は、Ｔｓ期間毎に電荷共有を繰り返し行い、サンプル値を生成する。容量３２０−１と電荷共有回路３３０−１は、次の３種類の電荷を共有する。
【０１９５】
（ａ）ＴＡ３１０−１が入力電圧信号ＶＩＮ＿Ｉを電流に変換した電荷（以下、入力電荷と記載する）
（ｂ）容量３２０−１が保持している１サンプル前の電荷
（ｃ）電荷共有回路３３０−１が保持している２サンプル前の電荷
なお、３種類の共有において、電荷共有回路３３０は、保持している２サンプル前の電荷の極性を反転させることによって電荷を共有する。
【０１９６】
図９のＩ系回路（ＴＡ３１０−１と容量３２０−１と電荷共有回路３３０−１とを含む系の回路）の伝達関数は、式（９）によって示される。
【数９】
2019176455.tif 000011
【０１９７】
ここで、ＣＨは、容量３２０−１の容量値（ＣＨ１）であり、ＣＲは、電荷共有回路３３０−１の容量３３１−１及び容量３３１−２の容量値である。なお、パルス幅ＴＳは、制御信号のクロック周波数によって決まる。また、Ｄは、式（１０）によって示される。
【数１０】
2019176455.tif 000012
【０１９８】
式（１０）のＫ０は、式（１１）によって示される。
【数１１】
2019176455.tif 000013
【０１９９】
式（９）および式（１０）のＫ１は、式（１２）によって示される。
【数１２】
2019176455.tif 000014
【０２００】
Ｉ系の回路のＤＣゲインは、式（９）の伝達関数から式（１３）によって示される。
【数１３】
2019176455.tif 000015
【０２０１】
ここで、ｆＳ＝１／ＴＳである。例えば、ＤＵＴＹ比が１／４の場合、ｆＳ＝４ｆＣＫである。
【０２０２】
同様に、図９のＴＡ３１０−２と容量３２０−２と電荷共有回路３３０−２との系（Ｑ系回路）の伝達関数は、式（９）によって示され、Ｑ系回路のＤＣゲインは、式（１３）によって示される。なお、Ｑ系回路の伝達関数の場合、式（９）〜式（１３）のＣＨは、容量３２０−２の容量値ＣＨ２であり、ＣＲは、電荷共有回路３３０−２の容量３３１−１及び容量３３１−２の容量値である。
【０２０３】
［位相制御の方法］
図１１の電荷共有回路３３０を適用した図９の移相器３００において、下記に例示する制御方法（３−１）〜（３−３）のうち、少なくとも１つの制御を行うことによって、Ｉ系回路のゲインとＱ系回路のゲインとの間に、ゲイン差を与えることができ、合成回路３４０から出力される信号の位相を制御できる。
【０２０４】
・制御方法（３−１）
容量３２０−１の容量値ＣＨ１と容量３２０−２の容量値ＣＨ２を調整する。
・制御方法（３−２）
「容量３２０−１の容量値ＣＨ１と電荷共有回路３３０−１の容量３３１の容量値ＣＲの比」と「容量３２０−２の容量値ＣＨ２と電荷共有回路３３０−２の容量３３１の容量値ＣＲの比」を調整する。
・制御方法（３−３）
電荷共有回路３３０−１と電荷共有回路３３０−２に入力する制御信号のクロック周波数を調整する。
【０２０５】
上述した制御方法（３−１）〜（３−３）の少なくとも１つによって、出力信号の位相を制御できる。
【０２０６】
例えば、制御方法（３−１）及び／又は制御方法（３−２）の制御を用いて出力信号の移相を制御する場合、容量値と出力信号の位相との関係は式（１４）によって示される。
【数１４】
2019176455.tif 000016
【０２０７】
式（１４）において、ＣＨ１は、容量３２０−１の容量値であり、ＣＲ１は、電荷共有回路３３０−１に含まれる容量３３１−１及び容量３３１−２の容量値である。ＣＨ２は、容量３２０−２の容量値であり、ＣＲ２は、電荷共有回路３３０−２に含まれる容量３３１−１及び容量３３１−２の容量値である。また、Ｋ０＿Ｉは、式（１１）のＣＨとＣＲのそれぞれにＣＨ１とＣＲ１を代入して得られる。Ｋ１＿Ｉは、式（１２）のＣＨとＣＲのそれぞれにＣＨ１とＣＲ１を代入して得られる。また、Ｋ０＿Ｑは、式（１１）のＣＨとＣＲのそれぞれにＣＨ２とＣＲ２を代入して得られる。Ｋ１＿Ｉは、式（１２）のＣＨとＣＲのそれぞれにＣＨ２とＣＲ２を代入して得られる。なお、式（１４）は、クロック生成回路３５０−１において生成される制御信号のクロック周波数と、クロック生成回路３５０−２において生成される制御信号のクロック周波数とを同じ周波数に設定した場合に、式（１３）に基づいて得られる。
【０２０８】
また、例えば、制御方法（３−３）の制御を用いて出力信号の移相を制御する場合、制御信号のクロック周波数と出力信号の位相制御量αとの関係は、式（１５）によって示される。
【数１５】
2019176455.tif 000017
【０２０９】
式（１５）において、ｆＣＫ１は、クロック生成回路３５０−１において生成される制御信号のクロック周波数であり、ｆＣＫ２は、クロック生成回路３５０−２において生成される制御信号のクロック周波数である。なお、式（１５）は、例えば、式（１４）の値が１となるように容量値又は容量比を設定した場合に、式（１３）に基づいて得られる。
【０２１０】
次に、移相器３００の位相制御特性について説明する。
【０２１１】
図１２Ａは、本実施の形態３に係る移相器３００の出力波形のシミュレーション結果の第１の例を示す図である。図１２Ｂは、本実施の形態３に係る移相器３００の出力波形のシミュレーション結果の第２の例を示す図である。図１２Ａ及び図１２Ｂの横軸は時間を示し、縦軸は出力電圧を示す。
【０２１２】
図１２Ａのシミュレーションは、入力信号の周波数ｆｉｎ＝１［ＧＨｚ］、入力信号の電力Ｐｉｎ＝−３０［ｄＢｍ］、ｇｍ＝２０［ｍＳ］、ＣＲ＝１００［ｆＦ］、ＣＨ１＝５０［ｆＦ］、ｆＣＫ＝ｆＣＫ１＝ｆＣＫ２＝２［ＧＨｚ］とし、ＣＨ２＝５０［ｆＦ］又はＣＨ２＝５００［ｆＦ］の場合の結果である。図１２Ａは、ＣＨ１を５０［ｆＦ］に固定し、ＣＨ２を５０［ｆＦ］又は５００［ｆＦ］に変化させることによって、ＣＨ１とＣＨ２の容量比を変化させた２つの結果を示している。
【０２１３】
図１２Ａでは、容量比の違いに応じて、出力信号の移相が異なっていることが示される。図１２Ａより、移相器３００は、ＣＨ１とＣＨ２の容量比を変化させることによって、出力信号の位相を調整できる。
【０２１４】
また、図１２Ｂのシミュレーションは、入力信号の周波数ｆｉｎ＝１［ＧＨｚ］、入力信号の電力Ｐｉｎ＝−３０［ｄＢｍ］、ｇｍ＝２０［ｍＳ］、ＣＲ＝１００［ｆＦ］、ＣＨ１＝ＣＨ２＝５０［ｆＦ］、ｆＣＫ１＝２［ＧＨｚ］とし、ｆＣＫ２＝２［ＧＨｚ］又はｆＣＫ２＝４［ＧＨｚ］の場合の結果である。図１２Ｂは、ｆＣＫ１を２［ＧＨｚ］に固定し、ｆＣＫ２を２［ＧＨｚ］又は４［ＧＨｚ］に変化させることによって、ｆＣＫ１とｆＣＫ２とのクロック周波数の比を変化させた２つの結果を示している。
【０２１５】
図１２Ｂでは、クロック周波数の比の違いに応じて、出力信号の移相が異なっていることが示される。図１２Ｂより、移相器３００は、クロック周波数を変化させることによって、出力信号の位相を調整できる。
【０２１６】
なお、図１２Ａにおいて、容量比の違いに応じて、振幅が異なっていることが示される。また、図１２Ｂにおいて、クロック周波数の比の違いに応じて、振幅が異なっていることが示される。つまり、図１２Ａ及び図１２Ｂでは、出力信号の位相を調整した場合に、出力信号の振幅が変化することが示される。
【０２１７】
移相器３００の出力には、増幅器（例えば、図４Ａのパワーアンプ１７）が設けられることを想定している。移相器３００の出力に設けられる増幅器が振幅を調整することによって、出力信号の位相を調整した場合に変化する出力信号の振幅が補正されてもよい。増幅器には、可変利得増幅器を用いられてもよい。あるいは、増幅器には、出力信号の振幅がある閾値を超えた場合に、一定の出力レベルに調整するデジタルアンプが用いられてもよい。
【０２１８】
以上のように、本実施の形態３では、２個の電圧電流変換回路（３１０−１、３１０−２）、２個の容量（容量３２０−１、３２０−２）、２個の電荷共有回路（３３０−１、３３０−２）、合成回路３４０及びクロック生成回路３５０を有する移相器３００の構成について説明した。図９に示した構成では、容量比、及び／又は、制御信号のパラメータ（例えば、クロック周波数）を制御することによって、位相の制御を実現することができる。
【０２１９】
本実施の形態３に係る移相器３００は、簡易な構成であり、スイッチの個数が少なく、信号経路に直列にスイッチが設けられないため、広帯域信号に対して高速に動作できる。
【０２２０】
また、例えば、プロセス、電源電圧及び／又は温度のバラツキが大きいＣＭＯＳプロセスであっても、容量の比のバラツキは小さくできる。そのため、容量の比によって位相を制御する本実施の形態３の移相器３００は、ＣＭＯＳプロセスで製造した場合に、設計値からのバラツキの小さい位相制御を実現できる。これによって、例えば、設計値からのバラツキを調整するキャリブレーション回路を削減、または、簡易にすることができ、無線通信装置の小型化及び／又は消費電力の削減を達成できる。
【０２２１】
また、本実施の形態３に係る移相器３００は、イコライザ特性を有するため、周波数特性の補正をすることも可能である。周波数特性を調整するイコライザを別に設けなくてもよく、装置の小型化を達成できる。
【０２２２】
（実施の形態４）
上述した実施の形態３では、移相器３００において、入力信号ＶＩＮ_Iが入力される経路に電荷共有回路３３０−１が設けられ、入力信号ＶＩＮ_Ｑが入力される経路に電荷共有回路３３０−２が設けられる構成を説明した。本実施の形態４では、実施の形態３の移相器３００において、入力信号ＶＩＮ_Iが入力される経路と、入力信号ＶＩＮ_Ｑが入力される経路との間に電荷共有回路が設けられる構成を説明する。本実施の形態４において説明する構成は、実施の形態３を簡略化した構成の一例に相当する。
【０２２３】
なお、本実施の形態４に係る送信装置及び受信装置は、図４Ａに示した送信装置３及び図４Ｂに示した受信装置４と同様であるので、説明は省略する。本実施の形態３において示す移相器は、例えば、図４Ａの移相器３５及び／又は図４Ｂの移相器４８に相当する。なお、以下の説明において、送信装置３および受信装置４の構成要素に用いる「・・・部」、「・・・器」という表記は、「・・・回路（circuitry）」、「・・・デバイス」、「・・・ユニット」、又は、「・・・モジュール」といった他の表記に置換されてもよい。
【０２２４】
［移相器４００の構成と動作］
図１３は、本実施の形態４に係る移相器４００の構成の一例を示す図である。図１３に示す移相器４００は、例えば、ＴＡ４１０−１と、ＴＡ４１０−２と、容量４２０−１と、容量４２０−２と、電荷共有回路４３０と、合成回路４４０と、クロック生成回路４５０と、を有する。
【０２２５】
図１３のＴＡ４１０−１と、ＴＡ４１０−２と、容量４２０−１と、容量４２０−２と、合成回路４４０とは、それぞれ、図２のＴＡ１１０−１と、ＴＡ１１０−２と、容量１２０−１と、容量１２０−２と、合成回路１３０と同様である。容量４２０−１の容量値及び容量４２０−２の容量値は、ぞれぞれ、ＣＨ１及びＣＨ２である。
【０２２６】
クロック生成回路４５０は、参照周波数発振部３３（図４Ａ参照）から出力される参照周波数信号ｆＲＥＦ１又は参照周波数発振部４３（図４Ｂ参照）から出力される参照周波数信号ｆＲＥＦ２を用いて、制御信号Ｓ１、Ｓ２、Ｓ３及びＳ４を生成し、電荷共有回路４３０へ出力する。制御信号Ｓ１、Ｓ２、Ｓ３及びＳ４のクロック周波数は、例えば、ｆＣＫである。
【０２２７】
電荷共有回路４３０は、一方の端子がＴＡ４１０−１の出力に接続され、他方の端子がＴＡ４１０−２の出力に接続される。電荷共有回路４３０には、クロック生成回路４５０によって生成される制御信号が入力される。
【０２２８】
なお、図１３のＴＡ４１０−１と、容量４２０−１とを含み、入力される入力信号ＶＩＮ_Iに対して動作する系は、Ｉ系回路と称されてもよい。また、図１３のＴＡ４１０−２と、容量４２０−２とを含み、入力される入力信号ＶＩＮ_Ｑに対して動作する系は、Ｑ系回路と称されてもよい。実施の形態４では、電荷共有回路４３０は、Ｉ系回路とＱ系回路の両方において共有されると捉えてよい。
【０２２９】
次に、電荷共有回路４３０の例、及び、クロック生成回路３５０から出力される制御信号Ｓ１、Ｓ２、Ｓ３及びＳ４の例について説明する。
【０２３０】
電荷共有回路４３０の構成の一例としては、図１０Ａおよび図１１に示す電荷共有回路３３０と同様の構成が挙げられる。電荷共有回路４３０には、クロック生成回路４５０によって生成される制御信号Ｓ１〜制御信号Ｓ４が入力される。なお、制御信号は、クロックと称されてもよい。制御信号としては、例えば、図１０Ｂに示す波形が挙げられる。
【０２３１】
なお、以下の説明において、制御信号Ｓ１が図１０Ｂに示す「ｈｉｇｈ」の値をとる時間を、制御信号Ｓ１のハイ期間と称されてもよい。制御信号Ｓ１が、図１０Ｂに示す「ｌｏｗ」の値をとる時間を、制御信号Ｓ１のロー期間と称されてもよい。制御信号Ｓ２〜制御信号Ｓ４についても同様である。
【０２３２】
次に、図１３の電荷共有回路４３０に、図１１に示す電荷共有回路３３０を用いた場合の、図１３に示す移相器４００の動作例を説明する。なお、以下では、図１１における端子Ａが容量４２０−１と接続し、端子Ｂが容量４２０−２と接続する場合の動作例である。
【０２３３】
移相器４００は、制御信号Ｓ１、制御信号Ｓ２、制御信号Ｓ３および制御信号Ｓ４のハイ期間での動作を繰り返す。それぞれ、以下のような動作を行う。
【０２３４】
制御信号Ｓ１のハイ期間では、容量３３１−１（ＣＲ）の端子Ｘ１が容量４２０−１（ＣＨ１）と接続され、容量３３１−１（ＣＲ）の端子Ｙ１が容量４２０−２（ＣＨ２）と接続される。
【０２３５】
制御信号Ｓ２のハイ期間では、容量３３１−２（ＣＲ）の端子Ｘ２が容量４２０−１（ＣＨ１）と接続され、容量３３１−２（ＣＲ）の端子Ｙ２が容量４２０−２（ＣＨ２）と接続される。
【０２３６】
制御信号Ｓ３のハイ期間では、容量３３１−１（ＣＲ）の端子Ｙ１が容量４２０−１（ＣＨ１）と接続され、容量３３１−１（ＣＲ）の端子Ｘ１が容量４２０−２（ＣＨ２）と接続される。Ｓ３のハイ期間では、容量４２０−１と容量４２０−２との間での容量３３１−１の接続の向きが、Ｓ１のハイ期間の接続の向きと反転する。
【０２３７】
制御信号Ｓ４のハイ期間では、容量３３１−２（ＣＲ）の端子Ｙ２が容量４２０−１（ＣＨ１）と接続され、容量３３１−２（ＣＲ）の端子Ｘ２が容量４２０−２（ＣＨ２）と接続される。Ｓ４のハイ期間では、容量４２０−１と容量４２０−２との間での容量３３１−２の接続の向きが、Ｓ２のハイ期間における接続の向きと反転する。
【０２３８】
容量３３１−１および容量３３１−２を介して、ＴＡ４１０−１から入力されるＩ系の信号とＴＡ４１０−２から入力される９０度位相のずれたＱ系の信号とが合成されることによって、出力信号の位相を制御することができる。
【０２３９】
［位相制御の方法］
図１３の移相器４００において、電荷共有回路４３０に、図１１の電荷共有回路３３０を適用した場合、下記に例示する制御方法の制御を行うことによって、Ｉ系回路のゲインとＱ系回路のゲインとの間に、ゲイン差を与えることができ、合成回路４４０から出力される信号の位相を制御できる。
【０２４０】
・制御方法
「容量４２０−１の容量値ＣＨ１と電荷共有回路４３０の容量３３１（図１１参照）の容量値ＣＲの比」と「容量４２０−２の容量値ＣＨ２と電荷共有回路４３０の容量３３１（図１１参照）の容量値ＣＲの比」を調整する。
【０２４１】
次に、移相器３００の位相制御特性について説明する。
【０２４２】
図１４Ａは、本実施の形態４に係る移相器４００の出力波形のシミュレーション結果の第１の例を示す図である。図１４Ｂは、本実施の形態４に係る移相器４００に低域通過フィルタを接続した場合の出力波形のシミュレーション結果の例を示す図である。図１４Ａ及び図１４Ｂの横軸は時間を示し、縦軸は出力電圧を示す。
【０２４３】
図１４Ａのシミュレーションは、入力信号の周波数ｆｉｎ＝１［ＧＨｚ］、入力信号の電力Ｐｉｎ＝−３０［ｄＢｍ］、ｇｍ＝２０［ｍＳ］、ＣＲ＝１００［ｆＦ］、ＣＨ１＝５０［ｆＦ］、ｆＣＫ＝２［ＧＨｚ］とし、ＣＨ２＝５０［ｆＦ］又はＣＨ２＝５００［ｆＦ］の場合の結果である。図１４Ａは、ＣＨ１を５０［ｆＦ］に固定し、ＣＨ２を５０［ｆＦ］又は５００［ｆＦ］に変化させることによって、ＣＨ１とＣＨ２の容量比を変化させた結果を示している。
【０２４４】
図１４Ａでは、容量比の違いに応じて、出力信号の移相が異なっていることが示される。図１４Ａより、移相器４００は、ＣＨ１とＣＨ２の容量比を変化させることによって、出力信号の位相を調整できる。
【０２４５】
また、図１４Ｂは、移相器４００に低域通過フィルタを接続した場合の出力波形のシミュレーション結果を示している。移相器４００に低域通過フィルタが接続されることによって、移相器４００の出力波形（例えば、図１４Ａ）の低域成分が、低域通過フィルタから出力され、移相器４００の出力波形の高域成分が、抑圧される。例えば、図１４Ａに示される出力波形の振幅における急峻な変化（例えば、鋭いピーク）が、図１４Ｂでは抑圧され、滑らかな出力波形が示される。
【０２４６】
移相器４００の出力には、増幅器（例えば、図４Ａのパワーアンプ１７）が設けられることを想定している。移相器４００の出力に設けられる増幅器が振幅を調整することによって、出力信号の位相を調整した場合に変化する出力信号の振幅が補正されてもよい。増幅器には、可変利得増幅器を用いられてもよい。あるいは、増幅器には、出力信号の振幅がある閾値を超えた場合に、一定の出力レベルに調整するデジタルアンプが用いられてもよい。
【０２４７】
以上のように、本実施の形態４では、２個の電圧電流変換回路（４１０−１、４１０−２）、２個の容量（容量４２０−１、４２０−２）、１個の電荷共有回路（４３０）、合成回路４４０及びクロック生成回路４５０を有する移相器４００の構成について説明した。図１３に示した構成では、容量比を制御することによって、位相の制御を実現することができる。
【０２４８】
本実施の形態４に係る移相器４００は、簡易な構成であり、スイッチの個数が少なく、信号経路に直列にスイッチが設けられないため、広帯域信号に対して高速に動作できる。
【０２４９】
以上説明した各実施の形態において示した容量は、容量値が固定の固定容量であってもよいし、容量値が変更可能な可変容量であってもよい。
【０２５０】
本開示はソフトウェア、ハードウェア、又は、ハードウェアと連携したソフトウェアで実現することが可能である。
【０２５１】
上記実施の形態の説明に用いた各機能ブロックは、部分的に又は全体的に、集積回路であるＬＳＩとして実現され、上記実施の形態で説明した各プロセスは、部分的に又は全体的に、一つのＬＳＩ又はＬＳＩの組み合わせによって制御されてもよい。ＬＳＩは個々のチップから構成されてもよいし、機能ブロックの一部または全てを含むように一つのチップから構成されてもよい。ＬＳＩはデータの入力と出力を備えてもよい。ＬＳＩは、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０２５２】
集積回路化の手法はＬＳＩに限るものではなく、専用回路、汎用プロセッサ又は専用プロセッサで実現してもよい。また、ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。本開示は、デジタル処理又はアナログ処理として実現されてもよい。
【０２５３】
さらには、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてありえる。
【０２５４】
本開示は、通信機能を持つあらゆる種類の装置、デバイス、システム（通信装置と総称）において実施可能である。通信装置の、非限定的な例としては、電話機（携帯電話、スマートフォン等）、タブレット、パーソナル・コンピューター（ＰＣ）（ラップトップ、デスクトップ、ノートブック等）、カメラ（デジタル・スチル／ビデオ・カメラ等）、デジタル・プレーヤー（デジタル・オーディオ／ビデオ・プレーヤー等）、着用可能なデバイス（ウェアラブル・カメラ、スマートウオッチ、トラッキングデバイス等）、ゲーム・コンソール、デジタル・ブック・リーダー、テレヘルス・テレメディシン（遠隔ヘルスケア・メディシン処方）デバイス、通信機能付きの乗り物又は移動輸送機関（自動車、飛行機、船等）、及び上述の各種装置の組み合わせがあげられる。
【０２５５】
通信装置は、持ち運び可能又は移動可能なものに限定されず、持ち運びできない又は固定されている、あらゆる種類の装置、デバイス、システム、例えば、スマート・ホーム・デバイス（家電機器、照明機器、スマートメーター又は計測機器、コントロール・パネル等）、自動販売機、その他ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）ネットワーク上に存在し得るあらゆる「モノ（Things）」をも含む。
【０２５６】
通信には、セルラーシステム、無線ＬＡＮシステム、通信衛星システム等によるデータ通信に加え、これらの組み合わせによるデータ通信も含まれる。
【０２５７】
また、通信装置には、本開示に記載される通信機能を実行する通信デバイスに接続又は連結される、コントローラやセンサー等のデバイスも含まれる。例えば、通信装置の通信機能を実行する通信デバイスが使用する制御信号やデータ信号を生成するような、コントローラやセンサーが含まれる。
【０２５８】
また、通信装置には、上記の非限定的な各種装置と通信を行う、あるいはこれら各種装置を制御する、インフラストラクチャ設備、例えば、基地局、アクセスポイント、その他あらゆる装置、デバイス、システムが含まれる。
【０２５９】
なお、本開示は、無線通信装置、または制御装置において実行される制御方法として表現することが可能である。また、本開示は、かかる制御方法をコンピュータにより動作させるためのプログラムとして表現することも可能である。更に、本開示は、かかるプログラムをコンピュータによる読み取りが可能な状態で記録した記録媒体として表現することも可能である。すなわち、本開示は、装置、方法、プログラム、記録媒体のうち、いずれのカテゴリーにおいても表現可能である。
【０２６０】
以上、図面を参照しながら各種の実施の形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施の形態における各構成要素を任意に組み合わせてもよい。
【０２６１】
＜本開示のまとめ＞
本開示における移相器は、第１の入力信号が入力される第１のラインに接続された第１の容量と、前記第１の入力信号に対して第１の位相差を有する第２の入力信号が入力される第２のラインに接続された第２の容量と、前記第１のラインと前記第２のラインに接続し、前記第１の容量と前記第２の容量との第１の容量比に応じて定まる位相を有する合成信号を出力する合成回路と、を備える。
【０２６２】
本開示の移相器において、前記第１の位相差は、ｎ×π／２である（ｎは１以上の整数）。
【０２６３】
本開示の移相器において、第１の周期において、前記第１のラインに対して接続および開放が繰り返される第３の容量と、第２の周期において、前記第２のラインに対して接続および開放が繰り返される第４の容量と、を備え、前記合成信号は、前記第１の容量比、前記第３の容量と前記第４の容量との第２の容量比、前記第１の周期、及び、前記第２の周期に応じて定まる位相を有する。
【０２６４】
本開示の移相器において、前記第３の容量は、前記第１の周期の１／２の期間ずつ、前記第１のラインに対して接続および開放され、前記第４の容量は、前記第２の周期の１／２の期間ずつ、前記第２のラインに対して接続および開放される。
【０２６５】
本開示の移相器において、前記第３の容量は、前記第１のラインに対して開放されている間、前記第１のラインに接続された期間に蓄積された電荷を保持し、前記第４の容量は、前記第２のラインに対して開放されている間、前記第２のラインに接続された期間に蓄積された電荷を保持する。
【０２６６】
本開示の移相器において、前記第３の容量は、前記第１のラインに対して開放されている間、前記第１のラインに接続された期間に蓄積された電荷を放電し、前記第４の容量は、前記第２のラインに対して開放されている間、前記第２のラインに接続された期間に蓄積された電荷を放電する。
【０２６７】
本開示の移相器において、２つの端子を有し、第３の周期で一方の端子が前記第１のラインと接続し、前記第３の周期を半周期シフトした周期で他方の端子が前記第１のラインと接続する第５の容量と、２つの端子を有し、前記第３の周期を１／４周期シフトした周期で一方の端子が前記第１のラインと接続し、前記第３の周期を３／４周期シフトした周期で他方の端子が前記第１のラインと接続する第６の容量と、２つの端子を有し、第４の周期で一方の端子が前記第２のラインと接続し、前記第４の周期を半周期シフトした周期で他方の端子が前記第２のラインと接続する第７の容量と、２つの端子を有し、前記第４の周期を１／４周期シフトした周期で一方の端子が前記第２のラインと接続し、前記第４の周期を３／４周期シフトした周期で他方の端子が前記第２のラインと接続する第８の容量と、を有し、前記合成信号は、前記第１の容量比、前記第５から第８の容量の値から決まる第３の容量比、前記第３の周期及び第４の周期に応じて定まる位相を有する。
【０２６８】
本開示の移相器において、前記第５の容量の前記一方の端子は、前記第３の周期の１／４の期間、前記第１のラインと接続され、前記第７の容量の前記一方の端子は、前記第４の周期の１／４の期間、前記第２のラインと接続される。
【０２６９】
本開示の移相器において、第１の端子および第２の端子を有し、第５の周期で前記第１の端子が前記第１のラインと接続し、前記第２の端子が前記第２のラインと接続し、前記第５の周期を半周期シフトした周期で前記第２の端子が前記第１のラインと接続し、前記第１の端子が前記第２のラインと接続する第９の容量と、第３の端子および第４の端子を有し、前記第５の周期を１／４周期シフトした周期で前記第３の端子が前記第１のラインと接続し、前記第４の端子が前記第２のラインと接続し、前記第５の周期を３／４周期シフトした周期で前記第４の端子が前記第１のラインと接続し、前記第３の端子が前記第２のラインと接続する第１０の容量と、を有し、前記合成信号は、前記第１の容量比、前記第９および前記第１０の容量の値から決まる第４の容量比に応じて定まる位相を有する。
【０２７０】
本開示における無線通信装置は、本開示の移相器を複数備え、前記複数の移相器のそれぞれの前記合成信号の位相を制御することによって、指向性を制御したビームを形成する。
【産業上の利用可能性】
【０２７１】
本開示の一態様に係る移相器は、無線通信装置における高周波信号およびベースバンド信号処理回路に有用であり、移相制御処理に対して有用である。
【符号の説明】
【０２７２】
１、３  送信装置
２、４  受信装置
１０  デジタル送信処理部
１１  Ｄ／Ａ変換処理部
１２、１２−１〜１２−ＮＴ  アナログ送信処理部
１３、２３  参照周波数発振部
１４、２４  ＬＯ周波数発振部
１５、２８、１００、２００、３００、４００  移相器
１６  送信ミクサ
１７  パワーアンプ
１８、２５  アンテナ
２０、２０−１〜２０−ＮＲ  アナログ受信処理部
２１  Ａ／Ｄ変換処理部
２２  デジタル受信処理部
２６  低雑音増幅器
２７  受信ミクサ
１１０−１、１１０−２、２１０−１、２１０−２、３１０−１、３１０−２、４１０−１、４１０−２  ＴＡ
１２０−１、１２０−２、２２０−１、２２０−２、２３１ａ、２３１ｂ、３２０−１、３２０−２、３３１−１、３３１−２、４２０−１、４２０−２  容量
１３０、２４０、３４０、４４０  合成回路
２３０ａ、２３０ｂ、２３０−１、２３０−２、３３０、３３０−１、３３０−２、４３０  電荷共有回路
２３２−１〜２３２−４、３３２−１〜３３２−８  スイッチ
２５０−１、２５０−２、３５０−１、３５０−２、４５０  クロック生成回路
【図１Ａ】
2019176455.tif 000018
【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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