(57)【要約】【課題】電源電圧の低下に伴うデータの消失を抑制する。【解決手段】半導体記憶装置は、第１抵抗変化素子ＶＲを含む第１メモリセルＭＣと、前記第１メモリセルへの書き込みを制御する第１ライトコントローラ２１および第２ライトコントローラ３１とを具備する。前記第１ライトコントローラは、第１配線から供給される第１電圧に基づいて前記第１メモリセルへの書き込みを行い、前記第２ライトコントローラは、前記第１配線から供給される前記第１電圧が第２電圧に低下した場合に、前記第２電圧に基づいて前記第１メモリセルへの書き込みを行う。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１抵抗変化素子を含む第１メモリセルと、
前記第１メモリセルへの書き込みを制御する第１ライトコントローラおよび第２ライトコントローラと
を具備し、
前記第１ライトコントローラは、第１配線から供給される第１電圧に基づいて前記第１メモリセルへの書き込みを行い、
前記第２ライトコントローラは、前記第１配線から供給される前記第１電圧が第２電圧に低下した場合に、前記第２電圧に基づいて前記第１メモリセルへの書き込みを行う
半導体記憶装置。
【請求項２】
前記第１ライトコントローラは、前記第１電圧に基づいて第１時間で前記第１メモリセルへの書き込みを行い、
前記第２ライトコントローラは、前記第２電圧に基づいて前記第１時間よりも長い第２時間で前記第１メモリセルへの書き込みを行う
請求項１の半導体記憶装置。
【請求項３】
前記第１配線から供給される電圧に基づく第１信号に応じて前記第２ライトコントローラを制御する第１回路をさらに具備する請求項１の半導体記憶装置。
【請求項４】
前記第１配線から供給される電圧に基づく第２信号に応じて前記第１配線から供給される電圧を前記第１メモリセルに供給する第２回路をさらに具備し、
前記第１信号が基づく電圧は、前記第２信号が基づく電圧よりも低い
請求項３の半導体記憶装置。
【請求項５】
前記第１回路は、
温度に応じて異なる電圧を生成する第３回路と、
前記第１配線から供給される電圧に基づく第３信号が供給される第１入力端子と、前記第３回路で生成された電圧に基づく第４信号が供給される第２入力端子とを含むコンパレータと
を含む請求項３の半導体記憶装置。
【請求項６】
前記第１回路は、
前記第１配線から供給される電圧に基づく第５信号が供給される第１入力端子と、第６信号が供給される第２端子とを含むＮＡＮＤ回路
を含む請求項３の半導体記憶装置。
【請求項７】
前記第６信号は、アクティブコマンドに基づく信号である請求項６の半導体記憶装置。
【請求項８】
前記第６信号は、ライトコマンドに基づく信号である請求項６の半導体記憶装置。
【請求項９】
前記第６信号は、リードコマンドに基づく信号である請求項６の半導体記憶装置。
【請求項１０】
前記第１回路は、
前記第１配線から供給される電圧に基づく第７信号が供給される第１入力端子と、前記第１配線から供給される電圧に基づく第８信号が供給される第２入力端子とを含むＮＡＮＤ回路
を含み、
前記第７信号は、第１タイミングで第１論理レベルから第２論理レベルになり、
前記第８信号は、前記第１タイミング後の第２タイミングで前記第１論理レベルから前記第２論理レベルになる
請求項３の半導体記憶装置。
【請求項１１】
前記第１回路は、
前記第１配線から供給される電圧に基づく第９信号が供給される第１入力端子と、第１０信号が供給される第２入力端子とを含むＮＡＮＤ回路と、
前記第９信号が供給される第１入力端子と、前記第１０信号と異なる論理レベルを有する第１１信号が供給される第２端子とを含むＮＡＮＤ回路と
を含む請求項３の半導体記憶装置。
【請求項１２】
前記第１０信号は、アクティブコマンドに基づく信号である請求項１１の半導体記憶装置。
【請求項１３】
前記第１０信号は、ライトコマンドに基づく信号である請求項１１の半導体記憶装置。
【請求項１４】
前記第１０信号は、リードコマンドに基づく信号である請求項１１の半導体記憶装置。
【請求項１５】
前記第１配線と前記第１回路との間に直列に接続された第４回路と、
前記第１配線と前記第１回路との間に直列に接続され、前記第４回路と並列に接続された第５回路と
をさらに具備する請求項３の半導体記憶装置。
【請求項１６】
前記第４回路は、
直列に接続された第１トランジスタおよび第１抵抗と、
直列に接続された第２トランジスタおよび第２抵抗と
を含み、
前記第５回路は、
直列に接続された第１ヒューズおよび第３抵抗と、
直列に接続された第２ヒューズおよび第４抵抗と
を含み、
前記第１抵抗の抵抗値と前記第２抵抗の抵抗とは異なり、前記第３抵抗の抵抗値と前記第４抵抗の抵抗とは異なる
請求項１５の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０５５６９２号公報
【特許文献２】米国特許出願公開第２０１６／０２７６００９号明細書
【特許文献３】米国特許出願公開第２０１４／０１５７０６５号明細書
【特許文献４】国際公開第２０１３／０９９５３６号
【特許文献５】米国特許第９０２５３６４号明細書
【特許文献６】米国特許第６７４７８９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源電圧の低下に伴うデータの消失を抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１抵抗変化素子ＶＲを含む第１メモリセルＭＣと、前記第１メモリセルへの書き込みを制御する第１ライトコントローラ２１および第２ライトコントローラ３１とを具備する。前記第１ライトコントローラは、第１配線から供給される第１電圧に基づいて前記第１メモリセルへの書き込みを行い、前記第２ライトコントローラは、前記第１配線から供給される前記第１電圧が第２電圧に低下した場合に、前記第２電圧に基づいて前記第１メモリセルへの書き込みを行う。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体構成を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す図。
【図３Ａ】第１実施形態に係る半導体記憶装置における抵抗変化素子の概略構成を示す断面図。
【図３Ｂ】第１実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子の断面図を示す図。
【図３Ｃ】第１実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子の断面図を示す図。
【図４】第１実施形態に係るグローバルライト回路およびリード／ライト回路を示す図。
【図５】第１実施形態に係るグローバルライト回路およびリード／ライト回路の変形例を示す図。
【図６】第１実施形態に係る半導体記憶装置における読み出しを示すフローチャート。
【図７】第１実施形態に係る半導体記憶装置における書き込み電圧と書き込み時間との関係を示す図。
【図８】第１実施形態に係る半導体記憶装置における読み出しを示すタイミングチャート。
【図９】第１実施形態に係る半導体記憶装置における読み出しを示すタイミングチャート。
【図１０】第２実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図１１】第２実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路の動作を示す図。
【図１２】第３実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図１３】第３実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図１４】第３実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図１５】第４実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図１６】第４実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図１７】第４実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図１８】第５実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図１９】第５実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２０】第５実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２１】第６実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図２２】第６実施形態に係る半導体記憶装置における電圧検知回路の各種信号のタイミングチャートを示す図。
【図２３】第６実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２４】第６実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２５】第７実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図２６】第７実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２７】第７実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図２８】第８実施形態に係る半導体記憶装置における電圧検知回路および電源供給回路を示す図。
【図２９】第８実施形態に係る半導体記憶装置における電圧検知回路の各種信号のタイミングチャート。
【図３０】第８実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図３１】第８実施形態に係る半導体記憶装置における電圧検知回路の動作を示す図。
【図３２】第９実施形態に係る半導体記憶装置における電圧検知回路、テストモード回路、およびトリミング回路を示す図。
【図３３】第９実施形態に係る半導体記憶装置における電圧検知のテストモードを示す図。
【図３４】第９実施形態に係る半導体記憶装置における電圧検知のテストモードを示す図。
【図３５】第９実施形態に係る半導体記憶装置における電圧検知のトリミングを示す図。
【図３６】第９実施形態に係る半導体記憶装置における電圧検知のトリミングを示す図。
【発明を実施するための形態】
【０００７】
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図９を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、抵抗変化素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。
【０００９】
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。また、信号ｂは反転信号を示す。
【００１０】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、メモリ１０およびメモリコントローラ（ホストデバイス）２０を備える。
【００１２】
メモリ１０は、例えば、ＭＲＡＭ、Dynamic Random Access Memory（ＤＲＡＭ）、Resistive Random Access Memory（ＲｅＲＡＭ）、Phase Change Random Access Memory（ＰＣＲＡＭ）である。以下では、メモリ１０がＭＲＡＭである場合について説明する。
【００１３】
メモリ１０は、メモリコントローラ２０からコマンド／アドレス信号ＣＡ、データＤＱ、データストローブ信号ＤＱＳ、およびクロックＣＬＫ／ＣＬＫｂを受け取る。また、メモリ１０は、メモリコントローラ２０にデータＤＱを送信する。
【００１４】
メモリコントローラ２０は、Central Processing Unit（ＣＰＵ）、ＲＡＭ、Read Only Memory （ＲＯＭ）等の要素を含む。メモリコントローラ２０は、コマンドによってメモリ１０を制御する。
【００１５】
メモリ１０は、バンクＢＫ（ＢＫ０−ＢＫ３）、データ回路１５、コマンド／アドレス回路１６、コントローラ１７、入出力回路１８、およびグローバルライト回路１９を備える。
【００１６】
バンクＢＫ０は、メモリセルアレイ１１＿０、ロウデコーダ１２＿０、リード／ライト回路１３＿０、およびカラムデコーダ１４＿０を有する。バンクＢＫ１−ＢＫ３はそれぞれ、バンクＢＫ０と同様の構成、すなわち、メモリセルアレイ１１＿１−１１＿３、ロウデコーダ１２＿１−１２＿３、リード／ライト回路１３＿１−１３＿３、およびカラムデコーダ１４＿１−１４＿３のそれぞれを有する。以下では、バンクＢＫ０の構成を例に説明する。ここで、バンクＢＫとは、メモリコントローラ２０から選択可能な最大の活性化ユニットである。
【００１７】
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１１＿０を示す図である。
【００１８】
図２に示すように、メモセルアレイ１１＿０には、ビット線ＢＬ（ＢＬ０−ＢＬ３）、ソース線ＳＬ（ＳＬ０−ＳＬ３）、およびワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられる。ビット線ＢＬおよびソース線ＳＬは、第１方向に延在し、第１方向に直交する第２方向において交互に設けられる。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ１１は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬとの各交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向において行列状に配列される。１つのワード線ＷＬと接続されたメモリセルＭＣの組は、「ページ」と称される。
【００１９】
なお、メモリセルアレイ１１＿０内のビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬの数は一例であって、限定されるものではない。
【００２０】
メモリセルＭＣは、例えば、抵抗変化素子ＲＣおよび選択トランジスタＳＴを含む。抵抗変化素子ＲＣの第１端子はビット線ＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はソース線ＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。
【００２１】
抵抗変化素子ＲＣは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。抵抗変化素子ＲＣは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗変化素子ＲＣがＭＴＪ素子である場合について説明する。
【００２２】
図３Ａは、第１実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの概略構成を示す断面図である。ここでは、抵抗変化素子ＲＣとして、主に記憶層６１、トンネルバリア層６２、および参照層６３について示す。
【００２３】
図３Ａに示すように、抵抗変化素子ＲＣは、強磁性層である記憶層６１と、強磁性層である参照層６３と、これらの間に形成される非磁性層であるトンネルバリア層６２とで構成される積層体を含む。
【００２４】
記憶層６１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。記憶層６１は、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）で構成される。
【００２５】
トンネルバリア層６２は、記憶層６１上に形成される。トンネルバリア層６２は、非磁性層であり、例えばＭｇＯで構成される。
【００２６】
参照層６３は、トンネルバリア層６２上に形成される。参照層６３は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層６３は、記憶層６１よりも磁化方向の反転エネルギーバリアが大きい。参照層６３は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）で構成される。
【００２７】
図３Ｂは、第１実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子の断面図を示す図である。図３Ｃは、第１実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子の断面図を示す図である。
【００２８】
抵抗変化素子ＲＣは、例えばスピン注入型の抵抗変化素子である。したがって、抵抗変化素子ＲＣにデータを書き込む場合、または抵抗変化素子ＲＣからデータを読み出す場合、抵抗変化素子ＲＣは、膜面に垂直な方向において、双方向に電流が通電される。
【００２９】
より具体的には、抵抗変化素子ＲＣへのデータの書き込みは、以下のように行われる。
【００３０】
図３Ｂに示すように、記憶層６１から参照層６３へ電流が流れる場合、すなわち、参照層６３から記憶層６１へ向かう電子が供給される場合、参照層６３の磁化方向と同じ方向にスピン偏極された電子が記憶層６１に注入される。この場合、記憶層６１の磁化方向は、参照層６３の磁化方向と同じ方向に揃えられる。これにより、参照層６３の磁化方向と記憶層６１の磁化方向とが、平行配列となる。この平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も小さくなる。この場合を例えば「０」データと規定する。
【００３１】
一方、図３Ｃに示すように、参照層６３から記憶層６１へ電流が流れる場合、すなわち、記憶層６１から参照層６３へ向かう電子が供給される場合、参照層６３により反射されることで参照層６３の磁化方向と反対方向にスピン偏極された電子とが記憶層６１に注入される。この場合、記憶層６１の磁化方向は、参照層６３の磁化方向と反対方向に揃えられる。これにより、参照層６３の磁化方向と記憶層６１磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も大きくなる。この場合を例えば「１」データと規定する。
【００３２】
また、抵抗変化素子ＲＣからのデータの読み出しは、以下のように行われる。
【００３３】
抵抗変化素子ＲＣに、読み出し電流が供給される。この読み出し電流は、記憶層６１の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗変化素子ＲＣの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
【００３４】
再度、図１に示すように、ロウデコーダ１２＿０は、ロウアドレスに応じてワード線ＷＬを選択する。カラムデコーダ１４＿０は、カラムアドレスに応じてビット線ＢＬおよびソース線ＳＬを選択する。リード／ライト回路１３＿０は、ライトドライバおよびセンスアンプ等を含み、メモリセルアレイ１１＿０への書き込みおよびメモリセルアレイ１１＿０からの読み出しを制御する。リード／ライト回路１３＿０の詳細については、後述する。
【００３５】
入出力回路１８は、メモリコントローラ２０との間の信号の伝送を制御する。より具体的には、入出力回路１８は、メモリコントローラ２０からコマンド／アドレス信号ＣＡ、データＤＱ、データストローブ信号ＤＱＳ、およびクロックＣＬＫ／ＣＬＫｂを受信する。そして、入出力回路１８は、メモリコントローラ２０から受信されたコマンド／アドレス信号ＣＡおよびクロックＣＬＫ／ＣＬＫｂをコマンド／アドレス回路１６に送信する。また、入出力回路１８は、メモリコントローラ２０から受信されたデータＤＱをデータ回路１５に送信する。また、入出力回路１８は、コントローラ１７に種々の制御信号を送信する。
【００３６】
コマンド／アドレス回路１６は、入出力回路１８からのコマンド／アドレス信号ＣＡを受信し、これらに基づく信号をバンクＢＫに送信する。また、コマンド／アドレス回路１６は、入出力回路１８からのクロックＣＬＫ／ＣＬＫｂを受信し、クロックＣＬＫ／ＣＬＫｂに基づくタイミングで、種々の信号を出力する。また、コマンド／アドレス回路１６は、外部電源からの電源電圧をバンクＢＫに供給する。
【００３７】
データ回路ＤＱは、入出力回路１８からのデータＤＱを受信し、これをバンクＢＫに送信する。
【００３８】
グローバルライト回路１９は、コントローラ１７の制御に従って、バンクＢＫへの書き込みを制御する。グローバルライト回路１９は、電源電圧が低下した場合に、低下した電源電圧に基づいて各バンクＢＫのメモリセルＭＣへの書き込みを行う。グローバルライト回路１９の詳細については、後述する。
【００３９】
コントローラ１７は、入出力回路１８からの制御信号に基づいて各構成要素を制御する。
【００４０】
図４は、第１実施形態に係るグローバルライト回路１９およびリード／ライト回路１３＿０，１３＿１を示す図である。ここでは、バンクＢＫ０−ＢＫ３のうち、バンクＢＫ０，ＢＫ１を示し、バンクＢＫ２，ＢＫ３を省略している。
【００４１】
図４に示すように、グローバルライト回路１９は、グローバルライトコントローラ３１および電圧検知回路３２を含む。
【００４２】
電圧検知回路３２は、電源電圧線に電気的に接続され、電源電圧ＶＤＤの低下（パワーダウン）を検知する。例えば、電源電圧ＶＤＤが通常時の第１電圧Ｖ１（例えば１．２Ｖ）から第２電圧Ｖ２（例えば０．９Ｖ）に低下した場合、電圧検知回路３２はこの電圧低下を検知する。そして、電圧検知回路３２は、検知信号をグローバルライトコントローラ３１に送信する。なお、以下において、第１電圧Ｖ１および第２電圧Ｖ２は電圧値（電圧レベル）として説明する。
【００４３】
グローバルライトコントローラ３１は、電圧検知回路３２からの検知信号に基づいてバンクＢＫの書き込みを制御する。グローバルライトコントローラ３１は、電源電圧ＶＤＤが低下した場合に、低下した電源電圧ＶＤＤに基づいてメモリセルＭＣへの書き込みを行う。グローバルライトコントローラ３１は、グローバルライトイネーブル回路３１Ａおよびグローバルライトタイマ３１Ｂを含む。グローバルライトイネーブル回路３１Ａは、電圧検知回路３２からの検知信号に基づいてライトパルス生成回路２２にライトイネーブル信号を送信し、ライトパルス生成回路２２に書き込みを指示する。グローバルライトタイマ３１Ｂは、電源電圧ＶＤＤが低下した場合の書き込み時間ｔ２を生成し、ライトパルス生成回路２２に送信する。書き込み時間ｔ２は、低下した電源電圧ＶＤＤ（第２電圧Ｖ２）を書き込み電圧として用いた場合に、メモリセルＭＣに十分にデータを書き込むことができる時間である。
【００４４】
バンクＢＫ０，ＢＫ１のリード／ライト回路１３＿０，１３＿１はそれぞれ、ローカルライトコントローラ２１、ライトパルス生成回路２２、ライトドライバ２３、およびページバッファ２４を含む。
【００４５】
ローカルライトコントローラ２１は、コマンド／アドレス回路１６からの信号に基づいて書き込みを制御する。ローカルライトコントローラ２１は、電源電圧ＶＤＤが通常の場合（低下していない場合）に、電源電圧ＶＤＤに基づいてメモリセルＭＣへの書き込みを行う。ローカルライトコントローラ２１は、ローカルライトイネーブル回路２１Ａおよびローカルライトタイマ２１Ｂを含む。ローカルライトイネーブル回路２１Ａは、コマンド／アドレス回路１６からの信号に基づいてライトパルス生成回路２２にライトイネーブル信号を送信し、ライトパルス生成回路２２に書き込みを指示する。ローカルライトタイマ２１Ｂは、電源電圧ＶＤＤが通常の場合の書き込み時間ｔ１を生成し、ライトパルス生成回路２２に送信する。書き込み時間ｔ１は、低下していない電源電圧ＶＤＤ（第１電圧Ｖ１）を書き込み電圧として用いた場合に、メモリセルＭＣに十分にデータを書き込むことができる時間である。
【００４６】
ＭＲＡＭでは、書き込み電圧および書き込み電圧に基づく書き込み電流が小さい場合であっても、書き込み時間を長くすることでメモリセルＭＣへのデータの書き込みが可能である。したがって、書き込み電圧が第２電圧Ｖ２である場合の書き込み時間ｔ２は、書き込み電圧が第１電圧Ｖ１（＞第２電圧Ｖ２）である場合の書き込み時間ｔ１よりも長い。
【００４７】
ライトパルス生成回路２２は、電源電圧ＶＤＤが通常の場合に、ローカルライトコントローラ２１の制御に従ってライトパルスを生成する。すなわち、ライトパルス生成回路２２は、ローカルライトイネーブル回路２１Ａからの指示に従って、ローカルライトタイマ２１Ｂの書き込み時間ｔ１に応じたライトパルスを生成する。
【００４８】
また、ライトパルス生成回路２２は、電源電圧ＶＤＤが低下した場合に、グローバルライトコントローラ３１の制御に従ってライトパルスを生成する。すなわち、ライトパルス生成回路２２は、グローバルライトイネーブル回路３１Ａからの指示に従って、グローバルライトタイマ３１Ｂの書き込み時間ｔ２に応じたライトパルスを生成する。
【００４９】
ページバッファ２４は、書き込みデータおよび読み出しデータを一時的に保持する。
【００５０】
ライトドライバ２３は、ライトパルス生成回路２２で生成されたライトパルスに基づいて、ページバッファ２４に保持されたデータをメモリセルＭＣに書き込む。
【００５１】
図５は、第１実施形態に係るグローバルライト回路１９およびリード／ライト回路１３＿０，１３＿１の変形例を示す図である。
【００５２】
グローバルライトコントローラ３１が全バンクＢＫに同時に信号を送信する場合、全バンクＢＫに同時に書き込みが行われる。この場合、全バンクＢＫのメモリセルＭＣに対して同時に書き込み電流を流す。その結果、ピーク電流が大きくなり、チップとして多量の電流を消費してしまう。
【００５３】
これに対し、図５に示すように、変形例では、グローバルライトコントローラ３１は、バンクＢＫ毎に別の制御線により信号を送信する。そして、グローバルライトコントローラ３１は、バンクＢＫ毎にタイミングを変えて信号を送信して、メモリセルＭＣへの書き込みを行う。これにより、ピーク電流を抑制することができ、電流の消費を低減することができる。
【００５４】
なお、グローバルライトコントローラ３１からの信号によりメモリセルＭＣへの書き込みが行われる場合、書き込みの前または書き込み時において書き込みに関与しない回路が停止されてもよい。例えば、ローカルライトコントローラ２１が停止されてもよい。これにより、余分な消費電流を抑制することができ、書き込み電圧の低下を抑制することができる。その結果、書き込みエラーを抑制することができる。
【００５５】
また、電圧検知回路３２は、書き込み終了を示す信号をコマンド／アドレス回路１６に送信してもよい。そして、コマンド／アドレス回路１６は、アクティブ状態であった各バンクＢＫに書き込みを正常終了するように信号を送信する。これにより、パワーダウン時においても、チップを正常終了することができる。
【００５６】
［第１実施形態の動作例］
図６は、第１実施形態に係る半導体記憶装置における読み出しを示すフローチャートである。
【００５７】
本例では、読み出しにおいて、メモリセルＭＣに対して第１読み出し、書き込みリセット、第２読み出し、および第１読み出しと第２読み出しとのデータ比較が順に行われる。すなわち、いわゆる自己参照読み出しが行われる。そして、自己参照読み出し後のデータ書き戻しにおいて、電源電圧ＶＤＤの低下を検知した場合に低下した電源電圧ＶＤＤに応じて書き込み時間が長く設定される。以下に、本例の読み出しについて詳説する。なお、以下では、バンクＢＫ０のメモリセルＭＣからの読み出しについて説明する。
【００５８】
図６に示すように、まず、ステップＳ１１において、コマンド／アドレス回路１６は、アクティブコマンドを受信する。このとき、コマンド／アドレス回路１６は、アドレス信号も受信する。これにより、コマンド／アドレス回路１６は、バンクＢＫ０のメモリセルＭＣを選択する。
【００５９】
次に、ステップＳ１２において、リード／ライト回路１３＿０のセンスアンプは、選択されたメモリセルＭＣ（以下、対象メモリセルＭＣと称す）に対して第１読み出しを行う。第１読み出しでは、対象メモリセルＭＣに記憶されたデータが読み出される。読み出されたデータ（以下、第１データと称す）は、センスアンプラッチに保持される。
【００６０】
次に、ステップＳ１３において、リード／ライト回路１３＿０のライトドライバ２３は、対象メモリセルＭＣに対して書き込みリセットを行う。書き込みリセットでは、対象メモリセルＭＣに予め設定された特定データ（例えば「０」データ）が書き込まれる。
【００６１】
次に、ステップＳ１４において、リード／ライト回路１３＿０のセンスアンプは、対象メモリセルＭＣに対して第２読み出しを行う。第２読み出しでは、書き込みリセットによって対象メモリセルＭＣに書き込まれた特定データ（以下、第２データと称す）が読み出される。読み出されたデータは、センスアンプラッチに保持される。
【００６２】
次に、ステップＳ１５において、リード／ライト回路１３＿０のセンスアンプは、第１データと第２データとを比較する。より具体的には、第１データに対応する電流または電圧と第２データに対応する電流または電圧とが比較される。この比較結果に応じて、センスアンプは、第１データが「０」または「１」データであるかを判定する。この判定結果（「０」または「１」データ）は、ページバッファ２４に保持される。
【００６３】
次に、ステップＳ１６において、コマンド／アドレス回路１６は、リードコマンドを受信する。
【００６４】
次に、ステップＳ１７において、コマンド／アドレス回路１６は、ページバッファ２４に保持されたデータを外部に読み出す。
【００６５】
次に、ステップＳ１８において電圧検知回路３２によって電源電圧ＶＤＤの低下が検知されない場合、すなわち、電源電圧ＶＤＤが通常の第１電圧Ｖ１を維持する場合、ステップＳ１９においてコマンド／アドレス回路１６はプリチャージコマンドを受信する。
【００６６】
プリチャージコマンドが受信されると、ステップＳ２０において、ライトドライバ２３は、ローカルライトコントローラ２１の制御に従って、ページバッファ２４に保持されたデータの書き込み（書き戻し）を行う。すなわち、ライトドライバ２３は、書き込み電圧として第１電圧Ｖ１を用いて第１時間ｔ１で対象メモリセルＭＣへの書き込みを行う。
【００６７】
一方、ステップＳ１８において電圧検知回路３２によって電源電圧ＶＤＤの低下が検知された場合、すなわち、電源電圧ＶＤＤが通常の第１電圧Ｖ１から第２電圧Ｖ２に低下した場合、ステップＳ２０においてライトドライバ２３はグローバルライトコントローラ３１の制御に従ってページバッファ２４に保持されたデータの書き戻しを行う。すなわち、ライトドライバ２３は、書き込み電圧として第２電圧Ｖ２を用いて第２時間ｔ２で対象メモリセルＭＣへの書き込みを行う。
【００６８】
以下に、書き込み電圧と書き込み時間とについて詳説する。
【００６９】
図７は、第１実施形態に係る半導体記憶装置における書き込み電圧と書き込み時間との関係を示す図である。
【００７０】
図７に示すように、ＭＲＡＭでは、書き込み電圧が大きいほど短時間で、書き込み電圧が小さいほど長時間でメモリセルへの書き込みが可能である。例えば、書き込み電圧が通常時の第１電圧Ｖ１である場合、第１時間ｔ１で書き込みが行われる。第１時間ｔ１は、第１電圧Ｖ１を書き込み電圧として用いた場合に、メモリセルＭＣに十分にデータを書き込むことができる時間である。一方、書き込み電圧が第１電圧Ｖ１から低下した第２電圧Ｖ２である場合、第１時間ｔ１よりも長い第２時間ｔ２で書き込みが行われる。第２時間ｔ２は、第２電圧Ｖ２を書き込み電圧として用いた場合に、メモリセルＭＣに十分にデータを書き込むことができる時間である。このように、第１実施形態では、書き込み電圧に応じて書き込み時間が設定される。
【００７１】
図８および図９は、第１実施形態に係る半導体記憶装置における読み出しを示すタイミングチャートである。図８は電源電圧の低下が検知されない場合（図６のステップＳ１８のＮｏの場合、以下、第１例と称す）を示し、図９は電源電圧の低下が検知された場合（図６のステップＳ１８のＹｅｓの場合、以下、第２例と称す）を示している。
【００７２】
図８に示すように、メモリ１０は、クロックＣＬＫ／ＣＬＫｂのタイミングに基づいて種々のコマンドを受信することで動作する。
【００７３】
まず、第１例では、時刻Ｔ０において、コマンド／アドレス回路１６はアクティブコマンドを受信する。
【００７４】
アクティブコマンドが受信されると、時刻Ｔ１において、リード／ライト回路１３＿０のセンスアンプは、対象メモリセルＭＣに対して第１読み出しを行う。すなわち、対象メモリセルＭＣに記憶されたデータ「１」が読み出される。読み出されたデータ「１」は、センスアンプラッチに保持される。
【００７５】
引き続き、リード／ライト回路１３＿０のライトドライバ２３は、対象メモリセルＭＣに対して書き込みリセットを行う。書き込みリセットでは、対象メモリセルＭＣに予め設定された特定データ「０」が書き込まれる。
【００７６】
さらに、リード／ライト回路１３＿０のセンスアンプは、対象メモリセルＭＣに対して第２読み出しを行う。すなわち、書き込みリセットによって対象メモリセルＭＣに書き込まれた特定データ「０」が読み出される。読み出されたデータは、センスアンプラッチに保持される。
【００７７】
そして、リード／ライト回路１３＿０のセンスアンプは、第１読み出しで読み出されたデータ「１」と第２読み出しで読み出されたデータ「０」とを比較する。この比較結果により、センスアンプは、対象メモリセルＭＣに記憶されたデータ（第１読み出しで読み出されたデータ）が「１」であると判定する。このデータ「１」は、ページバッファ２４に保持される。
【００７８】
次に、時刻Ｔ２において、コマンド／アドレス回路１６は、リードコマンドを受信する。リードコマンドが受信されると、コマンド／アドレス回路１６は、ページバッファ２４に保持されたデータを外部に読み出す。
【００７９】
その後、電圧検知回路３２は電源電圧ＶＤＤの低下を検知せず、時刻Ｔ３においてコマンド／アドレス回路１６はプリチャージコマンドを受信する。
【００８０】
プリチャージコマンドが受信されると、時刻Ｔ４において、ライトドライバ２３は、ページバッファ２４に保持されたデータ「１」をメモリセルＭＣに書き戻す。このとき、ライトドライバ２３は、ローカルライトコントローラ２１の制御に従って、書き込みを行う。すなわち、ライトドライバ２３は、書き込み電圧として第１電圧Ｖ１を用いて第１時間ｔ１で対象メモリセルＭＣへの書き込みを行う。
【００８１】
一方、図９に示すように、第２例では、時刻Ｔ１１において電圧検知回路３２は電源電圧ＶＤＤの低下を検知する。電源電圧ＶＤＤの低下が検知されると、プリチャージコマンドが受信されなくても、時刻Ｔ１２においてライトドライバ２３は、ページバッファ２４に保持されたデータ「１」をメモリセルＭＣに書き戻す。このとき、ライトドライバ２３は、グローバルライトコントローラ３１の制御に従って、書き込みを行う。すなわち、ライトドライバ２３は、書き込み電圧として第２電圧Ｖ２を用いて第１時間ｔ１よりも長い第２時間ｔ２で対象メモリセルＭＣへの書き込みを行う。
【００８２】
［第１実施形態の効果］
自己参照読み出しを行うＭＲＡＭでは、読み出しにおいて、メモリセルＭＣに対して第１読み出し、書き込みリセット、第２読み出し、および第１読み出しと第２読み出しとのデータ比較が順に行われる。この際、書き込みリセットが行われることで、メモリセルＭＣのもとのデータは破壊される。そして、最終的にデータ比較によって読み出されたデータ（もとのデータと同等のデータ）はページバッファ２４に保持され、その後、メモリセルＭＣに書き戻される。このとき、データの破壊後かつメモリセルＭＣにデータが書き戻される前に、予期しない電源電圧ＶＤＤの低下（パワーダウン）が生じる場合がある。この場合、書き込み電圧も低下するため、メモリセルＭＣにもとのデータを正確に書き込むことが困難になる。その結果、メモリセルＭＣは誤ったデータを記憶している状態となり、正しいデータは消失してしまう恐れがある。
【００８３】
これに対し、上記第１実施形態では、電圧検知回路３２およびグローバルライトコントローラ３１が設けられる。電圧検知回路３２は、電源電圧ＶＤＤの低下を検知し、検知信号を出力する。グローバルライトコントローラ３１は、電圧検知回路３２からの検知信号に応じて、低下して検知された電源電圧ＶＤＤ（第２電圧Ｖ２）に基づいてメモリセルＭＣへの書き込みを行う。より具体的には、グローバルライトコントローラ３１は、第２電圧Ｖ２を書き込み電圧として用いて、書き込み時間ｔ２でメモリセルＭＣへの書き込みを行う。書き込み時間ｔ２は、通常時の電源電圧ＶＤＤ（第１電圧Ｖ１）を書き込み電圧として用いた場合の書き込み時間ｔ１よりも長く設定される。これにより、低下した電源電圧ＶＤＤによっても正しいデータをメモリセルＭＣに書き込むことができ、電源電圧ＶＤＤの低下に伴うデータの消失を抑制することができる。
【００８４】
なお、第１実施形態では、データ破壊型の自己参照読み出しを行うＭＲＡＭにおける読み出し時の書き戻しについて説明したが、これに限らない。例えば、データ破壊型の自己参照読み出しを行うＭＲＡＭにおける通常の書き込みの際（ライトコマンド発行の際）、またはデータ非破壊型のＭＲＡＭにおける通常の書き込みの際においても、予期しない電源電圧ＶＤＤの低下に伴うデータの消失が生じる場合がある。この場合においても、第１実施形態に係る書き込みは適用可能である。
【００８５】
＜第２実施形態＞
以下に図１０および図１１を用いて、第２実施形態に係る半導体記憶装置について説明する。
【００８６】
第２実施形態では、電圧検知回路３２による電源電圧ＶＤＤの低下の検知の具体例である。第２実施形態では、電源電圧ＶＤＤが低下する際に、電圧検知回路３２による検知を早くし、電源供給回路４１が各バンクＢＫをパワーオフする前に電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする。以下に、第２実施形態について詳説する。
【００８７】
なお、第２実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【００８８】
［第２実施形態の構成例］
図１０は、第２実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【００８９】
図１０に示すように、電源電圧ＶＤＤが供給される電源電圧線と接地電圧ＶＳＳが供給される接地電圧線との間に抵抗Ｒ１−Ｒ５が直列に電気的に接続される。すなわち、抵抗Ｒ１の第１端子は電源電圧線に電気的に接続され、抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に電気的に接続される。抵抗Ｒ２の第２端子は抵抗Ｒ３の第１端子に電気的に接続され、抵抗Ｒ３の第２端子は抵抗Ｒ４の第１端子に電気的に接続され、抵抗Ｒ４の第２端子は抵抗Ｒ５の第１端子に電気的に接続される。抵抗Ｒ５の第２端子は、接地電圧線に電気的に接続される。
【００９０】
電源供給回路４１は、例えばコマンド／アドレス回路１６に含まれる。電源供給回路４１は、電源電圧ＶＤＤを検知することで、電源となる信号ＰＷを各バンクＢＫに供給する。より具体的には、電源供給回路４１は、抵抗Ｒ２の第２端子と抵抗Ｒ３の第１端子の接続端子（ノードｎ１）に電気的に接続され、ノードｎ１の電圧に基づく信号を検知する。電源供給回路４１の検知レベルは、電圧ＶＴＨである。このため、電源供給回路４１は、ノードｎ１の電圧が電圧ＶＴＨよりも大きい場合に信号ＰＷを「Ｈ（High）」レベルとして出力する、すなわち、各バンクＢＫをパワーオンする。一方、電源供給回路４１は、ノードｎ１の電圧が電圧ＶＴＨ以下の場合に信号ＰＷを「Ｌ（Low）」レベルとして出力する、すなわち、各バンクＢＫをパワーオフする。
【００９１】
電圧検知回路３２は、電源電圧ＶＤＤの低下を検知することで、検知信号ＤＥＴをグローバルライトコントローラ３１に供給する。より具体的には、電圧検知回路３２は、抵抗Ｒ３の第２端子と抵抗Ｒ４の第１端子との接続端子（ノードｎ２）に電気的に接続され、ノードｎ２の電圧に基づく信号を検知する。電圧検知回路３２の検知レベルは、電源供給回路４１の検知レベルと同じ電圧ＶＴＨである。このため、電圧検知回路３２は、ノードｎ２の電圧が電圧ＶＴＨ以下の場合に検知信号ＤＥＴを「Ｈ」レベルとして出力する。一方、電源供給回路４１は、ノードｎ２の電圧が電圧ＶＴＨよりも大きい場合に検知信号ＤＥＴを「Ｌ」レベルとして出力する。
【００９２】
［第２実施形態の動作例］
図１１は、第２実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１の動作を示す図である。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【００９３】
本例では、電源電圧ＶＤＤが低下する際に、電源供給回路４１がパワーオフする前に電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする。すなわち、各バンクＢＫがパワーオンした状態で、グローバルライトコントローラ３１による書き込みが実行される。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【００９４】
図１１に示すように、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。電圧検知回路３２は、ノードｎ２の電圧ＶＴＨを検知すると、電源電圧ＶＤＤが低下したと判断する。そして、電圧検知回路３２は、「Ｈ」レベルの検知信号ＤＥＴをグローバルライトコントローラ３１に出力する。グローバルライトコントローラ３１は、検知信号ＤＥＴに応じて、低下して検知された電源電圧ＶＤＤ（第２電圧Ｖ２）に基づいてメモリセルＭＣへの書き込みを行う。
【００９５】
一方、ノードｎ１には、電圧［ＶＴＨ＋ＩＲ３］が印加される。ここで、Ｉは抵抗Ｒ３に流れる電流を示し、Ｒ３は抵抗Ｒ３の抵抗値を示す。すなわち、ノードｎ１にはノードｎ２よりも大きい電圧が印加される。上述したように、電源供給回路４１の検知レベルは、電圧検知回路３２検知レベルと同じである。このため、電源供給回路４１は、「Ｈ」レベルの信号ＰＷを出力して各バンクＢＫをパワーオンする。
【００９６】
［第２実施形態の効果］
電源供給回路４１の検知レベルと電圧検知回路３２の検知レベルとが同じであり、電源供給回路４１の検知ノードと電圧検知回路３２の検知ノードとが同じである場合、電源電圧ＶＤＤが低下した際に、電源供給回路４１の検知と電圧検知回路３２の検知とが同じタイミングになってしまう可能性がある。この場合、電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにしたとしても、電源供給回路４１が各バンクＢＫをパワーオフしてしまう。その結果、電源電圧ＶＤＤの低下に伴うグローバルライトコントローラ３１による書き込みが実現できなくなってしまう。
【００９７】
これに対し、第２実施形態では、電源供給回路４１の検知レベルと電圧検知回路３２の検知レベルとが同じであり、電源供給回路４１の検知ノードと電圧検知回路３２の検知ノードとが異なる。より具体的には、電圧検知回路３２の検知ノード（ノードｎ２）の電圧が電源供給回路４１の検知ノード（ノードｎ１）の電圧よりも小さく設定される。これにより、電源電圧ＶＤＤが低下した際に、電圧検知回路３２のほうが先に電源電圧ＶＤＤの低下を検知することができる。すなわち、電圧検知回路３２は、電源電圧ＶＤＤの低下量が小さくても、電源電圧ＶＤＤの低下を検知することができる。これにより、電源供給回路４１が各バンクＢＫをパワーオフする前に（各バンクＢＫがパワーオンした状態で）、電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする。したがって、電源電圧ＶＤＤの低下に伴うグローバルライトコントローラ３１による書き込みを実現することができる。
【００９８】
＜第３実施形態＞
以下に図１２および図１３を用いて、第３実施形態に係る半導体記憶装置について説明する。
【００９９】
第３実施形態は、第２実施形態の変形例であり、電圧検知回路３２の検知レベルが温度に応じて変化する。以下に、第３実施形態について詳説する。
【０１００】
なお、第３実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１０１】
［第３実施形態の構成例］
図１２は、第３実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１０２】
図１２に示すように、電圧検知回路３２は、コンパレータ３２Ａおよび温度センサ回路３２Ｂを含む。
【０１０３】
コンパレータ３２Ａの第１入力端子はノードｎ１に電気的に接続され、コンパレータ３２Ａの第２入力端子は温度センサ回路３２Ｂの出力端子に電気的に接続される。コンパレータ３２Ａの出力端子は、検知信号ＤＥＴを出力する。
【０１０４】
温度センサ回路３２Ｂは、ＢＧＲ（Band Gap Reference）回路等を含む。温度センサ回路３２Ｂは、温度に応じて異なる電圧を生成して出力する。より具体的には、温度センサ回路３２Ｂは、高温時において低電圧を生成して出力し、低温時において高電圧を生成して出力する。
【０１０５】
［第３実施形態の動作例］
図１３および図１４は、第３実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図１３は高温時の電圧検知回路３２の動作を示す図であり、図１４は低温時の電圧検知回路３２の動作を示す図である。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１０６】
本例では、電圧検知回路３２の検知レベルが温度に応じて変化する。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１０７】
図１３に示すように、高温時において、温度センサ回路３２Ｂは、低電圧（電圧ＶＴＨ１）を生成して出力する。コンパレータ３２Ａは、電圧ＶＴＨ１に基づく信号とノードｎ２の電圧に基づく信号とを比較する。そして、ノードｎ２の電圧が電圧ＶＴＨ１以下になった場合に、コンパレータ３２Ａは「Ｈ」レベルの検知信号ＤＥＴを出力する。
【０１０８】
一方、図１４に示すように、低温時において、温度センサ回路３２Ｂは、高電圧（電圧ＶＴＨ２＞ＶＴＨ１）を生成して出力する。コンパレータ３２Ａは、電圧ＶＴＨ２に基づく信号とノードｎ２の電圧に基づく信号とを比較する。そして、ノードｎ２の電圧が電圧ＶＴＨ２以下になった場合に、コンパレータ３２Ａは「Ｈ」レベルの検知信号ＤＥＴを出力する。
【０１０９】
［第３実施形態の効果］
ＭＲＡＭでは、高温時においてメモリセルＭＣへの書き込みが容易であり、低温時においてメモリセルＭＣへの書き込みが困難になる。このため、高温から低温になるほど、大きい書き込み電流および高い書き込み電圧が必要になる。
【０１１０】
これに対し、上記第３実施形態では、電圧検知回路３２が温度センサ回路３２Ｂを含み、電源電圧ＶＤＤの低下の際の電圧検知回路３２の検知レベルが温度に応じて変化する。より具体的には、高温時において検知レベルは低電圧（電圧ＶＴＨ１）に設定され、低温時において検知レベルは高電圧（電圧ＶＴＨ２）に設定される。これにより、温度によって最適な書き込み電圧が変化しても、低下した電源電圧ＶＤＤによって正しいデータを信頼性良くメモリセルＭＣに書き込むことができる。
【０１１１】
＜第４実施形態＞
以下に図１５乃至図１７を用いて、第４実施形態に係る半導体記憶装置について説明する。
【０１１２】
第４実施形態は、第２実施形態の変形例であり、電圧検知回路３２がアクティブコマンド（アクティブフラグ信号ＡＣＴＦＬＧ）に応じて動作する。以下に、第４実施形態について詳説する。
【０１１３】
なお、第４実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１１４】
［第４実施形態の構成例］
図１５は、第４実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１１５】
図１５に示すように、電圧検知回路３２は、ＰＭＯＳトランジスタＴ１、抵抗Ｒ６、ＮＡＮＤ回路ＮＡ１、およびインバータＩＮＶ１を含む。
【０１１６】
ＰＭＯＳトランジスタＴ１の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＴ１の第２端子は抵抗Ｒ６の第１端子に電気的に接続され、ＰＭＯＳトランジスタＴ１の制御端子は、ノードｎ２に電気的に接続される。抵抗Ｒ６の第２端子は、接地電圧線に電気的に接続される。
【０１１７】
ＮＡＮＤ回路ＮＡ１の第１入力端子は、ＰＭＯＳトランジスタＴ１の第２端子と抵抗Ｒ６の第１端子との接続端子（ノードｎ３）に電気的に接続される。ＮＡＮＤ回路ＮＡ１の第２入力端子には、アクティブフラグ信号ＡＣＴＦＬＧが入力される。ＮＡＮＤ回路ＮＡ１の出力端子は、インバータＩＮＶ１の入力端子に電気的に接続される。インバータＩＮＶ１の出力端子は、検知信号ＤＥＴを出力する。
【０１１８】
［第４実施形態の動作例］
図１６および図１７は、第４実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図１６はアクティブコマンドが受信された場合の動作を示し、図１７はアクティブコマンドが受信されない場合の動作を示す。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１１９】
本例では、アクティブコマンドが受信されたときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｈ」レベルになる。一方、アクティブコマンドが受信されない場合ときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｌ」レベルになる。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１２０】
図１６に示すように、アクティブコマンドが受信されると、バンクＢＫがアクティブ状態となり、アクティブフラグ信号ＡＣＴＦＬＧが「Ｈ」レベルになる。アクティブフラグ信号ＡＣＴＦＬＧの「Ｈ」レベルは、プリチャージコマンドが受信されるまで維持される。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。すなわち、トランジスタＴ１の制御端子に電圧ＶＴＨが印加される。電圧ＶＴＨは、トランジスタＴ１の閾値電圧である。これにより、トランジスタＴ１はオンし、ＮＡＮＤ回路ＮＡ１の第１入力端子に「Ｈ」レベルの信号が入力される。したがって、ＮＡＮＤ回路ＮＡ１は「Ｌ」レベルの信号を出力し、インバータＩＮＶ１は「Ｈ」レベルの検知信号ＤＥＴを出力する。そして、グローバルライトコントローラ３１は、「Ｈ」レベルの検知信号ＤＥＴに応じて、低下して検知された電源電圧ＶＤＤ（第２電圧Ｖ２）に基づいてメモリセルＭＣへの書き込みを行う。
【０１２１】
一方、図１７に示すように、アクティブコマンドが受信されないと、バンクＢＫがアクティブ状態以外の状態（例えば、スタンバイ状態）となり、アクティブフラグ信号ＡＣＴＦＬＧが「Ｌ」レベルになる。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。これにより、図１６と同様に、ＮＡＮＤ回路ＮＡ１の第１入力端子に「Ｈ」レベルの信号が入力される。そして、ＮＡＮＤ回路ＮＡ１は「Ｈ」レベルの信号を出力し、インバータＩＮＶ１は「Ｌ」レベルの検知信号ＤＥＴを出力する。したがって、バンクＢＫがアクティブ状態以外の状態のとき、パワーダウンが生じてもグローバルライトコントローラ３１は動作しない。
【０１２２】
［第４実施形態の効果］
上記第４実施形態によれば、電圧検知回路３２がアクティブコマンドに応じて動作する。より具体的には、バンクＢＫがアクティブ状態のときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｈ」レベルになり、グローバルライトコントローラ３１が書き込みを行う。一方、バンクＢＫがアクティブ状態以外の状態のときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｌ」レベルになり、グローバルライトコントローラ３１が書き込みを行わない。これにより、アクティブ状態以外の状態においてパワーダウンが生じても、グローバルライトコントローラ３１が誤動作することを防ぐことができる。
【０１２３】
＜第５実施形態＞
以下に図１８乃至図２０を用いて、第５実施形態に係る半導体記憶装置について説明する。
【０１２４】
第５実施形態は、第２実施形態の変形例であり、電圧検知回路３２がライトコマンド（ライトフラグ信号ＷＴＦＬＧ）およびリードコマンド（リードフラグ信号ＲＤＦＬＧ）に応じて動作する。以下に、第５実施形態について詳説する。
【０１２５】
なお、第５実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１２６】
［第５実施形態の構成例］
図１８は、第５実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１２７】
図１８に示すように、電圧検知回路３２は、ＰＭＯＳトランジスタＴ２、抵抗Ｒ７、ＮＡＮＤ回路ＮＡ２、およびインバータＩＮＶ２−ＩＮＶ４を含む。
【０１２８】
ＰＭＯＳトランジスタＴ２の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＴ２の第２端子は抵抗Ｒ７の第１端子に電気的に接続され、ＰＭＯＳトランジスタＴ２の制御端子は、ノードｎ２に電気的に接続される。抵抗Ｒ７の第２端子は、接地電圧線に電気的に接続される。
【０１２９】
ＮＡＮＤ回路ＮＡ２の第１入力端子は、ＰＭＯＳトランジスタＴ２の第２端子と抵抗Ｒ７の第１端子との接続端子（ノードｎ４）に電気的に接続される。インバータＩＮＶ２の入力端子にはリードフラグ信号ＲＤＦＬＧが入力され、インバータＩＮＶ２の出力端子はＮＡＮＤ回路ＮＡ２の第２入力端子に電気的に接続される。インバータＩＮＶ３の入力端子にはライトフラグ信号ＷＴＦＬＧが入力され、インバータＩＮＶ３の出力端子はＮＡＮＤ回路ＮＡ２の第３入力端子に電気的に接続される。ＮＡＮＤ回路ＮＡ２の出力端子は、インバータＩＮＶ４の入力端子に電気的に接続される。インバータＩＮＶ４の出力端子は、検知信号ＤＥＴを出力する。
【０１３０】
［第５実施形態の動作例］
図１９および図２０は、第５実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図１９はライトコマンドおよびリードコマンドが受信されない場合の動作を示し、図２０はライトコマンドが受信された場合の動作を示す。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１３１】
本例では、ライトコマンドおよびリードコマンドが受信されないときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｈ」レベルになる。一方、ライトコマンドおよびリードコマンドのいずれかが受信されたときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｌ」レベルになる。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１３２】
図１９に示すように、ライトコマンドおよびリードコマンドが受信されないと、ライトフラグ信号ＷＴＦＬＧおよびリードフラグ信号ＲＤＦＬＧが「Ｌ」レベルになる。このため、ＮＡＮＤ回路ＮＡ２の第２入力端子および第３入力端子に「Ｈ」レベルの信号が入力される。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。すなわち、トランジスタＴ２の制御端子に電圧ＶＴＨが印加される。電圧ＶＴＨは、トランジスタＴ２の閾値電圧である。これにより、トランジスタＴ２はオンし、ＮＡＮＤ回路ＮＡ２の第１入力端子に「Ｈ」レベルの信号が入力される。したがって、ＮＡＮＤ回路ＮＡ２は「Ｌ」レベルの信号を出力し、インバータＩＮＶ４は「Ｈ」レベルの検知信号ＤＥＴを出力する。そして、グローバルライトコントローラ３１は、「Ｈ」レベルの検知信号ＤＥＴに応じて、低下して検知された電源電圧ＶＤＤ（第２電圧Ｖ２）に基づいてメモリセルＭＣへの書き込みを行う。
【０１３３】
一方、図２０に示すように、ライトコマンドが受信されると、ライトフラグ信号ＷＴＦＬＧが「Ｈ」レベルになる。このため、ＮＡＮＤ回路ＮＡ２の第３入力端子に「Ｌ」レベルの信号が入力される。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。これにより、図１９と同様に、ＮＡＮＤ回路ＮＡ２の第１入力端子に「Ｈ」レベルの信号が入力される。そして、ＮＡＮＤ回路ＮＡ２は「Ｈ」レベルの信号を出力し、インバータＩＮＶ１は「Ｌ」レベルの検知信号ＤＥＴを出力する。したがって、ライトコマンドが受信されたとき、パワーダウンが生じてもグローバルライトコントローラ３１は動作しない。
【０１３４】
なお、リードコマンドが受信されたときにおいても、電圧検知回路３２はライトコマンドが受信されたときと同様に動作する。
【０１３５】
［第５実施形態の効果］
ライトコマンドまたはリードコマンドが受信されると、そのコマンドに基づいて各回路が動作する。このため、各回路において電流が発生し、そのピークにおいては多量の消費電流が発生する。この影響により、ライトコマンドまたはリードコマンドの受信直後には、一時的に電源電圧ＶＤＤが低下してしまう。電圧検知回路３２がこの一時的な電源電圧ＶＤＤの低下を検知してしまうと、グローバルライトコントローラ３１が誤動作してしまう。
【０１３６】
これに対し、上記第５実施形態によれば、電圧検知回路３２がライトコマンドおよびリードコマンドに応じて動作する。より具体的には、ライトコマンドおよびリードコマンドが受信されないときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｈ」レベルになり、グローバルライトコントローラ３１が書き込みを行う。一方、ライトコマンドおよびリードコマンドのいずれかが受信されたときに電源電圧ＶＤＤの低下が検知された場合に、検知信号ＤＥＴが「Ｌ」レベルになり、グローバルライトコントローラ３１が書き込みを行わない。これにより、ライトコマンドまたはリードコマンドの受信に伴うパワーダウンが生じた場合に、グローバルライトコントローラ３１が誤動作することを防ぐことができる。
【０１３７】
＜第６実施形態＞
以下に図２１乃至図２４を用いて、第６実施形態に係る半導体記憶装置について説明する。
【０１３８】
第６実施形態は、第２実施形態の変形例であり、電圧検知回路３２が周期的に電源電圧ＶＤＤをサンプリングする。以下に、第６実施形態について詳説する。
【０１３９】
なお、第６実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１４０】
［第６実施形態の構成例］
図２１は、第６実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１４１】
図２１に示すように、電圧検知回路３２は、トランスファゲートＴＲ１−ＴＲ４、ＰＭＯＳトランジスタＴ３，Ｔ４、インバータＩＮＶ５−ＩＮＶ１０、ＮＡＮＤ回路ＮＡ３−ＮＡ５、遅延回路ＤＬＹ１、およびパルス生成回路ＰＧＣ１，ＰＧＣ２を含む。
【０１４２】
トランスファゲートＴＲ３は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。ＰＭＯＳトランジスタの第１端子とＮＭＯＳトランジスタの第１端子とは共通に電気的に接続され、ＰＭＯＳトランジスタの第２端子とＮＭＯＳトランジスタの第２端子とは共通に電気的に接続される。ＰＭＯＳトランジスタの制御端子には信号ＡＣＴＦＬＧｂが供給され、ＮＭＯＳトランジスタの制御端子には信号ＡＣＴＦＬＧが供給される。トランスファゲートＴＲ４の第１端子（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの第１端子）は、遅延回路ＤＬＹの入力端子に電気的に接続される。
【０１４３】
トランスファゲートＴＲ４は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。ＰＭＯＳトランジスタの第１端子とＮＭＯＳトランジスタの第１端子とは共通に電気的に接続され、ＰＭＯＳトランジスタの第２端子とＮＭＯＳトランジスタの第２端子とは共通に電気的に接続される。ＰＭＯＳトランジスタの制御端子には信号ＡＣＴＦＬＧが供給され、ＮＭＯＳトランジスタの制御端子には信号ＡＣＴＦＬＧｂが供給される。トランスファゲートＴＲ４の第１端子は、遅延回路ＤＬＹの入力端子に電気的に接続される。
【０１４４】
遅延回路ＤＬＹ１の出力端子は、ノードｎ５に電気的に接続される。ノードｎ５は、インバータＩＮＶ８の入力端子に電気的に接続される。インバータＩＮＶ８の出力端子は、トランスファゲートＴＲ３の第２端子（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの第２端子）に電気的に接続される。また、ノードｎ５は、トランスファゲートＴＲ４の第２端子に電気的に接続される。
【０１４５】
ＮＡＮＤ回路ＮＡ４の第１入力端子は、ノードｎ５に電気的に接続される。ＮＡＮＤ回路ＮＡ４の第２入力端子には、アクティブフラグ信号ＡＣＴＦＬＧが供給される。ＮＡＮＤ回路ＮＡ４の出力端子は、インバータＩＮＶ９の入力端子に電気的に接続される。インバータＩＮＶ９の出力端子は、パルス生成回路ＰＧＣ１の入力端子に電気的に接続される。パルス生成回路ＰＧＣ１の出力端子は、信号ＳＭＰ０を出力する。
【０１４６】
ＮＡＮＤ回路ＮＡ５の第１入力端子は、ノードｎ５に電気的に接続される。ＮＡＮＤ回路ＮＡ５の第２入力端子には、アクティブフラグ信号ＡＣＴＦＬＧが供給される。ＮＡＮＤ回路ＮＡ５の出力端子は、インバータＩＮＶ１０の入力端子に電気的に接続される。インバータＩＮＶ１０の出力端子は、パルス生成回路ＰＧＣ２の入力端子に電気的に接続される。パルス生成回路ＰＧＣ２の出力端子は、信号ＳＭＰ１を出力する。
【０１４７】
トランスファゲートＴＲ１は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。ＰＭＯＳトランジスタの第１端子とＮＭＯＳトランジスタの第１端子とは共通に電気的に接続され、ＰＭＯＳトランジスタの第２端子とＮＭＯＳトランジスタの第２端子とは共通に電気的に接続される。ＰＭＯＳトランジスタの制御端子には信号ＳＭＰ０ｂが供給され、ＮＭＯＳトランジスタの制御端子には信号ＳＭＰ０が供給される。トランスファゲートＴＲ１の第１端子は、ノードｎ２に電気的に接続される。トランスファゲートＴＲ１の第２端子は、インバータＩＮＶ５に電気的に接続される。インバータＩＮＶ５の出力端子は、ＮＡＮＤ回路ＮＡ３の第１入力端子に電気的に接続される。
【０１４８】
また、ＰＭＯＳトランジスタＴ３の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＴ３の第２端子はインバータＩＮＶ５に電気的に接続される。ＰＭＯＳトランジスタＴ３の制御端子には、アクティブフラグ信号ＡＣＴＦＬＧが供給される。
【０１４９】
トランスファゲートＴＲ２は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。ＰＭＯＳトランジスタの第１端子とＮＭＯＳトランジスタの第１端子とは共通に電気的に接続され、ＰＭＯＳトランジスタの第２端子とＮＭＯＳトランジスタの第２端子とは共通に電気的に接続される。ＰＭＯＳトランジスタの制御端子には信号ＳＭＰ１ｂが供給され、ＮＭＯＳトランジスタの制御端子には信号ＳＭＰ１が供給される。トランスファゲートＴＲ２の第１端子は、ノードｎ２に電気的に接続される。トランスファゲートＴＲ２の第２端子は、インバータＩＮＶ６に電気的に接続される。インバータＩＮＶ６の出力端子は、ＮＡＮＤ回路ＮＡ３の第２入力端子に電気的に接続される。
【０１５０】
また、ＰＭＯＳトランジスタＴ４の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＴ４の第２端子はインバータＩＮＶ６に電気的に接続される。ＰＭＯＳトランジスタＴ４の制御端子には、アクティブフラグ信号ＡＣＴＦＬＧが供給される。
【０１５１】
ＮＡＮＤ回路ＮＡ３の出力端子は、インバータＩＮＶ７の入力端子に電気的に接続される。インバータＩＮＶ７の出力端子は、検知信号ＤＥＴを出力する。
【０１５２】
［第６実施形態の動作例］
図２２は、第６実施形態に係る半導体記憶装置における電圧検知回路３２の各種信号のタイミングチャートを示す図である。図２３および図２４は、第６実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図２３は時刻Ｔ２１前後における動作を示し、図２４は時刻Ｔ２３前後における動作を示す。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１５３】
本例では、アクティブコマンドに応じて、電圧検知回路３２が任意の時間間隔を空けて（周期的に）電源電圧ＶＤＤを２回サンプリングする。そして、電圧検知回路３２は、電源電圧ＶＤＤの低下を１回検知しただけでは検知信号ＤＥＴを「Ｈ」レベルにせず、２回検知した場合に検知信号ＤＥＴを「Ｈ」レベルにする。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１５４】
図２２に示すように、時刻Ｔ２１以前において、ノードｎ５は「Ｌ」レベルである。このとき、アクティブコマンドが受信されていないため、アクティブフラグＡＣＴＦＬＧが「Ｌ」レベルになる。これにより、トランスファゲートＴＲ４がオンし、トランスファゲートＴＲ３がオフする。このため、ノードｎ５は、「Ｌ」レベルを維持する。
【０１５５】
その後、図２２および図２３に示すように、アクティブコマンドが受信されると、アクティブフラグＡＣＴＦＬＧが「Ｈ」レベルになる。これにより、トランスファゲートＴＲ３がオンし、トランスファゲートＴＲ４がオフする。インバータＩＮＶ８は、ノードｎ５の「Ｌ」レベルを反転して出力する。このため、トランスファゲートＴＲ３は、インバータＩＮＶ８からの「Ｈ」レベルの信号を出力する。そして、遅延回路ＤＬＹ１は、トランスファゲートＴＲ３からの信号を遅延させ、時刻Ｔ２１においてノードｎ５を「Ｈ」レベルにする。
【０１５６】
ノードｎ５が「Ｈ」レベルになると、ＮＡＮＤ回路ＮＡ４は「Ｌ」レベルの信号を出力する。したがって、パルス生成回路ＰＧＣ１には、インバータＩＮＶ９を介して「Ｈ」レベルの信号が供給される。パルス生成回路ＰＧＣ１は、入力信号が「Ｈ」レベルになることをトリガにして信号ＳＭＰ０を所定時間（時刻Ｔ２１から時刻Ｔ２２まで）「Ｈ」レベルにする。これにより、パルス生成回路ＰＧＣ１は、信号ＳＭＰ０にパルスを生成する。
【０１５７】
時刻Ｔ２１から時刻Ｔ２２において信号ＳＭＰ０が「Ｈ」レベルになると、トランスファゲートＴＲ１がオンし、トランスファゲートＴＲ２がオフする。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。すなわち、トランスファゲートＴＲ１は、電圧ＶＴＨをインバータＩＮＶ５に転送する。電圧ＶＴＨは、インバータＩＮＶ５にとって「Ｌ」レベルを示す。したがって、ＮＡＮＤ回路ＮＡ３の第１入力端子に「Ｈ」レベルの信号が供給される。一方、インバータＩＮＶ６の入力端子には、電圧ＶＤＤ（「Ｈ」レベル）が維持されている。したがって、ＮＡＮＤ回路ＮＡ３の第２入力端子に「Ｌ」レベルの信号が供給される。その結果、ＮＡＮＤ回路ＮＡ３は「Ｈ」レベルの信号を出力し、検知信号ＤＥＴは「Ｌ」レベルとなる。すなわち、電源電圧ＶＤＤの低下が１回検知されたときは、検知信号ＤＥＴは「Ｌ」レベルを維持する。
【０１５８】
一方、図２２および図２４に示すように、時刻Ｔ２１においてノードｎ５が「Ｈ」レベルになると、インバータＩＮＶ８はノードｎ５の「Ｈ」レベルを反転して出力する。このため、トランスファゲートＴＲ３は、インバータＩＮＶ８からの「Ｌ」レベルの信号を出力する。そして、遅延回路ＤＬＹ１は、トランスファゲートＴＲ３からの信号を遅延させ、時刻Ｔ２３においてノードｎ５を「Ｌ」レベルにする。
【０１５９】
ノードｎ５が「Ｌ」レベルになると、ＮＡＮＤ回路ＮＡ５は「Ｈ」レベルの信号を出力する。したがって、パルス生成回路ＰＧＣ２には、インバータＩＮＶ９を介して「Ｌ」レベルの信号が供給される。パルス生成回路ＰＧＣ２は、入力信号が「Ｌ」レベルになることをトリガにして信号ＳＭＰ１を所定時間（時刻Ｔ２３から時刻Ｔ２４まで）「Ｈ」レベルにする。これにより、パルス生成回路ＰＧＣ１は、信号ＳＭＰ１にパルスを生成する。
【０１６０】
時刻Ｔ２３から時刻Ｔ２４において信号ＳＭＰ１が「Ｈ」レベルになると、トランスファゲートＴＲ２がオンし、トランスファゲートＴＲ１がオフする。このとき、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。すなわち、トランスファゲートＴＲ２は、電圧ＶＴＨをインバータＩＮＶ６に転送する。電圧ＶＴＨは、インバータＩＮＶ６にとって「Ｌ」レベルを示す。したがって、ＮＡＮＤ回路ＮＡ３の第２入力端子に「Ｈ」レベルの信号が供給される。一方、ＮＡＮＤ回路ＮＡ３の第１入力端子には、「Ｈ」レベルが維持されている。その結果、ＮＡＮＤ回路ＮＡ３は「Ｌ」レベルの信号を出力し、検知信号ＤＥＴは「Ｈ」レベルとなる。すなわち、電源電圧ＶＤＤの低下が２回検知されたときに、検知信号ＤＥＴは「Ｈ」レベルになる。
【０１６１】
［第６実施形態の効果］
上記第６実施形態によれば、電圧検知回路３２が任意の時間間隔を空けて（第１タイミングおよび第１タイミング後の第２タイミングで）電源電圧ＶＤＤを２回サンプリングする。電圧検知回路３２は、２回のサンプリングにおいて電源電圧ＶＤＤの低下を１回検知しただけでは検知信号ＤＥＴを「Ｈ」レベルにしない。そして、電圧検知回路３２は、電源電圧ＶＤＤの低下を２回検知した場合に検知信号ＤＥＴを「Ｈ」レベルにする。これにより、ノイズ等により短時間パワーダウンが生じた場合に、グローバルライトコントローラ３１が誤動作することを防ぐことができる。
【０１６２】
なお、本例では電源電圧ＶＤＤが２回サンプリンされたが、これに限らず、３回以上サンプリングされてもよい。
【０１６３】
２回に限らない
＜第７実施形態＞
以下に図２５乃至図２７を用いて、第７実施形態に係る半導体記憶装置について説明する。
【０１６４】
第７実施形態は、第２実施形態の変形例であり、電圧検知回路３２が電源供給回路４１と同じ検知ノードを用いて動作する。以下に、第７実施形態について詳説する。
【０１６５】
なお、第７実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１６６】
［第７実施形態の構成例］
図２５は、第７実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１６７】
図２５に示すように、電圧検知回路３２は、ＮＡＮＤ回路ＮＡ７，ＮＡ８、およびインバータＩＮＶ１２−ＩＮＶ１６を含む。
【０１６８】
ＮＡＮＤ回路ＮＡ８の第１入力端子には、アクティブフラグ信号ＡＣＴＦＬＧが供給される。インバータＩＮＶ１４の入力端子には、リードフラグ信号ＲＤＦＬＧが供給される。インバータＩＮＶ１４の出力端子は、ＮＡＮＤ回路ＮＡ８の第２入力端子に電気的に接続される。インバータＩＮＶ１５の入力端子には、ライトフラグ信号ＷＴＦＬＧが供給される。インバータＩＮＶ１５の出力端子は、ＮＡＮＤ回路ＮＡ８の第３入力端子に電気的に接続される。ＮＡＮＤ回路ＮＡ８の出力端子は、インバータＩＮＶ１６の入力端子に信号Ａを出力する。インバータＩＮＶ１６の出力端子は、信号Ａｂを出力する。
【０１６９】
インバータＩＮＶ１２の入力端子は、電源供給回路４１の出力端子に電気的に接続される。インバータＩＮＶ１２の出力端子は、ＮＡＮＤ回路ＮＡ７の第１入力端子に電気的に接続される。ＮＡＮＤ回路ＮＡ７の第２入力端子には、信号Ａｂが供給される。ＮＡＮＤ回路ＮＡ７の出力端子は、インバータＩＮＶ１３の入力端子に電気的に接続される。インバータＩＮＶ１３の出力端子は、検知信号ＤＥＴを出力する。
【０１７０】
一方、電源供給回路４１の出力端子は、インバータＩＮＶ１１の入力端子に電気的に接続される。インバータＩＮＶ１１の出力端子は、ＮＡＮＤ回路ＮＡ６の第１入力端子に電気的に接続される。ＮＡＮＤ回路ＮＡ６の第２入力端子には、信号Ａが供給される。ＮＡＮＤ回路ＮＡ６の出力端子は、信号ＰＷを出力する。
【０１７１】
［第７実施形態の動作例］
図２６および図２７は、第７実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図２６はライトコマンドおよびリードコマンドが受信されない場合であってアクティブコマンドが受信された場合の動作を示し、図２７はアクティブコマンドが受信されない場合の動作を示す。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１７２】
本例では、ライトコマンドおよびリードコマンドが受信されない場合であってアクティブコマンドが受信された場合に、電源供給回路４１が電源電圧ＶＤＤの低下を検知すると電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１７３】
図２６に示すように、アクティブコマンドが受信されると、アクティブフラグ信号が「Ｈ」レベルになる。また、ライトコマンドおよびリードコマンドが受信されないと、ライトフラグ信号ＷＴＦＬＧおよびリードフラグ信号ＲＤＦＬＧが「Ｌ」レベルになる。これにより、ＮＡＮＤ回路ＮＡ８は、「Ｌ」レベルの信号Ａを出力する。また、インバータＩＮＶ１６は、「Ｈ」レベルの信号Ａｂを出力する。
【０１７４】
このとき、電源電圧ＶＤＤが第３電圧Ｖ３（＜Ｖ２）に低下した場合、ノードｎ１に電圧ＶＴＨが印加される。これにより、電源供給回路４１は「Ｌ」レベルの信号を出力し、インバータＩＮＶ１２は「Ｈ」レベルの信号を出力する。信号Ａｂは「Ｈ」レベルであるため、ＮＡＮＤ回路ＮＡ７は「Ｌ」レベルの信号を出力する。したがって、インバータＩＮＶ１３は、「Ｈ」レベルの検知信号ＤＥＴを出力する。
【０１７５】
また、インバータＩＮＶ１１は「Ｈ」レベルの信号を出力する。信号Ａは「Ｌ」レベルであるため、ＮＡＮＤ回路ＮＡ６は「Ｈ」レベルの信号ＰＷを出力する。すなわち、バンクＢＫはパワーオンする。
【０１７６】
一方、図２７に示すように、アクティブコマンドが受信されないと、アクティブフラグ信号が「Ｌ」レベルになる。また、ライトコマンドおよびリードコマンドが受信されないと、ライトフラグ信号ＷＴＦＬＧおよびリードフラグ信号ＲＤＦＬＧが「Ｌ」レベルになる。これにより、ＮＡＮＤ回路ＮＡ８は、「Ｈ」レベルの信号Ａを出力する。また、インバータＩＮＶ１６は、「Ｌ」レベルの信号Ａｂを出力する。
【０１７７】
このとき、電源電圧ＶＤＤが第３電圧Ｖ３に低下した場合、ノードｎ１に電圧ＶＴＨが印加される。これにより、電源供給回路４１は「Ｌ」レベルの信号を出力し、インバータＩＮＶ１２は「Ｈ」レベルの信号を出力する。信号Ａｂは「Ｌ」レベルであるため、ＮＡＮＤ回路ＮＡ７は「Ｈ」レベルの信号を出力する。したがって、インバータＩＮＶ１３は、「Ｌ」レベルの検知信号ＤＥＴを出力する。
【０１７８】
また、インバータＩＮＶ１１は「Ｈ」レベルの信号を出力する。信号Ａは「Ｈ」レベルであるため、ＮＡＮＤ回路ＮＡ６は「Ｌ」レベルの信号ＰＷを出力する。すなわち、バンクＢＫはパワーオフする。
【０１７９】
なお、リードコマンドが受信されたときまたはライトコマンドが受信されたときにおいても、電圧検知回路３２はアクティブコマンドが受信されないときと同様に動作する。
【０１８０】
［第７実施形態の効果］
上記第７実施形態によれば、電圧検知回路３２が電源供給回路４１と同じ検知ノードを用いて動作する。より具体的には、ライトコマンドおよびリードコマンドが受信されない場合であってアクティブコマンドが受信された場合に、電源供給回路４１が電源電圧ＶＤＤの低下を検知すると電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする。これにより、電圧検知回路３２と電源供給回路４１とで検知ノードを別に設ける必要がなく、回路構成を容易にすることができる。
【０１８１】
＜第８実施形態＞
以下に図２８乃至図３１を用いて、第８実施形態に係る半導体記憶装置について説明する。
【０１８２】
第８実施形態は、第２実施形態の変形例であり、電圧検知回路３２が検知信号ＤＥＴによってライトパルスを生成する。以下に、第８実施形態について詳説する。
【０１８３】
なお、第８実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１８４】
［第８実施形態の構成例］
図２８は、第８実施形態に係る半導体記憶装置における電圧検知回路３２および電源供給回路４１を示す図である。
【０１８５】
図２８に示すように、電圧検知回路３２は、ＥＸＯＲ回路ＥＯ１を含む。
【０１８６】
ＥＸＯＲ回路ＥＯ１の第１入力端子は、抵抗Ｒ３の第２端子と抵抗Ｒ４の第１端子との接続端子（ノードｎ２）に電気的に接続される。ＥＸＯＲ回路ＥＯ１の第２入力端子は、抵抗Ｒ４の第２端子と抵抗Ｒ５の第１端子との接続端子（ノードｎ６）に電気的に接続される。ＥＸＯＲ回路ＥＯ１の出力端子は、検知信号ＤＥＴを出力する。
【０１８７】
［第８実施形態の動作例］
図２９は、第８実施形態に係る半導体記憶装置における電圧検知回路３２の各種信号のタイミングチャートである。図３０および図３１は、第８実施形態に係る半導体記憶装置における電圧検知回路３２の動作を示す図である。より具体的には、図３０は時刻Ｔ３１前後における動作を示し、図３１は時刻Ｔ３２前後における動作を示す。ここでは、電圧検知回路３２による電源電圧ＶＤＤの低下の検知動作を示す。
【０１８８】
本例では、電圧検知回路３２が電源電圧ＶＤＤの低下を２段階で検知する。そして、１段階目の電源電圧ＶＤＤの低下の検知により、検知信号ＤＥＴを「Ｈ」レベルにする。その後、２段階目の電源電圧ＶＤＤの低下の検知により、検知信号ＤＥＴを「Ｌ」レベルにする。これにより、検知信号ＤＥＴにパルスが生成され、このパルスがライトパルスとして用いられる。以下に、電源電圧ＶＤＤの低下の検知動作について詳説する。
【０１８９】
図２９に示すように、時刻Ｔ３１以前において、電源電圧ＶＤＤが電圧Ｖ４よりも大きい。この場合、ノードｎ２，ｎ６に印加される電圧はそれぞれ、ＥＸＯＲ回路ＥＯ１の第１入力端子および第２入力端子にとって「Ｈ」レベルである。このため、ＥＸＯＲ回路ＥＯ１の出力端子は、「Ｌ」レベルの検知信号ＤＥＴを出力する。
【０１９０】
次に、図２９および図３０に示すように、時刻Ｔ３１において、電源電圧ＶＤＤが第４電圧Ｖ４（＞Ｖ２）に低下した場合、ノードｎ６に電圧ＶＴＨが印加される。電圧ＶＴＨは、ＥＸＯＲ回路ＥＯ１の第２入力端子にとって「Ｌ」レベルである。一方、ノードｎ２に電圧［ＶＴＨ＋ＩＲ４］が印加される。ここで、Ｉは抵抗Ｒ４に流れる電流を示し、Ｒ４は抵抗Ｒ４の抵抗値を示す。電圧［ＶＴＨ＋ＩＲ４］は、ＥＸＯＲ回路ＥＯ１の第１入力端子にとって「Ｈ」レベルである。このため、ＥＸＯＲ回路ＥＯ１の出力端子は、「Ｈ」レベルの検知信号ＤＥＴを出力する。
【０１９１】
その後、図２９および図３１に示すように、時刻Ｔ３２において、電源電圧ＶＤＤが第２電圧Ｖ２に低下した場合、ノードｎ２に電圧ＶＴＨが印加される。電圧ＶＴＨは、ＥＸＯＲ回路ＥＯ１の第２入力端子にとって「Ｌ」レベルである。一方、ノードｎ６に電圧［ＶＴＨ−ＩＲ４］が印加される。電圧［ＶＴＨ−ＩＲ４］は、ＥＸＯＲ回路ＥＯ１の第１入力端子にとって「Ｌ」レベルである。このため、ＥＸＯＲ回路ＥＯ１の出力端子は、「Ｌ」レベルの検知信号ＤＥＴを出力する。
【０１９２】
このように、電源電圧ＶＤＤの低下に伴って、時刻Ｔ３１から時刻Ｔ３２において、検知信号ＤＥＴにパルスが生成される。電圧検知回路３２は、ライトドライバ２３に検知信号ＤＥＴをライトパルスとして送信する。ライトドライバ２３は、このライトパルスに応じてメモリセルＭＣへの書き込みを行う。
【０１９３】
［第９実施形態の効果］
上記第７実施形態によれば、電圧検知回路３２が検知信号ＤＥＴによってライトパルスを生成する。より具体的には、電圧検知回路３２は、電源電圧ＶＤＤの低下を２段階で検知する。そして、１段階目の電源電圧ＶＤＤの低下の検知により、検知信号ＤＥＴを「Ｈ」レベルにする。その後、２段階目の電源電圧ＶＤＤの低下の検知により、検知信号ＤＥＴを「Ｌ」レベルにする。これにより、検知信号ＤＥＴにパルスが生成され、ライトドライバ２３はこのパルスをライトパルスとして用いる。したがって、グローバルライトコントローラ３１が設けられなくてもよく、回路面積の拡大を最小限にすることができる。
【０１９４】
＜第９実施形態＞
以下に図３２乃至図３６を用いて、第９実施形態に係る半導体記憶装置について説明する。
【０１９５】
第９実施形態は、第２実施形態の変形例であり、電圧検知回路３２による検知レベルをトリミングする。以下に、第９実施形態について詳説する。
【０１９６】
なお、第９実施形態では、主に上記第２実施形態と異なる点について説明し、同様の点については省略する。
【０１９７】
［第９実施形態の構成例］
図３２は、第９実施形態に係る半導体記憶装置における電圧検知回路３２、テストモード回路５１、およびトリミング回路５２を示す図である。
【０１９８】
図３２に示すように、テストモード回路５１は、電源電圧線と抵抗Ｒ４の第１端子との間に電気的に接続される。テストモード回路５１は、直列回路５１Ａ，５１Ｂを含む。直列回路５１Ａ，５１Ｂは、互いに並列に電気的に接続される。
【０１９９】
直列回路５１Ａは、トランジスタＴ５および抵抗Ｒ１１−Ｒ１２を含む。トランジスタＴ５および抵抗Ｒ１１−Ｒ１２は、電源電圧線と抵抗Ｒ４の第１端子との間に直列に電気的に接続される。すなわち、トランジスタＴ５の第１端子は電源電圧線に電気的に接続され、トランジスタＴ５の第２端子は抵抗Ｒ１１の第１端子に電気的に接続される。抵抗Ｒ１１の第２端子は、抵抗Ｒ１２の第１端子に電気的に接続される。抵抗Ｒ１２の第２端子は、抵抗Ｒ１３の第１端子に電気的に接続される。抵抗Ｒ１３の第２端子は、抵抗Ｒ４の第１端子および電圧検知回路３２に電気的に接続される。トランジスタＴ５の制御端子は、制御線ＴＭ０に電気的に接続される。
【０２００】
直列回路５１Ｂは、トランジスタＴ６および抵抗Ｒ１４，Ｒ１５を含む。トランジスタＴ６およびＲ１４，Ｒ１５は、電源電圧線と抵抗Ｒ４の第１端子との間に直列に電気的に接続される。すなわち、トランジスタＴ６の第１端子は電源電圧線に電気的に接続され、トランジスタＴ６の第２端子は抵抗Ｒ１４の第１端子に電気的に接続される。抵抗Ｒ１４の第２端子は、抵抗Ｒ１５の第１端子に電気的に接続される。抵抗Ｒ１５の第２端子は、抵抗Ｒ４の第１端子および電圧検知回路３２に電気的に接続される。トランジスタＴ６の制御端子は、制御線ＴＭ１に電気的に接続される。
【０２０１】
トリミング回路５２は、電源電圧線と抵抗Ｒ４の第１端子との間に電気的に接続される。トリミング回路５２は、直列回路５２Ａ，５２Ｂを含む。直列回路５２Ａ，５２Ｂは、互いに並列に電気的に接続される。
【０２０２】
直列回路５２Ａは、ヒューズＦ１および抵抗Ｒ２１−Ｒ２３を含む。ヒューズＦ１および抵抗Ｒ２１−Ｒ２３は、電源電圧線と抵抗Ｒ４の第１端子との間に直列に電気的に接続される。すなわち、ヒューズＦ１の第１端子は電源電圧線に電気的に接続され、ヒューズＦ１の第２端子は抵抗Ｒ２１の第１端子に電気的に接続される。抵抗Ｒ２１の第２端子は、抵抗Ｒ２２の第１端子に電気的に接続される。抵抗Ｒ２２の第２端子は、抵抗Ｒ２３の第１端子に電気的に接続される。抵抗Ｒ２３の第２端子は、抵抗Ｒ４の第１端子および電圧検知回路３２に電気的に接続される。
【０２０３】
直列回路５２Ｂは、ヒューズＦ２および抵抗Ｒ２４，Ｒ２５を含む。ヒューズＦ２およびＲ２４，Ｒ２５は、電源電圧線と抵抗Ｒ４の第１端子との間に直列に電気的に接続される。すなわち、ヒューズＦ２の第１端子は電源電圧線に電気的に接続され、ヒューズＦ２の第２端子は抵抗Ｒ２４の第１端子に電気的に接続される。抵抗Ｒ２４の第２端子は、抵抗Ｒ２５の第１端子に電気的に接続される。抵抗Ｒ２５の第２端子は、抵抗Ｒ４の第１端子および電圧検知回路３２に電気的に接続される。
【０２０４】
［第９実施形態の動作例］
図３３および図３４は、第９実施形態に係る半導体記憶装置における電圧検知のテストモードを示す図である。図３５および図３６は、第９実施形態に係る半導体記憶装置における電圧検知のトリミングを示す図である。
【０２０５】
本例では、まず、テストモードにおいて、電圧検知回路３２による実際の検知レベルを判定する。そして、テストモードによる判定結果に基づいて、電圧検知回路３２による検知レベルが所望の検知レベルにトリミングされる。以下に、テストモードおよびトリミングについて詳説する。
【０２０６】
テストモードでは、テストモード回路５１が動作する。まず、図３３に示すように、トランジスタＴ６がオンし、トランジスタＴ５がオフする。この場合、ノードｎ２の電圧は直列回路５１Ｂ（抵抗Ｒ１４，Ｒ１５）によって生成された電圧Ｖ６になり、電圧検知回路３２にこの電圧Ｖ６が供給される。このとき、電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする場合、電圧検知回路３２の検知レベルは電圧Ｖ６以下であると判定される。
【０２０７】
一方、電圧検知回路３２が検知信号ＤＥＴを「Ｌ」レベルにする場合、引き続きテストモードが行われる。次に、図３４に示すように、トランジスタＴ５がオンし、トランジスタＴ６がオフする。この場合、ノードｎ２の電圧は直列回路５１Ａ（抵抗Ｒ１１−Ｒ１３）によって生成された電圧Ｖ５（＜Ｖ６）になり、電圧検知回路３２にこの電圧Ｖ５が供給される。このとき、電圧検知回路３２が検知信号ＤＥＴを「Ｈ」レベルにする場合、電圧検知回路３２の検知レベルは電圧Ｖ５以下であると判定される。
【０２０８】
テストモードによる判定結果に基づいて、検知レベルのトリミングが行われる。トリミングされた検知レベルは、トリミング回路５２によって記憶される。
【０２０９】
例えば、テストモードによって判定された検知レベルが電圧Ｖ６である場合にこの検知レベルが最適な値であれば、図３５に示すようにヒューズＦ１が切断される。これにより、ノードｎ２の電圧は、直列回路５２Ｂ（抵抗Ｒ２４，Ｒ２５）によって生成された電圧Ｖ６になる。そして、実際の検知動作において、電圧検知回路３２は電圧Ｖ６を検知するように動作する。
【０２１０】
一方、テストモードによって判定された検知レベルが電圧Ｖ６である場合にこの検知レベルが所望のレベルよりも高ければ、図３６に示すようにヒューズＦ２が切断される。これにより、ノードｎ２の電圧は、直列回路５２Ａ（抵抗Ｒ２１−Ｒ２３）によって生成された電圧Ｖ５になる。そして、実際の検知動作において、電圧検知回路３２は電圧Ｖ５を検知するように動作する。
【０２１１】
なお、テストモードによって判定された検知レベルが最適かどうかについては、例えば、判定された検知レベルが仕様電源の下限よりも低いかどうかで決定される。すなわち、トリミングによって、検知レベルは仕様電源の下限よりも低くなるように設定される。
【０２１２】
また、テストモードおよびトリミングにおいてそれぞれ、２つの直列回路が用いられたが、これに限らない。３つ以上の直列回路を用いて、テストモードおよびトリミングのそれぞれが行われてもよい。
【０２１３】
［第９実施形態の効果］
電圧検知回路３２による検知として同じノードを用いたとしても、その検知レベルは諸条件によってばらついてしまう。このため、電源電圧ＶＤＤのレベルが仕様電源の範囲内にある場合であっても、電圧検知回路３２が電源電圧ＶＤＤの低下を検知してしまい、誤動作が生じてしまう場合がある。
【０２１４】
これに対し、上記第９実施形態によれば、テストモードにおいて、電圧検知回路３２による実際の検知レベルが判定される。そして、テストモードによる判定結果に基づいて、電圧検知回路３２による検知レベルが所望の検知レベルにトリミングされる。これにより、電圧検知回路３２による検知レベルを最適なレベルにすることができ、電圧検知回路３２の誤動作を防ぐことができる。
【０２１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１６】
ＭＣ…メモリセル、ＶＲ…抵抗変化素子、ＮＡ…ＮＡＮＤ回路、Ｒ…抵抗、Ｔ…トランジスタ、Ｆ…ヒューズ、２１…ローカルライトコントローラ、３１…グローバルライトコントローラ、３２…電圧検知回路（第１回路）、３２Ａ…コンパレータ、３２Ｂ…温度センサ回路（第３回路）、４１…電源供給回路（第２回路）、５１…テストモード回路（第４回路）、５２…トリミング回路（第５回路）。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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