(57)【要約】      （修正有）【課題】選択した記憶素子を効率的に加熱することが可能な不揮発性記憶装置を提供する。【解決手段】不揮発性記憶装置は、複数のワード線と、複数のビット線と、それぞれが低抵抗状態及び高抵抗状態を選択的に呈する複数の抵抗変化記憶素子と、選択されたビット線を介して選択された抵抗変化記憶素子へ供給される書き込み電圧を発生する書き込み電圧発生回路とを備える。書き込み電圧発生回路は、選択された１つのワード線と選択された互いに隣り合う２つのビット線とに接続された第１の抵抗変化記憶素子に対して書き込み電圧を時間的に互いに重なるように供給し、第１の抵抗変化記憶素子に供給される書き込み電圧の大きさが、第２の抵抗変化記憶素子に高抵抗状態設定用の書き込み電圧を供給する場合の方が低抵抗状態設定用の書き込み電圧を供給する場合よりも小さくなるように書き込み電圧を発生する。【選択図】図１０
2019053810.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
それぞれが対応する前記ワード線及び対応する前記ビット線に接続され、それぞれが低抵抗状態及び高抵抗状態を選択的に呈する複数の抵抗変化記憶素子と、
選択された前記ビット線を介して選択された前記抵抗変化記憶素子へ供給される書き込み電圧を発生する書き込み電圧発生回路と、
を備えた不揮発性記憶装置であって、
前記複数の抵抗変化記憶素子は、第１の抵抗変化記憶素子と、前記第１の抵抗変化記憶素子に前記ワード線の延伸方向で隣り合う第２の抵抗変化記憶素子とを含み、
前記書き込み電圧発生回路は、選択された１つのワード線と選択された互いに隣り合う２つのビット線とに接続された前記第１及び第２の抵抗変化記憶素子に対して書き込み電圧を時間的に互いに重なるように供給し、前記第１の抵抗変化記憶素子に供給される書き込み電圧の大きさが、前記第２の抵抗変化記憶素子に高抵抗状態設定用の書き込み電圧を供給する場合の方が低抵抗状態設定用の書き込み電圧を供給する場合よりも小さくなるように書き込み電圧を発生する
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記複数の抵抗変化記憶素子は、前記第１の抵抗変化記憶素子に前記ワード線の延伸方向で隣り合う第３の抵抗変化記憶素子をさらに含み、
前記第１の抵抗変化記憶素子は、前記第２の抵抗変化記憶素子と前記第３の抵抗変化記憶素子との間に位置し、
前記複数の抵抗変化記憶素子それぞれはカルコゲナイド材料で形成された部分を含み、
前記第１の抵抗変化記憶素子及び前記第２の抵抗変化記憶素子は前記カルコゲナイド材料で直接接続されており、前記第１の抵抗変化記憶素子と前記第３の抵抗変化記憶素子とは前記カルコゲナイド材料で直接接続されていない
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数の抵抗変化記憶素子それぞれはカルコゲナイド材料で形成された部分を含み、
前記ワード線の延伸方向に配列された前記抵抗変化記憶素子間の素子間領域は、１つおきに前記カルコゲナイド材料で形成されたカルコゲナイド部分を含み、前記カルコゲナイド部分は互いに隣り合った抵抗変化記憶素子を直接接続する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記ワード線の延伸方向に配列された前記抵抗変化記憶素子間の距離は、隣り合う素子間領域で互いに異なっている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記第１の抵抗変化記憶素子に対する書き込み電圧は、前記第２の抵抗変化記憶素子に対する書き込みデータに応じて選択される
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
基板と、
前記基板上に設けられた複数のグローバルビット線と、
対応する前記グローバルビット線にそれぞれの一方の端子が接続され、対応する前記ビット線にそれぞれの他方の端子が接続された複数の選択トランジスタと、
をさらに備え、
前記ビット線それぞれは前記基板の表面に対して垂直な方向に延伸している
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記抵抗変化記憶素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する材料で形成されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性記憶装置。
【請求項８】
前記抵抗変化記憶素子に直列に接続された整流素子をさらに備える
ことを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、ＰＣＭ及びＲｅＲＡＭ等の抵抗変化メモリの研究及び開発が盛んに行われている。このような抵抗変化メモリは、低抵抗状態の抵抗値に対する高抵抗状態の抵抗値の比率が２〜５桁程度と大きく、不揮発性記憶装置の１つとして有望である。
【０００３】
しかしながら、従来の抵抗変化メモリでは、書き込み電流が大きいという問題がある。そのため、ワード線及びビット線の抵抗に起因するＩＲドロップが大きくなり、１本のワード線及び１本のビット線に接続できるメモリセル数が制限される。したがって、メモリセルアレイに含まれるセル数を多くできないという問題がある。
【０００４】
上述した問題の要因の１つとして、選択した記憶素子から周囲に熱が逃げてしまい、選択した記憶素子を効率的に加熱できないことがあげられる。
【０００５】
したがって、選択した記憶素子を効率的に加熱することが可能な不揮発性記憶装置が望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０２８２７号公報
【特許文献２】米国特許出願公開第２０１４／０２０４６６４号明細書
【特許文献３】米国特許出願公開第２０１４／００６３９２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
選択した記憶素子を効率的に加熱することが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、それぞれが対応する前記ワード線及び対応する前記ビット線に接続され、それぞれが低抵抗状態及び高抵抗状態を選択的に呈する複数の抵抗変化記憶素子と、選択された前記ビット線を介して選択された前記抵抗変化記憶素子へ供給される書き込み電圧を発生する書き込み電圧発生回路と、を備えた不揮発性記憶装置であって、前記複数の抵抗変化記憶素子は、第１の抵抗変化記憶素子と、前記第１の抵抗変化記憶素子に前記ワード線の延伸方向で隣り合う第２の抵抗変化記憶素子とを含み、前記書き込み電圧発生回路は、選択された１つのワード線と選択された互いに隣り合う２つのビット線とに接続された前記第１及び第２の抵抗変化記憶素子に対して書き込み電圧を時間的に互いに重なるように供給し、前記第１の抵抗変化記憶素子に供給される書き込み電圧の大きさが、前記第２の抵抗変化記憶素子に高抵抗状態設定用の書き込み電圧を供給する場合の方が低抵抗状態設定用の書き込み電圧を供給する場合よりも小さくなるように書き込み電圧を発生する。
【図面の簡単な説明】
【０００９】
【図１】抵抗変化記憶素子を用いた不揮発性記憶装置の等価回路図である。
【図２】抵抗変化記憶素子の構成を模式的に示した図である。
【図３】抵抗変化記憶素子に対する書き込み動作について示した図である。
【図４】第１の実施形態に係る不揮発性記憶装置の構成を模式的に示したワード線方向に沿った断面図である。
【図５】第１の実施形態に係る不揮発性記憶装置の構成を模式的に示したビット線方向に沿った断面図である。
【図６】第１の実施形態に係る不揮発性記憶装置の構成を示した等価回路図である。
【図７】比較例の動作を示した図である。
【図８】比較例における書き込み電流の一例を示した図である。
【図９】第１の実施形態における書き込み電流の一例を示した図である。
【図１０】第１の実施形態に係る不揮発性記憶装置の具体的な動作を示した図である。
【図１１】第１の実施形態に係る不揮発性記憶装置の動作を実現するための書き込み制御回路の全体的な構成を示したブロック図である。
【図１２】書き込み制御回路の書き込み電圧発生回路の具体的な構成を示した電気回路図である。
【図１３】第２の実施形態に係る不揮発性記憶装置の構成を模式的に示したワード線方向に沿った断面図である。
【図１４】第２の実施形態に係る不揮発性記憶装置の構成を模式的に示したビット線方向に沿った断面図である。
【図１５】第３の実施形態に係る不揮発性記憶装置の構成を模式的に示したワード線方向に沿った断面図である。
【図１６】第３の実施形態に係る不揮発性記憶装置の構成を模式的に示したビット線方向に沿った断面図である。
【図１７】第４の実施形態に係る不揮発性記憶装置の構成を模式的に示した鳥瞰図である。
【図１８】第４の実施形態に係る不揮発性記憶装置の構成を示した等価回路図である。
【図１９】第４の実施形態における書き込み電流の一例を示した図である。
【図２０】第４の実施形態に係る不揮発性記憶装置の具体的な動作を示した図である。
【発明を実施するための形態】
【００１０】
まず、抵抗変化記憶素子を用いた不揮発性記憶装置の概要について説明する。
【００１１】
図１は、抵抗変化記憶素子を用いた不揮発性記憶装置の等価回路図である。図２は、抵抗変化記憶素子の構成を模式的に示した図である。図３は、抵抗変化記憶素子に対する書き込み動作について示した図である。
【００１２】
ワード線ＷＬとビット線ＢＬとの交点にメモリセル部ＭＣが設けられている。書き込み電圧（書き込み電流）をメモリセル部ＭＣに供給することで、抵抗変化記憶素子の抵抗状態を制御する。具体的には、高抵抗状態（リセット状態）及び低抵抗状態（セット状態）の２状態で２値データを記憶することができる。選択されたセル以外のセルが半選択状態にならないようにするため、通常は、抵抗変化記憶素子に自己整流機能を持たせたる構成（図１（ａ）参照）や、抵抗変化記憶素子に直列に整流器或いは双方向整流器を接続する構成（図１（ｂ）及び図１（ｃ）参照）を採用している。
【００１３】
抵抗変化記憶素子として相変化メモリ（ＰＣＭ）を用いる場合、図２（ａ）に示すようなカルコゲナイド材料（例えば、ＧｅＳｂＴｅ）を用いた構成や、図２（ｂ）に示すような超格子材料を用いた構成（ＳｂＴｅ／ＧｅＴｅ／ＳｂＴｅ／ＧｅＴｅ／ＳｂＴｅ）、等があげられる。
【００１４】
高抵抗状態（リセット状態）への書き込み動作は、図３（ａ）に示すように、セット動作のときよりも高い電圧を記憶素子に印加した後に電圧を急激に下げる動作（急冷動作）によって行われる。低抵抗状態（セット状態）への書き込み動作は、図３（ｂ）に示すように、リセット動作のときよりも低い電圧を記憶素子に印加した後に電圧を徐々に下げる動作（徐冷動作）によって行われる。
【００１５】
次に、実施形態の概要を説明する。
【００１６】
複数のワード線と複数のビット線との交点に抵抗変化記憶素子が接続されたメモリセルアレイにおいて、１つのワード線と、互いに隣り合う２つのビット線とを選択し、互いに隣り合う２つの抵抗変化記憶素子に対してほぼ同時に（電流を流す期間が互いに重なるように）、低抵抗化動作（セット動作）或いは高抵抗化動作（リセット動作）を行う。このとき、ほぼ同時の書き込みが行われる２つの抵抗変化記憶素子は互いに隣り合っているため、電流によって生じた熱エネルギーが隣り合う抵抗変化記憶素子相互間で拡散する。そのため、一方の抵抗変化記憶素子からの熱エネルギーを他方の抵抗変化記憶素子が利用し、他方の抵抗変化記憶素子からの熱エネルギーを一方の抵抗変化記憶素子が利用することで、書き込み時の消費エネルギーを低減することができる。
【００１７】
上述したような熱エネルギーの相互利用を行うことで、セット電流及びリセット電流のいずれも低減することができ、ワード線及びビット線に流れる電流を低減することができる。その結果、ＩＲドロップを減少させることができるため、アレイ内の記憶素子数を増加させることができ、低コスト化をはかることができる。
【００１８】
なお、隣り合うメモリセルに同時に書き込みを行うメモリには、ＤＲＡＭやＮＡＮＤフラッシュ等も含まれる。しかしながら、本実施形態では、隣り合うメモリセルに単純に同時書き込みを行うわけではない。その理由は、抵抗変化記憶素子では、隣り合うセルへの熱ディスターブが深刻な問題となるためである。
【００１９】
本実施形態では、所望の抵抗変化記憶素子に対してセット動作（低抵抗状態への書き込み動作）を行う場合には、以下のようにして書き込み動作を実行する。所望の抵抗変化記憶素子に隣り合う抵抗変化記憶素子に対してセット動作を行う場合、所望の抵抗変化記憶素子には隣り合う抵抗変化記憶素子から熱エネルギーが供給される。この熱エネルギーを利用することで、所望の抵抗変化記憶素子に対して単独で書き込みを行う場合よりも書き込み電流を少なくすることができる。所望の抵抗変化記憶素子に隣り合う抵抗変化記憶素子に対してリセット動作を行う場合には、隣り合う抵抗変化記憶素子からより多くの熱エネルギーが供給されるため、書き込み電流をより少なくすることができる。
【００２０】
所望の抵抗変化記憶素子に対してリセット動作（高抵抗状態への書き込み動作）を行う場合にも、同様の原理で書き込み動作を実行することができる。所望の抵抗変化記憶素子に隣り合う抵抗変化記憶素子に対してセット動作を行う場合、所望の抵抗変化記憶素子には隣り合う抵抗変化記憶素子から熱エネルギーが供給されるため、所望の抵抗変化記憶素子に対して単独で書き込みを行う場合よりも書き込み電流を少なくすることができる。所望の抵抗変化記憶素子に隣り合う抵抗変化記憶素子に対してリセット動作を行う場合には、隣り合う抵抗変化記憶素子からより多くの熱エネルギーが供給されるため、書き込み電流をより少なくすることができる。
【００２１】
このように、本実施形態では、互いに隣り合う２つの抵抗変化記憶素子に対する書き込み電流（セット電流、リセット電流）を低減することができるため、１ビット当たりの消費電力を低減することができる。その結果、高集積化が可能となり、低コスト化が可能となる。
【００２２】
また、本実施形態では、隣り合う２つの抵抗変化記憶素子に供給される総熱量が制御されるため、余分な熱による熱ディスターブを抑制することができる。さらに、隣り合う２つの抵抗変化記憶素子の電流をいずれも小さくすることができるため、該隣り合う２つの抵抗変化記憶素子の周囲に設けられた抵抗変化記憶素子への熱ディスターブも抑制することができる。
【００２３】
なお、本実施形態の書き込み方式は、基板（半導体ウェハ）に対してビット線を垂直方向に設けた３次元メモリにも適用することが可能である。
【００２４】
また、同時書き込みを行う隣り合ったセルどうしのみをカルコゲナイド材料で直接接続するようにしてもよい。このような構造を採用することにより、カルコゲナイド材料で直接接続された隣り合ったセル間の熱抵抗を下げることができるとともに、周囲のセルに対する熱抵抗を上げることができる。その結果、選択された２つの隣り合うセル間のみで、より効率的に熱の相互利用をすることができる。
【００２５】
また、自己の記憶素子への書き込み時には隣り合った記憶素子への書き込みデータはすでに決まっている。そのため、隣り合った記憶素子の書き込みデータに応じて自己の記憶素子への書き込み電圧（書き込み電流）を切り替える回路を設けるだけで、本実施形態の動作を実施することができる。
【００２６】
また、本実施形態の書き込み方式は、特に、熱によってセット及びリセットを行う相変化メモリ（ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する材料を用いた相変化メモリ）に好適である。また、Ｇｅ、Ｓｂ及びＴｅの超格子を用いた相変化メモリにも適用可能である。さらに、本実施形態の記憶素子と整流素子（ＭＩＭ（metal/in sulator/metal）型の整流素子、ＳｉＴｅ或いはＧｅＴｅを用いた整流素子等）とを直列接続した構成にも適用可能である。
【００２７】
以下、図面を参照して具体的な実施形態を説明する。
【００２８】
（実施形態１）
図４及び図５は、本実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。図４はワード線方向に沿った断面図であり、図５はビット線方向に沿った断面図である。図６は、本実施形態に係る不揮発性記憶装置の構成を示した等価回路図である。
【００２９】
図４〜図６に示すように、複数のワード線と複数のビット線との交点に、抵抗変化記憶素子ＰＣＭ及びダイオードＤＩの直列接続からなるメモリセル部ＭＣが設けられている。本例では、複数のメモリセル部ＭＣが３次元的に配置されている。
【００３０】
ワード線ＷＬＡとビット線ＢＬとの交点に１層目の抵抗変化記憶素子ＰＣＭが接続され、ビット線ＢＬとワード線ＷＬＢとの交点に２層目の抵抗変化記憶素子ＰＣＭが接続されている。本例では、抵抗変化記憶素子ＰＣＭに整流素子（ダイオードＤＩ）が直列に接続されてメモリセル部ＭＣが構成されている。なお、図６の等価回路では、２層分のメモリセル部ＭＣを２次元的に示している。
【００３１】
抵抗変化記憶素子ＰＣＭには、カルコゲナイド材料を用いることができる。例えば、相変化メモリ用のＧｅＳｂＴｅを用いることができる。ＧｅＳｂＳｅ、ＧｅＴｅ、ＳｂＴｅ等を用いてもよい。ＧｅＴｅ及びＳｂＴｅを交互に積層した超格子型の材料を用いてもよい。整流素子としては、ＭＩＭ（metal/in sulator/metal）を用いてもよいし、ＳｉＴｅ、ＧｅＴｅ、ＧｅＳｅ等のカルコゲナイド材料を用いたものでもよい。
【００３２】
次に、動作について説明する。
【００３３】
まず、比較例として従来の動作について説明する。
【００３４】
図７は、比較例の動作を示した図である。リセット動作の場合（図７（ａ））には、複数のワード線及び複数のビット線のうち、１つのワード線ＷＬＢ１を−１．４Ｖ、１つのビット線ＢＬ１を１．４Ｖに設定する。これにより、選択されたセルＣｅｌｌ１にのみ電圧２．８Ｖが印加され、それ以外のセルには１．４Ｖ以下の電圧が印加される。セット動作の場合（図７（ｂ））には、１つのワード線ＷＬＢ１を−１．４Ｖ、１つのビット線ＢＬ１を０．８Ｖに設定する。これにより、選択されたセルＣｅｌｌ１にのみ電圧２．２Ｖが印加される。
【００３５】
図８は、上述した比較例における書き込み電流の一例を示した図である。リセット動作（高抵抗化動作）では、１００μＡの電流を流した後、急激に電流を減少させるようにする。セット動作（低抵抗化動作）では、５０μＡの電流を流した後、緩やかに電流を減少させるようにする。
【００３６】
上述したように比較例では、選択されたワード線と選択されたビット線との交点のセルのみに書き込みが行われる。この場合、選択されたセルで発生した熱が周囲に拡散するため、良好な熱効率が得られず、大きなリセット電流及び大きなセット電流が必要になるという問題がある。そのため、配線（ワード線、ビット線）のＩＲドロップが大きくなり、アレイサイズを大きくできないという問題がある。
【００３７】
本実施形態では、上述した隣り合ったセルへの熱拡散（隣り合ったセルからの熱拡散）を利用し、且つ最適な熱発生を制御するものである。以下、説明を加える。
【００３８】
本実施形態では、図４及び図５に示すように、１本のワード線（例えば、ＷＬＢ１）と、互いに隣り合う２本のビット線（例えば、ＢＬ１及びＢＬ２）を選択し、ほぼ同時に（電流を流す期間が重なるように）、互いに隣り合う２つのセルに対して書き込みを行う。この場合、書き込みが行われる２つのセルは互いに隣り合っているため、２つのセルで発生した熱が相互拡散する。すなわち、自己のセルで発生した熱に加えて隣り合ったセルで発生した熱も自己のセルに供給される。その結果、従来に比べて１ビット当たりの消費電力を低減することができる。なお、図４及び図５では、熱が広がっている領域をドットで示している。
【００３９】
上述したように、本実施形態の方法では、書き込み電流（セット電流、リセット電流）を低減することができ、ワード線及びビット線に流れる電流を低減することができる。そのため、ＩＲドロップを抑制することができ、アレイサイズを大きくすることができる。結果として、製造コストを下げることができる。
【００４０】
ただし、本実施形態では、２つの隣り合うセルに対して、単純に同時書き込み（ほぼ同時の書き込み）を行うわけではない。以下、説明を加える。
【００４１】
図９は、本実施形態における書き込み電流の一例を示した図である。
【００４２】
所望のセル（Ｃｅｌｌ１）及び所望のセル（Ｃｅｌｌ１）に隣り合うセル（Ｃｅｌｌ２）に対していずれもリセット動作（高抵抗状態への書き込み動作）を行う場合（ケース１）には、以下のようにして書き込み動作を実行する。Ｃｅｌｌ１及びＣｅｌｌ２間では、相互に熱が拡散する。また、リセット動作では、選択されたセルに大電流を流す。そのため、Ｃｅｌｌ１及びＣｅｌｌ２に対していずれも、１００μＡ（比較例で示した単独書き込みの場合の電流）よりも少ない８０μＡに電流を設定する。
【００４３】
所望のセル（Ｃｅｌｌ１）に対してリセット動作（高抵抗状態への書き込み動作）を行い、所望のセル（Ｃｅｌｌ１）に隣り合うセル（Ｃｅｌｌ２）に対してセット動作（低抵抗状態への書き込み動作）を行う場合（ケース２）には、以下のようにして書き込み動作を実行する。この場合、Ｃｅｌｌ２には中電流を流す。そのため、Ｃｅｌｌ１に対しては、９０μＡの電流を設定する。Ｃｅｌｌ２に対しては、Ｃｅｌｌ１に対して大電流を流すため、５０μＡ（比較例で示した単独書き込みの場合の電流）よりも少ない３０μＡの電流を設定する。
【００４４】
所望のセル（Ｃｅｌｌ１）及び所望のセル（Ｃｅｌｌ１）に隣り合うセル（Ｃｅｌｌ２）に対していずれもセット動作（低抵抗状態への書き込み動作）を行う場合（ケース３）には、以下のようにして書き込み動作を実行する。この場合には、Ｃｅｌｌ１及びＣｅｌｌ２に中電流を流す。そのため、Ｃｅｌｌ１及びＣｅｌｌ２に対していずれも、５０μＡ（比較例で示した単独書き込みの場合の電流）よりも少し少ない４０μＡに電流を設定する。
【００４５】
なお、所望のセル（Ｃｅｌｌ１）に対してセット動作を行い、所望のセル（Ｃｅｌｌ１）に隣り合うセル（Ｃｅｌｌ２）に対してリセット動作を行う場合（ケース４）には、上述したケース２と同様の動作（ただし、Ｃｅｌｌ１に対して３０μＡ、Ｃｅｌｌ２に対して９０μＡを設定）を行えばよい。
【００４６】
上述した本実施形態の方式を採用することにより、選択された２つのセル（互いに隣り合う２つのセル）に対して必要以上に大きな書き込み電流を供給しなくてもすむ。そのため、１ビット当たりの消費電力を低減することができる。その結果、高集積化が可能となり、低コスト化が可能となる。また、選択された２つのセル（互いに隣り合う２つのセル）に供給される総熱量を抑制することができるため、余分な熱に起因する熱ディスターブを抑制することができる。さらに、選択された２つのセル（Ｃｅｌｌ１、Ｃｅｌｌ２）への電流自体を低減できるため、それらのセルの周囲のセル（Ｃｅｌｌ０、Ｃｅｌｌ３）に対する熱ディスターブも抑制することができる。
【００４７】
図１０は、本実施形態に係る不揮発性記憶装置の具体的な動作を示した図である。なお、ここでは、比較例で示したように、単独書き込みの場合のリセット電圧を１．４Ｖ、セット電圧を０．８Ｖとする。
【００４８】
Ｃｅｌｌ１及びＣｅｌｌ２をいずれもリセットする場合（ケース１）の動作は、以下の通りである。この場合、ワード線ＷＬＢ１には電圧−１．４Ｖを印加し、ビット線ＢＬ１及びＢＬ２にはいずれも電圧１．１Ｖを印加する。その結果、Ｃｅｌｌ１及びＣｅｌｌ２にはいずれも、電圧２．５Ｖが印加される。
【００４９】
Ｃｅｌｌ１をリセット、Ｃｅｌｌ２をセットする場合（ケース２）の動作は、以下の通りである。この場合、ワード線ＷＬＢ１には電圧−１．４Ｖを印加し、ビット線ＢＬ１には電圧１．２６Ｖを印加し、ビット線ＢＬ２には電圧０．６４Ｖを印加する。その結果、Ｃｅｌｌ１には電圧２．６６Ｖが印加され、Ｃｅｌｌ２には電圧２．０４Ｖが印加される。
【００５０】
Ｃｅｌｌ１及びＣｅｌｌ２をいずれもセットする場合（ケース３）の動作は、以下の通りである。この場合、ワード線ＷＬＢ１には電圧−１．４Ｖを印加し、ビット線ＢＬ１及びＢＬ２にはいずれも電圧０．７２Ｖを印加する。その結果、Ｃｅｌｌ１及びＣｅｌｌ２にはいずれも、電圧２．１２Ｖが印加される。
【００５１】
なお、Ｃｅｌｌ１をセット、Ｃｅｌｌ２をリセットする場合（ケース４）の動作は、ケース２の動作と同様である（ただし、ビット線ＢＬ１には電圧０．６４Ｖを印加し、ビット線ＢＬ２には電圧１．２６Ｖを印加する）。
【００５２】
図１１は、上述した動作を実現するための書き込み制御回路の全体的な構成を示したブロック図である。
【００５３】
上述したことからわかるように、本実施形態の書き込み方式では、２ビットのデータ（２値データ）をペアとして取り扱う。図１１では、Ｃｅｌｌ１に書き込むデータをＤＩＮ１とし、Ｃｅｌｌ２に書き込むデータをＤＩＮ２と表している。ＤＩＮ１及びＤＩＮ２はそれぞれ、書き込み制御回路１０及び２０に入力する。書き込み制御回路１０では、自己のデータＤＩＮ１及び他方のデータＤＩＮ２に基づいて書き込み電圧を発生し、書き込み電圧をビット線ＢＬ１に供給する。書き込み制御回路２０では、自己のデータＤＩＮ２及び他方のデータＤＩＮ１に基づいて書き込み電圧を発生し、書き込み電圧をビット線ＢＬ２に供給する。
【００５４】
図１２は、図１１に示した書き込み制御回路１０（或いは、書き込み制御回路２０）内の書き込み電圧発生回路３０の具体的な構成を示した電気回路図である。
【００５５】
書き込み制御回路１０内の書き込み電圧発生回路３０では、自己のデータＤＩＮ１及び他方のデータＤＩＮ２に基づいて書き込み制御信号を発生し、トランジスタ３１〜３６に対して書き込み制御信号が供給される。
【００５６】
トランジスタ３１のゲートには制御信号ＶＧres が印加され、トランジスタ３２のゲートには制御信号ＶＧset が印加される。Ｃｅｌｌ１をリセットする場合には、トランジスタ３１がオン状態となり、トランジスタ３２はオフ状態となる。Ｃｅｌｌ１をセットする場合には、トランジスタ３１はオフ状態となり、トランジスタ３２がオン状態となる。
【００５７】
トランジスタ３３、３４、３５及び３６のゲートにはそれぞれ、制御信号ＶＧresＡ、ＶＧresＢ、ＶＧsetＡ及びＶＧsetＢが印加される。トランジスタ３３、３４、３５及び３６のドレインにはそれぞれ、電圧ＶresＡ（例えば、１．１Ｖ）、ＶresＢ（例えば、１．２６）、ＶsetＡ（例えば、０．７２Ｖ）及びＶsetＢ（例えば、０．６４Ｖ）が供給されるようになっている。
【００５８】
Ｃｅｌｌ１及びＣｅｌｌ２をいずれもリセットする場合（ケース１）の動作は、以下の通りである。この場合には、トランジスタ３１の制御信号ＶＧres をオン状態に設定し、トランジスタ３２のゲート信号ＶＧset をオフ状態に設定する。また、トランジスタ３３の制御信号ＶＧresＡをオン状態に設定し、トランジスタ３４、３５及び３６の制御信号ＶＧresＢ、ＶＧsetＡ及びＶＧsetＢをいずれもオフ状態に設定する。その結果、トランジスタ３１及び３３のみがオン状態となり、図１０（ａ）に示すような信号がビット線ＢＬ１に供給される。この場合、ビット線ＢＬ２については、図１１の書き込み制御回路２０内の書き込み電圧発生回路３０内において同様の動作が行われる。
【００５９】
Ｃｅｌｌ１をリセット且つＣｅｌｌ２をセットする場合（ケース２）の動作は、以下の通りである。この場合には、トランジスタ３１の制御信号ＶＧres をオン状態に設定し、トランジスタ３２のゲート信号ＶＧset をオフ状態に設定する。また、トランジスタ３４の制御信号ＶＧresＢをオン状態に設定し、トランジスタ３３、３５及び３６の制御信号ＶＧresＡ、ＶＧsetＡ及びＶＧsetＢをいずれもオフ状態に設定する。その結果、トランジスタ３１及び３４のみがオン状態となり、図１０（ｂ）に示すような信号がビット線ＢＬ１に供給される。ビット線ＢＬ２については、図１１の書き込み制御回路２０内の書き込み電圧発生回路３０内において、トランジスタ３１の制御信号ＶＧres をオフ状態に設定し、トランジスタ３２のゲート信号ＶＧset をオン状態に設定する。また、トランジスタ３６の制御信号ＶＧsetＢをオン状態に設定し、トランジスタ３３、３４及び３５の制御信号ＶＧresＡ、ＶＧresＢ及びＶＧsetＡをいずれもオフ状態に設定する。その結果、トランジスタ３２及び３６のみがオン状態となり、図１０（ｂ）に示すような信号がビット線ＢＬ２に供給される。
【００６０】
Ｃｅｌｌ１及びＣｅｌｌ２をいずれもセットする場合（ケース３）の動作は、以下の通りである。この場合には、トランジスタ３１の制御信号ＶＧres をオフ状態に設定し、トランジスタ３２のゲート信号ＶＧset をオン状態に設定する。また、トランジスタ３５の制御信号ＶＧsetＡをオン状態に設定し、トランジスタ３３、３４及び３６の制御信号ＶＧresＡ、ＶＧresＢ及びＶＧsetＢをいずれもオフ状態に設定する。その結果、トランジスタ３２及び３５のみがオン状態となり、図１０（ｃ）に示すような信号がビット線ＢＬ１に供給される。この場合、ビット線ＢＬ２についても、図１１の書き込み制御回路２０内の書き込み電圧発生回路３０内において同様の動作が行われる。
【００６１】
Ｃｅｌｌ１をセット且つＣｅｌｌ２をリセットする場合（ケース４）の動作は、基本的にはケース２の動作と同様であり、ケース２の動作から容易に類推できるため、説明は省略する。
【００６２】
なお、ビット線には、上述した書き込み回路の他に読み出し回路も接続されており、読み出しの際にはメモリセルに記憶されているデータがビット線を介して読み出し回路に読み出される。
【００６３】
以上のように、本実施形態では、互いに隣り合う２つの抵抗変化記憶素子に対する書き込み電流（セット電流、リセット電流）を低減することができるため、１ビット当たりの消費電力を低減することができる。その結果、高集積化が可能となり、低コスト化が可能となる。また、本実施形態では、隣り合う２つの抵抗変化記憶素子に供給される総熱量が制御されるため、余分な熱による熱ディスターブを抑制することができる。さらに、隣り合う２つの抵抗変化記憶素子の電流をいずれも小さくすることができるため、これらの２つの抵抗変化記憶素子の周囲に設けられた抵抗変化記憶素子への熱ディスターブも抑制することができる。このように、本実施形態では、記憶素子を効率的且つ的確に加熱することが可能であり、優れた不揮発性記憶装置を得ることができる。
【００６４】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００６５】
図１３及び図１４は、本実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。図１３はワード線方向に沿った断面図であり、図１４はビット線方向に沿った断面図である。
【００６６】
第１の実施形態では、各抵抗変化記憶素子ＰＣＭはピラー状の形状を有しており、隣り合う抵抗変化記憶素子ＰＣＭは互いに離間していた。本実施形態では、抵抗変化記憶素子ＰＣＭがワード線方向で連続的に設けられている。すなわち、隣り合う抵抗変化記憶素子ＰＣＭ間の領域にも抵抗変化記憶素子材料（カルコゲナイド材料）が連続的に形成されている。
【００６７】
上述したような本実施形態の構造を採用することにより、セル間の抵抗変化記憶素子材料（カルコゲナイド材料等）を介して熱を効率的に伝えることができる。このように熱の伝達効率が上がるため、低消費電力化がより促進される。
【００６８】
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００６９】
図１５及び図１６、本実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。図１５はワード線方向に沿った断面図であり、図１６はビット線方向に沿った断面図である。
【００７０】
本実施形態では、同時に活性化される２つの隣り合ったセル（Ｃｅｌｌ１及びＣｅｌｌ２）間の領域のみに抵抗変化記憶素子材料が連続的に設けられている。Ｃｅｌｌ１とＣｅｌｌ０との間には、抵抗変化記憶素子材料は設けられていない。同様に、Ｃｅｌｌ２とＣｅｌｌ３との間には、抵抗変化記憶素子材料は設けられていない。
【００７１】
上述したような本実施形態の構造を採用することにより、同時に活性化される２つの隣り合うセル（Ｃｅｌｌ１及びＣｅｌｌ２）間において、より効率的に熱を伝えることができる。また、熱が伝わってほしくないセル（Ｃｅｌｌ０及びＣｅｌｌ３）に対しては、熱の伝達を効果的に抑制することができる。したがって、低消費電力化がより促進され、且つ隣り合ったセル（Ｃｅｌｌ０及びＣｅｌｌ３）に対する熱ディスターブを抑制することが可能である。
【００７２】
なお、上述したことからわかるように、本実施形態では、ワード線方向に配列された抵抗変化記憶素子間の素子間領域は、１つおきに抵抗変化記憶素子材料（カルコゲナイド材料）で直接接続されている。素子間領域のワード線方向の幅は、抵抗変化記憶素子材料（カルコゲナイド材料）で直接接続されている領域の方が、抵抗変化記憶素子材料（カルコゲナイド材料）で直接接続されていない領域よりも小さいことが好ましい。すなわち、図１５に示すように、抵抗変化記憶素子材料で直接接続されている領域の幅をＷ１とし、抵抗変化記憶素子材料で直接接続されていない領域の幅をＷ２として、Ｗ１＜Ｗ２であることが好ましい。このような構成にすることで、上述した効果をより効果的に奏することが可能である。
【００７３】
（実施形態４）
次に、第４の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００７４】
図１７は、本実施形態に係る不揮発性記憶装置の構成を模式的に示した鳥瞰図である。図１８は、本実施形態に係る不揮発性記憶装置の構成を示した等価回路図である。図１９は、本実施形態における書き込み電流の一例を示した図である。図２０は、本実施形態に係る不揮発性記憶装置の具体的な動作を示した図である。
【００７５】
本実施形態では、ビット線（ローカルビット線ＬＢＬ）を基板（半導体ウェハＷＡＦ）の主面に対して垂直な方向に延伸させることにより、３次元メモリを構成している。
【００７６】
ローカルビット線ＬＢＬの両側にはＰＣＭ材料が設けられている。すなわち、水平方向に延伸するワード線ＷＬと、垂直方向に延伸するローカルビット線ＬＢＬとによって、ＰＣＭ材料が挟まれている。ローカルビット線ＬＢＬは、選択ゲートＳＧ（薄膜トランジスタＴＦＴ）を介してグローバルビット線ＧＢＬに接続されている。
【００７７】
例えば、Ｃｅｌｌ１及びＣｅｌｌ２に対して同時書き込みを行う場合には、ワード線ＷＬＥ０とグローバルビット線ＧＢＬ１との間、並びにワード線ＷＬＥ０とグローバルビット線ＧＢＬ２との間に電流を流す。図１９は書き込み電流の例であり、基本的には第１の実施形態（図９参照）と同様である。図２０に示した具体的な書き込み動作も、基本的には第１の実施形態（図１０参照）と同様である（ただし、電圧値は図１０の場合とは異なっている）。
【００７８】
本実施形態のように３次元メモリを構成した場合にも、第１の実施形態で述べたのと同様の効果を奏することが可能である。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１０、２０…書き込み制御回路
３０…書き込み電圧発生回路
３１〜３６…トランジスタ
【図１】
2019053810.tif 000003
【図２】
2019053810.tif 000004
【図３】
2019053810.tif 000005
【図４】
2019053810.tif 000006
【図５】
2019053810.tif 000007
【図６】
2019053810.tif 000008
【図７】
2019053810.tif 000009
【図８】
2019053810.tif 000010
【図９】
2019053810.tif 000011
【図１０】
2019053810.tif 000012
【図１１】
2019053810.tif 000013
【図１２】
2019053810.tif 000014
【図１３】
2019053810.tif 000015
【図１４】
2019053810.tif 000016
【図１５】
2019053810.tif 000017
【図１６】
2019053810.tif 000018
【図１７】
2019053810.tif 000019
【図１８】
2019053810.tif 000020
【図１９】
2019053810.tif 000021
【図２０】
2019053810.tif 000022
【手続補正書】
【提出日】平成30年6月6日(2018.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
それぞれが対応する前記ワード線及び対応する前記ビット線に接続され、それぞれが低抵抗状態及び高抵抗状態を選択的に呈する複数の抵抗変化記憶素子と、
選択された前記ビット線を介して選択された前記抵抗変化記憶素子へ供給される書き込み電圧を発生する書き込み電圧発生回路と、
を備えた不揮発性記憶装置であって、
前記複数の抵抗変化記憶素子は、第１の抵抗変化記憶素子と、前記第１の抵抗変化記憶素子に前記ワード線の延伸方向で隣り合う第２の抵抗変化記憶素子とを含み、
前記書き込み電圧発生回路は、選択された１つのワード線と選択された互いに隣り合う２つのビット線とに接続された前記第１及び第２の抵抗変化記憶素子に対して書き込み電圧を時間的に互いに重なるように供給し、前記第２の抵抗変化記憶素子に高抵抗状態設定用の書き込み電圧を供給する場合の前記第１の抵抗変化記憶素子に供給される書き込み電圧の大きさは、前記第２の抵抗変化記憶素子に低抵抗状態設定用の書き込み電圧を供給する場合の前記第１の抵抗変化記憶素子に供給される書き込み電圧の大きさよりも小さくなるように書き込み電圧を発生する
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記複数の抵抗変化記憶素子は、前記第１の抵抗変化記憶素子に前記ワード線の延伸方向で隣り合う第３の抵抗変化記憶素子をさらに含み、
前記第１の抵抗変化記憶素子は、前記第２の抵抗変化記憶素子と前記第３の抵抗変化記憶素子との間に位置し、
前記複数の抵抗変化記憶素子それぞれはカルコゲナイド材料で形成された部分を含み、
前記第１の抵抗変化記憶素子及び前記第２の抵抗変化記憶素子は前記カルコゲナイド材料で直接接続されており、前記第１の抵抗変化記憶素子と前記第３の抵抗変化記憶素子とは前記カルコゲナイド材料で直接接続されていない
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数の抵抗変化記憶素子それぞれはカルコゲナイド材料で形成された部分を含み、
前記ワード線の延伸方向に配列された前記抵抗変化記憶素子間の素子間領域は、１つおきに前記カルコゲナイド材料で形成されたカルコゲナイド部分を含み、前記カルコゲナイド部分は互いに隣り合った抵抗変化記憶素子を直接接続する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記ワード線の延伸方向に配列された前記抵抗変化記憶素子間の距離は、隣り合う素子間領域で互いに異なっている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記第１の抵抗変化記憶素子に対する書き込み電圧は、前記第２の抵抗変化記憶素子に対する書き込みデータに応じて選択される
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
基板と、
前記基板上に設けられた複数のグローバルビット線と、
対応する前記グローバルビット線にそれぞれの一方の端子が接続され、対応する前記ビット線にそれぞれの他方の端子が接続された複数の選択トランジスタと、
をさらに備え、
前記ビット線それぞれは前記基板の表面に対して垂直な方向に延伸している
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記抵抗変化記憶素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する材料で形成されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性記憶装置。
【請求項８】
前記抵抗変化記憶素子に直列に接続された整流素子をさらに備える
ことを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性記憶装置。