(57)【要約】 【課題】動作周波数を安定させることが可能な電源装置を提供する。【解決手段】実施形態によれば、電源装置は、スイッチング回路と、検出回路と、コンパレータと、電流源回路と、遅延回路と、を備える。スイッチング回路は、電源電圧をスイッチング制御する。検出回路は、スイッチング回路の出力電圧を検出する。コンパレータは、検出回路の検出電圧を、予め設定された第１基準電圧と比較する。電流源回路は、電源電圧に相関するバイアス電流を出力する。遅延回路は、バイアス電流が電流源回路から入力され、コンパレータの比較結果に基づいて、バイアス電流を用いて出力電圧の昇圧時間に対応する遅延時間をスイッチング回路へ出力する。【選択図】図１
2019062647.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧をスイッチング制御するスイッチング回路と、
前記スイッチング回路の出力電圧を検出する検出回路と、
前記検出回路の検出電圧を、予め設定された第１基準電圧と比較するコンパレータと、
前記電源電圧に相関するバイアス電流を出力する電流源回路と、
前記バイアス電流が前記電流源回路から入力され、前記コンパレータの比較結果に基づいて、前記バイアス電流を用いて前記出力電圧の昇圧時間に対応する遅延時間を前記スイッチング回路へ出力する遅延回路と、
を備える電源装置。
【請求項２】
前記電流源回路が、
前記電源電圧を分圧する分圧回路と、
前記バイアス電流の値を設定するための電流設定素子と、
前記分圧回路の出力電圧と、前記電流設定素子の両端にかかる電圧とが同じになるように動作するオペアンプと、
前記オペアンプの出力結果に基づいて前記バイアス電流を前記遅延回路へ出力するカレントミラー回路と、を有する、請求項１に記載の電源装置。
【請求項３】
前記遅延回路が、
前記バイアス電流で充電されるキャパシタと、
前記キャパシタの充電電圧に基づいて、前記遅延時間を調整する調整回路と、を有する、請求項２に記載の電源装置。
【請求項４】
前記第１基準電圧の立ち上がり時間を制御するソフトスタート回路と、
前記立ち上がり時間に基づいて前記バイアス電流をキャリブレーションするキャリブレーション回路と、
をさらに備える、請求項１から３のいずれかに記載の電源装置。
【請求項５】
前記キャリブレーション回路が、
前記立ち上がり時間を計測するカウンタと、
前記カウンタの計測結果を、前記バイアス電流を調整するための制御信号に復号し、前記制御信号を前記遅延回路へ出力するデコーダと、を有する請求項４に記載の電源装置。
【請求項６】
前記キャリブレーション回路が、クロック信号を前記カウンタおよび前記デコーダへ出力する発振器をさらに有する、請求項５に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータ等の電源装置には、例えば非線形制御方式が用いられている。非線形制御方式は、回路構成が簡単で応答速度が速い一方で、動作周波数が電源電圧に依存して変動するという特徴を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−３５３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、動作周波数の変動を抑制することが可能な電源装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る電源装置は、スイッチング回路と、検出回路と、コンパレータと、電流源回路と、遅延回路と、を備える。スイッチング回路は、電源電圧をスイッチング制御する。検出回路は、スイッチング回路の出力電圧を検出する。コンパレータは、検出回路の検出電圧を、予め設定された第１基準電圧と比較する。電流源回路は、電源電圧に相関するバイアス電流を出力する。遅延回路は、バイアス電流が電流源回路から入力され、コンパレータの比較結果に基づいて、バイアス電流を用いて出力電圧の昇圧時間に対応する遅延時間をスイッチング回路へ出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る電源装置の概略的な回路構成を示すブロック図である。
【図２】電流源回路と遅延回路の構成を示すブロック図である。
【図３】スイッチング回路の出力電圧Ｖｏｕｔと、接続端子ＬＸの電圧の波形図である。
【図４】第２実施形態に係る電源装置の概略的な回路構成を示すブロック図である。
【図５】ソフトスタート回路とキャリブレーション回路の構成を示すブロック図である。
【図６】基準電圧Ｖｒｅｆ１の立ち上がりを示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る電源装置の概略的な回路構成を示すブロック図である。図１に示すように、本実施形態に係る電源装置１は、スイッチング回路１０と、検出回路２０と、コンパレータ３０と、電流源回路４０と、遅延回路５０と、を備える。
【０００９】
スイッチング回路１０は、スイッチング素子Ｑ１と、スイッチング素子Ｑ２と、制御回路１１と、を有する。スイッチング素子Ｑ１は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor)トランジスタであり、スイッチング素子Ｑ２は、Ｎチャネル型ＭＯＳトランジスタである。
【００１０】
スイッチング素子Ｑ１のソースは、バッテリ等の電源に接続されている。スイッチング素子Ｑ２のソースは接地されている。各スイッチング素子のドレインは、スイッチング回路１０の出力ノードである接続端子ＬＸに接続されている。また、各スイッチング素子のゲートは、制御回路１１に接続されている。接続端子ＬＸには、インダクタＬ０を介して抵抗負荷Ｒｌｏａｄが外付けされる。また、インダクタＬ０と抵抗負荷Ｒｌｏａｄとの間にはキャパシタＣ０が外付けされる。
【００１１】
スイッチング回路１０では、制御回路１１が各スイッチング素子を交互にオンさせることによって、電源電圧Ｖｂａｔがスイッチング制御されて接続端子ＬＸから出力される。この電圧は、インダクタＬ０を介して抵抗負荷Ｒｌｏａｄに供給される。
【００１２】
検出回路２０は、直列接続された抵抗素子Ｒ１および抵抗素子Ｒ２を有する。検出回路２０は、スイッチング回路１０の出力電圧Ｖｏｕｔ、換言すると抵抗負荷Ｒｌｏａｄの供給電圧を抵抗素子Ｒ１および抵抗素子Ｒ２で分圧する。分圧した電圧は、検出電圧としてコンパレータ３０へ入力される。
【００１３】
コンパレータ３０は、検出回路２０の検出電圧と、予め設定された基準電圧Ｖｒｅｆ１（第１基準電圧）とを比較する。電流源回路４０は、バイアス電流Ｉｂｉａｓを遅延回路５０へ出力する。遅延回路５０は、コンパレータ３０の比較結果に基づいて、バイアス電流Ｉｂｉａｓを用いて遅延時間を制御回路１１へ出力する。ここで、図２を参照して、電流源回路４０および遅延回路５０の構成について説明する。
【００１４】
図２は、電流源回路４０と遅延回路５０の構成を示すブロック図である。まず、電流源回路４０について説明する。
【００１５】
電流源回路４０は、分圧回路４１と、オペアンプ４２と、カレントミラー回路４３と、抵抗素子Ｒｅｓｘと、を有する。分圧回路４１は、直列接続された抵抗素子Ｒ３および抵抗素子Ｒ４を有する。分圧回路４１は、電源電圧Ｖｂａｔを抵抗素子Ｒ３および抵抗素子Ｒ４で分圧する。
【００１６】
オペアンプ４２は、分圧回路４１の出力電圧と、抵抗素子Ｒｅｓｘの両端にかかる電圧との差を増幅して、カレントミラー回路４３内のトランジスタＱ３およびトランジスタＱ４のゲートへそれぞれ出力する。トランジスタＱ３およびトランジスタＱ４は、例えばＰチャネル型ＭＯＳトランジスタである。
【００１７】
各トランジスタのゲートは、オペアンプ４２の出力端子に接続され、ソースの電位は、電源電圧Ｖｂａｔである。トランジスタＱ３のドレインは、抵抗素子Ｒｅｓｘを介して接地されている。なお、オペアンプ４２の入力はバーチャルショートであるため、トランジスタＱ３のドレインには、電源電圧Ｖｂａｔを分圧した電圧が印加される。トランジスタＱ４のドレインは、遅延回路５０に接続されている。
【００１８】
オペアンプ４２は、分圧回路４１の出力電圧と抵抗素子Ｒｅｓｘの両端にかかる電圧とが同じになる（平衡状態になる）ように動作し、トランジスタＱ３およびトランジスタＱ４は飽和領域でのアナログ動作を行う。このとき、トランジスタＱ３には電流が流れ、その電流がトランジスタＱ４にミラーされる。その結果、トランジスタＱ４を流れる電流がバイアス電流Ｉｂｉａｓとして遅延回路５０へ供給される。このバイアス電流Ｉｂｉａｓの値は、抵抗素子Ｒｅｓｘに依存する。そのため、抵抗素子Ｒｅｓｘは、バイアス電流Ｉｂｉａｓの値を設定するための電流設定素子である。
【００１９】
次に、遅延回路５０について説明する。遅延回路５０は、インバータ回路５１および調整回路５２と、キャパシタＣ１と、を有する。インバータ回路５１は、トランジスタＱ５およびトランジスタＱ６を有する。トランジスタＱ５は、Ｐチャネル型ＭＯＳトランジスタであり、トランジスタＱ６は、Ｎチャネル型ＭＯＳトランジスタである。
【００２０】
各トランジスタのゲートは、コンパレータ３０の出力端子に接続されている。また、各トランジスタのドレインは、互いに接続されている。トランジスタＱ５のソースは、上記電流源回路４０のトランジスタＱ４のドレインに接続されている。トランジスタＱ６のソースは、接地されている。
【００２１】
キャパシタＣ１の一端は、トランジスタＱ５、Ｑ６のドレイン、すなわちインバータ回路５１の出力側に接続されている。キャパシタＣ１の他端は接地されている。キャパシタＣ１は、電流源回路４０から供給されたバイアス電流Ｉｂｉａｓで充電される。
【００２２】
調整回路５２は、コンパレータ５３およびＯＲ回路５４を有する。コンパレータ５３は、キャパシタＣ１の充電電圧を、予め設定された基準電圧Ｖｒｅｆ２と比較する。ＯＲ回路５４の出力レベルは、コンパレータ５３の比較結果に基づいて切り替わる。例えば、キャパシタＣ１の充電電圧が基準電圧Ｖｒｅｆ２よりも低い場合、ＯＲ回路５４の出力は、ハイレベルである。
【００２３】
遅延回路５０では、トランジスタＱ５がオンしてトランジスタＱ６がオフすると、キャパシタＣ１の充電が開始される。その後、キャパシタＣ１の充電電圧が基準電圧Ｖｒｅｆ２に上昇するまでの時間が、遅延時間としてＯＲ回路５４から出力される。基準電圧Ｖｒｅｆ２の値を変更することによって、遅延時間を調整することができる
【００２４】
図３は、スイッチング回路１０の出力電圧Ｖｏｕｔと、接続端子ＬＸの電圧の波形図である。図３に示すように、出力電圧Ｖｏｕｔが、しきい値電圧Ｖｔｈ（＝Ｖｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ２）よりも小さくなると、遅延回路５０が遅延時間Ｔｏｎを制御回路１１へ出力する。
【００２５】
遅延時間Ｔｏｎが経過するまで、制御回路１１は、スイッチング素子Ｑ１をオンさせるとともにスイッチング素子Ｑ２をオフさせる。その結果、接続端子ＬＸの電圧はハイレベルとなり、出力電圧Ｖｏｕｔは昇圧する。
【００２６】
遅延時間Ｔｏｎが経過すると、制御回路１１は、スイッチング素子Ｑ１をオフさせるとともにスイッチング素子Ｑ２をオンさせる。その結果、接続端子ＬＸの電圧はローレベルとなり、出力電圧Ｖｏｕｔは降圧する。このようにして、出力電圧Ｖｏｕｔの昇降圧が繰り返される。
【００２７】
図３において、出力電圧Ｖｏｕｔのピーク電圧間の時間Ｔが、スイッチング回路１０の動作周期に相当する。すなわち、時間Ｔの逆数がスイッチング回路１０の動作周波数Ｆに相当する。動作周波数Ｆは、電源電圧Ｖｂａｔ、出力電圧Ｖｏｕｔ、および遅延時間Ｔｏｎを用いて下記の式（１）で示される。
【数１】
2019062647.tif 000003
【００２８】
遅延時間Ｔｏｎは、基準電圧Ｖｒｅｆ２、キャパシタＣ１、およびバイアス電流Ｉｂｉａｓを用いて下記の式（２）で示される。
【数２】
2019062647.tif 000004
【００２９】
式（２）を式（１）に代入すると、動作周波数Ｆは、下記の式（３）で示される。
【数３】
2019062647.tif 000005
【００３０】
電源装置１では、出力電圧Ｖｏｕｔは一定になるように制御される。そのため、式（３）において、出力電圧Ｖｏｕｔ、基準電圧Ｖｒｅｆ２、キャパシタＣ１は一定である。仮に、バイアス電流Ｉｂｉａｓが一定であると、遅延時間Ｔｏｎが固定されるので、動作周波数Ｆは電源電圧Ｖｂａｔに依存する。そのため、電源電圧Ｖｂａｔが変動すると、動作周波数Ｆは電圧変動に追随する。
【００３１】
電源装置１が、例えば無線通信装置に用いられる場合、動作周波数Ｆの変動は雑音等に影響する可能性がある。そのため、このような用途では、動作周波数Ｆの変動を抑制することが望ましい。
【００３２】
そこで、本実施形態では、バイアス電流Ｉｂｉａｓは、分圧回路４１の分圧比α、電源電圧Ｖｂａｔ、および抵抗素子Ｒｅｓｘを用いた下記の式（４）で設定されている。
【数４】
2019062647.tif 000006
【００３３】
式（４）を式（３）に代入すると、動作周波数Ｆは、下記の式（５）で示される。
【数５】
2019062647.tif 000007
【００３４】
式（５）には、電源電圧Ｖｂａｔが存在しない。よって、動作周波数Ｆは、電源電圧Ｖｂａｔの影響を受けない。
【００３５】
以上説明した本実施形態によれば、電流源回路４０でバイアス電流Ｉｂｉａｓが電源電圧Ｖｂａｔに相関している。これにより、電源電圧Ｖｂａｔの影響が、スイッチング回路１０の動作周波数Ｆから排除されるので、動作周波数Ｆの変動を抑制することが可能となる。
【００３６】
（第２実施形態）
以下、第２実施形態について説明する。図４は、第２実施形態に係る電源装置の概略的な回路構成を示すブロック図である。図１に示す電源装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３７】
本実施形態に係る電源装置２は、上述した電源装置１の構成要素に加えて、ソフトスタート回路６０およびキャリブレーション回路７０をさらに備える。ソフトスタート回路６０は、コンパレータ３０に入力される基準電圧Ｖｒｅｆ１の立ち上がり時間を制御する。キャリブレーション回路７０は、基準電圧Ｖｒｅｆ１の立ち上がり時間に基づいて、バイアス電流Ｉｂｉａｓをキャリブレーションする。
【００３８】
図５は、ソフトスタート回路６０およびキャリブレーション回路７０の構成を示すブロック図である。まず、ソフトスタート回路６０について説明する。
【００３９】
ソフトスタート回路６０は、オペアンプ６１と、カレントミラー回路６２と、コンパレータ６３と、ＯＲ回路６４と、スイッチ６５と、抵抗素子Ｒ５と、キャパシタＣ２と、トランジスタＱ９と、を有する。
【００４０】
オペアンプ６１は、抵抗素子Ｒ５の両端にかかる電圧と、予め設定された基準電圧Ｖｒｅｆ３との差を増幅して、カレントミラー回路６２内のトランジスタＱ７およびトランジスタＱ８のゲートへそれぞれ出力する。基準電圧Ｖｒｅｆ３は、例えば１．２Ｖに設定することができる。トランジスタＱ７およびトランジスタＱ８は、例えばＰチャネル型ＭＯＳトランジスタである。
【００４１】
各トランジスタのゲートは、オペアンプ６１の出力端子に接続され、ソースの電位は、電源電圧Ｖｂａｔである。トランジスタＱ７のドレインは、抵抗素子Ｒ５を介して接地されている。トランジスタＱ８のドレインは、キャパシタＣ２を介して接地されている。
【００４２】
キャパシタＣ２には、トランジスタＱ９が並列に接続されている。トランジスタＱ９は、キャリブレーション回路７０の制御に基づいて動作するＮチャネル型ＭＯＳトランジスタである。
【００４３】
オペアンプ６１は、基準電圧Ｖｒｅｆ３と抵抗素子Ｒ５の両端にかかる電圧とが同じになる（平衡状態になる）ように動作し、トランジスタＱ７、Ｑ８は飽和領域でのアナログ動作を行う。このとき、トランジスタＱ７には電流（Ｖｒｅｆ３／Ｒ５）が流れ、その電流がトランジスタＱ８にミラーされる。また、トランジスタＱ９はオフしている。その結果、キャパシタＣ２は、トランジスタＱ８を流れる電流で充電される。キャパシタＣ２の充電電流の値は、抵抗素子Ｒ５で設定できる。
【００４４】
キャパシタＣ２の充電電圧は、コンパレータ６３によって、予め設定された定常電圧Ｖｓと比較される。定常電圧Ｖｓは、例えば１Ｖに設定することができる。ＯＲ回路６４の出力レベルは、コンパレータ６３の比較結果に応じて切り替わる。この出力レベルの切り替えに対応して、スイッチ６５も切り替わる。
【００４５】
図６は、基準電圧Ｖｒｅｆ１の立ち上がりを示す図である。キャパシタＣ２の電圧が定常電圧Ｖｓに充電されるまで、コンパレータ６３の出力信号Ｓｏはローレベルである。このとき、スイッチ６５では、キャパシタＣ２とコンパレータ３０とが接続されている。そのため、基準電圧Ｖｒｅｆ１の立ち上がり時間Ｔｒは、キャパシタＣ２の充電時間に対応する。立ち上がり時間Ｔｒは、例えば、１００μｓに設定することができる。
【００４６】
キャパシタＣ２が定常電圧Ｖｓまで充電されると、コンパレータ６３の出力信号Ｓｏはローレベルからハイレベルに切り替わる。これにより、ＯＲ回路６４の出力レベルも切り替わるので、スイッチ６５は、図５に示すように切り替わる。その結果、基準電圧Ｖｒｅｆ１は、定常電圧Ｖｓに維持される。このようにソフトスタート回路６０で基準電圧Ｖｒｅｆ１を緩やかに立ち上げることによってラッシュカレントを回避することができる。
【００４７】
第１実施形態で説明した式（３）〜式（５）に示すように、スイッチング回路１０の動作周波数Ｆは、電流源回路４０の抵抗素子Ｒｅｓｘおよび遅延回路５０のキャパシタＣ１に依存する。また、バイアス電流Ｉｂｉａｓは、抵抗素子Ｒｅｓｘに依存する。そのため、抵抗素子ＲｅｓｘおよびキャパシタＣ１の電気的特性は、動作周波数Ｆおよびバイアス電流Ｉｂｉａｓに影響するが、これらの電気的特性は、製造工程または使用環境によってばらつく可能性がある。
【００４８】
そこで、本実施形態では、キャリブレーション回路７０が、電流源回路４０および遅延回路５０と同じ半導体チップに形成されたソフトスタート回路６０の素子を用いて、抵抗素子Ｒｅｓｘをキャリブレーションする。以下、キャリブレーション回路７０について説明する。
【００４９】
図５に示すように、キャリブレーション回路７０は、発振器７１と、カウンタ７２と、デコーダ７３と、インバータＩＮＶと、を有する。発振器７１は、クロック信号ｃｋをカウンタ７２およびデコーダ７３へ出力する。これにより、カウンタ７２およびデコーダ７３は同期させることができる。
【００５０】
カウント開始を示すスタート信号が外部から入力されると、カウンタ７２は、計測値をリセットする。また、このスタート信号は、インバータＩＮＶで反転されてソフトスタート回路６０のトランジスタＱ９のゲートに入力される。その結果、トランジスタＱ９がオフし、キャパシタＣ２の充電が開始される。キャパシタＣ２の電圧が上昇している間、カウンタ７２は、ソフトスタート回路６０のコンパレータ６３の出力信号Ｓｏを用いて時間を計測する。
【００５１】
キャパシタＣ２の電圧が定常電圧Ｖｓまで上昇すると、出力信号Ｓｏのレベルが切り替わり、これにより、カウンタ７２は計測を終了する。カウンタ７２の計測結果は、デコーダ７３へ入力される。この計測結果は、キャパシタＣ２が定常電圧Ｖｓまで充電される時間、すなわち基準電圧Ｖｒｅｆ１の立ち上がり時間Ｔｒに相当する。
【００５２】
デコーダ７３は、カウンタ７２の計測結果を、バイアス電流Ｉｂｉａｓを調整するための制御信号に復号する。この制御信号は遅延回路５０へ入力される。なお、デコーダ７３には、カウンタ７２の計測結果を一時的に記憶するためのフリップフロップが設けられていてもよい。
【００５３】
本実施形態の遅延回路５０では、図５に示すように、複数の抵抗素子Ｒｅｓｘが直列に接続されている。また、各抵抗素子Ｒｅｓｘには、トランジスタＱ１０が並列に接続されている。トランジスタＱ１０は、Ｎチャネル型ＭＯＳトランジスタである。各トランジスタＱ１０は、デコーダ７３から入力された制御信号に応じてオンまたはオフする。
【００５４】
オフ状態のトランジスタＱ１０の数が増加すると、抵抗素子Ｒｅｓｘ全体の抵抗値が大きくなる。その結果、バイアス電流Ｉｂｉａｓは小さくなる。反対に、オン状態のトランジスタＱ１０の数が増加すると、抵抗素子Ｒｅｓｘ全体の抵抗値が小さくなる。その結果、バイアス電流Ｉｂｉａｓは大きくなる。このように、制御信号でトランジスタＱ１０を制御することによって、バイアス電流Ｉｂｉａｓをキャリブレーションすることができる。
【００５５】
以上説明した本実施形態によれば、キャリブレーション回路７０でバイアス電流Ｉｂｉａｓがキャリブレーションされている。これにより、動作周波数Ｆの変動をさらに抑制することが可能となる。
【００５６】
また、本実施形態では、キャリブレーション回路７０が比較的簡素な構成で実現されている。そのため、装置の大型化を抑制することができる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５８】
１，２  電源装置、１０  スイッチング回路、２０  検出回路、３０  コンパレータ、４０  電流源回路、４１  分圧回路、４２  オペアンプ、４３  カレントミラー回路、５０  遅延回路、５２  調整回路、６０  ソフトスタート回路、７０  キャリブレーション回路、７１  発振器、７２  カウンタ、７３  デコーダ、Ｒｅｓｘ  抵抗素子（電流設定素子）、Ｃ１  キャパシタ、
【図１】
2019062647.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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