(57)【要約】      （修正有）【課題】ソース電極及びドレイン電極と、相互接続体金属とを接続する非対称プラグを有するＨＦＥＴを提供する。【解決手段】高電圧電界効果トランジスタ（ＨＦＥＴ）は、第１の活性層１０４と、第２の活性層１０８と、第１の活性層および第２の活性層の近くに位置する電荷層１０６とを含む。ゲート誘電体１１０は、第２の活性層の近くに位置する。ＨＦＥＴにおける接点領域は、ＨＦＥＴから電荷を供給または引き抜くように結合された接点１１４、１１６と、接点とゲート誘電体との近くに位置するパッシベーション層１１８とを含む。相互接続体は、パッシベーション層を通って延び、接点１１４、１１６に結合される。中間層誘電体は、相互接続体の近くに位置し、プラグは中間層誘電体内に延びて、相互接続体の第１の部分に結合される。【選択図】図１Ａ
2019062197.tif 000002
【特許請求の範囲】
【請求項１】
高電圧電界効果トランジスタ（ＨＦＥＴ）であって、
第１のバンドギャップをもつ第１の半導体材料を含む第１の活性層と、
第２のバンドギャップをもつ第２の半導体材料を含む第２の活性層と、
前記第１のバンドギャップと前記第２のバンドギャップとの間におけるバンドギャップエネルギーの差に応じて前記第１の活性層と前記第２の活性層との近くに形成された電荷層と、
前記第２の活性層の近くに位置するゲート誘電体であって、
前記第２の活性層が、前記第１の活性層と前記ゲート誘電体との間に位置する、
ゲート誘電体と、
接点領域と、
を備え、
前記接点領域が、
前記ＨＦＥＴから電荷を供給または引き抜くように結合された接点と、
前記接点と前記ゲート誘電体との近くに位置するパッシベーション層であって、
前記接点の少なくとも一部が、前記パッシベーション層と前記第２の活性層との間に位置する、
パッシベーション層と、
前記パッシベーション層を通って延びた、および、前記接点に結合された相互接続体であって、
前記パッシベーション層が、前記相互接続体の第１の部分と前記第２の活性層との間に位置するように、前記相互接続体の前記第１の部分が、前記パッシベーション層上に位置する、
相互接続体と、
前記相互接続体の近くに位置する中間層誘電体であって、
前記相互接続体の前記第１の部分が、前記中間層誘電体と前記パッシベーション層との間に位置する、
中間層誘電体と、
前記中間層誘電体内に延びた、および前記相互接続体の前記第１の部分に結合されたプラグと、
を含む、
ＨＦＥＴ。
【請求項２】
前記相互接続体の第２の部分が、前記パッシベーション層を通って延び、
前記第１の部分が、前記パッシベーション層と実質的に同一平面上にある、
請求項１に記載のＨＦＥＴ。
【請求項３】
前記相互接続体の前記第２の部分が、台形を実質的に形成し、
前記台形の第１の平行側部が、金属を含み、および、前記接点に結合され、
前記台形の非平行側部が、前記金属を含み、
前記台形の第２の平行側部が、酸化物を含み、および、前記第１の平行側部より大きい、
請求項２に記載のＨＦＥＴ。
【請求項４】
前記パッシベーション層が、前記接点と前記相互接続体の前記第１の部分との間に位置し、
前記相互接続体の前記第１の部分が、前記接点の第１の側と実質的に横方向に同一の範囲に広がった、
請求項３に記載のＨＦＥＴ。
【請求項５】
前記中間層誘電体内に延びた、および、前記相互接続体の前記第１の部分に結合された、前記プラグを含む、複数のプラグをさらに備える、
請求項２に記載のＨＦＥＴ。
【請求項６】
前記接点領域が、前記ＨＦＥＴのソース領域またはドレイン領域のうちの少なくとも１つに含まれる、
請求項５に記載のＨＦＥＴ。
【請求項７】
前記ＨＦＥＴの前記ソース領域または前記ドレイン領域のうちの前記少なくとも１つにおいて前記半導体材料内において位置合わせされた前記接点領域を含む、複数の接点領域をさらに備える、
請求項６に記載のＨＦＥＴ。
【請求項８】
前記接点領域における前記プラグが、前記複数の接点領域における第２の接点領域における第２のプラグより、前記ＨＦＥＴの第１の側に対してより近くに位置し、
前記第２のプラグが、前記ＨＦＥＴの前記第１の側の反対側にある第２の側に対してより近くに位置する、
請求項７に記載のＨＦＥＴ。
【請求項９】
前記第２の接点領域の配向が、前記接点領域の鏡像である、
請求項８に記載のＨＦＥＴ。
【請求項１０】
前記プラグが、幅、長さ、および高さをもち、
前記プラグの前記長さが、前記幅より大きく、
前記高さが、前記中間層誘電体の厚さ以上である、
請求項１に記載のＨＦＥＴ。
【請求項１１】
半導体材料の表面上に位置するゲート誘電体とともに、第１の活性層と第２の活性層とを含む前記半導体材料を提供することであって、
前記第２の活性層が、前記ゲート誘電体と前記第１の活性層との間に位置する、
提供することと、
前記第２の活性層を通って前記第１の活性層内に延びた、前記半導体材料への接点を形成することと、
パッシベーション層を堆積させることであって、
前記ゲート誘電体が、前記パッシベーション層と前記第２の活性層との間に位置する、
堆積させることと、
前記パッシベーション層を通って延びた、および、第１の接点に結合された相互接続体を形成することであって、
前記パッシベーション層が、前記相互接続体の第１の部分と前記第２の活性層との間に位置するように、前記相互接続体の前記第１の部分が、前記パッシベーション層上に位置する、
形成することと、
前記相互接続体の近くに中間層誘電体を堆積させることであって、
前記相互接続体の前記第１の部分が、前記中間層誘電体と前記パッシベーション層との間に位置する、
堆積させることと、
前記中間層誘電体内に延びた、および前記相互接続体の前記第１の部分に結合されたプラグを形成することと、
を含む、高電圧電界効果トランジスタ（ＨＦＥＴ）に１つまたは複数の接点領域を形成する方法。
【請求項１２】
前記半導体材料への前記接点を形成することが、
前記ゲート誘電体、前記第２の活性層、および前記第１の活性層内に延びた溝をエッチングすることと、
前記溝内に金属を堆積させて前記接点を形成することであって、
前記金属が、前記溝の壁を裏打ちし、前記ゲート誘電体から前記第１の活性層まで延びた、
形成することと、
を含む、
請求項１１に記載の方法。
【請求項１３】
前記金属を熱的にアニーリングすることをさらに含み、
前記接点が、前記第１の活性層および前記第２の活性層へのオーミック接点を形成するように結合された、
請求項１２に記載の方法。
【請求項１４】
前記相互接続体を形成することが、
前記パッシベーション層を通って前記接点まで延びた溝をエッチングすることと、
前記溝内に、および前記パッシベーション層上に金属を堆積させて、前記相互接続体を形成することと、
を含み、
前記金属が、前記相互接続体の第２の部分において前記溝の壁を裏打ちし、前記相互接続体の前記第１の部分において、前記金属が、前記パッシベーション層と実質的に同一平面上にある、
請求項１１に記載の方法。
【請求項１５】
前記相互接続体上にオルトケイ酸テトラエチル（ＴＥＯＳ）を堆積させて、シリコン酸化物を使用して前記相互接続体の前記第２の部分における空所を充填することとと、
前記接点を平坦化して、残留シリコン酸化物を除去することと、
をさらに含む、請求項１４に記載の方法。
【請求項１６】
前記プラグを形成することが、
前記中間層誘電体を通って前記相互接続体の前記第１の部分まで延びた溝をエッチングすることと、
前記溝内に金属を堆積させて前記プラグを形成することと、
前記中間層誘電体を平坦化して、前記中間層誘電体の前記表面上に位置する残留金属を除去することと、
を含む、
請求項１１に記載の方法。
【請求項１７】
前記プラグを形成することが、幅、長さ、および高さをもつ前記溝をエッチングすることを含み、
前記溝の前記長さが、前記幅より大きく、
前記高さが、前記中間層誘電体の厚さに等しい、
請求項１６に記載の方法。
【請求項１８】
前記１つまたは複数の接点領域を含む複数の接点領域を形成することをさらに含み、
前記プラグが、前記複数の接点領域における第２の接点領域における第２のプラグより、前記ＨＦＥＴの第１の側に対してより近くに位置し、
前記第２のプラグが、前記ＨＦＥＴの前記第１の側の反対側にある第２の側に対してより近くに位置する、
請求項１１に記載の方法。
【請求項１９】
前記第２の接点領域の配向が、前記１つまたは複数の接点領域の鏡像である、
請求項１８に記載の方法。
【請求項２０】
前記接点領域を含む前記ＨＦＥＴのソース電極またはドレイン電極のうちの少なくとも１つを形成することをさらに含む、
請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、半導体デバイスに関し、特に、高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
高電圧電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の一種が、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ−ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）とも呼ばれるヘテロ構造ＦＥＴ（ＨＦＥＴ）である。窒化ガリウム（ＧａＮ）および他の広バンドギャップ窒化物ＩＩＩ材料をベースとしたＨＦＥＴは、それらの高電子移動度、高い絶縁破壊電圧、および高飽和電子速度といった特性を理由として、（電力スイッチおよび電力コンバーターなどの）高速スイッチングおよび高出力用途における電気デバイスとともに使用され得る。これらの物理的性質は、ＨＦＥＴが同様の電圧において同じ電流を伝導する他の半導体スイッチより実質的に速く状態を変化させることを可能にする。ＨＦＥＴの構築に使用される材料は、従来のシリコンベースの技術を使用するトランジスタより高い温度においてそれらが動作することをさらに可能にする。
【０００３】
本発明の非限定的かつ非網羅的な例について、以下の図を参照しながら説明しており、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００４】
【図１Ａ】本開示の実施形態に係る非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイスの断面側面図である。
【図１Ｂ】本開示の実施形態に係る非対称プラグ相互接続構造物を使用し得る別の例示的な半導体デバイスの断面側面図である。
【図２】本開示の実施形態に係る非対称プラグ相互接続構造物を含む例示的な半導体デバイスの断面側面図である。
【図３Ａ】本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。
【図３Ｂ】本開示の実施形態に係る非対称プラグ相互接続構造物を含む例示的な半導体デバイスの断面側面図である。
【図４】本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。
【図５】本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。
【図６】本開示の実施形態に係る非対称プラグ相互接続構造物を含む半導体デバイスを製造するための例示的な一工程フローである。
【発明を実施するための形態】
【０００５】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、一定の縮尺で描かれるとは限らないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
【０００６】
高電圧デバイスのための接点プラグに関係する装置および方法の例が、本明細書において説明される。以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。以下の説明では、例を十分に理解できるように多くの具体的な詳細事項が記載される。しかし、本明細書において説明される技術が、具体的な詳細事項のうちの１つまたは複数なしに、または他の方法、構成要素、材料などとともに実施され得ることを当業者が認識すると考えられる。他の例では、よく知られた構造、材料、または動作は、特定の態様が理解しにくくなるのを防ぐために図示されず、詳細に説明することもされない。
【０００７】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
【０００８】
相互接続体およびプラグは、パッシベーション、酸化物、および／または中間層誘電体（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）層により分離された金属を接続するために使用され得る。例えば、相互接続体およびプラグは、ＨＦＥＴのオーミック接点（例えばソースおよびドレイン）を、それらのそれぞれの金属層に結合するために使用され得る。これらの金属層は、パッシベーションおよびＩＬＤ層の上方に位置し得る。パッシベーション、酸化物、およびＩＬＤ層の全厚は、ＨＦＥＴが絶縁破壊なしに電圧を保持するために、概して非常に厚い。一例において、パッシベーション、ＩＬＤ、および／または酸化物層の全厚は、少なくとも３．７マイクロメートル（μｍ）である。
【０００９】
概して、ビア孔は、半導体材料への電気接点の上方に相互接続体金属を堆積させるために形成される。このビア孔はオーミック接点の中心に位置し、相互接続体はビア孔内に堆積される。次に、プラグが（凹所にある）相互接続体の中心に形成される。プラグが接点の中央に位置するとき、プラグの全体的な深さは、パッシベーション、ＩＬＤ、および他の酸化物層の組み合わせの厚さ（例えば、３．７μｍ）と同じ深さであることを必要とし得る。使用され得るプラグの一種が、Ｗプラグとも呼ばれるタングステンプラグである。プラグの深さは、工程の制約に起因して、概して約２μｍに制限される。従って、パッシベーション、ＩＬＤ、および他の酸化物層に等価な厚さに達するために、（一方を他方の上部に重ねた）２つのプラグが必要とされ得る。２つのスタックされたプラグを形成するために必要とされる処理ステップは、１つのプラグを形成することに比べて、デバイスに追加的なコストを加算し得る。さらに２ステッププラグ工程を除くことにより、工程の信頼性が高められ得る。
【００１０】
本開示の例では、非対称プラグ相互接続構造物が使用される。１つまたは複数のパッシベーション層がオーミック接点の上方に形成される。相互接続体金属が堆積されてオーミック接点に結合し得るように、ビア孔が１つまたは複数のパッシベーション層に形成される。相互接続ビアは、オーミック接点の中央軸から中心を外して形成される。相互接続体金属が堆積されたとき、「ウィング」が１つまたは複数のパッシベーション層の上方に形成され、１つまたは複数のプラグが、相互接続体金属のウィングの上方に形成され得る。加えて、１つまたは複数のプラグが、相互接続ビアにより形成された孔の反対側において、オーミック接点の中心軸から中心を外して形成される。示されるように、プラグおよびビア孔のレイアウトは、中心軸の周囲において交互であり得る。
【００１１】
図１Ａは、非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイス１００の断面側面図である。半導体デバイス１００は、基材１０２、第１の活性層１０４、第２の活性層１０８、ゲート誘電体１１０、ゲート１１２、接点１１４および１１６、パッシベーション／相互接続領域１１８、および平坦化された表面１２０を含む。さらに、図１Ａに、電荷層１０６が示され、電荷層１０６は、第１の活性層１０４と第２の活性層１０８との間に（または第１の活性層１０４と第２の活性層１０８との界面近くに）、２つの層間におけるバンドギャップエネルギー差に起因して形成され得る。電荷層１０６は、横方向伝導チャネルを規定する。電子は二次元に自由に動くが第３の次元に強く閉じ込められるので、電荷層１０６は二次元電子気体（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）を含む。さらに、第１の活性層１０４はチャネル層とも呼ばれ、第２の活性層１０８は、障壁層またはドナー層とも呼ばれる。
【００１２】
第１の活性層１０４は、基材１０２の上方に位置する。第２の活性層１０８は、第１の活性層１０４上に位置する。ゲート誘電体層１１０は、第２の活性層１０８上に位置する。ゲート１１２は、ゲート誘電体層１１０の上に形成され、接点１１４および１１６は、ゲート誘電体１１０を通って縦方向に下方に延び、第２の活性層１０８に電気的に接続することが示される。接点１１４はドレイン接点であり得、接点１１６はソース接点であり得る。示されるように、ソースオーミック接点１１４とドレインオーミック接点１１６とは、横方向に離間しており、ゲート１１２は、ソース接点１１４と１１６ドレイン接点との間に位置する。
【００１３】
第１の活性層１０４は基材１０２の上方に位置し、基材１０２は、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、または炭化ケイ素（ＳｉＣ）などの材料により形成され得る。製造の様々な技術が、デバイスを構築しやすくするために、基材１０２と第１の活性層１２０との間に位置する他の材料の層を必要とし得る。第１の活性層１０４は、第１のバンドギャップをもつ第１の半導体材料を含み得る。いくつかの例において、第１の活性層１０４は、ＩＩＩ族元素の窒化化合物を含有する半導体材料を含み得る。例えば、第１の活性層１０４は、基材１０２上に成長または堆積するようにされ得、ＧａＮを含み得る。
【００１４】
第２の活性層１０８は、第１の活性層１０４の第１のバンドギャップとは異なる第２のバンドギャップをもつ第２の半導体材料（例えばアルミニウムガリウム窒化物（ＡｌＧａＮ））を含み得る。他の例において、アルミニウムインジウム窒化物（ＡｌＩｎＮ）およびアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）などの異なるＩＩＩ族窒化物半導体材料が、第２の活性層１０８のために使用され得る。他の例において、第２の活性層１０８は、不定比化合物（例えば、０＜Ｘ＜１としたときのＡｌＸＧａ１−ＸＮなどのＩＩＩ族窒化物半導体材料）を含み得る。このような材料において、元素の比は、通常の整数により簡単に表されない。第２の活性層１０８は、第１の活性層１０４上に成長または堆積され得る。
【００１５】
ゲート誘電体１１０は、窒化ケイ素（ＳｉＮ）またはＳｉ３Ｎ４を含み得る。他の例において、窒化炭素（ＣＮ）または窒化ホウ素（ＢＮ）などの異なる窒化物ベースの化合物が、ゲート誘電体１１０のために使用され得る。図１Ａは、単一のゲート誘電体１１０を示すが、複数のゲート誘電体層が使用され得、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）などの他の酸化物材料を含み得ることが理解されなければならない。ゲート誘電体１１０は、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などを通して堆積され得る。
【００１６】
図示された例において、ゲート１１２は、ゲート誘電体１１０に接触し、金ニッケル（ＮｉＡｕ）スタックを含み得る。別の一例において、ゲート１１２は、チタン金（ＴｉＡｕ）スタックまたはモリブデン金（ＭｏＡｕ）スタックを含み得る。動作時、ゲート１１２は、ドレイン端子（接点１１６）とソース端子（接点１１４）との間における順伝導路を制御する。接点１１６および接点１１４は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、または金（Ａｕ）を含み得る。接点１１４／１１６およびドレイン１１２の上方にはパッシベーション／相互接続領域１１８がある。パッシベーション／相互接続領域１１８は、１つまたは複数のパッシベーション層、酸化物層、および中間層誘電体（ＩＬＤ）を含み得る。パッシベーション／相互接続領域１１８の厚さは、Ｚ１  １２１と示される。一例において、厚さＺ１  １２１は、３．７μｍ以上であり得る。さらに、金属層は、パッシベーション／相互接続領域１１８の上部における平坦化された表面１２０上に位置し得る。さらに説明されるように、非対称プラグ相互接続構造物（図示されない）がパッシベーション／相互接続領域１１８内にあり、接点１１４および１１６に結合する。
【００１７】
図１Ｂは、非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイス１０１の断面側面図である。半導体デバイス１０１は、基材１０２、第１の活性層１０４、第２の活性層１０８、ゲート誘電体１１０、ゲート１１２、オーミック接点１１４および１１６、パッシベーション／相互接続領域１１８、および平坦化された表面１２０を含む。図１Ｂに示す半導体デバイス１０１に対して示される構造は、図１Ａに示される半導体デバイス１００と同様であるが、半導体デバイス１０１は、金を使用しない工程を使用して形成され得る。同様に命名および番号付けされた要素は上述のように結合および機能するが、図１Ｂにおいて、オーミック接点１１４および１１６は、ゲート誘電体１１０、第２の活性層１０８、第１の活性層１０４、および途中の電荷層１０６を通って延びることが理解されなければならない。オーミック接点は、接点１１４／１１６の金属が電荷層１０６を遮断するように形成される。ゲート１１２は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、およびアルミニウム銅（ＡｌＣｕ）を含み得、接点１１４および１１６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）または窒化チタン（ＴｉＮ）を含み得る。示されるように、接点１１４および１１６の一部が第２の活性層１０８の上に位置し、接点１１４および１１６の別の部分が、第２の活性層１０８、第１の活性層１０４、および電荷層１０６を通って延びる。第２の活性層１０８、第１の活性層１０４、および電荷層１０６を通って延びた接点１１４および１１６の一部の幅は、実質的に２〜１０μｍである。第２の活性層１０８の上に位置する接点１１４および１１６の一部の長さは、実質的に０．５μｍである。示されるように、各接点１１４および１１６は、第２の活性層１０８の上に位置する２つの部分を含む。
【００１８】
図２は、非対称プラグ相互接続構造物を含む例示的な半導体デバイス２００の断面側面図である。半導体デバイス２００は、能動デバイス２０３（例えば、第１の活性層および第２の活性層、例えばＧａＮ／ＡｌＧａＮ、ならびに、電荷層、例えば２ＤＥＧを含む図１Ａおよび図１Ｂに示される半導体構造物の簡略図）、ゲート誘電体２１０、接点２１６、パッシベーション層２２２、二酸化ケイ素残部２２４、中間層誘電体（ＩＬＤ）２２６、相互接続体金属２２８、およびプラグ２３０および２３２を含み得る。さらに、図２に、厚さＺ１  ２２１、軸Ａ２３８、ビア占有領域２４０、距離ｄ１  ２４２、距離ｄ２  ２４３、および深さＺ２  ２４８が示される。図示されるように、非対称プラグ相互接続構造物は、相互接続体２２８およびプラグ２３０および２３２を含む。
【００１９】
示される例において、接点領域（例えば、能動デバイス２０３に接触するために使用される金属および半導体の構造物）は、ゲート誘電体２１０および第２の活性層を通って第１の活性層内に延びた接点２１６を含む。接点２１６は、電荷層（例えば、図１Ａおよび図１Ｂにおける電荷層１０６）に結合され得る。パッシベーション層２２２は、接点２１６とゲート誘電体２１０との近くに位置し、接点２１６の少なくとも一部が、（能動デバイス２０３内において）パッシベーション層２２２と第２の活性層との間に位置する。いくつかの例において、接点２１６は、能動デバイス２０３とオーミック接点を形成する。より具体的には、接点２１６は、電荷層（例えば、図１Ａに示す電荷層１０６）から電子を供給／引き抜くように電気的に結合される。相互接続体２２８は、パッシベーション層２２２を通って延びて接点２１６に結合される。図示されるように、パッシベーション層２２２が相互接続体２２８の第１の部分と第２の活性層との間に位置するように、相互接続体２２８の第１の部分（例えば、パッシベーション層２２２上に位置し、およびパッシベーション層２２２と実質的に同一平面上にある相互接続体２２８の「ウィング」部）が位置する。さらに、相互接続体２２８の第１の部分は、実質的に横方向に接点２１６の第１の側と同一の範囲に広がり。逆に、相互接続体２２８の第２の部分は、パッシベーション層２２２を通って延びて、接点２１６に電気的に結合する。示されるように、相互接続体２２８の第２の部分は実質的に台形を形成し、台形の第１の平行側部は金属を含み、接点２１６に結合される。示されるように、台形の非平行側部は金属を含み、パッシベーション層２２２に接触する。台形の第２の平行側部は、酸化物（例えば残部２２４）を含み、第１の平行側部より大きい。
【００２０】
図示された例において、中間層誘電体２２６は相互接続体２２８の近くに位置し、相互接続体２２８の第１の部分は中間層誘電体２２６とパッシベーション層２２２との間に位置する。プラグ２３０およびプラグ２３２（すなわち、複数のプラグ）は、中間層誘電体２２６内に延び、相互接続体２２８の第１の部分（例えば「ウィング」）に結合される。
【００２１】
一例において、（金属を含み得る）接点２１６は、部分的にゲート誘電体層２１０の上に位置して、金を使用しない工程において電荷層とともにオーミック接点を形成する。しかし、金ベースの工程が使用されたとき、接点２１６は能動デバイス２０３の上に位置し得る。
【００２２】
別の一例または同じ例において、パッシベーション層２２２は、ゲート誘電体層２１０、接点２１６の上方に位置する。パッシベーション層２２２は、窒化ケイ素ＳｉＮなどの窒化物ベースの化合物を含み得る。１つのパッシベーション層２２２しか示されないが、複数のパッシベーション層が使用され得る。複数のパッシベーション層は、また、酸化物層などと織り交ぜられ得る。パッシベーション／酸化物／ＩＬＤ層は、プラズマ化学蒸着（ＰＥＣＶＤ：ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積され得る。
【００２３】
一例において、相互接続体２２８は、接点２１６の上方に位置し、パッシベーション層２２２を通って延びる。ビア占有領域２４０は、相互接続体金属２２８の側壁／溝を規定する。示されるように、ビア占有領域２４０は、接点２１６の中心（軸Ａ２３８）からオフセットされる。ビア占有領域２４０の中心は、距離ｄ２  ２４３ぶん軸Ａ２３８からオフセットされる。占有領域の幅は、距離ｄ１  ２４２と示される。ビア占有領域２４０の幅ｄ１  ２４２は、溝の底部の幅を規定する。溝の上部は、ビアの形成工程を理由として幅ｄ１  ２４２より幅が広い。相互接続体２２８のために使用される金属は、軸Ａ２３８に沿ったビアの反対側に「ウィング」（例えば、相互接続体２２８の第１の部分）をさらに形成する。相互接続体２２８のウィングは、パッシベーション層２２２の上方に位置する相互接続体２２８の金属部である。相互接続体２２８は、（プラグ２３０および２３２とともに）平坦化された表面２２０に位置する他の金属層に接点２１６を結合するために使用される。
【００２４】
別の一例または同じ例において、二酸化ケイ素残部２２４は、パッシベーション層２２２の上方に位置し、相互接続体金属２２８により形成されたビア／溝を充填する。オルトケイ酸テトラエチル（ＴＥＯＳ：Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）は、二酸化ケイ素を堆積させて二酸化ケイ素残部２２４を形成するために使用され得る。しかし、二酸化ケイ素は、生理食塩水ベースのまたはダイサリン（ｄｉｓａｌｉｎｅ）ベースの工程を使用して堆積され得る。ＴＥＯＳを使用して形成された二酸化ケイ素は、概してより低い密度であり、電気的な遮蔽のために使用され得る。同様に、中間層誘電体（ＩＬＤ）２２６（例えば、酸化物）は、ＴＥＯＳ（シリコン酸化物）残部２２４の上方に位置する。中間層誘電体酸化物２２６の上部は平坦化されて、平坦化された表面２２０をもたらす。
【００２５】
一例において、プラグ２３０および２３２は、ＩＬＤ２２６を通って位置して、相互接続体２２８に接触する。プラグ２３０および２３２は、相互接続体２２８に装着され、（他の金属層に結合するように）平坦化された表面２２０内に位置する。一例において、プラグ２３０および２３２は、深さＺ２  ２４８のタングステンプラグである。プラグ２３０および２３２の深さは、概して工程により制限される。一例において、プラグ２３０の深さＺ２  ２４８は、プラグ２３０の幅の実質的に倍である。ゲート誘電体２１０から平坦化された表面２２０までの合計の厚さは、厚さＺ１  ２２１と示される。ビア占有領域がオーミック接点を中心として／軸Ａに沿って位置するデバイスにおいて、プラグは、厚さＺ１  ２２１の全体を横断するのに十分深いことが必要である。示されるように、プラグ２３０および２３２は、およそＩＬＤ酸化物２２６の深さにおいて相互接続体２２８のウィングに達するのに十分深く、ＩＬＤ酸化物２２６の深さは厚さＺ１  ２２１よりかなり小さく、深さＺ２  ２４８として示される。これは、半導体デバイス２００のための製造工程の簡潔化を可能にする。
【００２６】
図３Ａは、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス３００の例示的なレイアウトの見下ろした図である。半導体デバイス３００は、能動デバイス３０３の一部、接点領域３９９、オーミック接点／金属ドレイン占有領域３１４、オーミック接点／金属ソース占有領域３１６、ソースのためのプラグ占有領域３３１Ａ、３３１Ｂ、および３３１Ｃ、ドレインのためのプラグ占有領域３３３Ａ、３３３Ｂ、および３３３Ｃ、ソースのためのビア占有領域３４０Ａ、３４０Ｂ、および３４０Ｃ、およびドレインのためのビア占有領域３４１Ａ、３４１Ｂ、および３４１Ｃを含む。さらに、図３Ａに、さらに、ドレインのためのビア占有領域の幅の一例である距離ｄ１  ３４２が示される。
【００２７】
示されるように、接点領域３９９は、ＨＦＥＴのソース領域（例えば、ソース接点３１６）またはドレイン領域（例えば、ドレイン接点３１４）のうちの少なくとも１つに含まれ、図示された例において、複数の接点領域３９８／３９９が、ソース電極とドレイン電極との両方に含まれ、（ページの向きに対して）縦方向に位置合わせされる。さらに、接点領域３９９におけるプラグ３３１Ｃは、ＨＦＥＴの第２の側（左側）に対してより近くに位置する第２の接点領域３９８に含まれる第２のプラグ３３１Ｂより、ＨＦＥＴの第１の側（ページの右側）に対してより近くに位置する。言い換えると、第２の接点領域３９８の配向は、接点領域３９９の鏡像である。
【００２８】
さらに、図示された例に示されるように、プラグ３３１Ａ／３３１Ｂ／３３１Ｃは幅と長さとをもち、プラグの長さは幅より大きい。他の図においてここまでに示したように、プラグ３３１Ａ／３３１Ｂ／３３１Ｃの高さは、中間層誘電体の厚さ以上である。
【００２９】
描かれた例は、能動デバイスの一部、すなわち、活性エリア３０３（例えば、第１の活性層、第２の活性層、および電荷層）の概略を示す（大きな破線のボックス）。同様に、第１の実線は、ドレイン接点３１４（例えば、ドレインのためのオーミック接点／金属）の上から見下ろした輪郭を示す。示されるように、ドレイン接点３１４は概して指形である。第２の実線は、ソース接点３１６（例えば、ソースのためのオーミック接点／金属）の上から見下ろした輪郭を示す。示されるように、ソース接点３１６は概して指形である。
【００３０】
３４０Ａ、３４０Ｂ、３４０Ｃのためのビア占有領域、および、ソース３１６のためのプラグの輪郭３３１Ａ、３３１Ｂ、および３３１Ｃがさらに示される。示されるように、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃのグループのための上から見下ろした輪郭は、棒形である。示される例において、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃの各グループは、２つの棒を含む。ドレイン接点３１４とソース接点３１６との間における電流の流れの対称性に役立つように、ビア占有領域３４０Ａ、３４０Ｂ、および３４０Ｃは、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃのグループと交互に位置する。ビアの輪郭３４０Ａはソース接点３１６の左側にあり、プラグ３３１Ａのグループは、ソース接点３１６の右側にある。逆に、ビアの輪郭３４０Ｂはソース接点３１６の右側にあり、プラグ３３１Ｂのグループは左側にある（例えば、プラグ３３１Ａの鏡像である）。さらに、ビアの輪郭３４０Ｃは左側にあり、プラグ３３１Ｃのグループはソース接点３１６の右側にある。この鏡写しのパターンは、ソース接点３１６の全長にわたって続き得る。
【００３１】
図示された例において、断面Ｂ−Ｂ’が、ビア占有領域３４０Ａおよびプラグ３３１Ａのグループにわたってさらに示される。図２に示される例示的な半導体デバイス２００は、断面Ｂ−Ｂ’における半導体デバイスの一例であり得る。
【００３２】
３４１Ａ、３４１Ｂ、３４１Ｃのためのビア占有領域、およびドレイン接点３１４のためのプラグの輪郭３３３Ａ、３３３Ｂ、および３３３Ｃがさらに示される。見下ろした図に示されるように、プラグ３３３Ａ、３３３Ｂ、および３３３Ｃは棒形である。プラグ３３３Ａ、３３３Ｂ、および３３３Ｃの各グループは、３つの棒を含む。概して、ドレイン接点３１４の幅は、ソース接点３１６の幅より幅が広い。従って、より多くのプラグが、ドレイン接点３１４内に含まれ得る。ドレイン接点３１４とソース接点３１６との間における電流の流れの対称性に役立つように、ビア占有領域３４１Ａ、３４１Ｂ、３４１Ｃは、プラグ３３３Ａ、３３３Ｂ、および３３３Ｃのグループと交互に位置する。ビアの輪郭３４１Ａはドレイン接点３１４の左側にあり、プラグ３３３Ａのグループはソース接点３１６の右側にある。逆に、ビアの輪郭３４１Ｂはドレイン接点３１４の右側にあり、プラグ３３３Ｂのグループは左側にある。さらに、ビアの輪郭３４１Ｃは左側にあり、プラグ３３３Ｃのグループはドレイン接点３１４の右側にある。このパターンは、ドレイン３１４の全長にわたって反復され得る。ドレインのＣ−Ｃ’に沿った断面は、図３Ｂに示される。
【００３３】
図３Ｂは、非対称プラグ相互接続構造物を含む別の例示的な半導体デバイス３０１の断面側面図である。半導体デバイス３０１は、図３Ａにおける断面Ｃ−Ｃ’に沿って切断され、非対称プラグ相互接続構造物を含む。構造物は、能動デバイス３０３、ゲート誘電体３１０、オーミック接点３１４、パッシベーション層３２２、二酸化ケイ素（ＴＥＯＳ）残部３２４、中間層誘電体（ＩＬＤ）３２６、相互接続体金属３２８、ならびにプラグ３３０、３３２および３３４を含む。さらに、図３Ｂに、厚さＺ１  ３２１、深さＺ２  ３４８、軸Ａ３３８、ビア占有領域３４１、距離ｄ１  ３４２、ｄ２  ３４３、ｄ３  ３４４、ｄ４  ３４５、ｄ５  ３４６、およびｄ６  ３４７が示される。示されるように、能動デバイス３０３は、図１Ａおよび図１Ｂとの関連において説明される第１の活性層および第２の活性層ならびに電荷層を含み得る。示される例において、非対称プラグ相互接続構造物は、相互接続体３２８およびプラグ３３０、３３２、および３３４を含む。同様に命名および番号付けされた要素は上述のように結合および機能するが、図２に示される２つのプラグの代わりに、３つのプラグ（３３０、３３２、および３３４）が示される。
【００３４】
軸Ａ３３８がオーミック接点３１４の中心を表すことが理解される。深さＺ１  ３２１は、平坦化された表面３２０からゲート誘電体層３１０までの深さを表す。深さＺ２  ３４８は、プラグ３３０、３３２、３３４の深さ、すなわち、平坦化された表面３２０からＴＥＯＳ由来のシリコン酸化物３２４までの距離を表す。プラグ３３０、３３２、３３４の開口幅（距離ｄ５  ３４６と示される）は、プラグ３３０、３３２、３３４の深さ（深さＺ２  ３４８として示される）の実質的に半分であり、ｄ５＝１／２×Ｚ２となる。距離ｄ１  ３４２は、相互接続体３２８のための溝を形成するために使用されるビアの幅を表す。距離ｄ１  ３４２の最小値は、実質的に２μｍであり得る。距離ｄ２  ３４３は、相互接続体３２８のためのビアの中心と軸Ａ３３８との間の距離を表す。一例において、距離ｄ２  ３４３は、実質的に距離ｄ３  ３３４の１／４である。距離ｄ３  ３３４は、接点３１４の長さを表す。示されるように、相互接続体３２８は、接点３１４と実質的に同じ長さをもち得る。しかし、相互接続体３２８の「ウィング」は、距離ｄ３  ３３４を越えて広がって、接点３１４のためのフィールドプレートを形成し得ることが理解されなければならない。距離ｄ４  ３４５は、相互接続体３２８のウィングの端部とプラグ３３４との間の距離を表す。この距離は、描かれるアーキテクチャを製造するために使用される処理ステップにより決定され得る。距離ｄ４  ３４５は、実質的にゼロであり得、プラグ３３４は、相互接続体３２８の「ウィング」の縁部から始まる。しかし、距離ｄ４  ３４５は、プラグを堆積させる工程の形状形成能力に依存する。距離ｄ４  ３４５は、０．５μｍであり得る。距離ｄ５  ３４６は、プラグ開口の幅を表す。プラグ３３０、３３２、３３４は、上部（平坦化された表面３２０）においてより幅が広く、底部に向かってテーパ付けされている。一例において、平坦化された表面３２０におけるプラグ開口の幅に対するプラグの深さ（Ｚ２  ３４８）の比は、実質的に２である。言い換えると、距離ｄ５  ３４６は、深さＺ２  ３４８の実質的に半分である。一例において、距離ｄ５  ３４６は、実質的に１μｍである。距離ｄ６  ３４７は、各プラグ間の距離を表す。一例において、距離は、実質的に０．６μｍである。
【００３５】
図４は、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス４００の別の例示的なレイアウトの見下ろした図である。半導体デバイス４００は、能動デバイス４０３の一部、オーミック接点／金属ドレイン占有領域４１４、オーミック接点／金属ソース占有領域４１６、接点領域４９９、ソースのためのプラグ占有領域４３１Ａ、４３１Ｂ、および４３１Ｃ、ドレインのためのプラグ占有領域４３３Ａ、４３３Ｂ、および４３３Ｃ、ソースのためのビア占有領域４４０Ａ、４４０Ｂ、および４４０Ｃ、およびドレインのためのビア占有領域４４１Ａ、４４１Ｂ、および４４１Ｃを含む。さらに図４に、ソース接点４１６のためのビア占有領域の幅の一例である距離ｄ１  ４４２が示される。
【００３６】
図４は図３Ａと同様であるが、プラグのための長い連続した棒の代わりに、示されるプラグは列になった円のグループを含む。図２に示される断面は、断面Ｄ−Ｄ’における半導体デバイス４００の一例であり得る。図３Ｂに示される断面は、断面Ｅ−Ｅ’における半導体デバイス４００の一例であり得る。
【００３７】
図５は、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス５００の例示的なレイアウトの平面図である。半導体デバイス５００は、能動デバイス５０３の一部、オーミック接点／金属ドレイン占有領域５１４、オーミック接点／金属ソース占有領域５１６、接点領域５９９、ソースのためのプラグ占有領域５３１、ドレインのためのプラグ占有領域５３３、ソースのためのビア占有領域５４０Ａおよび５４０Ｂ、およびドレインのためのビア占有領域５４１Ａおよび５４１Ｂを含む。さらに図５に、ソース接点５１６のためのビア占有領域の幅の一例である距離ｄ１  ５４２が示される。
【００３８】
図５は図３Ａおよび図４と同様であるが、図３Ａおよび図４に示されるビアおよびプラグとは異なる横方向において、ビアとプラグとが交互に位置する。半導体デバイス５００の断面は、図２および図３Ｂに示される半導体デバイスの断面と同様であるが、図５に示されるデバイスは、より多くのプラグを含み得る。示される例において、非対称プラグ相互接続構造物のウィングにおいて、断面に示される６つのプラグが存在し得る。
【００３９】
図６は、非対称プラグ相互接続構造物を含む半導体デバイスを製造するための例示的な一工程フローである。本開示の利益を受ける当業者は、描かれる工程フローが、任意の順序で、および、さらには並列に実施され得ることを理解する。さらに、ブロックが、本開示の教示に従った工程フローに追加され得、および本開示の教示に従った工程フローから除去され得る。
【００４０】
ブロック６０２は、第１の活性層および第２の活性層ならびに電荷層を含む能動デバイスを形成することを示す。ゲート誘電体も形成され得る。いくつかの例において、ゲート誘電体は半導体材料の表面上に位置し、第２の活性層は、ゲート誘電体と第１の活性層との間に位置する。
【００４１】
ブロック６０４は、半導体材料に対するオーミック接点のためのビアを形成することを示す。一例において、ビアは、誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）などを使用してエッチングされ得る。エッチングされた溝は、ゲート誘電体、第２の活性層を通って第１の活性層内に延び得る。
【００４２】
ブロック６０６は、金属を堆積させて接点を形成すること示す。一例において、金属は物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積され、金属は、ブロック６０４において形成された溝の壁を裏打ちする。金属は、ゲート酸化物から第１の活性層まで広がり得る。
【００４３】
ブロック６０８は、急速熱アニーリング（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）などを使用して、金属と半導体との間における接点の金属をアニーリングすることを示す。
【００４４】
ブロック６１０は、パッシベーションおよび中間層誘電体（ＩＬＤ）を堆積させることを示す。これらの層は、プラズマ化学蒸着（ＰＥＣＶＤ）を使用して堆積され得る。
【００４５】
ブロック６１２は、相互接続体のためのビアを形成することを示す。これは、パッシベーション層を通して溝をエッチングすることにより達成され得、溝は、接点に達し得る。
【００４６】
ブロック６１４は、ブロック６１２において形成されたビア／溝内に相互接続体のための金属を堆積させることを示す。一例において、相互接続体金属は、物理蒸着（ＰＶＤ）を使用して堆積される。金属は、溝内に、およびパッシベーション層上に堆積されて、相互接続体を形成し得る。金属は、（相互接続体の第２の部分において）溝の壁を裏打ちし得、（相互接続体の第１の「ウィング」部では）金属がパッシベーション層と実質的に同一平面上にある。相互接続体は、第１のパッシベーション層を通って延びて、第１の接点に電気的に結合し得る。パッシベーション層が相互接続体の第１の部分と第２の活性層との間に位置するように、相互接続体の第１の部分がパッシベーション層上に位置する。いくつかの例において、ブロック６１０、６１２、および６１４が、複数のパッシベーション層に対して反復され得ることが理解されなければならない。
【００４７】
ブロック６１６は、オルトケイ酸テトラエチル（ＴＥＯＳ）を使用してシリコン酸化物を堆積させることを示す。相互接続体上にオルトケイ酸テトラエチル（ＴＥＯＳ）を堆積させることは、相互接続体の第２の部分の中心において空所を充填し得る。しかし、二酸化ケイ素は、生理食塩水またはジシラン（ｄｉｓｉｌａｎｅ）を使用して堆積され得る。
【００４８】
ブロック６１８は、ＴＥＯＳ堆積から残留シリコン酸化物を平坦化することを示す。一例において、平坦化は、レジストエッチバック（ＲＥＢ：ｒｅｓｉｓｔ  ｅｔｃｈ  ｂａｃｋ）工程、または化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ）工程を使用して実行され得る。平坦化された後、左半導体デバイス上に残されたものは、ＴＥＯＳベースの二酸化ケイ素と呼ばれ得る。
【００４９】
ブロック６２０は、相互接続体の近くに中間層誘電体を堆積させることを示す。一例において、相互接続体の第１の部分は、中間層誘電体とパッシベーション層との間に位置する。
【００５０】
ブロック６２２は、エッチングすること、堆積させること、および次にプラグの上面を平坦化することによりプラグを形成することを示す。いくつかの例において、エッチングされた溝は、幅、長さ、および高さをもち得、溝の長さは幅より大きく、高さは中間層誘電体の厚さに等しい。誘導結合プラズマ（ＩＣＰ）は、プラグをエッチングするために、およびプラグ材料（例えばタングステン）を堆積させるために使用され得、ＣＭＰは、プラグを平坦化するために使用され得る。平坦化は、中間層誘電体の表面上に位置する残留金属を除去するために使用され得る。
【００５１】
本開示の利益を得た当業者は、１つまたは複数の接点領域を含む複数の接点領域を形成するために、描かれる工程フローが多くの回数反復され得ることを理解する。これらの例のうちのいくつかにおいて、第１のプラグは、第２の接点領域における第２のプラグより、ＨＦＥＴの第１の側に対してより近くに位置し得、第２のプラグは、ＨＦＥＴの第１の側の反対側にある第２の側に対してより近くに位置する。言い換えると、第２の接点領域の配向は、第１の接点領域の鏡像であり得る。
【００５２】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【００５３】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書および請求項に開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。従って、本明細書および図は、限定するものではなく例示的なものとみなされる。
【図１Ａ】
2019062197.tif 000003
【図１Ｂ】
2019062197.tif 000004
【図２】
2019062197.tif 000005
【図３Ａ】
2019062197.tif 000006
【図３Ｂ】
2019062197.tif 000007
【図４】
2019062197.tif 000008
【図５】
2019062197.tif 000009
【図６】
2019062197.tif 000010
【外国語明細書】
ASYMMETRICAL PLUG TECHNIQUE FOR GAN DEVICES 
TECHNICAL FIELD
[0001]This disclosure relates generally to semiconductor devices, and more specifically to high voltage heterostructure field effect transistors (HFETs)
BACKGROUND INFORMATION
[0002]One type of high voltage field effect transistor (FET) is a heterostructure FET (HFET), also referred to as a high-electron mobility transistor (HEMT).  HFETs based on gallium nitride (GaN) and other wide bandgap nitride III materials can be used with electrical devices in high-speed switching and high-power applications (such as power switches and power converters) due to their high electron mobility, high breakdown voltage, and high saturation electron velocity characteristics.  These physical properties allow HFETs to change states substantially faster than other semiconductor switches that conduct the same currents at similar voltages.  The materials used in the construction of HFETs also allow them to operate at higher temperatures than transistors that use traditional silicon-based technology.
BRIEF DESCRIPTION OF THE
DRAWINGS
[0003]Non-limiting and non-exhaustive examples of the invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0004]FIG. 1A is a cross-sectional side view of an example semiconductor device which may use an asymmetrical plug interconnect structure, in accordance with an embodiment of the disclosure.
[0005]FIG. 1B is a cross-sectional side view of another example semiconductor device which may use an asymmetrical plug interconnect structure, in accordance with an embodiment of the disclosure.
[0006]FIG. 2 is a cross-sectional side view of an example semiconductor device with an asymmetric plug interconnect structure, in accordance with an embodiment of the disclosure.
[0007]FIG. 3A is a top down view of an example layout of a semiconductor device with an asymmetric plug interconnect structure and alternating via/plug layout, in accordance with an embodiment of the disclosure.
[0008]FIG. 3B is a cross-sectional side view of an example semiconductor device with an asymmetric plug interconnect structure, in accordance with an embodiment of the disclosure.
[0009]FIG. 4 is a top down view of an example layout of a semiconductor device with an asymmetric plug interconnect structure and alternating via/plug layout, in accordance with an embodiment of the disclosure.
[0010]FIG. 5 is a top down view of an example layout of a semiconductor device with an asymmetric plug interconnect structure and alternating via/plug layout, in accordance with an embodiment of the disclosure.
[0011]FIG. 6 is an example process flow for fabricating a semiconductor device with an asymmetric plug interconnect structure, in accordance with an embodiment of the disclosure.
[0012]Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention. 
DETAILED DESCRIPTION
[0013]Examples of an apparatus and method relating to a contact plug for high voltage devices are described herein. In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention. In the following description, numerous specific details are set forth to provide a thorough understanding of the examples.  One skilled in the relevant art will recognize, however, that the techniques described herein can be practiced without one or more of the specific details, or with other methods, components, materials, etc.  In other instances, well-known structures, materials, or operations are not shown or described in detail to avoid obscuring certain aspects.
[0014]Reference throughout this specification to “one embodiment”, “an embodiment”, “one example” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment”, “in an embodiment”, “one example” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0015]Interconnects and plugs may be used to connect metals separated by passivation, oxide, and/or interlayer dielectric (ILD) layers.  For example, interconnects and plugs may be used to couple the ohmic contacts (e.g., the source and drain) of an HFET to their respective metal layers.  These metal layers may be disposed above the passivation and ILD layers.  The overall thickness of the passivation, oxide, and ILD layers are generally quite thick in order for the HFET to hold voltage without breaking down.  In one example, the overall thickness of the passivation, ILD, and/or oxide layers is at least 3.7 micrometers (μm).  
[0016]In general, a via hole is formed to deposit interconnect metal above the electrical contact to the semiconductor material.  This via hole is placed at the center of the ohmic contact and an interconnect is deposited in the via hole.  The plug is then formed in the center of the interconnect (which is recessed).  When the plug is placed at the middle of the contact, the overall depth of the plug may need to be as deep as the combined thickness of the passivation, ILD, and other oxide layers (e.g., 3.7μm).  One type of plug which may be used is a tungsten plug, also referred to as a W-plug.  The depth of the plug is generally limited to about 2μm due to process constraints.  Accordingly, two plugs (one on top of the other) may be needed to reach the equivalent thickness of passivation, ILD, and other oxide layers.  The processing steps required to form two stacked plugs may add extra cost to the device as compared to forming one plug.  Also by eliminating the two-step plug process, reliability of the process may be increased.
[0017]In examples of the present disclosure, an asymmetrical plug interconnect structure is used.  One or more passivation layers are formed above the ohmic contact.  A via hole is formed in the one or more passivation layers such that interconnect metal may be deposited and couple to the ohmic contact.  The interconnect via is formed off-center from the middle axis of the ohmic contact.  When the interconnect metal is deposited, a “wing” is formed above the one or more passivation layers, and one or more plugs may be formed above the wing of interconnect metal.  In addition, the one or more plugs are formed off-center from the center axis of the ohmic contact, opposite the hole created by the interconnect via.  As will be shown, the layout of the plugs and via hole may alternate around the center axis.  
[0018]FIG. 1A is a cross-sectional side view of an example semiconductor device 100, which may use an asymmetrical plug interconnect structure.  Semiconductor device 100 includes substrate 102, first active layer 104, second active layer 108, gate dielectric 110, gate 112, contacts 114 and 116, passivation/interconnect region 118, and planarized surface 120.  Also shown in FIG. 1A is layer of electrical charge 106, which may form between (or proximate to the interface of) first active layer 104 and second active layer 108 due to the bandgap energy difference between the two layers.  Layer of electrical charge 106 may define the lateral conductive channel.  The layer of electrical charge 106 includes a two-dimensional electron gas (2DEG), since electrons are free to move in two dimensions but are tightly confined in the third dimension.  Further, first active layer 104 is sometimes called a channel layer while second active layer 108 is sometimes called the barrier layer or donor layer. 
[0019]First active layer 104 is disposed over the substrate 102.  Second active layer 108 is disposed on first active layer 104.  Gate dielectric layer 110 is disposed on second active layer 108.  Gate 112 is formed atop gate dielectric layer 110, while contacts 114 and 116 are shown as extending vertically down through gate dielectric 110 to electrically connect to second active layer 108.  Contact 114 may be a drain contact while contact 116 may be a source contact.  As shown, source and drain ohmic contacts 114 and 116 are laterally spaced-apart, with gate 112 being disposed between source and drain contacts 114 and 116.
[0020]First active layer 104 is disposed over substrate 102, and substrate 102 may be formed from materials such as sapphire (Al2O3), silicon (Si), or silicon carbide (SiC).  Various techniques of fabrication may call for layers of other materials to be disposed between substrate 102 and first active layer 120 to facilitate the construction of the device.  First active layer 104 may include a first semiconductor material having a first bandgap.  In some examples, first active layer 104 may include semiconductor materials containing nitride compounds of group III elements.  For example, first active layer 104 may be grown or deposited on substrate 102 and may include GaN.  
[0021]Second active layer 108 may include a second semiconductor material (e.g., aluminum gallium nitride (AlGaN)) having a second bandgap that is different than the first bandgap of first active layer 104.  In other examples, different group III nitride semiconductor materials, such as aluminum indium nitride (AlInN) and aluminum indium gallium nitride (AlInGaN), may be used for second active layer 108.  In other examples, second active layer 108 may include a non-stoichiometric compound (e.g., a group III nitride semiconductor material, such as AlXGa1-XN, where 0<X<1).  In such materials, the ratios of the elements are not easily represented by ordinary whole numbers.  Second active layer 108 may be grown or deposited on first active layer 104.  
[0022]Gate dielectric 110 may include silicon nitride (SiN) or Si3N4.  In other examples, different nitride-based compounds, such as carbon nitride (CN) or boron nitride (BN), may be used for gate dielectric 110.  Although FIG. 1A illustrates a single gate dielectric 110, it should be appreciated that multiple gate dielectric layers may be used, and can include other oxide materials such as aluminum oxide (Al2O3), hafnium oxide (HfO2), zirconium Oxide (ZrO2), etc.  Gate dielectric 110 may be deposited through atomic layer deposition (ALD), or the like.  
[0023]In the depicted example, gate 112 contacts the gate dielectric 110 and may include a gold nickel (NiAu) stack.  In another example, gate 112 may include a titanium gold (TiAu) stack or molybdenum gold (MoAu) stack.  In operation, gate 112 controls the forward conduction path between drain terminal (contact 116) and source terminal (contact 114).  Contact 116 and contact 114 may include titanium (Ti), molybdenum (Mo), aluminum (Al), or gold (Au).  Above the contacts 114/116 and drain 112 is a passivation/interconnect region 118.  The passivation/interconnect region 118 may include one or more passivation layers, oxide layers, and interlayer dielectrics (ILDs).  The thickness of the passivation/interconnect region 118 is shown as Z1 121.  In one example, the thickness Z1 121 may be 3.7μm or more.  Further, metal layers may be disposed on planarized surface 120 at the top of passivation/interconnect region 118.  As will be further discussed, the asymmetric plug interconnect structure (not shown) is within the passivation/interconnect region 118 and couples to contacts 114 and 116.
[0024]FIG. 1B is a cross-sectional side view of an example semiconductor device 101, which may use an asymmetrical plug interconnect structure.  Semiconductor device 101 includes substrate 102, first active layer 104, second active layer 108, gate dielectric 110, gate 112, ohmic contacts 114 and 116, passivation/interconnect region 118, and planarized surface 120.  The structure shown for semiconductor device 101 of FIG. 1B is similar to semiconductor device 100 shown in FIG. 1A; however, semiconductor device 101 may be formed using a gold-free process.  It should be appreciated that similarly named and numbered elements couple and function as described above; however, in FIG. 1B, ohmic contacts 114 and 116 extend through the gate dielectric 110, second active layer 108, first active layer 104, and intercept electrical charge layer 106.  An Ohmic contact forms where the metal of contacts 114/116 intercepts the electrical charge layer 106.  Gate 112 may include titanium (Ti), titanium nitride (TiN), and aluminum copper (AlCu), while contacts 114 and 116 may include titanium (Ti), aluminum (Al) or titanium nitride (TiN).  As shown, a portion of contacts 114 and 116 sits atop the second active layer 108, while another portion of contacts 114 and 116 extends through second active layer 108, first active layer 104, and electrical charge layer 106.  The width of the portion of contacts 114 and 116 that extends through the second active layer 108, first active layer 104, and the electrical charge layer 106, is substantially 2-10μm.  The length of the portion of contacts 114 and 116, that sits atop second active layer 108, is substantially 0.5μm.  As shown, each contact 114 and 116 has two portions that sit atop second active layer 108.
[0025]FIG. 2 is a cross-sectional side view if an example semiconductor device 200 with an asymmetric plug interconnect structure.  Semiconductor device 200 may include active device 203 (e.g., a simplified view of the semiconductor structure shown in FIGS. 1A and 1B, including the first and second active layers, e.g., GaN/AlGaN, and the electrical charge layer, e.g., 2DEG), gate dielectric 210, contact 216, passivation layer 222, silicon dioxide remnant 224, interlayer dielectric (ILD) 226, interconnect metal 228, and plugs 230 and 232.  Further shown in FIG. 2 are thickness Z1 221, axis A 238, via footprint 240, distance d1 242, distance d2 243, and depth Z2 248.  As illustrated, the asymmetric plug interconnect structure includes interconnect 228 and plugs 230 and 232.
[0026]In the illustrated example, contact region (e.g., the structure of metals and semiconductors used to contact active device 203) includes contact 216 extending through gate dielectric 210 and second active layer, into the first active layer.  Contact 216 may be coupled to the layer of electrical charge (see e.g., layer of electrical charge 106 in FIGs. 1A and 1B).  Passivation layer 222 is disposed proximate to contact 216 and gate dielectric 210, and at least part of contact 216 is disposed between passivation layer 222 and the second active layer (in active device 203).  In some examples, contact 216 forms an ohmic contact with active device 203.  More specifically, contact 216 is electrically coupled to supply/withdraw electrons from the electrical charge layer (e.g., electrical charge layer 106 of FIG. 1A).  Interconnect 228 extends through passivation layer 222, and is coupled to contact 216.  As illustrated, a first portion of interconnect 228 (e.g., the "wing" portion of interconnect 228 that is disposed on, and substantially coplanar with, passivation layer 222) is disposed so that passivation layer 222 is positioned between the first portion of interconnect 228 and the second active layer.  Additionally, the first portion of interconnect 228 is substantially laterally coextensive with a first side of contact 216.  Conversely, a second portion of interconnect 228 extends through passivation layer 222 to electrically couple to contact 216.  As shown, the second portion of interconnect 228 substantially forms a trapezoid, where a first parallel side of the trapezoid includes metal and is coupled to contact 216.  As shown, nonparallel sides of the trapezoid include the metal and are in contact with passivation layer 222.  The second parallel side of the trapezoid includes an oxide (e.g., remnant 224) and is larger than the first parallel side.
[0027]In the depicted example, interlayer dielectric 226 is disposed proximate to interconnect 228, and the first portion of interconnect 228 is disposed between interlayer dielectric 226 and passivation layer 222.  Plug 230 and plug 232 (i.e., a plurality of plugs) extend into interlayer dielectric 226, and are coupled to the first portion (e.g., the "wing") of interconnect 228. 
[0028]In one example, contact 216 (which may include metal) partially sits on top of the gate dielectric layer 210 to form an Ohmic contact with the electrical charge layer in a gold-free process.  However, contact 216 can sit on top of the active device 203 when a gold-based process is used.  
[0029]In another or the same example, passivation layer 222 is disposed above the gate dielectric layer 210, contact 216.  Passivation layer 222 may include a nitride-based compound, such as silicon nitride SiN.  Although only one passivation layer 222 is shown, multiple passivation layers may be used.  Multiple passivation layers may also be interlaced with oxide layers or the like.  Passivation/oxide/ILD layers may be deposited using plasma enhanced chemical vapor deposition (PECVD).  
[0030]In one example, interconnect 228 is disposed above contact 216 and extends through passivation layer 222.  Via footprint 240 defines the sidewall/trench of interconnect metal 228.  As shown, via footprint 240 is offset from the center of the contact 216 (axis A 238).  The center of via footprint 240 is offset from axis A 238 by the distance d2 243.  The width of the footprint is shown as distance d1 242.  The width d1 242 of the via footprint 240 defines the bottom width of the trench.  The top of the trench is wider than the width d1 242 because of the formation process of the via.  The metal used for interconnect 228 also forms a “wing” (e.g., the first portion of interconnect 228) on the opposite side of the via along axis A 238.  The wing of interconnect 228 is the metal portion of the interconnect 238 which sits above the passivation layer 222.  Interconnect 228 is used to couple the contact 216 to other metal layers, which are disposed on the planarized surface 220 (along with plugs 230 and 232).  
[0031]In another or the same example, silicon dioxide remnant 224 is disposed above the passivation layer 222 and fills the via/trench created by the interconnect metal 228.  Tetraethyl orthosilicate (TEOS) may be used to deposit the silicon dioxide to form silicon dioxide remnant 224.  However, the silicon dioxide could be deposited using saline-based or disaline-based processes.  The silicon dioxide formed using TEOS is generally of lower density and may be utilized for electrical blockage.  Similarly, interlayer dielectric (ILD) 226 (e.g., an oxide) is disposed above the TEOS (silicon oxide) remnant 224.  The top of interlayer dielectric oxide 226 is planarized to result in planarized surface 220.  
[0032]In one example, plugs 230 and 232 are disposed through the ILD 226 to contact interconnect 228.  Plugs 230 and 232 are attached to interconnect 228 and are disposed in the planarized surface 220 (to couple to other metals layers).  In one example, plugs 230 and 232 are tungsten plugs with depth Z2 248.  The depth of plugs 230 and 232 are generally limited by the process.  In one example, the depth Z2 248 of plug 230 is substantially double the width of plug 230.  The total thickness from gate dielectric 210 to planarized surface 220 is shown as thickness Z1 221.  In devices where the via footprint is centered in the ohmic contact/along axis A, the plug would need to be deep enough to traverse the entirety of thickness Z1 221.  As shown, plugs 230 and 232 are deep enough to reach the wing of interconnect 228 at approximately the depth of the ILD oxide 226, which is much smaller than the thickness Z1 221 and shown as depth Z2 248.  This allows simplification of the manufacturing process for the semiconductor device 200.  
[0033]FIG. 3A is a top down view of an example layout of semiconductor device 300 with an asymmetric plug interconnect structure and alternating via/plug layout.  Semiconductor device 300 includes a portion of active device 303, contact region 399, an ohmic contact/metal drain footprint 314, ohmic contact/metal source footprint 316, plug footprints 331A, 331B, and 331C for the source, plug footprints 333A, 333B, and 333C for the drain, via footprints 340A, 340B, and 340C for the source, and via footprints 341A, 341B, and 341C for the drain.  Further shown in FIG. 3A is also the distance d1 342, which is one example of the width of the via footprint for the drain.  
[0034]As shown, contact region 399 is included in at least one of a source region (e.g., source contact 316) or a drain region (e.g., drain contact 314) of the HFET- in the depicted example, multiple contact regions 398/399 are included in both the source and drain electrodes and are vertically (with respect to the page orientation) aligned.  Also, plugs 331C in contact region 399 are disposed closer to the first side (right hand side of page) of the HFET than second plugs 331B included in a second contact region 398 which are disposed closer to the second side (left hand side) of the HFET.  In other words, an orientation of second contact region 398 is a mirror image of contact region 399.
[0035]Also, as shown in the depicted example, plugs 331A/331B/331C have a width and a length, where the length of the plug is larger than the width.  As shown previously in other figures, the height of plugs 331A/331B/331C is greater than or equal to a thickness of the interlayer dielectric.  
[0036]The depicted example outlines (large dashed box) a portion of the active device: active area 303 (e.g., first and second active layer and the electrical charge layer).  Similarly, a first solid line illustrates the top down outline of drain contact 314 (e.g., the ohmic contact/metal for the drain).  As shown, drain contact 314 is generally finger shaped.  A second solid line illustrates the top down outline of source contact 316 (e.g., the ohmic contact/metal for the source).  As shown, source contact 316 is generally finger shaped.
[0037]Via footprint for 340A, 340B, 340C and plug outline 331A, 331B, and 331C for the source 316 are also depicted.  As shown, the top down outline for the grouping of plugs 331A, 331B, and 331C is bar shaped.  For the example shown, each grouping of plugs 331A, 331B, and 331C includes two bars.  To aid in symmetry of current flow between the drain contact 314 and source contact 316, the via footprints 340A, 340B, and 340C are alternated with the grouping of plugs 331A, 331B, and 331C.  Via outline 340A is on the left side of source contact 316 while grouping of plugs 331A is on the right side of source contact 316.  Conversely, via outline 340B is on the right side of source contact 316 while the grouping of plugs 331B is on the left side (e.g., a mirror image of plugs 331A).  Further, via outline 340C is on the left side while the grouping of plugs 331C is on the right side of source contact 316.  This mirrored pattern may continue for the entire length of the source contact 316.  
[0038]In the depicted example, cross-section B-B’ is also shown across via footprint 340A and the grouping of plugs 331A.  The example semiconductor device 200 shown in FIG. 2 may be one example of the semiconductor device in the cross-section B-B’.
[0039]Via footprint for 341A, 341B, 341C and plug outline 333A, 333B, and 333C for the drain contact 314 are also depicted.  As shown in top down view, plugs 333A, 333B, and 333C are bar shaped.  Each grouping of plugs 333A, 333B, and 333C includes three bars.  In general, the width of drain contact 314 is wider than the width of source contact 316.  Accordingly, more plugs may be included in drain contact 314.  To aid in symmetry of current flow between drain contact 314 and source contact 316, the via footprints 341A, 341B, 341C are alternated with the grouping of plugs 333A, 333B, and 333C.  Via outline 341A is on the left side of drain contact 314 while grouping of plugs 333A is on the right side of source contact 316.  Conversely, while via outline 341B is on the right side of drain contact 314, while the grouping of plugs 333B is on the left side.  Further, via outline 341C is on the left side while grouping of plugs 333C is on the right side of drain contact 314.  This pattern may be repeated for the entire length of drain 314.  The cross-section along C-C’ of the drain is shown in FIG. 3B.
[0040]FIG. 3B is a cross-sectional side view of another example semiconductor device 301 with an asymmetric plug interconnect structure.  Semiconductor device 301 is cut along the cross-section C-C’ in FIG. 3A and includes an asymmetric plug interconnect structure.  The structure includes active device 303, gate dielectric 310, ohmic contact 314, passivation layer 322, silicon dioxide (TEOS) remnant 324, interlayer dielectric (ILD) 326, interconnect metal 328, and plugs 330, 332 and 334.  Further shown in FIG. 3B are thickness Z1 321, depth Z2 348, axis A 338, via footprint 341, distance d1 342, d2 343, d3 344, d4 345, d5 346, and d6 347.  As shown, the active device 303 may include the first and second active layers and electrical charge layer discussed in connection with FIGS. 1A and 1B.  For the example shown, the asymmetric plug interconnect structure includes interconnect 328 and plugs 330, 332, and 334.  Similarly named and numbered elements couple and function as described above; however, three plugs (330, 332, and 334) are illustrated instead of the two plugs shown in FIG. 2.  
[0041]It is appreciated that axis A 338 represents the center of ohmic contact 314.  Depth Z1 321 represents depth from the planarized surface 320 to the gate dielectric layer 310.  Depth Z2 348 represents depth of plugs 330, 332, 334, or the distance from the planarized surface 320 to the TEOS derived silicon oxide 324.  The opening width of plugs 330, 332, 334 (shown as distance d5 346) is substantially half the depth of the plugs 330, 332, 334 (shown as depth Z2 348); d5 =1/2 Z2.  Distance d1 342 represents the width of the via used to create the trench for interconnect 328.  The minimum for distance d1 342 may be substantially 2μm.  Distance d2 343 represents the distance between the center of the via for interconnect 328 and axis A 338.  In one example, distance d2 343 is substantially 1/4 of distance d3 334.  Distance d3 334 represents the length of contact 314.  As shown, interconnect 328 may have substantially the same length of contact 314.  However, it should be appreciated that the “wing” of interconnect 328 may extend beyond distance d3 334 to form the field plate for contact 314.  Distance d4 345 represents the distance between the end of the wing of interconnect 328 and plug 334.  This distance may be determined by the processing steps used to fabricate the architectures depicted.  Distance d4 345 may be substantially zero and plug 334 starts at the edge of the “wing” of interconnect 328.  However, distance d4 345 is dependent on the topography capability of the process to deposit the plugs.  Distance d4 345 may be 0.5.  Distance d5 346 represents the width of the plug opening.  Plugs 330, 332, 334 are wider at the top (planarized surface 320) and taper towards the bottom.  In one example, the ratio of the depth of the plug (Z2 348) to the width of the plug opening at the planarized surface 320 is substantially two.  In other words, distance d5 346 is substantially half of the depth Z2 348.  In one example, the distance d5 346 is substantially 1μm.  Distance d6 347 represents the distance between each plug.  In one example, the distance is substantially 0.6μm.
[0042]FIG. 4 is a top down view of another example layout of semiconductor device 400 with an asymmetric plug interconnect structure and alternating via/plug layout.  Semiconductor device 400 includes a portion of the active device 403, ohmic contact/metal drain footprint 414, ohmic contact/metal source footprint 416, contact region 499, plug footprints 431A, 431B, and 431C for the source, plug footprints 433A, 433B, and 433C for the drain, via footprints 440A, 440B, and 440C for the source, and via footprint 441A, 441B, and 441C for the drain.  Further shown in FIG. 4 is distance d1 442, which is one example of the width of the via footprint for source contact 416. 
[0043]FIG. 4 is similar to FIG. 3A; however, instead of a long continuous bar for the plugs, the plugs shown include a grouping of circles in a line.  The cross-section shown in FIG. 2 may be one example of semiconductor device 400 at cross-section D-D’.  The cross-section shown in FIG. 3B may be one example of semiconductor device 400 at cross-section E-E’.
[0044]FIG. 5 is a top level view of an example layout of semiconductor device 500 with an asymmetric plug interconnect structure and alternating via/plug layout.  Semiconductor device 500 includes a portion of active device 503, ohmic contact/metal drain footprint 514, ohmic contact/metal source footprint 516, contact region 599, plug footprint 531 for the source, plug footprint 533 for the drain, via footprints 540A and 540B for the source, and via footprints 541A and 541B for the drain.  Further shown in FIG. 5 is distance d1 542, which is one example of the width of the via footprint for the source contact 516. 
[0045]FIG. 5 is similar to FIG. 3A and FIG. 4, however, the via and plugs alternate in a different lateral direction than the via and plugs shown in FIG. 3A and FIG. 4.  The cross-section of the semiconductor device 500 is similar to the cross-section of the semiconductor devices shown in FIG. 2 and FIG. 3B; however, the device shown in FIG. 5 may have more plugs.  For the example shown, there may be six plugs illustrated in the cross-section on the wing of the asymmetrical plug interconnect structure.
[0046]FIG. 6 is an example process flow for fabricating a semiconductor device with an asymmetric plug interconnect structure.  One of ordinary skill in the art having the benefit of the present disclosure will appreciate that the process flow depicted can occur in any order and even in parallel.  Additionally, blocks may be added to, and removed from, the process flow in accordance with the teachings of the present disclosure. 
[0047]Block 602 illustrates forming the active device including the first and second active layer, and the electrical charge layer.  The gate dielectric may also be formed.  In some examples, the gate dielectric is disposed on a surface of the semiconductor material, and the second active layer is disposed between the gate dielectric and the first active layer.
[0048]Block 604 shows forming a via for an ohmic contact to the semiconductor material.  In one example, the via may be etched using inductively coupled plasma (ICP), or the like.  The trench that is etched may extend through the gate dielectric, second active layer, and into the first active layer. 
[0049]Block 606 depicts depositing the metal to form a contact.  In one example, a metal is deposited using physical vapor deposition (PVD) and the metal lines the walls of the trench formed in block 604.  The metal may extend from the gate oxide to the first active layer. 
[0050]Block 608 illustrates annealing the metal of the contact between the metal and semiconductor using rapid thermal annealing (RTA) or the like. 
[0051]Block 610 shows depositing passivation and interlayer dielectrics (ILDs).  These layers may be deposited using plasma-enhanced chemical vapor deposition (PECVD). 
[0052]Block 612 depicts forming a via for the interconnect.  This may be achieved by etching a trench through the passivation layer, and the trench may reach the contact.  
[0053]Block 614 illustrates depositing the metal for the interconnect in the via/trench formed in block 612.  In one example, interconnect metal is deposited using physical vapor deposition (PVD).  The metal may be deposited in the trench, and on the passivation layer, to form the interconnect.  The metal may line the walls of the trench (in a second portion of the interconnect), and (in a first “wing” portion of the interconnect) the metal is substantially coplanar with the passivation layer.  The interconnect may extend through the first passivation layer and electrically couple to the first contact.  The first portion of the interconnect is disposed on the passivation layer so that the passivation layer is disposed between the first portion of the interconnect and the second active layer.  It should be appreciated that in some examples, blocks 610, 612, and 614 may be repeated for multiple passivation layers.
[0054]Block 616 illustrates depositing silicon oxide using tetraethyl orthosilicate (TEOS).  Depositing tetraethyl orthosilicate (TEOS) on the interconnect may fill a void in the center of the second portion of the interconnect.  However, silicon dioxide could be deposited using saline or disilane. 
[0055]Block 618 shows planarizing residual silicon oxide from the TEOS deposition.  In one example, planarization may be done using a resist etch back (REB) process or chemical-mechanical planarization (CMP) process.  Once planarized, what is left on the semiconductor device may be referred to as a TEOS-based silicon dioxide. 
[0056]Block 620 depicts depositing the interlayer dielectric proximate to the interconnect.  In one example, the first portion of the interconnect is disposed between the interlayer dielectric and the passivation layer.
[0057]Block 622 illustrates forming the plug by etching, depositing, and then planarizing the top surface of the plug.  In some examples, the trench that is etched may have a width, a length, and a height, where the length of the trench is larger than the width, and the height is equal to a thickness of the interlayer dielectric.  Inductively coupled plasma (ICP) may be used to etch the plug and deposit the plug material (e.g., tungsten) while CMP may be used to planarize the plug.  Planarizing may be used to remove residual metal disposed on the surface of the interlayer dielectric.
[0058]One of ordinary skill in the art, having the benefit of the present disclosure, will appreciate that the process flow depicted may be repeated many times to form a plurality of contact regions including the one or more contact regions.  In some of these examples, a first plug may be disposed closer to a first side of the HFET than a second plug in a second contact region, and the second plug is disposed closer to a second side, opposite the first side, of the HFET.  In other words, the orientation of the second contact region may be a mirror image of the first contact region. 
[0059]The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.  
[0060]These modifications can be made to examples of the invention in light of the above detailed description.  The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims.  Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation.  The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
CLAIMS
What is claimed is:
1.  A high-voltage field effect transistor (HFET), comprising: 
a first active layer including a first semiconductor material having a first bandgap; and
a second active layer including a second semiconductor material having a second bandgap; 
a layer of electrical charge formed proximate to the first active layer and the second active layer in response to a difference in bandgap energy between the first bandgap and the second bandgap; 
a gate dielectric disposed proximate to the second active layer, wherein the second active layer is disposed between the first active layer and the gate dielectric; and
a contact region including: 
a contact coupled to supply or withdraw charge from the HFET; 
a passivation layer disposed proximate to the contact and the gate dielectric, wherein at least part of the contact is disposed between the passivation layer and the second active layer; 
an interconnect extending through the passivation layer and coupled to the contact, wherein a first portion of the interconnect is disposed on the passivation layer so that the passivation layer is disposed between the first portion of the interconnect and the second active layer; 
an interlayer dielectric disposed proximate to the interconnect, wherein  the first portion of the interconnect is disposed between the interlayer dielectric and the passivation layer; and
a plug extending into the interlayer dielectric and coupled to the first portion of the interconnect. 
2.  The HFET of claim 1, wherein a second portion of the interconnect extends through the passivation layer, and the first portion is substantially coplanar with the passivation layer. 
3.  The HFET of claim 2, wherein the second portion of the interconnect substantially forms a trapezoid, wherein a first parallel side of the trapezoid includes metal and is coupled to the contact, wherein nonparallel sides of the trapezoid include the metal, and wherein a second parallel side of the trapezoid includes an oxide and is larger than the first parallel side. 
4. The HFET of claim 3, wherein the passivation layer is disposed between the contact and the first portion of the interconnect, and wherein the first portion of the interconnect is substantially laterally coextensive with a first side of the contact. 
5.  The HFET of claim 2, further comprising a plurality of plugs, including the plug, extending into the interlayer dielectric and coupled to the first portion of the interconnect. 
6.  The HFET of claim 5, wherein the contact region is included in at least one of a source region or a drain region of the HFET. 
7.  The HFET of claim 6, further comprising a plurality of contact regions, including the contact region, aligned in the semiconductor material in the at least one of the source region or the drain region of the HFET.  
8.  The HFET of claim 7, wherein the plug in the contact region is disposed closer to a first side of the HFET than a second plug in a second contact region in the plurality of contact regions, wherein the second plug is disposed closer to a second side, opposite the first side, of the HFET.
9.  The HFET of claim 8, wherein an orientation of the second contact region is a mirror image of the contact region.
10. The HFET of claim 1, wherein the plug has a width, a length, and a height, wherein the length of the plug is larger than the width, and wherein the height is greater than or equal to a thickness of the interlayer dielectric.  
11.  A method of forming one or more contact regions in a high-voltage field effect transistor (HFET), comprising:
providing a semiconductor material, including a first active layer and a second active layer, with a gate dielectric disposed on a surface of the semiconductor material, and wherein the second active layer is disposed between the gate dielectric and the first active layer; 
forming a contact to the semiconductor material that extends through the second active layer into the first active layer;
depositing a passivation layer, wherein the gate dielectric is disposed between the passivation layer and the second active layer; 
forming an interconnect extending through the first passivation layer and coupled to the first contact, wherein a first portion of the interconnect is disposed on the passivation layer so that the passivation layer is disposed between the first portion of the interconnect and the second active layer;
depositing an interlayer dielectric proximate to the interconnect, wherein the first portion of the interconnect is disposed between the interlayer dielectric and the passivation layer; and 
forming a plug extending into the interlayer dielectric and coupled to the first portion of the interconnect.
12.  The method of claim 11, wherein forming the contact to the semiconductor material includes: 
etching a trench extending into the gate dielectric, the second active layer, and the first active layer; and
depositing metal in the trench to form the contact, wherein the metal lines walls of the trench and extends from the gate dielectric to the first active layer.
13.  The method of claim 12, further comprising thermally annealing the metal, wherein the contact is coupled to form an Ohmic contact to the first active layer and second active layer.  
14.  The method of claim 11, wherein forming the interconnect includes: 
etching a trench extending through the passivation layer to the contact; and
depositing a metal in the trench and on the passivation layer to form the interconnect, wherein the metal lines walls of the trench in a second portion of the interconnect, and in a first portion of the interconnect the metal is substantially coplanar with the passivation layer. 
15.  The method of claim 14, further comprising: 
depositing tetraethyl orthosilicate (TEOS) on the interconnect to fill a void in the second portion of the interconnect with silicon oxide; and
planarizing the contact to remove residual silicon oxide.
16.  The method of claim 11, wherein forming the plug includes: 
etching a trench extending through the interlayer dielectric to the first portion of the interconnect; 
depositing metal in the trench to form the plug; and
planarizing the interlayer dielectric to remove residual metal disposed on the surface of the interlayer dielectric.
17.  The method of claim 16, wherein forming the plug includes etching the trench with a width, a length, and a height, wherein the length of the trench is larger than the width, and wherein the height is equal to a thickness of the interlayer dielectric.
18.  The method of claim 11, further comprising forming a plurality of contact regions including the one or more contact regions, wherein the plug is disposed closer to a first side of the HFET than a second plug in a second contact region in the plurality of contact regions, and wherein the second plug is disposed closer to a second side, opposite the first side, of the HFET. 
19.  The method of claim 18, wherein an orientation of the second contact region is a mirror image of the one or more contact regions.
20.  The method of claim 11, further comprising forming at least one of a source electrode or a drain electrode of the HFET including the contact region. 
ABSTRACT OF THE DISCLOSURE
A high-voltage field effect transistor (HFET) includes a first active layer, a second active layer, and a layer of electrical charge disposed proximate to the first active layer and the second active layer.  A gate dielectric is disposed proximate to the second active layer.  A contact region in the HFET includes a contact coupled to supply or withdraw charge from the HFET, and a passivation layer disposed proximate to the contact and the gate dielectric.  An interconnect extends through the passivation layer and is coupled to the contact.  An interlayer dielectric is disposed proximate to the interconnect, and a plug extends into the interlayer dielectric and is coupled to the first portion of the interconnect. 
2019062197.tif 000011
2019062197.tif 000012
2019062197.tif 000013
2019062197.tif 000014
2019062197.tif 000015
2019062197.tif 000016
2019062197.tif 000017
2019062197.tif 000018