(57)【要約】【課題】幅広い負荷領域で安定動作可能なリニアレギュレータを提供する。【解決手段】レギュレータ回路１００は、負荷に出力電圧ＶＯＵＴを供給する。第２トランジスタＭ２は、第１トランジスタＭ１と並列であり、相対的にサイズが小さい。フィードバック回路１１０は、出力電圧ＶＯＵＴに応じた第１フィードバック信号ＶＦＢ１および第２フィードバック信号ＶＦＢ２を生成する。第１エラーアンプＥＡ１は、第１フィードバック信号ＶＦＢ１が第１基準値ＶＲＥＦ１に近づくように第１トランジスタＭ１を制御する。第２エラーアンプＥＡ２は、第２フィードバック信号ＶＦＢ２が第２基準値ＶＲＥＦ２に近づくように第２トランジスタＭ２を制御する。軽負荷状態において、第１エラーアンプＥＡ１の動作が維持される。【選択図】図３
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【特許請求の範囲】
【請求項１】
負荷に出力電圧を供給するレギュレータ回路であって、
第１トランジスタと、
前記第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、
前記出力電圧に応じた第１フィードバック信号および第２フィードバック信号を生成するフィードバック回路と、
前記第１フィードバック信号が第１基準値ＶＲＥＦ１に近づくように前記第１トランジスタを制御する第１エラーアンプと、
前記第２フィードバック信号が第２基準値ＶＲＥＦ２に近づくように前記第２トランジスタを制御する第２エラーアンプと、
を備え、軽負荷状態において、前記第１エラーアンプの動作が維持されることを特徴とするレギュレータ回路。
【請求項２】
前記第２トランジスタおよび前記第２エラーアンプの組み合わせによる前記出力電圧の目標電圧は、前記第１トランジスタおよび前記第１エラーアンプの組み合わせによる前記出力電圧の目標電圧より高いことを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記第１フィードバック信号の帰還率をα１、前記第２フィードバック信号の帰還率をα２とするとき、
ＶＲＥＦ１／α１＜ＶＲＥＦ２／α２
が成り立つことを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記第２基準値ＶＲＥＦ２は前記第１基準値ＶＲＥＦ１より高いことを特徴とする請求項２または３に記載のレギュレータ回路。
【請求項５】
前記第１エラーアンプと前記第２エラーアンプの少なくとも一方は、入力オフセット電圧を有するように構成されていることを特徴とする請求項１から４のいずれかに記載のレギュレータ回路。
【請求項６】
前記入力オフセット電圧は、前記第１エラーアンプと前記第２エラーアンプの少なくとも一方の差動入力対のサイズのミスマッチにより導入されることを特徴とする請求項５に記載のレギュレータ回路。
【請求項７】
基準電圧を生成する基準電圧源と、
前記基準電圧源をシフトするレベルシフト回路と、
をさらに備え、
前記第１基準値ＶＲＥＦ１と前記第２基準値ＶＲＥＦ２の一方はレベルシフト前の前記基準電圧であり、それらの他方は、レベルシフト後の前記基準電圧であることを特徴とする請求項２から４のいずれかに記載のレギュレータ回路。
【請求項８】
前記第２フィードバック信号は、前記第１フィードバック信号より小さいことを特徴とする請求項２または３に記載のレギュレータ回路。
【請求項９】
前記第１フィードバック信号と前記第２フィードバック信号の一方は、それらの他方をレベルシフトして得られることを特徴とする請求項８に記載のレギュレータ回路。
【請求項１０】
前記第２フィードバック信号の帰還率α２は、前記第１フィードバック信号の帰還率α１より低いことを特徴とする請求項８に記載のレギュレータ回路。
【請求項１１】
前記軽負荷状態を検出する判定回路と、
前記軽負荷状態において、前記第１トランジスタの制御端子の電圧を、前記第１トランジスタが実質的にオフとなる電圧レベルに変化させる強制オフ回路と、
をさらに備えることを特徴とする請求項１に記載のレギュレータ回路。
【請求項１２】
前記強制オフ回路は、前記第１トランジスタの制御端子と前記レギュレータ回路の入力端子の間の電圧を、所定電圧より小さくならないようにクランプすることを特徴とする請求項１１に記載のレギュレータ回路。
【請求項１３】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１２のいずれかに記載のレギュレータ回路。
【請求項１４】
負荷に出力電圧を供給するレギュレータ回路であって、
第１トランジスタと、
前記第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、
前記出力電圧に応じた第１フィードバック信号および第２フィードバック信号を生成するフィードバック回路と、
前記第１フィードバック信号が第１基準値ＶＲＥＦ１に近づくように前記第１トランジスタを制御する第１エラーアンプと、
前記第２フィードバック信号が第２基準値ＶＲＥＦ２に近づくように前記第２トランジスタを制御する第２エラーアンプと、
を備え、
前記第２トランジスタおよび前記第２エラーアンプの組み合わせによる前記出力電圧の目標電圧は、前記第１トランジスタおよび前記第１エラーアンプの組み合わせによる前記出力電圧の目標電圧より高く規定され、
負荷電流が所定のしきい値電流より小さいときに、前記第１エラーアンプをオフすることを特徴とするレギュレータ回路。
【請求項１５】
前記負荷電流を前記しきい値電流と比較する監視回路をさらに備えることを特徴とする請求項１４に記載のレギュレータ回路。
【請求項１６】
前記監視回路は、前記第２トランジスタに流れる電流を検出電圧に変換し、前記検出電圧を、前記しきい値電流に対応するしきい値電圧と比較することを特徴とする請求項１５に記載のレギュレータ回路。
【請求項１７】
前記監視回路は、
前記第２トランジスタと制御端子が共通に接続された第３トランジスタと、
前記第３トランジスタと直列に設けられたセンス抵抗と、
を含み、前記センス抵抗の電圧降下が、前記検出電圧であることを特徴とする請求項１６に記載のレギュレータ回路。
【請求項１８】
前記検出電圧がゲートソース間に印加された第４トランジスタをさらに備え、
前記第４トランジスタのオン、オフに応じて、前記第１エラーアンプが制御されることを特徴とする請求項１７に記載のレギュレータ回路。
【請求項１９】
前記第１エラーアンプのオン、オフは、前記第１エラーアンプに供給されるバイアス電流によって制御されることを特徴とする請求項１４から１８のいずれかに記載のレギュレータ回路。
【請求項２０】
最軽負荷状態において、前記第１エラーアンプに、非ゼロの微小のバイアス電流を供給するサブ電流源をさらに備えることを特徴とする請求項１４から１９のいずれかに記載のレギュレータ回路。
【請求項２１】
前記第１トランジスタおよび前記第１エラーアンプの組み合わせである第１レギュレータの前記出力電圧の目標電圧と、前記第２トランジスタおよび前記第２エラーアンプの組み合わせである第２レギュレータの前記出力電圧の目標電圧の差分は、前記負荷電流に応じて可変であることを特徴とする請求項１４から２０のいずれかに記載のレギュレータ回路。
【請求項２２】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１４から２１のいずれかに記載のレギュレータ回路。
【請求項２３】
負荷に出力電圧を供給するレギュレータ回路であって、
第１リニアレギュレータと、
前記第１リニアレギュレータと入力、出力がそれぞれ共通に接続され、電流能力が相対的に小さい第２リニアレギュレータと、
を備え、
前記第１リニアレギュレータの目標電圧と前記第２リニアレギュレータの目標電圧の差分が、負荷の状態に応じて変化することを特徴とするレギュレータ回路。
【請求項２４】
前記第２リニアレギュレータの目標電圧は、軽負荷状態において前記第１リニアレギュレータの目標電圧より高く、重負荷状態において、前記第１リニアレギュレータの目標電圧に近づくことを特徴とする請求項２３に記載のレギュレータ回路。
【請求項２５】
前記第２リニアレギュレータの目標電圧は、負荷電流に応じて連続的に変化することを特徴とする請求項２４に記載のレギュレータ回路。
【請求項２６】
前記第２リニアレギュレータの目標電圧は、負荷電流に応じて離散的に変化することを特徴とする請求項２４に記載のレギュレータ回路。
【請求項２７】
前記第１リニアレギュレータは、
第１トランジスタと、
前記出力電圧に応じた第１フィードバック信号ＶＦＢ１が第１基準値ＶＲＥＦ１に近づくように前記第１トランジスタを制御する第１エラーアンプと、
を含み、
前記第２リニアレギュレータは、
前記第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、
前記出力電圧に応じた第２フィードバック信号ＶＦＢ２が第２基準値ＶＲＥＦ２に近づくように前記第２トランジスタを制御する第２エラーアンプと、
を含むことを特徴とする請求項２３から２６のいずれかに記載のレギュレータ回路。
【請求項２８】
ＶＦＢ１＝ＶＦＢ２であり、
負荷電流にもとづいて、前記第１基準値ＶＲＥＦ１と前記第２基準値ＶＲＥＦ２の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項２７に記載のレギュレータ回路。
【請求項２９】
ＶＲＥＦ１＝ＶＲＥＦ２であり、
負荷電流にもとづいて、前記第１フィードバック信号ＶＦＢ１と前記第２フィードバック信号ＶＦＢ２の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項２７に記載のレギュレータ回路。
【請求項３０】
ＶＲＥＦ１＜ＶＲＥＦ２であり、
負荷電流にもとづいて、前記第１フィードバック信号ＶＦＢ１と前記第２フィードバック信号ＶＦＢ２の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項２７に記載のレギュレータ回路。
【請求項３１】
ＶＦＢ１＞ＶＦＢ２であり、
負荷電流にもとづいて、前記第１基準値ＶＲＥＦ１と前記第２基準値ＶＲＥＦ２の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項２７に記載のレギュレータ回路。
【請求項３２】
ひとつの半導体基板に一体集積化されることを特徴とする請求項２３から３１のいずれかに記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リニアレギュレータに関する。
【背景技術】
【０００２】
さまざまな電子回路、電子機器において、ある電圧値の直流電圧を、別の電圧値の直流電圧に安定化するリニアレギュレータが使用される。図１は、リニアレギュレータの回路図である。リニアレギュレータ８００は、入力端子８０２に直流電圧ＶＩＮを受け、所定の目標電圧ＶＯＵＴ（ＲＥＦ）に安定化された出力電圧ＶＯＵＴを出力端子８０４に発生する。リニアレギュレータ８００は、主として、出力トランジスタ８０６、エラーアンプ８０８、フィードバック回路８１０を備える。
【０００３】
出力トランジスタ８０６は、入力端子８０２と出力端子８０４の間に設けられる。フィードバック回路８１０は、出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成する。エラーアンプ８０８は、フィードバック電圧ＶＦＢと所定の基準電圧ＶＲＥＦの誤差を増幅し、出力トランジスタ８０６の制御端子（ゲート）の電圧を調節する。フィードバックによって、出力電圧ＶＯＵＴは、以下の目標電圧ＶＯＵＴ（ＲＥＦ）に安定化される。
ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２
【０００４】
アプリケーションによっては、リニアレギュレータの出力電流ＩＯＵＴが、非常に広範囲に変動する場合がある。図１のリニアレギュレータ８００では、幅広い負荷領域のすべてにおいて、安定性を維持することが難しく、一部の負荷領域（あるいは全負荷領域）での位相・ゲイン余裕が低下する。全負荷領域での安定性を確保するためには、それと引きかえに応答性を下げる必要があり、過渡特性が悪化する要因となっていた。
【０００５】
この問題を解決するために、複数のリニアレギュレータを並列に接続し、負荷領域ごとに切りかえて使用する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１１４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の技術では、消費電力の低減のために、軽負荷状態において重負荷対応エラーアンプを完全にオフしている。図２は、従来技術の課題を説明する図である。オフ状態のエラーアンプの動作が復帰するまでにはある遅延時間が存在する。したがって軽負荷状態から重負荷状態に急変した場合に、重負荷対応エラーアンプの応答遅れによって、出力電圧ＶＯＵＴの変動が大きくなる。
【０００８】
場合によっては、以下の動作を繰り返すことにより、発振を引き起こすおそれもある。
（i）出力電圧ＶＯＵＴのオーバーシュート
（ii）出力電圧を低下させるために重負荷対応エラーアンプが重負荷側のトランジスタをオフ
（iii）軽負荷と誤判定され、重負荷対応エラーアンプがオフ
（iv）  出力電圧ＶＯＵＴが低下
（v）  出力電流が増大し、重負荷判定され、重負荷対応エラーアンプがオン
【０００９】
すなわち特許文献１に記載の技術では、必ずしも幅広い負荷領域で安定な動作が保証されているわけではない。
【００１０】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、幅広い負荷領域で安定動作可能なレギュレータ回路の提供にある。
【課題を解決するための手段】
【００１１】
１．  本発明のある態様は、負荷に出力電圧を供給するレギュレータ回路に関する。レギュレータ回路は、第１トランジスタと、第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、出力電圧に応じた第１フィードバック信号および第２フィードバック信号を生成するフィードバック回路と、第１フィードバック信号が第１基準値ＶＲＥＦ１に近づくように第１トランジスタを制御する第１エラーアンプと、第２フィードバック信号が第２基準値ＶＲＥＦ２に近づくように第２トランジスタを制御する第２エラーアンプと、を備える。軽負荷状態において、第１エラーアンプの動作が維持される。
【００１２】
この態様によると、軽負荷状態において、第１エラーアンプはその動作状態を維持しつつ、第１トランジスタをオフすることができる。これにより、軽負荷状態から重負荷状態に急激に切り替わった場合においても、第１エラーアンプによって速やかに第１トランジスタをオンすることができ、出力電圧変動を抑制できる。
【００１３】
第２トランジスタおよび第２エラーアンプの組み合わせによる出力電圧の目標電圧は、第１トランジスタおよび第１エラーアンプの組み合わせによる出力電圧の目標電圧より高くてもよい。
これにより、軽負荷状態と重負荷状態の動作を自動的かつシームレスに切りかえることができる。
【００１４】
第１フィードバック信号の帰還率をα１、第２フィードバック信号の帰還率をα２とするとき、ＶＲＥＦ１／α１＜ＶＲＥＦ２／α２が成り立ってもよい。
【００１５】
第２基準値ＶＲＥＦ２は第１基準値ＶＲＥＦ１より高くてもよい。
【００１６】
第１エラーアンプと第２エラーアンプの少なくとも一方は、入力オフセット電圧を有するように構成されていてもよい。
第１エラーアンプと第２エラーアンプに共通の基準電圧を供給した場合に、第１目標値と第２目標値を実質的にシフトさせることができる。
【００１７】
入力オフセット電圧は、第１エラーアンプと第２エラーアンプの少なくとも一方の差動入力対のサイズのミスマッチにより導入されてもよい。
【００１８】
ある態様においてレギュレータ回路は、基準電圧を生成する基準電圧源と、基準電圧源をシフトするレベルシフト回路と、をさらに備えてもよい。第１基準値ＶＲＥＦ１と第２基準値ＶＲＥＦ２の一方はレベルシフト前の基準電圧であり、それらの他方は、レベルシフト後の基準電圧であってもよい。
【００１９】
第２フィードバック信号は、第１フィードバック信号より小さくてもよい。
【００２０】
第１フィードバック信号と第２フィードバック信号の一方は、それらの他方をレベルシフトして得られてもよい。
【００２１】
第２フィードバック信号の帰還率α２は、第１フィードバック信号の帰還率α１より低い。
【００２２】
ある態様においてレギュレータ回路は、軽負荷状態を検出する判定回路と、軽負荷状態において、第１トランジスタの制御端子の電圧を、第１トランジスタが実質的にオフとなる電圧レベルに変化させる強制オフ回路と、をさらに備えてもよい。
【００２３】
強制オフ回路は、第１トランジスタの制御端子とレギュレータ回路の入力端子の間の電圧を、所定電圧より小さくならないように高くクランプしてもよい。
【００２４】
２．  本発明のある態様は、負荷に出力電圧を供給するレギュレータ回路に関する。レギュレータ回路は、第１トランジスタと、第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、出力電圧に応じた第１フィードバック信号および第２フィードバック信号を生成するフィードバック回路と、第１フィードバック信号が第１基準値ＶＲＥＦ１に近づくように第１トランジスタを制御する第１エラーアンプと、第２フィードバック信号が第２基準値ＶＲＥＦ２に近づくように第２トランジスタを制御する第２エラーアンプと、を備える。第２トランジスタおよび第２エラーアンプの組み合わせによる出力電圧の目標電圧は、第１トランジスタおよび第１エラーアンプの組み合わせによる出力電圧の目標電圧より高く規定される。負荷電流が所定のしきい値電流より小さいときに、第１エラーアンプはオフする。
【００２５】
この構成によれば、ある電流ＩＴＨを境界として、第１エラーアンプＥＡ１による制御が有効な重負荷状態と、第２エラーアンプＥＡ２による制御が有効な軽負荷状態とを、自動的かつシームレスに切りかえることができる。
【００２６】
また、負荷電流ＩＯＵＴが、境界の電流ＩＴＨより低く規定されたしきい値電流ＩＭＩＮより小さい範囲（最軽負荷状態と称する）では、第１エラーアンプを停止することにより、自動切りかえの機能を維持しつつも、最軽負荷状態における回路全体の消費電流を小さくできる。
【００２７】
「第１エラーアンプのオフ状態」には、完全に動作を停止する場合のほか、一部分を完全に停止する場合や、能力を落として待機状態とする場合が含まれる。すなわち、第１エラーアンプのオフ状態は、動作電流が、通常のオン状態よりも減っている状態と把握することもできる。
【００２８】
レギュレータ回路は、負荷電流をしきい値電流と比較する監視回路をさらに備えてもよい。
【００２９】
監視回路は、第２トランジスタに流れる電流を検出電圧に変換し、検出電圧を、しきい値電流に対応するしきい値電圧と比較してもよい。第２トランジスタの電流を利用することにより、最軽負荷状態を判定できる。
【００３０】
監視回路は、第２トランジスタと制御端子が共通に接続された第３トランジスタと、第３トランジスタと直列に設けられたセンス抵抗と、を含み、センス抵抗の電圧降下が、検出電圧であってもよい。
【００３１】
レギュレータ回路は、検出電圧がゲートソース間に印加された第４トランジスタをさらに備えてもよい。第４トランジスタのオン、オフに応じて、第１エラーアンプが制御されてもよい。
【００３２】
第１エラーアンプのオン、オフは、第１エラーアンプに供給されるバイアス電流によって制御されてもよい。
【００３３】
レギュレータ回路は、最軽負荷状態において、第１エラーアンプに、非ゼロの微小のバイアス電流を供給する電流源をさらに備えてもよい。これにより最軽負荷状態において、第１エラーアンプに最低限の電流を供給することで、最軽負荷状態から重負荷状態への負荷の急変時の応答性を改善できる。
【００３４】
３．  本発明のある態様は、負荷に出力電圧を供給するレギュレータ回路に関する。レギュレータ回路は、第１リニアレギュレータと、第１リニアレギュレータと入力、出力がそれぞれ共通に接続され、電流能力が相対的に小さい第２リニアレギュレータと、を備える。第２リニアレギュレータの目標電圧と第１リニアレギュレータの目標電圧の差分は、負荷の状態に応じて変化する。
【００３５】
この態様によると、第１リニアレギュレータと第２リニアレギュレータに差を設定することで、軽負荷状態では第１リニアレギュレータを実質的にオフ状態とし、第２リニアレギュレータを動作させ、重負荷状態では、第１リニアレギュレータと第２リニアレギュレータの両方を動作させることができる。また重負荷状態において、第２リニアレギュレータの出力トランジスタがフルオンしないように、目標電圧を調節することにより、電源電圧変動除去比を高めることができる。
【００３６】
第２リニアレギュレータの目標電圧は、軽負荷状態において第１リニアレギュレータの目標電圧より高く、重負荷状態において、第１リニアレギュレータの目標電圧に近づいてもよい。
【００３７】
第２リニアレギュレータの目標電圧は、負荷電流に応じて連続的に変化してもよい。
【００３８】
第２リニアレギュレータの目標電圧は、負荷電流に応じて離散的に変化してもよい。
【００３９】
第１リニアレギュレータは、第１トランジスタと、出力電圧に応じた第１フィードバック信号ＶＦＢ１が第１基準値ＶＲＥＦ１に近づくように第１トランジスタを制御する第１エラーアンプと、を含んでもよい。第２リニアレギュレータは、第１トランジスタと並列であり、相対的にサイズが小さい第２トランジスタと、出力電圧に応じた第２フィードバック信号ＶＦＢ２が第２基準値ＶＲＥＦ２に近づくように第２トランジスタを制御する第２エラーアンプと、を含んでもよい。
【００４０】
ＶＦＢ１＝ＶＦＢ２であってもよい。レギュレータ回路は、負荷電流にもとづいて、第１基準値ＶＲＥＦ１と第２基準値ＶＲＥＦ２の差を変化させるオフセット制御部をさらに備えてもよい。
【００４１】
ＶＲＥＦ１＝ＶＲＥＦ２であってもよい。レギュレータ回路は、負荷電流にもとづいて、第１フィードバック信号ＶＦＢ１と第２フィードバック信号ＶＦＢ２の差を変化させるオフセット制御部をさらに備えてもよい。
【００４２】
ＶＲＥＦ１＜ＶＲＥＦ２であってもよい。レギュレータ回路は、負荷電流にもとづいて、第１フィードバック信号ＶＦＢ１と第２フィードバック信号ＶＦＢ２の差を変化させるオフセット制御部をさらに備えてもよい。
【００４３】
ＶＦＢ１＞ＶＦＢ２であってもよい。レギュレータ回路は、負荷電流にもとづいて、第１基準値ＶＲＥＦ１と第２基準値ＶＲＥＦ２の差を変化させるオフセット制御部をさらに備えてもよい。
【００４４】
レギュレータ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００４５】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【００４６】
さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【００４７】
本発明のある態様によれば、幅広い負荷領域で安定動作可能なレギュレータ回路を提供できる。
【図面の簡単な説明】
【００４８】
【図１】レギュレータ回路の回路図である。
【図２】従来技術の課題を説明する図である。
【図３】第１の実施の形態に係るレギュレータ回路の回路図である。
【図４】図３のレギュレータ回路の動作状態を示す図である。
【図５】実施例１．１に係るレギュレータ回路の回路図である。
【図６】図６（ａ）、（ｂ）は、オフセットされた２つの基準値ＶＲＥＦ１，ＶＲＥＦ２を生成するための構成を示す回路図である。
【図７】実施例１．２に係るレギュレータ回路の回路図である。
【図８】図８（ａ）、（ｂ）は、入力オフセット電圧が導入された第２エラーアンプの構成例を示す回路図である。
【図９】実施例１．３に係るレギュレータ回路の回路図である。
【図１０】図１０（ａ）、（ｂ）は、フィードバック回路の構成例を示す回路図である。
【図１１】第２の実施の形態に係るレギュレータ回路の回路図である。
【図１２】図１１のレギュレータ回路の実施例２．１の回路図である。
【図１３】強制オフ回路の別の構成例を示す回路図である。
【図１４】第３の実施の形態に係るレギュレータ回路の回路図である。
【図１５】図１４のレギュレータ回路において、電位差ΔＶを固定したときの動作を示す図である。
【図１６】図１４のレギュレータ回路において、電位差ΔＶを第１の態様で変化させたときの動作を示す図である。
【図１７】図１４のレギュレータ回路において、電位差ΔＶを第２の態様で変化させたときの動作を説明する図である。
【図１８】実施例３．１に係るレギュレータ回路の回路図である。
【図１９】負荷電流を検出する監視回路の構成例を示す回路図である。
【図２０】実施例３．２に係るレギュレータ回路の回路図である。
【図２１】実施例３．３に係るレギュレータ回路の回路図である。
【図２２】図２２（ａ）、（ｂ）は、図２１のフィードバック回路の構成例を示す回路図である。
【図２３】実施例３．４に係るレギュレータ回路の回路図である。
【図２４】図２３のレギュレータ回路の一部の構成例を示す回路図である。
【図２５】実施例３．５に係るレギュレータ回路の回路図である。
【図２６】第４の実施の形態に係るレギュレータ回路の回路図である。
【図２７】図２６のレギュレータ回路の動作を説明する図である。
【図２８】実施例４．１に係るレギュレータ回路の回路図である。
【図２９】図２９（ａ）〜（ｄ）は、第１エラーアンプのオン、オフ制御に関連する部分の構成例を示す回路図である。
【図３０】第５の実施の形態に係るレギュレータ回路の回路図である。
【図３１】図３０のレギュレータ回路の動作を説明する図である。
【発明を実施するための形態】
【００４９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００５０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００５１】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００５２】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００５３】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００５４】
（第１の実施の形態）
図３は、第１の実施の形態に係るレギュレータ回路１００の回路図である。レギュレータ回路１００は、入力端子１０２に入力電圧ＶＩＮを受け、出力端子１０４に接続される負荷（不図示）に、ある目標電圧ＶＯＵＴ（ＲＥＦ）に安定化された出力電圧ＶＯＵＴを供給する。レギュレータ回路１００は、ＬＤＯ（Low Drop Output）回路とも称される。出力端子１０４には、出力電圧ＶＯＵＴの平滑化用の出力キャパシタＣＯＵＴが接続される。レギュレータ回路１００のうち、出力キャパシタＣＯＵＴを除く部分は、ひとつの半導体基板に一体集積化されてもよい。
【００５５】
レギュレータ回路１００は、第１トランジスタＭ１、第２トランジスタＭ２、第１エラーアンプＥＡ１、第２エラーアンプＥＡ２を備える。第１トランジスタＭ１および第１エラーアンプＥＡ１は、主として重負荷状態において負荷に電力を供給可能な第１のリニアレギュレータ（重負荷用レギュレータ）ＲＥＧ１を形成し、第２トランジスタＭ２および第２エラーアンプＥＡ２は、主として軽負荷状態において負荷に電力を供給可能な第２のリニアレギュレータ（軽負荷用レギュレータ）ＲＥＧ２を形成する。第２トランジスタＭ２の素子サイズは、第１トランジスタＭ１の素子サイズより相対的に小さく構成される。
【００５６】
より具体的には、第１トランジスタＭ１および第２トランジスタＭ２は、入力端子１０２と出力端子１０４の間に並列に設けられる。本実施の形態において第１トランジスタＭ１および第２トランジスタＭ２は、ＰチャンネルＭＯＳＦＥＴであるが、ＰＮＰ型バイポーラトランジスタであってもよい。
【００５７】
フィードバック回路１１０は、出力電圧ＶＯＵＴに応じた第１フィードバック信号ＶＦＢ１および第２フィードバック信号ＶＦＢ２を生成する。通常、フィードバック回路１１０は抵抗分圧回路で構成することができるが、レギュレータ回路１００がバッファ（ボルテージフォロア）である場合、フィードバック回路１１０は単なる配線となりうる。
【００５８】
第１エラーアンプＥＡ１は、第１フィードバック信号ＶＦＢ１が第１基準値ＶＲＥＦ１に近づくように第１トランジスタＭ１の制御端子（ゲート）の電圧（ゲート電圧）を制御する。また第２エラーアンプＥＡ２は、第２フィードバック信号ＶＦＢ２が第２基準値ＶＲＥＦ２に近づくように第２トランジスタＭ２のゲート電圧を制御する。
【００５９】
第２トランジスタＭ２および第２エラーアンプＥＡ２の組み合わせである軽負荷用のリニアレギュレータＲＥＧ２による出力電圧ＶＯＵＴの目標電圧ＶＯＵＴ（ＲＥＦ２）は、第１トランジスタＭ１および第１エラーアンプＥＡ１の組み合わせである重負荷用のリニアレギュレータＲＥＧ２による出力電圧ＶＯＵＴの目標電圧ＶＯＵＴ（ＲＥＦ１）よりわずかに高く設定される。
ＶＯＵＴ（ＲＥＦ２）＞ＶＯＵＴ（ＲＥＦ１）
【００６０】
一例として、ＶＯＵＴ＝５Ｖのアプリケーションにおいて、ＶＯＵＴ（ＲＥＦ２）は、ＶＯＵＴ（ＲＥＦ１）よりも数十ｍＶ〜数百ｍＶ高く設定される。
【００６１】
以上がレギュレータ回路１００の構成である。続いてその動作を説明する。
図４は、図３のレギュレータ回路１００の動作状態を示す図である。横軸は負荷電流ＩＯＵＴを、縦軸は出力電圧ＶＯＵＴを示す。重負荷状態と軽負荷状態の境界は、破線で示される。
【００６２】
重負荷状態においては、第１トランジスタＭ１と第１エラーアンプＥＡ１の能力の方が大きいため、出力電圧ＶＯＵＴは、第１目標電圧ＶＯＵＴ（ＲＥＦ１）に安定化される。
【００６３】
軽負荷状態では、第２トランジスタＭ２と第２エラーアンプＥＡ２によって、出力電圧ＶＯＵＴは、第２目標電圧ＶＯＵＴ（ＲＥＦ２）に安定化される。軽負荷状態においても第１エラーアンプＥＡ１の動作状態は維持されており、第１エラーアンプＥＡ１は、第１トランジスタＭ１がオフ状態となるようにゲート電圧ＶＧを生成する。
【００６４】
軽負荷状態から重負荷状態に切り替わると、負荷電流ＩＯＵＴが第２トランジスタＭ２の電流供給能力を超えるため、出力電圧ＶＯＵＴがドロップし、自動的に第１エラーアンプＥＡ１および第１トランジスタＭ１が活性化され、出力電圧ＶＯＵＴが第１目標電圧ＶＯＵＴ（ＲＥＦ１）に安定化される。
【００６５】
以上がレギュレータ回路１００の動作である。続いてその利点を説明する。
このレギュレータ回路１００では、軽負荷用のレギュレータと重負荷用のレギュレータの併用により、幅広い負荷範囲において、位相余裕、ゲイン余裕を最適化することができる。
【００６６】
また、軽負荷状態と重負荷状態とで、重負荷用レギュレータＲＥＧ１と軽負荷用レギュレータＲＥＧ２を自動的に、かつシームレスに切りかえることができる。すなわち、負荷電流ＩＯＵＴをしきい値と比較し、比較結果に応じて２つのレギュレータＲＥＧ１，ＲＥＧ２を切りかえるための回路構成が不要であるという利点がある。
【００６７】
もし、比較結果にもとづいて２つのレギュレータを選択的に切りかえるとすれば、重負荷と軽負荷の境界で負荷電流ＩＯＵＴが変動するときに、レギュレータＲＥＧ１，ＲＥＧ２がオン、オフを繰り返し、回路の安定性が低下する。これに対して、本実施の形態では、レギュレータＲＥＧ１，ＲＥＧ２がシームレスに切り替わるため、回路の安定性を高めることができる。
【００６８】
また、軽負荷状態においても第１エラーアンプＥＡ１の動作が維持されるため、負荷電流ＩＯＵＴが急激に増大した場合においても、直ちに第１トランジスタＭ１をオンすることができ、出力電圧ＶＯＵＴが、ＶＯＵＴ（ＲＥＦ１）を通過してさらにドロップするのを防止できる。
【００６９】
本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
【００７０】
ＶＯＵＴ（ＲＥＦ１）＜ＶＯＵＴ（ＲＥＦ２）とするための構成について、いくつかの実施例を説明する。
【００７１】
（実施例１．１）
図５は、一実施例に係るレギュレータ回路１００Ａの回路図である。この実施例において、ＶＦＢ１＝ＶＦＢ２、ＶＲＥＦ１＞ＶＲＥＦ２が成り立つ。フィードバック回路１１０Ａは、抵抗Ｒ１，Ｒ２を含む。第１フィードバック信号ＶＦＢ１の帰還率α１と、第２フィードバック信号ＶＦＢ２の帰還率α２は等しく、α＝Ｒ２／（Ｒ１＋Ｒ２）である。
ＶＦＢ１＝ＶＦＢ２＝ＶＯＵＴ×α
【００７２】
第２エラーアンプＥＡ２の基準値ＶＲＥＦ２は、第１エラーアンプＥＡ１の基準値ＶＲＥＦ１より高い。基準電圧源１２０は、所定の基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦは、そのまま第１エラーアンプＥＡ１に供給され、第１基準値ＶＲＥＦ１となる。また基準電圧ＶＲＥＦに、正のオフセット電圧ΔＶが付加されて、第２基準値ＶＲＥＦ２が生成される。
【００７３】
あるいは基準電圧ＶＲＥＦを第２基準電圧ＶＲＥＦ２とし、基準電圧ＶＲＥＦに負のオフセット電圧−ΔＶを付加して、第１基準電圧ＶＲＥＦ１を生成してもよい。
【００７４】
図６（ａ）、（ｂ）は、オフセットされた２つの基準値ＶＲＥＦ１，ＶＲＥＦ２を生成するための構成を示す回路図である。図６（ａ）のレギュレータ回路１００Ａは、抵抗Ｒ３および電流源ＣＳ３を備える。抵抗Ｒ３の一端には、基準電圧源１２０が生成した基準電圧ＶＲＥＦが印加される。抵抗Ｒ３の他端は、エラーアンプＥＡ２の入力と接続される。また抵抗Ｒ３の他端には、電流源ＣＳ３が接続される。電流源ＣＳ３が生成する電流Ｉｃが抵抗Ｒ３に流れることにより、オフセット電圧ΔＶに相当する電圧降下が発生する。
【００７５】
図６（ｂ）のレギュレータ回路１００Ａは、抵抗Ｒ４〜Ｒ６を備える。抵抗Ｒ４〜Ｒ６は直列に接続される。目標電圧ＶＲＥＦ１，ＶＲＥＦ２は、２つのタップから取り出されている。抵抗Ｒ５の電圧降下が、オフセット電圧ΔＶに相当する。抵抗Ｒ４は省略してもよい。
【００７６】
（実施例１．２）
図７は、一実施例に係るレギュレータ回路１００Ｂの回路図である。レギュレータ回路１００Ｂにおいて、第２エラーアンプＥＡ２に、意図的な入力オフセット電圧ＶＯＦＳが導入され、この入力オフセット電圧ＶＯＦＳ２によって、実効的な基準値ＶＲＥＦ２がシフトする。別の観点から見ると、この入力オフセット電圧ＶＯＦＳ２によって、実効的な第２フィードバック信号ＶＦＢ２がシフトしているものと把握することもできる。
【００７７】
第１エラーアンプＥＡ１は、ＶＲＥＦ＝ＶＦＢが成り立つように、第１トランジスタＭ１のゲート電圧を調節する。一方、第２エラーアンプＥＡ２は、ＶＲＥＦ＋ＶＯＦＳ２＝ＶＦＢが成り立つように、第２トランジスタＭ２のゲート電圧を調節する。
したがって、
ＶＯＵＴ（ＲＥＦ１）＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２
ＶＯＵＴ（ＲＥＦ２）＝（ＶＲＥＦ＋ＶＯＦＳ２）×（Ｒ１＋Ｒ２）／Ｒ２
となり、ＶＯＵＴ（ＲＥＦ２）＞ＶＯＵＴ（ＲＥＦ１）が成り立つ。
【００７８】
第２エラーアンプＥＡ２への入力オフセット電圧ＶＯＦＳ２の導入に代えて、あるいはそれに加えて、第１エラーアンプＥＡ１に入力オフセット電圧ＶＯＦＳ１を導入しうてもよい。この場合、オフセット電圧ＶＯＦＳ１の極性は、オフセット電圧ＶＯＦＳ２の極性の逆である。
【００７９】
図８（ａ）、（ｂ）は、入力オフセット電圧ＶＯＦＳ２が導入された第２エラーアンプＥＡ２の構成例を示す回路図である。図８（ａ）、（ｂ）には、エラーアンプの初段に設けられた差動アンプのみが示される。図８（ａ）の第２エラーアンプＥＡ２では、差動入力対１３０を構成する２個のトランジスタＭ１１，Ｍ１２のサイズがＮ：１となっており、ミスマッチが導入される。
【００８０】
図８（ｂ）のエラーアンプＥＡでは、カレントミラー負荷１３２に電流源１３４が接続され、電流源１３４が生成する電流によって、バランスを崩し、入力オフセット電圧ＶＯＦＳ２が導入される。
【００８１】
入力オフセット電圧ＶＯＦＳを導入するための構成はこれらに限定されない。図６（ａ）の回路構成も、入力オフセット電圧ＶＯＦＳを導入しているものと把握できる。
【００８２】
（実施例１．３）
図９は、一実施例に係るレギュレータ回路１００Ｃの回路図である。この実施例では、ＶＦＢ１＜ＶＦＢ２、ＶＲＥＦ１＝ＶＲＥＦ２が成り立つ。すなわちＶＦＢ１＜ＶＦＢ２の関係は、フィードバック回路１１０Ｃにおいて、オフセット電圧ΔＶを導入することで実現できる。
【００８３】
図１０（ａ）、（ｂ）は、フィードバック回路１１０Ｃの構成例を示す回路図である。図１０（ａ）のフィードバック回路１１０Ｃは、直列に接続された３個の抵抗Ｒ７〜Ｒ９を含む。フィードバック信号ＶＦＢ１，ＶＦＢ２は、２つのタップから取り出されている。抵抗Ｒ８の電圧降下が、オフセット電圧ΔＶに相当する。このオフセット電圧ΔＶは出力電圧ＶＯＵＴに比例する。
【００８４】
図１０（ａ）のフィードバック回路１１０Ｃは、別の観点から見ると、フィードバック信号ＶＦＢ１，ＶＦＢ２の帰還率が異なっていると把握することもできる。
α１＝（Ｒ８＋Ｒ９）／（Ｒ７＋Ｒ８＋Ｒ９）
α２＝Ｒ９／（Ｒ７＋Ｒ８＋Ｒ９）
つまりα２＜α１が成り立つ。
【００８５】
図１０（ｂ）のフィードバック回路１１０Ｃの構成は、抵抗Ｒ１０および電流源ＣＳ４を備える。抵抗Ｒ１０に、電流源ＣＳ４が生成する電流が流れることにより、電圧降下が発生する。この電圧降下が、オフセット電圧となる。なおこのフィードバック回路１１０Ｃでは、電流源ＣＳ４が生成する電流によって、第１フィードバック信号ＶＦＢ１がシフトするため、そのシフト量を考慮して、抵抗値Ｒ１，Ｒ２および電流量を設計すればよい。もし、レギュレータ回路２００がボルテージフォロアの場合には、抵抗Ｒ１，Ｒ２が省略され、出力端子１０４の電圧ＶＯＵＴが第１フィードバック信号ＶＦＢ１となるため、電流源ＣＳ４が生成する電流によって、第１フィードバック信号ＶＦＢ１は影響を受けない。
【００８６】
（第２の実施の形態）
図１１は、第２の実施の形態に係るレギュレータ回路２００の回路図である。レギュレータ回路２００は、入力端子２０２に入力電圧ＶＩＮを受け、出力端子２０４に接続される負荷（不図示）に、ある目標電圧ＶＯＵＴ（ＲＥＦ）に安定化された出力電圧ＶＯＵＴを供給する。
【００８７】
エラーアンプＥＡ１，ＥＡ２およびトランジスタＭ１，Ｍ２は、第１の実施の形態と同様であり、重負荷用レギュレータＲＥＧ１、軽負荷用レギュレータＲＥＧ２の２系統のレギュレータが設けられる。
【００８８】
第２の実施の形態においても、レギュレータ回路２００は、第１の実施の形態と同様に、軽負荷状態において第１エラーアンプＥＡ１の動作を維持するように構成される。レギュレータ回路２００は、重負荷用レギュレータＲＥＧ１、軽負荷用レギュレータＲＥＧ２に加えて、判定回路２１０および強制オフ回路２２０を備える。判定回路２１０は軽負荷状態を検出する。軽負荷状態の検出方法は特に限定されないが、たとえば第２トランジスタＭ２（あるいは第１トランジスタＭ１）に流れる電流をしきい値と比較することにより、軽負荷判定が可能である。
【００８９】
強制オフ回路２２０は、軽負荷状態が検出されると、第１トランジスタＭ１の制御端子の電圧（ゲート電圧）を、第１トランジスタＭ１が実質的にオフとなる電圧レベルに変化させる。第１トランジスタＭ１がＰチャンネルＭＯＳＦＥＴの場合、ゲート電圧が、入力電圧ＶＩＮ付近までプルアップされる。
【００９０】
以上がレギュレータ回路２００の構成である。続いてその利点を説明する。このレギュレータ回路２００は、軽負荷状態においても第１エラーアンプＥＡ１の動作が維持される。したがって、軽負荷状態から重負荷状態への急峻な変動が生じた場合においても、出力電圧ＶＯＵＴのドロップを小さく抑えることができる。また、第２エラーアンプＥＡ２のオン、オフに起因する発振も抑制できる。
【００９１】
（実施例２．１）
図１２は、図１１のレギュレータ回路２００の実施例２．１の回路図である。強制オフ回路２２０は、第１トランジスタＭ１の制御端子（ゲート）とレギュレータ回路２００の入力端子２０２の間に設けられたスイッチＳＷ１を含む。判定回路２１０は、軽負荷状態と判定すると、スイッチＳＷ１をターンオンし、第１トランジスタＭ１をオフさせる。
【００９２】
判定回路２１０は、トランジスタＭ３、抵抗Ｒ１３、アンプＡＭＰ３を備える。トランジスタＭ３は、第２トランジスタＭ２とゲート、ソースが共通に接続される。トランジスタＭ３には、第２トランジスタＭ２に流れる電流に比例した検出電流が流れる。抵抗Ｒ１３には、トランジスタＭ３の電流に比例した電圧降下が発生する。この電圧降下を、アンプ（コンパレータ）ＡＭＰ３によってしきい値と比較することにより、軽負荷判定が行われる。
【００９３】
図１３は、強制オフ回路２２０の別の構成例を示す回路図である。強制オフ回路２２０は、第１トランジスタＭ１の制御端子とレギュレータ回路２００の入力端子２０２の間の電圧ＶＧＳを、所定電圧ＶＭＩＮより小さくならないように高くクランプする。所定電圧ＶＭＩＮは、第１トランジスタＭ１のゲートソース間しきい値ＶＧＳ（ｔｈ）より小さく、ゼロより大きい。このために強制オフ回路２２０は、スイッチＳＷ１と直列に設けられたクランプ素子２２２を含む。クランプ素子２２２は、ダイオードや、ゲートドレイン間を結線したＭＯＳＦＥＴ、ベースコレクタ間を結線したバイポーラトランジスタで構成してもよい。
【００９４】
（第３の実施の形態）
図１４は、第３の実施の形態に係るレギュレータ回路１００の回路図である。レギュレータ回路１００は、入力端子１０２に入力電圧ＶＩＮを受け、出力端子１０４に接続される負荷（不図示）に、ある目標電圧ＶＯＵＴ（ＲＥＦ）に安定化された出力電圧ＶＯＵＴを供給する。レギュレータ回路１００は、ＬＤＯ（Low Drop Output）回路とも称される。出力端子１０４には、出力電圧ＶＯＵＴの平滑化用の出力キャパシタＣＯＵＴが接続される。レギュレータ回路１００のうち、出力キャパシタＣＯＵＴを除く部分は、ひとつの半導体基板に一体集積化されてもよい。
【００９５】
レギュレータ回路１００は、第１トランジスタＭ１、第２トランジスタＭ２、第１エラーアンプＥＡ１、第２エラーアンプＥＡ２を備える。第１トランジスタＭ１および第１エラーアンプＥＡ１は、主として重負荷状態において負荷に電力を供給可能な第１のリニアレギュレータ（重負荷用レギュレータ）ＲＥＧ１を形成し、第２トランジスタＭ２および第２エラーアンプＥＡ２は、主として軽負荷状態において負荷に電力を供給可能な第２のリニアレギュレータ（軽負荷用レギュレータ）ＲＥＧ２を形成する。第２トランジスタＭ２の素子サイズは、第１トランジスタＭ１の素子サイズより相対的に小さく構成される。
【００９６】
より具体的には、第１トランジスタＭ１および第２トランジスタＭ２は、入力端子１０２と出力端子１０４の間に並列に設けられる。本実施の形態において第１トランジスタＭ１および第２トランジスタＭ２は、ＰチャンネルＭＯＳＦＥＴであるが、ＰＮＰ型バイポーラトランジスタであってもよい。
【００９７】
フィードバック回路１１０は、出力電圧ＶＯＵＴに応じた第１フィードバック信号ＶＦＢ１および第２フィードバック信号ＶＦＢ２を生成する。通常、フィードバック回路１１０は抵抗分圧回路で構成することができるが、レギュレータ回路１００がバッファ（ボルテージフォロア）である場合、フィードバック回路１１０は単なる配線となりうる。
【００９８】
第１エラーアンプＥＡ１は、第１フィードバック信号ＶＦＢ１が第１基準値ＶＲＥＦ１に近づくように第１トランジスタＭ１の制御端子（ゲート）の電圧（ゲート電圧）を制御する。また第２エラーアンプＥＡ２は、第２フィードバック信号ＶＦＢ２が第２基準値ＶＲＥＦ２に近づくように第２トランジスタＭ２のゲート電圧を制御する。
【００９９】
第２トランジスタＭ２および第２エラーアンプＥＡ２の組み合わせである軽負荷用のリニアレギュレータＲＥＧ２による出力電圧ＶＯＵＴの目標電圧ＶＯＵＴ（ＲＥＦ２）は、第１トランジスタＭ１および第１エラーアンプＥＡ１の組み合わせである重負荷用のリニアレギュレータＲＥＧ２による出力電圧ＶＯＵＴの目標電圧ＶＯＵＴ（ＲＥＦ１）よりわずかに高く設定される。
ＶＯＵＴ（ＲＥＦ２）＞ＶＯＵＴ（ＲＥＦ１）
【０１００】
一例として、ＶＯＵＴ＝５Ｖのアプリケーションにおいて、ＶＯＵＴ（ＲＥＦ２）は、ＶＯＵＴ（ＲＥＦ１）よりも数十ｍＶ〜数百ｍＶ高く設定される。
【０１０１】
ここで軽負荷用レギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）を、重負荷用レギュレータＲＥＧ１の目標電圧ＶＯＵＴ（ＲＥＦ１）より高い状態で固定すると、重負荷状態において軽負荷用レギュレータＲＥＧ２は、第２トランジスタＭ２がフルオンした状態で動作することとなる。このため、入力電圧ＶＩＮが変動したときに、その変動が出力電圧ＶＯＵＴの変動として現れ、ＰＳＲＲ（電源電圧除去比）が低くなる場合があった。
【０１０２】
そこで軽負荷用レギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）と重負荷用レギュレータＲＥＧ１の目標電圧ＶＯＵＴ（ＲＥＦ１）の差分ΔＶは、負荷の状態（すなわち負荷電流ＩＯＵＴ）に応じて動的に変化する。つまり差分ΔＶは、負荷電流ＩＯＵＴの関数ｆ（ＩＯＵＴ）で表すことができる。
ΔＶ＝ｆ（ＩＯＵＴ）
【０１０３】
重負荷状態において、軽負荷用レギュレータＲＥＧ２のトランジスタＭ２がフルオンしないように、目標電圧ＶＯＵＴ（ＲＥＦ２）を動的に変化させることにより、電源電圧変動除去比を高めることができる。
【０１０４】
好ましくは軽負荷用レギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）は、軽負荷状態において重負荷用レギュレータＲＥＧ１の目標電圧ＶＯＵＴ（ＲＥＦ１）より高く、重負荷状態において、目標電圧ＶＯＵＴ（ＲＥＦ１）に近づけてもよい。
【０１０５】
以上がレギュレータ回路１００の構成である。続いてその動作を説明する。
はじめに理解の容易化のために、ＶＯＵＴ（ＲＥＦ１），ＶＯＵＴ（ＲＥＦ２）の差分（電位差ΔＶ）を固定したときの動作を説明する。
【０１０６】
図１５は、図１４のレギュレータ回路１００において、電位差ΔＶを固定したときの動作を示す図である。横軸は負荷電流ＩＯＵＴを、縦軸は出力電圧ＶＯＵＴを示す。重負荷状態と軽負荷状態の境界は、破線で示される。
【０１０７】
重負荷状態においては、第１トランジスタＭ１と第１エラーアンプＥＡ１の能力の方が大きいため、出力電圧ＶＯＵＴは、第１目標電圧ＶＯＵＴ（ＲＥＦ１）に安定化される。
【０１０８】
軽負荷状態では、第２トランジスタＭ２と第２エラーアンプＥＡ２によって、出力電圧ＶＯＵＴは、第２目標電圧ＶＯＵＴ（ＲＥＦ２）に安定化される。軽負荷状態においても第１エラーアンプＥＡ１の動作状態は維持されており、第１エラーアンプＥＡ１は、第１トランジスタＭ１がオフ状態となるようにゲート電圧ＶＧを生成する。
【０１０９】
軽負荷状態から重負荷状態に切り替わると、負荷電流ＩＯＵＴが第２トランジスタＭ２の電流供給能力を超えるため、出力電圧ＶＯＵＴがドロップし、自動的に第１エラーアンプＥＡ１および第１トランジスタＭ１が活性化され、出力電圧ＶＯＵＴが第１目標電圧ＶＯＵＴ（ＲＥＦ１）に安定化される。
【０１１０】
このレギュレータ回路１００では、軽負荷用のレギュレータと重負荷用のレギュレータの併用により、幅広い負荷範囲において、位相余裕、ゲイン余裕を最適化することができる。
【０１１１】
また、軽負荷状態と重負荷状態とで、重負荷用レギュレータＲＥＧ１と軽負荷用レギュレータＲＥＧ２を自動的に、かつシームレスに切りかえることができる。すなわち、負荷電流ＩＯＵＴをしきい値と比較し、比較結果に応じて２つのレギュレータＲＥＧ１，ＲＥＧ２を切りかえるための回路構成が不要であるという利点がある。
【０１１２】
もし、比較結果にもとづいて２つのレギュレータを選択的に切りかえるとすれば、重負荷と軽負荷の境界で負荷電流ＩＯＵＴが変動するときに、レギュレータＲＥＧ１，ＲＥＧ２がオン、オフを繰り返し、回路の安定性が低下する。これに対して、本実施の形態では、レギュレータＲＥＧ１，ＲＥＧ２がシームレスに切り替わるため、回路の安定性を高めることができる。
【０１１３】
また、軽負荷状態においても第１エラーアンプＥＡ１の動作が維持されるため、負荷電流ＩＯＵＴが急激に増大した場合においても、直ちに第１トランジスタＭ１をオンすることができ、出力電圧ＶＯＵＴが、ＶＯＵＴ（ＲＥＦ１）を通過してさらにドロップするのを防止できる。
【０１１４】
続いて電位差ΔＶを動的に変化させたときの動作を説明する。
図１６は、図１４のレギュレータ回路１００において、電位差ΔＶを第１の態様で変化させたときの動作を示す図である。軽負荷状態では、第１トランジスタＭ１のゲート電圧ＶＧ１は、実質的に入力電圧ＶＩＮと等しくなっており、第１トランジスタＭ１に流れる電流ＩＯＵＴ１は実質的にゼロである。第２トランジスタＭ２のゲート電圧ＶＧ２がエラーアンプＥＡ２によって調節され、出力電圧ＶＯＵＴが目標電圧ＶＯＵＴ（ＲＥＦ２）に安定化される。
【０１１５】
重負荷状態では、第１エラーアンプＥＡ１によって、出力電圧ＶＯＵＴが目標電圧ＶＯＵＴ（ＲＥＦ１）に安定化される。このとき、ΔＶを固定した場合には、一点鎖線に示すように第２トランジスタＭ２のゲート電圧ＶＧ２は０Ｖ付近まで低下し、第２トランジスタＭ２がフルオンとなる。一方、電位差ΔＶを可変にすると、重負荷状態において、第２トランジスタＭ２のゲート電圧ＶＧ２は０Ｖまで低下せず、負荷電流ＩＯＵＴに応じて緩やかに低下していく。
【０１１６】
これにより、重負荷状態で、入力電圧ＶＩＮが変動しても、変動をキャンセルするようにゲート電圧ＶＧ２をフィードバックにより調節でき、出力電圧ＶＯＵＴを安定化できる。
【０１１７】
図１７は、図１４のレギュレータ回路１００において、電位差ΔＶを第２の態様で変化させたときの動作を説明する図である。図１６では、第２基準値ＶＲＥＦ２が、負荷電流ＩＯＵＴに応じて実質的に２値で変化し、したがって軽負荷用レギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）も、２値で離散的に変化した。これに対して図１７では、第２基準値ＶＲＥＦ２が、負荷電流ＩＯＵＴに応じて連続的に変化しており、したがって目標電圧ＶＯＵＴ（ＲＥＦ２）も、連続的に変化する。なお第２リニアレギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）は、負荷電流ＩＯＵＴに応じて離散的に変化してもよい。
【０１１８】
なお、図１６や図１７では、目標電圧の電位差ΔＶを変化させるために、基準電圧ＶＲＥＦ１，ＶＲＥＦ２を制御しているが、以下の実施例からも理解されるように、その限りでない。
【０１１９】
本発明の一態様は、図１４のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
【０１２０】
以下、第３の実施の形態に係るレギュレータ回路１００について、実施例３．１〜３．４を参照して具体的に説明する。
【０１２１】
（実施例３．１）
図１８は、実施例３．１に係るレギュレータ回路１００Ｄの回路図である。この実施例において、ＶＦＢ１＝ＶＦＢ２、ＶＲＥＦ１≧ＶＲＥＦ２が成り立つ。第１フィードバック信号ＶＦＢ１の帰還率α１と、第２フィードバック信号ＶＦＢ２の帰還率α２は等しく、α＝Ｒ２／（Ｒ１＋Ｒ２）である。
ＶＦＢ１＝ＶＦＢ２＝ＶＯＵＴ×α
【０１２２】
この実施例３．１において、第１基準値ＶＲＥＦ１は固定されており、たとえば基準電圧源１２０が生成する基準電圧ＶＲＥＦ（またはそれを分圧した電圧）が使用される。フィードバック信号ＶＦＢ１とＶＦＢ２は等しい。第２基準値ＶＲＥＦ２は、第１基準値ＶＲＥＦ１に、負荷電流ＩＯＵＴに依存したオフセットΔＶを加算した電圧である。
ＶＲＥＦ１＝ＶＲＥＦ
ＶＲＥＦ２＝ＶＲＥＦ＋ΔＶ
【０１２３】
レギュレータ回路１００Ｄは、オフセット制御部１４０および監視回路１５０を備える。監視回路１５０は負荷電流ＩＯＵＴを監視する。オフセット制御部１４０は、基準電圧ＶＲＥＦにオフセットΔＶを加算するとともに、監視回路１５０による監視結果、すなわち負荷電流ＩＯＵＴにもとづいて、第１基準値ＶＲＥＦ１と第２基準値ＶＲＥＦ２の電位差ΔＶを変化させる。
【０１２４】
軽負荷状態では、第２トランジスタＭ２に流れる電流ＩＯＵＴ２は、負荷電流ＩＯＵＴと実質的に等しい。そこでオフセット制御部１４０は、第２トランジスタＭ２に流れる電流ＩＯＵＴ２にもとづいて、電位差ΔＶを制御してもよい。監視回路１５０による軽負荷状態と重負荷状態の判定方法およびその構成は特に限定されない。
【０１２５】
オフセット制御部１４０については、図６（ａ）、（ｂ）と同様に構成することができる。
【０１２６】
図１９は、負荷電流ＩＯＵＴを監視する監視回路１５０の構成例を示す回路図である。監視回路１５０は、トランジスタＭ３、抵抗Ｒ１３、アンプＡＭＰ３を備える。トランジスタＭ３は、第２トランジスタＭ２とゲート、ソースが共通に接続される。トランジスタＭ３には、第２トランジスタＭ２に流れる電流に比例した検出電流が流れ、抵抗Ｒ１３には、トランジスタＭ３の電流に比例した電圧降下が発生する。この電圧降下を、コンパレータＡＭＰ３によってしきい値と比較することにより、軽負荷判定が行われる。
【０１２７】
あるいはアンプＡＭＰ３を、非反転アンプあるいは非反転アンプで構成し、その出力電圧に応じて、２つの目標値ＶＯＵＴ（ＲＥＦ１）、ＶＯＵＴ（ＲＥＦ２）の電位差ΔＶを連続的に変化させてもよい。
【０１２８】
（実施例３．２）
図２０は、実施例３．２に係るレギュレータ回路１００Ｂ’の回路図である。レギュレータ回路１００Ｂ’において、第２エラーアンプＥＡ２に、負荷電流ＩＯＵＴに依存する意図的な入力オフセット電圧ＶＯＦＳが導入され、この入力オフセット電圧ＶＯＦＳ２によって、実効的な基準値ＶＲＥＦ２がシフトする。別の観点から見ると、この入力オフセット電圧ＶＯＦＳ２によって、実効的な第２フィードバック信号ＶＦＢ２がシフトしているものと把握することもできる。なお、以降の実施例において監視回路１５０は省略する。
【０１２９】
第１エラーアンプＥＡ１は、ＶＲＥＦ＝ＶＦＢが成り立つように、第１トランジスタＭ１のゲート電圧を調節する。一方、第２エラーアンプＥＡ２は、ＶＲＥＦ＋ＶＯＦＳ２＝ＶＦＢが成り立つように、第２トランジスタＭ２のゲート電圧を調節する。
したがって、
ＶＯＵＴ（ＲＥＦ１）＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２
ＶＯＵＴ（ＲＥＦ２）＝（ＶＲＥＦ＋ＶＯＦＳ２）×（Ｒ１＋Ｒ２）／Ｒ２
となり、オフセット電圧ＶＯＦＳ２に応じて、ＶＯＵＴ（ＲＥＦ２）とＶＯＵＴ（ＲＥＦ１）の関係が変化する。
【０１３０】
第２エラーアンプＥＡ２への入力オフセット電圧ＶＯＦＳ２の導入に代えて、あるいはそれに加えて、第１エラーアンプＥＡ１に入力オフセット電圧ＶＯＦＳ１を導入してもよい。この場合、オフセット電圧ＶＯＦＳ１の極性は、オフセット電圧ＶＯＦＳ２の極性の逆である。
【０１３１】
入力オフセット電圧ＶＯＦＳ２が導入された第２エラーアンプＥＡ２については、図８（ａ）、（ｂ）と同様に構成することができる。入力オフセット電圧ＶＯＦＳを導入するための構成はこれらに限定されない。たとえば図６（ａ）の回路構成も、入力オフセット電圧ＶＯＦＳを導入しているものと把握できる。
【０１３２】
（実施例３．３）
図２１は、実施例３．３に係るレギュレータ回路１００Ｅの回路図である。この実施例において、第１エラーアンプＥＡ１と第２エラーアンプＥＡ２には、等しい基準値ＶＲＥＦ１＝ＶＲＥＦ２＝ＶＲＥＦが与えられる。
【０１３３】
オフセット制御部１４０は、第２フィードバック信号ＶＦＢ２に、負荷電流ＩＯＵＴ２に応じたオフセット電圧ΔＶを重畳する。
ＶＦＢ２＝ＶＦＢ−ΔＶ
このとき、第２目標電圧ＶＯＵＴ（ＲＥＦ２）は、以下の式で与えられる。
ＶＯＵＴ（ＲＥＦ２）＝（ＶＲＥＦ＋ΔＶ）×（Ｒ１＋Ｒ２）／Ｒ２
【０１３４】
ΔＶをゼロと非ゼロの間で変化させることにより、ＶＯＵＴ（ＲＥＦ２）を変化させることができる。
【０１３５】
図２２（ａ）、（ｂ）は、図２１のフィードバック回路１１０Ｅの構成例を示す回路図である。図２２（ａ）のフィードバック回路１１０Ｅは、直列に接続された３個の抵抗Ｒ７〜Ｒ９と、セレクタ１１２を含む。一方のフィードバック信号ＶＦＢ１は、ひとつのタップから取り出されている。セレクタ１１２は、２つのタップの電圧のうち、負荷電流ＩＯＵＴに応じた一方を選択し、他方のフィードバック信号ＶＦＢ２として出力する。抵抗Ｒ８の電圧降下が、オフセット電圧ΔＶに相当する。
【０１３６】
図２２（ａ）のフィードバック回路１１０Ｅは、別の観点から見ると、フィードバック信号ＶＦＢ２の帰還率を、２値で変化させているものと把握することもできる。
α１＝（Ｒ８＋Ｒ９）／（Ｒ７＋Ｒ８＋Ｒ９）
α２＝Ｒ９／（Ｒ７＋Ｒ８＋Ｒ９）
【０１３７】
図２２（ｂ）のフィードバック回路１１０Ｅの構成は、抵抗Ｒ１０および電流源ＣＳ４を備える。抵抗Ｒ１０に、電流源ＣＳ４が生成する電流Ｉｃが流れることにより、電圧降下が発生する。この電圧降下が、オフセット電圧となる。電流Ｉｃを、負荷電流ＩＯＵＴに応じて変化させることにより、オフセット電圧を制御できる。
【０１３８】
（実施例３．４）
図２３は、実施例３．４に係るレギュレータ回路１００Ｆの回路図である。この実施例において、ＶＲＥＦ２＝ＶＲＥＦ１＋ΔＶ１が成り立っている。オフセット制御部１４０は、第２フィードバック信号ＶＦＢ２に、負荷電流ＩＯＵＴ２に応じたオフセット電圧ΔＶ２を重畳する。オフセット電圧ΔＶ１とΔＶ２は同極性である。
ＶＲＥＦ２＝ＶＲＥＦ＋ΔＶ１
ＶＦＢ２＝ＶＦＢ＋ΔＶ２
このとき、第２目標電圧ＶＯＵＴ（ＲＥＦ２）は、以下の式で与えられる。
ＶＯＵＴ（ＲＥＦ２）＝（ＶＲＥＦ＋ΔＶ１−ΔＶ２）×（Ｒ１＋Ｒ２）／Ｒ２
軽負荷状態においては、ΔＶ２＝０とする。このときＶＯＵＴ（ＲＥＦ２）は、ＶＯＵＴ（ＲＥＦ１）より大きくなる。重負荷状態ではΔＶ２＝ΔＶ１とする。このときＶＯＵＴ（ＲＥＦ２）＝ＶＯＵＴ（ＲＥＦ１）となる。
【０１３９】
図２４は、図２３のレギュレータ回路１００Ｆの一部の構成例を示す回路図である。トランジスタＭ４は、トランジスタＭ２とゲート、ソースが共通に接続される。トランジスタＭ４には、電流ＩＯＵＴ２に応じた検出電流ＩＯＵＴ２が流れる。この検出電流ＩＯＵＴ２’を、抵抗Ｒ１４に流すことにより、その電圧降下がオフセット電圧ΔＶ２となる。これにより、軽負荷状態においては、検出電流ＩＯＵＴ２’が小さくなり、ΔＶ２＝０となる。重負荷状態では検出電流ＩＯＵＴ２’が大きくなり、ΔＶ２が増大する。図２４の構成によれば、図１７の動作が実現できる。
【０１４０】
（実施例３．５）
図２５は、実施例３．５に係るレギュレータ回路１００Ｇの回路図である。この実施例では、図２２とオフセットの極性が逆であり、ΔＶ１が可変である。
ＶＲＥＦ２＝ＶＲＥＦ−ΔＶ１
ＶＦＢ２＝ＶＦＢ−ΔＶ２
このとき、第２目標電圧ＶＯＵＴ（ＲＥＦ２）は、以下の式で与えられる。
ＶＯＵＴ（ＲＥＦ２）＝（ＶＲＥＦ−ΔＶ１＋ΔＶ２）×（Ｒ１＋Ｒ２）／Ｒ２
軽負荷状態においては、ΔＶ１＝０とする。このときＶＯＵＴ（ＲＥＦ２）は、ＶＯＵＴ（ＲＥＦ１）より大きくなる。重負荷状態ではΔＶ１＝ΔＶ２とする。このときＶＯＵＴ（ＲＥＦ２）＝ＶＯＵＴ（ＲＥＦ１）となる。
【０１４１】
（第４の実施の形態）
第３の実施の形態において、重負荷用の第１エラーアンプＥＡ１は、軽負荷状態の全電流範囲において動作を維持するように構成されていた。したがって軽負荷状態において、第１エラーアンプＥＡ１の消費電流を低減できないという問題がある。第４の実施の形態では、この問題を解決するための構成を説明する。
【０１４２】
図２６は、第４の実施の形態に係るレギュレータ回路１００Ｈの回路図である。レギュレータ回路１００Ｈにおいても、重負荷用レギュレータＲＥＧ１の目標電圧ＶＯＵＴ（ＲＥＦ１）と、軽負荷用レギュレータＲＥＧ２の目標電圧ＶＯＵＴ（ＲＥＦ２）には、以下の関係が成り立っている。
ＶＯＵＴ（ＲＥＦ２）＞ＶＯＵＴ（ＲＥＦ１）
この関係を満たすためのレギュレータ回路１００Ｈの基本構成は、第３の実施の形態で説明した実施例のいずれかを採用することができる。
【０１４３】
レギュレータ回路１００Ｈでは、負荷電流ＩＯＵＴが、軽負荷状態の範囲内に規定されたしきい値電流ＩＭＩＮより小さいときに、第１エラーアンプＥＡ１をオフする。このしきい値電流ＩＭＩＮは、重負荷状態と軽負荷状態の境界を与える電流ＩＴＨより低く規定される。たとえば、ＩＴＨ＝１ｍＡのとき、しきい値電流ＩＭＩＮはその１／１０の１００μＡ程度としてもよい。
【０１４４】
レギュレータ回路１００Ｈは、負荷電流ＩＯＵＴをしきい値電流ＩＭＩＮと比較する監視回路１５０をさらに備える。第１エラーアンプＥＡ１のオン、オフは、監視回路１５０の判定結果にもとづいて制御される。
【０１４５】
以上がレギュレータ回路１００Ｈの構成である。続いてその動作を説明する。図２７は、図２６のレギュレータ回路１００Ｈの動作を説明する図である。負荷電流ＩＯＵＴがしきい値電流ＩＭＩＮより小さい最軽負荷状態では、第１エラーアンプＥＡ１がオフし、回路の動作電流が最小化される。
【０１４６】
負荷電流ＩＯＵＴがしきい値電流ＩＭＩＮより大きくなると、重負荷状態への遷移に備えて、第１エラーアンプＥＡ１が動作状態となる。さらに負荷電流ＩＯＵＴが、軽負荷と重負荷の境界の電流量ＩＴＨまで増えると、第１エラーアンプＥＡ１の制御が支配的となり、出力電圧ＶＯＵＴが第１目標値ＶＯＵＴ（ＲＥＦ１）に安定化される。
【０１４７】
このように、第４の実施の形態に係るレギュレータ回路１００Ｈによれば、最軽負荷状態における消費電力の低減と、軽負荷状態と重負荷状態における２つのレギュレータＲＥＧ１，ＲＥＧ２のシームレスな自動切りかえを両立できる。
【０１４８】
（実施例４．１）
図２８は、実施例４．１に係るレギュレータ回路１００Ｉの回路図である。レギュレータ回路の基本構成は、図１６のレギュレータ回路１００Ａと同様である。
【０１４９】
監視回路１５０は、第２トランジスタＭ２に流れる電流ＩＯＵＴ２にもとづいて、最軽負荷状態を判定する。監視回路１５０は、第３トランジスタＭ３およびセンス抵抗Ｒ３を含む。第３トランジスタＭ３は、制御端子（ゲート）が第２トランジスタＭ２と共通に接続され、ソース同士が共通に接続される。第３トランジスタＭ３には、第２トランジスタＭ２に流れる電流ＩＯＵＴ２に比例した検出電流ＩＤＥＴが流れる。センス抵抗Ｒ３は、検出電流ＩＤＥＴの経路上に設けられる。センス抵抗Ｒ３には、検出電流ＩＤＥＴ、すなわち電流ＩＯＵＴ２に比例した電圧降下が発生する。監視回路１５０は、この電圧降下（検出電圧ＶＤＥＴ）を、しきい値電流ＩＭＩＮに対応するしきい値電圧ＶＭＩＮと比較することにより、最軽負荷状態を検出する。監視回路１５０は、電圧比較手段１５２として、電圧コンパレータを含んでもよい。あるいは、ゲートソース間に検出電圧ＶＤＥＴが印加されたＭＯＳトランジスタを、コンパレータとして用いてもよい。電圧比較手段１５２の出力は、最軽負荷状態か否かを示す判定信号Ｓ４として第１エラーアンプＥＡ１に供給される。
【０１５０】
図２９（ａ）〜（ｄ）は、第１エラーアンプＥＡ１のオン、オフ制御に関連する部分の構成例を示す回路図である。図２９（ａ）に示すように、第１エラーアンプＥＡ１のオン、オフの切りかえは、バイアス電流ＩＢＩＡＳを生成するバイアス電流源１６０のオン、オフに応じて制御してもよい。
【０１５１】
図２９（ｂ）に示すように、バイアス電流源１６０は、基準電流ＩＲＥＦを折り返すカレントミラー回路１６２を含んでもよい。カレントミラー回路１６２のゲートに接続されたトランジスタ１６４のオン、オフによって、バイアス電流ＩＢＩＡＳを制御できる。たとえば最軽負荷状態においてハイレベルとなるように判定信号Ｓ４の信号レベルを設計し、トランジスタ１６４のゲートに判定信号Ｓ４を供給してもよい。これにより最軽負荷状態においてトランジスタ１６４がオンし、カレントミラー回路１６２がオフし、バイアス電流ＩＢＩＡＳが遮断される。
【０１５２】
図２９（ｃ）では、バイアス電流ＩＢＩＡＳの経路上に、トランジスタ１６６が設けられ、そのオン、オフによってバイアス電流ＩＢＩＡＳを制御できる。たとえば最軽負荷状態においてローレベルとなるように判定信号Ｓ４の信号レベルを設計し、トランジスタ１６４のゲートに判定信号Ｓ４を供給してもよい。これにより最軽負荷状態においてトランジスタ１６６がオフし、バイアス電流ＩＢＩＡＳが遮断される。この構成において、トランジスタ１６６のゲートに、図２７の検出電圧ＶＤＥＴを供給し、トランジスタ１６６を、電圧比較手段１５２として機能させてもよい。
【０１５３】
図２９（ｄ）では、バイアス電流源１６０に加えて、電流源１７０が設けられる。電流源１７０は、最軽負荷状態において第１エラーアンプＥＡ１に、非ゼロの微小のバイアス電流ＩＢＩＡＳ０を供給する。これにより最軽負荷状態において、第１エラーアンプＥＡ１を完全にオフするのではなく、最低限の電流ＩＢＩＡＳ０を供給して待機状態とすることで、最軽負荷状態から重負荷状態への負荷の急変時の応答性を改善できる。
【０１５４】
（第５の実施の形態）
図３０は、第５の実施の形態に係るレギュレータ回路１００Ｊの回路図である。レギュレータ回路１００Ｊは、第３の実施の形態と第４の実施の形態の組み合わせである。
具体的には、負荷電流ＩＯＵＴにもとづいて、第１目標電圧ＶＯＵＴ（ＲＥＦ１）と第２目標電圧ＶＯＵＴ（ＲＥＦ２）の差分ΔＶを変化させ、さらに最軽負荷状態において第１エラーアンプＥＡ１を実質的にオフする。
【０１５５】
図３１は、図３０のレギュレータ回路１００Ｊの動作を説明する図である。第５の実施の形態によれば、第３の実施の形態と第４の実施の形態の両方の効果を得ることができる。
【０１５６】
なお、第５の実施の形態において、２つの目標電圧ＶＯＵＴ（ＲＥＦ２），ＶＯＵＴ（ＲＥＦ２）の電位差ΔＶを変化させるための手段については、第３の実施の形態で説明した通りであるから説明を省略する。また、第１エラーアンプＥＡ１を制御するための手段については、第４の実施の形態で説明した通りであるから説明を省略する。
【０１５７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１５８】
（変形例１）
第１トランジスタＭ１、第２トランジスタＭ２の少なくとも一方を、ＮチャンネルＭＯＳＦＥＴあるいはＮＰＮ型バイポーラトランジスタで構成してもよい。この場合、エラーアンプの非反転入力端子と反転入力端子を入れ替えればよい。
【０１５９】
（変形例２）
いくつかの実施例では、レギュレータ回路１００に監視回路１５０を設けたがその限りでない。たとえば外部のマイコンなどから、負荷電流ＩＯＵＴに関する情報を取得できる場合、その情報にもとづいて目標電圧の差分ΔＶを制御してもよい。
【０１６０】
（変形例３）
いくつかの実施例では、軽負荷状態を監視するために、軽負荷用レギュレータＲＥＧ２の電流を検出したがその限りでなく、重負荷用レギュレータＲＥＧ１と軽負荷用レギュレータＲＥＧ２それぞれに流れる電流の両方を監視してもよい。あるいは、第１トランジスタＭ１と第２トランジスタＭ２の共通のドレインと、出力端子１０４を結ぶラインに流れる電流を監視してもよい。あるいはレギュレータ回路１００の出力電流と入力電流は相関を有するから、レギュレータ回路１００の入力電流にもとづいて負荷状態を監視してもよい。
【０１６１】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１６２】
１００…レギュレータ回路、１０２…入力端子、１０４…出力端子、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、ＥＡ１…第１エラーアンプ、ＥＡ２…第２エラーアンプ、１１０…フィードバック回路、１２０…基準電圧源、１３０…差動入力対、１３２…カレントミラー負荷、１３４…電流源、１４０…オフセット制御部、１５０…監視回路、１５２…電圧比較手段、１６０…バイアス電流源、１６２…カレントミラー回路、ＲＥＧ１…重負荷用レギュレータ、ＲＥＧ２…軽負荷用レギュレータ、２００…レギュレータ回路、２０２…入力端子、２０４…出力端子、２１０…判定回路、２２０…強制オフ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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