(57)【要約】【課題】  メモリシステムの動作特性を向上する。【解決手段】  実施形態の半導体メモリは、第１のメモリセルアレイを含む第１のプレーンと、第２のメモリセルアレイを含む第２のプレーンと、第１の優先度を保持する第１の回路と第２の優先度を保持する第２の回路とを含み、前記第１及び第２のプレーンの動作を制御する制御回路と、を含む。前記第１のプレーンに対する前記第１の優先度の第１の動作と前記第２のプレーンに対する前記第２の優先度の第２の動作とが並行して実行された場合、前記第２の優先度が、前記第１の優先度より高い場合において、前記制御回路は、前記第１の動作内の第１の処理のタイミングが、前記第２の動作内の第２の処理のタイミングとオーバーラップしないように、前記第１の処理を、制御する。【選択図】      図１６
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【特許請求の範囲】
【請求項１】
第１のメモリセルアレイを含む第１のプレーンと、
第２のメモリセルアレイを含む第２のプレーンと、
第１の優先度を保持する第１の回路と第２の優先度を保持する第２の回路とを含み、前記第１及び第２のプレーンの動作を制御する制御回路と、
を具備し、
前記第１のプレーンに対する前記第１の優先度の第１の動作と前記第２のプレーンに対する前記第２の優先度の第２の動作とが並行して実行された場合、
前記第２の優先度が、前記第１の優先度より高い場合において、前記制御回路は、前記第１の動作内の第１の処理のタイミングが、前記第２の動作内の第２の処理のタイミングとオーバーラップしないように、前記第１の処理を、制御する、
半導体メモリ。
【請求項２】
前記制御回路は、前記第１のプレーンに対応する第１のシーケンサと、前記第２のプレーンに対応する第２のシーケンサと、を含み、
前記第２のシーケンサは、前記第２の処理の開始を示す第１の信号を出力し、
前記第１のシーケンサは、前記第１の信号に基づいて、前記第１の処理の開始のタイミングを制御する、
請求項１に記載の半導体メモリ。
【請求項３】
前記第１の信号は、前記第２の処理に起因する電流消費量に基づいて、出力される、
請求項２に記載の半導体メモリ。
【請求項４】
前記第１及び第２の回路は、前記第１及び第２のプレーンの動作のためのコマンド、前記第１及び第２のプレーンの選択領域を示すアドレス、及び、前記第１及び第２のプレーンの動作状況をそれぞれ示す第２の信号に基づいて、前記第１及び第２の優先度の値をそれぞれ設定する、
請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記制御回路は、前記第１の動作の優先度の変更を指示する第１のコマンドを、コントローラから受信し、
前記制御回路は、前記第１のコマンドに基づいて、前記第１の動作の優先度を、前記第１の優先度から第３の優先度に変更する、
請求項１乃至４のいずれか１項に記載の半導体メモリ。
【請求項６】
前記制御回路は、前記第１の動作の優先度の送信を指示する第２のコマンドを、コントローラから受信し、
前記制御回路は、前記第２のコマンドに基づいて、前記第１の優先度を、前記コントローラに送信する、
請求項１乃至５のいずれか１項に記載の半導体メモリ。
【請求項７】
前記第１の処理に対する制御によって、前記第１の処理に起因する前記第１のプレーン内の電流が、前記第２の処理に起因する前記第２のプレーン内の電流の後に発生する、
請求項１乃至６のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
フラッシュメモリのような半導体メモリは、様々な電子機器に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作特性を改善する。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、第１のメモリセルアレイを含む第１のプレーンと、第２のメモリセルアレイを含む第２のプレーンと、第１の優先度を保持する第１の回路と第２の優先度を保持する第２の回路とを含み、前記第１及び第２のプレーンの動作を制御する制御回路と、を含む。前記第１のプレーンに対する前記第１の優先度の第１の動作と前記第２のプレーンに対する前記第２の優先度の第２の動作とが並行して実行された場合、前記制御回路は、前記第２の優先度が、前記第１の優先度より高い場合において、前記制御回路は、前記第１の動作内の第１の処理のタイミングが、前記第２の動作内の第２の処理のタイミングとオーバーラップしないように、前記第１の処理を、制御する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体メモリ及びメモリシステムの一例を示す模式図。
【図２】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図３】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図４】第１の実施形態の半導体メモリの構成例を示す等価回路図。
【図５】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図６】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図７】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図８】第１の実施形態の半導体メモリを説明するための図。
【図９】第１の実施形態の半導体メモリのコマンドプロトコルを示す図。
【図１０Ａ】第１の実施形態の半導体メモリのコマンドプロトコルを示す図。
【図１０Ｂ】第１の実施形態の半導体メモリのコマンドプロトコルを示す図。
【図１０Ｃ】第１の実施形態の半導体メモリのコマンドプロトコルを示す図。
【図１１】第１の実施形態の半導体メモリの動作例を説明するための図
【図１２】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１３】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１４】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１５】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１６】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１７】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１８】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１９】第１の実施形態の半導体メモリの動作例を説明するための図。
【図２０】第１の実施形態の半導体メモリの動作例を説明するための図。
【図２１】第２の実施形態の半導体メモリの構成例を示すブロック図。
【図２２】第２の実施形態の半導体メモリの構成例を示すブロック図。
【図２３】第２の実施形態の半導体メモリのコマンドプロトコルを示す図。
【図２４】第２の実施形態の半導体メモリの動作例を説明するための図。
【図２５】第２の実施形態の半導体メモリの動作例を説明するための図。
【発明を実施するための形態】
【０００７】
［実施形態］  
図１乃至図２５を参照して、実施形態の半導体メモリ及びメモリシステムについて説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）  第１の実施形態  
図１乃至図２０を参照して、第１の実施形態の半導体メモリ及びメモリシステムについて説明する。
【００１０】
（ａ）  構成例  
図１乃至図１０Ｃを参照して、第１の実施形態の半導体メモリ及びメモリシステムの構成例について説明する。
【００１１】
（ａ−１）メモリシステム  
図１は、本実施形態の半導体メモリを含むメモリシステムの構成例を示す模式図である。
【００１２】
図１は、本実施形態のメモリシステムを示す図である。
【００１３】
図１に示されるように、本実施形態のメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
【００１４】
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。ホストデバイス６００は、データの書き込み、データの読み出し及びデータの消去を、ストレージデバイス５００に要求する。
【００１５】
ストレージデバイス５００は、メモリコントローラ５と、半導体メモリ（メモリデバイス）１と、を含む。
【００１６】
メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、半導体メモリ１に実行させる。メモリコントローラ５は、半導体メモリ１に動作を実行させるために、コマンドを発行する。メモリコントローラ５は、発行したコマンドを、半導体メモリ１に送信する。コマンドは、半導体メモリ１が実行すべき動作を示す信号である。
【００１７】
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、内臓メモリ（例えば、ＤＲＡＭ）、バッファメモリ（例えば、ＳＲＡＭ）及びＥＣＣ回路などを含む。プロセッサは、メモリコントローラ５全体の動作を制御する。内蔵メモリは、プログラム（ソフトウェア／ファームウェア）及びストレージデバイス／半導体メモリの管理情報（管理テーブル）を、一時的に保持する。バッファメモリは、半導体メモリ１とホストデバイス６００との間で送受信されるデータを一時的に保持する。ＥＣＣ回路は、半導体メモリ１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
【００１８】
半導体メモリ１は、データを記憶する。半導体メモリ１は、メモリコントローラ５からのコマンド（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
【００１９】
半導体メモリ１は、例えば、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、例えば、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
【００２０】
例えば、ＮＡＮＤフラッシュメモリ１は、複数のチップを含む。
【００２１】
ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間において、各種の信号が、送受信される。例えば、フラッシュメモリ１とメモリコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘ、リードイネーブル信号ＲＥｎｘ及びライトプロテクト信号ＷＰｎｘなどが、複数のメモリチップのうち対応する“ｘ”の識別番号を有するメモリチップを制御するために、使用される。“ｘ”は、０以上の整数で示される。
【００２２】
信号ＣＥｎｘは、フラッシュメモリ１のあるチップをイネーブルにするための信号である。信号ＣＬＥｘは、Ｉ／Ｏ端子（Ｉ／Ｏ線）ＩＯｘ＜７：０＞に供給された信号がコマンドであることを通知するための信号である。信号ＡＬＥｘは、Ｉ／Ｏ端子ＩＯｘ＜７：０＞に供給された信号がアドレスであることを通知するための信号である。信号ＷＥｎｘは、例えば、Ｉ／Ｏ端子ＩＯｘ＜７：０＞を介した信号の入力を指示する信号である。信号ＲＥｎｘは、例えば、Ｉ／Ｏ端子ＩＯｘ＜７：０＞を介した信号の出力を指示する信号である。信号ＷＰｎｘは、例えば、電源のオン及びオフ時に、フラッシュメモリ１を保護状態に設定するための信号である。
【００２３】
尚、以下において、Ｉ／Ｏ端子から入出力される信号の種類が区別されない場合において、Ｉ／Ｏ端子から入出力される信号は、Ｉ／Ｏ信号と表記される。
【００２４】
レディ／ビジー信号ＲＢｎｘは、フラッシュメモリ１の動作状態に基づいて生成される。レディ／ビジー信号ＲＢｎｘは、フラッシュメモリ１からメモリコントローラ５に送信される。レディ／ビジー信号ＲＢｎｘは、フラッシュメモリ１がレディ状態（メモリコントローラ５からの命令を受け付ける状態）であるか、ビジー状態（メモリコントローラ５からの命令を受け付けない状態）であるかを、メモリコントローラ５に通知する信号である。例えば、レディ／ビジー信号ＲＢｎｘは、フラッシュメモリ１がデータの読み出し等の動作中において、“Ｌ”（low）レベル（ビジー状態）に設定され、動作が完了すると“Ｈ”（high）レベル（レディ状態）に設定される。
【００２５】
（ａ−２）  フラッシュメモリ  
図２は、本実施形態のフラッシュメモリの構成例を示すブロック図である。
【００２６】
図２に示されるように、フラッシュメモリ１は、入出力回路（Ｉ／Ｏ回路）１０、シーケンス制御回路１５、及びコア回路２０などを含む。
【００２７】
Ｉ／Ｏ回路１０は、入力バッファ回路１０１，１０２、出力バッファ回路１０３，１０４を含む。
【００２８】
入力バッファ回路１０１，１０２は、メモリコントローラ５からの信号及びデータを受ける。
【００２９】
入力バッファ回路１０１は、複数の外部制御端子（制御線）に接続されている。入力バッファ回路１０１は、上述の信号ＣＥｎｘ，ＷＥｎｘ，ＲＥｎｘ，ＣＬＥｘ，ＡＬＥｘ，ＷＰｎｘを受信する。外部制御端子は、各信号ＣＥｎｘ，ＷＥｎｘ，ＲＥｎｘ，ＣＬＥｘ，ＡＬＥｘ，ＷＰｎｘに対応するように、フラッシュメモリ１に設けられている。
【００３０】
入力バッファ回路１０１は、内部制御信号ＣＮＴを、シーケンス制御回路１５に出力する。内部制御信号ＣＮＴは、各種の信号ＣＥｎｘ，ＷＥｎｘ，ＲＥｎｘ，ＣＬＥｘ，ＡＬＥｘ，ＷＰｎｘに基づいて生成及び制御される。
【００３１】
入力バッファ回路１０２は、８つのＩ／Ｏ端子ＩＯｘ＜７：０＞に接続される。入力バッファ回路１０２は、コマンド、アドレス及びデータを受信する。
【００３２】
入力バッファ回路１０２は、信号ＤＩＮを、データバス９９０を介してシーケンス制御回路１５及びマルチプレクサ１９に出力する。信号ＤＩＮは、コマンド、アドレス及びデータ（書き込みデータ）に対応する。
【００３３】
出力バッファ回路１０３，１０４は、フラッシュメモリ１の信号及びデータを、メモリコントローラ５に送る。
【００３４】
出力バッファ回路１０３は、Ｉ／Ｏ端子ＩＯｘ＜７：０＞に接続される。出力バッファ回路１０３は、コア回路２０からの信号ＤＯＵＴを、マルチプレクサ１９及びデータバス９９１，９９９を介して、受信する。出力バッファ回路１０３は、受信した信号ＤＯＵＴを、Ｉ／Ｏ端子ＩＯｘ＜７：０＞からメモリコントローラ５に出力する。例えば、信号ＤＯＵＴは、フラッシュメモリ１のメモリセルアレイ（コア回路）から読み出されたデータである。
【００３５】
出力バッファ回路１０４は、レディ／ビジー端子（レディ／ビジー線）ＲＢｎｘに接続される。出力バッファ回路１０４は、シーケンス制御回路１５からの内部レディ／ビジー信号ＲＢを受信する。出力バッファ回路１０４は、レディ／ビジー信号ＲＢｎｘを、メモリコントローラ５に出力する。レディ／ビジー信号ＲＢｎｘによって、フラッシュメモリの状態が、メモリコントローラ５に通知される。例えば、レディ／ビジー信号ＲＢｎｘの信号レベルは、内部レディ／ビジー信号ＲＢの信号レベルに基づいて制御される。
【００３６】
コア回路２０は、複数のプレーン２００（２００−０，２００−１，２００−２，２００−３）を含む。プレーン２００は、メモリセルアレイ２０１を含む回路領域である。プレーンの内部構成については、後述する。
【００３７】
例えば、本実施形態において、４つのプレーン２００が、コア回路２０内に設けられている。４つのプレーン２００のそれぞれは、互いに異なる信号ＣＴＬ（ＣＴＬ−Ｐ０〜ＣＴＬ−Ｐ３）によって制御される。
【００３８】
以下において、各プレーンに対する信号の区別化のために、第１プレーン（Ｐ０）２００−０に対する信号であることを示すために、第１プレーン２００−０に対する信号の参照符号に、“−Ｐ０”を付す。これと同様に、第２プレーン（Ｐ１）２００−１に対する信号の参照符号に、“−Ｐ１”を付し、第３プレーン（Ｐ２）２００−２に対する信号の参照符号に、“−Ｐ２”を付し、第４プレーン（Ｐ３）２００−３に対する信号の参照符号に、“−Ｐ３”を付す。
【００３９】
尚、本実施形態の半導体メモリにおいて、フラッシュメモリが４つのプレーン２００を有する例が示されているが、フラッシュメモリのプレーンの数は、２以上であればよい。
【００４０】
シーケンス制御回路（内部コントローラ又はステートマシーンともよばれる）１５は、フラッシュメモリ１内の各回路の制御を行う。
【００４１】
シーケンス制御回路１５は、内部制御信号ＣＮＴ及び信号（コマンド、アドレス及びデータ）ＤＩＮを受信する。  
シーケンス制御回路１５は、内部制御信号ＣＮＴ及び信号ＤＩＮに基づいて、コア回路２０を制御するための信号（以下では、コア制御信号とよばれる）ＣＴＬ（ＣＴＬ−Ｐ０，ＣＴＬ−Ｐ１，ＣＴＬ−Ｐ２，ＣＴＬ−Ｐ３）を生成する。
【００４２】
シーケンス制御回路１５は、コア制御信号ＣＴＬをコア回路２０に出力する。コア制御信号ＣＴＬは、コア回路２０内の後述の複数のプレーン２００（２００−０，２００−１，２００−２，２００−３）に供給される。
【００４３】
シーケンス制御回路１５は、内部レディ／ビジー信号ＲＢを出力バッファ回路１０４に出力する。シーケンス制御回路１５は、コア回路２０の動作状況に応じて、内部レディ／ビジー信号ＲＢの信号レベル（論理状態）を制御する。  
シーケンス制御回路１５は、複数のプレーン２００の動作状態に基づいて、後述の信号ＰＲＩＯを出力できる。
【００４４】
例えば、シーケンス制御回路１５は、複数のプレーン制御回路１５０（１５０−０，１５０−１，１５０−２，１５０−３）を含む。
【００４５】
複数のプレーン制御回路１５０の１つは、複数のプレーン２００の１つに対応する。例えば、第１プレーン制御回路１５０−０は、第１プレーン２００−０の動作を制御する。第２プレーン制御回路１５０−１は、第２プレーン２００−１の動作を制御する。第３プレーン制御回路１５０−２は、第３プレーン２００−２の動作を制御する。第４プレーン制御回路１５０−３は、第４プレーン２００−３の動作を制御する。
【００４６】
シーケンス制御回路１５は、共通制御回路１５９を含む。共通制御回路１５９は、複数のプレーン２００及び複数のプレーン制御回路５０を共通に制御する。
【００４７】
これらの制御回路（内部モジュール）１５０，１５９は、シーケンス制御回路１５内で渾然一体となって配置されている。これらの制御回路１５０，１５９は、内部モジュールごとに、対応するプレーン２００を制御する機能を有している。
【００４８】
マルチプレクサ１９は、データバス９９０，９９１，９９９に接続されている。データバス９９９は、コア回路２０をマルチプレクサ１９に接続する。内部データ信号ＹＩＯは、マルチプレクサ１９とコア回路２０との間で送受信されるデータ（信号）である。
【００４９】
データバス９９９に、シーケンス制御回路１５からの信号（例えば、信号ＰＲＩＯ）が供給される場合もある。この場合、信号ＰＲＩＯは、例えば、Ｉ／Ｏ端子ＩＯｘからメモリコントローラ５に出力される。
【００５０】
マルチプレクサ１９は、フラッシュメモリ１の動作に応じたシーケンス制御回路１５の制御によって、コア回路２０を、入力バッファ回路１０２及び出力バッファ回路１０３のいずれか一方に接続する。これによって、フラッシュメモリ１の書き込み動作において、信号ＤＩＮが、データバス９９０，９９９を経由して、入力バッファ回路１０２からコア回路２０に供給される。フラッシュメモリ１の読み出し動作時において、信号ＤＯＵＴが、データバス９９１，９９９を経由して、コア回路２０から出力バッファ回路１０３に供給される。
【００５１】
例えば、フラッシュメモリ１は、上記の回路の他に、電圧生成回路（図示せず）などを含む。電圧生成回路は、プレーン２００の動作のための各種の電圧を生成する。
【００５２】
フラッシュメモリ１が複数のプレーン２００を有する場合、メモリコントローラ５は、フラッシュメモリ１からのデータが、どのプレーン２００からのデータであるか認識できる。
【００５３】
（ａ−３）コア回路  
図３は、本実施形態のフラッシュメモリにおけるコア回路の構成例を示すブロック図である。  
図３において、コア回路内の１つのプレーン（ここでは、第１プレーン）が抽出して図示されている。
【００５４】
図３に示されるように、プレーン２００−０は、メモリセルアレイ２０１、ロウ制御回路２０２、センスアンプ回路２０３、データ保持回路２０４及びソース線ドライバ２０５を、少なくとも含む。
【００５５】
メモリセルアレイ２０１は、複数のブロックＢＫ（ＢＫ０，ＢＫ１，ＢＫ２，・・・）を含む。ブロックＢＫは、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，・・・）を含む。ストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリセルストリング）２２２を含む。ＮＡＮＤストリング２２２は、複数のメモリセルを含む。
【００５６】
ＮＡＮＤ型フラッシュメモリにおいて、ブロックＢＫは、例えば、データの消去単位である。本実施形態のフラッシュメモリの消去動作は、ブロック単位で実行される。但し、本実施形態のフラッシュメモリは、ブロック単位の消去動作に限定されることなく、ブロックＢＫよりも小さい単位で消去動作を行ってもよい。フラッシュメモリの消去動作は、例えば“不揮発性半導体メモリデバイス”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、及び、“不揮発性半導体ストレージデバイス”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００５７】
メモリセルアレイ２０１の内部構成は、後述される。
【００５８】
ロウ制御回路２０２は、メモリセルアレイ２０１のロウ（例えば、ワード線）を制御する。
【００５９】
ロウ制御回路１２は、スイッチ回路及びドライバ回路などを含む。スイッチ回路は、選択されたブロックＢＫ及びストリングユニットＳＵを活性化し、他のブロックＢＫ及びストリングユニットＳＵを非活性化する。ドライバ回路は、ブロックＢＫの活性化／非活性化に応じた電圧を、ブロックＢＫ及びストリングユニットＳＵに供給する。これによって、ロウ制御回路１２は、実行すべき動作に応じて、ワード線を充電する。
【００６０】
センスアンプ回路２０３は、データの読み出し時に、メモリセルアレイ２０１内のビット線に出力された信号（データ）を、センス及び増幅する。例えば、センスアンプ回路２０３は、ビット線（又はビット線に接続されたある配線）における電流の発生、又は、ビット線の電位の変動を、メモリセルからの信号としてセンスする。これによって、センスアンプ回路２０３は、メモリセルに保持されたデータを読み出す。センスアンプ回路２０３は、データの書き込み時に、書き込むべきデータに応じて、ビット線の電位を制御する。このように、センスアンプ回路２０３は、実行すべき動作に応じて、ビット線を充電する。
【００６１】
データ保持回路（例えば、ページバッファ回路）２０４は、メモリセルアレイ２０１から出力されたデータ、または、メモリセルアレイ２０１に入力されるデータを一時的に保持する。
【００６２】
ソース線ドライバ２０５は、メモリセルアレイ２０１内のソース線の電位を、制御する。
【００６３】
尚、メモリセルアレイの内部構成に応じて、ウェルドライバが、プレーン２００−０内に設けられてもよい。ウェルドライバは、メモリセルアレイ２０１内のウェルの電位を制御できる。
【００６４】
＜メモリセルアレイ＞  
図４は、本実施形態のフラッシュメモリにおける、メモリセルアレイの構成例を説明するための図である。  
図４において、１つのブロックが抽出して、図示されている。
【００６５】
図４に示されるように、１つのブロックＢＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。
【００６６】
ＮＡＮＤストリング２２２は、複数のメモリセルＭＣと、セレクトトランジスタＳＴ１，ＳＴ２とを含む。
【００６７】
メモリセル（メモリセルトランジスタ）ＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリング２２２内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルのうち、ＮＡＮＤストリング２２２のドレイン側のメモリセルＭＣの一端（ソース／ドレイン）は、セレクトトランジスタＳＴ１の一端（ソース／ドレイン）に接続されている。ＮＡＮＤストリング２２２のソース側のメモリセルＭＣの一端は、セレクトトランジスタＳＴ２の一端に接続されている。
【００６８】
複数のドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３は、複数のストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。複数のセレクトゲート線ＳＧＤは、ストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【００６９】
ソース側セレクトゲート線ＳＧＳ（ＳＧＳ０，ＳＧＳ１）は、複数のストリングユニットＳＵ間で、セレクトトランジスタＳＴ２のゲートに共通接続される。  
例えば、１つのセレクトゲート線ＳＧＳが、２つのストリングユニットＳＵに共有化されている。この場合、１つのブロックＢＫ内に、２つのソース側セレクトゲート線ＳＧＳ０，ＳＧＳ１が、設けられている。
【００７０】
尚、４つのソース側セレクトゲート線ＳＧＳが、１つのブロックＢＫ内に設けられてもよい。この場合において、ストリングユニット毎に、互いに独立なセレクトゲート線が設けられる。また、１つのソース側セレクトゲート線ＳＧＳが、１つのブロックＢＫ内に設けられてもよい。この場合において、１つのソース側セレクトゲート線ＳＧＳが、ブロックＢＫ内の全てのストリングユニットＳＵに接続されている。
【００７１】
ワード線ＷＬ０〜ＷＬ（ｍ−１）は、複数のストリングユニットＳＵのメモリセルＭＣの制御ゲートに、接続されている。（ｍ−１）は、１以上の自然数である。  
異なるストリングユニットＳＵの複数のメモリセルＭＣが、複数のワード線ＷＬのうち１つに、共通に接続されている。
【００７２】
メモリセルアレイ２０１内において、マトリクス状に配置されたＮＡＮＤストリング２２２のうち、同じカラムのＮＡＮＤストリング２２２のセレクトトランジスタＳＴ１の他端（ソース／ドレイン）は、複数のビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１））のうちいずれか１つのビット線に共通に接続される。例えば、ビット線ＢＬは、複数のブロックＢＫ間でＮＡＮＤストリング２２２に共通に接続される。（ｎ−１）は、１以上の自然数である。
【００７３】
セレクトトランジスタＳＴ２の他端（ソース／ドレイン）は、ソース線ＳＬに接続されている。
【００７４】
データの読み出し及び書き込みは、選択されたブロックＢＫ内の選択されたストリングユニットＳＵにおいて、複数のワード線ＷＬの中から選択された１つに共通に接続された複数のメモリセルＭＣに対して、一括して行われる。データの読み出し及び書き込みの単位は、ページとよばれる。
【００７５】
例えば、メモリセルアレイ２０１は、３次元構造を有する。本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、援用される。
【００７６】
但し、本実施形態のフラッシュメモリにおいて、メモリセルアレイ２０１は、２次元構造を有していてもよい。２次元構造のメモリセルアレイ２０１において、メモリセルＭＣは、半導体基板上の表面に沿ってマトリクス状に配列されている。２次元構造のメモリセルアレイにおいて、メモリセルの制御ゲート及び電荷蓄積層は、半導体基板の表面に対して垂直方向に積層されている。
【００７７】
（ａ−４）  シーケンス制御回路  
図５は、本実施形態のフラッシュメモリにおける、シーケンス制御回路の構成例を示すブロック図である。
【００７８】
図５に示されるように、シーケンス制御回路１５は、複数のシーケンサ５１（５１−０，５１−１，５１−２，５１−３）、優先度制御回路５２、複数のコマンドデコーダ５３（５３−０，５３−１，５３−２，５３−３，５３−４），５４，５５、アドレスバッファ５６、マルチプレクサ５９などを含む。
【００７９】
例えば、図２のプレーン共通制御回路１５９は、図５の構成要素のうち、優先度制御回路５２、コマンドデコーダ５４，５５、アドレスバッファ５６、及び、マルチプレクサ５９を含む。
【００８０】
例えば、図２の第１プレーン制御回路１５０−０は、シーケンサ５１−０、及びコマンドデコーダ５３−０を含む。第２プレーン制御回路１５０−１は、シーケンサ５１−１、及びコマンドデコーダ５３−１を含む。第３プレーン制御回路１５０−２は、シーケンサ５１−２及びコマンドデコーダ５３−２を含む。第４プレーン制御回路１５０−３は、シーケンサ５１−３及びコマンドデコーダ５３−３を含む。
【００８１】
シーケンサ５１は、対応するプレーン２００の動作を制御する。
【００８２】
各シーケンサ５１は、プレーン２００の動作を制御するために、コア制御信号ＣＴＬ（ＣＴＬ−Ｐ０，ＣＴＬ−Ｐ１，ＣＴＬ−Ｐ２，ＣＴＬ−Ｐ３）を出力する。コア制御信号ＣＴＬは、シーケンサ５１に供給される様々な信号を用いて生成及び制御される。
【００８３】
各シーケンサ５１は、対応するプレーン２００の動作状況に応じて、内部ビジー信号ＢＳ（ＢＳ−Ｐ０，ＢＳ−Ｐ１，ＢＳ−Ｐ２，ＢＳ−Ｐ３）を出力する。  
内部ビジー信号ＢＳは、優先度制御回路５２に入力される。
【００８４】
内部ビジー信号ＢＳは、フラッシュメモリ１の内部状態信号の１つである。  
内部ビジー信号ＢＳは、各プレーンが動作中か否かを示す信号である。内部ビジー信号ＢＳの信号レベル（論理状態）が“Ｈ”レベルである場合において、内部ビジー信号ＢＳによって、プレーン２００の動作が実行中であることが、示される。
【００８５】
複数のシーケンサ５１において、信号ＰＷＢＳ（ＰＷＢＳ−Ｐ０，ＰＷＢＳ−Ｐ１，ＰＷＢＳ−Ｐ２，ＰＷＢＳ−Ｐ３）が、シーケンサ５１間において、入出力される。  
信号ＰＷＢＳは、動作中のプレーンの動作状況に応じて、プレーン２００の動作の調停を実行すべきことを示す信号（又は、プレーン２００の動作の調停を実行する期間を示す信号）である。以下では、信号ＰＷＢＳは、調停信号とよばれる。
【００８６】
調停信号ＰＷＢＳの信号レベルが“Ｈ”レベルである場合において、信号ＰＷＢＳによって、プレーン２００間の動作の調停を行うことが示される。  
調停信号ＰＷＢＳの詳細は、後述される。
【００８７】
コマンドデコーダ５３に、コマンドＣＭＤが信号ＤＩＮとして供給される。  
コマンドデコーダ５３は、リードコマンド及びライトコマンドのようなコマンドＣＭＤを、解釈（及びデコード）する。例えば、リードコマンドは、リード動作を実行することを指示するコマンド信号である。ライトコマンドは、ライト動作を実行することを指示するコマンド信号である。例えば、コマンドは、動作の対象のプレーンを示す信号を含んでもよい。
【００８８】
コマンドデコーダ５３は、コマンドＣＭＤの解釈結果を、信号ＣＭＤＲＤとして、優先度制御回路５２に出力する。コマンドデコーダ５３は、信号ＣＭＤＲＤを、優先度制御回路５２（優先度ボックスＰＢ）及び対応するシーケンサ５１に供給する。
【００８９】
例えば、コマンドデコーダ５３は、入力された制御信号ＣＮＴに基づいて、信号ＤＩＮがコマンドＣＭＤ、アドレスＡＤＲ又はデータＤＴであるかを識別できる。
【００９０】
コマンドデコーダ５３は、制御信号ＣＮＴと信号（例えば、コマンドＣＭＤ及びアドレスＡＤＲのうち少なくとも一方）ＤＩＮとによって、供給されたコマンドＣＭＤが対応するプレーン２００に対するコマンドであるか否かを判断できる。これによって、コマンドデコーダ５３は、供給されたコマンドＣＭＤを適切に解釈でき、アドレスＡＤＲに示されるプレーン２００に対する信号ＣＭＤＲＤを生成できる。
【００９１】
以下において、コマンドデコーダ５３，５４によるコマンドの解釈によって得られた信号ＣＭＤＲＤは、デコードコマンド信号又はデコード信号ともよばれる。
【００９２】
コマンドデコーダ５４は、供給されたコマンドを解釈（及びデコード）する。コマンドデコーダ５４は、コマンドの解釈結果を、信号ＨＰＲＩＯとして、優先度制御回路５２に出力する。活性化状態の信号ＨＰＲＩＯは、コマンドＣＭＤに基づいて実行すべき動作の優先度を最高値に設定することを示す信号である。
【００９３】
コマンドデコーダ５５は、供給されたコマンドを解釈（及びデコード）する、コマンドデコーダ５５は、コマンドの解釈結果を、信号ＰＯＵＴとして、優先度制御回路５２に出力する。活性化状態の信号ＰＯＵＴは、後述の優先度信号を、メモリコントローラ５へ出力することを示す信号である。
【００９４】
アドレスバッファ５６は、アドレスＡＤＲを解釈（及びデコード）する。アドレスＡＤＲは、プレーン内の各選択単位を示す。例えば、アドレスＡＤＲは、プレーンアドレス、ブロックアドレス、ページアドレスなどを含む。アドレスバッファ５６は、アドレスＡＤＲ（又はアドレスＡＤＲの解釈結果）を、シーケンサ５１、優先度制御回路５２及びマルチプレクサ５９に供給する。
【００９５】
優先度制御回路５２は、内部ビジー信号ＢＳ、コマンドの解釈結果ＣＭＤＲＤ及びアドレス（アドレスのデコード結果）ＡＤＲなどを用いて、優先度信号ＰＲＩＯ（ＰＲＩＯ−Ｐ０，ＰＲＩＯ−Ｐ１，ＰＲＩＯ−Ｐ２，ＰＲＩＯ−Ｐ３）を生成する。
【００９６】
優先度制御回路５２は、優先度信号ＰＲＩＯ（ＰＲＩＯ−Ｐ０，ＰＲＩＯ−Ｐ１，ＰＲＩＯ−Ｐ２，ＰＲＩＯ−Ｐ３）を、シーケンサ５１に出力する。優先度信号ＰＲＩＯは、各プレーン２００の動作の優先順位（優先度）を示す信号である。優先度制御回路５２は、優先度信号ＰＲＩＯによって、シーケンサ５１の動作を制御できる。
【００９７】
優先度制御回路５２は、複数の優先度ボックスＰＢ（ＰＢ−０，ＰＢ−１，ＰＢ−２，ＰＢ−３）を有する。例えば、複数の優先度ボックスＰＢは、複数のプレーン２００（及びシーケンサ５１）に１対１で対応する。  
優先度ボックスＰＢは、対応するプレーン２００の優先度信号ＰＲＩＯを保持及び制御できる。
【００９８】
マルチプレクサ５９は、信号ＰＯＵＴに基づいて、活性化される。  
マルチプレクサ５９は、各プレーン２００に対応する優先度信号ＰＲＩＯ−Ｐ０〜ＰＲＩＯ−Ｐ３のうち、アドレスＡＤＲに対応した１つを、信号ＰＲＩＯｚとして、出力できる。
【００９９】
例えば、内部ビジー信号ＢＳは、制御回路１５の外部に出力できる。この場合において、各プレーン２００に対応する内部ビジー信号ＢＳは、マルチプレクサ５９に供給される。マルチプレクサ５９は、アドレスＡＤＲ（例えば、プレーンアドレス）に基づいて、複数の内部ビジー信号ＢＳのうち１つを選択できる。
【０１００】
これによって、選択された内部ビジー信号ＢＳが、マルチプレクサ５９から出力される。この結果として、シーケンス制御回路１５は、プレーン２００の動作状態を他の回路（例えば、メモリコントローラ５）に通知できる。
【０１０１】
内部ビジー信号ＢＳ（又は、内部ビジー信号から生成される信号）は、端子ＲＢｎｘを介して、コントローラ５に送信される。  
コントローラ５は、例えば、内部ビジー信号ＢＳによって、どのプレーンがリード動作を実行中であるか検知できる。これによって、コントローラ５は、内部ビジー信号ＢＳの検知結果に基づいて、リード動作が終了したプレーン２００に関して、どのプレーン２００に対してデータの読み出しが可能であるか否か（又は、どのプレーンに対して新たなコマンドを送信可能であるか否か）を検知できる。
【０１０２】
以下のように、本実施形態のフラッシュメモリは、各プレーンの動作に設定された優先度、及び、プレーンの動作状況を示す調停信号によって、複数のプレーンの動作のタイミングを制御（調停）できる。
【０１０３】
（ａ−５）優先度ボックス及び優先度  
図６乃至図８を参照して、本実施形態のフラッシュメモリの優先度制御回路及び優先度ボックスについて、説明する。
【０１０４】
＜基本構成＞  
図６は、本実施形態のフラッシュメモリの優先度ボックスを説明する概念図である。
【０１０５】
図６において、１つの優先度ボックスＰＢが、示されている。
【０１０６】
本実施形態のフラッシュメモリにおいて、優先度制御回路５２は、４つのプレーン２００に対応するように、４つの優先度ボックスＰＢを有する。
【０１０７】
本実施形態のフラッシュメモリにおいて、優先度ボックスＰＢは、複数のプレーン２００の動作の調停のための優先度（優先度信号）を、生成及び保持できる。優先度は、プレーン２００の動作の優先順位を示す値である。
【０１０８】
本実施形態において、プレーン２００の動作の優先度（優先順位）は、コントローラ５からの信号などに基づくフラッシュメモリ１の内部状態（プレーン２００の動作状況）に関する複数の信号（以下では、内部状態信号ともよばれる）を用いて、決定される。
【０１０９】
例えば、図６に示されるように、優先度ボックスＰＢに、少なくとも、コマンドＣＭＤ（又はコマンドのデコード結果）、高優先コマンドＨＰＲＩＯ、アドレスＡＤＲ、及び、内部ビジー信号ＢＳが、供給される。これらに加えて、他の優先度ボックス（及び自身）の優先度信号ＰＲＩＯｘが、優先度ボックスＰＢに供給されてもよい。
【０１１０】
優先度ボックスＰＢは、これらの供給された信号及び自身が保持している優先度の値に基づいて、動作の優先度の値を設定する。
【０１１１】
優先度ボックスＰＢは、設定された値の優先度を、優先度信号ＰＲＩＯとして、対応するシーケンサ５１及びマルチプレクサ５９に出力する。
【０１１２】
優先度ボックスＰＢは、プレーン２００の動作状況が変化するまで、又は、フラッシュメモリの外部から優先度の変更が要求されるまで、設定された値の優先度信号ＰＲＩＯを保持し続ける。
【０１１３】
例えば、優先度信号の値は、コマンドの入力順序に応じて、設定される。
【０１１４】
また、優先度信号ＰＲＩＯの値は、信号ＨＰＲＩＯに基づいて、信号ＨＰＲＩＯに関連付けられた動作（動作コマンド）に対して、高い値に設定できる。
【０１１５】
＜構成例＞  
図７は、本実施形態のフラッシュメモリの優先度制御回路における、優先度ボックスの構成例を説明するための図である。
【０１１６】
図７において、１つのプレーン（例えば、第１プレーン２００−０）に対応する優先度ボックスの構成例が示されている。各プレーンに対応する優先度ボックスは、図７の回路構成と実質的に同じ構成を有する。
【０１１７】
図７に示される例において、優先度ボックスＰＢは、計算回路３００、保持回路３０１及び選択回路３０２を、含む。
【０１１８】
フラッシュメモリ１内の全てのプレーン２００（ここでは、４つのプレーン）の制御（動作状況）に関する信号ＣＭＤＲＤ，ＡＤＲ，ＢＳが、ある１つのプレーン２００に対応する１つの優先度ボックスＰＢに、供給される。
【０１１９】
計算回路３００は、例えば、コマンド、アドレス及び内部状態信号に基づく様々信号を受ける。
【０１２０】
計算回路３００は、コマンドデコーダ５３からの信号ＣＭＤＲＤ（ＣＭＤＲＤ−Ｐ０〜ＣＭＤＲＤ−Ｐ３）を受信する。計算回路３００は、アドレスバッファ５６からのアドレスＡＤＲ（ＡＤＲ−Ｐ０〜ＡＤＲ−Ｐ３）を受信する。計算回路３００は、シーケンサ５１からの内部ビジー信号ＢＳ（ＢＳ−Ｐ０，ＢＳ−Ｐ１，ＢＳ−Ｐ２，ＢＳ−Ｐ３）を受信する。また、計算回路３００に、対応する優先度ボックスＰＢ０及び他の優先度ボックスＰＢ１，ＰＢ２，ＰＢ３の優先度信号ＰＲＩＯ（ＰＲＩＯ−Ｐ０，ＰＲＩＯ−Ｐ１，ＰＲＩＯ−Ｐ２，ＰＲＩＯ−Ｐ３）が、供給される。
【０１２１】
例えば、信号ＣＭＤＲＤは、リードコマンドのデコード結果に対応する信号である。但し、計算回路３００に供給されるコマンドは、リードコマンドに限定されない。要求された動作に応じて、計算回路３００に、リードコマンド以外のコマンド（例えば、ライトコマンド）が、供給される。
【０１２２】
プレーン２００−０の優先度ボックスＰＢ０において、計算回路３００は、供給された複数の信号ＣＭＤＲＤ，ＡＤＲ，ＢＳ，ＰＲＩＯに基づいて、信号ＮｘＰＲＩＯ−Ｐ０を生成する。信号ＮｘＰＲＩＯ−Ｐ０は、対応するプレーンに次に与えるべき優先順位を示す信号である。優先度ボックスＰＢ０に対応するプレーン２００−０の動作状況及び他のプレーン２００−１〜２００−３の動作状況が、信号ＮｘＰＲＩＯ−Ｐ０の値に、反映される。本実施形態において、信号ＮｘＰＲＩＯは、更新信号又は更新値ともよばれる。
【０１２３】
例えば、図７において、複数のプレーン２００に関する信号が、１つの優先度ボックスの計算回路３００に供給されている。優先ボックスに対応するプレーンに関する信号のみが、計算回路３００に供給されてもよい。また、計算回路３００は、優先度制御回路５２の構成要素として、複数の優先度ボックス（レジスタ）で、共通化されてもよい。
【０１２４】
プレーン２００−０の優先度ボックスＰＢ０において、保持回路３０１は、現在の優先度（優先度信号）ＣｒＰＲＩＯ−Ｐ０（ＰＲＩＯ−Ｐ０）を保持する。保持回路３０１は、例えば、レジスタである。以下では、保持回路３０１は、レジスタ３０１ともよばれる。例えば、レジスタ３０１は、フリップフロップから構成される。
【０１２５】
レジスタ３０１は、選択回路３０２からの信号を受信する。レジスタ３０１は、受信した信号を一時的に保持する。例えば、レジスタ３０１の制御端子に、クロック信号ＣＬＫが供給される。レジスタ３０１は、クロック信号ＣＬＫのタイミングに同期して、供給された信号を取り込む。
【０１２６】
選択回路（以下では、セレクタとよばれる）３０２は、計算回路３００とレジスタ３０１との間に接続されている。  
セレクタ３０２の一方の入力端子（入力ポート）は、計算回路３００の出力端子（出力ポート）に接続されている。セレクタ３０２の他方の入力端子は、レジスタ３０１の出力端子に接続されている。セレクタ３０２の出力端子は、レジスタ３０１の入力端子に接続されている。
【０１２７】
セレクタ３０２に対して、シーケンス制御回路１５内部（例えば、優先度制御回路５２）で生成された信号（スイッチ信号）ＰＣＨＧが、制御信号として供給される。セレクタ３０２は、信号ＰＣＨＧに応じて、計算回路３００からの信号ＮｘＰＲＩＯ−Ｐ０及びレジスタ３０１からの信号ＣｒＰＲＩＯ−Ｐ０のうちいずれか一方を選択する。信号ＰＣＨＧは、対応するプレーンの動作の優先順位（優先度）を変更する際に活性化される信号である。信号ＰＣＨＧの信号レベルは、通常時において“Ｌ”レベル（“０”状態）に設定される。信号ＰＣＨＧの信号レベルは、活性化時において“Ｈ”レベル（“１”状態）に設定される。
【０１２８】
例えば、信号ＰＣＨＧの信号レベルが“Ｈ”レベルである場合において、セレクタ３０２は、信号ＮｘＰＲＩＯ−Ｐ０を選択する。信号ＰＣＨＧの信号レベルが“Ｌ”レベルである場合において、セレクタ３０２は、信号ＣｒＰＲＩＯ−Ｐ０を選択する。  
セレクタ３０２は、選択された信号を、レジスタ３０１に出力する。
【０１２９】
以上の構成において、優先度ボックスＰＢは、レジスタ３０１内の現在の優先度（プレーンの動作の優先順位）示す値を、優先度信号ＰＲＩＯ−Ｐ０として、複数のシーケンサ５１（及びマルチプレクサ５９）に出力する。
【０１３０】
尚、優先度ボックスＰＢの構成は、図７の例に限定されず、他の構成を有していてもよい。優先度ボックスは、以下の２つの構成及び機能を少なくとも有していればよい。
【０１３１】
優先度ボックスＰＢは、対応するプレーンの現在の動作の優先度（優先順位）ＣｒＰＲＩＯを保持できる。
【０１３２】
優先度ボックスＰＢは、複数のプレーンの動作状態の変更が発生した場合に、複数のプレーンの状態に基づいて決定された更新値ＮｘＰＲＩＯに応じて、対応するプレーンの動作の優先度（優先順位）を変更できる。
【０１３３】
＜優先度＞  
図８は、本実施形態のフラッシュメモリにおける、プレーンの動作に設定される優先度（優先順位、動作状態）を説明するための図である。  
本実施形態のフラッシュメモリにおいて、図８の例に示されるように、優先度ボックスＰＢは、複数のプレーン２００の動作の優先順位に応じて、“０”、“１”、“２”及び“３”のうちいずれか１つの値の優先度（優先度信号）を、保持する。各プレーン２００は、対応する優先度ボックスＰＢに設定された優先度に応じて４つの動作状態を取り得る。
【０１３４】
“３”で示される優先度は、動作の優先順位が最も高い状態（１番目の優先順位）を示す。複数のプレーン２００の動作の調停が実行される場合において、“３”の優先度を保持する優先度ボックスに対応するプレーンの動作が、常に最も優先的に実行される。
【０１３５】
“２”で示される優先度は、動作の優先順位が“３”の優先度の次に高い状態（２番目の優先順位）を示す。複数のプレーンの動作の調停が実行される場合において、“２”の優先度を保持する優先度ボックスに対応するプレーンの動作が、“３”の優先度を保持する優先度ボックスに対応するプレーンの動作の次に優先して実行される。
【０１３６】
“１”で示される優先度は、動作の優先順位が３番目である状態を示す。複数のプレーン２００の動作の調停が実行される場合において、“１”の優先度を保持する優先度ボックスに対応するプレーンの動作は、“２”の優先度を保持する優先度ボックスに対応するプレーンの動作の次に優先して実行される。
【０１３７】
“０”で示される優先度は、動作の優先順位が最も低い状態（４番目の優先順位）を示す。例えば、“０”の優先度は、プレーンの動作が、初期状態（動作が開始されていない状態）、調停無しで実行可能な動作中の状態、又は、動作が終了した後の状態を示す。複数のプレーンの動作の調停が実行される場合において、“０”の優先度を保持する優先度ボックスに対応するプレーンの動作は、最下位の順序で実行される。
【０１３８】
例えば、“３”の優先度の動作は、“０”〜“２”の優先度の動作によって、阻害されない。“２”の優先度の動作は、“３”の優先度の動作を阻害しないように制御される。“２”の優先度の動作は、“１”及び“０”の優先度の動作に、阻害されない。“１”の優先度の動作は、“３”及び“２”の動作を阻害しないように制御される。“１”の優先度の動作は、“０”の優先度を有するプレーンの動作に、阻害されない。“０”の優先度の動作は、他の優先度の動作を阻害しないように、制御される。
【０１３９】
例えば、ホストデバイスの割り込みルーチン処理、データ処理のためのパケット（又はコマンド）の種類に応じたプレーンの動作に対して、高い優先度が、設定される。
【０１４０】
＜コマンドプロトコル＞  
図９は、本実施形態のフラッシュメモリにおけるコマンドプロトコル（コマンドシーケンス）を示す図である。
【０１４１】
図９の（ａ）は、フラッシュメモリのリードコマンドのコマンドプロトコルを示している。
【０１４２】
図９の（ａ）に示されるように、フラッシュメモリ１のプレーンに対するリード動作が実行される場合、“００ｈ”の信号及び“３０ｈ”の信号が、コマンドＣＭＤ（ＣＭＤａ，ＣＭＤｂ）として、メモリコントローラからフラッシュメモリに送信される。“００ｈ”及び“３０ｈ”の信号によって、実行すべき動作の種類と動作の開始（実行）とが示される。
【０１４３】
アドレスＡＤＲは、５サイクル分のアドレス信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５を含む。アドレス信号Ａ１〜Ａ５は、動作対象のプレーンアドレス、ブロックアドレス、カラムアドレス及びページアドレスなどをそれぞれ示す。
【０１４４】
コマンドＣＭＤ及びアドレスＡＤＲは、Ｉ／Ｏ端子ＩＯｘ＜７：０＞を介して、フラッシュメモリ１内に、供給される。
【０１４５】
尚、コマンドＣＭＤに、動作の対象のプレーンを示す情報（サフィックス）が付加されてもよい。
【０１４６】
図９の（ｂ）は、本実施形態のメモリシステム及びフラッシュメモリに用いられるコマンドプロトコルを示している。
【０１４７】
図９の（ｂ）に示されるように、本実施形態において、これから命令する動作をフラッシュメモリ１に優先的に実行させるために、メモリコントローラ５は、動作を示すコマンドＣＭＤ及び選択アドレスＡＤＲの送信の前に、特殊コマンド（図９の（ｂ）中の“ｘｘｈ”）ＣＭＤｘを送信する。
【０１４８】
特殊コマンドＣＭＤｘは、メモリコントローラ５からＩ／Ｏ端子ＩＯｘ＜７：０＞に出力される。特殊コマンドＣＭＤｘの後に、コマンドＣＭＤａ、アドレスＡＤＲ及びコマンドＣＭＤｂが、メモリコントローラ５からＩ／Ｏ端子ＩＯｘ＜７：０＞に順次出力される。
【０１４９】
このように、本実施形態において、コマンド信号ＣＭＤｘが、“００ｈ”のコマンド信号ＣＭＤａの前に、送信される。
【０１５０】
特殊コマンドＣＭＤｘは、コマンドＣＭＤｘに付随するコマンドの動作を最優先で実行することを示す。  
それゆえ、コマンドＣＭＤｘを含むコマンドプロトコルは、図９の（ａ）のコマンドプロトコルとは異なり、命令された動作が高い優先度の動作（例えば、最優先で実行されるべき動作）であることを、フラッシュメモリ１に示すことができる。
【０１５１】
以下では、コマンドＣＭＤｘは、高優先コマンド（又は、高優先コマンド信号）ＣＭＤｘとよばれる。
【０１５２】
フラッシュメモリ１は、高優先コマンドＣＭＤｘ、コマンドＣＭＤａ、アドレスＡＤＲ及びコマンドＣＭＤｂを受信する。
【０１５３】
高優先コマンドＣＭＤｘは、コマンドデコーダ５４によって解釈される。高優先コマンドＣＭＤｘの解釈結果（内部信号）が、信号ＨＰＲＩＯとして、優先度制御回路５２に供給される。計算回路３００は、信号ＨＰＲＩＯを用いた計算処理を行う。
【０１５４】
優先度ボックスＰＢは、高優先コマンドＣＭＤｘが活性化されている場合、高優先コマンドＣＭＤｘに付随するアドレスＡＤＲに対するコマンドＣＭＤ（ＣＭＤａ，ＣＭＤｂ）の動作を優先的に実行するように、優先度を設定する。
【０１５５】
＜優先度の出力＞  
図１０Ａ及び図１０Ｂを参照して、本実施形態の半導体メモリ及びメモリシステムにおける優先度の出力動作について、説明する。
【０１５６】
図１０Ａは、本実施形態のフラッシュメモリ及びメモリシステムに用いられるコマンドプロトコルを説明するための図である。
【０１５７】
図１０Ａにおいて、コマンド（図中の信号“ＺＺｈ”）ＣＭＤｚは、フラッシュメモリ１の各プレーン２００の動作の優先度を出力することを命令するコマンドである。
【０１５８】
本実施形態において、メモリコントローラ５は、例えば、フラッシュメモリの各プレーン２００の動作の優先度を検知するために、コマンド（以下では、優先度出力コマンドとよばれる）ＣＭＤｚを、発行する。
【０１５９】
フラッシュメモリ１がコマンドＣＭＤｚを受信した場合、フラッシュメモリ１は、コマンドＣＭＤｚに対するレスポンスとして、プレーン２００の動作の現在の優先度（優先度信号）ＰＲＩＯを、メモリコントローラ５に出力する。フラッシュメモリ１は、コマンドＣＭＤｚに基づいて、全てのプレーン２００の動作に関する現在の優先度を出力する。
【０１６０】
例えば、コマンドＣＭＤｚに基づいて、フラッシュメモリ１は、以下のような内部処理を実行する。
【０１６１】
フラッシュメモリ１において、図５に示されるコマンドデコーダ５５は、コマンドＣＭＤｚを解釈する。コマンドＣＭＤｚの解釈結果に基づいて、制御信号ＰＯＵＴが活性化される。
【０１６２】
フラッシュメモリ１は、活性化された制御信号ＰＯＵＴに基づいて、各プレーン２００に対応する優先度信号ＰＲＩＯを、信号ＰＲＩＯｚとして、出力する。
【０１６３】
例えば、リードイネーブル信号ＲＥｎｘが“Ｌ”レベルに設定された後、出力信号ＰＲＩＯｚが、図２の出力バッファ回路１０３及びＩ／Ｏ端子ＩＯｘ＜７：０＞を介して、コントローラ５に出力される。
【０１６４】
このように、コマンドＣＭＤｚによって、フラッシュメモリ１は、プレーン２００が実行中の動作の優先度信号ＰＲＩＯｚ（図１０Ａ中の“Ｄａ”）を、メモリコントローラ５に送信する。
【０１６５】
例えば、優先度信号ＰＲＩＯｚに対応するＩ／Ｏ端子（Ｉ／Ｏ線）ＩＯｘ＜７：０＞上におけるデータ（信号）Ｄａにおいて、Ｉ／Ｏ端子ＩＯｘ＜７：６＞の２ビットのデータは、第４プレーン２００−３の動作の優先度を示す。また、Ｉ／Ｏ端子ＩＯｘ＜５：４＞の２ビットのデータは、第３プレーン２００−２の動作の優先度を示す。Ｉ／Ｏ端子ＩＯｘ＜３：２＞の２ビットのデータは、第２プレーン２００−１の動作の優先度を示す。Ｉ／Ｏ線ＩＯｘ＜１：０＞の２ビットのデータは、第１プレーン２００−０の動作の優先度を示す。
【０１６６】
これによって、メモリコントローラ５は、フラッシュメモリ１の内部の動作状況に応じたプレーン２００の優先度を取得できる。
【０１６７】
尚、この優先度信号ＰＲＩＯｚ（信号Ｄａ）は、コマンドＣＭＤｚに対応して出力される。しかし、本実施形態は、信号が物理的に同時に出力される場合に限られない。すなわち、各Ｉ／Ｏ端子ＩＯｘの出力タイミングに、若干の前後が生じてもよい。つまり、各Ｉ／Ｏ端子ＩＯｘからの信号の出力が、重なっていれば足りる。
【０１６８】
図１０Ｂは、図１０Ａの変形例を示す図である。
【０１６９】
特定のプレーン２００に関する動作の優先度を検知するために、アドレスが、優先度出力コマンドと共に、メモリコントローラ５からフラッシュメモリ１に送信されてもよい。
【０１７０】
図１０Ｂに示されるように、メモリコントローラ５は、少なくとも１つのプレーン２００のアドレスＡＤＲ（図１０Ｂ中の“Ａｘ”）を、優先度出力コマンドＣＭＤｚに続いて、メモリコントローラ５からフラッシュメモリ１に、送信する。
【０１７１】
フラッシュメモリ１は、アドレスＡＤＲに示されるプレーン２００の動作の現在の優先度を、信号ＰＲＩＯｚ（図１０Ｂ中の“Ｄｂ”）として、メモリコントローラ５にＩ／Ｏ端子ＩＯｘ＜７：０＞を介して出力する。
【０１７２】
例えば、優先度信号ＰＲＩＯｚに対応するＩ／Ｏ端子（Ｉ／Ｏ線）ＩＯｘ＜７：０＞上におけるデータ（信号）Ｄｂにおいて、Ｉ／Ｏ端子ＩＯｘ＜１：０＞の２ビットのデータが、選択されたプレーン２００の動作の優先度を示す。Ｉ／Ｏ線ＩＯｘ＜７：２＞の６ビットのデータは、“６‘ｂ００＿００００”データ（“００００００”データ）で示される。
【０１７３】
このように、選択されたプレーン２００に関する動作の優先度が、フラッシュメモリ１からメモリコントローラ５に通知される。
【０１７４】
図１０Ｃは、図１０Ａ及び図１０Ｂとは異なる例を示す図である。
【０１７５】
図１０Ｃに示されるように、プレーン２００ごとに異なるコマンド（コード）によって、選択されたプレーン２００に関する動作の優先度が、フラッシュメモリ１からメモリコントローラ５に通知されてもよい。
【０１７６】
例えば、第１プレーン２００−０の動作の優先度を出力させるためのコマンドＣＭＤｖとして、“ＺＡｈ”の信号（コード）が設定される。第２プレーン２００−１の動作の優先度を出力させるためのコマンドＣＭＤｖとして、“ＺＢｈ”の信号が設定される。第３プレーン２００−２の動作の優先度を出力させるためのコマンドＣＭＤｖとして、“ＺＣｈ”の信号が設定される。第４レーン２００−３の動作の優先度を出力させるためのコマンドＣＭＤｖとして、“ＺＤｈ”の信号が設定される。
【０１７７】
これらの信号ＺＡｈ，ＺＢｈ，ＺＣｈ，ＺＤｈは、互いに異なる。
【０１７８】
信号ＺＡｈ，ＺＢｈ，ＺＣｈ，ＺＤｈに応じて、信号ＺＡｈ，ＺＢｈ，ＺＣｈ，ＺＤｈに対応したプレーン２００の優先度が、Ｉ／Ｏ端子ＩＯｘ＜７：０＞を介して、フラッシュメモリ１からメモリコントローラ５に通知される。
【０１７９】
例えば、各信号コードＺＡｈ，ＺＢｈ，ＺＣｈ，ＺＤｈに対して、優先度信号ＰＲＩＯｚに対応するＩ／Ｏ端子ＩＯｘ＜７：０＞上におけるデータ（信号）Ｄｃにおいて、Ｉ／Ｏ線ＩＯｘ＜１：−０＞の２ビットのデータが、選択されたプレーン２００の動作の優先度を示す。また、Ｉ／Ｏ端子ＩＯｘ＜７：２＞の６ビットのデータは、“６‘ｂ００＿００００”データで示される。
【０１８０】
本実施形態のフラッシュメモリ１において、優先度ボックスＰＢ内に保持される優先度の値（信号ＰＲＩＯ−Ｐ０〜ＰＲＩＯ−Ｐ３）は、外部からのコマンドだけでなく、実行中のリード動作の終了によっても変化する。
【０１８１】
優先度の出力によって、メモリコントローラ５は、フラッシュメモリ１の内部の動作状況に応じて、これから発行するコマンド及びアドレスに対応するプレーン２００の動作に、適した優先度を、設定できる。
【０１８２】
これによって、本実施形態のメモリシステム及びフラッシュメモリは、フラッシュメモリのプレーンの内部状態に応じたフレキシブルな優先順位を、プレーンが実行すべき動作に設定できる。
【０１８３】
＜調停信号＞  
図５に示されるように、複数のシーケンサ５１間で、調停信号ＰＷＢＳ（ＰＷＢＳ−Ｐ０，ＰＷＢＳ−Ｐ１，ＰＷＢＳ−Ｐ２，ＰＷＢＳ−Ｐ３）が送受信される。
【０１８４】
信号ＰＷＢＳは、複数のプレーンの動作の調停のために用いられる信号である。例えば、調停信号ＰＷＢＳは、調停を実行すべき期間（タイミング）を示す。
【０１８５】
調停信号ＰＷＢＳにおいて、プレーン２００内において実行すべき動作のために負荷（例えば、ある大きさ以上の電流値、電流量又はノイズ）が発生する内部処理（動作）が開始される場合に、調停信号ＰＷＢＳは、活性化される。  
活性化された調停信号ＰＷＢＳの信号レベルは、“Ｈ”レベルに設定される。
【０１８６】
例えば、調停信号ＰＷＢＳの信号レベルの制御は、プレーン２００内に発生する消費電流（又は消費電流量）に関連付けられている。調停信号ＰＷＢＳの信号レベルは、ワード線ＷＬの充電の開始のタイミング、又は、ビット線ＢＬの充電の開始のタイミングに対応して、“Ｈ”レベルに設定される。
【０１８７】
この場合において、調停信号ＰＷＢＳの信号レベルが“Ｈ”レベルに設定されている期間の長さは、内部処理に起因する電流が発生している期間に対応する。
【０１８８】
例えば、調停信号ＰＷＢＳ−Ｐ０の活性化／非活性化のタイミングは、プレーン内の動作（内部処理）の開始からのカウンタ（図示せず）の値（例えば、動作の開始からのクロックの積算値）に基づいて、制御される。
【０１８９】
調停信号ＰＷＢＳ−Ｐ０の活性化／非活性化のタイミングは、シーケンサ５１によるプレーン２００内部の電位／電流のモニタ結果に基づいて、制御されてもよい。
【０１９０】
本実施形態のフラッシュメモリは、調停信号ＰＷＢＳ及び優先度信号ＰＲＩＯに基づいて各プレーン２００の動作の調停することによって、各プレーン２００の動作の順序を、制御する。
【０１９１】
複数のシーケンサ５１は、各シーケンサ５１の調停信号ＰＷＢＳを互いにモニタする。
【０１９２】
複数のプレーンの並列動作中において、複数のプレーンの動作に関して“Ｈ”レベルの調停信号ＰＷＢＳの発生タイミングがオーバーラップした場合、複数のシーケンサ５１において、対応するプレーン２００の動作の優先度が低いシーケンサ５１は、そのプレーンの動作の状態を、ウェイト状態又はスロー状態に設定する。例えば、本実施形態において、ウェイト状態は、プレーンの内部処理／動作の待機状態を意味する。また、本実施形態において、スロー状態は、プレーンの内部処理／動作の低速化状態を意味する。
【０１９３】
これに伴って、対応するプレーンの動作の優先度が高いシーケンサは、そのプレーンの動作が優先的に実行されるように、例えば、基本設定の動作速度で、そのプレーンの動作を制御できる。
【０１９４】
このように、本実施形態のフラッシュメモリにおいて、シーケンサ５１のそれぞれは、並列して実行中の複数のプレーンの動作において負荷の発生タイミングが複数のプレーンでオーバ−ラップする可能性がある場合、各プレーンの動作に設定された優先度の高さ及び調停信号ＰＷＢＳに応じて、高い優先度の動作が低い優先度の動作より優先的に実行されるように、実行中の複数のプレーンの動作間の調停を、実行する。
【０１９５】
以上のように、本実施形態のフラッシュメモリは、プレーンの動作に起因する負荷（例えば、過大な電流及び又はノイズ）が複数のプレーンで同時に発生する可能性がある場合、優先度及び調停信号に基づいて、高い優先度のプレーンの動作を優先的に実行し、優先度の低いプレーンの動作を、時間的にシフトして実行する。
【０１９６】
（ｃ）  動作例  
図１１乃至図２０を参照して、本実施形態のフラッシュメモリの動作例について説明する。以下において、プレーンが実行する動作がリード動作である場合が例示される。但し、プレーンが実行する動作は、ライト動作、イレース動作など、リード動作以外の動作でもよい。
【０１９７】
［例１］  
図１１乃至図１４を参照して、本実施形態のフラッシュメモリの動作例の例１について、説明する。
【０１９８】
図１１は、本実施形態における、フラッシュメモリの動作中の優先度ボックスの状態を説明するための図である。
【０１９９】
図１１の横軸は、時間に対応する。図１１において、プレーンの動作状況に応じた優先度ボックスの状態（優先度信号ＰＲＩＯ−Ｐ０〜ＰＲＩＯ−Ｐ３）の変化が、示されている。
【０２００】
図１２は、本実施形態のフラッシュメモリの動作状況に対する各種の信号の変化を説明するためのタイミングチャートである。
【０２０１】
図１２の横軸は、時間に対応する。図１２において、Ｉ／Ｏ信号（Ｉ／Ｏ端子）ＩＯｘの信号レベル、レディ／ビジー信号（レディ／ビジー端子）ＲＢｎｘの信号レベル、調停信号ＰＷＢＳの信号レベル（電位）、プレーンの動作状況、及び、フラッシュメモリ内に流れる電流Ｉｘが、示されている。
【０２０２】
図１１及び図１２に示される動作例において、４つプレーンのうち、１つのプレーンに対してのみ所定の動作が実行される例が、示されている。
【０２０３】
図１１及び図１２の例において、第２プレーン２００−１が単独でコマンドに対応する動作（例えば、リード動作）を実行する例が示される。本例において、単独のプレーンの動作であるため、第２プレーン２００−１の動作と他のプレーンの動作との調停は、実行されない。
【０２０４】
以下において、より具体的に、本例におけるプレーンの動作の制御について、説明する。
【０２０５】
＜時刻ｔ１１＞  
図１１及び図１２の時刻ｔ１１における状態ＳＴＡ１１は、フラッシュメモリ１の動作が開始される前の状態である。状態ＳＴＡ１１において、フラッシュメモリ１内の各プレーン２００の動作は、未実行である。
【０２０６】
そのため、図１１に示されるように、各プレーン２００に対応する優先度ボックスＰＢの優先度信号ＰＲＩＯ−Ｐ０〜ＰＲＩＯ−Ｐ３の値は、“０”に設定されている。フラッシュメモリ１内において、全てのプレーン２００に対して動作の優先順位が設定されていない状態が、示される。
【０２０７】
図１２に示されるように、状態ＳＴＡ１１において、フラッシュメモリの動作の開始前であるため、レディ／ビジー信号ＲＢｎｘの論理状態（信号レベル）は、“Ｈ”状態に設定されている。
【０２０８】
＜時刻ｔ１２＞  
時刻ｔ１１の後、メモリコントローラ５は、例えば、コマンドＣＭＤを発行する。例えば、発行されたコマンドＣＭＤ及びアドレスＡＤＲは、図９の（ａ）に示されるコマンドプロトコルに基づく。
【０２０９】
コマンドＣＭＤ及びアドレスＡＤＲが、メモリコントローラ５からフラッシュメモリ１に送信される。  
図１２に示されるように、メモリコントローラ５は、コマンドＣＭＤ及びアドレスＡＤＲを、Ｉ／Ｏ信号として、Ｉ／Ｏ端子ＩＯｘ＜７：０＞に出力する。
【０２１０】
例えば、メモリコントローラ５が、コマンドＣＭＤ及びアドレスＡＤＲを送信している時、レディ／ビジー信号ＲＢｎｘは、“Ｈ”レベルに設定されている。“Ｈ”レベルのレディ／ビジー信号ＲＢｎｘによって、フラッシュメモリ１の各プレーンの動作が未実行であることが、メモリコントローラ５に示されている。
【０２１１】
フラッシュメモリ１は、Ｉ／Ｏ端子ＩＯ＜７：０＞上のコマンドＣＭＤ及びアドレスＡＤＲデータを受信する。これによって、フラッシュメモリ１は、動作を開始する。
【０２１２】
時刻ｔ１２において、フラッシュメモリ１は、アドレスＡＤＲに示される選択領域に対して、コマンドＣＭＤに示される動作を開始する。  
コマンドＣＭＤは、信号ＤＩＮとして、入力バッファ回路１０２を経由して、シーケンス制御回路１５のコマンドデコーダ５３に入力される。コマンドデコーダ５３は、コマンドＣＭＤを、デコードする。コマンドデコーダ５３は、コマンドＣＭＤのデコード結果（デコード信号）ＣＭＤＲＤを、優先度制御回路５２（優先度ボックスＰＢ）及びシーケンサ５１に出力する。
【０２１３】
アドレスＡＤＲは、入力バッファ回路１０２を経由して、シーケンス制御回路１５のアドレスバッファ５６に入力される。例えば、アドレスバッファ５６は、アドレスＡＤＲをバッファリング（及びデコード）する。アドレスバッファ５６は、アドレス（アドレスのデコード結果）ＡＤＲを、優先度制御回路５２、シーケンサ５１、及びマルチプレクサ５９に出力する。これによって、各シーケンサ５１は、自身が対応するプレーン２００が動作の対象であるか否かを認識できる。
【０２１４】
また、アドレスＡＤＲは、信号ＤＩＮとして、コマンドデコーダ５３に入力されている。これによって、各コマンドデコーダ５３は、自身が対応するプレーン２００が動作の対象であるか否かを認識できる。
【０２１５】
優先度制御回路５２内において、各優先度ボックスＰＢが、供給された複数の信号を用いて、各プレーン２００の優先度の制御（設定）を実行する。
【０２１６】
これによって、フラッシュメモリ１の各プレーン２００の状態は、状態ＳＴＡ１１から状態ＳＴＡ１２へ変化する。
【０２１７】
例えば、時刻ｔ１２における各優先度ボックスＰＢの状態ＳＴＡ１２のように、第２プレーン２００−１のリード動作の実行が、優先度ボックスＰＢの保持する値によって、示される。
【０２１８】
図１３は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。
【０２１９】
図１３において、図９の状態ＳＴＡ１１から状態ＳＴＡ１２への遷移時における、優先度ボックスの動作及び状態の変化が模式的に示されている。
【０２２０】
図１３に示されるように、第２プレーン２００−１に対応する優先度ボックスＰＢ１において、レジスタ３０１は、現在値（初期状態の値）ＣｒＰＲＩＯ−Ｐ１として、“０”の優先度を保持する。優先度ボックスＰＢは、“０”に対応する信号を、優先度信号ＰＲＩＯ−Ｐ１として、出力している。
【０２２１】
優先度信号ＰＲＩＯ−Ｐ１が“０”に設定されている状態で、フラッシュメモリ１がコマンドＣＭＤを受信した場合において、信号ＰＣＨＧが活性化される。例えば、優先度制御回路５２は、第２プレーン２００−１に対応する優先度ボックスＰＢの信号ＰＣＨＧの信号レベルを、“０”（“Ｌ”レベル）から“１”（“Ｈ”レベル）に変える。
【０２２２】
計算回路３００は、供給された信号ＣＭＤＲＤ、アドレスＡＤＲ、内部状態信号（例えば、内部ビジー信号ＢＳ）及び優先度信号ＰＲＩＯを用いて計算処理を行う。
【０２２３】
例えば、第２プレーン２００−１に対応するコマンド信号ＣＭＤＲＤ−Ｐ１及びアドレスＡＤＲ−Ｐ１が活性化される。
【０２２４】
この時において、各プレーン２００の内部ビジー信号ＢＳ−Ｐ０〜ＢＳ−Ｐ３が非活性の状態であれば、第２プレーン２００−１に関して“０”の値の次に設定すべき優先度が“３”になるように、供給された複数の信号に基づいて、計算回路３００は、第２プレーン２００−１に対応する信号（更新値）ＮｘＰＲＩＯ−Ｐ１の値を、決定する。  
これによって、信号ＮｘＰＲＩＯ−Ｐ１の値が、“３”に設定される。
【０２２５】
セレクタ３０２に対して、信号ＮｘＰＲＩＯ−Ｐ１と信号ＣｒＰＲＩＯ−Ｐ１とが、供給される。  
“１”の信号ＰＣＨＧによって、セレクタ３０２は、計算回路３００からの信号ＮｘＰＲＩＯ−Ｐ０を選択する。セレクタ３０２は、選択された信号ＮｘＰＲＩＯ−Ｐ１を、レジスタ３０１に出力する。
【０２２６】
レジスタ３０１は、この信号ＮｘＰＲＩＯ−Ｐ１を、クロック信号ＣＬＫに基づくタイミングで、取り込む。  
これによって、レジスタ３０１内に保持される優先度の値が、更新される。レジスタ３０１は、“３”の値を信号（現在値）ＣｒＰＲＩＯ−Ｐ１として、保持する。
【０２２７】
レジスタ３０１の値の更新の後、信号ＰＣＨＧは、非活性化される。信号ＰＣＨＧの信号レベルは、“１”から“０”に変わる。
【０２２８】
レジスタ３０１は、動作の優先度が“３”であることを示すように、“３”の優先度信号ＰＲＩＯ−Ｐ１を、出力する。  
このように、第２プレーン２００−１の動作の優先順位が、更新される。第２プレーン２００−１の優先度信号ＰＲＩＯ−Ｐ１は、“０”から“３”に変化する。
【０２２９】
各優先度ボックスＰＢに供給される信号は、第２プレーン２００−１に対するコマンド及びアドレスである。それゆえ、第２プレーン２００−１以外のプレーン２００−０，２００−２，２００−３に関して、プレーン２００−０，２００−２，２００−３に対応する優先度ボックスの優先度は、“０”に維持される。
【０２３０】
例えば、プレーン２００−０，２００−２，２００−３に関して、第２プレーン２００−１の動作の優先度の更新時において、優先度ボックスＰＢ０，ＰＢ２，ＰＢ３の変更信号ＰＣＨＧは、活性化されない。“０”レベルの信号ＰＣＨＧによって、セレクタ３０２は、レジスタ３０１からの信号ＣｒＰＲＩＯを選択する。
【０２３１】
これによって、プレーン２００−０，２００−２，２００−３の優先度ボックスＰＢにおいて、レジスタ３０１の値は、現在の値（ここでは、“０”）の保持を継続する。レジスタ３０１は、“０”の優先度信号ＰＲＩＯを出力する。
【０２３２】
尚、動作を実行しないプレーン２００−０，２００−２，２００−３の優先度ボックスＰＢにおいて、計算回路３００の計算結果は、各プレーンの動作の状態に基づいた値になる。それゆえ、変更信号ＰＣＨＧが活性化されたとしても、動作を実行しないプレーンＰ０，Ｐ２，Ｐ３の優先度ボックスＰＢの優先度は、その動作状態に応じた値（ここでは、“０”）に、設定される。
【０２３３】
優先度が設定される結果として、コマンドＣＭＤ及びアドレスＡＤＲに基づいて、第２プレーン２００−１の動作が、開始される。
【０２３４】
図１２に示されるように、第２プレーン２００−１のリード動作の開始に伴って、シーケンス制御回路１５は、レディ／ビジー信号ＲＢｎｘの状態を、“Ｈ”レベルから“Ｌ”レベルに変える。
【０２３５】
シーケンサ５１は、信号ＣＭＤＲＤ、アドレスＡＤＲ及び優先度信号ＰＲＩＯに基づいて、対応するプレーン２００の動作を制御する。シーケンサ５１は、プレーン２００の動作を制御するために、制御信号ＣＴＬをプレーン２００に供給する。
【０２３６】
第２プレーン２００−１は、シーケンサ５１−１からの制御信号ＣＴＬ−Ｐ１によって、リード動作を実行する。一方、他のプレーン２００−０，２００−２，２００−３は、シーケンサ５１−０，５１−２，５１−３によって、停止状態（未動作状態）に設定される。
【０２３７】
第２プレーン２００−１のリード動作時において、ビット線ＢＬは、ビット線ＢＬの電流（又は電位）のセンスのために充電される。リード動作時において、ワード線ＷＬは、選択セルの活性化のために充電される。
【０２３８】
ワード線ＷＬ及びビット線ＢＬの充電に起因して、プレーン２００−１内に電流Ｉａが、発生する。シーケンサ５１−１は、配線の充電に起因した消費電流量があるしきい値以上になる処理／動作が開始されるタイミング（又は、電流の発生タイミング）に応じて、調停信号ＰＷＢＳの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。  
シーケンサ５１−１は、“Ｈ”レベルの調停信号ＰＷＢＳを出力する。
【０２３９】
また、シーケンサ５１−１は、あるしきい値以上の電流が発生する処理／動作の終了するタイミングで、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、シーケンサ５１−１は、“Ｌ”レベルの調停信号ＰＷＢＳ−Ｐ１を出力する。
【０２４０】
例えば、ビット線ＢＬの充電のタイミング（例えば、図１２の時刻ｔａ）において、シーケンサ５１−１は、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移させる。シーケンサ５１−１は、ビット線ＢＬの充電の完了のタイミングにおいて、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移させる。
【０２４１】
ワード線ＷＬの活性化のタイミング（例えば、図１２の時刻ｔｂ）において、シーケンサ５１−１は、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移させる。この後、ワード線ＷＬの非活性化のタイミングにおいて、シーケンサ５１−１は、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移させる。
【０２４２】
尚、複数回のビット線ＢＬの充電及び複数回のワード線の活性化が１回のデータの読み出し中に実行される場合、３回以上の調停信号ＰＷＢＳの活性化が実行される場合もある。
【０２４３】
第２プレーン２００−１のリード動作によって、メモリセルアレイ２０１内の選択アドレス（選択ページ）のデータが、読み出される。
【０２４４】
読み出されたデータは、あるタイミングで、フラッシュメモリ１からメモリコントローラ５へ送信される。例えば、データの送信時において、フラッシュメモリ１は、内部ビジー信号ＢＳ（または、内部ビジー信号ＢＳから生成される信号）によって、複数のプレーンのうちどのプレーン２００からデータを読み出し可能であるか（又は、どのプレーン２００に対してコマンドを発行可能であるか）を、端子ＲＢｎｘを介して、コントローラ５に通知できる。
【０２４５】
＜時刻ｔ１３＞  
時刻ｔ１３において、各プレーン２００の状態は、状態ＳＴＡ１２から状態ＳＴＡ１３に遷移する。状態ＳＴＡ１３は、プレーンの動作が終了した状態である。
【０２４６】
第２プレーン２００−１のリード動作の完了によって、時刻ｔ１２から時刻ｔ１３にわたって、各プレーン２００の状態が、状態ＳＴＡ１２から状態ＳＴＡ１３へ変化する。
【０２４７】
図１４は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。  
図１４において、図１１の状態ＳＴＡ１２から状態ＳＴＡ１３への遷移時における、優先度ボックスの動作及び状態の変化が模式的に示されている。
【０２４８】
第２プレーン２００−１のリード動作が完了すると、第２プレーン２００−１の内部ビジー信号ＢＳ−Ｐ１の信号レベルは、“Ｈ”レベルから“Ｌ”レベルに遷移する。
【０２４９】
計算回路３００は、供給された複数の信号に基づいて、更新信号ＮｘＰＲＩＯ−Ｐ１の値を、“０”に設定する。
【０２５０】
例えば、優先度ボックスＰＢ１は、活性化状態のコマンドＣＭＤＲＤ−Ｐ１及びアドレスＡＤＲ−Ｐ１に対して、第２プレーン２００−１の内部ビジー信号ＢＳ−Ｐ１が、活性化状態（“１”）から非活性化状態（“０”）になったことを検知する。非活性化状態の内部ビジー信号ＢＳ−Ｐ１が、計算回路３００に供給される。計算回路３００は、その内部ビジー信号ＢＳ−Ｐ１を用いて、計算処理を実行する。
【０２５１】
この場合において、計算回路３００の計算結果に基づいて、第２プレーン２００−１に対して次に設定されるべき優先度（更新値）ＮｘＰＲＩＯ−Ｐ１の値が、“０”に決定される。
【０２５２】
図１４に示されるように、優先度信号（現在の優先度）ＰＲＩＯ−Ｐ１が“３”の状態の第２プレーン２００−１のリード動作が完了すると、変更信号ＰＣＨＧが、優先度制御回路５２によって、活性化される。これによって、変更信号ＰＣＨＧは、“０”から“１”に変化される。
【０２５３】
セレクタ３０２は、“１”の信号ＰＣＨＧに基づいて、信号ＮｘＰＲＩＯ−Ｐ１を選択する。これによって、セレクタ３０２は、“０”の信号ＮｘＰＲＩＯ−Ｐ１を、レジスタ３０１に出力する。
【０２５４】
レジスタ３０１は、選択された信号ＮｘＰＲＩＯ−Ｐ１を、クロック信号ＣＬＫに基づくタイミングで取り込む。これによって、レジスタ３０１の保持する優先度の値が、信号ＮｘＰＲＩＯ−Ｐ１に対応する値に、更新される。  
この結果として、第２プレーンの動作の優先度ＣｒＰＲＩＯ−Ｐ１の値は、“０”に設定される。
【０２５５】
このように、第２プレーン２００−１の動作の完了時において、第２プレーン２００−１の動作の優先順位が変更される。  
それゆえ、全ての優先度ボックスＰＢの優先度の値は、“０”になる。
【０２５６】
選択されたプレーンの動作の完了によって、レディ／ビジー信号ＲＢｎｘの信号レベル（論理状態）は、“Ｌ”レベルから“Ｈ”レベルに変化する。
【０２５７】
以上のように、本実施形態のフラッシュメモリにおいて、単独のプレーンに対する動作は、完了する。
【０２５８】
尚、本実施形態において、フラッシュメモリの動作中における各プレーンの状態ＳＴＡ１１〜ＳＴＡ１３の内容は、図１０Ａ乃至図１０Ｃによる複数の方法の少なくとも１つによって、随時出力可能である。
【０２５９】
図１１乃至図１４の例において、リード動作が、１つのプレーンのみで実行される。そのため、選択されたプレーンのリード動作と他のプレーンの動作との間の調停は実行されない。但し、動作の調停に関する信号ＰＷＢＳは、動作を同時（並行）に実行するプレーンの数にかかわらず、出力される。
【０２６０】
尚、本実施形態のフラッシュメモリにおいて、リード動作が１つのプレーンのみで実行されていることが内部ビジー信号ＢＳに基づいて検知された場合において、動作の調停に関する信号ＰＷＢＳが出力されず（信号ＰＷＢＳの信号レベルが“Ｌ”レベルに維持される）、リード動作が２以上のプレーンで実行されていることが内部ビジー信号ＢＳに基づいて検知された場合において、動作の調停に関する信号ＰＷＢＳが出力されるように、構成されてもよい。
【０２６１】
［例２］  
図１５乃至図２０を参照して、本実施形態のフラッシュメモリの動作例について、説明する。
【０２６２】
図１５は、本実施形態のフラッシュメモリの動作例の例２における、複数のプレーンの優先度の変化を説明するための図である。  
図１５に示される例２において、複数のプレーンの同時の動作によって、プレーン間の動作の調停が発生するケースが説明される。本例において、プレーンの動作は、異なるタイミングで開始される。
【０２６３】
図１６は、本実施形態のフラッシュメモリの動作状況に対する各種の信号の変化を説明するためのタイミングチャートである。図１６の横軸は、時間に対応する。図１６において、Ｉ／Ｏ信号ＩＯｘ、レディ／ビジー信号ＲＢｎｘ、調停信号ＰＷＢＳ及び電流Ｉｘが、示されている。
【０２６４】
本例における、フラッシュメモリの各プレーンの動作のおおまかな流れは、以下の通りである。
【０２６５】
周知の２つのプレーンに対する同時のリード動作（マルチプレーンリード）によって、第１プレーン２００−０と第３プレーン２００−２とが同時にリード動作を開始する。  
この後、第２プレーン２００−１が、先行のプレーン２００−０，２００−２のリード動作の実行中のあるタイミングで、リード動作を開始する。並行して実行される複数のリード動作のうち、後から開始された第２プレーン２００−１のリード動作が、最も高い優先度で実行される。
【０２６６】
第２プレーン２００−１のリード動作が先行して終了した後、第１プレーン２００−０のリード動作及び第３プレーン２００−２のリード動作が終了する。
【０２６７】
以下において、本例における、優先度及び調停信号を用いた複数のプレーンの動作の制御について、より具体的に説明する。
【０２６８】
＜時刻ｔ２１＞  
図１５に示されるように、時刻ｔ２１において、複数のプレーンの状態は、状態ＳＴＡ２１に設定されている。
【０２６９】
状態ＳＴＡ２１は、各プレーンの動作の開始前の状態である。優先度ボックスＰＢの優先度信号ＰＲＩＯの状態は、全てのプレーン２００で、“０”（初期状態）に設定されている。
【０２７０】
このように、各プレーン２００の優先度信号ＰＲＩＯの状態は、各プレーンのリード動作が開始されていない状態を示している。
【０２７１】
＜時刻ｔ２２＞  
時刻ｔ２２において、各プレーン２００の優先度ボックスＰＢの状態は、状態ＳＴＡ２１から状態ＳＴＡ２２に変化する。
【０２７２】
各プレーンの優先度ボックスの状態（優先度）の変化は、フラッシュメモリ１におけるコマンドＣＭＤの受信によって、生じる。
【０２７３】
図１６に示されるように、時刻ｔ２２において、メモリコントローラ５は、コマンド及びアドレスを、Ｉ／Ｏ信号として、Ｉ／Ｏ端子ＩＯｘ＜７：０＞に出力する。
【０２７４】
例えば、メモリコントローラ５は、周知のマルチプレーン動作に基づいて、第１プレーン２００−０に対するコマンド及びアドレスと、第３プレーン２００−２に対するコマンド及びアドレスとを、Ｉ／Ｏ信号として、フラッシュメモリ１に順次送信する。フラッシュメモリ１は、第１プレーン２００−０に対するコマンドＣＭＤ及びアドレスＡＤＲと、第３プレーン２００−２に対するコマンドＣＭＤ及びアドレスＡＤＲとを、受信する。  
これによって、プレーン２００−０，２００−２の動作が、開始される。マルチプレーンリードにおいて、リードの開始のタイミングは、第１プレーン２００−０と第３プレーン２００−２とで、同時である。
【０２７５】
例１と同様に、各優先度ボックスＰＢにおいて、計算回路３００は、対応するプレーンの動作の優先度の設定のために、供給された様々な信号を用いて、計算処理を実行する。これによって、各プレーンの動作の優先度が、設定される。
【０２７６】
図１７は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。  
図１７において、図１５の状態ＳＴＡ２１から状態ＳＴＡ２２への遷移時における、優先度ボックスの動作及び状態の変化が、模式的に示されている。
【０２７７】
図１７に示されるように、第１プレーン２００−０に対応する優先度ボックスＰＢ０において、計算回路３００は、計算結果に基づいて、“３”の更新信号ＮｘＰＲＩＯ−Ｐ０を出力する。
【０２７８】
セレクタ３０２は、“１”の変更信号ＰＣＨＧによって、更新信号ＮｘＰＲＩＯ−Ｐ０を、レジスタ３０１に出力する。
【０２７９】
レジスタ３０１は、クロック信号ＣＬＫのタイミングに応じて、信号ＮｘＰＲＩＯ−Ｐ０を取り込む。レジスタ３０１は、信号ＮｘＰＲＩＯ−Ｐ０を新たな現在の優先度として、保持する。これによって、レジスタ３０１の保持する値ＣｒＰＲＩＯ−Ｐ０は、“０”から“３”に変更される。  
レジスタ３０１は、“３”の優先度信号ＰＲＩＯ−Ｐ０を、出力する。
【０２８０】
第３プレーン２００−２の動作の優先度の設定は、第１プレーン２００−０の優先度の設定と実質的に同じである。第３プレーン２００−２に対応する優先度ボックスＰＢは、図１７を用いて説明した動作と同様の動作によって、“３”の優先度を保持する。
【０２８１】
第２プレーン２００−１及び第４プレーン２００−３に対応する優先度ボックスＰＢは、計算結果に基づいて、“０”の優先度信号の保持を、継続する。
【０２８２】
この結果として、第１及び第３プレーン２００−０，２００−２における読み出し動作が、開始される。
【０２８３】
時刻ｔ２２において、信号Ｒ／Ｂｎｘの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに変わる。
【０２８４】
このように、複数のプレーンの動作（ここでは、２つのプレーンのリード動作）が、同時（並行）に開始される。
【０２８５】
＜時刻ｔ２３＞  
図１５に示されるように、時刻ｔ２３において、各プレーン２００の優先度ボックスＰＢは、状態ＳＴＡ２２から状態ＳＴＡ２３に変化する。
【０２８６】
図１６に示されるように、本例において、あるプレーンに対する動作中（レディ／ビジー信号ＲＢｎｘが“Ｌ”レベルの期間中）に、他のプレーンに対するコマンドが、コントローラ５によって発行される。
【０２８７】
レディ／ビジー信号ＲＢｎｘが、“Ｌ”レベルである期間中の時刻ｔ２３において、メモリコントローラ５は、図１０の（ｂ）のコマンドプロトコルに基づいて、コマンドＣＭＤｘ，ＣＭＤａ，ＣＭＤｂ及びアドレスＡＤＲを、フラッシュメモリ１に送信する。
【０２８８】
ここで、特殊コマンド（高優先コマンド）ＣＭＤｘが、実行すべき動作を示すコマンドＣＭＤａ，ＣＯＭＤｂに付加されている。
【０２８９】
フラッシュメモリ１において、シーケンス制御回路１５は、高優先コマンド信号ＣＭＤｘに基づいて、アドレスＡＤＲに示されるプレーン内の領域に対して、コマンドＣＭＤの動作を優先的に実行するように、各回路の動作を制御する。
【０２９０】
これによって、高優先コマンドＣＭＤｘに対応するプレーンの動作の優先度が高くなるように、フラッシュメモリ１の優先度ボックスＰＢの状態が、状態ＳＴＡ２２から状態ＳＴＡ２３に変更される。
【０２９１】
複数の信号ＰＲＩＯ，ＣＭＤＲＤ，ＢＳ，ＡＤＲに加えて、高優先コマンドＣＭＤｘに対応する信号ＨＰＲＩＯによって、第２プレーン２００−１に対応する優先度ボックスＰＢ２の優先度の値は、最も高い優先度を示す“３”に設定される。
【０２９２】
これと共に、すでに第１優先度（“３”の優先度）で動作を実行中のプレーン２００−０，２００−２に関して、それらのプレーンのリード動作の優先度が、低下される。
【０２９３】
優先度の変更のための制御の具体的な一例として、優先度ボックスＰＢは、以下のように、保持する優先度の値を変える。
【０２９４】
図１８は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。図１８において、図１５の状態ＳＴＡ２２から状態ＳＴＡ２３への遷移時における、優先度ボックスの動作及び状態の変化が、模式的に示されている。
【０２９５】
図１８に示される例において、第１プレーン２００−０の優先度ボックスＰＢ０において、計算回路３００は、高優先コマンドＣＭＤｘを含むコマンドプロトコル及び他の内部信号の供給によって、更新信号ＮｘＰＲＩＯ−Ｐ０を再び計算する。
【０２９６】
第１プレーン２００−０の優先度ボックスＰＢ０は、信号ＣＭＤＲＤ−Ｐ１及びアドレスＡＤＲが活性化されたことを、認識する。優先度ボックスＰＢ０は、内部ビジー信号ＢＳ−Ｐ０，ＢＳ−Ｐ２が活性化されていることを認識する。優先度ボックスＰＢ０は、信号ＨＰＲＩＯ（高優先コマンドＣＭＤｘ）が活性化されたことを、認識する。  
また、対応するプレーン２００−０及び他のプレーン２００−１，２００−２，２００−３の優先度信号（現在の優先度）ＰＲＩＯが、計算回路３００に供給される。
【０２９７】
優先度信号ＰＲＩＯ、活性化された信号ＣＭＤＲＤ−Ｐ１、ビジー状態の内部ビジー信号ＢＳ−Ｐ０，Ｐ２、活性化状態の信号ＨＰＲＩＯに基づいて、優先度ボックスＰＢ０において、計算回路３００は、更新信号ＮｘＰＲＩＯ−Ｐ０の値を“２”に決定する。
【０２９８】
計算回路３００は、“２”の更新信号ＮｘＰＲＩＯ−Ｐ０を、セレクタ３０２に出力する。  
セレクタ３０２は、“１”の変更信号ＰＣＨＧによって、更新信号ＮｘＰＲＩＯ−Ｐ０を、レジスタ３０１に出力する。
【０２９９】
レジスタ３０１は、更新信号ＮｘＰＲＩＯ−Ｐ０を保持する。これによって、レジスタ３０１の値は、“３”から“２”に低下する。  
第１プレーン２００−０の優先度ボックスＰＢ０において、レジスタ３０１は、“２”の値に対応する優先度信号ＰＲＩＯ−Ｐ０を、出力する。
【０３００】
第３プレーン２００−２の優先度ボックスＰＢ２において、優先度信号ＰＲＩＯ−Ｐ２の値は、図１８に示される動作と実質的に同じ動作によって、“３”から“２”に低下される。
【０３０１】
プレーン２００−０，２００−２に対応する優先度ボックスＰＢ０，ＰＢ２において、優先度信号ＰＲＩＯ−Ｐ０，ＰＲＩＯ−ＰＢ２の値は、２番目に高い優先度を示す“２”に設定される。
【０３０２】
このように、高優先コマンドＣＭＤｘの入力に伴って、高優先コマンドに対応しないプレーンの優先度ボックスＰＢは、例えば、保持している優先度の値を１つ下げる。  
これによって、プレーン２００−０，２００−２のリード動作の優先度は、第２優先度に設定される。
【０３０３】
第２プレーン２００−１に対応する優先度ボックスＰＢ１において、計算回路３００は、高優先コマンドＣＭＤｘに対応する信号ＨＰＲＩＯ、及び、他の信号ＣＭＤＲＤ−Ｐ１，ＡＤＲ，ＢＳ，ＰＲＩＯに基づいて、更新信号ＮｘＰＲＩＯ−Ｐ１の値を、“３”に決定する。計算回路３００は、“３”の更新信号ＮｘＰＲＩＯ−Ｐ１を、セレクタ３０２を介してレジスタ３０１に供給する。
【０３０４】
レジスタ３０１の保持する値は、図１３を用いて説明した例と類似の同じ動作によって、“０”から“３”へ変更される。これによって、優先度ボックスＰＢ１において、レジスタ３０１は、高優先コマンドＣＭＤｘ（信号ＨＰＲＩＯ）が反映された“３”の優先度信号ＣｒＰＲＩＯ−Ｐ１を保持する。
【０３０５】
第２プレーン２００−１の優先度ボックスＰＢ１において、レジスタ３０１は、“３”の値に対応する優先度信号ＰＲＩＯ−Ｐ１を、出力する。  
このように、第２プレーン２００−１のリード動作は、第１優先度の動作に設定される。
【０３０６】
以上のように、本実施形態において、第２プレーン２００−１に対する動作を最優先で実行可能なように、各プレーン２００の動作に対する優先度が、制御される。
【０３０７】
設定された優先度に基づいて、シーケンサ５１は、対応するプレーン２００の動作を制御する。各プレーン２００は、シーケンサ５１の制御に従って、所定の動作を実行する。プレーン２００の動作によって、負荷が、プレーン２００内に発生する。
【０３０８】
例えば、フレッシュメモリ１において、リード動作中に、瞬間的に消費電流が増大する期間が生じる場合がある。リード動作時において、選択プレーン２００−１内のワード線ＷＬ及びビット線ＢＬが、充電される。ワード線ＷＬの充電及びビット線ＢＬの充電によって、プレーン２００内の消費電流が増大する可能性がある。
【０３０９】
本実施形態のフラッシュメモリにおいて、対応するプレーン２００の負荷（消費電流及び／又はノイズ）が増大する可能性があるタイミングで、シーケンサ５１は、調停信号ＰＷＢＳを活性化する。シーケンサ５１は、活性化された信号（例えば、“Ｈ”レベルの信号）ＰＷＢＳを、出力する。この調停信号ＰＷＢＳは、各シーケンサ５１に相互に入出力される。
【０３１０】
各シーケンサ５１は、複数の優先度信号ＰＲＩＯと複数の調停信号ＰＷＢＳとによって、対応するプレーンの動作を制御する。これによって、各シーケンサ５１は、対応するプレーンの動作の続行又は待機を判断する。
【０３１１】
状態ＳＴＡ２３の期間（時刻ｔ２３から時刻ｔ２４までの期間）において、第２プレーン２００−１のリード動作が、実行される。プレーン２００−１のリード動作は、第１及び第３プレーン２００−０，２００−２のリード動作の開始後に開始される。
【０３１２】
プレーン２００−１のリード動作の優先度は、プレーン２００−０，２００−２の動作の優先度に比較して、高い値に設定されている。
【０３１３】
例えば、状態ＳＴＡ２３の期間中において、第２プレーン２００−１に対応するシーケンサ５１−１は、ワード線又はビット線の充電のための制御が開始されるタイミングに応じて、調停信号ＰＷＢＳ−Ｐ１を活性化する。シーケンサ５１−１は、調停信号ＰＷＢＳ−Ｐ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０３１４】
シーケンサ５１−１は、“Ｈ”レベルの調停信号ＰＷＢＳ−Ｐ１を、他のプレーン２００−０，２００−２，２００−３に対応するシーケンサ５１−０,５１−２,５１−３に供給する。これによって、各シーケンサ５１において、第２プレーン２００−１の動作と他のプレーンの動作との調停が、判断及び実行される。
【０３１５】
以下において、複数のプレーンの並列動作における優先度に基づいた動作の制御について、より具体的に説明する。
【０３１６】
例えば、信号ＰＷＢＳ−Ｐ１の活性化と偶然に同一のタイミングで、第１プレーン２００−０において、調停信号ＰＷＢＳ−Ｐ０が活性化される。これによって、“Ｈ”レベルの信号ＰＷＢＳ−Ｐ０が、複数のシーケンサ５１に、供給される。
【０３１７】
動作中において、第２プレーン２００−１の動作に関して、優先度ボックスＰＢ１の優先度が“３”（第１優先度）に設定され、第１プレーン２００−０の動作に関して、優先度ボックスＰＢ２の優先度が“２”（第２優先度）に設定されている。
【０３１８】
第２プレーン２００−１に対応するシーケンサ５１−１は、“Ｈ”レベルの調停信号ＰＷＢＳ−Ｐ０を検知する。ここで、シーケンサ５１−１は、“Ｈ”レベルの調停信号ＰＷＢＳ−Ｐ０に対応するプレーン２００−０の動作の優先度が、自身が担うプレーン２００−１の動作の優先度より低いことを、優先度ボックスＰＢの出力によって、認識している。  
これによって、シーケンサ５１−１は、動作の待機又は遅延無しに、第２プレーン２００−１のリード動作を実行する。
【０３１９】
第２プレーン２００−１内のワード線／ビット線の充電に応じて、フラッシュメモリの消費電流Ｉｘとして、電流Ｉｂが、発生する。
【０３２０】
シーケンサ５１−１は、第２プレーン２００−１内におけるワード線／ビット線の充電が完了したタイミングで、調停信号ＰＷＢＳ−Ｐ１の信号レベルを“Ｈ”レベルから“Ｌ”レベルへ遷移させる。
【０３２１】
この一方で、第１プレーン２００−０に対応するシーケンサ５１−０は、高い優先度（“３”）のプレーン２００−１に対応するシーケンサ５１−１からの活性化された調停信号ＰＷＢＳ−Ｐ１を検知する。第１プレーン２００−０の動作の優先度信号ＰＲＩＯ−Ｐ０の値は、第２プレーン２００−１の動作の優先度信号ＰＲＩＯ−Ｐ１の値より低い。
【０３２２】
これによって、シーケンサ５１−０が、対応する第１プレーン２００−０における配線の充電のタイミングが第２プレーン２００−１における配線の充電のタイミングとオーバーラップする可能性があると判断した場合、シーケンサ５１−０は、第１プレーン２００−０のリード動作を一時的に停止する、又は、動作速度を遅くする。
【０３２３】
シーケンサ５１−０は、調停信号ＰＷＢＳ−Ｐ１が“Ｈ”レベルから“Ｌ”レベルへ遷移するのを検知して、第１プレーン２００−０内におけるワード線／ビット線の充電を実行する。第１プレーン２００−０内のワード線／ビット線の充電に応じて、電流Ｉｃが、発生する。
【０３２４】
第１プレーン２００−０における電流Ｉｃの発生のタイミングが、第２プレーン２００−１における電流Ｉｂの発生のタイミングの後にシフトされる。
【０３２５】
この結果として、並行して実行される複数のプレーン２００の動作において、高い優先度のプレーン２００−１の動作が、低い優先度のプレーン２００−０の動作よりも先に実行される。
【０３２６】
以上のように、優先度の調停に基づいて、各プレーンの動作のための内部処理のタイミングが制御されることによって、プレーン内の負荷（例えば、電流）の発生タイミングが分散される。
【０３２７】
例えば、状態ＳＴＡ２２の期間（時刻ｔ２２から時刻ｔ２３までの期間）における第１又は第３プレーン２００−０，２００−２のリード動作のように、第２優先度のプレーン２００−０の動作が実行されている期間において、第１優先度のリード動作における調停信号ＰＷＢＳが活性化されない（複数のプレーンで同時に電流が発生しない）場合、シーケンサ５１−１，５１−３は、対応するプレーン２００−０，２００−２の動作が継続されるように、プレーン２００−０，２００−２の動作を制御する。
【０３２８】
これによって、状態ＳＴＡ２２の期間において、プレーン２００−０，２００−０の動作の遅延無しに、電流Ｉａが、プレーン２００−０，２００−２の動作における配線の充電のタイミングで、発生する。
【０３２９】
尚、図１６の破線で示された電流Ｉｚは、複数のプレーン内で電流が実質的に同時に発生した場合の電流波形を示している。例えば、電流Ｉｂと電流Ｉｃとが同時に発生した場合、電流Ｉｚが、消費電流Ｉｘとしてフラッシュメモリ１内に発生する。電流Ｉｚのピーク値は、各プレーンの単独の電流（例えば、電流Ｉｂ）のピーク値より高い。
【０３３０】
本実施形態のように、複数のプレーン内の電流の発生タイミングが分散されることによって、フラッシュメモリ内で発生する消費電流のピーク値を下げることができる。
【０３３１】
＜時刻ｔ２４＞  
図１５に示されるように、“３”の優先度に対応するプレーン２００−１のリード動作が終了すると、各プレーン２００の優先度ボックスＰＢの状態は、状態ＳＴＡ２３から状態ＳＴＡ２４へ変化する。
【０３３２】
以下のように、状態ＳＴＡ２３から状態ＳＴＡ２４への変化は、フラッシュメモリ１の内部状態信号の変化によって生じる。
【０３３３】
上述の図１４のように、例えば、第２プレーン２００−１のリード動作の終了に伴って、第２プレーン２００−１の内部ビジー信号ＢＳ−Ｐ１の状態が、活性化状態（“Ｈ”レベル）から非活性化状態（“Ｌ”レベル）へ変化する。
【０３３４】
優先度ボックスＰＢ１に、自身の現在の優先度信号ＰＲＩＯ−Ｐ１と共に、他の優先度ボックスＰＢ０，ＰＢ２，ＰＢ３からの優先度信号ＰＲＩＯ−Ｐ０，ＰＲＩＯ−Ｐ２，ＰＲＩＯ−Ｐ３が、供給される。
【０３３５】
これによって、これらの信号を用いた計算回路３００の計算処理によって、第２プレーン２００−１の優先度ボックスＰＢ１は、優先度信号ＰＲＩＯ−Ｐ１の値を、“３”から“０”へ変える。
【０３３６】
このように、優先度ボックスＰＢ１のように、各優先度ボックスＰＢは、複数のプレーン２００の動作に関する優先度信号の設定状況をモニタしながら、自身の保持すべき優先度を、フレキシブルに設定できる。
【０３３７】
図１９は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。図１９において、図１５の状態ＳＴＡ２３から状態ＳＴＡ２４への遷移時における、優先度ボックスの動作及び状態の変化が示されている。
【０３３８】
図１９に示されるように、第１プレーン２００−０の優先度ボックスＰＢ０において、計算回路３００は、プレーン２００−１の動作の完了による内部ビジー信号ＢＳ−Ｐ１の“Ｈ”レベルから“Ｌ”レベルへの変化に応じて、“３”の更新信号ＮｘＰＲＩＯ−Ｐ０を出力する。
【０３３９】
“３”の更新信号ＮｘＰＲＩＯ−Ｐ０は、セレクタ３０２を経由して、レジスタ３０１内に保持される。このように、優先度ボックスＰＢ０において、レジスタ３０１が保持する優先度が、上昇する。レジスタ３０１は、“３”の優先度信号ＰＲＩＯ−Ｐ０を出力する。
【０３４０】
図１９の動作と同様の動作によって、第１及び第３プレーン２００−０，２００−２の優先度ボックスＰＢ２の値も、“２”から“３”へ変化する。
【０３４１】
このように、これまで最優先で実行されていたプレーン２００−１の動作が終了した後、第１及び第３プレーン２００−０，２００−２のリード動作が、２番目の優先度の動作から最優先の動作に変更される。
【０３４２】
＜時刻ｔ２５＞  
第１プレーン２００−０及び第３プレーン２００−２のリード動作が終了すると、各プレーンの内部状態信号が、変化する。
【０３４３】
これによって、時刻ｔ２５において、複数のプレーンの状態は、以下のように、状態ＳＴＡ２４から状態ＳＴＡ２５へ、変化する。
【０３４４】
図２０は、本実施形態のフラッシュメモリの動作時における、プレーンの動作の優先度の変化を説明するための図である。図２０において、図１５の状態ＳＴＡ２４から状態ＳＴＡ２５への遷移時における、優先度ボックスの動作及び状態の変化が示されている。
【０３４５】
図２０に示されるように、第１プレーン２００−０の優先度ボックスＰＢ０において、計算回路３００は、内部ビジー信号ＢＳ−Ｐ０の“Ｈ”レベルから“Ｌ”レベルへの変化に応じて、“０”の更新信号ＮｘＰＲＩＯ−Ｐ０を出力する。
【０３４６】
セレクタ３０２は、“１”の信号ＰＣＨＧによって、更新信号ＮｘＰＲＩＯ−Ｐ０をレジスタ３０１に出力する。
【０３４７】
レジスタ３０１は、“０”の優先度ＣｒＰＲＩＯ−Ｐ０を保持する。レジスタ３０１は、“０”の優先度信号ＣｒＰＲＩＯ−Ｐ０を出力する。  
これによって、第１プレーン２００−０の動作の完了が、示される。
【０３４８】
図２０の動作と同様の動作によって、第３プレーン２００−２の優先度ボックスＰＢ２の値も、“３”から“０”へ変化する。
【０３４９】
各プレーン２００−０，２００−１，２００−２から読み出されたデータは、所定のタイミングで、フラッシュメモリ１からメモリコントローラ５へ送信される。上述のように、データの送信時において、フラッシュメモリ１は、内部ビジー信号ＢＳ（または、内部ビジー信号ＢＳから生成される信号）によって、どのプレーン２００がデータの読み出しが可能であるか（どのプレーンに対してコマンドを発行可能であるか）を、端子ＲＢｎｘを介して、コントローラ５に通知できる。これに伴って、複数のプレーンのリード動作が並列に実行された場合においても、コントローラ５は、データがどのプレーンからのデータであるか、識別できる。
【０３５０】
この後、レディ／ビジー信号ＲＢｎｘの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに変わる。
【０３５１】
以上のように、本実施形態のフラッシュメモリの動作において、複数のプレーンの動作が、完了する。
【０３５２】
尚、本実施形態において、フラッシュメモリの動作中における各プレーンの状態ＳＴＡ２１〜ＳＴＡ２５の内容は、図１０Ａ乃至図１０Ｃによる複数の方法の少なくとも１つによって、随時出力可能である。
【０３５３】
上述のように、本実施形態のフラッシュメモリにおいて、複数のプレーンの動作は、供給されたコマンドＣＭＤｘ及びフラッシュメモリの動作状況に応じて各プレーンに対して設定された優先度（優先順位）に基づいて、並行に実行される。
【０３５４】
本実施形態において、複数のプレーンの動作は、優先度及び調停信号に基づいて、実行中の動作におけるプレーン内の内部処理の実行のタイミングが、制御される。
【０３５５】
＜まとめ＞  
本実施形態の半導体メモリ及びメモリシステムにおいて、半導体メモリは、複数のプレーンの動作を並行に実行する。
【０３５６】
本実施形態において、複数のプレーンの動作に対して、動作の優先度（優先順位）が設定される。本実施形態の半導体メモリは、高い優先度に設定された動作を、優先的に実行する。
【０３５７】
本実施形態の半導体メモリにおいて、プレーン間の動作の調停を行うことが望ましい動作が実行される際に、調停の実行を示す調停信号が、対応するプレーンに関して活性化される。
【０３５８】
本実施形態において、優先度及び調停信号に基づいて複数のプレーンの動作順序（タイミング）が制御される。
【０３５９】
例えば、複数のプレーンの動作が並行に実行され、且つ、プレーンごとに独立に動作が実行される場合、動作によって発生する負荷の観点で、複数のプレーンで同時に動作が実行されることが好ましくないケースがある。
【０３６０】
例えば、複数のプレーンで同時にリード動作が実行される場合、大きな消費電流の発生に伴ってフラッシュメモリの内部電位が降下する可能性がある。この場合において、フラッシュメモリの動作が、不安定になる。
【０３６１】
本実施形態のフラッシュメモリは、内部電位の降下のような好ましくない状況を回避するために、優先度ボックスＰＢを含む優先度制御回路５２によって、複数のプレーン２００の動作の調停を行うことができる。
【０３６２】
優先度の高い動作を実行するプレーンにおける配線の充電のタイミングが、優先度の低い動作を実行するプレーンにおける充電のタイミングとオーバーラップする可能性が生じることを調停信号に基づいて検知された場合、半導体メモリは、優先度の低い動作を実行するプレーンにおける配線の充電をウェイト状態（又はスロー状態）に設定する。これによって、本実施形態において、フラッシュメモリ内の制御回路は、優先度の高い動作を実行するプレーンにおける配線の充電を優先的に実行する。
【０３６３】
したがって、本実施形態の半導体メモリは、複数のプレーンにおける電流の発生タイミングが重なるのを回避できる。それゆえ、本実施形態の半導体メモリは、複数のプレーンの動作中に発生する消費電流のピーク値を低減できる。
【０３６４】
この結果として、本実施形態の半導体メモリは、大きな消費電流の発生に起因する内部電位の低下を抑制できる。
【０３６５】
したがって、本実施形態の半導体メモリは、動作の安定化を図ることができる。
【０３６６】
本実施形態の半導体メモリは、並行して実行される複数のプレーンの動作のタイミングが、優先度に基づいて制御される。また、本実施形態の半導体メモリにおいて、高い優先度の動作を実行中のプレーンにおける配線の充電（電流の発生）のタイミングが低い優先度の動作を実行中のプレーンにおける充電のタイミングとオーバーラップしないと判断された場合、低い優先度の動作が、高い優先度の動作より先に実行されることが可能である。
【０３６７】
これによって、本実施形態の半導体メモリ及びメモリシステムは、メモリシステムの動作の停滞を回避することができ、動作の効率化を図ることができる。
【０３６８】
以上のように、本実施形態の半導体メモリ及びメモリシステムは、動作特性を改善できる。
【０３６９】
［２］第２の実施形態  
図２１乃至図２５を参照して、第２の実施形態の半導体メモリ及びメモリシステムが、説明される。
【０３７０】
本実施形態の半導体メモリ及びメモリシステムにおいて、メモリコントローラが、各プレーンが実行すべき動作の優先度（優先順位）を任意に設定できる。これによって、本実施形態の半導体メモリ及びメモリシステムは、半導体メモリの動作の制御に関して、より自由度の高いシステムを構成できる。  
この結果として、本実施形態の半導体メモリ及びメモリシステムは、メモリ及びシステムの利便性を向上できる。
【０３７１】
以下のように、本実施形態の半導体メモリ及びメモリシステムは、動作の優先順位を設定し、複数のプレーンの並行な動作を制御する。
【０３７２】
（ａ）  構成例  
図２１乃至図２３を参照して、本実施形態の半導体メモリ（例えば、フラッシュメモリ）の構成例について、説明する。
【０３７３】
＜シーケンス制御回路＞  
図２１は、第２の実施形態のフラッシュメモリの構成例を説明するためのブロック図である。図２１において、本実施形態のフラッシュメモリに関わる、シーケンス制御回路の主要部が、抽出されて図示されている。
【０３７４】
図２１に示されるように、本実施形態のフラッシュメモリにおいて、シーケンス制御回路１５は、コマンドデコーダ５７及びデータデコーダ５８を、さらに含む。
【０３７５】
コマンドデコーダ５７及びデータデコーダ５８に、入力バッファ回路１０１からの信号ＣＮＴ、及び、入力バッファ回路１０２からの信号ＤＩＮが、供給される。
【０３７６】
コマンドデコーダ５７は、信号ＰＣを出力する。信号ＰＣは、優先度制御回路５２に供給される。
【０３７７】
信号ＰＣは、所定のプレーンの動作の優先度の値を外部から指示された値に設定することを可能にする制御信号である。信号ＰＣは、メモリコントローラ５（またはホストデバイス６００）からのコマンドから生成される。
【０３７８】
データデコーダ５８は、信号ＰＤＴを出力する。信号ＰＤＴは、優先度制御回路５２において、複数の優先度ボックスＰＢに供給される。
【０３７９】
信号ＰＤＴは、メモリコントローラ５からフラッシュメモリ１に、Ｉ／Ｏ信号ＤＩＮとして送信されるデータである。信号ＰＤＴは、メモリコントローラ５（またはホストデバイス６００）によって命令された動作の優先度を示す信号（データ、情報）である。
【０３８０】
以下では、信号ＰＤＴは、優先度設定データとよばれる。
【０３８１】
＜優先度ボックス＞  
図２２は、本実施形態のフラッシュメモリにおける、優先度制御回路５２内の優先度ボックスの構成例の一例を示すブロック図である。図２２において、第１プレーンに対応する優先度ボックスＰＢ０が示されている。但し、他のプレーンに対応する優先度ボックスの内部構成は、図２２に示される構成と実質的に同じである。
【０３８２】
図２２に示されるように、優先度設定データＰＤＴは、優先度ボックスＰＢの計算回路３００に供給される。
【０３８３】
信号ＰＣＨＧは、制御信号ＰＣの活性化に応じて、優先度制御回路５２によって、“０（Ｌ）”レベルから“１（Ｈ）”レベルに遷移される。
【０３８４】
各優先度ボックスＰＢにおいて、計算回路３００は、優先度制御回路５２において、入力された優先度設定データＰＤＴを用いた計算処理を行う。これによって、計算回路３００は、更新信号ＮｘＰＲＩＯを決定する。
【０３８５】
このように、本実施形態のフラッシュメモリにおいて、更新信号ＮｘＰＲＩＯ（ＮｘＰＲＩＯ−Ｐ０〜ＮｘＰＲＩＯ−Ｐ３）に、優先度設定データＰＤＴが示す値が反映される。
【０３８６】
“１”レベルの信号ＰＣＨＧがセレクタ３０２に供給された場合において、計算回路３００の出力信号は、セレクタ３０２を介して、レジスタ３０１に取り込まれる。
【０３８７】
＜コマンドプロトコル＞  
図２３は、本実施形態のフラッシュメモリ及びメモリシステムにおけるコマンドプロトコルを示す図である。
【０３８８】
図２３の（ａ）は、リードコマンドのコマンドプロトコルが示されている。図２３の（ａ）は、図９の（ａ）と同じコマンドプロトコルである。
【０３８９】
図２３の（ｂ）は、本実施形態のフラッシュメモリ及びメモリシステムに用いられるコマンドプロトコルを示している。
【０３９０】
図２３の（ｂ）に示されるように、優先度設定データＰＤＴは、コマンド（図中の“ＹＹｈ”）ＣＭＤｙを伴って、メモリコントローラからフラッシュメモリ１に供給される。
【０３９１】
優先度設定データＰＤＴの送受信のために、コマンドＣＭＤｙが、優先度設定データＰＤＴに付加される。
【０３９２】
コマンドＣＭＤｙは、これから実行が開始される動作の優先度を設定するための及び／又は実行中の動作の優先度（優先順位）を変更するためのコマンドである。以下では、コマンドＣＭＤｙは、優先度設定コマンドとよばれる。
【０３９３】
優先度変更コマンドＣＭＤｙは、優先度制御回路５２内のコマンドデコーダ５７に入力される。コマンドデコーダ５７は、優先度変更コマンドＣＭＤｙを解釈する。これによって、コマンドデコーダ信号ＰＣが生成される。この結果として、優先度ボックスＰＢにおいて、優先度の設定／変更が可能な状態に設定される。
【０３９４】
優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴの後に、コマンドＣＭＤ及びアドレスＡＤＲが続く。図２３の（ｂ）のコマンドプロトコルにおいて、優先度設定データＰＤＴの後のコマンドＣＭＤ及びアドレスＡＤＲは、優先度を設定する又は変更するプレーンの動作のコマンド及び動作対象のアドレスである。
【０３９５】
例えば、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴによって、実行中の動作の優先度の変更時において、コマンドＣＭＤ及びアドレスＡＤＲが再送信されてもよい。
【０３９６】
尚、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴが、優先度の設定／変更の対象のプレーン（及び動作）に関する情報を含んでもよい。この場合において、既に送信済みのコマンドに対応する動作の優先度を変更する時に、動作コマンド及びアドレスが再送信されること無しに、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴのみが、メモリコントローラ５からフラッシュメモリ１に送信されてもよい。
【０３９７】
第１の実施形態と同様に、本実施形態のフラッシュメモリは、優先度を出力できる。メモリコントローラ５は、フラッシュメモリ１から出力される優先度に基づいて、設定／変更する優先度の値を、決定できる。
【０３９８】
（ｂ）  動作例  
図２４及び図２５を参照して、本実施形態のフラッシュメモリ及びメモリシステムの動作例について、説明する。ここでは、図１乃至図２２も適宜参照して、本実施形態のフラッシュメモリ及びメモリシステムについて説明する。
【０３９９】
図２４は、本実施形態のフラッシュメモリの動作例における、複数のプレーンの優先度の変化を説明するための図である。図２４に示される例において、複数のプレーンの同時の動作によって、プレーン間の動作の調停が発生するケースが説明される。
【０４００】
図２５は、本実施形態のフラッシュメモリの動作状況に対する各種の信号の変化を説明するためのタイミングチャートである。図２５の横軸は、時間に対応する。図２５において、Ｉ／Ｏ信号ＩＯｘ、レディ／ビジー信号ＲＢｎｘ、調停信号ＰＷＢＳ及び電流Ｉｘが、示されている。
【０４０１】
図２４及び図２５に示される例において、複数のプレーンのリード動作が、動作の優先順位が内部処理及び外部（例えば、メモリコントローラ）からの指示によって変更されながら、並行して実行される。
【０４０２】
本実施形態において、以下の流れで、複数のプレーンの動作が実行される。
【０４０３】
第１プレーン２００−０のリード動作の開始の後、第２プレーン２００−１のリード動作が、メモリコントローラ５からの指示によって最も高い優先順位で実行される。この時、実行中の第１プレーン２００−０のリード動作の優先順位は、低下される。
【０４０４】
第２プレーン２００−１のリード動作の優先順位が、メモリコントローラ５からの指示によって最も低い優先順位に変更される。  
第３プレーン２００−２のリード動作が、メモリコントローラ５からの指示によって最も高い優先順位で実行される。
【０４０５】
第１プレーン２００−０のリード動作が先行して完了する。次に、第３プレーン２００−２のリード動作が完了する。最後に、第２プレーン２００−１のリード動作が、完了する。
【０４０６】
以下、本実施形態のメモリシステム及びフラッシュメモリの動作例について、より具体的に、説明する。
【０４０７】
＜時刻ｔ３１＞  
図２４及び図２５に示されるように、時刻ｔ３１において、フラッシュメモリ１の各プレーン２００において、各優先度ボックスＰＢは、状態ＳＴＡ３１を有する。状態ＳＴＡ３１は、フラッシュメモリ１において、各プレーンの動作（例えば、リード動作）が開始される前の状態である。
【０４０８】
各プレーン２００の優先度ボックスＰＢの状態は、初期状態（リード動作が開始されていない状態）に設定されている。  
各優先度ボックスＰＢにおいて、優先度信号ＰＲＩＯの値は、“０”に設定されている。
【０４０９】
＜時刻ｔ３２＞  
時刻ｔ３２において、コマンド（例えば、リードコマンド）ＣＭＤの受信によって、優先度ボックスの状態は、状態ＳＴＡ３１から状態ＳＴＡ３２へ変化する。
【０４１０】
図２３の（ａ）に示されるコマンドＣＭＤａ，ＣＭＤｂ及びアドレスＡＤＲが、メモリコントローラ５からフラッシュメモリ１に送信される。  
これによって、時刻ｔ３２において、第１プレーン２００−０のリード動作が、開始される。
【０４１１】
上述の図１７の動作と実質的に同様に、第１プレーン２００−０に対応する優先度ボックスＰＢ０において、レジスタ３０１が保持する優先度信号ＰＲＩＯ−Ｐ０の値は、“０”から“３”に変わる。
【０４１２】
シーケンス制御回路１５は、レディ／ビジー信号ＲＢｎｘの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。
【０４１３】
＜時刻ｔ３３＞  
第１プレーン２００−０に対するコマンドがフラッシュメモリ１に受信された後において、メモリコントローラ５は、優先度設定コマンドＣＭＤｙ、優先度設定データＰＤＴ、コマンドＣＭＤａ，ＣＭＤｂ及びアドレスＡＤＲを、フラッシュメモリ１に送信する。コマンドＣＭＤｙ及び優先度設定データＰＤＴが、コマンドＣＭＤ及びアドレスＡＤＲの前に、送信される。
【０４１４】
フラッシュメモリ１は、優先度設定コマンドＣＭＤｙ、優先度設定データＰＤＴ、コマンドＣＭＤ及びアドレスＡＤＲを受信する。
【０４１５】
優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴに基づいて、第２プレーン２００−１の動作の優先度が設定されるように、各優先度ボックスＰＢの状態が変更される。
【０４１６】
本例において、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴを含むコマンドプロトコルによって、第２プレーン２００−１の動作の優先度が、優先度設定データＰＤＴに対応する値に設定される。
【０４１７】
優先度設定コマンドＣＭＤｙは、フラッシュメモリ１内のコマンドデコーダ５７に供給される。コマンドデコーダ５７は、優先度設定コマンドＣＭＤｙを解釈する。これによって、信号ＰＣが活性化される。
【０４１８】
優先度設定データＰＤＴは、データデコーダ５８に供給される。データデコーダ５８は、供給された優先度設定データＰＤＴを解釈する。優先度設定データＰＤＴの解釈結果が、更新信号ＮｘＰＲＩＯを計算するための信号の１つとして、複数の優先度ボックスＰＢへ供給される。
【０４１９】
活性化された信号ＰＣによって、優先度制御回路５２及び優先度ボックスＰＢは、供給されたコマンドＣＭＤｙと共に受信したコマンドに対応する動作の優先度を、優先度設定データＰＤＴに基づく値に設定（変更）することを、認識する。
【０４２０】
優先度設定データＰＤＴを用いた計算処理によって、更新信号ＮｘＰＲＩＯの値が、決定される。
【０４２１】
例えば、図２４及び図２５の例において、優先度設定データＰＤＴは、“３”の優先度に対応するデータ（値）に設定されている。
【０４２２】
時刻ｔ３３において、信号ＰＣ及び優先度設定データＰＤＴが、各種の信号ＣＭＤＲＤ，ＢＳ，ＰＲＩＯに加えて、各優先度ボックスＰＢに供給される。
【０４２３】
各優先度ボックスＰＢは、複数の信号ＣＭＤＲＤ，ＢＳ，ＰＲＩＯ，ＰＣ及び優先度設定データＰＤＴが、第２プレーン２００−１の優先度ボックスＰＢ１に対する信号であると、認識する。
【０４２４】
これによって、優先度ボックスＰＢ１において、レジスタ３０１内の優先度ＰＲＩＯ−Ｐ１が、信号に基づいて、“０”から“３”に変更される。
【０４２５】
この一方で、第１プレーン２００−０の優先度ボックスＰＢ０において、信号ＣＭＤＲＤ，ＢＳ，ＰＲＩＯ，ＰＣ及び優先度設定データＰＤＴに基づいて、図１８の動作と類似の動作によって、レジスタ３０１内の優先度信号ＰＲＩＯ−Ｐ０（ＣｒＰＲＩＯ−Ｐ０）が、“３”から“２”へ低下される。
【０４２６】
＜時刻ｔ３４＞  
図２４及び図２５の例において、第２プレーン２００−１に対するコマンドがフラッシュメモリ１に受信された後において、メモリコントローラ５は、他のプレーンに対するコマンドをフラッシュメモリ１に送信する。
【０４２７】
ここで、第２プレーン２００−１で実行中の動作の優先度を変更する場合、メモリコントローラ５は、他のプレーンに対するコマンド（及びアドレス）の送信の前に、動作を実行中の第２プレーン２００−１に対する優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴを、フラッシュメモリ１に送信する。
【０４２８】
時刻ｔ３４において、優先度設定コマンドＣＭＤｙを含むコマンドプロトコルの受信によって、フラッシュメモリ１の各プレーン２００の動作の優先度の状態が、状態ＳＴＡ３３から状態ＳＴＡ３４へ変化する。
【０４２９】
本例において、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴを含むコマンドプロトコルに基づいて、第２プレーン２００−１の動作の優先度が、変更される。
【０４３０】
上述のように、優先度設定コマンドＣＭＤｙの解釈結果（信号ＰＣ）及び優先度設定データＰＤＴの解釈結果が、更新信号ＮｘＰＲＩＯを計算するための信号として、複数の優先度ボックスＰＢへ供給される。優先度設定データＰＤＴを用いた計算処理によって、更新信号ＮｘＰＲＩＯの値が、決定される。
【０４３１】
優先度ボックスＰＢ−Ｐ２は、計算処理の結果に基づいて、優先度設定データＰＤＴに対応する値に、対応する値に変更する。  
例えば、優先度設定データＰＤＴは、“１”の優先度に対応するデータ（値）に設定されている。
【０４３２】
これによって、第２プレーン２００−１の優先度信号ＰＲＩＯ−Ｐ１の値は、“３”から“１”へ低下される。
【０４３３】
第２プレーン２００−１に対する優先度の変更のためのコマンドの送信の後、メモリコントローラ５は、第３プレーン２００−２に対するコマンドＣＭＤ及びアドレスＡＤＲを、フラッシュメモリ１に送信する。ここで、第３プレーン２００−２の動作に対する優先度の設定のために、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴが、送信される。優先度設定コマンドＣＭＤ及び優先度設定データＰＤＴによって、第３プレーン２００−２のリード動作が、最優先の順位に設定されるように、各プレーン２００の動作の優先度の設定が、実行される。  
これによって、第３プレーン２００−２の優先度信号ＰＲＩＯ−Ｐ２の値は、“３”に設定される。
【０４３４】
第１プレーン２００−０の優先度信号ＰＲＩＯ−Ｐ０の値は、“２”に維持される。また、第２プレーン２００−１の優先度信号ＰＲＩＯ−Ｐ１の値は、“１”に維持される。
【０４３５】
このように、時刻ｔ３４において、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴによって、第２プレーン２００−１のリード動作は、第１及び第３プレーン２００−０，２００−２のリード動作の優先度より低い優先度に変更される。
【０４３６】
この結果として、第３プレーン２００−２のリード動作が優先的に実行されるように、第３プレーン２００−２のリード動作の優先度が最も高い値に設定された状態で、第３プレーン２００−２のリード動作が、開始される。
【０４３７】
第１の実勢形態で説明したように、優先度信号ＰＲＩＯ及び調停信号ＰＷＢＳに基づいて、各プレーン２００における負荷（電流及び／又はノイズ）の発生タイミングがオーバーラップしないように、第３プレーン２００−２に対するリード動作が、他のプレーン２００のリード動作より、優先的に実行される。例えば、第３プレーンの動作の優先度より低い優先度に設定されたプレーンの動作が、スロー状態又はウェイト状態に設定された状態で、第３プレーン２００−２のリード動作が、実行される。
【０４３８】
これによって、複数のプレーン２００の負荷の発生タイミングがオーバーラップしないように、優先度の低い動作を実行するプレーンの負荷の発生タイミングが、優先度の高い動作を実行するプレーンの負荷の発生タイミングより後に、シフトされる。
【０４３９】
尚、メモリコントローラ５が優先度設定コマンドＣＭＤｙを送信する場合において、例えば、優先度設定コマンドＣＭＤｙ及び優先度設定データＰＤＴの送信の前に、図１０の優先度出力コマンドによって、フラッシュメモリ１内の各プレーンの優先度が、メモリコントローラ５に出力されてもよい。これによって、出力された優先度に基づいて、メモリコントローラ５は、優先度設定データＰＤＴの値を、適宜制御できる。
【０４４０】
＜時刻ｔ３５＞  
時刻ｔ３５において、各プレーン２００の動作の状態は、状態ＳＴＡ３４から状態ＳＴＡ３５へ変化する。
【０４４１】
調停による内部処理のシフトが生じない場合、優先度の低い動作が、優先度の高い動作より前に終了する可能性がある。  
例えば、時刻ｔ３４から時刻ｔ３５までの期間中において、第１プレーン２００−０の第２優先度のリード動作が終了する。
【０４４２】
これによって、第１プレーン２００−０の内部ビジー信号ＢＳ−Ｐ０は、非活性化される。“Ｌ”レベルの内部ビジー信号ＢＳ−Ｐ０が、各優先度ボックスＰＢに供給される。第１プレーン２００−０の優先度ボックスＰＢ０に保持される優先度信号ＰＲＩＯ−Ｐ０は、“２”から“０”へ変化する。
【０４４３】
第１プレーン２００−０の動作の完了に伴って、“Ｌ”レベルの内部ビジー信号ＢＳ−Ｐ０に基づいて、第２プレーン２００−１の動作の優先度は、“１”から“２”へ上昇する。尚、本例において、第２プレーン２００−１の動作の優先度は、“１”の値に維持されてもよい。
【０４４４】
また、第３プレーン２００−２の動作が、第２プレーン２００−１の動作と並行して実行されている。
【０４４５】
例えば、第３プレーン２００−２に関する“Ｈ”レベルの調停信号ＰＷＢＳ−Ｐ２の検知によって、第２プレーン２００−１における電流の発生タイミングが、第３プレーン２００−２における電流の発生タイミングの後にシフトされるように、シーケンサ５１−１，５１−２は、優先度信号ＰＲＩＯに基づいて、対応するプレーン２００−１，２００−２の動作タイミングを制御する。
【０４４６】
このように、高い優先度を有するプレーン２００−２の動作が優先的に実行されるように、複数のプレーン２００の動作が、調停される。  
これによって、フラッシュメモリ１内において、プレーン２００の電流の発生のタイミングが、分散される。
【０４４７】
以上のように、第３プレーン２００−２のリード動作が、完了する。  
＜時刻ｔ３６＞  
時刻ｔ３６において、各プレーンの動作の状態は、以下のように、状態ＳＴＡ３５から状態ＳＴＡ３６へ、変化する。
【０４４８】
第３プレーン２００−２のリード動作が完了すると、優先度ボックスの状態は、状態ＳＴＡ３５から状態ＳＴＡ３６へ変化する。
【０４４９】
内部ビジー信号ＢＳ−Ｐ２は、非活性化される。“Ｌ”レベルの内部ビジー信号ＢＳ−Ｐ２が、各優先度ボックスＰＢに供給される。
【０４５０】
リード動作の終了によって、第３プレーン２００−２の優先度ボックスＰＢ２内に保持される値は、“３”から“０”へ変化する。
【０４５１】
この結果として、フラッシュメモリ１において、第２プレーン２００−１の未完了のリード動作が、単独で実行中の状態になる。  
このため、第２プレーン２００−１の優先度ボックスＰＢ内に保持される優先度は、“２”から“３”に変化する。尚、本例において、複数のプレーンの並列動作から１つのプレーンの単独の動作に移行した場合において、第２プレーン２００−１の優先度ボックスＰＢ１内に保持される優先度の値は、変化されなくともよい。
【０４５２】
＜時刻ｔ３７＞  
時刻ｔ３７において、第２プレーン２００−１のリード動作が、完了する。リード動作の終了によって、第２プレーンＰ１の優先度ボックスＰＢ内に保持される値ＰＲＩＯ−Ｐ１は、“３”から“０”へ変わる。  
これによって、各プレーンの動作の状態は、状態ＳＴＡ３６から状態ＳＴＡ３７へ、変化する。
【０４５３】
この結果として、フラッシュメモリ１内の全てのプレーン２００は、動作（例えば、リード動作）が実行されていない状態になる。
【０４５４】
尚、上述のように、プレーン２００から読み出されたデータは、フラッシュメモリ１からメモリコントローラ５へ、適切なタイミングで送信される。上述の実施形態と同様に、プレーン２００からデータを読み出し可能であるかどうか（新たなコマンドを発行可能であるかどうか）をメモリコントローラ５に通知するために、内部ビジー信号（又は内部ビジー信号から生成される信号）が、端子ＲＢｎｘを介して、フラッシュメモリ１からメモリコントローラ５に送信されてもよい。
【０４５５】
以上のように、本実施形態のフラッシュメモリにおける複数のプレーンの並列動作が、終了する。
【０４５６】
尚、本実施形態において、フラッシュメモリの動作中における各プレーンの状態ＳＴＡ３１〜ＳＴＡ３７の内容は、図１０Ａ乃至図１０Ｃによる複数の方法の少なくとも１つによって、随時出力可能である。
【０４５７】
本実施形態のフラッシュメモリ及びメモリシステムにおいて、高優先コマンドＣＭＤｘを含むコマンドプロトコルと優先度設定コマンドＣＭＤｙを含むコマンドプロトコルとが、併用されてもよい。
【０４５８】
＜まとめ＞  
本実施形態のように、メモリコントローラからのコマンドによって、プレーンの動作の優先度を、フラッシュメモリ１の外部から変更できる。
【０４５９】
これによって、本実施形態の半導体メモリ及びメモリシステムは、動作の自由度を向上できる。
【０４６０】
また、本実施形態の半導体メモリ及びメモリシステムは、半導体メモリに接続されたデバイスの動作状況及び要求に対して、フレキシブルに対応できる。
【０４６１】
したがって、本実施形態の半導体メモリ及びメモリシステムは、システムの管理／運用の自由度を向上できる。
【０４６２】
以上のように、本実施形態の半導体メモリ及びメモリシステムは、動作特性を改善できる。
【０４６３】
［３］  第３の実施形態  
第３の実施形態の半導体メモリ及びメモリシステムについて、説明する。
【０４６４】
上述の実施形態の半導体メモリ及びメモリシステムの動作例として、フラッシュメモリのリード動作の実行例が、示されている。
【０４６５】
フラッシュメモリが実行する動作は、ステータスリードでもよい。
【０４６６】
ステータスリードは、フラッシュメモリ内で実行された動作（リード、ライト、及びイレース）の成否を示すステータス情報を、フラッシュメモリからメモリコントローラへ転送する動作である。これによって、メモリコントローラは、フラッシュメモリ内の動作の成否を確認できる。
【０４６７】
上述の実施形態で実行される各プレーンの動作は、リード動作に限らず、ライト動作又はイレース動作であってもよい。
【０４６８】
本実施形態において、各プレーンで並行して実行される動作は、同じ動作に限らず、リード動作、ライト動作及びイレース動作が、混在していてもよい。
【０４６９】
［４］  その他  
本実施形態の半導体メモリとして、フラッシュメモリが例示されている。
【０４７０】
但し、本実施形態のメモリは、複数のプレーン（並列に動作可能な制御単位）を有するメモリデバイスであればよい。
【０４７１】
例えば、本実施形態のメモリデバイス（半導体メモリ）は、ＲｅＲＡＭ、ＭＲＡＭ、ＤＲＡＭ又はＳＲＡＭでもよい。
【０４７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４７３】
１：フラッシュメモリ、５：メモリコントローラ、１５：シーケンス制御回路、５１：シーケンサ、５２：優先度制御回路、ＰＢ：優先度ボックス、２００：プレーン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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