(57)【要約】【課題】コンタクトへの電極埋め込み性とはんだ接続層の均一性とが両立可能な電極構造を有する半導体装置を提供することにある。【解決手段】半導体装置は、半導体基板と、前記半導体基板に接する表面電極と、を有する。前記表面電極は、前記半導体基板に近い順に、第１層と、前記第１層の表面に形成された第２層と、前記第２層の表面に形成された第３層と、を含む。前記第１層はＡｌＳｉ層であり、前記第２層はＡｌＣｕ層であり、前記第３層はＮｉ層である。前記第２層のＡｌグレインサイズは、前記第１層のＡｌグレインサイズより小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に接する表面電極と、を有し、
前記表面電極は、前記半導体基板に近い順に、
第１層と、
前記第１層の表面に形成された第２層と、
前記第２層の表面に形成された第３層と、を含み、
前記第１層は、ＡｌＳｉ層であり、
前記第２層は、ＡｌＣｕ層、ＡｌＳｉＣｕ層、または、ＡｌＳｉ層であり、
前記第３層は、Ｎｉ層であり、
前記第２層のＡｌグレインサイズは、前記第１層のＡｌグレインサイズより小さい、
半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第１層のＡｌグレインサイズは、１３μｍ以上−２０μｍ以下であり、
前記第２層のＡｌグレインサイズは、９μｍ以下である、半導体装置。
【請求項３】
請求項１の半導体装置において、
前記半導体基板と前記第１層との間に、バリア層を有する、半導体装置。
【請求項４】
請求項１の半導体装置において、
前記半導体基板は、ＩＧＢＴを有し、
前記表面電極は、前記ＩＧＢＴのエミッタ電極である、半導体装置。
【請求項５】
請求項１の半導体装置において、
前記半導体基板は、ＭＯＳＦＥＴを有し、
前記表面電極は、前記ＭＯＳＦＥＴのソース電極である、半導体装置。
【請求項６】
請求項１の半導体装置において、
前記半導体基板は、ダイオードを有し、
前記表面電極は、前記ダイオードのアノード電極である、半導体装置。
【請求項７】
素子領域と、前記素子領域を囲むように設けられた周辺領域と、を含む半導体基板と、
前記素子領域に設けられ、前記半導体基板に接する表面電極と、
前記周辺領域に設けられ、前記半導体基板に接するフィールドプレート電極と、を含み、
前記表面電極は、前記半導体基板に近い順に、
第１層と、
前記第１層の表面に形成された第２層と、
前記第２層の表面に形成された第３層と、を含み、
前記第１層は、ＡｌＳｉ層であり、
前記第２層は、ＡｌＣｕ層、ＡｌＳｉＣｕ層、または、ＡｌＳｉ層であり、
前記第３層は、Ｎｉ層であり、
前記フィールドプレート電極は、前記第１層と前記第２層、または、前記第２層を含む、
半導体装置。
【請求項８】
請求項７の半導体装置において、
前記周辺領域に設けられ、前記半導体基板に接するチャネルストッパ電極を含み、
前記フィールドプレート電極は、前記チャネルストッパ電極と前記表面電極との間に設けられる、半導体装置。
【請求項９】
請求項８の半導体装置において、
前記チャネルストッパ電極は、前記第１層と前記第２層、または、前記第２層を含む、半導体装置。
【請求項１０】
請求項９の半導体装置において、
前記第１層のＡｌグレインサイズは、１３μｍ以上−２０μｍ以下であり、
前記第２層のＡｌグレインサイズは、９μｍ以下である、半導体装置。
【請求項１１】
請求項７の半導体装置において、
前記第１層のＡｌグレインサイズは、１３μｍ以上−２０μｍ以下であり、
前記第２層のＡｌグレインサイズは、９μｍ以下である、半導体装置。
【請求項１２】
請求項７の半導体装置において、
前記半導体基板は、ＩＧＢＴを有し、
前記表面電極は、前記ＩＧＢＴのエミッタ電極である、半導体装置。
【請求項１３】
請求項７の半導体装置において、
前記半導体基板の表面に設けられ、コンタクトを有する絶縁膜を含み、
前記半導体基板の表面は、前記コンタクトにおいて、露出しており、
前記第１層は、前記コンタクト内に埋め込まれている、半導体装置。
【請求項１４】
請求項７の半導体装置において、
前記素子領域において、前記第２層は前記第１層を覆う様に設けられ、
前記第２層の端部は、前記周辺領域に位置する、半導体装置。
【請求項１５】
半導体素子を含む半導体基板の表面に、表面電極を形成する工程を有し、
前記工程は、
第１層を形成する第１工程と、
前記第１層の表面に第２層を形成する第２工程と、
前記第２層の表面に第３層を形成する第３工程と、を含み、
前記第１工程は、ＡｌＳｉを、４００°Ｃ以上の基板温度でスパッタして前記第１層を形成する工程を含み、
前記第２工程は、ＡｌＣｕ、ＡｌＳｉＣｕまたはＡｌＳｉを、２００°Ｃ以下の基板温度でスパッタして前記第２層を形成する工程を含み、
前記第３工程は、Ｎｉを、無電解めっき法により前記第２層の表面に形成して前記第３層を形成する工程を含む、
半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記第３工程は、
前記第２層の表面をジンケート処理して、Ｚｎ置換膜を形成する工程と、
前記Ｚｎ置換膜をＮｉに置換し、置換されたＮｉを触媒としてＮｉを析出させ、前記無電解めっき法により前記第３層を形成する工程と、を含む、半導体装置の製造方法。
【請求項１７】
請求項１５において、
前記第１工程は、
前記半導体基板の表面に設けられた絶縁膜に、コンタクトを形成する工程と、
前記コンタクトから露出する前記半導体基板の表面、および、前記絶縁膜の表面に、前記第１層のＡｌＳｉ層を形成する工程と、
前記コンタクトに内部に、前記第１層が埋め込まれるように、前記第１層をエッチバックまたは研削する工程と、を含む、半導体装置の製造方法。
【請求項１８】
請求項１５において、
前記第１工程は、前記第１層を前記半導体基板の素子領域に選択的に設けられる様にパターニングする工程を含み、
前記第２工程は、前記第２層がパターニングされた前記第１層の表面および側面を覆い、かつ、前記第２層の端部が前記半導体基板の周辺領域に位置する様に、パターニングする工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、特に、パワーデバイスに利用される半導体装置およびその製造方法に適用可能である。
【背景技術】
【０００２】
パワーデバイスに利用される半導体装置として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴの表面電極の構成として、国際公開第２０１１／００４４６９号（特許文献１）や特開２０１０−２７８１６４号（特許文献２）が提案されている。
【０００３】
国際公開第２０１１／００４４６９号は、「半導体装置の表面電極として、半導体基板の表面側から順に、バリア金属層である第１層、Ａｌ層である第２層、Ａｌ−Ｓｉ層またはＡｌ−Ｃｕ層またはＡｌ−Ｓｉ−Ｃｕ層である第３層、はんだ接合層である第４層を積層する。第４層は、第３層に対してＺｎ置換処理を行った後に無電解めっきによって形成することができる。」と開示している。また、「第２層（１３２）のＡｌは、基板温度２５℃〜３００℃で形成し、第３層（１３３）のＡｌＳｉ、ＡｌＣｕもしくはＡｌＳｉＣｕは、基板温度２５℃〜３００℃で形成する。」と開示している。
【０００４】
特開２０１０−２７８１６４号は、「表面電極は、半導体基板に接する第１層として２５０℃以下の基板温度でスパッタ法によってＡｌ−Ｓｉ層またはＡｌ−Ｓｉ−Ｃｕ層を形成し、その表面に積層する第２層として４００℃以上の基板温度でスパッタ法によってＡｌ層またはＡｌ−Ｃｕ層を形成し、その表面側に、はんだ接合層、はんだ層を形成することによって、製造する。」と開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１１／００４４６９号
【特許文献２】特開２０１０−２７８１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らは、パワーデバイスに利用される半導体装置の表面電極について検討し、以下の点を見出した。
【０００７】
亜鉛（Ｚｎ）置換膜の緻密性がアルミニウム（Ａｌ）の結晶方位に依存する。そのため、スパッタ温度によっては電極表面に面積の広い（１００）の結晶方位のＡｌが形成された場合、Ｚｎ置換膜に空白が生じる虞がある。
【０００８】
また、Ａｌの形成を、３００℃以下の基板温度でスパッタ法により行った場合、コンタクト径が小さくなった時に、ボイドが発生する可能性がある。
【０００９】
また、はんだ接続層に接する層（Ａｌ層またはＡｌ−Ｃｕ（アルミニウム−銅合金）層等）を４００℃以上のような高温でスパッタ法により形成すると、電極表面に面積の広い（１００）の結晶方位のＡｌが形成されやすい。
【００１０】
本開示の課題は、コンタクトへの電極埋め込み性とはんだ接続層の均一性とが両立可能な電極構造を有する半導体装置を提供することにある。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、半導体装置は、半導体基板と、前記半導体基板に接する表面電極と、を有する。前記表面電極は、前記半導体基板に近い順に、第１層と、前記第１層の表面に形成された第２層と、前記第２層の表面に形成された第３層と、を含む。前記第１層はＡｌＳｉ層であり、前記第２層はＡｌＣｕ層であり、前記第３層はＮｉ層である。前記第２層のＡｌグレインサイズは、前記第１層のＡｌグレインサイズより小さい。
【発明の効果】
【００１４】
上記半導体装置によれば、コンタクトへの電極埋め込み性とはんだ接続層の均一性とが両立可能である。
【図面の簡単な説明】
【００１５】
【図１】実施例１に係る半導体装置を説明するための断面図である。
【図２】変形例に係る半導体装置を説明するための断面図である。
【図３】実施例１に係る半導体装置の平面図の構成例を示す図である。
【図４】ＡｌＳｉ層の形成工程を示す断面図である。
【図５】ＡｌＣｕ層の形成工程を示す断面図である。
【図６】ＡｌＳｉ層およびＡｌＣｕ層のパターニング工程を示す断面図である。
【図７】ポリイミド層の形成工程を示す断面図である。
【図８】Ｚｎ置換膜の形成工程を示す断面図である。
【図９】Ｎｉ層の形成工程を示す断面図である。
【図１０】基板温度が異なるスパッタで形成したＡｌＣｕ層の表面のＡｌグレインマップの表面写真を示す図である。
【図１１】基板温度が異なるスパッタで形成したＡｌＣｕ層の表面上に形成したＺｎ置換膜の表面写真を示す図である。
【図１２】基板温度が異なるスパッタで形成したＡｌＣｕ層の表面上に形成した無電解Ｎｉめっき層（Ｎｉ層）の表面写真を示す図である。
【図１３】スパッタ時の基板温度とＡｌＣｕ層のＡｌグレインサイズ（結晶粒径）との関係を示す図である。
【図１４】実施例２に係る半導体装置を説明するための断面図である。
【図１５】ＡｌＳｉ層の形成工程を示す断面図である。
【図１６】ＡｌＳｉ層の高さがコンタクト以下になるようエッチバックもしくは研削する工程を示す断面図である。
【図１７】ＡｌＣｕ層の形成工程を示す断面図である。
【図１８】ＡｌＣｕ層のパターニング工程を示す断面図である。
【図１９】ポリイミド層の形成工程を示す断面図である。
【図２０】Ｚｎ置換膜の形成工程を示す断面図である。
【図２１】Ｎｉ層の形成工程を示す断面図である。
【図２２】実施例３に係る半導体装置を説明するための断面図である。
【図２３】ＡｌＳｉ層の形成工程を示す断面図である。
【図２４】ＡｌＳｉ層のパターニング工程を示す断面図である。
【図２５】ＡｌＣｕ層の形成工程を示す断面図である。
【図２６】ＡｌＣｕ層のパターニング工程を示す断面図である。
【図２７】ポリイミド層の形成工程を示す断面図である。
【図２８】Ｚｎ置換膜の形成工程を示す断面図である。
【図２９】Ｎｉ層の形成工程を示す断面図である。
【図３０】実施例１、２、３に係る半導体ウエハの一部を拡大して示す平面図である。
【発明を実施するための形態】
【００１６】
以下、実施例、および、変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１７】
また、以下の実施例および変形例では、パワーデバイス用として利用される半導体装置に形成される半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例として説明するが、ＭＯＳＦＥＴやダイオードなど半導体素子を用いた半導体装置の電極構造としても利用可能である。
【実施例１】
【００１８】
図１は、実施例１に係る半導体装置を説明するための断面図である。図１は、半導体装置１００が形成された半導体ウエハ１の断面図が示されている。半導体ウエハ１は、例えば、単結晶シリコンを利用することが出来る。半導体ウエハ１は、素子領域ＥＲと、素子領域ＥＲの周辺を囲むように設けられた周辺領域ＰＲと、組立時にダイシングされるスクライブ領域ＳＲと、を含む。周辺領域ＰＲは、外周領域という事もできる。半導体装置１００は、素子領域ＥＲと周辺領域ＰＲとにより構成される。つまり、半導体ウエハ１はスクライブ領域ＳＲがダイシングされて個片化されることにより、複数の半導体チップが形成される。各半導体チップは半導体装置１００に対応する。
【００１９】
半導体ウエハ１の素子領域ＥＲには、トレンチゲートを有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がパワーデバイスの半導体素子として設けられており、また、ＩＧＢＴのエミッタ電極に接続される表面電極ＥＤが設けられている。表面電極ＥＤは、エミッタ電極パッドという事もできる。周辺領域ＰＲには、ゲート電極Ｇ、フィールドプレート電極ＦＰ、チャネルストッパ電極ＧＲが設けられる。ゲート電極Ｇ、フィールドプレート電極ＦＰ、チャネルストッパ電極ＧＲについては、図３０を用いて後述される。
【００２０】
半導体ウエハ１は、半導体基板１１と、半導体基板１１の裏面側に設けられた裏面電極１２と、を含む。裏面電極１２は、金（Ａｕ）または銀（Ａｇ）などから構成可能なコレクタ電極である。半導体基板１１には、その裏面側から、Ｐ＋型のコレクタ領域１３と、Ｎ−型のドリフト層１４と、が積層されて設けられる。なお、Ｐ型は第１導電型、Ｎ型は第２導電型ということが出来る。
【００２１】
素子領域ＥＲにおいて、Ｎ−型のドリフト層１４の上側には、Ｐ型のボディ領域１５が設けられ、Ｎ−型のドリフト層１４の表面には、Ｎ＋型のエミッタ領域１６が設けられる。また、半導体基板１１の表面側からボディ領域１５を貫通するトレンチゲート１７が設けられる。トレンチゲート１７は、トレンチ内に埋め込まれたゲート電極１７１と、ゲート電極１７１を覆う様に設けられたゲート酸化膜１７２と、を有する。トレンチゲート１７の表面は、半導体基板１１の一部に設けられた層間絶縁膜２１によって覆われている。
【００２２】
また、素子領域ＥＲにおいて、半導体基板１１および層間絶縁膜２１の表面に接して第１層であるＡｌＳｉ（アルミニウム・シリコン合金）層２２が設けられる。つまり、半導体基板１１の表面には、ボディ領域１５およびエミッタ領域１６が露出する様に層間絶縁膜２１が選択的に設けられる。第１層であるＡｌＳｉ層２２は、層間絶縁膜２１から露出するボディ領域１５の表面およびエミッタ領域１６の表面と接して設けられる。ＡｌＳｉ層２２の表面に、第２層であるＡｌＣｕ（アルミニウム・銅合金）層２３が設けられ、ＡｌＣｕ層２３の表面に、第３層であるニッケル（Ｎｉ）層２４が設けられる。ＡｌＳｉ層２２、ＡｌＣｕ層２３の表面の一部に保護膜としてのポリイミド層３０が設けられる。第３層であるＮｉ層２４は、はんだ接続層であり、Ｎｉ層２４の上側には、はんだ層が形成されることとなる。表面電極ＥＤは、ＡｌＳｉ層２２と、ＡｌＣｕ層２３と、Ｎｉ層２４と、を含む。
【００２３】
周辺領域ＰＲにおいて、Ｎ−型のドリフト層１４の表面の一部には、Ｐ型のボディ領域１５と同時に設けられたＰ型領域１９と、Ｎ＋型のエミッタ領域１６と同時に設けられたＮ＋型領域２０とが設けされる。Ｐ型領域１９はフィールドプレート層とされ、Ｎ＋型領域２０はチャネルストッパ層とされる。半導体基板１１の一部には、Ｐ型領域１９の一部とＮ＋型領域２０一部とが露出する様に層間絶縁膜２１が設けられる。フィールドプレート層とされるＰ型領域１９の表面と層間絶縁膜２１の一部の表面に接して、第１層であるＡｌＳｉ層２２が設けられる。ＡｌＳｉ層２２の表面に、第２層であるＡｌＣｕ層２３が設けられて、フィールドプレート電極ＦＰが構成される。また、チャネルストッパ層とされるＮ＋型領域２０の表面と層間絶縁膜２１の一部の表面に接して、第１層であるＡｌＳｉ層２２が設けられる。ＡｌＳｉ層２２の表面に、第２層であるＡｌＣｕ層２３が設けられて、チャネルストッパ電極ＧＲが構成される。また、保護膜としてのポリイミド層３０が層間絶縁膜２１の一部の表面とＡｌＳｉ層２２およびＡｌＣｕ層２３の表面の一部とに設けられる。
【００２４】
スクライブ領域ＳＲにおいて、Ｎ−型のドリフト層１４の表面の一部には、層間絶縁膜２１が設けられる。半導体基板１１および層間絶縁膜２１の表面に接して第１層であるＡｌＳｉ層２２が設けられる。ＡｌＳｉ層２２の表面に、第２層であるＡｌＣｕ層２３が設けられる。ＡｌＳｉ層２２およびＡｌＣｕ層２３の表面に、第３層であるＮｉ層２４が設けられる。Ｎｉ層２４の表面に保護膜としてのポリイミド層３０が設けられる。
【００２５】
フィールドプレート電極ＦＰおよびフィールドプレート層（Ｐ型領域１９）は、素子領域ＥＲのＰ型のボディ領域１５とＮ−型のドリフト層１４とで構成されるｐｎ接合から広がる空乏層が引き延ばされて電界の集中を緩和し、降伏を阻止する。また、空乏層が延び過ぎて周辺領域ＰＲの端部に接地して電流が流れることを防止するために、チャネルストッパ電極ＧＲおよびチャネルストッパ層（Ｎ＋型領域２０）が設けられている。チャネルストッパ電極ＧＲおよびチャネルストッパ層（Ｎ＋型領域２０）には、コレクタ電極１２の電位が伝えられて、空乏層の延びを抑制する。
【００２６】
個片化された半導体装置１００は、例えば、３端子（ゲート、エミッタ、コレクタ）を有するリードフレームに搭載され、その後、封止樹脂などによりモールドされて、１つのパッケージにされる。
【００２７】
図１において、半導体基板１１に接する第１層は、ＡｌＳｉの状態図における固溶度線以上の基板温度で形成したＡｌＳｉ層２２で構成する。第１層に接する第２層は、Ａｌ（アルミニウム）原子のグレインサイズ（粒径）が第１層２２より小さくなるような基板温度で形成したＡｌＣｕ層２３で構成する。第２層のＡｌＣｕ層２３の上に形成される第３層は、亜鉛（Ｚｎ）置換処理を伴う無電解めっき法で形成したＮｉ層２４で構成する。Ｎｉ層２４は、はんだ接続層として設けられる。
【００２８】
ＡｌＳｉ層２２は、例えば、４００°Ｃ以上−５００°Ｃ以下の様な基板温度の条件で、スパッタ法により形成することが出来る。ＡｌＣｕ層２３は、２５°Ｃ以上−２００°Ｃ以下の様な基板温度の条件で、スパッタ法により形成することが出来る。つまり、ＡｌＣｕ層２３は、ＡｌＳｉ層２２の形成時の基板温度と比較して、低温の基板温度でスパッタ法により形成される（低温スパッタ）。逆に、ＡｌＳｉ層２２は、ＡｌＣｕ層２３の形成時の基板温度と比較して、高温の基板温度でスパッタ法により形成される（高温スパッタ）。
【００２９】
この場合、ＡｌＳｉ層２２のＡｌ原子のグレインサイズは、１３μｍ以上−２０μｍ以下が好ましく、ＡｌＣｕ層２３のＡｌ原子のグレインサイズは、１０μｍ以下、より好ましくは９μｍ以下が良い。
【００３０】
４００°Ｃ以上−５００°Ｃ以下の様な基板温度条件で、スパッタ法により形成したＡｌＳｉ層２２は、ＡｌＣｕやＡｌＳｉＣｕと比較して、リフロー性能が高い。そのため、図１に示される様な、コンタクト径（Ｌ）が、例えば、０．５μｍ以下の様な微細なコンタクトにも、ボイド無いく、ＡｌＳｉ層２２を形成することができる。コンタクトは、層間絶縁膜２１を選択的にエッチングして設けられたコンタクトホールである。素子領域ＥＲにおいて、半導体基板１１の表面は、すなわち、エミッタ領域１６およびボディ領域１５の表面が、コンタクトホールから露出しており、エミッタ領域１６およびボディ領域１５の表面がコンタクトホール内においてＡｌＳｉ層２２と接続される。周辺領域ＰＲにおいては、フィールドプレート層とされるＰ型領域１９の表面とチャネルストッパ層とされるＮ＋型領域２０の表面とがコンタクトホールから露出しており、フィールドプレート層とされるＰ型領域１９の表面とチャネルストッパ層とされるＮ＋型領域２０の表面とがコンタクトホール内においてＡｌＳｉ層２２と接続される。図１から明らかなように、周辺領域ＰＲに設けられるコンタクトホールの径は、素子領域ＥＲに設けられるコンタクトホールの径（Ｌ）より、広くなっている。
【００３１】
第２層のＡｌＣｕ層２３は、そのＡｌグレインサイズが第１層のＡｌＳｉ層２２より小さくなるような基板温度でスパッタ法により形成する。これにより、第２層のＡｌＣｕ層２３の上に形成される第３層（Ｎｉ層２４）は、均一な無電解めっき層として形成することができる。
【００３２】
これにより、コンタクトへの電極埋め込み性とはんだ接続層（無電解めっき層）の均一性とを両立することが可能である。
【００３３】
また、異なる元素を添加したＡｌ系材料の層（２２、２３）が接合していることで、それぞれの元素が接合面の方向に拡散し、半導体基板１１の表面およびＡｌＣｕ層２３の電極表面に添加元素が析出して、残渣やノジュールが発生するのを抑制することが出来る。
【００３４】
また、Ａｌ電極（２２、２３）の表面を、Ｃｕを含むＡｌＣｕ層２３で形成することで、ＡｌＳｉ層２２の単層と比較して、高いマイグレーション耐量を得ることができ、高温・大電流動作時の半導体装置１００の品質を高めることができる。
【００３５】
なお、第２層は、ＡｌＣｕ層（２３）が最も好ましいが、ＡｌＳｉＣｕ（アルミニウム・シリコン・銅合金）層やＡｌＳｉ層を使用することも可能である。
【００３６】
また、図１には、図示されないが、Ｎｉ層２４の表面には、はんだ層が形成されることになる。
【００３７】
図２は、変形例に係る半導体装置を説明するための断面図である。図２に示される半導体ウエハ１ａが、図１に示される半導体ウエハ１と異なる部分は、半導体基板１１及び層間絶縁膜２１の表面とＡｌＳｉ層２２との間に、バリアメタル２５が設けられる点である。他の構成は図１と同じであるので、説明は省略する。バリアメタル２５は、窒化チタン（ＴｉＮ）やチタン・タングステン（ＴｉＷ）等を採用することが可能である。図２の半導体装置１００ａの構成でも、図１の半導体装置１００と同様な効果を得ることが可能である。
【００３８】
図３は、実施例１に係る半導体装置の平面図の構成例を示す図である。図３は、半導体装置１００（または１００ａ）の構成された半導体チップを、上面側から見た場合の平面図であり、ポリイミド層３０から露出しているエミッタ電極パッド（Ｅ）と、ゲート電極パッド（Ｇ）と、ケルビンエミッタ電極パッドや温度測定用パッドなどの複数のパッド（Ｐ）とが示されている。
【００３９】
図３（Ａ）において、エミッタ電極パッド（Ｅ）、ゲート電極パッド（Ｇ）、および、複数のパッド（Ｐ）のそれぞれの最上層は、図１または図２に示されるように、Ｎｉ層２４を用いた構成を示している。エミッタ電極パッド（Ｅ）の最上層はＮｉ層２４（Ｅ）であり、ゲート電極パッド（Ｇ）の最上層はＮｉ層２４（Ｇ）である。また、複数のパッド（Ｐ）の最上層はＮｉ層２４（Ｐ）である。
【００４０】
図３（Ｂ）において、図３（Ａ）と異なる部分は、ゲート電極パッド（Ｇ）、および、複数のパッド（Ｐ）のそれぞれの最上層が、Ｎｉ層２４ではなく、ＡｌＣｕ層２３とされている点である。ゲート電極パッド（Ｇ）の最上層はＡｌＣｕ層２３（Ｇ）であり、複数のパッド（Ｐ）の最上層はＡｌＣｕ層２３（Ｐ）である。図３（Ｂ）の場合、例えば、Ｎｉ層２４を無電解メッキ法で形成するとき、ゲート電極パッド（Ｇ）のＡｌＣｕ層２３（Ｇ）、および、複数のパッド（Ｐ）のＡｌＣｕ層２３（Ｐ）の上面を覆う様にマスク材が設けられ、エミッタ電極パッド（Ｅ）のＡｌＣｕ層２３の表面にＮｉ層２４（Ｅ）が設けられる。
【００４１】
図３（Ｃ）において、図３（Ａ）と異なる部分は、ゲート電極パッド（Ｇ）の最上層が図３（Ｂ）に示されるように様にＡｌＣｕ層２３（Ｇ）である点と、エミッタ電極パッド（Ｅ）の最上層であるＮｉ層２４（Ｅ）がＡｌＣｕ層２３（Ｅ）の表面に部分的に設けられている点である。図３（Ｃ）の場合、例えば、Ｎｉ層２４を無電解メッキ法で形成するとき、ゲート電極パッド（Ｇ）のＡｌＣｕ層２３（Ｇ）、および、エミッタ電極パッド（Ｅ）のＡｌＣｕ層２３の表面の一部を覆う様にマスク材が設けられ、複数のパッド（Ｐ）のＡｌＣｕ層２３（Ｐ）の上面とエミッタ電極パッド（Ｅ）のＡｌＣｕ層２３の表面の１部とにＮｉ層２４（Ｅ）、２４（Ｐ）が設けられる。
【００４２】
次に、図面を用いて、図１に示される半導体装置の製造方法を説明する。
【００４３】
図４−図９は、半導体装置１００の製造方法を断面図で示すフロー図である。より具体的には、半導体素子を含む半導体基板の表面上に、表面電極ＥＤを形成する形成工程を説明する。図４は、ＡｌＳｉ層２２の形成工程を示す断面図である。図５は、ＡｌＣｕ層２３の形成工程を示す断面図である。図６は、ＡｌＳｉ層２２およびＡｌＣｕ層２３のパターニング工程を示す断面図である。図７は、ポリイミド層３０の形成工程を示す断面図である。図８は、Ｚｎ置換膜の形成工程を示す断面図である。図９は、Ｎｉ層２４の形成工程を示す断面図である。
【００４４】
まず、図４に示されるように、トレンチゲートを有するＩＧＢＴが形成された半導体基板１１を準備する。準備された半導体基板１１の表面上に、層間絶縁膜２１を形成し、層間絶縁膜２１をパターニングして、層間絶縁膜２１にコンタクトを形成する。そして、コンタクトから露出する半導体基板１１の表面、および、層間絶縁膜２１の表面に、第１層のＡｌＳｉ層２２を形成する。つまり、素子領域ＥＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するボディ領域１５の表面およびエミッタ領域１６の表面と接して設けられる。周辺領域ＰＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＰ型領域１９の表面およびＮ＋型領域２０の表面に接して設けられる。スクライブ領域ＳＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＮ−型のドリフト層１４の表面に接して設けられる。ＡｌＳｉ層２２は、例えば、Ｓｉ濃度０．５ｗｔ％のＡｌＳｉを、４００°Ｃ以上−５００°Ｃ以下の様な基板温度でスパッタして形成する。ＡｌＳｉ層２２の厚みは、素子領域ＥＲに形成されたコンタクトを充填できるようコンタクト径（Ｌ）以上を確保するのが望ましい。コンタクト径（Ｌ）が１μｍ以上の場合は比較的容易に充填するため、その限りではない。
【００４５】
次に、図５に示されるように、ＡｌＳｉ層２２の上に、第２層のＡｌＣｕ層２３を形成する。ＡｌＣｕ層２３は、例えば、Ｃｕ濃度０．５ｗｔ％のＡｌＣｕを、２５°Ｃ以上−２００°Ｃ以下の基板温度でスパッタして形成する。
【００４６】
次に、図６に示されるように、ＡｌＳｉ層２２とＡｌＣｕ層２３とを、フォトマスクを用いたエッチングによって同時にパターニングする。
【００４７】
次に、層間絶縁膜２１、ＡｌＳｉ層２２及びＡｌＣｕ層２３の表面にポリイミド層３０を形成した後、図７に示されるように、フォトマスクを使ったエッチングでポリイミド層３０をパターニングする。これにより、素子領域ＥＲのＡｌＣｕ層２３の一部がポリイミド層３０から露出される。また、スクライブ領域ＳＲにおいて、層間絶縁膜２１、ＡｌＳｉ層２２及びＡｌＣｕ層２３の表面がポリイミド層３０から露出される。
【００４８】
その後、図８に示されるように、ポリイミド層３０をマスクにして、ＡｌＣｕ層２３の表面をダブルジンケート処理し、素子領域ＥＲのＡｌＣｕ層２３の表面およびスクライブ領域ＳＲのＡｌＳｉ層２２及びＡｌＣｕ層２３の表面に、Ｚｎ置換膜３５を形成する。
【００４９】
次に、Ｚｎ置換膜３５をＮｉに置換し、置換されたＮｉを触媒としてＮｉを析出させ、図９に示される様に、無電解めっき法によりＮｉ層２４を形成する。Ｎｉ層２４は、はんだ接続層として設けられるので、Ｎｉ層２４の上側には、はんだ層が形成されることとなる。
【００５０】
図示されないが、Ｎｉ層２４の後、Ｎｉ層２４の上に、ＰｄやＡｕなどを連続して無電解めっき法で形成しても良い。
【００５１】
上記製造方法によれば、以下の１または複数の効果を得ることが出来る。
【００５２】
Ａｌ原子がＡｌＣｕと比較してリフロー性能が高いＡｌＳｉを固溶度線以上の基板温度で高温スパッタして第1層（ＡｌＳｉ層２２）を形成するので、コンタクトをボイドの発生無く充填することができる。
【００５３】
また、ＡｌＳｉ層２２の上に、ＡｌＳｉのスパッタと比較して、十分低い基板温度でＡｌＣｕをスパッタして第２層を形成するので、ＡｌＣｕ層２３のＡｌのグレインサイズを、ＡｌＳｉ層２２のＡｌのグレインサイズより、小さくすることができる。これにより、ＡｌＣｕ層２３の表面の結晶方位のセルが小さくなる。
【００５４】
また、ジンケート処理によって形成されるＺｎ置換膜３５は、Ａｌの結晶方位によって緻密性が異なるため、ＡｌＣｕ層２３の表面の結晶方位のセルを小さくすることで、無電解めっき法によって形成されたＮｉ層２４の均一性を向上することができる。
【００５５】
次に、図１０−図１３を用いて、ＡｌＣｕ層２３のＡｌグレインサイズと無電解めっき法によって形成されたＮｉ層２４の表面について説明する。図１０は、基板温度が異なるスパッタで形成したＡｌＣｕ層２３の表面のＡｌグレインマップの表面写真を示す図である。図１１は、基板温度が異なるスパッタで形成したＡｌＣｕ層２３の表面上に形成したＺｎ置換膜の表面写真を示す図である。図１２は、基板温度が異なるスパッタで形成したＡｌＣｕ層２３の表面上に形成した無電解Ｎｉめっき層（Ｎｉ層）２４の表面写真を示す図である。図１３は、スパッタ時の基板温度とＡｌＣｕ層のＡｌグレインサイズ（結晶粒径）との関係を示す図である。図１０−図１２において、（Ａ）は３００°Ｃの基板温度でスパッタ法によりＡｌＣｕ層を形成したものであり、（Ｂ）は１５０°Ｃの基板温度でスパッタ法によりＡｌＣｕ層を形成したものである。
【００５６】
図１０に示されるように、（Ａ）におけるＡｌＣｕ層のＡｌグレインサイズ（粒径）は平均で約１０．５μｍであり、（Ｂ）におけるＡｌＣｕ層のＡｌグレインサイズ（粒径）は平均で約７．３μｍである。この関係は、図１３にも示されている。
【００５７】
図１１に示されるように、（Ａ）におけるＺｎ置換膜の表面は、（Ｂ）におけるＺｎ置換膜の表面より、粗い状態になっていることがわかる。すなわち、図１１の（Ｂ）におけるＺｎ置換膜の表面は、（Ａ）におけるＺｎ置換膜の表面より、滑らかになっている。
【００５８】
図１２に示されるように、（Ａ）における無電解Ｎｉめっき層は、その表面に、めっき窪みが発生している。一方、（Ｂ）における無電解Ｎｉめっき層は、その表面に、めっき窪みの発生がなく、緻密で、均一な表面となっていることがわかる。
【００５９】
すなわち、第２層のＡｌＣｕ層２３は、そのＡｌグレインサイズが小さくなるような基板温度でスパッタ法により形成すると、ＡｌＣｕ層２３の上に形成される第３層（Ｎｉ層２４）は、均一な無電解めっき層として形成することができる。
【００６０】
無電解Ｎｉめっき層に窪みがあると、そこからＡｌＣｕ層２３及びＡｌＳｉ層２２に半田層から不純物が拡散し、オン抵抗等の半導体装置の電気的特性に影響を及ぼす恐れがある。さらに半田層からの不純物がＡｌＣｕ層２３及びＡｌＳｉ層２２を介して、ボディ領域１５やエミッタ領域１６等の半導体基板１１まで拡散すると絶縁ゲート型バイポーラトランジスタ等の半導体装置の閾値変動を起こし、半導体装置の信頼性が低下する恐れがある。
【００６１】
なお、上記では、半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例として説明したが、それに限定されない。ＭＯＳＦＥＴやダイオードなど半導体素子を用いた半導体装置の電極構造としても利用可能である。半導体素子がＭＯＳＦＥＴとされる場合、ＭＯＳＦＥＴのソース電極が表面電極ＥＤの構造として利用できる。半導体素子がダイオードの場合、アノード電極が表面電極ＥＤの構造として利用できる。すなわち、半導体基板１１に設けられる半導体素子の１つの活性領域（例えば、エミッタ領域、ソース領域、アノード領域）と接続される電極構造として、表面電極ＥＤの構造を利用可能である。
【実施例２】
【００６２】
次に、実施例２について、図面を用いて説明する。
【００６３】
図１４は、実施例２に係る半導体装置を説明するための断面図である。図１４に示される半導体ウエハ１ｂが、図１に示される半導体ウエハ１と異なる部分は、第１層のＡｌＳｉ層２２が、層間絶縁膜２１に設けられたコンタクト内に埋め込まれている点である。第１層のＡｌＳｉ層２２の表面は、エッチバック等により、層間絶縁膜２１の表面より低くされる。他の構成は図１と同じであるので、説明は省略する。
【００６４】
これにより、表面電極ＥＤ、フィールドプレート電極ＦＰ、および、チャネルストッパ電極ＧＲの高さが低くされ、電極の平坦性が向上ないし改善されている。
【００６５】
また、ＡｌＣｕ層と比較して、マイグレーション耐量が低く、水分とも反応しやすいＡｌＳｉ層の表面を、ＡｌＣｕ層で完全に被覆することができる。これにより、マイグレーション耐量および耐湿性を向上することができる。
【００６６】
なお、上記では、第１層のＡｌＳｉ層２２の表面は層間絶縁膜２１の表面より低くされるとしたが、それに限定されない。ＡｌＳｉ層２２の表面は、機械的に研削して、層間絶縁膜２１の表面と同じ高さとしても良い。
【００６７】
次に、図面を用いて、図１４に示される半導体装置１００ｂの製造方法を説明する。
【００６８】
図１５−図２１は、半導体装置１００ｂの製造方法を断面図で示すフロー図である。より具体的には、半導体素子を含む半導体基板の表面上に、表面電極ＥＤを形成する形成工程を説明する。図１５は、ＡｌＳｉ層２２の形成工程を示す断面図である。図１６は、ＡｌＳｉ層の高さがコンタクト以下になるようエッチバックもしくは研削する工程を示す断面図である。図１７は、ＡｌＣｕ層２３の形成工程を示す断面図である。図１８は、ＡｌＣｕ層２３のパターニング工程を示す断面図である。図１９は、ポリイミド層３０の形成工程を示す断面図である。図２０は、Ｚｎ置換膜の形成工程を示す断面図である。図２１は、Ｎｉ層２４の形成工程を示す断面図である。
【００６９】
まず、図１５に示されるように、トレンチゲートを有するＩＧＢＴが形成された半導体基板１１を準備する。準備された半導体基板１１の表面上に、層間絶縁膜２１を形成し、層間絶縁膜２１をパターニングして、層間絶縁膜２１にコンタクトを形成する。そして、コンタクトから露出する半導体基板１１の表面、および、層間絶縁膜２１の表面に、第１層のＡｌＳｉ層２２を形成する。つまり、素子領域ＥＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するボディ領域１５の表面およびエミッタ領域１６の表面と接して設けられる。周辺領域ＰＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＰ型領域１９の表面およびＮ＋型領域２０の表面に接して設けられる。スクライブ領域ＳＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＮ−型のドリフト層１４の表面に接して設けられる。ＡｌＳｉ層２２は、例えば、Ｓｉ濃度０．５ｗｔ％のＡｌＳｉを、４００°Ｃ以上―５００°Ｃ以下の様な基板温度でスパッタして形成する。ＡｌＳｉ層２２の厚みは、素子領域ＥＲに設けたコンタクトを充填できるようコンタクト径（Ｌ）以上を確保するのが望ましい。コンタクト径（Ｌ）が１μｍ以上の場合は比較的容易に充填するため、その限りではない。
【００７０】
次に、図１６に示されるように、ＡｌＳｉ層２２の表面の高さが層間絶縁膜２１の表面以下になるようエッチバックする。なお、ＡｌＳｉ層２２は、機械的に研削して、ＡｌＳｉ層２２の表面の高さと層間絶縁膜２１の表面の高さを同じにしてもよい。ＡｌＳｉ層２２は層間絶縁膜２１に設けたコンタクト内に埋め込まれている。ＡｌＳｉ層２２はコンタクト内のみ存在する様に、エッチバックまたは機械的に研削されている。
【００７１】
特に機械的に研削してＡｌＳｉ層２２をコンタクト内のみ存在する様に形成する方法によれば、ＡｌＳｉ材料特有のシリコン残渣（Ｓｉ残渣）が層間絶縁膜２１表面から効果的に除去出来、表面電極ＥＤの平坦性がより向上し、さらにこの後に形成するＡｌＣｕ層２３が上記Ｓｉ残渣により層間絶縁膜２１との接着性が低下するのを防止する効果も得られる。
【００７２】
次に、図１７に示されるように、ＡｌＳｉ層２２の表面上、および、層間絶縁膜２１の表面上に、第２層のＡｌＣｕ層２３を形成する。ＡｌＣｕ層２３は、例えば、Ｃｕ濃度０．５ｗｔ％のＡｌＣｕを、２５°Ｃ以上―２００°Ｃ以下の基板温度でスパッタして形成する。
【００７３】
次に、図１８に示されるように、ＡｌＣｕ層２３を、フォトマスクを用いたエッチングによって同時にパターニングする。
【００７４】
次に、層間絶縁膜２１及びＡｌＣｕ層２３の表面にポリイミド層３０を形成した後、図１９に示されるように、フォトマスクを使ったエッチングでポリイミド層３０をパターニングする。これにより、素子領域ＥＲのＡｌＣｕ層２３の一部がポリイミド層３０から露出される。また、スクライブ領域ＳＲにおいて、層間絶縁膜２１、及びＡｌＣｕ層２３の表面がポリイミド層３０から露出される。
【００７５】
次に、図２０に示されるように、ポリイミド層３０をマスクにして、ＡｌＣｕ層２３の表面をダブルジンケート処理し、素子領域ＥＲのＡｌＣｕ層２３の表面および素子領域ＥＲのＡｌＣｕ層２３の表面に、Ｚｎ置換膜３５を形成する。
【００７６】
次に、Ｚｎ置換膜３５をＮｉに置換し、置換されたＮｉを触媒としてＮｉを析出させ、図２１に示されるように様に、無電解めっき法によりＮｉ層２４を形成する。図示されないが、この後、Ｎｉ層２４の上に、ＰｄやＡｕなどを連続して無電解めっき法で形成しても良い。
【実施例３】
【００７７】
次に、実施例３について、図面を用いて説明する。
【００７８】
図２２は、実施例３に係る半導体装置を説明するための断面図である。図２２に示される半導体ウエハ１ｃが、図１に示される半導体ウエハ１と異なる部分は、第１層のＡｌＳｉ層２２が周辺領域ＰＲおよびスクライブ領域ＳＲに形成されていない点と、素子領域ＥＲにおいて、ＡｌＳｉ層２２の表面および側面がＡｌＣｕ層２３に完全に覆われている点である。この場合、ＡｌＳｉ層２２とＡｌＣｕ層２３とは、別々にパターンエッチングすることになる。また、この時、ＡｌＳｉ層２２を覆うＡｌＣｕ層２３の端部２３Ｅは、微細なコンタクトを有する素子領域ＥＲより外側の周辺領域ＰＲに位置させる。これにより、素子領域ＥＲにおいて、ＡｌＳｉ層２２がＡｌＣｕ層２３に完全に覆われ、かつ、周辺領域ＰＲにおいて、ＡｌＣｕ層２３のみが電極（フィールドプレート電極ＦＰ、チャネルストッパ電極ＧＲ）となるので、半導体装置１００ｃのマイグレーション耐量および耐湿性を向上することができる。つまり、周辺領域ＰＲには、電圧を保持するためのフィールドプレート電極ＦＰやチャネルストッパ電極ＧＲが形成されており、マイグレーションや水分の侵入による影響を受けやすい。しかし、周辺領域ＰＲの電極（ＦＰ、ＧＲ）をＡｌＣｕ層２３のみで形成するので、半導体装置１００ｃの信頼性の向上に寄与することができる。
【００７９】
また、周辺領域ＰＲおよびスクライブ領域ＳＲの電極の高さが素子領域ＥＲの電極（ＥＤ）の高さより、低くなる構造が形成される。これにより、スクライブ領域ＳＲをダイシングブレードによりダイシングする際に、ダイシングブレードへの負担を軽減することができる。
【００８０】
また、周辺領域ＰＲの電極（ＦＰ、ＧＲ）はＡｌＣｕ層２３のみ構成されるが、周辺領域ＰＲに設けられるコンタクトのコンタクト径は素子領域ＥＲと異なり比較的大きく形成できる。そのため、ＡｌＳｉ層２２を設けなくても、周辺領域ＰＲにおけるコンタクトの埋め込み性は特に問題とはならない。また、フィールドプレート電極ＦＰも、チャネルストッパ電極ＧＲも、この後説明するＰ型領域１９やＮ−型のドリフト層１４の電位を一定に保つ目的で設けるので、大電流を流すこともない。従って、ＡｌＣｕ層２３のみでフィールドプレート電極ＦＰやチャネルストッパ電極ＧＲを構成しても、Ｐ型領域１９やＮ−型のドリフト層１４の間の接続抵抗の影響は問題にならない。
【００８１】
さらに、電極（ＥＤ）の端部２３Ｅやゲート配線Ｇ、フィールドプレート電極ＦＰ、チャネルストッパ電極ＧＲ等の周辺領域ＰＲに設けられる配線の高さが、素子領域ＥＲに設けられる電極（ＥＤ）の高さと比較して、低く抑える。これにより、半導体装置１００ｃを封止するモールド樹脂が収縮しても、その収縮によって発生する電極スライドは効果的に抑制することができる。
【００８２】
次に、図面を用いて、図２２に示される半導体装置１００ｃの製造方法を説明する。
【００８３】
図２３−図２９は、半導体装置１００ｃの製造方法を断面図で示すフロー図である。より具体的には、半導体素子を含む半導体基板の表面上に、表面電極ＥＤを形成する形成工程を説明する。図２３は、ＡｌＳｉ層２２の形成工程を示す断面図である。図２４は、ＡｌＳｉ層２２のパターニング工程を示す断面図である。図２５は、ＡｌＣｕ層２３の形成工程を示す断面図である。図２６は、ＡｌＣｕ層２３のパターニング工程を示す断面図である。図２７は、ポリイミド層３０の形成工程を示す断面図である。図２８は、Ｚｎ置換膜の形成工程を示す断面図である。図２９は、Ｎｉ層２４の形成工程を示す断面図である。
【００８４】
まず、図２３に示されるように、トレンチゲートを有するＩＧＢＴが形成された半導体基板１１を準備する。準備された半導体基板１１の表面上に、層間絶縁膜２１を形成し、層間絶縁膜２１をパターニングして、層間絶縁膜２１にコンタクトを形成する。そして、コンタクトから露出する半導体基板１１の表面、および、層間絶縁膜２１の表面に、第１層のＡｌＳｉ層２２を形成する。つまり、素子領域ＥＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するボディ領域１５の表面およびエミッタ領域１６の表面と接して設けられる。周辺領域ＰＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＰ型領域１９の表面およびＮ＋型領域２０の表面に接して設けられる。スクライブ領域ＳＲにおいて、第１層であるＡｌＳｉ層２２は、層間絶縁膜２１に設けたコンタクトから露出するＮ−型のドリフト層１４の表面に接して設けられる。ＡｌＳｉ層２２は、例えば、Ｓｉ濃度０．５ｗｔ％のＡｌＳｉを、４００°Ｃ以上―５００°Ｃ以下の様な基板温度でスパッタして形成する。ＡｌＳｉ層２２の厚みは、素子領域ＥＲに設けられたコンタクトを充填できるようコンタクト径（Ｌ）以上を確保するのが望ましい。コンタクト径（Ｌ）が１μｍ以上の場合は比較的容易に充填するため、その限りではない。
【００８５】
次に、図２４に示されるように、ＡｌＳｉ層２２を、フォトマスクを用いたエッチングによってパターニングする。ＡｌＳｉ層２２は、素子領域ＥＲに選択的に設けられ、周辺領域ＰＲおよびスクライブ領域ＳＲには設けられない。
【００８６】
次に、図２５に示されるように、パターニングされたＡｌＳｉ層２２の上、および、層間絶縁膜２１の上に、第２層のＡｌＣｕ層２３を形成する。ＡｌＣｕ層２３は、例えば、Ｃｕ濃度０．５ｗｔ％のＡｌＣｕを、２５°Ｃ以上―２００°Ｃ以下の基板温度でスパッタして形成する。
【００８７】
次に、図２６に示されるように、ＡｌＣｕ層２３を、フォトマスクを用いたエッチングによってパターニングする。素子領域ＥＲにおいて、ＡｌＳｉ層２２がＡｌＣｕ層２３に完全に覆われる様に、ＡｌＣｕ層２３がパターニングされることになる。この時、ＡｌＳｉ層２２を覆うＡｌＣｕ層２３の端部２３Ｅは、微細なコンタクトを有する素子領域ＥＲより外側の周辺領域ＰＲに位置させる。
【００８８】
次に、層間絶縁膜２１、ＡｌＣｕ層２３の表面にポリイミド層３０を形成した後、図２７に示されるように、フォトマスクを使ったエッチングでポリイミド層３０をパターニングする。これにより、素子領域ＥＲのＡｌＣｕ層２３の一部がポリイミド層３０から露出される。また、スクライブ領域ＳＲにおいて、層間絶縁膜２１及びＡｌＣｕ層２３の表面がポリイミド層３０から露出される。
【００８９】
その後、図２８に示される様に、ポリイミド層３０をマスクにして、ＡｌＣｕ層２３の表面をダブルジンケート処理し、素子領域ＥＲのＡｌＣｕ層２３の表面およびスクライブ領域ＳＲのＡｌＣｕ層２３の表面に、Ｚｎ置換膜３５を形成する。
【００９０】
次に、Ｚｎ置換膜３５をＮｉに置換し、置換されたＮｉを触媒としてＮｉを析出させ、図２９に示される様に、無電解めっき法によりＮｉ層２４を形成する。図示されないが、この後、Ｎｉ層２４の上に、ＰｄやＡｕなどを連続して無電解めっき法で形成しても良い。
【００９１】
図３０は、実施例１、２、３に係る半導体ウエハの一部を拡大して示す平面図である。図３０には、スクライブ領域ＳＲと、周辺領域ＰＲと、素子領域ＥＲの一部部分とが拡大して示されている。スクライブ領域ＳＲには、特に限定されないが、マスク用位置合わせ用のパターン電極ＴＥＧが形成される。パターン電極ＴＥＧは、図１、図２、図１４、図２２において、スクライブ領域ＳＲに形成される電極（２２、２３、２４等）である。半導体装置の周辺領域ＰＲには、スクライブ領域ＳＲから素子領域ＥＲへ向かう方向に沿って、チャネルストッパ電極ＧＲ、複数のフィールドプレート電極ＦＰ、および、ゲート電極Ｇが順次設けられており、かつ、互いに並走する様に離間して配置される。エミッタ電極（ＥＤ）の大部分は、素子領域ＥＲに形成されるが、一部は周辺領域ＰＲ内に配置される。
【００９２】
半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例として説明したが、それに限定されない。ＭＯＳＦＥＴやダイオードなど半導体素子を用いた半導体装置の電極構造としても利用可能である。半導体素子がＭＯＳＦＥＴとされる場合、ＭＯＳＦＥＴのソース電極が表面電極ＥＤの構造として利用できる。半導体素子がダイオードの場合、アノード電極が表面電極ＥＤの構造として利用できる。
【００９３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００９４】
１００、１００ａ、１００ｂ、１００ｃ：半導体装置
ＥＲ：素子領域
ＰＲ：周辺領域
ＳＲ：スクライブ領域
ＥＤ：表面電極
ＦＰ：フィールドプレート電極
ＧＲ：チャネルストッパ電極
１１：半導体基板
２２：第１層（ＡｌＳｉ層）
２３：第２層（ＡｌＣｕ層）
２４：第３層（Ｎｉ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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