(57)【要約】【課題】互いに反対導電型となる複数の多層接合構造が含まれる半導体集積回路において、互いにトレードオフの関係にある多層接合構造のパンチスルー耐圧を改善することができ、プロセスバラツキに対する耐圧特性マージンを確保し易くなる半導体集積回路の製造方法を提供する。【解決手段】第１導電型の支持層１２の上部に第２導電型の第１ウェル領域２１を形成する工程と、第１ウェル領域２１上に熱酸化法により酸化膜３２を形成して、第１ウェル領域２１の上面側の第２導電型の不純物濃度を選択的に低下させる工程と、酸化膜３２を除去する工程と、第１ウェル領域２１の上部に第１導電型の第２ウェル領域を形成する工程と、第２ウェル領域上に第２導電型の主電極領域を有する半導体素子を集積化する工程とを含む。【選択図】図７Ａ
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【特許請求の範囲】
【請求項１】
第１導電型の支持層の上部に第２導電型の第１ウェル領域を形成する工程と、
前記第１ウェル領域上に熱酸化法により酸化膜を形成して、前記第１ウェル領域の上面側の第２導電型の不純物濃度を選択的に低下させる工程と、
前記酸化膜を除去する工程と、
前記第１ウェル領域の上部に第１導電型の第２ウェル領域を形成する工程と、
前記第２ウェル領域上に第２導電型の主電極領域を有する半導体素子を集積化する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項２】
第１導電型の支持層の上部に第２導電型の第１ウェル領域を形成する工程と、
前記第１ウェル領域の上部に第１導電型の第２ウェル領域を形成する工程と、
前記第２ウェル領域上に熱酸化法により酸化膜を形成して、前記第２ウェル領域の上面側の第２導電型の不純物濃度を選択的に低下させる工程と、
前記酸化膜を除去する工程と、
前記第２ウェル領域上に第２導電型の主電極領域を有する半導体素子を集積化する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項３】
前記半導体素子と同一チップに、出力段となる電力用半導体素子をモノリシックに集積化したことを特徴とする請求項１又は２に記載の半導体集積回路の製造方法。
【請求項４】
前記電力用半導体素子が縦型のＭＩＳトランジスタであることを特徴とする請求項３に記載の半導体集積回路の製造方法。
【請求項５】
前記電力用半導体素子がトレンチゲート構造を有することを特徴とする請求項３又は４に記載の半導体集積回路の製造方法。
【請求項６】
前記酸化膜をパターニングすることによりエッチングマスクを形成し、前記エッチングマスクを用いたエッチングにより、前記支持層に前記電力用半導体素子のトレンチを形成することを特徴とする請求項５に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法に係り、特に電力用の半導体集積回路（パワーＩＣ）の製造方法に関する。
【背景技術】
【０００２】
車載用等のハイサイド型パワーＩＣの構造例として、同一のｎ型基板上に出力段用の縦型ｎチャネルＭＯＳＦＥＴと、制御回路用の横型ＭＯＳＦＥＴが作り込まれたモノリシックな集積構造（モノリシックＩＣ）が知られている。ｎ型基板の裏面側は縦型ＭＯＳＦＥＴのドレイン端子であり、バッテリが接続される電源電圧端子（ＶＣＣ端子）に接続される。ｎ型基板を電源電圧に固定すると、フローティング電位で使用可能な回路用の横型ｐチャネルＭＯＳＦＥＴを形成するためには、ｎ型基板の上部にｐ型ウェル領域、ｎ型ウェル領域、ｐ＋型領域の３重拡散構造（多層接合構造）を形成する必要がある。
【０００３】
車載用等の場合では、ハイサイド型パワーＩＣのＶＣＣ端子には、一般に５０Ｖ〜６０Ｖ程度以上の耐圧が要求される。ｎ型基板とｐ型ウェル領域の間に高電圧が印加された場合、ｎ型基板、ｐ型ウェル領域、ｎ型ウェル領域で構成されるｎ−ｐ−ｎ多層接合構造においてパンチスルーの発生を防止する必要がある。また、横型ｐチャネルＭＯＳＦＥＴを回路で使用する場合、ｎ型ウェル領域とｐ型ウェル領域の間に１０Ｖ〜３０Ｖ程度の電圧が印加される。このため、ｐ＋型領域、ｎ型ウェル領域、ｐ型ウェル領域で構成されるｐ−ｎ−ｐ多層接合構造におけるパンチスルーの発生も防止する必要がある。
【０００４】
しかしながら、ｐ型ウェル領域及びｎ型ウェル領域を一般的なイオン注入工程及び熱拡散工程によりそれぞれ形成する場合、ｎ−ｐ−ｎ多層接合構造のパンチスルー耐圧とｐ−ｎ−ｐ多層接合構造のパンチスルー耐圧は互いにトレードオフの関係にあり、プロセスがばらついた際の要求仕様に対する耐圧特性マージンを確保し難いという課題がある。
【０００５】
特許文献１には、半導体基板内に拡散層を形成後、拡散層上に熱酸化膜を形成し、半導体基板表面近傍の余剰の不純物を吸い出すことが記載されている。特許文献２には、ｐ型不純物イオン及びｎ型不純物イオンを２重注入した領域に熱酸化膜を成長させ、ｐ型不純物の酸化膜への吸い出しとｎ型不純物のシリコン表面への蓄積を行って基板表面近傍にｎ型領域を形成することが記載されている。特許文献３には、フィールド絶縁膜を形成後に低濃度ドレイン領域形成のイオン注入を行うことにより、フィールド絶縁膜形成に伴う不純物の吸い出しを防止することが記載されている。特許文献４には、バイポーラトランジスタのベース領域表面にシリサイド膜を形成し、ボロン吸い出し効果によってベース領域の表面不純物濃度を減少させることが記載されている。特許文献５には、第１の処理温度の熱酸化によりゲート酸化膜を形成後、第１の処理温度よりも高い第２の処理温度の熱処理により、ゲート酸化膜の形成過程でパイルアップされた燐（Ｐ）及び吸い出されたボロン（Ｂ）を再分布させることが記載されている。これら特許文献１〜５では、上記課題は考慮されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭４９−２４６７６号公報
【特許文献２】特開昭５３−１０２８２号公報
【特許文献３】特開２００６−２５３３３４号公報
【特許文献４】特開平６−２１０７２号公報
【特許文献５】特許第５５１５８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記課題に鑑み、本発明は、互いに反対導電型となる複数の多層接合構造が含まれる半導体集積回路において、互いにトレードオフの関係にある反対導電型の多層接合構造のパンチスルー耐圧を改善することができ、プロセスバラツキに対する耐圧特性マージンを確保し易くなる半導体集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、（ａ）第１導電型の支持層の上部に第２導電型の第１ウェル領域を形成する工程と、（ｂ）第１ウェル領域上に熱酸化法により酸化膜を形成して、第１ウェル領域の上面側の第２導電型の不純物濃度を選択的に低下させる工程と、（ｃ）酸化膜を除去する工程と、（ｄ）第１ウェル領域の上部に第１導電型の第２ウェル領域を形成する工程と、（ｅ）第２ウェル領域上に第２導電型の主電極領域を有する半導体素子を集積化する工程とを含む半導体集積回路の製造方法であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）第１導電型の支持層の上部に第２導電型の第１ウェル領域を形成する工程と、（ｂ）第１ウェル領域の上部に第１導電型の第２ウェル領域を形成する工程と、（ｃ）第２ウェル領域上に熱酸化法により酸化膜を形成して、第２ウェル領域の上面側の第２導電型の不純物濃度を選択的に低下させる工程と、（ｄ）酸化膜を除去する工程と、（ｅ）第２ウェル領域上に第２導電型の主電極領域を有する半導体素子を集積化する工程とを含む半導体集積回路の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、互いに反対導電型となる複数の多層接合構造が含まれる半導体集積回路において、互いにトレードオフの関係にある多層接合構造のパンチスルー耐圧を改善することができ、プロセスバラツキに対する耐圧特性マージンを確保し易くなる半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体集積回路の一例を示す要部断面図である。
【図２】本発明の実施形態に係る半導体集積回路の一例を示す等価回路図である。
【図３】比較例に係る半導体集積回路の表面から深さ方向の不純物濃度分布を示すグラフである。
【図４】本発明の実施形態に係る半導体集積回路の表面から深さ方向の不純物濃度分布を示すグラフである。
【図５Ａ】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図５Ｂ】図５Ａに対応する不純物濃度分布を示すグラフである。
【図６Ａ】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図５Ａに引き続く工程断面図である。
【図６Ｂ】図６Ａに対応する不純物濃度分布を示すグラフである。
【図７Ａ】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図６Ａに引き続く工程断面図である。
【図７Ｂ】図７Ａに対応する不純物濃度分布を示すグラフである。
【図８】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図７Ａに引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１Ａ】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１１Ｂ】図１１Ａに対応する不純物濃度分布を示すグラフである。
【図１２Ａ】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１１Ａに引き続く工程断面図である。
【図１２Ｂ】図１２Ａに対応する不純物濃度分布を示すグラフである。
【図１３】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１２Ａに引き続く工程断面図である。
【図１４】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１５に引き続く工程断面図である。
【図１７Ａ】本発明の実施形態の変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図１７Ｂ】図１７Ａに対応する不純物濃度分布を示すグラフである。
【発明を実施するための形態】
【００１２】
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
本発明の実施形態では、半導体集積回路に種々の半導体素子がモノリシックに集積化される。本発明の実施形態において、これらの集積化される半導体素子の「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。集積化される半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、集積化される半導体素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、集積化される半導体素子がＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、集積化される半導体素子の「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能な場合もある。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１４】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１５】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１６】
＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路の一例として、車載用に好適な仕様となるハイサイド型パワーＩＣを説明する。本発明の実施形態に係る半導体集積回路は、図１に示すように、同一の半導体チップに、パワー半導体素子を有する出力段部２００と、制御回路用の半導体素子、回路素子及び保護素子等を有する回路部１００とを備えるモノリシックなパワーＩＣである。図１では、出力段部２００に出力段用の縦型パワー半導体素子が集積化された構造を例示している。
【００１７】
以下の説明では、半導体チップを構成する半導体基体（１１，１２）が、シリコン（Ｓｉ）からなる半導体材料を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。また、図１では、半導体基体（１１，１２）が、第１導電型で高不純物濃度（ｎ＋型）の半導体基板（Ｓｉウェハ）からなる裏面コンタクト層１１上に、裏面コンタクト層１１よりも低不純物濃度（ｎ−型）の支持層１２がエピタキシャル成長された構造を例示する。なお、支持層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成することで半導体基体（１１，１２）を構成してもよい。
【００１８】
半導体基板を裏面コンタクト層１１とする場合、裏面コンタクト層１１の不純物濃度は例えば２×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度であれば市場で容易に入手できる。この場合、支持層１２の不純物濃度は例えば１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３程度に選択でき、ここでは例えば１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度である。ｎ−型の半導体基板からなる支持層１２の裏面に、ｎ＋型の拡散層で裏面コンタクト層１１を形成する場合は、裏面コンタクト層１１の不純物濃度を５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度とすることが可能である。なお、裏面コンタクト層１１の不純物濃度は一定でなくてもよく、裏面コンタクト層１１に接続される裏面電極（図示省略）との界面で１×１０２１ｃｍ−３程度まで高不純物濃度となるようなプロファイルでも構わない。例えば支持層１２側の５×１０１８ｃｍ−３〜２×１０１９ｃｍ−３程度の層と、裏面電極側の３×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度の層との複合構造でも構わない。
【００１９】
図１の右側に示す出力段部２００には、トレンチゲート型の縦型ｎチャネルＭＯＳＦＥＴ（以下、「縦型素子」という。）２０１がパワー半導体素子として設けられている。縦型素子２０１は、裏面コンタクト層１１をドレイン領域として機能させ、支持層１２をドリフト層として機能させる。裏面コンタクト層１１の裏面側にはドレイン電極となる裏面電極（図示省略）が配置されており、裏面コンタクト層１１の裏面が電源電圧端子ＶＣＣに接続されている。
【００２０】
出力段部２００において、支持層１２の上部には第２導電型（ｐ型）のウェル領域１３がベース領域（ボディ領域）として設けられている。ウェル領域１３の上部には、支持層１２よりも高不純物濃度のｎ＋型のソース領域１４ａ，１４ｂが選択的に設けられている。更に、ウェル領域１３の上部には、ソース領域１４ａ，１４ｂにそれぞれ接するようにｐ＋型のベースコンタクト領域１５ａ，１５ｂが選択的に設けられている。ベースコンタクト領域１５ａ，１５ｂ及びソース領域１４ａ，１４ｂ上にはソース電極配線（図示省略）が配置されており、ベースコンタクト領域１５ａ，１５ｂ及びソース領域１４ａ，１４ｂが出力端子ＯＵＴに接続されている。
【００２１】
支持層１２の上面からソース領域１４ａ，１４ｂ及びウェル領域１３を貫通するトレンチ１６が設けられている。トレンチ１６内には、ゲート絶縁膜１７を介してゲート電極１８が埋め込まれ、縦型の制御電極構造（１７，１８）を構成している。ゲート電極１８は、ゲート絶縁膜１７を介して、ウェル領域１３のゲート絶縁膜１７に接するトレンチ側面側のポテンシャルを静電的に制御することにより、ベース領域（ボディ領域）となるウェル領域１３のトレンチ側面側に反転チャネルを形成する。図１の断面上では、ゲート電極１８上などに燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）等からなる層間絶縁膜１９が配置された構造を例示する。
【００２２】
一方、図１の左側に示す回路部１００には、横型ｐチャネルＭＯＳＦＥＴ（以下、「第１横型素子」という。）１０１及び横型ｎチャネルＭＯＳＦＥＴ（以下、「第２横型素子」という。）１０２が制御回路用の半導体素子として設けられている。第１横型素子１０１及び第２横型素子１０２により相補型ＭＯＳ（ＣＭＯＳ）が制御回路の一部として集積化される。
【００２３】
第１横型素子１０１は、支持層１２の上部に設けられた第２導電型（ｐ型）の第１ウェル領域２１と、第１ウェル領域２１の内側且つ上部に設けられ、支持層１２よりも高不純物濃度の第１導電型（ｎ型）の第２ウェル領域２２とを備える。第１ウェル領域２１の不純物濃度は例えば１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度であり、第２ウェル領域２２の不純物濃度は例えば１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度である。第２ウェル領域２２の上部には、第１ウェル領域２１よりも高不純物濃度の第２導電型（ｐ＋型）の第１主電極領域（ソース領域）２３及び第２主電極領域（ドレイン領域）２４が互いに離間して選択的に設けられている。
【００２４】
即ち、第１横型素子１０１は、支持層１２の上部にｐ型の第１ウェル領域２１と、ｎ型の第２ウェル領域２２と、ｐ＋型のソース領域２３及びドレイン領域２４との３重拡散構造でｐ−ｎ−ｐ多層接合構造を構成している。ｐ−ｎ−ｐ多層接合構造により、第１横型素子１０１のバックゲート領域である第２ウェル領域２２は、支持層１２から電気的に絶縁分離されてフローティング電位で使用される。
【００２５】
第２ウェル領域２２上には横型の制御電極構造（２５，２６）が配置されている。制御電極構造（２５，２６）は、ソース領域２３とドレイン領域２４の間の第２ウェル領域２２上に設けられたゲート絶縁膜２５と、ゲート絶縁膜２５上に配置された制御電極（ゲート電極）２６を備える。ゲート電極２６は、ゲート絶縁膜２５を介して、第２ウェル領域２２の表面ポテンシャルを静電的に制御することにより、第２ウェル領域２２の表層に反転チャネルを形成する。
【００２６】
ゲート絶縁膜２５としては、例えばＳｉＯ２膜等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
【００２７】
ゲート電極２６の材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコンが使用可能であるが、ポリシリコンの他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、又は高融点金属とポリシリコンとのシリサイドが使用可能である。更にゲート電極２６の材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。ソース領域２３上には、Ａｌ等の金属材料からなる第１主電極配線（ソース電極配線）が配置されている。ドレイン領域２４上には、Ａｌ等の金属材料からなる第２主電極配線（ドレイン電極配線）が配置されている。
【００２８】
第２横型素子１０２は、第１ウェル領域２１の上部に第１横型素子１０１から分離して設けられる。第１ウェル領域２１の上部には、支持層１２よりも高不純物濃度のｎ＋型の第１主電極領域（ソース領域）２７及び第２主電極領域（ドレイン領域）２８が互いに離間して選択的に設けられている。第１ウェル領域２１上には横型の制御電極構造（２５，２９）が配置されている。制御電極構造（２５，２９）は、ソース領域２７とドレイン領域２８の間の第１ウェル領域２１上に設けられたゲート絶縁膜２５と、ゲート絶縁膜２５上に配置された制御電極（ゲート電極）２９を備える。ゲート電極２９は、ゲート絶縁膜２５を介して、第１ウェル領域２１の表面ポテンシャルを静電的に制御することにより、第１ウェル領域２１の表層に反転チャネルを形成する。また、回路部１００側の支持層１２の上面には、フィールド酸化膜３０が選択的に設けられている。
【００２９】
図２に、本発明の実施形態に係る半導体集積回路の等価回路図を示す。図２からも、本発明の実施形態に係る半導体集積回路は、回路部１００及び出力段部２００を備えることが理解できる。図１に示した第１横型素子１０１及び第２横型素子１０２は、図２に示した回路部１００に含まれるＭＯＳトランジスタＴ１，Ｔ２に対応する。ＭＯＳトランジスタＴ１，Ｔ２は、例えば出力段部２００を駆動する駆動回路の一部に相当する。図１に示した縦型素子２０１は、図２に示した出力段部２００のＭＯＳトランジスタＴ０に対応する。ＭＯＳトランジスタＴ０には還流ダイオードＤ１が接続されている。ＭＯＳトランジスタＴ０のソース端子が出力端子ＯＵＴに接続され、ＭＯＳトランジスタＴ０のドレイン端子が電源電圧端子ＶＣＣに接続されている。
【００３０】
車載用の仕様では、電源電圧端子ＶＣＣには５０Ｖ〜６０Ｖ程度以上の耐圧が要求されるのが一般的である。図１に示した第１横型素子１０１において、支持層１２と第２ウェル領域２２の間に高電圧が印加された場合、ｎ型の支持層１２、ｐ型の第１ウェル領域２１、ｎ型の第２ウェル領域２２で構成されるｎ−ｐ−ｎ多層接合構造におけるパンチスルー（図１に矢印Ａ１で図示）の発生を防止する必要がある。
【００３１】
ｐ＋型のソース領域２３、ｎ型の第２ウェル領域２２、ｐ型の第１ウェル領域２１とでｐ−ｎ−ｐのソース側多層接合構造が構成されている。同様に、ｐ＋型のドレイン領域２４、ｎ型の第２ウェル領域２２、ｐ型の第１ウェル領域２１とでｐ−ｎ−ｐのドレイン側多層接合構造が構成されている。第１横型素子１０１を車載用の仕様の制御回路で使用する際に、第２ウェル領域２２と第１ウェル領域２１の間に１０Ｖ〜３０Ｖ程度の電圧が印加される。このため、上述したソース側多層接合構造とドレイン側多層接合構造のそれぞれにおけるパンチスルー（図１ではドレイン側多層接合構造に矢印Ａ２で図示）の発生を防止する必要がある。
【００３２】
図３に、図１のＡ−Ａ線に沿ったソース領域２３、第２ウェル領域２２、第１ウェル領域２１及び支持層１２を切る深さ方向に対応する、比較例に係る半導体集積回路の不純物濃度分布（拡散プロファイル）を示す。図３の比較例に係る半導体集積回路の不純物濃度分布では、第１横型素子１０１の第１ウェル領域２１及び第２ウェル領域２２を一般的なイオン注入工程及び熱拡散工程で形成している。なお、図１のＡ−Ａ線はソース領域２３を切るｐ−ｎ−ｐ多層接合構造の深さ方向に対応するが、ドレイン領域２４を切るｐ−ｎ−ｐ多層接合構造の深さ方向に沿った不純物濃度分布も同等となる。図３中には、支持層１２のｎ型ドーパントの不純物濃度、第１ウェル領域２１のｐ型ドーパントの不純物濃度、第２ウェル領域２２のｎ型ドーパントの不純物濃度、ソース領域２３のｐ型ドーパントの不純物濃度を示す。第１ウェル領域２１のｐ型ドーパントの不純物濃度は、第１ウェル領域２１の上面側で表面濃度（ピーク濃度）ｄ１となる。
【００３３】
ｎ型の支持層１２、ｐ型の第１ウェル領域２１、ｎ型の第２ウェル領域２２で構成されるｎ−ｐ−ｎ多層接合構造におけるパンチスルー耐圧は、図３の中央付近の斜線で示す領域の積分電荷量Ｑｐによって決まる。積分電荷量Ｑｐを定義する斜線で示す領域は、（ａ）支持層１２のｎ型ドーパントの不純物濃度、（ｂ）第１ウェル領域２１のｐ型ドーパントの不純物濃度、及び（ｃ）第２ウェル領域２２のｎ型ドーパントの不純物濃度のプロファイルで、３方を囲まれている。ｎ−ｐ−ｎ多層接合構造におけるパンチスルー耐圧は、積分電荷量Ｑｐの２乗に概ね比例し、積分電荷量Ｑｐが大きいほど高くなる。
【００３４】
一方、ｐ＋型のソース領域２３、ｎ型の第２ウェル領域２２、ｐ型の第１ウェル領域２１と、ｐ＋型のドレイン領域２４、ｎ型の第２ウェル領域２２、ｐ型の第１ウェル領域２１とでそれぞれ構成されるｐ−ｎ−ｐ多層接合構造におけるパンチスルー耐圧は、図３の上方側に斜線で示す領域の積分電荷量Ｑｎによって決まる。積分電荷量Ｑｎを定義する斜線で示す領域は、（ａ）第１ウェル領域２１のｐ型ドーパントの不純物濃度、（ｂ）第２ウェル領域２２のｎ型ドーパントの不純物濃度、及び（ｃ）ソース領域２３のｐ型ドーパントの不純物濃度のプロファイルで、３方を囲まれている。ｐ−ｎ−ｐ多層接合構造におけるパンチスルー耐圧は、積分電荷量Ｑｎの２乗に概ね比例し、積分電荷量Ｑｎが大きいほど高くなる。
【００３５】
ｐ−ｎ−ｐ多層接合構造におけるパンチスルー耐圧を上げるために積分電荷量Ｑｎを大きくしようとすると、第２ウェル領域２２を形成するためのイオン注入時にドーズ量を大きくして第２ウェル領域２２を高不純物濃度で且つ深く形成する必要がある。このとき、第１ウェル領域２１の不純物濃度が第２ウェル領域２２によって補償（相殺）される部分が大きくなる。ｐ型とｎ型不純物の補償が生じると、積分電荷量Ｑｐが小さくなるため、ｎ−ｐ−ｎ多層接合構造におけるパンチスルー耐圧が低下する。即ち、比較例に係る半導体集積回路において、積分電荷量Ｑｐを大きくすると積分電荷量Ｑｎが小さくなり、ｐ−ｎ−ｐ多層接合構造が低下するトレードオフの関係にあり、プロセスがばらついた際の要求仕様に対する耐圧特性マージンを確保し難くなる。
【００３６】
ここで、Ｓｉからなる半導体基板に設けた拡散層上に熱酸化により酸化膜を形成すると、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）等のｐ型不純物は酸化膜に吸い出され、酸化膜と半導体基板との界面付近でｐ型不純物の濃度が低くなる傾向がある。一方、燐（Ｐ）又は砒素（Ａｓ）等のｎ型不純物は偏析（パイルアップ）し、酸化膜と半導体基板との界面付近でｎ型不純物の濃度が局所的に高くなる傾向がある。そこで、本発明者は、この現象を積極的に利用し、本発明の実施形態に係る半導体集積回路の第１横型素子１０１の第１ウェル領域２１を形成後に熱酸化工程を追加することにより、第１ウェル領域２１の上面側のｐ型不純物を酸化膜に吸い出し、第１ウェル領域２１の上面側のｐ型不純物濃度を選択的に低下させる手法を見出した。
【００３７】
図４は、第１横型素子１０１の第１ウェル領域２１を形成後に熱酸化工程を追加した場合の、図１のＡ−Ａ線に沿ったソース領域２３、第２ウェル領域２２、第１ウェル領域２１及び支持層１２を切る深さ方向の不純物濃度分布（拡散プロファイル）を示す。図４中には、支持層１２のｎ型ドーパントの不純物濃度、第１ウェル領域２１のｐ型ドーパントの不純物濃度、第２ウェル領域２２のｎ型ドーパントの不純物濃度、ソース領域２３のｐ型ドーパントの不純物濃度を示す。第１ウェル領域２１のｐ型ドーパントの不純物濃度は、第１ウェル領域２１の上面側で表面濃度（ピーク濃度）ｄ２となる。また、図３に示した比較例の場合の第１ウェル領域２１の上面側の表面濃度（ピーク濃度）ｄ１を図４にも示す。
【００３８】
図４に示すように、第１ウェル領域２１の上面側のｐ型ドーパントが酸化膜に吸い出されることで、第１ウェル領域２１の上面側（酸化膜との界面付近）のｐ型ドーパントの不純物濃度が選択的に低下し、第１ウェル領域２１の上面側の不純物濃度分布が深さ方向に平坦になっている。不純物濃度分布が深さ方向に平坦化したため、図４の第１ウェル領域２１の上面側の表面濃度（ピーク濃度）ｄ２が、比較例の表面濃度ｄ１よりも低くなっている。この結果、（ａ）第１ウェル領域２１のｐ型ドーパントの不純物濃度、（ｂ）第２ウェル領域２２のｎ型ドーパントの不純物濃度、及び（ｃ）ソース領域２３のｐ型ドーパントの不純物濃度のプロファイルで３方を囲まれる斜線で示す領域の積分電荷量Ｑｎを大きくすることができる。したがって、ｐ−ｎ−ｐ多層接合構造におけるパンチスルー耐圧を向上させることができる。
【００３９】
一方、第１ウェル領域２１の底部側のｐ型ドーパントの不純物濃度は維持されるので、（ａ）支持層１２のｎ型ドーパントの不純物濃度、（ｂ）第１ウェル領域２１のｐ型ドーパントの不純物濃度、及び（ｃ）第２ウェル領域２２のｎ型ドーパントの不純物濃度のプロファイルで３方を囲まれる斜線で示す領域の積分電荷量Ｑｐの値が維持され、ｎ−ｐ−ｎ多層接合構造におけるパンチスルー耐圧が確保される。したがって、ｎ−ｐ−ｎ多層接合構造とｐ−ｎ−ｐ多層接合構造の間のパンチスルー耐圧のトレードオフの関係を改善できる。更に、ｎ型ドーパントの表面濃度（ピーク濃度）が小さくなるように第２ウェル領域２２の総電荷量を調整しても、積分電荷量Ｑｎの低下を防ぐことができるため、ｐ−ｎ−ｐ多層接合構造におけるパンチスルー耐圧を確保しながら、第１横型素子１０１であるＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈを下げることもできる。更には、第１ウェル領域２１の上面側の不純物濃度分布が深さ方向に平坦化しているため、ｎ型ドーパントの不純物濃度がばらついても、積分電荷量Ｑｎの変動を抑制することができる。
【００４０】
＜半導体集積回路の製造方法＞
次に、図１、図５Ａ〜図１６を参照しながら、本発明の実施形態に係る半導体集積回路の製造方法の一例を説明する。以下では主に、図１に示した回路部１００の第１横型素子１０１に着目して説明する。図５Ａ、図６Ａ、図７Ａ、図１１Ａ、図１２Ａ中のＡ−Ａ線は、図１に示したＡ−Ａ線の位置に対応する。なお、以下で説明する半導体集積回路の製造方法は一例であって、本発明の実施形態に係る半導体集積回路はこれ以外の種々の方法でも製造可能である。
【００４１】
まず、ｎ＋型のシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）を裏面コンタクト層１１として用意し、この裏面コンタクト層１１上にｎ−型の支持層１２をエピタキシャル成長することで、２層構造の半導体基体（１１，１２）を形成する（図１参照。）。なお、支持層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成して半導体基体（１１，１２）を構成してもよい。支持層１２を半導体基板で構成した場合、半導体基板の厚みが問題となる場合は、裏面コンタクト層１１側に直接接合法等により、ｎ＋型のＳｉウェハを貼り合わせて補強した後、支持層１２となる半導体基板の厚み調整をしてもよい。
【００４２】
次に、支持層１２上にフォトレジスト膜３１を塗布し、図５Ａに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３１をパターニングする。パターニングされたフォトレジスト膜３１をイオン注入用マスクとして用いて、ホウ素（Ｂ）イオン等のｐ型を呈する不純物イオンを支持層１２の上面に選択的に注入する。次に、イオン注入用マスクとして用いたフォトレジスト膜３１を除去する。次に、図示を省略するが、同様のフォトリソグラフィ技術を用いて図１に示した縦型素子２０１に対応する部分のベース領域（ボディ領域）にｐ型を呈する不純物イオンを選択的に注入する。なお、イオン注入用マスクとして用いたフォトレジスト膜３１に、ベース領域（ボディ領域）となるウェル領域１３形成用の開口を設け、同時にイオン注入してもよい。ベース領域(ボディ領域)へのイオン注入は、上記のように連続または同時に行ってもよいし、また後述するトレンチ形成工程後に行ってもよい。その後、熱処理により不純物イオンを活性化させる。熱処理の初期状態における、図５Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２に対応する部分の不純物濃度分布を図５Ｂに示す。
【００４３】
その後、更に熱処理を継続し、ｐ型不純物を所望の深さまで熱拡散させる(図６Ａ)。ベース領域(ボディ領域)へのイオン注入を行った場合、図１に示した縦型素子２０１に対応する部分においても、同様にして、ベース領域（ボディ領域）となるウェル領域１３が所望の深さに形成される。図６Ａではウェル領域２１とウェル領域１３に対し、異なる条件の別工程でイオン注入を行った例である。図６Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２の部分の不純物濃度分布を図６Ｂに示す。図６Ｂに示すようにｐ型不純物の不純物濃度分布における表面濃度はｄ１となる。
【００４４】
その後、図７Ａに示すように、例えば９００℃〜１１００℃程度の熱酸化法により、第１ウェル領域２１上にＳｉＯ２膜からなる酸化膜３２を３００ｎｍ〜６００ｎｍ程度で形成する。３００ｎｍ程度以上の酸化膜３２の厚さの場合、熱酸化は水蒸気酸化が酸化速度の点から好適であるが、例えば酸素ガスを導入して行われるドライ酸化や、酸素ガスと水素ガスを燃焼して行われるパイロ酸化等を用いてもよい。
【００４５】
図７Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２の部分の不純物濃度分布を図７Ｂに示す。図７Ｂに示すように、酸化膜３２によりｐ型不純物が吸い出され、第１ウェル領域２１の上面付近の表面濃度がｄ１からｄ３まで低下する。表面濃度がｄ１からｄ３まで低下する不純物濃度分布の変化に伴い、第１ウェル領域２１の不純物濃度分布は、図７Ｂにおいて右方に凸の不純物濃度分布になる。図７Ｂの右方に凸の不純物濃度分布の頂部に位置する、上面から少し離れた位置の上面付近の第１ウェル領域２１の不純物濃度分布は深さ方向に平坦化する。酸化膜３２により吸い出されるｐ型不純物の量は、酸化膜３２の厚さ及び熱酸化工程の温度等により調整することができる。例えば、酸化膜３２の厚さを厚くするほど、酸化膜３２により吸い出されるｐ型不純物の量が多くなる。また、熱酸化工程の温度を高くするほど、酸化膜３２により吸い出されるｐ型不純物の量が多くなる。
【００４６】
次に、酸化膜３２上にフォトレジスト膜３３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３３をパターニングする。パターニングされたフォトレジスト膜３３をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図８に示すように、酸化膜３２をパターニングする。この結果、図１に示した縦型素子２０１に対応する部分のソース領域１４の上面を露出する。その後、エッチングマスクとして用いたフォトレジスト膜３３を除去する。
【００４７】
次に、酸化膜３２をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により、図９に示すように、半導体基体（１１，１２）の上部にトレンチ１６を、ウェル領域１３を貫通する深さまで選択的に掘る。その後、エッチングマスクとして用いた酸化膜３２を図１０に示すように除去する。図９に示すように酸化膜３２はトレンチ１６のエッチングマスクに用いることができるので、図７Ａに示した熱酸化工程は、独立した工程ではなく、エッチングマスクの形成工程の援用になる。即ち、図７Ａに示した熱酸化工程が工程数を増大させることはない。
【００４８】
次に、支持層１２上にフォトレジスト膜３４を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３４を第１ウェル領域２１の平面パターンの位置に合わせて、第１ウェル領域２１の平面パターンの内部にパターニングする。パターニングされたフォトレジスト膜３４をイオン注入用マスクとして用いて、図１１Ａに示すように、燐（Ｐ）イオン等のｎ型を呈する不純物イオンをｐ型の第１ウェル領域２１の上面に選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜３４を除去してから、熱処理により不純物イオンを熱処理により活性化させる。熱処理の初期状態における、図１１Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２の部分の不純物濃度分布を図１１Ｂに示す。その後、更に熱処理を継続し、ｎ型不純物を第１ウェル領域２１の内部の所望の深さまで熱拡散させ、図１２Ａに示すように、ｎ型の第２ウェル領域２２を選択的に形成する。
【００４９】
図１２Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２の部分の不純物濃度分布を図１２Ｂに示す。図１２Ｂに示すように、イオン注入されたｎ型ドーパントは、支持層１２の上面側から深さ方向へ熱拡散する。一方、第１ウェル２１のｐ型ドーパントは、深さ方向において支持層１２の上面側へ熱拡散し、第１ウェル２１のｐ型ドーパントの不純物濃度分布が均一化される。図７Ｂでは、第１ウェル領域２１の上面付近の表面濃度がｄ３からｄ１まで低下する不純物濃度分布の変化に伴い、第１ウェル領域２１の不純物濃度分布が、図７Ｂの右方に凸の不純物濃度分布になっていた。これに対して、図１２Ｂでは、第１ウェル２１の上面側のｐ型ドーパントの不純物濃度分布が均一化されて、深さ方向に平坦化する。
【００５０】
次に、シリコン局部的酸化（ＬＯＣＯＳ）法により、支持層１２上にフィールド酸化膜（ＬＯＣＯＳ膜）３０を選択的に形成する。回路部１００の第１横型素子１０１の領域においては、図１３に示すように、フィールド酸化膜３０に囲まれた窓部の間に第２ウェル領域２２の上面が露出する。次に、熱酸化法により、フィールド酸化膜３０間に露出する第２ウェル領域２２及び第１ウェル領域２１上にゲート絶縁膜２５を形成し、ウェル領域１３上及びトレンチ１６の内壁にゲート絶縁膜１７を形成する。なお、ゲート絶縁膜２５の形成時にはゲート絶縁膜２５直下のｐ型不純物の吸い出しが起こるが、ゲート絶縁膜２５は短時間で薄く形成されるため吸い出しの影響は小さい。
【００５１】
次に、フィールド酸化膜３０上、ゲート絶縁膜２５上、ゲート絶縁膜１７上及びトレンチ１６内に化学気相成長（ＣＶＤ）法等によりポリシリコン層を堆積する。ポリシリコン層上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりポリシリコン層、ゲート絶縁膜２５及びゲート絶縁膜１７をパターニングする。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。この結果、図１４に示すように、ポリシリコン層からなるゲート電極２６、ゲート電極２９及びゲート電極１８が形成される。
【００５２】
次に、図１５に示すように、フォトリソグラフィ技術を用いて、縦型素子２０１のウェル領域１３上及び第２横型素子１０２領域上に開口部を有するイオン注入用マスク５１を形成する。そして、このイオン注入用マスク５１を介して、ヒ素（Ａｓ）イオン等のｎ型を呈する不純物イオンをウェル領域１３の上面及び第２ウェル領域２２の上面に選択的に注入する。
【００５３】
次に、図１６に示すように、イオン注入用マスク５１を除去後、新たにフォトリソグラフィ技術を用いて、ウェル領域１３上及び第１横型素子１０１領域上に開口部を有するイオン注入用マスク５２を形成する。そして、ホウ素（Ｂ）イオン等のｐ型を呈する不純物イオンをウェル領域１３の上面及び第１ウェル領域２１の上面に選択的に注入する。イオン注入用マスク５２を除去後、熱処理により、縦型素子２０１のソース領域１４ａ，１４ｂ及びコンタクト領域１５ａ，１５ｂが形成される。さらに、第１横型素子のソース領域２３及びドレイン領域２４が形成され、第２横型素子のソース領域２７及びドレイン領域２８が形成される。なお、ここではトレンチ１６の形成およびポリシリコン層による埋め込み後にソース領域１４ａ,１４ｂ及びコンタクト領域１５ａ，１５ｂを形成しているが、ソース領域１４ａ，１４ｂ及びコンタクト領域１５ａ，１５ｂを形成後にトレンチ１６を形成してもよい。上記のコンタクト領域１５ａ，１５ｂとソース領域２３及びドレイン領域２４を別々に形成してもよい。また、上記のソース領域１４ａ,１４ｂとソース領域２７及びドレイン領域２８は別々に形成してもよい。
【００５４】
ソース領域２３及びドレイン領域２４を形成後、層間絶縁膜１９を形成し、その後、図示を省略するが、スパッタリング法又は蒸着法等により、Ａｌ等の金属膜を堆積する。金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により金属膜をパターニングする。この結果、ゲート電極、ソース電極配線及びドレイン電極配線が形成される。なお、Ｗ、Ｍｏ、Ｔｉ等の高融点金属のシリサイドを用いたサリサイド工程で、ゲート電極、ソース電極配線及びドレイン電極配線を形成してもよい。
【００５５】
本発明の実施形態に係る半導体集積回路の製造方法によれば、図６Ａに示すように第１ウェル領域２１を形成後、図７Ａに示すように熱酸化工程を追加又は援用している。これにより、図７Ｂに示すように、第１ウェル領域２１の底部のｐ型ドーパントの不純物濃度の値を維持しながら、第１ウェル領域２１の上面付近の不純物濃度を低減した不純物濃度分布を実現できる。このため、第１ウェル領域２１の底部側のプロファイル等により定義される積分電荷量Ｑｐを従来プロセスと同等に維持しつつ、第１ウェル領域２１の上面側のプロファイル等で定義される積分電荷量Ｑｎを増加させることが可能となる。よって、ｎ−ｐ−ｎ多層接合構造とｐ−ｎ−ｐ多層接合構造の間のパンチスルー耐圧のトレードオフが改善され、従来よりもプロセスバラツキに対する耐圧特性マージンを確保し易くなる。
【００５６】
更に、図７Ａに示すように、ｐ型ドーパントの吸い出しのための熱酸化工程を、図１に示した縦型素子２０１のトレンチ形成時のエッチングマスク形成工程等の、出力段部２００側の工程と併用することにより、工数の増加を抑制することができる。なお、工数が増加するが、ｐ型ドーパントの吸い出しのための熱酸化工程を、出力段部２００側の工程と併用せずに独立して行ってもよい。この場合、ｐ型ドーパントの吸い出しのための熱酸化工程で形成した酸化膜を、その熱酸化工程後に直ちに除去してもよい。
【００５７】
＜変形例＞
本発明の実施形態に係る半導体集積回路の製造方法では、図６Ａに示すように第１ウェル領域２１を形成後、且つ第２ウェル領域２２の形成前に熱酸化工程を行う場合を例示した。これに対して、図１２Ａに示すように第２ウェル領域２２を形成後に、図１７Ａに示すように熱酸化により酸化膜３５を形成し、ｐ型ドーパントの吸い出しを行ってもよい。この場合、第１ウェル領域２１を形成後、且つ第２ウェル領域２２の形成前に熱酸化により酸化膜を形成し、ｐ型ドーパントの吸い出しを行わなくてもよい。
【００５８】
図１７Ａに示したＡ−Ａ線に沿った深さ方向の支持層１２の部分の不純物濃度分布を図１７Ｂに示す。図１７Ｂに示すように、熱酸化によりｐ型ドーパントが酸化膜３５に吸い出されて再分布し、酸化膜３５との界面付近のｐ型ドーパントの不純物濃度が低くなる。図１７Ｂでは、熱酸化工程後のｐ型ドーパントの表面濃度（ピーク濃度）ｄ４と比較するため、熱酸化工程前のｐ型ドーパントの表面濃度（ピーク濃度）ｄ１も示すが、熱酸化工程後のｐ型ドーパントの表面濃度（ピーク濃度）ｄ４が、熱酸化工程前の表面濃度（ピーク濃度）ｄ１よりも低下している。一方、ｎ型ドーパントはパイルアップにより再分布し、酸化膜３５との界面付近において不純物濃度が高くなる。
【００５９】
その後、図１７Ａに示した酸化膜３５を除去する。他の手順は、本発明の実施形態に係る半導体集積回路の製造方法の手順と同様であるので、重複した説明を省略する。なお、図１７Ａに示すように第２ウェル領域２２を形成後に酸化膜３５を形成する場合も、図１に示した縦型素子２０１のトレンチ形成時のエッチングマスクの形成工程（マスク酸化工程）と併せて行ってもよい。
【００６０】
本発明の実施形態の変形例に係る半導体集積回路の製造方法によれば、図１２Ａに示すように第２ウェル領域２２を形成後に、図１７Ａに示すように熱酸化により酸化膜３５を形成した場合でも、図１７Ｂに示すように、第１ウェル領域２１の底部のｐ型ドーパントの不純物濃度の値を維持しながら、第１ウェル領域２１の上面付近の不純物濃度を低減した不純物濃度分布を実現できる。このため、第１ウェル領域２１の底部側のｐ型ドーパントのプロファイル等で定義される積分電荷量Ｑｐを従来プロセスと同等に維持しつつ、第１ウェル領域２１の上面側のｐ型ドーパントのプロファイル等で定義される積分電荷量Ｑｎを増加させることが可能となる。よって、ｎ−ｐ−ｎ多層接合構造とｐ−ｎ−ｐ多層接合構造の間のパンチスルー耐圧のトレードオフが改善され、従来よりもプロセスバラツキに対する耐圧特性マージンを確保し易くなる。
【００６１】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６２】
例えば、本発明の実施形態では、出力段部２００のパワー半導体素子としてトレンチゲート構造を有する縦型ｎチャネルＭＯＳＦＥＴ１０１を例示したが、プレーナ型のｎチャネルＭＯＳＦＥＴにも本発明の半導体集積回路は適用可能である。更に、出力段部２００のパワー半導体素子は、縦型ＭＯＳＳＩＴ、プレーナ型ＭＯＳＳＩＴであってもよく、より一般的には、縦型ＭＩＳトランジスタやプレーナ型ＭＩＳトランジスタであってもよい。更に、出力段部２００のパワー半導体素子は、ＩＧＢＴやＳＩサイリスタであってもよい。これらの出力段部２００のパワー半導体素子がトレンチゲート構造を有する場合は、界面におけるドーパントの不純物濃度を低下させる熱酸化工程で形成する酸化膜を、トレンチ形成のためのマスクに用いることができるので好適である。
【００６３】
また、図１では、半導体基体（１１，１２）がｎ＋型の半導体基板からなる裏面コンタクト層１１上に、ｎ−型の支持層１２がエピタキシャル成長された構造を例示したが、これに限定されない。例えば、裏面コンタクト層１１の代わりに、ｐ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｎ＋型の埋め込み層を用い、このｎ＋型の埋め込み層の上にｎ−型の支持層１２をエピタキシャル成長して３層構造の半導体基体を構成してもよい。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いた３層構造の半導体基体の場合は、支持層１２の上面から埋め込みエピタキシャル層に届くシンカー領域を設ければよい。即ち、シンカー領域を介してドレイン領域として機能するｎ＋型の埋め込みエピタキシャル層に支持層１２の上面側から接続してもよい。この場合、ドレイン電極配線は支持層１２の上面側に設けられる。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いる場合は、裏面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
【００６４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６５】
１１…半導体基板
１２…支持層
１３…ウェル領域
１４，１４ａ，１４ｂ，２３，２７…ソース領域
１５ａ，１５ｂ…ベースコンタクト領域
１６…トレンチ
１７，２５…ゲート絶縁膜
１８，２６，２９…ゲート電極
１９…層間絶縁膜
２１…第１ウェル領域
２２…第２ウェル領域
２４，２８…ドレイン領域
３０…フィールド酸化膜
３１，３４…フォトレジスト膜
３２，３５…酸化膜
１００…回路部
１０１…横型ｐチャネルＭＯＳＦＥＴ
１０２…横型ｎチャネルＭＯＳＦＥＴ
２００ 出力段部
２０１…縦型ｎチャネルＭＯＳＦＥＴ
【図１】
2019145537.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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