(57)【要約】【課題】隣接する２つのチップの間のスクライブラインがスクライブされているか否かによってメモリデバイスの記憶容量を調整することができるメモリデバイスを提供する。【解決手段】メモリデバイスは第１のチップと第２のチップを含む。第１のチップは第１のメモリアレイと、第１の信号バッファと、複数の第１のパッドとを含む。第２のチップは第２のメモリアレイと、第２の信号バッファと、複数の第２のパッドとを含む。第２の信号バッファは少なくとも１つのワイヤによって第１の信号バッファに結合され、少なくとも１つのワイヤは第１のチップと第２のチップの間のスクライブラインを通り抜ける。第１のチップと第２のチップの間のスクライブラインがスクライブされていない場合、第１の信号バッファ及び第２の信号バッファは少なくとも１つのワイヤによって信号を伝送し、第１、第２のメモリアレイは第２のパッドに接続されず、第１のパッドに共通で接続される。【選択図】図１
2019102113.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリアレイ、第１の信号バッファ及び複数の第１のパッドを含む第１のチップと、
第２のメモリアレイ、第２の信号バッファ及び複数の第２のパッドを含み、前記第２の信号バッファが少なくとも１つのワイヤによって前記第１のチップにおける前記第１の信号バッファに結合されるワイヤ第１のチップ第２のチップ第２のチップとを含み、
そのうち、前記少なくとも１つのワイヤが前記第１のチップと前記第２のチップとの間のスクライブラインを通り抜け、
前記第１のチップと前記第２のチップとの間の前記スクライブラインがスクライブされていない場合、前記第１の信号バッファ及び前記第２の信号バッファが前記少なくとも１つのワイヤによって信号を伝送し、前記第１のメモリアレイ及び第２のメモリアレイが前記第２のパッドに接続されず、前記第１のパッドに共通で接続される、メモリデバイス。
【請求項２】
前記スクライブラインの位置が前記第１のパッドの設置位置及び前記第２のパッドの設置位置と異なる、請求項１に記載のメモリデバイス。
【請求項３】
前記第１のチップと前記第２のチップとの間の前記スクライブラインが既にスクライブされている場合、前記第１のチップにおける前記第１のメモリアレイが前記第１のパッドに接続され、前記第２のチップにおける前記第２のメモリアレイが前記第２のパッドに接続される、請求項１又は請求項２に記載のメモリデバイス。
【請求項４】
前記第１の信号バッファが、第１の入力バッファを含み、前記第１の入力バッファの出力端子が前記第１のメモリアレイを制御するための第１のメモリ制御信号を生成第１のし、
前記第２の信号バッファが、第２の入力バッファを含み、前記第２の入力バッファの出力端子が前記第２のメモリアレイを制御するための第２のメモリ制御信号を生成第２のし、
前記第１の入力バッファが第１の入力バッファ端子によって入力ワイヤに結合され、前記第２の入力バッファが第２の入力バッファ端子によって前記入力ワイヤに結合され、
そのうち、前記第１のチップと前記第２のチップとの間の前記スクライブラインがスクライブされていない場合、前記第１の入力バッファが第１のヒューズ信号に基づいて第１のアクセス信号を前記第１の入力バッファ端子に伝送することを決定し、前記第２の入力バッファが第２のヒューズ信号に基づいて前記入力ワイヤにより伝送される前記第１のアクセス信号を前記第２の入力バッファ端子から前記第２の入力バッファの前記出力端子に伝送することを決定して、前記第１のメモリ制御信号及び前記第２のメモリ制御信号がいずれも前記第１のアクセス信号と同じになるようにし、
前記第１のアクセス信号が前記第１のパッドによって前記第１の入力バッファに伝送される、請求項１乃至請求項３のいずれか一項に記載のメモリデバイス。
【請求項５】
前記第１のチップと前記第２のチップとの間の前記スクライブラインが既にスクライブされている場合、前記第１の入力バッファが、前記第１のパッドが受信した前記第１のアクセス信号を前記第１の入力バッファの前記出力端子に伝送し、
前記第２の入力バッファが、前記第２のパッドが受信した前記第２のアクセス信号を前記第２の入力バッファの前記出力端子に伝送する、請求項４に記載のメモリデバイス。
【請求項６】
前記第１の入力バッファが、
第１の端子が前記第１の起動信号を受信し、第２の端子が前記第１のアクセス信号を受信する、第１の論理回路と、
第１の端子が前記第１の論理回路の出力端子に結合され、第２の端子が前記第１の入力バッファ端子に結合され、制御端子が前記第１のヒューズ信号を受信して、その前記第１の端子と前記第２の端子をオンにするか否かを決定する、第１の入力スイッチと、
入力端子が前記第１の論理回路の前記出力端子に結合され、出力端子が前記第１の入力バッファの前記出力端子とされる、第１のバッファ回路とを含み、
前記第１の論理回路が、
第１の端子が前記第１の起動信号に結合され、第２の端子が電源電圧に結合される、第１のＮＡＮＤゲートと、
第１の端子が前記第１のアクセス信号に結合され、第２の端子が前記第１のＮＡＮＤゲートの出力端子に結合され、出力端子が前記第１の論理回路の前記出力端子である、第１のＮＯＲゲートとを含み、
前記第１の入力スイッチが、
入力端子が前記第１のヒューズ信号を受信し、出力端子が逆方向の前記第１のヒューズ信号を生成する、第１のインバータと、
入力端子が前記第１のインバータの前記出力端子に結合される、第２のインバータと、
制御端子が前記第２のインバータの出力端子に結合され、第１の端子が前記第１の論理回路の前記出力端子に結合され、第２の端子が前記第１の入力バッファ端子に結合される、第１のＮ型トランジスタと、
制御端子が第１のインバータの前記出力端子に結合され、第１の端子が前記第１の論理回路の前記出力端子に結合され、第２の端子が前記第１の入力バッファ端子に結合される、第１のＰ型トランジスタとを含み、
前記第１のバッファ回路が、
制御端子が前記電源電圧を受信し、第１の端子が前記第１の論理回路の前記出力端子に結合される、第２のＮ型トランジスタと、
制御端子が接地され、第１の端子が前記第１の論理回路の前記出力端子に結合され、第２の端子が前記第２のＮ型トランジスタの第２の端子に結合される、第２のＰ型トランジスタと、
入力端子が第２のＮ型トランジスタの第２の端子に結合される、第３のインバータと、
入力端子が前記第３のインバータの出力端子に結合され、出力端子が前記第１の入力バッファの前記出力端子とされる、第４のインバータとを含む、
請求項１乃至請求項５のいずれか一項に記載のメモリデバイス。
【請求項７】
前記第２の入力バッファが、
第１の端子が前記第２の起動信号を受信し、第２の端子が前記第２のアクセス信号を受信する、第２の論理回路と、
第１の端子が前記第２の論理回路の出力端子に結合され、第２の端子が前記第２の入力バッファに結合され、制御端子が前記第２のヒューズ信号を受信する第２の入力スイッチと、
入力端子が前記第２の入力スイッチの出力端子に結合され、出力端子が前記第２の入力バッファの前記出力端子に結合される、第２のバッファ回路とを含み、
前記第２の入力スイッチの前記制御端子が、選択的に、前記第２の入力スイッチの前記前記第１の端子と前記第２の入力スイッチの前記出力端子をオンにするか、または前記第２の入力スイッチの前記第２の端子と前記第２の入力スイッチの前記出力端子をオンにし、
そのうち、前記第２の論理回路が、
第１の端子が前記第２の起動信号を受信し、第２の端子が前記第２の論理回路の出力端子に結合される、第２のＮＡＮＤゲートと、
第１の端子が前記第２のアクセス信号に結合され、第２の端子が前記第２のＮＡＮＤゲートの出力端子に結合され、出力端子が前記第２の論理回路の前記出力端子である、第２のＮＯＲゲートとを含み、
前記第２の入力スイッチが、入力端子が前記第２のヒューズ信号を受信し、出力端子が逆方向の前記第２のヒューズ信号を生成する、第５のインバータと、
入力端子が前記第５のインバータの前記出力端子に結合される、第６のインバータと、
制御端子が前記第６のインバータの前記出力端子に結合され、第１の端子が前記第２の入力バッファ端子に結合され、第２の端子が前記第２の入力スイッチの前記出力端子に結合される、第３のＮ型トランジスタと、
制御端子が前記第５のインバータの前記出力端子に結合され、第１の端子が前記第２の入力バッファ端子に結合され、第２の端子が前記第２の入力スイッチの前記出力端子に結合される、第３のＰ型トランジスタと、
制御端子が前記第５のインバータの前記出力端子に結合され、第１の端子が前記第２の論理回路の前記出力端子に結合され、第２の端子が前記第２の入力スイッチの前記出力端子に結合される、第４のＮ型トランジスタと、
制御端子が前記第６のインバータの前記出力端子に結合され、第１の端子が前記第２の論理回路の前記出力端子に結合され、第２の端子が前記第２の入力スイッチの前記出力端子に結合される、第４のＰ型トランジスタとを含み、
前記第２のバッファ回路が、入力端子が前記第２の入力スイッチの前記出力端子に結合される、第７のインバータと、
入力端子が前記第７のインバータの出力端子に結合され、出力端子が前記第２の入力バッファの前記出力端子に結合される、第８のインバータとを含む、
請求項５又は請求項６に記載のメモリデバイス。
【請求項８】
前記第１の信号バッファが、第１の出力バッファを含み、前記第１の出力バッファの出力端子が第１のメモリデータ信号を前記第１のパッドに提供し、
前記第２の信号バッファが、第２の出力バッファを含み、前記第２の出力バッファの出力端子が第２のメモリデータ信号を前記第２のパッドに提供し、
前記第１の出力バッファが第１の出力バッファ端子によって出力ワイヤに結合され、前記第２の出力バッファが第２の出力バッファ端子によって出力ワイヤに結合され、
そのうち、前記第１のチップと前記第２のチップとの間の前記スクライブラインがスクライブされていない場合、前記第２の出力バッファが第２のヒューズ信号に基づいて第２のメモリデータ信号を前記第２の入力バッファ端子に伝送することを決定し、前記第１の出力バッファが第１のヒューズ信号及びメモリ切替信号に基づいて前記第１のメモリデータ信号または前記出力ワイヤにより伝送される前記第２のメモリデータ信号を前記第１の出力バッファの前記出力端子に伝送することを決定する
請求項１乃至請求項３のいずれか一項に記載のメモリデバイス。
【請求項９】
前記第１のチップと前記第２のチップとの間の前記スクライブラインが既にスクライブされている場合、前記第１の出力バッファが前記第１のメモリデータ信号を前記第１のパッドに伝送し、前記第２の出力バッファが前記第２のメモリデータ信号を前記第２のパッドに伝送する、請求項８に記載のメモリデバイス。
【請求項１０】
前記第１の出力バッファが、
第１の端子が前記メモリ切替信号を受信し、第２の端子が前記第１のヒューズ信号に対応する第１の状態信号を受信する、第３の論理回路と、
第１の端子が前記第１のメモリデータ信号を受信し、第２の端子が前記第１の出力バッファ端子に結合され、制御端子が前記第３の論理回路の出力端子に結合される第１の出力スイッチと、
入力端子が前記第１の出力スイッチの出力端子に結合され、制御端子が第１の出力有効信号を受信し、出力端子が前記第１の出力バッファの前記出力端子とされる、第１の出力段回路とを含み、
前記第１の出力スイッチの前記制御端子が、選択的に、前記第１の出力スイッチの前記第１の端子と前記第１の出力スイッチの前記出力端子をオンにし、または前記第１の出力スイッチの前記第２の端子と第１の出力スイッチの前記出力端子をオンにする、
前記第３の論理回路が、第１の端子が前記メモリ切替信号を受信し、第２の端子が前記第１のヒューズ信号に対応する前記第１の状態信号を受信する、第３のＮＡＮＤゲートと、
入力端子が前記第３のＮＡＮＤゲートの出力端子に結合される、第９のインバータとを含み、
前記第１の出力スイッチが、制御端子が前記第３のＮＡＮＤゲートの前記出力端子に結合され、第１の端子が前記第１のメモリデータ信号を受信し、第２の端子が前記第１の出力スイッチの前記出力端子に結合される、第５のＮ型トランジスタと、
制御端子が前記第９のインバータの前記出力端子に結合され、第１の端子が前記第１のメモリデータ信号を受信し、第２の端子が前記第１の出力スイッチの前記出力端子に結合される、第５のＰ型トランジスタと、
制御端子が前記第９のインバータの前記出力端子に結合され、第１の端子が前記第１の出力スイッチの前記出力端子に結合され、第２の端子が前記第１の出力バッファ端子に結合される、第６のＮ型トランジスタと、
制御端子が前記第３のＮＡＮＤゲートの前記出力端子に結合され、第１の端子が前記第１の出力スイッチの前記出力端子に結合され、第２の端子が前記第１の出力バッファ端子に結合される、第６のＰ型トランジスタとを含み、
前記第１の出力段回路が、第１の端子が前記第１の出力有効信号を受信し、第２の端子が電源電圧を受信する、第４のＮＡＮＤゲートと、
入力端子が前記第４のＮＡＮＤゲートの出力端子に結合される、第１０のインバータと、
第１の端子が前記第１の出力スイッチの前記出力端子に結合され、第２の端子が前記第１０のインバータの出力端子に結合される、第５のＮＡＮＤゲートと、
第１の端子が前記第１の出力スイッチの前記出力端子に結合され、第２の端子が前記第４のＮＡＮＤゲートの前記出力端子に結合される、第３のＮＯＲゲートと、
第１の端子が前記第１の出力段回路の前記出力端子に結合され、第２の端子が接地され、制御端子が前記第３のＮＯＲゲートの出力端子に結合される、第７のＮ型トランジスタと、
第１の端子が前記電源電圧に結合され、第２の端子が前記第１の出力段回路の前記出力端子に結合され、制御端子が前記第５のＮＡＮＤゲートに結合される、第７のＰ型トランジスタとを含む、
請求項８又は請求項９に記載のメモリデバイス。
【請求項１１】
前記第２の出力バッファが、
第１の端子が前記電源電圧を受信し、第２の端子が前記第２のヒューズ信号に対応する第２の状態信号を受信する、第４の論理回路と、
第１の端子が前記第２のメモリデータ信号を受信し、第２の端子が前記第２の出力バッファ端子に結合され、制御端子が前記第４の論理回路の出力端子に結合される第２の出力スイッチと、
入力端子が前記第２の出力スイッチの出力端子に結合され、制御端子が第２の出力有効信号を受信し、出力端子が前記第２の出力バッファの前記出力端子とされる、第２の出力段回路とを含み、
前記第２の出力スイッチの制御端子が、選択的に、前記第２の出力スイッチの前記第１の端子と前記第２の出力スイッチの前記出力端子をオンにするか、または前記第２の出力スイッチの前記第１の端子と前記第２の出力スイッチの前記第２の端子をオンにし、そのうち、前記第２の出力スイッチの前記第１の端子と前記第２の端子が互いにオンにされたとき、前記第２の出力スイッチが前記第２の出力スイッチの前記出力端を接地し、
そのうち、前記第４の論理回路が、第１の端子が前記電源電圧を受信し、第２の端子が前記第２のヒューズ信号に対応する前記第２の状態信号を受信する、第６のＮＡＮＤゲートと、
入力端子が前記第６のＮＡＮＤゲートの出力端子に結合される第１１のインバータと
を含み、
前記第２の出力スイッチが、制御端子が前記第１１のインバータの前記出力端子に結合され、第１の端子が前記第２の出力バッファ端子に結合され、第２の端子が前記第２のメモリデータ信号を受信する、第８のＮ型トランジスタと、
制御端子が前記第６のＮＡＮＤゲートの前記出力端子に結合され、第１の端子が前記第２の出力バッファ端子に結合され、第２の端子が前記第２のメモリデータ信号を受信する、第８のＰ型トランジスタと、
制御端子が前記第６のＮＡＮＤゲートの前記出力端子に結合され、第１の端子が前記第２のメモリデータ信号を受信し、第２の端子が前記第２の出力スイッチの出力端子に結合される、第９のＮ型トランジスタと、
制御端子が前記第１１のインバータの前記出力端子に結合され、第１の端子が前記第２のメモリデータ信号を受信し、第２の端子が前記第２の出力スイッチの前記出力端子に結合される、第９のＰ型トランジスタと、
制御端子が前記第６のＮＡＮＤゲートの前記出力端子に結合され、第１の端子が前記第２の出力スイッチの前記出力端子に結合され、第２の端子が接地される、第１０のＰ型トランジスタとを含み、
前記第２の出力段回路が、第１の端子が前記第２の出力有効信号を受信し、第２の端子が前記第２の状態信号を受信する、第７のＮＡＮＤゲートと、
入力端子が前記第７のＮＡＮＤゲートの出力端子に結合される、第１２のインバータと、
第１の端子が前記第２の出力スイッチの前記出力端子に結合され、第２の端子が前記第１２のインバータの出力端子に結合される、第８のＮＡＮＤゲートと、
第１の端子が前記第２の出力スイッチの前記出力端子に結合され、第２の端子が前記第７のＮＡＮＤゲートの前記出力端子に結合される、第４のＮＯＲゲートと、
第１の端子が前記第２の出力段回路の前記出力端子に結合され、第２の端子が接地され、制御端子が前記第４のＮＯＲゲートの出力端子に結合される、第１１のＮ型トランジスタと、
第１の端子が電源電圧に結合され、第２の端子が前記第２の出力段回路の前記出力端子に結合され、制御端子が前記第８のＮＡＮＤゲートの出力端子に結合される、第１１のＰ型トランジスタとを含む、
請求項１０に記載のメモリデバイス。
【請求項１２】
前記第１のチップが、
前記第１の信号バッファに結合され、前記第１のヒューズの溶断状態に基づいて前記第１のヒューズ信号を提供する、第１のヒューズをさらに含み、
前記第２のチップが、
前記第２の信号バッファに結合され、前記第２のヒューズの溶断状態に基づいて前記第２のヒューズ信号を提供する、第２のヒューズをさらに含み、
前記第１のチップと前記第２のチップとの間の前記スクライブラインがスクライブされていない場合、前記第１のヒューズと前記第２のヒューズの溶断状態がカットオフであり、前記第１のヒューズ信号と前記第２のヒューズ信号が論理ハイであり、
前記第１のチップと前記第２のチップとの間の前記スクライブラインが既にスクライブされている場合、前記第１のヒューズと前記第２のヒューズの溶断状態がオンであり、前記第１のヒューズ信号と前記第２のヒューズ信号が論理ローである、請求項４乃至請求項１１のいずれか一項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイスに関する技術であり、特にチップの間のスクライブラインがスクライブされているか否かによって記憶容量を決定するメモリデバイスに関する。
【背景技術】
【０００２】
例えば、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＤＲＡＭ）、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  ＲＡＭ；ＳＲＡＭ）、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）及び疑似スタティックランダムアクセスメモリ（Ｐｓｅｕｄｏｓｔａｔｉｃ  ＲＡＭ；ＰＳＲＡＭ）のような従来のメモリデバイスは、いずれも半導体プロセスによって製造されている。これらのメモリデバイスは、家電機器にその必要に応じて配置させるため、通常、異なるサイズ（即ち、異なる記憶容量）（例えば、８Ｍ〜１２８Ｍ）を有する製品を提供する必要がある。
【０００３】
しかしながら、異なる記憶容量のメモリ製品は、通常、独立な研究開発時間、各メモリ製品に対応する特定のマスク部材、及び異なる半導体プロセスの使用を必要としている。言い換えると、メモリ製品の記憶容量の変更には大量の研究開発時間を消耗し、伴ってメーカーの研究開発のコストを増加させる。
【０００４】
従って、どのようにして同じ半導体プロセスとマスク部材を用いて、異なる記憶容量を具えるメモリデバイスを製造するかが、メーカーが研究に励む目標の１つとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接する２つのチップの間のスクライブラインがスクライブされているか否かによってメモリデバイスの記憶容量を調整することができる、メモリデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のメモリデバイスは第１のチップと第２のチップを含む。第１のチップは第１のメモリアレイと、第１の信号バッファと、複数の第１のパッドとを含む。第２のチップは第２のメモリアレイと、第２の信号バッファと、複数の第２のパッドとを含む。第２の信号バッファは、少なくとも１つのワイヤによって第１のチップにおける第１の信号バッファに結合され、前記少なくとも１つのワイヤは前記第１のチップと第２のチップとの間のスクライブラインを通り抜ける。第１のチップと第２のチップとの間のスクライブラインがスクライブされていない場合、第１の信号バッファ及び第２の信号バッファは前記ワイヤによって信号を伝送し、第１のメモリアレイ及び第２のメモリアレイは第２のパッドに接続されず、第１のパッドに共通で接続される。
【０００７】
上記に基づき、本発明のメモリデバイスは、隣接する２つのチップにメモリアレイ及び関連回路を設置し、かつこの２つのチップにそれぞれ信号バッファを設置している。この２つの信号バッファは、少なくとも１つのワイヤによって互いに接続され、このワイヤは、第１のチップと第２のチップとの間のスクライブラインを通り抜ける。この２つのチップの間のスクライブラインがスクライブされていない場合、ワイヤが正常に信号を２つの信号バッファの間で伝送させることができるため、信号の操作によってこの２つのチップの記憶容量を合わせることができ、かつそのうちの１つのチップのパッドのみに接続してメモリデバイスの動作を実現することができる。一方、この２つのチップの間のスクライブラインがスクライブされている場合、ワイヤがこれに伴ってスクライブされてその両端がフローティングされるため、この２つのチップ上のメモリデバイスは記憶容量を増加させることができず、自己動作することしかできない。言い換えると、本発明のメモリデバイスは、隣接する２つのチップの間のスクライブラインがスクライブされているか否かによってメモリデバイスの記憶容量を調整することができる。また、本発明の実施例は、特殊設計の信号バッファを用いて、メモリデバイスを、一部の接続点がフローティングである場合でも正常動作可能にさせることができる。
【発明の効果】
【０００８】
本発明のメモリデバイスは、隣接する２つのチップの間のスクライブラインがスクライブされているか否かによって記憶容量を調整することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に基づくメモリデバイスを説明するブロック図である。
【図２】図１における第１の入力バッファと第２の入力バッファの回路図である。
【図３】図１における第１の出力バッファと第２の出力バッファの回路図である。
【図４】本発明の実施例に基づくスクライブラインが既にスクライブされている場合の第１の信号バッファと第２の信号バッファの動作を説明する波形図である。
【図５】本発明の実施例に基づくスクライブラインがスクライブされていない場合の第１の信号バッファと第２の信号バッファの動作を説明する波形図である。
【発明を実施するための形態】
【００１０】
本発明の上記特徴および長所をより分かりやすくするために、以下では、実施例と図面を合わせて詳しく説明を行う。
【００１１】
図１は、本発明の実施例に基づくメモリデバイス１００を説明するブロック図である。メモリデバイス１００は第１のチップ１１０と第２のチップ１２０とを含む。第１のチップ１１０と第２のチップ１２０は隣接し、第１のチップ１１０と第２のチップ１２０との間はスクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）ＳＬを具える。第１のチップ１１０は主に、第１のメモリアレイ１１２と、第１の信号バッファ１１４と、複数の第１のパッド１１６を含む。第１のチップ１１０はさらに、周辺回路１１８と第１のヒューズ１１９とを含んでもよい。第２のチップ１２０は主に、第２のメモリアレイ１２２と、第２の信号バッファ１２４と、複数の第２のパッド１２６を含む。第２のチップ１２０はさらに、周辺回路１２８と第２のヒューズ１２９とを含んでもよい。
【００１２】
第１のチップ１１０における第１の信号バッファ１１４は、少なくとも１つのワイヤ１３０によって第２のチップ１２０における第２の信号バッファ１２４に結合される。第１のチップ１１０と第２のチップ１２０のワイヤ電圧ＶＤＤと、アース電圧ＶＳＳと、複数の内部信号は、ワイヤ１３０によって互いに連結及び伝送される。下記図２の入力ワイヤＣＥ＿ＡＢ及び下記図３の出力ワイヤＤＡＴｉ＿ＡＢはいずれもワイヤ１３０の一部である。ワイヤ１３０は、第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬを通り抜ける。ワイヤ１３０の設置位置は、スクライブラインＳＬの位置を通過する。即ち、スクライブラインＳＬがスクライブされて分離する場合、ワイヤ１３０はスクライブされてフローティング状態となる。また、ワイヤ１３０は、アルミニウム又は銅によって実現されることができる。スクライブラインＳＬの位置と第１のパッド１１６の設置位置はチップの異なる方向に位置し、スクライブラインＳＬの位置と第２のパッド１２６の設置位置はチップの異なる位置に位置する。
【００１３】
本実施例の第１のパッド１１６の設置位置及び第２のパッド１２６の設置位置は、第１のチップ１１０及び第２のチップ１２０の同じ位置に設置されてもよい。外部に対して複数の情報にアクセスするように、第１のパッド１１６及び第２のパッド１２６は、例えば、電源電圧ＶＤＤ、メモリデータＡＤＱｉ（例えば、ＡＤＱ０〜ＡＤＱ７）、クロック信号ＣＬＫ、アクセス信号ＣＥ、アース電圧ＶＳＳ…など、複数のパッドを含んでもよい。
【００１４】
第１のメモリアレイ１１２及び第２のメモリアレイ１２２はそれぞれ複数のメモリセルアレイを含む（図１に示す複数のメモリセルアレイ）。周辺回路１１８及び周辺回路１２８は、メモリアレイ１１２及び１２２に対するメモリアドレスデコーダを含んでもよい。本実施例において、第１のチップ１１０の第１のメモリアレイ１１２及び第２のチップ１２０の第２のメモリアレイ１２２は、３２Ｍの疑似スタティックランダムアクセスメモリ（Ｐｓｅｕｄｏｓｔａｔｉｃ  ＳＲＡＭ；ＰＳＲＡＭ）を例とする。本実施例を応用するものは、その必要に応じて第１のメモリアレイ１１２及び第２のメモリアレイ１２２の記憶容量を調整してもよく、例えば、８〜１２８Ｍに調整することができる。一方、本実施例を応用するものは、その必要に応じて第１のチップ１１０の第１のメモリアレイ１１２及び第２のチップ１２０の第２のメモリアレイ１２２を、他の形態のメモリとしてもよく、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）も本発明の実施例の精神に符合できる。
【００１５】
例えば、２つのチップ上のメモリアレイが有する３２Ｍの容量を互いに結合して６４Ｍ（３２Ｍ*２）にするように、２倍の記憶容量のＰＳＲＡＭを得るためには、本実施例は、第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬをスクライブせず、ウエハに位置する第１のチップ１１０と第２のチップ１２０を一体としてスクライブすることができる。第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬがスクライブされていない場合、第１の信号バッファ１１４及び第２の信号バッファ１２４がワイヤ１３０によって複数の内部信号を伝送して、この２つのチップ上のメモリアレイがいずれも使用されるようにすることができるため、第１のチップ１１０及び第２のチップ１２０を同じ１つのチップとして見なして、６４ＭのＰＳＲＡＭのメモリデバイス１００を実現することができる。
【００１６】
第１の信号バッファ１１４及び第２の信号バッファ１２４が互いに信号を伝送することができるため、第１のメモリアレイ１１２及び第２のメモリアレイ１１４は、第２のパッド１２６に接続されずに、第１のパッド１１６に共通で接続される必要がある。言い換えると、本実施例の第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬがスクライブされていない場合、第２のチップ１２０の第２のパッド１２６をボンディングパッドせず、第１のチップ１１０の第１のパッド１１６のみをボンディングパッドする（ｂｏｎｄｉｎｇ  ｐａｄ）。また、６４ＭのＰＳＲＡＭのメモリデバイス１００を実現するために、本実施例は、さらに第１のチップの１１０における第１のヒューズ１１９及び第２のチップ１２０における第２のヒューズ１２９をカットオフ状態に設定して（即ち、第１のヒューズ１１９及び第２のヒューズ１２９を溶断する）、第１の信号バッファ１１４が得た第１のヒューズ信号及び第２の信号バッファ１２４が得た第２のヒューズ信号が論理ハイ（即ち、論理“１”）に設定されるようにする。
【００１７】
一方、２倍の記憶容量のＰＡＲＡＭ（即ち、記憶容量が３２ＭであるＰＳＲＡＭ）のメモリデバイスを得ようとする場合、それぞれ、第１のチップ１１０と第２のチップ１２０を異なるチップに分離するように、ウエハ上の第１のチップ１１０の周囲及び第２のチップ１２０の周囲をスクライブし、第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬをスクライブすることができる。第１のチップ１１０と第２のチップ１２０との間のスクライブラインＳＬが既にスクライブされている場合、第１の信号バッファ１１４と第２の信号バッファ１２４との間のワイヤ１３０は信号を伝送することができない。従って、第１のチップ１１０上の３２ＭのＰＳＲＡＭ及び第２のチップ１２０上の３２ＭのＰＳＲＡＭは、それぞれ独立のメモリデバイスとして使用される。また、２つの３２ＭのＰＳＲＡＭのメモリデバイスを実現するために、本実施例は、第１のチップ１１０及び第２のチップ１２０が独立の個体である状況において、何れも第１のチップ１１０の第１のパッド１１６及び第２のチップ１２０の第２のパッド１２６をボンディングパッドして、この２つのチップ上のメモリアレイ１１２、１２０が第１のパッド１１０及び第２のパッド１２０によってそれぞれ動作できるようにしている。本実施例は、さらに第１のチップ１１０における第１のヒューズ１１９及び第２のチップ１２０における第２のヒューズ１２９をオン状態に（即ち、第１のヒューズ１１９及び第２のヒューズ１２９を溶断しない）設定して、第１の信号バッファ１１４が得た第１のヒューズ信号及び第２の信号バッファ１２４が得た第２のヒューズ信号が論理ロー（即ち、論理“０”）に設定されるようにする。
【００１８】
第１の信号バッファ１１４は、第１の入力バッファ１４０と第１の出力バッファ１５０とを含む。第２の信号バッファ１２４は、第２の入力バッファ１６０と第２の出力バッファ１７０を含む。第１のバッファ１４０は第２の入力バッファ１６０に対応し、第１の出力バッファ１５０は第２の出力バッファ１７０に対応する。ここで、図２で第１の信号バッファ１１４における第１の入力バッファ１４０及び第２の信号バッファ１２４における第２のバッファ１６０を詳しく説明し、図３で第１の信号バッファ１１４における第１の出力バッファ１５０及び第２の信号バッファ１２４における第２の出力バッファ１７０を詳しく説明する。
【００１９】
図２は、図１における第１の入力バッファと第２の入力バッファの回路図である。第１の入力バッファ１４０の出力端子は、図１における第１のメモリアレイ１１２を制御するための第１のメモリ制御信号ＣＥＩ＿Ａを生成し、第２の入力バッファ１６０の出力端子は、図１における第２のメモリアレイ１２２を制御するための第２のメモリ制御信号ＣＥＩ＿Ｂを生成する。第１の入力バッファ１４０は第１の入力バッファＮｉｂｌによって入力ワイヤＣＥ＿ＡＢの一端に結合される。第２の入力バッファ１６０は第２の入力バッファＮｉｂ２によって入力ワイヤＣＥ＿ＡＢの他端に結合される。スクライブラインＳＬがスクライブされていない場合、第１の入力バッファ１４０は、第１のヒューズ信号ＦＵＳＥ＿Ａ（即ち、第１のヒューズ信号ＦＵＳＥ＿Ａが論理ハイである）に基づいて第１のアクセス信号ＣＥ＿Ａを第１の入力バッファＮｉｂｌに伝送することを決定する。第２の入力バッファ１６０は、第２のヒューズ信号ＦＵＳＥ＿Ｂ（即ち、第２のヒューズ信号ＦＵＳＥ＿Ｂが論理ハイである）に基づいて、入力ワイヤＣＥ＿ＡＢにより伝送される第１のアクセス信号ＣＥ＿Ａを第２の入力バッファ端子Ｎｉｂ２から第２の入力バッファ１６０の出力端子に伝送して、第１のメモリ制御信号ＣＥＩ＿Ａと第２のメモリ制御信号ＣＥＩ＿Ｂがいずれも第１のアクセス信号ＣＥ＿Ａと同じようにすることを決定する。第１のアクセス信号ＣＥ＿Ａは図１における第１のパッド１１６によって第１の入力バッファ１４０に伝送される。
【００２０】
一方、スクライブラインＳＬが既にスクライブされている場合、第１の入力バッファ１４０は、図１における第１のパッド１１６が受信した第１のアクセス信号ＣＥ＿Ａを第１の入力バッファの出力端子に伝送して第１のメモリ制御信号ＣＥＩ＿Ａとする。第２の入力バッファ１６０は、図１における第２のパッド１２６が受信した第２のアクセス信号ＣＥ＿Ｂを第２のバッファ１６０の出力端子に伝送して第２のメモリ制御信号ＣＥＩ＿Ｂとする。
【００２１】
第１の入力バッファ１４０は、第１の論理回路２１０と、第１の入力スイッチ２２０と、第１のバッファ回路２３０とを含む。第１の論理回路２１０は、第１のＮＡＮＤゲートＮＡＮＤ１と第１のＮＯＲゲートＮＯＲ１を含む。第１のＮＡＮＤゲートＮＡＮＤ１の第１の端子は、第１の論理回路２１０の第１の端子として第１の起動信号ＰＯＮＢ＿Ａを受信し、第１のＮＡＮＤゲートＮＡＮＤ１の第２の端子は電源電圧ＶＤＤを受信する。第１のＮＯＲゲートＮＯＲ１の第２の端子は、第１の論理回路２１０の第２の端子として第１のアクセス信号ＣＥ＿Ａに結合される。第１のＮＯＲゲートＮＯＲ１の第２の端子は第１のＮＡＮＤゲートＮＡＮＤ１の出力端子に結合され、第１のＮＯＲゲートＮＯＲ１の出力端は第１の論理回路２１０の出力端子とする。
【００２２】
第１の入力スイッチ２２０は、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２と、第１のＮ型トランジスタＭＮ１と、第１のＰ型トランジスタＭＰ１とを含む。第１のインバータＩＮＶ１の入力端子は、第１の入力スイッチ２２０の制御端子として第１のヒューズ信号ＦＵＳＥ＿Ａを受信する。第１のインバータＩＮＶ１の出力端子は逆方向の第１のヒューズ信号を生成する。第２のインバータＩＮＶ２の入力端子は第１のインバータＩＮＶ１の出力端子に結合される。第２のインバータＩＮＶ２はその出力端子において、第１のヒューズ信号ＦＵＳＥ＿Ａに対応する第１の状態信号Ｐ６４Ｍ＿Ａを生成する。トランジスタＭＮ１の制御端子は第２のインバータＩＮＶ２の出力端子に結合される。トランジスタＭＰ１の制御端子は第１のインバータＩＮＶ１の出力端子に結合される。トランジスタＭＮ１の第１の端子及びトランジスタＭＰ１の第１の端子はいずれも第１の論理回路２１０の出力端子（即ち、第１のＮＯＲゲートＮＯＲ１の出力端子）に結合され、トランジスタＭＮ１及びトランジスタＭＰ１の第２の端子はいずれも第１の入力バッファＮｉｂ１に結合される。
【００２３】
第１のバッファ回路２３０は、第２のＮ型トランジスタＭＮ２と、第２のＰ型トランジスタＭＰ２と、第３のインバータＩＮＶ３と、第４のインバータＩＮＶ４とを含む。トランジスタＭＮ２の制御端子は電源電圧ＶＤＤを受信し、トランジスタＭＰ２の制御端子は接地される。トランジスタＭＮ２及びトランジスタＭＰ２の第１の端子は、第１のバッファ回路２３０の入力端子として第１の論理回路２１０の出力端子に結合される。第３のインバータＩＮＶ３の入力端子はトランジスタＭＮ２及びトランジスタＭＰ２の第２の端子に結合される。第４のインバータＩＮＶ４の入力端子は第３のインバータＩＮＶ３の出力端子に結合され、第４のインバータＩＮＶ４の出力端子は、第１の入力バッファ１４０の出力端子として第１のメモリ制御信号ＣＥＩ＿Ａを生成する。第１の入力バッファ１４０は第１のヒューズ信号ＦＵＳＥ＿Ａを受信して、第１の入力バッファの第１の端子（即ち、第１のＮＯＲゲートＮＯＲ１の出力端子）と第１の入力バッファ１４０の第２の端子（即ち、第１の入力バッファ端子Ｎｉｂ１）をオンにするか否かを決定する。
【００２４】
第２の入力バッファ１６０は、第２の論理回路２４０と、第２の入力スイッチ２５０と、第２のバッファ回路２６０とを含む。第２の論理回路２４０は、第２のＮＡＮＤゲートＮＡＮＤ２と第２のＮＯＲゲートＮＯＲ２とを含む。第２のＮＡＮＤゲートＮＡＮＤ２の第１の端子は、第２の論理回路２４０の第１の端子として第２の起動信号ＰＯＮＢ＿Ｂを受信し、第２のＮＡＮＤゲートＮＡＮＤ２の段位の端子は第２の論理回路２４０の出力端子（即ち、第２のＮＯＲゲートＮＯＲ２の出力端子）に結合される。第２のＮＯＲゲートＮＯＲ２の第１の端子は、第２の論理回路２４０の第２の端子として第２のアクセス信号ＣＣＥ＿Ｂに結合される。第２のＮＯＲゲートＮＯＲ２の第２の端子は、第２のＮＡＮＤゲートＮＡＮＤ２の出力端子に結合される。第２のＮＯＲゲートＮＯＲ２の出力端子は第２の論理回路２４０の出力端子とする。
【００２５】
第２の入力スイッチ２５０は、第５のインバータＩＮＶ５と、第６のインバータＩＮＶ６と、第３のＮ型トランジスタＭＮ３と、第３のＰ型トランジスタＭＰ３と、第４のＮ型トランジスタＭＮ４と、第４のＰ型トランジスタＭＰ４とを含む。第５のインバータＩＮＶ５の入力端子は、第２の入力スイッチ２５０の制御端子として第２のヒューズ信号ＦＵＳＥ＿Ｂを受信する。第５のインバータＩＮＶ５はその出力端子において、逆方向の第２のヒューズ信号を生成する。第６のインバータＩＮＶ６の入力端子は第５のインバータＩＮＶ５の出力端子に結合される。第６のインバータＩＮＶ６はその出力端子において、第２のヒューズ信号ＦＵＳＥ＿Ｂに対応する第２の状態信号Ｐ６４Ｍ＿Ｂを生成する。トランジスタＭＮ３の制御端子及びトランジスタＭＰ４の制御端子はいずれも第６のインバータＩＮＶ６の出力端子に結合される。トランジスタＭＰ３の制御端子及びトランジスタＭＮ４の制御端子はいずれも第５のインバータＩＮＶ５の出力端子に結合される。トランジスタＭＮ３及びＭＰ３の第１の端子は、第２の入力バッファ端子Ｎｉｂ２に結合されて、第２の入力スイッチ２５０の第２の端子Ｎｓｗ２とする。トランジスタＭＮ３及びｍｐ３の第２の端子はいずれも第２の入力スイッチ２５０の出力端子Ｎｓｗｏに結合される。トランジスタＭＮ４及びＭＰ４の第１の端子はいずれも第２の論理回路２４０の出力端子（即ち、第２のＮＯＲゲートＮＯＲ２の出力端子）に結合されて、第２の入力スイッチ２５０の第１の端子Ｎｓｗ１とする。トランジスタＭＮ４及びＭＰ４の第２の端子はいずれも第２の入力スイッチ２５０の出力端子Ｎｓｗｏに結合される。これにより、第２の入力スイッチ２５０は第２のヒューズ信号ＦＵＳＥ＿Ｂに基づいて、選択的に第２の入力スイッチ２５０の第１の端子Ｎｓｗ１と第２の入力スイッチ２５０の出力端子Ｎｓｗｏをオンにするか、または第２の入力スイッチ２５０の第２の端子Ｎｓｗ２と第２の入力スイッチ２５０の出力端子Ｎｓｗｏをオンにする。
【００２６】
第２のバッファ回路２６０は、第７のインバータＩＮＶ７と第８のインバータＩＮＶ８とを含む。第７のインバータＩＮＶ７の入力端子は、第２のバッファ回路２６０の入力端子として第２の入力スイッチ２５０の出力端子Ｎｓｗｏに結合される。第８のインバータＩＮＶ８の入力端子は第７のインバータＩＮＶ７の出力端子に結合され、第８のインバータＩＮＶ８の出力端子は第２の入力バッファ２６０の出力端子Ｎｓｗｏに結合されて、第２のメモリ制御信号ＣＥＩ＿Ｂを生成する。
【００２７】
図３は、図１における第１の出力バッファ１５０と第２の出力バッファ１７０の回路図である。第１の出力バッファ１５０の出力端子は、第１のパッド１１６におけるそのうち１つのパッドに第１のメモリデータ信号ＤＡＴｉ＿Ａを提供する。第２の出力バッファ１７０の出力端子は、第２のパッド１２６におけるそのうち１つのパッドに第２のメモリデータ信号ＤＡＴｉ＿Ｂを提供する。第１の出力バッファ１５０は第１の出力バッファ端子Ｎｏｂ１によって出力ワイヤＤＡＴｉ＿ＡＢに結合される。第２の出力バッファ１７０は第２の出力バッファ端子Ｎｏｂ２によって出力ワイヤＤＡＴｉ＿ＡＢに結合される。スクライブラインＳＬがスクライブされていない場合、第２の出力バッファ１７０は、第２のヒューズ信号ＦＵＳＥ＿Ｂに対応する第２の状態信号Ｐ６４Ｍ＿Ｂによって、第２のメモリデータ信号ＤＡＴｉ＿Ｂを第２の入力バッファ端子Ｎｏｂ２に伝送することを決定する。第１の出力バッファ１５０は、第１のヒューズ信号ＦＵＳＥ＿Ａに対応する第１の状態信号Ｐ６４Ｍ＿Ａ及びメモリ切替信号ＲＡ１２Ｔ＿Ａによって、第１のメモリデータ信号ＤＡＴｉ＿Ａ又は出力ワイヤＤＡＴｉ＿ＡＢにより伝送される第２のメモリデータ信号ＤＡＴｉ＿Ｂを第１の出力バッファ１５０の出力端子に伝送することを決定する。
【００２８】
上記に対して、スクライブラインＳＬが既にスクライブされている場合、第１の出力バッファ１５０は第１のメモリデータ信号ＤＡＴｉ＿Ａを第１のパッド１１６におけるそのうち１つのパッドに伝送し、第２の入力バッファ１７０は、第２のメモリデータ信号ＤＡＴｉ＿Ｂを前記第２のパッド１２６におけるそのうち１つのパッドに伝送する。
【００２９】
第１の出力バッファ１４０は、第３の論理回路３１０と、第１の出力スイッチ３２０と、第１の出力段回路３３０とを含む。第３の論理回路３１０は、第３のＮＡＮＤゲートＮＡＮＤ３と第９のインバータＩＮＶ９とを含む。第３のＮＡＮＤゲートＮＡＮＤ３の第１の端子は、第３の論理回路３１０の第１の端子としてメモリ切替信号ＲＡ１２Ｔ＿Ａを受信する。第３のＮＡＮＤゲートＮＡＮＤ３の第２の端子は、第３の論理回路３１０の第２の端子として第１のヒューズ信号ＦＵＳＥ＿Ａに対応する第１の状態信号Ｐ６４Ｍ＿Ａを受信する。
【００３０】
第１の出力スイッチ３２０の第１の端子は第１のメモリデータ信号ＤＡＴｉ＿Ａを受信する。第１の出力スイッチ３２０の第２の端子は第１の出力バッファ端子Ｎｏｂ１に結合される。第１の出力スイッチ３２０の制御端子は第３の論理回路３１０の出力端子に結合されて、選択的に、第１の出力スイッチ３２０の第１の端子と第１の出力スイッチ３２０の出力端子をオンにするか、または第１の出力スイッチ３２０の第２の端子（即ち、第１のバッファ端子Ｎｏｂ１）と第１の出力スイッチ３２０の出力端子をオンにする。第１の出力スイッチ３２０は、第５のＮ型トランジスタＭＮ５と、第５のＰ型トランジスタＭＰ５と、第６のＮ型トランジスタＭＮ６と、第６のＰ型トランジスタＭＰ６とを含む。トランジスタＭＮ５及びトランジスタＭＮ６の制御端子はいずれも第９のインバータＩＮＶ９の出力端子に結合される。トランジスタＭＮ５及びトランジスタＭＰ５の第１の端子は第１のメモリデータ信号ＤＡＴｉ＿Ａを受信する。トランジスタＭＮ５及びトランジスタＭＰ５の第２の端子は第１の出力スイッチ３２０の出力端子Ｎ３２０に結合される。トランジスタＭＮ６及びトランジスタＭＰ６の第１の端子は第１の出力スイッチ３２０の出力端子Ｎ３２０に結合され、トランジスタＭＮ６及びトランジスタＭＰ６の第２の端子は第１の出力バッファ端子Ｎｏｂ１に結合される。
【００３１】
第１の出力段回路３３０は、第４のＮＡＮＤゲートＮＡＮＤ４と、第１０のインバータＩＮＶ１０と、第５のＮＡＮＤゲートＮＡＮＤ５と、第３のＮＯＲゲートＮＯＲ３と、第７のＮ型トランジスタＭＮ７よ、第７のＰ型トランジスタＭＰ７とを含む。第４のＮＡＮＤゲートＮＡＮＤ４の第１の端子は、第１の出力段回路３３０の制御端子として第１の出力有効信号ＯＥ＿Ａを受信する。第４のＮＡＮＤゲートＮＡＮＤ４の第２の端子は電源電圧を受信する。第１０のインバータＩＮＶ１０の入力端子は第４のＮＡＮＤゲートＮＡＮＤ４の出力端子に結合される。第５のＮＡＮＤゲートＮＡＮＤ５の第１の端子は、第１の出力段回路３３０の入力端子として第１の出力スイッチ３２０の出力端子Ｎ３２０に結合される。第５のＮＡＮＤゲートＮＡＮＤ５の第２の端子は第１０のインバータＩＮＶ１０の出力端子に結合される。第３のＮＯＲゲートＮＯＲ３の第１の端子は第１の出力スイッチ３２０の出力端子Ｎ３２０に結合され、第３のＮＯＲゲートＮＯＲ３の第２の端子は第４のＮＡＮＤゲートＮＡＮＤ４の出力端子に結合される。トランジスタＭＮ７の第１の端子は第１の出力段回路３３０の出力端子に結合され、その第２の端子は接地され、その制御端子は第３のＮＯＲゲートＮＯＲ３の出力端子に結合される。トランジスタＭＰ７の第１の端子は電源電圧に結合され、その第２の端子は第１の出力段回路３３０の出力端子に結合され、その制御端子は第５のＮＡＮＤゲートＮＡＮＤ５の出力端子に結合される。第１の出力段回路３３０の出力端子は、第１の出力バッファ１５０の出力端子とされる。
【００３２】
第２の出力バッファ１７０は、第４の論理回路３４０と、第２の出力スイッチ３５０と、第２の出力段回路３６０とを含む。第４の論理回路３４０は、第６のＮＡＮＤゲートＮＡＮＤ６と第１１のインバータＩＮＶ１１とを含む。第６のＮＡＮＤゲートＮＡＮＤ６の第１の端子は、第４路論理回路３４０の第１の端子として電源電圧ＶＤＤを受信する。第６のＮＡＮＤゲートＮＡＮＤ６の第２の端子は第４の論理回路３４０の第２の端子として第２のヒューズ信号ＦＵＳＥ＿Ｂに対応する第２の状態信号Ｐ６４Ｍ＿Ｂを受信する。第１１のインバータＩＮＶ１１の入力端子は第６のＮＡＮＤゲートＮＡＮＤ６の出力端子に結合される。
【００３３】
第２の出力スイッチ３５０は第８のＮ型トランジスタＭＮ８と、第８のＰ型トランジスタＭＰ８と、第９のＮ型トランジスタＭＮ９と、第９のＰ型トランジスタＭＰ９と、第１０のＰ型トランジスタＭＰ１０とを含む。トランジスタＭＮ８及びトランジスタＭＰ９の制御端子は前記第６のＮＡＮＤゲートの前記出力端子に結合される。トランジスタＭＰ８、トランジスタＭＮ９及びトランジスタＭＰ１０の制御端子はそれぞれ第６のＮＡＮＤゲートＮＡＮＤ６の出力端子に結合される。トランジスタＭＮ８及びトランジスタＭＰ８の第１の端子は、第２の出力スイッチ３５０の第２の端子として第２の出力バッファ端子Ｎｏｂ２に結合される。トランジスタＭＮ８とトランジスタＭＰ８の第２の端子及びトランジスタＭＮ９とトランジスタＭＰ９の第１の端子はいずれも、第２の出力スイッチ３５０の第１の端子として第２のメモリデータ信号ＤＡＴｉ＿Ｂを受信する。トランジスタＭＮ９とトランジスタＭＰ９の第２の端子は第２の出力スイッチ３５０の出力端子Ｎ３５０に結合される。トランジスタＭＰ１０の第１の端子は第２の出力スイッチ３５０の出力端子Ｎ３５０に結合され、トランジスタＭＰ１０の第２の端子は接地される。これにより、第２の出力スイッチ３５０は、第２の状態信号Ｐ６４Ｍ＿Ｂに基づいて、選択的に、第２の出力スイッチ３５０の第１の端子（即ち、第２のメモリデータ信号ＤＡＴｉ＿Ｂ）と第２の出力スイッチ３５０の出力端子Ｎ３５０をオンにするか、または第２の出力スイッチ３５０の第１の端子（第２のメモリデータ信号ＤＡＴｉ＿Ｂ）と第２の出力スイッチ３５０の第２の端子（即ち、第２の出力バッファ端子Ｎｏｂ２）をオンにする。第１の出力スイッチ３５０の第１の端子とその第２の端子が互いにオンにされる場合、第２の出力スイッチ３５０は、第２の出力スイッチ３５０の出力端子Ｎ３５０を接地する。
【００３４】
第２の出力段回路３６０は、第７のＮＡＮＤゲートＮＡＮＤ７と、第１２のインバータＩＮＶ１２と、第８のＮＡＮＤゲートＮＡＮＤ８と、第４のＮＯＲゲートＮＯＲ４と、第１１のＮ型トランジスタＭＮ１１と、第１１のＰ型トランジスタＭＰ１１とを含む。第７のＮＡＮＤゲートＮＡＮＤ７の第１の端子は、第２の出力段回路３６０の制御端子として第２の出力有効信号ＯＥ＿Ｂを受信する。第７のＮＡＮＤゲートＮＡＮＤ７の第２の端子は第２の状態信号Ｐ６４Ｍ＿Ｂを受信する。第１２のインバータＩＮＶ１２の入力端子は第７のＮＡＮＤゲートＮＡＮＤ７の出力端子に結合される。第８のＮＡＮＤゲートＮＡＮＤ８の第１の端子は、第２の出力段回路３６０の入力端子として第２の出力スイッチ３５０の出力端子Ｎ３５０に結合される。第８のＮＡＮＤゲートＮＡＮＤ８の第２の端子は第１２のインバータＩＮＶ１２の出力端子に結合される。第４のＮＯＲゲートＮＯＲ４の第１の端子は第２の出力スイッチ３５０の出力端子Ｎ３５０に結合される。第４のＮＯＲゲートＮＯＲ４の第２の端子は第７のＮＡＮＤゲートＮＡＮＤ７の出力端子に結合される。トランジスタＭＮ１１の第１の端子は第２の出力段回路３６０の出力端子に結合され、その第２の端子は接地され、その制御端子は第４のＮＯＲゲートＮＯＲ４の出力端子に結合される。トランジスタＭＰ１１の第１の端子は電源電圧ＶＤＤに結合され、その第２の端子は第２の出力段回路３６０の出力端子に結合され、その制御端子は第８のＮＡＮＤゲートＮＡＮＤ８の出力端子に結合される。第２の出力段回路３６０の出力端子は、第２の出力バッファ１７０の出力端子とされる。
【００３５】
図４は、本発明の実施例に基づくスクライブラインが既にスクライブされている場合の第１の信号バッファ１１４と第２の信号バッファ１２４の動作を説明する波形図である。図５は、本発明の実施例に基づくスクライブラインがスクライブされていない場合の第１の信号バッファ１１４と第２の信号１２４バッファの動作を説明する波形図である。図４及び図５は、スクライブラインＳＬが既にスクライブされている場合とスクライブされていない場合の複数の信号波形を示している。クロック信号ＣＬＫ、第１と第２のアクセス信号ＣＥ＿Ａ、ＣＥ＿Ｂ、メモリデータアクセス信号ＡＤＱｉ＿ＡとＡＤＱｉ＿Ｂ及び電源電圧ＶＤＤは外部信号４１０に属する。クロック信号ＣＬＫ、第１のアクセス信号ＣＥ＿Ａ、メモリデータアクセス信号ＡＤＱｉ＿Ａ及び電源電圧ＶＤＤは図１の第１のパッド１１６に位置し、クロック信号ＣＬＫ、第２のアクセス信号ＣＥ＿Ｂ、メモリデータアクセス信号ＡＤＱｉ＿Ｂ及び電源電圧ＶＤＤは図１の第２のパッド１２６に位置する。
【００３６】
第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂ、第１と第２のヒューズ信号ＦＵＳＥ＿Ａ、ＦＵＳＥ＿Ｂ、第１と第２の状態信号Ｐ６４Ｍ＿Ａ、Ｐ６４Ｍ＿Ｂ、第１と第２のメモリ制御信号ＣＥＩ＿Ａ、ＣＥＩ＿Ｂ、第１と第２のメモリデータ信号ＤＡＴｉ＿Ａ、ＤＡＴｉ＿Ｂ、第１と第２の出力有効信号ＯＥ＿Ａ、ＯＥ＿Ｂ及びメモリ切替信号ＲＡ１２Ｔ＿Ａは、第１のチップ１１０と第２のチップ１２０との間の内部信号４２０に属する。スクライブラインＳＬを通り抜けるワイヤが切断されていない場合、内部信号４２０はいずれも第１の信号バッファ１１４及び第２の信号バッファ１２４により伝送される。クロック信号ＣＬＫにおいて、信号の１回の上昇と下降の間の時間の長さを１つのサイクルタイム（ｃｙｃｌｅ  ｔｉｍｅ）ＣＴという。
【００３７】
図４と図２及び図３における回路構造を参照し、スクライブラインは既にスクライブされているため、図１の第１のチップ１１０及び第２のチップ１２０はそれぞれ独立に動作して３２ＭのＰＳＲＡＭを実現する。初期化シーケンス（ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｓｅｑｕｅｎｃｅ）の期間Ｔ１において、第１と第２のヒューズ信号ＦＵＳＥ＿Ａ、ＦＵＳＥ＿Ｂは、第１のヒューズ１１９及び第２のヒューズ１２９が溶断されていないことによって「論理ロー」に設定され、従って第１と第２の状態信号Ｐ６４Ｍ＿Ａ、Ｐ６４Ｍ＿Ｂも「論理ロー」である。また、第１のチップ１１０と第２のチップ１２０におけるメモリアレイで切替えを行う必要がないため、メモリ切替信号ＲＡ１２Ｔ＿Ａは常に「論理ロー」である。電源電圧ＶＤＤは電源入力によって期間Ｔ１において、徐々に「論理ハイ」に高められ、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂは、電源電圧ＶＤＤが「論理ハイ」に高められた後に、初めて「論理ロー」から「論理ハイ」に変換される。
【００３８】
書き込み周期Ｔ２において、第１と第２のアクセス信号ＣＥ＿Ａ、ＣＥ＿Ｂは「論理ハイ」から「論理ロー」に変換され、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂは「論理ハイ」であるため、第１と第２のメモリ制御信号ＣＥＩ＿Ａ、ＣＥＩ＿Ｂは「論理ロー」から「論理ハイ」に変換される。メモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿Ｂにおける最初のデータ「Ｗ」は、書き込み周期Ｔ２においてメモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿Ｂにおけるデータをそれぞれ第１のチップと第２のチップのメモリアレイに記憶することを表す。即ち、メモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿ＢにおけるデータＤ１〜Ｄ４は、メモリデータ信号ＤＡＴｉ＿Ａ、ＤＡＴｉ＿Ｂに伝送され、それぞれ第１のチップのメモリアレイと第２のチップのメモリアレイに記憶される。
【００３９】
書き込み周期Ｔ３において、第１と第２のアクセス信号ＣＥ＿Ａ、ＣＥ＿Ｂは「論理ハイ」から「論理ロー」に変換され、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂは「論理ハイ」であるため、第１と第２のメモリ制御信号ＣＥＩ＿Ａ、ＣＥＩ＿Ｂは「論理ロー」から「論理ハイ」に変換される。メモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿Ｂにおける最初のデータ「Ｒ」は、書き込み周期Ｔ３が予定周期後（例えば、書き込み周期Ｔ３が有効にされた後の第８個のサイクルタイム）に第１のチップ１１０と第２のチップ１２０のメモリアレイ１１２、１２２に記憶されたデータをメモリデータ信号ＤＡＴｉ＿Ａ、ＤＡＴｉ＿Ｂによって読み取り、図４における矢印４３０と４４０に示すとおりである。
【００４０】
図５と図２及び図３における回路構造を参照し、スクライブラインＳＬがスクライブされていないため、図１の第１のチップ１１０と第２のチップ１２０は１つの全体として動作し、かつ第１の信号バッファ１１４と第２の信号バッファ１２４によって内部信号４２０を伝送して、６４ＭのＰＳＲＡＭを実現する。また、第１のチップ１１０と第２のチップ１２０が第１のパッド１１６を共用しているため、外部信号５１０は、第２のアクセス信号ＣＥ＿Ｂを有さず、第１のアクセス信号ＣＥ＿Ａのみを有し、メモリデータアクセス信号ＡＤＱｉ＿Ｂを有さず、メモリデータアクセス信号ＡＤＱｉ＿Ａのみを有する。
【００４１】
初期化シーケンス（ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｓｅｑｕｅｎｃｅ）の期間Ｔ１において、第１と第２のヒューズ信号ＦＵＳＥ＿Ａ、ＦＵＳＥ＿Ｂは、第１のヒューズ１１９と第２のヒューズ１２９が既に溶断されていることによって「論理ハイ」に設定され、従って、第１と第２の状態信号Ｐ６４Ｍ＿Ａ、Ｐ６４Ｍ＿Ｂも「論理ハイ」である。また、第１のチップ１１０と第２のチップ１２０におけるメモリアレイで切替えを行う必要があるため、メモリ切替信号ＲＡ１２Ｔ＿Ａは、状況に応じて「論理ロー」または「論理ハイ」を調製して、第１のチップ１１０又は第２のチップ１２０におけるメモリアレイ１１２、１２２を記憶する。電源電圧ＶＤＤは電源入力によって期間Ｔ１において、徐々に「論理ハイ」に高められ、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂは、電源電圧ＶＤＤが「論理ハイ」に高められた後に、初めて「論理ロー」から「論理ハイ」に変換される。
【００４２】
書き込み周期Ｔ２において、第１のアクセス信号ＣＥ＿Ａ、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂ及び第１と第２のメモリ制御信号ＣＥＩ＿Ａ、ＣＥＩ＿Ｂの動作原理は図４と同じである。注意すべきこととして、第１と第２のヒューズ信号ＦＵＳＥ＿Ａ、ＦＵＳＥ＿Ｂはいずれも「論理ハイ」であるため、第１のメモリ制御信号ＣＥＩ＿Ａと第２のメモリ制御信号ＣＥＩ＿Ｂはいずれも第１のアクセス信号ＣＥ＿Ａと同じである。メモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿Ｂにおける最初のデータ「Ｗ」は、書き込み周期Ｔ２がメモリデータアクセス信号ＡＤＱｉ＿Ａにおけるデータを第１のチップ１１０と第２のチップ１２０のメモリアレイ１１２、１２２に記憶し、かつメモリ切替信号ＲＡ１２Ｔ＿Ａによって、データＤ１〜Ｄ４を第１のチップ１１０のメモリアレイ１１２又は第２のチップ１２０のメモリアレイ１２２に書き込むことを決定する。即ち、メモリデータアクセス信号ＡＤＱｉ＿Ａ、ＡＤＱｉ＿ＢにおけるデータＤ１〜Ｄ４はメモリデータ信号ＤＡＴｉ＿ＡとＤＡＴｉ＿Ｂのうちの１つに伝送されて、第１のチップ１１０のメモリアレイ１１２又は第２のチップ１２０のメモリアレイ１２２に記憶する。
【００４３】
書き込み周期Ｔ３において、第１のアクセス信号ＣＥ＿Ａ、第１と第２の起動信号ＰＯＮＢ＿Ａ、ＰＯＮＢ＿Ｂ及び第１と第２のメモリ制御信号ＣＥＩ＿Ａ、ＣＥＩ＿Ｂの動作原理は図４と同じである。メモリデータアクセス信号ＡＤＱｉ＿Ａにおける最初のデータ「Ｒ」は、書き込み周期Ｔ３が予定周期後（例えば、書き込み周期Ｔ３が有効にされた後の第８個のサイクルタイム）にメモリ切替信号選択に基づいて、第１のチップ１１０と第２のチップ１２０のメモリアレイ１１２、１２２に記憶されたデータをメメモリデータ信号ＤＡＴｉ＿Ａ又はＤＡＴｉ＿Ｂによって読み取ることを表し、図４における矢印５３０と５４０に示すとおりである。
【００４４】
上記のように、本発明のメモリデバイスは、隣接する２つのチップにメモリアレイ及び関連回路を設置し、かつこの２つのチップにそれぞれ信号バッファを設置している。この２つの信号バッファは、少なくとも１つのワイヤにより互いに接続され、このワイヤは、第１のチップと第２のチップとの間のスクライブラインを通り抜ける。この２つのチップの間のスクライブラインがスクライブされていない場合、ワイヤが正常に信号を２つの信号バッファの間で伝送させることができるため、信号の操作によってこの２つのチップの記憶容量を合わせることができ、かつそのうちの１つのチップのパッドのみに接続してメモリデバイスの作動を実現することができる。一方、この２つのチップの間のスクライブラインがスクライブされている場合、ワイヤがこれに伴ってスクライブされてワイヤの両端がフローティングされるため、この２つのチップ上のメモリデバイスは自己作動することしかできず、記憶容量を増加させることができない。言い換えると、本発明のメモリデバイスは、隣接する２つのチップの間のスクライブラインがスクライブされているか否かによってメモリデバイスの記憶容量を調整することができる。また、本発明の実施例は、特殊設計の信号バッファを用いて、メモリデバイスが、一部の接続点がフローティングである状況においても正常作動可能にさせることができる。
【００４５】
本発明は実施例で以上のことを開示しているが、それは本発明を限定するものではなく、当業者は、本発明の主旨および範囲を逸脱しない条件において、些細な変動および修飾をしてもよいため、本発明の保護範囲は後の特許請求の範囲に限定した内容を基準とする。
【産業上の利用可能性】
【００４６】
本発明のメモリデバイスは、メモリデバイスの記憶容量を調整可能とすることに利用できる。
【符号の説明】
【００４７】
１００  メモリデバイス
１１０  第１のチップ
１１２、１２２  メモリアレイ
１１４  第１のバッファ
１１６  第１のパッド
１１８、１２８  周辺回路
１１９  第１のヒューズ
１２０  第２のチップ
１２４  第２の信号バッファ
１２６  第２のパッド
１２９  第２のヒューズ
１３０、ＣＥ＿ＡＢ、ＤＡＴｉ＿ＡＢ  ワイヤ
１４０  第１の入力バッファ
１５０  第２の入力バッファ
１６０  第１の出力バッファ
１７０  第２の出力バッファ
２１０  第１の論理回路
２２０  第１の入力スイッチ
２３０  第１のバッファ回路
２４０  第２の論理回路
２５０  第２の入力スイッチ
２６０  第２のバッファ回路
３１０  第３の論理回路
３２０  第１の出力スイッチ
３３０  第１の出力段回路
３４０  第４の論理回路
３５０  第２の出力スイッチ
３６０  第２の出力段回路
４１０  外部信号
４２０  内部信号
４３０、４４０、５３０、５４０  矢印
５１０  外部信号
ＣＴ：  サイクルタイム
ＮＡＮＤ１〜ＮＡＮＤ８  ＮＡＮＤゲート
ＮＯＲ１〜ＮＯＲ４  ＮＯＲゲート
ＩＮＶ１〜ＩＮＶ１２  インバータ
ＭＮ１〜ＭＮ９、ＭＮ１１  Ｎ型トランジスタ
ＭＰ１〜ＭＰ１１  Ｐ型トランジスタ
ＳＬ  スクライブライン
ＣＬＫ  クロック信号
ＶＤＤ  電源電圧
Ｔ１  初期化シーケンスの期間
Ｔ２  書き込み周期
Ｔ３  読み取り周期
ＣＥ＿Ａ  第１のアクセス信号
ＣＥ＿Ｂ  第２のアクセス信号
ＡＤＱｉ＿Ａ、ＡＤＱｉ＿Ｂ  メモリデータアクセス信号
ＰＯＮＢ＿Ａ  第１の起動信号
ＰＯＮＢ＿Ｂ  第２の起動信号
ＦＵＳＥ＿Ａ  第１のヒューズ信号
ＦＵＳＥ＿Ｂ  第２のヒューズ信号
Ｐ６４Ｍ＿Ａ  第１の状態信号
Ｐ６４Ｍ＿Ｂ  第２の状態信号
ＣＥＩ＿Ａ  第１のメモリ制御信号
ＣＥＩ＿Ｂ  第２のメモリ制御信号
ＤＡＴｉ＿Ａ  第１のメモリデータ信号
ＤＡＴｉ＿Ｂ  第２のメモリデータ信号
ＯＥ＿Ａ  第１の出力有効信号
ＯＥ＿Ｂ  第２の出力有効信号
ＲＡ１２Ｔ＿Ａ  メモリ切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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