(57)【要約】【課題】特性の悪化を抑えることが可能な薄膜トランジスタおよび、この薄膜トランジスタを用いた表示装置を提供する。【解決手段】  基板と、前記基板の選択的な領域に設けられた半導体層と、前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第１ゲート絶縁膜と、前記第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第１ゲート絶縁膜を間にして、前記半導体層を覆う第２ゲート絶縁膜と、前記第２ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを備えた薄膜トランジスタ。【選択図】図１
2019145562.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第１ゲート絶縁膜を間にして、前記半導体層を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を間にして前記半導体層に対向するゲート電極と
を備えた薄膜トランジスタ。
【請求項２】
前記第１ゲート絶縁膜の平面形状は、前記半導体層の平面形状と同じである
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２ゲート絶縁膜のチャネル幅方向の大きさは、前記半導体層のチャネル幅の大きさよりも大きい
請求項１に記載の薄膜トランジスタ。
【請求項４】
前記半導体層の前記チャネル幅方向の端面と前記ゲート電極との間には、前記第２ゲート絶縁膜が設けられている
請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第２ゲート絶縁膜の平面形状は、前記ゲート電極の平面形状と同じである
請求項１に記載の薄膜トランジスタ。
【請求項６】
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と同じ絶縁材料を含む
請求項１に記載の薄膜トランジスタ。
【請求項７】
前記第２ゲート絶縁膜の厚みは、前記第１ゲート絶縁膜の厚みと異なっている
請求項１に記載の薄膜トランジスタ。
【請求項８】
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜の厚みよりも大きな厚みを有する
請求項１に記載の薄膜トランジスタ。
【請求項９】
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜の厚みよりも大きな厚みを有する
請求項１に記載の薄膜トランジスタ。
【請求項１０】
前記半導体層は酸化物半導体材料を含む
請求項１に記載の薄膜トランジスタ。
【請求項１１】
表示素子および前記表示素子を駆動する薄膜トランジスタを備え、
前記薄膜トランジスタは、
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第１ゲート絶縁膜を間にして、前記半導体層を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを含む
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、基板上に半導体層およびゲート電極を有する薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）およびこれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタは、例えば、表示装置などの様々な分野の電子機器に活用されている（例えば、特許文献１）。この薄膜トランジスタは、例えば、基板上に半導体層、ゲート絶縁膜およびゲート電極等を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７/０３２１２８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この薄膜トランジスタでは、例えば移動度およびＳ値等の特性の悪化を抑えることが望まれている。
【０００５】
したがって、特性の悪化を抑えることが可能な薄膜トランジスタおよび、この薄膜トランジスタを用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係る薄膜トランジスタは、基板と、基板の選択的な領域に設けられた半導体層と、基板の半導体層が設けられた領域に設けられ、半導体層の表面を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、第１ゲート絶縁膜を間にして、半導体層を覆う第２ゲート絶縁膜と、第２ゲート絶縁膜を間にして半導体層に対向するゲート電極とを備えたものである。
【０００７】
本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する薄膜トランジスタを備え、薄膜トランジスタは、基板と、基板の選択的な領域に設けられた半導体層と、基板の半導体層が設けられた領域に設けられ、半導体層の表面を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、第１ゲート絶縁膜を間にして、半導体層を覆う第２ゲート絶縁膜と、第２ゲート絶縁膜を間にして半導体層に対向するゲート電極とを含むものである。
【０００８】
本技術の一実施の形態に係る薄膜トランジスタおよび表示装置では、半導体層とゲート電極との間に第１ゲート絶縁膜および第２ゲート絶縁膜が設けられている。これにより、半導体層と第１ゲート絶縁膜とを同時に形成し、成膜直後から半導体層の表面を第１ゲート絶縁膜により保護することが可能となる。
【発明の効果】
【０００９】
本技術の一実施の形態に係る薄膜トランジスタおよび表示装置によれば、半導体層とゲート電極との間に第１ゲート絶縁膜および第２ゲート絶縁膜を設けるようにしたので、製造過程での半導体層の表面の欠陥の発生を抑えることが可能となる。よって、例えば、移動度およびＳ値等の特性の悪化を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本技術の一実施の形態に係る薄膜トランジスタの概略構成を表す、チャネル幅方向に沿った断面模式図である。
【図２】図１に示した薄膜トランジスタのチャネル長方向に沿った断面模式図である。
【図３】図１，２に示した薄膜トランジスタの平面模式図である。
【図４Ａ】図１に示した薄膜トランジスタの製造方法の一工程を表す断面模式図である。
【図４Ｂ】図４Ａに続く工程を表す断面模式図である。
【図４Ｃ】図４Ｂに続く工程を表す断面模式図である。
【図４Ｄ】図４Ｃに続く工程を表す断面模式図である。
【図５】比較例に係る薄膜トランジスタの概略構成を表す、チャネル幅方向に沿った断面模式図である。
【図６】図５に示した薄膜トランジスタの製造方法の一工程を表す断面模式図である。
【図７Ａ】図１，５に示した薄膜トランジスタの移動度を表す図である。
【図７Ｂ】図１，５に示した薄膜トランジスタのＳ値を表す図である。
【図８】図１等に示した薄膜トランジスタを適用した表示装置の機能構成を表すブロック図である。
【図９】図１等に示した薄膜トランジスタを適用した撮像装置の構成を表すブロック図である。
【図１０】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。
【００１２】
＜実施の形態＞
［構成］
図１、図２および図３は、本技術の一実施の形態に係る薄膜トランジスタ（薄膜トランジスタ１）の構成を模式的に表したものである。図１は、薄膜トランジスタ１のチャネル幅方向に沿った断面（ＹＺ断面）構成、図２は、薄膜トランジスタ１のチャネル長方向に沿った断面（ＸＺ断面）構成、図３は、薄膜トランジスタ１の平面（ＸＹ平面）構成を各々表している。図３に示したＩ−Ｉ’線に示した断面構成が図１に対応し、図３に示したＩＩ−ＩＩ’線に沿った断面構成が図２に対応する。薄膜トランジスタ１は、例えば表示装置および撮像装置（後述の図８の表示装置２Ａおよび図９の撮像装置２Ｂ）等の駆動回路に用いられる。この駆動回路には、薄膜トランジスタ１とともに、例えば保持容量が設けられていてもよい。
【００１３】
薄膜トランジスタ１は、例えばトップゲート型のトランジスタであり、基板１１上に、ＵＣ（Under Coat）膜１２および絶縁膜１３を介して半導体層１４、ゲート絶縁膜１５およびゲート電極１６をこの順に有している（図１）。薄膜トランジスタ１は、半導体層１４上に、層間絶縁膜１７を介してソース・ドレイン電極１８を有している（図２）。
【００１４】
基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。
【００１５】
ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２は、基板１１側から順に、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜が積層された構造を有していてもよい。ＵＣ膜１２は、基板１１全面にわたって設けられている。
【００１６】
ＵＣ膜１２上の絶縁膜１３は、例えば基板１１全面にわたって設けられている。この絶縁膜１３は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ）等の無機絶縁膜により構成されている。この絶縁膜１３は、保持容量を構成する一対の電極の間に設けられていてもよい。
【００１７】
半導体層１４は、絶縁膜１３およびＵＣ膜１２を間にして、基板１１上の選択的な領域に設けられている。半導体層１４は、チャネル長方向（Ｘ方向）に大きさＬ14（チャネル長Ｌ14）、チャネル幅方向（Ｙ方向）に大きさＷ14（チャネル幅Ｗ14）を有している。
【００１８】
この半導体層１４は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体層１４に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体層１４は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体層１４の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体層１４の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体層１４の成膜に要する時間が短縮されるので、生産性を向上させることができる。
【００１９】
半導体層１４には、ゲート電極１６に対向するチャネル領域と、チャネル領域よりも電気抵抗の低い低抵抗領域とが設けられている。半導体層１４の低抵抗領域は、チャネル長方向に沿った、チャネル領域の両側に設けられている。この低抵抗領域に、ソース・ドレイン電極１８が接続されている（図２）。半導体層１４の表面Ｓ14（ゲート電極１６との対向面）および端面は、ゲート絶縁膜１５に覆われており、半導体層１４は、ゲート電極１６と電気的に分離されている。
【００２０】
本実施の形態では、この半導体層１４とゲート電極１６との間のゲート絶縁膜１５が、第１ゲート絶縁膜１５Ａおよび第２ゲート絶縁膜１５Ｂを含んでいる。第１ゲート絶縁膜１５Ａは、半導体層１４の表面Ｓ14に接して設けられ、第２ゲート絶縁膜１５Ｂは、この第１ゲート絶縁膜１５Ａを間にして、半導体層１４を覆っている。詳細は後述するが、これにより、製造過程での半導体層１４の表面Ｓ14の欠陥の発生を抑えることが可能となる。
【００２１】
第１ゲート絶縁膜１５Ａは、基板１１上の半導体層１４が設けられた領域に配置されている。第１ゲート絶縁膜１５Ａは、半導体層１４を形成する際のレジスト膜（後述の図４Ｃのレジスト膜Ｒ）を用い、半導体層１４と同一工程で形成されたものである。この第１ゲート絶縁膜１５Ａにより、製造過程で、半導体層１４の表面Ｓ14が覆われ、保護されるようになっている。
【００２２】
第１ゲート絶縁膜１５Ａは、例えば、半導体層１４の平面形状と略同じ平面形状を有しており、第１ゲート絶縁膜１５Ａの端面は、平面（ＸＹ平面）視で、半導体層１４の端面と同じ位置に設けられている（図１〜図３）。第１ゲート絶縁膜１５Ａのチャネル幅方向の大きさＷ15Aは、例えば、半導体層１４のチャネル幅方向の大きさＷ14と同じである（図１，図３）。第１ゲート絶縁膜１５Ａは、例えば処理方法等の影響により、平面視で、半導体層１４よりも小さくなっていてもよく、基板１１上の半導体層１４が設けられた領域よりも内側に配置されていてもよい。
【００２３】
第１ゲート絶縁膜１５Ａとゲート電極１６との間に設けられた第２ゲート絶縁膜１５Ｂは、チャネル幅方向の大きさＷ15Bを有している。この第２ゲート絶縁膜１５Ｂのチャネル幅方向の大きさＷ15Bは、第１ゲート絶縁膜１５Ａのチャネル幅方向の大きさＷ15Aよりも大きくなっており、第２ゲート絶縁膜１５Ｂは、第１ゲート絶縁膜１５Ａよりもチャネル幅方向の両側に、拡幅して設けられている。換言すれば、この第２ゲート絶縁膜１５Ｂにより、半導体層１４のチャネル幅方向の端面の一部が覆われる。この第２ゲート絶縁膜１５Ｂは、半導体層１４の端面とゲート電極１６との間に設けられるので、ゲート電極１６と半導体層１４の端面との間の短絡の発生が抑えられる。例えば、第２ゲート絶縁膜１５Ｂは、ゲート電極１６の平面形状と略同じ平面形状を有しており（図３）、薄膜トランジスタ１は、例えば、セルフアライン構造を有するトランジスタである。
【００２４】
第１ゲート絶縁膜１５Ａの厚みＴＡ（Ｚ方向の大きさ）と、第２ゲート絶縁膜１５Ｂの厚みＴＢは、例えば、異なっている。第１ゲート絶縁膜１５Ａの厚みＴＡと第２ゲート絶縁膜の厚みＴＢとの和は、例えば５０〜３００ｎｍである。例えば、第１ゲート絶縁膜１５Ａの厚みＴＡを、第２ゲート絶縁膜１５Ｂの厚みＴＢよりも大きくすることにより、半導体層１４の表面Ｓ14がより確実に保護され、薄膜トランジスタ１の特性の悪化をより効果的に抑えることができる。第２ゲート絶縁膜１５Ｂの厚みＴＢを、第１ゲート絶縁膜１５Ａの厚みＴＡよりも大きくするようにしてもよい。第２ゲート絶縁膜１５Ｂの厚みＴＢを、第１ゲート絶縁膜１５Ａの厚みＴＡよりも大きくすることにより、ゲート電極１６と半導体層１４との短絡の発生を抑えることができる。
【００２５】
第１ゲート絶縁膜１５Ａおよび第２ゲート絶縁膜１５Ｂは、例えば同じ絶縁材料により構成されている。第１ゲート絶縁膜１５Ａと第２ゲート絶縁膜１５Ｂとを同じ絶縁材料により構成することにより、製造工程を簡便化することができる。例えば、第１ゲート絶縁膜１５Ａおよび第２ゲート絶縁膜１５Ｂには、例えばシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ）等の無機絶縁材料を用いることができる。第１ゲート絶縁膜１５Ａの構成材料と、第２ゲート絶縁膜１５Ｂの構成材料とを異ならせるようにしてもよい。
【００２６】
ゲート電極１６は、第２ゲート絶縁膜１５Ｂを間にして半導体層１４に対向している。このゲート電極１６は、印加されるゲート電圧（Ｖｇ）によって、半導体層１４のチャネル領域中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。ゲート電極１６のチャネル幅方向の大きさＷ16は、例えば、第２ゲート絶縁膜１５Ｂのチャネル幅方向の大きさＷ15Bと同じである。ゲート電極１６の端面は、平面視で、第２ゲート絶縁膜１５Ｂの端面と同じ位置に設けられている（図１〜図３）。
【００２７】
このゲート電極１６の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００２８】
層間絶縁膜１７は、例えば基板１１の全面に設けられている。層間絶縁膜１７には、例えば、酸化シリコン（ＳｉＯ），窒化シリコン（ＳｉＮ）膜，酸窒化シリコン（ＳｉＯＮ）膜等および酸化アルミニウム（Ａｌ2Ｏ3）膜等の無機絶縁材料を用いることができる。層間絶縁膜１９に、例えばポリイミド樹脂膜，ノボラック樹脂膜またはアクリル樹膜等の有機絶縁材料を用いるようにしてもよい。層間絶縁膜１７は、無機絶縁膜と有機絶縁膜との積層構造を有していてもよい。図１は、層間絶縁膜１７を省略して表している。
【００２９】
層間絶縁膜１７上に設けられたソース・ドレイン電極１８は、薄膜トランジスタ１のソースまたはドレインとして機能するものであり、例えば、層間絶縁膜１７および第１ゲート絶縁膜１４Ａに設けられた接続孔を介して、半導体層１４の低抵抗領域に接続されている。このソース・ドレイン電極１８は、例えば、上記ゲート電極１６の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極１８としては、電気伝導性の良い材料が選択されることが望ましい。
【００３０】
［製造方法］
上記のような薄膜トランジスタ１は、例えば次のようにして製造することができる（図４Ａ〜図４Ｄ）。
【００３１】
まず、図４Ａに示したように、基板１１上に、ＵＣ膜１２および絶縁膜１３をこの順に形成する。次に、図４Ｂに示したように、絶縁膜１３上に、半導体材料膜１４Ｍおよび絶縁材料膜１５ＡＭをこの順に、連続して成膜する。後の工程で、半導体材料膜１４Ｍにより、半導体層１４が形成され、絶縁材料膜１５ＡＭにより第１ゲート絶縁膜１５Ａが形成される。本実施の形態では、このように半導体材料膜１４Ｍおよび絶縁材料膜１５ＡＭを連続して成膜するので、製造過程で、半導体層１４の表面Ｓ14が保護される。
【００３２】
半導体材料膜１４Ｍおよび絶縁材料膜１５ＡＭを成膜した後、図４Ｃに示したように、所定の形状のレジスト膜Ｒを用いて、半導体材料膜１４Ｍおよび絶縁材料膜１５ＡＭを同時にパターニングする。具体的には、例えば、所定形状のレジスト膜Ｒを用いて絶縁材料膜１５ＡＭをドライエッチングした後、このレジスト膜Ｒを用いて半導体材料膜１４Ｍのウェットエッチングを行う。この後、レジスト膜Ｒを剥離し、アニール処理を行う。これにより、互いに同一の平面形状を有する半導体層１４および第１ゲート絶縁膜１５Ａが同時に形成される。ここでは、半導体層１４の表面Ｓ14が第１ゲート絶縁膜１５Ａに覆われているので、半導体層１４の表面Ｓ14へのレジスト膜Ｒの残渣の付着およびアニール工程に起因した半導体層１４の表面Ｓ14での欠陥の発生等が抑えられる。
【００３３】
同一工程で半導体層１４および第１ゲート絶縁膜１５Ａを形成した後、これらを覆うようにして、基板１１の全面に絶縁材料膜１５ＢＭおよび導電材料膜１６Ｍをこの順に成膜する（図４Ｄ）。このとき、第１ゲート絶縁膜１５Ａの表面および端面と、半導体層１４の端面とが、絶縁材料膜１５ＢＭで覆われる。後の工程で、絶縁材料膜１５ＢＭにより第２ゲート絶縁膜１５Ｂが、導電材料膜１６Ｍによりゲート電極１６が各々形成される。
【００３４】
絶縁材料膜１５ＢＭおよび導電材料膜１６Ｍを成膜した後、これらのパターニングを連続して行う。具体的には、例えば、導電材料膜１６Ｍ上に所定形状のレジスト膜を形成した後、このレジスト膜を用いて、導電材料膜１６Ｍおよび絶縁材料膜１５ＢＭをこの順にエッチングする。これにより、同一の平面形状を有するゲート電極１６および第２ゲート絶縁膜１５Ｂが形成される。
【００３５】
この後、基板１１の全面に層間絶縁膜１７を形成する。最後に、層間絶縁膜１７上に、ソース・ドレイン電極１８を形成することにより、図１〜図３に示した薄膜トランジスタ１が完成する。
【００３６】
［作用、効果］
本実施の形態の薄膜トランジスタ１では、ゲート電極１６に閾値電圧以上のオン電圧が印加されると、半導体層１４のチャネル領域が活性化される。これにより、一対のソース・ドレイン電極１８間に電流が流れる。
【００３７】
ここでは、半導体層１４とゲート電極１６との間に第１ゲート絶縁膜１５Ａおよび第２ゲート絶縁膜１５Ｂが設けられている。第１ゲート絶縁膜１５Ａは、半導体層１４と同時に形成され、半導体層１４の表面Ｓ14を覆っている。このような第１ゲート絶縁膜１５Ａにより、成膜直後から半導体層１４の表面Ｓ14が保護される。以下、この作用効果について、比較例を用いつつ説明する。
【００３８】
図５は、比較例にかかる薄膜トランジスタ（薄膜トランジスタ１００）のチャネル幅方向に沿った模式的な断面（ＹＺ断面）構成を表したものである。この薄膜トランジスタ１００は、半導体層１４とゲート電極１６との間に、第２ゲート絶縁膜１５Ｂのみを有している。即ち、薄膜トランジスタ１００では、第２ゲート絶縁膜１５Ｂが半導体層１４の表面Ｓ14に接している。
【００３９】
このような薄膜トランジスタ１００は、例えば以下のようにして形成する。
【００４０】
まず、薄膜トランジスタ１で説明したのと同様にして、基板１１上にＵＣ膜１２および絶縁膜１３を形成する（図４Ａ参照）。次いで、図６に示したように、所定形状のレジスト膜Ｒを用いて、ＵＣ膜１２上に半導体層１４を形成する。続いて、レジスト膜Ｒの剥離およびアニール処理を行う。この後、薄膜トランジスタ１で説明したのと同様にして、第２ゲート絶縁膜１５Ｂおよびゲート電極１６を形成する。
【００４１】
このように、薄膜トランジスタ１００の製造方法では、表面Ｓ14を第１ゲート絶縁膜（図４Ｃの第１ゲート絶縁膜１５Ａ）で覆わずに、半導体層１４のパターニングを行っている。このため、半導体層１４の表面Ｓ14にレジスト膜Ｒの残渣が付着し、あるいは、アニール工程に起因して、半導体層１４の表面Ｓ14に欠陥が発生するおそれがある。この半導体層１４の表面Ｓ14の欠陥は、例えば移動度およびＳ値等の薄膜トランジスタ１００の特性の悪化を引き起こす。
【００４２】
これに対し、薄膜トランジスタ１では、第１ゲート絶縁膜１５Ａ（絶縁材料膜１５ＡＭ）により、半導体層１４（半導体材料膜１４Ｍ）の表面Ｓ14が保護された状態で、半導体層１４のパターニングを行う。したがって、半導体層１４の表面Ｓ14へのレジスト膜Ｒの残渣の付着、およびアニール工程に起因した半導体層１４の表面Ｓ14での欠陥の発生等が抑えられる。
【００４３】
図７Ａ，図７Ｂは、第１ゲート絶縁膜１５Ａの厚みＴＡを変化させたときの、薄膜トランジスタ１，１００の特性を表すものである。図７Ａは、薄膜トランジスタ１，１００の移動度、図７Ｂは薄膜トランジスタ１，１００のＳ値を各々表している。図７Ａ，図７Ｂでは、第１ゲート絶縁膜１５Ａの厚みＴＡと第２ゲート絶縁膜１５Ｂの厚みＴＢとの和を２００ｎｍとした。第１ゲート絶縁膜１５Ａの厚みＴＡが０ｎｍ、即ち、第２ゲート絶縁膜１５Ｂのみを設けた場合が、薄膜トランジスタ１００に対応する。
【００４４】
図７Ａ，図７Ｂに示されているように、第１ゲート絶縁膜１５Ａを有する薄膜トランジスタ１では、薄膜トランジスタ１００に比べて移動度およびＳ値が向上する。また、第１ゲート絶縁膜１５Ａの厚みＴＡを、第２ゲート絶縁膜１５Ｂの厚みＴＢよりも大きくするに連れて（例えば厚みＴＡが１５０ｎｍ、厚みＴＢが５０ｎｍ）、薄膜トランジスタ１の特性をより向上させることが可能となる。
【００４５】
以上説明したように本実施の形態では、半導体層１４とゲート電極１６との間に第１ゲート絶縁膜１５Ａおよび第２ゲート絶縁膜１５Ｂを設けるようにしたので、製造過程での半導体層１４の表面Ｓ14の欠陥の発生を抑えることが可能となる。よって、例えば、移動度およびＳ値等の特性の悪化を抑えることが可能となる。
【００４６】
また、第１ゲート絶縁膜１５Ａから露出された半導体層１４の端面は、第２ゲート絶縁膜１５Ｂに覆われるので、半導体層１４の端面とゲート電極１６との間での短絡の発生を抑えることができる。
【００４７】
＜適用例＞
上記実施の形態および変形例において説明した薄膜トランジスタ１は、例えば表示装置（後述の図８の表示装置２Ａ）および撮像装置（後述の図９の撮像装置２Ｂ）等の駆動回路に用いることができる。
【００４８】
図８は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。
【００４９】
タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の薄膜トランジスタ１が用いられる。
【００５０】
図９は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。
【００５１】
タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の薄膜トランジスタ１が用いられる。
【００５２】
＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図１０に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００５３】
電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００５４】
以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【００５５】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００５６】
尚、本技術は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第１ゲート絶縁膜を間にして、前記半導体層を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を間にして前記半導体層に対向するゲート電極と
を備えた薄膜トランジスタ。
（２）
前記第１ゲート絶縁膜の平面形状は、前記半導体層の平面形状と同じである
前記（１）に記載の薄膜トランジスタ。
（３）
前記第２ゲート絶縁膜のチャネル幅方向の大きさは、前記半導体層のチャネル幅の大きさよりも大きい
前記（１）または（２）に記載の薄膜トランジスタ。
（４）
前記半導体層の前記チャネル幅方向の端面と前記ゲート電極との間には、前記第２ゲート絶縁膜が設けられている
前記（１）ないし（３）のうちいずれか１つに記載の薄膜トランジスタ。
（５）
前記第２ゲート絶縁膜の平面形状は、前記ゲート電極の平面形状と同じである
前記（１）ないし（４）のうちいずれか１つに記載の薄膜トランジスタ。
（６）
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と同じ絶縁材料を含む
前記（１）ないし（５）のうちいずれか１つに記載の薄膜トランジスタ。
（７）
前記第２ゲート絶縁膜の厚みは、前記第１ゲート絶縁膜の厚みと異なっている
前記（１）ないし（６）のうちいずれか１つに記載の薄膜トランジスタ。
（８）
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜の厚みよりも大きな厚みを有する
前記（１）ないし（７）のうちいずれか１つに記載の薄膜トランジスタ。
（９）
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜の厚みよりも大きな厚みを有する
前記（１）ないし（７）のうちいずれか１つに記載の薄膜トランジスタ。
（１０）
前記半導体層は酸化物半導体材料を含む
前記（１）ないし（９）のうちいずれか１つに記載の薄膜トランジスタ。
（１１）
表示素子および前記表示素子を駆動する薄膜トランジスタを備え、
前記薄膜トランジスタは、
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第１ゲート絶縁膜を間にして、前記半導体層を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを含む
表示装置。
【符号の説明】
【００５７】
１…薄膜トランジスタ、１１…基板、１２…ＵＣ膜、１３…絶縁膜、１４…半導体層、１４Ｍ…半導体材料膜、１５…ゲート絶縁膜、１５Ａ…第１ゲート絶縁膜、１５Ｂ…第２ゲート絶縁膜、１５ＡＭ，１５ＢＭ…絶縁材料膜、１６…ゲート電極、１６Ｍ…導電材料膜、１７…層間絶縁膜、１８…ソース・ドレイン電極、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、Ｌ14，Ｌ15A，Ｗ14，Ｗ15A，Ｗ15B，Ｗ16…大きさ、ＴＡ，ＴＢ…厚み。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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