(57)【要約】【課題】長期信頼性を実現可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法は、基板上に半導体積層体を成長する工程と、第１成膜温度、１０Ｐａ以上１００Ｐａ以下の条件にて、半導体積層体上に第１窒化ケイ素膜をＬＰＣＶＤ法によって形成する工程と、第１成膜温度よりも低い第２成膜温度にて、第１窒化ケイ素膜上に第２窒化ケイ素膜をプラズマＣＶＤ法によって形成する工程と、フッ素系エッチングガスを用いた反応性イオンエッチングによって、第２窒化ケイ素膜に第２開口部を形成し、第１窒化ケイ素膜に第２開口部に重なる第１開口部を形成する工程と、第１開口部内に、半導体積層体に接触するＮｉを含み、第２開口部の開口幅よりも狭い幅を有し第２窒化ケイ素膜と離間する第１ゲート層を形成する工程と、第１ゲート層及び第２開口部を覆う第２ゲート層を形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に半導体積層体を成長する工程と、
第１成膜温度、１０Ｐａ以上１００Ｐａ以下の条件にて、前記半導体積層体上に第１窒化ケイ素膜をＬＰＣＶＤ法によって形成する工程と、
前記第１成膜温度よりも低い第２成膜温度にて、前記第１窒化ケイ素膜上に第２窒化ケイ素膜をプラズマＣＶＤ法によって形成する工程と、
フッ素系エッチングガスを用いた反応性イオンエッチングによって、前記第２窒化ケイ素膜に第２開口部を形成し、前記第１窒化ケイ素膜に前記第２開口部に重なる第１開口部を形成する工程と、
前記第１開口部内に、前記半導体積層体に接触するＮｉを含み、前記第２開口部の開口幅よりも狭い幅を有し前記第２窒化ケイ素膜と離間する第１ゲート層を形成する工程と、
前記第１ゲート層及び前記第２開口部を覆う第２ゲート層を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第１ゲート層の厚さは、前記第１窒化ケイ素膜と前記第２窒化ケイ素膜との合計厚さよりも小さい、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１成膜温度は、６５０℃以上であり、
前記第２成膜温度は、３５０℃以下である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記フッ素系エッチングガスに対する前記第１窒化ケイ素膜のエッチングレートは、前記第２窒化ケイ素膜のエッチングレートよりも小さい、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
基板上に設けられた半導体積層体と、
前記半導体積層体上に設けられ、第１開口部を有する第１窒化ケイ素膜と、
前記第１窒化ケイ素膜上に設けられ、前記第１開口部に重なり前記第１開口部よりも幅広の第２開口部を有する第２窒化ケイ素膜と、
前記第１開口部内に設けられ前記半導体積層体に接触するＮｉを含む第１ゲート層と、
前記第１ゲート層及び前記第２開口部を覆い、Ｎｉを含まない第２ゲート層と、
を備え、
前記第１ゲート層は、前記第２窒化ケイ素膜と離間している、
半導体装置。
【請求項６】
前記第１ゲート層の厚さは、前記第１窒化ケイ素膜と前記第２窒化ケイ素膜との合計厚さよりも小さい、請求項５に記載の半導体装置。
【請求項７】
前記第１窒化ケイ素膜の屈折率は、２．２以上であって、
前記第２窒化ケイ素膜の屈折率は、２．１未満である、請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）系材料を用いた高電子移動度トランジスタ（ＨＥＭＴ：High  Electron  Mobility  Transistor）が知られている。ＨＥＭＴ構造を有する電子デバイスは、高速性能及び高耐圧性能を備えるデバイスとして実用化されている。例えば下記特許文献１，２には、ＧａＮ層とＡｌＧａＮ層とが互いに積層された高電子移動度トランジスタが開示されている。ＧａＮ層とＡｌＧａＮ層との界面には、高濃度の二次元電子ガス（２ＤＥＧ）が発生する。この二次元電子ガスを用いることにより、ＨＥＭＴが優れた増幅（変調）特性を示す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−５９６２１号公報
【特許文献２】特開２００４−２２７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したようなＨＥＭＴにおいて良好なショットキー構造を形成するために、ゲート電極にニッケル（Ｎｉ）を含有することがある。しかしながら、Ｎｉがゲート電極に含有され、且つ、当該ゲート電極に接するＨＥＭＴの保護膜が窒化ケイ素膜である場合、Ｎｉは窒化ケイ素膜内に拡散する傾向にある。例えば、１０ＧＨｚ以上の周波数帯に利用されるゲート長が２００ｎｍ以下であるＨＥＭＴにおいては、Ｎｉの拡散によってゲート電極の形状が変化する、もしくはゲート電極の一部が消失するおそれがある。
【０００５】
ゲート電極のＮｉが窒化ケイ素膜内に拡散するにつれて、ＨＥＭＴの電気的特性（例えば、ゲート電極の抵抗増加、ゲートリークの増加等）が劣化する傾向にある。したがって、ゲート電極にＮｉが含まれる場合であっても、Ｎｉの窒化ケイ素膜への拡散を抑制し、長期信頼性を実現可能な構造を有するＨＥＭＴが望まれている。
【０００６】
本発明の目的は、長期信頼性を実現可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一側面に係る半導体装置の製造方法は、基板上に半導体積層体を成長する工程と、第１成膜温度、１０Ｐａ以上１００Ｐａ以下の条件にて、半導体積層体上に第１窒化ケイ素膜をＬＰＣＶＤ法によって形成する工程と、第１成膜温度よりも低い第２成膜温度にて、第１窒化ケイ素膜上に第２窒化ケイ素膜をプラズマＣＶＤ法によって形成する工程と、フッ素系エッチングガスを用いた反応性イオンエッチングによって、第２窒化ケイ素膜に第２開口部を形成し、第１窒化ケイ素膜に第２開口部に重なる第１開口部を形成する工程と、第１開口部内に、半導体積層体に接触するＮｉを含み、第２開口部の開口幅よりも狭い幅を有し第２窒化ケイ素膜と離間する第１ゲート層を形成する工程と、第１ゲート層及び第２開口部を覆う第２ゲート層を形成する工程と、を備える。
【０００８】
本発明の他の一側面に係る半導体装置は、基板上に設けられた半導体積層体と、半導体積層体上に設けられ、第１開口部を有する第１窒化ケイ素膜と、第１窒化ケイ素膜上に設けられ、第１開口部に重なり第１開口部よりも幅広の第２開口部を有する第２窒化ケイ素膜と、第１開口部内に設けられ、半導体積層体に接触するＮｉを含む第１ゲート層と、第１ゲート層及び第２開口部を覆い、Ｎｉを含まない第２ゲート層と、を備え、第１ゲート層は、前記第２窒化ケイ素膜と離間している。
【発明の効果】
【０００９】
本発明によれば、長期信頼性を実現可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態に係る半導体装置の一例である高電子移動度トランジスタを示す概略断面図である。
【図２】図２（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を説明する図である。
【図３】図３（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する図である。
【図４】図４（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する要部拡大図である。
【図５】図５（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する要部拡大図である。
【図６】図６（ａ），（ｂ）は、比較例に係るＨＥＭＴの概略断面図である。
【図７】図７（ａ）は、プラズマＣＶＤ法にて形成された窒化ケイ素膜に対してフーリエ変換赤外分光光度計を用いた測定、ＦＴ−ＩＲのスペクトルを示す。図７（ｂ）は、ＬＰＣＶＤ法にて形成された窒化ケイ素膜のＦＴ−ＩＲスペクトルを示す。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１２】
図１は、本実施形態に係る半導体装置の一例である高電子移動度トランジスタ（以下、「ＨＥＭＴ」とする）を示す概略断面図である。図１に示すように、半導体装置であるＨＥＭＴ１は、基板２、バッファ層３、チャネル層４、バリア層５、キャップ層６、ソース７、ドレイン８、保護膜９、及びゲート１０を備えている。ＨＥＭＴ１においては、基板２上に窒化物半導体層であるバッファ層３、チャネル層４、バリア層５、及びキャップ層６が、この順に積層されている。このため、ＨＥＭＴ１は、バッファ層３、チャネル層４、バリア層５、及びキャップ層６から構成される半導体積層体Ｓを有している。
【００１３】
基板２は、半絶縁性のＳｉＣ基板（炭化ケイ素基板）である。バッファ層３は、チャネル層４に対するバッファ及びシードとして機能し、基板２上にエピタキシャル成長したＡｌＮ層である。バッファ層３の厚さは、例えば１０ｎｍ以上２０ｎｍ以下である。バッファ層３の厚さは２０ｎｍ以下に設定されているので、基板２上に設けるバッファ層３は、連続した層ではなく、複数の島状になる場合がある。ここで「連続した層」とはその表面方向に一様に分布した状態を言う。
【００１４】
チャネル層４は、キャリア走行層として機能し、バッファ層３上にエピタキシャル成長したｉ型ＧａＮ層（ＧａＮチャネル層）である。チャネル層４は、ＳｉＣに対する濡れ性に起因して、基板２上に直接成長できない。このため、チャネル層４は、バッファ層３を介して成長している。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。
【００１５】
バリア層５は、キャリア生成層として機能し、チャネル層４上にエピタキシャル成長した窒化物半導体層である。バリア層５のバンドギャップは、チャネル層のバンドギャップよりも大きい。バリア層５は、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、ＩｎＡｌＧａＮ層等である。本実施形態では、バリア層５はＡｌＧａＮ層である。チャネル層４とバリア層５との間には、これらの格子定数の相違に起因した歪が生じる。この歪が、両者の界面にピエゾ電荷を誘起し、チャネル層４とバリア層５との界面であってチャネル層４側に２次元電子ガス（２ＤＥＧ）が生じる。これによって、チャネル層４内にチャネル領域が形成される。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。バリア層５は、ｎ型化していてもよい。この場合、バリア層５に含まれるドナーに起因する電子が、上記ピエゾ電荷に重畳されて両者の界面に生じ、チャネルが形成される。
【００１６】
キャップ層６は、バリア層５上にエピタキシャル成長したＧａＮ層である。キャップ層６の厚さは、例えば０ｎｍ以上５ｎｍ以下である。すなわち、キャップ層６は、必ずしも設けられなくてもよい。キャップ層６は、ｎ型化していてもよい。
【００１７】
ソース７は、半導体積層体Ｓに形成されたリセスＲ１にてバリア層５に接触し、ドレイン８は、半導体積層体Ｓに形成されたリセスＲ２にてバリア層５に接触している。ソース７及びドレイン８のそれぞれは、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造をアロイすることにより形成される。Ｔｉ層の厚さは例えば３０ｎｍ、Ａｌ層の厚さは例えば３００ｎｍである。Ｔｉ層はタンタル（Ｔａ）層でもよい。
【００１８】
保護膜９は、キャップ層６を保護するパッシベーション膜であり、キャップ層６と、ソース７及びドレイン８の一部とを覆っている。保護膜９は、半導体積層体Ｓ上に設けられる第１窒化ケイ素膜１１と、第１窒化ケイ素膜１１上に設けられる第２窒化ケイ素膜１２とを有する。
【００１９】
第１窒化ケイ素膜１１は、キャップ層６の表面を保護する絶縁膜であり、キャップ層６、ソース７及びドレイン８に接触する。第１窒化ケイ素膜１１の厚さは、例えば１０ｎｍ以上６０ｎｍ以下である。第１窒化ケイ素膜１１中の窒化ケイ素は、ストイキオメトリの組成（Ｓｉ３Ｎ４）に限られない。本実施形態では、第１窒化ケイ素膜１１の屈折率は、例えば２．２以上２．５以下である。第１窒化ケイ素膜１１は、ＬＰＣＶＤ法（減圧化学気相成長法）によって形成される。ＬＰＣＶＤ法は、成膜圧力を下げる代わりに成膜温度を高くすることによって、緻密な膜を形成する方法である。
【００２０】
第１窒化ケイ素膜１１は、開口部１１ａ〜１１ｃを有する。開口部１１ａはリセスＲ１を露出する貫通孔であり、開口部１１ｂはリセスＲ２を露出する貫通孔である。開口部１１ｃ（第１開口部）は、キャップ層６を露出する貫通孔であり、例えば断面逆テーパ形状を呈している。開口部１１ｃは、ソース７とドレイン８との間に位置するキャップ層６上に設けられる。開口部１１ｃの開口幅Ｗ１は、例えば８０ｎｍ以上２００ｎｍ以下である。
【００２１】
第２窒化ケイ素膜１２は、第１窒化ケイ素膜１１を補強する絶縁膜であり、第１窒化ケイ素膜１１に重なっている。このため、第２窒化ケイ素膜１２は、キャップ層６に接触していない。第２窒化ケイ素膜１２の厚さは、例えば２０ｎｍ以上８０ｎｍ以下である。第２窒化ケイ素膜１２中の窒化ケイ素は、ストイキオメトリの組成（Ｓｉ３Ｎ４）に限られない。本実施形態では、第２窒化ケイ素膜１２の屈折率は、第１窒化ケイ素膜１１の屈折率よりも小さく、例えば１．８５以上２．１未満もしくは２．０以下である。本実施形態では、第２窒化ケイ素膜１２は、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）によって形成される。
【００２２】
第２窒化ケイ素膜１２は、開口部１２ａ〜１２ｃを有する。開口部１２ａはソース７上に設けられ、開口部１２ｂはドレイン８上に設けられ、開口部１２ｃ（第２開口部）はソース７とドレイン８との間に位置するキャップ層６上に設けられる。開口部１２ｃは、開口部１１ｃに重なり、キャップ層６を露出する貫通孔であり、例えば断面逆テーパ形状を呈している。開口部１２ｃは開口部１１ｃよりも幅広であり、その開口幅Ｗ２は、例えば１００ｎｍ以上２２０ｎｍ以下である。加えて、開口部１２ｃの中心と、開口部１１ｃの中心とは、互いに重なっているもしくは略重なっている。このため、開口部１１ｃの全てが開口部１２ｃによって露出される。開口部１１ｃ，１２ｃにおいては、第１窒化ケイ素膜１１及び第２窒化ケイ素膜１２によって段差が形成される。
【００２３】
上述したように本実施形態では、第１窒化ケイ素膜１１はＬＰＣＶＤ法によって形成され、第２窒化ケイ素膜１２はプラズマＣＶＤ法によって形成される。このため、第１窒化ケイ素膜１１は、第２窒化ケイ素膜１２よりも緻密に形成され、第１窒化ケイ素膜１１中の水素濃度が、第２窒化ケイ素膜１２の水素濃度よりも小さくなる。この場合、上述したように第１窒化ケイ素膜１１の屈折率は、第２窒化ケイ素膜１２の屈折率よりも大きくなる。加えて、例えば四フッ化メタン（ＣＦ４）、六フッ化硫黄（ＳＦ６）等のフッ素系エッチングガスを用いた反応性イオンエッチング（ＲＩＥ：Reactive  Ion  Etching）を第１窒化ケイ素膜１１及び第２窒化ケイ素膜１２に対して実施する場合、第１窒化ケイ素膜１１のエッチングレートは、第２窒化ケイ素膜１２のエッチングレートよりも小さくなる。例えば、フッ素系エッチングガスとしてＳＦ６を用いた場合、第１窒化ケイ素膜１１のエッチングレートは、第２窒化ケイ素膜１２のエッチングレートの約１／３である。また、フッ素系エッチングガスとしてＣＦ４を用いた場合、第１窒化ケイ素膜１１のエッチングレートは、第２窒化ケイ素膜１２のエッチングレートの約２／３である。
【００２４】
ゲート１０は、第１窒化ケイ素膜１１の開口部１１ｃ内と、第２窒化ケイ素膜１２の開口部１２ｃ内とに設けられ、半導体積層体Ｓのキャップ層６に接触している。ゲート１０は、断面略Ｔ字形状を呈している。ゲート１０の厚さは、第１窒化ケイ素膜１１と第２窒化ケイ素膜１２との合計厚さよりも大きく、例えば３００ｎｍ以上９００ｎｍ以下である。ゲート１０は、キャップ層６において開口部１１ｃ，１２ｃによって露出する部分を少なくとも覆っている。ゲート１０は、Ｎｉを含む第１ゲート層２１と、Ｎｉを含まない第２ゲート層２２とを有する。
【００２５】
第１ゲート層２１は、ゲート１０においてキャップ層６に接触する部分であり、開口部１１ｃ内に設けられる。本実施形態では、第１ゲート層２１は、開口部１１ｃ，１２ｃ内に設けられ、キャップ層６において開口部１１ｃ，１２ｃにて露出した部分を覆っている。第１ゲート層２１は、断面台形状を呈しており、ゲート１０において半導体積層体Ｓに向かって突出する部分を構成する。第１ゲート層２１は、例えばＮｉ単層である。第１ゲート層２１の厚さは、第１窒化ケイ素膜１１と第２窒化ケイ素膜１２との合計厚さよりも小さく、例えば３０ｎｍ以上６０ｎｍ以下である。第１ゲート層２１の幅Ｗ３は、ゲート１０のゲート長に相当する。第１ゲート層２１の幅Ｗ３は、開口部１２ｃの開口幅Ｗ２よりも小さく、例えば５０ｎｍ以上２００ｎｍ以下である。このため、第１ゲート層２１は、第２窒化ケイ素膜１２と離間している。幅Ｗ３は、開口部１１ｃの開口幅Ｗ１より小さくてもよいし、開口幅Ｗ１と同一でもよい。本実施形態では、第１ゲート層２１は、第１窒化ケイ素膜１１の上面に接触していない。
【００２６】
第２ゲート層２２は、ゲート１０において第１ゲート層２１と、開口部１２ｃとを覆う部分である。第２ゲート層２２の一部は、開口部１１ｃ，１２ｃに埋め込まれ、第２ゲート層２２の他部は、開口部１２ｃ上及び第２窒化ケイ素膜１２上に設けられる。このため、第２ゲート層２２の一部は、第１ゲート層２１と第１窒化ケイ素膜１１との間、及び、第１ゲート層２１と第２窒化ケイ素膜１２との間に埋め込まれる。すなわち、第１ゲート層２１と、第２窒化ケイ素膜１２は、第２ゲート層２２によって互いに分離されている。第２ゲート層２２は、単層構造もしくは積層構造を有する。第２ゲート層２２が単層構造を有する場合、第２ゲート層２２は、例えばＡｕ単層である。第２ゲート層２２が積層構造を有する場合、第２ゲート層２２は、例えば最外層であるＡｕ層に加えて、Ｔｉ層、白金（Ｐｔ）層等を有する。第２ゲート層２２は、２層以上のＡｕ層を有してもよい。第２ゲート層２２の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。第２ゲート層２２の幅Ｗ４は、第２ゲート層２２の幅Ｗ３よりも大きく、例えば３００ｎｍ以上８００ｎｍ以下である。ゲート１０の幅方向において、第２ゲート層２２の端と、第１ゲート層２１の端との間隔は、２００ｎｍ程度空けられてもよい。第２ゲート層２２は、第２窒化ケイ素膜１２に接触している。
【００２７】
次に、図２〜図５を用いながら、本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｃ）及び図３（ａ），（ｂ）は、本実施形態に係る半導体装置の製造方法を説明する図である。また、図４（ａ），（ｂ）及び図５（ａ），（ｂ）は、本実施形態に係る半導体装置の製造方法を説明する要部拡大図であり、図３（ｂ）に示された破線部分で囲われた領域を示している。
【００２８】
まず、図２（ａ）に示されるように、基板２上に半導体積層体Ｓを成長する（第１工程）。第１工程では、有機金属気相成長法（以下、ＭＯＣＶＤ法とする）によって基板２上にバッファ層３、チャネル層４、バリア層５、及びキャップ層６を順に成長する。これによって、基板２上に半導体積層体Ｓを成長する。本実施形態では、ＡｌＮ層、ＧａＮ層、ＡｌＧａＮ層、及びＧａＮ層を順に成長することによって、基板２上に半導体積層体Ｓを成長する。
【００２９】
次に、図２（ｂ）に示されるように、半導体積層体Ｓ上に第１窒化ケイ素膜１１を形成する（第２工程）。第２工程では、第１成膜温度及び第１圧力に設定された条件にて、半導体積層体Ｓ上に第１窒化ケイ素膜１１をＬＰＣＶＤ法によって形成する。第１成膜温度は、例えば６５０℃以上９００℃以下であり、第１圧力は、例えば１０Ｐａ以上１００Ｐａ以下である。第１窒化ケイ素膜１１の原料ガスとして、例えばアンモニア（ＮＨ３）ガス、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスあるいはモノシラン（ＳｉＨ４）ガス、窒素（Ｎ２）ガスが用いられる。本実施形態では、第１成膜温度を８５０℃とし、第１圧力を５０Ｐａとした条件にて、ＳｉＨ２Ｃｌ２ガス、ＮＨ３ガスを用い、厚さ２０ｎｍの第１窒化ケイ素膜１１を形成する。
【００３０】
次に、図２（ｃ）に示されるように、半導体積層体Ｓ上にソース７及びドレイン８を形成する（第３工程）。第３工程では、まず、ソース７及びドレイン８が形成される領域の第１窒化ケイ素膜１１、キャップ層６、及びバリア層５をエッチングする。本実施形態では、例えばリソグラフィー及びＲＩＥを用いる。なお、必要に応じて、第１窒化ケイ素膜１１のみエッチングし、キャップ層６及びバリア層５を残してもよい。次に、ソース７及びドレイン８を、ＥＢ蒸着法（ＥＢ：Electron  Beam）、スパッタ法、抵抗加熱蒸着法などの物理蒸着法により形成する。その後、例えば５５０℃以上６００℃未満の温度で５分間のアロイを施すことによって、ソース７及びドレイン８と、バリア層５とのコンタクト抵抗を低抵抗化する。このとき、第１窒化ケイ素膜１１も加熱されることによって、第１窒化ケイ素膜１１中の水素を除去できる。これにより、第１窒化ケイ素膜１１の緻密性を向上できる。
【００３１】
続いて、図３（ａ）に示されるように、第１窒化ケイ素膜１１上、ソース７上及びドレイン８上に、第２窒化ケイ素膜１２を形成する（第４工程）。第４工程では、第２成膜温度及び第２圧力に設定された条件にて、第１窒化ケイ素膜１１上に第２窒化ケイ素膜１２をプラズマＣＶＤ法によって形成する。第２成膜温度は、第１成膜温度よりも低く、例えば３５０℃以下とすることが好ましい。本実施形態では、第２成膜温度を３１５℃とし、第２圧力を１０Ｐａとした条件にて、ＳｉＨ４ガス、ＮＨ３ガス、Ｎ２ガスを用い、厚さ４０ｎｍの第２窒化ケイ素膜１２を形成する。
【００３２】
次に、図３（ｂ）に示されるように、第２窒化ケイ素膜１２上にフォトレジスト５０を塗布する（第５工程）。第５工程では、フォトレジスト５０を形成後、ＥＢフォトリソグラフィによってフォトレジスト５０に開口５０ａを形成する。開口５０ａは、第１窒化ケイ素膜１１において開口部１１ｃが形成される領域上に形成される。
【００３３】
次に、図４（ａ）に示されるように、第１窒化ケイ素膜１１に開口部１１ｃを形成し、第２窒化ケイ素膜１２に開口部１２ｃを形成する（第６工程）。第６工程では、ＣＦ４、ＳＦ６等のフッ素系エッチングガスを用いたＲＩＥを実施し、開口５０ａを介して第１窒化ケイ素膜１１及び第２窒化ケイ素膜１２の一部をエッチングする。本実施形態では、各窒化ケイ素膜を等方性エッチングする観点から、エッチングガスとしてＳＦ６が用いられ、電力を１００Ｗ、圧力を１Ｐａ、室温の条件下にて、ＲＩＥを実施する。上述したように、第１窒化ケイ素膜１１のエッチングレートは、第２窒化ケイ素膜１２のエッチングレートよりも小さいので、第２窒化ケイ素膜１２は、第１窒化ケイ素膜１１よりもエッチングされやすい。また、第２窒化ケイ素膜１２は、第１窒化ケイ素膜１１よりもプラズマに曝される時間が長い。このため、開口部１２ｃは、開口部１１ｃよりも幅広になる。すなわち、第２窒化ケイ素膜１２は、第１窒化ケイ素膜１１よりもサイドエッチングされる。この第２窒化ケイ素膜１２のサイドエッチングによって、開口部１２ｃの開口幅Ｗ２は、フォトレジスト５０の開口５０ａの幅Ｗ５よりも大きくなる。これにより、フォトレジスト５０において開口５０ａを構成する部分が、第２窒化ケイ素膜１２に対する庇となる。
【００３４】
次に、図４（ｂ）に示されるように、半導体積層体Ｓ上に第１ゲート層２１を形成する（第７工程）。第７工程では、フォトレジスト５０を利用し、開口部１１ｃ，１２ｃによって露出したキャップ層６上に第１ゲート層２１を物理蒸着法によって形成する。続いて第７工程では、第１ゲート層２１上にシード層２３を形成する。シード層２３は、第１ゲート層２１の腐食を防止し、後に形成される第２ゲート層２２と、第１ゲート層２１との密着性を向上するための導電層である。シード層２３は、例えばＡｕ層、Ｔｉ層、Ｐｔ層、又はパラジウム（Ｐｄ）層である。また、後の工程にてフォトレジスト５０のみを良好に除去する観点から、第１ゲート層２１とシード層２３との合計厚さは、第１窒化ケイ素膜１１と第２窒化ケイ素膜１２との合計厚さ以下である。本実施形態では、厚さ５０ｎｍの第１ゲート層２１と、厚さ１０ｎｍのシード層２３とを順に形成する。このとき、フォトレジスト５０において開口５０ａを構成する部分が上記庇になることによって、第１ゲート層２１及びシード層２３と、フォトレジスト５０とが互いに離間している。第７工程においては、第１ゲート層２１及びシード層２３は、露出した第１窒化ケイ素膜１１上に設けられない。なお、第７工程後、フォトレジスト５０上には金属５１，５２が堆積している。
【００３５】
次に、図５（ａ）に示されるように、フォトレジスト５０を除去する（第８工程）。第８工程では、リフトオフによってフォトレジスト５０を除去する。これにより、フォトレジスト５０と、フォトレジスト５０上の金属５１，５２とを同時に除去する。第１ゲート層２１とシード層２３とは、フォトレジスト５０に対して離間しているので、上記リフトオフ後においても半導体積層体Ｓ上に良好に残存する。
【００３６】
次に、図５（ｂ）に示されるように、第１ゲート層２１と、開口部１２ｃとを覆う第２ゲート層２２を形成する（第９工程）。第９工程では、フォトレジスト５０とは別のフォトレジストをマスクとして、物理蒸着法によって第２ゲート層２２を形成する。第２ゲート層２２は、シード層２３と一体化する。そして、フォトレジストと、当該フォトレジスト上の金属とをリフトオフで除去することによって、図１に示されるＨＥＭＴ１が形成される。なお、ＨＥＭＴ１上には、ゲート１０を保護するための保護膜が形成されてもよい。
【００３７】
以上に説明した本実施形態に係る製造方法によって製造された半導体装置の作用効果について、図６（ａ），（ｂ）に示される比較例を参照しながら説明する。図６（ａ），（ｂ）は、比較例に係るＨＥＭＴの概略断面図である。
【００３８】
図６（ａ）に示されるように、比較例に係るＨＥＭＴ１００は、リセスＲ１，Ｒ２が設けられた半導体積層体Ｓと、ソース７と、ドレイン８と、窒化ケイ素膜１０９と、ゲート１１０とを有する。窒化ケイ素膜１０９は、単層構造を有している。窒化ケイ素膜１０９は、プラズマＣＶＤ法によって形成された非晶質膜である。ゲート１１０は、断面略Ｔ字型形状を呈しており、窒化ケイ素膜１０９に接するＮｉ層１２１と、Ｎｉ層１２１上に設けられるＡｕ層１２２とを有する。Ｎｉ層１２１は、キャップ層６に接触する第１部分１２１ａと、窒化ケイ素膜１０９の端面１０９ａに接触する第２部分１２１ｂと、窒化ケイ素膜１０９の上面１０９ｂに接触する第３部分１２１ｃとを有する。比較例においては、ソース７上に設けられるソース配線１１１と、ドレイン８上に設けられるドレイン配線１１２と、窒化ケイ素膜１０９及びゲート１１０を覆う保護膜１１３とが設けられている。保護膜１１３は、プラズマＣＶＤ法によって形成された非晶質窒化ケイ素膜である。
【００３９】
図６（ｂ）に示されるように、ＨＥＭＴ１００においてＮｉ層１２１の一部は、保護膜１１３の領域１１３ａ，１１３ｂ等に拡散する傾向にある。これにより、例えばゲート１１０の一部（第３部分１２１ｃ）が消失し、ゲート１１０の抵抗増加等が発生してしまう。ここで、Ｎｉ層１２１の第３部分１２１ｃが拡散しやすい一方で、Ｎｉ層１２１の第１部分１２１ａは拡散しにくい傾向にある。これらの違いについて透過型電子顕微鏡（ＴＥＭ）を用いて検討したところ、第１部分１２１ａのＮｉの結晶性は、第３部分１２１ｃのＮｉの結晶性よりも高いことが見出された。第１部分１２１ａの結晶性の高さは、第１部分１２１ａのＮｉの結晶性がキャップ層６の高い結晶性をある程度引き継ぐことがその原因の一つと推察される。一方、第３部分１２１ｃのＮｉは、非晶質窒化ケイ素膜１０９上に設けられるため、その結晶性が高くない。したがって、比較的結晶性が劣る第３部分１２１ｃのＮｉは、結晶性が比較的高い第１部分１２１ａよりも窒化ケイ素膜に拡散しやすいと推察される。
【００４０】
これに対して本実施形態に係る製造方法によって製造された半導体装置であるＨＥＭＴ１は、開口部１１ｃを有する第１窒化ケイ素膜１１と、第１窒化ケイ素膜１１上に設けられ、開口部１１ｃに重なり開口部１１ｃよりも幅広の開口部１２ｃを有する第２窒化ケイ素膜１２と、半導体積層体Ｓに接触するＮｉを含み、開口部１２ｃの開口幅Ｗ２よりも狭い幅Ｗ３を有する第１ゲート層２１と、第１ゲート層２１及び開口部１２ｃを覆い、Ｎｉを含まない第２ゲート層２２とを有する。ここで、Ｎｉを含む第１ゲート層２１は、第２窒化ケイ素膜１２と離間している。また、第１ゲート層２１が第２ゲート層２２に覆われているので、ＨＥＭＴ１において第１ゲート層２１に含まれるＮｉの窒化ケイ素膜への接触は防止されている。したがって、長期信頼性が実現可能なＨＥＭＴ１を提供できる。
【００４１】
第１ゲート層２１の厚さは、第１窒化ケイ素膜１１と第２窒化ケイ素膜１２との合計厚さよりも小さい。このため、第２窒化ケイ素膜１２上に設けられたフォトレジスト５０をリフトオフにて除去する際に、第１ゲート層２１がフォトレジスト５０と同時に除去されることを抑制できる。
【００４２】
本実施形態では、第１窒化ケイ素膜１１を形成する際の上記第１成膜温度は、６５０℃以上であり、第２窒化ケイ素膜１２を形成する際の上記第２成膜温度は、３５０℃以下である。また、フッ素系エッチングガスに対する第１窒化ケイ素膜１１のエッチングレートは、第２窒化ケイ素膜１２のエッチングレートよりも小さい。このため、第１窒化ケイ素膜１１の膜質が、第２窒化ケイ素膜１２の膜質よりも高いことがわかる。
【００４３】
本実施形態では、第１窒化ケイ素膜１１の屈折率は、２．２以上であって、第２窒化ケイ素膜１２の屈折率は、２．１未満もしくは２．０以下である。このため、第１窒化ケイ素膜１１は、第２窒化ケイ素膜１２よりも緻密な膜になるので、エッチング耐性等が高い。
【００４４】
図７（ａ）は、プラズマＣＶＤ法にて形成された窒化ケイ素膜に対してフーリエ変換赤外分光光度計を用いた測定、ＦＴ−ＩＲのスペクトルを示す。図７（ｂ）は、ＬＰＣＶＤ法にて形成された窒化ケイ素膜のＦＴ−ＩＲスペクトルを示す。図７（ａ），（ｂ）において、横軸は波数を示し、縦軸は吸光度を示す。図７（ａ）に示される測定結果には、２２００ｃｍ−１付近にピークが確認される。一方、図７（ｂ）に示される測定結果には、２２００ｃｍ−１付近にはピークが確認されない。すなわち、図７（ｂ）における２２００ｃｍ−１付近のピーク吸光度の大きさは、図７（ａ）における２２００ｃｍ−１付近のピーク吸光度の大きさよりも明らかに小さい。窒化ケイ素膜における２２００ｃｍ−１付近のピークは、Ｓｉ−Ｈ伸縮振動に起因したものである。このため、プラズマＣＶＤ法によって形成された窒化ケイ素膜の水素濃度は、ＬＰＣＶＤ法によって形成された窒化ケイ素膜の水素濃度よりも明らかに大きいと推察できる。このことからも、ＬＰＣＶＤ法によって形成される第１窒化ケイ素膜１１の膜質が、第２窒化ケイ素膜１２の膜質よりも高い傾向であることがわかる。
【００４５】
本発明による半導体装置及びその製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば上記実施形態における半導体積層体Ｓは、バッファ層３、チャネル層４、バリア層５、及びキャップ層６以外の層を含んでもよい。
【００４６】
上記実施形態においては、第１ゲート層は、第１窒化ケイ素膜及び第２窒化ケイ素膜の両方に対して離間しているが、これに限られない。例えば、第１ゲート層は、第２窒化ケイ素膜のみに対して離間しており、第１窒化ケイ素膜において開口部を構成する面上に設けられてもよい。第１窒化ケイ素膜はＬＰＣＶＤ法によって形成されているので、第１窒化ケイ素膜の膜質は、第２窒化ケイ素膜の膜質よりも高い。このため、第１窒化ケイ素膜に接触した第１ゲート層内のＮｉの結晶性は、プラズマＣＶＤ法によって形成される窒化ケイ素膜に接触したＮｉの結晶性よりも高くなる。したがって、第１ゲート層の一部が第１窒化ケイ素膜に接触する場合であっても、上記実施形態と同様の作用効果が奏され得る。
【００４７】
上記実施形態においては、第７工程にてシード層が第１ゲート層上に設けられているが、これに限られない。シード層は、設けられなくてもよい。この場合も、第１ゲート層の厚さは、第１窒化ケイ素膜と第２窒化ケイ素膜との合計厚さより小さいことが好ましい。
【００４８】
上記実施形態においては、第９工程にて、フォトレジストをマスクとして、物理蒸着法によって第２ゲート層を形成するが、これに限られない。第２ゲート層は、メッキによって形成してもよい。この場合、上記第８工程跡、全面に金属薄膜を形成する。続いて、シードメタル上に、第１ゲート層上に設けられた開口を有するレジストマスクを形成する。続いて、当該レジストマスクから露出した金属薄膜をシードとしてメッキ処理を実施する。そして、レジストマスクを除去した後、イオンミリングによって不要な金属薄膜を除去する。このような手法によっても第１ゲート層を覆う第２ゲート層を形成できる。
【符号の説明】
【００４９】
１…ＨＥＭＴ、２…基板、３…バッファ層、４…チャネル層、５…バリア層、６…キャップ層、７…ソース、８…ドレイン、９…保護膜、１０…ゲート、１１…第１窒化ケイ素膜、１１ｃ…開口部（第１開口部）、１２…第２窒化ケイ素膜、１２ｃ…開口部（第２開口部）、２１…第１ゲート層、２２…第２ゲート層、Ｒ１，Ｒ２…リセス、Ｓ…半導体積層体、Ｗ１，Ｗ２…開口幅、Ｗ３，Ｗ４…幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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