(57)【要約】【課題】電極層の積層数を増すことにより、記憶容量を大きくすることが可能な記憶装置を提供する。【解決手段】記憶装置は、導電層と、前記導電層の上に積層された複数の電極層と、前記複数の電極層の上方に設けられた配線と、前記複数の電極層と前記配線との間に設けられた層間絶縁膜と、前記複数の電極層および前記層間絶縁膜を前記複数の電極層の積層方向に貫く半導体膜と、前記層間絶縁膜を前記積層方向に貫き、前記複数の電極層のそれぞれに接続されたコンタクトプラグと、前記コンタクトプラグの近傍に設けられ、前記複数の電極層のうちの少なくとも１つを前記積層方向に貫く導電膜と、を備える。前記半導体膜は、前記導電層および前記配線に電気的に接続され、前記導電膜の上端は、前記層間絶縁層により電気的に絶縁される。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電層と、
前記導電層の上に積層された複数の電極層と、
前記複数の電極層の上方に設けられた配線と、
前記複数の電極層と前記配線との間に設けられた層間絶縁膜と、
前記複数の電極層および前記層間絶縁膜を前記複数の電極層の積層方向に貫く半導体膜と、
前記層間絶縁膜を前記積層方向に貫き、前記複数の電極層のそれぞれに接続されたコンタクトプラグと、
前記コンタクトプラグの近傍に設けられ、前記複数の電極層のうちの少なくとも１つを前記積層方向に貫く導電膜と、
を備え、
前記半導体膜は、前記導電層および前記配線に電気的に接続され、
前記導電膜の上端は、前記層間絶縁層により電気的に絶縁された記憶装置。
【請求項２】
前記複数の電極層と前記半導体膜との間に位置し、前記積層方向に延びる第１絶縁膜と、
前記複数の電極層のうちの少なくとも１つと前記導電膜との間に位置し、前記導電膜に沿って前記積層方向に延びる第２絶縁膜と、
をさらに備える請求項１記載の記憶装置。
【請求項３】
前記導電膜は、金属を含む請求項１または２に記載の記憶装置。
【請求項４】
前記導電膜は、前記積層方向に延びる第１金属と、前記第１金属の表面を覆う第２金属と、を含む請求項３記載の記憶装置。
【請求項５】
前記導電膜は、半導体を含む請求項１または２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型フラッシュメモリでは、電極層と層間絶縁膜とを交互に積層し、それらを積層方向に貫くメモリホールが形成される。メモリセルは、メモリホールの内部に設けられる半導体ピラーと電極層とが交差する部分にそれぞれ配置される。このような記憶装置の製造過程では、エッチングが容易な犠牲膜と層間絶縁膜とを交互に積層し、それらを貫くメモリホールと半導体ピラーとを形成した後、犠牲膜を選択的に除去し、犠牲膜が除去されたスペースに電極層を形成する製造方法が採られる。しかしながら、記憶容量を大きくするために電極層の積層数を増やそうとすると、層間絶縁膜および犠牲膜の層厚を薄くする必要がある。これは、前記層間絶縁膜と犠牲膜の積層体の全体の高さを極力低くすることで、エッチングが過度に困難になるのを防止する為である。しかし、犠牲膜を除去した後のスペースを確保することが難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、電極層の積層数を増すことにより、記憶容量を大きくすることが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、導電層と、前記導電層の上に積層された複数の電極層と、前記複数の電極層の上方に設けられた配線と、前記複数の電極層と前記配線との間に設けられた層間絶縁膜と、前記複数の電極層および前記層間絶縁膜を前記複数の電極層の積層方向に貫く半導体膜と、前記層間絶縁膜を前記積層方向に貫き、前記複数の電極層のそれぞれに接続されたコンタクトプラグと、前記コンタクトプラグの近傍に設けられ、前記複数の電極層のうちの少なくとも１つを前記積層方向に貫く導電膜と、を備える。前記半導体膜は、前記導電層および前記配線に電気的に接続され、前記導電膜の上端は、前記層間絶縁層により電気的に絶縁される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】実施形態に係る記憶装置を模式的に示す部分断面図である。
【図３】実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】実施形態に係る記憶装置の特性を示す模式断面図である。
【図７】実施形態の変形例に係る記憶装置を模式的に示す部分断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリであり、図１は、そのメモリセルアレイＭＣＡを示す模式図である。なお、図１では、各要素間を電気的に絶縁する絶縁膜を省略している。
【００１０】
図１に示すように、メモリセルアレイＭＣＡは、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を含む。メモリセル領域ＭＣＲには、選択ゲートＳＧＤ、複数のワード線ＷＬおよび選択ゲートＳＧＳを貫くメモリホールＭＨが設けられる。選択ゲートＳＧＳ、複数のワード線ＷＬおよび選択ゲートＳＧＤは、ソース層ＳＬの上に積層される。ソース層ＳＬは、例えば、シリコン基板（図示しない）に設けられたＰ形ウェル、もしくは、ポリシリコン層である。
【００１１】
選択ゲートＳＧＤの上方には、ビット線ＢＬが設けられる。ビット線ＢＬは、接続プラグＶＢを介して、メモリホールＭＨの内部に設けられる半導体膜ＳＰに電気的に接続される（図２（ａ）参照）。
【００１２】
引き出し領域ＨＵＲは、階段状に形成されたワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの端部を含む。また、引き出し領域ＨＵＲは、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤに電気的に接続された複数のコンタクトプラグＣＣを含む。コンタクトプラグＣＣは、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤをそれぞれゲート配線ＧＬに電気的に接続する。
【００１３】
引き出し領域ＨＵＲは、サポートホールＨＲをさらに含む。サポートホールＨＲは、コンタクトプラグＣＣの近傍に設けられ、複数のワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤのうちの少なくとも１つをその積層方向に貫く。
【００１４】
図２（ａ）および（ｂ）は、実施形態に係る記憶装置１を模式的に示す部分断面図である。図２（ａ）は、メモリホールＭＨの内部を示す模式図である。図２（ｂ）は、サポートホールＨＲの内部を示す模式図である。
【００１５】
図２（ａ）に示すように、メモリホールＭＨは、選択ゲートＳＧＤ、複数のワード線ＷＬ、選択ゲートＳＧＳ、層間絶縁膜１３および１５を貫いてソース層ＳＬに至る深さに設けられる（図３（ａ）参照）。メモリホールＭＨの内部には、メモリ膜ＭＦ、半導体膜ＳＰおよび絶縁性コアＣＡが設けられる。
【００１６】
絶縁性コアＣＡは、例えば、酸化シリコンを含み、Ｚ方向に延在する。半導体膜ＳＰは、例えば、ポリシリコン膜であり、絶縁性コアＣＡを覆うように設けられる。半導体膜ＳＰは、メモリホールＭＨの内部においてＺ方向に延在する。
【００１７】
メモリ膜ＭＦは、半導体膜ＳＰとワード線ＷＬとの間に設けられる。メモリ膜ＭＦは、半導体膜ＳＰの側面を覆い、半導体膜ＳＰに沿ってＺ方向に延びる。メモリ膜ＭＦは、例えば、ブロック絶縁膜ＦＬ１、電荷蓄積膜ＦＬ２およびトンネル絶縁膜ＦＬ３を積層した構造を有し、電荷を保持する機能を有する。例えば、ブロック絶縁膜ＦＬ１およびトンネル絶縁膜ＦＬ３は、シリコン酸化膜であり、電荷蓄積膜ＦＬ２は、シリコン窒化膜である。メモリセルＭＣは、半導体膜ＳＰとワード線ＷＬとが交差する部分にそれぞれ設けられ、メモリ膜ＭＦの一部を含む。
【００１８】
半導体膜ＳＰは、その下端においてソース層ＳＬに電気的に接続される。また、半導体膜ＳＰは、その上端に接続された接続プラグＶＢを介してビット線ＢＬに電気的に接続される。
【００１９】
図２（ｂ）に示すように、サポートホールＨＲは、選択ゲートＳＧＤ、複数のワード線ＷＬ、選択ゲートＳＧＳ、層間絶縁膜１３および１５を貫いてソース層ＳＬに至る深さに設けられる（図３（ａ）参照）。サポートホールＨＲは、金属膜ＭＬと、絶縁膜２５と、を含む。
【００２０】
金属膜ＭＬは、金属コア２１と、金属膜２２と、を含む。金属コア２１は、例えば、タングステン（Ｗ）を含み、Ｚ方向に延在する。金属膜２２は、例えば、窒化チタニウム（ＴｉＮ）膜であり、金属コア２１を覆うように設けられる。金属膜ＭＬは、例えば、その下端においてソース層ＳＬにコンタクトするように設けられる。また、金属膜ＭＬの上端は、例えば、層間絶縁膜１７により電気的に絶縁される。
【００２１】
絶縁膜２５は、金属膜ＭＬとサポートホールＨＲの内壁との間に設けられる。絶縁膜２５は、選択ゲートＳＧＳ、複数のワード線ＷＬ、選択ゲートＳＧＤのうちの少なくとも１つと金属膜ＭＬとの間に位置し、金属膜ＭＬに沿ってＺ方向に延びる。絶縁膜２５は、例えば、シリコン酸化膜であり、選択ゲートＳＧＳ、複数のワード線ＷＬ、選択ゲートＳＧＤの少なくとも１つと金属膜ＭＬとの間を電気的に絶縁する。
【００２２】
次に、図３（ａ）〜図５（ｂ）を参照して、記憶装置１の製造方法を説明する。図３（ａ）〜図５（ｂ）は、実施形態に係る記憶装置１の製造過程を示す模式断面図である。
【００２３】
例えば、図３（ａ）に示すように、ソース層ＳＬの上に、層間絶縁膜１３、１５および犠牲膜２３を形成する。層間絶縁膜１３および１５は、例えば、シリコン酸化膜である。層間絶縁膜１３の上に、層間絶縁膜１５と犠牲膜２３とを交互に積層する。層間絶縁膜１５は、例えば、シリコン酸化膜である。犠牲膜２３は、例えば、シリコン窒化膜である。
【００２４】
例えば、サポートホールＨＲを、最上層である層間絶縁膜１５Ｔの上面からソース層ＳＬに至る深さに形成する。サポートホールＨＲは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、層間絶縁膜１５、犠牲膜２３、層間絶縁膜１３を選択的に除去することにより形成される。続いて、サポートホールＨＲの内部に絶縁膜２５および金属膜ＭＬを形成する（図２（ｂ）参照）。
【００２５】
さらに、メモリホールＭＨを形成する。メモリホールＭＨは、例えば、層間絶縁膜１５Ｔの上面からソース層ＳＬに至る深さに形成される。メモリホールＭＨは、例えば、サポートホールＨＲの内部に絶縁膜２５と金属膜ＭＬとを形成した後に形成される。
【００２６】
図３（ｂ）に示すように、メモリホールＭＨの内部にメモリ膜ＭＦおよび半導体膜ＳＰを形成する。例えば、ＡＬＤ（Atomic layer Deposition）を用いてメモリホールＭＨの内面を覆うメモリ膜ＭＦを形成した後、異方性ＲＩＥを用いてメモリホールＭＨの底面上に形成された部分を選択的に除去する。続いて、半導体膜ＳＰを形成し、メモリホールＭＨの内部を埋め込む。なお、図３（ｂ）および以下の図では、メモリホールＭＨ中の絶縁性コアＣＡの表示を省略している。
【００２７】
図４（ａ）に示すように、層間絶縁膜１３、１５および犠牲膜２３を分断するスリットＳＴを形成する。スリットは、例えば、層間絶縁膜１５Ｔの上面からソース層ＳＬに至る深さを有し、Ｘ方向に延在するように形成される。
【００２８】
図４（ｂ）に示すように、スリットＳＴを介して犠牲膜２３を選択的に除去する。例えば、スリットＳＴを介してエッチング液を供給し、層間絶縁膜１３および１５を残して、犠牲膜２３を選択的に除去する。犠牲膜２３を選択的に除去することにより、層間絶縁膜１５の間にスペース２３Ｓが形成される。
【００２９】
層間絶縁膜１５は、メモリホールＭＨの内部に形成されたメモリ膜ＭＦおよび半導体膜ＳＰ、サポートホールＨＲの内部に形成された金属膜ＭＬおよび絶縁膜２５により支持される。これにより、スペース２３Ｓを保持することができる。隣接するメモリホールＭＨ間の間隔ＷＭは、隣接するサポートホールＨＲ間の間隔ＷＨよりも狭い。
【００３０】
図５（ａ）に示すように、スリットＳＴを介してスペース２３Ｓの内部に金属膜３３を形成する。例えば、スリットＳＴを介してスペース２３Ｓの内部に原料ガスを供給し、金属膜３３を堆積させる。金属膜３３は、例えば、タングステン（Ｗ）膜である。
【００３１】
図５（ｂ）に示すように、スリットＳＴの内壁上に形成された金属膜３３の一部を除去することにより、選択ゲートＳＧＳ、複数のワード線ＷＬおよび選択ゲートＳＧＤを形成する。スリットＳＴの内部には、ソース層ＳＬと上層配線（図示しない）とを電気的に接続するためのコンタクトＬＩが形成される場合もある。コンタクトＬＩは、例えば、タングステン（Ｗ）を含む金属膜であり、絶縁膜２７により、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＳから電気的に絶縁される。
【００３２】
続いて、コンタクトプラグＣＣを形成する。コンタクトプラグＣＣは、選択ゲートＳＧＤ、ワード線ＷＬおよび選択ゲートＳＧＳにそれぞれ接続される。コンタクトプラグＣＣは、引き出し領域ＨＵＲに形成され、サポートホールＨＲは、その近傍に位置する（図１参照）。
【００３３】
さらに、層間絶縁膜１５Ｔの上面を覆う層間絶縁膜１７を形成し、層間絶縁膜１７の上にゲート配線ＧＬおよびビット線ＢＬを形成する（図２（ａ）参照）。層間絶縁膜１７は、例えば、シリコン酸化膜である。
【００３４】
半導体膜ＳＰは、層間絶縁膜１７中に形成された接続プラグＶＢを介してビット線ＢＬに電気的に接続され、コンタクトプラグＣＣは、別の接続プラグＶＢを介してゲート配線ＧＬにそれぞれ接続される（図１参照）。ビット線ＢＬは、例えば、センスアンプ（図示しない）に接続され、ゲート配線ＧＬは、例えば、ローデコーダ（図示しない）に接続される。一方、金属膜ＭＬの上端は、層間絶縁膜１７により、例えば、上方の配線から電気的に絶縁される。
【００３５】
図６（ａ）および（ｂ）は、実施形態に係る記憶装置１の特性を示す模式断面図である。図６（ａ）および（ｂ）は、図４（ｂ）に示す過程において、犠牲膜２３を除去し、層間絶縁膜１５の間にスペース２３Ｓが形成された状態を示す部分断面図である。図６（ａ）は、実施形態に係る記憶装置１を示す模式図であり、図６（ｂ）は、比較例に係る記憶装置２を示す模式図である。
【００３６】
例えば、ワード線ＷＬの積層数を増すことにより記憶容量を大きくする場合、前記のメモリホールＭＨやサポートホールＨＲ、スリットＳＴを形成する観点からは、ワード線ＷＬの積層数増加に伴うエッチング高さ増加を極力抑える為に、層間絶縁膜１５および犠牲膜２３の層厚を薄くすることが好ましい。
【００３７】
しかしながら、層間絶縁膜１５を薄層化すると、その剛性が低下し、たわみなどを生じるおそれがある。さらに、犠牲膜２３を薄層化すると、スペース２３ＳのＺ方向における幅ＷＴが狭くなる。結果として、層間絶縁膜１５の間のスペース２３Ｓを確保することが難しくなる。このような問題は、コンタクトプラグＣＣを形成するために、隣接するサポートホールＨＲ間の間隔が広く形成される引き出し領域ＨＵＲにおいてより深刻である。
【００３８】
これに対し、図６（ａ）に示す記憶装置１では、サポートホールＨＲ内に設けられた絶縁膜２５と金属膜ＭＬとの間の線膨張係数の違いに起因する膜応力により、層間絶縁膜１５と絶縁膜２５との間に引張応力が生じる。これにより、層間絶縁膜１５のたわみが抑制され、スペース２３Ｓを保持することができる。
【００３９】
一方、図６（ｂ）に示す記憶装置２は、サポートホールＨＲの内部に絶縁膜４１が埋め込まれた構造を有する。このため、層間絶縁膜１５と絶縁膜４１との間に引張応力が生じることはなく、層間絶縁膜１５のたわみを抑制することができない。結果として、スペース２３Ｓの幅ＷＴが狭くなり、例えば、均一な厚さを有するワード線ＷＬもしくは選択ゲートＳＧＳ、ＳＧＤを形成することができなくなる。また、スペース２３Ｓが閉塞され、ワード線ＷＬや選択ゲートＳＧＳ、ＳＧＤが断線する場合もある。
【００４０】
このように、本実施形態では、サポートホールＨＲの内部に金属膜ＭＬを配置することにより、犠牲膜２３を除去した後のスペース２３Ｓを確保することが可能となる。これにより、記憶装置１の記憶容量を増大させると共に、その製造歩留りを向上させることができる。
【００４１】
図７（ａ）〜（ｃ）は、実施形態の変形例に係る記憶装置３〜５を模式的に示す部分断面図である。図７（ａ）〜（ｃ）は、サポートホールＨＲの内部構造を示す模式図である。
【００４２】
図７（ａ）に示す例では、サポートホールＨＲの内部に、金属膜１０と絶縁膜２５とが設けられる。金属膜１０は、例えば、タングステン（Ｗ）を含む。絶縁膜２５は、サポートホールＨＲの内面を覆うように設けられる。すなわち、サポートホールＨＲの底面において、金属膜１０は、ソース層ＳＬから電気的に絶縁されている。
【００４３】
金属膜１０がソース層ＳＬから絶縁されることにより、例えば、ソース層ＳＬとワード線ＷＬとの間の寄生容量が低減される。これにより、メモリセルＭＣの応答速度の低下を抑制することができる。
【００４４】
図７（ｂ）に示す例では、サポートホールＨＲの内部に、半導体膜２０と絶縁膜２５とが設けられる。半導体膜２０は、例えば、ポリシリコンを含む。絶縁膜２５は、サポートホールＨＲの内壁を覆うように設けられる。すなわち、半導体膜２０は、絶縁膜２５によりワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤから電気的に絶縁される。
【００４５】
このように、サポートホールＨＲの内部に半導体を埋め込むことにより、層間絶縁膜１５と絶縁膜２５との間に引張応力を生じさせることができる。例えば、サポートホールＨＲの内部にアモルファスシリコンを埋め込み、その後、熱処理を加えてアモルファスシリコンをポリシリコンに変化させる。これにより、層間絶縁膜１５と絶縁膜２５との間に大きな引張応力を生じさせることができる。
【００４６】
また、サポートホールＨＲの内部に、不純物を意図的に添加しない半導体、所謂ノンドープ半導体を埋め込むことにより、ワード線ＷＬとソース層ＳＬとの間の寄生容量を低減することも可能である。
【００４７】
図７（ｃ）に示す例では、サポートホールＨＲの内部に、絶縁膜２５と半導体膜３０とが設けられる。半導体膜３０は、例えば、ノンドープのポリシリコンを含む。絶縁膜２５は、サポートホールＨＲの内面を覆うように設けられる。半導体膜３０は、絶縁膜２５によりワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤから電気的に絶縁される。さらに、サポートホールＨＲの底面において、半導体膜３０は、ソース層ＳＬから電気的に絶縁される。
【００４８】
この例では、層間絶縁膜１５と絶縁膜２５との間に大きな引張応力を生じさせると共に、ソース層ＳＬと半導体膜３０との間のリーク成分を除去することができる。また、ワード線ＷＬとソース層ＳＬとの間の寄生容量を低減することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１、２、３、４、５…記憶装置、  １０…金属膜、  １３、１５、１５Ｔ、１７…層間絶縁膜、  ２０、３０…半導体膜、  ２１…金属コア、  ２２…金属膜、  ２３…犠牲膜、  ２３Ｓ…スペース、  ２５、２７、４１…絶縁膜、  ３３…金属膜、  ＢＬ…ビット線、  ＣＡ…絶縁性コア、  ＣＣ…コンタクトプラグ、  ＦＬ１…ブロック絶縁膜、  ＦＬ２…電荷蓄積膜、  ＦＬ３…トンネル絶縁膜、  ＧＬ…ゲート配線、  ＭＣＲ…メモリセル領域、  ＨＵＲ…引き出し領域、  ＬＩ…コンタクト、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＭＦ…メモリ膜、  ＭＨ…メモリホール、  ＨＲ…サポートホール、  ＭＬ…金属膜、  ＷＬ…ワード線、  ＳＧＳ、ＳＧＤ…選択ゲート、  ＳＬ…ソース層、  ＳＰ…半導体膜、  ＳＴ…スリット、  ＶＢ…接続プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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