(57)【要約】【課題】特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減しうる撮像装置及びその検査方法を提供する。【解決手段】複数のアドレスを有し、複数のアドレス毎に書き込みを行うように構成された第１のメモリと、複数のアドレスを有し、複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、第１のメモリ及び第２のメモリからの信号の読み出しを制御する制御回路と、を有し、制御回路は、第１のメモリの複数のアドレスを順次指定し、第１のメモリの複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、第２のメモリからの出力値が、第１の動作モードにおける第１のメモリからの出力値として想定される値と同じになるように、第２のメモリの複数のアドレスを順次指定し、第２のメモリの複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有する。【選択図】図３
2019145185.tif 000002
【特許請求の範囲】
【請求項１】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、
前記第１のメモリ及び前記第２のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第１のメモリの前記複数のアドレスを順次指定し、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、
前記第２のメモリからの出力値が、前記第１の動作モードにおける前記第１のメモリからの出力値として想定される値と同じになるように、前記第２のメモリの前記複数のアドレスを順次指定し、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有する
ことを特徴とする撮像装置。
【請求項２】
前記第１の動作モードにおける前記第１のメモリの出力値と期待値との比較の結果に基づく前記第１のメモリの検査と、前記第２の動作モードにおける前記第２のメモリの出力値と期待値との比較の結果に基づく前記第２のメモリの検査と、を行う比較回路を更に有し、
前記比較回路が比較動作を実行するタイミング及び前記期待値が、前記第１の動作モード及び前記第２の動作モードにおいて同じである
ことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記第１のメモリ、前記第２のメモリ及び前記比較回路は、同じ半導体基板の上に配されている
ことを特徴とする請求項２記載の撮像装置。
【請求項４】
前記第１のメモリ及び前記第２のメモリと前記比較回路とが、異なる半導体基板の上に配されている
ことを特徴とする請求項２記載の撮像装置。
【請求項５】
複数の列を構成するように配された複数の画素を更に有し、
前記第２のメモリは、前記複数の列に対応する前記複数のアドレスを有し、前記複数の列の前記画素から出力された画素信号を保持するための列メモリである
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第１のメモリは、前記第２のメモリから読み出された前記画素信号に対して所定の信号処理を行う際に記録領域として利用するメモリである
ことを特徴とする請求項５記載の撮像装置。
【請求項７】
前記第１の動作モードでは、前記複数のアドレスの各々に対して、第１の値の読み出しと、前記第１の値とは異なる第２の値の書き込みと、前記第２の値の読み出しと、を実行する
ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記第２の動作モードでは、前記第２のメモリからの前記信号の読み出しの前に、前記第２のメモリの偶数アドレスへの第１の値の書き込みと、前記第２のメモリの奇数アドレスへの前記第１の値と異なる第２の値の書き込みと、を実行する
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
前記第１の動作モード及び前記第２の動作モードは、垂直ブランキング期間に実行する
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第１の動作モード及び前記第２の動作モードは、電源投入直後又はリセット直後に実行する
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１１】
前記第１の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、
前記第２の動作モードにおいて指定するアドレス値の変化する間隔は第１の間隔と前記第１の間隔より長い第２の間隔とを含む
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１２】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、
前記第１のメモリ及び前記第２のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第１のメモリの前記複数のアドレスを順次指定し、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、
前記第２のメモリの前記複数のアドレスを順次指定し、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有し、
前記第１の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、
前記第２の動作モードにおいて指定するアドレス値の変化する間隔は第１の間隔と前記第１の間隔より長い第２の間隔とを含む
ことを特徴とする撮像装置。
【請求項１３】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、を有する撮像装置の検査方法であって、
前記第１のメモリの前記複数のアドレスを順次指定する第１の動作モードにより、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行い、
前記第２のメモリからの出力値が前記第１の動作モードにおける前記第１のメモリからの出力値として想定される値と同じになるように、前記第２のメモリの前記複数のアドレスを順次指定する第２の動作モードにより、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行い、
前記第１のメモリ及び前記第２のメモリの出力値と期待値とを比較することにより、前記第１のメモリ及び前記第２のメモリの検査を行う
ことを特徴とする撮像装置の検査方法。
【請求項１４】
前記第１のメモリの検査において前記出力値と前記期待値との比較動作を行うタイミング及び前記期待値と、前記第２のメモリの検査において前記出力値と前記期待値との比較動作を行うタイミング及び前記期待値とが同じである
ことを特徴とする請求項１３記載の撮像装置の検査方法。
【請求項１５】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、
前記第１のメモリ及び前記第２のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第１のメモリの前記複数のアドレスを順次指定し、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、
前記第２のメモリからの出力値が前記第１の動作モードにおける前記第１のメモリからの出力値として想定される値と同じになるように、前記第２のメモリの前記複数のアドレスを順次指定し、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有する
ことを特徴とするメモリの検査装置。
【請求項１６】
請求項１乃至１２のいずれか１項に記載の撮像装置と、
前記撮像装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１７】
移動体であって、
請求項１乃至１２のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づいて前記撮像装置の異常を検知する異常検出部と
を有することを特徴とする移動体。
【請求項１８】
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、を更に有する
ことを特徴とする請求項１７記載の移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及びその検査方法、並びに撮像システムに関する。
【背景技術】
【０００２】
メモリを有する装置においてそのメモリの検査を行うことを可能にするために、いわゆるＢＩＳＴ（Built-In Self-Test）回路を搭載することがある。特許文献１には、複数の大規模記憶回路を有する半導体装置において、これら複数の大規模記憶回路の検査を１つのＢＩＳＴ回路を用いて行うことにより、ＢＩＳＴ回路の占有面積を小さく抑えるとともに検査の煩雑化を防止できることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−１９４４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリの検査内容はメモリの特徴に応じて異なるため、特徴の異なる複数種類のメモリを備えた装置においては、それぞれのメモリの特徴に応じた複数のＢＩＳＴ回路を搭載するのが通常である。しかしながら、特許文献１においては、特徴の異なる複数種類のメモリの検査を行うことは考慮されていなかった。
【０００５】
例えば、撮像装置のなかには、アナログデジタル変換時に利用する列メモリと画像補正の信号処理時に利用するＳＲＡＭとの２種類のメモリを搭載したものがある。列メモリは複数のアドレスに対して同時に書き込むことができるという特徴を有しているのに対し、ＳＲＡＭは１度に１つのアドレスにしか書き込めないという特徴を有している。複数のアドレスに同時に書き込みが可能なメモリと１度に１つのアドレスにしか書き込めないメモリとでは、これら特徴の相違に応じて検査内容も異なるため、共通の検査回路を用い検査を行うことができず、検査回路の回路面積を削減することはできなかった。
【０００６】
本発明の目的は、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減しうる撮像装置及びその検査方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、前記第１のメモリ及び前記第２のメモリからの信号の読み出しを制御する制御回路と、を有し、前記制御回路は、前記第１のメモリの前記複数のアドレスを順次指定し、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、前記第２のメモリからの出力値が、前記第１の動作モードにおける前記第１のメモリからの出力値として想定される値と同じになるように、前記第２のメモリの前記複数のアドレスを順次指定し、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有する撮像装置が提供される。
【０００８】
また、本発明の他の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、前記第１のメモリ及び前記第２のメモリからの信号の読み出しを制御する制御回路と、を有し、前記制御回路は、前記第１のメモリの前記複数のアドレスを順次指定し、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行う第１の動作モードと、前記第２のメモリの前記複数のアドレスを順次指定し、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行う第２の動作モードと、を有し、前記第１の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、前記第２の動作モードにおいて指定するアドレス値の変化する間隔は第１の間隔と前記第１の間隔よりも長い第２の間隔とを含む撮像装置が提供される。
【０００９】
また、本発明の更に他の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第１のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第２のメモリと、を有する撮像装置の検査方法であって、前記第１のメモリの前記複数のアドレスを順次指定する第１の動作モードにより、前記第１のメモリの前記複数のアドレスからの信号の読み出しを順次行い、前記第２のメモリからの出力値が前記第１の動作モードにおける前記第１のメモリからの出力値として想定される値と同じになるように、前記第２のメモリの前記複数のアドレスを順次指定する第２の動作モードにより、前記第２のメモリの前記複数のアドレスからの信号の読み出しを順次行い、前記第１のメモリ及び前記第２のメモリの出力値と期待値とを比較することにより、前記第１のメモリ及び前記第２のメモリの検査を行う撮像装置の検査方法が提供される。
【発明の効果】
【００１０】
本発明によれば、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による撮像装置において列メモリ及びＳＲＡＭを検査する際の信号経路を説明する概略図である。
【図３】本発明の第１実施形態による撮像装置において列メモリ及びＳＲＡＭを検査する際に用いられる回路及び接続関係を説明する概略図である。
【図４】本発明の第１実施形態による撮像装置におけるＳＲＡＭ検査モードによる検査方法を示すタイミング図である。
【図５】本発明の第１実施形態による撮像装置において列メモリの書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。
【図６】本発明の第１実施形態による撮像装置における列メモリ検査モードによる検査方法を示すタイミング図である。
【図７】本発明の第２実施形態による撮像装置の概略構成を示すブロック図である。
【図８】本発明の第３実施形態による撮像システムの構成例を示すブロック図である。
【図９】本発明の第４実施形態による撮像システム及び移動体の構成例を示す概略図である。
【図１０】本発明の第４実施形態による撮像システムの動作を示すフロー図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
本発明の第１実施形態による撮像装置及びその検査方法について、図１乃至図６を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置において列メモリ及びＳＲＡＭを検査する際の信号経路を説明する概略図である。図３は、本実施形態による撮像装置において列メモリ及びＳＲＡＭを検査する際に用いられる回路及び接続関係を説明する概略図である。図４は、本実施形態による撮像装置におけるＳＲＡＭ検査モードによる検査方法を示すタイミング図である。図５は、本実施形態による撮像装置において列メモリの書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。図６は、本実施形態による撮像装置における列メモリ検査モードによる検査方法を示すタイミング図である。
【００１３】
本実施形態による撮像装置１００は、図１に示すように、画素部１４と、水平制御部１２と、垂直制御部１３と、列読み出し回路１５と、水平走査回路１６と、信号処理部１７と、制御回路１８と、を含む。
【００１４】
画素部１４には、複数行及び複数列に渡って２次元状に配された複数の画素１４１が設けられている。それぞれの画素１４１は、入射した光を光電変換によって電気信号に変換する。画素部１４の各画素１４１で生成された電気信号（画素信号）を読み出すことで、２次元の画像を取得することができる。
【００１５】
画素部１４の各行には、第１の方向（図１において横方向）に延在して、垂直選択信号線ｎ１４１が配されている。垂直選択信号線ｎ１４１は、第１の方向に並ぶ画素１４１にそれぞれ接続され、これら画素１４１に共通の信号線をなしている。垂直選択信号線ｎ１４１の延在する第１の方向は、行方向或いは水平方向と表記することがある。各行の垂直選択信号線ｎ１４１は、垂直制御部１３に接続されている。
【００１６】
画素部１４の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、垂直出力線ｎ１４２が配されている。垂直出力線ｎ１４２は、第２の方向に並ぶ画素１４１にそれぞれ接続され、これら画素１４１に共通の信号線をなしている。垂直出力線ｎ１４２の延在する第２の方向は、列方向或いは垂直方向と表記することがある。各列の垂直出力線ｎ１４２は、列読み出し回路１５に接続されている。
【００１７】
垂直制御部１３は、画素１４１から画素信号を読み出す際に画素１４１内の読み出し回路を駆動するための制御信号を、垂直選択信号線ｎ１４１を介して画素１４１に供給する回路部である。垂直制御部１３は、行単位で読み出し対象の画素１４１を選択し、選択した画素１４１からの画素信号の読み出しを行う。各列の画素１４１から読み出された画素信号は、各列の垂直出力線ｎ１４２を介して列読み出し回路１５へと出力される。
【００１８】
列読み出し回路１５は、画素部１４の各列に対応して設けられた複数の列回路１５３と、列メモリ書き込み値選択回路１５２と、列メモリ１５１と、を含む。各列の垂直出力線ｎ１４２は、対応する列に配された列回路１５３に接続されている。各列の列回路１５３は、列メモリ書き込み値選択回路１５２に接続されている。列メモリ書き込み値選択回路１５２は、列メモリ１５１に接続されている。列回路１５３、列メモリ書き込み値選択回路１５２及び列メモリ１５１は、水平制御部１２に接続されている。列メモリ１５１は、水平走査回路１６に接続されている。
【００１９】
列回路１５３は、差動増幅回路、サンプルホールド回路、ＡＤ変換回路等を含み得る。列回路１５３は、水平制御部１２からの制御信号に応じて、各列の画素１４１から垂直出力線ｎ１４２を介して出力される画素信号に対して、ＡＤ（アナログデジタル）変換等の所定の処理を施す。ＡＤ変換された画素信号は、列メモリ書き込み値選択回路１５２に入力される。列メモリ書き込み値選択回路１５２は、水平制御部１２からの制御信号に応じて、列回路１５３から出力される画素信号及び水平制御部１２から出力される列メモリ検査値のうちの一方を選択し、選択した値を列メモリ１５１に出力する。列メモリ１５１は、水平制御部１２によって指定されたタイミングで、列メモリ書き込み値選択回路１５２から供給された値を列毎に保持する。列メモリ１５１に保持されている値は、水平走査回路１６からの制御信号に応じて列単位で読み出され、列メモリ読み出し値として信号処理部１７に入力される。
【００２０】
信号処理部１７は、ＳＲＡＭ１７１と、ＢＩＳＴ（Built-In Self-Test）回路１７２と、不図示の信号処理回路と、を備える。列メモリ１５１から出力される列メモリ読み出し値は、ＳＲＡＭ１７１、ＢＩＳＴ回路１７２、信号処理回路のうちのいずれかの回路で利用される。例えば、撮像装置は、撮像動作を行う通常動作モードと、列メモリ１５１の検査を行う列メモリ検査モードと、ＳＲＡＭ１７１の検査を行うＳＲＡＭ検査モードと、を備え得る。この場合、列メモリ読み出し値は、列メモリ検査モードにおいてはＢＩＳＴ回路１７２に入力され、それ以外のモードにおいては信号処理回路に入力される。ＢＩＳＴ回路１７２は、列メモリ１５１及びＳＲＡＭ１７１の検査の際に利用される。
【００２１】
制御回路１８は、垂直制御部１３、水平制御部１２、水平走査回路１６、及び信号処理部１７の動作やそのタイミングを制御する制御信号を供給するための回路部である。垂直制御部１３、水平制御部１２、水平走査回路１６、及び信号処理部１７の動作やそのタイミングを制御する制御信号の少なくとも一部は、撮像装置１００の外部から供給してもよい。
【００２２】
図２は、列メモリ１５１及びＳＲＡＭ１７１を検査する際の信号経路を説明する概略図である。
【００２３】
信号処理部１７は、ＳＲＡＭ入力信号選択回路１７３と、ＳＲＡＭ出力信号選択回路１７４と、列メモリ入力信号選択回路１７５と、を更に備える。
【００２４】
ＳＲＡＭ１７１への信号の書き込みは、ＳＲＡＭ入力信号選択回路１７３を経由して行われる。ＳＲＡＭ入力信号選択回路１７３は、通常動作モードにおいては不図示の信号処理回路の出力信号をＳＲＡＭ１７１に入力し、ＳＲＡＭ検査モードにおいてはＢＩＳＴ回路１７２の出力信号をＳＲＡＭ１７１に入力するように、信号経路の切り替えを行う。
【００２５】
また、ＳＲＡＭ１７１からの信号の読み出しは、ＳＲＡＭ出力信号選択回路１７４を経由して行われる。ＳＲＡＭ出力信号選択回路１７４は、通常動作モードにおいてはＳＲＡＭ１７１の出力信号を不図示の信号処理回路に出力し、ＳＲＡＭ検査モードにおいてはＳＲＡＭ１７１の出力信号をＢＩＳＴ回路１７２に出力するように、信号経路の切り替えを行う。
【００２６】
水平制御部１２は、列メモリ検査値生成部１２１と、列メモリ動作モード指示回路１２２と、列メモリ書き込み信号生成回路１２３と、を備える。
【００２７】
列メモリ１５１への信号の書き込みは、列メモリ動作モード指示回路１２２の指示に応じて、列メモリ書き込み信号生成回路１２３及び列メモリ書き込み値選択回路１５２によって行われる。
【００２８】
列メモリ書き込み値選択回路１５２は、列回路１５３の出力及び列メモリ検査値生成部１２１の出力のうち、いずれの値を列メモリ１５１に書き込むかを選択する。すなわち、通常動作モードにおいて、列メモリ書き込み値選択回路１５２は、列回路１５３の出力する列回路出力値が列メモリ１５１に書き込まれるように、信号経路の切り替えを行う。また、列メモリ検査モードにおいて、列メモリ書き込み値選択回路１５２は、列メモリ検査値生成部１２１の出力する列メモリ検査値が列メモリ１５１に書き込まれるよう、信号経路の切り替えを行う。列メモリ書き込み信号生成回路１２３は、列メモリ書き込み値選択回路１５２が選択した値を列メモリ１５１に書き込むタイミングを制御する。列メモリ動作モード指示回路１２２は、通常動作モード及び列メモリ検査モードのうち、いずれの動作モードであるのかを列メモリ書き込み値選択回路１５２に指示する。
【００２９】
列メモリ１５１からの読み出しは、水平走査回路１６によって行われる。すなわち、列メモリ１５１からの読み出しは、信号処理部１７から水平走査回路１６に出力されるアドレス値に基づいて行われる。
【００３０】
列メモリ入力信号選択回路１７５は、ＢＩＳＴ回路１７２が出力する列メモリ検査アドレス値及び信号処理部１７内にある不図示の信号処理回路が出力する水平走査アドレス値のうち、いずれかのアドレス値を選択し、水平走査回路１６に入力する。すなわち、通常動作モードにおいて、列メモリ入力信号選択回路１７５は、不図示の信号処理部が出力するアドレス値が水平走査回路１６に入力されるように、信号経路の切り替えを行う。また、列メモリ検査モードにおいて、列メモリ入力信号選択回路１７５は、ＢＩＳＴ回路１７２が出力するアドレス値が水平走査回路１６に入力されるように、信号経路の切り替えを行う。
【００３１】
図３は、列メモリ１５１及びＳＲＡＭ１７１を検査する際に用いられる回路及び接続関係を説明する概略図である。
【００３２】
ＳＲＡＭ１７１は、ＳＲＡＭメモリセルアレイ１７１１と、ＳＲＡＭ書き込み回路１７１２と、ＳＲＡＭ読み出し回路１７１３と、を備える。ＢＩＳＴ回路１７２は、列メモリ検査アドレス生成部１７２２と、ＳＲＡＭ検査値生成部１７２３と、ＳＲＡＭ検査書き込み・読み出し制御部１７２４と、ＳＲＡＭ検査アドレス生成部１７２５と、を備える。また、ＢＩＳＴ回路１７２は、検査対象選択回路１７２６と、期待値生成・比較回路１７２７と、検査状態制御部１７２８と、を備える。信号処理部１７は、ＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３と、ＳＲＡＭ出力信号選択回路１７４と、列メモリ入力信号選択回路１７５と、列メモリ出力信号選択回路１７６と、を備える。
【００３３】
検査状態制御部１７２８は、信号線ｎ１７２１を介して、ＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３と、ＳＲＡＭ出力信号選択回路１７４と、列メモリ入力信号選択回路１７５と、列メモリ出力信号選択回路１７６と、に接続されている。また、検査状態制御部１７２８は、信号線ｎ１７２１を介して、列メモリ検査アドレス生成部１７２２と、ＳＲＡＭ検査値生成部１７２３と、ＳＲＡＭ検査書き込み・読み出し制御部１７２４と、ＳＲＡＭ検査アドレス生成部１７２５と、に接続されている。また、検査状態制御部１７２８は、信号線ｎ１７２１を介して、検査対象選択回路１７２６と、期待値生成・比較回路１７２７と、に接続されている。
【００３４】
ＳＲＡＭ検査値生成部１７２３は、信号線ｎ１７２３を介して、ＳＲＡＭ入力信号選択回路１７３１に接続されている。ＳＲＡＭ入力信号選択回路１７３１は、信号線ｎ１７１を介して、ＳＲＡＭ書き込み回路１７１２に接続されている。ＳＲＡＭ検査書き込み・読み出し制御部１７２４は、信号線ｎ１７２４を介して、ＳＲＡＭ入力信号選択回路１７３２に接続されている。ＳＲＡＭ入力信号選択回路１７３２は、信号線ｎ１７２を介して、ＳＲＡＭ書き込み回路１７１２及びＳＲＡＭ読み出し回路１７１３に接続されている。ＳＲＡＭ検査アドレス生成部１７２５は、信号線ｎ１７２５を介して、ＳＲＡＭ入力信号選択回路１７３３に接続されている。ＳＲＡＭ入力信号選択回路１７３３は、信号線ｎ１７３を介して、ＳＲＡＭ書き込み回路１７１２及びＳＲＡＭ読み出し回路１７１３に接続されている。
【００３５】
検査対象選択回路１７２６は、信号線ｎ１７２２を介して、ＳＲＡＭ出力信号選択回路１７４に接続されている。ＳＲＡＭ出力信号選択回路１７４は、信号線ｎ１７４を介して、ＳＲＡＭ読み出し回路１７１３に接続されている。ＳＲＡＭ書き込み回路１７１２及びＳＲＡＭ読み出し回路１７１３は、ＳＲＡＭメモリセルアレイ１７１１に接続されている。
【００３６】
列メモリ検査アドレス生成部１７２２は、信号線ｎ１７６を介して、列メモリ入力信号選択回路１７５に接続されている。列メモリ入力信号選択回路１７５は、信号線ｎ１６２を介して、水平走査回路１６に接続されている。検査対象選択回路１７２６は、信号線ｎ１７５を介して、列メモリ出力信号選択回路１７６に接続されている。列メモリ出力信号選択回路１７６は、信号線ｎ１６１を介して、水平走査回路１６に接続されている。検査対象選択回路１７２６は、信号線ｎ１７２３を介して、期待値生成・比較回路１７２７に接続されている。
【００３７】
なお、ＢＩＳＴ回路１７２が期待値生成・比較回路１７２７を含む本実施形態の構成では、典型的には、列メモリ１５１、ＳＲＡＭ１７１及び期待値生成・比較回路１７２７は、同じ半導体基板の上に配される。
【００３８】
撮像装置１００を、通常動作モード、ＳＲＡＭ検査モード及び列メモリ検査モードのうちのいずれのモードで駆動するかは、撮像装置１００の外部の中央演算装置（図示せず）が指示をする。具体的には、外部の中央演算装置から直接或いは制御回路１８等を介して指示を受けた検査状態制御部１７２８が、信号線ｎ１７２１を通じて各部に動作モードに応じた所定の検査状態制御信号を出力する。これにより、検査状態制御部１７２８が、ＢＩＳＴ回路１７２、ＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３、ＳＲＡＭ出力信号選択回路１７４、列メモリ入力信号選択回路１７５、列メモリ出力信号選択回路１７６の制御を行う。検査状態制御部１７２８によりこれら各部を適宜制御することにより、通常動作モード、ＳＲＡＭ検査モード及び列メモリ検査モードを実現することができる。
【００３９】
ＳＲＡＭ検査値生成部１７２３は、ＳＲＡＭ検査モードにおいて、ＳＲＡＭ検査値を生成し、生成したＳＲＡＭ検査値を、信号線ｎ１７２３を介してＳＲＡＭ入力信号選択回路１７３１に出力する。ＳＲＡＭ入力信号選択回路１７３１は、信号線ｎ１７２３から供給されたＳＲＡＭ検査値が信号線ｎ１７１に出力されるように、信号経路を制御する。このようにして、ＳＲＡＭ検査値生成部１７２３から出力されたＳＲＡＭ検査値は、最終的にＳＲＡＭ１７１内のＳＲＡＭ書き込み回路１７１２に入力される。
【００４０】
ＳＲＡＭ検査書き込み・読み出し制御部１７２４は、ＳＲＡＭ１７１にデータを書き込むかＳＲＡＭ１７１からデータを読み出すかを制御するＳＲＡＭ検査書き込み・読み出し制御信号を、信号線ｎ１７２４を介してＳＲＡＭ入力信号選択回路１７３２に出力する。ＳＲＡＭ入力信号選択回路１７３２は、ＳＲＡＭ検査モードにおいては、信号線ｎ１７２４から供給されたＳＲＡＭ検査書き込み・読み出し制御信号が信号線ｎ１７２に出力されるように、信号経路を制御する。このようにして、ＳＲＡＭ検査書き込み・読み出し制御部１７２４から出力されたＳＲＡＭ検査書き込み・読み出し制御信号は、最終的にＳＲＡＭ１７１内のＳＲＡＭ書き込み回路１７１２及びＳＲＡＭ読み出し回路１７１３に入力される。
【００４１】
ＳＲＡＭ検査アドレス生成部１７２５は、ＳＲＡＭ検査アドレス値を生成し、生成したＳＲＡＭ検査アドレス値を、信号線ｎ１７２５を介してＳＲＡＭ入力信号選択回路１７３３に出力する。ＳＲＡＭ入力信号選択回路１７３３は、ＳＲＡＭ検査モードにおいては、信号線ｎ１７２５から供給されたＳＲＡＭ検査アドレス値が信号線ｎ１７３に出力されるように、信号経路を制御する。このようにして、ＳＲＡＭ検査アドレス生成部１７２５から出力されたＳＲＡＭ検査アドレス値は、最終的にＳＲＡＭ１７１内のＳＲＡＭ書き込み回路１７１２及びＳＲＡＭ読み出し回路１７１３に入力される。
【００４２】
ＳＲＡＭ読み出し回路１７１３は、信号線ｎ１７３を介して供給されたＳＲＡＭ検査アドレス値によって指定されたＳＲＡＭメモリセルアレイ１７１１内のアドレスに保持された値を、ＳＲＡＭ読み出し値として信号線ｎ１７４に出力する。ＳＲＡＭ出力信号選択回路１７４は、通常動作モードにおいては、信号線ｎ１７４から供給されたＳＲＡＭ読み出し値が信号処理部１７内にある不図示の信号処理回路に出力されるように、信号経路の切り替えを行う。また、ＳＲＡＭ出力信号選択回路１７４は、ＳＲＡＭ検査モードにおいては、信号線ｎ１７４から供給されたＳＲＡＭ読み出し値が信号線ｎ１７２２に出力されるように、信号経路の切り替えを行う。
【００４３】
検査対象選択回路１７２６は、ＳＲＡＭ検査モードにおいては、信号線ｎ１７２２から供給されたＳＲＡＭ読み出し値を、信号線ｎ１７２３を介して期待値生成・比較回路１７２７に出力する。期待値生成・比較回路１７２７は、信号線ｎ１７２３を介して供給されたＳＲＡＭ読み出し値（読み出し値）と、ＳＲＡＭ１７１から読み出されると期待される値（期待値）との比較を行う。比較の結果、読み出し値と期待値とが異なる場合にはＳＲＡＭ１７１が不良であると判定する。
【００４４】
列メモリ検査アドレス生成部１７２２は、列メモリ検査モードにおいて、列メモリ検査アドレス値を生成し、生成した列メモリ検査アドレス値を、信号線ｎ１７６を介して列メモリ入力信号選択回路１７５に出力する。列メモリ入力信号選択回路１７５は、信号線ｎ１７６を介して供給された列メモリ検査アドレス値を、信号線ｎ１６２を介して水平走査回路１６に出力する。水平走査回路１６は、信号線ｎ１６２を介して供給された列メモリ検査アドレス値によって指定された列メモリ１５１のアドレスに保持された値を、列メモリ読み出し値として信号線ｎ１６１に出力する。列メモリ出力信号選択回路１７６は、通常動作モードにおいては、信号線ｎ１６１から供給された列メモリ読み出し値が信号処理部１７内にある不図示の信号処理回路に出力されるように、信号経路の切り替えを行う。また、列メモリ出力信号選択回路１７６は、列メモリ検査モードにおいては、信号線ｎ１６１から供給された列メモリ読み出し値が信号線ｎ１７５に出力されるように、信号経路の切り替えを行う。
【００４５】
検査対象選択回路１７２６は、列メモリ検査モードにおいては、信号線ｎ１７５から供給された列メモリ読み出し値を、信号線ｎ１７２３を介して期待値生成・比較回路１７２７に出力する。期待値生成・比較回路１７２７は、信号線ｎ１７２３を介して供給された列メモリ読み出し値（読み出し値）と、列メモリ１５１から読み出されると期待される値（期待値）との比較を行う。比較の結果、読み出し値と期待値とが異なる場合には列メモリ１５１が不良であると判定する。
【００４６】
なお、信号選択回路における信号経路の切り替えは、検査状態制御部１７２８から信号線ｎ１７２１を介して各部に供給される検査状態制御信号により制御される。
【００４７】
このように、ＳＲＡＭ検査モードにおいては、ＢＩＳＴ回路１７２のＳＲＡＭ検査値生成部１７２３と、ＳＲＡＭ検査書き込み・読み出し制御部１７２４と、ＳＲＡＭ検査アドレス生成部１７２５と、が動作する。また、ＢＩＳＴ回路１７２の検査状態制御部１７２８と、検査対象選択回路１７２６と、期待値生成・比較回路１７２７と、が動作する。また、信号処理部１７内のＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３と、ＳＲＡＭ出力信号選択回路１７４と、が動作する。
【００４８】
一方、列メモリ検査モードにおいては、水平制御部１２の列メモリ検査値生成部１２１と、列メモリ動作モード指示回路１２２と、列メモリ書き込み信号生成回路１２３と、が動作する。また、列読み出し回路１５の列メモリ書き込み値選択回路１５２と、水平走査回路１６と、が動作する。また、信号処理部１７の列メモリ入力信号選択回路１７５と、列メモリ出力信号選択回路１７６と、が動作する。また、ＢＩＳＴ回路１７２の検査対象選択回路１７２６と、期待値生成・比較回路１７２７と、検査状態制御部１７２８と、が動作する。
【００４９】
すなわち、本実施形態による撮像装置の検査方法においては、ＢＩＳＴ回路１７２の期待値生成・比較回路１７２７が、ＳＲＡＭ１７１の検査及び列メモリ１５１の検査において、共通に使用される。
【００５０】
図４は、本実施形態による撮像装置のＳＲＡＭ検査モードにおける主要部の信号波形を示すタイミング図である。
【００５１】
メモリの検査に使用される検査パターンとして、マーチ１３Ｎと呼ばれるパターンがある。図４には、マーチ１３Ｎパターンを用いて検査を行う場合の信号線ｎ１７１，ｎ１７２，ｎ１７３，ｎ１７４における信号波形の一例を示している。前述の通り、信号線ｎ１７１には、ＳＲＡＭ検査値生成部１７２３が出力するＳＲＡＭ書き込みデータ値が供給される。信号線ｎ１７２には、ＳＲＡＭ検査書き込み・読み出し制御部１７２４が出力するＳＲＡＭ書き込み・読み出し制御信号が供給される。信号線ｎ１７３には、ＳＲＡＭ検査アドレス生成部１７２５が出力するＳＲＡＭ検査アドレス値が供給される。信号線ｎ１７４には、ＳＲＡＭ読み出し回路１７１３が出力するＳＲＡＭ読み出し値が供給される。ここで、検査対象のＳＲＡＭ１７１は、Ｎ個のアドレスを有しているものとする。ＳＲＡＭ書き込み・読み出し制御信号は、信号レベルがＬｏｗのときにＳＲＡＭ１７１からの読み出しを行い、ＨｉｇｈのときにＳＲＡＭ１７１への書き込みを行う。
【００５２】
図４には、期待値生成・比較回路１７２７が信号線ｎ１７４に出力される読み出し値と期待値との比較を行う期待値比較動作のタイミングも併せて示している。図４に「期待値比較動作」として示す信号の信号レベルがＨｉｇｈのとき、ＳＲＡＭ１７１からの読み出し値と期待値との比較動作が行われることを示している。
【００５３】
マーチ１３Ｎを用いたメモリテストは、図４（ａ）乃至図４（ｅ）に示す５つのシーケンスで構成される。図４（ａ）は、↑Ｒ０のＳＲＡＭ検査シーケンスＳ１のパターンを示している。図４（ｂ）は、↑Ｒ０Ｗ１Ｒ１のＳＲＡＭ検査シーケンスＳ２のパターンを示している。図４（ｃ）は、↑Ｒ１Ｗ０Ｒ０のＳＲＡＭ検査シーケンスＳ３のパターンを示している。図４（ｄ）は、↓Ｒ０Ｗ１Ｒ１のＳＲＡＭ検査シーケンスＳ４のパターンを示している。図４（ｅ）は、↓Ｒ１Ｗ０Ｒ０のＳＲＡＭ検査シーケンスＳ５のパターンを示している。
【００５４】
図４（ａ）に示すＳＲＡＭ検査シーケンスＳ１は、ＳＲＡＭ検査のＳＲＡＭ検査初期値を書き込むシーケンスであり、期待値比較動作は行わない。図４（ａ）の例では、総てのアドレスに対してＳＲＡＭ検査初期値０を書き込んでいる。
【００５５】
図４（ｂ）に示すＳＲＡＭ検査シーケンスＳ２は、ＳＲＡＭ検査シーケンスＳ１の後に実行されるＳＲＡＭ検査シーケンスである。ＳＲＡＭ検査シーケンスＳ２では、アドレスを順次指定し、ＳＲＡＭ検査シーケンスＳ１で書き込んだＳＲＡＭ検査初期値が書き込まれていることの確認、ＳＲＡＭ検査値の書き込み、書き込んだＳＲＡＭ検査値の読み出し、をアドレス毎に順次行う。ＳＲＡＭ検査シーケンスＳ２において指定するアドレス値を増加する間隔は、等間隔（図４（ｂ）の例では３クロックサイクル）である。換言すると、ＳＲＡＭ検査シーケンスＳ２において指定するアドレス値を変化（増加）する間隔は、少なくとも一部の期間において一定である。
【００５６】
時刻Ｔ４２１では、ＳＲＡＭ検査シーケンスＳ１の時刻Ｔ４１１において書き込んだＳＲＡＭ検査初期値の読み出しを行う。ＳＲＡＭ１７１の読み出しには１クロックの遅延が存在するため、時刻Ｔ４２１で読み出したＳＲＡＭ読み出し値が信号線ｎ１７４に出力されるのは時刻Ｔ４２２である。
【００５７】
時刻Ｔ４２２では、時刻Ｔ４１１で書き込んだＳＲＡＭ検査初期値と同一の値が読み出されているか確認するために、期待値比較動作を行う。比較の結果、異なるＳＲＡＭ読み出し値が読み出された場合には、ＳＲＡＭ１７１が不良であると判定する。図４（ｂ）の例では、０が読み出されていなければ、ＳＲＡＭ１７１が不良であると判定される。時刻Ｔ４２２では、時刻Ｔ４１１で書き込んだ値と逆の極性のＳＲＡＭ検査値の書き込み動作も行う。図４（ｂ）の例では、１を書き込んでいる。
【００５８】
時刻Ｔ４２３では、時刻Ｔ４２２で書き込んだＳＲＡＭ検査値の読み出しを行い、読み出されたＳＲＡＭ検査値が時刻Ｔ４２２で書き込んだＳＲＡＭ検査値と同一であるかどうかを確認するために、期待値比較動作を行う。比較の結果、異なるＳＲＡＭ読み出し値が読み出された場合には、ＳＲＡＭ１７１が不良であると判定する。図４（ｂ）の例では、１が読み出されていなければ、ＳＲＡＭ１７１が不良であると判定する。
【００５９】
このようにして、ＳＲＡＭ検査シーケンスＳ１で書き込んだＳＲＡＭ検査値の読み出し、ＳＲＡＭ検査値の書き込み、ＳＲＡＭ検査値の読み出しを、アドレスを１ずつ増やしながらＳＲＡＭ１７１のＮ個のアドレスの総てに対して実施する。
【００６０】
図４（ｃ）に示すＳＲＡＭ検査シーケンスＳ３は、ＳＲＡＭ検査シーケンスＳ２の後に実行されるＳＲＡＭ検査シーケンスである。ＳＲＡＭ検査シーケンスＳ３では、ＳＲＡＭ検査シーケンスＳ２と同様、時刻Ｔ４３１において、ＳＲＡＭ検査シーケンスＳ２で書き込んだＳＲＡＭ検査値の読み出しを行う。次いで、時刻Ｔ４３２において、ＳＲＡＭ検査値の書き込みを行う。次いで、時刻Ｔ４３３において、ＳＲＡＭ検査値の読み出しを行う。この一連の動作を、アドレスを１ずつ増やしながらＳＲＡＭ１７１のＮ個のアドレスの総てに対して実施する。ＳＲＡＭ検査シーケンスＳ３において指定するアドレス値を増加する間隔は、等間隔（図４（ｃ）の例では３クロックサイクル）である。換言すると、ＳＲＡＭ検査シーケンスＳ２において指定するアドレス値を変化（増加）する間隔は、少なくとも一部の期間において一定である。
【００６１】
ＳＲＡＭ検査シーケンスＳ３がＳＲＡＭ検査シーケンスＳ２と異なる点は、ＳＲＡＭメモリセルアレイ１７１１の保持する値をＳＲＡＭ検査シーケンスＳ２のときとは逆極性にすることである。すなわち、ＳＲＡＭ検査シーケンスＳ３では、ＳＲＡＭ書き込みデータ値を入力する信号線ｎ１７１の信号レベルを逆極性にする。それに伴い、ＳＲＡＭ１７１から読み出されたＳＲＡＭ読み出し値が出力される信号線ｎ１７３の信号レベルが逆極性になる。
【００６２】
図４（ｄ）に示すＳＲＡＭ検査シーケンスＳ４は、ＳＲＡＭ検査シーケンスＳ３の後に実行されるＳＲＡＭ検査シーケンスである。ＳＲＡＭ検査シーケンスＳ４では、ＳＲＡＭ検査シーケンスＳ２と同様の検査を、ＳＲＡＭ検査アドレス値をＮから０まで１ずつ減らしながら実行する。ＳＲＡＭ検査アドレス値は、信号線ｎ１７３からＳＲＡＭ１７１に入力される。ＳＲＡＭ検査シーケンスＳ４において指定するアドレス値を減少する間隔は、等間隔（図４（ｄ）の例では３クロックサイクル）である。換言すると、ＳＲＡＭ検査シーケンスＳ２において指定するアドレス値を変化（減少）する間隔は、少なくとも一部の期間において一定である。
【００６３】
図４（ｅ）に示すＳＲＡＭ検査シーケンスＳ５は、ＳＲＡＭ検査シーケンスＳ４の後に実行されるＳＲＡＭ検査シーケンスである。ＳＲＡＭ検査シーケンスＳ５では、ＳＲＡＭ検査シーケンスＳ３と同様の検査を、ＳＲＡＭ検査アドレス値をＮから０まで１ずつ減らしながら実行する。ＳＲＡＭ検査アドレス値は、信号線ｎ１７３からＳＲＡＭ１７１に入力される。ＳＲＡＭ検査シーケンスＳ５において指定するアドレス値を減少する間隔は、等間隔（図４（ｅ）の例では３クロックサイクル）である。換言すると、ＳＲＡＭ検査シーケンスＳ２において指定するアドレス値を変化（減少）する間隔は、少なくとも一部の期間において一定である。
【００６４】
上述のＳＲＡＭ検査シーケンスＳ１からＳＲＡＭ検査シーケンスＳ５までの処理を実行することで、ＳＲＡＭ１７１の検査を行うことができる。
【００６５】
図５は、列メモリ１５１の書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。なお、図５では、図面の簡略化のため、信号処理部１７の一部の構成要素の図示を省略している。
【００６６】
列メモリ１５１は、画素部１４の各列に対応する複数のメモリを備える。図５には、偶数列に対応して設けられた複数の偶数アドレス列メモリ１５１１と、奇数列に対応して設けられた複数の奇数アドレス列メモリ１５１２と、を含む列メモリ１５１を示している。列メモリ書き込み信号生成回路１２３は、信号線ｎ１２３を介して偶数アドレス列メモリ１５１１の各々に接続されている。また、列メモリ書き込み信号生成回路１２３は、信号線ｎ１２４を介して奇数アドレス列メモリ１５１２の各々に接続されている。
【００６７】
列メモリ書き込み値選択回路１５２は、画素部１４の各列に対応する複数の選択回路を備える。図５には、偶数列に対応して設けられた複数の偶数アドレス列メモリ書き込み値選択回路１５２１と、奇数列に対応して設けられた複数の奇数アドレス列メモリ書き込み値選択回路１５２２と、を含む列メモリ書き込み値選択回路１５２を示している。列メモリ検査値生成部１２１は、信号線ｎ１２１を介して偶数アドレス列メモリ書き込み値選択回路１５２１の各々に接続されている。また、列メモリ検査値生成部１２１は、信号線ｎ１２２を介して奇数アドレス列メモリ書き込み値選択回路１５２２の各々に接続されている。また、列メモリ動作モード指示回路１２２は、信号線ｎ１２５を介して、偶数アドレス列メモリ書き込み値選択回路１５２１及び奇数アドレス列メモリ書き込み値選択回路１５２２の各々に接続されている。
【００６８】
列メモリ１５１には、列メモリ書き込み値選択回路１５２から出力される列メモリ書き込み値が書き込まれる。列メモリ１５１に列メモリ書き込み値が書き込まれるタイミングは、列メモリ書き込み信号生成回路１２３が出力する列メモリ書き込み信号により決定される。
【００６９】
列メモリ動作モード指示回路１２２は、信号線ｎ１２５を介して列メモリ書き込み値選択回路１５２に列メモリ動作指示信号を供給する。列メモリ書き込み値選択回路１５２は、列メモリ動作指示信号による列メモリ動作モード指示回路１２２からの指示に基づき、通常動作モードで動作するか列メモリ検査モードで動作するかを決定する。
【００７０】
列メモリ書き込み値選択回路１５２は、列メモリ検査モードにおいては、列メモリ検査値生成部１２１から供給される列メモリ検査値を列メモリ書き込み値として選択する。列メモリ書き込み値選択回路１５２は、通常動作モードにおいては、列回路１５３から供給される列回路出力値を列メモリ書き込み値として選択する。
【００７１】
本実施形態による撮像装置における列メモリ１５１の検査では、列メモリ１５１の奇数アドレスと偶数アドレスとに異なる値を書き込む。列メモリ検査値生成部１２１は、偶数アドレス列メモリ１５１１に書き込むための偶数アドレス列メモリ検査値と、奇数アドレス列メモリ１５１２に書き込むための奇数アドレス列メモリ検査値とを生成する。そして、列メモリ検査値生成部１２１は、生成した偶数アドレス列メモリ検査値を、信号線ｎ１２１を介して複数の偶数アドレス列メモリ書き込み値選択回路１５２１の各々に出力する。また、列メモリ検査値生成部１２１は、生成した奇数アドレス列メモリ検査値を、信号線ｎ１２２を介して複数の奇数アドレス列メモリ書き込み値選択回路１５２２の各々に出力する。
【００７２】
列メモリ検査モードにおいて、偶数アドレス列メモリ書き込み値選択回路１５２１は、信号線ｎ１２１を介して供給された偶数アドレス列メモリ検査値が、対応する列の偶数アドレス列メモリ１５１１に出力されるように、信号経路の切り替えを行う。また、奇数アドレス列メモリ書き込み値選択回路１５２２は、信号線ｎ１２２を介して供給された奇数アドレス列メモリ検査値が、対応する列の奇数アドレス列メモリ１５１２に出力されるように、信号経路の切り替えを行う。
【００７３】
列メモリ書き込み信号生成回路１２３は、信号線ｎ１２３を介して偶数アドレス列メモリ１５１１に偶数アドレス列メモリ書き込み信号を出力し、信号線ｎ１２４を介して奇数アドレス列メモリ１５１２に奇数アドレス列メモリ書き込み信号を出力する。偶数アドレス列メモリ書き込み信号と奇数アドレス列メモリ書き込み信号とを別々の信号線を介して供給するように構成することで、偶数アドレス列メモリ１５１１と奇数アドレス列メモリ１５１２とに異なるタイミングで所定の値を書き込むことができる。
【００７４】
列メモリ１５１からの読み出しは、水平走査回路１６によって行われる。水平走査回路１６は、信号線ｎ１６２を介して供給される水平走査アドレス値によって指定された列メモリ１５１のアドレスに保持されている値を読み出し、列メモリ読み出し値として信号線ｎ１６１に出力する。
【００７５】
列メモリ入力信号選択回路１７５は、水平走査アドレス値を、信号線ｎ１６２を介して水平走査回路１６に出力する。列メモリ入力信号選択回路１７５は、通常動作モードにおいては、信号処理部１７内にある不図示の信号処理回路が出力するアドレス値を、信号線ｎ１６２に出力する。また、列メモリ入力信号選択回路１７５は、列メモリ検査モードにおいては、ＢＩＳＴ回路１７２内の列メモリ検査アドレス生成部１７２２が出力する列メモリ検査アドレス値を、信号線ｎ１６２に出力する。
【００７６】
列メモリ出力信号選択回路１７６は、通常動作モードにおいては、信号線ｎ１６１を介して供給された列メモリ読み出し値を、信号処理部１７内にある不図示の信号処理回路に出力するように、信号経路の切り替えを行う。また、列メモリ出力信号選択回路１７６は、列メモリ検査モードにおいては、信号線ｎ１６１を介して供給された列メモリ読み出し値を、信号線ｎ１７５を介して検査対象選択回路１７２６に出力するように、信号経路の切り替えを行う。
【００７７】
検査対象選択回路１７２６は、列メモリ検査モードにおいては、信号線ｎ１７５から供給された列メモリ読み出し値を、信号線ｎ１７２３を介して期待値生成・比較回路１７２７に出力する。期待値生成・比較回路１７２７は、信号線ｎ１７２３を介して供給された列メモリ読み出し値（読み出し値）と、列メモリ１５１から読み出されると期待されている値（期待値）との比較を行う。比較の結果、読み出し値と期待値とが異なる場合には列メモリ１５１が不良であると判定する。
【００７８】
図６は、本実施形態による撮像装置の列メモリ検査モードにおける主要部の信号波形を示すタイミング図である。
【００７９】
列メモリ１５１の検査においては、前述のように、偶数アドレス列メモリ１５１１と奇数アドレス列メモリ１５１２とに異なる値を書き込む。また、列メモリ１５１は複数のアドレスに同時に書き込むメモリであるため、マーチ１３Ｎのようにアドレス毎に読み書きを交互に繰り返すのではなく、最初に書き込みを行い、その後に読み出しを行う必要がある。このような観点から、列メモリ検査モードにおける列メモリ１５１の検査では、列メモリに書き込みを行う列メモリ検査シーケンスＳ６，Ｓ７と、列メモリからの読み出しを行う列メモリ検査シーケンスＳ８，Ｓ９，Ｓ１０，Ｓ１１と、を実行する。
【００８０】
図６（ａ）は、列メモリ検査シーケンスＳ６のパターンを示している。図６（ｂ）は、列メモリ検査シーケンスＳ７のパターンを示している。図６（ｃ）は、列メモリ検査シーケンスＳ８のパターンを示している。図６（ｄ）は、列メモリ検査シーケンスＳ９のパターンを示している。図６（ｅ）は、列メモリ検査シーケンスＳ１０のパターンを示している。図６（ｆ）は、列メモリ検査シーケンスＳ１０のパターンを示している。図６には、信号線ｎ１２１，ｎ１２２，ｎ１２３，ｎ１２４，ｎ１２５，ｎ１６２，ｎ１６１における信号波形、偶数アドレス列メモリ１５１１及び奇数アドレス列メモリ１５１２への書き込み値、図４と同様の期待値比較動作を示している。なお、図６では、列メモリ１５１がＭ個のアドレスを有している場合を想定している。
【００８１】
列メモリ検査モードにおいては、例えば、列メモリ検査シーケンスＳ６，Ｓ８，Ｓ７，Ｓ９，Ｓ６，Ｓ１０，Ｓ７，Ｓ１１の順番で、書き込みを行うシーケンスと読み出しを行うシーケンスとを交互に繰り返すことにより、列メモリ１５１の検査を行う。すなわち、列メモリ検査シーケンスＳ６で書き込んだ列メモリ検査値を、列メモリ検査シーケンスＳ８及び列メモリ検査シーケンスＳ１０において水平走査回路１６によって読み出す。また、列メモリ検査シーケンスＳ７で書き込んだ列メモリ検査値を、列メモリ検査シーケンスＳ９及び列メモリ検査シーケンスＳ１１において水平走査回路１６によって読み出す。水平走査回路１６が読み出した列メモリ読み出し値（読み出し値）は、期待値生成・比較回路１７２７において、読み出されると期待されている値（期待値）と比較される。比較の結果、読み出し値と期待値とが異なる場合には列メモリ１５１が不良であると判定する。
【００８２】
図６（ａ）に示す列メモリ検査シーケンスＳ６は、列メモリ検査値を列メモリ１５１に書き込むシーケンスであり、期待値比較動作は行わない。信号線ｎ１２５の信号波形は列メモリ動作指示信号であり、信号レベルがＨｉｇｈのときに列メモリ検査モードであることを示している。
【００８３】
時刻Ｔ６１１において、偶数アドレス列メモリ書き込み信号（信号線ｎ１２３）の信号レベルがＨｉｇｈとなり、偶数アドレス列メモリ書き込み値選択回路１５２１から供給される偶数アドレス列メモリ検査値が偶数アドレス列メモリ１５１１に書き込まれる。また、時刻Ｔ６１２において、奇数アドレス列メモリ書き込み信号（信号線ｎ１２４）がＨｉｇｈレベルとなり、奇数アドレス列メモリ書き込み値選択回路１５２２から供給される奇数アドレス列メモリ検査値が奇数アドレス列メモリ１５１２に書き込まれる。図６（ａ）の例では、偶数アドレス列メモリ１５１１に０を書き込み、奇数アドレス列メモリ１５１２に１を書き込んでいる。
【００８４】
図６（ｂ）に示す列メモリ検査シーケンスＳ７は、列メモリ検査シーケンスＳ６とは異なる列メモリ検査値を列メモリ１５１に書き込むシーケンスであり、期待値比較動作は行わない。信号線ｎ１２５の信号波形は列メモリ動作指示信号であり、信号レベルがＨｉｇｈのときに列メモリ検査モードであることを示している。
【００８５】
時刻Ｔ６１３において、偶数アドレス列メモリ書き込み信号（信号線ｎ１２３）の信号レベルがＨｉｇｈとなり、偶数アドレス列メモリ書き込み値選択回路１５２１から供給される偶数アドレス列メモリ検査値が偶数アドレス列メモリ１５１１に書き込まれる。また、時刻Ｔ６１４において、奇数アドレス列メモリ書き込み信号（信号線ｎ１２４）がＨｉｇｈレベルとなり、奇数アドレス列メモリ書き込み値選択回路１５２２から供給される奇数アドレス列メモリ検査値が奇数アドレス列メモリ１５１２に書き込まれる。図６（ｂ）の例では、偶数アドレス列メモリ１５１１に１を書き込み、奇数アドレス列メモリ１５１２に０を書き込んでいる。
【００８６】
図６（ｃ）に示す列メモリ検査シーケンスＳ８は、直前に実行される列メモリ検査シーケンスＳ６において列メモリ１５１に書き込まれた値を読み出すシーケンスである。具体的には、信号線ｎ１６２を介して信号処理部１７から供給される水平走査アドレス値によって順次指定される列メモリ１５１のアドレスに保持された値を、水平走査回路１６を経由して信号線ｎ１６１に列メモリ読み出し値として順次読み出す。列メモリ検査シーケンスＳ６において、偶数アドレス列メモリ１５１１に０が書き込まれ、奇数アドレス列メモリ１５１２に１が書き込まれている。水平走査アドレス値の指定から信号線ｎ１６１に列メモリ読み出し値が出力されるまでには、１クロック分の遅延が存在する。
【００８７】
ＳＲＡＭ１７１は１度に１つのアドレスにしか書き込めないメモリのため、ＳＲＡＭ検査シーケンスにおいては、指定されたアドレス毎に、ＳＲＡＭ検査値の書き込みと書き込んだＳＲＡＭ検査値の読み出しとを連続して行う必要がある。また、マーチ１３ＮではＳＲＡＭ検査値の書き込みの前にＳＲＡＭ初期値の読み出しを更に行うため、１アドレス毎に、ＳＲＡＭ初期値の読み出しと、ＳＲＡＭ検査値の書き込みと、ＳＲＡＭ検査値の読み出しと、をこの順番で行う。したがって、所定の単位時間（例えば、１クロックサイクル）毎に書き込み動作又は読み出し動作を行う場合、ＳＲＡＭ１７１の１アドレスの検査は、３単位時間の間に行われることになる。
【００８８】
一方、列メモリ１５１は１度に複数のアドレスへの書き込みが可能なメモリのため、列メモリ検査シーケンスにおいては、複数のアドレスに同時に書き込んだ列メモリ検査値を、指定されたアドレス毎に順次読み出すことができる。したがって、列メモリ１５１の１アドレスの検査は、１単位時間で行うことができる。
【００８９】
そこで、本実施形態では、列メモリ１５１の検査においてＳＲＡＭ１７１の検査と同様のシーケンスで期待値比較動作を行うことを考慮して、ＳＲＡＭ１７１の１アドレス分の検査期間の間に列メモリ１５１の２アドレス分の検査を行う。具体的には、ＳＲＡＭ１７１の１アドレスの検査シーケンスにおけるＳＲＡＭ初期値の読み出し期間及びＳＲＡＭ検査値の読み出し期間に相当する単位時間に、それぞれ１アドレス分の列メモリ検査値の読み出しを行う。このようなシーケンスで列メモリ１５１の検査を行うために、本実施形態では、列メモリ検査シーケンスにおいて指定するアドレス値を、不等間隔で増加し或いは減少する。換言すると、列メモリ検査シーケンスにおいて指定するアドレス値の変化する間隔は、第１の間隔と、第１の間隔よりも長い第２の間隔と、を含む。
【００９０】
列メモリ検査シーケンスＳ８では、信号線ｎ１６１に出力される列メモリ読み出し値が、ＳＲＡＭ検査シーケンスＳ２において信号線ｎ１７４への出力として想定されるＳＲＡＭ読み出し値（図４（ｂ）参照）と一致するように、水平走査アドレス値を増加する。すなわち、列メモリ検査シーケンスＳ８では、アドレス値を、２単位時間、１単位時間、２単位時間、１単位時間、…、の繰り返しの間隔で増加している。具体的には、時刻Ｔ６１５，Ｔ６１６，…，Ｔ６１７のタイミングにおいて１クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、２種類の時間間隔を交互に開けつつ段階的に増加している。水平走査アドレス値をこのように増加することで、図６（ｃ）に示した列メモリ検査シーケンスＳ８における期待値比較動作は、図４（ｂ）に示したＳＲＡＭ検査シーケンスＳ２における期待値比較動作と同一の動きとなる。
【００９１】
期待値生成・比較回路１７２７は、信号線ｎ１６１を介して列メモリ１５１から読み出されると期待される値（期待値）を内部で生成する。期待値生成・比較回路１７２７は、図６に示した期待値比較動作タイミングにおいて、自身が生成した期待値と、信号線ｎ１６１を介して列メモリ１５１から読み出された列メモリ読み出し値とが同一であるかどうかの期待値比較動作を行う。
【００９２】
ここで、列メモリ読み出し値がＳＲＡＭ検査モードにおけるＳＲＡＭ読み出し値と同一の波形になることが期待されるのであれば、期待値生成・比較回路１７２７が生成するＳＲＡＭ検査用の期待値を用いて列メモリ読み出し値を検査することも可能である。また、期待値比較動作を実行するタイミングも、列メモリ１５１とＳＲＡＭ１７１とにおいて同じにすることができる。これにより、期待値生成・比較回路１７２７は、読み出された列メモリ読み出し値を検査するために用いられる期待値を別途生成する必要はなく、期待値生成・比較回路１７２７の回路面積を削減することが可能となる。
【００９３】
したがって、水平走査アドレス値を上述のように増加することで、期待値生成・比較回路１７２７を、列メモリ検査モード及びＳＲＡＭ検査モードにおいて共通化することができ、期待値生成・比較回路１７２７の回路面積を削減することが可能となる。
【００９４】
図６（ｄ）に示す列メモリ検査シーケンスＳ９は、直前に実行される列メモリ検査シーケンスＳ７において列メモリ１５１に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスＳ７において、偶数アドレス列メモリ１５１１には１が書き込まれ、奇数アドレス列メモリ１５１２に０が書き込まれている。
【００９５】
列メモリ検査シーケンスＳ９においても、信号線ｎ１６１に出力される列メモリ読み出し値が、ＳＲＡＭ検査シーケンスＳ３における出力として想定されるＳＲＡＭ読み出し値（図４（ｃ）参照）と一致するように、水平走査アドレス値を増加している。すなわち、列メモリ検査シーケンスＳ９では、アドレス値を、２単位時間、１単位時間、２単位時間、１単位時間、…、の繰り返しの間隔で増加している。具体的には、時刻Ｔ６１８，Ｔ６１９，…，Ｔ６２０のタイミングにおいて１クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、２種類の時間間隔を交互に開けつつ段階的に増加している。水平走査アドレス値をこのように増加することで、図６（ｄ）に示した列メモリ検査シーケンスＳ９における期待値比較動作は、図４（ｃ）に示したＳＲＡＭ検査シーケンスＳ３における期待値比較動作と同一の動きとなる。したがって、期待値生成・比較回路１７２７の回路を、列メモリ検査モード及びＳＲＡＭ検査モードにおいて共通化することができ、期待値生成・比較回路１７２７の回路面積を削減することが可能となる。
【００９６】
図６（ｅ）に示す列メモリ検査シーケンスＳ１０は、直前に実行される列メモリ検査シーケンスＳ６において列メモリ１５１に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスＳ６において、偶数アドレス列メモリ１５１１に０が書き込まれ、奇数アドレス列メモリ１５１２に１が書き込まれている。
【００９７】
列メモリ検査シーケンスＳ１０においては、信号線ｎ１６１に出力される列メモリ読み出し値が、ＳＲＡＭ検査シーケンスＳ４における出力として想定されるＳＲＡＭ読み出し値（図４（ｄ）参照）と一致するように、水平走査アドレス値を減少している。すなわち、列メモリ検査シーケンスＳ１０では、アドレス値を、２単位時間、１単位時間、２単位時間、１単位時間、…、の繰り返しの間隔で減少している。具体的には、時刻Ｔ６２１，Ｔ６２２，…，Ｔ６２３のタイミングにおいて１クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、２種類の時間間隔を交互に開けつつ段階的に減少している。この場合においても、図６（ｅ）の期待値比較動作と図４（ｄ）の期待値比較動作とが同じであるため、期待値生成・比較回路１７２７の回路を、列メモリ検査モード及びＳＲＡＭ検査モードにおいて共通化することができる。これにより、期待値生成・比較回路１７２７の回路面積を削減することが可能となる。
【００９８】
図６（ｆ）に示す列メモリ検査シーケンスＳ１１は、直前に実行される列メモリ検査シーケンスＳ７において列メモリ１５１に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスＳ７において、偶数アドレス列メモリ１５１１に１が書き込まれ、奇数アドレス列メモリ１５１２に０が書き込まれている。
【００９９】
列メモリ検査シーケンスＳ１１においても、信号線ｎ１６１に出力される列メモリ読み出し値が、ＳＲＡＭ検査シーケンスＳ５における出力として想定されるＳＲＡＭ読み出し値（図４（ｅ）参照）と一致するように、水平走査アドレス値を減少している。すなわち、列メモリ検査シーケンスＳ１１では、アドレス値を、２単位時間、１単位時間、２単位時間、１単位時間、…、の繰り返しの間隔で減少している。具体的には、時刻Ｔ６２４，Ｔ６２５，…，Ｔ６２６のタイミングにおいて１クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、２種類の時間間隔を交互に開けつつ段階的に減少している。この場合においても、図６（ｆ）の期待値比較動作と図４（ｅ）の期待値比較動作とが同じであるため、期待値生成・比較回路１７２７の回路を、列メモリ検査モード及びＳＲＡＭ検査モードにおいて共通化することができる。これにより、期待値生成・比較回路１７２７の回路面積を削減することが可能となる。
【０１００】
撮像装置においては、水平画素数（列数）分のアドレスを持つ列メモリ１５１と、信号処理用に水平画素数分のアドレスを持つＳＲＡＭ１７１とは、アドレス数が同一であることが多い。そのため、本実施形態による検査方法は、撮像装置のメモリ検査に好適である。
【０１０１】
このように、本実施形態によれば、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減することができる。
【０１０２】
［第２実施形態］
本発明の第２実施形態による撮像装置及びその検査方法について、図７を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図７は、本実施形態による撮像装置の構成例を示すブロック図である。
【０１０３】
本実施形態による撮像装置では、列メモリ１５１及びＳＲＡＭ１７１の検査を、撮像装置１００の外部に設けられた外部検査装置２１により行う。すなわち、本実施形態による撮像装置１００は、図７に示すように、不図示の画素部１４及び制御回路１８に加え、水平制御部１２と、列読み出し回路１５と、水平走査回路１６と、信号処理部１７と、を備える。外部検査装置２１は、撮像装置１００の外部に配されている。
【０１０４】
外部検査装置２１は、第１実施形態による撮像装置の信号処理部１７が有するＢＩＳＴ回路１７２の一部の機能を備える。すなわち、外部検査装置２１は、列メモリ検査アドレス生成部１７２２と、ＳＲＡＭ検査値生成部１７２３と、ＳＲＡＭ検査書き込み・読み出し制御部１７２４と、ＳＲＡＭ検査アドレス生成部１７２５と、を備える。また、外部検査装置２１は、期待値生成・比較回路１７２７と、検査状態制御部１７２８と、を備える。信号処理部１７は、ＢＩＳＴ回路１７２の代わりに、出力選択回路１７７と、信号処理回路１７８と、を備える。
【０１０５】
外部検査装置２１の検査状態制御部１７２８は、信号線ｎ１７２１を介して、ＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３と、ＳＲＡＭ出力信号選択回路１７４と、列メモリ入力信号選択回路１７５と、出力選択回路１７７と、に接続されている。期待値生成・比較回路１７２７は、信号線ｎ２１７を介して、出力選択回路１７７に接続されている。列メモリ検査アドレス生成部１７２２は、信号線ｎ１７６を介して、列メモリ入力信号選択回路１７５に接続されている。ＳＲＡＭ検査値生成部１７２３は、信号線ｎ１７２３を介して、ＳＲＡＭ入力信号選択回路１７３１に接続されている。ＳＲＡＭ検査書き込み・読み出し制御部１７２４は、信号線ｎ１７２４を介して、ＳＲＡＭ入力信号選択回路１７３２に接続されている。ＳＲＡＭ検査アドレス生成部１７２５は、信号線ｎ１７２５を介して、ＳＲＡＭ入力信号選択回路１７３３に接続されている。
【０１０６】
出力選択回路１７７は、信号線ｎ２１８を介して信号処理回路１７８に接続され、信号線ｎ１７２２を介してＳＲＡＭ出力信号選択回路１７４に接続され、信号線ｎ２１６を介して列メモリ出力信号選択回路１７６に接続されている。信号処理回路１７８は、信号線ｎ２１０を介して列メモリ入力信号選択回路１７５に接続され、信号線ｎ２１１を介して列メモリ出力信号選択回路１７６に接続されている。また、信号処理回路１７８は、信号線ｎ２１２を介してＳＲＡＭ入力信号選択回路１７３１に接続され、信号線ｎ２１３を介してＳＲＡＭ入力信号選択回路１７３２に接続され、信号線ｎ２１４を介してＳＲＡＭ入力信号選択回路１７３３に接続されている。また、信号処理回路１７８は、信号線ｎ２１５を介してＳＲＡＭ出力信号選択回路１７４に接続されている。
【０１０７】
なお、外部検査装置２１が期待値生成・比較回路１７２７を含む本実施形態の構成では、典型的には、列メモリ１５１及びＳＲＡＭ１７１と、期待値生成・比較回路１７２７とは、異なる半導体基板の上に配される。
【０１０８】
本実施形態による撮像装置は、第１実施形態と同様、撮像動作を行う通常動作モードと、列メモリ１５１の検査を行う列メモリ検査モードと、ＳＲＡＭ１７１の検査を行うＳＲＡＭ検査モードと、を備え得る。これら動作モードは、第１実施形態では信号処理部１７内の検査状態制御部１７２８からの指示によって切り替えていたのと同様、外部検査装置２１内の検査状態制御部１７２８からの指示によって切り替えられる。
【０１０９】
通常動作モードにおいては、信号処理回路１７８が、読み出しを行う列メモリ１５１の水平走査アドレス値を、信号線ｎ２１０を介して列メモリ入力信号選択回路１７５に出力する。列メモリ入力信号選択回路１７５は、信号処理回路１７８から供給された水平走査アドレス値が信号線ｎ１６２を介して水平走査回路１６に出力されるように、信号経路の切り替えを行う。
【０１１０】
水平走査回路１６は、信号処理回路１７８から供給された水平走査アドレス値によって指定された列メモリ１５１のアドレスに格納された値を列メモリ読み出し値として、信号線ｎ１６１を介して列メモリ出力信号選択回路１７６に出力する。列メモリ出力信号選択回路１７６は、列メモリ１５１から読み出した列メモリ読み出し値が信号線ｎ２１１を介して信号処理回路１７８に出力されるように、信号経路の切り替えを行う。信号処理回路１７８は、信号線ｎ２１１を介して供給された列メモリ読み出し値に対して、所定の画像処理を行う。
【０１１１】
信号処理回路１７８が記録領域としてＳＲＡＭ１７１を利用する際には、信号処理回路１７８は、記録したいＳＲＡＭ記録値を、信号線ｎ２１２を介してＳＲＡＭ入力信号選択回路１７３１に出力する。ＳＲＡＭ入力信号選択回路１７３１は、信号処理回路１７８から供給されたＳＲＡＭ記録値が信号線ｎ１７１を介してＳＲＡＭ書き込み回路１７１２に出力されるように、信号経路の切り替えを行う。
【０１１２】
また、信号処理回路１７８は、記録に利用するＳＲＡＭ１７１のアドレスをＳＲＡＭ記録アドレス値として、信号線ｎ２１３を介してＳＲＡＭ入力信号選択回路１７３２に出力する。ＳＲＡＭ入力信号選択回路１７３２は、信号処理回路１７８から供給されたＳＲＡＭ記録アドレス値が信号線ｎ１７２を介してＳＲＡＭ書き込み回路１７１２に出力されるように、信号経路の切り替えを行う。
【０１１３】
また、信号処理回路１７８は、ＳＲＡＭ記録書き込み・読み出し制御信号を、信号線ｎ２１４を介してＳＲＡＭ入力信号選択回路１７３３に出力する。ＳＲＡＭ入力信号選択回路１７３２は、信号処理回路１７８から供給されたＳＲＡＭ記録書き込み・読み出し制御信号が信号線ｎ１７３を介してＳＲＡＭ書き込み回路１７１２に出力されるように、信号経路の切り替えを行う。
【０１１４】
信号処理回路１７８がＳＲＡＭ１７１に記録された値を読み出す際には、信号処理回路１７８は、読み出しを行うＳＲＡＭ１７１のアドレスをＳＲＡＭ読み出しアドレス値として、信号線ｎ２１３を介してＳＲＡＭ入力信号選択回路１７３２に出力する。ＳＲＡＭ入力信号選択回路１７３２は、信号処理回路１７８から供給されたＳＲＡＭ読み出しアドレス値が信号線ｎ１７２を介してＳＲＡＭ読み出し回路１７１３に出力されるように、信号経路の切り替えを行う。
【０１１５】
また、信号処理回路１７８は、ＳＲＡＭ記録書き込み・読み出し制御信号を、信号線ｎ２１４を介してＳＲＡＭ入力信号選択回路１７３３に出力する。ＳＲＡＭ入力信号選択回路１７３２は、信号処理回路１７８から供給されたＳＲＡＭ記録書き込み・読み出し制御信号が信号線ｎ１７３を介してＳＲＡＭ読み出し回路１７１３に出力されるように、信号経路の切り替えを行う。
【０１１６】
ＳＲＡＭ１７１は、信号処理回路１７８により指定されたＳＲＡＭ読み出しアドレス値に保持されている値をＳＲＡＭ読み出し値として、信号線ｎ１７４を介してＳＲＡＭ出力信号選択回路１７４に出力する。ＳＲＡＭ出力信号選択回路１７４は、ＳＲＡＭ１７１から読み出されたＳＲＡＭ読み出し値が信号線ｎ２１５を介して信号処理回路１７８に出力されるように、信号経路の切り替えを行う。
【０１１７】
信号処理回路１７８は、画像処理を行った信号処理回路出力値を、信号線ｎ２１８を介して出力選択回路１７７に出力する。出力選択回路１７７は、動作モードに応じて撮像装置１００の出力を切り替える。通常動作モードにおいては、出力選択回路１７７は、信号処理回路１７８から供給された信号処理回路出力値が撮像装置１００の出力となる外部出力信号線ｎ２１７に出力されるように、信号経路の切り替えを行う。通常動作モードにおいては、外部出力信号線ｎ２１７を介して出力される信号処理回路出力値は、撮像装置１００の外部に存在する不図示の画像表示装置や演算回路などに入力される。
【０１１８】
ＳＲＡＭ検査モードにおけるＳＲＡＭ検査シーケンスＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は、外部検査装置２１を用いてＳＲＡＭ１７１の検査を行う本実施形態の撮像装置においても、第１実施形態の撮像装置の場合と同様である。すなわち、ＳＲＡＭ検査モードにおいて信号線ｎ１７１，ｎ１７２，ｎ１７３，ｎ１７４，ｎ１７５を伝搬するＳＲＡＭ１７１の入出力信号の信号波形は、図４に示す第１実施形態の場合と同じである。
【０１１９】
ＳＲＡＭ入力信号選択回路１７３１，１７３２，１７３３は、信号処理回路１７８が出力する値ではなく、外部検査装置２１が出力する値がＳＲＡＭ１７１に入力されるように、信号経路の切り替えを行う。したがって、ＳＲＡＭ１７１の検査の際にＳＲＡＭ１７１に入力する値を生成するＳＲＡＭ検査値生成部１７２３、ＳＲＡＭ検査書き込み・読み出し制御部１７２４及びＳＲＡＭ検査アドレス生成部１７２５は、第１実施形態と同じである。
【０１２０】
ＳＲＡＭ出力信号選択回路１７４は、ＳＲＡＭ１７１から読み出したＳＲＡＭ読み出し値が、信号線ｎ２１５を介して信号処理回路１７８に出力されるのではなく、信号線ｎ１７２２を介して出力選択回路１７７に出力されるように、信号経路の切り替えを行う。ＳＲＡＭ検査モードにおいては、出力選択回路１７７は、信号線ｎ１７２２を介して供給されるＳＲＡＭ読み出し値が外部出力信号線ｎ２１７から出力されるように、信号経路の切り替えを行う。ＳＲＡＭ検査モードにおいては、外部出力信号線ｎ２１７を介して出力されるＳＲＡＭ読み出し値は、外部検査装置２１内の期待値生成・比較回路１７２７に入力される。
【０１２１】
前述の通り、本実施形態の撮像装置におけるＳＲＡＭ検査シーケンスＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は第１実施形態と同じであるため、期待値生成・比較回路１７２７の構成や動作も第１実施形態と同じである。
【０１２２】
列検査モードにおける列メモリ検査シーケンスＳ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１も、第１実施形態の撮像装置の場合と同様である。
【０１２３】
列メモリ検査シーケンスＳ８，Ｓ９，Ｓ１０，Ｓ１１で読み出された列メモリ読み出し値は、信号線ｎ１６１を介して列メモリ出力信号選択回路１７６に出力される。列メモリ出力信号選択回路１７６は、水平走査回路１６から供給された列メモリ読み出し値を、信号線ｎ２１１を介して信号処理回路１７８に出力するのではなく、信号線ｎ２１６を介して出力選択回路１７７に出力するように、信号経路の切り替えを行う。列メモリ検査モードにおいては、出力選択回路１７７は、信号線ｎ２１６を介して供給される列メモリ読み出し値が外部出力信号線ｎ２１７から出力されるよう、信号経路の切り替えを行う。列メモリ検査モードにおいては、外部出力信号線ｎ２１７を介して出力される列メモリ読み出し値は、外部検査装置２１内の期待値生成・比較回路１７２７に入力される。
【０１２４】
前述の通り、本実施形態の撮像装置における列メモリ検査シーケンスＳ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１は第１実施形態と同じであるため、期待値生成・比較回路１７２７の構成や動作も第１実施形態と同じである。
【０１２５】
このように、本実施形態によれば、特徴の異なる複数のメモリを備えた撮像装置において、外部検査回路を用いてメモリの検査を行う場合においても、検査回路の回路面積を削減することができる。
【０１２６】
［第３実施形態］
本発明の第３実施形態による撮像システムについて、図８を用いて説明する。図８は、本実施形態による撮像システムの概略構成を示すブロック図である。
【０１２７】
本実施形態の撮像システム３００は、上記第１又は第２実施形態の構成を適用した撮像装置３０１を含む。撮像システム３００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図８に、上述の各実施形態のいずれかの撮像装置を適用したデジタルスチルカメラの構成例を示す。
【０１２８】
図８に例示した撮像システム３００は、撮像装置３０１、被写体の光学像を撮像装置３０１に結像するレンズ３０２、レンズ３０２を通過する光量を可変にするための絞り３０４、レンズ３０２の保護のためのバリア３０６を有する。撮像装置３０１は、第１又は第２実施形態に記載の撮像装置１００に相当する。レンズ３０２及び絞り３０４は、撮像装置３０１に光を集光する光学系である。
【０１２９】
撮像システム３００は、また、撮像装置３０１から出力される出力信号の処理を行う信号処理部３０８を有する。信号処理部３０８は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。例えば、信号処理部３０８は、入力信号に対して、ＲＧＢの画素出力信号をＹ，Ｃｂ，Ｃｒ色空間へ変換する変換処理や、ガンマ補正などの所定の画像処理を施す。また、信号処理部３０８は、第１又は第２実施形態において説明した撮像装置１００における信号処理部１７や外部検査装置２１の一部又は総ての機能を備えていてもよい。
【０１３０】
撮像システム３００は、更に、画像データを一時的に記憶するためのメモリ部３１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）３１２を有する。更に撮像システム３００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体３１４、記録媒体３１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）３１６を有する。なお、記録媒体３１４は、撮像システム３００に内蔵されていてもよく、着脱可能であってもよい。
【０１３１】
更に撮像システム３００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部３１８、撮像装置３０１と信号処理部３０８に各種タイミング信号を出力するタイミング発生部３２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム３００は、少なくとも撮像装置３０１と、撮像装置３０１から出力された出力信号を処理する信号処理部３０８とを有すればよい。全体制御・演算部３１８及びタイミング発生部３２０は、撮像装置３０１の制御機能の一部又は総てを実施するように構成してもよい。
【０１３２】
撮像装置３０１は、画像用信号を信号処理部３０８に出力する。信号処理部３０８は、撮像装置３０１から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部３０８は、画像用信号を用いて、画像を生成する。信号処理部３０８で生成された画像は、例えば記録媒体３１４に記録される。また、信号処理部３０８で生成された画像は、液晶ディスプレイなどからなるモニターに動画或いは静止画として映し出される。記録媒体３１４に記憶された画像は、プリンタなどによってハードコピーすることができる。
【０１３３】
上述した各実施形態の撮像装置を用いて撮像システムを構成することにより、メモリ検査回路の回路面積を削減でき、ひいては撮像システムを小型化することができる。
【０１３４】
［第４実施形態］
本発明の第４実施形態による撮像システム及び移動体について、図９及び図１０を用いて説明する。
【０１３５】
図９は、本実施形態による撮像システム及び移動体の構成例を示す概略図である。図１０は、本実施形態による撮像システムの動作を示すフロー図である。
【０１３６】
本実施形態では、車載カメラに関する撮像システムの一例を示す。図９（ａ）は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上記第１又は第２実施形態に記載の撮像装置１００に相当する。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。画像前処理部７１５の機能は、撮像装置７０２内に組み込まれていてもよい。また、画像前処理部７１５は、第１又は第２実施形態において説明した撮像装置１００における信号処理部１７や外部検査装置２１の一部又は総ての機能を備えていてもよい。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。
【０１３７】
集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検知すると、主制御部７１３に異常を発報する。
【０１３８】
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１３９】
主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。
【０１４０】
撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検知することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、操舵、巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検知結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
【０１４１】
また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１４２】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図９（ｂ）、図９（ｃ）及び図９（ｄ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。図９（ｂ）は車両の正面図であり、図９（ｃ）は車両の上面図であり、図９（ｄ）は車両の後面図である。
【０１４３】
２つの撮像装置７０２は、車両７００の前方に配置される。具体的には、車両７００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置７０２が線対称に配置されると、車両７００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置７０２は、運転者が運転席から車両７００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置７１２は、運転者の視野に入りやすい配置が好ましい。
【０１４４】
次に、撮像システム７０１における撮像装置７０２の検査方法について、図１０を用いて説明する。
【０１４５】
車載用の撮像装置７０２には、撮像開始前や撮像動作の合間に、撮像装置７０２自身の故障の有無を検査することが求められている。撮像装置７０２の検査は、例えば図１０（ａ）に示すフローチャートに従い、主制御部７１３による制御のもとで異常検出部７０９が実行する。
【０１４６】
図１０（ａ）は、撮像装置７０２における検査フローの一例を示すフローチャートである。撮像装置７０２の検査は、図１０（ａ）に示すステップＳ８１０〜Ｓ８４０に従って実施される。
【０１４７】
ステップＳ８１０は、撮像装置７０２を起動した際の初期動作を行うステップである。ステップＳ８１０における初期動作は、撮像装置７０２の初期設定を行うステップ（ステップＳ８１２）と、撮像装置７０２の検査処理を行うステップ（ステップＳ８１４）と、を含む。ステップＳ８１２では、撮像システム７０１の外部（例えば主制御部７１３）又は撮像システム７０１の内部から撮像装置７０２の動作のための設定を送信し、撮像装置７０２の初期設定を行う。ステップＳ８１４では、後述する手順により、撮像装置７０２の検査を行う。撮像装置７０２の検査処理は、電源投入直後やリセット直後に行うことができる。
【０１４８】
ステップＳ８２０は、撮像装置７０２による撮像動作を行うステップである。ステップＳ８２０における撮像動作は、撮像動作を行うステップ（ステップＳ８２２）と、撮像装置７０２の検査処理を行うステップ（ステップＳ８２４）と、を含む。ステップＳ８２２では、撮像装置７０２による撮像を行う。ステップＳ８２２では、撮像装置７０２を通常動作モードで動作し、垂直制御部１３、水平制御部１２、水平走査回路１６により、画素部１４に配列された画素１４１が取得した画素信号の読み出しを行う。ステップＳ８２４では、後述する手順により、撮像装置７０２の検査を行う。ステップＳ８２０における検査処理（ステップＳ８２４）は、垂直ブランキング期間に行われる。
【０１４９】
ステップＳ８４０は、撮像を終了するか否かの判定を行うステップである。判定の結果、撮像を継続する場合にはステップＳ８２０に戻り、撮像を継続する場合には一連の処理を終了する。
【０１５０】
ステップＳ８１４及びステップＳ８２４における検査処理では、列メモリ検査モード及びＳＲＡＭ検査モードのうちの一方又は両方による撮像装置７０２の検査を実行する。ＳＲＡＭ検査モードでは、上述のＳＲＡＭ検査シーケンスＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を実行する。列メモリ検査モードでは、上述の列メモリ検査シーケンスＳ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１を実行する。列メモリ検査シーケンスは、第１実施形態で述べたように、列メモリ検査シーケンスＳ６，Ｓ８，Ｓ７，Ｓ９，Ｓ６，Ｓ１０，Ｓ７，Ｓ１１の順番で実行する。
【０１５１】
図１０（ｂ）は、ステップＳ８１４及びステップＳ８２４における検査処理の詳細を示すフローチャートである。図１０（ｂ）には、一例として、列メモリ１５１及びＳＲＡＭ１７１の両方の検査を行う場合を示している。
【０１５２】
ステップＳ８３０において、撮像装置７０２を列メモリ検査モードへと移行する。次いで、ステップＳ８３２において、列メモリ検査シーケンスを実行し、列メモリ１５１の検査を行う。
【０１５３】
次いで、ステップＺＳ８３４において、撮像装置７０２をＳＲＡＭ検査モードへと移行する。次いで、ステップＳ８３６において、ＳＲＡＭ検査シーケンスを実行し、ＳＲＡＭ１７１の検査を行う。
【０１５４】
ステップＳ８１４及びステップＳ８２４における検査処理において列メモリ１５１又はＳＲＡＭ１７１の故障が検出された場合には、主制御部７１３、警報装置７１２に警報を発報する。警報装置７１２は、表示部に異常が検知されたことを表示させる。その後、撮像装置７０２を停止し、撮像システム７０１の動作を終了する。
【０１５５】
本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して運転する制御や、車線からはみ出さないように運転する制御などにも適用可能である。さらに、撮像システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１５６】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１５７】
また、上記実施形態では、特徴の異なる複数種類のメモリを備えた装置として撮像装置を例示したが、上記実施形態で説明した検査方法は、特徴の異なる複数種類のメモリを備えた種々の装置に広く適用可能である。
【０１５８】
また、上記実施形態では、特徴の異なるメモリとして、複数のアドレス毎に書き込みを行うように構成されたメモリと、複数のアドレスに同時に書き込みを行うように構成されたメモリと、を例示したが、メモリの組み合わせはこれに限定されるものではない。メモリの組み合わせに応じて、読み出しを行うアドレスの指定方法やメモリの初期値を適宜設定することにより、メモリ検査回路の機能を共用することが可能である。
【０１５９】
また、第３及び第４実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システムを例示したものであり、本発明の撮像装置を適用可能な撮像システムは図８及び図９に示した構成に限定されるものではない。
【０１６０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１６１】
１２…水平制御部
１３…垂直走査部
１４…画素部
１５…列読み出し回路
１５１…列メモリ
１５３…列回路
１６…水平走査回路
１７…信号処理部
１７１…ＳＲＡＭ
１７２…ＢＩＳＴ回路
１７２２…列メモリ検査アドレス生成部
１７２３…ＳＲＡＭ検査値生成部
１７２５…ＳＲＡＭ検査アドレス生成部
１７２７…期待値生成・比較回路
２１…外部検査装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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