(57)【要約】【課題】  本発明が解決しようとする課題は、半導体チップ上の領域を有効に活用すること可能である半導体装置および半導体装置の製造方法を提供することにある。【解決手段】  本発明の半導体装置は、半導体層上に絶縁層を有し、絶縁層上に第１のセル領域と第２のセル領域を含む半導体チップと、前記第１のセル領域にあるゲートパッドと、前記半導体層の前記絶縁層がある側とは反対側にあるドレイン電極と、前記第１のセル領域にあり、前記絶縁層の内部にある第１のゲート電極と、前記第１のセル領域から前記第２のセル領域に延在し、前記絶縁層の内部にある第２のゲート電極と、前記第１のセル領域にあり、前記第１のゲート電極と電気的に接続される第１のパッドと、前記第１のセル領域にあり、前記第２のゲート電極と電気的に接続される第２のパッドと、を備え、前記第１のパッドと前記第２のパッドの少なくとも１つは前記ゲートパッドと電気的に接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層上に絶縁層を有し、絶縁層上に第１のセル領域と第２のセル領域を含む半導体チップと、
前記第１のセル領域にあるゲートパッドと、
前記半導体層の前記絶縁層がある側とは反対側にあるドレイン電極と、
前記第１のセル領域にあり、前記絶縁層の内部にある第１のゲート電極と、
前記第１のセル領域から前記第２のセル領域に延在し、前記絶縁層の内部にある第２のゲート電極と、
前記第１のセル領域にあり、前記第１のゲート電極と電気的に接続される第１のパッドと、
前記第１のセル領域にあり、前記第２のゲート電極と電気的に接続される第２のパッドと、
を備え、
前記第１のパッドと前記第２のパッドの少なくとも１つは前記ゲートパッドと電気的に接続している半導体装置。
【請求項２】
前記第１のセル領域と前記第２のセル領域のいずれかにあるソースパッドと、
前記ソースパッドと接続され、前記第１の領域と前記第２の領域に延在し、前記第１のゲート電極と前記第２のゲート電極と並列するソース電極と、をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記第１のパッドと前記第２のパッドの少なくとも１つと前記ゲートパッドを接続する接続部をさらに備える請求項１または請求項２に記載の半導体装置。
【請求項４】
前記接続部はＡｌ又はＴｉを含む請求項３に記載の半導体装置。
【請求項５】
前記ゲートパッド、前記第１のパッド、および前記第２のパッドはＡｌ、Ｔｉ、Ｎｉのいずれかを含む請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース電極はニッケルシリサイドを含む請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート電極はポリシリコンを含む請求項２ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体層は炭化珪素を含む請求項１ないし請求項７のいずれか１項に記載の半導体装置。
【請求項９】
半導体層上に絶縁層を有し、絶縁層上に第１のセル領域と第２のセル領域を含む半導体チップと、
前記第１のセル領域と前記第２のセル領域のいずれかにあるゲートパッドと、
前記半導体層の前記絶縁層がある側とは反対側にあるドレイン電極と、
前記第１のセル領域にあり、前記絶縁層の内部にある第１のゲート電極と、
前記第１のセル領域から前記第２のセル領域に延在し、前記絶縁層の内部にある第２のゲート電極と、
前記第１のセル領域と第２のセル領域のいずれかにあり、前記第１のゲート電極と電気的に接続される第１のパッドと、
前記第１のセル領域と第２のセル領域のいずれかにあり、前記第２のゲート電極と電気的に接続される第２のパッドと、
を備え、
前記第１のパッドと前記第２のパッドの少なくとも１つは前記ゲートパッドと電気的に接続される半導体装置。
【請求項１０】
前記第１のセル領域と前記第２のセル領域の前記絶縁層上にあるソースパッドと、
前記ソースパッドと接続され、前記第１のゲート電極と並列する第１のソース電極と、
前記ソースパッドと接続され、前記第２のゲート電極と並列する第２のソース電極と、
をさらに備える請求項９に記載の半導体装置。
【請求項１１】
半導体層上に絶縁層を有し、絶縁層上に第１のセル領域と第２のセル領域を含む半導体チップと、
前記第１のセル領域にあるゲートパッドと、
前記第１のセル領域にあり、前記絶縁層の内部にある第１のゲート電極と、
前記第１のセル領域から前記第２のセル領域に延在し、前記絶縁層の内部にある第２のゲート電極と、
前記第１のセル領域にあり、前記第１のゲート電極と電気的に接続される第１のパッドと、
前記第１のセル領域にあり、前記第２のゲート電極と電気的に接続される第２のパッドと、
前記第１のセル領域と前記第２のセル領域のいずれかにあるソースパッドと、
前記ソースパッドと接続され、前記第１の領域と前記第２の領域に延在し、前記第１のゲート電極と前記第２のゲート電極と並列するソース電極と、
を備えた半導体装置の製造方法であって、
前記ソースパッドと前記第１のパッドの間の抵抗値を確認する工程と、
前記ソースパッドと前記第１のパッドの間に短絡がない場合に、前記ゲートパッドと前記第１のパッドを電気的に導通する第１の接続部を作製する工程と、
を備える半導体装置の製造方法。
【請求項１２】
前記ソースパッドと前記第２のパッドの間の抵抗値を確認する工程と、
前記ソースパッドと前記第２のパッドの間に短絡がない場合に、前記ゲートパッドと前記第２のパッドを電気的に導通する第２の接続部を作製する工程と、
をさらに備える請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップにＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作製する場合、半導体ウェハに複数のＭＯＳＦＥＴを形成した後に半導体ウェハを半導体チップに切り分ける。
【０００３】
しかしながら、製造工程の段階で、ＭＯＳＦＥＴが形成された半導体チップの絶縁層が１か所でも破損してしまうとゲート不良となってしまうため、その半導体チップは廃棄することになる。そのため、ＭＯＳＦＥＴが形成された半導体チップの絶縁層の一部に破損があっても、半導体チップ上の他の領域を有効に活用することが可能である半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−７４８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体チップ上の領域を有効に活用すること可能である半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体層上に絶縁層を有し、絶縁層上に第１のセル領域と第２のセル領域を含む半導体チップと、前記第１のセル領域にあるゲートパッドと、前記半導体層の前記絶縁層がある側とは反対側にあるドレイン電極と、前記第１のセル領域にあり、前記絶縁層の内部にある第１のゲート電極と、前記第１のセル領域から前記第２のセル領域に延在し、前記絶縁層の内部にある第２のゲート電極と、前記第１のセル領域にあり、前記第１のゲート電極と電気的に接続される第１のパッドと、前記第１のセル領域にあり、前記第２のゲート電極と電気的に接続される第２のパッドと、を備え、前記第１のパッドと前記第２のパッドの少なくとも１つは前記ゲートパッドと電気的に接続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の上面図。
【図２】第１の実施形態の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の模式断面図。
【図４】第１の実施形態の半導体装置の製造工程を説明するフローチャート。
【図５】第２の実施形態の半導体装置の上面図。
【図６】第２の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
図１に半導体装置１００の上面図を示す。図２は、図１のＡ‐Ａ’線の模式断面図である。図３は、図１のＢ‐Ｂ’線の模式断面図である。
【００１１】
半導体装置１００は、炭化珪素（ＳｉＣ）の半導体層を備える縦型ＭＯＳＦＥＴである。
【００１２】
図１に示すように、半導体装置１００は、半導体チップ上に、第１のセル領域１、第２のセル領域２、第３のセル領域３、および第４のセル領域４を有している。図１では４つの領域を長二点鎖線で分けて示している。半導体チップの第１〜４のセル領域１〜４のそれぞれに第１〜第４のＭＯＳＦＥＴが形成されている。
【００１３】
第１のセル領域１において、ゲートパッド４０と第１のパッド１１は、絶縁層３０上に設けられている。
【００１４】
第１のゲート配線２１ｂ、第２のゲート配線２２ｂ、第３のゲート配線２３ｂ、第４のゲート配線２４ｂは、絶縁層３０の内部に設けられている。
【００１５】
第１のＭＯＳＦＥＴの第１のゲート配線２１ｂは一方と他方を有し、一方は第１のパッド１１と接続し、他方は複数本に枝分かれしており、Ｙ軸方向に並列して設けられている。第１のゲート配線２１ｂと後述するソース配線６０ｂは櫛型状であり交互にかみ合っている。
【００１６】
接続部９０は、ゲートパッド４０と第１のパッド１１を接続するために設けられる。接続部９０を設けることで、ゲートパッド４０と第１パッド１１を電気的に接続する。接続部９０の材料は半田等である。
【００１７】
また、第１のセル領域１には、第１のＭＯＳＦＥＴのゲートパッド４０及び第１のパッド１１に加えて、第２のパッド１２、第３のパッド１３、第４のパッド１４が配置されている。第２のパッド１２、第３のパッド１３、第４のパッド１４は、ゲートパッド４０の近傍にあって、図１のＹ軸方向に並列して設けられている。
【００１８】
図１に示すように、第２のセル領域２、第３のセル領域３、第４のセル領域４においても、第１のＭＯＳＦＥＴと同様の構造の第２〜第４のＭＯＳＦＥＴ２〜４が設けられている。第２〜４のセル領域２〜４の第２〜第４のＭＯＳＦＥＴ２〜４においては、第１のセル領域１と同様に、第２〜４のゲート配線２２ｂ〜２４ｂを有する。
【００１９】
第２のゲート配線２２ｂは、絶縁層３０の内部にあり、第１のセル領域１から第２のセル領域２に延在している。第２のゲート配線２２ｂは一方と他方を有し、一方は第２のパッド１２と接続し、他方は複数本に枝分かれしており、Ｙ軸方向に並列して設けられている。第２のゲート配線２２ｂ後述するソース配線６０ｂは櫛型状であり交互にかみ合っている。
【００２０】
第３のゲート配線２３ｂは、第１のセル領域１から、第４のセル領域４と第２のセル領域２に延在している。第３のゲート配線２３ｂは一方と他方を有し、一方は第３のパッド１３と接続し、他方は複数本に枝分かれしており、Ｙ軸方向に並列して設けられている。第３のゲート配線２３ｂと後述するソース配線６０ｂは櫛型状であり交互にかみ合っている。
【００２１】
第４のゲート配線２４ｂは、第１のセル領域１から第４のセル領域４に延在している。第４のゲート配線２４ｂは一方と他方を有し、一方は第４のパッド１４と接続し、他方は複数本に枝分かれしており、Ｙ軸方向に並列して設けられている。第４のゲート配線２４ｂと後述するソース配線６０ｂは櫛型状であり交互にかみ合っている。
【００２２】
ソースパッド５０は、第３のセル領域３の絶縁層３０上に設けられている。ソースパッド５０は、ソース配線６０ｂと接続される。ソースパッド５０は、図示していないが、グラウンドに接続されておりグラウンド電位を有する。ソースパッド５０は、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などである。なお、ソースパッド５０は、第３のセル領域３に設けられているが、他の領域に設けられていても良い。
【００２３】
また、各々の第２〜第４のＭＯＳＦＥＴ２〜４はソース配線６０ｂを有する。ソース配線６０ｂは、絶縁層３０の内部に設けられている。ソース配線６０ｂは、一方と他方を有し、一方はソースパッド５０と接続されており、他方はＭＯＳＦＥＴごとに分岐しているが一体である。ソースパッド６０と第２〜４のゲート配線２２ｂ〜２４ｂは、櫛型状であり交互にかみ合うように並列して配置されている。
【００２４】
図２で、図１のＡ‐Ａ’線の模式断面図について説明する。
【００２５】
半導体装置１００は、第１のゲート電極２１ａ、第１のゲート配線２１ｂ、絶縁層３０、ソース電極６０ａ、ソース配線６０ｂ、半導体層７０、ドレイン電極８０を備える。半導体層７０は、第１の領域７１、第２の領域７２、第３の領域７３、第４の領域７４を有する。
【００２６】
図２のＡ−Ａ´断面図に示すように、半導体装置１００の第１のセル領域１に設けられた第１のＭＯＳＦＥＴは、第１〜４の領域７１〜７４のソース／ドレイン領域等が形成された半導体層７０上に絶縁層３０が設けられ、絶縁層３０内に第１のゲート電極２１ａ、第１のゲート配線２１ｂ、ソース電極６０ａ、ソース配線６０ｂが埋め込まれた縦型プレーナ型ＭＯＳＦＥＴである。絶縁層３０内で、第１のゲート電極６０ａおよび第１のゲート配線２１ｂは、ソース電極６０ａおよびソース配線６０ｂと交互に並列して配置される。
【００２７】
第１の領域７１は、半導体層７０に含まれる。第１の領域７１は、第１の導電型の不純物がドープされている。第１の導電型は、例えば、ｎ型である。第１の導電型の不純物は、例えば、窒素（Ｎ）である。第１の領域７１は、例えば、弱いｎ型伝導を示し、図２ではｎ−で示してある。なお、第１の領域７１は、意図的にドープせずとも微量に混入する不純物によりｎ型となっていてもよい。
【００２８】
第２の領域７２は、半導体層７０に含まれ、ソース電極６０ａと第１の領域７１の間に設けられる。第２の領域７２は、第２の導電型の不純物がドープされている。第２の導電型は、例えば、ｐ型である。第２の導電型の不純物は、例えば、アルミニウム（Ａｌ）である。
【００２９】
第３の領域７３は、半導体層７０に含まれ、ソース電極６０ａと第２の領域７２の間に設けられる。第３の領域７３は、第１の導電型の不純物がドープされている。第１の導電型は、例えば、ｎ型である。第１の導電型の不純物は、例えば、リン（Ｐ）である。第３の領域７３は、例えば、強いｎ型伝導を示し、図２ではｎ＋で示してある。
【００３０】
第４の領域７４は、半導体層７０に含まれ、ソース電極６０ａと第２の領域７２の間に設けられる。また、第４の領域７４は、第３の領域７３と隣接している。第４の領域７４は、第２の導電型の不純物がドープされている。第２の導電型は、例えば、ｐ型である。第２の導電型の不純物は、例えば、アルミニウム（Ａｌ）である。第４の領域７４は、例えば、強いｐ型伝導を示し、図２ではｐ＋で示してある。
【００３１】
ソース電極６０ａとソース配線６０ｂは絶縁層３０の内部にあり、ソース電極６０ａ上にソース配線６０ｂが設けられる。ソース電極６０ａとソース配線６０ｂは電気的に接続している。ソース電極６０ａは図２のＸ軸方向に延在して設けられる。ソース電極６０ａは、第１のゲート電極２１ａおよび第１のゲート配線２１ｂとＹ軸方向に並列して設けられる。ソース配線６０ｂは図２のＸ軸方向に延在して設けられる。ソース配線６０ｂは、第１のゲート電極２１ａおよび第１のゲート配線２１ｂとＹ軸方向に並列して設けられる。
【００３２】
ソース電極６０ａは、半導体層７０の第３の領域７３と第４の領域７４に接して設けられる。ソース電極６０ａは、例えば、ニッケルシリサイドである。
【００３３】
ソース配線６０ｂは、ソース電極６０ａ上に設けられる。ソース配線６０ｂは、一方と他方を有し、一方はソースパッド５０と接続されており、他方は複数本に枝分かれしており、第１のゲート電極２１ａおよび第１のゲート配線２１ｂと並列して設けられている。図２のソース配線６０ｂは、ソース配線６０の他方の部分を示している。ソース配線６０ｂは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などの金属、または不純物をドープしたポリシリコンである。
【００３４】
第１のゲート電極２１ａは、絶縁層３０の内部にあり、第２の領域７２上と第３の領域７３上に設けられている。第１のゲート電極２１ａは図２のＸ軸方向に延在して設けられる。第１のゲート電極２１ａは、ソース電極６０ａおよびソース配線６０ｂとＹ軸方向に並列して設けられる。第１のゲート電極２１ａは、例えば、ポリシリコンである。
【００３５】
第１のゲート配線２１ｂは、絶縁層３０の内部にあり、第１のゲート電極２１ａ上に設けられる。第１のゲート配線２１ｂは図２のＸ軸方向に延在して設けられる。第１のゲート配線２１ｂは、ソース電極６０ａおよびソース配線６０ｂとＹ軸方向に並列して設けられ、第２の領域７２上と第３の領域７３上に設けられている。
【００３６】
図３で、図１のＢ‐Ｂ’線の模式断面図について説明する。半導体装置１００は、第１のパッド１１、第１のゲート配線２１ｂ、絶縁層３０、ゲートパッド４０、半導体層７０、ドレイン電極８０、接続部９０を備える。
【００３７】
図３のＢ−Ｂ´断面図に示すように、絶縁層３０に埋め込まれている第１のゲート配線２１ｂは、ゲートパッド４０の付近で、第１のパッド１１と接続し、さらに接続部９０を介してゲートパッド４０と電気的に接続している。
【００３８】
半導体層７０は、例えば、炭化珪素（ＳｉＣ）である。図３の半導体層７０は上述した第１の領域７１であり、第１の導電型の不純物がドープされている。第１の導電型は、例えば、ｎ型である。
【００３９】
絶縁層３０は半導体層７０上に設けられる。絶縁層３０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ポリイミドなどである。
【００４０】
ゲートパッド４０は、第１のセル領域１にあり、絶縁層３０上に設けられる。ゲートパッド４０は、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などである。
【００４１】
第１のパッド１１は、絶縁層３０に設けられる。第１のパッド１１は一部が絶縁層３０の内部に設けられる。第１のパッド１１は、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などである。
【００４２】
第１のゲート配線２１ｂは、絶縁層３０の内部で、図３のＸ軸方向に延在して設けられる。第１のゲート配線２１ｂは、絶縁層３０の内部に設けられる第１のパッド１１と接続される。第１のゲート配線２１ｂの材料は、例えば、不純物をドープしたポリシリコンや、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）など金属である。第１のゲート配線２１ｂのＸ軸方向に延在している部分は、例えば、ホウ素（Ｂ）等のｐ型不純物がドープされている。なお、第２〜４のゲート配線２２ｂ〜２４ｂは、第１のゲート配線２１ｂと同様の材料である。
【００４３】
接続部９０は、絶縁層３０上にあって、ゲートパッド４０と第１のパッド１１に接して設けられる。接続部９０は、ゲートパッド４０と第１のパッド１１を電気的に導通させる。接続部９０は、例えば、アルミニウム（Ａｌ）やチタン（Ｔｉ）などである。接続部９０は、リソグラフィーや３Ｄプリンタ等で作製される。
【００４４】
ドレイン電極８０は、半導体層７０の絶縁層３０がある側とは反対側に設けられる。ドレイン電極８０は、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などである。
【００４５】
ここで、図１の例に示すように、第１のセル領域１にある、ゲートパッド４０と第１のパッド１１を接続部９０を介して接続しているため、第１のＭＯＳＦＥＴのみを動作させている。また、例えば、第１のセル領域１の第１のＭＯＳＦＥＴにゲート不良があり、第１のＭＯＳＦＥＴを動作させることができない場合、第２〜４のパッド１２〜１４のいずれかとゲートパッド４０を接続部９０で接続して、第２〜４のＭＯＳＦＥＴをいずれかを動作させることができる。
【００４６】
従来は半導体チップに１つのＭＯＳＦＥＴを形成しており、製造工程の段階で、ＭＯＳＦＥＴの絶縁層が破損してしまった場合、半導体チップは廃棄されていた。しかしながら、本実施形態のように、半導体チップを複数のセル領域に分けて各セル領域にＭＯＳＦＥＴを形成し、第２〜４のパッド１２〜１４を介してゲートパッド４０を接続することで、いずれかのセル領域の絶縁層が破損しても、他のセル領域のＭＯＳＦＥＴを駆動させることが可能である。そのため、半導体チップを廃棄する必要がなく半導体ウェハの領域を有効に活用することが可能である。
【００４７】
本実施形態では、半導体装置１００の第１のセル領域１をＭＯＳＦＥＴとして機能させるために、ゲートパッド４０と第１のパッド１１とを接続部９０を介して電気的に導通させている例を示している。
【００４８】
ここで、図４を用いて、製造工程の段階で、半導体装置１００の第１〜４のセル領域１〜４のうち、どのセル領域の絶縁層３０が破損しているか、また、どのセル領域にあるＭＯＳＦＥＴが機能するかを確かめる方法と半導体装置１００の製造方法について述べる。
【００４９】
まず、ウェハプローバまたは半導体テスター等を用いて、第１のパッド１１とソースパッド５０の間の抵抗値を確認する。ここでは、第１のパッド１１とソースパッド５０の間の抵抗値を測定する（ステップＳ１）。抵抗値を確かめ、第１の電極１１とソース電極５０の間で短絡しているかどうかを確認する（ステップＳ２）。第１のパッド１１とソースパッド５０の間で短絡していない場合、第１のセル領域１の絶縁層３０は破損していない、ということになる。そのため、第１のセル領域１はＭＯＳＦＥＴとして機能する。次に、金属３Ｄプリンタ等を用いて接続部９０を作製し、ゲートパッド４０と第１のパッド１１とを接続部９０を介して接続する（ステップＳ３）。ゲートパッド４０と第１のパッド１１とを接続部９０を介して接続すると、ゲートパッド４０に電圧を印加することができるようになり、第１のゲート電極２１ａにゲート電圧を印加することができる（ステップＳ４）。よって、第１のセル領域１をＭＯＳＦＥＴとして機能させることができる。
【００５０】
また、第１のパッド１１とソースパッド５０の間が短絡している場合、第１のセル領域１の絶縁層３０は破損している、ということになる。そのため、第１のセル領域１はＭＯＳＦＥＴとして機能しない。したがって、ゲートパッド４０と第１のパッド１１との間を接続部９０を介して接続させない（ステップＳ５）。よって、ゲートパッド４０に電圧は印加できず、１のゲート電極２１ａにもゲート電圧を印加されないため、第１のセル領域１をＭＯＳＦＥＴとして機能させない（ステップＳ６）。
【００５１】
第１のセル領域１の第１のパッド１１と同様に、第２のパッド１２、第３のパッド１３、第４のパッド１４についてもソースパッド５０との間で短絡しているかを確認する。各パッドとソースパッド５０との間が短絡していない場合は、そのセル領域は破損していないため、各パッドとゲートパッド４０とを接続部９０を介して接続し、そのセル領域をＭＯＳＦＥＴとして機能させる。また、各パッドとソースパッド５０との間が短絡している場合は、そのセル領域は破損しているため、各パッドとゲートパッド４０とを接続せず、そのセル領域をＭＯＳＦＥＴとして機能させない。
【００５２】
なお、本実施形態の半導体装置１００は、半導体チップの絶縁層３０上に、第１〜４の領域１〜４の４つのセル領域を有しているが、セル領域は４つでなくてもよく２つ以上であればよい。しかしながら、半導体チップの絶縁層３０上に、セル領域を多く設け過ぎると、１つのセル領域の面積が小さくなり、１つのセル領域のうちパッドや配線が占める割合が多くなってしまう。そのため、絶縁層の破損のしやすさ等に応じてセル領域の数を決めると良い。
【００５３】
以上のように、従来は半導体チップに１つのＭＯＳＦＥＴを形成しており、製造工程の段階で、ＭＯＳＦＥＴの一部の絶縁層が破損してしまった場合、半導体チップは廃棄されていた。しかしながら、本実施形態のように、半導体チップを複数のセル領域に分けて各セル領域にＭＯＳＦＥＴを形成することで、一部の絶縁層が破損しても、他のセル領域のＭＯＳＦＥＴを駆動させることが可能である。そのため、一部の絶縁層が破損しても、半導体ウェハを廃棄することがないため、半導体チップの領域を有効に活用することが可能である。
【００５４】
（第２の実施形態）
図５に半導体装置１０１の上面図を示す。
【００５５】
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
【００５６】
半導体装置１０１は、第１の実施形態の半導体装置１００と異なり、絶縁層３０上の、第１〜４のセル領域１〜４に、ソースパッド５０ａをさらに備える。また、半導体装置１０１は、第１〜４のセル領域１〜４にソースパッド５０ａと接続する、第１のソース配線６１ｂ、第２のソース配線６２ｂ、第３のソース配線６３ｂ、第４のソース配線６４ｂをさらに備える。また、半導体装置１０１は、絶縁層３０上に設けられる、ゲートパッド４０、第１のゲート配線２１ｂ、第２のゲート配線２２ｂ、第３のゲート配線２３ｂ、第４のゲート配線２４ｂの位置が異なる。
【００５７】
ソースパッド５０ａは、絶縁層３０上に設けられ、第１のセル領域１、第２のセル領域２、第３のセル領域３、第４のセル領域４に設けられる。ソースパッド５０ａは、Ｚ軸方向において、第１のソース配線６１ｂ、第２のソース配線６２ｂ、第３のソース配線６３ｂ、第４のソース配線６４ｂのそれぞれと接続している。
【００５８】
半導体装置１０１において、第１〜４のソース配線６１ｂ〜６４ｂとソースパッド５０ａが接続しているため、半導体装置１００とは異なり、第１〜４のソース配線６１ｂ〜６４ｂとソースパッド５０ａの間の経路抵抗を低減することができる。
【００５９】
ゲートパッド４０は、絶縁層３０上に設けられ、第１のセル領域１上と第４のセル領域４上に設けられる。
【００６０】
第１のパッド１１、第２のパッド１２、第３のパッド１３、第４のパッド１４は、ゲートパッド４０の近傍にあって、図５のＹ軸方向に並列して設けられる。第１のパッド１１と第２のパッド１２は、第１のセル領域１の絶縁層３０上に設けられる。第３のパッド１３と第４のパッド１４は、第４のセル領域４の絶縁層３０上に設けられる。
【００６１】
第１のゲート配線２１ｂ、第２のゲート配線２２ｂ、第３のゲート配線２３ｂ、第４のゲート配線２４ｂは、絶縁層３０の内部に設けられている。
【００６２】
第１のゲート配線２１ｂは、第１のセル領域１に延在している。第１のゲート配線２１ｂは一方と他方を有し、一方は第１のパッド１１と接続し、他方は複数本に枝分かれしており、後述する第１のソース配線６１ｂとＹ軸方向に並列して設けられている。
【００６３】
接続部９１は、ゲートパッド４０と第１のパッド１１を接続するために設けられる。接続部９１を設けることで、ゲートパッド４０と第１パッド１１を電気的に接続する。
【００６４】
第２のゲート配線２２ｂは、第１のセル領域１から第２のセル領域２に延在している。第２のゲート配線２２ｂは一方と他方を有し、一方は第２のパッド１２と接続し、他方は複数本に枝分かれしており、後述する第２のソース配線６２ｂとＹ軸方向に並列して設けられている。
【００６５】
第３のゲート配線２３ｂは、第３のセル領域３から第４のセル領域４に延在している。第３のゲート配線２３ｂは一方と他方を有し、一方は第３のパッド１３と接続し、他方は複数本に枝分かれしており、後述する第３のソース配線６３ｂとＹ軸方向に並列して設けられている。
【００６６】
第４のゲート配線２４ｂは、第４のセル領域４に延在している。第４のゲート配線２４ｂは一方と他方を有し、一方は第４のパッド１４と接続し、他方は複数本に枝分かれしており、後述する第４のソース配線６４ｂとＹ軸方向に並列して設けられている。
【００６７】
第１のソース配線６１ｂ、第２のソース配線６２ｂ、第３のソース配線６３ｂ、第４のソース配線６４ｂは、絶縁層３０の内部に設けられている。
【００６８】
第１のソース配線６１ｂは、第１のセル領域１に延在している。第１のソース配線６１ｂは、複数本に枝分かれしており、第１のゲート配線２１ｂと並列して設けられている。
【００６９】
第２のソース配線６２ｂは、第２のセル領域２に延在している。第２のソース配線６２ｂは、複数本に枝分かれしており、第２のゲート配線２２ｂと並列して設けられている。
【００７０】
第３のソース配線６３ｂは、第３のセル領域３に延在している。第３のソース配線６３ｂは、複数本に枝分かれしており、第３のゲート配線２３ｂと並列して設けられている。
【００７１】
第４のソース配線６４ｂは、第４のセル領域４に延在している。第４のソース配線６４ｂは、複数本に枝分かれしており、第４のゲート配線２４ａｂと並列して設けられている。
【００７２】
第１〜４のソース配線６１ｂ〜６４ｂは、図５のＺ軸方向において、ソースパッド５０ａと接続している。
【００７３】
図６で、図５のＣ‐Ｃ’線の模式断面図について説明する。
【００７４】
半導体装置１０１は、第１のゲート電極２１ａ、第１のゲート配線２１ｂ、絶縁層３０、第１のソース電極６１ａ、第１のソース配線６１ｂ、半導体層７０、ドレイン電極８０、ソースパッド５０ａを備える。半導体層７０は、第１の領域７１、第２の領域７２、第３の領域７３、第４の領域７４を有する。
【００７５】
第１のソース電極６１ａは、絶縁層３０の内部にあり、図６のＸ軸方向に延在して設けられる。第１のソース電極６１ａは、第１のゲート電極２１ａとＹ軸方向に並列して設けられる。第１のソース電極６１ａは、半導体層７０の第３の領域７３と第４の領域７４に接して設けられる。第１のソース電極６１ａは、例えば、ニッケルシリサイドであり、リン（Ｐ）等のｎ型不純物がドープされている。
【００７６】
第１のソース配線６１ｂは、第１のソース電極６１ａ上に設けられる。第１のソース配線６１ｂは、Ｚ軸方向において、ソースパッド５０ａと接続されている。第１のソース配線６１ｂは複数本に枝分かれしており、第１のゲート電極２１ａおよび第１のゲート配線２１ｂと並列して設けられている。第１のソース配線６１ｂは金属である。ソースパッド５０ａは、絶縁層３０上に設けられ、Ｚ軸方向において第１のソース配線６１ｂと接続している。ソースパッド５０ａは、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などである。
【００７７】
半導体装置１０１において、ソースパッド５０ａは絶縁層３０上に設けられ、第１〜４のソース配線６１ｂ〜６４ｂとソースパッド５０ａが接続している。そのため、半導体装置１００と比べて、ソースパッドとソース配線の電流経路は短くなり、第１〜４のソース配線６１ｂ〜６４ｂとソースパッド５０ａの間の経路抵抗は低減される。
【００７８】
また、従来は半導体チップに１つのＭＯＳＦＥＴを形成しており、製造工程の段階で、ＭＯＳＦＥＴの一部の絶縁層が破損してしまった場合、半導体チップは廃棄されていた。しかしながら、本実施形態のように、半導体チップを複数のセル領域に分けて各セル領域にＭＯＳＦＥＴを形成することで、一部の絶縁層が破損しても、他のセル領域のＭＯＳＦＥＴを駆動させることが可能である。そのため、一部の絶縁層が破損しても、半導体チップを廃棄することがないため、半導体チップの領域を有効に活用することが可能である。
【００７９】
なお、本実施形態の半導体装置１００は、半導体チップの絶縁層３０上に、第１〜４の領域１〜４の４つのセル領域を有しているが、セル領域は４つでなくてもよく２つ以上であればよい。しかしながら、半導体チップの絶縁層３０上に、セル領域を多く設け過ぎると、１つのセル領域の面積が小さくなり、１つのセル領域のうちパッドや配線が占める割合が多くなってしまう。そのため、絶縁層の破損のしやすさ等に応じてセル領域の数を決めると良い。また、図５では、ゲートパッド４０は、第１のセル領域１と第４のセル領域４に設けられているが、第１〜４のゲート配線２１ｂ〜２４ｂの配置のしやすさを考慮すればよく、第１〜４のセル領域１〜４のいずれかに設ければよい。同様に、第１〜４のパッド１１〜１４も第１〜４のゲート配線２１ｂ〜２４ｂの配置のしやすさを考慮すればよく、第１〜４のセル領域１〜４のいずれかに設ければよい。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８１】
１  第１のセル領域
２  第２のセル領域
３  第３のセル領域
４  第４のセル領域
１１  第１のパッド
１２  第２のパッド
１３  第３のパッド
１４  第４のパッド
２１ａ  第１のゲート電極  
２１ｂ  第１のゲート配線
２２ａ  第２のゲート電極  
２２ｂ  第２のゲート配線
２３ａ  第３のゲート電極  
２３ｂ  第３のゲート配線
２４ａ  第４のゲート電極  
２４ｂ  第４のゲート配線
３０  絶縁層
４０  ゲート電極
５０、５０ａ  ソースパッド
６０a  ソース電極
６０ｂ  ソース配線
６１a  第１のソース電極
６１ｂ  第１のソース配線
６２ｂ  第２のソース配線
６３ｂ  第３のソース配線
６４ｂ  第４のソース配線
７０  半導体層
７１  第１の領域
７２  第２の領域
７３  第３の領域
７４  第４の領域
８０  ドレイン電極
９０、９１  接続部
１００、１０１  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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