(57)【要約】【課題】優れた電気特性、特に特性のばらつきが小さい半導体素子、半導体素子を有する半導体装置、およびこれらの作製方法を提供する。【解決手段】半導体素子は、ゲート電極、ゲート電極上のゲート絶縁膜、ゲート絶縁膜上に位置し、第１の導電層、第１の導電層上の第２の導電層を有するソース電極とドレイン電極、ならびにゲート絶縁膜上に位置し、ソース電極とドレイン電極と電気的に接続される第１の半導体膜を備える。第１の半導体膜は、ソース電極とドレイン電極の第１の導電層の一部を覆い、かつ第２の導電層から離間する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート電極、
前記ゲート電極上のゲート絶縁膜、
前記ゲート絶縁膜上に位置し、第１の導電層、前記第１の導電層上の第２の導電層を有するソース電極とドレイン電極、ならびに
前記ゲート絶縁膜上に位置し、前記ソース電極と前記ドレイン電極と電気的に接続される第１の半導体膜を備え、
前記第１の半導体膜は、前記ソース電極と前記ドレイン電極の前記第１の導電層の一部を覆い、かつ前記第２の導電層から離間する半導体素子。
【請求項２】
一対の第２の半導体膜をさらに備え、
前記一対の第２の半導体膜の一方は前記ソース電極の上に位置し、他方は前記ドレイン電極の上に位置する、請求項１に記載の半導体素子。
【請求項３】
前記第１の半導体膜と前記一対の第２の半導体膜は、互いに同一の層内に存在する、請求項２に記載の半導体素子。
【請求項４】
前記ソース電極と前記ドレイン電極の各々において前記第２の導電層上に第３の導電層を有し、前記第２の導電層の側面は、前記第１の導電層の上面と前記第３の導電層の底面と重なる、請求項１に記載の半導体素子。
【請求項５】
前記ソース電極と前記ドレイン電極の各々において、前記第３の導電層の側面は、前記第１の導電層の前記上面と重なる、請求項４に記載の半導体素子。
【請求項６】
前記第１の半導体膜は酸化物半導体を含む、請求項１に記載の半導体素子。
【請求項７】
前記第１の導電層と前記第３の導電層はチタン、モリブデン、あるいはタングステンを含み、
前記第２の導電層はアルミニウムを含む、請求項４に記載の半導体素子。
【請求項８】
半導体素子を有し、
前記半導体素子は、
ゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、第１の導電層、前記第１の導電層上の第２の導電層を有するソース電極とドレイン電極と、
前記ゲート絶縁膜上に位置し、前記ソース電極と前記ドレイン電極と電気的に接続される第１の半導体膜とを備え、
前記第１の半導体膜は、前記ソース電極と前記ドレイン電極の前記第１の導電層の一部を覆い、かつ前記第２の導電層から離間する半導体装置。
【請求項９】
前記ソース電極と前記ドレイン電極の一方と電気的に接続される表示素子をさらに有し、
前記表示素子は、発光素子と液晶素子から選択される、請求項８に記載の半導体装置。
【請求項１０】
前記半導体素子は一対の第２の半導体膜をさらに備え、
前記一対の第２の半導体膜の一方は前記ソース電極の上に位置し、他方は前記ドレイン電極の上に位置する、請求項８に記載の半導体装置。
【請求項１１】
前記第１の半導体膜と前記一対の第２の半導体膜は、互いに同一の層内に存在する、請求項１０に記載の半導体装置。
【請求項１２】
前記ソース電極と前記ドレイン電極の各々において前記第２の導電層上に第３の導電層を有し、前記第２の導電層の側面は、前記第１の導電層の上面と前記第３の導電層の底面と重なる、請求項８に記載の半導体装置。
【請求項１３】
前記ソース電極と前記ドレイン電極の各々において、前記第３の導電層の側面は、前記第１の導電層の前記上面と重なる、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の半導体膜は酸化物半導体を含む、請求項８に記載の半導体装置。
【請求項１５】
前記第１の導電層と前記第３の導電層はチタン、モリブデン、あるいはタングステンを含み、
前記第２の導電層はアルミニウムを含む、請求項１２に記載の半導体装置。
【請求項１６】
ゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電層、前記第１の導電層上の第２の導電層、および前記第２の導電層上の第３の導電層を有する導電膜を形成し、
前記導電膜を成形することによってソース電極とドレイン電極を形成し、
前記ソース電極と前記ドレイン電極の各々において、前記第２の導電層の側面が前記第１の導電層の上面と前記第３の導電層の底面と重なるよう、前記ソース電極と前記ドレイン電極を成形し、
前記ゲート絶縁膜を介して前記ゲート電極と重なり、前記第１の導電層の一部を覆い、かつ前記第２の導電層から離間するように第１の半導体膜を形成することを含む、半導体素子の作製方法。
【請求項１７】
前記第１の半導体膜の形成と同時に、前記ソース電極と前記ドレイン電極上にそれぞれ位置する一対の第２の半導体膜を形成することをさらに含む、請求項１６に記載の作製方法。
【請求項１８】
前記導電膜の前記形成は、前記ソース電極の第３の導電層が前記第２の導電層の側面から前記ドレイン電極の方向に突出し、前記ドレイン電極の第３の導電層が前記第２の導電層の側面から前記ソース電極の方向に突出するように行う、請求項１６に記載の作製方法。
【請求項１９】
前記第１の導電層と前記第３の導電層はチタン、モリブデン、あるいはタングステンを含み、
前記第２の導電層はアルミニウムを含む、請求項１６に記載の作製方法。
【請求項２０】
前記第１の半導体膜は酸化物半導体を含む、請求項１６に記載の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態の一つはトランジスタなどの半導体素子、半導体素子を有する半導体装置、およびこれらの作製方法に関する。
【背景技術】
【０００２】
半導体特性を示す代表的な例としてケイ素（シリコン）やゲルマニウムなどの１４族元素が挙げられる。特にシリコンは入手の容易さ、加工の容易さ、優れた半導体特性、特性制御の容易さなどに起因し、ほぼ全ての半導体デバイスで使用されており、エレクトロニクス産業の根幹を支える材料として位置付けられている。
【０００３】
近年、酸化物、特にインジウムやガリウムなどの１３族元素の酸化物に半導体特性が見出され、これを契機に精力的な研究開発が進められている。半導体特性を示す酸化物（以下、酸化物半導体）の代表例として、インジウム―ガリウム酸化物（ＩＧＯ）やインジウム―ガリウム―亜鉛酸化物（ＩＧＺＯ）などが知られている。最近の精力的な研究開発の結果、これらの酸化物半導体を含むトランジスタを半導体素子として有する表示装置が市販されるに至っている。例えば特許文献１は、酸化物半導体を含むトランジスタの構造とその作製方法を開示しており、ここではボトムゲート型のトランジスタのソース電極、ドレイン電極にアルミニウムを含む導電層がチタンを含む導電層に挟持された積層構造が採用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２１４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、優れた電気特性、特に特性のばらつきが小さい半導体素子、半導体素子を有する半導体装置、およびこれらの作製方法を提供することを課題の一つとする。例えば、特性ばらつきが小さく、酸化物半導体を含む半導体素子、半導体素子を有する半導体装置、およびこれらの作製方法を提供することを課題の一つとする。
【課題を解決するための手段】
【０００６】
本発明の実施形態の一つは、半導体素子である。半導体素子は、ゲート電極、ゲート電極上のゲート絶縁膜、ゲート絶縁膜上に位置し、第１の導電層、第１の導電層上の第２の導電層を有するソース電極とドレイン電極、ならびにゲート絶縁膜上に位置し、ソース電極とドレイン電極と電気的に接続される第１の半導体膜を備える。第１の半導体膜は、ソース電極とドレイン電極の第１の導電層の一部を覆い、かつ第２の導電層から離間する。
【０００７】
本発明の実施形態の一つは、半導体素子を有する半導体装置である。半導体素子は、ゲート電極、ゲート電極上のゲート絶縁膜、ゲート絶縁膜上に位置し、第１の導電層、第１の導電層上の第２の導電層を有するソース電極とドレイン電極、ならびにゲート絶縁膜上に位置し、ソース電極とドレイン電極と電気的に接続される第１の半導体膜とを備える。第１の半導体膜は、ソース電極とドレイン電極の第１の導電層の一部を覆い、かつ第２の導電層から離間する。
【０００８】
本発明の実施形態の一つは、半導体素子の作製方法である。この作製方法は、ゲート電極を形成すること、ゲート電極上にゲート絶縁膜を形成すること、ゲート絶縁膜上に、第１の導電層、第１の導電層上の第２の導電層、および第２の導電層上の第３の導電層を有する導電膜を形成すること、導電膜を成形することによってソース電極とドレイン電極を形成すること、ソース電極と前記ドレイン電極の各々において第２の導電層の側面が第１の導電層の上面と第３の導電層の底面と重なるよう、ソース電極とドレイン電極を成形すること、ゲート絶縁膜を介してゲート電極と重なり、第１の導電層の一部を覆い、かつ第２の導電層から離間するように第１の半導体膜を形成することを含む。
【０００９】
本発明の実施形態の一つは、半導体装置の作製方法である。この作製方法は、ゲート電極を形成すること、ゲート電極上にゲート絶縁膜を形成すること、ゲート絶縁膜上に、第１の導電層、第１の導電層上の第２の導電層、および第２の導電層上の第３の導電層を有する導電膜を形成すること、導電膜を成形することによってソース電極とドレイン電極を形成すること、ソース電極とドレイン電極の各々において第２の導電層の側面が第１の導電層の上面と第３の導電層の底面と重なるよう、ソース電極と前記ドレイン電極を成形すること、ゲート絶縁膜を介してゲート電極と重なり、第１の導電層の一部を覆い、かつ第２の導電層から離間するように第１の半導体膜を形成すること、ならびにソース電極とドレイン電極の一方と電気的に接続される表示素子を形成することを含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の一つである半導体素子の上面模式図。
【図２】本発明の実施形態の一つである半導体素子の断面模式図。
【図３】本発明の実施形態の一つである半導体素子の断面模式図。
【図４】本発明の実施形態の一つである半導体素子の作製方法を示す断面模式図。
【図５】本発明の実施形態の一つである半導体素子の作製方法を示す断面模式図。
【図６】本発明の実施形態の一つである半導体装置の上面模式図。
【図７】本発明の実施形態の一つである半導体装置の断面模式図。
【図８】本発明の実施形態の一つである半導体装置の画素の上面模式図。
【図９】本発明の実施形態の一つである半導体装置の断面模式図。
【図１０】本発明の実施形態の一つである半導体装置の基本構成を示す等価回路。
【図１１】本発明の実施形態の一つである半導体装置の断面模式図。
【発明を実施するための形態】
【００１１】
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００１２】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【００１３】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
【００１４】
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１５】
本明細書および請求項において、「ある構造体が他の構造体から露出するという」という表現は、ある構造体の一部が他の構造体によって覆われていない態様を意味し、この他の構造体によって覆われていない部分は、さらに別の構造体によって覆われる態様も含む。
【００１６】
（第１実施形態）
本実施形態では、本発明の実施形態の一つに係る半導体素子１００に関して説明する。
【００１７】
［１．構造］
半導体素子１００の断面上面図を図１に、図１の鎖線Ａ−Ａ´に沿った断面模式図を図２（Ａ）に示す。半導体素子１００は、いわゆるボトムゲート型の薄膜トランジスタであり、これらの図に示すように、基本構成として、ゲート電極１０６、ゲート電極１０６上のゲート絶縁膜１０８、ゲート絶縁膜１０８上のソース電極１１０とドレイン電極１１２、ゲート絶縁膜１０８上に位置し、ソース電極１１０とドレイン電極１１２と電気的に接続される第１の半導体膜１１４ａを有する。第１の半導体膜１１４ａはゲート絶縁膜１０８を介してゲート電極１０６と重なる。半導体素子１００はさらに、ソース電極１１０とドレイン電極１１２のそれぞれの上に位置する一対の第２の半導体膜１１４ｂを有してもよい。以下、第１の半導体膜１１４ａと第２の半導体膜１１４ｂを総じて半導体膜１１４と記す。ここで、ソース電極とドレイン電極は、これらの間を流れる電流の方向や半導体素子１００の極性によって互いに入れ替わることがある。したがって、本明細書と請求項では、ソース電極とドレイン電極は一意的に決まるものではなく、ソース電極とドレイン電極がそれぞれドレイン電極、ソース電極として機能することがある。このため、ソース電極とドレイン電極から任意に選択される一方を第１の端子、他方を第２の端子と定義することも可能である。
【００１８】
ゲート電極１０６はチタンやタングステン、モリブデン、タンタル、アルミニウム、銅などの金属を含む。図２（Ａ）ではゲート電極１０６は単層構造を有するように描かれているが、ゲート電極１０６は異なる組成を有する複数の膜の積層でも良い。例えばアルミニウムなどの高い導電性を示す金属を含む膜をチタンやモリブデンなどの高い融点を有する金属を含む膜で挟持した構造を採用することができる。
【００１９】
ゲート絶縁膜１０８は無機化合物を含む単層膜、あるいは積層膜であり、無機化合物としては、酸化ケイ素や窒化ケイ素、酸化窒化ケイ素、窒化酸化ケイ素などのケイ素を含む無機化合物が挙げられる。ゲート絶縁膜１０８はゲート電極１０６の少なくとも一部を覆う。
【００２０】
ソース電極１１０とドレイン電極１１２はそれぞれ、ゲート電極１０６で使用可能な金属を含む膜の積層である。例えばソース電極１１０は、ゲート絶縁膜１０８と接する第１の導電層１１０ａ、第１の導電層１１０ａ上の第２の導電層１１０ｂ、および第２の導電層１１０ｂ上の第３の導電層１１０ｃを有する。同様にドレイン電極１１２は、ゲート絶縁膜１０８と接する第１の導電層１１２ａ、第１の導電層１１２ａ上の第２の導電層１１２ｂ、および第２の導電層１１２ｂ上の第３の導電層１１２ｃを有する。後述するように、ソース電極１１０とドレイン電極１１２は同一の工程で形成されるため、同一の層内に存在し、同一の積層構造を有する。
【００２１】
ソース電極１１０とドレイン電極１１２の各々において、第２の導電層（１１０ｂ、１１２ｂ）の端部は、第１の導電層（１１０ａ、１１２ａ）と第３の導電層（１１０ｃ、１１２ｃ）の端部よりも内側に存在する。より具体的には、図１、図２（Ａ）に示すように、ソース電極１１０において、第２の導電層１１０ｂの側面は第１の導電層１１０ａや第３の導電層１１０ｃの側面よりもドレイン電極１１２から遠い位置に配置される。換言すると、第２の導電層１１０ｂの側面は第１の導電層１１０ａの上面や第３の導電層１１０ｃの底面と重なる。同様に、ドレイン電極１１２において、第２の導電層１１２ｂの側面は第１の導電層１１２ａや第３の導電層１１２ｃの側面よりもソース電極１１０から遠い位置に配置される。換言すると、第２の導電層１１２ｂの側面は第１の導電層１１２ａの上面や第３の導電層１１２ｃの底面と重なる。この構造に起因し、ソース電極１１０の第３の導電層１１０ｃは、第２の導電層１１０ｂの側面からドレイン電極１１２の方向に突出し、第２の導電層１１０ｂに対してひさし（点線楕円内の構造参照）を形成する。同様に、ドレイン電極１１２の第３の導電層１１２ｃは、第２の導電層１１２ｂの側面からソース電極１１０の方向に突出し、第２の導電層１１２ｂに対してひさしを形成する。
【００２２】
ソース電極１１０とドレイン電極１１２の各々において、第２の導電層（１１０ｂ、１１２ｂ）は、第１の導電層（１１０ａ、１１２ａ）や第３の導電層（１１０ｃ、１１２ｃ）と比較して抵抗が低く、例えば、アルミニウムを含む。一方、第１の導電層（１１０ａ、１１２ａ）や第３の導電層（１１０ｃ、１１２ｃ）は、第２の導電層（１１０ｂ、１１２ｂ）と比較して融点が高く、例えばチタンやモリブデン、タングステン、タンタルを含む。第１の導電層１１０ａ、１１２ａと第３の導電層１１０ｃ、１１２ｃは同一の化学組成を有してもよい。また、第２の導電層１１０ｂ、１１２ｂは互いに同一の化学組成を有する。
【００２３】
第１の半導体膜１１４ａは、ゲート絶縁膜１０８と接するとともに、第１の導電層１１０ａ、１１２ａの一部を覆う。これと同時に、第１の半導体膜１１４ａは第２の導電層１１０ｂ、１１２ｂや第３の導電層１１０ｃ、１１２ｃから離間する（図２（Ａ））。このため、第１の半導体膜１１４ａは第１の導電層１１０ａ、１１２ａを介してソース電極１１０とドレイン電極１１２と電気的に接続される。第１の半導体膜１１４ａは半導体素子１００において活性層として機能する。
【００２４】
一方、第２の半導体膜１１４ｂは、第３の導電層１１０ｃ、１１２ｃと接するが、第２の導電層１１０ｂ、１１２ｂと第１の導電層１１０ａ、１１２ａから離間する。また、第１の半導体膜１１４ａと第２の半導体膜１１４ｂは互いに離間する（図１、図２（Ａ））。しかしながら、後述するように、第１の半導体膜１１４ａと第２の半導体膜１１４ｂは同一の工程で形成されるため、同一の層内に存在し、同一、あるいは実質的に同一の化学組成を有する。
【００２５】
半導体膜１１４はケイ素やゲルマニウムなどの１３族元素、あるいはインジウムを含む酸化物半導体を含有することができる。酸化物半導体はさらに亜鉛、スズ、アルミニウム、マグネシウム、ケイ素などを含むことができ、典型的にはインジウム−亜鉛混合酸化物（ＩＺＯ）やインジウム−ガリウム−亜鉛混合酸化物（ＩＧＺＯ）を酸化物半導体として用いることができる。第１の半導体膜１１４ａと第２の半導体膜１１４ｂの結晶性に限定は無く、単結晶、多結晶、微結晶、アモルファスのいずれのモルフォロジーを有していてもよい。
【００２６】
任意の構成として、半導体素子１００はさらに、基板１０２や基板１０２上に位置し、基板１０２と接するアンダーコート１０４を有してもよい。基板１０２は半導体素子１００を支持する機能を有し、ガラスや石英、プラスチックを含有することができる。プラスチックとしては、ポリアミドやポリイミド、芳香族ポリカルボナートなどの比較的ガラス転移温度の高い高分子が用いられる。アンダーコート１０４は基板１０２に含まれるアルカリ金属イオンなどの不純物の拡散を防止する機能を有する絶縁膜であり、酸化ケイ素や窒化ケイ素、酸化窒化ケイ素、窒化酸化ケイ素などのケイ素を含む無機化合物を含有し、単層構造、あるいは積層構造を有するように構成される。例えば窒化ケイ素を含む膜、酸化ケイ素を含む膜、窒化ケイ素を含む膜がこの順で積層された絶縁膜をアンダーコート１０４として用いることができる。図示しないが、基板１０２上にアンダーコート１０４を設けない場合、基板１０２はゲート絶縁膜１０８やゲート電極１０６と接する。
【００２７】
図２（Ａ）の拡大図において点線で示すように、第１の導電層１１０ａと第３の導電層１１０ｃの側面が同一平面上に位置するようソース電極１１０が構成され、同様に、第１の導電層１１２ａと第３の導電層１１２ｃの側面が同一平面上に位置するようドレイン電極１１２を構成される。しかしながら、半導体素子１００の構成はこれに限られることは無く、図２（Ｂ）に示すように、ソース電極１１０の第１の導電層１１０ａと第３の導電層１１０ｃの側面が互いに異なる平面上に位置してもよく、ドレイン電極１１２の第１の導電層１１２ａと第３の導電層１１２ｃの側面が互いに異なる平面上に位置してもよい。この場合、ソース電極１１０とドレイン電極１１２の各々において、第３の導電層（１１０ｃ、１１２ｃ）の側面は、第１の導電層（１１０ａ、１１２ａ）の上面と重なる、また、図２（Ａ）や図２（Ｂ）で示した例では、第１の導電層１１０ａ、１１２ａ、第２の導電層１１０ｂ、１１２ｂ、第３の導電層１１０ｃ、１１２ｃの側面はいずれもゲート電極１０６や基板１０２の上面から傾いているが、これらの導電層の側面とゲート電極１０６や基板１０２の上面の間の角度は任意であり、例えば図３に示すように、第２の導電層１１０ｂ、１１２ｂの側面はゲート電極１０６や基板１０２の上面に対して垂直でも良い。
【００２８】
［２．作製方法］
図４（Ａ）から図５（Ｄ）に示す断面模式図を用い、図１と図２（Ａ）に示した半導体素子１００を基板１０２上に作製する方法を述べる。
【００２９】
まず、基板１０２上にアンダーコート１０４を形成する（図４（Ａ））。アンダーコート１０４は化学気相成長法（ＣＶＤ法）やスパッタリング法、ゾル−ゲル法などを適用して単層、あるいは積層構造を有するように形成することができる。ＣＶＤ法を用いる場合には、テトラアルコキシシランなどを原料のガスとして用いればよい。アンダーコート１０４の厚さは５０ｎｍから１０００ｎｍの範囲で任意に選択することができるが、必ずしも基板１０２上で一定である必要はなく、場所によって異なる厚さを有していてもよい。また、アンダーコート１０４を形成せず、ゲート電極１０６を基板１０２上に直接形成してもよい。
【００３０】
次にアンダーコート１０４上にゲート電極１０６を形成する（図４（Ａ））。上述したように、ゲート電極１０６はチタンやアルミニウム、銅、モリブデン、タングステン、タンタルなどの金属やその合金などを用い、単層、あるいは積層構造を有するように形成することができる。半導体素子１００を例えば表示装置など大面積を有する半導体装置に応用する場合、信号の遅延を防ぐため、アルミニウムや銅などの高い導電性を有する金属をゲート電極１０６に用いることが好ましい。
【００３１】
次にゲート電極１０６上にゲート絶縁膜１０８を形成する（図４（Ｂ））。ゲート絶縁膜１０８は単層構造、積層構造のいずれの構造を有していてもよく、上述したケイ素を含有する無機化合物を含むことができる。半導体膜１１４に酸化物半導体を用いる場合には、第１の半導体膜１１４ａ内でキャリアの発生を抑制するため、酸化ケイ素を含むように、あるいは酸化ケイ素を含む膜が第１の半導体膜１１４ａと接するようにゲート絶縁膜１０８を構成することが好ましい。ゲート絶縁膜１０８はスパッタリング法、あるいはＣＶＤ法などを適用して形成することができる。成膜時の雰囲気にできるだけ水素ガスや水蒸気など、水素を含有するガスが含まれないことが好ましく、これにより水素の組成が小さく、化学量論に近い、あるいはそれ以上の酸素の組成を有するゲート絶縁膜１０８を形成することができる。
【００３２】
次にソース電極１１０、ドレイン電極１１２を形成する。具体的には、ゲート絶縁膜１０８を介してゲート電極１０６と重なるように、ＣＶＤ法やスパッタリング法を用いてゲート絶縁膜１０８上に導電膜１１６を形成する（図４（Ｂ））。上述したように、ソース電極１１０とドレイン電極１１２は同一の積層構造を有し、それぞれ第１の導電層（１１０ａ、１１２ａ）、第２の導電層（１１０ｂ、１１２ｂ）、第３の導電層（１１０ｃ、１１２ｃ）を有する。したがって、導電膜１１６も同様に、第１の導電層１１６ａ、第１の導電層１１６ａ上の第２の導電層１１６ｂ、および第２の導電層１１６ｂ上の第３の導電層１１６ｃを有する。第１の導電層１１６ａ、第２の導電層１１６ｂ、第３の導電層１１６ｃはそれぞれ、第１の導電層１１０ａ、１１２ａ、第２の導電層１１０ｂ、１１２ｂ、第３の導電層１１０ｃ、１１２ｃと同一の組成を有する。
【００３３】
その後、導電膜１１６に対してエッチングによる成形を行い、ソース電極１１０、ドレイン電極１１２を形成する（図４（Ｃ）、図４（Ｄ））。ここでは、エッチングは二段階によって行われる。第一段階では、第１の導電層１１６ａ、第２の導電層１１６ｂ、第３の導電層１１６ｃのエッチング速度の差が小さい条件下、第１の導電層１１６ａ、第２の導電層１１６ｂ、第３の導電層１１６ｃを同時にエッチングし、ゲート絶縁膜１０８のゲート電極１０６と重なる領域を露出する（図４（Ｃ））。この時、エッチングによって露出される導電膜１１６の側面がゲート電極１０６や基板１０２の上面から傾くようにエッチングを行う。例えば導電膜１１６の側面と第１の導電層１１６ａの底面間の角度が４５°以上９０°未満、６０°以上８０°以下、あるいは６０°以上７０°以下となるようエッチングを行う。具体的には、ＳＦ6やＮＦ3などのフッ素を含むガス、あるいはＢＣｌ3やＣｌ2などの塩素を含むガス用いて異方性プラズマエッチングを行えばよい。図４（Ｃ）では、第１の導電層１１０ａ、第２の導電層１１０ｂ、および第３の導電層１１０ｃの側面が同一平面上、あるいは実質的に同一平面上に位置するようソース電極１１０を形成され、同様に、第１の導電層１１２ａ、第２の導電層１１２ｂ、および第３の導電層１１２ｃの側面が同一平面上、あるいは実質的に同一平面上に位置するようにドレイン電極１１２が形成される態様が示されている。ただし、第２の導電層（１１０ｂ、１１２ｂ）が第１の導電層（１１０ａ、１１０ｂ）と第３の導電層（１１０ｃ、１１２ｃ）の端部よりも内側に位置するように第一段階のエッチングを行ってもよい。
【００３４】
第二段階では、第２の導電層１１６ｂのエッチング速度が第１の導電層１１６ａや第３の導電層１１６ｃのそれよりも大きい条件下でエッチングを行う。具体的には、水酸化ナトリウムや水酸化カリウム、エチレンジアミン、テトラメチルアンモニウムヒドロキシド（Ｎ（ＣＨ3）4ＯＨ）などを含むアルカリ性のエッチャントを用いて等方的にエッチングを行う。これにより、第２の導電層１１６ｂが優先的にエッチングされる。その結果、ソース電極１１０においては、第２の導電層１１０ｂの側面がドレイン電極１１２とは逆の方向へ後退し、第３の導電層１１０ｃが第２の導電層１１０ｂの側面からドレイン電極１１２の方向に突出してひさしを形成する。同様に、ドレイン電極１１２においては、第２の導電層１１２ｂの側面がソース電極１１０とは逆の方向へ後退し、第３の導電層１１２ｃが第２の導電層１１２ｂの側面からソース電極１１０の方向に突出してひさしを形成する（図４（Ｄ））。
【００３５】
次に、ソース電極１１０、ドレイン電極１１２、および露出したゲート絶縁膜１０８を覆うように半導体膜１１４を形成する。上述したように、第３の導電層１１０ｃ、１１２ｃはそれぞれ、第２の導電層１１０ｂ、１１２ｂに対してひさしを与える。このため、半導体膜１１４はひさしの下には形成されず、その結果、互いに離間する第１の半導体膜１１４ａと一対の第２の半導体膜１１４ｂを与える（図２（Ａ））。前者は第３の導電層１１０ｃ、１１２ｃに覆われない領域、すなわち、第１の導電層１１０ａ、１１２ａの一部、およびソース電極１１０とドレイン電極１１２間で露出したゲート絶縁膜１０８を覆う。後者はソース電極１１０とドレイン電極１１２上に位置する。
【００３６】
半導体膜１１４がケイ素を主成分として含む場合、シラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）などのガスを用い、プラズマ存在下、ＣＶＤ法を適用することで半導体膜１１４を形成することができる。
【００３７】
一方、半導体膜１１４が酸化物半導体を含む場合、スパッタリング法などを利用してこれらの膜が形成される。この場合、半導体膜１１４の形成は酸素ガスを含む雰囲気、例えばアルゴンと酸素ガスの混合雰囲気中で行うことができる。この時、アルゴンの分圧を酸素ガスの分圧より小さくしてもよい。
【００３８】
スパッタリング法を利用する場合、用いるターゲットに印加する電源は直流電源でも交流電源でもよく、ターゲットの形状や組成などによって決定することができる。ターゲットとしては例えばインジウム、ガリウム、亜鉛を含む混合酸化物（ＩｎaＧａbＺｎcＯd）を用いることができる。ここでａ、ｂ、ｃ、ｄは０以上の実数であり、整数とは限らない。したがって、各元素が最も安定なイオンで存在していると仮定した場合、上記組成は必ずしも電気的に中性な組成とは限らない。ターゲットの組成の一例としてＩｎＧａＺｎＯ4が挙げられるが、組成はこれに限られず、第１の半導体膜１１４ａ、あるいはこれを含む半導体素子１００が目的とする特性を有するよう、適宜選択することができる。
【００３９】
第１の半導体膜１１４ａ、第２の半導体膜１１４ｂに対し、加熱処理（アニール）を行ってもよい。加熱処理は窒素、乾燥空気、あるいは大気の存在下、常圧、あるいは減圧で行えばよい。加熱温度は２５０℃から５００℃、あるいは３５０℃から４５０℃の範囲で、加熱時間は１５分から１時間の範囲で選択することができるが、これらの範囲外で加熱処理を行ってもよい。この加熱処理により第１の半導体膜１１４ａの酸素欠陥に酸素が導入される、あるいは酸素が転位し、より構造の明確な、結晶欠陥の少ない、結晶性の高い第１の半導体膜１１４ａが得られる。その結果、信頼性が高く、高いオン電流や低いオフ電流、低い特性（閾値電圧）ばらつきなど、優れた電気特性を有する半導体素子１００が得られる。
【００４０】
半導体素子１００の作製方法は、上述した作製方法に限られない。例えば図５（Ａ）に示すように、ゲート絶縁膜１０８上に第１の導電層１１６ａを形成し、これに対してエッチングを行ってゲート絶縁膜１０８のゲート電極１０６と重なる領域を露出するとともにソース電極１１０の第１の導電層１１０ａ、ドレイン電極の第１の導電層１１２ａを形成する（図５（Ｂ））。その後、第２の導電層１１６ｂと第３の導電層１１６ｃを形成し（図５（Ｃ））、これらを同時にエッチングしてソース電極１１０、ドレイン電極１１２を形成してもよい（図５（Ｄ））。その後の工程は同一であるので説明は割愛する。
【００４１】
以上の工程により、半導体素子１００が作製される。このように作成された半導体素子１００では、上述したように、活性層として機能し、トランジスタとしての特性を左右する第１の半導体膜１１４ａは、アルミニウムを含む第２の導電層１１０ｂ、１１２ｂと接しない。このため、半導体膜１１４が酸化物半導体を含む場合、第２の導電層１１０ｂ、１１２ｂに含まれるアルミニウムと第１の半導体膜１１４ａ中に存在するインジウムイオンとの反応に起因する第１の半導体膜１１４ａの電蝕を防ぐことができる。
【００４２】
これに対し、二段階目のエッチングを行わない場合、すなわち、図４（Ｃ）に示すように、ソース電極１１０とドレイン電極１１２のそれぞれにおいて第１の導電層（１１０ａ、１１２ａ）、第２の導電層（１１０ｂ、１１０ｂ）、および第３の導電層（１１０ｃ、１１２ｃ）の側面が同一平面上、あるいは実質的に同一平面上に位置したまま半導体膜１１４を形成した場合、ひさしが第２の導電層１１０ｂ、１１２ｂ上に存在しないため、半導体膜１１４が第２の導電層１１０ｂ、１１２ｂと接する。このため、第２の導電層１１０ｂ、１１２ｂに含まれるアルミニウムによって半導体膜１１４の電蝕が生じ、その特性が劣化する。その結果、半導体素子１００のトランジスタとしての特性が低下する、あるいは複数の半導体素子１００を形成する場合、半導体素子１００間で特性の差が発生し、特性ばらつきが増大する。
【００４３】
したがって、本実施形態を適用することにより、トランジスタとしての特性に優れ、かつ、特性ばらつきの小さい半導体素子、およびこれを含む半導体装置を提供することができる。
【００４４】
（第２実施形態）
本実施形態では、半導体素子１００を含む半導体装置の一例として、発光素子を表示素子として含む表示装置１２０とその作製方法を説明する。第１実施形態と同一、あるいは類似する構造については説明を割愛することがある。
【００４５】
図６に表示装置１２０の上面模式図を示す。表示装置１２０は基板１２２を有し、その上にパターニングされた種々の絶縁膜、半導体膜、導電膜を有する。これらの膜を適宜組み合わせることにより、複数の画素１２４や画素１２４を駆動するための駆動回路（走査線側駆動回路１２８、信号線側駆動回路１３０）が形成される。各画素１２４は色情報を与える最小単位であり、後述するように表示素子とそれを駆動するためのトランジスタや容量素子などを含む領域である。画素１２４は周期的に配置され、表示領域１２６を定義する。なお、基板１２２は半導体素子１００の任意の構成である基板１０２に対応する。
【００４６】
走査線側駆動回路１２８や信号線側駆動回路１３０は表示領域１２６の周辺に配置される。表示領域１２６や走査線側駆動回路１２８、信号線側駆動回路１３０からは配線１３２が基板１０２の端部へ延び、配線は基板１２２の端部付近で露出されて端子を形成する。これらの端子はフレキシブル印刷回路基板（ＦＰＣ）などのコネクタ１３４と電気的に接続される。ここで示した例では、半導体基板上に形成された集積回路を有する駆動ＩＣ１３６がコネクタ１３４上にさらに搭載される。駆動ＩＣ１３６やコネクタ１３４、配線１３２介して外部回路（図示せず）から映像信号や電源が走査線側駆動回路１２８、信号線側駆動回路１３０、および各画素１２４に伝送される。これらの映像信号や電源に基づいて画素１２４が制御、駆動され、表示領域１２６上に映像が表示される。駆動回路や駆動ＩＣ１３６の態様については図６に示す態様に限られず、例えば駆動ＩＣ１３６は基板１２２上に実装されてもよく、駆動ＩＣ１３６の機能の一部を駆動回路として基板１２２上に形成してもよい。
【００４７】
図７に表示領域１２６の模式的断面図を示す。図７では、一つの画素１２４とこれに隣接する画素１２４の一部が示されており、各画素１２４にスイッチングトランジスタ１４４、駆動トランジスタ１４２、付加容量、および発光素子１７０が含まれる例が示されている。ただし、画素１２４の構成は任意であり、例えば三つ以上のトランジスタや二つ以上の容量素子が含まれてもよい。あるいは、付加容量を設けなくてもよい。
【００４８】
スイッチングトランジスタ１４４、駆動トランジスタ１４２、付加容量、および発光素子１７０などの素子は、任意の構成であるアンダーコート１４０を介し、基板１２２上に設けられる。アンダーコート１４０は半導体素子１００のアンダーコート１０４に相当し、アンダーコート１０４と同様の構成を有することができる。アンダーコート１４０を設置せず、基板１２２に接するよう後述するゲート電極１４６ａ、１４６ｂを設けてもよい。
【００４９】
スイッチングトランジスタ１４４と駆動トランジスタ１４２はそれぞれ、半導体素子１００と同様の構成を有することができる。具体的には、スイッチングトランジスタ１４４は、ゲート電極１４６ｂ、ゲート電極１４６ｂ上のゲート絶縁膜１４８、ゲート絶縁膜１４８上のドレイン電極１５０、ソース電極１５２、および第１の半導体膜１５４ａを有する。スイッチングトランジスタ１４４はさらに、一対の第２の半導体膜１５４ｂを有してもよい。駆動トランジスタ１４２は、ゲート電極１４６ａ、ゲート電極１４６ａ上のゲート絶縁膜１４８、ゲート絶縁膜１４８上のドレイン電極１５６、ソース電極１５８、および第１の半導体膜１６０ａを有する。駆動トランジスタ１４２はさらに、一対の第２の半導体膜１６０ｂを有してもよい。ゲート電極１４６ａ、１４６ｂは半導体素子１００のゲート電極１０６に対応し、ゲート絶縁膜１４８は半導体素子１００のゲート絶縁膜１０８に対応する。ドレイン電極１５０、１５６は半導体素子１００のドレイン電極１１２に対応し、ソース電極１５２、１５８は半導体素子１００のソース電極１１０に対応する。第１の半導体膜１５４ａ、１６０ａは半導体素子１００の第１の半導体膜１１４ａに対応し、第２の半導体膜１５４ｂ、１６０ｂは半導体素子１００の第２の半導体膜１１４ｂに対応する。ここまでの構造は、第１実施形態で述べた半導体素子１００の作製方法を適用して形成することができる。
【００５０】
駆動トランジスタ１４２やスイッチングトランジスタ１４４の上にはさらに平坦化膜１６２が設けられる。平坦化膜１６２は感光性エポキシ樹脂やアクリル樹脂などをスピンコート法や印刷法などを利用して塗布し、露光、現像、焼成することで形成することができる。平坦化膜１６２は、駆動トランジスタ１４２のソース電極１５８に達する開口を有し、この開口と平坦化膜１６２の上面の一部を覆う接続電極１６４がソース電極１５８と接するように設けられる。平坦化膜１６２上にはさらに付加容量電極１６６が設けられる。接続電極１６４や付加容量電極１６６は同時に形成してもよく、異なる材料を有するように異なる工程で形成してもよい。前者の場合、接続電極１６４や付加容量電極１６６は同一の層に存在し、同一の組成を有する。接続電極１６４や付加容量電極１６６は、ＩＴＯやＩＺＯなどの導電性酸化物、あるいはチタンやモリブデン、タングステン、タンタルなどの金属を含むことができ、スパッタリング法やＣＶＤ法を利用して形成することができる。なお、図示していないが、平坦化膜１６２を形成する前に、ケイ素を含有する無機化合物を含む絶縁膜を駆動トランジスタ１４２やスイッチングトランジスタ１４４を覆うように設けてもよい。
【００５１】
表示装置１２０はさらに、接続電極１６４と付加容量電極１６６を覆うように付加容量絶縁膜１６８を有する。付加容量電極１６６は窒化ケイ素や酸化窒化ケイ素、酸化ケイ素などのケイ素含有無機化合物を含み、ＣＶＤ法などを適用して形成される。付加容量絶縁膜１６８は、平坦化膜１６２の開口では接続電極１６４の一部を覆わず、接続電極１６４の上面を露出する。これにより、接続電極１６４を介し、その上に設けられる画素電極１７２とソース電極１５８間の電気的接続が可能となる。付加容量絶縁膜１６８には、その上に設けられる隔壁１６９と平坦化膜１６２の接触を許容するための開口１６７をエッチングによって設けてもよい。ただし、接続電極１６４や開口１６７の形成は任意である。接続電極１６４を設けることにより、その後のプロセスにおいてソース電極１５８の表面の腐食を防止することができ、ソース電極１５８のコンタクト抵抗の増大を防止することができる。開口１６７を通して平坦化膜１６２中の不純物を除去することができ、これによって発光素子１７０の信頼性を向上させることができる。
【００５２】
付加容量絶縁膜１６８上には、接続電極１６４と付加容量電極１６６を覆うように、画素電極１７２が設けられる。付加容量絶縁膜１６８は付加容量電極１６６と画素電極１７２によって挟持され、この構造によって付加容量が形成される。画素電極１７２は、付加容量と発光素子１７０によって共有される。
【００５３】
画素電極１７２の上には、画素電極１７２の端部を覆う隔壁１６９が設けられる。隔壁１６９により、画素電極１７２に起因する凹凸が緩和され、この上に設けられる電界発光層（以下、ＥＬ層）１７４や対向電極１７６の切断を防止することができる。隔壁１６９も平坦化膜１６２と同様、感光性のエポキシ樹脂やアクリル樹脂を塗布、露光、現像、焼成することで形成される。
【００５４】
隔壁１６９と画素電極１７２を覆うようにＥＬ層１７４、およびＥＬ層１７４を覆う対向電極１７６が設けられる。発光素子１７０からの発光を画素電極１７２を通して取り出す場合には、画素電極１７２は可視光を透過するように構成される。この場合、具体的な材料としてはＩＴＯやＩＺＯなどの可視光を透過可能な導電性酸化物が用いられる。一方、発光素子１７０からの発光を対向電極１７６を通して取り出す場合には、画素電極１７２は可視光を反射するように構成される。この場合、画素電極１７２は銀やアルミニウムなどの可視光の反射率が高い金属を含む。あるいは画素電極１７２は、導電性酸化物を含む膜と反射率が高い金属を含む膜の積層構造を有してもよい。例えば、導電性酸化物を含む第１の導電膜、銀、アルミニウムなどの金属を含む第２の導電膜、導電性酸化物を含む第３の導電膜の積層構造を採用することができる。
【００５５】
ＥＬ層１７４の構造は任意であり、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、電子ブロッキング層、正孔ブロッキング層、励起子ブロッキング層などの機能層を適宜組み合わせて形成することができる。これらの機能層は蒸着法やスピンコート法、インクジェット法、印刷法などを利用して形成される。ＥＬ層１７４の構造はすべての画素１２４間で同一でもよく、隣接する画素１２４間で一部の構造が異なってもよい。例えば隣接する画素１２４間で発光層の構造、あるいは材料が異なり、他の層は同一の構造を有するよう、画素１２４を構成してもよい。図７では、見やすさを考慮し、代表的な機能層としてホール輸送層１７４ａ、発光層１７４ｂ、電子輸送層１７４ｃが示されている。
【００５６】
発光素子１７０からの発光を画素電極１７２を通して取り出す場合には、対向電極１７６は可視光を反射するように構成される。具体的には、アルミニウム、銀、マグネシウムなどの反射率の高い金属やこれらの合金（例えばマグネシウムと銀の合金）を用いて形成される。一方、発光素子１７０からの発光を対向電極１７６を通して取り出す場合には、可視光を透過可能な導電性酸化物を含むように画素電極１７２が構成される。あるいは、上述した金属や合金を可視光が透過可能な厚さで形成してもよい。この場合、可視光に対して透光性を示す導電性酸化物の膜をさらに形成してもよい。画素電極１７２と対向電極１７６も、ＣＶＤ法やスパッタリング法、あるいは蒸着法を利用して形成される。以上の工程により、駆動トランジスタ１４２と電気的に接続される発光素子１７０が形成される。
【００５７】
任意の構成として、対向電極１７６上にはパッシベーション膜１８０が配置される。パッシベーション膜１８０の構造も任意に決定することができ、単層構造、積層構造のいずれを採用してもよい。積層構造を有する場合、例えばケイ素含有無機化合物を含む第１の層１８０ａ、樹脂を含む第２の層１８０ｂ、ケイ素含有無機化合物を含む第３の層１８０ｃが順次積層した構造を採用することができる。ケイ素含有無機化合物としては窒化ケイ素や酸化ケイ素が挙げられる。樹脂としてはエポキシ樹脂やアクリル樹脂、ポリエステル、ポリカルボナートなどが挙げられる。
【００５８】
第１の層１８０ａは、ＣＶＤ法やスパッタリング法を適用して形成すればよい。第２の層１８０ｂには、例えば高分子が使用可能であり、高分子はエポキシ樹脂、アクリル樹脂、ポリイミド、ポリエステル、ポリカーボナート、ポリシロキサンなどから選択することができる。第２の層１８０ｂは上述した高分子、あるいはその前駆体をインクジェット法や印刷法によって成膜することで形成することができるが、上記高分子の原料となるオリゴマーを減圧下で霧状あるいはガス状にし、これを第１の層１８０ａに吹き付け、その後オリゴマーを重合することによって形成してもよい。第３の層１８０ｃは第１の層１８０ａと同様の材料、形成方法を採用して形成することができる。
【００５９】
以上の工程により、表示装置１２０が形成される。
【００６０】
第１実施形態で述べたように、表示装置１２０に含まれる駆動トランジスタ１４２やスイッチングトランジスタ１４４は第１実施形態の半導体素子１００に相当し、このため、特性のばらつきが小さい。発光素子１７０の発光はこれらのトランジスタによって制御されるため、駆動トランジスタ１４２やスイッチングトランジスタ１４４の特性ばらつきの低さは発光素子１７０の発光特性のばらつきの低減に寄与する。このため、表示装置１２０は高品質な画像を表示することができる表示装置として利用することができる。
【００６１】
（第３実施形態）
本実施形態では、半導体装置の一例として、液晶素子を表示素子として含む表示装置２００とその作製方法を説明する。第１、第２実施形態と同一、あるいは類似する構造については説明を割愛することがある。
【００６２】
図６に示すように、表示装置１２０と同様、表示装置２００も基板１２２上に複数の画素１２４を有しており、画素１２４は走査線側駆動回路１２８や信号線側駆動回路１３０、駆動ＩＣ１３６によって制御される。画素１２４の上面模式図を図８に、図８の鎖線Ａ−Ａ´に沿った模式的断面図を図９に示す。
【００６３】
図８に示すように、各画素１２４は、半導体素子１００に対応するトランジスタ２１０を有しており、トランジスタ２１０は走査線側駆動回路１２８から延伸するゲート信号線２０２と信号線側駆動回路１３０から延伸する映像信号線２０４と電気的に接続される。画素１２４はさらに共通電極２２８、画素電極２２４を有する。共通電極２２８、画素電極２２４、および液晶層２３２（図９参照）によって液晶素子の基本構造が構成される。画素電極２２４はスリット２２６を有してもよい。図８に示したスリット２２６は閉じた形状であるが、開いた形状であってもよい。あるいは、閉じた形状のスリット２２６とともに開いた形状のスリットの両者を有してもよい。画素電極２２４はトランジスタ２１０と電気的に接続される。映像信号線２０４には、映像に応じた信号が与えられ、これがトランジスタ２１０を介して画素電極２２４に印加される。
【００６４】
共通電極２２８はゲート信号線２０２が延伸する方向にストライプ状に設けられて配列し、複数の画素１２４によって共有される。映像が表示される期間において共通電極２２８には固定電位が印加され、液晶層２３２に電圧を印加するための電極の一つとして機能する。図８では共通電極２２８がゲート信号線２０２と平行に配置された例が示されているが、共通電極２２８は映像信号線２０４と平行に配置してもよい。
【００６５】
図９に示すように、トランジスタ２１０はアンダーコート２１２を介して基板１２２上に設けられる。トランジスタ２１０は、ゲート電極２１３、ゲート電極２１３を覆うゲート絶縁膜２１６、ゲート絶縁膜２１６上のソース電極２１８、ドレイン電極２２０、および第１の半導体膜２１４ａを有する。トランジスタ２１０はさらに、一対の第２の半導体膜２１４ｂを有してもよい。ドレイン電極２２０は映像信号線２０４の一部（図８中、右方向に突き出た部分）であり、ゲート信号線２０２の一部（図８中、上方向に突き出た部分）がゲート電極２１３として機能する。図示していないが、画素１２４は、容量素子や他のトランジスタなどの半導体素子をさらに有してもよい。アンダーコート２１２は半導体素子１００のアンダーコート１０４に対応する。このため、アンダーコート２１２を設置せず、ゲート電極２１３が基板１２２に接するよう、表示装置２００を構成してもよい。
【００６６】
図９から理解されるように、ゲート電極２１３とゲート絶縁膜２１６はそれぞれ、半導体素子１００のゲート電極１０６とゲート絶縁膜１０８に対応する。ソース電極２１８とドレイン電極２２０はそれぞれ、半導体素子１００のソース電極１１０とドレイン電極１１２に対応する。第１の半導体膜２１４ａと第２の半導体膜２１４ｂはそれぞれ、半導体素子１００の第１の半導体膜１１４ａ、第２の半導体膜１１４ｂに対応する。ここまでの構造は、第１実施形態で述べた半導体素子１００の作製方法を適用して形成することができる。
【００６７】
トランジスタ２１０の上にはさらに平坦化膜２２２が設けられる。平坦化膜２２２は、表示装置１２０の平坦化膜１６２で使用可能な材料を用い、平坦化膜１６２と同様の方法で形成することができる。これにより、トランジスタ２１０などに起因する凹凸が吸収され、平坦な面が平坦化膜２２２上に与えられる。図示しないが、平坦化膜２２２を形成する前に、ケイ素を含有する無機化合物を含む絶縁膜をトランジスタ２１０を覆うように設けてもよい。
【００６８】
平坦化膜２２２上には共通電極２２８が設けられる。共通電極２２８は、ＩＴＯやＩＺＯなどの可視光を透過する導電性酸化物を用い、スパッタリング法によって形成すればよい。任意の構成として、画素１２４は共通電極２２８と電気的に接続される補助配線２０６を有してもよい。補助配線２０６は映像信号線２０４が延伸する方向に伸び、複数の画素１２４に共有される。補助配線２０６はチタンやモリブデン、タングステン、アルミニウムなどの金属を含み、ＣＶＤ法やスパッタリング法を利用して形成することができる。共通電極２２８が導電性酸化物を含む場合、これらの酸化物はアルミニウムや銅、タングステン、チタン、モリブデンなどの金属と比較して抵抗が高いため電圧降下を起こしやすく、その結果、画素１２４間で共通電極２２８に印加される電圧に大きな差が生じる。しかしながら、金属を含む補助配線２０６を共通電極２２８と接するように設けることで導電性酸化物の低い導電性を補完することができ、電圧降下を防止する、あるいは抑制することができる。補助配線２０６は共通電極２２８の上、あるいは下に設ければよい。
【００６９】
表示装置２００はさらに、共通電極２２８と平坦化膜２２２を覆う絶縁膜２２９を有する。絶縁膜２２９は共通電極２２８と画素電極２２４を電気的に絶縁する機能を有する。絶縁膜２２９もケイ素含有無機化合物を含む絶縁膜であり、ＣＶＤ法などを用いて形成される。
【００７０】
画素電極２２４もＩＺＯやＩＴＯを含み、スパッタリング法などにより、平坦化膜２２２や絶縁膜２２９上に設けられる。画素電極２２４は、平坦化膜２２２や絶縁膜２２９に形成される開口部においてソース電極２１８と電気的に接続される。画素電極２２４上には第１の配向膜２３０が設けられる。
【００７１】
表示装置２００はさらに対向基板２４０を有しており、対向基板２４０には遮光膜（ブラックマトリクス）２４２やカラーフィルタ２４４、遮光膜２４２やカラーフィルタ２４４を覆うオーバーコート２４６などが設けられてもよい。対向基板２４０はさらに、オーバーコート２４６に接するように第２の配向膜２３４を有する。これらの遮光膜２４２、カラーフィルタ２４４、オーバーコート２４６、第２の配向膜２３４は公知の方法を利用して形成することができるので、詳細な説明は割愛する。
【００７２】
基板１２２と対向基板２４０の間には、液晶層２３２を構成する液晶が注入される。具体的には、基板１２２と対向基板２４０を、第１の配向膜２３０と第２の配向膜２３４が対向するように貼り合わせ、第１の配向膜２３０と第２の配向膜２３４の間の空間に液晶層２３２が注入される。あるいは基板１２２、または対向基板２４０上に液晶を滴下し、その上に対向基板２４０または基板１２２を配置し、これらを互いに固定することで液晶層２３２を形成してもよい。図示しないが、液晶層２３２の中に、基板１２２と対向基板２４０間の間隔を一定に保つためのスペーサを添加してもよい。あるいは隣接する画素１２４間に位置するように、対向基板２４０にスペーサを形成してもよい。
【００７３】
共通電極２２８と画素電極２２４間に電位差を設けることで、基板１２２の上面にほぼ平行な方向に電場が液晶層２３２内に形成される。この電場によって液晶層２３２中の液晶が回転し、これにより、液晶層２３２を通過する偏光の偏光面が回転する。したがって、表示装置２００はいわゆるＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）液晶表示装置の一種であるＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）液晶表示装置として機能する。ただし表示装置２００はＩＰＳ液晶表示装置に限られず、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）液晶表示装置、ＶＡ（Ｖｉｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）液晶表示装置でもよい。
【００７４】
以上の工程により、表示装置２００が形成される。第１実施形態で述べたように、表示装置２００に含まれるトランジスタ２１０は第１実施形態の半導体素子１００に相当し、このため、特性のばらつきが小さい。液晶層２３２に印加される電圧はトランジスタ２１０によって制御されるため、トランジスタ２１０の特性ばらつきの低さは液晶素子の特性ばらつきの低減に寄与するする。このため、表示装置２００は高品質な画像を表示することができる表示装置として利用することができる。
【００７５】
（第４実施形態）
本実施形態では、半導体装置の一例として、半導体素子１００を含むフォトセンサ２５０とその作製方法を説明する。第１から第３実施形態と同一、あるいは類似する構造については説明を割愛することがある。
【００７６】
図１０に、フォトセンサ２５０の基本的な回路構成を、図１１にフォトセンサ２５０の断面模式図を示す。フォトセンサ２５０は、フォトダイオード２６０とトランジスタ２５２を有し、トランジスタ２５２のゲート電極２６６（図１１参照）にフォトダイオード２６０が電気的に接続される。端子２５４にはリセット電位が入力され、これによりフォトダイオード２６０が導通し、トランジスタ２５２のゲート電極２６６に、リセット電位に対応する電荷が蓄積される。端子２５６と端子２５８にはそれぞれ、基準となる高電位と低電位が入力される。フォトダイオード２６０に光が照射されるとフォトダイオード２６０に光電流が流れ、これに伴ってトランジスタ２５２のゲート電極２６６に蓄積された電荷が失われ、ゲート電極２６６の電位が変化する。その結果、トランジスタ２５２のソース電極２７０、ドレイン電極２７２間の抵抗値が変化する。この抵抗値の変化を出力端子２５９から読み取ることで、フォトダイオード２６０に照射された光の強度を見積もることができる。図示しないが、フォトセンサ２５０にはさらにトランジスタを一つ、あるいは複数設けてもよい。
【００７７】
図１１に示すように、トランジスタ２５２は、任意の構成であるアンダーコート２６４を介して基板２６２上に設けられる。基板２６２とアンダーコート２６４はそれぞれ、半導体素子１００の基板１０２とアンダーコート１０４に対応する。アンダーコート１０４を設けない場合、トランジスタ２５２のゲート電極２６６は基板２６２と接する。
【００７８】
トランジスタ２５２は、ゲート電極２６６、ゲート電極２６６上のゲート絶縁膜２６８、ゲート絶縁膜２６８上のソース電極２７０、ドレイン電極２７２、および第１の半導体膜２７４ａを有する。トランジスタ２５２はさらに、一対の第２の半導体膜２７４ｂを有してもよい。ゲート電極２６６、ゲート絶縁膜２６８、ソース電極２７０、ドレイン電極２７２、第１の半導体膜２７４ａ、第２の半導体膜２７４ｂはそれぞれ、半導体素子１００のゲート電極１０６、ゲート絶縁膜１０８、ソース電極１１０、ドレイン電極１１２、第１の半導体膜１１４ａ、第２の半導体膜１１４ｂに対応する。ここまでの構造は、第１実施形態で述べた半導体素子１００の作製方法を適用して形成することができる。
【００７９】
トランジスタ２５２の上にはさらに第１の平坦化膜２７６が設けられる。第１の平坦化膜２７６は、表示装置１２０の平坦化膜１６２で使用可能な材料を用い、平坦化膜１６２と同様の方法で形成することができる。これにより、トランジスタ２５２などに起因する凹凸が吸収され、平坦な面が第１の平坦化膜２７６上に与えられる。図示しないが、第１の平坦化膜２７６を形成する前に、ケイ素を含有する無機化合物を含む絶縁膜をトランジスタ２５２を覆うように設けてもよい。
【００８０】
第１の平坦化膜２７６とゲート絶縁膜２６８には、ゲート電極２６６と電気的に接続される配線２６７を露出する開口が設けられ、この開口を覆うように接続電極２７８が形成される。同時に、フォトダイオード２６０の第１の電極２８４が第１の平坦化膜２７６上に形成される。これらの接続電極２７８や第１の電極２８４は、チタンやモリブデン、タングステン、タンタルなどの金属を含み、ＣＶＤ法やスパッタリング法を用いて形成することができる。
【００８１】
第１の電極２８４上には、ｐｉｎ型、あるいはｐｎ型の半導体層２８２が設けられる。例えば半導体層２８２は、ｐ型の導電型を有する第１の半導体層、第１の半導体層上に位置し、高抵抗半導体層（ｉ型半導体層）である第２の半導体層、第２の半導体層上に位置し、ｎ型の導電型を有する第３の半導体層を含む積層構造を有することができる。これらの半導体層はシリコンを含み、その結晶性には限定はない。これらの半導体層はＣＶＤ法を適用して形成され、適宜不純物をドープすることによって導電型が制御される。
【００８２】
半導体層２８２上には第２の平坦化膜２８６が形成される。第２の平坦化膜２８６は第１の平坦化膜２７６と同様の方法によって形成される。第２の平坦化膜２８６には、接続電極２７８、第１の電極２８４、および半導体層２８２に達する開口が形成され、これらの開口を覆うように、第２の電極２８０と配線２８８が形成される。すなわち、第２の電極２８０は接続電極２７８と半導体層２８２に電気的に接続されるように配置され、配線２８８は第１の電極２８４と電気的に接続されるように配置される。第２の電極２８０と配線２８８も接続電極２７８と同様の方法で形成することができる。配線２８８は端子２５４に接続される。
【００８３】
以上の工程により、フォトセンサ２５０が形成される。第１実施形態で述べたように、フォトセンサ２５０に含まれるトランジスタ２５２は第１実施形態の半導体素子１００に相当し、このため、特性のばらつきが小さい。トランジスタ２５２のゲート電極２６６に蓄積される電荷は、フォトダイオード２６０に照射される光の量に対応する。このため、トランジスタ２５２の特性ばらつきの低さはフォトセンサ２５０の特性ばらつきの低減に寄与するする。このため、フォトセンサ２５０は、照射される光を精確に測定するセンサや受光素子として利用することができる。
【００８４】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００８５】
本明細書においては、開示例として発光素子や液晶素子を含む表示装置やフォトセンサを例示したが、他の適用例として、その他の自発光型表示装置、電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置や、メモリ装置などの半導体装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
【００８６】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００８７】
１００：半導体素子、１０２：基板、１０４：アンダーコート、１０６：ゲート電極、１０８：ゲート絶縁膜、１１０：ソース電極、１１０ａ：第１の導電層、１１０ｂ：第２の導電層、１１０ｃ：第３の導電層、１１２：ドレイン電極、１１２ａ：第１の導電層、１１２ｂ：第２の導電層、１１２ｃ：第３の導電層、１１４：半導体膜、１１４ａ：第１の半導体膜、１１４ｂ：第２の半導体膜、１１６：導電膜、１１６ａ：第１の導電層、１１６ｂ：第２の導電層、１１６ｃ：第３の導電層、１２０：表示装置、１２２：基板、１２４：画素、１２６：表示領域、１２８：走査線側駆動回路、１３０：信号線側駆動回路、１３２：配線、１３４：コネクタ、１３６：駆動ＩＣ、１４０：アンダーコート、１４２：駆動トランジスタ、１４４：スイッチングトランジスタ、１４６ａ：ゲート電極、１４６ｂ：ゲート電極、１４８：ゲート絶縁膜、１５０：ドレイン電極、１５２：ソース電極、１５４ａ：第１の半導体膜、１５４ｂ：第２の半導体膜、１５６：ドレイン電極、１５８：ソース電極、１６０ａ：第１の半導体膜、１６０ｂ：第２の半導体膜、１６２：平坦化膜、１６４：接続電極、１６６：付加容量電極、１６７：開口、１６８：付加容量絶縁膜、１６９：隔壁、１７０：発光素子、１７２：画素電極、１７４：ＥＬ層、１７４ａ：ホール輸送層、１７４ｂ：発光層、１７４ｃ：電子輸送層、１７６：対向電極、１８０：パッシベーション膜、１８０ａ：第１の層、１８０ｂ：第２の層、１８０ｃ：第３の層、２００：表示装置、２０２：ゲート信号線、２０４：映像信号線、２０６：補助配線、２１０：トランジスタ、２１２：アンダーコート、２１３：ゲート電極、２１４ａ：第１の半導体膜、２１４ｂ：第２の半導体膜、２１６：ゲート絶縁膜、２１８：ソース電極、２２０：ドレイン電極、２２２：平坦化膜、２２４：画素電極、２２６：スリット、２２８：共通電極、２２９：絶縁膜、２３０：第１の配向膜、２３２：液晶層、２３４：第２の配向膜、２４０：対向基板、２４２：遮光膜、２４４：カラーフィルタ、２４６：オーバーコート、２５０：フォトセンサ、２５２：トランジスタ、２５４：端子、２５６：端子、２５８：端子、２５９：出力端子、２６０：フォトダイオード、２６２：基板、２６４：アンダーコート、２６６：ゲート電極、２６７：配線、２６８：ゲート絶縁膜、２７０：ソース電極、２７２：ドレイン電極、２７４ａ：第１の半導体膜、２７４ｂ：第２の半導体膜、２７６：第１の平坦化膜、２７８：接続電極、２８０：第２の電極、２８２：半導体層、２８４：第１の電極、２８６：第２の平坦化膜、２８８：配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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