(57)【要約】【課題】電極層の内部応力に起因した反りを抑えた半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる半導体ボディと、前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、を備えている。前記複数の電極層は、複数の第１金属層と複数の第２金属層とを有し、前記第１金属層の内部応力と前記第２金属層の内部応力とが異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
を備え、
前記複数の電極層は、複数の第１金属層と複数の第２金属層とを有し、前記第１金属層の内部応力と前記第２金属層の内部応力とが異なる半導体装置。
【請求項２】
無歪状態において、前記第１金属層の格子定数と前記第２金属層の格子定数とが異なる請求項１記載の半導体装置。
【請求項３】
前記第１金属層および前記第２金属層は、非金属元素を含み、
前記第１金属層中の前記非金属元素の濃度と、前記第２金属層中の前記非金属元素の濃度とが異なる請求項１記載の半導体装置。
【請求項４】
前記第１金属層および前記第２金属層は、タングステン層またはモリブデン層である請求項１記載の半導体装置。
【請求項５】
前記第１金属層中のフッ素濃度と、前記第２金属層中のフッ素濃度とが異なる請求項４記載の半導体装置。
【請求項６】
前記第１金属層中の窒素濃度と、前記第２金属層中の窒素濃度とが異なる請求項４記載の半導体装置。
【請求項７】
前記第１金属層中の炭素濃度と、前記第２金属層中の炭素濃度とが異なる請求項４記載の半導体装置。
【請求項８】
前記第１金属層中の酸素濃度と、前記第２金属層中の酸素濃度とが異なる請求項４記載の半導体装置。
【請求項９】
絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
を備え、
前記電極層は、第１導電膜と、前記第１導電膜の内側に設けられた第２導電膜とを有し、前記第１導電膜の内部応力と前記第２導電膜の内部応力とが異なる半導体装置。
【請求項１０】
無歪状態において、前記第１導電膜の格子定数と前記第２導電膜の格子定数とが異なる請求項９記載の半導体装置。
【請求項１１】
前記第１導電膜および前記第２導電膜は、同種の金属膜である請求項９記載の半導体装置。
【請求項１２】
前記第１導電膜および前記第２導電膜は、タングステン膜またはモリブデン膜である請求項１１記載の半導体装置。
【請求項１３】
前記第１導電膜中のフッ素濃度と、前記第２導電膜中のフッ素濃度とが異なる請求項１２記載の半導体装置。
【請求項１４】
前記第１導電膜中の窒素濃度と、前記第２導電膜中の窒素濃度とが異なる請求項１２記載の半導体装置。
【請求項１５】
前記第１導電膜中の炭素濃度と、前記第２導電膜中の炭素濃度とが異なる請求項１２記載の半導体装置。
【請求項１６】
前記第１導電膜中の酸素濃度と、前記第２導電膜中の酸素濃度とが異なる請求項１２記載の半導体装置。
【請求項１７】
交互に積層された第１層と第２層とを含む複数の第１層と複数の第２層とを有する積層体を形成する工程と、
前記積層体を貫通するホール内に、前記積層体の積層方向に延びる半導体ボディを有する柱状部を形成する工程と、
前記柱状部を形成した後、前記積層体を貫通し、前記積層体を複数のブロックに分離するスリットを通じたエッチングにより前記第１層を除去して、前記複数の第２層の間に空隙を形成する工程と、
前記空隙の内壁に沿って第１導電膜を形成する工程と、
前記空隙内における前記第１導電膜の内側に、前記第１導電膜の内部応力とは異なる内部応力をもつ第２導電膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１８】
前記第１導電膜および前記第２導電膜として、フッ化タングステンを含むガスを用いたＣＶＤ或いはＡＬＤでタングステン膜を形成し、またはフッ化モリブデンを含むガスを用いたＣＶＤ或いはＡＬＤでモリブデン膜を形成し、
前記第１導電膜中のフッ素濃度と、前記第２導電膜中のフッ素濃度とが異なる請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第１導電膜または前記第２導電膜を形成するときに、窒素ガスを添加する請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第１導電膜を形成する前、前記空隙の前記内壁に沿って窒化チタン膜を形成し、
前記第１導電膜を前記窒化チタン膜上に成長させる請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁層を介して積層された複数の電極層を有する３次元構造のメモリデバイスが提案されている。それら電極層の積層数の増大に伴って、電極層の内部応力に起因した反りが懸念される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−８０６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電極層の内部応力に起因した反りを抑えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる半導体ボディと、前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、を備えている。前記複数の電極層は、複数の第１金属層と複数の第２金属層とを有し、前記第１金属層の内部応力と前記第２金属層の内部応力とが異なる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る半導体装置の模式斜視図である。
【図２】本発明の実施形態に係る半導体装置の模式断面図である。
【図３】本発明の実施形態に係る半導体装置の一部の拡大模式断面図である。
【図４】本発明の実施形態に係る半導体装置の一部の模式断面斜視図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図１５】（ａ）はタングステン膜中フッ素濃度と、そのタングステン膜における無歪状態のタングステン結晶の格子定数との関係を表すグラフであり、（ｂ）はタングステン膜中フッ素濃度と、そのタングステン膜の内部応力との関係を表すグラフである。
【図１６】タングステン膜中窒素濃度と、そのタングステン膜の内部応力との関係を表すグラフである。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、本発明の実施形態について説明する。各図において、同じ要素には同じ符号を付して詳細な説明は適宜省略する。なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、本発明の実施形態に係るメモリセルアレイ１の模式斜視図である。  
図２は、本発明の実施形態に係るメモリセルアレイ１の模式断面図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００１１】
メモリセルアレイ１は、基板１０と、積層体１００と、基板１０と積層体１００との間に設けられたソース層ＳＬと、複数の柱状部ＣＬと、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１２】
基板１０は、例えばシリコン基板である。ソース層ＳＬは、不純物がドープされた半導体層を有し、さらに金属を含む層を有することもできる。基板１０とソース層ＳＬとの間に絶縁層が設けられてもよい。
【００１３】
積層体１００には分離部６０が設けられている。分離部６０は、積層方向（Ｚ方向）に延び、ソース層ＳＬに達する。さらに、分離部６０はＸ方向に延び、積層体１００をＹ方向に複数のブロックに分離している。分離部６０は、図２に示すように絶縁膜６１から形成されている。
【００１４】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
【００１５】
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端部は、コンタクトＣｂを介してビット線ＢＬに接続されている。
【００１６】
積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。複数の電極層７０が、絶縁層（絶縁体）７２を介してＺ方向に積層されている。電極層７０間の絶縁体は、空隙であってもよい。絶縁層７２は、ソース層ＳＬと、最下層の電極層７０との間にも設けられている。
【００１７】
絶縁膜４２が最上層の電極層７０上に設けられ、絶縁膜４３が絶縁膜４２上に設けられている。絶縁膜４３は、柱状部ＣＬの上端を覆っている。柱状部ＣＬは、複数の電極層７０および複数の絶縁層７２を貫通して、ソース層ＳＬに達する。
【００１８】
図３は、柱状部ＣＬおよび積層体１００の一部の拡大模式断面図である。
【００１９】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、電極層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
【００２０】
半導体ボディ２０は例えばシリコン膜であり、半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図１に示すコンタクトＣｂを介してビット線ＢＬに接続している。
【００２１】
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。電極層７０と半導体ボディ２０との間に、電極層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２２】
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
【００２３】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２４】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２５】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積部は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００２６】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００２７】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００２８】
ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５を含む。第１ブロック膜３４はシリコン酸化膜であり、第２ブロック膜３５は金属酸化膜（例えばアルミニウム酸化膜）である。第１ブロック膜３４は電荷蓄積膜３２と第２ブロック膜３５との間に設けられ、第２ブロック膜３５は第１ブロック膜３４と電極層７０との間に設けられている。
【００２９】
図１に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
【００３０】
複数の電極層７０のうち少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能することが可能であり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳのコントロールゲートとして機能することが可能である。
【００３１】
複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続されている。複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３２】
図３に示す例では、酸化シリコン（ＳｉＯ２）層である絶縁層７２と、金属層である電極層７０とを交互に形成する工程が繰り返され、複数の絶縁層７２と複数の電極層７０を含む積層体１００が形成される。
【００３３】
その積層体１００にメモリホールが形成される。メモリホールは積層体１００を貫通して、前述したソース層ＳＬに達する。このメモリホール内に柱状部ＣＬが形成される。
【００３４】
図３に示す例では、複数の電極層７０は、複数の第１金属層７０ａと、複数の第２金属層７０ｂとを有する。第１金属層７０ａおよび第２金属層７０ｂは、タングステン層である。または、第１金属層７０ａおよび第２金属層７０ｂは、モリブデン層である。
【００３５】
積層体１００の積層方向に離間した２層の第１金属層７０ａの間に１層の第２金属層７０ｂが配置されている。積層体１００の積層方向に離間した２層の第２金属層７０ｂの間に１層の第１金属層７０ａが配置されている。
【００３６】
または、積層体１００の積層方向に離間した２層の第１金属層７０ａの間に２層以上の第２金属層７０ｂが配置され、積層体１００の積層方向に離間した２層の第２金属層７０ｂの間に２層以上の第１金属層７０ａが配置されてもよい。
【００３７】
また、積層体１００において、第１金属層７０ａの間に第２金属層７０ｂが配置されていない積層部分があってもよく、第２金属層７０ｂの間に第１金属層７０ａが配置されていない積層部分があってもよい。
【００３８】
無歪状態において、第１金属層７０ａにおけるタングステン結晶の格子定数と、第２金属層７０ｂにおけるタングステン結晶の格子定数とが異なる。または、無歪状態において、第１金属層７０ａにおけるモリブデン結晶の格子定数と、第２金属層７０ｂにおけるモリブデン結晶の格子定数とが異なる。
【００３９】
このような格子定数の違いにより、第１金属層７０ａの内部応力と、第２金属層７０ｂの内部応力とが異なる。ここで、内部応力が異なるとは、内部応力の大きさ（絶対値）が異なることを表す。また、内部応力が異なるとは、内部応力の方向が異なることを表す。すなわち、第１金属層７０ａの内部応力の大きさと、第２金属層７０ｂの内部応力の大きさとが異なる。または、第１金属層７０ａは引張応力をもち、第２金属層７０ｂは圧縮応力をもつ。または、第１金属層７０ａは圧縮応力をもち、第２金属層７０ｂは引張応力をもつ。
【００４０】
第１金属層７０ａおよび第２金属層７０ｂは非金属元素を含み、第１金属層７０ａ中の非金属元素の濃度と、第２金属層７０ｂ中の非金属元素の濃度とが異なる。このような非金属元素濃度の違いが、第１金属層７０ａの内部応力と、第２金属層７０ｂの内部応力とを異ならせる。
【００４１】
例えば、タングステン層またはモリブデン層である第１金属層７０ａ中のフッ素濃度と、タングステン層またはモリブデン層である第２金属層７０ｂ中のフッ素濃度とが異なる。
【００４２】
図１５（ａ）は、タングステン膜中フッ素濃度（平均濃度）と、そのタングステン膜における無歪状態のタングステン結晶の格子定数との関係を表すグラフ（実験結果）である。  
図１５（ｂ）は、タングステン膜中フッ素濃度（平均濃度）と、そのタングステン膜の内部応力（引張応力）との関係を表すグラフ（実験結果）である。
【００４３】
タングステンと同様の結晶構造のモリブデンについても、図１５（ａ）及び（ｂ）に示す結果と同様の結果が得られる。
【００４４】
図１５（ａ）の結果より、フッ素濃度が高いほど、タングステンの結晶格子が収縮することが確認できる。  
図１５（ｂ）の結果より、フッ素濃度の上昇に伴って、タングステン膜の引張応力が増加することが確認できる。
【００４５】
フッ素濃度の増加はタングステンの結晶格子を収縮させ、そのタングステンの結晶格子の収縮により、タングステン膜と下地膜との格子ミスフィットが増加し、タングステン膜の引張応力が増大すると考えられる。
【００４６】
または、タングステン層またはモリブデン層である第１金属層７０ａ中の窒素濃度と、タングステン層またはモリブデン層である第２金属層７０ｂ中の窒素濃度とが異なる。
【００４７】
図１６は、タングステン膜中窒素濃度（平均濃度）と、そのタングステン膜の内部応力（圧縮応力）との関係を表すグラフ（実験結果）である。  
タングステンと同様の結晶構造のモリブデンについても、図１６に示す結果と同様の結果が得られる。
【００４８】
図１６の結果より、窒素濃度の上昇に伴って、タングステン膜の圧縮応力が増加することが確認できる。
【００４９】
タングステン膜中の窒素濃度の増加はタングステン結晶の格子膨張を引き起こし、タングステン膜の圧縮応力が増大すると考えられる。
【００５０】
または、タングステン層またはモリブデン層である第１金属層７０ａ中の炭素濃度と、タングステン層またはモリブデン層である第２金属層７０ｂ中の炭素濃度とが異なる。
【００５１】
炭素濃度の上昇に伴って、タングステン膜の圧縮応力が増加することが確認できた。
【００５２】
または、タングステン層またはモリブデン層である第１金属層７０ａ中の酸素濃度と、タングステン層またはモリブデン層である第２金属層７０ｂ中の酸素濃度とが異なる。
【００５３】
酸素濃度の上昇に伴って、タングステン膜の圧縮応力が増加することが確認できた。
【００５４】
タングステン（Ｗ）の電気陰性度は１．７であり、フッ素（Ｆ）の電気陰性度は４．０である。このようなタングステンとフッ素との間の電気陰性度の差では、タングステン膜に引張応力が発生する傾向があると考えられる。
【００５５】
これに対して、窒素（Ｎ）の電気陰性度は３．０であり、炭素（Ｃ）の電気陰性度は２．５であり、酸素（Ｏ）の電気陰性度は３．５である。これらフッ素よりも電気陰性度が小さい窒素、炭素、および酸素の少なくともいずれかをタングステン膜に添加すると、タングステン膜に圧縮応力が発生する傾向があると考えられる。
【００５６】
複数の電極層７０の中に内部応力が異なる電極層を含ませることで、積層体１００を含むウェーハの反りを抑制することができる。電極層７０が引張応力をもつ場合、基板１０を積層体１００よりも下に位置させた状態でウェーハは下に凸状に反りやすくなる。これとは逆に電極層７０が圧縮応力をもつ場合、ウェーハは上に凸状に反りやすくなる。したがって、第１金属層７０ａと第２金属層７０ｂうちの一方が引張応力を持ち、他方が圧縮応力を持つようにすると、それら引張応力と圧縮応力とが相殺して、ウェーハの反りを抑制することができる。
【００５７】
また、金属層である電極層７０に添加される前述した非金属元素（フッ素、窒素、炭素、酸素）の濃度は低いほど電極層７０の電気抵抗は低くなる。そこで、例えば、第１金属層７０ａには低抵抗化のため非金属元素の濃度を抑え、第２金属層７０ｂには非金属元素の添加によって第１金属層７０ａのもつ内部応力の大きさよりも小さい内部応力をもたせて反り緩和層としての機能を担わせることもできる。この場合、複数の電極層７０のうちの大部分を第１金属層７０ａにし、第１金属層７０よりも少ない数で積層体１００中に挿入され、反り緩和を担う第２金属層７０ｂはダミーの電極層とすることもできる。
【００５８】
例えば、第１金属層７０ａ中の上記非金属元素の濃度は、第２金属層７０ｂ中の上記非金属元素の濃度よりも低く、第１金属層７０ａの数は第２金属層７０ｂの数よりも多くすることができる。
【００５９】
図４は、本発明の実施形態に係る半導体装置における柱状部ＣＬおよび積層体１００の他の例の模式断面斜視図である。
【００６０】
この図４に示す例においても、柱状部ＣＬは、パイプ状の半導体ボディ２０と、その内側に設けられたコア膜５０とを有する。半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図１に示すコンタクトＣｂを介してビット線ＢＬに接続している。
【００６１】
半導体ボディ２０と電極層７０との間に、トンネル絶縁膜３１、電荷蓄積膜３２、第１ブロック膜３４、および第２ブロック膜３５が設けられている。
【００６２】
トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１と第１ブロック膜３４との間に設けられている。第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられている。
【００６３】
トンネル絶縁膜３１と電荷蓄積膜３２とを含む積層膜３０ａは、積層体１００の積層方向に連続して延びている。
【００６４】
第１ブロック膜３４と第２ブロック膜３５とを含むブロック絶縁膜３３は、電極層７０と絶縁層７２との間にも設けられている。
【００６５】
第１ブロック膜３４は、絶縁層７２と第２ブロック膜３５との間に設けられている。第２ブロック膜３５は、第１ブロック膜３４と電極層７０との間に設けられている。
【００６６】
バリアメタル８１が、第２ブロック膜３５と電極層７０との間に設けられている。バリアメタル８１は、例えば、金属窒化膜であり、さらに具体的には窒化チタン膜である。バリアメタル８１は、電極層７０とブロック絶縁膜３３との間における元素の相互拡散を防止する。
【００６７】
図４に示す例では、電極層７０は、第１導電膜７０ｃと第２導電膜７０ｄとを有する。第１導電膜７０ｃはバリアメタル８１の表面に設けられ、その第１導電膜７０ｃの内側に第２導電膜７０ｄが設けられている。第１導電膜７０ｃは、第２導電膜７０ｄとバリアメタル８１との間に設けられている。バリアメタル８１は、第１導電膜７０ｃの結晶成長の下地膜として機能する。
【００６８】
第１導電膜７０ｃおよび第２導電膜７０ｄは、タングステン膜である。または、第１導電膜７０ｃおよび第２導電膜７０ｄは、モリブデン膜である。
【００６９】
無歪状態において、第１導電膜７０ｃにおけるタングステン結晶の格子定数と、第２導電膜７０ｄにおけるタングステン結晶の格子定数とが異なる。または、無歪状態において、第１導電膜７０ｃにおけるモリブデン結晶の格子定数と、第２導電膜７０ｄにおけるモリブデン結晶の格子定数とが異なる。
【００７０】
このような格子定数の違いにより、第１導電膜７０ｃの内部応力と、第２導電膜７０ｄの内部応力とが異なる。ここで、内部応力が異なるとは、内部応力の大きさ（絶対値）が異なることを表す。また、内部応力が異なるとは、内部応力の方向が異なることを表す。すなわち、第１導電膜７０ｃの内部応力の大きさと、第２導電膜７０ｄの内部応力の大きさとが異なる。または、第１導電膜７０ｃは引張応力をもち、第２導電膜７０ｄは圧縮応力をもつ。または、第１導電膜７０ｃは圧縮応力をもち、第２導電膜７０ｄは引張応力をもつ。
【００７１】
例えばともに金属膜である第１導電膜７０ｃおよび第２導電膜７０ｄは非金属元素を含み、第１導電膜７０ｃ中の非金属元素の濃度と、第２導電膜７０ｄ中の非金属元素の濃度とが異なる。このような非金属元素濃度の違いが、第１導電膜７０ｃの内部応力と、第２導電膜７０ｄの内部応力とを異ならせる。
【００７２】
例えば、タングステン膜またはモリブデン膜である第１導電膜７０ｃ中のフッ素濃度と、タングステン膜またはモリブデン膜である第２導電膜７０ｄ中のフッ素濃度とが異なる。
【００７３】
前述したように、フッ素濃度の増加はタングステン（またはモリブデン）の結晶格子を収縮させ、そのタングステン（またはモリブデン）の結晶格子の収縮により、タングステン（またはモリブデン）膜とバリアメタル（窒化チタン膜）との格子ミスフィットが増加し、タングステン（またはモリブデン）膜の引張応力が増大すると考えられる。
【００７４】
または、タングステン膜またはモリブデン膜である第１導電膜７０ｃ中の窒素濃度と、タングステン膜またはモリブデン膜である第２導電膜７０ｄ中の窒素濃度とが異なる。
【００７５】
前述したように、タングステン（またはモリブデン）膜中の窒素濃度の増加はタングステン（またはモリブデン）結晶の格子膨張を引き起こし、タングステン（またはモリブデン）膜の圧縮応力が増大すると考えられる。
【００７６】
または、タングステン膜またはモリブデン膜である第１導電膜７０ｃ中の炭素濃度と、タングステン膜またはモリブデン膜である第２導電膜７０ｄ中の炭素濃度とが異なる。
【００７７】
前述したように、炭素濃度の上昇に伴って、タングステン（またはモリブデン）膜の圧縮応力が増加すると考えられる。
【００７８】
または、タングステン膜またはモリブデン膜である第１導電膜７０ｃ中の酸素濃度と、タングステン膜またはモリブデン膜である第２導電膜７０ｄ中の酸素濃度とが異なる。
【００７９】
前述したように、酸素濃度の上昇に伴って、タングステン（またはモリブデン）膜の圧縮応力が増加すると考えられる。
【００８０】
電極層７０の中に内部応力が異なる第１導電膜７０ｃと第２導電膜７０ｄを形成することで、積層体１００を含むウェーハの反りを抑制することができる。例えば、第１導電膜７０ｃと第２導電膜７０ｄうちの一方が引張応力を持ち、他方が圧縮応力を持つようにすると、それら引張応力と圧縮応力とが相殺して、ウェーハの反りを抑制することができる。
【００８１】
また、金属層である電極層７０に添加される前述した非金属元素（フッ素、窒素、炭素、酸素）の濃度は低いほど電極層７０の電気抵抗は低くなる。そこで、例えば、第１導電膜７０ｃには低抵抗化のため非金属元素の濃度を抑え、第２導電膜７０ｄには非金属元素の添加によって第１導電膜７０ｃのもつ内部応力の大きさよりも小さい内部応力をもたせて反り緩和層としての機能を担わせることもできる。この場合、１層の電極層７０のうちの大部分を第１導電膜７０ｃにし、第２導電膜７０ｄの体積は第１導電膜７０ｃの体積よりも小さくすることができる。
【００８２】
次に、図５〜図１４（ｂ）を参照して、図４に示す半導体装置の製造方法について説明する。
【００８３】
図５に示すように、ソース層ＳＬが基板１０上に形成され、複数の犠牲層（第１層）７１と複数の絶縁層（第２層）７２とを含む積層体１００がソース層ＳＬ上に形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
【００８４】
ソース層ＳＬの表面に絶縁層７２が形成され、その絶縁層７２の上に犠牲層７１が形成される。以降、絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返される。最上層の犠牲層７１上に絶縁膜４２が形成される。
【００８５】
図６に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、図示しないマスクを用いたＲＩＥ（reactive ion etching）で形成される。メモリホールＭＨは、積層体１００を貫通し、ソース層ＳＬに達する。
【００８６】
図７に示すように、メモリホールＭＨの側面および底面にコンフォーマルに積層膜３０ａが形成される。積層膜３０ａは、図４に示すトンネル絶縁膜３１と電荷蓄積膜３２とを含む。その積層膜３０ａの内側には、図８に示すようにカバーシリコン膜２０ａがコンフォーマルに形成される。
【００８７】
その後、図９に示すように、積層体１００上にマスク層４５が形成され、ＲＩＥによって、メモリホールＭＨの底面に形成されたカバーシリコン膜２０ａおよび積層膜３０ａが除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成された積層膜３０ａは、カバーシリコン膜２０ａで覆われて保護されている。メモリホールＭＨの側面に形成された積層膜３０ａはＲＩＥのダメージを受けない。
【００８８】
マスク層４５を除去した後、図１０に示すように、メモリホールＭＨ内に半導体膜（シリコン膜）２０ｂが形成される。半導体膜２０ｂは、カバーシリコン膜２０ａの側面、およびソース層ＳＬが露出するメモリホールＭＨの底面に形成される。
【００８９】
カバーシリコン膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバーシリコン膜２０ａおよび半導体膜２０ｂは前述した半導体ボディ２０を構成する。
【００９０】
半導体膜２０ｂの内側には、図１１に示すように、コア膜５０が形成される。このようにして、積層膜３０ａ、半導体ボディ２０、およびコア膜５０を含む柱状部ＣＬが形成される。
【００９１】
図１１に示す絶縁膜４２上に堆積した膜は、ＣＭＰ（chemical mechanical polishing）またはエッチバックにより除去される。
【００９２】
その後、図１２に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は、柱状部ＣＬの上端を覆う。そして、図示しないマスクを用いたＲＩＥにより、絶縁膜４３、絶縁膜４２、複数の犠牲層７１、および複数の絶縁層７２を含む積層体１００に、複数のスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通し、ソース層ＳＬに達する。
【００９３】
次に、スリットＳＴを通じて供給されるエッチングガスまたはエッチング液により、犠牲層７１を除去する。例えば、燐酸を含む溶液によって、シリコン窒化層である犠牲層７１が除去される。犠牲層７１が除去され、図１３および図１４（ａ）に示すように、積層方向で隣り合う絶縁層７２の間に空隙７３が形成される。図１３に示すように、空隙７３は、最上層の絶縁層７２と絶縁膜４２との間にも形成される。
【００９４】
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、空隙７３が保たれる。
【００９５】
空隙７３の内壁には、図１４（ｂ）に示すように、第１ブロック膜３４、第２ブロック膜３５、およびバリアメタル８１が順に形成される。第１ブロック膜３４、第２ブロック膜３５、およびバリアメタル８１は、絶縁層７２の上面、下面、および柱状部ＣＬの側面に沿ってコンフォーマルに形成される。
【００９６】
第１ブロック膜３４として例えばシリコン酸化膜がＣＶＤで形成され、第２ブロック膜３５として例えばアルミニウム酸化膜がＣＶＤで形成され、バリアメタル８１として例えば窒化チタン膜がＣＶＤで形成される。これらＣＶＤの成膜ガスはスリットＳＴを通じて空隙７３に供給される。
【００９７】
バリアメタル８１を形成した後、空隙７３はまだ残っている。その残った空隙７３内に電極層７０が埋め込まれる。まず、バリアメタル８１の表面に第１導電膜７０ｃが形成され、さらに第１導電膜７０ｃの内側に第２導電膜７０ｄが形成される。
【００９８】
例えば、フッ化タングステン（ＷＦ６）と水素（Ｈ２）とを含むガスを用いたＣＶＤ（Chemical Vapor Deposition）或いはＡＬＤ（Atomic Layer Deposition）で、第１導電膜７０ｃおよび第２導電膜７０ｄとしてタングステン膜が形成される。または、フッ化モリブデン（ＭｏＦ６）と水素（Ｈ２）とを含むガスを用いたＣＶＤで、第１導電膜７０ｃおよび第２導電膜７０ｄとしてモリブデン膜が形成される。
【００９９】
このＣＶＤ或いはＡＬＤのときの温度制御によって、第１導電膜７０ｃ中および第２導電膜７０ｄ中のフッ素濃度を制御することができる。温度が高くなるにしたがってフッ化タングステン（ＷＦ６）の分解が促進され、フッ素（Ｆ）はスリットＳＴを通じてウェーハ外に排気され、膜中に残りにくくなる。逆に言うと、温度が低くなると、フッ化タングステン（ＷＦ６）が分解されずに膜中に残りやすくなる。フッ化モリブデン（ＭｏＦ６）を用いてモリブデン膜を形成するＣＶＤ或いはＡＬＤのときにも同様のことが言える。
【０１００】
例えば、第１導電膜７０ｃを形成するときの温度を、第２導電膜７０ｄを形成するときの温度よりも高くすると、第１導電膜７０ｃ中のフッ素濃度を第２導電膜７０ｄ中のフッ素濃度よりも低くすることができる。これは、第１導電膜７０ｃの抵抗を第２導電膜７０ｄの抵抗よりも低くする。したがって、この場合、第１導電膜７０ｃの体積は第２導電膜７０ｄの体積よりも大きくすることが望ましい。
【０１０１】
一方、第１導電膜７０ｃよりもフッ素濃度が高い第２導電膜７０ｄは、第１導電膜７０ｃよりも小さい引張応力をもつ。このような第２導電膜７０ｄは、電極層７０のすべてを上記第１導電膜７０ｃにする場合よりも電極層７０の内部応力（引張応力）を低減し、ウェーハの反りを緩和することができる。
【０１０２】
また、第２導電膜７０ｄを形成するＣＶＤ或いはＡＬＤのときに、フッ化タングステン（またはフッ化モリブデン）と水素に加えて、例えば窒素元素を含むガスをチャンバー内に導入することで、第２導電膜７０ｄ中に窒素を含有させることができる。すなわち、第２導電膜７０ｄ中の窒素濃度は、第１導電膜７０ｃ中の窒素濃度よりも高い。このような第２導電膜７０ｄは圧縮応力をもつことができ、第１導電膜７０ｃがもつ引張応力を相殺して、ウェーハ反りを緩和することができる。
【０１０３】
なお、第２導電膜７０ｄ中の炭素濃度を第１導電膜７０ｃ中の炭素濃度よりも高くする、または第２導電膜７０ｄ中の酸素濃度を第１導電膜７０ｃ中の酸素濃度よりも高くすることでも、第２導電膜７０ｄに圧縮応力をもたせることができ、第１導電膜７０ｃがもつ引張応力を相殺して、ウェーハ反りを緩和することができる。
【０１０４】
図１４（ｂ）に示すように、第１ブロック膜３４、第２ブロック膜３５、バリアメタル８１、第１導電膜７０ｃ、および第２導電膜７０ｄは、スリットＳＴの側壁にも形成される。それらのうち、少なくとも導電性をもつ第２導電膜７０ｄ、第１導電膜７０ｃ、およびバリアメタル８１はエッチングにより除去される。異なるレイヤーの電極層７０同士の物理的なつながりが断たれる。
【０１０５】
その後、スリットＳＴ内に、図２に示す絶縁膜６１が形成され、分離部６０が形成される。
【０１０６】
上記実施形態では、非金属元素の濃度の相違により、第１金属層７０ａの内部応力と第２金属層７０ｂの内部応力とを異ならせたが、第１金属層７０ａの結晶粒界密度と第２金属層７０ｂの結晶粒界密度との相違により、第１金属層７０ａの内部応力と第２金属層７０ｂの内部応力とを異ならせることもできる。同様に、第１導電膜７０ｃの結晶粒界密度と第２導電膜７０ｄの結晶粒界密度との相違により、第１導電膜７０ｃの内部応力と第２導電膜７０ｄの内部応力とを異ならせることもできる。例えば成膜条件の制御により、結晶粒界密度を制御することができる。
【０１０７】
電極層７０はスパッタリング法で形成することもできる。例えば、ターゲット材料、チャンバー内に導入するガスなどにより、電極層７０中の非金属元素濃度を制御することができる。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
２０…半導体ボディ、３２…電荷蓄積部、７０…電極層、７０ａ…第１金属層、７０ｂ…第２金属層、７０ｃ…第１導電膜、７０ｄ…第２導電膜、７２…絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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