(57)【要約】【課題】誤動作を防止でき、かつゲートによるフィールドプレート効果を得ることができる半導体装置およびその製造方法を提供する。【解決手段】ダイオードＡＩＤにおいて、ゲート電極ＧＥ、ｐ+ソース領域ＳＣおよびｎ型ボディ領域ＮＷＬは電気的に接続されている。コンタクト領域ＷＣは、半導体基板ＳＵＢの第１面ＦＳにおいてｎ型ボディ領域ＮＷＬとｐ+ソース領域ＳＣとの間に配置されている。【選択図】図３
2019145659.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に配置された第１導電型のボディ領域と、
前記半導体基板の前記主表面に配置された第２導電型のドレイン領域と、
前記ドレイン領域との間で前記ボディ領域を挟むように前記半導体基板の前記主表面に配置された第２導電型のソース領域と、
前記半導体基板の前記主表面上に配置され、かつ前記ボディ領域と絶縁しながら対向するゲート電極と、
前記ボディ領域よりも高い第１導電型の不純物濃度を有する第１導電型の第１不純物領域とを備え、
前記ゲート電極、前記ソース領域および前記ボディ領域は電気的に接続されており、
前記第１不純物領域は、前記半導体基板の前記主表面において前記ボディ領域と前記ソース領域との間に配置されている、半導体装置。
【請求項２】
前記第１不純物領域は、前記ゲート電極の直下の領域と前記ソース領域との間に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域の第１導電型の不純物濃度は、前記ボディ領域の第１導電型の不純物濃度の１００倍以上である、請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の前記主表面に配置された第１導電型の第２不純物領域をさらに備え、
前記主表面において前記第１不純物領域と前記第２不純物領域とにより前記ソース領域は挟まれている、請求項１に記載の半導体装置。
【請求項５】
前記第１不純物領域、前記第２不純物領域および前記ソース領域はストライプ状に配置されている、請求項４に記載の半導体装置。
【請求項６】
前記ソース領域は前記主表面においてドット状となるように、前記ソース領域の周囲は前記第１不純物領域に囲まれている、請求項１に記載の半導体装置。
【請求項７】
前記半導体基板の内部に配置された第１導電型の基板領域と、
前記基板領域と前記ドレイン領域との間に配置された第２導電型の埋込領域をさらに備えた、請求項１に記載の半導体装置。
【請求項８】
前記ドレイン領域と前記ボディ領域との間において前記半導体基板の前記主表面に配置された分離絶縁層をさらに備え、
前記ゲート電極は、前記分離絶縁層の上に乗り上げている、請求項１に記載の半導体装置。
【請求項９】
半導体基板の主表面に第１導電型のボディ領域を形成する工程と、
前記ボディ領域と絶縁しながら対向するゲート電極を前記半導体基板の前記主表面上に形成する工程と、
前記半導体基板の前記主表面に、前記ゲート電極を挟むように第２導電型のドレイン領域およびソース領域を形成する工程と、
前記ボディ領域よりも高い第１導電型の不純物濃度を有する第１導電型の第１不純物領域を形成する工程とを備え、
前記ゲート電極、前記ソース領域および前記ボディ領域は電気的に接続するように形成され、
前記第１不純物領域は、前記半導体基板の前記主表面において前記ボディ領域と前記ソース領域との間に配置されるように形成される、半導体装置の製造方法。
【請求項１０】
前記第１不純物領域は、前記ゲート電極の直下の領域と前記ソース領域との間に形成される、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）トランジスタとＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタとを混載したＢｉＣ−ＤＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）が、自動車、モータ駆動、オーディオアンプなどに使用されている。たとえば車載の電池監視用途に用いられるＢｉＣ−ＤＭＯＳのＬＤＭＯＳトランジスタには高耐圧化の要求がある。
【０００３】
このようなＬＤＭＯＳトランジスタは、たとえば下記非特許文献１に記載されている。このＬＤＭＯＳトランジスタのバックゲート構造は、ｎ型埋込領域（NBL）と、このｎ型埋込領域（NBL）に接続されたｎ型エピタキシャル層（N-EPI）と、このｎ型エピタキシャル層（N-EPI）に接続されたｎ型ボディ領域（N-Body）とを有している。
【０００４】
また特開２０１４−２２９８１９号公報（特許文献１）には、バイポーラトランジスタのエミッタとベースとを短絡することにより構成されたダイオードにおいて、オン電流が大きくなる動作電圧の範囲を広くすることが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２２９８１９号公報
【非特許文献】
【０００６】
【非特許文献１】Mun  Nam  Chil  et  al.,  "Advanced  300mm  130nm  BCD  technology  from  5V  to  85V  with  Deep-Trench  Isolation",  ISPSD2016,  pp.403-406,  2016
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡＩＤ（Anode  Isolated  Diode）を構成するために、非特許文献１に記載のＬＤＭＯＳトランジスタのゲート、ソースおよびボディを互いに短絡させることが考えられる。この場合、ゲートに負の電圧が印加されるとｎ型ボディとｐ型ドレインとからなるダイオードに順バイアスが印加されることになり電流が流れてしまう。
【０００８】
また上記ＡＩＤでは、ゲートに負の電圧が印加されると、チャネルができるとともに、ソースに負の電位が印加される。このためドレインからソースに正孔が流れＭＯＳトランジスタの逆方向にＯＮする。その結果、ゲートの低電圧領域においてＭＯＳトランジスタに電流が流れて、誤動作の原因となる。
【０００９】
また特許文献１に記載のバイポーラトランジスタはゲートを有していない。このためゲートによるフィールドプレート効果が得られない。これにより基板表面の電界集中を緩和できず電界が集中しやすくなるため、耐圧が低くなる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態の半導体装置は、半導体基板と、第１導電型のボディ領域と、第２導電型のドレイン領域と、第２導電型のソース領域と、ゲート電極と、第１導電型の第１不純物領域とを備えている。半導体基板は、主表面を有する。ボディ領域は、半導体基板の主表面に配置されている。ドレイン領域は、半導体基板の主表面に配置されている。ソース領域は、ドレイン領域との間でボディ領域を挟むように半導体基板の主表面に配置されている。ゲート電極は、半導体基板の主表面上に配置され、かつボディ領域と絶縁しながら対向している。第１不純物領域は、ボディ領域よりも高い第１導電型の不純物濃度を有している。ゲート電極、ソース領域およびボディ領域は電気的に接続されている。第１不純物領域は、半導体基板の主表面においてボディ領域とソース領域との間に配置されている。
【００１２】
一実施の形態の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主表面に第１導電型のボディ領域が形成される。ボディ領域と絶縁しながら対向するゲート電極が、半導体基板の主表面上に形成される。半導体基板の主表面に、ゲート電極を挟むように第２導電型のドレイン領域およびソース領域が形成される。ボディ領域よりも高い第１導電型の不純物濃度を有する第１導電型の第１不純物領域が形成される。ゲート電極、ソース領域およびボディ領域は電気的に接続するように形成される。第１不純物領域は、半導体基板の主表面においてボディ領域とソース領域との間に配置されるように形成される。
【発明の効果】
【００１３】
前記実施の形態によれば、誤動作を防止でき、かつゲートによるフィールドプレート効果を得ることができる半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】一実施の形態におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す半導体装置の構成を示す断面図である。
【図３】図２に示すＡＩＤの構成を示す断面図であり、図４のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２に示すＡＩＤの形成領域を示す平面図である。
【図５】図３のＶ−Ｖ線に沿う部分の不純物濃度分布を示す図である。
【図６】図３のＶＩ−ＶＩ線に沿う部分の不純物濃度分布を示す図である。
【図７】一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図８】一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図９】一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１０】一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１１】一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１２】一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１４】一実施の形態と比較例との順方向Ｉ−Ｖ特性を示す図である。
【図１５】ソース領域の配置のバリエーションを示す平面図である。
【図１６】一実施の形態の構成を、ｎＬＤＭＯＳトランジスタよりなるＡＩＤに適用した構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、一実施の形態について図に基づいて説明する。
図１に示されるように、本実施の形態の半導体装置ＣＨは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＩ、プリドライバ回路ＰＤＲ、アナログ回路ＡＮＡ、電源回路ＰＣ、ロジック回路ＬＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。
【００１６】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１７】
図２に示されるように、本実施の形態の半導体装置は、高耐圧（ＨＶ）ＣＭＯＳトランジスタＬＮＴ、ＬＰＴと、ロジックＣＭＯＳトランジスタＮＴＲ、ＰＴＲと、ダイオードＡＩＤとを含んでいる。
【００１８】
高耐圧ＣＭＯＳトランジスタは、ｐチャネル型ＬＤＭＯＳトランジスタＬＰＴと、ｎチャネル型ＬＤＭＯＳトランジスタＬＮＴとを有している。またロジックＣＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタＮＴＲと、ｐチャネル型ＭＯＳトランジスタＰＴＲとを有している。
【００１９】
以下において、ｎチャネル型ＬＤＭＯＳトランジスタをｎＬＤＭＯＳトランジスタと記載し、ｐチャネル型ＬＤＭＯＳトランジスタをｐＬＤＭＯＳトランジスタと記載する。またｎチャネル型ＭＯＳトランジスタをｎＭＯＳトランジスタと記載し、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと記載する。
【００２０】
半導体基板ＳＵＢは、互いに対向する第１面ＦＳ（主表面）と第２面ＳＳとを有している。各トランジスタおよびダイオードＡＩＤは、半導体基板ＳＵＢの第１面ＦＳに形成されている。各トランジスタの形成領域は、ＤＴＩ（Deep  Trench  Isolation）により電気的に分離されている。ＤＴＩは、半導体基板ＳＵＢの第１面ＦＳに形成された溝ＤＴＲと、その溝ＤＴＲ内を埋め込む絶縁層ＢＩＬとを有している。
【００２１】
ロジックＣＭＯＳトランジスタＮＴＲ、ＰＴＲの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｎ型埋込領域ＢＬと、ｐ-エピタキシャル領域ＰＥＰとが順に配置されている。ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に、ｐ型ウエル領域ＰＷＬと、ｎ型ウエル領域ＮＷＬとが並んで配置されている。ｐ型ウエル領域ＰＷＬにはｎＭＯＳトランジスタＮＴＲが配置されている。ｎ型ウエル領域ＮＷＬにはｐＭＯＳトランジスタＰＴＲが配置されている。
【００２２】
ｎＭＯＳトランジスタＮＴＲの形成領域とｐＭＯＳトランジスタＰＴＲの形成領域とは、ＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。ＳＴＩは、半導体基板ＳＵＢの第１面ＦＳに形成された分離溝ＴＮＣと、その分離溝ＴＮＣ内を埋め込む分離絶縁層ＳＩＳとを有している。
【００２３】
ＳＴＩの分離溝ＴＮＣは、ＤＴＩの溝ＤＴＲよりも第１面ＦＳから浅く配置されている。ＳＴＩの分離溝ＴＮＣは、ｐ型ウエル領域ＰＷＬおよびｎ型ウエル領域ＮＷＬよりも浅く配置されている。
【００２４】
上記ｎＭＯＳトランジスタＮＴＲは、ｎ+ソース領域ＳＣと、ｎ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとは、互いに間隔をあけてｐ型ウエル領域ＰＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁層ＧＩを介在して配置されている。
【００２５】
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけてｎ型ウエル領域ＮＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁層ＧＩを介在して配置されている。
【００２６】
ｐＬＤＭＯＳトランジスタＬＰＴの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｎ型埋込領域ＢＬと、ｐ型不純物領域ＰＩＲとが順に配置されている。
【００２７】
ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰと、ｐ型パンチスルー防止層ＩＳＯとを有している。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に配置されている。
【００２８】
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｎ型ボディ領域ＮＷＬと、ｐ-エピタキシャル領域ＰＥＰと、ｐ型ドリフト領域ＤＦＴ１と、ｐ型ウエル領域ＰＷＬとが主に配置されている。ｎ型ボディ領域ＮＷＬは、ｐ型ドリフト領域ＤＦＴ１との間でｐ-エピタキシャル領域ＰＥＰを挟んでいる。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰとｐ型ウエル領域ＰＷＬとにより挟まれている。
【００２９】
上記ｐＬＤＭＯＳトランジスタＬＰＴは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣはｎ型ボディ領域ＮＷＬとｐｎ接合を構成するように第１面ＦＳに配置されている。このｐ+ソース領域ＳＣと隣接するように、ｎ型ボディ領域ＮＷＬよりも高いｎ型不純物濃度を有するｎ+コンタクト領域ＷＣが第１面ＦＳに配置されている。ｐ+ドレイン領域ＤＣは、ｐ型ウエル領域ＰＷＬと接するように第１面ＦＳに配置されている。
【００３０】
ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間の第１面ＦＳには、ＳＴＩが配置されている。ＳＴＩは、分離溝ＴＮＣと、その分離溝ＴＮＣを埋め込む分離絶縁層ＳＩＳとを有している。
【００３１】
ｐ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳの上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳと絶縁されながら対向している。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳを介在してｐ型ドリフト領域ＤＦＴ１と対向している。
【００３２】
ｎＬＤＭＯＳトランジスタＬＮＴの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｎ型埋込領域ＢＬと、ｐ型不純物領域ＰＩＲとが順に配置されている。
【００３３】
ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰと、ｐ型パンチスルー防止層ＩＳＯとを有している。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に配置されている。
【００３４】
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｐ型ボディ領域ＰＷＬと、ｐ-エピタキシャル領域ＰＥＰと、ｎ型ドリフト領域ＤＦＴ２と、ｎ型ウエル領域ＮＷＬとが主に配置されている。ｐ型ボディ領域ＰＷＬは、ｎ型ドリフト領域ＤＦＴ２との間でｐ-エピタキシャル領域ＰＥＰを挟んでいる。ｎ型ドリフト領域ＤＦＴ２は、ｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成しており、かつｐ-エピタキシャル領域ＰＥＰとｎ型ウエル領域ＮＷＬとにより挟まれている。
【００３５】
上記ｎＬＤＭＯＳトランジスタＬＮＴは、ｎ+ソース領域ＳＣと、ｎ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｎ+ソース領域ＳＣはｐ型ボディ領域ＰＷＬとｐｎ接合を構成するように第１面ＦＳに配置されている。このｎ+ソース領域ＳＣと隣接するように、ｐ型ボディ領域ＰＷＬよりも高いｐ型不純物濃度を有するｐ+コンタクト領域ＷＣが第１面ＦＳに配置されている。ｎ+ドレイン領域ＤＣは、ｎ型ウエル領域ＮＷＬと接するように第１面ＦＳに配置されている。
【００３６】
ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとの間の第１面ＦＳには、ＳＴＩが配置されている。ＳＴＩは、分離溝ＴＮＣと、その分離溝ＴＮＣを埋め込む分離絶縁層ＳＩＳとを有している。
【００３７】
ｎ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳの上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳと絶縁されながら対向している。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳを介在してｎ型ドリフト領域ＤＦＴ２と対向している。
【００３８】
各不純物領域（ｎ+ソース領域ＳＣ、ｎ+ドレイン領域ＤＣ、ｎ+コンタクト領域ＷＣ、ｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣ、ｐ+コンタクト領域ＷＣ）には、配線層ＩＮＣが電気的に接続されている。
【００３９】
具体的には、半導体基板ＳＵＢの第１面ＦＳ上を覆うように層間絶縁層（図示せず）が配置されている。この層間絶縁層には、各不純物領域に達するコンタクトホールＣＮが配置されている。このコンタクトホールＣＮ内には、プラグ導電層ＰＬが埋め込まれている。層間絶縁層上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領域に電気的に接続されている。
【００４０】
次に、図２に示すダイオードＡＩＤについて図３〜図６を用いて以下に説明する。このダイオードＡＩＤは、基本的には、ゲート電極ＧＥをｐ+ソース領域ＳＣおよびｎ型ボディ領域ＮＷＬと電気的に接続した点、およびｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣ（第１不純物領域）との配置を変更した点において図２に示すｐＬＤＭＯＳトランジスタと異なっている。
【００４１】
なお以下において平面視とは、半導体基板ＳＵＢの第１面ＦＳに対して直交する方向から見た視点を意味する。また図２に示されたダイオードＡＩＤの断面構造は図３に示されたダイオードＡＩＤの断面構造と異なっているが、図２に示された断面構造は簡略化して示されたものである。本実施の形態のダイオードＡＩＤの構成は、図３に示された構成であってもよく、また図２に示された簡略化された構成であってもよい。以下においては、ダイオードＡＩＤの一例として図３に示された構成について説明する。
【００４２】
図３に示されるように、ダイオードＡＩＤの形成領域において、半導体基板ＳＵＢの第２面ＳＳにはｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側には、ｎ+埋込領域ＢＬ（埋込領域）が配置されている。ｎ+埋込領域ＢＬは、第２面ＳＳから離れて配置されている。ｎ+埋込領域ＢＬは、フローティング電位を有している。
【００４３】
ｎ+埋込領域ＢＬは、ｐ-基板領域ＳＢとｐｎ接合を構成している。ｎ+埋込領域ＢＬの第１面ＦＳ側には、ｐ型不純物領域ＰＩＲ（不純物領域）が配置されている。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。
【００４４】
ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰと、ｐ型パンチスルー防止層ＩＳＯとを有している。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に配置されている。
【００４５】
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｎ型ボディ領域ＮＷＬ（ボディ領域）と、ｐ-エピタキシャル領域ＰＥＰと、ｐ型ドリフト領域ＤＦＴ１と、ｐ型ウエル領域ＰＷＬとが主に配置されている。
【００４６】
ｎ型ボディ領域ＮＷＬは、ｐ型ドリフト領域ＤＦＴ１との間でｐ-エピタキシャル領域ＰＥＰを挟んでいる。ｎ型ボディ領域ＮＷＬは、ｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成している。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰとｐ型ウエル領域ＰＷＬとにより挟まれている。
【００４７】
ｐ型ウエル領域ＰＷＬの第２面ＳＳ側の全体は、ｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ウエル領域ＰＷＬは、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。このｐ型ウエル領域ＰＷＬ内の第１面ＦＳには、ｐ+ドレイン領域ＤＣが配置されている。ｐ+ドレイン領域ＤＣは、ｐ型ウエル領域ＰＷＬのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。このｐ型ウエル領域ＰＷＬと隣接するようにｐ型ドリフト領域ＤＦＴ１が配置されている。
【００４８】
このｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の一部はｐ型不純物領域ＰＩＲのｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の他の部分は、ｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯと接している。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００４９】
ｎ型ボディ領域ＮＷＬは、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成され、かつｐ型不純物領域ＰＩＲとｐｎ接合を構成している。具体的にはｎ型ボディ領域ＮＷＬの第２面ＳＳ側の全体は、ｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯとｐｎ接合を構成している。
【００５０】
なおｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１との間に、ｐ-エピタキシャル領域ＰＥＰが配置されておらず、ｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１とがｐｎ接合を構成していてもよい。
【００５１】
ｎ型ボディ領域ＮＷＬ内の第１面ＦＳには、ｐ+ソース領域ＳＣと、ｎ+コンタクト領域ＷＣとが配置されている。ｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣとは、第１面ＦＳにおいて互いに隣接している。ｐ+ソース領域ＳＣは、ｎ型ウエル領域ＮＷＬおよびｎ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｐ+ソース領域ＳＣは、ｐ+ドレイン領域ＤＣとの間でｎ型ボディ領域ＮＷＬ、ｐ型ドリフト領域ＤＦＴ１などを挟むように第１面ＦＳに形成されている。ｎ+コンタクト領域ＷＣは、ｎ型ボディ領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ+コンタクト領域ＷＣは、第１面ＦＳにおいてｐ+ソース領域ＳＣの両側を挟むように配置されている。
【００５２】
ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間には、ＳＴＩが配置されている。ＳＴＩは、分離溝ＴＮＣと、その分離溝ＴＮＣを埋め込む分離絶縁層ＳＩＳとを有している。分離絶縁層ＳＩＳは、ｐ+ドレイン領域ＤＣとｎ型ボディ領域ＮＷＬとの間において第１面ＦＳに配置されている。
【００５３】
ｐ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳの上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとＳＴＩとに挟まれる第１面ＦＳと絶縁されながら対向している。つまりゲート電極ＧＥは、ｐ+ソース領域ＳＣとＳＴＩとに挟まれるｎ型ボディ領域ＮＷＬ、ｐ型ドリフト領域ＤＦＴ１などと絶縁しながら対向している。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳを介在してｐ型ドリフト領域ＤＦＴ１と対向している。
【００５４】
本実施の形態のダイオードＡＩＤにおいては、ｎ+コンタクト領域ＷＣは、第１面ＦＳにおいてｎ型ボディ領域ＮＷＬとｐ+ソース領域ＳＣとの間に配置されている。またｎ+コンタクト領域ＷＣは、ゲート電極ＧＥの直下の領域とｐ+ソース領域ＳＣとの間に配置されている。
【００５５】
ダイオードＡＩＤを覆うように半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁層（図示せず）が配置されている。この層間絶縁層には、ｐ+ソース領域ＳＣ、ｎ+コンタクト領域ＷＣ、ｐ+ドレイン領域ＤＣおよびゲート電極ＧＥの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４が設けられている。このコンタクトホールＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
【００５６】
本実施の形態のダイオードＡＩＤにおいては、上記配線層ＩＮＣおよびプラグ導電層ＰＬを通じて、ゲート電極ＧＥ、ｐ+ソース領域ＳＣおよびｎ型ボディ領域ＮＷＬは互いに電気的に接続されている。
【００５７】
図４は、図３に示されるダイオードＡＩＤの形成領域を示す平面図である。図４に示されるように、平面視において、半導体基板ＳＵＢの第１面ＦＳには、ｐ+ドレイン領域ＤＣが配置されている。平面視において、このｐ+ドレイン領域ＤＣの全周を取り囲むようにＳＴＩ（分離溝ＴＮＣおよび分離絶縁層ＳＩＳ）が配置されている。
【００５８】
また平面視において、ゲート電極ＧＥも、ｐ+ドレイン領域ＤＣの外周全周を取り囲むように配置されている。ｎ+コンタクト領域ＷＣは、平面視においてゲート電極ＧＥの外周領域の全周を取り囲むように配置されている。ｐ+ソース領域ＳＣは、平面視においてｎ+コンタクト領域ＷＣとｐｎ接合を構成しながらｎ+コンタクト領域ＷＣの外周全周を取り囲むように配置されている。さらに別のｎ+コンタクト領域ＷＣ（第２不純物領域）は、平面視においてｐ+ソース領域ＳＣとｐｎ接合を構成しながらｐ+ソース領域ＳＣの外周全周を取り囲むように配置されている。
【００５９】
次に、ｎ+コンタクト領域ＷＣ付近の深さ方向（第１面ＦＳから第２面ＳＳに向かう方向）の不純物濃度分布と横方向（第１面ＦＳに沿う方向）の不純物濃度分布とについて図５および図６を用いて説明する。
【００６０】
図５および図６のそれぞれは、図４のＶ−Ｖ線およびＶＩ−ＶＩ線に沿う部分の不純物濃度分布を示している。図５および図６のそれぞれにおいて破線はアクセプターの濃度分布を示しており、実線はドナーの濃度分布を示している。
【００６１】
図５および図６に示されるように、ｎ+コンタクト領域ＷＣのｎ型不純物濃度（ドナー濃度）のピーク値は１×１０20〜１×１０21ｃｍ-3程度である。ｎ型ボディ領域ＮＷＬのｎ型不純物濃度（ドナー濃度）は１×１０17〜１×１０18ｃｍ-3程度である。ｎ+コンタクト領域ＷＣのｎ型不純物濃度は、ｎ型ボディ領域ＮＷＬのｎ型不純物濃度の１００倍以上である。ｐ型パンチスルー防止層ＩＳＯのｐ型不純物濃度（アクセプター濃度）は、たとえば１×１０15ｃｍ-3程度である。
【００６２】
次に、本実施の形態のダイオードＡＩＤの製造方法について図７〜図１３を用いて説明する。図７〜図１３は、図２の断面に対応する断面を示している。
【００６３】
図７に示されるように、ダイオードＡＩＤの形成領域において、ｐ-基板領域ＳＢの第１面ＦＳ側にｎ+埋込領域ＢＬが形成される。このｎ+埋込領域ＢＬは、フローティング電位となるように形成される。ｎ+埋込領域ＢＬの第１面ＦＳ側にｐ-エピタキシャル領域ＰＥＰが形成される。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成するように形成される。
【００６４】
図８に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第１フォトレジスタパターン（図示せず）が形成される。この第１フォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢの第１面ＦＳにイオン注入される。これによりｐ-エピタキシャル領域ＰＥＰ内の第１面ＦＳにｐ型ドリフト領域ＤＦＴ１が形成される。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有するように形成される。この後、第１フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００６５】
図９に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第２フォトレジスタパターン（図示せず）が形成される。この第２フォトレジストパターンをマスクとしてｎ型不純物が半導体基板ＳＵＢの第１面ＦＳにイオン注入される。これによりｎ型ボディ領域ＮＷＬが、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成される。ｎ型ボディ領域ＮＷＬは、ｐ型ドリフト領域ＤＦＴ１との間でｐ-エピタキシャル領域ＰＥＰを挟み込むように第１面ＦＳに形成される。
【００６６】
ｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１とは直接、ｐｎ接合を構成するように形成されてもよい。この後、第２フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００６７】
この後、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第３フォトレジスタパターン（図示せず）が形成される。この第３フォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢ内にイオン注入される。これによりｐ-エピタキシャル領域ＰＥＰ内にｐ型パンチスルー防止層ＩＳＯが形成される。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有するように、かつｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に位置するように形成される。
【００６８】
このｐ型パンチスルー防止層ＩＳＯとｐ-エピタキシャル領域ＰＥＰとによりｐ型不純物領域ＰＩＲが形成される。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間に配置され、かつｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとを分離するように形成される。ｐ型ドリフト領域ＤＦＴ１は、このｐ型不純物領域ＰＩＲの第１面側に位置することとなる。
【００６９】
ｐ型パンチスルー防止層ＩＳＯは、ｐ型ドリフト領域ＤＦＴ１の一部、ｐ-エピタキシャル領域ＰＥＰおよびｎ型ボディ領域ＮＷＬの第２面ＳＳ側に位置するように形成される。ｐ型パンチスルー防止層ＩＳＯは、ｎ型ボディ領域ＮＷＬの第２面ＳＳ側の全体に接するように形成され、かつｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の一部と接するように形成される。この後、第３フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００７０】
図１０に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、たとえばシリコン酸化膜よりなるゲート絶縁層ＧＩが形成される。ゲート絶縁層ＧＩは、たとえば数μｍ〜数十μｍの膜厚で形成される。このゲート絶縁層ＧＩ上に、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなる導電膜ＧＥ１が形成される。この導電膜ＧＥ１上に、たとえばシリコン窒化膜よりなるハードマスク層ＨＭが形成される。導電膜ＧＥ１およびハードマスク層ＨＭの各々は、たとえば数十ｎｍの膜厚で形成される。
【００７１】
この後、通常の写真製版技術およびエッチング技術によりハードマスク層ＨＭがパターニングされる。このパターニングされたハードマスク層ＨＭをマスクとして、導電膜ＧＥ１、ゲート絶縁層ＧＩおよび半導体基板ＳＵＢがエッチングされる。このエッチングにより、半導体基板ＳＵＢの第１面ＦＳにＳＴＩの分離溝ＴＮＣが形成される。分離溝ＴＮＣは、ｎ型ボディ領域ＮＷＬ、ｐ型ドリフト領域ＤＦＴ１およびｐ型ウエル領域ＰＷＬよりも浅く形成される。
【００７２】
図１１に示されるように、分離溝ＴＮＣ内を埋め込むように、たとえばシリコン酸化膜よりなる分離絶縁層ＳＩＳが形成される。この分離絶縁層ＳＩＳの形成においては、たとえば分離溝ＴＮＣ内を埋め込むように半導体基板ＳＵＢの第１面ＦＳ全体上に絶縁層ＳＩＳが形成される。この後、たとえばＣＭＰ（Chemical  Mechanical  Polishing）でハードマスク層ＨＭの表面が露出するまで上記絶縁層ＳＩＳが研磨される。これにより、分離絶縁層ＳＩＳが分離溝ＴＮＣ内のみに残存される。これにより分離溝ＴＮＣおよび分離絶縁層ＳＩＳよりなるＳＴＩが形成される。この後、ハードマスク層ＨＭがたとえばエッチングなどにより除去される。
【００７３】
図１２に示されるように、半導体基板ＳＵＢの第１面ＦＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ２が形成される。導電膜ＧＥ２は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ２、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２よりなるゲート電極ＧＥが形成される。
【００７４】
ゲート電極ＧＥの側壁にサイドウォール形状の側壁絶縁層ＳＷが形成される。この後、イオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。
【００７５】
本実施の形態のダイオードＡＩＤにおいては、ｎ+コンタクト領域ＷＣ１は、第１面ＦＳにおいてｎ型ボディ領域ＮＷＬとｐ+ソース領域ＳＣとの間に位置するように形成される。またｎ+コンタクト領域ＷＣは、ゲート電極ＧＥの直下の領域とｐ+ソース領域ＳＣとの間に位置するように形成される。
【００７６】
図１３に示されるように、溝ＤＴＲが分離絶縁層ＳＩＳの上面からｐ-基板領域ＳＢに達するように形成される。溝ＤＴＲは、第１面ＦＳから第２面ＳＳに向かって延びるように形成される。この溝ＤＴＲ内を埋め込むように、たとえばシリコン酸化膜よりなる絶縁層ＢＩＬが形成される。これにより溝ＤＴＲおよび絶縁層ＢＩＬよりなるＤＴＩが形成される。
【００７７】
図２および図３に示されるように、層間絶縁層ＩＳ、プラグ導電層ＰＬ、配線層ＩＮＣなどが形成される。これにより本実施の形態のダイオードＡＩＤにおいては、上記配線層ＩＮＣおよびプラグ導電層ＰＬを通じて、ゲート電極ＧＥ、ｐ+ソース領域ＳＣおよびｎ型ボディ領域ＮＷＬは互いに電気的に接続されるように形成される。上記により、本実施の形態の半導体装置が製造される。
【００７８】
次に、本実施の形態の作用効果について、本発明者が行った検討とともに説明する。
まず本発明者は、図２に示す本実施の形態におけるダイオードＡＩＤの構成と、比較例の構成との各々についてダイオードＡＩＤの順方向Ｉ−Ｖ特性を調べた。ここで比較例の構成とは、図２に示すダイオードＡＩＤの構成においてｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣ１との位置を入れ替えた構成を意味する。上記の結果を図１４に示す。
【００７９】
なお上記の順方向Ｉ−Ｖ特性は、ダイオードＡＩＤのアノード電位（Ｖａ）を０Ｖ、ゲート電位（Ｖｇ）をカソード電位と同じ、基板電位（Ｖｓｕｂ）を−５Ｖとして、カソード電位（Ｖｋ）を０Ｖ〜−１．２Ｖの範囲で変化させたときのカソード電流（Ｉｋ）の変化を示している。
【００８０】
図１４から明らかなように、カソード（ゲート）に負の電圧が印加された場合、カソード（ゲート）の低電圧領域において比較例では本実施の形態よりも多くのカソード電流が流れていることが分かる。これは、比較例の構成では、ゲートに負の電圧が印加されると、チャネルができるとともに、ソースに負の電位が印加されるため、ドレインからソースに正孔が流れＭＯＳトランジスタが逆方向にＯＮしたからと考えられる。その結果、ゲートの低電圧領域においてＭＯＳトランジスタに電流が流れて、誤動作の原因となる。
【００８１】
これに対して本実施の形態では、図２および図３に示されるように、ｎ+コンタクト領域ＷＣ１は第１面ＦＳにおいてｎ型ボディ領域ＮＷＬとｐ+ソース領域ＳＣとの間に位置している。これによりｎ+コンタクト領域ＷＣ１の位置にチャネルが形成されにくくなるため、ゲート電極ＧＥの低電圧領域において、ダイオードＡＩＤのＭＯＳトランジスタ部が逆方向にＯＮすることが抑制される。その結果、誤動作を抑制することが可能となる。
【００８２】
また本実施の形態のダイオードＡＩＤは、ゲート電極ＧＥを有している。このためゲート電極ＧＥによるフィールドプレート効果を得ることができる。これにより基板表面の電界集中を緩和できるため、耐圧を高く保つことが容易である。
【００８３】
また本実施の形態においては、図２および図３に示されるように、ｎ+コンタクト領域ＷＣ１は、ゲート電極ＧＥの直下の領域とｐ+ソース領域ＳＣとの間に配置されている。これによりｐ+ソース領域ＳＣをゲート電極ＧＥの直下の領域から離すことができる。このため、ゲート電極ＧＥの低電圧領域におけるＭＯＳトランジスタ部の逆方向にＯＮする現象をより効果的に抑制することができる。
【００８４】
また本実施の形態においては、図５、６に示されるようにｎ+コンタクト領域ＷＣ１のｎ型不純物濃度は、ｎ型ボディ領域ＮＷＬのｎ型不純物濃度の１００倍以上である。これにより、ゲート電極ＧＥの低電圧領域におけるＭＯＳトランジスタ部の逆方向にＯＮする現象をより効果的に抑制することができる。
【００８５】
また本実施の形態においては、図２および図３に示されるように、基板領域ＳＢとｐ+ドレイン領域ＤＣとの間にｎ型埋込領域ＢＬが配置されている。これにより、ダイオードＡＩＤを基板領域ＳＢの電位から電気的に分離することができる。
【００８６】
また本実施の形態においては、図２および図３に示されるように、ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳの上に乗り上げている。これによりゲート電極ＧＥによるフィールドプレート効果を効果的に得ることができる。
【００８７】
次に、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣ１、ＷＣ２の配置のバリエーションについて図１５を用いて説明する。
【００８８】
図１５（Ａ）に示されるように、第１面ＦＳにおいて、ｎ+コンタクト領域ＷＣは、互いに分離された２つのｎ+コンタクト領域ＷＣ１、ＷＣ２を有していてもよい。２つのｎ+コンタクト領域ＷＣ１、ＷＣ２は、ｐ+ソース領域ＳＣを挟んでいてもよい。つまりｎ+コンタクト領域ＷＣ１、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣ２がこの順に並んで配置されていてもよい。
【００８９】
図１５（Ｂ）に示されるように、複数のｐ+ソース領域ＳＣ１、ＳＣ２、…と複数のｎ+コンタクト領域ＷＣ１、ＷＣ２、ＷＣ３、…とが交互にストライプ状に配置されていてもよい。
【００９０】
図１５（Ｃ）に示されるように、ｐ+ソース領域ＳＣは第１面ＦＳにおいてドット状となるように、ｐ+ソース領域ＳＣの周囲はｎ+コンタクト領域ＷＣ１に囲まれていてもよい。
【００９１】
また本開示が適用されるダイオードＡＩＤは、図１６に示されるように、ｎＬＤＭＯＳトランジスタのゲート電極ＧＥをｎ+ソース領域ＳＣおよびｐ型ボディ領域ＰＷＬに電気的に接続させた構成であってもよい。以下、その構成について説明する。
【００９２】
上記ＡＩＤの形成領域においては、半導体基板ＳＵＢの第２面ＳＳにはｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側には、ｎ+埋込領域ＢＬ（埋込領域）とｐ-エピタキシャル領域ＰＥＰ（不純物領域）が配置されている。
【００９３】
ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側には、ｎ型ウエル領域ＮＷＬと、ｎ型ドリフト領域ＤＦＴ１と、ｐ型ボディ領域ＰＷＬ（ボディ領域）とが主に配置されている。
【００９４】
ｐ型ボディ領域ＰＷＬは、ｎ型ドリフト領域ＤＦＴ１とｐｎ接合を構成している。ｎ型ドリフト領域ＤＦＴ１は、ｎ型ウエル領域ＮＷＬと隣接している。ｎ型ウエル領域ＮＷＬの第２面ＳＳ側の全体は、ｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成している。ｎ型ウエル領域ＮＷＬ内の第１面ＦＳには、ｎ+ドレイン領域ＤＣが配置されている。ｎ+ドレイン領域ＤＣは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
【００９５】
ｎ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の全体はｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成している。
【００９６】
ｐ型ボディ領域ＰＷＬは、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成されている。ｐ型ボディ領域ＰＷＬの第２面ＳＳ側の全体は、ｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ボディ領域ＰＷＬは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。
【００９７】
ｐ型ボディ領域ＰＷＬ内の第１面ＦＳには、ｎ+ソース領域ＳＣと、ｐ+コンタクト領域ＷＣとが配置されている。ｎ+ソース領域ＳＣとｐ+コンタクト領域ＷＣとは、互いに隣接している。第１面ＦＳにおいて、ｐ+コンタクト領域ＷＣはｎ+ソース領域ＳＣの両側に配置されている。
【００９８】
ｎ+ソース領域ＳＣは、ｐ型ウエル領域ＰＷＬおよびｐ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｎ+ソース領域ＳＣは、ｎ+ドレイン領域ＤＣとの間でｐ型ボディ領域ＰＷＬおよびｎ型ドリフト領域ＤＦＴ１を挟むように第１面ＦＳに形成されている。ｐ+コンタクト領域ＷＣは、ｐ型ボディ領域ＰＷＬのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００９９】
ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとの間には、ＳＴＩが配置されている。ＳＴＩは、分離溝ＴＮＣと、その分離溝ＴＮＣを埋め込む分離絶縁層ＳＩＳとを有している。分離絶縁層ＳＩＳは、ｎ+ドレイン領域ＤＣとｐ型ボディ領域ＰＷＬとの間において第１面ＦＳに配置されている。
【０１００】
ｐ+コンタクト領域ＷＣとＳＴＩとに挟まれる第１面ＦＳの上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+コンタクト領域ＷＣとＳＴＩとに挟まれる第１面ＦＳと絶縁されながら対向している。つまりゲート電極ＧＥは、ｎ+ソース領域ＳＣとＳＴＩとに挟まれるｐ型ボディ領域ＰＷＬおよびｎ型ドリフト領域ＤＦＴ１と絶縁しながら対向している。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳを介在してｎ型ドリフト領域ＤＦＴ１と対向している。
【０１０１】
このダイオードＡＩＤにおいては、ｐ+コンタクト領域ＷＣは、第１面ＦＳにおいてｐ型ボディ領域ＰＷＬとｎ+ソース領域ＳＣとの間に配置されている。またｐ+コンタクト領域ＷＣは、ゲート電極ＧＥの直下の領域とｎ+ソース領域ＳＣとの間に配置されている。
【０１０２】
ダイオードＡＩＤを覆うように半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁層ＩＳが配置されている。この層間絶縁層ＩＳには、ｐ+コンタクト領域ＷＣ、ｎ+ソース領域ＳＣ、ｎ+ドレイン領域ＤＣおよびゲート電極ＧＥの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４が設けられている。このコンタクトホールＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
【０１０３】
上記ｎＬＤＭＯＳトランジスタよりなるダイオードＡＩＤにおいても、図３に示すｐＬＤＭＯＳトランジスタよりなるダイオードＡＩＤと同様の効果を得ることができる。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０５】
ＡＩＤ  ダイオード、ＡＮＡ  アナログ回路、ＢＩＬ  絶縁層、ＢＬ  埋込領域、ＣＨ  半導体装置、ＣＮ，ＣＮ１，ＣＮ２，ＣＮ３，ＣＮ４  コンタクトホール、ＤＣ  ドレイン領域、ＤＦＴ１，ＤＦＴ２  ドリフト領域、ＤＲＩ  ドライバ回路、ＤＴＲ  溝、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＥ１，ＧＥ２  導電膜、ＧＩ  ゲート絶縁層、ＨＭ  ハードマスク層、ＩＮＣ  配線層、ＩＯＣ  入出力回路、ＩＳ  層間絶縁層、ＩＳＯ  ｐ型パンチスルー防止層、ＬＣ  ロジック回路、ＬＮＴ，ＮＴＲ，ＰＴＲ  トランジスタ、ＮＷＬ  ｎ型ボディ領域（ｎ型ウエル領域）、ＰＣ  電源回路、ＰＤＲ  プリドライバ回路、ＰＥＰ  ｐ-エピタキシャル領域、ＰＩＲ  ｐ型不純物領域、ＰＬ  プラグ導電層、ＰＷＬ  ｐ型ウエル領域、ＳＢ  基板領域、ＳＣ，ＳＣ１，ＳＣ２  ソース領域、ＳＩＳ  分離絶縁層、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁層、ＴＮＣ  分離溝、ＷＣ，ＷＣ１，ＷＣ２  コンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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