(57)【要約】【課題】層間配線に必要な面積を縮小し、集積密度の高い積層型半導体装置を提供する。【解決手段】複数の集積回路層が積層された積層型半導体装置において、少なくとも一つの前記集積回路層は、前記集積回路層の表面から第１の配線層（最上層配線層）に接続する第１の接合電極と、前記集積回路層の裏面から第２の配線層（最下層配線層）に接続する第２の接合電極を備え、前記第１の接合電極と前記第２の接合電極とは同軸上に配置されており、前記第１の接合電極と前記第２の接合電極を、層間配線として用いることを特徴とする。同一構造を有する集積回路層を複数積層することもできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の集積回路層が積層された積層型半導体装置において、
少なくとも一つの前記集積回路層は、前記集積回路層の表面から第１の配線層に接続する第１の接合電極と、前記集積回路層の裏面から第２の配線層に接続する第２の接合電極を備え、前記第１の接合電極と前記第２の接合電極とは同軸上に配置されており、
前記第１の接合電極と前記第２の接合電極を、層間配線として用いる積層型半導体装置。
【請求項２】
請求項１に記載の積層型半導体装置において、
前記第１の配線層は、前記集積回路層の表面に最も近い上層配線層であり、前記第２の配線層は、前記集積回路層の裏面に最も近い下層配線層であることを特徴とする、積層型半導体装置。
【請求項３】
請求項１又は２に記載の積層型半導体装置において、
同一構造を有する複数の前記集積回路層が積層されていることを特徴とする、積層型半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の積層型半導体装置において、
前記集積回路層はトランジスタを含み、前記第１の接合電極と前記第２の接合電極は、前記トランジスタの入力及び出力に接続していることを特徴とする、積層型半導体装置。
【請求項５】
請求項１乃至３のいずれか一項に記載の積層型半導体装置において、
前記集積回路層はインバータを含み、前記第１の接合電極と前記第２の接合電極は、前記インバータの入力及び出力に接続していることを特徴とする、積層型半導体装置。
【請求項６】
請求項１乃至３のいずれか一項に記載の積層型半導体装置において、
前記集積回路層はパルス信号をカウントするカウンタ回路を含み、前記第１の接合電極と前記第２の接合電極は、前記カウンタ回路のパルス信号の入力及び出力に接続していることを特徴とする、積層型半導体装置。
【請求項７】
請求項６に記載の積層型半導体装置において、
前記カウンタ回路はパルス周波数変調型Ａ／Ｄ変換回路を構成しており、
前記カウンタ回路の前記パルス信号は、前記第１の接合電極と前記第２の接合電極により前記集積回路層の積層方向に伝送され、
前記カウンタ回路の出力ビット値は、前記集積回路層の面内方向に読み出されることを特徴とする、積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置に関し、特に、半導体基板（チップ）を接合して積層する積層型半導体装置に関する。
【背景技術】
【０００２】
近年、ロジック回路やメモリ等、各種の半導体デバイスにおいて高密度化の要求が高まり、積層技術による集積化が注目されている。また、イメージセンサにおいても、画素数やダイナミックレンジを向上させるために、信号処理回路を３次元集積回路で実現することが提案されている（非特許文献１）。
【０００３】
トランジスタを含む回路基板を積層する積層型半導体装置において、積層方向の接続手段としては、ＴＳＶ（Through-Silicon Via：シリコン貫通電極）を用いたものが広く知られている（非特許文献２）。ＴＳＶは、通常３００〜５００μｍ程度の厚さを有する回路基板を貫通させるため、アスペクト比の高い貫通孔を作製しても、そのサイズは一般に直径３μｍ以上となってしまう。この電極サイズは一般的なトランジスタのサイズよりも大きいため、通常、ＴＳＶは回路エリアの外側（たとえばチップの周辺部）に配置し、多数のトランジスタを有するブロックごとに１つのＴＳＶを接続して、層間の信号を伝達している。
【０００４】
これまでの積層型半導体装置ではＴＳＶによる積層配線が主流であったが、さらなる高密度化には、別基板に形成した単体のトランジスタあるいは少数のトランジスタからなる回路ユニットどうしを層間接続することが望ましい。ＴＳＶでは上述のように電極サイズが大きいため、このような高密度な配線を行うには適していない。
【０００５】
ＴＳＶに代わる手段として、ＳＯＩ（Silicon on Insulator）基板上のトランジスタの拡散層に対して裏面配線を形成する方法が提案されている（特許文献１）。これは、ＳＯＩ基板にトランジスタ等の回路素子を形成後、ＳＯＩ構造の支持基板（半導体基板）を層間絶縁層（埋め込み絶縁層）の下面まで研磨等により除去し、その後、層間絶縁層にスルーホールを開口し、トランジスタの拡散層に直接接続する裏面配線を形成する技術である。微細な電極で層間配線を実現できるため、高密度化に有効な技術と言える。しかし、裏面配線を形成するために、薄いシリコンの拡散層にダメージを与えずに、層間絶縁層に裏面から穴を開ける工程は、通常の半導体加工技術と比べて難しく、歩留まり良く生産可能な普及した技術とはなっていない。また、ソース・ドレインには裏面配線を接続できるが、ゲートの裏面はトランジスタのチャネルがあるためゲートには裏面配線を接続できないという欠点がある。
【０００６】
これに対して、ＳＯＩ基板上のトランジスタの拡散層に対してではなく、トランジスタを配線する金属層に対して、表面又は裏面から電極（接合電極）を形成し、これを層間の接続配線として上下の層（基板）を接続する方法も考えられる。この場合は、特許文献１に記載の方法に比べれば、層間の接続配線がトランジスタの外側にあるため、層間配線エリアが必要となるが、従来のＴＳＶに比べれば、シリコン基板を貫通せずに金属層までＳｉＯ2に穴を形成すれば良いため、開口径を小さくすることができ、全体として集積密度を高くすることが可能となる。電極の形成方法を通常のトランジスタの配線に用いる方法と同じにできるため、トランジスタのプロセスノードによるが、電極を１０ｎｍ〜１μｍのオーダーまで小さくすることも可能になる。
【０００７】
図１３に、この接合電極を用いた従来の積層型半導体装置とその製造方法を示す。図１３（Ａ）は、第１基板１００と第２基板１２０をFace-to-Face接合（デバイス面とデバイス面の貼り合わせ）した図である。第１基板（チップ）１００は、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。第１基板１００では、ゲート電極１０７に接続電極１０８を介してゲート電極配線１０９が設けられている。ＭＯＳトランジスタ及び各配線層は絶縁層１１１で覆われており、ゲート電極配線１０９には、デバイス表面から接合電極１１２が形成されている。
【０００８】
第２基板（チップ）１２０は、第１基板と同様に、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。第２基板１２０は、ゲート電極１０７に接続するゲート電極配線１０９を有すると共に、ドレイン（又はソース）１０４に接続電極１０８を介してソース・ドレイン配線１１０が設けられており、デバイス表面から絶縁層１１１を貫通して、ソース・ドレイン配線１１０に達する接合電極１１３が形成されている。そして、第１基板１００の接合電極１１２と、第２基板１２０の接合電極１１３とを位置合わせして、第１基板１００と第２基板１２０とをデバイス面同士で接合している。なお、ここで「接合」とは、接着剤等を介在させずに基板を密着して一体化させる技術であり、貼り合わせ技術と呼ぶこともある。
【０００９】
図１３（Ｂ）は、第３基板１４０を積層する準備段階を示す。第２基板１２０の半導体基板１０１を裏面側からＣＭＰ（chemical mechanical polishing：化学機械研磨）又はエッチング等を利用して除去し、積層型半導体装置における単層の集積回路層１２０’を形成する。露出した層間絶縁層１０２と絶縁層１１１をエッチングしてゲート電極配線１０９に達する接続孔を形成する。接続孔の位置は、例えばソース・ドレイン電極１１０の反対側（図で右側）とする。この接続孔に電極材料を埋め込んで、ゲート電極配線１０９と接続する裏面側の接合電極１１４を形成する。
【００１０】
第３基板１４０は、第２基板１２０と同様に、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。第３基板１４０は、ゲート電極１０７に接続するゲート電極配線１０９を有すると共に、ドレイン（又はソース）１０４に接続電極１０８を介してソース・ドレイン配線１１０が設けられており、デバイス表面から絶縁層１１１を貫通して、ソース・ドレイン配線１１０に達する接合電極１１３が形成されている。
【００１１】
図１３（Ｃ）は、第３基板１４０を、第１基板１００及び集積回路層１２０’とからなる積層半導体装置に貼り合わせた状態を示す。ここでは、集積回路層１２０’の裏面側接合電極１１４と、第３基板１４０の接合電極１１３とを位置合わせして、第３基板１４０のデバイス面と集積回路層１２０’の裏面とを接合しており、いわゆる、Face-to-bottom接合（デバイス面と裏面の貼り合わせ）を行っている。
【００１２】
図１３（Ｄ）は、第４基板１６０を積層する準備段階を示す。第３基板１４０の半導体基板１０１を裏面側から除去し、積層型半導体装置における単層の集積回路層１４０’を形成する。そして集積回路層１２０’と同様に、露出した層間絶縁層１０２と絶縁層１１１をエッチングしてゲート電極配線１０９に接続する裏面側の接合電極１１４を形成する。なお、ゲート電極配線１０９はソース・ドレイン配線１１０の反対側に延びるため、接合電極１１４の位置は、第２基板の集積回路層１２０’とは反対側（図で左側）になる。
【００１３】
第４基板１６０は、第２、第３基板と同様に、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３に、ソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。トランジスタに接続するゲート電極配線１０９、ソース・ドレイン配線１１０が設けられており、デバイス表面から、ソース・ドレイン配線１１０に達する接合電極１１３が形成されている。
【００１４】
図１３（Ｅ）は、第４基板１６０を、第１基板１００、集積回路層１２０’及び集積回路層１４０’とからなる積層半導体装置に貼り合わせた状態を示す。ここでは、集積回路層１４０’の裏面側接合電極１１４と、第４基板１６０の接合電極１１３とを位置合わせして、第４基板１００のデバイス面と集積回路層１４０’の裏面とを接合しており、いわゆる、Face-to-bottom接合を行っている。このような工程を経て、第１基板〜第４基板からなる積層型半導体装置が製造される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特公平５−３９３４５号公報
【非特許文献】
【００１６】
【非特許文献１】M.Goto et.al, ” Pixel-Parallel 3-D Integrated CMOS Image Sensors With Pulse Frequency Modulation A/D Converters Developed by Direct Bonding of SOI Layers”, IEEE Transaction on electron devices, (2015年), Vol.62, No.11, pp.3530-3535
【非特許文献２】傳田精一,「３次元チップ積層のためのシリコン貫通電極（ＴＳＶ）の開発動向」, 表面技術, (2007年), Vol.58, No.12, pp.712-718
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１３に示すような従来の積層型半導体装置において、２層の積層であれば、トランジスタの表面どうしを対向させるFace-to-face 接合を用いることができ、この場合には、接合電極をトランジスタの真上に配置することができるため、高集積化が可能である。しかし、３層目以降の接合には、トランジスタの裏面と表面を対向させるFace-to-bottom接合が必要になる。ここで、４層目までの接合において、トランジスタの周囲に複数の接合電極を配置する必要があるため、多数の接合電極エリア（層間配線エリア）ができてしまい、集積密度が低くなってしまうという問題がある。
【００１８】
従って、上記のような問題点に鑑みてなされた本発明の目的は、層間配線に必要な面積を縮小し、集積密度の高い積層型半導体装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために本発明に係る積層型半導体装置は、複数の集積回路層が積層された積層型半導体装置において、少なくとも一つの前記集積回路層は、前記集積回路層の表面から第１の配線層に接続する第１の接合電極と、前記集積回路層の裏面から第２の配線層に接続する第２の接合電極を備え、前記第１の接合電極と前記第２の接合電極とは同軸上に配置されており、前記第１の接合電極と前記第２の接合電極を、層間配線として用いることを特徴とする。
【００２０】
また、前記積層型半導体装置は、前記第１の配線層が、前記集積回路層の表面に最も近い上層配線層であり、前記第２の配線層が、前記集積回路層の裏面に最も近い下層配線層であることが望ましい。
【００２１】
また、前記積層型半導体装置は、同一構造を有する複数の前記集積回路層が積層されていることが望ましい。
【００２２】
また、前記積層型半導体装置は、前記集積回路層がトランジスタを含み、前記第１の接合電極と前記第２の接合電極は、前記トランジスタの入力及び出力に接続していることが望ましい。
【００２３】
また、前記積層型半導体装置は、前記集積回路層がインバータを含み、前記第１の接合電極と前記第２の接合電極は、前記インバータの入力及び出力に接続していることが望ましい。
【００２４】
また、前記積層型半導体装置は、前記集積回路層がパルス信号をカウントするカウンタ回路を含み、前記第１の接合電極と前記第２の接合電極は、前記カウンタ回路のパルス信号の入力及び出力に接続していることが望ましい。
【００２５】
また、前記積層型半導体装置は、前記カウンタ回路がパルス周波数変調型Ａ／Ｄ変換回路を構成しており、前記カウンタ回路の前記パルス信号は、前記第１の接合電極と前記第２の接合電極により前記集積回路層の積層方向に伝送され、前記カウンタ回路の出力ビット値は、前記集積回路層の面内方向に読み出されることが望ましい。
【発明の効果】
【００２６】
本発明における積層型半導体装置によれば、層間配線に必要な面積を縮小し、各回路基板（層）の集積密度を高くすることができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態の積層型半導体装置とその製造方法を示す図である。
【図２】第２の実施形態の積層型半導体装置とその製造方法を示す図である。
【図３】第２の実施形態の積層型半導体装置の平面図の例である。
【図４】第３の実施形態における信号処理回路を説明するための回路図である。
【図５】第３の実施形態におけるカウンタ層の平面図の例である。
【図６】第３の実施形態におけるカウンタ層の積層構造を示す図である。
【図７】第３の実施形態の積層型半導体装置を示す図である。
【図８】第３の実施形態の積層構造を構成するチップの元となるチップの平面図である。
【図９】第３の実施形態における信号処理回路の別の積層構造を示す図である。
【図１０】第３の実施形態におけるカウンタ層の別の平面図の例である。
【図１１】第３の実施形態におけるカウンタ層の別の積層構造を示す図である。
【図１２】第３の実施形態におけるカウンタ層の更に別の積層構造を示す図である。
【図１３】従来の積層型半導体装置とその製造方法を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について説明する。
【００２９】
（第１の実施形態）
本発明の第１の実施形態の積層型半導体装置とその製造法を図１に示す。第１の実施形態は、トランジスタの多段接続回路を構成した例である。
【００３０】
図１（Ａ）は、第１基板（チップ）１００と第２基板（チップ）１２０をFace-to-face 接合した状態を示しており、図１３（Ａ）と同じ構造である。すなわち、第１基板１００は、半導体基板１０１に酸化シリコン層等の層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。なお、ＭＯＳトランジスタは半導体素子の一例であって、任意の半導体素子を集積回路要素として形成することができる。また、半導体島領域もシリコンに限られず、III−V族半導体等、任意の半導体材料を用いることができる。第１基板１００では、ゲート電極１０７に接続電極１０８を介してゲート電極配線１０９が設けられている。接続電極１０８と配線層１０９とを別部材とせずに、同一の配線材料で一体的に形成してもよい。配線材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）、銅合金等、集積回路の内部配線に利用できる任意の材料を用いることができる。ソース・ドレイン領域１０４には、図示しない電源配線及び出力配線が形成され、必要に応じて他の半導体素子と接続されている。ＭＯＳトランジスタ及び各配線層は例えば、酸化シリコン等の絶縁層１１１で覆われており、デバイス表面からゲート電極配線１０９に接続する接合電極１１２が設けられている。
【００３１】
接合電極１１２は、例えば、デバイス表面側からゲート電極配線１０９に達するビアホール（接続孔）を形成し、これを導電材料で埋めることによって作製される。酸化シリコン等からなる絶縁層と金属等からなる配線層との選択エッチングの技術は、半導体製造プロセスとして確立しており、絶縁層１１１のエッチングをゲート電極配線１０９で止めてアスペクト比の高いビアホールを正確に形成することができる。さらに、ゲート電極配線１０９上を覆う絶縁層１１１を薄くすることにより、ビアホールの開口径をより小さくすることができる。導電材料は、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を用いることが望ましい。また、接合電極１１２と配線層１０９との間は、必要に応じてバリア金属層を形成しても良い。他の接合電極・接続電極と配線層との間についても同様である。
【００３２】
第２基板１２０は、第１基板１００と同様に、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。なお、ＭＯＳトランジスタは半導体素子の一例であって、任意の半導体素子を集積回路要素として形成することができる。第２基板１２０は、ゲート電極１０７に電気的に接続するゲート電極配線１０９を有すると共に、ドレイン（又はソース）領域１０４に接続電極１０８を介して、又は接続電極と一体的に形成されたソース・ドレイン配線１１０が設けられており、デバイス表面から絶縁層１１１を貫通して、ソース・ドレイン配線１１０に達する接合電極１１３が形成されている。接合電極１１３の製造工程は、接合電極１１２の製造工程と同様である。なお、他方のソース（又はドレイン）領域１０４には、図示しないソース・ドレイン配線（電源配線等）が設けられている。第１基板１００と同様に、配線材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）、銅合金等、集積回路の内部配線に利用できる任意の材料を用いることができ、接合電極１１３は、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を用いることが望ましい。
【００３３】
そして、第１基板１００の接合電極１１２と、第２基板１２０の接合電極１１３とを位置合わせして、第１基板１００の表面（デバイス面）と第２基板１２０の表面（デバイス面）とをFace-to-face接合している。なお、この接合方法は、常温での接合や加熱しての接合、電圧を印加しながらの接合処理等、一般的な半導体基板の貼り合わせ技術を適用することができる。接合処理の前に、プラズマ処理等を行って基板表面を清浄化しても良い。これにより、第１基板１００のＭＯＳトランジスタのゲート電極と、第２基板１２０のＭＯＳトランジスタのソース領域とが、接合電極を介して電気的に接続される。
【００３４】
図１（Ｂ）は、第３基板２００を積層する準備段階を示す。第２基板１２０の半導体基板１０１を裏面側からＣＭＰ又はエッチング等を利用して除去し、積層型半導体装置における単層の集積回路層１２０’を形成する。裏面側より、露出した層間絶縁層１０２と絶縁層１１１をエッチングしてゲート電極配線１０９に達するビアホールを形成する。ビアホールの形成にあたっては、配線層１０９の配線材料（金属）と絶縁層１０２，１１１の絶縁材料（酸化シリコン等）とのエッチング選択性の高いドライエッチングを行うことが望ましい。ビアホールの位置、すなわち接合電極の位置は、例えばソース・ドレイン配線１１０の反対側（図で右側）とする。このビアホールに電極材料（銅、金等）を埋め込んで、ゲート電極配線１０９と接続する裏面側の接合電極１１４を形成する。
【００３５】
第３基板２００は、３層の配線層を有するものとして説明する。なお、配線層は２層以上あればよく、また、配線設計の自由度を高くするために、５〜６層の配線層を有することもできる。配線材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）、銅合金等、集積回路の内部配線に利用できる任意の材料を用いることができる。第３基板２００は、第２基板１２０と同様に、半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。なお、ＭＯＳトランジスタは半導体素子の一例である。第３基板２００は、第１配線層（最下層配線）を利用して、ゲート電極１０７に接続するゲート電極配線１０９が形成され、また、第３配線層（最上層配線）を利用して、ドレイン（又はソース）領域１０４に接続するソース・ドレイン配線１１０が形成されている。なお、他方のソース（又はドレイン）領域１０４には、任意の配線層を用いて図示しないソース・ドレイン配線（電源配線等）が設けられている。第３配線層であるソース・ドレイン配線１１０とソース（又はドレイン）領域１０４との接続は、その間に、接続電極１０８、第１配線層１１５、第２配線層１１６等を適宜介在させて、ビアホール形成時のアスペクト比や電極配線の平坦性等を調整することができる。
【００３６】
第３基板２００においては、多層配線を利用するため、ゲート電極配線１０９とソース・ドレイン配線１１０とを重ねて配置することができ、トランジスタの同じ側（図では右側）に接合電極領域（層間配線エリア）を配置することができる。第３基板２００の表面（デバイス面）からソース・ドレイン配線１１０に達するビアホールを形成し、電極材料となる金属を埋め込んで接合電極１１３を形成する。ソース・ドレイン配線１１０は、第３配線層（最上層配線）を利用しているため、デバイス表面から浅い位置（例えば、１〜５μｍ）にあり、ビアホールの深さを浅くでき、その開口径を通常の配線層間ビアホールと同程度に小さくすることができる。なお、第３基板２００の接合電極１１３の位置は、集積回路層１２０’の裏面側の接合電極１１４と位置合わせできるように、平面的に同じ位置とすることが望ましい。接合電極１１３は、他の接合電極と同様に、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を用いることが望ましい。
【００３７】
図１（Ｃ）は、第３基板２００を、第１基板１００及び集積回路層１２０’からなる積層半導体装置に貼り合わせた状態を示す。ここでは、集積回路層１２０’のゲート電極１０７と電気的に接続する裏面側接合電極１１４と、第３基板２００のソース（ドレイン）領域１０４と電気的に接続する接合電極１１３を位置合わせして、第３基板２００のデバイス面と集積回路層１２０’の裏面とを接合し、Face-to-bottom接合を行っている。この接合方法においても、前述したとおり、清浄化後の圧着処理や加熱処理等、一般的な半導体基板の貼り合わせ技術を適用することができる。この接合により、第２基板からなる集積回路層１２０’のＭＯＳトランジスタのゲート電極と、第３基板２００のＭＯＳトランジスタのソース（ドレイン）領域１０４とが、接合電極１１３，１１４を介して接続される。
【００３８】
図１（Ｄ）は、第４基板２０１を積層する準備段階を示す。第２基板１２０と同様に、第３基板２００の半導体基板１０１を裏面側から除去し、積層型半導体装置における単層の集積回路層２００’を形成する。そして集積回路層１２０’と同様に、露出した層間絶縁層１０２と絶縁層１１１をエッチングしてビアホールを形成し、導電材料で埋めることによりゲート電極配線１０９に接続する裏面側の接合電極１１４を形成する。集積回路層２００’のゲート電極配線１０９は、第１配線層（最下層配線）を利用しており、さらに半導体基板１０１が除去されているため、集積回路層２００’の裏面に近い位置（例えば、１〜５μｍ）にある。このため、裏面から形成するビアホール（接続孔）の深さを浅くでき、その開口径を通常の配線層間ビアホールと同程度に小さくすることができる。また、ゲート電極配線１０９の引き出し部はソース・ドレイン配線１１０の引き出し部と重ねて配置されており、表面側の接合電極１１３と裏面側の接合電極１１４の位置を基板平面において同じ位置に、すなわち、両接合電極を同軸上に形成することができる。これにより、上下の基板との接続位置を例えば平面図で一箇所にすることができ、半導体回路の集積密度を向上させることができる。
【００３９】
第４基板２０１は、第３基板２００と同様に、３層の配線層を有している。なお、配線層は２層以上あればよく、また、配線設計の自由度を高くするために、５〜６層の配線層を有することもできる。半導体基板１０１に層間絶縁層１０２を介して形成された半導体島領域（シリコン層）１０３を有し、該半導体島領域に形成されたソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７で構成されたＭＯＳトランジスタを備えている。なお、トランジスタは半導体素子の一例である。第３基板２００と同様に、第１配線層（最下層配線）を利用して、ゲート電極１０７に接続するゲート電極配線１０９が形成され、また、第３配線層（最上層配線）を利用して、ドレイン（又はソース）領域１０４に接続するソース・ドレイン配線１１０が形成されている。なお、他方のソース（又はドレイン）領域１０４には、任意の配線層を用いて図示しないソース・ドレイン配線（電源配線等）が設けられている。第３配線層であるソース・ドレイン配線１１０とソース（又はドレイン）領域１０４との接続は、その間に、接続電極１０８、第１配線層１１５、第２配線層１１６等を適宜介在させて良い。第３基板２００と同様に、第４基板２０１においても、ゲート電極配線１０９とソース・ドレイン配線１１０の引き出し線を重ねて配置することができ、トランジスタの同じ側（図では右側）に接合電極領域を配置することができる。第４基板２０１の表面（デバイス面）からソース・ドレイン配線１１０に達するビアホールを形成し、電極材料となる金属を埋め込んで接合電極１１３を形成する。接合電極１１３は、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を用いることが望ましい。なお、第４基板２０１の接合電極１１３の位置は、集積回路層２００’の裏面側の接合電極１１４と平面的には同じ位置とすることが望ましく、結果として、集積回路層２００’（第３基板２００）の接合電極１１３と同じ位置とする。したがって、第４基板２０１は、第３基板２００と同一の構造・レイアウトとすることができる。
【００４０】
図１（Ｅ）は、第４基板２０１を、第１基板１００、集積回路層１２０’及び集積回路層２００’とからなる積層半導体装置に貼り合わせた状態を示す。ここでは、集積回路層２００’のゲート電極１０７に接続する裏面側接合電極１１４と、第４基板２０１のソース（ドレイン）領域１０４に接続する接合電極１１３とを位置合わせして、第４基板２０１のデバイス面と集積回路層２００’の裏面とを接合し、Face-to-bottom接合を行っている。この接合方法においても、前述したとおり、プラズマ処理や加熱処理等、一般的な半導体基板の貼り合わせ技術を適用することができる。このような工程を経て、第１基板〜第４基板にそれぞれ形成されたＭＯＳトランジスタが多段接続された回路を含む、積層型半導体装置が製造される。
【００４１】
このように、従来、トランジスタ１個あたり複数の接合電極エリアが必要であったのに対して、第３基板以降は各層の接合電極が同軸上に配置されるから、実質的に１個の接合電極エリアに面積の削減が可能となり、回路の高密度化が可能となる。
【００４２】
なお、本実施形態では、ゲート電極配線１０９を第１配線層（最下層配線）とし、ソース・ドレイン配線１１０を第３配線層（最上層配線）としたが、この層配置に限る必要はない。しかし、一般に上側の基板（半導体層）との接合電極１１３が接続する配線層を、集積回路層の表面に最も近い上層配線層或いは表面近傍の上層配線層とし、下側の基板（半導体層）との接合電極１１４が接続する配線層を、集積回路層の裏面に最も近い下層配線層或いは裏面近傍の下層配線層とすることが望ましい。このような配線層を選択することにより、集積回路層（２００）の表面又は裏面から接続する各配線層までの絶縁層の厚さを薄くすることができ、ビアホールの径を小さくし、接合電極の面積を縮小することができる。また、表面側接合電極が接続する上層配線と、裏面側接合電極が接続する下層配線との間の中間配線層を、接合電極の配置にかかわらず、平面的に自由にレイアウトすることができ、配線設計の自由度が向上する。
【００４３】
また上述のとおり、本発明の積層型半導体装置によれば、表面と裏面の接合電極が同軸上に配置され、平面的に同じ位置で上下の垂直方向配線が可能なため、図１の第３基板２００と第４基板２０１のトランジスタの構造からも分かるように、同一構造の半導体基板または半導体チップを繰り返し接続することで多段の回路（例えば、多段のトランジスタ増幅回路）を構成できる。このため、多層の回路を構成する際に、層数分のレイアウト設計をする必要がなく設計時間を短縮できるとともに、同一の半導体基板または半導体チップを用いるため、製造コストを大幅に削減することが可能となる。本実施形態では、１層目と２層目はFace-to-face接合に適した構造とし、３層目以降はFace-to-bottom接合に適した構造としたが、１層目の代わりにトランジスタを形成しないシリコン基板などを用いて接合を行い、２層目以降は全て同じレイアウトの層を接続することでも、多段の回路を構成してもよい。
【００４４】
（第２の実施形態）
本発明の第２の実施形態の積層型半導体装置とその製造法を図２に示す。本発明の第２の実施形態は、インバータを多段に連結した回路（インバータチェーン）を含む積層型半導体装置である。
【００４５】
図２（Ａ）は、第１のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）インバータを備える第１基板（チップ）３００と、第２のＣＭＯＳインバータを備える第２基板（チップ）３５０とを、Face-to-face 接合した状態を示している。各基板（集積回路層）あたりｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとからなるＣＭＯＳインバータ１個が配置されている。なお、各基板は、インバータ以外の他の回路素子を備えていてもよい。
【００４６】
第１基板３００は、半導体基板１０１に酸化シリコン層等の層間絶縁層１０２を介して形成された２つの半導体島領域（シリコン層）１０３を有し、一方の半導体島領域１０３にはｎ型の不純物が導入されてｎ型ソース・ドレイン領域１０４が形成され、他方の半導体島領域１０３にはｐ型の不純物が導入されてｐ型ソース・ドレイン領域１０５が形成されている。各半導体島領域１０３上に、ゲート絶縁膜１０６と、ゲート電極１０７が設けられ、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタが構成される。なお、半導体島領域はシリコン層に限られず、III−V族半導体等、任意の半導体材料を用いることができる。
【００４７】
本実施例では、各基板は、３層の配線層を有するものとして説明する。なお、配線層は２層以上あればよく、また、配線設計の自由度を高くするために、５〜６層の配線層を有することもできる。配線材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）、銅合金等、集積回路の内部配線に利用できる任意の材料を用いることができる。
【００４８】
第１基板３００では、ｎ型ＭＯＳトランジスタのｎ型ドレイン領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ドレイン領域１０５とが、接続電極１０８を介してソース・ドレイン配線１１０で接続されており、更に、デバイス面側からソース・ドレイン配線１１０に接続する接合電極１１３が設けられている。また、ｎ型ＭＯＳトランジスタのｎ型ソース領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ソース領域１０５には、図示しない配線層を介して、電源電圧が印加されている。ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのそれぞれのゲート電極１０７は、ゲート電極配線１０９により接続されている。ゲート電極配線１０９は、図示しない配線に接続され、ゲート入力信号が加えられる。ゲート電極配線１０９と、ソース・ドレイン配線１１０に接続する接合電極１１３とは、平面的には位置をずらして形成することができる。なお、図ではソース・ドレイン配線１１０が第１配線層を利用して形成されているが、浅い接合電極１１３とするために、第１基板３００のソース・ドレイン配線１１０を第３配線層（最上層配線）で構成してもよい。
【００４９】
第２基板３５０は、第１基板３００と同様に、半導体基板１０１に酸化シリコン層等の層間絶縁層１０２を介して形成された２つの半導体島領域（シリコン層）１０３を有し、一方の半導体島領域１０３には、ｎ型ソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７からなるｎ型ＭＯＳトランジスタが形成され、他方の半導体島領域１０３には、ｐ型ソース・ドレイン領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７からなるｐ型ＭＯＳトランジスタが形成されている。なお、半導体島領域はシリコン層に限られず、III−V族半導体等、任意の半導体材料を用いることができる。
【００５０】
第２基板３５０では、ｎ型ＭＯＳトランジスタのｎ型ドレイン領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ドレイン領域１０５とが、接続電極１０８を介して第１配線層（最下層配線）からなるソース・ドレイン配線１１０で接続されており、更に、ソース・ドレイン配線１１０は、例えばＭＯＳトランジスタの側部（図で右側）に引き出される。また、ｎ型ＭＯＳトランジスタのｎ型ソース領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ソース領域１０５には、図示しない配線層を介して、電源電圧が印加される。ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのそれぞれのゲート電極１０７は、第３配線層（最上層配線）を利用したゲート電極配線１０９により接続されている。ゲート電極１０７とゲート電極配線１０９との接続は、その間に、接続電極１０８、第１配線層１１５、第２配線層１１６等を適宜介在させて、ビアホール形成時のアスペクト比や電極配線の平坦性等を調整することができる。また、接続電極１０８と各配線層１１５，１１６，１０９等とを同一の配線材料で一体的に形成してもよい。
【００５１】
ＭＯＳトランジスタ及び各配線層は例えば、酸化シリコン等の絶縁層１１１で覆われており、ゲート電極配線１０９には、デバイス表面から接合電極１１２が形成されている。接合電極１１２は、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を用いることが望ましい。配線層１０９と接合電極１１２との間は、必要に応じてバリア金属層を形成しても良い。
【００５２】
そして、第１基板３００の接合電極１１３と、第２基板３５０の接合電極１１２とを位置合わせして、第１基板３００の表面（デバイス面）と第２基板３５０の表面（デバイス面）とをFace-to-face 接合している。なお、この接合方法は、前述したとおり、加熱処理等、任意の一般的な半導体基板の貼り合わせ技術を適用することができる。この接合により、第１基板３００のインバータ出力が、接合電極１１２，１１３を介して、第２基板３５０のインバータの入力端（ゲート電極１０７）に印加される。
【００５３】
図２（Ｂ）は、第３基板４００を積層する準備段階を示す。第２基板３５０の半導体基板１０１を裏面側からＣＭＰ又はエッチング等を利用して除去し、積層型半導体装置における単層の集積回路層３５０’を形成する。露出した層間絶縁層１０２と絶縁層１１１をエッチングしてソース・ドレイン配線１１０に達するビアホール（接続孔）を形成する。エッチングにあたっては、配線層１０９の配線材料（金属）と絶縁層１０２，１１１の絶縁材料（酸化シリコン等）とのエッチング選択性の高いドライエッチングを行うことが望ましい。集積回路層３５０’のソース・ドレイン配線１１０は、第１配線層（最下層配線）を利用しており、さらに半導体基板１０１が除去されているため、集積回路層３５０’の裏面に近い位置（例えば、１〜５μｍ）にある。このため、裏面から形成するビアホール（接続孔）の深さを浅くでき、その開口径を通常の配線層間ビアホールと同程度に小さくすることができる。ビアホールの位置は、ソース・ドレイン配線１１０の引き出し部（図で右側）とする。このビアホールに電極材料（銅、金等）を埋め込んで、ＭＯＳトランジスタのドレイン領域１０４、１０５と接続する裏面側の接合電極１１７を形成する。この状態において、ゲート電極１０７に接続する接合電極１１２がインバータの入力となり、ドレイン領域１０４，１０５に接続する接合電極１１７がインバータの出力として機能するから、単層の集積回路層３５０’が一段分のインバータを構成する。
【００５４】
第３基板４００は、第２基板３５０と同様に、半導体基板１０１に酸化シリコン層等の層間絶縁層１０２を介して形成された２つの半導体島領域（シリコン層）１０３を有し、一方の半導体島領域１０３には、ｎ型ソース・ドレイン領域１０４と、ゲート絶縁膜１０６と、ゲート電極１０７からなるｎ型ＭＯＳトランジスタが形成され、他方の半導体島領域１０３には、ｐ型ソース・ドレイン領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７からなるｐ型ＭＯＳトランジスタが形成されている。このｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタが接続されて、ＣＭＯＳインバータを構成する。
【００５５】
第３基板４００では、ｎ型ＭＯＳトランジスタのｎ型ドレイン領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ドレイン領域１０５とが、接続電極１０８を介して第１配線層（最下層配線）からなるソース・ドレイン配線１１０で接続されており、更に、ソース・ドレイン配線１１０は、例えばＭＯＳトランジスタの側部（図で右側）に引き出される。この引き出し位置は、第２基板３５０における引き出し位置と平面的に同一位置であることが望ましい。そして、ｎ型ＭＯＳトランジスタのｎ型ソース領域１０４と、ｐ型ＭＯＳトランジスタのｐ型ソース領域１０５には、図示しない配線層を介して、電源電圧が印加される。ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのそれぞれのゲート電極１０７は、第３配線層（最上層配線）を利用したゲート電極配線１０９に電気的に接続されている。ゲート電極１０７とゲート電極配線１０９との接続は、その間に、接続電極１０８、第１配線層１１５、第２配線層１１６等を適宜介在させて、ビアホールのアスペクト比や平坦性等を調整しても良く、また、接続電極１０８と各配線層１１５，１１６，１０９とを同一の配線材料で一体的に形成してもよい。ゲート電極配線１０９は、例えばＭＯＳトランジスタの側部（図で右側）に引き出される。ソース・ドレイン配線１１０とゲート電極配線１０９は異なる配線層であるため、重ねて配置することができ、ゲート電極配線１０９の引き出し位置は、ソース・ドレイン配線１１０の引き出し位置と平面的に同一位置とする。更にこの引き出し位置は、第２基板３５０における引き出し位置と同じであることが望ましい。
【００５６】
ＭＯＳトランジスタ及び各配線層は例えば、酸化シリコン等の絶縁層１１１で覆われており、ゲート電極配線１０９の引き出し位置に対して、デバイス表面から接合電極１１２を形成する。ゲート電極配線１０９は、第３配線層（最上層配線）を利用しているため、デバイス表面から浅い位置（例えば、１〜５μｍ）にあり、ビアホールの深さを浅くでき、その開口径も小さくすることができる。接合電極１１２は、銅（Ｃｕ）や金（Ａｕ）等、導電性が高く、密着性・接続性が良好な金属を埋め込んで接合電極１１２を形成する。配線層１０９と接合電極１１２との間は、必要に応じてバリア金属層を形成しても良い。
【００５７】
この後、第２基板３５０の接合電極１１７と、第３基板４００の接合電極１１２とを位置合わせして、積層型半導体装置の集積回路層３５０’の裏面（層間絶縁層１０２）に対して、第３基板４００の表面（デバイス面）を接合する。すなわち、Face-to-bottom接合を行う。なお、この接合方法は、前述したとおり、加熱処理等、任意の一般的な半導体基板の貼り合わせ技術を適用することができる。この接合により、第２基板からなる単層の集積回路層３５０’のインバータ出力が、接合電極１１７，１１２を介して、第３基板４００のインバータの入力端（ゲート電極１０７）に印加される。
【００５８】
図２（Ｃ）は、第３基板４００を、第１基板３００及び集積回路層３５０’からなる積層半導体装置に貼り合わせ、第３基板４００の半導体基板１０１を除去して単層の集積回路層４００’とし、接合電極１１７を形成後、さらに、第４基板４１０を貼り合わせた状態を示す。図示のとおり、この第４基板４１０は、第３基板４００と同一構造を備えている。
【００５９】
ここでは、集積回路層３５０’のソース・ドレイン配線１１０に接続する裏面側接合電極１１７と、第３基板４００のゲート電極配線１０９に接続する接合電極１１２とが位置合わせされ、第３基板（集積回路層）４００’において表面側接合電極１１２と裏面側接合電極１１７とが同軸上に配置されており、さらに、集積回路層４００’の裏面側接合電極１１７と、第４基板４１０の表面側接合電極１１２とが位置合わせされるから、この積層型半導体装置の層間配線（垂直方向配線）の位置は、第２基板以降は全て平面的に同じ位置となり、層間配線による面積の無駄がなく、高集積化を実現することができる。
【００６０】
そして、このような積層型半導体装置により、上側のインバータの出力（ドレイン出力）信号が、接合電極（層間配線）を介して下側のインバータ（ゲート電極）に入力され、ＣＭＯＳインバータの直列回路を構成することができる。このように、単層の集積回路層あたり１つのインバータを構成し、これを多段に積層することで、任意の段数のインバータ回路が容易に実現できる。また、第３基板以降の基板構造を全て共通にすることができ、チップの設計も省力化できる。
【００６１】
なお、第２の実施形態では、ゲート電極配線１０９を第３配線層（最上層配線）とし、ソース・ドレイン配線１１０を第１配線層（最下層配線）としたが、この層配置に限る必要はない。しかし、上側の基板（半導体層）との接合電極１１２が接続する配線層を、集積回路層の表面に最も近い上層配線層或いは表面近傍の上層配線層とし、下側の基板（半導体層）との接合電極１１７が接続する配線層を、集積回路層の裏面に最も近い下層配線層或いは裏面近傍の下層配線層とすることにより、表面又は裏面から接続する各配線層までの絶縁層の厚さを薄くすることができ、ビアホールの径を小さくし、接合電極の面積を縮小することができる。また、表面側接合電極が接続する上層配線と、裏面側接合電極が接続する下層配線との間の中間配線層を、接合電極の配置にかかわらず、平面的に自由にレイアウトすることができ、配線設計の自由度が向上する。
【００６２】
図３は、図２で示したＣＭＯＳインバータ回路の平面図の例であり、特に、第３基板４００の上面図の例を示す。トランジスタのドレイン領域１０４，１０５に接続するソース・ドレイン配線１１０と、ゲート電極１０７に接続するゲート電極配線１０９は、平行にトランジスタ領域の外側（図面右側）まで引き出され、且つ、同じ位置に接合電極１１２，１１７が形成されている。なお、トランジスタのソース領域１０４，１０５には、それぞれ接続電極１０８を介して又は直接、インバータの電源配線（図示せず）が接続される。
【００６３】
図２の断面図においては、ゲート電極１０７に電気的に接続される中間層の配線層１１５とソース・ドレイン領域１０４，１０５に電気的に接続される配線層１１０が一部重なって見えるが、平面的にはそれぞれを独立の配線として配置できるため、実際には分離した配線となっている。第１の実施形態と同様に、最上位の配線と最下位の配線に対して平面的に同じ位置に、すなわち、同軸上に接合電極１１２，１１７を形成することにより、ＣＭＯＳインバータ１個あたり１個分の接合電極エリアで上下のＣＭＯＳインバータと接続することができ、集積度の高い積層型半導体装置が製造できる。また、同一の半導体基板または半導体チップを繰り返し接続することで多段の回路を構成できるため、設計時間を短縮できるとともに製造コストを大幅に削減することが可能となる。デジタル回路ではＣＭＯＳインバータ、フリップフロップ、ＮＡＮＤ回路などのユニットを繰り返す構造が多用されるため、本製造方法が有効である。本実施例では、ＣＭＯＳインバータとしたが、メモリセル１個あるいは複数個に対して層間配線を行う用途等においても、１つのユニット（メモリセル）に対して接合電極を単一にできるため、高密度化に寄与する。
【００６４】
（第３の実施形態）
第３の実施形態として、本発明をイメージセンサ等に用いられる多層の信号処理回路に適用した例について説明する。
【００６５】
動画用イメージセンサとして、各画素内にＡ／Ｄ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献１に記載のイメージセンサは、１ビット型Ａ／Ｄ変換回路（１ｂｉｔＡＤＣ）と称される回路を搭載しており、入力可能な光量がフォトダイオードの蓄積容量で制限されないため、イメージセンサのダイナミックレンジを格段に向上することができるとされている。
【００６６】
図４に１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いた信号処理回路（信号読み出し回路）を示す。読み出し回路は、光電変換素子としてのフォトダイオード（ＰＤ）１０と、リセット電圧ＶRSTをフォトダイオード１０の電極に印加するためのリセットトランジスタ（ＴR）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ４０とにより構成される。インバータ回路３０は、反転回路であるインバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続された多段反転回路であり、フォトダイオード１０の電圧検出ノード（ＮPD）１１の電位が初段のインバータ（Ｉｎｖ_１）に入力される。インバータ回路３０の出力は、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）として、カウンタ４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。カウンタ４０は、１ビット型Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントして、例えば１６ビットのカウンタ出力として出力する。各カウンタ４１〜５６はパルスをカウントしてビット値を出力する。１つのカウンタを経るとパルス数が半分になり、直列に接続して多ビットのカウンタ回路を構成できる。
【００６７】
動作は以下のようになる。フォトダイオード（ＰＤ）１０の電位がリセット（≒ＶRST）された状態で、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ_２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわちＡ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗであり、リセットトランジスタ（ＴR）２０がオフ（ＯＦＦ）状態になっている［初期化状態］。フォトダイオード１０に光が入射すると、光電変換により生成した電子がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノードＮPD）１１の電位が下がる。電圧検出ノード（ＮPD）１１の電圧が初段のインバータ（Ｉｎｖ_１）の反転しきい値電圧に達するとインバータ（Ｉｎｖ_１）の出力がＨｉｇｈに反転し、各インバータの出力が順次反転して、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈとなる。すると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧ＶRSTが印加され、フォトダイオード１０が再度リセットされる。すると、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈ、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗになり、初期状態に戻る。
【００６８】
このように、フォトダイオード（ＰＤ）１０に光が入射すると、奇数段のインバータが直列接続したインバータチェーン３０がＨｉｇｈとＬｏｗを交互に出力し、光量に比例した数のパルス信号を出力する。このパルス信号を、後段に接続したｎｂｉｔ（図では１６ｂｉｔ）のカウンタで数え、１フレーム期間ごとに各ビットのカウンタ出力を読み出して、ｎｂｉｔのデジタル値を出力する。図４の信号処理回路を、パルス周波数変調型Ａ／Ｄ変換回路と呼ぶこととする。
【００６９】
このような画素並列の信号処理回路をイメージセンサに適用するために、平面的にアレイ配置すると、主にカウンタ回路の面積が大きいことが理由で、画素が小さくできず、解像度が低下してしまう。非特許文献１では、１ｂｉｔあたりのカウンタ回路の面積が計算されており、０．２μｍプロセスで９．５μｍ角、２０ｎｍプロセスでは１μｍ角であるとされている。このように、カウンタ面積はプロセステクノロジーに依存するが、近年のイメージセンサの画素サイズが３μｍ角以下であることを考えると、このような画素並列の信号処理回路では、フォトダイオード（ＰＤ）、インバータチェーン、カウンタ回路は別々の基板に分けて形成して積層し、面積を削減することが求められる。さらに、ｎｂｉｔのカウンタ回路を複数の層に分けることが望ましい。上記のような考えに基づいて、画素並列信号処理イメージセンサを積層型半導体装置で実現する際の層構成を、図４に破線で示す。ここでは、１６ｂｉｔのカウンタを搭載しており、カウンタ回路は４ｂｉｔごとに層を分割する。すなわち、Ａ／Ｄ変換回路は、フォトダイオード（ＰＤ）［１層目（最上層）］，インバータチェーン［２層目］、カウンタ１〜４ｂｉｔ［３層目］、カウンタ５〜８ｂｉｔ［４層目］、カウンタ９〜１２ｂｉｔ［５層目］カウンタ１３〜１６ｂｉｔ［６層目］で層を分割し、この６層の基板（チップ）が積層されて、３次元集積回路（積層型半導体装置）として構成される。なお、カウンタ回路４０をどのように分割して多層化するかは、積層数や一画素（単位センサ）あたりの面積等の設計条件によって適宜決定することができ、例えば、各層あたり１ｂｉｔ〜９ｂｉｔに設定できる。
【００７０】
信号処理回路を実現するためのカウンタ層（チップ）の平面図の例を図５に示す。この平面図は、イメージセンサのカウンタ回路のうち、例えば、カウンタ１ｂｉｔ〜４ｂｉｔを備える集積回路層（チップ）５０１の配置を示す。なお、１６ｂｉｔのカウンタ回路を構成するためには、このような層を４層積層する。
【００７１】
３次元集積回路の１層目（表面）の画素アレイに対応して、カウンタアレイが配置されており、各画素（単位センサ）に対応する位置の単位回路領域にカウンタ群６１が設けられている。この例では、カウンタ群６１は、１〜４ｂｉｔの４つのカウンタ４１〜４４からなる４ｂｉｔカウンタである。各画素（ここでは１６画素）に対応するカウンタ群６１がアレイ状に形成されている領域をカウンタエリア６０と呼ぶこととする。このカウンタエリア６０の面積は、１層目の画素エリアの面積にほぼ等しい。
【００７２】
各カウンタ群６１の４ｂｉｔ分の出力は、１フレーム期間ごとに、垂直走査回路７０と水平走査回路７３により選択されて読み出される。垂直走査回路７０の走査ライン７１で一行分のカウンタを選択すると、垂直信号線７２には該当する行のカウンタの信号が出力される。次に、水平走査回路７３で垂直信号線７２を順次選択して、Ｘ−Ｙアドレス方式で出力信号線７４からカウンタアレイの信号を順次出力する。なお、図５では簡単のため各信号線を１本の線で図示しているが、実際には４ｂｉｔ分あるので、４本の配線が並列に配置される。また、出力パッド７５については、４本の配線に対応して４つのパッド７５が設けられており、カウンタエリア６０の外側に配置される。したがって、各カウンタの出力ビット値は、各層の面内方向に読み出され、カウンタエリア６０の外側で外部に取り出される。また、この回路構成により、異なる単位回路領域内に設けられ、異なる画素（信号源）に属するカウンタ群６１の出力が、各層に設けられた信号線７４や出力パッド７５を共有することができる。なお、このような各画素共通の読み出し回路を用いるのは、画素ごとにカウンタ出力（出力ビット値）をＴＳＶ（貫通電極）等を用いて特定の出力層に伝送すると、各画素１６本の貫通電極を形成するために大きな層間配線エリアが必要となり、回路面積を縮小することができないからである。
【００７３】
図６は、積層構造で信号処理回路（１６ｂｉｔのカウンタ回路）を実現した例を示す図である。図６（Ａ）は、４層あるカウンタ層（チップ）を積層した時の平面図であり、図６（Ｂ）は、その積層のイメージ図である。
【００７４】
各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ５０１と、５〜８ｂｉｔカウンタを集積したチップ５０２と、９〜１２ｂｉｔカウンタを集積したチップ５０３と、１３〜１６ｂｉｔカウンタを集積したチップ５０４が積層されている。各チップのカウンタエリアは、図５で説明した平面構造を有しており、各カウンタ群６１の出力を垂直走査回路７０と水平走査回路７３で走査して、出力パッド７５から順次出力する。このとき、カウンタが配置された層は、カウンタエリアの基板レイアウトを同一とすることができる。図６（Ｂ）のようにチップのサイズを少しずつ異なるようにする、あるいは同一サイズのチップを水平方向にずらして積層することで、各層に設けられた出力パッド７５上には、上層のチップが重ならないように配置することができる。
【００７５】
この結果、４層計１６個の出力パッド７５を上面に露出させて、ワイヤーボンディングなどを用いてチップの外に取り出して、信号を出力できる。なお、各層の垂直走査回路７０と水平走査回路７３は同じタイミングで動作すると、同じ画素に関連するカウンタの出力ビットを同時に読み出すことができる。この１６ｂｉｔ分の出力を合成して、一画素の出力信号として読み出すことができる。
【００７６】
以上のように、図６の信号処理回路では、各層で確定したｂｉｔ値（カウンタ出力）を面内方向（水平方向）に読み出し、画素エリア（カウンタエリア）の外側で外部に取り出すことにより、画素内にカウンタ出力用の貫通電極を配置する必要がなくなるため、画素を縮小して解像度を高めて、画素並列信号処理が可能となる。なお、各カウンタを動作させるパルス信号は、カウンタ群６１の領域内に設けられた積層方向の接続配線により伝送される。
【００７７】
次に、積層型イメージセンサの各カウンタ層５０１〜５０４のデバイス構造について説明する。カウンタ間のパルス信号の伝送に、第１、第２の実施形態と同様の接続配線構造を適用できる。
【００７８】
従来、積層型半導体装置で利用されていたＴＳＶは、シリコン基板を貫通することから一般にその直径が大きく、またＴＳＶの近傍ではトランジスタの電流変化が発生するため、ＴＳＶ周囲にはトランジスタを配置することのできないＫＯＺ（Keep-out Zone)領域を設ける必要があることが知られている。このため、カウンタ回路の層間接続にＴＳＶを用いた場合には、ＴＳＶ領域を含めたカウンタ１ｂｉｔ分の面積が大きくなり、さらに、回転対称性を保つために全てのカウンタ面積はＴＳＶ領域を含めたカウンタ１ｂｉｔ分の面積と等しくする必要があるため、画素の面積が大きくなってしまう問題がある。これを解決するために、本発明によりカウンタ層を積層し、イメージセンサの信号処理回路を構成した。
【００７９】
図７に、本発明の第３の実施形態の積層型半導体装置として、信号処理回路のデバイス構造の例を示す。ここではカウンタ層における１画素（単位センサ）に対応する単位回路領域（カウンタ群）の構造を示しており、図７（Ａ）が断面構造のイメージを示し、図７（Ｂ）、（Ｃ）が図４の３層目、４層目に対応するカウンタ層の平面図（レイアウト）のイメージを示している。
【００８０】
図７（Ｂ）、（Ｃ）から明らかなように、画素に対応する単位回路領域にカウンタ群６１，６２が配置され、各カウンタ群は例えば４ｂｉｔのカウンタを有する。各カウンタ間の配線はｎｂｉｔ目カウンタのパルス出力（入力の半数になったパルス列）を（ｎ＋１） ｂｉｔ目に入力することにより、多ビットのカウンタ動作が可能となる。なお、図７では、各ｂｉｔカウンタのカウンタ出力（ビット値）をカウンタエリア外に取り出すための配線は省略している。
【００８１】
１ｂｉｔあたりのカウンタは同一の構成であるため、画素に対応する単位回路領域を均等に分けるように（ここでは４等分に）配置し、連続するｂｉｔのカウンタが隣接するように配置する。たとえば、第３層のチップ５０１に形成されるカウンタ１〜４ｂｉｔを図７（Ｂ）のように配置し、矢印のように、カウンタ１ｂｉｔ４１→カウンタ２ｂｉｔ４２→カウンタ３ｂｉｔ４３→カウンタ４ｂｉｔ４４とパルス出力を直列接続する。また、第４層のチップ５０２に形成されるカウンタ５〜８ｂｉｔを図７（Ｃ）のように配置し、矢印のように、カウンタ５ｂｉｔ４５→カウンタ６ｂｉｔ４６→カウンタ７ｂｉｔ４７→カウンタ８ｂｉｔ４８とパルス出力を直列接続する。
【００８２】
図７（Ａ）は、ＳＯＩ（Silicon On Insulator）構造８０を有し、１〜４ｂｉｔのカウンタを備える層（チップ）５０１の下に、同様のＳＯＩ構造８０を有し５〜８ｂｉｔのカウンタを備える層（チップ）５０２を配置して、カウンタを接続する例を示している。ここでは、入力信号を受けるトランジスタ８１でその層の初段のカウンタを代表させ、出力信号を次の層に伝送するトランジスタ８２でその層の終段のカウンタを代表している。トランジスタ８１，８２は、例えば、ＦＤＳＯＩ（fully depleted silicon on insulator：完全空乏型ＳＯＩ）基板に形成したトランジスタである。
【００８３】
上層のＡ／Ｄ変換回路（図示せず）とカウンタ１ｂｉｔ４１（８１）との間、及びカウンタ４ｂｉｔ４４（８２）とカウンタ５ｂｉｔ４５（８１）の間は、図７（Ａ）のように、接合電極や内部配線等を用いて接続される。デバイス面に露出する接合電極８３は例えば第３配線層（最上層配線）８４と接続し、適宜接続電極や中間配線層等を介してトランジスタ８１のゲート電極８５（カウンタ４１の入力端子）に接続している。すなわち、接合電極８３は、図示しない上側のチップの裏面の接合電極と接続して入力信号を受け、その信号をトランジスタ８１の入力端子８５に伝送する。一方、トランジスタ８２のドレイン領域８６（カウンタ４４の出力端子）は、適宜接続電極を介して第１配線層（最下層配線）８７に接続し、さらに下層配線８７は、裏面の埋め込み酸化膜層８８を貫通する接合電極８９に接続して、チップ５０１の裏面に出力端子として露出する。各接合電極の作製方法は、第１及び第２の実施形態で説明した方法と同様であって良い。ここで、接合電極８３と接合電極８９は、同軸上に、すなわち、チップの平面で同一位置に形成される。断面図に示すように、５〜８ｂｉｔのカウンタを備える層（チップ）５０２を同一のデバイス構成とし、各接合電極の位置を一致させることにより、層間接続に必要な面積を縮小できる。
【００８４】
なお、図７（Ｂ）（Ｃ）では、信号の流れを見易くするため、各カウンタ回路の周囲にスペースを作り、信号の流れを示す矢印を記入するとともに、接合電極８３（８９）の位置をカウンタ１ｂｉｔ４１とカウンタ４ｂｉｔ４４の中間としたが、接合電極は任意の位置に引き出し配線によって配置してもよい。現実の回路では４分割されたカウンタ領域全体にカウンタ回路４１〜４８が形成されており、隣接するカウンタ回路間に所定幅のスペースはないから、接合電極８３（８９）はカウンタ群６１，６２内の接合電極の形成スペースが確保できるいずれかの位置に配置される。この構造により、チップ５０１のトランジスタ８２の出力端子８６からの出力パルス信号を、チップ５０１の最下層配線８７、接合電極８９、チップ５０２の接合電極８３、及び最上層配線８４を介して、チップ５０２のトランジスタ８１の入力端子８５に伝送することができ、カウンタの直列接続が可能となる。図７の積層型半導体装置は、第１及び第２の実施形態で説明した製造プロセスを適宜採用して実現することができる。
【００８５】
各層において、上の層から信号を受ける部分は最上位の配線層上に接合電極を形成し、下の層へ信号を伝達する部分は最下位の配線層の裏面から接合電極を形成する。表面と裏面の接合電極は平面的には同じ位置に配置し、両接合電極が同軸上にあるとする。このようにすることで、１個分の接合電極エリアで４ｂｉｔずつのカウンタを接続することが可能となる。本発明では、基板の表面・裏面に配線層に接続する接合電極（金属電極）を形成する工程は通常の半導体製造工程と同じであるので、製作が容易である。また、トランジスタの外側に垂直配線（接合電極）の領域を必要とするが、ＴＳＶとは異なり、シリコン基板を貫通する穴ではなくＳｉＯ2に穴を形成するため、通常のトランジスタの配線に用いる方法と同様に垂直配線を形成することができる。トランジスタのプロセスノードによるが、接合電極のサイズを１０ｎｍ〜１μｍのオーダーまで小さくすることが可能になり、面積の増大を最小限に留めることができる。
【００８６】
なお、上側の基板（半導体層）との接合電極８３が接続する配線層を、集積回路層の表面に最も近い上層配線層或いは表面近傍の上層配線層とし、下側の基板（半導体層）との接合電極８９が接続する配線層を、集積回路層の裏面に最も近い下層配線層或いは裏面近傍の下層配線層とすることが望ましい。このような配線層を選択することにより、ＳＯＩ構造の集積回路層８０の表面又は裏面から接続する各配線層までの絶縁層の厚さを薄くすることができ、ビアホールの径を小さくし、接合電極の面積を縮小することができる。
【００８７】
ここで、全部で１６ｂｉｔ分のカウンタを４ｂｉｔずつに層を分ける場合、各層のカウンタ回路自体は同一であるので、各層の回路及び層間配線を同一のレイアウトで形成し、上下のチップを同じ位置関係で接続できれば、カウンタ層（チップ）５０１〜５０４において同一の回路パターンを共用することが可能となる。したがって、１つのウェハからカウンタ層の基板（チップ）を多数形成できる。
【００８８】
図８は、図６及び図７に示した実施例の積層構造を構成するチップ５０１〜５０４の元となるチップ５００の平面図を示したものである。上述したように、１〜４ｂｉｔカウンタの回路構成（基板レイアウト）と、例えば５〜８ｂｉｔカウンタの回路構成を同一とすることができるから、共通の回路構造を有するチップ５００を準備し、チップのサイズを少しずつ異なるように、点線部分（５０１’〜５０３’）でダイシングするか、又はそのまま使用するかにより、４つのチップ５０１〜５０４を作製することができる。なお、出力信号線７４と出力パッド７５は、どの点線部分でダイシングしてもチップ外縁に出力パッド７５が配置されるよう、図８のように、チップ５００上に複数位置に準備しておくと良い。
【００８９】
図９は、図４の信号処理回路の別の積層構造を示す図である。図９は、カウンタ層（チップ）を４層と、走査回路層を積層したときの積層のイメージを示している。
【００９０】
各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ５０１と、５〜８ｂｉｔカウンタを集積したチップ５０２と、９〜１２ｂｉｔカウンタを集積したチップ５０３と、１３〜１６ｂｉｔカウンタを集積したチップ５０４は、それぞれカウンタエリア外に出力パッド７５を備えており、且つ、その出力パッド７５の位置が互いに異なっている。例えば、各カウンタ層（チップ）５０１〜５０４は、各層のレイアウトが図６と同様であって、チップサイズが同じであるチップを使用することができる。
【００９１】
図９では、各層の出力信号（ここでは各層４本）を貫通電極３で下層に伝えて、最下層の走査回路層５０５で１６本を選択してシリアル変換して出力信号線４から読み出すことができる。各層の出力パッド７５は、カウンタエリアの外側に引き出されており、この場合の貫通電極は、画素エリア（カウンタエリア）の外に配置されるため、画素のサイズに影響を与えることはない。
【００９２】
この実施例では、あるいは、最下層の走査回路層５０５を設けずに、４層目のチップ５０４のカウンタ回路の周辺部に、１６本の信号をシリアル変換して読むための走査回路を設けることもできる。
【００９３】
図１０にカウンタ層（チップ）の平面図の別の例を示す。図１０は、垂直走査回路７０のみを用い、水平走査回路を使用しない信号処理回路である。
【００９４】
この平面図は、イメージセンサのカウンタ回路のうち、例えば、カウンタ１〜４ｂｉｔを備える層（チップ）５１１の配置を示す。３次元集積回路の１層目（表面）の画素アレイに対応して、カウンタアレイが配置されており、各画素（単位センサ）に対応する位置の単位回路領域にはカウンタ群６１が設けられている。この例では、カウンタ群６１は、１〜４ｂｉｔの４つのカウンタ４１〜４４からなる４ｂｉｔカウンタである。図５と同様に、カウンタアレイが形成されている領域がカウンタエリア６０である。
【００９５】
各カウンタ群６１の４ｂｉｔ分の出力は、１フレーム期間ごとに、水平走査回路を用いずに、垂直走査回路７０により選択されて読み出される。垂直走査回路７０の走査ライン７１で一行分のカウンタを選択すると、垂直信号線７２には該当する行のカウンタの信号が出力される。垂直信号線７２に読み出された出力信号は、垂直信号線７２に対応する各出力パッド７５に出力され、列ごとの並列出力として取り出すことができる。なお、図では簡単のため各信号線を１本で図示しているが、実際には４ｂｉｔ分あるので、４本の配線が並列に配置される。また、出力パッド７５については、１列（４本）の配線に対応して４つのパッド７５が設けられており、全体では４列のカウンタ列に対して計１６（４×４）個設けられている。なお、出力パッド７５は、カウンタエリア６０の外側に配置され、各カウンタの出力ビット値は、各層の面内方向に読み出され、カウンタエリア６０の外側で外部に取り出される。また、この回路構成により、異なる単位回路領域内に設けられ、異なる画素（信号源）に属するカウンタ群６１の出力が、各層に設けられた垂直信号線７２や出力パッド７５を共有することができる。なお、走査ライン７１と信号線７２は、行と列の配置を入れ換えることもできる。
【００９６】
図１１は、図４の信号処理回路を実現する別の積層構造を示す図である。図１１は、図１０のカウンタ層（チップ）を４層積層した時の平面図である。
【００９７】
図１１は、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ５１１と、５〜８ｂｉｔカウンタを集積したチップ５１２と、９〜１２ｂｉｔカウンタを集積したチップ５１３と、１３〜１６ｂｉｔカウンタを集積したチップ５１４とを積層した様子を示している。各チップのカウンタエリアは、図１０で説明した平面構造を有しており、各カウンタ群６１の出力を垂直走査回路７０で走査して、複数の垂直信号線７２に対応する出力パッド７５から並列的に出力する。このとき、カウンタが配置された層は、基板レイアウトが同一方向の配置で積層することとなる。図７のチップのサイズを少しずつ異なるようにすることで、各層に設けられた出力パッド７５上には、上層のチップが重ならないように配置することができる。
【００９８】
この結果、各層１６個、４層で計６４個の出力パッド７５を上面に露出させて、ワイヤーボンディングなどを用いてチップの外に取り出して、信号を出力できる。なお、各層の垂直走査回路７０は同じタイミングで動作すると、同じ画素に関連するカウンタ出力を同時に読み出すことができ、さらに同じ行の画素の出力を各列から同時に並列出力として読み出すことができる。
【００９９】
また、このように垂直走査回路７０により出力信号を各列から並列出力として読み出す構造のチップの場合も、図９と同じように垂直信号線７２の出力を貫通電極３で下層に伝えて、最下層から読み出すこともできる。図１１において、カウンタを集積したチップ５１１〜５１４は、それぞれカウンタエリア外に出力パッド７５を備えており、且つ、その出力パッド７５の位置が互いに異なっている。よって、例えば各出力パッド７５の位置で、各層の出力信号（ここでは各層４×４本）を貫通電極３で下層に伝えて、最下層の走査回路でシリアル変換して出力信号線４から読み出すことができる。
【０１００】
なお、図１０、図１１のカウンタ回路の場合も、垂直方向の接続配線は、図７に示した接合電極によって実現される。
【０１０１】
図１２は、図４の信号処理回路の更に別の積層構造を示す図である。図１２は、カウンタ層（チップ）を４層積層したときの積層のイメージを示しており、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ５２１と、５〜８ｂｉｔカウンタを集積したチップ５２２と、９〜１２ｂｉｔカウンタを集積したチップ５２３と、１３〜１６ｂｉｔカウンタを集積したチップ５２４とを積層した様子を、透明な斜視図で表わしている。
【０１０２】
各チップのカウンタエリアの配置は共通であるが、走査回路の構造が層により異なっている。すなわち、垂直走査回路７０と水平走査回路７３は最下層のチップ５２４にのみ配置し、垂直走査回路７０の出力線（走査ライン出力信号）を貫通電極７６で各チップ５２１〜５２３の行を選択する走査ライン７１に接続し、また、水平走査回路７３の出力線（スイッチ選択信号）を貫通電極７７で各チップ１２１〜１２３の各垂直信号線７２を選択するスイッチに接続する。この構成により、各チップの同じ位置にある各カウンタ群６１を同じタイミングで駆動することができ、さらに、走査回路の数を低減することができる。
【０１０３】
なお、図１２では、出力パッド７５の配置は特に限定されておらず、例えば、図６に示すようにチップごとに位置をずらしてワイヤーボンディングで引き出す手段や、図９に示すようにチップごとに位置をずらして貫通配線により最下層から出力する手段等を、適宜採用することができる。なお、図１２では、垂直走査回路７０と水平走査回路７３は最下層のチップ１２４に配置したが、各走査回路を貫通電極７６，７７で接続可能であれば、４つのカウンタ層（チップ）のいずれか１つの層にあれば良い。また、４つのカウンタ層（チップ）の２層に走査回路を形成し、各走査回路が２層ずつ制御を行うこともできる。なお、図１２のカウンタ回路の場合も、垂直方向の接続配線は、図７に示した接合電極によって実現される。
【０１０４】
以上、図５乃至図１２の積層型半導体装置の構造により、カウンタ回路に用いる各層のウェハを、同じマスクプロセスで製造したものを用いることができるため、コスト・工程数の増大を回避することができる。また、ウェハの積層枚数を変えるだけで、イメージセンサに対して必要なｂｉｔ数を自由に選択できる。
【０１０５】
なお、第３の実施形態ではイメージセンサを例として説明したが、上述した信号処理回路はアレイ型圧力センサや指紋センサなど、微細な領域ごとに信号処理をする必要のあるセンサや、一般的な集積回路にも適用できる。信号処理回路としては、パルス周波数変調型Ａ／Ｄ変換回路に限らず、シングルスロープ型、逐次比較型、サイクリック型、デルタシグマ型、パイプライン型などのＡ／Ｄ変換回路にも適用できる。
【０１０６】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【符号の説明】
【０１０７】
１０    フォトダイオード
２０    リセットトランジスタ
３０    インバータ回路
４０    カウンタ回路
４１〜５６  カウンタ
６０    カウンタエリア
６１〜６４  カウンタ群
７０    垂直走査回路
７１    走査ライン
７２    垂直信号線
７３    水平走査回路
７４    出力信号線
７５    出力パッド
７６，７７  貫通電極
８０    ＳＯＩ構造
８１、８２  トランジスタ
８３    接合電極
８４    上層配線
８５    入力端子
８６    出力領域
８７    下層配線
８８    酸化膜層
８９    接合電極
１００，１２０，１４０，１６０  基板（チップ）
１０１  半導体基板
１０２  層間絶縁層
１０３  半導体島領域
１０４，１０５  ソース・ドレイン領域
１０６  ゲート絶縁膜
１０７  ゲート電極
１０８  接続電極
１０９  ゲート電極配線
１１０  ソース・ドレイン配線
１１１  絶縁層
１１２，１１３，１１４  接合電極
１１５，１１６  電極配線
１１７  接合電極
２００，２０１，３００，３５０，４００，４１０  基板（チップ）
５００〜５２４  チップ（カウンタ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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