(57)【要約】【課題】ゲート電極と半導体領域とのショートが生じ難い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極、第２導電形の第４半導体領域と、配線部と、第２電極と、を有する。ゲート電極は、第１半導体領域の上に設けられている。ゲート電極は、第１部分と、第２部分と、第３部分と、を有する。第１部分は、第１方向に垂直な第２方向において、第２半導体領域とゲート絶縁部を介して対向している。第３部分は、第１部分と第２部分との間に位置する。第４半導体領域は、第２方向において、第２部分とゲート絶縁部を介して対向した第１領域を有する。配線部は、第３部分の上に設けられている。第２電極は、第２半導体領域、第３半導体領域、及び第１領域の上に設けられている。【選択図】図２
2019145646.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に設けられたゲート電極であって、
前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向した第１部分と、
前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と離れた第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有する前記ゲート電極と、
前記第２方向において前記第２部分と前記ゲート絶縁部を介して対向した第１領域を有する第２導電形の第４半導体領域と、
前記第３部分の上に設けられ、前記第３部分と電気的に接続された配線部と、
前記第２半導体領域、前記第３半導体領域、及び前記第１領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域と電気的に接続され、前記配線部と電気的に分離された第２電極と、
を備えた半導体装置。
【請求項２】
前記第４半導体領域は、前記第２方向において前記第３部分と前記ゲート絶縁部を介して対向した第２領域をさらに有する請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域の下端は、前記第２半導体領域の下端よりも下方に位置する請求項１または２に記載の半導体装置。
【請求項４】
前記第２電極と離間し、前記配線部と電気的に接続された第３電極をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体領域中に第１絶縁部を介して設けられた導電部をさらに備え、
前記ゲート電極は、前記導電部の上に第２絶縁部を介して設けられ、
前記導電部は、前記第２電極または前記ゲート電極と電気的に接続された請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
複数の前記ゲート電極を備え、
前記複数のゲート電極は、前記第２方向に並べられ、
前記配線部は、複数の前記第３部分の上に設けられ、前記複数の第３部分と電気的に接続された請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
複数の前記第４半導体領域を備え、
複数の前記第１領域は、それぞれ、前記第２方向において、複数の前記第２部分と前記ゲート絶縁部を介して対向し、
前記第２電極は、前記複数の第１領域の上に設けられ、前記複数の第１領域と電気的に接続された請求項６記載の半導体装置。
【請求項８】
前記第２電極の一部は、絶縁層を介して前記配線部の上に設けられた請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記配線部の少なくとも一部は、前記第１方向に垂直な方向において、前記第２電極の一部と、前記第２電極の別の一部と、の間に設けられた請求項１〜７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、例えば、電力変換に用いられる。半導体装置では、ゲート電極と半導体領域とのショートが生じ難いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２１６５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート電極と半導体領域とのショートが生じ難い半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極、第２導電形の第４半導体領域と、配線部と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記ゲート電極は、前記第１半導体領域の上に設けられている。前記ゲート電極は、第１部分と、第２部分と、第３部分と、を有する。前記第１部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向している。前記第２部分は、前記第１方向及び前記第２方向に垂直な第３方向において、前記第１部分と離れている。前記第３部分は、前記第１部分と前記第２部分との間に位置する。前記第４半導体領域は、前記第２方向において、前記第２部分と前記ゲート絶縁部を介して対向した第１領域を有する。前記配線部は、前記第３部分の上に設けられ、前記第３部分と電気的に接続されている。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記第１領域の上に設けられている。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域と電気的に接続され、前記配線部と電気的に分離されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１の部分Ａを拡大した平面図である。
【図３】図２のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【図４】図２のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。
【図５】第１実施形態の変形例に係る半導体装置の平面図である。
【図６】図５の部分Ａを拡大した平面図である。
【図７】図５のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【図８】第２実施形態に係る半導体装置の平面図である。
【図９】図８の部分Ａを拡大した平面図である。
【図１０】図９のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【図１１】図９のＣ−Ｃ’断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。
図２は、図１の部分Ａを拡大した平面図である。
図３は、図２のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
図４は、図２のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。
なお、図１では、配線部３４が破線で表されている。また、図２では、半導体領域の平面構造を表すため、半導体装置１００の一部の構成要素が省略され、配線部３４が破線で表されている。
【０００９】
図１〜図４に表したように、半導体装置１００は、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ形半導体領域４（第４半導体領域）、ｐ＋形コンタクト領域５（第５半導体領域）、ｎ＋形ドレイン領域６（第６半導体領域）、ゲート電極１０、ゲート絶縁部１５、絶縁層２１、絶縁層２２、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ゲートパッド３３（第３電極）、及び配線部３４を有する。
【００１０】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｐ形ベース領域２からｎ＋形ソース領域３に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、ｎ−形ドリフト領域１からｐ形ベース領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ−形ドリフト領域１とｐ形ベース領域２との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１１】
図１に表したように、ソース電極３２及びゲートパッド３３は、半導体装置１００の上面に設けられ、互いに離間している。ゲートパッド３３には、複数の配線部３４が接続されている。複数の配線部３４は、例えば、ソース電極３２の下に設けられている。
【００１２】
ソース電極３２及び配線部３４の下には、図２に表したように、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ形半導体領域４、ｐ＋形コンタクト領域５、及びゲート電極１０が設けられている。ゲート電極１０は、第１部分１１、第２部分１２、及び第３部分１３を有する。
【００１３】
第２部分１２は、Ｘ方向において第１部分１１から離れている。例えば、第１部分１１は、一対の第２部分１２同士の間に位置する。第３部分１３は、Ｘ方向において、第１部分１１と第２部分１２との間に位置する。第２部分１２は、例えば、ゲート電極１０のＸ方向における端部を含む。
【００１４】
ｐ形ベース領域２及びｎ＋形ソース領域３は、Ｙ方向において、第１部分１１とゲート絶縁部１５を介して対向している。ｐ＋形コンタクト領域５は、例えば、Ｙ方向においてｎ＋形ソース領域３同士の間に設けられている。
【００１５】
ｐ形半導体領域４は、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域５とＸ方向において並んでいる。ｐ形半導体領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度と同じでも良いし、異なっていても良い。ｐ形半導体領域４は、第１領域４ａ及び第２領域４ｂを有する。第１領域４ａは、Ｙ方向において、第２部分１２とゲート絶縁部１５を介して対向している。第２領域４ｂは、Ｙ方向において、第３部分１３とゲート絶縁部１５を介して対向している。
【００１６】
配線部３４は、複数の第３部分１３の上及び複数の第２領域４ｂの上をＹ方向に延びている。図２及び図４（ｂ）に表したように、第３部分１３には、配線部３４のコンタクト部３４ａが接続されている。すなわち、複数のゲート電極１０は、それぞれのコンタクト部３４ａを介して、配線部３４と電気的に接続されている。ソース電極３２と配線部３４との間には絶縁層２２が設けられ、ソース電極３２と配線部３４とは電気的に分離されている。
【００１７】
図３（ａ）に表したように、半導体装置１００の下面には、ドレイン電極３１が設けられている。ｎ＋形ドレイン領域６は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域６の上に設けられている。
【００１８】
図３（ａ）及び図３（ｂ）に表したように、ｐ形ベース領域２、ｐ形半導体領域４、及びゲート電極１０は、ｎ−形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域５は、ｐ形ベース領域２の上に設けられている。ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、第１領域４ａ、及びｐ＋形コンタクト領域５の上に位置し、これらの領域と電気的に接続されている。ゲート電極１０の上には、絶縁層２１及び絶縁層２２が設けられ、ゲート電極１０とソース電極３２は、電気的に分離されている。
【００１９】
ｐ形半導体領域４の下端は、例えば、ｐ形ベース領域２の下端よりも下方に位置している。すなわち、ｎ−形ドリフト領域１とｐ形半導体領域４とのｐｎ接合面は、ｎ−形ドリフト領域１とｐ形ベース領域２とのｐｎ接合面よりも下方に位置している。
【００２０】
図４（ａ）に表したように、第１領域４ａは、ソース電極３２のコンタクト部３２ａと接続されている。図２に表したように、複数の第１領域４ａが、それぞれのコンタクト部３２ａを介して、ソース電極３２と電気的に接続されている。
【００２１】
半導体装置１００の動作を説明する。
ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、ｐ形ベース領域２のゲート絶縁部１５近傍にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオン状態からオフ状態に切り替わると、半導体装置１００が接続されている回路の容量成分により、ソース電極３２に対してドレイン電極３１に一時的に大きな電圧（誘導起電力）が加わる。このとき、アバランシェ降伏が生じ、半導体装置１００の内部において電子及び正孔が生成される。生成された正孔はソース電極３２へ流れ、電子はドレイン電極３１へ流れる。
【００２２】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ形半導体領域４、ｐ＋形コンタクト領域５、及びｎ＋形ドレイン領域６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁部１５、絶縁層２１、及び絶縁層２２は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１及びソース電極３２は、アルミニウムなどの金属を含む。
【００２３】
第１実施形態の効果を説明する。
半導体装置１００では、ゲート電極１０の第２部分１２及び第３部分１３は、ゲート絶縁部１５を介してｐ形半導体領域４と対向している。この構成によれば、第２部分１２及び第３部分１３が、ｎ形半導体領域（例えばｎ−形ドリフト領域１の一部）とゲート絶縁部１５を介して対向している場合に比べて、ゲート電極１０とドレイン電極３１との間の容量ＣＧＤを低減できる。容量ＣＧＤが低減されることで、ゲート電極１０に閾値以上の電圧を印可してから半導体装置１００がオン状態になるまでの時間（スイッチング時間）を短くできる。これにより、半導体装置１００のスイッチング損失を低減できる。
【００２４】
一方、第２部分１２及び第３部分１３がｐ形半導体領域４と対向している場合、半導体装置１００をオフ状態に切り替えた際に、ｎ−形ドリフト領域１の外周部で生成された正孔は、ｐ形半導体領域４へ流れる。ｐ形半導体領域４が、ソース電極３２と直接接続されていない場合、ｐ形半導体領域４へ流れた正孔は、ｐ形ベース領域２及びｐ＋形コンタクト領域５を通してソース電極３２へ排出される。この場合、ｐ形半導体領域４に蓄積される正孔の量が増加し、ｐ形半導体領域４の電位が上昇する。ｐ形半導体領域４の電位が上昇すると、ｐ形半導体領域４とゲート電極１０との間の電位差が大きくなる。この電位差が大きくなると、ゲート絶縁部１５の絶縁破壊が生じ、ｐ形半導体領域４とゲート電極１０がショートする可能性がある。
【００２５】
第１実施形態に係る半導体装置１００では、ソース電極３２が、ｎ＋形ソース領域３及びｐ＋形コンタクト領域５の上だけでなく、ｐ形半導体領域４の第１領域４ａの上にも設けられ、ｐ形半導体領域４と接続されている。ソース電極３２がｐ形半導体領域４と接続されることで、ｐ形半導体領域４へ流れた正孔がソース電極３２へ効率的に排出され、ｐ形半導体領域４に蓄積される正孔の量が低減する。また、第２領域４ｂでは無く、第３部分１３よりもゲート電極１０の端部側に位置する第１領域４ａにソース電極３２が接続されることで、ｐ形半導体領域４に蓄積される正孔の量をさらに低減できる。これにより、ｐ形半導体領域４を設けた場合であっても、ｐ形半導体領域４の電位の上昇を抑制し、ｐ形半導体領域４とゲート電極１０がショートする可能性を低減できる。従って、本実施形態によれば、容量ＣＧＤを低減しつつ、ｐ形半導体領域４とゲート電極１０がショートする可能性を低減できる。
【００２６】
図２〜図４に表した例では、ｐ形半導体領域４は、Ｙ方向においてゲート絶縁部１５を介して第３部分１３と対向する第２領域４ｂを有する。ｐ形半導体領域４が第２領域４ｂを有しておらず、第３部分１３がＹ方向においてゲート絶縁部１５を介してｎ−形ドリフト領域１の一部と対向していても良い。この場合でも、ｐ形半導体領域４の第１領域４ａとゲート電極１０の第２部分１２が対向することで、第２部分１２とｎ−形ドリフト領域１の一部とが対向している場合に比べて、容量ＣＧＤを低減できる。ただし、容量ＣＧＤをより低減するためには、図２〜図４に表したように、ｐ形半導体領域４が第２領域４ｂを有することが望ましい。
【００２７】
ｐ形半導体領域４の下端は、図４（ａ）に表したように、ｐ形ベース領域２の下端よりも下方に位置していることが望ましい。この構成によれば、第２部分１２と対向する第１領域４ａの面積を増加させ、第３部分１３と対向する第２領域４ｂの面積を増加させることができる。これにより、容量ＣＧＤをさらに低減できる。
【００２８】
（変形例）
図５は、第１実施形態の変形例に係る半導体装置の平面図である。
図６は、図５の部分Ａを拡大した平面図である。
図７は、図５のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
なお、図６では、半導体領域の平面構造を表すため、半導体装置１１０の一部の構成要素が省略され、ソース電極３２及び配線部３４が破線で表されている。
【００２９】
図１〜図４に表した半導体装置１００では、配線部３４がソース電極３２の下に設けられていた。図５に表した変形例に係る半導体装置１１０では、ソース電極３２と配線部３４が、同じ面内に設けられ、互いに離間している。例えば、ソース電極３２の一部と複数の配線部３４とは、Ｘ方向において交互に設けられている。
【００３０】
図６及び図７に表したように、ソース電極３２の一部は、複数の第１領域４ａの上及び複数の第２部分１２の上をＹ方向に延びている。ソース電極３２は、コンタクト部３２ａにおいて、第１領域４ａと接続されている。配線部３４は、複数の第２領域４ｂの上及び複数の第３部分１３の上をＹ方向に延びている。配線部３４は、コンタクト部３４ａにおいて、第３部分１３と接続されている。
【００３１】
本変形例に係る半導体装置１１０においても、半導体装置１００と同様に、容量ＣＧＤを低減しつつ、ｐ形半導体領域４とゲート電極１０がショートする可能性を低減できる。このように、第１領域４ａとソース電極３２とを接続し、第３部分１３と配線部３４とを接続できれば、ソース電極３２及び配線部３４の構成は、適宜変更可能である。
【００３２】
なお、本変形例のように、ソース電極３２と配線部３４を同じ面内に設けることで、半導体装置１１０の製造が容易となる。これにより、例えば歩留まりを向上できる。一方、半導体装置１００によれば、配線部３４が絶縁層２２を介してソース電極３２と積層されるため、半導体装置１１０に比べて、ＭＯＳＦＥＴとして動作する有効領域を広くできる。
【００３３】
（第２実施形態）
図８は、第２実施形態に係る半導体装置の平面図である。
図９は、図８の部分Ａを拡大した平面図である。
図１０は、図９のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
図１１は、図９のＣ−Ｃ’断面図である。
なお、図９では、半導体装置の一部の構成要素が省略され、配線部３４が破線で表されている。
【００３４】
第２実施形態に係る半導体装置２００は、導電部４０、第１絶縁部４１、及び第２絶縁部４２をさらに有する。図１０及び図１１に表したように、導電部４０は、ｎ−形ドリフト領域１中に第１絶縁部４１を介して設けられている。ゲート電極１０は、第２絶縁部４２を介して導電部４０の上に設けられている。図１１に表したように、導電部４０は、ソース電極３２のコンタクト部３２ｂと接続されている。導電部４０は、ゲートパッド３３と電気的に接続されていても良い。
【００３５】
例えば図９に表したように、ゲート電極１０は、Ｘ方向における一方の端部において、配線部３４のコンタクト部３４ａと接続されている。導電部４０は、反対側の端部において、ソース電極３２のコンタクト部３２ｂと接続されている。複数のコンタクト部３２ａの一部と複数のコンタクト部３２ｂは、例えば、Ｙ方向に並んでいる。
【００３６】
導電部４０が設けられている場合、半導体装置２００がターンオフされた際に、第１絶縁部４１とｎ−形ドリフト領域１との境界からｎ−形ドリフト領域１に向けて空乏層が広がる。これにより、半導体装置２００の耐圧を向上させることができる。
【００３７】
一方、導電部４０が設けられている場合、半導体装置１００に比べて、ｎ−形ドリフト領域１がより短時間で空乏化する。このため、半導体装置２００をオフ状態に切り替えた際、ドレイン電極３１の電圧が、半導体装置１００に比べてより短い時間で上昇する。この結果、ドレイン電極３１に加わる誘導起電力も大きくなり、アバランシェ状態において、より多くのキャリアが生成される。
【００３８】
生成されるキャリアが多くなると、正孔がソース電極３２に排出される際に、ｐ形半導体領域４の電位がより上昇し易くなる。しかし、半導体装置２００では、ｐ形半導体領域４の第１領域４ａにソース電極３２が接続されている。このため、導電部４０が設けられている場合でも、ｐ形半導体領域４の電位の上昇を抑制できる。すなわち、本実施形態によれば容量ＣＧＤを低減し、且つ耐圧を向上させつつ、ｐ形半導体領域４とゲート電極１０がショートする可能性を低減できる。
【００３９】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００４０】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４１】
１ ｎ−形ドリフト領域、  ２ ｐ形ベース領域、  ３ ｎ＋形ソース領域、  ４ ｐ形半導体領域、  ４ａ 第１領域、  ４ｂ 第２領域、  ５ ｐ＋形コンタクト領域、  ６ ｎ＋形ドレイン領域、  １０ ゲート電極、  １１ 第１部分、  １２ 第２部分、  １３ 第３部分、  １５ ゲート絶縁部、  ２１、２２ 絶縁層、  ３１ ドレイン電極、  ３２ ソース電極、  ３２ａ コンタクト部、  ３２ｂ コンタクト部、  ３３ ゲートパッド、  ３４ 配線部、  ３４ａ コンタクト部、  ４０ 導電部、  ４１ 第１絶縁部、  ４２ 第２絶縁部、  １００、１１０、２００ 半導体装置
【図１】
2019145646.tif 000003
【図２】
2019145646.tif 000004
【図３】
2019145646.tif 000005
【図４】
2019145646.tif 000006
【図５】
2019145646.tif 000007
【図６】
2019145646.tif 000008
【図７】
2019145646.tif 000009
【図８】
2019145646.tif 000010
【図９】
2019145646.tif 000011
【図１０】
2019145646.tif 000012
【図１１】
2019145646.tif 000013