(57)【要約】【課題】実装面積の低減が可能な積層型集積回路を提供する。【解決手段】下段用半導体素子を備え、この下段用半導体素子の上面側に位置する一方の主電極領域１５に電気的に接続される積層用表面電極層１９を備える下段チップ３と、上段用半導体素子を備え、この上段用半導体素子の下面側に位置する一方の主電極領域１１ａに電気的に接続され、積層用表面電極層１９に金属学的に接触する積層用裏面電極層２０ａとを備える上段チップ５と、を備える。【選択図】図１
2019145547.tif 000002
【特許請求の範囲】
【請求項１】
下段用半導体素子と、該下段用半導体素子の上面側に位置する一方の主電極領域に電気的に接続される積層用表面電極層と、を備える下段チップと、
上段用半導体素子と、該上段用半導体素子の下面側に位置する一方の主電極領域に電気的に接続され、前記積層用表面電極層に金属学的に接触する積層用裏面電極層と、を備える上段チップと、
を備えることを特徴とする積層型集積回路。
【請求項２】
前記下段用半導体素子が第１導電型キャリアを主電流とし、前記上段用半導体素子が第２導電型キャリアを主電流とすることを特徴とする請求項１に記載の積層型集積回路。
【請求項３】
前記第１導電型キャリアが正孔であることを特徴とする請求項２に記載の積層型集積回路。
【請求項４】
前記下段用半導体素子は、
第１導電型の第１走行領域と、
該第１走行領域の下面側に設けられた外部回路接続用底部電極層と、
前記第１走行領域の上に設けられた第２導電型の第１ベース領域と、
前記第１ベース領域の上部に設けられた第２導電型の第１コンタクト領域と、
を更に備え、前記下段用半導体素子の前記一方の主電極領域が、前記第１ベース領域の上部に前記第１コンタクト領域に隣接して設けられた第１導電型の半導体領域であることを特徴とする請求項１〜３のいずれか１項に記載の積層型集積回路。
【請求項５】
前記上段用半導体素子は、
第２導電型の第２走行領域と、
前記第２走行領域の上に設けられた第１導電型の第２ベース領域と、
前記第２ベース領域の上部に設けられた第１導電型の第２コンタクト領域と、
前記第２ベース領域の上部に前記第２コンタクト領域に隣接して設けられた第２導電型の他方の主電極領域と、
該他方の主電極領域に接した外部回路接続用上面電極層と、
を更に備え、前記上段用半導体素子の前記一方の主電極領域が前記第２走行領域の下面側に設けられた半導体領域であることを特徴とする請求項４に記載の積層型集積回路。
【請求項６】
前記下段用半導体素子がｐ型のＭＩＳトランジスタであり、前記上段用半導体素子がｎ型のＭＩＳトランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の積層型集積回路。
【請求項７】
前記上段用半導体素子の逆耐圧が、前記下段用半導体素子よりも高いことを特徴とする請求項１〜６のいずれか１項に記載の積層型集積回路。
【請求項８】
前記積層用裏面電極層が、伝導性の部材で前記積層用表面電極層に接続されることを特徴とする請求項１〜７のいずれか１項に記載の積層型集積回路。
【請求項９】
前記下段チップの上面に保護膜が設けられ、前記上段チップを嵌め込む開口部が前記保護膜に設けられたことを特徴とする請求項１〜８のいずれか１項に記載の積層型集積回路。
【請求項１０】
前記下段用半導体素子の制御電極層に電気的に接続された第１制御電極パッドと、前記上段用半導体素子の制御電極層に電気的に接続された第２制御電極パッドと、前記外部回路接続用上面電極層とが露出されて並列に配置されることを特徴とする請求項１〜９のいずれか１項に記載の積層型集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型集積回路に関し、特に、電気回路における保護用半導体スイッチに用いることが可能な電力用積層型集積回路に関する。
【背景技術】
【０００２】
特許文献１には、双方向電力スイッチを電力変換装置等に用いることが提案されている。また、自動車電装用の駆動回路では、電子制御ユニット（ＥＣＵ）等の破壊を防止するため、上流側に半導体スイッチが配置されている。駆動回路等に異常が発生すると、半導体スイッチで回路を遮断し、ＥＣＵを保護する。また、自動車等に使用される電気回路において、バッテリを誤って逆向きに接続することもあるため、ＥＣＵ等の破壊を防止する技術が求められている。
【０００３】
従来、電気回路等の破壊防止のために、単体のｎ型ＭＩＳトランジスタ等を双方向に配置して半導体スイッチを構成した電力用ハイブリッド集積回路が用いられる。従来の電力用ハイブリッド集積回路では、例えば、第１ＭＩＳトランジスタのソース電極と、第２ＭＩＳトランジスタのソース電極とが同一水平レベルで接続される。また、第１及び第２ＭＩＳトランジスタにはそれぞれ、導通方向が逆方向になるように逆並列にボディダイオード（寄生ダイオード）が接続される。このような電力用ハイブリッド集積回路を半導体スイッチとして用いる場合、通常使用時には第１及び第２ＭＩＳトランジスタを導通状態にして通電する。この場合、第１ＭＩＳトランジスタは通常方向の接続であるが、第２ＭＩＳトランジスタは逆方向の接続となる。第２ＭＩＳトランジスタでは、ゲート電圧を高くすることで導通状態にすることができる。また、第２ＭＩＳトランジスタのボディダイオードは順方向の接続となるので、ボディダイオードを通しても電流を流すことができる。
【０００４】
半導体スイッチ等を構成する電力用ハイブリッド集積回路は、負荷等の異状により大電流が流れた場合、第１及び第２ＭＩＳトランジスタを遮断状態にして負荷等の破壊を防止する。また、バッテリ逆接時では、第１ＭＩＳトランジスタのボディダイオードが順方向接続となり、電流が逆流する可能性がある。そのため、第２ＭＩＳトランジスタを遮断状態とすることで、電力用ハイブリッド集積回路を通して電源に接続された電気回路及び配線等の破壊を防止する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１７８３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体スイッチをＭＩＳトランジスタのディスクリート製品を平面的に配置して電力用ハイブリッド集積回路を実現する場合、実装面積が大きく、電気回路の小型化が困難である。
【０００７】
本発明は上記課題に着目してなされたものであって、実装面積の低減が可能で、双方向スイッチ等として使用可能な積層型集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る積層型集積回路の一態様は、（ａ）下段用半導体素子と、この下段用半導体素子の上面側に位置する一方の主電極領域に電気的に接続される積層用表面電極層と、を備える下段チップと、（ｂ）上段用半導体素子と、この上段用半導体素子の下面側に位置する一方の主電極領域に電気的に接続され、積層用表面電極層に金属学的に接触する積層用裏面電極層と、を備える上段チップと、を備えることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、実装面積の低減が可能で、双方向スイッチ等として使用可能な積層型集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る積層型集積回路（ハイブリッド集積回路）の一例を示す断面概略図である。
【図２】本発明の実施形態に係る積層型集積回路の実装の一例を説明する回路図である。
【図３】本発明の実施形態に係る積層型集積回路の実装の他の例を説明する回路図である。
【図４】比較例に係る平面型ハイブリッド集積回路の実装の一例を説明する回路図である。
【図５】本発明の実施形態に係る積層型集積回路の製造方法の工程の一例を説明するための上面図である。
【図６】本発明の実施形態に係る積層型集積回路の製造方法の工程の一例を説明するための図５に引き続く上面図である。
【図７】本発明の実施形態に係る積層型集積回路の製造方法の工程の一例を説明するための図６に引き続く断面図である。
【図８】本発明の実施形態に係る積層型集積回路の製造方法の工程の一例を説明するための図７に引き続く上面図である。
【図９】本発明の実施形態に係る積層型集積回路の製造方法の工程の一例を説明するための図８に引き続く上面図である。
【発明を実施するための形態】
【００１１】
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１３】
積層型集積回路（ハイブリッド集積回路）に用いられる各半導体素子の「一方の主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「他方の主電極領域」とは、ＦＥＴやＳＩＴにおいては上記一方の主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記一方の主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記一方の主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、積層型集積回路に用いられる各半導体素子の「一方の主電極領域」がソース領域であれば、「他方の主電極領域」はドレイン領域を意味する。「一方の主電極領域」がエミッタ領域であれば、「他方の主電極領域」はコレクタ領域を意味する。「一方の主電極領域」がアノード領域であれば、「他方の主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、対称構造のＦＥＴ等では、「一方の主電極領域」の機能と「他方の主電極領域」の機能を交換可能である。
【００１４】
同様に本明細書において、「制御電極」とは、一方の主電極領域と他方の主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＦＥＴやＳＩＴにおいてはソース領域とドレイン領域の間を流れる主電流を制御するゲート電極が該当する。ＩＧＢＴにおいてもエミッタ領域とコレクタ領域の間を流れる主電流を制御するゲート電極が該当する。ＳＩサイリスタＧＴＯにおいてはアノード領域とカソード領域の間を流れる主電流を制御するゲート電極が該当する。又ＢＪＴにおいては、エミッタ領域とコレクタ領域の間を流れる主電流を制御するベース電極が該当する。
【００１５】
（実施形態）
本発明の実施形態に係る積層型集積回路（ハイブリッド集積回路）１は、図１に示すように、ｐ型（第１導電型）のキャリア（正孔）を主電流とする下段チップ３、及びｎ型（第２導電型）のキャリア（電子）を主電流とする上段チップ５を備える。上段チップ５の上段用半導体素子としてＭＩＳ電界効果トランジスタ（ＦＥＴ）、ＭＩＳ静電誘導トランジスタ（ＳＩＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の絶縁ゲート構造の半導体素子が好適である。下段チップ３に用いられる下段用半導体素子は、縦型構造であっても横型構造であってもよいが、以下の説明から理解できるように、上段チップ５に用いられる上段用半導体素子はチップの深さ方向に主電流が流れる縦型構造が好ましい。以下、積層型集積回路１として、珪素（Ｓｉ）を用いるプレーナゲート構造のＭＩＳＦＥＴを採用した場合について説明する。しかし、トレンチゲート構造のＭＩＳトランジスタであっても、同様な効果を奏することは、以下の説明から本発明の趣旨を理解すれば当業者には自明な事項であろう。なお、ＭＩＳトランジスタとはＭＩＳＦＥＴ及びＭＩＳＳＩＴを含む概念である。
【００１６】
ゲート絶縁膜にシリコン酸化膜（ＳｉＯ２）膜を用いたＭＯＳトランジスタに対して、「ＭＩＳトランジスタ」は、ＳｉＯ２膜以外の絶縁膜をゲート絶縁膜として用いた、より包括的な絶縁ゲート型トランジスタを意味する。ＭＩＳトランジスタのゲート絶縁膜には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。また、半導体材料として、Ｓｉの他にも、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。
【００１７】
下段チップ３は、ｐ型のドリフト領域（走行領域）１２、ｎ型のベース領域１３、ｎ+型のコンタクト領域１４、ｐ型のソース領域（一方の主電極領域）１５、及び絶縁ゲート型電極構造（１６，１７）を備える半導体素子を少なくとも備えている。ベース領域１３は、ドリフト領域１２の上に配置される。コンタクト領域１４は、ベース領域１３の上部に配置される。ソース領域１５は、ベース領域１３の上部にコンタクト領域１４に隣接して配置される。絶縁ゲート型電極構造（１６，１７）は、ゲート絶縁膜１６及びゲート電極層（制御電極層）１７を備える。ゲート絶縁膜１６は、ベース領域１３の上面を覆い、ソース領域１５の一部及びドリフト領域１６の一部に延在する。ゲート電極層１７は、ゲート絶縁膜１６の上に配置される。
【００１８】
ゲート電極層１７上には層間絶縁膜１８が設けられる。ソース電極層（積層用表面電極層）１９が、ソース領域１５及びコンタクト領域１４に電気的に接し、層間絶縁膜１８を覆うように設けられる。積層用表面電極層１９の上面には、窒化珪素（Ｓｉ３Ｎ４）やポリイミド等の絶縁膜を用いた保護膜２１が配置される。保護膜２１には、上段チップを嵌め込む開口部２２が設けられる。積層用表面電極層１９として、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。また、積層用表面電極層１９の表面にニッケル（Ｎｉ）等を配置してもよい。
【００１９】
ドリフト領域１２は、ｐ+型のドレイン領域（他方の主電極領域）１１の上面に配置される。ドレイン電極層（外部回路接続用底面電極層）２０が、ドレイン領域１１の裏面に接するように配置される。外部回路接続用底面電極層２０としては、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００２０】
上段チップ５は、ｎ型のドリフト領域（走行領域）１２ａ、ｐ型のベース領域１３ａ、ｐ+型のコンタクト領域１４ａ、ｎ型のソース領域（一方の主電極領域）１５ａ、及び絶縁ゲート型電極構造（１６ａ，１７ａ）を備える半導体素子を少なくとも備えている。ベース領域１３ａは、ドリフト領域１２ａの上に配置される。コンタクト領域１４ａは、ベース領域１３ａの上部に配置される。ソース領域１５ａは、ベース領域１３ａの上部にコンタクト領域１４ａに隣接して配置される。絶縁ゲート型電極構造（１６ａ，１７ａ）は、ゲート絶縁膜１６ａ及びゲート電極層（制御電極層）１７ａを備える。ゲート絶縁膜１６ａは、ベース領域１３ａの上面を覆い、ソース領域１５ａの一部及びドリフト領域１６ａの一部に延在する。ゲート電極層１７ａは、ゲート絶縁膜１６ａの上に配置される。
【００２１】
ゲート電極層１７ａ上には層間絶縁膜１８ａが設けられる。ソース電極層（外部回路接続用上面電極層）１９ａが、ソース領域１５ａ及びコンタクト領域１４ａに電気的に接し、層間絶縁膜１８ａを覆うように設けられる。外部回路接続用上面電極層１９ａの上面には、Ｓｉ３Ｎ４やポリイミド等の絶縁膜を用いた保護膜２１ａが配置される。保護膜２１ａには、開口部２２ａが設けられる。外部回路接続用上面電極層１９ａとして、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。また、積層用表面電極層１９の表面にニッケル（Ｎｉ）等を配置してもよい。
【００２２】
ドリフト領域１２ａは、ｎ+型のドレイン領域（他方の主電極領域）１１ａの上面に配置される。ドレイン電極層（積層用裏面電極層）２０ａが、ドレイン領域１１の裏面に電気的に接するように配置される。積層用裏面電極層２０ａとしては、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００２３】
なお、図１の断面図では図示を省略しているが、半導体チップ３のゲート電極層１７に電気的に接続されたゲート電極パッド（制御電極パッド）が保護膜２１上に配置される。同様に、半導体チップ５のゲート電極層１７ａに電気的に接続されたゲート電極パッド（制御電極パッド）が保護膜２１ａ上に配置される。
【００２４】
図１に示すように、上段用半導体素子の積層用裏面電極層２０ａが下段用半導体素子の積層用表面電極層１９と金属学的に接触するように、導電部材２３を介して開口部２２に嵌め込まれる。より一般的には、上段用半導体素子の積層用裏面電極層２０ａが下段チップ３を構成している下段用半導体素子のうちの少なくとも一つの下段用半導体素子の積層用表面電極層１９と金属学的に接触する。金属学的に接触に用いられる導電部材２３として、半田及び銀ペースト等が用いられる。この場合、下段チップ３を構成している下段用半導体素子の外部回路接続用底面電極層２０と上段チップ５を構成している上段用半導体素子の外部回路接続用上面電極層１９ａとにそれぞれ端子が接続して、例えば、半導体スイッチとして機能させることが可能である。下段チップ３の上に、下段チップ３を構成している下段用半導体素子と極性の異なる半導体素子を備える上段チップ５を積層した構造（ＣＯＣ）とすることで積層型集積回路１を構成して１パッケージ化することができる。また、実施形態では、下段チップ３の上に上段チップ５を配置している。正孔の移動度は、電子の移動度に比べて１／３程度小さい。オン抵抗の増加を抑制するため、ｐ型ＭＩＳトランジスタの面積を大きくすることが望ましい。そのため、面積が大きくなる下段用半導体素子を下段チップ３に備え、面積が比較的小さくなる上段用半導体素子を上段チップ５に備えることが望ましい。
【００２５】
図２は、実施形態に係る積層型集積回路１を自動車等のバッテリ等の電源部９に、外部回路接続用底面電極層２０及び外部回路接続用上面電極層１９ａを介して通常接続した例である。図２に示すように、下段チップ３のＭＩＳトランジスタＴｒ１のドレインＤ及びソースＳに、ボディダイオードＤｉ１のアノード及びカソードがそれぞれ逆並列に接続される。ボディダイオードＤｉ１は、ドレイン領域１１、ドリフト領域１２、ベース領域１３及びコンタクト領域１４で構成される。また、上段チップ５のＭＩＳトランジスタＴｒ２のドレインＤ及びソースＳに、ボディダイオードＤｉ２のカソード及びアノードがそれぞれ逆並列に接続される。ボディダイオードＤｉ２は、ドレイン領域１１ａ、ドリフト領域１２ａ、ベース領域１３ａ及びコンタクト領域１４ａで構成される。ＭＩＳトランジスタＴｒ１のゲートＧ及びＭＩＳトランジスタＴｒ２のゲートＧは、負荷７に設けられたゲート制御回路に接続される。
【００２６】
半導体チップ３の外部回路接続用底面電極層２０に電源部９の正極を接続し、半導体チップ５の外部回路接続用上面電極層１９ａにＥＣＵ等の負荷７を接続する。通常接続時には、図２の点線で示すように、電流は、電源９から積層型集積回路１を通って負荷７に流れる。この時、ＭＩＳトランジスタＴｒ１は逆方向接続で、ボディダイオードＤｉ１は順方向接続となる。一方、ＭＩＳトランジスタＴｒ２は順方向接続で、ボディダイオードＤｉ２は逆方向接続となる。ゲート制御回路からＭＩＳトランジスタＴｒ１、Ｔｒ２を導通状態にする信号がそれぞれのゲートＧに送信される。通常接続時には、図２の点線で示すように、電流は、電源部９からＭＩＳトランジスタＴｒ１、ボディダイオードＤｉ１、及びＭＩＳトランジスタＴｒ２を通って負荷７に流れる。ＭＩＳトランジスタＴｒ１は逆方向接続であるが、ゲート電圧を高くすることで導通状態にすることができる。
【００２７】
負荷７に異常が発生し、大電流が流れた場合は、ゲート制御回路からＭＩＳトランジスタＴｒ１、Ｔｒ２を遮断する信号がそれぞれのゲートＧに送信される。ボディダイオードＤｉ１は導通状態であるが、ＭＩＳトランジスタＴｒ２が遮断状態であるため、電流を遮断することができる。
【００２８】
図３は、実施形態の係る積層型集積回路１を自動車等の電源部９に逆接続した例である。図３に示すように、電源部９に逆接続時には、ＭＩＳトランジスタＴｒ１は通常方向接続で、ボディダイオードＤｉ１は逆方向接続である。ＭＩＳトランジスタＴｒ２は逆方向接続で、ボディダイオードＤｉ２は順方向接続である。この場合、ゲート制御回路によりＭＩＳトランジスタＴｒ１、Ｔｒ２は、遮断状態にされる。ボディダイオードＤｉ２が順方向接続で電流を流すことは可能であるが、ＭＩＳトランジスタＴｒ１、Ｔｒ２、及びボディダイオードＤｉ１が遮断されているので、電流は流れない。
【００２９】
電源部９が積層型集積回路１に通常接続される時には、上段チップ５は、ボディダイオードＤｉ１が逆方向接続となり、自動車特有のダンプサージ等を考慮して耐圧を高くする必要がある。例えば、電源部９の電圧を２４Ｖ程度とすれば、上段チップ５は４０Ｖ以上の耐圧が必要となる。一方、下段チップ３は、電源部９の逆接続時に電流を遮断すればよいので、耐圧は電源部９の電圧より少しだけ高い３０Ｖ程度でもよい。したがって、上段チップ５の逆耐圧を下段チップ３の逆耐圧以上とすることが望ましい。なお、半導体チップは耐圧を下げることで、オン抵抗を低下させることが可能である。例えば、逆耐圧を約４０Ｖから約３０Ｖに低減すると、チップサイズを１０％程度低減することが可能で、製造コストの低下が可能となる。また、実施形態に係る積層型集積回路１は、逆耐圧に問題がなければ、無極性の双方向半導体スイッチとして使用可能である。
【００３０】
上述のように、実施形態に係る積層型集積回路１では、下段チップ３及び上段チップ５を積層して１パッケージ化している。図４に示すように、従来のハイブリッド集積回路１００では、２個のディスクリートＭＩＳトランジスタを個別にパッケージした半導体チップ１０１ａ及び半導体チップ１０１ｂを用いている。そのため、実施形態の係る積層型集積回路１は、従来の半導体チップ１０１ａ及び半導体チップ１０１ｂを２個並べたハイブリッド集積回路１００に比べ、実装面積を半分以下とすることができる。なお、図４に示すように、ソースＳ同士を突き合せて半導体チップ１０１ａ及び半導体チップ１０１ｂを積層する場合、上段となる、例えば半導体チップ１０１ｂのゲート電極パッドが下向きに配置されることになる。また、ドレインＤを突き合せて積層する場合、半導体チップ１０１ａ及び半導体チップ１０１ｂそれぞれのゲート電極パッドが、積層構造の上面及び下面に露出されることになる。そのため、半導体チップ１０１ａ及び半導体チップ１０１ｂそれぞれのゲートＧへの配線接続が困難となる。
【００３１】
次に、図５〜図９を参照しながら、本発明の実施形態に係る積層型集積回路１の製造方法を説明する。なお、以下に述べる積層型集積回路１の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３２】
図５に示すように、ｐ型ＭＩＳトランジスタを有する半導体チップ３を準備する。半導体チップ３の上面には、保護膜２１に設けられた開口部２２内に積層用表面電極層１９、及び保護膜２１上に配置されたゲート電極パッド２４が露出している。ゲート電極パッド２４は、層間絶縁膜１８を介してゲート電極層１７に電気的に接続されている。
【００３３】
図６に示すように、ｎ型ＭＩＳトランジスタを有する半導体チップ５を準備する。半導体チップ５の上面には、保護膜２１ａに設けられた開口部２２ａ内に外部回路接続用上面電極層１９ａ、及び保護膜２１ａ上に配置されたゲート電極パッド２４ａが露出している。ゲート電極パッド２４ａは、層間絶縁膜１８ａを介してゲート電極層１７ａに電気的に接続されている。なお、半導体チップ３に設けられた開口部２２は、半導体チップ５が嵌め込むことができる寸法で開口されている。
【００３４】
図７に示すように、リフロー法等による半田付け技術等により、下段チップ３の開口部２２に上段チップ５を嵌め込みながら、積層用表面電極層１９と積層用裏面電極層２０ａとを金属学的に接続する。半田付けを容易にするために、半導体チップ３の積層用表面電極層１９の表面にめっき処理等によりＮｉ等を形成する。また、半導体チップ５の積層用裏面電極層２０ａとして、ドレイン領域１１ａ側からＴｉ／Ｎｉ／Ａｕを用いることが望ましい。なお、銀ペースト等の導電性ペーストを用いてもよい。
【００３５】
その結果、図８に示すように、上段チップ５が下段チップ３の開口部２２に嵌め込まれる。導電部材２３により、積層用表面電極層１９と積層用裏面電極層２０ａとが金属学的に接続される。一体化した半導体チップ（３，５）の上面には、下段チップ３のゲート電極パッド２４と、上段チップ５の外部回路接続用上面電極層１９ａ及びゲート電極パッド２４ａとが露出されて並列に配置される。
【００３６】
その後、図９に示すように、半導体チップ（３，５）の外部回路接続用底面電極層２０をリードフレーム３０にダイボンド法等により接続する。外部回路接続用底面電極層２０は、リードフレーム３０の外部端子３２に電気的に接続される。ゲート電極パッド２４、外部回路接続用上面電極層１９ａ及びゲート電極パッド２４ａを、外部端子３４、外部端子３６及び外部端子３８にそれぞれボンディングワイヤ３５、３７及び３９で電気的に接続する。このように、一体化した半導体チップ（３，５）をリードフレーム３０に取り付けて、樹脂モールドすることにより実施形態に係る積層型集積回路１が完成する。
【００３７】
実施形態では、図９に示したように、ゲート電極パッド２４、外部回路接続用上面電極層１９ａ及びゲート電極パッド２４ａを並列に配置して向きをそろえることができる。そのため、ワイヤボンディングが簡単になり、ボンディングワイヤの配線が容易となる。
【００３８】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００３９】
例えば、図１では、下段チップ３がｐ＋型のドレイン領域１１上に、ｐ型のドリフト領域（走行領域）１２が設けられた構造を示したが例示に過ぎない。ドレイン領域１１の代わりに、ｎ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｐ＋型埋込層を用い、このｐ＋型埋込層の上にｐ型のドリフト領域（走行領域）１２を連続エピタキシャル成長して３層構造の下段チップを構成してもよい。ドレイン領域１１の代わりにｐ＋型埋込層を用いた３層構造の下段チップの場合は、ドリフト領域（走行領域）１２の上面からｐ＋型埋込層に届くシンカー領域を設ければよい。
【００４０】
或いはｐ＋型埋込層に到達する深いトレンチ（貫通孔）をイオンミリングや反応性イオンエッチング（ＲＩＥ）法で掘って、その貫通孔の側壁にｐ＋型の不純物を拡散してもよい。更に、貫通孔にＤＯＰＯＳやタングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属を埋め込んでシリコン貫通電極（ＴＳＶ）を構成してドレイン電圧供給部としても良い。即ち、シンカー領域やＴＳＶを介してドレイン領域として機能するｐ＋型埋め込みエピタキシャル層にドリフト領域（走行領域）１２の上面側から接続してもよい。この場合、ドレイン電極配線はドリフト領域（走行領域）１２の上面側に設けられる。ドレイン領域１１の代わりに埋め込みエピタキシャル層を用いる場合は、裏面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
【００４１】
又、図１では、下段チップ３にマルチチャネルのＭＩＳＦＥＴが１個搭載されたディスクリート素子の構造を示したが例示に過ぎない。下段チップ３に、複数の半導体素子がモノリシックに集積化された構造でも構わない。このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４２】
１・・・積層型集積回路
３・・・下段チップ
５・・・上段チップ
７・・・負荷
９・・・電源部
１１、１５ａ・・・他方の主電極領域（ドレイン領域）
１２、１２ａ・・・走行領域（ドリフト領域）
１３、１３ａ・・・ベース領域
１４、１４ａ・・・コンタクト領域
１５、１１ａ・・・一方の主電極領域（ソース領域）
１６、１６ａ・・・ゲート絶縁膜
１７、１７ａ・・・ゲート電極層
１８、１８ａ・・・層間絶縁膜
１９・・・積層用表面電極層（ソース電極層）
１９ａ・・・外部回路接続用上面電極層（ソース電極層）
２０・・・外部回路接続用底面電極層（ドレイン電極層）
２０ａ・・・積層用裏面電極層（ドレイン電極層）
２１、２１ａ・・・保護膜
２２、２２ａ・・・開口部
２３・・・導電部材
２４、２４ａ・・・制御電極パッド（ゲート電極パッド）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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