(57)【要約】【課題】レベルシフタ回路のオン電流を高い精度で制御する。【解決手段】信号レベル変換回路（１）は、バイアス電圧を発生するバイアス発生回路（２）と、バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路（３）とを備え、バイアス発生回路（２）が、オペアンプ（４）から出力されたバイアス電圧に基づいて、レベルシフタ回路（３）のオン電流を制御するレプリカ回路（５）を含む。【選択図】図１
2019102891.tif 000002
【特許請求の範囲】
【請求項１】
バイアス電圧を発生するバイアス発生回路と、
前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを備え、
前記バイアス発生回路が、前記バイアス電圧を出力するオペアンプと、
前記オペアンプから出力されたバイアス電圧に基づいて、前記レベルシフタ回路のオン電流を制御するレプリカ回路とを含むことを特徴とする信号レベル変換回路。
【請求項２】
前記レベルシフタ回路には、第１高耐圧Ｐ型トランジスタ、第１高耐圧Ｎ型トランジスタ、及び第１低中耐圧Ｎ型トランジスタがこの順番に直列接続されて形成され、第２高耐圧Ｐ型トランジスタ、第２高耐圧Ｎ型トランジスタ、及び第２低中耐圧Ｎ型トランジスタがこの順番に直列接続されて形成され、
前記第１高耐圧Ｎ型トランジスタのゲートと前記第２高耐圧Ｎ型トランジスタのゲートとの間に前記バイアス電圧が供給され、
前記レプリカ回路が、前記第１高耐圧Ｐ型トランジスタに対応するレプリカＰ型トランジスタと、前記第１高耐圧Ｎ型トランジスタに対応するレプリカＮ型トランジスタとを有する請求項１に記載の信号レベル変換回路。
【請求項３】
前記レプリカ回路が、前記レベルシフタ回路のオン電流を制御するために、前記レプリカＮ型トランジスタに対して前記レプリカＰ型トランジスタと反対側に接続されたオン電流制御可変抵抗と、
前記オン電流制御可変抵抗の値を変更するためのレジスタとを含む請求項２に記載の信号レベル変換回路。
【請求項４】
前記バイアス発生回路により発生したバイアス電圧をバイアス電流信号に変換して出力する電圧電流変換回路と、
前記電圧電流変換回路から出力されたバイアス電流信号を前記バイアス電圧に変換して前記レベルシフタ回路に供給する電流電圧変換回路とをさらに備える請求項１に記載の信号レベル変換回路。
【請求項５】
前記電圧電流変換回路からの一つの出力を複数の出力に分配するリピータ回路をさらに備える請求項４に記載の信号レベル変換回路。
【請求項６】
前記リピータ回路が、前記電流電圧変換回路と他の電流電圧変換回路とに接続される請求項５に記載の信号レベル変換回路。
【請求項７】
バイアス電圧を発生するバイアス発生回路と、前記バイアス発生回路により発生したバイアス電圧をバイアス電流信号に変換して出力する電圧電流変換回路と、制御信号を作成する制御信号作成回路とを含む１個以上の第１ブロックと、
表示駆動信号を作成する表示駆動信号作成ブロックと、前記電圧電流変換回路から出力されたバイアス電流信号を前記バイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを含む１個以上の第２ブロックとを備え、
前記第２ブロックの数が前記第１ブロックの数よりも多いことを特徴とする表示駆動デバイス。
【請求項８】
前記第１ブロックが、前記電圧電流変換回路からの一つの出力を複数の出力に分配するリピータ回路をさらに含む請求項７に記載の表示駆動デバイス。
【請求項９】
バイアス電圧を発生するバイアス発生回路と、前記バイアス発生回路により発生したバイアス電圧をバイアス電流信号に変換して出力する電圧電流変換回路と、前記電圧電流変換回路からの一つの出力を複数の出力に分配するリピータ回路と、制御信号を作成する制御信号作成回路とを含む１個以上の第１ブロックと、
表示駆動信号を作成する表示駆動信号作成ブロックと、前記電圧電流変換回路から出力されたバイアス電流信号を前記バイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを含む１個以上の第２ブロックと、
前記電流電圧変換回路と、前記レベルシフタ回路と、カレントミラー回路とを含む１個以上の第３ブロックと、
前記表示駆動信号作成ブロックと、前記電流電圧変換回路と、前記レベルシフタ回路と、前記リピータ回路とを含む１個以上の第４ブロックとを備え、
前記第３ブロックのカレントミラー回路は前記第４ブロックのリピータ回路に接続され、
前記第３ブロックの数、前記第４ブロックの数は、前記第１ブロックの数よりも多く、
前記第２ブロックの数は、前記第３ブロックの数、前記第４ブロックの数よりも多いことを特徴とする表示駆動デバイス。
【請求項１０】
前記第２ブロックのレベルシフタ回路が、前記第１ブロックの制御信号作成回路により作成された制御信号のレベルを変換する請求項７に記載の表示駆動デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧を所望のレベルにできるようにした信号レベル変換回路、及びこの信号レベル変換回路を使用した表示駆動デバイスに関する。
【背景技術】
【０００２】
レベルシフタ回路は、低電圧レベルの入力信号を高電圧レベルの出力信号へ変換する。そして、入力信号が入力される入力トランジスタは、高電圧が印加されるノードに接続される。このため、入力トランジスタは、破壊を防止するため、高耐圧トランジスタを使用する必要がある。
【０００３】
しかしながら、一般的に高耐圧トランジスタの閾値電圧Ｖｔｈは高い。このため、入力トランジスタにオン電流が十分に流れず、入力トランジスタが正常に動作しないといった問題が生じていた。
【０００４】
このため、特許文献１では、入力トランジスタに高電圧が印加されないようにして、入力トランジスタにオン電流が十分に流れるレベルシフタの回路が開示されている。
【０００５】
図１２に特許文献１に記載のレベルシフタ回路９３を示す。レベルシフタ回路９３は、低電源電圧ＶＤＤＬの入力信号ＩＮがそのゲートに供給されるＮ型トランジスタＴ１と、入力信号ＩＮを反転させた反転信号を出力するインバータＩＮＶと、インバータＩＮＶから出力される反転信号がそのゲートに供給されるＮ型トランジスタＴ２と、Ｐ型トランジスタＴ５・Ｔ６を備える。
【０００６】
これらのＮ型トランジスタＴ１・Ｔ２は、閾値電圧Ｖｔｈの低い低耐圧Ｎ型トランジスタまたは中耐圧Ｎ型トランジスタを使用することでオン電流が十分に流れるようになっている。高耐圧Ｐ型トランジスタＴ５のゲートは高耐圧Ｐ型トランジスタＴ６のドレインに接続される。高耐圧Ｐ型トランジスタＴ６のゲートは高耐圧Ｐ型トランジスタＴ５のドレインに接続される。
【０００７】
本明細書では、以下、「低耐圧Ｎ型トランジスタまたは中耐圧Ｎ型トランジスタ」を「低中耐圧Ｎ型トランジスタ」と総称する場合がある。また、低中耐圧トランジスタの耐圧をＶＤＤＬ、その閾値電圧をＶｔｈｌ、高耐圧トランジスタの耐圧をＶＤＤＨ、その閾値電圧をＶｔｈｈとすると、ＶＤＤＬ＜ＶＤＤＨ、Ｖｔｈｌ＜Ｖｔｈｈの関係が成り立つ。
【０００８】
低耐圧または中耐圧Ｎ型トランジスタをＮ型トランジスタＴ１・Ｔ２に使用する時、Ｎ型トランジスタＴ１・Ｔ２に接続されるノードＣ・Ｄに高電圧が印加されてしまう。このため、低耐圧または中耐圧Ｎ型トランジスタＴ１・Ｔ２に印加される高電圧緩和用として、高耐圧Ｎ型トランジスタＴ３がＮ型トランジスタＴ１とＰ型トランジスタＴ５との間に挿入され、高耐圧Ｎ型トランジスタＴ４がＮ型トランジスタＴ２とＰ型トランジスタＴ６との間に挿入される。
【０００９】
更に、この高耐圧Ｎ型トランジスタＴ３・Ｔ４のゲートの接続点に中間電位となるバイアス電圧ＶＢＩＡＳを印加することによって、ノードＣ・Ｄが高電位とならないようにする。この場合のレベルシフタ回路９３の出力信号ＯＵＴは、入力信号ＩＮの振幅に応じて、０Ｖ（接地電圧ＧＮＤ）から高電源電圧ＶＤＤＨまで可変するフル振幅で出力されることが可能となる。
【００１０】
バイアス電圧ＶＢＩＡＳは、バイアス発生回路９２により生成される。バイアス発生回路９２は、高電源電圧ＶＤＤＨと接地電圧ＧＮＤとの間に直列に接続されたＮ型トランジスタＴ７と抵抗Ｒとを含む。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2012-33987号公報（2012年02月16日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１２に示されるバイアス発生回路９２において製造ばらつきや高電源電圧ＶＤＤＨの電圧の変動が発生すると、バイアス電圧ＶＢＩＡＳが変動する。このため、レベルシフタ回路９３のオン電流が変動する。
【００１３】
バイアス電圧ＶＢＩＡＳが低くなると、レベルシフタ回路９３のオン電流が確保できずレベルシフタ回路９３の動作が不安定になる。一方、バイアス電圧ＶＢＩＡＳが高くなると、オン電流は確保できるが、低耐圧または中耐圧Ｎ型トランジスタＴ１・Ｔ２に高い電圧が印加され破壊や劣化が起こる。
【００１４】
近年、低耐圧または中耐圧トランジスタの微細化が進み、その耐圧は低下しているため、レベルシフタ回路の安定動作と信頼性とを確保する事が難しくなっている。従って、バイアス電圧ＶＢＩＡＳには精度が必要である。つまり、バイアス電圧ＶＢＩＡＳは、レベルシフタ回路のオン電流の確保と、低耐圧または中耐圧トランジスタの信頼性確保とを両立し、製造ばらつきや温度などの動作環境に応じた最適値にする事が求められる。図１２に示されるような簡易なバイアス発生回路９２ではこのようなバイアス電圧ＶＢＩＡＳの作成を実現することができない。
【００１５】
一方、表示駆動デバイス（集積回路）では、信号処理回路の電圧、表示駆動信号の電圧、表示階調信号の電圧等、多くの電圧レベルが必要である。このため、表示駆動デバイスはレベルシフタ回路を多く必要とする。その上、表示駆動デバイスは、表示駆動信号を多数出力する必要があるため、細長い形状になる。
【００１６】
このため、表示駆動デバイスでは、配線抵抗による接地電圧ＧＮＤの違いやレベルシフタ回路近傍の回路の発熱によるトランジスタ特性の変動などが発生する。従って、表示駆動デバイスにおける配線とレベルシフタ回路と近傍の回路とのレイアウトに依存してレベルシフタ回路の特性が変動する。つまり、レベルシフタ回路が配置される環境に応じたバイアス電圧ＶＢＩＡＳを生成する必要がある。バイアス発生回路をレベルシフタ回路の近傍に配置する事でレベルシフタ回路の特性の変動を改善できるが、表示出力回路を多数配置する表示駆動デバイスの部分などレイアウトが密集した部分にバイアス発生回路を配置する事はレイアウト面積の増加に繋がる。レベルシフタ回路がバイアス発生回路から離れた位置に配置される場合でも、レイアウト面積を大きくする事なく、レイアウトの位置に依存したレベルシフタ回路の特性変動に対応したバイアス電圧を生成する事が求められている。
【００１７】
本発明の一態様は、レベルシフタ回路のオン電流を高い精度で制御することができる信号レベル変換回路及び表示駆動デバイスを実現することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の一態様に係る信号レベル変換回路は、バイアス電圧を発生するバイアス発生回路と、前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを備え、前記バイアス発生回路が、前記バイアス電圧を出力するオペアンプと、前記オペアンプから出力されたバイアス電圧に基づいて、前記レベルシフタ回路のオン電流を制御するレプリカ回路とを含むことを特徴とする。
【００１９】
上記の課題を解決するために、本発明の一態様に係る表示駆動デバイスは、バイアス電圧を発生するバイアス発生回路と、前記バイアス発生回路により発生したバイアス電圧をバイアス電流信号に変換して出力する電圧電流変換回路と、制御信号を作成する制御信号作成回路とを含む１個以上の第１ブロックと、表示駆動信号を作成する表示駆動信号作成ブロックと、前記電圧電流変換回路から出力されたバイアス電流信号を前記バイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを含む１個以上の第２ブロックとを備え、前記第２ブロックの数が前記第１ブロックの数よりも多いことを特徴とする。
【００２０】
上記の課題を解決するために、本発明の一態様に係る表示駆動デバイスは、バイアス電圧を発生するバイアス発生回路と、前記バイアス発生回路により発生したバイアス電圧をバイアス電流信号に変換して出力する電圧電流変換回路と、前記電圧電流変換回路からの一つの出力を複数の出力に分配するリピータ回路と、制御信号を作成する制御信号作成回路とを含む１個以上の第１ブロックと、表示駆動信号を作成する表示駆動信号作成ブロックと、前記電圧電流変換回路から出力されたバイアス電流信号を前記バイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧に基づいて低電圧信号を高電圧信号に変換するレベルシフタ回路とを含む１個以上の第２ブロックと、前記電流電圧変換回路と、前記レベルシフタ回路と、カレントミラー回路とを含む１個以上の第３ブロックと、前記表示駆動信号作成ブロックと、前記電流電圧変換回路と、前記レベルシフタ回路と、前記リピータ回路とを含む１個以上の第４ブロックとを備え、前記第３ブロックのカレントミラー回路は前記第４ブロックのリピータ回路に接続され、前記第３ブロックの数、前記第４ブロックの数は、前記第１ブロックの数よりも多く、前記第２ブロックの数は、前記第３ブロックの数、前記第４ブロックの数よりも多いことを特徴とする。
【発明の効果】
【００２１】
本発明の一態様によれば、レベルシフタ回路のオン電流を高い精度で制御することができる。
【図面の簡単な説明】
【００２２】
【図１】（ａ）は実施形態１に係る信号レベル変換回路の回路図であり、（ｂ）は上記信号レベル変換回路に設けられたレベルシフタ回路の内部電圧の遷移波形図である。
【図２】上記信号レベル変換回路に設けられたバイアス発生回路にオン電圧を供給するオン電圧発生回路を説明するための図である。
【図３】実施形態２に係る信号レベル変換回路の回路図である。
【図４】実施形態３に係る信号レベル変換回路の回路図である。
【図５】実施形態３に係る他の信号レベル変換回路の回路図である。
【図６】実施形態４に係る信号レベル変換回路の回路図である。
【図７】実施形態４に係る他の信号レベル変換回路の回路図である。
【図８】実施形態４に係るさらに他の信号レベル変換回路の回路図である。
【図９】実施形態５に係る表示駆動デバイスのブロック図である。
【図１０】実施形態５に係る他の表示駆動デバイスのブロック図である。
【図１１】実施形態５に係るさらに他の表示駆動デバイスのブロック図である。
【図１２】従来のバイアス発生回路の回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、詳細に説明する。
【００２４】
〔実施形態１〕
図１（ａ）は実施形態１に係る信号レベル変換回路１の回路図であり、（ｂ）は信号レベル変換回路１に設けられたレベルシフタ回路３の内部電圧の遷移波形図である。
【００２５】
信号レベル変換回路１は、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、バイアス電圧ＶＢＩＡＳに基づいて低電圧の入力信号ＩＮを高電圧の出力信号ＯＵＴに変換するレベルシフタ回路３とを備える。バイアス発生回路２が、バイアス電圧ＶＢＩＡＳを出力するオペアンプ４と、オペアンプ４から出力されたバイアス電圧ＶＢＩＡＳに基づいて、レベルシフタ回路３のオン電流を制御するレプリカ回路５とを含む。
【００２６】
レベルシフタ回路３には、第１高耐圧Ｐ型トランジスタＴ５、第１高耐圧Ｎ型トランジスタＴ３、及び第１低中耐圧Ｎ型トランジスタＴ１がこの順番に直列接続されて形成され、第２高耐圧Ｐ型トランジスタＴ６、第２高耐圧Ｎ型トランジスタＴ４、及び第２低中耐圧Ｎ型トランジスタＴ２がこの順番に直列接続されて形成される。第１高耐圧Ｎ型トランジスタＴ３のゲートと第２高耐圧Ｎ型トランジスタＴ４のゲートとの間にバイアス電圧ＶＢＩＡＳが供給される。
【００２７】
レプリカ回路５が、第１高耐圧Ｐ型トランジスタＴ５に対応するレプリカＰ型トランジスタＴ５Ｒと、第１高耐圧Ｎ型トランジスタＴ３に対応するレプリカＮ型トランジスタＴ３Ｒとを有する。
【００２８】
レプリカ回路５は、レベルシフタ回路３の第１低中耐圧Ｎ型トランジスタＴ１に流れるオン電流を制御するために、レプリカＮ型トランジスタＴ３Ｒに対してレプリカＰ型トランジスタＴ５Ｒと反対側に接続されたオン電流制御可変抵抗Ｒａと、オン電流制御可変抵抗Ｒａの値を変更するためのレジスタとを含む。
【００２９】
図１（ｂ）に示される遷移波形は、レベルシフタ回路３の低中耐圧Ｎ型トランジスタＴ１のゲートに供給される入力信号ＩＮの波形Ｗ１と、低中耐圧Ｎ型トランジスタＴ１のドレインまたは高耐圧Ｎ型トランジスタＴ３のソースに繋がるノードＡの電圧波形Ｗ２と、第１高耐圧Ｎ型トランジスタＴ３のドレインに繋がるノードＢの電圧波形Ｗ３とである。
【００３０】
入力信号ＩＮが接地電圧ＧＮＤから低電源電圧ＶＤＤＬに遷移し、レベルシフタ３の出力信号ＯＵＴに対応するノードＢの電圧が高電源電圧ＶＤＤＨから接地電圧ＧＮＤに遷移する時のレベルシフタ回路３の動作について説明する。
【００３１】
まず、入力信号ＩＮが接地電圧ＧＮＤから低電源電圧ＶＤＤＬになると、第１低中耐圧Ｎ型トランジスタＴ１がオンし、ノードＡの電圧ＶＡが低下する。そして、ノードＡの電圧ＶＡがオン電圧Ｖｏｎまで低下すると、第１高耐圧Ｎ型トランジスタＴ３のゲート・ソース間の電位差がバイアス電圧ＶＢＩＡＳとオン電圧Ｖｏｎとの間の電位差になり第１高耐圧Ｎ型トランジスタＴ３はオンする。この時を時間ｔｉｍｅ１とする。
【００３２】
第１高耐圧Ｎ型トランジスタＴ３がオンすると、レベルシフタ回路３の第１高耐圧Ｐ型トランジスタＴ５、第１高耐圧Ｎ型トランジスタＴ３、及び第１低中耐圧Ｎ型トランジスタＴ１にオン電流Ｉｏｎが流れ、ノードＢは図１（ｂ）に示すように高電源電圧ＶＤＤＨから接地電圧ＧＮＤに遷移する。
【００３３】
図１に示すバイアス発生回路２は、オン電流Ｉｏｎを高い精度で制御することができ、レベルシフタ回路３の動作速度を高い精度で制御することができる。
【００３４】
次に、バイアス発生回路２でオン電流Ｉｏｎを制御する方法について説明する。バイアス発生回路２はオペアンプ４とレプリカ回路５で構成されている。また、レプリカ回路５のレプリカＮ型トランジスタＴ３ＲとレプリカＰ型トランジスタＴ５Ｒとは、レベルシフタ回路３の第１高耐圧Ｎ型トランジスタＴ３、第１高耐圧Ｐ型トランジスタＴ５と電気特性を揃えるために、第１高耐圧Ｎ型トランジスタＴ３、第１高耐圧Ｐ型トランジスタＴ５と同じチャネル長である方が望ましい。但し、本発明はこれに限定されず、同じチャネル長に限定されるものではない。
【００３５】
オペアンプ４のＰ型トランジスタＴ１３のゲートにオン電圧Ｖｏｎが入力されると、オペアンプ４の動作によってノードＡＲの電圧はオン電圧Ｖｏｎになり、オペアンプ４からバイアス電圧ＶＢＩＡＳが出力される。
【００３６】
レプリカ回路５のレプリカＰ型トランジスタＴ５Ｒはオンしており、ノードＢＲの電圧は高電源電圧ＶＤＤＨになる。そして、レプリカＮ型トランジスタＴ３Ｒのゲートにはバイアス電圧ＶＢＩＡＳが印加され、オン電圧Ｖｏｎ/オン電流制御可変抵抗Ｒａで決まるオン電流ＩｏｎがレプリカＮ型トランジスタＴ３Ｒ及びオン電流制御可変抵抗Ｒａを流れる。
【００３７】
レベルシフタ回路３の第１高耐圧Ｎ型トランジスタＴ３のゲートには、第１高耐圧Ｎ型トランジスタＴ３がオンする時間ｔｉｍｅ１において、レプリカ回路５のレプリカＮ型トランジスタＴ３Ｒのゲートに印加されるバイアス電圧ＶＢＩＡＳと同じ電圧が印加されている。このため、製造ばらつき、温度、第１高耐圧Ｎ型トランジスタＴ３の基板バイアス効果などの信号レベル変換回路１の動作環境に応じたバイアス電圧ＶＢＩＡＳを生成し、レベルシフタ回路３のオン電流Ｉｏｎを高い精度で制御することができる。
【００３８】
図２を参照して、オン電流Ｉｏｎを決めるオン電圧Ｖｏｎを発生させるオン電圧発生回路１８を説明する。オン電圧発生回路１８は、バンドギャップリファレンス回路１３と抵抗Ｒ１と抵抗Ｒ２とを備える。抵抗Ｒ１と抵抗Ｒ２とは、バンドギャップリファレンス回路１３に直列に接続される。
【００３９】
バンドギャップリファレンス回路１３が生成した基準電圧ＶＢＧＲを抵抗Ｒ１と抵抗Ｒ２とで抵抗分割する事によって、オン電圧Ｖｏｎがオペアンプ４に供給される。これにより、製造ばらつき、温度、電源電圧に依存しないオン電圧Ｖｏｎを生成することができる。
【００４０】
但し、オン電圧Ｖｏｎの発生回路はオン電圧発生回路１８に限定されるものではない。例えば、オン電圧Ｖｏｎに所望の温度係数を持たせたい場合は、ＰＴＡＴ電圧源からオン電圧Ｖｏｎを生成してもよい。また、図２に示すオン電流制御可変抵抗Ｒａ、抵抗Ｒ１・Ｒ２の抵抗値をレジスタによって可変に変更できるようにすれば、オン電圧Ｖｏｎとオン電流Ｉｏｎとをレジスタによって変更でき、レベルシフタ回路３の動作速度をレジスタで変更することが可能になる。
【００４１】
〔実施形態２〕
本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
【００４２】
図３は実施形態２に係る信号レベル変換回路１Ａの回路図である。信号レベル変換回路１Ａは、バイアス発生回路２と、レベルシフタ回路３・３Ａと、電圧電流変換回路７と、電流電圧変換回路８とを備える。レベルシフタ回路３は、バイアス発生回路２の近傍に配置され、バイアス発生回路２で発生したバイアス電圧ＶＢＩＡＳを直接入力する。一方、レベルシフタ回路３Ａは、バイアス発生回路２から離れた位置に配置され、バイアス発生回路２で発生したバイアス電圧ＶＢＩＡＳを、電圧電流変換回路７にて電流信号に変換し、レベルシフタ回路３Ａの近傍で電流電圧変換回路８で電圧信号に変換してレベルシフタ回路３Ａにバイアス電圧ＶＢＩＡＳが入力される。
【００４３】
〔実施形態３〕
本発明のさらに他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
【００４４】
図４は実施形態３に係る信号レベル変換回路１Ｂの回路図である。信号レベル変換回路１Ｂは、バイアス発生回路２と電圧電流変換回路７と電流電圧変換回路８とレベルシフタ回路３とを備える。
【００４５】
図４に示す例は、バイアス発生回路２と電圧電流変換回路７と電流電圧変換回路８とレベルシフタ回路３との具体的な回路例であり、バイアス発生回路２から離れた場所にレベルシフタ回路３が配置された場合を想定している。
【００４６】
図４に示すように、図１で説明したバイアス発生回路２から出力されるバイアス電圧ＶＢＩＡＳを電圧電流変換回路７のオペアンプのＮ型トランジスタＴ２３のゲートに入力すると、オペアンプの動作によって、ノードＣの電圧はバイアス電圧ＶＢＩＡＳになる。そして、オペアンプからＰ型トランジスタＴ２６のゲートに供給されるゲート電圧Ｖｂｐが出力される。Ｐ型トランジスタＴ２６は電流源であり、Ｎ型トランジスタＴ２８と抵抗Ｒｂにはバイアス電流ＩＢＩＡＳ１が流れる。カレントミラー回路であるＰ型トランジスタＴ２７は電流源であり、電流電圧変換回路８に設けられたＮ型トランジスタＴ２８Ｒと抵抗Ｒｃとにはバイアス電流ＩＢＩＡＳ２が流れ、
ＶＢＩＡＳ２＝Ｖｇｓ＋ＩＢＩＡＳ２×Ｒｃ＋ΔＧＮＤ
を生成し、バイアス電流ＩＢＩＡＳ２がレベルシフタ回路３に入力される。
【００４７】
電流ＶＢＩＡＳ２の式中のＶｇｓはＮ型トランジスタＴ２８Ｒのゲート・ソース間の電圧であり、ΔＧＮＤはバイアス発生回路２の接地電圧ＧＮＤ（ＧＮＤ１）とレベルシフタ回路３の接地電圧ＧＮＤ（ＧＮＤ２）との間の差分である。ＶＢＩＡＳ２の１項目にあるＶｇｓはレベルシフタ回路３の近傍の回路の発熱によるトランジスタ特性の変動を反映し、３項目であるΔＧＮＤは配線抵抗によるバイアス発生回路２とレベルシフタ回路３との間の接地電圧ＧＮＤの違いを反映する。
【００４８】
ここでは、オン電流Ｉｏｎとバイアス電流ＩＢＩＡＳ１とバイアス電流ＩＢＩＡＳ２とが同じであることが望ましく、レプリカＮ型トランジスタＴ３ＲとＮ型トランジスタＴ２８とＮ型トランジスタＴ２８Ｒとのサイズが同じであることが望ましく、オン電流制御可変抵抗Ｒａと抵抗Ｒｂと抵抗Ｒｃとの抵抗値が同じであることが望ましい。しかしながら、本発明はそれに限定されるものではない。例えば、バイアス電流ＩＢＩＡＳ１とバイアス電流ＩＢＩＡＳ２とをオン電流Ｉｏｎの１／２にする場合、Ｎ型トランジスタＴ２８とＮ型トランジスタＴ２８Ｒとのゲート幅をレプリカＮ型トランジスタＴ３Ｒのゲート幅の１／２にし、抵抗Ｒｂと抵抗Ｒｃをオン電流制御可変抵抗Ｒａの２倍の抵抗値にすれば同様の効果が得られる。
【００４９】
図５は実施形態３に係る他の信号レベル変換回路１Ｃの回路図である。図４はレベルシフタ回路３の近傍に配置する電流電圧変換回路８がトランジスタ１個（Ｎ型トランジスタＴ２８Ｒ）と抵抗１個（抵抗Ｒｃ）と簡易な回路構成であるが、更に簡易な回路構成としてトランジスタ１個（Ｎ型トランジスタＴ２８Ｒ）の回路構成を図５に示す。
【００５０】
〔実施形態４〕
図６は実施形態４に係る信号レベル変換回路１Ｄの回路図である。信号レベル変換回路１Ｄは、バイアス発生回路２と、バイアス発生回路２に接続されたレベルシフタ回路３と、バイアス発生回路２に接続された電圧電流変換回路７と、電圧電流変換回路７に対して互いに並列に接続された複数の電流電圧変換回路８と、各電流電圧変換回路８に接続されたレベルシフタ回路３とを備える。
【００５１】
実施形態４は、バイアス発生回路２から離れた場所に配置されたレベルシフタ回路３が複数ある場合であり、図６、図７、及び図８に回路例を示す。
【００５２】
図６は図４に示される電圧電流変換回路７のカレントミラー回路である１個のＰ型トランジスタＴ２７を複数個のＰ型トランジスタＴ２７にして、電流源を複数個にする。それぞれの電流源が電流電圧変換回路８に接続され、複数のレベルシフタ回路３のバイアス電圧ＶＢＩＡＳｎをそれぞれ生成し、レベルシフタ３Ａに入力することができる。
【００５３】
図７、図８では、図４に示される電圧電流変換回路７と電流電圧変換回路８との間にリピータ回路９・９Ｆをそれぞれ設けている。
【００５４】
図６の構成では、多数のレベルシフタ回路３Ａにバイアス電圧ＶＢＩＡＳｎを供給する場合、電圧電流変換回路７から多くの配線を引く必要があり、配線数が増え、レイアウト効率が悪くなる。
【００５５】
リピータ回路９は、電圧電流変換回路７の１出力を複数の出力に変換する回路であり、Ｎ型トランジスタＴ３１・Ｔ３２とＰ型トランジスタＴ３３のカレントミラー回路で構成されている。図７の電流電圧変換回路８Ｅはリピータ回路９のＰ型トランジスタＴ３３のゲート電圧Ｖｂｐ２をＰ型トランジスタＴ３４のゲートに入力する。Ｐ型トランジスタＴ３３のバイアス電流ＩＢＩＡＳ２をコピーしたバイアス電流ＩＢＩＡＳ３がＮ型トランジスタＴ２８Ｒと抵抗Ｒｃに流れて、バイアス電圧ＶＢＩＡＳ２を生成し、レベルシフタ回路３に入力する。図７に示すように電流電圧変換回路８Ｅの数を増やすことで複数のレベルシフタ回路３に容易に対応することできる。
【００５６】
図８のリピータ回路９Ｆは、電圧電流変換回路７の１出力を複数の出力に変換する回路であり、Ｎ型トランジスタＴ４１・Ｔ４２とＰ型トランジスタＴ４３・Ｔ４４・Ｔ４５のカレントミラー回路で構成されている。Ｐ型トランジスタＴ４３のバイアス電流ＩＢＩＡＳ２をコピーしたバイアス電流ＩＢＩＡＳ３の電流源のＰ型トランジスタＴ４４は、図４で説明した電流電圧変換回路８に電流を供給し、バイアス電圧ＶＢＩＡＳ２を生成し、レベルシフタ回路３に入力する。図８に示すＰ型トランジスタＴ４４・Ｔ４５を増やすことで複数のレベルシフタ回路３に容易に対応することができる。また、複数のリピータ回路９Ｆを介して、電流電圧回路８に接続してもよい。
【００５７】
〔実施形態５〕
図９は実施形態５に係る表示駆動デバイス６のブロック図である。図１０は実施形態５に係る他の表示駆動デバイス６Ａのブロック図である。
【００５８】
表示駆動デバイス６・６Ａは、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、バイアス発生回路２により発生したバイアス電圧ＶＢＩＡＳをバイアス電流信号に変換して出力する電圧電流変換回路７と、制御信号を作成する制御信号作成回路１０とを含む１個以上の第１ブロック１４と、表示駆動信号を作成する表示駆動信号作成ブロック１１と、電圧電流変換回路７から出力されたバイアス電流信号をバイアス電圧ＶＢＩＡＳに変換する電流電圧変換回路８と、バイアス電圧ＶＢＩＡＳに基づいて入力信号ＩＮ（低電圧信号）を出力信号ＯＵＴ（高電圧信号）に変換するレベルシフタ回路３とを含む１個以上の第２ブロック１５とを備え、第２ブロック１５の数が第１ブロック１４の数よりも多い。
【００５９】
図９及び図１０に示す表示駆動デバイス６・６Ａは、第１ブロック１４の両側に複数の第２ブロック１５を配置している。第２ブロック１５を図９が２段配置した場合を示し、図１０が１段配置した場合を示している。
【００６０】
第１ブロック１４には、制御信号作成回路１０と、バイアス発生回路２と、電圧電流変換回路７と、リピータ回路９とが配置されている。第２ブロック１５には、電流電圧変換回路８と、レベルシフタ回路３と、表示駆動信号作成ブロック１１とが配置されている。
【００６１】
第１ブロック１４では、表示に必要な制御信号が作成され、第２ブロック１５に供給される。また、第１ブロック１４では、レベルシフタ回路３で必要なバイアス電圧ＶＢＩＡＳを発生し、電流に変換して第２ブロック１５に供給している。
【００６２】
第２ブロック１５では、電流に変換されていたバイアス電圧ＶＢＩＡＳを電圧に戻し、レベルシフタ回路３に供給している。レベルシフタ回路３は制御信号を表示駆動の信号レベルにレベル変換して表示駆動信号作成ブロック１１に供給している。
【００６３】
図９及び図１０は第２ブロック１５が多数ある場合を示している。図７に示す回路構成ではリピータ回路９の負荷が大きくなるデメリットがあり、図８に示す回路構成では配線数が増加するデメリットがある。次に説明する図１１に示す構成によれば、上記デメリットを軽減することができる。
【００６４】
図１１は実施形態５に係るさらに他の表示駆動デバイス６Ｂのブロック図である。表示駆動デバイス６Ｂは、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、バイアス発生回路２により発生したバイアス電圧ＶＢＩＡＳをバイアス電流信号に変換して出力する電圧電流変換回路７と、電圧電流変換回路７からの一つの出力を複数の出力に分配するリピータ回路９と、制御信号を作成する制御信号作成回路１０とを含む１個以上の第１ブロック１４と、表示駆動信号を作成する表示駆動信号作成ブロック１１と、電圧電流変換回路７から出力されたバイアス電流信号をバイアス電圧ＶＢＩＡＳに変換する電流電圧変換回路８と、バイアス電圧ＶＢＩＡＳに基づいて入力信号ＩＮ（低電圧信号）を出力信号ＯＵＴ（高電圧信号）に変換するレベルシフタ回路３とを含む１個以上の第２ブロック１５と、電流電圧変換回路８と、レベルシフタ回路３と、カレントミラー回路１２とを含む１個以上の第３ブロック１６と、表示駆動信号作成ブロック１１と、電流電圧変換回路８と、レベルシフタ回路３と、リピータ回路９とを含む１個以上の第４ブロック１７とを備え、第３ブロック１６のカレントミラー回路１２は第４ブロック１７のリピータ回路９に接続され、第３ブロック１６の数、第４ブロック１７の数は、第１ブロック１４の数よりも多く、第２ブロック１５の数は、第３ブロック１６の数、第４ブロック１７の数よりも多い。
【００６５】
図１１に示される表示駆動デバイス６Ｂは、第１ブロック１４の両側に、複数の第２ブロック１５と、第３ブロック１６と、第４ブロック１７とを１段配置した場合を示す。第３ブロック１６の構成は、第２ブロック１５の構成にカレントミラー回路１２を追加した構成である。第４ブロック１７の構成は、第２ブロック１５の構成にリピータ回路９を追加した構成である。図１１の表示駆動デバイス６Ｂの構成によれば、図７に示す回路構成で第１ブロック１４のリピータ回路９の負荷を軽減することができる。
【００６６】
第１ブロック１４では、表示に必要な制御信号が作成され、第２ブロック１５に供給される。また、レベルシフタ回路３で必要なバイアス電圧ＶＢＩＡＳを発生し、電流に変換して複数の第２ブロック１５と第３ブロック１６とに供給している。
【００６７】
第３ブロック１６の構成は、第２ブロック１５の構成にカレントミラー回路１２を追加した構成である。カレントミラー回路１２は、図７に示すＰ型トランジスタＴ３４と同様のＰ型トランジスタＴ３４Ｒで構成される。Ｐ型トランジスタＴ３４Ｒのソースは高電源電圧ＶＤＤＨに接続され、ゲートはゲート電圧Ｖｂｐ２に接続されていて、図７に示すバイアス電流ＩＢＩＡＳ２をコピーした電流を第４ブロック１７に供給する。第４ブロック１７では、図７に示すリピータ回路９と電流電圧変換回路８Ｅがあり、ゲート電圧Ｖｂｐ２を各第２ブロック１５の電流電圧変換回路８に供給する。
【００６８】
表示パネルの高精細化と大型化とにより、表示駆動デバイスの表示駆動信号出力が多出力化し、チップサイズの長辺が１５ｍｍを超えるようになってきている。このため、バイアス発生回路２とレベルシフタ回路３との間の距離が離れてしまい、（発明が解決しようとする課題）の欄に記載した課題が発生するが、実施形態１から５に記載の回路構成により、上記課題を解決する事ができる。
【００６９】
〔まとめ〕
本発明の態様１に係る信号レベル変換回路１・１Ａ〜１Ｆは、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、前記バイアス電圧ＶＢＩＡＳに基づいて低電圧信号（入力信号ＩＮ）を高電圧信号（出力信号ＯＵＴ）に変換するレベルシフタ回路３とを備え、前記バイアス発生回路２が、前記バイアス電圧ＶＢＩＡＳを出力するオペアンプ４と、前記オペアンプ４から出力されたバイアス電圧ＶＢＩＡＳに基づいて、前記レベルシフタ回路３のオン電流Ｉｏｎを制御するレプリカ回路５とを含んでいる。
【００７０】
上記の構成によれば、オペアンプから出力されたバイアス電圧に基づいて、レベルシフタ回路のオン電流が制御される。このため、レベルシフタ回路のオン電流を高い精度で制御することができる。
【００７１】
本発明の態様２に係る信号レベル変換回路１・１Ａ〜１Ｆは、上記態様１において、前記レベルシフタ回路３には、第１高耐圧Ｐ型トランジスタＴ５、第１高耐圧Ｎ型トランジスタＴ３、及び第１低中耐圧Ｎ型トランジスタＴ１がこの順番に直列接続されて形成され、第２高耐圧Ｐ型トランジスタＴ６、第２高耐圧Ｎ型トランジスタＴ４、及び第２低中耐圧Ｎ型トランジスタＴ２がこの順番に直列接続されて形成され、前記第１高耐圧Ｎ型トランジスタＴ３のゲートと前記第２高耐圧Ｎ型トランジスタＴ４のゲートとの間に前記バイアス電圧ＶＢＩＡＳが供給され、前記レプリカ回路５が、前記第１高耐圧Ｐ型トランジスタＴ５に対応するレプリカＰ型トランジスタＴ５Ｒと、前記第１高耐圧Ｎ型トランジスタＴ３に対応するレプリカＮ型トランジスタＴ３Ｒとを有してもよい。
【００７２】
上記の構成によれば、レベルシフタ回路の第１高耐圧Ｎ型トランジスタのゲートと前記第２高耐圧Ｎ型トランジスタのゲートとの間に前記バイアス電圧が供給される。そして、レプリカ回路が、レベルシフタ回路の第１高耐圧Ｐ型トランジスタに対応するレプリカＰ型トランジスタと、レベルシフタ回路の第１高耐圧Ｎ型トランジスタに対応するレプリカＮ型トランジスタとを有する。このため、レベルシフタ回路のオン電流を制御することができる。
【００７３】
本発明の態様３に係る信号レベル変換回路１・１Ａ〜１Ｆは、上記態様２において、前記レプリカ回路５が、前記レベルシフタ回路３のオン電流Ｉｏｎを制御するために、前記レプリカＮ型トランジスタＴ３Ｒに対して前記レプリカＰ型トランジスタＴ５Ｒと反対側に接続されたオン電流制御可変抵抗Ｒａと、前記オン電流制御可変抵抗Ｒａの値を変更するためのレジスタとを含んでもよい。
【００７４】
上記の構成によれば、オン電流制御可変抵抗の値をレジスタで変更することにより、レベルシフタ回路のオン電流を制御することができる。
【００７５】
本発明の態様４に係る信号レベル変換回路１Ａ〜１Ｆは、上記態様１において、前記バイアス発生回路２により発生したバイアス電圧ＶＢＩＡＳをバイアス電流信号に変換して出力する電圧電流変換回路７と、前記電圧電流変換回路７から出力されたバイアス電流信号を前記バイアス電圧ＶＢＩＡＳに変換して前記レベルシフタ回路３に供給する電流電圧変換回路８とをさらに備えてもよい。
【００７６】
上記の構成によれば、バイアス発生回路から離れた位置に配置されたレベルシフタ回路に、バイアス発生回路で発生したバイアス電圧を、電圧電流変換回路にて電流信号に変換し、レベルシフタ回路の近傍で電流電圧変換回路で電圧信号に変換してレベルシフタ回路に供給することができる。
【００７７】
本発明の態様５に係る信号レベル変換回路１Ｅ・１Ｆは、上記態様４において、前記電圧電流変換回路７からの一つの出力を複数の出力に分配するリピータ回路９・９Ｆをさらに備えてもよい。
【００７８】
上記の構成によれば、バイアス発生回路から離れた位置に配置された複数のレベルシフタ回路にバイアス電圧を供給することができる。
【００７９】
本発明の態様６に係る信号レベル変換回路１Ｅ・１Ｆは、上記態様５において、前記リピータ回路が、前記電流電圧変換回路と他の電流電圧変換回路とに接続されてもよい。
【００８０】
上記の構成によれば、バイアス発生回路から離れた位置に配置された複数の電流電圧変換回路にバイアス電圧を供給することができる。
【００８１】
本発明の態様７に係る表示駆動デバイス６・６Ａは、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、前記バイアス発生回路２により発生したバイアス電圧ＶＢＩＡＳをバイアス電流信号に変換して出力する電圧電流変換回路７と、制御信号を作成する制御信号作成回路１０とを含む１個以上の第１ブロック１４と、表示駆動信号を作成する表示駆動信号作成ブロック１１と、前記電圧電流変換回路７から出力されたバイアス電流信号を前記バイアス電圧ＶＢＩＡＳに変換する電流電圧変換回路８と、前記バイアス電圧ＶＢＩＡＳに基づいて低電圧信号（入力信号ＩＮ）を高電圧信号（出力信号ＯＵＴ）に変換するレベルシフタ回路３とを含む１個以上の第２ブロック１５とを備え、前記第２ブロックの数が前記第１ブロックの数よりも多い。
【００８２】
上記の構成によれば、複数のレベルシフタ回路にバイアス電圧を供給することができる。
【００８３】
本発明の態様８に係る表示駆動デバイス６・６Ａは、上記態様７において、前記第１ブロックが、前記電圧電流変換回路からの一つの出力を複数の出力に分配するリピータ回路をさらに含んでもよい。
【００８４】
上記の構成によれば、リピータ回路によって前記電圧電流変換回路の出力数の変更、負荷の抑制ができ、複数のレベルシフタ回路にバイアス電圧を供給することができる。
【００８５】
本発明の態様９に係る表示駆動デバイス６Ｂは、バイアス電圧ＶＢＩＡＳを発生するバイアス発生回路２と、前記バイアス発生回路２により発生したバイアス電圧ＶＢＩＡＳをバイアス電流信号に変換して出力する電圧電流変換回路７と、前記電圧電流変換回路７からの一つの出力を複数の出力に分配するリピータ回路９と、制御信号を作成する制御信号作成回路１０とを含む１個以上の第１ブロック１４と、表示駆動信号を作成する表示駆動信号作成ブロック１１と、前記電圧電流変換回路７から出力されたバイアス電流信号を前記バイアス電圧ＶＢＩＡＳに変換する電流電圧変換回路８と、前記バイアス電圧ＶＢＩＡＳに基づいて低電圧信号（入力信号ＩＮ）を高電圧信号（出力信号ＯＵＴ）に変換するレベルシフタ回路３とを含む１個以上の第２ブロック１５と、前記電流電圧変換回路８と、前記レベルシフタ回路３と、カレントミラー回路１２とを含む１個以上の第３ブロック１６と、前記表示駆動信号作成ブロック１１と、前記電流電圧変換回路８と、前記レベルシフタ回路３と、前記リピータ回路９とを含む１個以上の第４ブロック１７とを備え、前記第３ブロック１６のカレントミラー回路１２は前記第４ブロック１７のリピータ回路９に接続され、前記第３ブロック１６の数、前記第４ブロックの数１７は、前記第１ブロック１４の数よりも多く、前記第２ブロック１５の数は、前記第３ブロック１６の数、前記第４ブロック１７の数よりも多い。
【００８６】
上記の構成によれば、前記第１ブロックと第４ブロックのリピータ回路の負荷を抑制し、また、前記バイアス電流信号の配線数の増加を抑制することができる。
【００８７】
本発明の態様１０に係る表示駆動デバイス６・６Ａは、上記態様７において、前記第２ブロック１５のレベルシフタ回路３が、前記第１ブロック１４の制御信号作成回路１０により作成された制御信号のレベルを変換してもよい。
【００８８】
上記の構成によれば、第１ブロックの制御信号作成回路により作成された低電圧レベルの信号を第２ブロックで高電圧レベルの信号に変換することができる。
【００８９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００９０】
１  信号レベル変換回路
２  バイアス発生回路
３  レベルシフタ回路
４  オペアンプ
５  レプリカ回路
６  表示駆動デバイス
７  電圧電流変換回路
８  電流電圧変換回路
９  リピータ回路
１０  制御信号作成回路
１１  表示駆動信号作成ブロック
１２  カレントミラー回路
１４  第１ブロック
１５  第２ブロック
１６  第３ブロック
１７  第４ブロック
１８  オン電圧発生回路
Ｒａ  オン電流制御可変抵抗
Ｉｏｎ  オン電流
Ｖｏｎ  オン電圧
Ｔ１  第１低中耐圧Ｎ型トランジスタ
Ｔ２  第２低中耐圧Ｎ型トランジスタ
Ｔ３  第１高耐圧Ｎ型トランジスタ
Ｔ４  第２高耐圧Ｎ型トランジスタ
Ｔ５  第１高耐圧Ｐ型トランジスタ
Ｔ６  第２高耐圧Ｐ型トランジスタ
Ｔ３Ｒ  レプリカＮ型トランジスタ
Ｔ５Ｒ  レプリカＰ型トランジスタ
ＶＢＩＡＳ  バイアス電圧
ＩＮ  入力信号
ＯＵＴ  出力信号
ＶＤＤＨ  高電源電圧
ＶＤＤＬ  低電源電圧
ＧＮＤ  接地電圧
ｔｉｍｅ１  時間
Ａ  ノード
ＡＲ  ノード
【図１】
2019102891.tif 000003
【図２】
2019102891.tif 000004
【図３】
2019102891.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019102891.tif 000010
【図９】
2019102891.tif 000011
【図１０】
2019102891.tif 000012
【図１１】
2019102891.tif 000013
【図１２】
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