(57)【要約】【課題】少ない演算量、且つ短い時間で、各相の駆動電流値を得ることができ、制御周期を短くすることのできる演算装置を提供すること。【解決手段】演算装置１００は、少なくとも３相以上のＰＷＭ信号に対して、各相の信号の立ち上がりを検出するエンコーダ１０１と、各相の信号が立ち上がり、且つＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値と、以前にＡＤ変換した電流値との差分値を相単位で記憶するレジスタ１０３と、を備える。【選択図】図１
2019013071.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも３相以上のＰＷＭ信号に対して、各相の信号の立ち上がりを検出するエンコーダと、
前記各相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、前記ＡＤ変換した電流値と、以前にＡＤ変換した電流値との差分値を相単位で記憶するレジスタと、を備える演算装置。
【請求項２】
ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換するＡＤ変換器を備え、
前記レジスタは、前記ＡＤ変換器がＡＤ変換した電流値を相単位で記憶する請求項１に記載の演算装置。
【請求項３】
複数の相の電流をスイッチングすることにより１つの検出素子で電流を検出する１シャント電流検出方式の電流センサを備え、
前記ＡＤ変換器は、前記電流センサが検出した電流値をＡＤ変換する請求項２に記載の演算装置。
【請求項４】
以前にＡＤ変換した電流値を記憶するＡＤＣレジスタと、
ＡＤ変換した電流値から、以前にＡＤ変換した電流値を減算して差分値を得る減算器と、を備え、
前記レジスタは、前記減算器により得られた差分値を記憶する請求項１に記載の演算装置。
【請求項５】
各相のＰＷＭ信号を比較して大小関係を決定するコンペアレジスタ並べ替え器と、
ＰＷＭ信号の大小関係に基づいてＰＷＭパターンを作成するＰＷＭ作成器と、
前記ＰＷＭパターンに基づいてＡＤ変換のタイミングを設定するＡＤタイミング生成器と、
少なくとも３相以上のＰＷＭ信号に対して、各相の信号の立ち上がりを検出するエンコーダと、前記各相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、前記ＡＤ変換した電流値を相単位で記憶するレジスタと、を備える演算装置と、を備える処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算装置及び処理装置に関し、例えばモータを制御する演算装置及び処理装置に関する。
【背景技術】
【０００２】
従来、３相モータとして、３相ブラシレスモータが知られている。３相ブラシレスモータは、ブラシ磨耗がないため耐久性が高く、広く用いられている。最も一般的な３相ブラシスモータは、３相コイルに３相交流電流を流すことで回転トルクが発生するものである。３相電流として、駆動回路の作りやすさから矩形波が多く使われてきたが、近年では正弦波を使用して正弦波電流駆動制御をすることで静音性や駆動効率の向上が実現されるようになった。さらに、３相正弦波電流の振幅と位相を精密に制御するベクトル制御が一般的になりつつある。
【０００３】
このためには、少なくとも２相分の相電流を検出する必要がある。例えば、特許文献１には、３相のうち２相の下アームスイッチング素子と直流電源のマイナス側との間にシャント抵抗をそれぞれ設け、キャリア周期内における上アームスイッチング素子のＯＮ期間から、同一のＯＮ期間を、３相全ての相において削減し、シャント抵抗の設けられた相における２相分の相電流を検出することにより、複雑な制御ソフト開発を必要とせず、電流歪を生ずることなく、小型で耐振性高く相電流の検出ができるインバータ装置が記載されている。
【０００４】
しかし、２相分の相電流を検出するために電流センサを２つ用いるとコスト高になるので、インバータと直流電源との間の母線電流を１つの電流センサで検出し、検出した電流からもとの（少なくとも２相分の）相電流を再現する方式がある。この方式を１シャント電流検出方式（シングルシャント電流検出方式）という。この１シャント電流検出方式では、電流センサの出力信号を適切なタイミングでサンプリングすることにより、電圧レベルが最大となる相（最大相）の相電流と最小となる相（最小相）の相電流、即ち、２相分の電流を検出する。
【０００５】
上記１シャント電流検出方式において、母線電流が発現するのは３相のＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）インバータのうち１相あるいは２相がＯＮしているときだけである。したがって、母線電流から２相分の電流レベルを得るためには、１相だけがＯＮしている区間の母線電流レベルと、２相がＯＮしている区間の母線電流レベルの２つをサンプリングする必要がある。１シャント電流検出方式は、電流センサの数が１つに減少するので、センサコストは安く抑えられる
【０００６】
しかし、３相のＰＷＭパルスは３相正弦波電流をＰＷＭ変調したものであるので、２つのパルス幅が近接あるいは等しくなる場合がある。２つのパルス幅が近接あるいは等しくなるタイミングの近傍ではサンプリングすべき母線電流区間が非常に短くなるので、電圧の最大相と中間相とが接近してしまう、または電圧の最小相と中間相とが接近してしまい２相分の電流が検出できなくなる。
【０００７】
特許文献２には、３相のパルス幅に相当する３相の電圧レベルの大小関係を判定し、パルス幅が長い順に並べ替える工程と、２相分の電流が検出できるパルスのシフト量を決定する工程と、シフト後のパルス波形から電流を検出してＡＤ変換するタイミングを決定する工程と、検出した電流がいずれの相の電流であるかパルス波形から判断する工程とを実行することにより、２つのＰＷＭパルス幅が近接しないようにして、２相の電流を検出している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３５３０７３号公報
【特許文献２】特開２０１２−６５４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２では、各工程の演算量が多いので、各相の駆動電流値を得るのに時間がかかってしまい、制御周期が長くなるという問題があった。そして、モータの制御周期が長くなると、制御系の安定性が悪化するという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、演算装置は、少なくとも３相以上のＰＷＭ信号に対して、各相の信号が立ち上がり、且つＰＷＭ信号に依って指定されたタイミングでのインバータ母線電流値と、以前にＡＤ変換した電流値との差分値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値を相単位で記憶する。
【発明の効果】
【００１１】
前記一実施の形態によれば、少ない演算量、且つ短い時間で、各相の駆動電流値を得ることができ、制御周期を短くすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態の概要に係る演算装置の構成を示すブロック図である。
【図２】実施の形態１にかかる演算装置の概略構成を示すブロック図である。
【図３】実施の形態１にかかる演算装置の動作に関するタイミングチャートである。
【図４】実施の形態２にかかる演算装置の概略構成を示すブロック図である。
【図５】ＰＷＭシフトにおけるコンペアレジスタに関するタイミングチャートである。
【図６】１シャント電流検出方法における電流検出区間の一例を示すタイミングチャートである。
【図７】１シャント電流検出のスイッチングパターンの一例を示す回路図である。
【図８】１シャント電流検出のスイッチングパターンの一例を示す回路図である。
【発明を実施するための形態】
【００１３】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付与されており、必要に応じて重複説明は省略されている。
【００１４】
（実施形態の概要）
図１は、実施の形態の概要に係る演算装置の構成を示すブロック図である。図１において、演算装置１００は、エンコーダ１０１と、ＡＤ変換器１０２と、レジスタ１０３と、ＡＤＣレジスタ１０４と、減算器１０５とを備える。
【００１５】
エンコーダ１０１は、少なくとも３相以上のＰＷＭ信号に対して、各相の信号の立ち上がりを検出する。例えば、ＰＷＭ信号は矩形信号であるので、エンコーダ１０１は、ＰＷＭ信号が電圧の低い状態から電圧の高い状態に変化した時に、信号の立ち上がりを検出する。そして、エンコーダ１０１は、検出結果をレジスタ１０３に出力する。
【００１６】
ＡＤ変換器１０２は、ＰＷＭ信号に依って指定されたタイミングでのインバータ母線電流値をＡＤ変換し、ＡＤ変換した電流値を減算器１０５に出力する。
【００１７】
ＡＤＣレジスタ１０４は、ＡＤ変換した電流値を記憶する。
減算器１０５は、ＡＤ変換器１０２から出力された結果からＡＤＣレジスタ１０４に記憶された電流値を減算し、ＡＤ変換した電流値の差分を得る。そして、減算器１０５は、ＡＤ変換した電流値の差分をレジスタ１０３に出力する。
レジスタ１０３は、各相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値の差分を相単位で記憶する。
【００１８】
このように、実施形態の概要に係る演算装置によれば、少なくとも３相以上のＰＷＭ信号に対して、各相の信号が立ち上がり、且つＰＷＭ信号に依って指定されたタイミングでのインバータ母線電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値の差分を記憶することにより、少ない演算量且つ短い時間で各相の駆動電流値を得ることができる。
【００１９】
（実施の形態１）
図２は、実施の形態１にかかる演算装置の概略構成を示すブロック図である。図２において、演算装置２００は、３相のＰＷＭ信号及び駆動電流に対して各相の駆動電流値を検出する。図２において、演算装置２００は、エンコーダ２０１と、ＡＤ変換器２０２と、レジスタ２０３と、ＡＤＣレジスタ２０４と、減算器２０５とを備える。また、図２において、レジスタ２０３は、レジスタ２０３−１、レジスタ２０３−２及びレジスタ２０３−３を備える。
【００２０】
エンコーダ２０１はＵ相のＰＷＭ信号の立ち上がりを検出した結果ＷＥＵをレジスタ２０３−１に出力する。同様に、エンコーダ２０１は、Ｖ相のＰＷＭ信号の立ち上がりを検出した結果ＷＥＶをレジスタ２０３−２に出力する。さらに、エンコーダ２０１は、Ｗ相のＰＷＭ信号の立ち上がりを検出した結果ＷＥＷをレジスタ２０３−３に出力する。
【００２１】
ＡＤ変換器２０２は、ＰＷＭ信号に依って指定されたタイミングでのインバータ母線電流値をＡＤ変換し、ＡＤ変換した電流値をＡＤＣレジスタ２０４及び減算器２０５に出力する。
ＡＤＣレジスタ２０４は、ＡＤ変換した電流値を記憶する。そして、ＡＤＣレジスタ２０４は、記憶した電流値を減算器２０５に出力する。
【００２２】
減算器２０５は、ＡＤ変換器２０２から出力された結果からＡＤＣレジスタ２０４に記憶された電流値を減算する。すなわち、減算器２０５は、現在ＡＤ変換した電流値から直前にＡＤ変換した電流値を減算することにより、ＡＤ変換した電流値の差分を得る。そして、減算器２０５は、ＡＤ変換した電流値の差分をレジスタ２０３−１、レジスタ２０３−２及びレジスタ２０３−３に出力する。
【００２３】
レジスタ２０３−１は、Ｕ相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値の差分を記憶する。同様に、レジスタ２０３−２は、Ｖ相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値の差分を記憶する。同様に、レジスタ２０３−３は、Ｗ相の信号が立ち上がり、且つ前記ＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値の差分を記憶する。
【００２４】
次に、演算装置２００が、ＡＤ変換した電流値の差分を記憶することにより、各相の電流値を得る動作について説明する。図３は、実施の形態１にかかる演算装置の動作に関するタイミングチャートである。図３において、横軸は時刻を示し、縦軸は各信号のレベルを示す。
【００２５】
Ｕ相、Ｖ相及びＷ相の３相のＰＷＭ信号は、制御対象（例えばブラシレスモータ）を駆動するためのパルス幅変調信号である。このＰＷＭ信号は、インバータ等により制御対象を駆動する正弦波信号に変換される。図３に示すように時刻ｔ１１において、ＰＷＭ信号（Ｖ相）が立ち上がる。エンコーダ２０１は、Ｖ相のＰＷＭ信号の立ち上がりを検出する。そして、エンコーダ２０１は、立ち上がりを検出した結果ＷＥＶをレジスタ２０３−２に出力する。
【００２６】
次に、時刻ｔ１２において、ＡＤＣレジスタ２０４は、時刻ｔ１１以前にＡＤ変換されたオフセット値Ｖｏｓを記憶する。そしてＡＤ変換器２０２は、時刻ｔ１２において検出した電流値Ｉｖ＋ＶｏｓをＡＤ変換する。減算器２０５は、ＡＤ変換器２０２がＡＤ変換した電流値Ｉｖ＋ＶｏｓからＡＤＣレジスタ２０４が記憶したオフセット値Ｖｏｓを減算する。そして、減算器２０５は、得られた差分値Ｉｖをレジスタ２０３−１、２０３−２及び２０３−３に出力する。
【００２７】
レジスタ２０３−２は、立ち上がりを検出した結果ＷＥＶとＡＤ変換の完了のタイミングの両方を受けたことにより、差分値ＩｖをＲＥＧＶとして記憶する。一方、レジスタ２０３−１及び２０３−３は、立ち上がりを検出した結果ＷＥＵ、ＷＥＷを受けていないので、差分値Ｉｖを記憶しない。
【００２８】
なお、時刻ｔ１２は、ＰＷＭ信号（Ｖ相）が立ち上がる時刻ｔ１１から他のＰＷＭ信号が立ち上がるまでの時刻ｔ１３の間であればいずれでも良い。好適には、時刻ｔ１２は、ＰＷＭ信号（Ｖ相）が立ち上がる時刻ｔ１１から他のＰＷＭ信号が立ち上がるまでの時刻ｔ１３の中間の時刻が望ましい。
【００２９】
次に、時刻ｔ１３において、ＰＷＭ信号（Ｕ相）が立ち上がる。エンコーダ２０１は、Ｕ相のＰＷＭ信号の立ち上がりを検出する。そして、エンコーダ２０１は、立ち上がりを検出した結果ＷＥＵをレジスタ２０３−１に出力する。
【００３０】
次に、時刻ｔ１４において、ＡＤＣレジスタ２０４は、時刻ｔ１２にＡＤ変換された値Ｉｖ＋Ｖｏｓを記憶する。そしてＡＤ変換器２０２は、時刻ｔ１４において検出した電流値Ｉｖ＋Ｉｕ＋ＶｏｓをＡＤ変換する。減算器２０５は、ＡＤ変換器２０２がＡＤ変換した電流値Ｉｖ＋Ｉｕ＋ＶｏｓからＡＤＣレジスタ２０４が記憶した値Ｉｖ＋Ｖｏｓを減算する。そして、減算器２０５は、得られた差分値Ｉｕをレジスタ２０３−１、２０３−２及び２０３−３に出力する。
【００３１】
レジスタ２０３−１は、立ち上がりを検出した結果ＷＥＵとＡＤ変換の完了のタイミングの両方を受けたことにより、差分値ＩｕをＲＥＧＵとして記憶する。一方、レジスタ２０３−２及び２０３−３は、立ち上がりを検出した結果ＷＥＶ、ＷＥＷを受けていないので、差分値Ｉｕを記憶しない。
【００３２】
次に、時刻ｔ１５において、ＰＷＭ信号（Ｗ相）が立ち上がる。エンコーダ２０１は、Ｗ相のＰＷＭ信号の立ち上がりを検出する。そして、エンコーダ２０１は、立ち上がりを検出した結果ＷＥＷをレジスタ２０３−３に出力する。
【００３３】
次に、時刻ｔ１６において、ＡＤＣレジスタ２０４は、時刻ｔ１４にＡＤ変換された値Ｉｖ＋Ｉｕ＋Ｖｏｓを記憶する。そしてＡＤ変換器２０２は、時刻ｔ１６において検出した電流値Ｉｕ＋Ｉｖ＋Ｉｗ＋Ｖｏｓ（＝Ｖｏｓ）をＡＤ変換する。減算器２０５は、ＡＤ変換器２０２がＡＤ変換した電流値Ｉｕ＋Ｉｖ＋Ｉｗ＋Ｖｏｓ（＝Ｖｏｓ）からＡＤＣレジスタ２０４が記憶した値Ｉｖ＋Ｉｕ＋Ｖｏｓを減算する。そして、減算器２０５は、得られた差分値Ｉｗをレジスタ２０３−１、２０３−２及び２０３−３に出力する。
【００３４】
レジスタ２０３−３は、立ち上がりを検出した結果ＷＥＷとＡＤ変換の完了のタイミングの両方を受けたことにより、差分値ＩｗをＲＥＧＷとして記憶する。一方、レジスタ２０３−１及び２０３−２は、立ち上がりを検出した結果ＷＥＵ、ＷＥＶを受けていないので、差分値Ｉｗを記憶しない。
以上の動作により、各相の駆動電流の検出値を得ることができる。
【００３５】
このように、実施の形態１に係る演算装置によれば、ＡＤ変換した電流値の差分、すなわち、現在ＡＤ変換した電流値から直前にＡＤ変換した電流値を減算した値を記憶することにより、検出した電流がいずれの相の電流であるか判断する工程が不要になるので、演算がより簡単になり、制御周期を短くできる。また開発工数を減少させることができ、実装を容易にすることができる。
【００３６】
（実施の形態２）
実施の形態２では、演算装置１００の周辺回路の構成について説明する。図４は、実施の形態２にかかる演算装置の概略構成を示すブロック図である。図４において、処理装置４００は、コンペアレジスタ並べ替え器４０１と、左右非対称ＰＷＭ作成器４０２と、ＡＤタイミング生成器４０３と、コンペアレジスタ４０４と、コンペアレジスタ逆並び替え器４０５と、ＰＷＭ変調器４２０と、三相インバータ４３０と、演算装置２００とを備える。
【００３７】
コンペアレジスタ４０４には、電流制御器４１０が出力する指令電圧に基づき設定されたＵ相、Ｖ相、Ｗ相の各コンペアレジスタ値が格納される。各コンペアレジスタ値は、ＰＷＭ出力をするためにＵ相、Ｖ相、Ｗ相それぞれのトグルタイミングを決めるコンペアレジスタ値である。
【００３８】
コンペアレジスタ並べ替え器４０１は、３つのコンペアレジスタＵ，Ｖ，Ｗ(４０４)に格納されているコンペアレジスタ値を比較してそれらの大小関係を決定する。そして、コンペアレジスタ並べ替え器４０１は、Ｕ相、Ｖ相、Ｗ相のコンペアレジスタ値を値の大きさの順に並べ替えて、値の大きい順にＨｉｇｈ、Ｍｉｄ，Ｌｏｗとしてそれぞれ出力する。すなわち、コンペアレジスタ並べ替え器４０１は、Ｕ相、Ｖ相、Ｗ相のコンペアレジスタ値のうち、値の大きさが最も大きい信号をＨｉｇｈとして出力し、値の大きさが２番目に大きい信号をＭｉｄとして出力し、値の大きさが最も小さい信号をＬｏｗとして出力する。
【００３９】
左右非対称ＰＷＭ作成器４０２は、３つのコンペアレジスタ値の大小関係と入力されたシフト量に基づいて、Ｈｉｇｈの上り用コンペアレジスタ値、Ｈｉｇｈの下り用コンペアレジスタ値、Ｍｉｄの上り用および下り用コンペアレジスタ値、Ｌｏｗの上り用コンペアレジスタ値およびＬｏｗの下り用コンペアレジスタ値を生成する。ここで、上り用コンペアレジスタ値とは、ＰＷＭ変調器４２０に含まれるＰＷＭタイマが、三角波でＰＷＭ生成の搬送波を生成した場合のアップカウント時のＰＷＭトグルポイントを決めるレジスタ値であり、下り用コンペアレジスタ値とは、ＰＷＭタイマが三角波でＰＷＭ生成の搬送波を生成した場合のダウンカウント時のＰＷＭトグルポイントを決めるレジスタ値である。
【００４０】
具体的には、図４の左右非対称ＰＷＭ作成器４０２は、Ｕ相、Ｖ相、Ｗ相のＰＷＭコンペアレジスタのうち、コンペアレジスタ値が２番目に大きい信号（Ｍｉｄ）の立ち上がりタイミングを基準として、コンペアレジスタ値が最も大きい信号（Ｈｉｇｈ）の立ち上がりタイミングと、コンペアレジスタ値が最も小さい信号（Ｌｏｗ）の立ち上がりタイミングを決定する。
２番目に値が大きいコンペアレジスタ値は変更せず、上り用および下り用コンペアレジスタ値とする。
【００４１】
最も値が大きいコンペアレジスタ値は、２番目に値が大きいコンペアレジスタ値にシフト量を加算した値を上り用コンペアレジスタ値に、最も値が大きいコンペアレジスタ値を２倍した値から上り用コンペアレジスタ値を減算した値を下り用コンペアレジスタ値とする。
【００４２】
最も値が小さいコンペアレジスタ値は、２番目に値が大きいコンペアレジスタ値からシフト量を減算した値を上り用コンペアレジスタ値に、最も値が小さいコンペアレジスタ値を２倍した値から上り用コンペアレジスタ値を減算した値を下り用コンペアレジスタ値とする。なお、左右非対称ＰＷＭ作成器４０２は、コンペアレジスタ値をシフトするだけで生成されるＰＷＭ信号のＤｕｔｙを変更するものではない。
【００４３】
上述のように、左右非対称ＰＷＭ作成器４０２は、入力されたシフト量から各コンペアレジスタの値を修正し、電流検出区間を十分に確保したＰＷＭパターンを作成することができる。但し、各コンペアレジスタの値を修正するのは、コンペアレジスタ並べ替え器４０１の出力であるＨｉｇｈとＭｉｄそしてＭｉｄとＬｏｗの差分が、ＡＤ変換に必要な時間を上回っているか否かを制御回路（不図示）が判断し、これを上回っていない場合のみとする。
【００４４】
ＡＤ変換に必要な時間が確保されていると判定された場合は、コンペアレジスタ並べ替え器４０１から出力されたコンペアレジスタ値を用いて、Ｈｉｇｈ、ＭｉｄおよびＬｏｗそれぞれの上り用コンペアレジスタ値および下り用コンペアレジスタ値を生成する。
【００４５】
すなわち、図５に示すように、左右非対称ＰＷＭ作成器４０２は、コンペアレジスタ値が２番目に大きい信号の立ち上がりタイミングより所定のシフト量だけ早いタイミングを、コンペアレジスタ値が最も大きい信号の立ち上がりタイミングに設定する。ただし、コンペアレジスタ値が２番目に大きい信号（Ｍｉｄ）の立ち上がりタイミングと、コンペアレジスタ値が最も大きい信号（Ｈｉｇｈ）の立ち上がりタイミングが所定のシフト量よりも大きく離れている場合は、コンペアレジスタ値が最も大きい信号（Ｈｉｇｈ）の立ち上がりタイミングを変更しない。
【００４６】
そして、左右非対称ＰＷＭ作成器４０２は、コンペアレジスタ値が２番目に大きい信号の立ち上がりタイミングより所定のシフト量だけ遅いタイミングを、コンペアレジスタ値が最も大きい信号の立ち上がりタイミングに設定する。ただし、コンペアレジスタ値が２番目に大きい信号（Ｍｉｄ）の立ち上がりタイミングと、コンペアレジスタ値が最も小さい信号（Ｌｏｗ）の立ち上がりタイミングが所定のシフト量よりも大きく離れている場合は、コンペアレジスタ値が最も小さい信号（Ｌｏｗ）の立ち上がりタイミングを変更しない。
【００４７】
このようにして、左右非対称ＰＷＭ作成器４０２は、ＰＷＭパターンを作成する。なお、図４に示す左右非対称ＰＷＭ作成器４０２では、制御回路（不図示）の判定に基づき、スイッチで切り替えることによって、シフト量を加算した値およびシフト量を加算していない値のいずれか一方を出力している。
【００４８】
コンペアレジスタ逆並び替え器４０５は、コンペアレジスタ並べ替え器４０１からパターン情報を受け、左右非対称ＰＷＭ作成器４０２によって生成されたＨｉｇｈ、ＭｉｄおよびＬｏｗに対応する上り用コンペアレジスタ値および下り用コンペアレジスタ値と、Ｕ相、Ｖ相、Ｗ相との対応付けを行う。ＰＷＭ変調器４２０は、各相に対応付けられたコンペアレジスタ値を受けて三相インバータ４３０のための制御信号を生成する。
【００４９】
このように必要な場合のみＰＷＭをシフトすることで、如何なる場合もＰＷＭをシフトするのに比べて電圧の高調波成分が低減できる。また、左右非対称ＰＷＭ作成器４０２は、生成したＨｉｇｈの上り用コンペアレジスタ値とＭｉｄの上り用＆下り用コンペアレジスタ値とＬｏｗの上り用コンペアレジスタ値をＡＤタイミング生成器４０３に出力する。
【００５０】
ＡＤタイミング生成器４０３は、修正したコンペアレジスタの値から電流検出区間の中心点にＡＤタイミングを設定する。このように電流検出区間の中心にＡＤタイミングを設定することは、精度のよい電流検出を実現する。そして、ＡＤタイミング生成器４０３は、設定されたＡＤタイミングを演算装置２００に出力する。
【００５１】
演算装置２００は、各相の信号が立ち上がり、且つＰＷＭ信号により得られたモータの駆動信号の電流値を設定されたＡＤタイミングで、ＡＤ変換した電流値を相単位で記憶することにより、各相の駆動電流値を得る。
【００５２】
以上の構成により、処理装置４００は、各相の駆動電流値を得ることができ、モータ制御を実現できる。次に処理装置４００の動作について説明する。図５は、ＰＷＭシフト時におけるコンペアレジスタに関するタイミングチャートである。図５において、横軸は時刻を示し、縦軸は各信号のレベルを示す。図５の上部の三角波は、ＰＷＭ生成用の搬送波であり、ＰＷＭ一周期分のタイマのカウント値を示す。また図５の下部は、Ｕ相、Ｖ相、Ｗ相それぞれの下アームのＰＷＭ信号を示す。
【００５３】
次に、１シャント電流検出について説明する。実施の形態１（及び実施形態の概要及び実施の形態１）で検出される電流値は、１シャント電流検出で検出されたものを上述のタイミングで記憶したものであることが好適である。
【００５４】
図６は、１シャント電流検出方法における電流検出区間の一例を示すタイミングチャートである。図６において、横軸は時刻を示し、縦軸は各相のＰＷＭ信号のレベルを示す。図６において、電流検出区間６０１は、図７のスイッチ素子ブリッジの開閉状態を示す。また、図６において、電流検出区間６０２は、図８のスイッチ素子ブリッジの開閉状態を示す。
【００５５】
例えば、図４のＡＤタイミング生成器４０３は、電流検出区間６０１及び６０２内の期間の中心点にそれぞれＡＤタイミングを設定する。
【００５６】
図７は、１シャント電流検出のスイッチングパターンの一例を示す回路図である。図７にしめすように、電源７０１の下側のスイッチ素子ブリッジ７０３、７０５及び７０７を束ねて接地（ＧＮＤ）に接続し、上側のスイッチ素子ブリッジ７０２、７０４及び７０６を束ねて直流電源に接続している。接地側あるいは電源側の共通ライン（母線）に母線電流が流れるので、これを電流センサ７０８で検出する。この方式を１シャント電流検出方式という。
【００５７】
図７に示す回路では、上記電流センサ７０８は、電源７０１の下側のスイッチ素子ブリッジ７０３、７０５及び７０７を束ねて接地（ＧＮＤ）に接続する途中に挿入され、母線電流を検出する。電流センサ７０８は、上述したように電源側に挿入してもよいが、ＧＮＤ側の方が、電圧レベルが低いので安価なアンプ等の回路素子が使えることが多く、好ましい。
【００５８】
例えば、電流センサ７０８は、抵抗をＧＮＤに接続する途中に挿入し、抵抗の両端間の電圧を増幅器で増幅することで母線電流に比例した検出値を得ることができる。なお、電流センサ７０８は、抵抗方式でなく磁気的な方式を用いても良い。
【００５９】
そして、上側のスイッチ素子ブリッジ７０２、７０４及び７０６と、下側のスイッチ素子ブリッジ７０３、７０５及び７０７とをそれぞれ、開閉するタイミングに応じて３相のいずれかの電流値を検出することができる。
【００６０】
図７では、スイッチ素子ブリッジ７０３、７０４及び７０６を閉状態とすることにより、電流センサ７０８は、Ｖ相とＷ相の駆動電流値の合計（言い換えれば、Ｕ相の電流値）を検出することができる。
【００６１】
図８は、１シャント電流検出のスイッチングパターンの一例を示す回路図である。図８では、スイッチ素子ブリッジ７０３、７０５及び７０６を閉状態とすることにより、電流センサ７０８は、Ｗ相の駆動電流値を検出することができる。
【００６２】
このように、実施の形態１に係る処理装置によれば、少なくとも３相以上のＰＷＭ信号に対して、各相の信号が立ち上がり、且つＰＷＭ信号により得られたモータの駆動信号の電流値をＡＤ変換した後のタイミングで、ＡＤ変換した電流値を相単位で記憶することにより、少ない演算量且つ短い時間で各相の駆動電流値を得ることができる。
【００６３】
また、実施の形態１に係る処理装置によれば、検出した電流がいずれの相の電流であるか判断する工程が不要になるので、演算がより簡単になり、開発工数を減少させることができ、実装を容易にすることができる。
【００６４】
なお、上述の演算及び処理はプログラムで実行できるようにしてもよい。また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、実施の形態１及び２では、３相のＰＷＭ信号について述べているが、４相以上のＰＷＭ信号に適用しても良い。
【符号の説明】
【００６６】
１００、２００  演算装置
１０１、２０１  エンコーダ
１０２、２０２  ＡＤ変換器
１０３、２０３、２０３−１〜２０３〜３  レジスタ
１０４、２０４  ＡＤＣレジスタ
１０５、２０５  減算器
４００  処理装置
４０１  コンペアレジスタ並べ替え器
４０２  左右非対称ＰＷＭ作成器
４０３  ＡＤタイミング生成器
４０４  コンペアレジスタ
４０５  コンペアレジスタ逆並び替え器
４２０  ＰＷＭ変調器
４３０  三相インバータ
７０１  電源
７０２〜７０７  スイッチ素子ブリッジ
７０８  電流センサ
【図１】
2019013071.tif 000003
【図２】
2019013071.tif 000004
【図３】
2019013071.tif 000005
【図４】
2019013071.tif 000006
【図５】
2019013071.tif 000007
【図６】
2019013071.tif 000008
【図７】
2019013071.tif 000009
【図８】
2019013071.tif 000010