(57)【要約】【課題】高いＱ値が得られる積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサは、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。セラミック素体は、一軸方向に沿って積層された複数のセラミック層と、複数のセラミック層の間に交互に配置された第１及び第２内部電極と、第１内部電極が引き出された第１端面と、第２内部電極が引き出された第２端面と、第１端面と第２内部電極との間に間隔を形成する第１エンドマージン部と、第２端面と第１内部電極との間に間隔を形成する第２エンドマージン部と、を有する。積層セラミックコンデンサでは、第１及び第２端面に平行な第１及び第２エンドマージン部の断面において、セラミック素体の面積をＳ（μｍ）とし、第１及び第２内部電極の総面積をＳＥ（μｍ）とすると、ＳＥ≧Ｓ／４００＋３００の関係を満足する。【選択図】図４Ａ
2019102752.tif 000002
【特許請求の範囲】
【請求項１】
一軸方向に沿って積層された複数のセラミック層と、前記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、前記第１内部電極が引き出された第１端面と、前記第２内部電極が引き出された第２端面と、前記第１端面と前記第２内部電極との間に間隔を形成する第１エンドマージン部と、前記第２端面と前記第１内部電極との間に間隔を形成する第２エンドマージン部と、を有するセラミック素体と、
前記第１端面を覆い、前記第１内部電極に接続された第１外部電極と、
前記第２端面を覆い、前記第２内部電極に接続された第２外部電極と、
を具備し、
前記第１及び第２端面に平行な前記第１及び第２エンドマージン部の断面において、前記セラミック素体の面積をＳ（μｍ）とし、前記第１及び第２内部電極の総面積をＳＥ（μｍ）とすると、
ＳＥ≧Ｓ／４００＋３００
の関係を満足する
積層セラミックコンデンサ。
【請求項２】
請求項１に記載の積層セラミックコンデンサであって、
前記第１及び第２内部電極は、銅を主成分とする
積層セラミックコンデンサ。
【請求項３】
請求項２に記載の積層セラミックコンデンサであって、
前記第１及び第２内部電極のそれぞれの厚さは、６μｍ以下である
積層セラミックコンデンサ。
【請求項４】
請求項１から３のいずれか１項に記載の積層セラミックコンデンサであって、
前記複数のセラミック層は、カルシウム及びジルコニウムを含み一般式ＡＢＯ３で表されるペロブスカイト構造を主相とする
積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波数領域で利用可能な積層セラミックコンデンサに関する。
【背景技術】
【０００２】
電子機器の高周波数化に伴い、電子機器に用いられる積層セラミックコンデンサには高周波数領域での高いＱ値（品質係数）が求められている。例えば特許文献１には、内部電極を厚くすることによって高周波数領域でのＱ値の向上が図られた積層セラミックコンデンサが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３０６７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、積層セラミックコンデンサでは、内部電極を厚くすると、積層数を減少せざるを得ないため、容量が低下する。また、高周波数領域では、表皮効果によって内部電極の表面近傍の電気伝導が支配的になる。このため、内部電極を厚くすることによるＱ値の向上には限界がある。
【０００５】
以上のような事情に鑑み、本発明の目的は、高いＱ値が得られる積層セラミックコンデンサを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、一軸方向に沿って積層された複数のセラミック層と、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、上記第１内部電極が引き出された第１端面と、上記第２内部電極が引き出された第２端面と、上記第１端面と上記第２内部電極との間に間隔を形成する第１エンドマージン部と、上記第２端面と上記第１内部電極との間に間隔を形成する第２エンドマージン部と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１内部電極に接続されている。
上記第２外部電極は、上記第２端面を覆い、上記第２内部電極に接続されている。
上記積層セラミックコンデンサでは、上記第１及び第２端面に平行な上記第１及び第２エンドマージン部の断面において、上記セラミック素体の面積をＳ（μｍ）とし、上記第１及び第２内部電極の総面積をＳＥ（μｍ）とすると、
ｓ≧Ｓ／４００＋３００
の関係を満足する。
【０００７】
この構成では、第１及び第２内部電極の断面の総面積が大きいため、第１及び第２内部電極の導電性が高い。これにより、この積層セラミックコンデンサでは、ＥＳＲが低減されるため、高いＱ値が得られる。
【０００８】
上記第１及び第２内部電極は、銅を主成分としてもよい。
上記第１及び第２内部電極のそれぞれの厚さは、６μｍ以下であってもよい。
上記複数のセラミック層は、カルシウム及びジルコニウムを含み一般式ＡＢＯ３で表されるペロブスカイト構造を主相としていてもよい。
【発明の効果】
【０００９】
高いＱ値が得られる積層セラミックコンデンサを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。
【図４Ａ】上記積層セラミックコンデンサの図１のＣ−Ｃ'線に沿った断面図である。
【図４Ｂ】上記積層セラミックコンデンサの図１のＤ−Ｄ'線に沿った断面図である。
【図５】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図６】セラミック素体の積層構造を示す斜視図である。
【図７】実施例及び比較例における評価結果を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１２】
［積層セラミックコンデンサ１０の基本構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１３】
積層セラミックコンデンサ１０は、１００ＭＨｚ〜２ＧＨｚ程度の高周波数領域で好適に利用可能なように構成され、例えば高周波用の誘電体共振器やフィルタなどとして用いることができる。積層セラミックコンデンサ１０は、高周波数領域において高いＱ値（品質係数）が得られるように構成されている。
【００１４】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。セラミック素体１１の外面は、Ｘ軸方向を向いた第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸方向を向いた第１及び第２側面と、Ｚ軸方向を向いた第１及び第２主面と、を有する。
【００１５】
なお、セラミック素体１１の形状は、上記のものに限定されない。つまり、セラミック素体１１は、図１〜３に示すような直方体形状でなくてもよい。例えば、セラミック素体１１の各面は曲面であってもよく、セラミック素体１１は全体として丸みを帯びた形状であってもよい。
【００１６】
第１外部電極１４は、セラミック素体１１の第１端面Ｅ１を覆っている。第２外部電極１５は、セラミック素体１１の第２端面Ｅ２を覆っている。外部電極１４，１５は、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。
【００１７】
外部電極１４，１５は、セラミック素体１１の第１及び第２端面Ｅ１，Ｅ２から、第１及び第２主面、並びに第１及び第２側面に延出している。これにより、外部電極１４，１５では、図２に示すＸ−Ｚ平面に平行な断面、及びＸ−Ｙ平面に平行な断面がいずれもＵ字状となっている。
【００１８】
なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面Ｅ１，Ｅ２から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。
【００１９】
外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【００２０】
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【００２１】
セラミック素体１１は、第１端面Ｅ１と第２内部電極１３との間に間隔を形成する第１エンドマージン部Ｍ１と、第２端面Ｅ２と第１内部電極１２との間に間隔を形成する第２エンドマージン部Ｍ２と、を有する。つまり、エンドマージン部Ｍ１，Ｍ２には、内部電極１２，１３の一方のみが配置されている。
【００２２】
第１内部電極１２には、第１端面Ｅ１に引き出された第１引出部１２ａが設けられている。つまり、第１引出部１２ａは、第１エンドマージン部Ｍ１をＸ軸方向外側に貫通し、第１端面Ｅ１において第１外部電極１４に接続されている。このように、第１外部電極１４には、第１内部電極１２のみが接続される。
【００２３】
第２内部電極１３には、第２端面Ｅ２に引き出された第２引出部１３ａが設けられている。つまり、第２引出部１３ａは、第２エンドマージン部Ｍ２をＸ軸方向外側に貫通し、第２端面Ｅ２において第２外部電極１５に接続されている。このように、第２外部電極１５には、第２内部電極１３のみが接続される。
【００２４】
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【００２５】
積層セラミックコンデンサ１０には、高周波数領域で安定した性能を発揮できるように、容量の温度変化が小さいことが求められる。このため、セラミック素体１１では、各セラミック層の容量の温度変化が小さくなるように、誘電率の温度変化が小さい誘電体セラミックスを用いる必要がある。
【００２６】
このため、セラミック素体１１は、誘電率の温度変化が小さいカルシウム（Ｃａ）及びジルコニウム（Ｚｒ）を含み一般式ＡＢＯ３（「Ａ」はＡサイト元素を示し、「Ｂ」はＢサイト元素を示す。）で表されるペロブスカイト構造を主相とする多結晶体で形成されることが好ましい。
【００２７】
この多結晶体の主相におけるペロブスカイト構造では、カルシウム（Ｃａ）がＡサイト元素であり、ジルコニウム（Ｚｒ）がＢサイト元素である。具体的に、セラミック素体１１を構成する多結晶体の主相は、ＣａｘＺｒＯ３（０．９０≦ｘ≦１．１５）で表される組成とすることができる。
【００２８】
内部電極１２，１３は、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３は、銅（Ｃｕ）を主成分とすることが好ましい。これにより、積層セラミックコンデンサ１０では、内部電極１２，１３の導電性が高くなり、ＥＳＲ（等価直列抵抗）が低減されるため、高いＱ値が得られる。
【００２９】
なお、内部電極１２，１３は、銅（Ｃｕ）を主成分としていなくてもよい。この場合、内部電極１２，１３は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）から選択される１種又は２種以上を主成分とする金属又は合金で形成することができる。
【００３０】
なお、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。例えば、セラミック素体１１及び外部電極１４，１５の形状は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
【００３１】
［エンドマージン部Ｍ１，Ｍ２の詳細構成］
図４Ａは、積層セラミックコンデンサ１０の図１のＣ−Ｃ'線に沿った断面図である。図４Ｂは、積層セラミックコンデンサ１０の図１のＤ−Ｄ'線に沿った断面図である。つまり、図４Ａは第１端面Ｅ１に平行な第１エンドマージン部Ｍ１の断面を示し、図４Ｂは第２端面Ｅ２に平行な第２エンドマージン部Ｍ２の断面を示している。
【００３２】
図４Ａ，４Ｂには、セラミック素体１１のＹ軸方向の寸法Ｗと、セラミック素体１１のＺ軸方向の寸法Ｔと、が示されている。また、図４Ａ，４Ｂには、第１及び第２内部電極１２，１３のＹ軸方向の寸法ＷＥと、第１及び第２内部電極１２，１３のＺ軸方向の寸法である厚さＴＥと、が示されている。
【００３３】
図４Ａ，４Ｂに示す断面は、エンドマージン部Ｍ１，Ｍ２のＸ軸方向中央部における断面であることが好ましい。つまり、セラミック素体１１の寸法Ｗ，Ｔ、並びに内部電極１２，１３の寸法ＷＥ及び厚さＴＥは、エンドマージン部Ｍ１，Ｍ２のＸ軸方向中央部で測定することが好ましい。
【００３４】
図４Ａ，４Ｂに示す断面において、セラミック素体１１の面積Ｓは、寸法Ｗ，Ｔを用いて、「Ｓ＝Ｗ×Ｔ」と表すことができる。また、図４Ａ，４Ｂに示す断面において、内部電極１２，１３の総面積ＳＥは、寸法ＷＥ、厚さＴＥ、及び各内部電極１２，１３の枚数ｎを用いて、「ＳＥ＝ＷＥ×ＴＥ×ｎ」と表すことができる。
【００３５】
本実施形態では、エンドマージン部Ｍ１，Ｍ２の断面におけるセラミック素体１１の面積Ｓに対する内部電極１２，１３の総面積ＳＥの比率を大きくすることにより、内部電極１２，１３における高い導電性を確保する。これにより、積層セラミックコンデンサ１０では、ＥＳＲが低減されるため、高いＱ値が得られる。
【００３６】
具体的に、本実施形態に係る積層セラミックコンデンサ１０では、図４Ａ，４Ｂに示す断面において、セラミック素体１１の面積Ｓと内部電極１２，１３の総面積ＳＥとが下記の式（１）の関係を満足するように構成することにより、高いＱ値が得られる。
ＳＥ≧Ｓ／４００＋３００      …（１）
【００３７】
また、図４Ａ，４Ｂに示す断面におけるセラミック素体１１の面積Ｓに対する内部電極１２，１３の総面積ＳＥの比率を大きくすることにより、セラミック素体１１の端面Ｅ１，Ｅ２における内部電極１２，１３が占める割合が大きくなる。これにより、外部電極１４，１５と内部電極１２，１３との接合強度が高くなる。
【００３８】
一方で、高周波領域では、表皮効果によって、内部電極１２，１３の厚さＴＥを大きくしても、表面から所定の深さまでの表皮にしか電流が流れなくなる。このため、内部電極１２，１３の厚さＴＥを大きくすることによる電気抵抗を低減する効果は、内部電極１２，１３の表皮深さに応じて飽和する。
【００３９】
例えば、銅（Ｃｕ）の表皮深さは、１００ＭＨｚにおいて約６．６μｍであり、１ＧＨｚにおいて約２．１μｍであり、２ＧＨｚにおいて約１．５μｍである。このため、銅（Ｃｕ）を主成分とする場合の各内部電極１２，１３の厚さＴＥは６μｍ以下に留めることが好ましく、２μｍ以下に留めることがより好ましく、１．５μｍ以内に留めることが更に好ましい。このように、各内部電極１２，１３の厚さＴＥを小さく留めることにより、セラミック素体１１におけるセラミック層の積層数を増加可能となる。これにより、積層セラミックコンデンサ１０の容量が増大する。
【００４０】
［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。以下、積層セラミックコンデンサ１０の製造方法について図５に沿って説明する。
【００４１】
（ステップＳ０１：セラミック素体作製）
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、図６に示すように、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電ペーストを印刷しておくことにより、内部電極１２，１３を配置することができる。
【００４２】
セラミックシートは、セラミックスラリーをシート状に成形した未焼成の誘電体グリーンシートである。セラミックシートは、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックスラリーの成分は、所定の組成のセラミック素体１１が得られるように調整される。
【００４３】
図４Ａ，４Ｂに示す断面における各内部電極１２，１３の厚さＴＥは、セラミックシートに印刷する導電ペーストの厚さによって制御することができる。このため、図４Ａ，４Ｂに示す断面における内部電極１２，１３の総面積ＳＥは、導電ペーストの厚さやセラミックシートの積層数などによって制御可能である。
【００４４】
（ステップＳ０２：焼成）
ステップＳ０２では、ステップＳ０１で得られた未焼成のセラミック素体１１を焼成する。これにより、セラミック素体１１が焼結する。セラミック素体１１の焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。セラミック素体１１の焼成条件は、適宜決定可能である。
【００４５】
（ステップＳ０３：外部電極形成）
ステップＳ０３では、ステップＳ０２で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０３では、例えば、セラミック素体１１の端面Ｅ１，Ｅ２に、外部電極１４，１５を構成する下地膜、中間膜、及び表面膜を形成する。
【００４６】
より詳細に、ステップＳ０３では、まず、セラミック素体１１の端面Ｅ１，Ｅ２を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付けを行うことにより、セラミック素体１１に外部電極１４，１５の下地膜が形成される。
【００４７】
そして、セラミック素体１１に焼き付けられた外部電極１４，１５の下地膜の上に、外部電極１４，１５の中間膜が形成され、更に外部電極１４，１５の表面膜が形成される。外部電極１４，１５の中間膜及び表面膜の形成には、例えば、電解メッキなどの湿式メッキを用いることができる。
【００４８】
なお、上記のステップＳ０３における処理の一部を、ステップＳ０２の前に行ってもよい。例えば、ステップＳ０２の前に未焼成のセラミック素体１１の端面Ｅ１，Ｅ２に未焼成の電極材料を塗布してもよい。これにより、ステップＳ０２において、セラミック素体１１の焼成と電極材料の焼き付けとを同時に行うことができる。
【００４９】
［実施例及び比較例］
上記実施形態の実施例及び比較例について説明する。以下に説明する実施例及び比較例は、上記実施形態の効果を確かめるための一例に過ぎない。このため、上記実施形態の構成は、実施例の構成に限定されない。具体的に、実施例１〜５及び比較例１〜５では、上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルを作製した。
【００５０】
実施例１〜５及び比較例１〜５ではいずれも、サンプルの容量を１．０ｐＦとした。実施例１〜５及び比較例１〜５に係るサンプルでは、セラミック素体１１及び内部電極１２，１３の構成が相互に異なる。実施例１〜５及び比較例１〜５に係る各サンプルのセラミック素体１１及び内部電極１２，１３の構成を表１に示す。
【００５１】
【表１】
2019102752.tif 000003
【００５２】
表１には、実施例１〜５及び比較例１〜５に係る各サンプルのセラミック素体１１について、寸法Ｗ，Ｔ、及びこれらから算出した面積Ｓが示されている。また、表１には、実施例１〜５及び比較例１〜５に係る各サンプルの内部電極１２，１３について、寸法ＷＥ，厚さＴＥ、枚数ｎ、及びこれらから算出した総面積ＳＥが示されている。
【００５３】
実施例１〜５及び比較例１〜５では、セラミック素体１１及び内部電極１２，１３の構成が相互に異なる。実施例１と比較例１、実施例２と比較例２、実施例３と比較例３、実施例４と比較例４、実施例５と比較例５ではそれぞれ、セラミック素体１１の面積Ｓが共通であり、内部電極１２，１３の総面積ＳＥが異なる。
【００５４】
図７は、実施例１〜５及び比較例１〜５に係る各サンプルについて、セラミック素体１１の面積Ｓ及び内部電極１２，１３の総面積ＳＥをプロットしたグラフである。図７では、横軸がセラミック素体１１の面積Ｓを示し、縦軸が内部電極１２，１３の総面積ＳＥを示している。
【００５５】
また、図７には、ＳＥ＝Ｓ／４００＋３００で表される直線が示されている。実施例１〜５のプロットはいずれも、当該直線よりも上側に位置し、つまり上記の式（１）の関係を満足している。この一方で、比較例１〜５のプロットはいずれも、当該直線よりも下側に位置し、つまり上記の式（１）の関係を満足していない。
【００５６】
実施例１〜５及び比較例１〜５に係る各サンプルについて高周波数領域におけるＱ値の測定を行った。実施例１〜５及び比較例１〜５に係る各サンプルのＱ値の測定における周波数は１ＧＨｚ、２ＧＨｚ、３ＧＨｚとした。実施例１〜５及び比較例１〜５に係る各サンプルのＱ値の測定結果を表２に示す。
【００５７】
【表２】
2019102752.tif 000004
【００５８】
セラミック素体１１の面積Ｓが共通である、実施例１と比較例１、実施例２と比較例２、実施例３と比較例３、実施例４と比較例４、実施例５と比較例５を比較すると、いずれの周波数においても、実施例１〜５では比較例１〜５よりも２０％〜５０％程度高いＱ値が得られていることがわかる。
【符号の説明】
【００５９】
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１２ａ，１２ｂ…引出部
１４，１５…外部電極
Ｍ１，Ｍ２…エンドマージン部
Ｅ１，Ｅ２…端面
【図１】
2019102752.tif 000005
【図２】
2019102752.tif 000006
【図３】
2019102752.tif 000007
【図４Ａ】
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【図４Ｂ】
2019102752.tif 000009
【図５】
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【図６】
2019102752.tif 000011
【図７】
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