(57)【要約】  【課題】非破壊読取りで高密度で書換回数が無限の半導体メモリとする。  【解決手段】記憶トランジスタに浮遊ゲートを持たせた記憶素子を使用し、浮遊ゲートを書込みトランジスタを経由してビット線や調整線に接続し、書込みトランジスタを導通させビット線や調整線の電圧を操作して浮遊ゲートの記憶値を書替え、絶縁膜が劣化しないので寿命が半永久的で、多値化してダイナミックメモリ並の高密度のメモリにでき、非破壊読取りが可能な、書込みトランジスタ付浮遊ゲートメモリとする。【選択図】    図１３
2019102110.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタに浮遊ゲートを持たせ、浮遊ゲートの電荷の多寡でデータを記憶するメモリで、浮遊ゲートを書込みトランジスタを経由してビット線や調整線と接続した、書込みトランジスタ付浮遊ゲートメモリとする。
【請求項２】
請求項１の書込みトランジスタ付浮遊ゲートメモリで、集積回路の配線層に半導体を積層し、積層した半導体に書込みトランジスタと浮遊ゲート構造の記憶トランジスタの片方又は両方を作成する。
【請求項３】
請求項１の書込みトランジスタ付浮遊ゲートメモリを、三次元に多数積層したメモリとする。
【請求項４】
請求項１の書込みトランジスタ付浮遊ゲートメモリと従来の記憶素子とを、同一ビット線に接続し複合構造としたメモリとする。
【請求項５】
請求項１の書込みトランジスタ付浮遊ゲートメモリで、データ記憶列以外に基準用メモリ列を持たせ、基準用メモリ列には基準値を書込み、メモリの読取時に基準用メモリ列の出力電圧を基準にデータ記憶列の記憶値を判定させる、基準用メモリ列付きのメモリとする。
【請求項６】
請求項１の書込みトランジスタ付浮遊ゲートメモリの浮遊ゲートの絶縁膜に強誘電体を使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非破壊の高密度な半導体メモリに関するものである。
【背景技術】
【０００２】
半導体メモリとして、高速なスタチックメモリや中速のダイナミックメモリや低速なＮＡＮＤフラッシュメモリが利用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１７４２３８号公報
【特許文献２】特開平７−３３５７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スタチックメモリは高速で非破壊読み出しが可能であるが、記憶素子に１２０平方（集積回路の最小線幅を単位として）の面積を要する。
【０００５】
ダイナミックメモリは中速で記憶素子を８平方の面積で作れるが破壊読出しとなり再書込みが必要になる。
【０００６】
ＮＡＮＤ(論理積の否定型）フラッシュメモリの記憶素子は４平方の面積で作れ、多値化して記憶容量を増やせるが低速で、長期の記憶維持ができる不揮発性のメモリである。
【０００７】
フラッシュメモリの記憶素子は浮遊ゲート絶縁膜に高電界でトンネル電流を流して電荷を引抜いたり注入するので浮遊ゲート絶縁膜が徐々に劣化し、やがて浮遊ゲートの電荷が抜ける様になって記憶値が維持できなくなので記憶値の書換回数が制限される。
【０００８】
フラッシュメモリはページ単位の消去処理の後に一度だけ書込みが可能で、ワード単位の書換が随時実行できない。
【課題を解決するための手段】
【０００９】
トランジスタに浮遊ゲートを持たせた記憶素子を使用し、記憶素子の浮遊ゲートを書込みトランジスタを経由してビット線や調整線に接続し、書込みトランジスタを導通させビット線や調整線の電圧を操作し浮遊ゲートの記憶値を書替える、書込みトランジスタ付浮遊ゲートメモリとする。
【発明の効果】
【００１０】
ＮＯＲ(論理和の否定型）接続の書込みトランジスタ付浮遊ゲートメモリにすると、最大で２４平方最小で８平方の面積で一記憶素子が作れる。
【００１１】
ＮＡＮＤ接続の書込みトランジスタ付浮遊ゲートメモリにすると、最大で２０平方最小で６平方の面積で一記憶素子が作れる。
【００１２】
書込みトランジスタ付浮遊ゲートメモリは非破壊読取りで、ダイナミックメモリと異なり読取り後の再書込み操作が不要になる。
【００１３】
書込みトランジスタ付浮遊ゲートメモリは書換時に劣化が起きないので、スタチックメモリやダイナミックメモリ同様に半永久的な寿命が期待できる。
【００１４】
書込みトランジスタ付浮遊ゲートメモリは、読取り電圧の振幅が大きく且つ高精度に設定可能なので、一素子に多値を記憶させる事も可能になる。
【００１５】
書込みトランジスタ付浮遊ゲートメモリは、スタチックメモリやダイナミックメモリと同様に随時任意のワード単位の書込みが可能である。
【００１６】
書込みトランジスタ付浮遊ゲートメモリは、三次元に積層可能である。
【００１７】
書込みトランジスタ付浮遊ゲートメモリは、従来のフラッシュメモリと類似した列幅にもでき、配置ピッチを揃えられ同一ビット線上に両者を併設できる。
【００１８】
書込みトランジスタ付浮遊ゲートメモリを使用したメモリに、基準メモリ列を追加して最高値最低値を記憶させ、メモリ読取時に基準メモリの記憶値を基準にメモリーの記憶値を判定させると、記憶値の変動要因の多くが除去されより安定したメモリが得られる。
【００１９】
書込みトランジスタ付浮遊ゲートメモリの浮遊ゲート絶縁膜に強誘電体を使用すると、不揮発性のメモリが得られる。
【図面の簡単な説明】
【００２０】
【図１】ＮＯＲメモリの回路図。        （実施例１）
【図２】ＮＯＲメモリの断面図。        （実施例２）
【図３】縦型ＮＯＲメモリの断面図。    （実施例３）
【図４】積層ＮＯＲメモリの断面図。    （実施例４）
【図５】ＮＡＮＤメモリの回路図。      （実施例５）
【図６】ＮＡＮＤメモリの断面図。      （実施例６）
【図７】縦型ＮＡＮＤメモリの断面図。  （実施例７）
【図８】積層ＮＡＮＤメモリの断面図。  （実施例８）
【図９】単線ＮＯＲメモリの回路図。    （実施例９）
【図１０】単線ＮＡＮＤメモリの回路図。（実施例１０）
【図１１】メモリの構成図。            （実施例１１）
【図１２】列回路図。                  （実施例１１）
【図１３】半導体基板表面図。          （実施例１２）
【図１４】書込み電圧発生回路図。      （実施例１３）
【発明を実施するための形態】
【００２１】
本発明のメモリの構造や構成や有効性を実施例とともに説明する。
【実施例１】
【００２２】
図１は本発明の記憶素子を使用したＮＯＲ接続のメモリの回路図である。なお、メモリに必要な周辺回路は差動アンプ６を除き省略してあり図１には図示していない。
【００２３】
図１の点線で囲まれた部分が本発明のＮＯＲ記憶素子１４ａで、図１では４個のＮＯＲ記憶素子１４ａを二行二列に配置している。行数や列数を増やしＮＯＲ記憶素子１４ａをより多く配置して記憶容量を増やせる。
【００２４】
図１の行は二行あり、各行がワード線１と書込み線２で構成されている。図１の列は二列あり、各列が電源線３とビット線４と入力線５と書込み指示２３と調整線７と差動アンプ６で構成されている。
【００２５】
図１のＮＯＲ記憶素子１４ａは、浮遊ゲート１０を持つ記憶トランジスタ９と、書込みトランジスタ８で構成されている。図１の記憶トランジスタ９の一端は電源線３に一端はビット線４に接続し、同一列の複数の記憶トランジスタ９が並列にＮＯＲ接続されている。
【００２６】
図１の記憶トランジスタ９は電界効果トランジスタで、記憶トランジスタ９の浮遊ゲート１０はワード線１と容量結合されていて、ワード線１の電圧を操作して接続された記憶トランジスタ９のオンオフを制御する。
【００２７】
図１の記憶トランジスタ９の読取りと書込み時には、該当ワードのワード線１の電圧を操作し記憶トランジスタ９をオンにして選択し、該当ワード以外のワード線１の電圧を操作して該当ワード以外の記憶トランジスタ９をオフにして非選択にする。
【００２８】
図１のビット線４に電流を流すことで、ワード線１でオンに選択された記憶トランジスタ９の記憶値に応じた電圧がビット線４に出力され、記憶トランジスタ９の記憶値が読み出せる。
【００２９】
図１の記憶トランジスタ９の浮遊ゲート１０は書込みトランジスタ８を介して調整線７に接続してある。図１の書込みトランジスタ８のゲートは書込み線２に接続され、書込み線２の電圧を操作して書込みトランジスタ８のオンオフを制御する。
【００３０】
図１の書込みトランジスタ８は電界効果トランジスタで、書込み線２の電圧を操作して書込みトランジスタ８をオンにすると、記憶トランジスタ９の浮遊ゲート１０は書込みトランジスタ８を経由して調整線７に接続され、浮遊ゲート１０の電圧は調整線７と同じ電圧になり、調整線７の電圧を操作して記憶トランジスタ９の記憶値が書き換えられる。
【００３１】
図１の書込みトランジスタ８がオフなら、記憶トランジスタ９の浮遊ゲート１０は調整線７と切り離されて記憶トランジスタ９は記憶値を維持し、記憶トランジスタ９の読取操作をしても記憶値は影響されず、記憶トランジスタ９の非破壊読取りを可能にしている。
【００３２】
図１の差動アンプ６は、入力線５とビット線４を入力とし、ワード線１で選択された行の記憶トランジスタ９からビット線４に出力された記憶値と入力線５の差分を増幅して調整線７に出力している。
【００３３】
図１のＮＯＲ記憶素子１４ａの書込み時には、選択行のワード線１と書込み線２で記憶トランジスタ９と書込みトランジスタをオンに操作し、記憶トランジスタ９の浮遊ゲート１０を書込みトランジスタ８を経由して調整線７に接続し、ビット線４と入力線５の電圧が等しくなる様に制御するフィードバック回路を差動アンプ６で構成している。
【００３４】
図１の差動アンプ６を使ったフィードバック回路により、記憶トランジスタ９の特性に差異があっても、記憶トランジスタ９の記憶値は入力線５の電圧に調整されてビット線４に出力され、記憶値が正確に設定されるので一記憶素子に多値を記憶させるのも容易になる。
【００３５】
差動アンプ６は書込み指示２３で動作がオンにされる。
【００３６】
図１のメモリで一素子に多ビットを記憶させるには、多ビットのメモリの入力データからデジタルアナログ変換して入力線５に入力データに応じた電圧を与え、ビット線４の電圧をアナログデジタル変換して多ビットに変換しメモリから出力する。
【００３７】
図１のＮＯＲ記憶素子１４ａは、記憶トランジスタ９の浮遊ゲート１０から書込みトランジスタ８を経由して電荷を充放電するのでゲート絶縁膜の劣化が起きにくく、スタチックメモリやダイナミックメモリ同様に半永久的な寿命が期待できる。また、浮遊ゲート１０の電荷は充放電が可能であり、スタチックメモリやダイナミックメモリ同様に随時メモリーへの書込みが行える。
【実施例２】
【００３８】
図２は本発明の記憶素子を使用した図１の回路図のＮＯＲ記憶素子１４ａを複数並べたメモリの断面図である。図２の空白の部分は絶縁膜で埋められている。
【００３９】
図２の記憶トランジスタ９は、半導体基板等の配線層に作成した薄膜半導体１１ａをストライプ状に加工し絶縁膜で分離して作られていて、不純物注入で分離された複数の記憶トランジスタ９が並んでいる。
【００４０】
図２のビット線４は、下層の配線層で実現していて、記憶トランジスタ９に接続線１５ａで接続している。図２のビット線４の下には記憶素子以外の回路の素子が配置でき、半導体基板等も存在するが省略している。
【００４１】
図２の記憶トランジスタ９のもう一端を電源線３に接続している。
【００４２】
図２の記憶トランジスタ９には浮遊ゲート１０があり、浮遊ゲート１０は図２では明示していないが前後を絶縁膜を介してワード線１で囲まれ、容量結合成分を増やす為に背丈を高くしてある。
【００４３】
図２の浮遊ゲート１０の上には薄膜半導体１１ｂが積層され、二素子単位にストライプ状に加工されて絶縁膜で分離している。図２の薄膜半導体１１ｂには不純物注入で分離された書込みトランジスタ８が作られている。書込みトランジスタ８は薄膜半導体１１ｂの上に積層した接続線１５ｂで調整線７に接続している。
【００４４】
図２の書込みトランジスタ８のゲートとして書込み線２が配置されている。
【００４５】
図２のワード線１と書込み線２と電源線３は、並列に置かれた同一行の記憶素子と絶縁膜を貫いて接続している。
【００４６】
図２の記憶素子は一記憶素子を１２平方の面積で作れる。
【実施例３】
【００４７】
図３は本発明の記憶素子を使用し、図１の回路図のＮＯＲ記憶素子１４ａの書込みトランジスタ８を縦方向に配置し複数並べたメモリの断面図である。
【００４８】
図３の記憶トランジスタ９の浮遊ゲート１０は縦方向に細長く作り、厚みのあるワード線１を絶縁膜を介して貫いている。ワード線１は隣接する記憶素子と互い違いに層を違えて配置し、記憶素子の専有面積を減らしている。
【００４９】
図３の書込みトランジスタ８は縦方向に細長く作り、図面の垂直方向に延びている書込み線２を絶縁膜を介して貫いていて、書込み線２が書込みトランジスタ８のゲートとして機能する。書込み線２は隣接する記憶素子と互い違いに層を違えて重ねて配置し、記憶素子の専有面積を減らしている。
【００５０】
図３の書込みトランジスタ８は浮遊ゲート１０と調整線７に接続する接続線１５ｂに、同じ素材の高不純物濃度の材料を使用し直接接している。
【００５１】
図３の記憶素子は一記憶素子を８平方の面積で作れる。
【実施例４】
【００５２】
図４は本発明の記憶素子を使用した図１の回路図のＮＯＲ記憶素子１４ａを、３次元に積層したメモリの記憶素子の平面の断面図である。図８の空白の部分は絶縁膜で埋められている。
【００５３】
図４の記憶素子を二次元に複数並べて一層を構成し、一層分の記憶素子は絶縁膜で分離して複数層を３次元に積層する。
【００５４】
図４の記憶トランジスタ９は電源線３とビット線４に接続していて、Ｌ字型の浮遊ゲート１０が記憶トランジスタ９の一面と絶縁膜を介して並行している。浮遊ゲート１０はワード線１と絶縁膜を介して並行していて、ワード線１の電圧を操作すると容量結合している浮遊ゲート１０の電圧も変化して記憶トランジスタ９のオンオフを制御できる。
【００５５】
図４の書込みトランジスタ８は浮遊ゲート１０と調整線７に接続していて、調整線７が書込みトランジスタ８の一面と絶縁膜を介して並行し書込みトランジスタ８のゲートとして機能し、調整線７で書込みトランジスタ８のオンオフを制御する。書込みトランジスタ８がオンなら、浮遊ゲート１０は書込みトランジスタ８を経由して調整線７に接続され、調整線７の電圧を操作して浮遊ゲート１０の電圧を変え記憶トランジスタ９の記憶値を修正できる。
【００５６】
図４の電源線３とビット線４と調整線７は積層された絶縁膜を貫いて同じ列の記憶素子と接続されている。
【００５７】
図４の記憶素子は、一記憶素子を６０平方の面積で作れる。図４のワード線１と書込み線２は同一平面に並行して配置されているが、層を違えて積み重ねることも可能で、積層する工数が増えるが、一素子を２４平方の面積で作れる。
【００５８】
図２や図３の記憶素子は、薄膜半導体で作成しているので図４と同様に積層可能であり、多数の層を積層して三次元構成とすることもでき、図４よりもより少ない面積で集積可能である。
【実施例５】
【００５９】
図５は本発明の記憶素子を使用したＮＡＮＤ接続のメモリの回路図である。なお、メモリに必要な周辺回路は差動アンプ６を除き省略してあり図５には図示していない。
【００６０】
図５の点線で囲まれた部分が本発明のＮＡＮＤ記憶素子１４ｂで、図５では４個のＮＡＮＤ記憶素子１４ｂを二行二列に配置している。行数や列数を増やしてＮＡＮＤ記憶素子１４ｂをより多く配置して記憶容量を増やせる。
【００６１】
図５の行は二行あり、各行がワード線１と書込み線２で構成されている。図５の列は二列あり、各列が電源線３とビット線４と入力線５と書込み指示２３と調整線７と差動アンプ６で構成されている。
【００６２】
図５のＮＡＮＤ記憶素子１４ｂは、浮遊ゲート１０を持つ記憶トランジスタ９と、書込みトランジスタ８で構成されている。図５の記憶トランジスタ９は同一列の記憶トランジスタ９とビット線４で直列にＮＡＮＤ接続されている。ビット線４の終端は電源線３に接続してある。
【００６３】
図５の記憶トランジスタ９は電界効果トランジスタで、記憶トランジスタ９の浮遊ゲート１０とワード線１は容量結合されていて、ワード線１の電圧を操作して接続された記憶トランジスタ９のオンオフを制御する。
【００６４】
図５の記憶トランジスタ９の読取りと書込み時には、該当ワードのワード線１の電圧を操作し記憶トランジスタ９を閾値近辺のオンにして選択する。該当ワード以外のワード線１の電圧を操作して該当ワード以外の記憶トランジスタ９を低抵抗のオンにし、読取り値への影響を最小にする。
【００６５】
図５のビット線４に電流を流すことで、ワード線１で閾値近辺のオンに選択された記憶トランジスタ９の記憶値に応じた電圧がビット線４に出力され、記憶トランジスタ９の記憶値が読み出せる。
【００６６】
図５の記憶トランジスタ９の浮遊ゲート１０は書込みトランジスタ８を介して調整線７に接続している。図５の書込みトランジスタ８のゲートは書込み線２に接続し、書込み線２の電圧を操作して書込みトランジスタ８のオンオフを制御する。
【００６７】
図５の書込みトランジスタ８は電界効果トランジスタで、書込み線２の電圧を操作して書込みトランジスタ８をオンにすると、記憶トランジスタ９の浮遊ゲート１０は書込みトランジスタ８を経由して調整線７に接続され、浮遊ゲート１０の電圧は調整線７と同じ電圧になり、調整線７の電圧を操作して記憶トランジスタ９の記憶値が書き換えられる。
【００６８】
図５の書込みトランジスタ８がオフなら、記憶トランジスタ９の浮遊ゲート１０は調整線７と切り離されて記憶トランジスタ９は記憶値を維持し、記憶トランジスタ９の読取操作をしても記憶値は影響されず、記憶トランジスタ９の非破壊読取りを可能にしている。
【００６９】
図５の差動アンプ６は、入力線５とビット線４を入力とし、ワード線１で選択された行の記憶トランジスタ９からビット線４に出力された記憶値と入力線５の差分を増幅して調整線７に出力してる。
【００７０】
図５のＮＡＮＤ記憶素子１４ｂの書込み時には、選択行のワード線１で記憶トランジスタ９を閾値近くのオンに、選択行の書込み線２で書込みトランジスタをオンに操作し、記憶トランジスタ９の浮遊ゲート１０を書込みトランジスタ８を経由して調整線７に接続し、ビット線４と入力線５の電圧が等しくなる様に制御するフィードバック回路を差動アンプ６で構成している。
【００７１】
図５の差動アンプ６を使ったフィードバック回路により、記憶トランジスタ９の特性に差異があっても、記憶トランジスタ９の記憶値は入力線５の電圧に調整されてビット線４に出力され、記憶値が正確に設定できるので一記憶素子に多値を記憶させるのも容易になる。
【００７２】
差動アンプ６は書込み指示２３で動作がオンにされる。
【００７３】
図５のメモリで一素子に多ビットを記憶させるには、多ビットのメモリの入力データからデジタルアナログ変換して入力線５に入力データに応じた電圧を与え、ビット線４の電圧をアナログデジタル変換して多ビットに変換しメモリから出力する。
【００７４】
図５のＮＡＮＤ記憶素子１４ｂは、記憶トランジスタ９の浮遊ゲート１０から書込みトランジスタ８を経由して電荷を充放電するのでゲート絶縁膜の劣化が起きにくく、スタチックメモリやダイナミックメモリ同様に半永久的な寿命が期待できる。また、浮遊ゲート１０の電荷は充放電が可能であり、スタチックメモリやダイナミックメモリ同様に随時メモリーへの書込みが行える。
【実施例６】
【００７５】
図６は本発明の記憶素子を使用した図５のＮＡＮＤ記憶素子１４ｂを複数並べたメモリの断面図である。図６の空白の部分は絶縁膜で埋められている。
【００７６】
図６の記憶トランジスタ９は、半導体基板等の配線層に積層した薄膜半導体１１ａをストライプ状に加工し絶縁膜で分離して作られていて、不純物注入で分離された複数の記憶トランジスタ９が並んでいる。
【００７７】
図６の記憶トランジスタ９は隣接する記憶トランジスタ９と薄膜半導体１１ａ上に同一ストライプを共有していてＮＡＮＤ接続されている。薄膜半導体１１ａは図５のビット線４としても機能する。図６の薄膜半導体１１ａの下には記憶素子以外の回路の素子が配置でき、半導体基板等も存在するが省略している。
【００７８】
図６の記憶トランジスタ９には浮遊ゲート１０があり、浮遊ゲート１０は図６では明示していないが前後を絶縁膜を介してワード線１で囲まれ、容量結合成分を増やす為に背丈を高くしてある。
【００７９】
図６の浮遊ゲート１０の上には薄膜半導体１１ｂが積層され、二素子単位にストライプ状に加工されて絶縁膜で分離している。図６の薄膜半導体１１ｂには不純物注入で分離された書込みトランジスタ８が作られている。書込みトランジスタ８は薄膜半導体１１ｂの上に積層した接続線１５ｂで調整線７に接続している。
【００８０】
図６の書込みトランジスタ８のゲートとして書込み線２が配置されている。
【００８１】
図６のワード線１と書込み線２は、並列に置かれた同一行の記憶素子と絶縁膜を貫いて接続している。
【００８２】
図６の記憶素子は一記憶素子を１０平方の面積で作れる。
【実施例７】
【００８３】
図７は本発明の記憶素子を使用し、図５のＮＡＮＤ記憶素子１４ｂの書込みトランジスタ８を、縦方向に配置し複数並べたメモリの断面図である。
図７の書込みトランジスタ８は縦方向に作り、その側面に書込み線２をゲートとして隣接する記憶素子と互い違いに重ねて配置している。
【００８４】
図７のワード線１は浮遊ゲート１０の側面に縦方向に長く作り、隣接する記憶素子と互い違いに重ねて配置している。
【００８５】
図７の書込みトランジスタ８は浮遊ゲート１０と調整線７に接続する接続線１５ｂに、同じ素材の高不純物濃度の材料を使用し直接接している。
【００８６】
図７の記憶素子は一記憶素子を６平方の面積で作れる。
【実施例８】
【００８７】
図８は本発明の記憶素子を使用した図５のＮＡＮＤ記憶素子１４ｂを使用し、３次元に積層したメモリの記憶素子の平面の断面図である。図８の空白の部分は絶縁膜で埋められている。
【００８８】
図８の記憶素子を二次元に複数並べて一層を構成し、一層分の記憶素子を絶縁膜で分離して複数層を三次元に積層する。
【００８９】
図８の記憶トランジスタ９は半導体で、積層した層間の絶縁膜を貫いて同じ列の記憶素子と接続していて、ビット線４としても働く。
【００９０】
図８の記憶トランジスタ９の周囲を絶縁膜を介して浮遊ゲート１０が取り囲み、選択したワード線１の電圧を操作して記憶トランジスタ９を閾値近くに駆動して記憶値を出力させる。選択外のワード線１は記憶トランジスタ９が低い抵抗でオンなるように操作して、記憶値の出力への影響を最小にする。
【００９１】
図８の調整線７と浮遊ゲート１０の間には半導体を積層し書込みトランジスタ８としている。図８の調整線７は積層した層間の絶縁膜を貫いて同じ列の記憶素子と接続している。
【００９２】
図８の書込みトランジスタ８は書込み線２をゲートとしてオンオフを制御する。
【００９３】
図８の書込みトランジスタ８は書込み線２の電圧を操作してオンにすると、浮遊ゲート１０の電圧は書込みトランジスタ８を経由して調整線７と接続されて等しくなり、調整線７の電圧を操作して記憶トランジスタ９の記憶値を書き換えられる。
【００９４】
図８の記憶素子は一記憶素子を６６平方の面積で作成できる。書込み線２をワード線１の上に積層すると、積層する工数は増えるが一記憶素子を４８平方の面積で作成できる。図４の３次元ＮＯＲメモリ同様に記憶トランジスタ９を浮遊ゲート１０で囲まない構造なら一記憶素子を１２平方の面積で作れる。
【００９５】
図６や図７の記憶素子は、薄膜半導体で作成しているので、図８と同様に積層可能であり、多数の層を積層して三次元構成とすることもでき、図８よりもより少ない面積で集積可能である。
【実施例９】
【００９６】
図９は本発明の記憶素子を使用した単線ＮＯＲメモリの回路図で、図１のＮＯＲメモリの調整線７を廃止しビット線４で代用して、列毎に二本あった信号線を単線化している。なお、メモリに必要な周辺回路は列回路２０を除き省略してあり図９には図示していない。
【００９７】
図９の下の行の点線で囲まれた二つの記憶素子が本発明の単線化したＮＯＲ記憶素子１４ｅで、上の行の点線で囲まれた二つの記憶素子は従来のＮＯＲ記憶素子１４ｃで、両者を同じ列に混載し二行二列で配置している。行数列数を増やして記憶容量を増やせる。ＮＯＲ記憶素子１４ｅの記憶トランジスタ９とＮＯＲ記憶素子１４ｃの記憶トランジスタ１３は同じ列の電源線３とビット線４の間に並列にＮＯＲ接続している。
【００９８】
図９のＮＯＲ記憶素子１４ｅはＮＯＲ記憶素子１４ｃと同じ幅で作れ、両者を同じ列に混載できる。図９のメモリへの書込みはＮＯＲ記憶素子１４ｅとＮＯＲ記憶素子１４ｃで同じような手順にでき、一旦書き込んで正しく書き込めたか確認し不足分を繰返し追加書込みする方式で多値の記憶でも書込み可能になり、列回路２０を共通化できる。
【００９９】
図９の列回路２０は、入力データ２１のデジタル値からアナログ値に変換し、ＮＯＲ記憶素子１４ｅとＮＯＲ記憶素子１４ｃにビット線４を使って書込み、ビット線４の出力値をアナログデジタル変換して出力データ２２に出力して多値記憶化できる。図９の列回路２０は書込み完了線２４で列の書込み完了をメモリの制御回路等に通知する。
【０１００】
図９のＮＯＲ記憶素子１４ｅを半導体基板に作成すると、２４平方の面積で一素子が作れ、従来のＮＯＲ記憶素子１４ｃの８平方の面積より大きくなるが列の幅は同じにできる。
【０１０１】
図９のＮＯＲ記憶素子１４ｅは、書込みトランジスタ８に漏洩電流があり長期記憶には向かないが、書込み時に記憶トランジスタ９の浮遊ゲート１０の絶縁膜にはトンネル電流を流す必要はなく浮遊ゲート１０の絶縁膜が劣化しないので、書込み回数の制約はなくなる。
【実施例１０】
【０１０２】
図１０は本発明の記憶素子を使用した単線ＮＡＮＤメモリの回路図で、図５のＮＡＮＤメモリの調整線７を廃止しビット線４で代用して、列毎に二本あった信号線を単線化している。なお、メモリに必要な周辺回路は列回路２０を除き省略してあり図９には図示していない。
【０１０３】
図１０の下の行の点線で囲まれた二つの記憶素子が本発明の単線化したＮＡＮＤ記憶素子１４ｆで、上の行の点線で囲まれた二つの記憶素子は従来のＮＡＮＤ記憶素子１４ｄで、両者を同じ列に混合して収容し二行二列で配置している。行数列数を増やして記憶容量を増やせる。ＮＡＮＤ記憶素子１４ｆの記憶トランジスタ９とＮＡＮＤ記憶素子１４ｄの記憶トランジスタ１３とをビット線４で直列にＮＡＮＤ接続している。
【０１０４】
図１０のＮＡＮＤ記憶素子１４ｆはＮＡＮＤ記憶素子１４ｄと同じ幅で作れ、両者を同じ列に混載できる。図１０のメモリへの書込みはＮＡＮＤ記憶素子１４ｆとＮＡＮＤ記憶素子１４ｄで同じような手順にでき、一旦書き込んだ後で正しく書き込めたか読取って確認し不足分を繰返し追加書込みする方式で多値の記憶でも書込み可能になり、列回路２０を共通化できる。
【０１０５】
図１０の列回路２０は、入力データ２１のデジタル値からアナログ値に変換し、ＮＡＮＤ記憶素子１４ｆとＮＡＮＤ記憶素子１４ｄにビット線４を使って書込み、ビット線４の出力値をアナログデジタル変換して出力データ２２に出力して多値記憶化できる。図１０の列回路２０は書込み完了線２４で列の書込み完了をメモリの制御回路等に通知する。
【０１０６】
図１０のＮＡＮＤ記憶素子１４ｆを半導体基板に作成すると列幅が二倍になり、二行でＮＡＮＤ記憶素子１４ｄと対応させて同一幅に収容でき、２０平方の面積で一素子が作れる。従来のＮＡＮＤ記憶素子１４ｄの４平方の面積より大きくなるが列の構成は同一にできる。
【０１０７】
図１０のＮＡＮＤ記憶素子１４ｆの記憶トランジスタ９を半導体基板に作成し、書込みトランジスタ８を薄膜半導体で作成すると１０平方の面積で一素子が作れる。従来のＮＡＮＤ記憶素子１４ｄの４平方の面積より大きくなるが列の幅は同一にできる。
【０１０８】
図１０のＮＡＮＤ記憶素子１４ｆは、書込みトランジスタ８に漏洩電流があり長期記憶には向かないが、書込み時に記憶トランジスタ９の浮遊ゲート１０の絶縁膜にはトンネル電流を流す必要はなく浮遊ゲート１０の絶縁膜が劣化しないので、書込み回数の制約はなくなる。
【実施例１１】
【０１０９】
図１１は本発明の基準値メモリを追加したメモリの構成図で、多数のメモリセルで構成された二つのメモリマトリックス２５と、その周辺に行デコーダ３０と列読書回路３１が併設され、中央に正基準メモリ２６と負基準メモリ２７と選択メモリ２８の列が基準値用に追加されている。
【０１１０】
図１１のメモリの行の書換時には、正基準メモリ２６に常に最大値を書込み、同時に負基準メモリ２７には常に最小値を書込む。メモリマトリックス２５を読出した際に正基準メモリ２６と負基準メモリ２７も同時に読取り、正基準メモリ２６と負基準メモリ２７の電圧を正負の基準値として使用しメモリマトリックス２５の読取値を判定する。
【０１１１】
図１１の正基準メモリ２６と負基準メモリ２７と選択メモリ２８は複数列構成とし、メモリの製造検査時に基準値として利用可能な列を判定し、選択メモリ２８に判定結果を書込んでおく。選択メモリ２８を行の読取時に同時に読取り、選択行内の正基準メモリ２６と負基準メモリ２７の製造不良素子を選択メモリ２８の値により参照不可として排除する。図１１の選択メモリ２８には浮遊ゲートやヒューズ方式等の恒久書込み記憶素子が利用できる。
【０１１２】
図１１の選択メモリ２８は行毎に持たせてあるが、メモリの不良率が低く大多数が正常なら、行毎に持たせず単一構成とすることも可能である。
【０１１３】
図１１のメモリ装置の正基準メモリ２６と負基準メモリ２７により、記憶値を変動させる温度変化や電源電圧変化や浮遊ゲートからの共通的漏洩が補正され、より安定的に記憶値を維持できるようになる。
【０１１４】
図１１のメモリ装置の正基準メモリ２６と負基準メモリ２７により、読取遅延時間に大きな差異がなく読取電圧の波形も滑らかであれば、メモリのビット線の初期状態を中位の電圧に設定後にメモリを読取れば、読取電圧が安定する前に記憶値を確定でき、メモリの読取時間の短縮が可能になる。
【０１１５】
図１２は列回路図で、図１１の列読書回路３１の詳細であり、列毎に２ビット記憶の読取系の列の回路を図示している。回路の動作を制御する制御線や制御回路や書込み系は図示せず省略してある。
【０１１６】
図１２の正基準ビット線４１は図１１の正基準メモリ２６のビット線で、負基準ビット線４２は図１１の負基準メモリ２７のビット線で、基準選択ビット線４３は図１１の選択メモリ２８のビット線である。
【０１１７】
図１２の正基準ビット線４１と負基準ビット線４２と基準選択ビット線４３は各々３線構成で、基準選択ビット線４３の出力で基準のビット線アンプ４４のオンオフを制御し、基準値への採用と排除を選択可能にしている。各線の構成数を増やすとより安定した動作と不良率の削減が期待できる。
【０１１８】
図１２では一本の基準選択ビット線４３で正基準ビット線４１と負基準ビット線４２の双方のビット線アンプ４４をオンオフしているが、個別に基準選択ビット線４３を持たせたり符号化するなど各種の対応が可能である。
【０１１９】
図１２のカウンタ４８は、アナログデジタル変換の制御信号発生器で、デジタル値５４をカウントしながらカウント値に応じた４本の基準電圧選択線５１で基準分配電圧の選択信号を出力している。
【０１２０】
図１２の比較器４７は，図１１のメモリマトリックス２５の各列のビット線４の電圧と、正基準ビット線４１と負基準ビット線４２の各々の電圧の平均値を基準電圧分配抵抗５３で分配しバッファを介して出力し、カウンタ４８の基準電圧選択線５１に接続された基準電圧選択トランジスタ５２で選択した基準電圧の分配電圧とを比較している。比較器４７は書込み時の差動アンプとしても使えるが、書込み時の電圧は別途各々の列のデータ値に応じて与える必要がある。
【０１２１】
図１２の出力レジスタ４９は、比較器４７の出力が変化した時に、カウンタ４８のデジタル値５４を取込み、それを保持しビット線４のデジタル出力５５として出力する。
【０１２２】
図１２の比較器４７と出力レジスタ４９は、図１１のメモリマトリックス２５の各列のビット線４に対応して配置し、図１２のその他の要素はメモリブロック内で共通化でき一組のみ配置する。図１２右辺の基準電圧系の小規模な回路の追加でメモリの安定した動作が確保できるようになる。
【０１２３】
記憶素子当たりの記憶ビット数を増やした場合には、逐次型のデジタルアナログ変換で変換時間を短縮できる。
【実施例１２】
【０１２４】
図１３は本発明の書込みトランジスタ付き浮遊ゲートメモリを半導体基板に作成した際の半導体基板表面図である。図の空白の部分は絶縁膜が埋め込まれている。接続穴が作られる位置を点線で囲って示している。
【０１２５】
図１３の田の字型の部分が記憶トランジスタ９の領域で、記憶トランジスタ９以外の部分は不純物注入してトランジスタを分離しトランジスタの接続部としている。記憶トランジスタ９の一端は、互いを連結して電源線３として利用され、もう一端はビット線接続穴６４でビット線と接続する。
【０１２６】
図１３の周囲から分離された領域が書込みトランジスタ８で、不純物注入して二つの書込みトランジスタ８が連結して作られている。書込みトランジスタ８の一端は、調整線接続穴６３で調整線と接続する。
【０１２７】
図１３の記憶トランジスタ９の上には絶縁膜を介して浮遊ゲートが作られ、浮遊ゲートは浮遊ゲート接続穴６２で書込みトランジスタ８と接続する。浮遊ゲートの上には絶縁膜を介してワード線が作られる。浮遊ゲートとワード線は電源線３方向に幅を拡張でき、浮遊ゲートとワード線との結合容量を増やせる。
【０１２８】
図１３の書込みトランジスタ８の上には絶縁膜を介して書込み線が作られ、書込みトランジスタ８のゲートとして働く。
【０１２９】
図１３の記憶素子はＯＲ接続で一記憶素子を２４平方で作れる。ＮＡＮＤ接続なら電源線３とビット線接続穴６４が不要になり２０平方で作れる。配線層に一層の薄膜半導体で記憶素子を作った場合にも同様の面積になる。
【実施例１３】
【０１３０】
図１４は本発明の記憶素子の浮遊ゲート１０とワード線１との間に強誘電体の絶縁膜を使用したメモリの書込み電圧発生回路図である。メモリの動作を制御する制御回路や制御線等は図１４から省略してある。
【０１３１】
図１４は２ビットのデジタル記憶に対応した回路である。基準電圧発生器７１が出力する高低の基準電圧を電圧分配抵抗７０で分配して書込み時のデジタル値に応じた電圧に変換しバッファを介して出力している。
【０１３２】
図１４の方形波発生器７２の方形波７７とランプ信号発生器７３のランプ信号７８を基に、二台の出力電流可変アンプ７４を使って、暫時振幅が減少していく方形波を基準電圧に加えている。例えばメモリの書込み期間が１００ｎｓであれば、方形波発生器７１は１０ｎｓ周期の方形波を発生し、ランプ信号発生器７３は１００ｎｓで下降するランプ信号７８を発生する。
【０１３３】
図１４の入力データ２１をデコーダ７５で電圧選択信号７６に変換し、電圧選択信号７６と電圧選択トランジスタ７９で書込み電圧を電圧分配抵抗７０から選択している。電圧選択トランジスタ７９で選択した電圧とビット線４の差分を差動アンプ６で増幅して調整線７に出力し、調整線７に接続された記憶素子の記憶値を書換える。デコーダ７５と電圧選択信号７６と電圧選択トランジスタ７９と差動アンプ６と調整線７はメモリの各ビット線４に対応して設置する。
【０１３４】
図１４の書込み電圧発生回路を使うと、強誘電体を使ったメモリに発生するヒステリシスを伴った絶縁膜の書込み特性にも対応して、強誘電体への多値の書込みが可能になる。強誘電体により電荷の変動が抑えられ、メモリは長期間の記憶維持が可能になる。
【産業上の利用可能性】
【０１３５】
ダイナミックメモリは、安定動作の為に記憶素子に蓄積電荷を増やす深い溝や高い支柱状の構造が要請され、論理回路等と構造が大きく異なり同一基板への搭載が難しい。本発明の記憶素子は増幅作用があり蓄積電荷を増やす為の幾分かの構造が要請されるが他の構造に大きく影響せず、同じ半導体基板に他の回路との併設も容易である。
【０１３６】
本発明の書込みトランジスタ付浮遊ゲートメモリは、フラッシュメモリ同様に記憶素子に多値を記憶可能であり、一記憶素子に３ビットないし４ビットを記憶させることができ、高精度なアナログメモリとしても利用できる。
【０１３７】
本発明の書込みトランジスタ付浮遊ゲートメモリは、半導体基板にＮＯＲ接続で作成した場合には２４平方の面積で一記憶素子が作れる。一記憶素子に３ビットを記憶させると一ビットが８平方の面積換算になりダイナミックメモリと同等な面積で一記憶素子が作れる、一記憶素子に４ビットを記憶させると一ビットが６平方の面積に収まりダイナミックメモリより少ない面積の記憶素子が得られる。
【０１３８】
外部に接続したダイナミックメモリの代わりに、本発明の記憶素子を使用して、同一基板上に大容量のメモリを持つ一体化した半導体集積回路が容易に作れる。
【０１３９】
ダイナミックメモリは、読取信号が小さくセンスアンプで増幅していて信号が増幅されるまでの遅延が発生する。本発明の書込みトランジスタ付浮遊ゲートメモリは信号出力が大きく遅延も少ないが多値化した際にはアナログデジタル変換に時間を要し、ダイナミックメモリと同等のアクセスタイムになる。
【０１４０】
本発明の書込みトランジスタ付浮遊ゲートメモリは、２４平方の面積で一記憶素子が作れるので、スタチックメモリの代わりに採用すると同一面積で５倍の記憶容量が得られる。本発明の書込みトランジスタ付浮遊ゲートメモリは多値化が可能で、４値を記憶させるとスタチックメモリの２０倍のメモリが同一面積で得られる。
【０１４１】
本発明の書込みトランジスタ付浮遊ゲートメモリは小電流でビット線を駆動するので、スタチックメモリと比べると読取信号の立ち上がりが遅く、多値化した際のアナログデジタル変換の時間も遅延要因になり、スタチックメモリよりアクセスタイムが遅くなる。
【０１４２】
本発明の書込みトランジスタ付浮遊ゲートメモリを、集積回路の配線層に２層の薄膜半導体等を利用して記憶素子を作ると、ＯＲ接続のメモリが最小で１０平方の面積で、ＮＡＮＤ接続のメモリが最小で８平方の面積で作れる。書込みトランジスタを基板と垂直方向に作ると、更に面積を減らせる。
【０１４３】
本発明の書込みトランジスタ付浮遊ゲートメモリは、書込みトランジスタがオフの時に漏洩電流が流れて時間が経過すると記憶値が失われ、ダイナミックメモリ同様のリフレッシュ操作が要請されるが、書込みトランジスタには各種半導体が選択可能であり漏洩の少ない素子を採用すると、ダイナミックメモリよりもリフレッシュ周期を延長して静止時の消費電力を抑えることも容易である。
【０１４４】
本発明の書込みトランジスタ付浮遊ゲートメモリの浮遊ゲートに強誘電体の絶縁膜を採用すると、電荷の移動が制約されて漏洩電流が抑えられ、長期間記憶を維持するメモリにすることも可能である。
【０１４５】
本発明の記憶素子や書込み素子に薄膜半導体が利用可能であり、半導体基板上にはＣＰＵやＧＰＵ等の高速回路を作成し、その上に薄膜半導体を積層して本発明の記憶素子を作成すると、一般に薄膜半導体のキャリアが遅く速度は犠牲になるが大容量のメモリを基板面積を拡張せずに作成できる。同一基板に本発明のメモリを搭載すると、インターフェースが簡便になり並列ビット数も増やせるので、メモリの転送速度をより早くできる場合も多い。
【０１４６】
ＣＰＵやＧＰＵ等の回路の上に薄膜半導体で本発明のメモリを積層した場合には、半導体集積回路の呼称プロセスルールと最小線幅が乖離しているが、実線幅や線間隔を単位にすると、２０ｎｍルールで１０ｍｍ角の半導体基板上にＮＯＲ接続で４ビットの多値記憶にすると８Ｇバイトのメモリが得られる、１４ｎｍルールなら１６Ｇバイトに倍増し、１０ｎｍルールなら３２Ｇバイトのメモリが得られる、７ｎｍルールなら６４Ｇバイトのメモリが得られる。
【０１４７】
本発明の記憶素子を薄膜半導体で作成すると、三次元の積層も容易であり、多層に積層してより多くのメモリを同一面積に搭載することが可能である。
【０１４８】
フラッシュ記憶素子等と本発明の記憶素子を同一列に併設しバッファーとして利用すると、同一列内での転送等も容易に実施でき転送速度が向上しかつ装置も簡便になり、従来より高性能な恒久的なメモリを提供できる。
【０１４９】
ＣＰＵやＧＰＵは稼働状況の変化で急激に温度が変化し、ＣＰＵやＧＰＵと記憶素子を併設すると温度変化で記憶内容も影響を受けてしまう。本発明のメモリのように正負の基準メモリを併設して記憶値の基準値にすると、温度変化で読取結果が変動する素子でも基準値も温度変化に追従して変動するので多値記憶でも正しく記憶値が読取れる、また、電源電圧変動の影響や全素子で一律な記憶電荷の漏洩も同時に補正され、より安定性の高いメモリが得られる。
【符号の説明】
【０１５０】
１  ワード線
２  書込み線
３  電源線
４  ビット線
５  入力線
６  差動アンプ
７  調整線
８  書込みトランジスタ
９  記憶トランジスタ
１０  浮遊ゲート
１１ａ  薄膜半導体
１１ｂ  薄膜半導体
１３  記憶トランジスタ
１４ａ  ＮＯＲ記憶素子
１４ｂ  ＮＡＮＤ記憶素子
１４ｃ  ＮＯＲ記憶素子
１４ｄ  ＮＡＮＤ記憶素子
１４ｅ  ＮＯＲ記憶素子
１４ｆ  ＮＡＮＤ記憶素子
１５ａ  接続線
１５ｂ  接続線
２０  列回路
２１  入力データ
２２  出力データ
２３  書込み指示
２４  書込み完了線
２５  メモリマトリックス
２６  正基準メモリ
２７  負基準メモリ
２８  選択メモリ
３０  行デコーダ
３１  列読書回路
４１  正基準ビット線
４２  負基準ビット線
４３  基準選択ビット線
４４  ビット線アンプ
４７  比較器
４８  カウンタ
４９  出力レジスタ
５１  基準電圧選択線
５２  基準電圧選択トランジスタ
５３  基準電圧分配抵抗
５４  デジタル値
５５  デジタル出力
６２  浮遊ゲート接続穴
６３  調整線接続穴
６４  ビット線接続穴
７０  電圧分配抵抗
７１  基準電圧発生器
７２  方形波発生器
７３  ランプ信号発生器
７４  出力電流可変アンプ
７５  デコーダ
７６  電圧選択信号
７７  方形波
７８  ランプ信号
７９  電圧選択トランジスタ
【図１】
2019102110.tif 000003
【図２】
2019102110.tif 000004
【図３】
2019102110.tif 000005
【図４】
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【図５】
2019102110.tif 000007
【図６】
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【図７】
2019102110.tif 000009
【図８】
2019102110.tif 000010
【図９】
2019102110.tif 000011
【図１０】
2019102110.tif 000012
【図１１】
2019102110.tif 000013
【図１２】
2019102110.tif 000014
【図１３】
2019102110.tif 000015
【図１４】
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