(57)【要約】【課題】小型化を図った半導体装置および半導体装置の製造方法を提供する。【解決手段】厚さ方向ｚにおいて互いに反対側を向く装置第１面Ｆ１および装置第２面Ｆ２を有する半導体装置Ａ１であって、装置第１面Ｆ１と同じ方向を向く素子第１面１１、および、素子第１面１１と反対側を向く素子第２面１２を有する半導体素子１と、半導体素子１に導通し、素子第１面１１に対向する配線層２と、配線層２に導通し、外部基板に実装するための端子３と、半導体素子１を覆う封止樹脂６と、を備えており、装置第１面Ｆ１には、筋状の研削痕Ｆ１１が形成されている。【選択図】図４
2019102651.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く装置第１面および装置第２面を有する半導体装置であって、
前記装置第１面と同じ方向を向く素子第１面、および、前記素子第１面と反対側を向く素子第２面を有する半導体素子と、
前記半導体素子に導通し、前記素子第１面に対向する配線層と、
前記配線層に導通し、外部基板に実装するための端子と、
前記半導体素子を覆う封止樹脂と、を備えており、
前記装置第１面には、筋状の研削痕が形成されている、
ことを特徴とする半導体装置。
【請求項２】
前記装置第２面において、前記封止樹脂が露出している、
請求項１に記載の半導体装置。
【請求項３】
前記装置第２面には、筋状の研削痕が形成されている、
請求項１または請求項２に記載の半導体装置。
【請求項４】
互いに反対側を向く基板第１面および基板第２面を有し、前記基板第２面上に前記配線層が形成された支持基板をさらに備えており、
前記装置第１面は、前記基板第１面からなる、
請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記支持基板は、シリコンからなる、
請求項４に記載の半導体装置。
【請求項６】
前記支持基板と前記配線層との間に介在する下地層をさらに備えている、
請求項４または請求項５に記載の半導体装置。
【請求項７】
前記配線層は、前記素子第１面と同じ方向を向く配線層第１面を有し、
前記封止樹脂は、前記素子第１面と同じ方向を向く樹脂第１面を有し、
前記装置第１面は、前記配線層第１面および前記樹脂第１面を含む、
請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項８】
前記装置第１面は、露出している、
請求項７に記載の半導体装置。
【請求項９】
絶縁体である保護層をさらに備えており、
前記端子は、前記配線層第１面の一部に接する第１面パッド部を有しており、
前記保護層は、前記装置第１面を構成する前記配線層第１面のうち、前記厚さ方向視において前記第１面パッド部に離間した部分を、少なくとも覆う、
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記端子は、前記配線層から前記装置第２面まで前記厚さ方向に繋がる柱状部、および、当該柱状部に当接し、かつ、前記装置第２面の一部を覆う第２面パッド部を有している、
請求項１ないし請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体素子は、ホール素子である、
請求項１ないし請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記素子第１面は、外部の磁束変化を検出する感磁面である、
請求項１１に記載の半導体装置。
【請求項１３】
前記素子第１面と前記配線層との間に介在する接合層をさらに備えている、
請求項１ないし請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記接合層は、はんだである、
請求項１３に記載の半導体装置。
【請求項１５】
前記接合層の周囲を取り囲み、かつ、絶縁体である包囲層をさらに備えている、
請求項１３または請求項１４に記載の半導体装置。
【請求項１６】
前記包囲層は、ポリイミドから構成される、
請求項１５に記載の半導体装置。
【請求項１７】
前記配線層は、Ｃｕを含む、
請求項１ないし請求項１６のいずれか一項に記載の半導体装置。
【請求項１８】
厚さ方向において互いに反対側を向く基板第１面および基板第２面を有する支持基板を用意する工程と、
前記基板第２面上に導電性を有する配線層を形成する工程と、
素子第１面を有する半導体素子を、前記素子第１面を前記配線層に対向させて、前記配線層上に導通接合する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、
前記基板第１面から前記基板第２面の方向に向かって前記支持基板を研削する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
前記研削する工程において、前記支持基板をすべて削り取り、前記配線層を露出させる、
請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子を搭載した半導体装置および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、Ｓｉ（シリコン）基板を微細加工し、このＳｉ基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。たとえば、特許文献１には、Ｓｉ基板に凹部を形成し、この凹部内に各種半導体素子を搭載した半導体装置が開示されている。このような半導体装置は、たとえば電子機器の回路基板などに実装されており、電子機器の小型化のために、小型化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９４４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、このような事情のもとで考え出されたものであり、その目的は、小型化を図った半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本開示の第１の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く装置第１面および装置第２面を有する半導体装置であって、前記装置第１面と同じ方向を向く素子第１面、および、前記素子第１面と反対側を向く素子第２面を有する半導体素子と、前記半導体素子に導通し、前記素子第１面に対向する配線層と、前記配線層に導通し、外部基板に実装するための端子と、前記半導体素子を覆う封止樹脂と、を備えており、前記装置第１面には、筋状の研削痕が形成されていることを特徴とする。
【０００６】
前記半導体装置の好ましい実施の形態においては、前記装置第２面において、前記封止樹脂が露出している。
【０００７】
前記半導体装置の好ましい実施の形態においては、前記装置第２面には、筋状の研削痕が形成されている。
【０００８】
前記半導体装置の好ましい実施の形態においては、互いに反対側を向く基板第１面および基板第２面を有し、前記基板第２面上に前記配線層が形成された支持基板をさらに備えており、前記装置第１面は、前記基板第１面からなる。
【０００９】
前記半導体装置の好ましい実施の形態においては、前記支持基板は、シリコンからなる。
【００１０】
前記半導体装置の好ましい実施の形態においては、前記支持基板と前記配線層との間に介在する下地層をさらに備えている。
【００１１】
前記半導体装置の好ましい実施の形態においては、前記配線層は、前記素子第１面と同じ方向を向く配線層第１面を有し、前記封止樹脂は、前記素子第１面と同じ方向を向く樹脂第１面を有し、前記装置第１面は、前記配線層第１面および前記樹脂第１面を含む。
【００１２】
前記半導体装置の好ましい実施の形態においては、前記装置第１面は、露出している。
【００１３】
前記半導体装置の好ましい実施の形態においては、絶縁体である保護層をさらに備えており、前記端子は、前記配線層第１面の一部に接する第１面パッド部を有しており、前記保護層は、前記装置第１面を構成する前記配線層第１面のうち、前記厚さ方向視において前記第１面パッド部に離間した部分を、少なくとも覆う。
【００１４】
前記半導体装置の好ましい実施の形態においては、前記端子は、前記配線層から前記装置第２面まで前記厚さ方向に繋がる柱状部、および、当該柱状部に当接し、かつ、前記装置第２面の一部を覆う第２面パッド部を有している。
【００１５】
前記半導体装置の好ましい実施の形態においては、前記半導体素子は、ホール素子である。
【００１６】
前記半導体装置の好ましい実施の形態においては、前記素子第１面は、外部の磁束変化を検出する感磁面である。
【００１７】
前記半導体装置の好ましい実施の形態においては、前記素子第１面と前記配線層との間に介在する接合層をさらに備えている。
【００１８】
前記半導体装置の好ましい実施の形態においては、前記接合層は、はんだである。
【００１９】
前記半導体装置の好ましい実施の形態においては、前記接合層の周囲を取り囲み、かつ、絶縁体である包囲層をさらに備えている。
【００２０】
前記半導体装置の好ましい実施の形態においては、前記包囲層は、ポリイミドから構成される。
【００２１】
前記半導体装置の好ましい実施の形態においては、前記配線層は、Ｃｕを含む。
【００２２】
本開示の第２の側面によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く基板第１面および基板第２面を有する支持基板を用意する工程と、前記基板第２面上に導電性を有する配線層を形成する工程と、素子第１面を有する半導体素子を、前記素子第１面を前記配線層に対向させて、前記配線層上に導通接合する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、前記基板第１面から前記基板第２面の方向に向かって前記支持基板を研削する工程とを備えることを特徴とする。
【００２３】
前記半導体装置の製造方法の好ましい実施の形態においては、前記研削する工程において、前記支持基板をすべて削り取り、前記配線層を露出させる。
【発明の効果】
【００２４】
本開示の半導体装置および半導体装置の製造方法によれば、半導体装置を小型化することができる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体装置の斜視図である。
【図２】図１に示す半導体装置の平面図である。
【図３】図１に示す半導体装置の底面図である。
【図４】図２のＩＶ−ＩＶ線に沿う断面図である。
【図５】図１に示す半導体装置の製造方法に係る工程を説明する平面図である。
【図６】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図７】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図８】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図９】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１０】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１１】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１２】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１３】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１４】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１５】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１６】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１７】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１８】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図１９】図１に示す半導体装置の製造方法に係る工程を説明する平面図である。
【図２０】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図２１】図１に示す半導体装置の製造方法に係る工程を説明する断面図である。
【図２２】図１に示す半導体装置の製造方法に係る工程を説明する要部拡大断面図である。
【図２３】第２実施形態に係る半導体装置の断面図である。
【図２４】第３実施形態に係る半導体装置の断面図である。
【図２５】第４実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００２６】
本開示の半導体装置および半導体装置の製造方法の好ましい実施の形態について、図面を参照して、以下に説明する。
【００２７】
図１〜図４は、第１実施形態に係る半導体装置Ａ１を示している。半導体装置Ａ１は、様々な電子機器の回路基板に表面実装される樹脂パッケージ形式のものである。本実施形態においては、半導体装置Ａ１は、図１〜図４に示すように、半導体素子１、複数の配線層２、複数の端子３、複数の接合層４、複数の包囲層５、および、封止樹脂６を備えている。
【００２８】
図１は、半導体装置Ａ１の斜視図である。図２は、半導体装置Ａ１の平面図である。図３は、半導体装置Ａ１の底面図である。図４は、図２のＩＶ−ＩＶ線に沿う断面図である。なお、図１〜図３において、封止樹脂６を想像線（二点鎖線）で示している。また、図２および図３において、一部の構成要素を隠れ線（破線）で示している。ここで、説明の便宜上、平面図の左右方向を第１方向ｘ、第１方向ｘに対して直交する、平面図の上下方向を第２方向ｙ、第１方向ｘおよび第２方向ｙの両方に直交する方向を厚さ方向ｚと定義する。本実施形態に係る半導体装置Ａ１の形状は、厚さ方向ｚ視である平面視において矩形状であるが、これに限定されない。
【００２９】
半導体素子１は、半導体装置Ａ１の本体部である。本実施形態に係る半導体素子１はホール素子である。よって、半導体装置Ａ１は磁気センサである。なお、半導体素子１は、ホール素子に限定されず、たとえば集積回路などであってもよい。また、本実施形態においては、半導体素子１は、ＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。なお、ホール素子として、ＧａＡｓ型に限らず、ＩｎＳｂ型、ＩｎＡｓ型など他の材料のものであってもよい。半導体素子１は、図１〜図４に示すように、接合層４を介して、配線層２に導通接合されている。半導体素子１は、厚さ方向ｚにおいて互いに反対側を向く素子第１面１１および素子第２面１２を有する。
【００３０】
本実施形態においては、素子第１面１１および素子第２面１２はともに、平坦である。素子第１面１１には、半導体装置Ａ１の外部における磁束変化を検出する感磁面（図示略）が形成されている。また、素子第１面１１には、平面視矩形状の電極バンプ（図示略）が形成されている。電極バンプは、たとえばＡｌからなるが、これに限定されない。
【００３１】
複数の配線層２は、複数の端子３とともに、半導体装置Ａ１と各種電子回路基板との導通経路を構成する部材である。各配線層２は、導電性を有する素材からなる。本実施形態においては、この素材はＣｕであるが、これに限定されない。各配線層２の一部は、平面視において、半導体素子１に重なる。各配線層２の厚さは、たとえば５〜１０μｍである。なお、各配線層２の厚さは、これに限定されず、必要な電流量などに応じて、適宜変えればよい。各配線層２は、厚さ方向ｚにおいて互いに反対側を向く配線層第１面２１および配線層第２面２２を有する。
【００３２】
各配線層第１面２１は、封止樹脂６から露出している。各配線層第２面２２は、素子第１面１１に対向している。各配線層第２面２２には、端子３、接合層４、および、包囲層５が配置されている。
【００３３】
複数の端子３は、半導体装置Ａ１を各種電子機器の回路基板に実装するために用いられる部材である。各端子３は、導電性を有する素材からなる。各端子３はいずれも、複数の配線層２のそれぞれに繋がっている。本実施形態においては、各端子３は、平面視において、各配線層２にそれぞれ重なる。各端子３は、配線層２および接合層４を介して半導体素子１に導通している。本実施形態においては、各端子３は、図１および図４に示すように、柱状部３１およびパッド部３２を有する。
【００３４】
各柱状部３１は、導電性を有する素材からなる。本実施形態においては、この素材はＣｕであるが、これに限定されない。各柱状部３１は、平面視において各配線層２のそれぞれに重なる。各柱状部３１は、各配線層２から厚さ方向ｚに沿って起立して形成されている。各柱状部３１は、各配線層２と各パッド部３２との間に介在する。本実施形態においては、各柱状部３１は、直方体状であり、平面視において矩形状である。なお、各柱状部３１の形状は、直方体状に限らず、円柱や多角柱などであってもよい。複数の柱状部３１は、平面視において、半導体素子１を取り囲んでおり、各々が半導体素子１から離間している。各柱状部３１は、厚さ方向ｚにおいて互いに反対側を向く柱状部第１面３１１および柱状部第２面３１２を有する。
【００３５】
各柱状部第１面３１１は、各配線層２にそれぞれ接している。各柱状部第２面３１２は、封止樹脂６から露出する。本実施形態においては、各柱状部第１面３１１および各柱状部第２面３１２はともに、平面視において、矩形状であり、かつ、互いに重なる。
【００３６】
各パッド部３２は、回路基板と電気的な接続を行う部位である。各パッド部３２は、封止樹脂６から露出している。本実施形態においては、各パッド部３２は、図２に示すように、平面視において矩形状であるが、これに限定されない。各パッド部３２は、各柱状部第２面３１２のそれぞれを覆っている。各パッド部３２は、平面視において、各柱状部第２面３１２にそれぞれ重なっている。各パッド部３２は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。積層の順は、各柱状部３１に近い方から、Ｎｉ層、Ｐｄ層、Ａｕ層である。なお、各パッド部３２の構造は、これに限定されず、回路基板と電気的な接続が可能であればよい。本実施形態においては、パッド部３２は、特許請求の範囲に記載の「第２面パッド部」に相当する。
【００３７】
各接合層４は、導電性を有する素材からなる。各接合層４は、図４に示すように、半導体素子１の電極バンプと各配線層２との間に介在する。よって、各接合層４は、半導体素子１の電極バンプおよび各配線層２に接して、導通している。本実施形態においては、この素材は、Ｓｎを含む合金からなるが、これに限定されない。当該合金として具体的には、Ｓｎ−Ｐｂ系合金などのはんだ、あるいは、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。各接合層４により、半導体素子１は各配線層２に固着によって搭載され、かつ、半導体素子１と配線層２の導通が確保される。
【００３８】
各包囲層５は、図４に示すように、各配線層２のそれぞれに形成され、図２および図３に示すように、平面視において各接合層４を囲んでいる。本実施形態においては、各包囲層５は、平面視において、中央に開口を有した枠状であり、かつ、各包囲層５の平面視中央を向く内縁に各接合層４がそれぞれ接している。各包囲層５は、電気絶縁性を有し、かつ熱に強い素材からなる。本実施形態においては、各包囲層５の素材は、ポリイミド樹脂であるが、ポリイミド樹脂以外であってもよい。本実施形態においては、各包囲層５の厚さは、０．３μｍ〜５μｍである。ただし、各包囲層５の厚さは、各接合層４の厚さを超えない。なお、本実施形態においては、各包囲層５が枠状である場合を示すが、枠状でなくてもよい。また、本実施形態においては、複数の包囲層５を備える場合を示すが、備えていなくてもよい。ただし、複数の包囲層５を備えることで、半導体素子１のマウント時（後述の製造方法参照）に、リフローによって各接合層４（接合材９４）が溶融し、各接合層４が広がってしまうことを防止することができる。したがって、複数の包囲層５を備えておくことで、各接合層４が意図せぬ部分に形成されるのを防止することができる。
【００３９】
封止樹脂６は、図１〜図４に示すように、半導体素子１を覆う部材である。封止樹脂６は、電気絶縁性を有する素材からなる。本実施形態においては、この素材は、たとえば黒色のエポキシ樹脂であるが、これに限定されない。封止樹脂６は、厚さ方向ｚにおいて互いに反対側を向く樹脂第１面６１および樹脂第２面６２を有する。
【００４０】
樹脂第１面６１および樹脂第２面６２は、半導体装置Ａ１においていずれも露出している。樹脂第２面６２は、半導体装置Ａ１が回路基板に実装された際、回路基板に対向する。
【００４１】
以上のように構成された半導体装置Ａ１は、厚さ方向ｚにおいて互いに反対側を向く装置第１面Ｆ１および装置第２面Ｆ２を有する。
【００４２】
装置第１面Ｆ１は、素子第１面１１と同じ方向を向く。本実施形態においては、複数の配線層第１面２１および樹脂第１面６１が面一となって、装置第１面Ｆ１をなしている。また、本実施形態においては、複数の配線層第１面２１および樹脂第１面６１が、第１方向ｘ視および第２方向ｙ視の両方において重なることで、これらが面一になっている。なお、複数の配線層第１面２１および樹脂第１面６１が、第１方向ｘ視および第２方向ｙ視の少なくともいずれかにおいて重なることで、これらが面一になっていてもよい。装置第１面Ｆ１には、筋状の研削痕Ｆ１１が形成されている。筋状の研削痕Ｆ１１は、複数の配線層第１面２１および樹脂第１面６１に跨って形成されている。
【００４３】
装置第２面Ｆ２は、素子第２面１２と同じ方向を向く。本実施形態においては、複数の柱状部第２面３１２および樹脂第２面６２が面一となって、装置第２面Ｆ２をなしている。また、本実施形態においては、複数の柱状部第２面３１２および樹脂第２面６２が、第１方向ｘ視および第２方向ｙ視の両方において重なることで、これらが面一になっている。なお、複数の柱状部第２面３１２および樹脂第２面６２が、第１方向ｘ視および第２方向ｙ視の少なくともいずれかにおいて重なることで、これらが面一になっていてもよい。上記するように、各パッド部３２は、各柱状部第２面３１２を覆っているので、装置第２面Ｆ２を覆っている。装置第２面Ｆ２には、筋状の研削痕Ｆ２１が形成されている。筋状の研削痕Ｆ２１は、複数の柱状部第２面３１２および樹脂第２面６２に跨って形成されている。装置第２面Ｆ２は、半導体装置Ａ１を回路基板に実装したとき、当該回路基板に向き合う。
【００４４】
研削痕Ｆ１１，Ｆ２１はともに、研削加工により形成された加工痕である。本実施形態においては、研削痕Ｆ１１，Ｆ２１はともに、砥石などで削り取られたあとであり、研削によって生じる微小な凹凸である。よって、装置第１面Ｆ１および装置第２面Ｆ２は、それぞれ研削痕Ｆ１１および研削痕Ｆ２１により粗面である。研削痕Ｆ１１，Ｆ２１はそれぞれ、複数の筋状に形成される。そして、特定の方向に延伸しており、この延伸する方向が略平行に配置されている。特定の方向は、後述する半導体装置Ａ１の製造工程における研削時の方向に依存する。研削痕Ｆ１１，Ｆ２１に起因した装置第１面Ｆ１および装置第２面Ｆ２の表面粗さは、砥石の粒子の大きさによって決まる。すなわち、砥粒の大きさが同じ砥石で研削された場合には、装置第１面Ｆ１の表面粗さと装置第２面Ｆ２の表面粗さとは略同じであり、砥粒の大きさが異なる砥石で研削された場合には、それらは異なる。
【００４５】
次に、半導体装置Ａ１の製造方法の一例について、説明する。以下に示す製造方法は、複数の半導体装置Ａ１を製造する場合を示す。
【００４６】
図５〜図２２は、半導体装置Ａ１の製造方法を説明するための図である。図５〜図２２のうち、図５、図１９、および、図２２を除く図は、半導体装置Ａ１の製造方法に係る工程を示す断面図である。該断面図は、図４に示す断面と同じである。図５、図１９、および、図２２は、半導体装置Ａ１の製造方法に係る工程を示す平面図であり、図２２は、一部を拡大したものである。なお、以下の説明において、「上」「下」などの表現を行う場合があるが、これは図中における「上」「下」を示すものであり、各製造工程における半導体装置Ａ１の姿勢を限定するものではない。
【００４７】
まず、支持基板９０を用意する。支持基板９０は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。たとえば、支持基板９０として、図５に示す平面視円形状のＳｉウエハを用いる。本実施形態における支持基板９０の厚さは、たとえば７２５〜７７５μｍである。
【００４８】
次いで、図６に示すように、支持基板９０に絶縁層９０１を形成する。絶縁層９０１は、ＳｉＯ2からなり、その厚さは１〜２μｍである。具体的には、図５に示す支持基板９０を、熱酸化法により酸化させる。これにより、絶縁層９０１が支持基板９０の主面（図６において上を向く面）に形成される。なお、絶縁層９０１の素材および厚さは、上記したものに限定されない。
【００４９】
次いで、図７に示すように、絶縁層９０１に接する下地層９２１を形成する。下地層９２１の形成範囲は、絶縁層９０１と同一である。下地層９２１は、スパッタリング法により形成される。本実施形態に係る下地層９２１は、互いに積層されたＴｉ層およびＣｕ層から構成される。下地層９２１の形成にあたっては、絶縁層９０１に接するＴｉ層を形成した後、Ｔｉ層に接するＣｕ層を形成する。本実施形態においては、Ｔｉ層の厚さは１０〜３０ｎｍであり、Ｃｕ層の厚さは２００〜３００ｎｍである。なお、下地層９２１の素材および厚さは、上記したものに限定されない。
【００５０】
次いで、下地層９２１に接するめっき層９２２を形成する。めっき層９２２が半導体装置Ａ１の配線層２に対応する。めっき層９２２の形成には、まず、図８に示すように、第１レジスト層９９１をフォトリソグラフィにより形成する。具体的には、下地層９２１の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第１レジスト層９９１を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。このとき、第１レジスト層９９１から下地層９２１の一部が露出する。続いて、第１レジスト層９９１から露出した下地層９２１に接するめっき層９２２を形成する。本実施形態に係るめっき層９２２は、下地層９２１を導電経路とした電解めっきにより形成される。また、本実施形態に係るめっき層９２２は、Ｃｕから構成され、その厚さは１５〜２０μｍであるが、これに限定されない。めっき層９２２を形成した後は、図９に示すように、第１レジスト層９９１をすべて除去する。以上の工程を経ることで、めっき層９２２が形成される。
【００５１】
次いで、めっき層９２２に接する包囲層９５を形成する。包囲層９５が半導体装置Ａ１の包囲層５に対応する。包囲層９５の形成には、まず、図１０に示すように、第２レジスト層９９２をフォトリソグラフィにより形成する。具体的には、下地層９２１およびめっき層９２２の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第２レジスト層９９２を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。第２レジスト層９９２の素材および形成方法は、いずれも第１レジスト層９９１と同一である。このとき、第２レジスト層９９２からめっき層９２２の一部が露出する。続いて、第２レジスト層９９２から露出しためっき層９２２に接する包囲層９５を形成する。本実施形態に係る包囲層９５は、下地層９２１を活用した電着法によって、たとえばポリイミド樹脂を析出させることで形成される。なお、包囲層９５の素材は、電気絶縁性を有し、かつ、熱に強い材料であればポリイミド樹脂以外であってもよい。また、本実施形態においては、包囲層９５の厚さは０．３〜５μｍである。包囲層９５を形成した後は、図１１に示すように、第２レジスト層９９２をすべて除去する。以上の工程を経ることで、包囲層９５が形成される。このとき形成された包囲層９５は、平面視において枠状であり、開口部９５１を有する。開口部９５１は、平面視において矩形である。この開口部９５１によりめっき層９２２の一部が露出する。
【００５２】
次いで、包囲層９５の開口部９５１内に接合材９４を形成する。接合材９４が半導体装置Ａ１の接合層４に対応する。接合材９４の形成には、まず、図１２に示すように、第３レジスト層９９３をフォトリソグラフィにより形成する。具体的には、下地層９２１、めっき層９２２および包囲層９５の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第３レジスト層９９３を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。また、第３レジスト層９９３の素材および形成方法は、いずれも第１レジスト層９９１と同一である。このとき、第３レジスト層９９３からめっき層９２２の一部が露出する。この第３レジスト層９９３からめっき層９２２が露出した部分は、平面視において、包囲層９５の開口部９５１と一致する。続いて、第３レジスト層９９３から露出しためっき層９２２に接する接合材９４を形成する。本実施形態に係る接合材９４は、下地層９２１を活用した電解めっきによって、第３レジスト層９９３から露出した部分に、たとえばＳｎを含む合金を析出させることで形成される。この合金としては、具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。接合材９４を形成した後は、図１３に示すように、第３レジスト層９９３をすべて除去する。以上の工程を経ることで、開口部９５１内に配置された接合材９４が形成される。
【００５３】
次いで、めっき層９２２に接する複数の柱状導電体９３１を形成する。柱状導電体９３１が、半導体装置Ａ１の端子３の柱状部３１に相当する。柱状導電体９３１の形成には、まず、図１４に示すように、第４レジスト層９９４をフォトリソグラフィにより形成する。具体的には、下地層９２１、めっき層９２２、包囲層９５、接合材９４の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第４レジスト層９９４を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。第４レジスト層９９４の素材および形成方法は、いずれも第１レジスト層９９１と同一である。このとき、第４レジスト層９９４に複数の貫通孔９９４ａが形成され、この貫通孔９９４ａにより、めっき層９２２の一部が第４レジスト層９９４から露出する。貫通孔９９４ａの形状は直方体形状である。続いて、第４レジスト層９９４から露出しためっき層９２２に接する柱状導電体９３１を形成する。本実施形態に係る柱状導電体９３１は、下地層９２１を導電経路とした電解めっきによって、たとえばＣｕを含む材料を析出させることで形成される。柱状導電体９３１は、貫通孔９９４ａ内に埋設されている。柱状導電体９３１を形成した後は、図１５に示すように、第４レジスト層９９４をすべて除去する。以上の工程を経ることで、複数の柱状導電体９３１が形成される。
【００５４】
次いで、図１６に示すように、半導体素子９１を支持基板９０に搭載（マウント）する。半導体素子９１が、半導体装置Ａ１の半導体素子１に対応する。半導体素子９１の搭載は、フリップチップボンディングにより行う。具体的には、半導体素子９１にフラックスを塗布した後、たとえばフリップチップボンダを用いて半導体素子９１を接合材９４上に仮付けする。このとき、接合材９４は、めっき層９２２と、半導体素子９１の下面（図１６における下面）に形成された電極バンプ（図示略）との間に介在した状態となる。その後、リフローにより接合材９４を溶融させてから、冷却により接合材９４を固化させる。これにより、半導体素子９１が支持基板９０に搭載される。
【００５５】
次いで、図１７に示すように、半導体素子９１を覆う封止樹脂９６を支持基板９０に形成する。封止樹脂９６が、半導体装置Ａ１の封止樹脂６に対応する。封止樹脂９６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂９６の形成は、たとえばトランスファ成形によって行われる。このとき形成される封止樹脂９６の上面（図１７における上面）は、厚さ方向ｚにおいて、各柱状導電体９３１の上面（図１７における上面）よりも上方に位置する。すなわち、各柱状導電体９３１は、図１７に示す製造工程時には、封止樹脂９６に覆われている。
【００５６】
次いで、図１８に示すように、封止樹脂９６の上部を研削し、複数の柱状導電体９３１を封止樹脂９６から露出させる。研削の方法は、特に限定されないが、本実施形態においては、たとえば、機械研削盤を用いて行われ、封止樹脂９６が砥石で削られる。このとき、封止樹脂９６の上面が樹脂主面９６１となる。樹脂主面９６１が半導体装置Ａ１の樹脂第２面６２に対応する。そして、複数の柱状導電体９３１の上面はそれぞれ樹脂主面９６１と面一となり、半導体装置Ａ１の装置第２面Ｆ２となる。また、研削したことで、装置第２面Ｆ２（柱状導電体９３１の上面および樹脂主面９６１）には、研削痕Ｆ２１が形成される。このとき形成される研削痕Ｆ２１は、封止樹脂９６の研削方法あるいは研削条件によって、様々な態様となる。たとえば、支持基板９０の厚さ方向ｚに直交するある一方向に向かって研削すると、研削痕Ｆ２１は、図１９（ａ）に示すように、各々が一方向に延伸し、かつ、互いに平行する複数の筋状の凹凸となる。また、支持基板９０や砥石を回転させながら研削すると、研削痕Ｆ２１は、図１９（ｂ）あるいは図１９（ｃ）に示すように、各々が平面視中央から外側に放射状に延伸した、複数の筋状の凹凸となる。なお、本実施形態に係る研削痕Ｆ２１は、図１９（ａ）〜図１９（ｃ）に示した例に限定されるものではなく、研削によって形成される様々な加工痕が含まれる。
【００５７】
次いで、図２０に示すように、樹脂主面９６１から露出した複数の柱状導電体９３１のそれぞれに接するパッド層９３２を形成する。パッド層９３２が、半導体装置Ａ１の端子３のパッド部３２に対応する。本実施形態においては、パッド層９３２は、無電解めっきによりＮｉめっき層、Ｐｄめっき層およびＡｕめっき層の順に各めっき層を析出させることで形成される。
【００５８】
次いで、図２１に示すように、支持基板９０を下面から研削する。このときの研削の方法は、特に限定されないが、本実施形態においては、上記封止樹脂９６の研削と同様に、機械研削盤を用いて行われる。本実施形態においては、この研削によって、支持基板９０、絶縁層９０１、および、下地層９２１を完全に削り取り、めっき層９２２および封止樹脂９６を露出させる。また、本実施形態においては、研削により、厚さ方向ｚにおいてめっき層９２２をたとえば１０μｍ程度削り取る。これにより、めっき層９２２は、上記した半導体装置Ａ１の配線層２と同じ厚さ（５〜１０μｍ）となる。このとき、封止樹脂９６の下面が樹脂裏面９６２となる。樹脂裏面９６２が半導体装置Ａ１の樹脂第１面６１に対応する。そして、複数のめっき層９２２の下面はそれぞれ樹脂裏面９６２と面一となり、半導体装置Ａ１の装置第１面Ｆ１となる。また、研削したことにより、装置第１面Ｆ１（めっき層９２２の下面および樹脂裏面９６２）には、研削痕Ｆ１１が形成される。このとき形成される研削痕Ｆ１１は、研削痕Ｆ２１と同様に、支持基板９０、絶縁層９０１、および、下地層９２１の研削方法あるいは研削条件によって、図１９（ａ）〜図１９（ｃ）に示す態様を含む様々な態様となる。なお、本実施形態に係る研削痕Ｆ２１は、上記研削痕Ｆ２１と同様に、図１９（ａ）〜図１９（ｃ）に示した例に限定されるものではなく、研削によって形成される様々な加工痕が含まれる。
【００５９】
最後に、半導体素子９１を１つの単位とした個片に分割する。分割にあたっては、図２２に示す切断線ＣＬに沿って、切断する。切断の方法は、特に限定されないが、本実施形態においては、たとえばプラズマダイシングにより行う。なお、図２２において、封止樹脂６を透過させている。この分割された個片の各々が半導体装置Ａ１となる。以上の工程を経ることによって、複数の半導体装置Ａ１が製造される。なお、研削痕Ｆ１１，Ｆ２１は、上記研削加工後には、図１９（ｂ）または図１９（ｃ）に示すように延伸方向が全体としては平行していなくても、複数の半導体装置Ａ１に分割されることにより、各半導体装置Ａ１において略平行であるとみなせる。以上に示した半導体装置Ａ１の製造方法は一例であって、これに限定されるものではない。
【００６０】
次に、半導体装置Ａ１および半導体装置Ａ１の製造方法の作用効果について説明する。
【００６１】
特許文献１に記載の半導体装置においては、半導体素子１を収容する凹部を有しており、凹部の内側面が傾斜している。この傾斜によって、半導体装置の平面視寸法が大きくならざるを得ず、平面視寸法を小さくするのに制約があった。本実施形態によれば、半導体装置Ａ１の製造時において支持基板９０を全て研削したので、半導体装置Ａ１は支持基板９０を備えていない。したがって、凹部を有する支持基板９０を備えていないので上記のような制約がなく、半導体装置Ａ１の平面視寸法を小さくできる。すなわち、半導体装置Ａ１を小型化することができる。
【００６２】
本実施形態によれば、半導体装置Ａ１の製造時において、支持基板９０を研削したため、半導体装置Ａ１は支持基板９０を備えていない。したがって、特許文献１に記載の半導体装置と比較して、半導体装置Ａ１の厚みを抑えることができる。すなわち、半導体装置Ａ１を小型化（薄型化）することができる。また、本実施形態によれば、支持基板９０を研削するときに、めっき層９２２（配線層２）の一部も研削した。したがって、さらに、半導体装置Ａ１を小型化（薄型化）することができる。
【００６３】
本実施形態によれば、半導体素子１はホール素子であり、素子第１面１１には感磁面が形成されている。また、本実施形態によれば、支持基板９０を備えていない。したがって、素子第１面１１（感磁面）と装置第１面Ｆ１との距離を短くできる。この距離が短いほど、ホール素子の磁束変化に対する感度が向上するので、半導体装置Ａ１の感度の向上を図ることが可能となる。
【００６４】
次に、第２実施形態に係る半導体装置Ａ２について説明する。図２３は、半導体装置Ａ２を示す断面図であり、図４に示す断面図に対応する。以下の説明において、第１実施形態と同一あるいは類似の要素については、同一の符号を付している。
【００６５】
半導体装置Ａ２は、半導体装置Ａ１と比較して、半導体素子１の素子第２面１２が封止樹脂６から露出している点で異なる。本実施形態においては、半導体装置Ａ２の装置第２面Ｆ２は、図２３に示すように、素子第２面１２、複数の柱状部第２面３１２、および、樹脂第２面６２により構成されている。よって、素子第２面１２、複数の柱状部第２面３１２、および、樹脂第２面６２は、面一であり、研削痕Ｆ２１は、これらに跨って形成されている。また、素子第２面１２は、装置第２面Ｆ２において露出している。
【００６６】
このような半導体装置Ａ２を製造するには、図１８に示す封止樹脂９６の研削加工時において、さらに、半導体素子９１の上面が封止樹脂６から露出するまで、研削することで実現される。それ以外は、半導体装置Ａ１の製造方法と同じである。
【００６７】
本実施形態によれば、半導体装置Ａ１と同様に、支持基板９０を備えていない。したがって、第１実施形態と同様に、従来の半導体装置における制約、すなわち、支持基板に形成された凹部による制約をうけない。したがって、半導体装置Ａ２の平面視寸法を小さくできる。すなわち、半導体装置Ａ２を小型化することができる。
【００６８】
本実施形態によれば、図１８に示す封止樹脂９６の研削加工時に、半導体素子９１の上面が封止樹脂６から露出するまで研削している。したがって、半導体装置Ａ２は、半導体装置Ａ１よりもさらに厚さ方向ｚ寸法を小さくできる。すなわち、半導体装置Ａ２を小型化（薄型化）することができる。
【００６９】
第１および第２実施形態においては、装置第１面Ｆ１が露出している場合を示したが、装置第１面Ｆ１を絶縁体で覆ってもよい。このようにすることで、各配線層２が露出しないため、複数の配線層２同士の意図せぬ短絡を防止することができる。
【００７０】
次に、第３実施形態に係る半導体装置Ａ３について説明する。図２４は、半導体装置Ａ３を示す断面図であり、図４に示す断面図に対応する。以下の説明において、第１実施形態と同一あるいは類似の要素については、同一の符号を付している。
【００７１】
半導体装置Ａ３は、半導体装置Ａ１と比較して、次の点で異なる。それは、支持基板７１および下地層７２をさらに備える点である。
【００７２】
支持基板７１は、半導体装置Ａ３の基礎となる部材である。支持基板７１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。なお、支持基板７１の素材は、これに限定されない。本実施形態においては、支持基板７１は、平面視において矩形状である。支持基板７１は、厚さ方向ｚにおいて互いに反対側を向く基板第１面７１１および基板第２面７１２を有する。
【００７３】
基板第１面７１１は、半導体装置Ａ３において露出している。本実施形態においては、装置第１面Ｆ１は、基板第１面７１１から構成されている。したがって、研削痕Ｆ１１は、装置第１面Ｆ１に形成されている。
【００７４】
基板第２面７１２は、図２４において上側を向く。基板第２面７１２は、複数の下地層７２および封止樹脂６（樹脂第１面６１）に接する。支持基板７１において基板第２面７１２側の表層は、絶縁層（たとえばＳｉＯ2）である。当該絶縁層は、上記した製造工程における絶縁層９０１に対応する。
【００７５】
下地層７２は、互いに積層されたＴｉ層およびＣｕ層から構成される。下地層７２は、支持基板７１に接する側がＴｉ層であり、配線層２に接する側がＣｕ層である。なお、下地層７２のＣｕ層と配線層２（Ｃｕ）とは一体的に結合されていてもよい。下地層７２は、平面視において、配線層２と重なる。本実施形態においては、Ｔｉ層の厚さは１０〜３０ｎｍであり、Ｃｕ層の厚さは２００〜３００ｎｍである。なお、下地層７２の素材および厚さは上記したものに限定されない。
【００７６】
このような半導体装置Ａ３を製造するには、図２１に示す支持基板９０の研削加工時において、支持基板９０が残るように、すなわち、支持基板９０を薄くする程度に研削する。これにより、支持基板７１および下地層７２を備える半導体装置Ａ３を形成できる。なお、半導体装置Ａ３の製造工程において、めっき層９２２は研削されない。そのため、半導体装置Ａ３の各配線層２は、半導体装置Ａ１に係る配線層２と比較して、厚い。また、図７に示す製造工程で形成した下地層９２１を、半導体素子１をマウントするまでに、平面視において、めっき層９２２と同様の形状となるように、エッチングをする。たとえば、図１４および図１５に示す柱状導電体９３１を形成した後に、めっき層９２２から露出した下地層９２１をエッチングにより除去することで実現される。これにより、下地層７２を備える半導体装置Ａ３を形成できる。それ以外は、半導体装置Ａ１の製造方法と同じである。
【００７７】
本実施形態によれば、半導体装置Ａ３は支持基板７１を有しているが、この支持基板７１は、特許文献１に記載の凹部を有していない。したがって、第１実施形態と同様に、従来の半導体装置における制約、すなわち、凹部に起因した制約をうけない。したがって、半導体装置Ａ３の平面視寸法を小さくできる。すなわち、半導体装置Ａ３を小型化することができる。
【００７８】
本実施形態によれば、半導体装置Ａ３は支持基板７１を有しており、複数の配線層２は、支持基板７１の基板第２面７１２に形成されている。したがって、半導体装置Ａ３において、各配線層２は露出していない。これにより、複数の配線層２同士の意図せぬ短絡を防止することができる。
【００７９】
本実施形態によれば、半導体装置Ａ３の製造工程において、封止樹脂９６を形成した後に、支持基板９０を研削している。このように、支持基板９０を研削する前に、支持基板９０の全面を封止樹脂９６で覆うことで、支持基板９０が薄くしたときに生じる支持基板９０の反りを抑制することができる。すなわち、支持基板７１の反りを抑制することができる。
【００８０】
次に、第４実施形態に係る半導体装置Ａ４について説明する。図２５は、半導体装置Ａ４を示す断面図であり、図４に示す断面図に対応する。以下の説明において、第１実施形態と同一あるいは類似の要素については、同一の符号を付している。
【００８１】
半導体装置Ａ４は、半導体装置Ａ１と比較して、次の点で異なる。それは、各端子３が柱状部３１を有していない点、複数のパッド部３２の配置、および、保護層８をさらに備える点である。
【００８２】
本実施形態においては、各端子３は、パッド部３２により構成されている。本実施形態において、複数のパッド部３２の各々は、各配線層２の配線層第１面２１にそれぞれ接している。よって、各パッド部３２は、各配線層第１面２１をそれぞれ覆っており、装置第１面Ｆ１を覆っている。本実施形態においては、パッド部３２は、特許請求の範囲に記載の「第１面パッド部」に相当する。
【００８３】
保護層８は、電気絶縁性を有する素材からなる。本実施形態においては、この素材は、ポリイミド樹脂であるが、これに限定されない。保護層８は、装置第１面Ｆ１の一部を覆っている。本実施形態においては、保護層８は、装置第１面Ｆ１のうち、複数のパッド部３２が覆っていない部分を覆う。よって、平面視において、保護層８と複数のパッド部３２とは重ならない。
【００８４】
このような半導体装置Ａ４を製造するには、図５〜図２１に示す製造工程において、図１４および図１５に示す複数の柱状導電体９３１の形成および図２０に示す複数のパッド層９３２の形成を除いて行う。これにより、複数のパッド部３２および保護層８を備えていない半導体装置Ａ４が形成される。この後に、複数のパッド部３２の形成（図２０に示すパッド層９３２の製造工程参照）および保護層８の形成を行うことで、図２５に示す半導体装置Ａ４が形成される。なお、複数のパッド部３２および保護層８を形成する順序は、どちらを先に行ってもよい。
【００８５】
本実施形態によれば、半導体装置Ａ１と同様に、支持基板９０（支持基板７１）を備えていない。したがって、第１実施形態と同様に、従来の半導体装置における制約、すなわち、支持基板に形成された凹部による制約をうけない。したがって、半導体装置Ａ４の平面視寸法を小さくできる。すなわち、半導体装置Ａ４を小型化することができる。
【００８６】
本実施形態によれば、半導体装置Ａ４は、複数の柱状部３１を有していない。したがって、半導体素子１の周囲に複数の柱状部３１を形成する必要がないため、さらに平面視寸法を小さくできる。すなわち、半導体装置Ａ４を小型化することができる。
【００８７】
本実施形態においては、半導体装置Ａ４が複数の柱状部３１を有していない場合を示したが、複数の柱状部３１を有していてもよい。そして、各柱状部３１の柱状部第２面３１２を覆う各パッド部３２を形成することで、厚さ方向ｚを向く各面（装置第１面Ｆ１および装置第２面Ｆ２）に複数のパッド部３２が配置されるため、半導体装置Ａ４を両面電極型にすることができる。
【００８８】
第１ないし第４実施形態においては、１つの半導体素子１を備えた場合を示したが、半導体素子１の数は限定されず、複数の半導体素子１を備えていてもよい。また、複数の半導体素子１を積層させて搭載したパッケージ・オン・パッケージ（ＰＯＰ：Package on Package）形式の半導体装置にも適用可能である。
【００８９】
本開示に係る半導体装置およびその製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成、および、本開示の半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。
【符号の説明】
【００９０】
Ａ１〜Ａ４：半導体装置
Ｆ１      ：装置第１面
Ｆ２      ：装置第２面
Ｆ１１，Ｆ２１：研削痕
１        ：半導体素子
１１      ：素子第１面
１２      ：素子第２面
２        ：配線層
２１      ：配線層第１面
２２      ：配線層第２面
３        ：端子
３１      ：柱状部
３１１    ：柱状部第１面
３１２    ：柱状部第２面
３２      ：パッド部
４        ：接合層
５        ：包囲層
６        ：封止樹脂
６１      ：樹脂第１面
６２      ：樹脂第２面
７１      ：支持基板
７１１    ：基板第１面
７１２    ：基板第２面
７２      ：下地層
８        ：保護層
９０      ：支持基板
９０１    ：絶縁層
９１      ：半導体素子
９２１    ：下地層
９２２    ：めっき層
９３１    ：柱状導電体
９３２    ：パッド層
９４      ：接合材
９５      ：包囲層
９５１    ：開口部
９６      ：封止樹脂
９６１    ：樹脂主面
９６２    ：樹脂裏面
９９１    ：第１レジスト層
９９２    ：第２レジスト層
９９３    ：第３レジスト層
９９４    ：第４レジスト層
９９４ａ  ：貫通孔
【図１】
2019102651.tif 000003
【図２】
2019102651.tif 000004
【図３】
2019102651.tif 000005
【図４】
2019102651.tif 000006
【図５】
2019102651.tif 000007
【図６】
2019102651.tif 000008
【図７】
2019102651.tif 000009
【図８】
2019102651.tif 000010
【図９】
2019102651.tif 000011
【図１０】
2019102651.tif 000012
【図１１】
2019102651.tif 000013
【図１２】
2019102651.tif 000014
【図１３】
2019102651.tif 000015
【図１４】
2019102651.tif 000016
【図１５】
2019102651.tif 000017
【図１６】
2019102651.tif 000018
【図１７】
2019102651.tif 000019
【図１８】
2019102651.tif 000020
【図１９】
2019102651.tif 000021
【図２０】
2019102651.tif 000022
【図２１】
2019102651.tif 000023
【図２２】
2019102651.tif 000024
【図２３】
2019102651.tif 000025
【図２４】
2019102651.tif 000026
【図２５】
2019102651.tif 000027