(57)【要約】      （修正有）【課題】作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス基板及びその製造方法を提供する。【解決手段】ガラス基板の一方の面および貫通孔に形成される下部電極層と、ガラス基板の下部電極層が形成されていない他方の面に形成される誘電体層１０６と、誘電体層上に形成される上部電極層１０９からなる。表面が下部電極層のもう一方の面の表面よりも小さい。このキャパシタ内蔵ガラス基板は、ガラス基板の下部電極層を形成する面にガラス基板の厚みよりも浅い深さの溝を形成し、ガラス基板の溝に対して溝の底面及び側面を覆う形状で下部電極層を形成し、ガラス基板の誘電体層を形成する面側からガラス基板をエッチングし、ガラス基板のエッチングされた表面と平滑な下部電極層を露出・形成し、ガラス基板のエッチングされた表面側に誘電体層を形成し、誘電体層の上に上部電極層を形成する。【選択図】図１Ｂ
2019102577.tif 000002
【特許請求の範囲】
【請求項１】
貫通孔を備えたガラス基板と、
前記ガラス基板の一方の面及び前記貫通孔に形成した下部電極層と、
前記ガラス基板の他方の面に形成した誘電体層と、
前記誘電体層上に形成した上部電極層とを、備え、
前記下部電極層と前記誘電体層と前記上部電極層とで、キャパシタを構成し、
前記下部電極層の前記誘電体層と隣接する第１面の表面Ｒａが、前記第１面に対向する前記下部電極層の第２面の表面Ｒａよりも小さい
ことを特徴とするキャパシタ内蔵ガラス基板。
【請求項２】
前記誘電体層に接する前記下部電極層の表面が、前記ガラス基板の前記誘電体層が形成される面と面一である
ことを特徴とする請求項１に記載のキャパシタ内蔵ガラス基板。
【請求項３】
前記上部電極層が、前記貫通孔の直上において前記貫通孔の全体を覆う形状であって、また前記貫通孔の断面積と同一またはより大きい面積を有する
ことを特徴とする請求項１又は２に記載のキャパシタ内蔵ガラス基板。
【請求項４】
請求項１〜３のいずれか１項に記載のキャパシタ内蔵ガラス基板における前記下部電極層と、前記誘電体層と、前記上部電極層をパターニングしてなる
ことを特徴とするキャパシタ内蔵回路基板。
【請求項５】
抵抗、インダクタ、キャパシタの少なくとも１つを実装して成る
ことを特徴とする請求項４に記載のキャパシタ内蔵回路基板。
【請求項６】
ガラス基板に対して、前記ガラス基板の一方の面に前記ガラス基板の厚みよりも浅い深さの溝を形成する工程と、
前記ガラス基板の一方の面及び前記溝の底面及び側面に金属薄膜を形成した上で、めっきにより下部電極層を形成する工程と、
前記ガラス基板の他方の面から前記ガラス基板をエッチングすることにより前記溝から貫通孔を形成する工程と、
前記ガラス基板の他方の面に誘電体層を形成する工程と、
前記誘電体層上に上部電極層を形成する工程と、を有する
ことを特徴とするキャパシタ内蔵ガラス基板の製造方法。
【請求項７】
前記溝から貫通孔を形成する工程において、前記ガラス基板の他方の面から前記ガラス基板をエッチングして、前記ガラス基板のエッチングされた表面に対して、前記下部電極層が前記ガラス基板のエッチングされた表面と面一となる面を形成する
ことを特徴とする請求項６に記載のキャパシタ内蔵ガラス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを内蔵したガラス基板，キャパシタを内蔵した回路基板及びキャパシタ内蔵ガラス基板の製造方法に関する。
【背景技術】
【０００２】
電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタのような受動部品も更なる小型化が求められている。更なる小型化要求は非常に高いレベルで求められており、これら受動部品の小型化と基板表面への高密度実装のみではもはや限界がある。そこでこのような問題を解決すべく、実装基板に受動素子を内蔵化する技術が提案されている（特許文献１）。ここで特許文献１の方法によれば、受動素子を印刷や真空成膜法などで形成することで多層基板内に内蔵し小型化が可能となる。さらに多層基板内に形成することによって配線長を短くすることが可能となるので、高周波ノイズを軽減することが出来る。
【０００３】
一方、基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられているが、近年ガラスへの穴あけ技術の進歩により、例えば、３００μm厚のガラスに対して１００μm以下の小径貫通孔を１５０μmピッチ以下で形成できるようになってきている。このことからガラス材料を用いた電子回路基板が注目されている。ガラス材料をコアに用いた回路基板（以下、ガラス回路基板という）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ〜８ｐｐｍと小さくシリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。加えて、ガラスは平坦性に優れるために微細配線形成性や、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている。これらガラスをコアとする電子回路には、デカップリングコンデンサーやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５１１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のキャパシタ内蔵基板では、有機基板にキャビティーを設けチップコンデンサーを埋設する手法が行われていた。この手法では、チップコンデンサーの占有体積が大きくなるために、配線引き回しに制約が生じるという問題があった。また、コア基板が有機基板である場合、チップコンデンサーの埋設により基板の平坦性が低下するという問題もあった。さらにチップ部品との線熱膨張係数の差から、接続信頼性が低下する問題もあった。
【０００６】
また、有機コア基板を用いて多層回路内にＭＩＭ構造（Ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）のキャパシタを内蔵する場合、有機コア基板が誘電体層と比較すると線熱膨張係数が大きいことが原因で、熱サイクルによって誘電体層が剥離する、あるいは誘電体層にクラックが生じる虞れがある。そのため、キャパシタのショートあるいはオープン不良の発生に起因する信頼性低下の問題があった。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス基板、キャパシタ内蔵回路基板及びキャパシタ内蔵ガラス基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のキャパシタ内蔵ガラス基板は、
貫通孔を備えたガラス基板と、
前記ガラス基板の一方の面及び前記貫通孔に形成した下部電極層と、
前記ガラス基板の他方の面に形成した誘電体層と、
前記誘電体層上に形成した上部電極層とを、備え、
前記下部電極層と前記誘電体層と前記上部電極層とで、キャパシタを構成し、
前記下部電極層の前記誘電体層と隣接する第１面の表面Ｒａが、前記第１面に対向する前記下部電極層の第２面の表面Ｒａよりも小さい
ことを特徴とする。
【０００９】
更に、本発明のキャパシタ内蔵ガラス基板の製造方法は、
ガラス基板に対して、前記ガラス基板の一方の面に前記ガラス基板の厚みよりも浅い深さの溝を形成する工程と、
前記ガラス基板の一方の面及び前記溝の底面及び側面に金属薄膜を形成した上で、めっきにより下部電極層を形成する工程と、
前記ガラス基板の他方の面から前記ガラス基板をエッチングすることにより前記溝から貫通孔を形成する工程と、
前記ガラス基板の他方の面に誘電体層を形成する工程と、
前記誘電体層上に上部電極層を形成する工程と、を有する
ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス基板、キャパシタ内蔵回路基板及びキャパシタ内蔵ガラス基板の製造方法を提供することができ、もって、電子回路、電子機器の小型化薄型化、高信頼化の課題を達成することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の実施形態に係るキャパシタ内蔵ガラス基板の作製方法の一例を示す概略側面図である。
【図１Ｂ】本発明の実施形態に係るキャパシタ内蔵ガラス基板の作製方法の一例を示す概略側面図である。
【図２Ａ】本実施形態におけるキャパシタ内蔵ガラス基板の応用例を示した概略側面図である。
【図２Ｂ】本実施形態におけるキャパシタ内蔵ガラス基板の応用例を示した概略側面図である。
【図３】比較例に係るＭＩＭキャパシタの作製工程を記載した概略側面図である。
【発明を実施するための形態】
【００１２】
以下、第一の実施形態に係るキャパシタ内蔵ガラス回路基板について図１Ａ，図１Ｂと図２Ａ，図２Ｂを用いて詳細を説明する。
【００１３】
図１Ａ，図１Ｂは、第一の実施形態に係るガラス直上に１層の配線層を形成してなるガラス基板の一部を拡大して示す概略側面図である。図２Ａ，図２Ｂは本実施形態におけるキャパシタ内蔵ガラス基板の応用例を示した図である。
【００１４】
なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。又、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。
【００１５】
（キャパシタ内蔵ガラス基板の製造方法）
まず図１Ａ(a)に示すように、ガラス基板１００を準備する。ガラス基板１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本実施形態にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基板１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮すれば、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。
【００１６】
ガラス基板１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特に限定されない。ガラスの線膨張係数は−１ｐｐｍ／Ｋ以上、１５．０ｐｐｍ／Ｋ以下であることが望ましい。−1ｐｐｍ/Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。１５．０ｐｐｍ/Ｋを超えた場合、他層との熱膨張係数の差異が大きく信頼性が低下してしまう。また、本実施形態の基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくはガラスの線膨張係数は０．５ｐｐｍ／Ｋ以上、８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上、４．０ｐｐｍ／Ｋ以下である。
【００１７】
また、ガラス基板１００にはあらかじめ反射防止膜またはＩＲカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御などの機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルター膜、テクスチャー制御においては、アンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式などの成膜技術が用いられる。
【００１８】
続いて図１Ａ（ｂ）に示すようにガラス基板１００にガラス溝１０１を形成する。以降、ガラス基板１００のガラス溝１０１を形成した面側をＡ面、ガラス基板１００のガラス溝１０１が形成されていない面をＢ面と呼ぶ。ガラス溝１０１の断面形状や径は特に限定されない。例えばガラス溝１０１の底面の面積と開口側の面積とを比較して、底面の面積が小さくなるような形状でもよく、また、開口側の面積が底面の面積よりも小さい形状などでもよい。ガラス溝の公知形成方法としては、レーザー加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが良いことから用いることが望ましい。用いることができるレーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。いずれの加工方法を用いた場合でも、ガラス溝１０１の底面は、めっき層１０４（後述）の表面よりも粗度が小さくなる。
【００１９】
続いて図１Ａ（ｃ）記載するようにガラス基板１００のＡ面の表面及びガラス溝１０１内にシード金属層１０２を形成する。金属薄膜であるシード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基板１００上及びガラス溝１０１の底面及び側面に設けられるシード金属層１０２は、例えば、スパッタリング法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。本実施形態では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。１μｍより厚くした場合、ピッチ３０μm以下の微細配線形成が困難であるからである。
【００２０】
ガラス基板１００上と、ガラス溝１０１の底面及び側面にチタン層及び銅層（これらを総称して金属層という）を形成した後に、無電解めっき層を形成する。チタン層及び銅層のみである場合、ガラス溝１０１内部すべてに金属皮膜を形成することができない。本実施形態によれば、無電解めっき法によってガラス溝１０１内に金属層を増強することで後に形成されるガラス貫通孔１０１Ａの接続信頼性を向上させることが出来る。無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから無電解ニッケルめっきを行うと好ましい。ニッケルめっき層が厚い場合、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下してしまう。そのため、無電解ニッケルめっき厚は１μm以下が望ましい。また、より好ましくは、無電解ニッケルめっき厚は０．５μm以下であり、さらに好ましくは０．３μm以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。以上の工程を経て、ガラス溝１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図１Ａ（ｃ））が得られる。
【００２１】
続いて、図１Ａ（ｄ）に示すように、フォトレジストパターン１０３を形成する。フォトレジストパターンの形成方法について記載する。まずはシード金属層１０２上全面にフォトレジスト層（不図示）を形成する。形成するフォトレジストはネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、レジスト層形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法であるが、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は特に限定されない。
【００２２】
続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターンは後の電解めっき層が形成される部分が露出するように位置合わせの上、露光、現像処理することによってパターニングする。レジスト層の厚みであるが、後工程の電解めっき厚にも依存するが、好ましくは５μm以上、２５μm以下であることが望ましい。レジスト層の厚みが５μmより薄い場合、導体回路層となる電解めっき層を５μm以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。一方、レジスト層の厚みが２５μmより厚くなる場合、ピッチ３０μm以下の微細配線を形成することが困難となる。こうして図１Ａ（ｄ）に示すようにフォトレジストパターン１０３が形成されたガラス基板を得る。
【００２３】
続いて、図１Ａ（e）に示すようにめっき層１０４を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは３μm以上、３０μm以下であることが望ましい。電解銅めっきの厚みが３μm未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。一方、電解銅めっき厚が３０μmを超えた場合、３０μm厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μm以下の微細な配線形成が困難となってしまう。より好ましくは電解銅めっきの厚みは５μm以上、２５μm以下であり、さらに好ましくは１０μm以上、２０μm以下であることが望ましい。
【００２４】
続いて、図１Ａ（ｆ）に示すように、電解めっきにより配線形成した後に不要となったフォトレジストパターン１０３を除去し、シード金属層１０２を露出させる。レジスト除去方法は限定されないが、例えば、アルカリ水溶液によって剥離除去することが出来る。
【００２５】
続いて、図１Ａ（ｇ）に示すように、シード金属層１０２を除去し、回路を電気的に分断することによって、後述するように貫通孔が形成された際にガラス基板上にＭＩＭキャパシタの下部電極層１０５を形成する。シード層除去方法は特に限定されることはないが、無電解Ｎｉ層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は除去する金属種により適宜選択され、特に限定されない。
【００２６】
続いて、図１Ａ（ｈ）に示すように、樹脂（ＰＥＴ等）のフィルムＦＬで下部電極層１０５をラミネートしてマスキングを行い、ガラス基板１００の下部電極層１０５のＢ面からガラス基板のエッチングを行い、ガラス溝１０１内に形成されている下部電極層１０５の表面を露出させる。エッチング後、フィルムＦＬを除去した状態を、図１Ｂ（ｉ）に示す。これによりそれまでのガラス溝１０１部がガラス貫通孔１０１Ａとして形成され、ガラス貫通孔１０１Ａの内部には下部電極層１０５が備わる形状となる。ガラス貫通孔１０１Ａの公知形成方法としては、レーザー加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが良いことから望ましい。用いることができるレーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができるが、いずれの方法においても露出する下部電極層１０５の腐食や表面Ｒａ変化が起こらない方法を選択する。上述の通り加工方法の違いから、下部電極層１０５の誘電体層１０６（図１Ｂ（ｊ）参照）と隣接する面ＰＬ１（第１面という）の表面Ｒａは、第１面に対向する下部電極層１０５の面ＰＬ２（第２面という）の表面Ｒａよりも小さくなる。更に、下部電極層１０５の表面が、かかる表面に隣接して誘電体層１０６が形成されるガラス基板１００の面と面一である。「面一」とは、例えば下部電極層１０５の表面と、ガラス基板１００の誘電体層１０６が形成される面との平均高低差が、誘電体層１０６の厚さの１／５以下、好ましくは１／１０以下であることをいう。
【００２７】
続いて図１Ｂ（ｊ）に示すように、ガラス基板１００及びガラス貫通孔１０１Ａ上に、誘電体層１０６を堆積形成する。誘電体層の形成方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、特に限定されない。
【００２８】
本実施形態における図１Ｂ（ｊ）に示す誘電体層１０６は絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することが出来る。これら誘電体層１０６の厚みは１０ｎｍ以上、５μｍ以下であることが望ましい。誘電体層１０６の厚みが１０ｎｍ未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が十分に発現しない。一方、誘電体層１０６の厚みが５μｍを超えた場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは誘電体層１０６の厚みが５０ｎｍ以上、１μｍ以下である。
【００２９】
続いて、図１Ｂ（ｋ）に示すように、誘電体層１０６上に、密着層１０７、シード金属層１０８を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、特に限定されない。
【００３０】
誘電体層１０６の上層にある密着層１０７は、誘電体層１０６とシード金属層１０８の密着性を向上させる層であり、例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。本実施形態では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択しているが、これに限定されない。密着層１０７の厚みは特に規定されないが、１０ｎｍ以上、１μm以下であることが望ましい。密着層１０７の厚みが１０nm未満である場合、密着強度が不十分となる可能性がある。一方、密着層１０７の厚みが１μmを超えた場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは密着層１０７の厚みが１０ｎｍ以上、５００ｎｍ以下である。また、誘電体層１０６とシード金属層１０８との密着が十分である場合は、密着層１０７がなくてもかまわない。
【００３１】
シード金属層１０８は、めっき層１０４をセミアディティブ法で形成するための給電層である。シード金属層１０８は例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくはシード金属層１０８が銅であると、後のエッチング除去が簡便となる。これらシード金属層１０８の厚みは１０ｎｍ以上、５μｍ以下であることが望ましい。シード金属層１０８の厚みが１０ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。一方、シード金属層１０８の厚みが５μｍを超えた場合、エッチング除去に時間がかかってしまう。より好ましくはシード金属層１０８の厚みが１００ｎｍ以上、５００ｎｍ以下である。
【００３２】
続いて、図１Ｂ（ｌ）に示すように、レジストパターン１０３を形成する。レジストパターン１０３の形成は、前記と同方法で行ってもよい。この場合、レジストパターン１０３の開口領域は、ガラス貫通孔１０１Ａの直上にガラス貫通孔１０１Ａを覆う形状とし、開口領域の面積がガラス貫通孔１０１Ａの断面積と同一かそれよりも大きい面積となるように形成する。
【００３３】
続いて、図１Ｂ（ｍ）に示すように、シード金属層１０８を用いて電解めっき法によってめっき層１０４を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは３μｍ以上、３０μｍ以下であることが望ましい。電解銅めっきの厚みが３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。一方、電解銅めっきの厚みが３０μｍを超えた場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかり、さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは電解銅めっきの厚みが５μｍ以上、２５μｍ以下であり、さらに望ましくは１０μｍ以上、２０μｍ以下である。上述したように、レジストパターン１０３の開口領域は、ガラス貫通孔１０１Ａを覆う形状で形成されているため、めっき層１０４は誘電体層１０６上においてガラス貫通孔１０１Ａ直上位置に形成される。
【００３４】
続いて、図１Ｂ（ｎ）で不要になったレジストパターン１０３を除去する。レジストパターン１０３の除去は、公知方法のアルカリ水溶液を用いた除去剥離処理で行うことが出来る。
【００３５】
続いて、図１Ｂ（ｏ）で不要部分の密着層１０７とシード金属層１０８を除去する。密着層１０７とシード金属層１０８の除去は公知の化学エッチング液を用いることが出来る。さらにドライエッチング法により除去を行ってもよい。密着層１０７とシード金属層１０８が除去され、電気的に分断することによって、誘電体層１０６上にＭＩＭキャパシタの上部電極層１０９が形成される。図に示すように、上部電極層１０９が、ガラス貫通孔１０１Ａの直上においてガラス貫通孔１０１Ａの全体を覆う形状であり、またガラス貫通孔１０１Ａの断面積と同一またはより大きい面積である。また、図示はしていないが、密着層１０７とシード金属層１０８を除去し、露出した誘電体層１０６は公知の化学エッチング液を用いたウェットエッチングまたはドライエッチング法により除去されてもよい。
【００３６】
これら図１Ａ（ａ）〜図１Ｂ（ｏ）に記載した製造方法を経ることにより、下部電極層１０５と、誘電体層１０６と、上部電極層１０９を構成要素としたＭＩＭキャパシタ１１０がガラス基板１００に内蔵されて形成され、キャパシタ内蔵ガラス基板１２０を得る事ができる。下部電極層１０５と、誘電体層１０６と、上部電極層１０９とを適宜パターニングすることにより、所望の機能を発揮するＭＩＭキャパシタ１１０を形成できる。
【００３７】
続いて、図２Ａ，図２Ｂを用いて本実施形態によるキャパシタ内蔵ガラス基板及び電子部品の応用例を説明する。図２Ａに示すようにガラス基板上にＭＩＭキャパシタ１１０を形成した後に、絶縁樹脂層１３０、通孔１３１の形成と、導体回路１３２の形成とを公知のセミアディティブ法あるいはサブトラクティブ法を用いて行い、これを繰り返すことによって多層配線を形成してもよい。さらに外部接続端子１３３を形成した後に、はんだボール１３４を形成してもよい。
【００３８】
本実施形態による回路基板は、図２Ａに示すように片面に外部接続端子（はんだボール１３４）があってもよく、図２Ｂに示すように両面にあっても良い。さらに半導体チップ１３５、チップ部品（例えば抵抗、インダクタ、キャパシタの少なくとも１つ）１３６を実装してもよい。また半導体チップ１３５には、例えば抵抗、インダクタ、キャパシタ等が内蔵されている。
【００３９】
以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。
【００４０】
多層配線層の絶縁樹脂層１３０として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂等がある。絶縁樹脂の形成方法は特に限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることが出来る。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁層の厚みであるが、好ましくは５μｍ以上、５０μｍ以下であることが望ましい。絶縁層の厚みが５０μｍを超えた場合、絶縁樹脂層に形成できる通孔１３１を小径化が難しくなるため、配線の高密度化が不利となってしまう。一方、絶縁層の厚みが５μｍ未満である場合、層間絶縁性を確保することが困難となる。
【００４１】
多層配線中の通孔１３１の形成は、非感光性絶縁樹脂であればレーザー加工を用いることができる。レーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、好ましくはＵＶレーザー、ＣＯ２レーザーであることが簡便で望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することが出来る。貫通孔形成後に適宜過マンガン酸溶液によるデスミアを行うことで、樹脂表面の粗化と貫通孔内をクリーニングして導体回路１３２との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
【００４２】
導体回路１３２の形成方法は公知方法を用いることが出来る。すなわち貫通孔形成後の樹脂上全面に１μm前後のシード層として薄膜金属層を形成する。シード層の形成方法としては公知の無電解銅めっき、無電解ニッケルめっき、あるいはスパッタリング法により薄膜金属層を形成することが出来る。シード金属層は無電解めっきであれば無電解銅めっき層であることが望ましい。無電解めっきであれば、電解銅めっきであることが簡便で安価で望ましい、無電解めっきであれば触媒のＰｄ層が樹脂−銅界面にあっても良い。スパッタリング法であればＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくはチタン層/銅層のスパッタ層であると密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。樹脂上に金属層を形成した後の配線形成方法は、公知のセミアディティブ法であれば、フォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により回路形成することができる。サブトラクティブ法であれば、シード層上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により回路層を形成することが可能である。電解めっきは電解銅めっきであることが、電気伝導性やコストの観点から望ましい。
【００４３】
図２Ａに示す絶縁樹脂層１３０は最外層であれば、ソルダーレジストを用いても良く、特に限定されない。また、外部接続端子１３３に表面処理を行ってもよい。表面処理を行うことで、はんだボール１３４との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ−Ｐ／無電解Ｐｄ−Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ−Ｐ／Ａｕめっき皮膜などを成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３４はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
【００４４】
＜作用効果＞
次に、上述したようなキャパシタ内蔵ガラス基板の構成とその製造方法を用いた場合の作用効果について、図１を参照にして説明する。
【００４５】
本実施形態の図１Ａ（ｂ）〜図１Ｂ（ｏ）のように、ガラス貫通孔１０１Ａの内部にキャパシタの下部電極層１０５を形成することにより、ＭＩＭキャパシタ１１０の断面積がほぼガラス貫通孔１１０Ａの断面積として規定される。また、下部電極層１０５の誘電体層１０６に対する接地面は、めっきで形成した場合における下部電極層よりも表面Ｒａが小さくなる為、誘電体層１０６の厚みがキャパシタ内部でより均一化される。そのため、ＭＩＭキャパシタ１１０の持つ静電容量が一つ一つの素子で均一になり、また、ＭＩＭキャパシタ１１０に対して過負荷（過電圧）が掛かった際のキャパシタショートの発生が少なくなる。これらから、製品不良の発生率が減少し、歩留まり向上の効果が見込めると共に電気的信頼性の高いキャパシタ内蔵ガラス基板を得る事ができる。
【００４６】
以上述べたように本実施形態によれば、基板として線熱膨張係数が低く弾性率が高いガラスを使用することによって、熱サイクルによる寸法変動が少ないキャパシタ内蔵基板および電子部品を製造することが出来る。これにより、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することが出来る。さらに本実施形態のキャパシタ内蔵ガラス基板の製造方法によれば、ガラス基板の下部電極層を形成する面にガラス基板の厚みよりも浅い深さの溝を形成し、前記ガラス基板の溝に対して溝の底面及び側面を覆う形状で金属薄膜を含む電極層を形成し、前記ガラス基板の誘電体層を形成する面側からガラス基板をエッチングし、前記ガラス基板のエッチングされた表面と平滑な下部電極層を露出・形成し、ガラス基板のエッチングされた表面側に誘電体層を形成し、前記誘電体層の上に上部電極層を形成することができる。この製造方法により、薄膜ＭＩＭキャパシタの誘電体層の厚みのバラつきを低減できる。そのため、作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造のキャパシタ内蔵ガラス基板を提供することが可能となる。
【実施例】
【００４７】
本実施形態に係るガラス基板を有する多層配線基板をもとに、図１Ａ，図１Ｂを参照しながら、多層配線基板の製造方法を説明する。
【００４８】
まず、図１Ａ（ａ）に示すように、ガラス基板１００（日本電気硝子株式会社製ＯＡ−１０Ｇ、０．５ｍｍ厚、線熱膨張係数  ３ｐｐｍ/K）を準備する。続いて図１Ａ（ｂ）に示すようにピコ秒レーザー加工機とフッ化水素酸によるエッチングを用いてガラス溝１０１を断面積１．０×１０５μｍ、深さ０．４５ｍｍとなるように形成した。さらに図１Ａ（ｃ）に示すようにガラス基板１００のＡ面およびガラス溝１０１の底面と側面にシード金属層１０２としてスパッタリング法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜した。さらにガラス溝１０１内のシード金属層の増膜を目的として、０．１μｍ厚みの無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。
【００４９】
続いて図１Ａ（ｄ）に示すように２５μｍ厚の感光性ドライフィルムレジストをガラス表層のシード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターン１０３を形成した。次に、図１Ａ（ｅ）に示すように１５μｍ厚みとなるように電解銅のめっき層１０４を形成した後に、レジストパターン１０３をアルカリ溶液中で剥離することにより、図１Ａ（ｆ）に示す基板を得た。さらにシード金属層１０２のＮｉ層を硝酸−過酸化水素混合エッチング液、Ｃｕ層を硫酸−過酸化水素混合エッチング液、Ｔｉ層を水酸化カリウム−過酸化水素エッチング液を用いて順次溶解除去し、下部電極層１０５を形成し、ガラスコア基板（図１Ａ（ｇ））を得た。次に、図１Ａ（ｈ）に示すようにマスキングを行い、ガラス基板１００のガラス溝１０１が形成されていない面（Ｂ面）からフッ化水素酸によるエッチングを行い、図１Ｂ（ｉ）に示すようにガラス貫通孔１０１Ａを形成した。
【００５０】
次に、図１Ｂ（ｊ）に示すようにガラス基板１００のフッ化水素酸エッチング面側の全面に対して、スパッタリング法を用いてタンタルオキサイドを４００ｎｍ成膜し、誘電体層１０６を形成した。次に、図１Ｂ（ｋ）に示すように誘電体層１０６上の全面に対してスパッタリング法を用いて厚さ５０ｎｍのチタンと厚さ３００ｎｍの銅を成膜し、それぞれ密着層１０７とシード金属層１０８を形成した。次に、図１Ｂ（ｌ）に示すように公知フォトリソグラフィー法によりレジストパターン１０３を形成した。次に、図１Ｂ（ｍ）に示すように１５μｍ厚みとなるように電解銅のめっき層１０４を形成した後に、レジストパターン１０３をアルカリ溶液中で剥離することにより、図１Ｂ（ｎ）に示す基板を得た。次に、レジストパターン１０３をアルカリ水溶液で剥離除去後、ＭＩＭキャパシタ形成用のシード金属層１０８を硫酸−過酸化水素エッチング液で溶解除去した。最後に水酸化カリウム−過酸化水素エッチング液を用いて、密着層１０７であるチタン層をエッチング除去することで、図１Ｂ（ｏ）に示す上部電極層１０９および本実施例であるＭＩＭキャパシタ１１０を形成した。
【００５１】
さらに脂厚４０μｍのビルトアップ樹脂であるＧＸ−Ｔ３１（味の素ファインテクノ製）を真空ラミネートにより絶縁樹脂層を表裏両面に形成後、ＵＶレーザー加工機で直径６０μｍの貫通孔を形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ１５μｍの導体回路層を表裏各層の多層回路層を形成した。以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラスコア配線上表裏に各２層の回路層を形成した。表裏最外層はソルダーレジスト層を形成し、フォトリソグラフィーすることによって外部接続端子で実施例のキャパシタ内蔵多層ガラス回路基板を得た。さらに図２Ａに示すように、外部接続端子１３３表面にニッケル−金めっきを行いさらに、はんだボール１３４を形成することで、キャパシタ内蔵ガラス回路基板を作製した。
【００５２】
［比較例］
比較例と実施例とで異なる点は、実施例では誘電体層１０６および上部電極層１０９をガラス基板１００のＢ面側に形成したのに対し、比較例ではガラス基板のＡ面側に形成したことである。
【００５３】
比較例とその製造方法を図１Ａ（ａ）〜図１Ｂ（ｉ）と図３（ａ）〜（ｆ）を参照しながら説明するが、図１Ｂ（ｉ）までは実施例と同じ製造方法になる為、詳細は割愛する。
【００５４】
比較例は、図１Ａ（ａ）〜図１Ｂ（ｉ）に示すように下部電極層１０５及びガラス貫通孔１０１Ａを形成した後、図３（ａ）に示すようにガラス基板のＡ面側に対してスパッタリング法を用いてタンタルオキサイドを厚さ４００ｎｍ成膜し誘電体層１０６を形成した。次に、図３（ｂ）に示すように誘電体層１０６上の全面に対してスパッタリング法を用いて厚さ５０ｎｍのチタンと厚さ３００ｎｍの銅を成膜し、それぞれ密着層１０７とシード金属層１０８を形成した。次に、図３（ｃ）に示すように公知フォトリソグラフィー法によりレジストパターン１０３を形成した。次に、図３（ｄ）に示すように１５μｍ厚みとなるように電解銅のめっき層１０４を形成した後に、レジストパターン１０３をアルカリ溶液中で剥離することにより、図３（ｅ）に示す基板を得た。次に、レジストパターン１０３をアルカリ水溶液で剥離除去後、ＭＩＭキャパシタ形成用のシード金属層１０８を硫酸−過酸化水素エッチング液で溶解除去した。最後に水酸化カリウム−過酸化水素エッチング液を用いて密着層１０７であるチタン層をエッチング除去することで、図３（ｆ）に示す上部電極層１０９および比較例のＭＩＭキャパシタ１１０を形成した。
【００５５】
以上の実施例及び比較例において、図１Ｂ（ｏ）、図３（ｆ）のＭＩＭキャパシタ１１０の電気的品質、信頼性に顕著な差が確認されたため、結果を下記に記載する。
【００５６】
実施例・・・ＭＩＭキャパシタを１００個作製し、導通検査を行ったところ、上部電極層と下部電極層間でショートが発生した素子は無かった。また、上部電極層と下部電極層間に最大１００Ｖの電位差を意図的に印加した際にも、誘電体層の絶縁破壊によるショートは発生しなかった。
比較例・・・ＭＩＭキャパシタを１００個作製し、導通検査を行ったところ、上部電極層と下部電極層間でショートが発生した素子が４０個存在した。また、上部電極層と下部電極層間に５０Ｖの電位差を意図的に印加した際に、誘電体層の絶縁破壊によるショートが発生した。
【００５７】
実施例と比較例で、下部電極層１０５の誘電体層１０６に接する面の表面Ｒａを比較した。実施例の面ＰＬ１（図１Ｂ（ｊ））の表面Ｒａは２ｎｍ以下であり、比較例の面ＰＬ３（図３（ａ））の表面Ｒａは１０ｎｍ以上であった。この表面Ｒａの値により比較例ではＭＩＭキャパシタの誘電体層に膜厚ムラが生じ、部分的に誘電体層が薄い部分がショートあるいは絶縁破壊しやすい状態である事からＭＩＭキャパシタの電気的品質、信頼性に顕著な差が生じたと推定できる。
比較例の下部電極層１０５は積層回路基板に一般的に用いられる銅の電解めっき層であるが、それに対し実施例の下部電極層１０５は予めガラス溝１０１の底面に形成されるスパッタ膜である事から、底面の形状に沿う形状で形成されており、本実施形態の製造方法により、表面Ｒａを一般的な銅の電解めっき層よりも小さくすることができていると考えられる。
【００５８】
上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。
【産業上の利用可能性】
【００５９】
本発明によれば、ガラス基板を有するキャパシタ内蔵ガラス基板を高い信頼性で製造することが可能となる。本発明のキャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。
【符号の説明】
【００６０】
１００…ガラス基板
１０１…ガラス溝
１０１Ａ…ガラス貫通孔
１０２…シード金属層
１０３…レジストパターン
１０４…めっき層
１０５…下部電極層
１０６…誘電体層
１０７…密着層
１０８…シード金属層（ＭＩＭキャパシター部）
１０９…上部電極層
１１０…ＭＩＭキャパシタ
１２０…キャパシタ内蔵ガラス基板
１３０…絶縁樹脂層（ソルダーレジスト層）
１３１…通孔
１３２…導体回路
１３３…外部接続端子
１３４…はんだボール
１３５…半導体チップ
１３６…チップ部品
【図１Ａ】
2019102577.tif 000003
【図１Ｂ】
2019102577.tif 000004
【図２Ａ】
2019102577.tif 000005
【図２Ｂ】
2019102577.tif 000006
【図３】
2019102577.tif 000007