(57)【要約】【課題】半導体記憶装置のリフレッシュ動作を簡素化することである。【解決手段】一実施の形態にかかる半導体記憶装置１は、複数のメモリブロック１５_０〜１５_４を備えるメモリアレイ１０と、アドレス割付情報を格納するアドレス割付情報格納部１２と、入力された入力アドレス情報に対応したメモリブロックをアドレス割付情報に基づいて選択するブロック選択回路１３と、リフレッシュ動作を制御するリフレッシュ制御回路１７と、を備える。複数のメモリブロックのうちの１つは余剰メモリブロックに割り当てられている。リフレッシュ制御回路１７は、リフレッシュ対象のメモリブロックに格納されているデータを余剰メモリブロックに転送する。その後、データが転送された余剰メモリブロックにリフレッシュ対象であったメモリブロックのアドレス情報を割り付け、リフレッシュ対象であったメモリブロックを新たに余剰メモリブロックに割り当てる。【選択図】図２
2019102112.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックを備えるメモリアレイと、
前記複数のメモリブロックに割り付けられたアドレス情報であるアドレス割付情報を格納するアドレス割付情報格納部と、
入力された入力アドレスに対応したメモリブロックを前記アドレス割付情報に基づいて選択するブロック選択回路と、
前記メモリアレイのリフレッシュ動作を制御するリフレッシュ制御回路と、を備え、
前記複数のメモリブロックのうちの１つは余剰メモリブロックに割り当てられており、
前記リフレッシュ制御回路は、リフレッシュコマンドが供給された際に、
前記複数のメモリブロックのうちリフレッシュ対象のメモリブロックに格納されているデータを前記余剰メモリブロックに転送し、
前記余剰メモリブロックへのデータ転送が完了した後、前記データが転送された前記余剰メモリブロックに前記リフレッシュ対象であったメモリブロックのアドレス情報を割り付け、前記リフレッシュ対象であった前記メモリブロックを新たに余剰メモリブロックに割り当てる、
半導体記憶装置。
【請求項２】
前記リフレッシュ制御回路は、前記余剰メモリブロックに前記データを転送する前に、前記余剰メモリブロックのデータを一括消去する、請求項１に記載の半導体記憶装置。
【請求項３】
前記リフレッシュ制御回路は、前記リフレッシュ対象のメモリブロックのデータを前記余剰メモリブロックに転送した後に、前記リフレッシュ対象のメモリブロックのデータを一括消去する、請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のメモリブロックに書き込むデータを一時的にラッチする書き込みデータラッチ回路を備え、
前記リフレッシュ制御回路は、前記リフレッシュ対象のメモリブロックから読み出されたデータを前記書き込みデータラッチ回路に一時的にラッチした後、当該ラッチされているデータを前記余剰メモリブロックに書き込む、
請求項１に記載の半導体記憶装置。
【請求項５】
前記書き込みデータラッチ回路は、前記複数のメモリブロックに渡って設けられたビット線に接続されている、請求項４に記載の半導体記憶装置。
【請求項６】
前記リフレッシュ対象のメモリブロックから前記余剰メモリブロックへのデータの転送は、ワード線単位で実施される、請求項５に記載の半導体記憶装置。
【請求項７】
前記リフレッシュ制御回路は、
前記リフレッシュ対象のメモリブロックのワード線ＷＬ_ａを活性状態にして前記リフレッシュ対象のメモリブロックの前記ワード線ＷＬ_ａに対応するｎ＋１個（ｎは０を含む正の整数である）のデータをｎ＋１本のビット線を介して読み出して前記書き込みデータラッチ回路にラッチした後、
前記余剰メモリブロックのワード線ＷＬ_ａを活性状態にして前記書き込みデータラッチ回路にラッチされている前記ｎ＋１個のデータを前記ｎ＋１本のビット線を介して前記余剰メモリブロックに書き込む動作を、前記ワード線ＷＬ_ａ毎に実施する（ここで、ａ＝０〜ｍであり、ａ、ｍは０を含む正の整数である）、請求項６に記載の半導体記憶装置。
【請求項８】
前記アドレス割付情報格納部は、
前記アドレス割付情報を格納するフラッシュメモリと、
前記フラッシュメモリから前記アドレス割付情報を読み出してラッチするラッチ回路と、を備え、
前記ブロック選択回路は、前記ラッチ回路にラッチされている前記アドレス割付情報を読み出す、
請求項１に記載の半導体記憶装置。
【請求項９】
前記ラッチ回路は、前記半導体記憶装置に電源が投入された際に、前記フラッシュメモリから前記アドレス割付情報を読み出してラッチする、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ラッチ回路は、前記フラッシュメモリに格納されている前記アドレス割付情報が書き換えられた際に、前記フラッシュメモリから前記書き換えられた後のアドレス割付情報を読み出してラッチする、請求項８に記載の半導体記憶装置。
【請求項１１】
半導体記憶装置のリフレッシュ方法であって、
前記半導体記憶装置は、
複数のメモリブロックを備えるメモリアレイと、
前記複数のメモリブロックに割り付けられたアドレス情報であるアドレス割付情報を格納するアドレス割付情報格納部と、
入力された入力アドレスに対応したメモリブロックを前記アドレス割付情報に基づいて選択するブロック選択回路と、を備え、
前記複数のメモリブロックのうちの１つを余剰メモリブロックに割り当て、
リフレッシュコマンドが供給された際に、
前記複数のメモリブロックのうちリフレッシュ対象のメモリブロックに格納されているデータを前記余剰メモリブロックに転送し、
前記余剰メモリブロックへのデータ転送が完了した後、前記データが転送された前記余剰メモリブロックに前記リフレッシュ対象であったメモリブロックのアドレス情報を割り付け、前記リフレッシュ対象であった前記メモリブロックを新たに余剰メモリブロックに割り当てる、
半導体記憶装置のリフレッシュ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、及び半導体記憶装置のリフレッシュ方法に関し、例えばリフレッシュ動作を実施可能な半導体記憶装置、及び半導体記憶装置のリフレッシュ方法に関する。
【背景技術】
【０００２】
不揮発性の半導体記憶装置は、電源供給を止めてもデータが消えないという利点があるが、製品寿命までの間、データを保持できることが不可欠である。不揮発性の半導体記憶装置にとってデータ保持特性は重要な性能の一つであり、データ保持特性を満たすための手法の一つにリフレッシュ動作がある。
【０００３】
特許文献１には、フラッシュメモリのリフレッシュ動作に関する技術が開示されている。特許文献１に開示されている技術では、フラッシュメモリの所定のエリアに保持されているデータをＲＡＭ（Random Access Memory）にデータ転送して一時的に待避させた後、この所定のエリアのデータを消去し、その後、待避させたデータをフラッシュメモリの所定のエリアに転送して再度書き込むことでリフレッシュ動作を実施している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−５０６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、特許文献１に開示されている技術では、リフレッシュ動作時に、フラッシュメモリの所定のエリアに保持されているデータを、フラッシュメモリの外部に設けられたＲＡＭに一時的に待避させている。しかしながら、フラッシュメモリの外部に設けられたＲＡＭにデータを一時的に待避させる場合は、フラッシュメモリの外部にデータを転送する必要があり、リフレッシュ動作が複雑になるという問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、複数のメモリブロックのうちの１つを余剰メモリブロックに割り当て、リフレッシュ動作の際に、リフレッシュ対象のメモリブロックに格納されているデータを余剰メモリブロックに転送している。そして、余剰メモリブロックへのデータ転送が完了した後、データが転送された余剰メモリブロックにリフレッシュ対象であったメモリブロックのアドレス情報を割り付けている。また、リフレッシュ対象であったメモリブロックを新たに余剰メモリブロックに割り当てている。
【発明の効果】
【０００８】
前記一実施の形態によれば、リフレッシュ動作を簡素化することが可能な半導体記憶装置、及び半導体記憶装置のリフレッシュ方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】関連技術にかかる半導体記憶装置を示すブロック図である。
【図２】実施の形態にかかる半導体記憶装置を示すブロック図である。
【図３】実施の形態にかかる半導体記憶装置が備えるデコーダの構成例を示す回路図である。
【図４】アドレス割付情報格納部に格納されているアドレス割付情報の一例を示す表である。
【図５】実施の形態にかかる半導体記憶装置が備えるアドレス割付情報格納部の構成例を示すブロック図である。
【図６】実施の形態にかかる半導体記憶装置が備えるブロック選択回路の構成例を示すブロック図である。
【図７】実施の形態にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図８】実施の形態にかかる半導体記憶装置が備えるメモリアレイの詳細な構成を示すブロック図である。
【図９】実施の形態にかかる半導体記憶装置の動作を示すフローチャートである。
【図１０】アドレス割付情報格納部に格納されているアドレス割付情報の他の例を示す表である。
【発明を実施するための形態】
【００１０】
＜関連技術＞
まず、関連技術について説明する。図１は、関連技術にかかる半導体記憶装置を示すブロック図である。図１に示すように、関連技術にかかる半導体記憶装置（フラッシュメモリ）１０１は、メモリアレイ１１０と、デコーダ１１１と、を備える。半導体記憶装置１０１の外部には、ＲＡＭ（Random Access Memory）１１９が設けられている。
【００１１】
メモリアレイ１１０は、複数のメモリブロック１１５_０〜１１５_３を備える。デコーダ１１１は、半導体記憶装置１０１に入力された入力アドレス（外部アドレス）をデコードし、複数のメモリブロック１１５_０〜１１５_３の中から、入力アドレスに対応したメモリブロックを選択する。
【００１２】
メモリアレイ１１０が備える複数のメモリブロック１１５_０〜１１５_３はそれぞれ、フラッシュメモリの消去単位に対応している。例えば、メモリブロック１１５_０にデータを書き込む際は、まず消去単位であるメモリブロック１１５_０の全てのメモリセルを“１”にする。その後、メモリブロック１１５_０のメモリセルのうち、“０”を書き込みたいメモリセルに対して書き込みを行う。他のメモリブロック１１５_１〜１１５_３についても同様に書き込み処理が実施される。
【００１３】
ところで、図１に示す、関連技術にかかる半導体記憶装置（フラッシュメモリ）１０１は、電源供給を止めてもデータが消えないという利点があり、製品寿命までの間、データを保持することが不可欠である。このように、半導体記憶装置１０１にとってデータ保持特性は、重要な性能の一つである。このようなデータ保持特性を改善する手法の一つにリフレッシュ動作がある。
【００１４】
例えば、図１に示す半導体記憶装置１０１のメモリブロック１１５_０に対してリフレッシュ動作を実施する場合は、まず、メモリブロック１１５_０に格納されているデータを、半導体記憶装置１０１の外部に設けられているＲＡＭ１１９に転送して待避させる。その後、メモリブロック１１５_０に対して一括消去を実施した後、ＲＡＭ１１９に待避させていたデータをメモリブロック１１５_０に転送して再度書き込む。
【００１５】
このように、関連技術にかかる半導体記憶装置１０１は、リフレッシュ動作時に、半導体記憶装置１０１のメモリブロック１１５_０〜１１５_３に保持されているデータを、半導体記憶装置１０１の外部に設けられたＲＡＭ１１９に一時的に待避させている。しかしながら、半導体記憶装置１０１の外部に設けられたＲＡＭ１１９にデータを一時的に待避させる場合は、半導体記憶装置１０１の外部にデータを転送する必要があり、リフレッシュ動作が複雑になるという問題がある。
【００１６】
以下で説明する実施の形態では、このような問題を解決することができる半導体記憶装置、及び半導体記憶装置のリフレッシュ方法について説明する。
【００１７】
＜実施の形態＞
次に、実施の形態にかかる半導体記憶装置について説明する。図２は、実施の形態にかかる半導体記憶装置を示すブロック図である。図２に示すように、本実施の形態にかかる半導体記憶装置１は、メモリアレイ１０、デコーダ１１、アドレス割付情報格納部１２、ブロック選択回路１３、及びリフレッシュ制御回路１７を備える。
【００１８】
メモリアレイ１０は、複数のメモリブロックＢＬＫ_０〜ＢＬＫ_４（１５_０〜１５_４）を備える。複数のメモリブロックＢＬＫ_０〜ＢＬＫ_４はそれぞれ、フラッシュメモリのリフレッシュ単位に対応している。またその単位は、消去単位以上（ｎ倍）のサイズでる。なお、図２では、５つのメモリブロックＢＬＫ_０〜ＢＬＫ_４を備える構成を示しているが、メモリアレイ１０が備えるメモリブロックの数は任意に決定することができる。
【００１９】
例えば、メモリブロックＢＬＫ_０にデータを書き込む際は、まず消去単位であるメモリブロックＢＬＫ_０の全てのメモリセルを“１”にする。その後、メモリブロックＢＬＫ_０のメモリセルのうち、“０”を書き込みたいメモリセルに対して書き込みを行う。他のメモリブロックＢＬＫ_１〜ＢＬＫ_４についても同様に書き込み処理が実施される。
【００２０】
また、本実施の形態にかかる半導体記憶装置１では、複数のメモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの１つは、通常時にデータが格納されない余剰メモリブロックとして割り当てられている。例えば、メモリブロックＢＬＫ_４を余剰メモリブロックとして割り当てた場合は、通常時にメモリブロックＢＬＫ_０〜ＢＬＫ_３にデータが格納されるが、メモリブロックＢＬＫ_４にはデータが格納されない。
【００２１】
後述するように、本実施の形態にかかる半導体記憶装置１では、リフレッシュ動作時に余剰メモリブロックにデータを書き込んでおり、余剰メモリブロックはリフレッシュ動作を実施する度に入れ替わる。本実施の形態において、「通常時」とは半導体記憶装置１をフラッシュメモリとして用いている場合を示しており、「リフレッシュ動作時」以外を示している。
【００２２】
デコーダ１１は、半導体記憶装置１に入力された入力アドレス（Ａｄｄ_０、Ａｄｄ_１）をデコードし、入力アドレス（Ａｄｄ_０、Ａｄｄ_１）に対応したメモリブロックにアクセスするためのアクセスアドレス信号ＢＬＫ_＜０：３＞をブロック選択回路１３に出力する。ここで、入力アドレス（Ａｄｄ_０、Ａｄｄ_１）は、メモリブロックを選択するためのアドレスである。後述するメモリセルを選択するためのアドレスは別途入力される。
【００２３】
なお、本実施の形態では、一例として入力アドレスが２ビットのアドレス情報である場合を示している。すなわち、入力アドレスＡｄｄ_０および入力アドレスＡｄｄ_１はそれぞれ、“Ｌ（ロウレベル）”または“Ｈ（ハイレベル）”の値を取ることができるので、入力アドレスＡｄｄ_０および入力アドレスＡｄｄ_１（つまり、２つの入力アドレス）を用いて、４つの値を表現することができる。
【００２４】
図３は、本実施の形態にかかる半導体記憶装置１が備えるデコーダ１１の構成例を示す回路図である。図３に示すように、デコーダ１１は複数の論理回路２１〜２４を用いて構成されている。各々の論理回路２１〜２４の一方の入力端には、入力アドレスＡｄｄ_０が供給され、他方の入力端には入力アドレスＡｄｄ_１が供給される。各々の論理回路２１〜２４は、ＮＯＲ論理ＮＯＲ１〜ＮＯＲ４とインバータＩＮＶ１〜ＩＮＶ４とを組み合わせて構成されている。具体的には、論理回路２１はＮＯＲ論理ＮＯＲ１を用いて構成されている。論理回路２２は、ＮＯＲ論理ＮＯＲ２と、ＮＯＲ論理ＮＯＲ２の一方の入力端に接続されたインバータＩＮＶ１と、を用いて構成されている。論理回路２３は、ＮＯＲ論理ＮＯＲ３と、ＮＯＲ論理ＮＯＲ３の他方の入力端に接続されたインバータＩＮＶ２と、を用いて構成されている。論理回路２４は、ＮＯＲ論理ＮＯＲ４と、ＮＯＲ論理ＮＯＲ４の両方の入力端に接続されたインバータＩＶＮ３、ＩＮＶ４と、を用いて構成されている。
【００２５】
入力アドレスＡｄｄ_０及び入力アドレスＡｄｄ_１が共にロウレベルの場合、論理回路２１はアクセスアドレス信号ＢＬＫ_＜０＞としてハイレベルの信号を出力し、論理回路２２〜２４はアクセスアドレス信号ＢＬＫ_＜１＞〜ＢＬＫ_＜３＞としてロウレベルの信号を出力する。この場合、デコーダ１１はアクセスアドレス信号ＢＬＫ_＜０：３＞として、ＢＬＫ_＜０：３＞＝（Ｈ、Ｌ、Ｌ、Ｌ）をブロック選択回路１３に出力する。なお、アクセスアドレス信号ＢＬＫ_＜０：３＞の表記は、４つのアクセスアドレス信号ＢＬＫ_＜０＞、ＢＬＫ_＜１＞、ＢＬＫ_＜２＞、ＢＬＫ_＜３＞を示しており、本明細書ではアクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜３＞と記載する場合もある。また、“ＢＬＫ_＜０：３＞＝（Ｈ、Ｌ、Ｌ、Ｌ）”の表記は、ＢＬＫ_＜０＞が“Ｈ”の信号を、ＢＬＫ_＜１＞が“Ｌ”の信号を、ＢＬＫ_＜２＞が“Ｌ”の信号を、ＢＬＫ_＜３＞が“Ｌ”の信号を、それぞれ出力していることを示している。以下、同様である。
【００２６】
また、入力アドレスＡｄｄ_０がハイレベル、入力アドレスＡｄｄ_１がロウレベルの場合、論理回路２２はアクセスアドレス信号ＢＬＫ_＜１＞としてハイレベルの信号を出力し、論理回路２１、２３、２４はアクセスアドレス信号ＢＬＫ_＜０＞、ＢＬＫ_＜２＞、ＢＬＫ_＜３＞としてロウレベルの信号を出力するものとする。この場合、デコーダ１１はアクセスアドレス信号ＢＬＫ_＜０：３＞＝（Ｌ、Ｈ、Ｌ、Ｌ）をブロック選択回路１３に出力する。
【００２７】
また、入力アドレスＡｄｄ_０がロウレベル、入力アドレスＡｄｄ_１がハイレベルの場合、論理回路２３はアクセスアドレス信号ＢＬＫ_＜２＞としてハイレベルの信号を出力し、論理回路２１、２２、２４はアクセスアドレス信号ＢＬＫ_＜０＞、ＢＬＫ_＜１＞、ＢＬＫ_＜３＞としてロウレベルの信号を出力するものとする。この場合、デコーダ１１はアクセスアドレス信号ＢＬＫ_＜０：３＞＝（Ｌ、Ｌ、Ｈ、Ｌ）をブロック選択回路１３に出力する。
【００２８】
また、入力アドレスＡｄｄ_０及び入力アドレスＡｄｄ_１が共にハイレベルの場合、論理回路２４はアクセスアドレス信号ＢＬＫ_＜３＞としてハイレベルの信号を出力し、論理回路２１〜２３はアクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜２＞としてロウレベルの信号を出力するものとする。この場合、デコーダ１１はアクセスアドレス信号ＢＬＫ_＜０：３＞＝（Ｌ、Ｌ、Ｌ、Ｈ）をブロック選択回路１３に出力する。
【００２９】
図２に示すアドレス割付情報格納部１２には、アドレス割付情報が格納されている。ここで、アドレス割付情報とは、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４（１５_０〜１５_４）に割り付けられたアドレス情報である。換言すると、半導体記憶装置１に入力される入力アドレスと、アクセス先のメモリブロックＢＬＫ_０〜ＢＬＫ_４と、を対応付けた情報である。
【００３０】
図４は、アドレス割付情報格納部１２に格納されているアドレス割付情報の一例を示す表である。図４に示すように、各々のアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆには、メモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの一つが割り付けられている。具体的には、アドレス割付情報ＢＬＫ０Ｆには、メモリブロックＢＬＫ_０が割り付けられている（図４において、“Ｈ”（ハイレベル）で示している）。また、アドレス割付情報ＢＬＫ１ＦにはメモリブロックＢＬＫ_１が、アドレス割付情報ＢＬＫ２ＦにはメモリブロックＢＬＫ_２が、アドレス割付情報ＢＬＫ３ＦにはメモリブロックＢＬＫ_３が、それぞれ割り付けられている。
【００３１】
なお、メモリブロックＢＬＫ_４は、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆのいずれにも割り付けられていない。これは、外部から入力アドレスを用いてメモリブロックＢＬＫ_４にアクセスすることができないことを意味している。つまり、メモリブロックＢＬＫ_４は、通常時にデータが格納されないメモリブロックに割り当てられている。本明細書においては、このメモリブロックのことを余剰メモリブロックと呼ぶ。
【００３２】
図５は、アドレス割付情報格納部１２の構成例を示すブロック図である。図５に示すように、例えば、アドレス割付情報格納部１２は、フラッシュメモリ４１とラッチ回路４２とを用いて構成することができる。フラッシュメモリ４１には、図４に示したようなアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆが格納されている。また、ラッチ回路４２は、フラッシュメモリ４１からアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを読み出してラッチする。
【００３３】
ブロック選択回路１３（図２参照）は、アドレス割付情報格納部１２からアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを読み出す際、ラッチ回路４２（図５参照）にラッチされているアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを読み出す。ここで、ラッチ回路４２からのアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆの読み出しは、フラッシュメモリ４１からの読み出しよりも速い。よって、ブロック選択回路１３は、ラッチ回路４２からアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを高速で読み出すことができる。
【００３４】
例えば、ラッチ回路４２は、半導体記憶装置１に電源が投入された際に、フラッシュメモリ４１からアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを読み出してラッチする。また、ラッチ回路４２は、後述するリフレッシュ動作により、フラッシュメモリ４１に格納されているアドレス割付情報が書き換えられた後にも、書き換えられた後のアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆをフラッシュメモリ４１から読み出してラッチする。
【００３５】
なお、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを書き換える際は、新しいアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆをフラッシュメモリ４１に直接書き込んでもよい。この場合は、フラッシュメモリ４１に格納されているアドレス割付情報が書き換えられた後、ラッチ回路４２は、書き換えられた後のアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆをフラッシュメモリ４１から読み出してラッチする。
【００３６】
また、新しいアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを用いてラッチ回路４２の情報を書き換える動作と、新しいアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆをフラッシュメモリ４１に書き込む動作とを同時に並行して実施してもよい。この場合は、ラッチ回路４２の情報を高速に書き換えることができる。
【００３７】
図２に示すブロック選択回路１３は、入力された入力アドレスに対応したメモリブロックをアドレス割付情報に基づいて選択する。つまり、ブロック選択回路１３は、デコーダ１１から供給されたアクセスアドレス信号ＢＬＫ_＜０：３＞と、アドレス割付情報格納部１２から供給されたアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆと、に基づいて、アクセス先のメモリブロックを選択する。
【００３８】
図６は、ブロック選択回路１３の構成例を示すブロック図である。図６に示すように、ブロック選択回路１３は、セレクタＳＥＬ_０〜ＳＥＬ_３（３１_０〜３１_３）を備える。各々のセレクタＳＥＬ_０〜ＳＥＬ_３の入力には、各々のアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆが供給される。各々のセレクタＳＥＬ_０〜ＳＥＬ_３に供給されるアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆは、図４の表に示したアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆに対応している。また、各々のセレクタＳＥＬ_０〜ＳＥＬ_３には、各々のアクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜３＞が供給される。
【００３９】
各々のセレクタＳＥＬ_０〜ＳＥＬ_３は、ハイレベルのアクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜３＞が供給されると、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆを出力するように構成されている。出力されたアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆは、選択アドレス情報ＢＬＫＳ_＜０＞〜ＢＬＫＳ_＜４＞として、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４に供給される。
【００４０】
本実施の形態では、アクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜３＞のうちの１つがハイレベルになるように構成されている。よって、ハイレベルのアクセスアドレス信号ＢＬＫ_＜０＞〜ＢＬＫ_＜３＞がブロック選択回路１３に供給されると、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆのうちの１つが、ブロック選択回路１３から出力される。ここで、各々のアドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆには、メモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの１つがハイレベルになるよう、それぞれ割り付けられている。したがって、メモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの１つが選択される。
【００４１】
次に、半導体記憶装置１に入力アドレス（Ａｄｄ_０、Ａｄｄ_１）が入力されてから、メモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの１つが選択されるまでの動作について、図７に示すタイミングチャートを用いて説明する。
【００４２】
図７のタイミングｔ１において、半導体記憶装置１に入力アドレス（Ａｄｄ_０＝“Ｌ”、Ａｄｄ_１＝“Ｌ”）が入力されると、デコーダ１１は、入力アドレス（Ａｄｄ_０、Ａｄｄ_１）をデコードする。より詳細には、デコーダ１１は、入力アドレス（Ａｄｄ_０、Ａｄｄ_１）をデコードして、入力アドレス（Ａｄｄ_０、Ａｄｄ_１）に対応したメモリブロックにアクセスするためのアクセスアドレス信号ＢＬＫ_＜０：３＞を生成する。生成されたアクセスアドレス信号ＢＬＫ_＜０：３＞は、ブロック選択回路１３に出力される（タイミングｔ２）。
【００４３】
図７に示す場合は、入力アドレスＡｄｄ_０、Ａｄｄ_１が共にロウレベルであるので、デコーダ１１は、アクセスアドレス信号ＢＬＫ_＜０：３＞＝（Ｈ、Ｌ、Ｌ、Ｌ）をブロック選択回路１３に供給する。
【００４４】
デコーダ１１からアクセスアドレス信号ＢＬＫ_＜０：３＞＝（Ｈ、Ｌ、Ｌ、Ｌ）が供給されると、ブロック選択回路１３のセレクタＳＥＬ_０（図６参照）にはアクセスアドレス信号ＢＬＫ_＜０＞としてハイレベルの信号が供給される。また、セレクタＳＥＬ_１〜ＳＥＬ_３には、アクセスアドレス信号ＢＬＫ_＜１＞〜ＢＬＫ_＜３＞としてロウレベルの信号がそれぞれ供給される。この場合は、セレクタＳＥＬ_０にハイレベルのアクセスアドレス信号ＢＬＫ_＜０＞が供給されるので、セレクタＳＥＬ_０は、アドレス割付情報ＢＬＫ０Ｆを選択アドレス情報ＢＬＫＳ_＜０：４＞として出力する（タイミングｔ３）。
【００４５】
図４に示したように、アドレス割付情報ＢＬＫ０Ｆには、メモリブロックＢＬＫ_０が割り付けられている。よって、選択アドレス情報ＢＬＫＳ_＜０：４＞は、ＢＬＫＳ_＜０：４＞＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）となる。したがって、この場合は、ブロック選択回路１３から出力された選択アドレス情報ＢＬＫＳ_＜０＞がハイレベルとなり、他の選択アドレス情報ＢＬＫＳ_＜１＞〜ＢＬＫＳ_＜４＞はロウレベルとなるので、メモリブロックＢＬＫ_０が選択される。
【００４６】
本実施の形態にかかる半導体記憶装置１では、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆに割り付けるメモリブロックＢＬＫ_０〜ＢＬＫ_４を変更することで、選択されるメモリブロックを変更することができる。
【００４７】
例えば、アドレス割付情報ＢＬＫ０ＦにメモリブロックＢＬＫ_１を割り付けた場合は、選択アドレス情報ＢＬＫＳ_＜０：４＞は、ＢＬＫＳ_＜０：４＞＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）となる。この場合は、ブロック選択回路１３から出力された選択アドレス情報ＢＬＫＳ_＜１＞がハイレベルとなり、他の選択アドレス情報ＢＬＫＳ_＜０＞、ＢＬＫＳ_＜２＞〜ＢＬＫＳ_＜４＞はロウレベルとなる。よって、メモリブロックＢＬＫ_１が選択される。
【００４８】
次に、メモリアレイ１０の詳細な構成について、図８を用いて説明する。図８に示すように、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４には、それぞれ、ｍ＋１本のワード線ＷＬ_０〜ＷＬ_ｍが設けられている（ｍは０を含む正の整数）。各々のワード線ＷＬ_０〜ＷＬ_ｍは、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４が備えるメモリセル（不図示）に接続されている。各々のワード線ＷＬ_０〜ＷＬ_ｍは、ワード線ドライバ（不図示）に接続されており、ワード線ドライバ（不図示）は、メモリセルにデータを書き込む際、また、メモリセルからデータを読み出す際に、ワード線を活性状態（例えば、ハイレベル）にする。
【００４９】
また、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４には、ｎ＋１本のビット線ＢＬ_０〜ＢＬ_ｎが設けられている（ｎは０を含む正の整数）。各々のビット線ＢＬ_０〜ＢＬ_ｎは、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４が備えるメモリセル（不図示）に接続されている。また、各々のビット線ＢＬ_０〜ＢＬ_ｎは、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４に渡って設けられている。
【００５０】
各々のビット線ＢＬ_０〜ＢＬ_ｎは、各々の書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎ（５１_０〜５１_ｎ）に接続されている。各々の書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎは、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４に書き込むデータを一時的にラッチするための回路である。また、各々のビット線ＢＬ_０〜ＢＬ_ｎは、センスアンプＳＡ（５２）に接続されている。センスアンプＳＡ（５２）は、各々のメモリブロックＢＬＫ_０〜ＢＬＫ_４のメモリセルからデータを読み出す際に、ビット線ＢＬ_０〜ＢＬ_ｎの信号を増幅させる。
【００５１】
切替回路５３は、外部からメモリアレイ１０へのデータの入力、及びメモリアレイ１０から外部へのデータの出力を切り替える。
【００５２】
例えば、切替回路５３は、メモリブロックＢＬＫ_０〜ＢＬＫ_４にデータを書き込む場合、外部から供給された書き込みデータをデータ入力線Ｄｉｎを介して書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎに供給する。書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎは、供給された書き込みデータを一時的にラッチする。その後、書き込みパルスが供給されると、書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎにラッチされているデータが、ビット線ＢＬ_０〜ＢＬ_ｎを介して所定のメモリブロックのメモリセルに供給される。また、データを書き込むメモリセルに対応したワード線ＷＬ_０〜ＷＬ_ｍが活性状態となり、所定のメモリブロックのメモリセルにデータが書き込まれる。
【００５３】
メモリブロックＢＬＫ_０〜ＢＬＫ_４からデータを読み出す場合は、データを読み出すメモリセルに対応したワード線ＷＬ_０〜ＷＬ_ｍを活性状態にすると共に、センスアンプ５２を用いてビット線ＢＬ_０〜ＢＬ_ｎの信号を増幅させる。センスアンプ５２を用いて読み出されたデータは、データ出力線Ｄｏｕｔを介して切替回路５３に供給される。そして、切替回路５３は、読み出されたデータをメモリアレイ１０の外部に出力する。
【００５４】
次に、本実施の形態にかかる半導体記憶装置１のリフレッシュ動作について説明する。リフレッシュ動作は、図２に示すリフレッシュ制御回路１７を用いて実施される。具体的には、リフレッシュ制御回路１７は、リフレッシュコマンドが供給された際に、メモリアレイ１０の所定のメモリブロックに対してリフレッシュ動作を実施する。
【００５５】
本実施の形態にかかる半導体記憶装置１では、複数のメモリブロックＢＬＫ_０〜ＢＬＫ_４のうちの１つを、通常時にデータが格納されない余剰メモリブロックに割り当てている。例えば、メモリブロックＢＬＫ_４を余剰メモリブロックに割り当てた場合は、通常時にメモリブロックＢＬＫ_０〜ＢＬＫ_３にデータが格納されるが、メモリブロックＢＬＫ_４にはデータが格納されない。本実施の形態にかかる半導体記憶装置１では、リフレッシュ対象のメモリブロックから余剰メモリブロックにデータを転送することで、リフレッシュ動作を実施している。
【００５６】
以下、図９に示すフローチャートを用いて、本実施の形態にかかる半導体記憶装置１におけるリフレッシュ動作について説明する。なお、以下では、一例としてメモリブロックＢＬＫ_０をリフレッシュ対象のメモリブロックとし、メモリブロックＢＬＫ_４を余剰メモリブロックとした場合について説明するが、リフレッシュ対象のメモリブロック、余剰メモリブロックの組み合わせは、これに限定されるものではない。
【００５７】
図９に示すように、まず、リフレッシュ制御回路１７は、メモリブロックＢＬＫ_４のデータを一括消去する（ステップＳ１）。すなわち、リフレッシュ制御回路１７は、余剰メモリブロックであるメモリブロックＢＬＫ_４にデータを転送する前に、メモリブロックＢＬＫ_４のデータを一括消去する。
【００５８】
次に、リフレッシュ制御回路１７は、複数のメモリブロックＢＬＫ_０〜ＢＬＫ_４のうちリフレッシュ対象のメモリブロックＢＬＫ_０に格納されているデータを余剰メモリブロックＢＬＫ_４に転送する。
【００５９】
このとき、リフレッシュ制御回路１７は、リフレッシュ対象のメモリブロックＢＬＫ_０から読み出されたデータを、書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎ（図８参照）に一時的にラッチした後、当該ラッチされているデータを余剰メモリブロックＢＬＫ_４に書き込む。リフレッシュ対象のメモリブロックＢＬＫ_０から余剰メモリブロックＢＬＫ_４へのデータの転送は、ワード線ＷＬ_０〜ＷＬ_ｍ単位で実施される。これは、通常動作の書き込み単位がワード線単位であり、またリフレッシュ単位が１ブロック（つまりＷＬ_０〜ＷＬ_ｍ単位）であるため、一例としてこのような単位でデータ転送を実施している場合を示している。
【００６０】
具体的には、図８に示すメモリブロックＢＬＫ_０のワード線ＷＬ_０を活性状態にして、メモリブロックＢＬＫ_０のワード線ＷＬ_０に対応するｎ＋１個のデータをｎ＋１本のビット線ＢＬ_０〜ＢＬ_ｎを介して読み出す。このときセンスアンプ５２は、ビット線ＢＬ_０〜ＢＬ_ｎの信号を増幅させてデータを読み出す。センスアンプ５２を用いて読み出されたデータは、データ出力線Ｄｏｕｔを介して切替回路５３に供給される。切替回路５３は、読み出されたデータをデータ入力線Ｄｉｎを介して書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎに供給する。このような動作により、メモリブロックＢＬＫ_０から読み出されたデータが、書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎにラッチされる（図９のステップＳ２）。
【００６１】
その後、図８に示す余剰メモリブロックＢＬＫ_４のワード線ＷＬ_０を活性状態にして、書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎにラッチされているｎ＋１個のデータを、ｎ＋１本のビット線ＢＬ_０〜ＢＬ_ｎを介して余剰メモリブロックＢＬＫ_４に書き込む（図９のステップＳ３）。
【００６２】
このような動作により、メモリブロックＢＬＫ_０のワード線ＷＬ_０に対応するメモリセルのデータを、余剰メモリブロックＢＬＫ_４のワード線ＷＬ_０に対応するメモリセルに転送することができる。
【００６３】
ここで、ワード線ＷＬ_ａの初期値はａ＝０であるので、ワード線の本数が１本よりも多い場合は、ａ＝ｍ（ｍは「ワード線の本数−１」に対応）を満たさない（図９のステップＳ４：Ｎｏ）。この場合は、ステップＳ５においてａの値を１つ増加させて（つまり、ａ＝１とする）、再度、ステップＳ２およびステップＳ３の動作を実施する。つまり、ワード線ＷＬ_ａのａは、ａ＝０〜ｍであり、ステップＳ２およびステップＳ３の動作は、ワード線ＷＬ_０〜ＷＬ_ｍ毎に実施される。
【００６４】
以降、ステップＳ４において「ａ＝ｍ」の条件を満たすまで、ステップＳ２〜Ｓ５の動作を繰り返す。そして、全てのワード線ＷＬ_０〜ＷＬ_ｍにおいて、ステップＳ２、及びステップＳ３の動作が実施されると、メモリブロックＢＬＫ_０から余剰メモリブロックＢＬＫ_４へのデータの転送が完了する。
【００６５】
ステップＳ４において「ａ＝ｍ」の条件を満たすと（ステップＳ４：Ｙｅｓ）、リフレッシュ制御回路１７は、アドレス割付情報格納部１２に格納されているアドレス割付情報（図４参照）を書き換える（ステップＳ６）。具体的には、データが転送された余剰メモリブロックＢＬＫ_４にリフレッシュ対象であったメモリブロックのアドレス情報を割り付け、リフレッシュ対象であったメモリブロックＢＬＫ_０を新たに余剰メモリブロックに割り当てる。
【００６６】
図１０は、書き換えた後のアドレス割付情報の一例を示す表である。図１０に示すアドレス割付情報では、図４に示したアドレス割付情報と比べて、アドレス割付情報ＢＬＫ０Ｆが書き換えられている。つまり、アドレス割付情報ＢＬＫ０Ｆに割り付けるメモリブロックをメモリブロックＢＬＫ_０からメモリブロックＢＬＫ_４に変更している。これにより、入力された入力アドレス（外部アドレス）Ａｄｄ_０、Ａｄｄ_１が共にロウレベルである場合に選択されるメモリブロックが、メモリブロックＢＬＫ_０からメモリブロックＢＬＫ_４に変更される。
【００６７】
つまり、入力アドレス（外部アドレス）Ａｄｄ_０、Ａｄｄ_１が共にロウレベルである場合は、アクセスアドレス信号ＢＬＫ_＜０＞がハイレベルであるので、図６に示したブロック選択回路１３は、アドレス割付情報ＢＬＫ０Ｆを選択アドレス情報ＢＬＫＳ_＜０：４＞として出力する。ここで、アドレス割付情報ＢＬＫ０Ｆは、図１０に示すように書き換えられているので、選択されるメモリブロックは、メモリブロックＢＬＫ_０からメモリブロックＢＬＫ_４に変更される。すなわち、同じ入力アドレス（外部アドレス）を用いて、変更後のメモリブロックＢＬＫ_４にアクセスすることができる。
【００６８】
また、図１０に示すように、リフレッシュ対象であったメモリブロックＢＬＫ_０は、アドレス割付情報ＢＬＫ０Ｆ〜ＢＬＫ３Ｆのいずれにも割り付けられていない。これは、外部から入力アドレスを用いてメモリブロックＢＬＫ_０にアクセスすることができないことを意味している。つまり、メモリブロックＢＬＫ_０は、余剰メモリブロックに割り当てられている。
【００６９】
このように、本実施の形態にかかる半導体記憶装置１では、メモリアレイ１０に余剰メモリブロックを設け、リフレッシュ対象のメモリブロックから余剰メモリブロックにデータを転送することで、リフレッシュ動作を実施している。余剰メモリブロックは、リフレッシュ動作を実施する度に変更される。例えば、余剰メモリブロックは、リフレッシュ動作の度に、メモリブロックＢＬＫ_４、ＢＬＫ_０、ＢＬＫ_１、ＢＬＫ_２、ＢＬＫ_３の順に変更してもよく、またはリフレッシュ動作の度にランダムに変更してもよい。つまり、リフレッシュするブロックの順番に制限はない。
【００７０】
また、図９に示したフローチャートでは、リフレッシュ動作の開始直後に、リフレッシュ制御回路１７がメモリブロックＢＬＫ_４のデータを一括消去する場合（ステップＳ１）について示した。しかし本実施の形態では、リフレッシュ制御回路１７は、リフレッシュ対象のメモリブロックのデータを余剰メモリブロックに転送した後に、リフレッシュ対象のメモリブロックのデータを一括消去するようにしてもよい。
【００７１】
つまり、図９のステップＳ６において新たに余剰メモリブロックに割り当てられるメモリブロックのデータを一括消去しておくことで、次のリフレッシュ動作の際に余剰メモリブロックの一括消去の動作（ステップＳ１）を省略することができる。
【００７２】
上述の通り、本実施の形態にかかる半導体記憶装置では、複数のメモリブロックのうちの１つを余剰メモリブロックに割り当て、リフレッシュ動作の際に、リフレッシュ対象のメモリブロックに格納されているデータを余剰メモリブロックに転送している。そして、余剰メモリブロックへのデータ転送が完了した後、データが転送された余剰メモリブロックにリフレッシュ対象であったメモリブロックのアドレス情報を割り付けることで、外部アドレスを用いてデータ転送後の余剰メモリブロックにアクセスできるようにしている。換言すると、余剰メモリブロックを通常のメモリブロックに変更している。また、リフレッシュ対象であったメモリブロックを新たに余剰メモリブロックに割り当てている。
【００７３】
このように、本実施の形態にかかる半導体記憶装置では、余剰メモリブロックを用いてリフレッシュ動作を実施しているので、関連技術のように半導体記憶装置の外部に設けられたＲＡＭにデータを一時的に待避させる必要がない。換言すると、本実施の形態では、半導体記憶装置の内部でリフレッシュ動作を完結することができる。よって、リフレッシュ動作が複雑になることを抑制することができる。したがって、半導体記憶装置のリフレッシュ動作を簡素化することができる。
【００７４】
また、関連技術では、半導体記憶装置の外部にＲＡＭを設ける必要があり、更にＲＡＭにデータを転送するための制御回路等を設ける必要があるため、装置構成が煩雑になるという問題があった。これに対して本実施の形態にかかる半導体記憶装置では、半導体記憶装置の内部に余剰メモリブロックを１つ設けることでリフレッシュ動作を実現できるので、装置構成が煩雑になることを抑制することができる。
【００７５】
また、本実施の形態にかかる半導体記憶装置では、メモリブロックから余剰メモリブロックにデータを転送する際、メモリブロックＢＬＫ_０〜ＢＬＫ_４の近傍に設けられている書き込みデータラッチ回路ＷＤ_０〜ＷＤ_ｎ（５１_０〜５１_ｎ）に一時的にデータをラッチし、メモリブロックから余剰メモリブロックにワード線単位でデータを転送している。よって、メモリブロックから余剰メモリブロックにデータを転送するための回路を簡素化することができる。すなわち、データラッチ回路は通常の書き込み動作に必要な回路であるため、回路の増加にはならない。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７７】
１  半導体記憶装置
１０  メモリアレイ
１１  デコーダ
１２  アドレス割付情報格納部
１３  ブロック選択回路
１５_０〜１５_４  メモリブロック
１７  リフレッシュ制御回路
２１〜２４  論理回路
３１_０〜３１_３  セレクタ
４１  フラッシュメモリ
４２  ラッチ回路
５１_０〜５１_ｎ  書き込みデータラッチ回路
５２  センスアンプ
５３  切替回路
【図１】
2019102112.tif 000003
【図２】
2019102112.tif 000004
【図３】
2019102112.tif 000005
【図４】
2019102112.tif 000006
【図５】
2019102112.tif 000007
【図６】
2019102112.tif 000008
【図７】
2019102112.tif 000009
【図８】
2019102112.tif 000010
【図９】
2019102112.tif 000011
【図１０】
2019102112.tif 000012