(57)【要約】【課題】オン状態でＪＦＥＴ抵抗を抑制し、オフ状態でゲートトレンチ底部のゲート絶縁膜を保護する半導体装置を得る。【解決手段】第１導電型の第１の半導体層と、その上層部の第２導電型の第１の半導体領域と、その上層部の第１導電型の第２の半導体領域と、第１、第２の半導体領域を厚さ方向に貫通し、その底面が第１の半導体層内に達するゲートトレンチと、ゲートトレンチの内壁面を覆うゲート絶縁膜と、ゲートトレンチ内に埋め込まれたゲート電極と、ゲートトレンチの底面よりも深い位置において、第１の半導体層の厚さ方向に延在する第２導電型の第２の半導体層と、ゲートトレンチの１つの側面および第１の半導体領域の底面に接し、ゲートトレンチの底面よりも深い位置にまで延在する第２導電型の第３の半導体層と、ゲートトレンチの底面よりも深い位置において、第２の半導体層と前記第３の半導体層との間に介在する第１導電型の第４の半導体層を備える。【選択図】図１
2019145671.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上層部に設けられた第１導電型の第２の半導体領域と、
前記第１および第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記第１の半導体層内に達するゲートトレンチと、
前記ゲートトレンチの内壁面を覆うゲート絶縁膜と、
前記ゲートトレンチ内に埋め込まれたゲート電極と、
前記ゲートトレンチの底面よりも深い位置において、前記第１の半導体層の厚さ方向に延在する第２導電型の第２の半導体層と、
前記ゲートトレンチの１つの側面および前記第１の半導体領域の底面に接し、前記ゲートトレンチの底面よりも深い位置にまで延在する第２導電型の第３の半導体層と、
前記ゲートトレンチの底面よりも深い位置において、前記第２の半導体層と前記第３の半導体層との間に介在する第１導電型の第４の半導体層と、を備える、半導体装置。
【請求項２】
前記第４の半導体層は、
前記第２の半導体層の側面に沿って一定の幅を有して延在し、少なくとも前記第２の半導体層の前記側面を覆うように設けられる、請求項１記載の半導体装置。
【請求項３】
前記第４の半導体層の幅は、０．１μｍ〜０．３μｍである、請求項２記載の半導体装置。
【請求項４】
前記第４の半導体層の不純物濃度は、
前記第１の半導体層の不純物濃度と同じ、または前記第１の半導体層よりも低い濃度を有する、請求項１記載の半導体装置。
【請求項５】
前記第３の半導体層は、
楕円状の輪郭を有し、楕円が前記ゲートトレンチの前記１つの側面に対して斜めに傾いて接するように配置され、その下部は、前記ゲートトレンチの前記１つの側面に対して斜め方向に前記ゲートトレンチの前記底面よりも深い位置まで延在し、
前記第４の半導体層は、
前記第２の半導体層の前記側面と、前記第３の半導体層の前記下部の表面との間に介在する前記第１の半導体層で構成される、請求項１記載の半導体装置。
【請求項６】
前記第１の半導体層は炭化珪素層である、請求項１記載の半導体装置。
【請求項７】
請求項５記載の半導体装置の製造方法であって、
（ａ）前記ゲートトレンチの形成後、前記ゲートトレンチの上方から第２導電型の不純物をイオン注入して、前記ゲートトレンチの底面から前記第１の半導体層の厚さ方向に延在する前記第２の半導体層を形成する工程と、
（ｂ）前記ゲートトレンチの前記１つの側面に対して斜め方向から第２導電型の不純物をイオン注入して前記第３の半導体層を形成する工程と、を備え、
前記工程（ｂ）は、
前記ゲートトレンチの前記１つの側面に対するイオン注入の角度（θ）を、トレンチ深さ（ｄｔ）とトレンチ幅（ｗｔ）に対して、θ≦ｗｔ／ｄｔの関係を満たすように設定する工程を含む、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トレンチゲートを有する半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を用いたトレンチゲート型の半導体装置では、半導体層のアバランシェ電界強度が、ゲート絶縁膜の絶縁破壊電界強度よりも低いため、半導体層のアバランシェ電界強度によって、半導体装置の耐圧が決定されていた。一方、ＳｉＣ（炭化珪素）のアバランシェ電界強度はＳｉの約１０倍となるので、炭化珪素を用いた半導体装置（炭化珪素半導体装置）では、半導体層（ＳｉＣ）のアバランシェ電界強度とゲート絶縁膜の絶縁破壊電界強度とが同等になる。そして、トレンチゲート型の半導体装置では、半導体装置に電圧が印加されるとトレンチ下部の角部に電界集中が発生するため、炭化珪素半導体装置ではトレンチ角部のゲート絶縁膜から先に絶縁破壊が生じることとなる。このため、トレンチゲート型の炭化珪素半導体装置では、ゲート絶縁膜の電界強度によって、耐圧が制限されていた。
【０００３】
そこで、従来のトレンチゲート型の炭化珪素半導体装置では、例えば特許文献１で開示されるように、ｎチャネル型の場合、トレンチ下部のドリフト層においてｐ型不純物が高濃度に注入された保護拡散層を設けることが提案されている。また、従来のトレンチゲート型の半導体装置では、特許文献２に開示されるように、複数のトレンチを設け、それぞれのトレンチ下部に保護拡散層を設けることが知られている。このようにトレンチ下部に保護拡散層を設けることで、トレンチ角部における電界集中を緩和し、耐圧を向上させることができる。
【０００４】
上述のように、トレンチ下部に保護拡散層を設ける場合、隣り合うトレンチ間に設けられた保護拡散層間のドリフト層内に空乏層が形成され、この空乏層によってＪＦＥＴ領域（Junction Field Effect Transistor）が形成される。ＪＦＥＴ領域は抵抗体として働き、その抵抗値は保護拡散層から伸びる空乏層の幅とトレンチ間隔によって決まる。すなわち、トレンチ間隔が狭くなる（狭ピッチ化する）に従って、ＪＦＥＴ領域の抵抗は大きくなり、オン抵抗が増大してデバイス特性を低下させる原因となる。
【０００５】
上記問題に対して、例えば特許文献３に開示されたトレンチゲート型の炭化珪素半導体装置では、トレンチの中央部側壁にフローティングのｐ型拡散層を形成し、低電圧印加時（オン状態時）ではトレンチ底部のｐ型拡散層はフローティングとし、空乏層による狭窄を抑制してＪＦＥＴ抵抗を抑制する。一方、高電圧印加時（オフ状態時）ではそれぞれのｐ型拡散層間に伸びる空乏層が接するようにする、いわゆるパンチスルーさせることで同電位とし、トレンチ底部の電界を緩和する構造が提案されている。しかし、上部にｐ型拡散層を配置した構造では上部のｐ型拡散層の電位とトレンチ底部のｐ型拡散層の電位に乖離があるため、パンチスルーする電位が大きくなり過ぎ、トレンチ底部のゲート絶縁膜の保護効果が低くなるという問題がある。また、空乏層がトレンチの中央部側壁のｐ型拡散層に到達した後、トレンチ底部のｐ型拡散層に到達するので、ボディ領域とｐ型拡散層との距離によっては電位が固定されるまでに時間がかかり、スイッチング特性等の改善が不十分になる場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２６７５７０号公報
【特許文献２】特開２００７−２４２８５２号公報
【特許文献３】特開２００５−１４２２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような問題を解決するためになされたものであり、ゲートトレンチの底部にゲート絶縁膜を保護するための保護拡散層を備えたトレンチゲート型の半導体装置において、オン状態時にはＪＦＥＴ抵抗を抑制でき、オフ状態時にはゲートトレンチ底部のゲート絶縁膜を保護できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上層部に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に設けられた第１導電型の第２の半導体領域と、前記第１および第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記第１の半導体層内に達するゲートトレンチと、前記ゲートトレンチの内壁面を覆うゲート絶縁膜と、前記ゲートトレンチ内に埋め込まれたゲート電極と、前記ゲートトレンチの底面よりも深い位置において、前記第１の半導体層の厚さ方向に延在する第２導電型の第２の半導体層と、前記ゲートトレンチの１つの側面および前記第１の半導体領域の底面に接し、前記ゲートトレンチの底面よりも深い位置にまで延在する第２導電型の第３の半導体層と、前記ゲートトレンチの底面よりも深い位置において、前記第２の半導体層と前記第３の半導体層との間に介在する第１導電型の第４の半導体層と、を備えている。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、オン状態時は保護拡散層である第２の半導体層の電位がフローティングとなり、オフ状態時には保護拡散層である第２の半導体層の電位が接地されるので、確実な接地によりスイッチング特性等の改善が実現できる。また、オン状態時にはＪＦＥＴ抵抗を抑制でき、オフ状態時にはゲートトレンチの底部のゲート絶縁膜を保護することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る半導体装置全体の上面構成の一例を模式的に示す平面図である。
【図２】本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図３】本発明に係る実施の形態１の半導体装置の動作を説明する図である。
【図４】本発明に係る実施の形態１の半導体装置の動作を説明する図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１６】本発明に係る実施の形態３の電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
以下、添付の図面を参照しながら本発明に係る実施の形態について説明する。なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１４】
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００１５】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る半導体装置全体の上面構成の一例を模式的に示す平面図である。図１に示すように、四角形状の外形の中央部には、「ユニットセル」と呼称されるＭＯＳＦＥＴの最小単位構造（ＭＯＳＦＥＴセル）が複数配置された活性領域３０が設けられている。活性領域３０には複数のゲートトレンチ６が互いに間隔を開けて並列に設けられている。なお、複数のゲートトレンチ６は、活性領域３０内に設けられたゲート配線に接続され、ゲート配線はゲートパッドに接続されるが、これらの図示および説明は省略する。
【００１６】
図２は、本発明に係る実施の形態１の半導体装置、より具体的には、炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型のＭＯＳＦＥＴ１００の特徴部の構成を示す断面図であり、図１に示したＡ−Ａ線での矢視断面図に対応する。
【００１７】
図２に示されるように、実施の形態１のＭＯＳＦＥＴ１００は、隣り合う２つのゲートトレンチ６と、それらの間に設けられた各不純物領域とで１つのユニットセル３１を構成している。
【００１８】
図２に示されるように、実施の形態１のＭＯＳＦＥＴ１００は、第１導電型（ｎ型）の炭化珪素半導体基板１の一方の主面（第１の主面）上に設けられた第１導電型のエピタキシャル層３（第１の半導体層）と、エピタキシャル層３上に設けられた第２導電型（ｐ型）のウェル領域４（第１の半導体領域）と、ウェル領域４の上層部に選択的に設けられた第１導電型のソース領域５（第２の半導体領域）および第２導電型のウェルコンタクト領域１５を有している。なお、エピタキシャル層３は機能的にはドリフト層と言うことができる。そして、ソース領域５の最表面からソース領域５およびウェル領域４を厚み方向に貫通してエピタキシャル層３内に達するゲートトレンチ６の底面下には、底面よりも深い位置に達する第２導電型の保護拡散層１３（第２の半導体層）が設けられ、ゲートトレンチ６の１つの側面に接するように第２導電型のウェル接続層１２（第３の半導体層）が設けられ、その上端はウェル領域４の底面に接続し、下端はゲートトレンチ６の底面よりも深い位置まで延在し、例えば保護拡散層１３の底面と同等の深さに位置している。
【００１９】
ウェル接続層１２は、その下層部において保護拡散層１３に並行する部分に段差を有し、段差部分に第１導電型の分離拡散層１４（第４の半導体層）が設けられている。換言すると、保護拡散層１３のゲートトレンチ６の１つの側面と同じ側の側面と、ウェル接続層１２との間に分離拡散層１４が介在している。分離拡散層１４は保護拡散層１３の側面に沿って延在し、ウェル領域４と保護拡散層１３とが直接に接しない構造となっている。なお、分離拡散層１４の幅（ゲートトレンチ６の配列方向の長さ）はほぼ一定であり、少なくとも保護拡散層１３の側面全体を覆っている。
【００２０】
分離拡散層１４の上端は、ゲートトレンチ６の底面より浅い位置まで延在し、分離拡散層１４の下端は、保護拡散層１３および分離拡散層１４の底面と同等の位置まで延在している。なお、分離拡散層１４の上端の位置は上記に限定されず、ゲートトレンチ６の底面と同等の位置でも良いし、分離拡散層１４の下端の位置は上記に限定されず、保護拡散層１３および分離拡散層１４の底面よりも深い位置まで延在していても良い。
【００２１】
ゲートトレンチ６の内壁はゲート絶縁膜７で被覆され、ゲート絶縁膜７で囲まれた領域内にはゲート電極８が埋め込まれている。また、ゲートトレンチ６上とその周囲を覆うように層間絶縁膜９が設けられ、層間絶縁膜９で覆われていないゲートトレンチ６間はソースコンタクト１６（コンタクト開口部）となっている。そして、層間絶縁膜９の表面および層間絶縁膜９間の基板表面はシリサイド膜１７で覆われており、シリサイド膜１７上にはソース電極１０（第１の主電極）が設けられ、ソースコンタクト１６はソース電極１０で埋め込まれ、ソースコンタクト１６の底面下のウェルコンタクト領域１５は、シリサイド膜１７を介してソース電極１０と電気的に接続される。
【００２２】
また、炭化珪素半導体基板１のソース電極１０側とは反対側の他方の主面（第２の主面）上にはドレイン電極１１（第２の主電極）が設けられている。
【００２３】
ここで、炭化珪素半導体基板１は、例えば４Ｈのポリタイプを有し、炭化珪素半導体基板１の主面およびエピタキシャル層３の主面は、オフ角θを有する（０００１）面とする。オフ角θとしては、例えば、１０°以下であれば良い。
【００２４】
＜動作＞
次に、図３および図４を用いて、本発明に係る実施の形態１のＭＯＳＦＥＴ１００の動作について説明する。図３は、ＭＯＳＦＥＴ１００のオン状態におけるウェル接続層１２および保護拡散層１３のそれぞれから伸びる空乏層ＶＣを模式的に示す図であり、空乏層ＶＣを破線で示している。
【００２５】
ＭＯＳＦＥＴ１００のオン状態時には、ゲート電極８に図示されないゲート配線を介してゲート電圧が印加され、電流が流れることで、保護拡散層１３近傍の電位は数ボルト（Ｖ）程度となる。その際に、保護拡散層１３とウェル接続層１２から伸びる空乏層が、隣り合うゲートトレンチ６に設けられた保護拡散層１３とウェル接続層１２から伸びる空乏層に接しないように、保護拡散層１３とウェル接続層１２との間の分離拡散層１４のｎ型不純物の濃度を調整する。これにより、保護拡散層１３は、隣り合うゲートトレンチ６に設けられたウェル接続層１２と電気的に分離された状態になり、フローティング状態を保つことができる。
【００２６】
保護拡散層１３がフローティング状態であるため、保護拡散層１３と分離拡散層１４とのｐｎ接合容量と、ウェル接続層１２と分離拡散層１４とのｐｎ接合容量とでドレイン電圧が容量分圧され、保護拡散層１３の電位はドレイン電圧よりも低くなり、例えばドレイン電圧の約半分となる。なお、容量分圧は、上記各ｐｎ接合容量によって決まり、各ｐｎ接合容量は、ｐｎ接合部の面積比によって決まるので、各ｐｎ接合部の面積比を調整することで、保護拡散層１３の電位を調整できる。
【００２７】
このように、ＭＯＳＦＥＴ１００のオン状態時には、保護拡散層１３がフローティング状態を維持することで、保護拡散層１３がウェル接続層１２を介して接地されている場合と比較して保護拡散層１３とその近傍との間の電位が、ドレイン電圧の約半分となるため、空乏層の伸びは抑制される。
【００２８】
この結果、隣り合うゲートトレンチ６に設けられた保護拡散層１３とウェル接続層１２から伸びる空乏層ＶＣで挟まれた領域に形成されるＪＦＥＴ領域の幅が広くなり、ＪＦＥＴ抵抗ＪＦＲが低くなって、オン抵抗の上昇を抑制できる。
【００２９】
図４は、ＭＯＳＦＥＴ１００のオフ状態におけるウェル接続層１２および保護拡散層１３のそれぞれから伸びる空乏層ＶＣを模式的に示す図であり、空乏層ＶＣを破線で示している。
【００３０】
ゲート電極８にゲート電圧が印加されなくなると、ＭＯＳＦＥＴ１００がオン状態からオフ状態に切り替わり、保護拡散層１３近傍の電位が、例えば、１０Ｖ程度となり、ウェル接続層１２および保護拡散層１３のそれぞれから伸びる空乏層ＶＣが接し、いわゆるパンチスルー状態となる。その際、保護拡散層１３の電位はパンチスルーによってウェル接続層１２と同電位、すなわちウェル領域４と同じ接地電位となり、保護拡散層１３とその近傍との間の電位が、保護拡散層１３がフローティング状態の場合と比較して倍増する。この結果、ゲートトレンチ６の底部のゲート絶縁膜７を保護するための空乏層の伸びが大きくなり、ゲート絶縁膜７にかかる電界を緩和して、ゲート絶縁膜７を保護することができる。
【００３１】
ここで、隣り合うゲートトレンチ６に設けられた保護拡散層１３とウェル接続層１２から伸びる空乏層ＶＣを、ＭＯＳＦＥＴ１００のオフ状態時にパンチスルーさせるために、分離拡散層１４のｎ型不純物の濃度を、エピタキシャル層３のｎ型不純物の濃度と同等またはエピタキシャル層３より低濃度とする。エピタキシャル層３よりも低濃度にすることで空乏層が伸びやすくなる。
【００３２】
また、分離拡散層１４の幅（ゲートトレンチ６の配列方向の長さ）は、０．１〜０．３μｍに設定する。分離拡散層１４の幅を狭くすることで、ＭＯＳＦＥＴ１００のオフ時に空乏層がパンチスルーしやすくなる。
【００３３】
なお、上述したこの分離拡散層１４の幅の範囲は、エピタキシャル層３のｎ型不純物の濃度が５×１０１５〜２×１０１６ｃｍ−３の範囲である場合に、上述したような空乏層ＶＣの制御を可能とする範囲である。従って、エピタキシャル層３のｎ型不純物の濃度が５×１０１５〜２×１０１６ｃｍ−３の範囲外となる場合には、分離拡散層１４の幅も０．１〜０．３μｍの範囲外の値とする。
【００３４】
＜製造方法＞
以下、実施の形態１のＭＯＳＦＥＴ１００の製造方法について、工程を順に示す断面図である図５〜図１３を用いて説明する。
【００３５】
なお、以下において、各不純物層および不純物領域の不純物濃度が濃度プロファイルを有する場合において、不純物濃度（ｃｍ−３）とは各不純物層および不純物領域における不純物濃度のピーク値を示すものとする。
【００３６】
また、ｎ型不純物としては窒素（Ｎ）またはリン（Ｐ）を、ｐ型不純物としてはアルミニウム（Ａｌ）またはホウ素（Ｂ）を用いるものとする。
【００３７】
まず、図５に示す工程において、４Ｈのポリタイプを有するウエハ状態にあるｎ型の炭化珪素半導体基板１の一方の主面上に、ｎ型不純物を比較的低濃度（ｎ−）に含み、比較的高抵抗な炭化珪素のエピタキシャル層３をエピタキシャル成長により形成する。このとき、エピタキシャル層３の不純物濃度を、５×１０１５ｃｍ−３〜２×１０１６ｃｍ−３の範囲となるように形成する。
【００３８】
その後、エピタキシャル層３上からｐ型不純物のイオン注入を行うことで、エピタキシャル層３の上層部にｐ型のウェル領域４を形成し、その後、ｐ型のウェル領域４の上からｎ型不純物のイオン注入を行うことで、ｐ型のウェル領域４の上層部にｎ型の不純物濃度を比較的高濃度（ｎ＋）に含み比較的低抵抗なソース領域５を形成する。
【００３９】
ここで、ソース領域５は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲の不純物濃度を有し、ウェル領域４は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲の不純物濃度を有するように形成される。
【００４０】
次に、図６に示す工程において、ソース領域５内にｐ型のウェルコンタクト領域１５をイオン注入によって選択的に形成する。なお、ウェルコンタクト領域１５の形成位置は、後に形成されるソースコンタクト１６（図１）の形成位置に合わせて設定される。
【００４１】
このとき、ウェルコンタクト領域１５は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲の不純物濃度を有するように形成する。また、ウェルコンタクト領域１５の厚みは、ソース領域５の厚みと同じか、それ以上の厚みとなるように形成することで、ウェルコンタクト領域１５がウェル領域４に確実に接触するようにする。なお、上述したウェル領域４、ソース領域５およびウェルコンタクト領域１５の形成順序は、上記に限定されるものではない。
【００４２】
次に、図７に示す工程において、ソース領域５およびウェルコンタクト領域１５が形成されたエピタキシャル層３上に、ゲートトレンチ６の形成領域に対応する部分に開口部ＯＰを有するエッチングマスクＲＭを、レジスト材を用いて形成する。そして、エッチングマスクＲＭを介して、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法によって、ソース領域５およびウェル領域４を厚み方向に貫通し、エピタキシャル層３内にまで達するゲートトレンチ６を形成する。その後、エッチングマスクＲＭをイオン注入マスクとして使用し、上方からｐ型不純物のイオン注入を行ってゲートトレンチ６の底面下にｐ型の保護拡散層１３を形成する。このとき、保護拡散層１３は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲となるように形成し、例えば５×１０１８ｃｍ−３とする。
【００４３】
エッチングマスクＲＭを除去した後、次に、図８に示す工程において、イオン注入マスクＲＭ１をレジスト材を用いて形成する。イオン注入マスクＲＭ１は、ゲートトレンチ６のうち、ウェル接続層１２が設けられる側の側面とその近傍部分に対応する領域が開口部ＯＰ１となったパターンを有している。このような、イオン注入マスクＲＭ１を介して、ｐ型の不純物を上方からイオン注入することで、ゲートトレンチ６の側面および保護拡散層１３の側面に接するｐ型のウェル接続層１２を形成する。このとき、ウェル接続層１２は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲となるように形成し、例えば５×１０１８ｃｍ−３とする。
【００４４】
イオン注入マスクＲＭ１を除去した後、次に、図９に示す工程において、イオン注入マスクＲＭ２をレジスト材を用いて形成する。イオン注入マスクＲＭ２は、ゲートトレンチ６のうち、分離拡散層１４が設けられる側の側面とその近傍部分に対応する領域が開口部ＯＰ２となったパターンを有している。このような、イオン注入マスクＲＭ２を介して、ｎ型の不純物を上方からイオン注入することで、ゲートトレンチ６の底面近傍の側面および保護拡散層１３の側面に接する分離拡散層１４を形成する。なお、ｎ型の分離拡散層１４は、ｐ型のウェル接続層１２の下層部に形成するために、ｐ型不純物の影響を打ち消して、ｎ型の実質的な不純物濃度が５×１０１５ｃｍ−３〜５×１０１６ｃｍ−３の範囲となるように形成する。なお、分離拡散層１４の不純物濃度は、上記範囲から、ＭＯＳＦＥＴ１００の耐圧の仕様に応じて、保護拡散層１３がＭＯＳＦＥＴ１００のオン状態時にはフローティング状態となり、ＭＯＳＦＥＴ１００のオフ状態時には接地されると言う条件を満たすように設定する。なお、分離拡散層１４の不純物濃度はエピタキシャル層３の不純物濃度よりも低い方が望ましいが、上述した条件を満たすことを優先して分離拡散層１４の不純物濃度を設定すれば良い。
【００４５】
また、上記では、保護拡散層１３を形成した後にウェル接続層１２を形成し、その後、分離拡散層１４を形成する例を示したが、これらの形成順序は、上記に限定されるものではない。
【００４６】
また、上記では、ゲートトレンチ６を形成した後に、保護拡散層１３、ウェル接続層１２および分離拡散層１４を形成する例を説明したが、ゲートトレンチ６を形成する前に、保護拡散層１３、ウェル接続層１２および分離拡散層１４を形成し、これらの形成位置に合わせてゲートトレンチ６を形成しても良い。
【００４７】
イオン注入マスクＲＭ２を除去した後、次に、図１０に示す工程において、熱酸化法または化学気相成長（ＣＶＤ：chemical vapor deposition法等によって、少なくともゲートトレンチ６の内壁面およびゲートトレンチ６の周辺を覆うように、ゲート絶縁膜７を形成する。
【００４８】
次に、ゲート絶縁膜７が形成されたエピタキシャル層３上に、不純物を比較的高濃度に含むポリシリコンなどの導電体層をＣＶＤ法などにより形成し、内壁面がゲート絶縁膜７で覆われたゲートトレンチ６内に導電体層を埋め込み、その後、エピタキシャル層３上の導電体層をエッチングにより除去することで、図１１に示されるように、ゲートトレンチ６内にゲート電極８が埋め込まれた構造を得る。
【００４９】
次に、図１２に示す工程において、ゲートトレンチ６上を含む基板上に熱酸化法またはＣＶＤ法等により層間絶縁膜９を形成した後、層間絶縁膜９上に、ソースコンタクト１６の形成領域に対応する部分に開口部ＯＰ３を有するエッチングマスクＲＭ３を、レジスト材を用いてパターニングする。そして、エッチングマスクＲＭ３を介してドライエッチング等により層間絶縁膜９を除去することで、図１３に示すように層間絶縁膜９を貫通してエピタキシャル層３上に達するソースコンタクト１６を形成する。この際、層間絶縁膜９と共に不要なゲート絶縁膜７も除去される。
【００５０】
次に、層間絶縁膜９の表面および層間絶縁膜９間の基板上を覆うようにニッケルなどの金属膜をスパッタリング法等で形成する。その後、アニール処理を行うことで、層間絶縁膜９の表面および層間絶縁膜９間の基板上に金属シリサイド膜（ここではＮｉＳｉ２膜）を形成してシリサイド膜１７（図１）とする。その後、ソースコンタクト１６を埋め込むようにスパッタリング法等でソース電極１０を形成し、最後に、炭化珪素半導体基板１の他方の主面（第２の主面）上にスパッタリング法等でドレイン電極１１を形成することで、図１に示されるＭＯＳＦＥＴ１００を得ることができる。
【００５１】
なお、上述したＭＯＳＦＥＴ１００の不純物層および不純物領域の形成には、周知のイオン注入技術を用いることができるので、注入エネルギーおよびドーズ量については、当業者であれば適宜に設定することが可能であり、説明は省略した。
【００５２】
＜実施の形態２＞
＜装置構成＞
図１４は、本発明に係る実施の形態２のトレンチゲート型のＭＯＳＦＥＴ２００の特徴部の構成を示す断面図であり、図１に示したＡ−Ａ線での矢視断面図に対応する。なお、図１４においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５３】
図１４に示されるように、実施の形態２のＭＯＳＦＥＴ２００においては、ゲートトレンチ６の１つの側面に接するように設けられた第２導電型のウェル接続層１２１の輪郭が楕円状となっており、楕円がゲートトレンチ６の１つの側面に対して斜めに傾いて接したような配置となっている。楕円状のウェル接続層１２１の上部は、ウェル領域４の底面からウェル領域４の内部にかけて入り込むようにウェル領域４に接続し、ウェル接続層１２１の下部は、ゲートトレンチ６の１つの側面に対して斜め方向にゲートトレンチ６の底面よりも深い位置まで延在している。換言すると、保護拡散層１３のゲートトレンチ６の１つの側面と同じ側の側面と、ウェル接続層１２１との間に分離拡散層１４が介在している。すなわち、図１４中の破線ＤＬとウェル接続層１２１の外縁とで規定される領域にはエピタキシャル層３が介在することとなり、ウェル接続層１２１は、保護拡散層１３とは直接に接しない構造となっている。
【００５４】
この保護拡散層１３とウェル接続層１２１との間に介在するエピタキシャル層３は、分離拡散層としての機能を果たし、ＭＯＳＦＥＴ２００のオン状態時には、保護拡散層１３をフローティング状態とし、隣り合うゲートトレンチ６に設けられた保護拡散層１３とウェル接続層１２から伸びる空乏層で挟まれた領域に形成されるＪＦＥＴ領域の幅が広くなり、ＪＦＥＴ抵抗が低くなって、オン抵抗の上昇を抑制できる。
【００５５】
一方、ＭＯＳＦＥＴ２００のオフ状態時には、ウェル接続層１２および保護拡散層１３のそれぞれから伸びる空乏層がパンチスルー状態となり、保護拡散層１３の電位はパンチスルーによってウェル接続層１２と同電位、すなわち接地電位となり、保護拡散層１３とその近傍との間の電位が、保護拡散層１３がフローティング状態の場合と比較して倍増する。この結果、ゲートトレンチ６の底部のゲート絶縁膜７を保護するための空乏層の伸びが大きくなり、ゲート絶縁膜７の破壊を防ぐことができる。
【００５６】
＜製造方法＞
以下、実施の形態２のＭＯＳＦＥＴ２００の製造方法について、図１５を用いて説明する。まず、図５〜図７を用いて説明した工程を経て、ソース領域５およびウェル領域４を厚み方向に貫通し、エピタキシャル層３内にまで達するゲートトレンチ６を形成する。その後、図７に示したエッチングマスクＲＭをイオン注入マスクとして使用し、上方からｐ型不純物のイオン注入を行ってゲートトレンチ６の底面下にｐ型の保護拡散層１３を形成する。
【００５７】
エッチングマスクＲＭを除去した後、図１５に示す工程において、ゲートトレンチ６の側面に対して斜め方向からのイオン注入により、Ａｌなどのｐ型不純物をイオン注入することで、ゲートトレンチ６の１つの側面に接するウェル接続層１２１を形成する。
【００５８】
このイオン注入においては、図１５に示すように、ゲートトレンチ６の側面に対するイオン注入の角度（θ）を、トレンチ深さ（ｄｔ）とトレンチ幅（ｗｔ）に対して、θ≦ｗｔ／ｄｔの関係を満たすように設定する。
【００５９】
イオン注入の角度（θ）を上記値にすることで、保護拡散層１３とウェル接続層１２１との間にエピタキシャル層３を介在させることができ、図１４に示すように破線ＤＬとウェル接続層１２１の外縁とで規定される領域は、実質的に分離拡散層１４であると言うことができる。
【００６０】
このように、ゲートトレンチ６の側面に対する斜め方向からのイオン注入により、ウェル接続層１２１を形成することで、分離拡散層１４も同時に形成できるので、ＭＯＳＦＥＴ２００の製造工程を簡略化でき、分離拡散層１４を設けることによる製造コストの増加を抑制できる。
【００６１】
なお、保護拡散層１３およびウェル接続層１２１の形成順序は上記に限定されるものではないが、先に保護拡散層１３を形成する場合には、ゲートトレンチ６形成時のエッチングマスクをイオン注入マスクとして使用することができるので、製造工程を簡略化できる。
【００６２】
その後、熱酸化法またはＣＶＤ法等によって、少なくともゲートトレンチ６の内壁面およびゲートトレンチ６の周辺を覆うように、ゲート絶縁膜７（図１４）を形成する。
【００６３】
次に、ゲート絶縁膜７が形成されたエピタキシャル層３上に、不純物を比較的高濃度に含むポリシリコンなどの導電体層をＣＶＤ法などにより形成し、内壁面がゲート絶縁膜７で覆われたゲートトレンチ６内に導電体層を埋め込み、その後、エピタキシャル層３上の導電体層をエッチングにより除去することで、ゲートトレンチ６内にゲート電極８（図１４）が埋め込まれた構造を得る。
【００６４】
次に、ゲートトレンチ６上を含む基板上に熱酸化法またはＣＶＤ法等により層間絶縁膜９（図１４）を形成した後、層間絶縁膜９をソースコンタクト１６（図１４）の形成領域に対応する部分に開口部を有するエッチングマスクを用いてドライエッチング等により除去することで、図１４に示すように層間絶縁膜９を貫通してエピタキシャル層３上に達するソースコンタクト１６を形成する。
【００６５】
以下、層間絶縁膜９の表面および層間絶縁膜９間の基板上に金属シリサイド膜（ここではＮｉＳｉ２膜）を形成してシリサイド膜１７（図１４）とし、その後、ソースコンタクト１６を埋め込むようにスパッタリング法等でソース電極１０を形成し、最後に、炭化珪素半導体基板１の他方の主面（第２の主面）上にスパッタリング法等でドレイン電極１１を形成することで、図１４に示されるＭＯＳＦＥＴ２００を得る。
【００６６】
炭化珪素半導体装置では、ゲート絶縁膜７と炭化珪素層であるエピタキシャル層３とのＭＯＳ界面に発生する電子トラップがＳｉ半導体装置に比べて多いことが知られており、ＭＯＳ界面およびゲート絶縁膜７の信頼性がＳｉ半導体装置に比べて低い。そのため、オフ状態時にゲート絶縁膜７に印加される電界を緩和できる実施の形態１および２を適用する効果が大きい。なお、以上の説明においては、ＭＯＳＦＥＴを例に採って説明したが、ウェル接続層、保護拡散層および分離拡散層を、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に設けても良い。
【００６７】
＜実施の形態３＞
本実施の形態は、上述した実施の形態１および２に係る半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに本発明を適用した場合について説明する。
【００６８】
図１６は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００６９】
図１６に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００で構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成しても良い。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
【００７０】
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図３２に示すように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
【００７１】
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００７２】
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチングデバイスと還流ダイオードを備えており（図示せず）、スイッチングデバイスがスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチングデバイスとそれぞれのスイッチングデバイスに逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１の各スイッチングデバイスには、上述した実施の形態１および２の何れかに係る半導体装置を適用する。６つのスイッチングデバイスは２つのスイッチングデバイスごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
【００７３】
駆動回路６０２は、主変換回路６０１のスイッチングデバイスを駆動する駆動信号を生成し、主変換回路６０１のスイッチングデバイスの制御電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチングデバイスをオン状態にする駆動信号とスイッチングデバイスをオフ状態にする駆動信号とを各スイッチングデバイスの制御電極に出力する。スイッチングデバイスをオン状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以上の電圧信号（オン信号）であり、スイッチングデバイスをオフ状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以下の電圧信号（オフ信号）となる。
【００７４】
制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチングデバイスを制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチングデバイスがオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチングデバイスのオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチングデバイスにはオン信号を、オフ状態となるべきスイッチングデバイスにはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチングデバイスの制御電極にオン信号またはオフ信号を駆動信号として出力する。
【００７５】
本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチングデバイスとして実施の形態１および２の何れかに係る半導体装置を適用するため、スイッチングデバイスのオン状態時には、隣り合うゲートトレンチ６に設けられた保護拡散層１３およびウェル接続層１２のそれぞれから伸びる空乏層で挟まれた領域に形成されるＪＦＥＴ領域の幅が広くなり、ＪＦＥＴ抵抗が低くなって、オン抵抗の上昇を抑制できる。また、スイッチングデバイスのオフ状態時には、隣り合うゲートトレンチ６に設けられた保護拡散層１３およびウェル接続層１２のそれぞれから伸びる空乏層が接してパンチスルー状態となり、保護拡散層１３とその近傍との間の電位が、保護拡散層１３がフローティング状態の場合と比較して倍増する。この結果、ゲートトレンチ６の底部のゲート絶縁膜７を保護するための空乏層の伸びが大きくなり、ゲート絶縁膜７の破壊を防ぐことができる。
【００７６】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【００７７】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、または誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００７８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７９】
１  炭化珪素半導体基板、３  エピタキシャル層、４  ウェル領域、５  ソース領域、６  ゲートトレンチ、１２，１２１  ウェル接続層、１３  保護拡散層、１４  分離拡散層。
【図１】
2019145671.tif 000003
【図２】
2019145671.tif 000004
【図３】
2019145671.tif 000005
【図４】
2019145671.tif 000006
【図５】
2019145671.tif 000007
【図６】
2019145671.tif 000008
【図７】
2019145671.tif 000009
【図８】
2019145671.tif 000010
【図９】
2019145671.tif 000011
【図１０】
2019145671.tif 000012
【図１１】
2019145671.tif 000013
【図１２】
2019145671.tif 000014
【図１３】
2019145671.tif 000015
【図１４】
2019145671.tif 000016
【図１５】
2019145671.tif 000017
【図１６】
2019145671.tif 000018