(57)【要約】【課題】プロービング用針跡によるパッケージング後の信頼性悪化を回避しつつ、メッキ実施部の面積を広く確保した半導体装置を提供する。【解決手段】半導体装置３０は、表面にパッド電極１２が形成された半導体デバイス１０と、パッド電極１２上に配置されたメッキ層１４と、メッキ層１４上に配置された接合層１６と、メッキ層１４上に配置され、接合層１６を介して、メッキ層１４と接合する金属板１８とを備える。パッド電極１２は、メッキ層１４が配置されるメッキ実施部ＳＰＤと、プロービングを行うメッキ非実施部ＢＰを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面にパッド電極が形成された半導体デバイスと、
前記パッド電極上に配置されたメッキ層と
を備え、
前記パッド電極は、前記メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部を有することを特徴とする半導体装置。
【請求項２】
前記メッキ非実施部は、前記パッド電極が露出された表面を備え、前記表面において、プロービングを実施可能であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メッキ非実施部は、前記パッド電極が露出された表面を備え、前記表面において、プロービングを実施可能なサイズを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記メッキ層上に配置される接合層と、
前記接合層を介して前記メッキ層と接合される金属板と
をさらに備えることを特徴とする請求項１〜３の何れか１項にに記載の半導体装置。
【請求項５】
前記金属板は、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス、鉄、若しくは鉄合金の何れかを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
金属フレームを備え、
前記半導体デバイスは、前記金属フレーム上に配置されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
絶縁基板を備え、
前記半導体デバイスは、前記絶縁基板上に配置されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁基板は、ＰＣＢ基板、ＤＢＣ基板、ＤＢＡ基板若しくはＡＭＢ基板のいずれかを備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記メッキ層は、ニッケル、銅、クロム、銀、亜鉛、パラジウム、金、チタン若しくは錫の何れかを備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記接合層は、はんだ層、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、Ｎｉ焼成層、若しくはこれらの混合物の何れかを備えることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
表面にパッド電極が形成された半導体デバイスと、
前記パッド電極上に配置されたメッキ層と、
前記メッキ層上に配置された接合層と、
前記メッキ層上に配置され、前記接合層を介して、前記メッキ層と接合する金属板と
を備え、前記パッド電極は、前記メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部を有することを特徴とする半導体装置。
【請求項１２】
前記金属板は、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス、鉄、若しくは鉄合金の何れかを備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
表面にパッド電極が形成された半導体デバイスと、
前記パッド電極上に配置されたメッキ層と、
前記メッキ層上に配置されたボンディングワイヤと
を備え、前記パッド電極は、前記メッキ層が配置されたメッキ実施部と、プロービングを行うメッキ非実施部を有することを特徴とする半導体装置。
【請求項１４】
前記半導体デバイスと、前記メッキ層とを封止する樹脂層を更に備えることを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体デバイスを用いて、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成することを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体デバイスは、Ｓｉ系ＭＯＳＦＥＴ、Ｓｉ系ＩＧＢＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＳｉＣ系ＭＯＳＦＥＴとＳｉＣ系ＩＧＢＴとのハイブリッド素子、ＧａＮ系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体デバイスを第１電源と第２電源との間に直列に接続し、直列接続された前記半導体デバイスの接続点を出力とするスイッチング回路を用いると共に、前記半導体デバイスの各ゲートを個別に制御してインバータ回路またはコンバータ回路を構成することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
表面にパッド電極が形成された半導体デバイスを形成する工程と、
前記パッド電極のメッキ実施部において、メッキ層を形成する工程と、
前記パッド電極のメッキ非実施部において、プロービング用針を接触して電気特性を計測する工程と、
前記メッキ層上に接合層を形成する工程と、
前記メッキ層上に配置され、前記接合層を介して、前記メッキ層と接合する金属板を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
表面にパッド電極が形成された半導体デバイスを形成する工程と、
前記パッド電極のメッキ実施部において、メッキ層を形成する工程と、
前記パッド電極のメッキ非実施部において、プロービング用針を接触して電気特性を計測する工程と、
前記メッキ層上にワイヤボンディングを実施する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
前記プロービング用針を接触して電気特性を計測する工程は、前記メッキ層を形成する工程よりも前に実施することを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電子機器の高速化・高密度化に対応する技術として、半導体チップのベアチップを導電性パッケージフレーム上にそのまま実装する方法が開発されてきている。これらの方法は、例えば、ベアチップ上の電極と配線基板上の電極をワイヤボンディングにより接続するワイヤボンディング法、銅（Ｃｕ）板を用いるＣｕクリップ法、はんだ等のバンプ電極により半導体チップをフェイスダウンに接続するフリップチップ法などがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−６４６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体チップでは、ウェハ上でパッド電極にプロービング用針を当ててプローブ測定を行うが、パッド電極の材料が柔らい時にはプロービングの針跡が生じる。この針跡が存在する状態でメッキ層を形成後、例えば、ワイヤボンディングを行うと、針跡部分がボイドやクラックの発生原因となり、信頼性の低下を招くことが有る。
【０００５】
本実施の形態は、プロービング用針跡によるパッケージング後の信頼性悪化を回避しつつ、メッキ実施部の面積を広く確保した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施の形態の一態様によれば、表面にパッド電極が形成された半導体デバイスと、前記パッド電極上に配置されたメッキ層とを備え、前記パッド電極は、前記メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部を有する半導体装置が提供される。
【０００７】
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体デバイスと、前記パッド電極上に配置されたメッキ層と、前記メッキ層上に配置された接合層と、前記メッキ層上に配置され、前記接合層を介して、前記メッキ層と接合する金属板とを備え、前記パッド電極は、前記メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部を有する半導体装置が提供される。
【０００８】
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体デバイスと、前記パッド電極上に配置されたメッキ層と、前記メッキ層上に配置されたボンディングワイヤとを備え、前記パッド電極は、前記メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部を有する半導体装置が提供される。
【０００９】
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体デバイスを形成する工程と、前記パッド電極のメッキ実施部において、メッキ層を形成する工程と、前記パッド電極のメッキ非実施部において、プロービング用針を接触して電気特性を計測する工程と、前記メッキ層上に接合層を形成する工程と、前記メッキ層上に配置され、前記接合層を介して、前記メッキ層と接合する金属板を形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体デバイスを形成する工程と、前記パッド電極のメッキ実施部において、メッキ層を形成する工程と、前記パッド電極のメッキ非実施部において、プロービング用針を接触して電気特性を計測する工程と、前記メッキ層上にワイヤボンディングを実施する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本実施の形態によれば、プロービング用針跡によるパッケージング後の信頼性悪化を回避しつつ、メッキ実施部の面積を広く確保した半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成図、（ｂ）図１（ａ）のＩ−Ｉ線に沿う模式的断面構造図。
【図２】実施の形態に係る半導体装置であって、金属フレーム上に配置され、樹脂封止された模式的断面構造図。
【図３】実施の形態の変形例に係る半導体装置であって、金属フレーム上に配置され、樹脂封止された模式的断面構造図。
【図４】（ａ）比較例に係る半導体装置の模式的平面パターン構成図、（ｂ）図４（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】比較例に係る半導体装置の製造方法であって、（ａ）一工程を説明する模式的断面構造図（その１）、（ｂ）一工程を説明する模式的断面構造図（その２）、（ｃ）一工程を説明する模式的断面構造図（その３）、（ｄ）一工程を説明する模式的断面構造図（その４）。
【図６】実施の形態に係る半導体装置の製造方法であって、（ａ）一工程を説明する模式的断面構造図（その１）、（ｂ）一工程を説明する模式的断面構造図（その２）、（ｃ）一工程を説明する模式的断面構造図（その３）、（ｄ）一工程を説明する模式的断面構造図（その４）。
【図７】実施の形態に係る半導体装置を適用可能なＦＥＴステージであって、半導体デバイスとしてＭＯＳＦＥＴを適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成図。
【図８】実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＭＯＳＦＥＴの模式的断面構造図。
【図９】実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴの模式的断面構造図。
【図１０】実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造図。
【図１１】実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、Ｔ（Trench）ＭＯＳＦＥＴの模式的断面構造図。
【図１２】実施の形態に係る半導体装置をＦＥＴステージに適用したデジタル電源装置の模式的ブロック構成図。
【図１３】実施の形態に係る半導体装置をＦＥＴステージに適用したデジタル電源装置の金属フレーム上への配置構成例。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
[実施の形態]
実施の形態に係る半導体装置３０の模式的平面パターン構成は、図１（ａ）に示すように表され、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図１（ｂ）に示すように表される。
【００１６】
実施の形態に係る半導体装置３０は、図１（ａ）および図１（ｂ）に示すように、表面にパッド電極１２が形成された半導体デバイス１０と、パッド電極１２上に配置されたメッキ層１４とを備える。ここで、パッド電極１２は、メッキ層１４が配置されるメッキ実施部ＳＰＤと、プロービングを行うメッキ非実施部ＢＰＤを有する。
【００１７】
図１（ｂ）において詳細構造は省略されているが、半導体デバイス１０として、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワーデバイスを適用可能である。また、ＳｉＣ  ＤＩＭＯＳＦＥＴ、ＳｉＣ  ＴＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスも適用可能である。尚、実施の形態に係る半導体装置３０に適用可能な半導体デバイス１０の詳細構造例は、図８〜図１１を用いて説明する。
【００１８】
パッド電極１２は、例えばアルミニウム（Ａｌ）で形成され、ＭＯＳＦＥＴの例では、ソースパッド電極若しくはゲートパッド電極が対応し、フリップチップ構造の場合には、ドレイン電極が対応する。同様に、バイポーラトランジスタやＩＧＢＴの例では、エミッタパッド電極若しくはベースパッド電極、フリップチップ構造の場合には、コレクタ電極が対応する。
【００１９】
メッキ層１４は、パッド電極１２上にスパッタリング技術などを用いて形成されたメッキ材料の種結晶上に、電解メッキ技術若しくは無電解メッキ技術などにより形成される。メッキ層１４を形成する金属材料としては、ニッケル（Ｎｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、銀（Ａｇ）、亜鉛（Ｚｎ）、パラジウム(Ｐｄ), 金(Ａｕ), チタン(Ｔｉ)若しくは錫（Ｓｎ）の何れかを適用可能である。
【００２０】
メッキ非実施部ＢＰＤは、図１（ａ）および図１（ｂ）に示すように、パッド電極１２が露出された表面１２Ａを備え、この表面１２Ａにおいて、プロービングを実施可能である。
【００２１】
メッキ非実施部ＢＰＤは、表面１２Ａの平面視において、プロービングを実施可能なサイズを備える。このプロービングを実施可能なサイズとは、プローブ針のサイズに応じて適宜選定されるサイズであり、例えば１００μｍ×１００μｍ程度である。
【００２２】
更に、図１（ａ）および図１（ｂ）に示すように、メッキ層１４上に接合層１６を介してメッキ層１４と接合される金属板１８を備えていても良い。
【００２３】
ここで、金属板１８は、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス、鉄、若しくは鉄合金の何れかを備えていても良い。
【００２４】
また、接合層１６は、はんだ層、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、Ｎｉ焼成層、若しくはこれらの混合物の何れかを備えていても良い。ここで、はんだ層の材料としては、Ｓｎ（錫）−Ａｇ（銀）−Ｃｕ（銅）系、Ｓｎ（錫）−Ｐｂ（鉛）系、Ｓｎ（錫）−Ｚｎ（亜鉛）−Ｂｉ（ビスマス）系、Ｓｎ（錫）−Ｃｕ（銅）系、Ｓｎ（錫）−Ａｇ（銀）−Ｉｎ（インジウム）−Ｂｉ（ビスマス）系などを適用可能である。
【００２５】
更に、実施の形態に係る半導体装置３０であって、金属フレーム８上に配置され、樹脂層２６により封止された模式的断面構造は、図２に示すように表される。
【００２６】
実施の形態に係る半導体装置３０は、図２に示すように、金属フレーム８と、金属フレーム８上に配置され、表面にパッド電極１２が形成された半導体デバイス１０と、パッド電極１２上に配置されたメッキ層１４と、メッキ層１４上に配置された接合層１６と、メッキ層１４上に配置され、接合層１６を介して、メッキ層１４と接合する金属板１８とを備える。パッド電極１２は、図２に示すように、メッキ層１４が配置されるメッキ実施部ＳＰＤと、プロービングを行うメッキ非実施部ＢＰＤを有する。
【００２７】
ここで、金属フレーム８の代わりに絶縁基板を適用することもできる。絶縁基板は、金属とセラミックスと金属との接合体からなる回路基板、例えば、ＰＣＢ（Printed Circuit Board）基板、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板やＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などの絶縁基板（回路基板）により構成することもできる。尚、絶縁基板内にチップを内蔵する場合は、ビア（ＶＩＡ）にてチップと接続されることもある。
【００２８】
（変形例）
実施の形態の変形例に係る半導体装置３０であって、金属フレーム８上に配置され、樹脂層２６により封止された模式的断面構造は、図３に示すように表される。
【００２９】
実施の形態の変形例に係る半導体装置３０は、図３に示すように、金属フレーム８と、金属フレーム８上に配置され、表面にパッド電極が形成された半導体デバイス１０と、パッド電極１２上に配置されたメッキ層１４と、メッキ層１４上に配置されたボンディングワイヤ（ＢＷ）１９とを備える。パッド電極１２は、図３に示すように、メッキ層１４が配置されるメッキ実施部ＳＰＤと、プロービングを行うメッキ非実施部ＢＰＤを有する。
【００３０】
図２および図３に示す構造において、金属フレーム８の金属材料として例えば、Ｃｕ、Ａｌなどを適用可能である。金属フレーム８は、チップや電極などを接合したり、正（Ｐ）側パワー電極、負（Ｎ）側パワー電極、出力（Ｏｕｔ）側パワー電極などの役目を果たす。また、金属フレーム８は、冷却器へ接合されたり、ヒートスプレッダに接合したりと熱を下に伝える役目を有する。
【００３１】
尚、後述する図８〜図１１は、縦型デバイスの例である。金属フレーム８上に配置される縦型デバイスでは、金属フレーム８でも放熱だけでなく電極としても使用すことになる。一方、絶縁基板若しくは金属フレーム８上に配置される横型デバイスの場合、裏面から電流は流れない。
【００３２】
また、図２および図３に示す構造において、メッキ非実施部ＢＰＤは、パッド電極１２が露出された表面１２Ａを備え、この表面１２Ａに、プロービングによる針跡２４を備えていても良い。
【００３３】
また、半導体デバイス１０は複数チップでハーフブリッジなどの接続構成にすることもできる。
【００３４】
また、図２および図３に示すように、半導体デバイス１０と、金属フレーム８と、メッキ層１４とを封止する樹脂層２６を更に備えていても良い。ここで、樹脂層２６としては、半導体デバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を適用しても良い。
【００３５】
本実施の形態およびその変形例に係る半導体装置においては、パッド電極１２は共通にするが、同一のパッド電極１２上に、メッキ層１４を形成するメッキ実施部ＳＰＤと、メッキ層１４を形成しない部分（メッキ非実施部ＢＰＤ）を作成することで、プロービング用針跡によるパッケージング後の信頼性悪化を回避しつつ、メッキ実施部ＳＰＤを広くとることができる。このため、メッキ層１４を形成するパッド電極１２の面積を広くとることができ、半導体デバイス１０の電流容量および放熱性能を向上可能である。
【００３６】
（比較例）
比較例に係る半導体装置３０Ａの模式的平面パターン構成は、図４（ａ）に示すように表され、図４（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図４（ｂ）に示すように表される。
【００３７】
比較例に係る半導体装置３０Ａは、図４（ａ）および図４（ｂ）に示すように、表面にパッド電極１２が形成された半導体デバイス１０と、パッド電極１２上に配置されたメッキ層１４とを備える。ここで、パッド電極１２上には、全面にメッキ層１４が配置される。更に、メッキ層１４上には、図４（ｂ）に示すように、接合層１６を介して金属板１８を配置しても良く、或いは、図３と同様に、メッキ層１４上にワイヤボンディングを実施しても良い。
【００３８】
半導体デバイス（半導体チップ）１０をパッケージングするにあたり、パッケージとのボンディングのために、半導体デバイス１０のパッド電極１２を構成する比較的柔らかい金属の上に比較的硬い金属のメッキ層１４を形成する。
【００３９】
半導体デバイス１０では、ウェハ上でパッド電極１２にプロービング用針を当ててプローブ測定を行うが、パッド電極１２の材料が柔らい時にはプロービングの針跡が生じる。この針跡が存在する状態でメッキ層１４を形成すると、図４（ｂ）に示すように、針跡部分にボイド２０が発生し、クラックの発生原因となり、信頼性の低下を招くことが有る。
【００４０】
このため、図４（ａ）に示すように、その表面にメッキ層１４を形成するソースパッド電極ＳＰＤと、離隔幅ＬＳだけ離隔した位置に、プローブ測定用のメッキ層を形成しないボンディングパッド電極ＢＰＤを作成したりする。このため、ソースパッド電極ＳＰＤとボンディングパッド電極ＢＰＤを分離させる分だけ、ソースパッド電極ＳＰＤの面積が小さくなり、半導体デバイス１０の電流容量が低下する。
【００４１】
（比較例：製造方法）
比較例に係る半導体装置３０Ａの製造方法は、図５（ａ）〜図５（ｄ）に示すように表される。
【００４２】
比較例に係る半導体装置３０Ａの製造方法は、図５（ａ）に示すように、表面にパッド電極１２が形成された半導体デバイス１０を形成する工程と、図５（ｂ）に示すように、パッド電極１２上において、プロービング用針２２を接触して電気特性を計測する工程と、図５（ｃ）に示すように、パッド電極１２上にメッキ層１４を形成する工程とを有する。
【００４３】
更に、図５（ｄ）に示すように、メッキ層１４上に接合層１６を形成する工程と、更に、図５（ｄ）に示すように、接合層１６を介して、メッキ層１４と接合される金属板１８を形成する工程を有していても良い。
【００４４】
図５（ｂ）に示すように、ウェハ上でパッド電極１２にプロービング用針を当ててプローブ測定を行う際、パッド電極１２の材料が柔らいとプロービングの針跡が生じる。この針跡が存在する状態でメッキ層１４を形成すると、図５（ｃ）に示すように、針跡部分にボイド２０が発生し、クラックの発生原因となったり、メッキの非成長箇所の発生から金属間相互作用の進行が生じ、信頼性の低下を招くことが有る。
【００４５】
このため、比較例に係る半導体装置３０Ａにおいては、メッキ層１４を形成後に、プローブ測定を行う必要があり、製造工程上の制約がある。
【００４６】
（実施の形態に係る半導体装置の製造方法）
実施の形態に係る半導体装置３０の製造方法は、図６（ａ）〜図６（ｄ）に示すように表される。図６（ａ）〜図６（ｄ）は、図１（ａ）のＩ−Ｉ線に沿う断面構造に対応している。
【００４７】
実施の形態に係る半導体装置３０の製造方法は、図６（ａ）に示すように、表面にパッド電極１２が形成された半導体デバイス１０を形成する工程と、図６（ｃ）に示すように、パッド電極１２のメッキ実施部ＳＰＤにおいて、メッキ層１４を形成する工程と、図６（ｃ）に示すように、パッド電極１２のメッキ非実施部ＢＰＤにおいて、プロービング用針２２を接触して電気特性を計測する工程とを有する。更に、図６（ｄ）に示すように、メッキ層１４上に接合層１６を形成する工程と、メッキ層１４上に配置され、接合層１６を介して、メッキ層１４と接合する金属板１８を形成する工程を有していても良い。
【００４８】
また、図６（ｂ）に示すように、プロービング用針２２を接触して電気特性を計測する工程は、メッキ層１４を形成する工程よりも前に実施しても良い。即ち、実施の形態に係る半導体装置３０の製造方法は、図６（ａ）に示すように、表面にパッド電極１２が形成された半導体デバイス１０を形成する工程と、図６（ｂ）に示すように、パッド電極１２のメッキ非実施部ＢＰＤにおいて、プロービング用針２２を接触して電気特性を計測する工程と、図６（ｃ）に示すように、パッド電極１２のメッキ実施部ＳＰＤにおいて、メッキ層１４を形成する工程と、更に、図６（ｄ）に示すように、メッキ層１４上に接合層１６を介して、メッキ層１４と接合する金属板１８を形成する工程を有していても良い。
【００４９】
（実施の形態の変形例に係る半導体装置の製造方法）
実施の形態に係る半導体装置３０の製造方法は、図６（ａ）と同様に、表面にパッド電極１２が形成された半導体デバイス１０を形成する工程と、図６（ｃ）と同様に、パッド電極１２のメッキ実施部ＳＰＤにおいて、メッキ層１４を形成する工程と、図６（ｃ）と同様に、パッド電極１２のメッキ非実施部ＢＰＤにおいて、プロービング用針２２を接触して電気特性を計測する工程と、図３に示すように、メッキ層１４上にボンディングワイヤ１９（ＢＷ）を用いて、ワイヤボンディングを実施する工程とを有する。
【００５０】
プロービング用針２２を接触して電気特性を計測する工程は、メッキ層１４を形成する工程よりも前に実施しても良い。即ち、実施の形態の変形例に係る半導体装置３０の製造方法は、図６（ａ）と同様に、表面にパッド電極１２が形成された半導体デバイス１０を形成する工程と、図６（ｂ）と同様に、パッド電極１２のメッキ非実施部ＢＰＤにおいて、プロービング用針２２を接触して電気特性を計測する工程と、図６（ｃ）と同様に、パッド電極１２のメッキ実施部ＳＰＤにおいて、メッキ層１４を形成する工程と、更に、図３に示すように、メッキ層１４上にボンディングワイヤ１９（ＢＷ）を用いて、ワイヤボンディングを実施する工程とを有する。
【００５１】
（ＦＥＴステージ）
実施の形態に係る半導体装置３０を適用可能なＦＥＴステージ１００であって、半導体デバイスとしてＭＯＳＦＥＴを適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成は、図７に示すように表される。すなわち、実施の形態に係る半導体装置３０と同様の構造が、ＦＥＴステージ１００を構成するＭＯＳＦＥＴＱ１・Ｑ４に適用されている。
【００５２】
図７に示すように、ＦＥＴステージ１００には、２つのＭＯＳＦＥＴＱ１・Ｑ４と、ＭＯＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図７において、ＧＴ１はＭＯＳＦＥＴＱ１のゲート信号用のリード端子であり、ＳＳＴ１はＭＯＳＦＥＴＱ１のソース信号用のリード端子である。同様に、ＧＴ４はＭＯＳＦＥＴＱ４のゲート信号用のリード端子であり、ＳＳＴ４はＭＯＳＦＥＴＱ４のソース信号用のリード端子である。Ｐは正側電力端子であり、Ｎは負側電力端子であり、Ｏは出力端子電極である。
【００５３】
ＭＯＳＦＥＴＱ１・Ｑ４としては、Ｓｉ系ＭＯＳＦＥＴなどのパワーデバイスを適用可能である。また、ＳｉＣ  ＤＩＭＯＳＦＥＴ、ＳｉＣ  ＴＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスも適用可能である。また、場合によっては、半導体デバイスとして、Ｓｉ系ＩＧＢＴを適用しても良い。
【００５４】
ダイオードＤＩ１・ＤＩ４としては、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などを適用可能である。
【００５５】
尚、図７に示すＦＥＴステージ１００においては、２つのＭＯＳＦＥＴＱ１・Ｑ４が、ｎチャネルＭＯＳＦＥＴで構成される例が示されているが、ＭＯＳＦＥＴＱ１をｐチャネルＭＯＳＦＥＴで構成し、ＭＯＳＦＥＴＱ４をｎチャネルＭＯＳＦＥＴで構成したＣＭＯＳ構成を適用しても良い。また、２つのＭＯＳＦＥＴＱ１・Ｑ４を共にｐチャネルＭＯＳＦＥＴで構成しても良い。
【００５６】
（デバイス構造）
実施の形態に係る半導体装置３０に適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＭＯＳＦＥＴ１３０Ａの模式的断面構造は、図８に示すように表される。ここで、図示は省略されているが、実施の形態に係る半導体装置３０と同様に、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤ上には、メッキ層が配置され、メッキ層上には金属板若しくはボンディングワイヤなどが配置される。また、共通のソースパッド電極部分が、メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部（図示省略）を有する点も実施の形態に係る半導体装置３０と同様である。
【００５７】
図８に示すように、ＭＯＳＦＥＴ１３０Ａは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
【００５８】
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤは、図８に示すように、ＭＯＳＦＥＴ１３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
【００５９】
なお、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
【００６０】
さらに、図８に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰＤが延在して配置されていても良い。
【００６１】
図８において、ＭＯＳＦＥＴ１３０Ａは、プレーナゲート型のｎチャネル縦型ＭＯＳＦＥＴで構成されているが、後述する図１１に示すように、トレンチゲート型のｎチャネル縦型ＴＭＯＳＦＥＴ１３０Ｄなどで構成されていても良い。
【００６２】
同様に、実施の形態に係る半導体装置３０に適用可能な半導体デバイスの例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴ１３０Ｂの模式的断面構造は、図９に示すように表される。ここで、図示は省略されているが、実施の形態に係る半導体装置３０と同様に、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤ上には、メッキ層が配置され、メッキ層上には金属板若しくはボンディングワイヤなどが配置される。また、共通のエミッタパッド電極部分が、メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部（図示省略）を有する点も実施の形態に係る半導体装置３０と同様である。
【００６３】
図９に示すように、ＩＧＢＴ１３０Ｂは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+コレクタ領域３７Ｐと、ｐ+コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
【００６４】
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰＤは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤは、図３５に示すように、ＩＧＢＴ１３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
【００６５】
なお、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
【００６６】
さらに、図９に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰＤが延在して配置されていても良い。
【００６７】
図９において、ＩＧＢＴ１３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
【００６８】
―ＤＩＭＯＳＦＥＴ―
実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＤＩＭＯＳＦＥＴ１３０Ｃの模式的断面構造は、図１０に示すように表される。ここで、図示は省略されているが、実施の形態に係る半導体装置３０と同様に、ソースパッド電極ＳＰＤ上には、メッキ層が配置され、メッキ層上には金属板若しくはボンディングワイヤなどが配置される。また、共通のソースパッド電極部分が、メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部（図示省略）を有する点も実施の形態に係る半導体装置３０と同様である。
【００６９】
図１０に示すＤＩＭＯＳＦＥＴ１３０Ｃは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
【００７０】
図１０において、ＤＩＭＯＳＦＥＴ１３０Ｃは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
【００７１】
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図１０に示すように、ＤＩＭＯＳＦＥＴ１３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
【００７２】
ＤＩＭＯＳＦＥＴ１３０Ｃは、図１０に示すように、ｐボディ領域３２に挟まれたｎ-高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図１０に示すように、ボディダイオードＢＤが形成される。
【００７３】
―ＴＭＯＳＦＥＴ―
実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＴＭＯＳＦＥＴ１３０Ｄの模式的断面構造は、図１１に示すように表される。ここで、図示は省略されているが、実施の形態に係る半導体装置３０と同様に、ソースパッド電極ＳＰＤ上には、メッキ層が配置され、メッキ層上には金属板若しくはボンディングワイヤなどが配置される。また、共通のソースパッド電極部分が、メッキ層が配置されるメッキ実施部と、プロービングを行うメッキ非実施部（図示省略）を有する点も実施の形態に係る半導体装置３０と同様である。
【００７４】
図１１に示すＴＭＯＳＦＥＴ１３０Ｄは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
【００７５】
図１１において、ＴＭＯＳＦＥＴ１３０Ｄは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
【００７６】
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図１１に示すように、ＴＭＯＳＦＥ３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
【００７７】
ＴＭＯＳＦＥＴ１３０Ｄでは、ＳｉＣ  ＤＩＭＯＳＦＥ３０ＣのようなＪＦＥＴ効果に伴うチャネル抵抗Ｒ JFETは形成されない。ｐボディ領域３２／半導体層３１Ｎ間には、図１０と同様に、ボディダイオードＢＤが形成される。
【００７８】
半導体デバイスは、Ｓｉ系ＩＧＢＴ、ＳｉＣ系ＩＧＢＴ、ダイオード、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＧａＮ系ＦＥＴのいずれかを備えていても良い。また、ＳｉＣ系ＭＯＳＦＥＴとＳｉＣ系ＩＧＢＴとのハイブリッド素子を用いても良い。
【００７９】
また、半導体デバイスを用いて、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成することも可能である。
【００８０】
半導体デバイスを第１電源と第２電源との間に直列に接続し、直列接続された半導体デバイスの接続点を出力とするスイッチング回路を用いると共に、半導体デバイスの各ゲートを個別に制御してインバータ回路またはコンバータ回路を構成することも可能である。
【００８１】
（適用例）
実施の形態に係る半導体装置３０をＦＥＴステージ１００に適用したデジタル電源装置２００の模式的ブロック構成は、図１２に示すように表される。
【００８２】
適用例においては、ハイサイドＭＯＳＦＥＴ（ＨＦＥＴ）Ｑ１、ローサイドＭＯＳＦＥＴ（ＬＦＥＴ）Ｑ４、ＦＥＴドライバ３４０の３チップを１パッケージ若しくは、ＨＦＥＴＱ１、ＬＦＥＴＱ４の２チップを１パッケージに搭載する例が示されている。
【００８３】
デジタル電源装置２００は、図１２に示すように、コントローラ３００・デジタルＰＷＭ発生器３２０・ＡＤＣ回路３６０を有するデジタルコントローラ２２０と、ＦＥＴドライバ３４０・ＦＥＴステージ１００を有する３チップＦＥＴモジュール２４０とを備え、直流電圧を別の直流電圧に変換するＤＣＤＣコンバータに相当する機能を有する。尚、デジタルコントローラ２２０は、３チップＦＥＴモジュール２４０とは別部品として構成し、ディジタル方式／アナログ方式のいずれにても構成可能である。
【００８４】
デジタルコントローラ２２０のコントローラ３００は、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）をベースにしたもの、またはハードロジックを主体に構成されるものであっても良い。コントローラ３００は、全体の動作タイミングなどを制御するものであって、例えば、実際の出力電圧Ｖｏｕｔと目標出力電圧との差分に応じたデジタル値をデジタルＰＷＭ発生器３２０に出力する。
【００８５】
デジタルＰＷＭ発生器３２０は、コントローラ３００からのデジタル値に基づいてＰＷＭパルスを生成し、ＨＦＥＴＱ１・ＬＦＥＴＱ４を駆動するＦＥＴドライバ３４０に供給する。
【００８６】
ＨＦＥＴＱ１・ＬＦＥＴＱ４は、ｎＭＯＳＦＥＴＱ１とｎＭＯＳＦＥＴＱ４とを直列に接続したインバータ構造を有し、ｎＭＯＳＦＥＴＱ１とｎＭＯＳＦＥＴＱ４との接続点には、インダクタンスＬｏの一端が接続されている。インダクタンスＬｏの他端は、出力電圧Ｖｏｕｔが供給される電圧出力端とされ、電圧出力端と接地（ＧＮＤ）との間には、コンデンサＣｏおよび負荷１８０がそれぞれ接続されている。
【００８７】
ＡＤＣ回路３６０は、例えば１２ビット構成の高精度ＡＤＣであって、出力端で発生される帰還電圧（出力電圧Ｖｏｕｔ相当）を読み取り、デジタル値に変換してコントローラ３００に出力するようになっている。
【００８８】
デジタル電源装置２００は、ＡＤＣ回路３６０で読み取った出力電圧Ｖｏｕｔと目標出力電圧との誤差に基づいて、コントローラ３００によりデジタルＰＷＭ発生器３２０において生成されるＰＷＭパルスのパルス幅を制御し、出力電圧Ｖｏｕｔを一定に保つようになっている。また、コントローラ３００からのイネーブル信号ＥＮにより、ＦＥＴドライバ３４０は制御されている。
【００８９】
尚、ＤＣＤＣコンバータの場合、ＦＥＴステージ１００の構成は、ｎＭＯＳＦＥＴＱ１・Ｑ４からなる構成だけでなく、ｐＭＯＳＦＥＴＱ１・ｎＭＯＳＦＥＴＱ４からなるＣＭＯＳ構成を採用してもよい。いずれの構成においても実施の形態に係る半導体装置３０をＦＥＴステージ１００を構成するＭＯＳＦＥＴＱ１・Ｑ４に適用している。
【００９０】
実施の形態に係る半導体装置３０をＦＥＴステージ１００に適用したデジタル電源装置２００において、対象とする負荷１８０は、例えば、ＣＰＵ、ＡＳＩＣ、ＤＤＲ（Digital Data Recovery）、ＦＰＧＡ、ＤＳＰ、ＮＰＵ（Network Processing Unit）、ＰＨＹ（Physical Logic Chip）、ＸＣＶＲ(Tranceiver)、ＧＰＵ（Graphic Processing Unit）、ＰＣＨ（Platform Controller Hub）等である。
【００９１】
（配置構成例）
実施の形態に係る半導体装置３０をＦＥＴステージ１００に適用したデジタル電源装置２００の金属フレーム８上への配置構成例１は、模式的に図１３に示すように表される。図１３においては、金属板やボンディングワイヤ等の形成前の構成が示されている。
【００９２】
配置構成例においては、ＦＥＴステージ１００のＭＯＳＦＥＴＱ１・Ｑ４と、ＦＥＴドライバ３４０が金属フレーム８上に配置されている。ＭＯＳＦＥＴＱ１・Ｑ４には、実施の形態に係る半導体装置３０と同様の構成が適用される。
【００９３】
本実施の形態によれば、プロービング用針跡によるパッケージング後の信頼性悪化を回避しつつ、メッキ実施部の面積を広く確保した半導体装置およびその製造方法を提供することができる。
【００９４】
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９５】
例えば、Ｓｉ系ＭＯＳＦＥＴの代わりにＳｉＣ  ＭＯＳＦＥＴを用いたり、ＭＯＳＦＥＴのソース、ドレイン、ゲートの代わりにＩＧＢＴのエミッタ、コレクタ、ゲートを接続するようにしても良い。また、各フリーホイールダイオードＤＩは、外付けであっても良いし、各ＭＯＳＦＥＴの寄生素子を用いることにより省略されていても良い。
【００９６】
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００９７】
本実施の形態の半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）などの各種の半導体モジュール技術に利用することができ、プロセッサやメモリなどの電源装置のパワー出力段や、ＨＥＶ（Hybrid Electric Vehicle）／ＥＶ（Electric Vehicle）向けのインバータ、産業向けのインバータやコンバータなど、幅広い応用分野に適用可能である。
【符号の説明】
【００９８】
８…金属フレーム
１０，１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、Ｑ１，Ｑ４…半導体デバイス（半導体チップ）
１２…パッド電極
１４…メッキ層
１６…接合層
１８…金属板
１９…ボンディングワイヤ（ＢＷ）
２０…ボイド
２２…プロービング用針
２４…針跡
２６…樹脂層
３０，３０Ａ…半導体装置
１００…ＦＥＴステージ（ハーフブリッジ出力段）
１８０…負荷
２００…デジタル電源装置
２２０…デジタルコントローラ
２４０…３チップＦＥＴモジュール
３００…ＣＰＵおよびＤＳＰ
３２０…デジタルＰＷＭ発生器
３４０…ＦＥＴドライバ
３６０…ＡＤＣ回路
ＳＰＤ…ソースパッド電極（メッキ実施部）
ＧＰＤ…ゲートパッド電極（メッキ実施部）
ＢＰＤ…ボンディングパッド電極（メッキ非実施部）
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ…出力端子
ＧＴ１、ＧＴ４…ゲート端子
ＳＳＴ１、ＳＳＴ４…ソースセンス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2019102749.tif 000011
【図１０】
2019102749.tif 000012
【図１１】
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【図１２】
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【図１３】
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