(57)【要約】【課題】コラムセレクト部を構成するトランジスタのゲート長のばらつきを抑制することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、メモリセルアレイと、第１方向に沿って延在するビット線と、ビット線を介してメモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、第１方向においてメモリ回路ブロックと隣り合って配置される第１回路ブロックとを備える。センスアンプ回路は、第１方向において第１回路ブロックに隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有する。コラムセレクト部を構成するトランジスタは、第１方向において、センスアンプ部を構成するトランジスタ及びイコライザ部を構成するトランジスタの少なくとも一方よりも、第１回路ブロックから離れた位置に配置される。【選択図】図４
2019145551.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、第１方向に沿って延在するビット線と、前記ビット線を介して前記メモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、
前記第１方向において前記メモリ回路ブロックと隣り合って配置される第１回路ブロックとを備え、
前記センスアンプ回路は、前記第１方向において前記第１回路ブロックに隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有し、
前記コラムセレクト部を構成するトランジスタは、前記第１方向において、前記センスアンプ部を構成するトランジスタ及び前記イコライザ部を構成するトランジスタの少なくとも一方よりも、前記第１回路ブロックから離れた位置に配置される、半導体装置。
【請求項２】
前記イコライザ部を構成するトランジスタは、前記第１方向において、前記コラムセレクト部を構成するトランジスタよりも前記第１回路ブロックに近い位置に配置され、
前記センスアンプ部を構成するトランジスタは、前記第１方向において、前記コラムセレクト部を構成するトランジスタよりも前記第１回路ブロックから離れた位置に配置される、請求項１に記載の半導体装置。
【請求項３】
前記第１方向において、前記コラムセレクト部を構成するトランジスタと前記センスアンプ部を構成するトランジスタとの距離は、前記コラムセレクト部を構成するトランジスタと前記イコライザ部を構成するトランジスタとの距離よりも大きい、請求項２に記載の半導体装置。
【請求項４】
前記第１方向において、前記コラムセレクト部を構成するトランジスタと前記センスアンプ部を構成するトランジスタとの距離は、前記コラムセレクト部を構成するトランジスタと前記イコライザ部を構成するトランジスタとの距離の１．５倍以下である、請求項３に記載の半導体装置。
【請求項５】
前記メモリ回路ブロックにおけるトランジスタ密度は、前記第１回路ブロックにおけるトランジスタ密度よりも大きい、請求項１に記載の半導体装置。
【請求項６】
前記第１回路ブロックは、ロジック回路により構成される、請求項５に記載の半導体装置。
【請求項７】
前記第１回路ブロックは、アナログ回路により構成される、請求項５に記載の半導体装置。
【請求項８】
前記コラムセレクト部を構成するトランジスタのゲート長は、前記センスアンプ部を構成するトランジスタのゲート長及び前記イコライザ部を構成するトランジスタのゲート長よりも短い、請求項１に記載の半導体装置。
【請求項９】
前記コラムセレクト部を構成するトランジスタのゲート長は、６０ｎｍ以下である、請求項８に記載の半導体装置。
【請求項１０】
前記メモリセルアレイは、ＤＲＡＭセルアレイである、請求項１に記載の半導体装置。
【請求項１１】
前記メモリセルアレイは、ＳＲＡＭセルアレイである、請求項１に記載の半導体装置。
【請求項１２】
第１面を有する半導体基板と、
前記第１面に配置され、かつ、メモリセルアレイと、第１方向に沿って延在するビット線と、前記ビット線を介して前記メモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックとを備え、
前記センスアンプ回路は、前記第１方向において前記半導体基板の外周と隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有し、
前記コラムセレクト部を構成するトランジスタは、前記第１方向において、前記センスアンプ部を構成するトランジスタ及び前記イコライザ部を構成するトランジスタの少なくとも一方よりも、前記外周から離れた位置に配置される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より特定的には、本発明は、メモリ回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、特許文献１（特開平８−１３８３７８号公報）に記載の半導体装置及び特許文献２（特開２００４−２３４８１０号公報）に記載の半導体装置が知られている。
【０００３】
特許文献１に記載の半導体装置は、第１のメモリセルアレイ及び第２のメモリセルアレイと、ビット線と、第１のメモリセルアレイ及び第２のメモリセルアレイの間に配置されるセンスアンプ回路とを有している。
【０００４】
第１のメモリセルアレイ及び第２のメモリセルアレイとセンスアンプ回路とは、ビット線を介して互いに接続されている。センスアンプ回路は、センスアンプと、第１のイコライズ回路及び第２のイコライズ回路と、カラム選択線により駆動され、かつ、ビット線とデータ線とを接続しているトランジスタ（以下においては、カラムセレクタという）とを有している。
【０００５】
センスアンプは、最も第１のメモリセルアレイに近い位置に配置されている。第１のイコライズ回路は、第２のメモリセルアレイ側において、センスアンプと隣り合って配置されている。カラムセレクタは、第２のメモリセルアレイ側において、第１のイコライズ回路と隣り合って配置されている。第２のイコライズ回路は、第２のメモリセルアレイ側において、カラムセレクタと隣り合って配置されている。
【０００６】
特許文献２に記載の半導体装置は、第１のメモリセルアレイ及び第２のメモリセルアレイと、ビット線と、第１のメモリセルアレイ及び第２のメモリセルアレイの間に配置されるセンスアンプ回路とを有している。
【０００７】
第１のメモリセルアレイ及び第２のメモリセルアレイとセンスアンプ回路とは、ビット線を介して接続されている。センスアンプ回路は、第１のイコライザ及び第２のイコライザと、センスアンプと、書込列選択ゲートとを有している。
【０００８】
第１のイコライザは、最も第１のメモリセルアレイに近い位置に配置されている。センスアンプは、第２のメモリセルアレイ側において、第１のイコライザと隣り合って配置されている。書込列選択ゲートは、第２のメモリセルアレイ側において、センスアンプと隣り合って配置されている。第２のイコライザは、第２のメモリセルアレイ側において、書込列選択ゲートと隣り合って配置されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１３８３７８号公報
【特許文献２】特開２００４−２３４８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の半導体装置において、第１のメモリセルアレイがメモリ回路以外の回路と隣り合って配置される場合（すなわち、第２のメモリセルアレイが設けられない場合）、第２のイコライズ回路が不要となる。その結果、カラムセレクタが、メモリ回路以外の回路と隣り合って配置されることになる。
【００１１】
メモリ回路とメモリ回路以外の回路とでは、通常、トランジスタ密度に違いがある。そのため、このトランジスタ密度の違いに起因して、カラムセレクタのゲート長にばらつきが生じやすくなる。その結果、例えばカラムセレクタのゲート長が長くなってしまうと、書込み時におけるカラムセレクタの駆動能力に不足が生じてしまうおそれがある。このことは、特許文献２に記載の半導体装置において、第１のメモリセルアレイがメモリ回路以外の回路と隣り合って配置される場合も同様である。
【００１２】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施形態に係る半導体装置は、メモリセルアレイと、第１方向に沿って延在するビット線と、ビット線を介してメモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、第１方向においてメモリ回路ブロックと隣り合って配置される第１回路ブロックとを備える。センスアンプ回路は、第１方向において第１回路ブロックに隣り合って配置され、かつ、カラムセレクト部と、センスアンプ部と、イコライザ部とを有する。カラムセレクト部を構成するトランジスタは、第１方向において、センスアンプ部を構成するトランジスタ及びイコライザ部を構成するトランジスタの少なくとも一方よりも、第１回路ブロックから離れた位置に配置される。
【発明の効果】
【００１４】
一実施形態に係る半導体装置によると、カラムセレクト部を構成するトランジスタのゲート長のばらつきを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る半導体装置の概略レイアウト図である。
【図２】図１の領域ＩＩにおける拡大図である。
【図３】第１実施形態に係る半導体装置におけるメモリ回路ブロックＭＥＭの回路図である。
【図４】第１実施形態に係る半導体装置における第１回路ブロックＣＩＲ１近傍でのメモリ回路ブロックＭＥＭの詳細レイアウト図である。
【図５】図４のＶ−Ｖにおける断面図である。
【図６】図４のＶＩ−ＶＩにおける断面図である。
【図７】図４のＶＩＩ−ＶＩＩにおける断面図である。
【図８】図４のＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】図４のＩＸ−ＩＸにおける断面図である。
【図１０】図４のＸ−Ｘにおける断面図である。
【図１１】図４のＸＩ−ＸＩにおける断面図である。
【図１２】第２実施形態に係る半導体装置の概略レイアウト図である。
【図１３】図１２の領域ＸＩＩＩにおける拡大図である。
【発明を実施するための形態】
【００１６】
実施形態の詳細を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の符号を付し、重複する説明は繰り返さない。
【００１７】
（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１８】
図１に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳ（図５〜１１参照）とを有している。第２面ＳＳは、第１面ＦＳの反対面である。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面（半導体基板ＳＵＢを構成する他の面よりも相対的に面積が大きい面）を構成している。
【００１９】
第１面ＦＳには、メモリ回路ブロックＭＥＭと、第１回路ブロックＣＩＲ１とが設けられている。第１面ＦＳには、第２回路ブロックＣＩＲ２と、第３回路ブロックＣＩＲ３とがさらに設けられていてもよい。第１回路ブロックＣＩＲ１は、例えばロジック回路により構成されている。第２回路ブロックＣＩＲ２は、例えばアナログ回路により構成されている。第３回路ブロックＣＩＲ３は、例えば入出力回路である。なお、第１回路ブロックＣＩＲ１は、アナログ回路により構成されていてもよく、入出力回路により構成されていてもよい。
【００２０】
メモリ回路ブロックＭＥＭにおけるトランジスタ密度は、第１回路ブロックＣＩＲ１におけるトランジスタ密度よりも大きい。なお、トランジスタ密度とは、単位面積当たりのトランジスタの数である。
【００２１】
図２に示されるように、メモリ回路ブロックＭＥＭは、メモリセルアレイＭＣＡと、ビット線ＢＬ１及びビット線ＢＬ２と、センスアンプ回路ＳＡＣとを有している。メモリ回路ブロックＭＥＭと第１回路ブロックＣＩＲ１とは、ビット線ＢＬ１及びビット線ＢＬ２の延在方向において、隣り合って配置されている。なお、以下においては、ビット線ＢＬ１及びビット線ＢＬ２の延在方向を、第１方向ＤＲ１という。
【００２２】
メモリセルアレイＭＣＡとセンスアンプ回路ＳＡＣとは、ビット線ＢＬ１及びビット線ＢＬ２により接続されている。センスアンプ回路ＳＡＣの中には、第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣接して配置されているものがある。
【００２３】
メモリセルアレイＭＣＡは、行列状に配列された複数のメモリセルＭＣ（図３参照）により構成されている。メモリセルアレイＭＣＡは、例えばＤＲＡＭ（Dynamic  Random  Access  Memory）セルである。なお、メモリセルアレイＭＣＡは、ＳＲＡＭ（Static  Random  Access  Memory）セルであってもよい。メモリセルアレイＭＣＡとセンスアンプ回路ＳＡＣとは、ビット線ＢＬ１及びビット線ＢＬ２を介して、互いに接続されている。なお、以下においては、メモリセルアレイＭＣＡがＤＲＡＭセルである場合を例として説明する。
【００２４】
図３に示されるように、センスアンプ回路ＳＡＣは、カラムセレクト部ＣＳＰと、センスアンプ部ＳＡＰと、イコライザ部ＩＣＰとを有している。
【００２５】
カラムセレクト部ＣＳＰは、トランジスタＴｒ１と、トランジスタＴｒ２とにより構成されている。トランジスタＴｒ１及びトランジスタＴｒ２は、例えばｎチャネルのトランジスタである。
【００２６】
トランジスタＴｒ１及びトランジスタＴｒ２のゲートは、列選択線ＹＳＷに接続されている。トランジスタＴｒ１のソースはビット線ＢＬ１に接続されており、トランジスタＴｒ１のドレインはデータ線ＤＬ１に接続されている。トランジスタＴｒ２のソースはビット線ＢＬ２に接続されており、トランジスタＴｒ２のドレインはデータ線ＤＬ２に接続されている。
【００２７】
センスアンプ部ＳＡＰは、トランジスタＴｒ３と、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ６とにより構成されている。トランジスタＴｒ３及びトランジスタＴｒ４は、例えばｎチャネルのトランジスタである。トランジスタＴｒ５及びトランジスタＴｒ６は、例えばｐチャネルのトランジスタである。
【００２８】
トランジスタＴｒ３及びトランジスタＴｒ５のゲートは、互いに接続され、かつ、ビット線ＢＬ２に接続されている。トランジスタＴｒ４及びトランジスタＴｒ６のゲートは、互いに接続され、かつ、ビット線ＢＬ１に接続されている。
【００２９】
トランジスタＴｒ３及びトランジスタＴｒ５のソースは、ビット線ＢＬ１に接続されている。トランジスタＴｒ４及びトランジスタＴｒ６のソースは、ビット線ＢＬ２に接続されている。トランジスタＴｒ３のドレイン及びトランジスタＴｒ４のドレインは、互いに接続され、かつ、センスアンプ駆動線ＳＡＤ１に接続されている。トランジスタＴｒ５のドレイン及びトランジスタＴｒ６のドレインは、互いに接続され、かつ、センスアンプ駆動線ＳＡＤ２に接続されている。
【００３０】
イコライザ部ＩＣＰは、トランジスタＴｒ７と、トランジスタＴｒ８と、トランジスタＴｒ９とにより構成されている。トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９は、例えばｎチャネルのトランジスタである。
【００３１】
トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９のゲートは、互いに接続され、かつ、イコライザ駆動線ＰＤＬに接続されている。トランジスタＴｒ７及びトランジスタＴｒ８のドレインは、電源線ＰＬに接続されている。電源線ＰＬには、プリチャージ電位が印加されている。プリチャージ電位は、例えば１／２×Ｖｄｄである。
【００３２】
トランジスタＴｒ７のソース及びトランジスタＴｒ９のドレインは、互いに接続され、かつ、ビット線ＢＬ１に接続されている。トランジスタＴｒ８のソース及びトランジスタＴｒ９のソースは、互いに接続され、かつ、ビット線ＢＬ２に接続されている。
【００３３】
メモリセルＭＣは、トランジスタＴｒ１０と、キャパシタＣとにより構成されている。トランジスタＴｒ１０のゲートは、行選択線ＷＬに接続されている。トランジスタＴｒ１０のソースは、ビット線ＢＬ１に接続されている。トランジスタＴｒ１０のドレインは、キャパシタＣに接続されている。
【００３４】
センスアンプ回路ＳＡＣの動作は以下のとおりである。すなわち、センスアンプ回路ＳＡＣの動作においては、第１に、イコライザ駆動線ＰＤＬがハイ状態とされる。これにより、ビット線ＢＬ１及びビット線ＢＬ２がプリチャージ電位にプリチャージされる。より具体的には、イコライザ駆動線ＰＤＬがハイ状態とされることにより、トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９がオン状態となり、プリチャージ電位がビット線ＢＬ１及びビット線ＢＬ２に供給される。
【００３５】
第２に、行選択線ＷＬがハイ状態とされる。これにより、トランジスタＴｒ１０がオン状態となり、キャパシタＣに蓄積された電荷による電位が、プリチャージ電位に重畳された形で、ビット線ＢＬ１に現れる。第３に、センスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２がハイ状態とされる。これにより、センスアンプ部ＳＡＰは、ビット線ＢＬ２の電位（すなわち、プリチャージ電位）との間で、ビット線ＢＬ１の電位の差動増幅を行う。
【００３６】
第４に、列選択線ＹＳＷがハイ状態とされる。これにより、トランジスタＴｒ１及びトランジスタＴｒ２がオン状態とされ、ビット線ＢＬ１及びビット線ＢＬ２の電位が、データ線ＤＬ１及びデータ線ＤＬ２に読み出される。
【００３７】
図４に示されるように、第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、第１方向ＤＲ１において、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１回路ブロックＣＩＲ１から離れた位置にある。
【００３８】
第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、イコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れた位置にあることが好ましい。センスアンプ部ＳＡＰを構成するトランジスタは、カラムセレクト部ＣＳＰを構成するトランジスタよりも、第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れた位置にあることが好ましい。
【００３９】
図５に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ１ａと、不純物拡散領域ＤＩＦ１ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ１が形成されている。ウェル領域ＷＲ１は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ１ａと不純物拡散領域ＤＩＦ１ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ１ａ及び不純物拡散領域ＤＩＦ１ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ１の導電型は、ｐ型である。
【００４０】
不純物拡散領域ＤＩＦ１ａと不純物拡散領域ＤＩＦ１ｂとにより挟み込まれているウェル領域ＷＲ１の上には、ゲート絶縁膜ＧＯ１が配置されている。ゲート絶縁膜ＧＯ１の上には、ゲート電極ＧＥ１が配置されている。不純物拡散領域ＤＩＦ１ａ、不純物拡散領域ＤＩＦ１ｂ、ウェル領域ＷＲ１、ゲート絶縁膜ＧＯ１及びゲート電極ＧＥ１は、トランジスタＴｒ１を構成している。
【００４１】
図６に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ２ａと、不純物拡散領域ＤＩＦ２ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ２が形成されている。ウェル領域ＷＲ２は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ２ａと不純物拡散領域ＤＩＦ２ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ２ａ及び不純物拡散領域ＤＩＦ２ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ２の導電型は、ｐ型である。
【００４２】
不純物拡散領域ＤＩＦ２ａと不純物拡散領域ＤＩＦ２ｂとにより挟み込まれているウェル領域ＷＲ２の上には、ゲート絶縁膜ＧＯ２が配置されている。ゲート絶縁膜ＧＯ２の上には、ゲート電極ＧＥ２が配置されている。不純物拡散領域ＤＩＦ２ａ、不純物拡散領域ＤＩＦ２ｂ、ウェル領域ＷＲ２、ゲート絶縁膜ＧＯ２及びゲート電極ＧＥ２は、トランジスタＴｒ２を構成している。
【００４３】
図７に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ３ａと、不純物拡散領域ＤＩＦ３ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ３が形成されている。ウェル領域ＷＲ３は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ３ａと不純物拡散領域ＤＩＦ３ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ３ａ及び不純物拡散領域ＤＩＦ３ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ３の導電型は、ｐ型である。
【００４４】
不純物拡散領域ＤＩＦ３ａと不純物拡散領域ＤＩＦ３ｂとにより挟み込まれているウェル領域ＷＲ３の上には、ゲート絶縁膜ＧＯ３が配置されている。ゲート絶縁膜ＧＯ３の上には、ゲート電極ＧＥ３が配置されている。不純物拡散領域ＤＩＦ３ａ、不純物拡散領域ＤＩＦ３ｂ、ウェル領域ＷＲ３、ゲート絶縁膜ＧＯ３及びゲート電極ＧＥ３は、トランジスタＴｒ３を構成している。
【００４５】
また、第１面ＦＳには、不純物拡散領域ＤＩＦ４ａと、ウェル領域ＷＲ４とが形成されている。ウェル領域ＷＲ４は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ３ｂと不純物拡散領域ＤＩＦ４ａとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ４ａの導電型は、例えばｎ型である。ウェル領域ＷＲ４の導電型は、ｐ型である。
【００４６】
不純物拡散領域ＤＩＦ３ｂと不純物拡散領域ＤＩＦ４ａとにより挟み込まれているウェル領域ＷＲ４の上には、ゲート絶縁膜ＧＯ４が配置されている。ゲート絶縁膜ＧＯ４の上には、ゲート電極ＧＥ４が配置されている。不純物拡散領域ＤＩＦ３ｂ、不純物拡散領域ＤＩＦ４ａ、ウェル領域ＷＲ４、ゲート絶縁膜ＧＯ４及びゲート電極ＧＥ４は、トランジスタＴｒ４を構成している。
【００４７】
図８に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ５ａと、不純物拡散領域ＤＩＦ５ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ５が形成されている。ウェル領域ＷＲ５は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ５ａと不純物拡散領域ＤＩＦ５ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ５ａ及び不純物拡散領域ＤＩＦ５ｂの導電型は、例えばｐ型である。ウェル領域ＷＲ５の導電型は、ｎ型である。
【００４８】
不純物拡散領域ＤＩＦ５ａと不純物拡散領域ＤＩＦ５ｂとにより挟み込まれているウェル領域ＷＲ５の上には、ゲート絶縁膜ＧＯ５が配置されている。ゲート絶縁膜ＧＯ５の上には、ゲート電極ＧＥ５が配置されている。不純物拡散領域ＤＩＦ５ａ、不純物拡散領域ＤＩＦ５ｂ、ウェル領域ＷＲ５、ゲート絶縁膜ＧＯ５及びゲート電極ＧＥ５は、トランジスタＴｒ５を構成している。
【００４９】
また、第１面ＦＳには、不純物拡散領域ＤＩＦ６ａと、ウェル領域ＷＲ６とが形成されている。ウェル領域ＷＲ６は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ５ｂと不純物拡散領域ＤＩＦ６ａとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ６ａの導電型は、例えばｐ型である。ウェル領域ＷＲ６の導電型は、ｎ型である。
【００５０】
不純物拡散領域ＤＩＦ５ｂと不純物拡散領域ＤＩＦ６ａとにより挟み込まれているウェル領域ＷＲ６の上には、ゲート絶縁膜ＧＯ６が配置されている。ゲート絶縁膜ＧＯ６の上には、ゲート電極ＧＥ６が配置されている。不純物拡散領域ＤＩＦ５ｂ、不純物拡散領域ＤＩＦ６ａ、ウェル領域ＷＲ６、ゲート絶縁膜ＧＯ６及びゲート電極ＧＥ６は、トランジスタＴｒ６を構成している。
【００５１】
図９に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ７ａと、不純物拡散領域ＤＩＦ７ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ７が形成されている。ウェル領域ＷＲ７は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ７ａと不純物拡散領域ＤＩＦ７ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ７ａ及び不純物拡散領域ＤＩＦ７ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ７の導電型は、ｐ型である。
【００５２】
不純物拡散領域ＤＩＦ７ａと不純物拡散領域ＤＩＦ７ｂとにより挟み込まれているウェル領域ＷＲ７の上には、ゲート絶縁膜ＧＯ７が配置されている。ゲート絶縁膜ＧＯ７の上には、ゲート電極ＧＥ７が配置されている。不純物拡散領域ＤＩＦ７ａ、不純物拡散領域ＤＩＦ７ｂ、ウェル領域ＷＲ７、ゲート絶縁膜ＧＯ７及びゲート電極ＧＥ７は、トランジスタＴｒ７を構成している。
【００５３】
図１０に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ８ａと、不純物拡散領域ＤＩＦ８ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ８が形成されている。ウェル領域ＷＲ８は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ８ａと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ８ａ及び不純物拡散領域ＤＩＦ８ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ８の導電型は、ｐ型である。
【００５４】
不純物拡散領域ＤＩＦ８ａと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれているウェル領域ＷＲ８の上には、ゲート絶縁膜ＧＯ８が配置されている。ゲート絶縁膜ＧＯ８の上には、ゲート電極ＧＥ８が配置されている。不純物拡散領域ＤＩＦ８ａ、不純物拡散領域ＤＩＦ８ｂ、ウェル領域ＷＲ８、ゲート絶縁膜ＧＯ８及びゲート電極ＧＥ８は、トランジスタＴｒ８を構成している。
【００５５】
図１１に示されるように、第１面ＦＳには、ウェル領域ＷＲ９が形成されている。ウェル領域ＷＲ９は、不純物拡散領域ＤＩＦ７ｂと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ７ｂと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれているウェル領域ＷＲ９の上には、ゲート絶縁膜ＧＯ９が配置されている。ゲート絶縁膜ＧＯ９の上には、ゲート電極ＧＥ９が配置されている。不純物拡散領域ＤＩＦ７ｂ、不純物拡散領域ＤＩＦ８ｂ、ウェル領域ＷＲ９、ゲート絶縁膜ＧＯ９及びゲート電極ＧＥ９は、トランジスタＴｒ９を構成している。
【００５６】
図５〜図１１に示されるように、第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ２とを有している。層間絶縁膜ＩＬＤ１は、トランジスタＴｒ１〜トランジスタＴｒ１０を覆うように、第１面ＦＳの上に配置されている。ビット線ＢＬ１及びビット線ＢＬ２は、層間絶縁膜ＩＬＤ１の上に形成されている。
【００５７】
第１実施形態に係る半導体装置は、配線ＷＬ１ａ〜配線ＷＬ１ｉを有している。配線ＷＬ１ａ〜配線ＷＬ１ｉは、層間絶縁膜ＩＬＤ１の上に配置されている。層間絶縁膜ＩＬＤ１中には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤ１を厚さ方向に貫通している。コンタクトホールＣＨ中には、コンタクトプラグＣＰが埋め込まれている。
【００５８】
配線ＷＬ１ａは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ１ａに接続されている。配線ＷＬ１ｂは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ２ａに接続されている。
【００５９】
配線ＷＬ１ｃは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ３ｂに接続されている。配線ＷＬ１ｄは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ５ｂに接続されている。配線ＷＬ１ｅは、コンタクトプラグＣＰにより、ゲート電極ＧＥ３及びゲート電極ＧＥ５に接続されている。配線ＷＬ１ｆは、コンタクトプラグＣＰにより、ゲート電極ＧＥ４及びゲート電極ＧＥ６に接続されている。
【００６０】
配線ＷＬ１ｇは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ７ａに接続されている。配線ＷＬ１ｈは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ８ａに接続されている。
【００６１】
配線ＷＬ１ｉは、コンタクトプラグＣＰにより、ゲート電極ＧＥ７、ゲート電極ＧＥ８及びゲート電極ＧＥ９に接続されている。ビット線ＢＬ１は、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ１ｂ、不純物拡散領域ＤＩＦ３ａ、ＤＩＦ５ａ及び不純物拡散領域ＤＩＦ７ｂに接続されている。ビット線ＢＬ２は、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ２ｂ、不純物拡散領域ＤＩＦ４ａ、ＤＩＦ６ａ及び不純物拡散領域ＤＩＦ８ｂに接続されている。
【００６２】
層間絶縁膜ＩＬＤ２は、ビット線ＢＬ１及びビット線ＢＬ２並びに配線ＷＬ１ａ〜配線ＷＬ１ｉを覆うように、層間絶縁膜ＩＬＤ１の上に配置されている。データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ、センスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２並びに配線ＷＬ２ａ及び配線ＷＬ２ｂは、層間絶縁膜ＩＬＤ２の上に配置されている。層間絶縁膜ＩＬＤ２中には、ビアホールＶＨが形成されている。ビアホールＶＨは、層間絶縁膜ＩＬＤ２を厚さ方向に貫通している。ビアホールＶＨには、ビアプラグＶＰが埋め込まれている。
【００６３】
データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、第２方向ＤＲ２に沿って延在している。第２方向ＤＲ２は、第１方向ＤＲ１に交差している。第２方向ＤＲ２は、第１方向ＤＲ１に直交していることが好ましい。
【００６４】
データ線ＤＬ１は、ビアプラグＶＰにより、配線ＷＬ１ａに接続されている。データ線ＤＬ２は、ビアプラグＶＰにより、配線ＷＬ１ｂに接続されている。イコライザ駆動線ＰＤＬは、ビアプラグＶＰにより、配線ＷＬ１ｉに接続されている。電源線ＰＬは、ビアプラグＶＰにより、配線ＷＬ１ｇ及び配線ＷＬ１ｈに接続されている。センスアンプ駆動線ＳＡＤ１は、ビアプラグＶＰにより、配線ＷＬ１ｃに接続されている。センスアンプ駆動線ＳＡＤ２は、ビアプラグＶＰにより、配線ＷＬ１ｄに接続されている。
【００６５】
配線ＷＬ２ａは、ビアプラグＶＰにより、配線ＷＬ１ｆ及びビット線ＢＬ１に接続されている。配線ＷＬ２ｂは、ビアプラグＶＰにより、配線ＷＬ１ｅ及びビット線ＢＬ２に接続されている。
【００６６】
トランジスタＴｒ１はゲート長Ｌ１を有しており、トランジスタＴｒ２はゲート長Ｌ２を有している。トランジスタＴｒ３はゲート長Ｌ３を有しており、トランジスタＴｒ４はゲート長Ｌ４を有している。トランジスタＴｒ５はゲート長Ｌ５を有しており、トランジスタＴｒ６はゲート長Ｌ６を有している。トランジスタＴｒ７はゲート長Ｌ７を有していおり、トランジスタＴｒ８はゲート長Ｌ８を有しており、トランジスタＴｒ９はゲート長Ｌ９を有している。
【００６７】
好ましくは、ゲート長Ｌ１及びゲート長Ｌ２は６０ｎｍ以下である。好ましくは、ゲート長Ｌ１及びゲート長Ｌ２は、ゲート長Ｌ３〜ゲート長Ｌ９よりも短い。
【００６８】
第１実施形態に係る半導体装置は、絶縁分離膜ＩＳＬを有している。絶縁分離膜ＩＳＬは、第１面ＦＳに形成されている。絶縁分離膜ＩＳＬは、ＳＴＩ（Shallow  Trench  Isolation）構造であってもよい。すなわち、絶縁分離膜ＩＳＬは、第１面ＦＳに形成され、かつ、第２面ＳＳに向かって延在する溝に埋め込まれていてもよい。
【００６９】
絶縁分離膜ＩＳＬは、トランジスタＴｒ１〜トランジスタＴｒ９を互いに絶縁分離している。このことを別の観点からいえば、絶縁分離膜ＩＳＬは、不純物拡散領域ＤＩＦ１ａ〜不純物拡散領域ＤＩＦ８ｂ及びウェル領域ＷＲ１〜ＷＲ９が設けられている部分以外の第１面ＦＳに設けられている。
【００７０】
第１方向ＤＲ１において、カラムセレクト部ＣＳＰとセンスアンプ部ＳＡＰとの距離ＤＩＳ１（図４参照）は、カラムセレクト部ＣＳＰとイコライザ部ＩＣＰとの距離ＤＩＳ２（図４参照）よりも大きいことが好ましい。距離ＤＩＳ１は、カラムセレクト部ＣＳＰを構成するトランジスタのうち最もセンスアンプ部ＳＡＰ側にあるトランジスタと、センスアンプ部ＳＡＰを構成するトランジスタのうち最もカラムセレクト部ＣＳＰ側にあるトランジスタとの距離である。距離ＤＩＳ２は、カラムセレクト部ＣＳＰを構成するトランジスタのうち最もイコライザ部ＩＣＰ側にあるトランジスタと、イコライザ部ＩＣＰを構成するトランジスタのうち最もカラムセレクト部ＣＳＰ側にあるトランジスタとの距離である。なお、２つのトランジスタ間の距離とは、当該２つのトランジスタの間に形成されている絶縁分離膜ＩＳＬの第１方向ＤＲ１における長さである。距離ＤＩＳ１は、距離ＤＩＳ２の１．５倍以下であることが好ましい。
【００７１】
ゲート絶縁膜ＧＯ１〜ゲート絶縁膜ＧＯ９は、例えば二酸化珪素（ＳｉＯ２）により形成される。ゲート電極ＧＥ１〜ゲート電極ＧＥ９及び列選択線ＹＳＷは、例えば不純物がドープされた多結晶のＳｉにより形成される。コンタクトプラグＣＰ及びビアプラグＶＰは、例えばタングステン（Ｗ）により形成される。
【００７２】
層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２は、例えばＳｉＯ２により形成される。ビット線ＢＬ１及びビット線ＢＬ２、配線ＷＬ１ａ〜配線ＷＬ１ｉ、配線ＷＬ２ａ及び配線ＷＬ２ｂ、データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、例えばアルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、Ｃｕ合金等により形成される。
【００７３】
（第１実施形態に係る半導体装置の製造方法）
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
【００７４】
第１実施形態に係る半導体装置の製造方法は、従来公知の方法により製造される。より具体的には、不純物拡散領域ＤＩＦ１ａ〜不純物拡散領域ＤＩＦ８ｂ及びウェル領域ＷＲ１〜ウェル領域ＷＲ９は、例えばイオン注入により形成される。ゲート絶縁膜ＧＯ１〜ゲート絶縁膜ＧＯ９は、例えば熱酸化により形成される。
【００７５】
ゲート電極ＧＥ１〜ゲート電極ＧＥ９及び列選択線ＹＳＷは、例えばゲート電極ＧＥ１〜ゲート電極ＧＥ９を構成する材料をＣＶＤ（Chemical  Vapor  Deposition）等で製膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２は、例えば層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２を構成する材料をＣＶＤ等で成膜するとともに、ＣＭＰ（Chemical  Mechanical  Polishing）で平坦化することにより形成される。
【００７６】
コンタクトプラグＣＰは、例えばＲＩＥ（Reactive  Ion  Etching）等により層間絶縁膜ＩＬＤ１に形成されたコンタクトホールＣＨにＣＶＤ等でコンタクトプラグＣＰを構成する材料を埋め込むとともに、コンタクトホールＣＨからはみ出した材料をＣＭＰ等で除去することにより形成される。ビアプラグＶＰは、例えばＲＩＥ等により層間絶縁膜ＩＬＤ２に形成されたビアホールＶＨにＣＶＤ等でビアプラグＶＰを構成する材料を埋め込むとともに、ビアホールＶＨからはみ出した材料をＣＭＰ等で除去することにより形成される。
【００７７】
ビット線ＢＬ１及びビット線ＢＬ２、配線ＷＬ１ａ〜配線ＷＬ１ｉ、配線ＷＬ２ａ及び配線ＷＬ２ｂ、データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、これらを構成する材料をスパッタリング等で成膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。
【００７８】
（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の効果を説明する。
【００７９】
カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において、第１回路ブロックＣＩＲ１に近い位置に配置されている場合、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、相対的にトランジスタ密度が低い第１回路ブロックＣＩＲ１の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、第１回路ブロックＣＩＲ１に近いメモリ回路ブロックＭＥＭの外周部に形成されるトランジスタと、メモリ回路ブロックＭＥＭの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。結果として、メモリ回路ブロックＭＥＭにおける位置に応じて、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長に、ばらつきが生じやすい。トランジスタのゲート長にばらつきが生じると、例えば、メモリセルの書き込み特性にばらつきが生じる。
【００８０】
他方、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１方向ＤＲ１において、第１回路ブロックＣＩＲ１から離れた位置に配置されている。
【００８１】
そのため、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタは、メモリ回路ブロックＭＥＭの外周部より内側の領域に配置されるため、その製造時に、相対的にトランジスタ密度が低い第１回路ブロックＣＩＲ１の影響を受けにくい。その結果、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じにくい。すなわち、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタの駆動能力不足を原因とする不良が生じにくい。また、ゲート周辺の影響を除去するために、メモリ回路ブロックＭＥＭの外周部にダミーゲートを設けることが考えられるが、このようなダミーゲートを設けた場合、メモリ回路ブロックＭＥＭの面積が増大してしまう。これに対して、第１実施形態に係る半導体装置では、回路レイアウトの変更で周辺環境からの影響によるゲート長のばらつきを抑制することができるため、メモリ回路ブロックＭＥＭの面積を増加させる必要がない。
【００８２】
一般に、ゲート長が短くなるほど、ゲート長のばらつきが生じやすくなる傾向にある。そのため、ゲート長Ｌ１が６０ｎｍ以下の場合、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長は、相対的にトランジスタ密度の低い第１回路ブロックＣＩＲ１の影響を受けやすい。第１実施形態に係る半導体装置においては、このような場合でも、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが抑制される。
【００８３】
センスアンプ部ＳＡＰを構成するトランジスタは、カラムセレクト部ＣＳＰを構成するトランジスタよりも、ゲート長のばらつきに対する感度が高い（ゲート長のばらつきに対する許容度が低い）。第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れて配置されるトランジスタほど、第１回路ブロックＣＩＲ１の影響によるゲート長のばらつきが生じにくい。
【００８４】
そのため、第１実施形態に係る半導体装置において、イコライザ部ＩＣＰを構成するトランジスタが第１方向ＤＲ１においてカラムセレクト部ＣＳＰを構成するトランジスタよりも第１回路ブロックＣＩＲ１に近い位置に配置され、かつ、センスアンプ部ＳＡＰを構成するトランジスタが第１方向ＤＲ１においてカラムセレクト部ＣＳＰを構成するトランジスタよりも第１回路ブロックＣＩＲ１から離れた位置に配置される場合、センスアンプ回路ＳＡＣを構成するトランジスタを、要求されるゲート長のばらつきの許容度に応じて配列することができる。
【００８５】
イコライザ部ＩＣＰはデジタル的な動作を行う一方、カラムセレクト部ＣＳＰ及びセンスアンプ部ＳＡＰはアナログ的な動作を行う。また、カラムセレクト部ＣＳＰ及びセンスアンプ部ＳＡＰは、読出し・書き込み時において、同時に動作する。そのため、カラムセレクト部ＣＳＰとセンスアンプ部ＳＡＰの間においては、各々のウェル領域の間におけるリーク、基板電位のフローティングを抑制する必要がある。
【００８６】
第１実施形態に係る半導体装置において、距離ＤＩＳ１が距離ＤＩＳ２よりも大きい場合には、このような問題の発生を抑制することができる。特に、距離ＤＩＳ１が距離ＤＩＳ２の１．５倍以下である場合、回路面積の増加を抑制しつつ、上記のような問題の発生を抑制することができる。
【００８７】
（第２実施形態に係る半導体装置）
以下に、第２実施形態に係る半導体装置を説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点を主に説明し、重複する説明は繰り返さない。
【００８８】
図１２に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、外周ＰＥＲを有している。第２実施形態に係る半導体装置において、第１面ＦＳには、メモリ回路ブロックＭＥＭと、第１回路ブロックＣＩＲ１と、第２回路ブロックＣＩＲ２と、第３回路ブロックＣＩＲ３とが形成されている。なお、第２実施形態に係る半導体装置においては、第１回路ブロックＣＩＲ１、第２回路ブロックＣＩＲ２及び第３回路ブロックＣＩＲ３は、形成されていなくてもよい。
【００８９】
図１３に示すように、第２実施形態に係る半導体装置においては、メモリ回路ブロックＭＥＭは、メモリセルアレイＭＣＡと、ビット線ＢＬ１及びビット線ＢＬ２と、センスアンプ回路ＳＡＣとを有している。センスアンプ回路ＳＡＣの中には、ビット線ＢＬ１及びビット線ＢＬ２の延在方向（第１方向ＤＲ１）において、外周ＰＥＲ（外周ＰＥＲを構成する辺）と隣り合っているものがある。なお、メモリ回路ブロックＭＥＭの外側にＩ／Ｏセル等の他の回路ブロックが配置されている場合、「センスアンプ回路ＳＡＣが外周ＰＥＲと隣り合う」は、平面視において、センスアンプ回路ＳＡＣが当該他の回路ブロックを挟んで外周ＰＥＲに対向するように配置されていることを意味する。
【００９０】
第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、第１方向ＤＲ１において、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１回路ブロックＣＩＲ１から離れた位置にある。
【００９１】
カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において、外周ＰＥＲに近い位置に配置されている場合、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、外周ＰＥＲの外側の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、外周ＰＥＲに近いメモリ回路ブロックＭＥＭの外周部に形成されるトランジスタとメモリ回路ブロックＭＥＭの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。この場合には、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じやすい。
【００９２】
他方、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１方向ＤＲ１において、外周ＰＥＲから離れた位置に配置されている。
【００９３】
そのため、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、外周ＰＥＲの外側の影響を受けにくい。その結果、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じにくい。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９５】
ＢＬ１，ＢＬ２  ビット線、Ｃ  キャパシタ、ＣＨ  コンタクトホール、ＣＩＲ１  第１回路ブロック、ＣＩＲ２  第２回路ブロック、ＣＩＲ３  第３回路ブロック、ＣＰ  コンタクトプラグ、ＣＳＰ  カラムセレクト部、ＤＬ１，ＤＬ２  データ線、ＤＩＦ１ａ，ＤＩＦ１ｂ，ＤＩＦ２ａ，ＤＩＦ２ｂ，ＤＩＦ３ａ，ＤＩＦ３ｂ，ＤＩＦ４ａ，ＤＩＦ５ａ，ＤＩＦ５ｂ，ＤＩＦ６ａ，ＤＩＦ７ａ，ＤＩＦ７ｂ，ＤＩＦ８ａ，ＤＩＦ８ｂ  不純物拡散領域、ＤＩＳ１，ＤＩＳ２  距離、ＤＲ１  第１方向、ＤＲ２  第２方向、ＦＳ  第１面、ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６，ＧＥ７，ＧＥ８，ＧＥ９  ゲート電極、ＧＯ１，ＧＯ２，ＧＯ３，ＧＯ４，ＧＯ５，ＧＯ６，ＧＯ７，ＧＯ８，ＧＯ９  ゲート絶縁膜、ＩＣＰ  イコライザ部、ＩＬＤ１，ＩＬＤ２  層間絶縁膜、ＩＳＬ  絶縁分離膜、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９  ゲート長、ＭＣ  メモリセル、ＭＣＡ  メモリセルアレイ、ＭＥＭ  メモリ回路ブロック、ＰＤＬ  イコライザ駆動線、ＰＥＲ  外周、ＰＬ  電源線、ＳＡＣ  センスアンプ回路、ＳＡＤ１，ＳＡＤ２  センスアンプ駆動線、ＳＡＰ  センスアンプ部、ＳＳ  第２面、ＳＵＢ  半導体基板、Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０  トランジスタ、ＶＨ  ビアホール、ＶＰ  ビアプラグ、ＷＬ  行選択線、ＷＬ１ａ，ＷＬ１ｂ，ＷＬ１ｃ，ＷＬ１ｄ，ＷＬ１ｅ，ＷＬ１ｆ，ＷＬ１ｇ，ＷＬ１ｈ，ＷＬ１ｉ  配線、ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８，ＷＲ９  ウェル領域、ＹＳＷ  列選択線。
【図１】
2019145551.tif 000003
【図２】
2019145551.tif 000004
【図３】
2019145551.tif 000005
【図４】
2019145551.tif 000006
【図５】
2019145551.tif 000007
【図６】
2019145551.tif 000008
【図７】
2019145551.tif 000009
【図８】
2019145551.tif 000010
【図９】
2019145551.tif 000011
【図１０】
2019145551.tif 000012
【図１１】
2019145551.tif 000013
【図１２】
2019145551.tif 000014
【図１３】
2019145551.tif 000015