(57)【要約】【課題】酸化膜電界とＪＦＥＴ領域の寄生抵抗とのトレードオフ関係を改善する半導体装置および半導体装置の製造方法を提供する。【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴは、エピタキシャル成長させたｎ-型ドリフト層２およびｐ型ベース層６を備える。ｎ-型ドリフト層２の内部には、ｎ型領域５、第１ｐ+型領域３が設けられる。ｎ型領域５は、下側ｎ型領域５ａと、下側ｎ型領域５ａより不純物濃度の低い上側ｎ型領域５ｂとからなり、下側ｎ型領域５ａは、トレンチ１８間および第１ｐ+型領域３間に部分的に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記第１半導体領域は、下部第１半導体領域と、前記下部第１半導体領域の表面と接し、前記下部第１半導体領域より不純物濃度の低い上部第１半導体領域とからなり、
前記下部第１半導体領域は、前記トレンチ間および前記第２半導体領域間に部分的に設けられていることを特徴とする半導体装置。
【請求項２】
前記第２半導体領域は、前記第２半導体領域の表面領域と、前記第２半導体領域の前記表面領域より前記半導体基板側の前記第２半導体領域の下部領域とからなり、前記第２半導体領域の前記表面領域の不純物濃度は、前記第２半導体領域の前記下部領域の不純物濃度より高く、前記第２半導体領域の前記表面領域の幅は、前記第２半導体領域の前記下部領域の幅より広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部第１半導体領域は、前記下部第１半導体領域の表面領域と、前記下部第１半導体領域の前記表面領域より前記半導体基板側の前記下部第１半導体領域の下部領域とからなり、前記下部第１半導体領域の前記表面領域の不純物濃度は、前記下部第１半導体領域の前記下部領域の不純物濃度より高く、前記下部第１半導体領域の前記表面領域の幅は、前記下部第１半導体領域の前記下部領域の幅より狭いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする請求項１〜３のいずれかに一つに記載の半導体装置。
【請求項５】
第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第２工程と、
前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第３工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第４工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域を形成する第５工程と、
前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接するトレンチを形成する第６工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
を含み、
前記第１半導体領域は、下部第１半導体領域と、前記下部第１半導体領域の表面と接し、前記下部第１半導体領域より不純物濃度の低い上部第１半導体領域とからなり、
前記第２工程においては、前記下部第１半導体領域を、前記トレンチ間および前記第２半導体領域間に部分的に形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２半導体領域は、複数の加速エネルギーを有する多段イオン注入により形成され、最も加速エネルギーが小さいイオン注入のドーズ量は、他の加速エネルギーのイオン注入のドーズ量より多いことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記下部第１半導体領域は、複数の加速エネルギーを有する多段イオン注入により形成され、最も加速エネルギーが小さいイオン注入のドーズ量は、他の加速エネルギーのイオン注入のドーズ量より多いことを特徴とする請求項５または６に半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【０００３】
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
【０００４】
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間に、トレンチと平行にストライプ状のｐ+型ベース領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状のｐ+型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。また、トレンチとトレンチの間に、トレンチと平行にストライプ状のｐ+型ベース領域を設ける技術が提案されている（例えば、下記特許文献２参照）。
【０００５】
また、セルピッチを４μｍ以下に短縮する場合、ｐ+型ベース領域をトレンチと直交させることで、合わせズレに強い構造とすることができる。以下に、従来の炭化珪素半導体装置の断面図と断平面図を示す。図２０は、従来の炭化珪素半導体装置の構造を示す図２５のＡ−Ａ’部分の断面図である。また、図２１は、従来の炭化珪素半導体装置の構造を示す図２６のＢ−Ｂ’部分の断面図である。また、図２２は、従来の炭化珪素半導体装置の構造を示す図２５のＣ−Ｃ’部分の断面図である。図２３は、従来の炭化珪素半導体装置の構造を示す図２５のＤ−Ｄ’部分の断面図である。また、図２４は、従来の炭化珪素半導体装置の構造を示す図２５のＥ−Ｅ’部分の断面図である。また、図２５は、従来の炭化珪素半導体装置の構造を示す図２０のＧ−Ｇ’部分での断平面図である。また、図２６は、従来の炭化珪素半導体装置の構造を示す図２０のＧ−Ｇ‘部分での他の断平面図である。
【０００６】
図２０〜図２４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型ドリフト層２、電流拡散領域であるｎ型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００７】
ｎ型領域５には、図２０、図２１で示すようにトレンチ１８の底面を部分的に覆う、トレンチ１８と直交する第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層２に達しない深さで設けられている。また、ｎ型領域５には、図２１に示すように隣り合うトレンチ１８間（メサ部）に、第２ｐ+型領域４が選択的に設けられている。第２ｐ+型領域４と第１ｐ+型領域３は同時に形成されてもかまわない。第２ｐ+型領域４は、ｐ型ベース層６に接するように設けられている。符号７〜１４は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、バリアメタル、ソース電極およびソース電極パッドである。また、ｎ型領域５には、図２０、２１、２２に示すように、トレンチ１８の底面に第３ｐ+型領域１５が設けられてもよい。
【０００８】
図２５、図２６は、従来の炭化珪素半導体装置の図２０のＧ−Ｇ’部分での断平面図である。図２５、図２６に示すように、第２ｐ+型領域４は、第１ｐ+型領域３の表面に設けられ、トレンチ１８間に部分的に設けられている。また、図２０〜図２２において、Ｘはセルピッチを示し、約２．０〜４．０μｍである。図２５、図２６において、Ｙは、第１ｐ+型領域３の、トレンチ１８の奥行き方向の幅を示し、約１．０μｍであり、Ｚは、第１ｐ+型領域３の、トレンチ１８の奥行き方向の間隔を示し、約１．０μｍである。図２０〜図２６では、トレンチ１８間に第２ｐ+型領域４が設けられない図２５のトレンチ間と、第２ｐ+型領域４が設けられた図２６のトレンチ間が交互に設けられた構造で説明した。しかし、図２５の第２ｐ+型領域４が設けられないトレンチ間を４〜１６の複数を並列に連続して設け、図２５のトレンチ間が連続した並列の複数に対して図２６のトレンチ間を１とした割合で反復形成する場合もある。
【０００９】
図２０〜図２６の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ+型領域３、第２ｐ+型領域４と、ｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にある。このため、第１ｐ+型領域３、第２ｐ+型領域４と、ｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。また、第２ｐ+型領域４をトレンチと直交することで、合わせズレに強い構造となり、セルピッチを４μｍ以下とすることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１５−７２９９９号公報
【特許文献２】特開２０１５−１９２０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、第２ｐ+型領域４がトレンチと直交する直交構造においては、第２ｐ+型領域４の間隔Ｚを広くすると、第１ｐ+型領域３および第２ｐ+型領域４が減少するため、トレンチ１８の底部の酸化膜電界が増加する。一方、第２ｐ+型領域４の間隔Ｚを狭くすると、チャネルが形成される領域が減少するため、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域の寄生抵抗が増加する。このように、直交構造では、酸化膜電界とＪＦＥＴ領域の寄生抵抗にはトレードオフ関係があり、酸化膜電界を抑制し、ＪＦＥＴ領域の寄生抵抗を抑えることは難しかった。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、酸化膜電界とＪＦＥＴ領域の寄生抵抗とのトレードオフ関係を改善できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域が設けられる。前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域は、下部第１半導体領域と、前記下部第１半導体領域の表面と接し、前記下部第１半導体領域より不純物濃度の低い上部第１半導体領域とからなる。また、前記下部第１半導体領域は、前記トレンチ間および前記第２半導体領域間に部分的に設けられている。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第２半導体領域の表面領域と、前記第２半導体領域の前記表面領域より前記半導体基板側の前記第２半導体領域の下部領域とからなり、前記第２半導体領域の前記表面領域の不純物濃度は、前記第２半導体領域の前記下部領域の不純物濃度より高く、前記第２半導体領域の前記表面領域の幅は、前記第２半導体領域の前記下部領域の幅より広いことを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記下部第１半導体領域は、前記下部第１半導体領域の表面領域と、前記下部第１半導体領域の前記表面領域より前記半導体基板側の前記下部第１半導体領域の下部領域とからなり、前記下部第１半導体領域の前記表面領域の不純物濃度は、前記下部第１半導体領域の前記下部領域の不純物濃度より高く、前記下部第１半導体領域の前記表面領域の幅は、前記下部第１半導体領域の前記下部領域の幅より狭いことを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする。
【００１７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第３工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第４工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域を形成する第５工程を行う。次に、前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接するトレンチを形成する第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。前記第１半導体領域は、下部第１半導体領域と、前記下部第１半導体領域の表面と接し、前記下部第１半導体領域より不純物濃度の低い上部第１半導体領域とからなる。また、前記第２工程では、前記下部第１半導体領域を、前記トレンチ間および前記第２半導体領域間に部分的に形成する。
【００１８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域は、複数の加速エネルギーを有する多段イオン注入により形成され、最も加速エネルギーが小さいイオン注入のドーズ量は、他の加速エネルギーのイオン注入のドーズ量より多いことを特徴とする。
【００１９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記下部第１半導体領域は、複数の加速エネルギーを有する多段イオン注入により形成され、最も加速エネルギーが小さいイオン注入のドーズ量は、他の加速エネルギーのイオン注入のドーズ量より多いことを特徴とする。
【００２０】
上述した発明によれば、下側ｎ型領域（下部第１半導体領域）は、トレンチの幅方向では、トレンチの間に部分的に設けられる。これにより、トレンチ間には、下側ｎ型領域より不純物濃度が低いｎ-型ドリフト層（第１導電型の第１半導体層）が設けられる。このため、トレンチの底面付近の空乏層を広げやすくして、酸化膜電界を抑制し、トレンチ間の空乏層を広げにくくすることで、ＪＦＥＴ寄生抵抗を抑制し、酸化膜電界とＪＦＥＴ領域の寄生抵抗とのトレードオフ関係を改善することができる。
【００２１】
また、第１ｐ+型領域（第２半導体領域）の表面層の幅は第１ｐ+型領域の下部層の幅よりも広い。これにより、トレンチの底部付近の空乏層を広げやすくして、酸化膜電界を抑制する。トレンチ間の空乏層も広がりやすくなるので、ＪＦＥＴ寄生抵抗がわずかに増加するが、電流経路に対する距離が短いので影響は小さい。さらに、下側ｎ型領域の表面層の幅が、下側ｎ型領域の下部層の幅よりも狭いことにより、上記により、わずかに増加したＪＦＥＴ寄生抵抗を抑えることができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置および半導体装置の製造方法によれば、酸化膜電界とＪＦＥＴ領域の寄生抵抗とのトレードオフ関係を改善できるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＣ−Ｃ’部分の断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＤ−Ｄ’部分の断面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＥ−Ｅ’部分の断面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＦ−Ｆ’部分の断面図である。
【図５】実施の形態１にかかる炭化珪素半導体装置の構造を示す図４の点線部分の拡大断面図である。
【図６】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＨ−Ｈ’部分での断平面図である。
【図７】実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。
【図８】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図９Ａ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図９Ｂ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図１０Ａ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図１０Ｂ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図１１Ａ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図１１Ｂ】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図１２】第１ｐ+型領域の表面層および第１ｐ+型領域の下部層を形成するためのドーズ量を示す表である。
【図１３】従来のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。
【図１４】本発明のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。
【図１５】第１ｐ+型領域の表面層および第１ｐ+型領域の下部層を形成するためのドーズ量を示す表である。
【図１６】従来のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。
【図１７】本発明のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。
【図１８】実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＣ−Ｃ’部分の断面図である。
【図１９】実施の形態２にかかる炭化珪素半導体装置の第３ｐ+型領域の構造を示す断平面図である。
【図２０】従来の炭化珪素半導体装置の構造を示す図２５のＡ−Ａ’部分の断面図である。
【図２１】従来の炭化珪素半導体装置の構造を示す図２６のＢ−Ｂ’部分の断面図である。
【図２２】従来の炭化珪素半導体装置の構造を示す図２５のＣ−Ｃ’部分の断面図である。
【図２３】従来の炭化珪素半導体装置の構造を示す図２５のＤ−Ｄ’部分の断面図である。
【図２４】従来の炭化珪素半導体装置の構造を示す図２５のＥ−Ｅ’部分の断面図である。
【図２５】従来の炭化珪素半導体装置の構造を示す図２０のＧ−Ｇ’部分での断平面図である。
【図２６】従来の炭化珪素半導体装置の構造を示す図２０のＧ−Ｇ’部分での他の断平面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。以下に、実施の形態１にかかる炭化珪素半導体装置の断面図と上面図と斜視図を示す。
【００２６】
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＣ−Ｃ’部分の断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＤ−Ｄ’部分の断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＥ−Ｅ’部分の断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６のＦ−Ｆ’部分の断面図である。図５は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図４の点線部分の拡大断面図である。図６は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＨ−Ｈ’部分での断平面図である。図７は、実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。ここで、実施の形態１の図２５のＡ−Ａ’部分および図２６のＢ−Ｂ’部分に該当する断面は、従来の炭化珪素半導体装置の構造と同様であるため省略する（図２０、図２１参照）。
【００２７】
図１〜図５、図７には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図１８においても同様）。図１〜図７に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
【００２８】
炭化珪素基体は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ+型ソース領域（第１導電型の第３半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１３側）の表面層には、ｐ型ベース層６に接するようにｎ型領域（第１導電型の第１半導体領域）５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。
【００２９】
このｎ型領域５は、下側ｎ型領域５ａと、下側ｎ型領域５ａの表面と接する上側ｎ型領域５ｂとからなる。下側ｎ型領域５ａは、図１に示すように、トレンチ１８の底面より下方向（ｎ+型炭化珪素基板１側）に設けられ、トレンチ１８の幅方向では、トレンチ１８の間に部分的に設けられている。また、下側ｎ型領域５ａは、図１に示すように、トレンチ１８の幅方向では、下側ｎ型領域５ａが設けられていないところは、ｎ-型ドリフト層２が設けられている。また、下側ｎ型領域５ａは、図６、図７に示すように、トレンチ１８の奥行き方向と平行に部分的に設けられている。また、図４に示すように、トレンチ１８の奥行き方向では、下側ｎ型領域５ａが設けられていないところは、後述する第１ｐ+型領域３が設けられている。
【００３０】
また、図１、図６に示すように、例えば下側ｎ型領域５ａは、トレンチ１８の幅方向に、トレンチ１８の側壁から０．２μｍ離して設けられ、トレンチ１８の幅方向では、下側ｎ型領域５ａの幅は０．８〜１．８μｍである。また、図４、図６に示すように、例えば下側ｎ型領域５ａは、トレンチ１８の奥行き方向に、後述する第１ｐ+型領域３と接して設けられる。
【００３１】
このように、トレンチ１８間には、下側ｎ型領域５ａより不純物濃度が低いｎ-型ドリフト層２が設けられる。これにより、トレンチ１８の底面付近の空乏層を広げやすくして、酸化膜電界を抑制し、トレンチ１８間の空乏層を広げにくくすることで、ＪＦＥＴ寄生抵抗を抑制することができる。
【００３２】
また、下側ｎ型領域５ａは、図５に示すように、表面に設けられた下側ｎ型領域の表面層５ａ’と、中心部および底部に設けられた下側ｎ型領域の下部層５ａ”からなる。下側ｎ型領域の表面層５ａ’は、不純物濃度が下側ｎ型領域の下部層５ａ”より高くなっており、下側ｎ型領域の表面層５ａ’の幅は、下側ｎ型領域の下部層５ａ”の幅より狭くなっている。例えば、下側ｎ型領域の表面層５ａ’の幅は、下側ｎ型領域の下部層５ａ”の幅より０．４μｍ程度短くなっている。
【００３３】
上側ｎ型領域５ｂは、下側ｎ型領域５ａおよびｎ-型ドリフト層２と接し、基体おもて面（炭化珪素基体のおもて面）に平行な方向に一様に設けられている。また、上側ｎ型領域５ｂは、下側ｎ型領域５ａより不純物濃度が低くなっている。
【００３４】
ｎ-型ドリフト層２の内部には、第１ｐ+型領域３が選択的に設けられ、ｎ型領域５の内部には、第２ｐ+型領域４が選択的に設けられている。第１ｐ+型領域３は、従来例と同様に、トレンチ１８の底面を部分的に覆い、トレンチ１８と直交する（図６参照）。第１ｐ+型領域３は、ｎ+型炭化珪素基板１に達しない深さで設けられている。
【００３５】
また、第１ｐ+型領域３において、図５に示すように、表面に設けられた第１ｐ+型領域の表面層３’と、中心部および底部に設けられた第１ｐ+型領域の下部層３”からなる。第１ｐ+型領域の表面層３’は、不純物濃度が第１ｐ+型領域の下部層３”より高くなっており、第１ｐ+型領域の表面層３’の幅は、下側ｎ型領域の表面層５ａ’が狭くなった分、第１ｐ+型領域の下部層３”の幅より広くなっている。例えば、図２〜図３に示すように、トレンチ１８の奥行き方向で第１ｐ+型領域の下部層３”の幅は、０．３〜２．０μｍであり、第１ｐ+型領域の表面層３’の幅は、第１ｐ+型領域の下部層３”より０．４μｍ程度短くなっている。また、例えば、第１ｐ+型領域３は、０．３〜２．５μｍ離して設けられている。また、図６に示すように、例えば、トレンチ１８の奥行き方向で第１ｐ+型領域３は、２μｍの間隔で設けられている。
【００３６】
このように、トレンチ１８の底部の第１ｐ+型領域の表面層３’の幅を第１ｐ+型領域の下部層３”の幅よりも広く設ける。これにより、トレンチ１８の底部付近の空乏層を広げやすくして、酸化膜電界を抑制する。この場合、トレンチ１８間の空乏層も広がりやすくなるので、ＪＦＥＴ寄生抵抗がわずかに増加するが、電流経路に対する距離が短いので影響は小さい。さらに、下側ｎ型領域の表面層５ａ’の幅が、下側ｎ型領域の下部層５ａ”の幅よりも狭いことにより、上記によりわずかに増加したＪＦＥＴ寄生抵抗を抑えることができる。
【００３７】
また、第２ｐ+型領域４は、従来例と同様に、隣り合うトレンチ１８間（メサ部）に選択的に設けられている（図２１参照）。第１ｐ+型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
【００３８】
また、ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、よりも深くてもよい。
【００３９】
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。なお、図１において、Ｘはセルピッチを示し、２．０〜３．０μｍであり、Ｘ’は、トレンチ１８の側壁間の距離を示し、０．８〜１．８μｍである。
【００４０】
ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル１２を設けてもよい。ソース電極１３上には、ソース電極パッド１４が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
【００４１】
（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図８〜１１は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図８に記載される。
【００４２】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層に、下側ｎ型領域の下部層５ａ”および下側ｎ型領域の表面層５ａ’を選択的に形成する。この際、上側ｎ型領域の表面層５ａ’の不純物濃度を、下側ｎ型領域の下部層５ａ”の不純物濃度より高く形成する。また、下側ｎ型領域の表面層５ａ’の幅を、下側ｎ型領域の下部層５ａ”の幅より広く形成する。例えば、下側ｎ型領域の下部層５ａ”および上側ｎ型領域の表面層５ａ’を形成するためのイオン注入時のドーズ量を、不純物濃度がそれぞれ、１×１０17／ｃｍ3、２×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。
【００４３】
ここで、下側ｎ型領域の下部層５ａ”および下側ｎ型領域の表面層５ａ’のイオン注入について説明する。図１２は、下側ｎ型領域の表面層および下側ｎ型領域の下部層を形成するためのドーズ量を示す表である。図１２において、従来が、ｎ型領域を形成するための従来のイオン注入の加速エネルギーとドーズ量を示し、本発明が、下側ｎ型領域の下部層５ａ”および下側ｎ型領域の表面層５ａ’を形成するための本発明のイオン注入の加速エネルギーとドーズ量を示す。図１２に示すように、本発明では、７段目のドーズ量を１．５×１０12／ｃｍ2と従来の７段目のドーズ量４．０×１０11／ｃｍ2より多くしている。また、下側ｎ型領域の表面層５ａ’の不純物濃度を高くするため、加速エネルギーが最も小さい７段目のドーズ量を、１〜６段目のドーズ量より多くしている。
【００４４】
図１３は、従来のドーズ量で形成されるｎ型の不純物濃度を示すグラフである。図１２の従来で示す加速エネルギーとドーズ量で形成されたｎ型領域の不純物濃度であり、横軸が表面からの深さを示し、単位はμｍであり、縦軸はｎ型の不純物濃度を示し、単位は／ｃｍ3である。また、図１４は、本発明のドーズ量で形成されるｎ型の不純物濃度を示すグラフである。図１２の本発明で示す加速エネルギーとドーズ量で形成されたｎ型領域の不純物濃度であり、横軸と縦軸は図１３と同様である。図１３に示すように従来のドーズ量では、ｎ型領域の不純物濃度は一様であるが、図１４に示すように本発明のドーズ量では、上側ｎ型領域の表面層５ａ’の不純物濃度が、下側ｎ型領域の下部層５ａ”の不純物濃度より高く形成される。
【００４５】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層に、第１ｐ+型領域の下部層３”および第１ｐ+型領域の表面層３’を選択的に形成する。この際、第１ｐ+型領域の表面層３’の不純物濃度を、第１ｐ+型領域の下部層３”の不純物濃度より高く形成する。また、第１ｐ+型領域の表面層３’の幅を、第１ｐ+型領域の下部層３”の幅より広く形成する。例えば、第１ｐ+型領域の下部層３”および第１ｐ+型領域の表面層３’を形成するためのイオン注入時のドーズ量を、不純物濃度がそれぞれ、５×１０18／ｃｍ3、２×１０20／ｃｍ3程度となるように設定してもよい。ここまでの状態が図９Ａ、図９Ｂに記載される。ここで、図９Ａは、図６のＣ−Ｃ’部分の断面図であり、図９Ｂは、図６のＦ−Ｆ’部分の断面図である。
【００４６】
ここで、第１ｐ+型領域の下部層３”および第１ｐ+型領域の表面層３’のイオン注入について説明する。図１５は、第１ｐ+型領域の表面層３’および第１ｐ+型領域の下部層３”を形成するためのドーズ量を示す表である。図１５において、従来が、ｐ+型領域を形成するための従来のイオン注入の加速エネルギーとドーズ量を示し、本発明が、第１ｐ+型領域の表面層３’および第１ｐ+型領域の下部層３”を形成するための本発明のイオン注入の加速エネルギーとドーズ量を示す。図１５に示すように、本発明では、４段目のドーズ量を２．０×１０15／ｃｍ2と従来の４段目のドーズ量２．０×１０13／ｃｍ2より多くしている。また、第１ｐ+型領域の表面層３’の不純物濃度を高くするため、加速エネルギーが最も小さい４段目のドーズ量を、１〜３段目のドーズ量より多くしている。
【００４７】
図１６は、従来のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。図１５の従来で示す加速エネルギーとドーズ量で形成されたｐ+型領域の不純物濃度であり、横軸が表面からの深さを示し、単位はμｍであり、縦軸はｐ型の不純物濃度を示し、単位は／ｃｍ3である。また、図１７は、本発明のドーズ量で形成されるｐ型の不純物濃度を示すグラフである。図１７の本発明で示す加速エネルギーとドーズ量で形成された第１ｐ+型領域の下部層３”および第１ｐ+型領域の表面層３’の不純物濃度であり、横軸と縦軸は図１６と同様である。図１６に示すように従来のドーズ量では、ｐ型領域の不純物濃度はほぼ一様であるが、図１７に示すように本発明のドーズ量では、第１ｐ+型領域の表面層３’の不純物濃度が、第１ｐ+型領域の下部層３”の不純物濃度より高く形成される。
【００４８】
次に、下側ｎ型領域５ａ、第１ｐ+型領域３の上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域の下部層５ａ”の不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。
【００４９】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、第２ｐ+型領域４（不図示）を選択的に形成する。例えば、第２ｐ+型領域４を形成するためのイオン注入時のドーズ量を、不純物濃度が第１ｐ+型領域の下部層３”と同程度となるように設定してもよい。ここまでの状態が図１０Ａ、図１０Ｂに記載される。ここで、図１０Ａは、図６のＣ−Ｃ’部分の断面図であり、図１０Ｂは、図６のＦ−Ｆ’部分の断面図である。
【００５０】
次に、上側ｎ型領域５ｂおよび第２ｐ+型領域４の上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。例えば、ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
【００５１】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。例えば、ｐ+型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図１１Ａ、図１１Ｂに記載される。ここで、図１１Ａは、図６のＣ−Ｃ’部分の断面図であり、図１１Ｂは、図６のＦ−Ｆ’部分の断面図である。
【００５２】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するトレンチ１８を形成する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。
【００５３】
次に、炭化珪素基体のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００５４】
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
【００５５】
次に、層間絶縁膜１１を覆うようにバリアメタル１２を形成してパターニングし、ｎ+型ソース領域７およびｐ+型コンタクト領域８を再度露出させる。次に、ｎ+型ソース領域７に接するように、ソース電極１３を形成する。ソース電極１３は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００５６】
次に、コンタクトホールを埋め込むようにソース電極パッド１４を形成する。ソース電極パッド１４を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
【００５７】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１〜図７に示すＭＯＳＦＥＴが完成する。
【００５８】
以上、説明したように、実施の形態１によれば、下側ｎ型領域は、トレンチの幅方向では、トレンチの間に部分的に設けられる。これにより、トレンチ間には、下側ｎ型領域より不純物濃度が低いｎ-型ドリフト層が設けられる。このため、トレンチの底面付近の空乏層を広げやすくして、ゲート絶縁膜等の酸化膜にかかる電界（以下、酸化膜電界と略する）を抑制し、トレンチ間の空乏層を広げにくくすることで、ＪＦＥＴ寄生抵抗を抑制し、酸化膜電界とＪＦＥＴ領域の寄生抵抗とのトレードオフ関係を改善することができる。
【００５９】
また、第１ｐ+型領域の表面層の幅は第１ｐ+型領域の下部層の幅よりも広い。これにより、トレンチの底部付近の空乏層を広げやすくして、酸化膜電界を抑制する。トレンチ間の空乏層も広がりやすくなるので、ＪＦＥＴ寄生抵抗がわずかに増加するが、電流経路に対する距離が短いので影響は小さい。さらに、下側ｎ型領域の表面層の幅が、下側ｎ型領域の下部層の幅よりも狭いことにより、上記により、わずかに増加したＪＦＥＴ寄生抵抗を抑えることができる。
【００６０】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１３のＣ−Ｃ’部分の断面図である。図１９は、実施の形態２にかかる炭化珪素半導体装置の第３ｐ+型領域１５の構造を示す断平面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、トレンチ１８の底に第３ｐ+型領域（第２導電型の第４半導体領域）１５が設けられている点である。
【００６１】
第３ｐ+型領域１５は、上側ｎ型領域５ｂとｎ-型ドリフト層２との界面よりもドレイン側に深い位置に設けられている。第３ｐ+型領域１５を設けることで、トレンチ１８の底面付近に、第３ｐ+型領域１５とｎ-型ドリフト層２との間のｐｎ接合を形成することができる。また、第３ｐ+型領域１５は、ｐ型ベース層６よりも不純物濃度が高い。
【００６２】
ここで、第３ｐ+型領域１５の幅は、トレンチ１８の幅以下である。このため、第３ｐ+型領域１５は、セルフアライン、つまり、トレンチ１８を形成する際のマスクを使用することで形成することができる。このように、同じマスクで形成されるため、第３ｐ+型領域１５とトレンチ１８は、形成される位置のずれ（合わせズレ）が生じることがなくなる。
【００６３】
（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、トレンチ１８を形成するまでの工程を順に行う（図８〜図１１参照）。
【００６４】
次に、トレンチ形成時のマスクを用いて、ｐ型不純物のイオン注入により、トレンチ１８の底に、第３ｐ+型領域１５を選択的に形成する。例えば、第３ｐ+型領域１５を形成するためのイオン注入時のドーズ量を、不純物濃度が第２ｐ+型領域４と同程度となるように設定してもよい。その後、実施の形態１と同様に、ゲート絶縁膜９を形成する工程以降の工程を順に行うことで、図１８、図１９に示すＭＯＳＦＥＴが完成する。
【００６５】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を有する。さらに、第３ｐ+型領域を備えるため、第３ｐ+型領域とｎ-型ドリフト層との間のｐｎ接合を形成することができ、このｐｎ接合に電界が集中し、トレンチの底部の電界集中を緩和することが可能となる。
【００６６】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００６８】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  第１ｐ+型領域
３’  第１ｐ+型領域の表面層
３”  第１ｐ+型領域の下部層
４  第２ｐ+型領域
５  ｎ型領域
５ａ  下側ｎ型領域
５ａ’  下側ｎ型領域の表面層
５ａ”  下側ｎ型領域の下部層
５ｂ  上側ｎ型領域
６  ｐ型ベース層
７  ｎ+型ソース領域
８  ｐ+型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  バリアメタル
１３  ソース電極
１４  ソース電極パッド
１５  第３ｐ+型領域
１８  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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