(57)【要約】【課題】マスク合わせのずれを防止することができ、オン抵抗及びボディダイオードの順方向電圧の増加を抑制することができる半導体装置を提供する。【解決手段】半導体素子が設けられた活性領域４０と、活性領域４０を囲む終端領域４２とを備え、半導体素子は、ｎ-型のドリフト層２と、ドリフト層２の上に設けられ、ドリフト層２よりも高不純物密度でｎ+型の電流拡散領域（４ａ，６ａ）と、電流拡散領域（４ａ，６ａ）の上に設けられたｐ型のベース領域８と、ベース領域８の上部に設けられ、ベース領域８よりも高不純物密度でｐ+型のベースコンタクト領域９と、ベース領域８の上部にベースコンタクト領域９と接して設けられ、ドリフト層２より高不純物密度でｎ+型の主電極領域１０とを備える。ベースコンタクト領域９の不純物密度がソース領域１０の不純物密度よりも高い。【選択図】図１
2019102737.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層の上に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散領域と、
前記電流拡散領域の上に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられ、前記ベース領域よりも高不純物密度で第２導電型のベースコンタクト領域と、
前記ベース領域の上部に前記ベースコンタクト領域と接して設けられ、前記ドリフト層より高不純物密度で第１導電型の主電極領域
とを備え、前記ベースコンタクト領域に含まれる第２導電型の不純物元素の不純物密度が前記主電極領域に含まれる第１導電型の不純物元素の不純物密度よりも２倍以上高いことを特徴とする半導体装置。
【請求項２】
前記ベースコンタクト領域の少なくとも一部には、第２導電型を呈する第１の不純物元素と第１導電型を呈する第２不純物元素の両方が同時に添加されており、前記第１の不純物元素の不純物密度が前記第２不純物元素の不純物密度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベースコンタクト領域の端部と前記ベース領域の端部がメサ斜面に露出したメサ構造の終端領域を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記メサ斜面に、前記ベース領域の下面に接した、前記ベース領域より高不純物密度で第２導電型の緩和領域が露出していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記メサ構造の底面に前記緩和領域と接して設けられた第１導電型のメサ底面層の上面が露出していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記メサ底面層の内部にジャンクション・ターミネーション・エクステンション領域が設けられることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記メサ底面層に隣接して前記メサ構造の外縁部に達し、前記メサ底面層よりも高不純物密度で第１導電型のチャネルストッパ領域が前記メサ底面層に露出するように設けられることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ベースコンタクト領域の上面から前記電流拡散領域の底面のレベルに至る深さが、前記終端領域における前記ベースコンタクト領域の上面から前記チャネルストッパ領域の底面のレベルに至る深さと同じであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ベースコンタクト領域の上面から前記電流拡散領域の底面のレベルに至る不純物密度が、前記終端領域における前記ベースコンタクト領域の上面から前記チャネルストッパ領域の底面のレベルに至る不純物密度と同じであることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
第１導電型のドリフト層の上面に第１導電型の成長層をエピタキシャル成長する工程と、
前記成長層に前記成長層よりも高不純物密度となるように第１導電型の不純物イオンを選択的に注入して、活性領域に電流拡散領域を形成するとともに、前記活性領域を囲む終端領域の外縁部にチャネルストッパ領域を形成する工程と、
前記成長層の上面に第２導電型のベース領域をエピタキシャル成長する工程と、
前記ベース領域にに第２導電型の不純物イオンを選択的に注入して、前記ベース領域よりも高不純物密度で第２導電型のベースコンタクト領域を、前記ベース領域の上部に選択的に埋め込む工程と、
前記ベースコンタクト領域が形成された前記ベース領域の全面に、前記第２導電型の不純物イオンのドーズ量よりも低いドーズ量で、第１導電型の不純物イオンを選択的に注入して、第１導電型のソース領域を、前記ベース領域の上部に形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にコンタクト抵抗の増加を抑制する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を用いるＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）では二重拡散法により、ｐ型ウェル領域の中に高濃度不純物添加のｎ+型ソース領域を形成している。一方、炭化シリコン（ＳｉＣ）基板の中の不純物原子の拡散係数は極めて小さく、二重拡散法を適用することはできない。そこで、ＳｉＣを用いるＭＯＳＦＥＴでは、二重イオン注入法でｐ型ウェル領域、及びウェル領域の中にｎ+型ソース領域を形成している。この方法では、高濃度のイオン注入により多数の結晶欠陥が誘起される。そのため、コンタクト抵抗やオン抵抗の増加を招いてしまう。このような問題を解決するため、ｐ型ウェル領域を堆積し、高濃度のソース領域を選択的にイオン注入法で形成する技術が提案されている（特許文献１参照）。
【０００３】
近年、ＳｉＣを用いるＭＯＳＦＥＴでは、ｐ型のベース領域の上にｐ+型のベースコンタクト層及びｎ+型のソース領域を隣接して形成する。通常、先にｎ型のソース領域を選択的にイオン注入法で形成し、次いでソース領域に接するようにｐ型のベースコンタクト領域を選択的にイオン注入法で形成する。不純物密度は、ソース領域及びベースコンタクト領域ともに数１０20ｃｍ-3程度（１０２０台）である。この場合、ベースコンタクト領域の選択イオン注入のマスク合わせのずれで、ベースコンタクト領域がソース領域と重なる場合が発生する。ソース領域及びベースコンタクト領域に注入する不純物密度が同程度であるため、重なり合った部分はキャリアの補償により高抵抗化する。そのため、コンタクト抵抗が増加し、オン抵抗の増加及びボディダイオードの順方向電圧の増加などの原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、マスク合わせのずれを防止することができ、オン抵抗及びボディダイオードの順方向電圧の増加を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上に設けられ、ドリフト層よりも高不純物密度で第１導電型の電流拡散領域と、（ｃ）電流拡散領域の上に設けられた第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられ、ベース領域よりも高不純物密度で第２導電型のベースコンタクト領域と、（ｅ）ベース領域の上部にベースコンタクト領域と接して設けられ、ドリフト層より高不純物密度で第１導電型の主電極領域とを備え、（ｆ）ベースコンタクト領域に含まれる第２導電型の不純物元素の不純物密度がソース領域に含まれる第１導電型の不純物元素の不純物密度よりも２倍以上高い半導体装置であることを要旨とする。
【０００７】
本発明の他の態様は、（ａ）第１導電型のドリフト層の上面に第１導電型の成長層をエピタキシャル成長する工程と、（ｂ）成長層にこの成長層よりも高不純物密度となるように第１導電型の不純物イオンを選択的に注入して、活性領域に電流拡散領域を形成するとともに、前記活性領域を囲む終端領域の外縁部にチャネルストッパ領域を形成する工程と、（ｃ）成長層の上面に第２導電型のベース領域をエピタキシャル成長する工程と、（ｄ）ベース領域にに第２導電型の不純物イオンを選択的に注入して、ベース領域よりも高不純物密度で第２導電型のベースコンタクト領域を、ベース領域の上部に選択的に埋め込む工程と、（ｅ）ベースコンタクト領域が形成されたベース領域の全面に、第２導電型の不純物イオンのドーズ量よりも低いドーズ量で、第１導電型の不純物イオンを選択的に注入して、第１導電型のソース領域を、ベース領域の上部に形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、マスク合わせのずれを防止することができ、半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置の一例を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の不純物密度の一例を示す図である。
【図３】従来の半導体装置の不純物密度の一例を示す図である。
【図４】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【図１２】従来の半導体装置の製造方法の一例を説明するための工程断面図である。
【図１３】従来の半導体装置の製造方法の一例を説明するための図１２引き続く工程断面図である。
【図１４】従来の半導体装置の製造方法の一例を説明するための図１３に引き続く工程断面図である。
【図１５】従来の半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】従来の半導体装置の製造方法の一例を説明するための図１５引き続く工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１及び第２実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１１】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＦＥＴ等では、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第１導電型とは反対導電型の第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第１導電型とは反対導電型の第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１３】
以下に説明するとおり、本発明の特徴の一つは、マスク合わせのずれによるコンタクト抵抗の増加を防止することに特徴がある。即ち、本発明はＭＯＳトランジスタ等の絶縁ゲート型トランジスタのオン抵抗及びボディダイオードの順方向電圧の増加を防止する点で顕著な効果を奏するものである。絶縁ゲート型トランジスタは、より包括的には「ＭＩＳトランジスタ」と称することも可能であるが、ＭＩＳトランジスタにはＭＩＳＦＥＴやＭＩＳＳＩＴが含まれる。なお、ＭＩＳ複合型のＳＩサイリスタもあるので、本発明をＳＩサイリスタに適用することも可能である。また、電力用半導体装置の周辺部の耐圧構造となる絶縁膜層と半導体層の界面におけるリーク電流を抑制することも可能である。なお、以下の実施の形態の説明では、図２に示すように、便宜上、トレンチゲート構造のＭＯＳトランジスタを代表例として例示的に説明する。しかし、プレーナゲート構造のＭＯＳトランジスタ等の平面型の構造であっても、同様な効果を奏することは、以下の説明から本発明の趣旨を理解すれば当業者には自明な事項であろう。
【００１４】
（実施形態）
本発明の第１実施形態に係る半導体装置は、図１に示すように、活性領域４０と、活性領域４０を囲んでその周辺に配置されたメサ構造の終端領域４２を備える。図１では、活性領域４０に、第１導電型（ｎ−型）のドリフト層２の上部に設けられたトレンチゲート構造のＭＯＳＦＥＴを活性素子として含む場合を例示している。
【００１５】
活性領域４０において、ドリフト層２の上面には、ドリフト層２よりも高不純物密度でｎ+型の電流拡散領域（ＣＳＬ）（４ａ，６ａ）が配置される。電流拡散領域（４ａ，６ａ）の上面には第２導電型（ｐ型）のベース領域８が配置されている。ドリフト層２及びベース領域８はＳｉＣからなるエピタキシャル成長層（以下において「エピタキシャル層」と略記する。）でそれぞれ構成されている。電流拡散領域（４ａ，６ａ）は、エピタキシャル層にｎ型不純物をイオン注入した注入層４ａ、６ａで構成されている。
【００１６】
ベース領域８の上部には、ベース領域８よりも高不純物密度のｐ＋型のベースコンタクト領域９が選択的に設けられている。ベース領域８の上部には、ベースコンタクト領域９に接するように、電流拡散領域（４ａ，６ａ）よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）１０が選択的に設けられている。ベースコンタクト領域９は、ｐ型不純物、例えばアルミニウム（Ａｌ）を１×１０20ｃｍ-3〜１０×１０20ｃｍ-3の不純物密度となるようイオン注入して設けられる、ソース領域１０は、ｎ型不純物、例えばリン（Ｐ）を１×１０19ｃｍ-3〜１０×１０19ｃｍ-3の不純物密度となるようイオン注入して設けられる。ソース領域１０の不純物密度は、ベースコンタクト領域９の不純物密度の１／２以下程度であることが望ましい。ベースコンタクト領域９の上面と底面間の深さＤｐは０．４μｍ〜０．６μｍ程度であり、主電極領域１０の上面と底面間の深さＤｎは０．２μｍ〜０．５μｍ程度である。
【００１７】
ソース領域１０及びベース領域８の上面からベース領域８を貫通してトレンチ１１が設けられている。トレンチ１１の底面及び側面にはゲート絶縁膜１２が設けられている。ゲート絶縁膜１２としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【００１８】
トレンチ１１内にはゲート絶縁膜１２を介してゲート電極１３が埋め込まれている。ゲート電極１３の材料としては、例えば燐（Ｐ）等の不純物を高不純物密度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【００１９】
電流拡散領域（４ａ，６ａ）の内部には、トレンチ１１の底部に接するように、ｐ＋型のゲート底部保護領域５ｂが設けられている。電流拡散領域（４ａ，６ａ）の内部には、ベースコンタクト領域９の下方において、ゲート底部保護領域５ｂと同じ深さで、ゲート底部保護領域５ｂから離間して第１ベース底部埋込領域５ａが設けられている。電流拡散領域（４ａ，６ａ）の上部には、第１ベース底部埋込領域５ａの上面とベース領域８の下面に挟まれるように第２ベース底部埋込領域７ａが設けられている。
【００２０】
ゲート電極１３の上面には層間絶縁膜１４を介してソース電極（図示省略）が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。層間絶縁膜１４としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１４としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化膜（Ｓｉ３Ｎ４）等でもよい。ソース電極の下層には、ソースコンタクト層１５、下部バリアメタル層１６及び上部バリアメタル層１７が配置されている。ソースコンタクト層１５は、ソース領域８及びベースコンタクト領域９のそれぞれに金属学的に接するように配置されている。例えば、ソースコンタクト層１５としてニッケル（Ｎｉ）膜、下部バリアメタル層１６として窒化チタン（ＴｉＮ）膜、上部バリアメタル層１６としてチタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造が使用可能である。ソース電極は、例えばアルミニウム（Ａｌ）膜が使用可能である。ゲート表面電極は、ソース電極と同様の材料が使用可能である。
【００２１】
ドリフト層２の下面には、ｎ＋型の第２主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の下面には第２主電極（ドレイン電極）１９が配置されている。ドレイン電極１９としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を積層してもよい。
【００２２】
図１の右側に位置する終端領域４２側に着目すると、ドリフト層２の上面に、活性領域４０に設けられた第１ベース底部埋込領域５ａやゲート底部保護領域５ｂ等と同じ厚さでｎ型のメサ底面層３が配置されてメサ構造の底面を構成している。メサ構造の底面に沿って、メサ底面層３側から終端領域４２の外縁部に向かって、メサ底面層３よりも高不純物密度で第１導電型のチャネルストッパ領域（４ｂ，６ｂ）が設けられる。終端領域４２の活性領域４０側に位置するメサ面には、ベースコンタクト領域９及びベース領域８の端部が露出している。ドリフト層２の上面とベース領域９の下面の間には、ベース領域８より高不純物密度で第２導電型の緩和領域（５ｃ，７ｂ）が挿入されている。緩和領域（５ｃ，７ｂ）はメサ構造の部分より内側の活性領域４０側に延在している。ベースコンタクト領域９からベース領域８を通って緩和領域（５ｃ，７ｂ）に至るように下るメサ斜面が設けられている。メサ斜面の下端から外縁部に向かって、メサ底面層３の内部にジャンクション・ターミネーション・エクステンション（ＪＴＥ）領域１８が設けられる。ＪＴＥ領域１８は、ｐ型の複数の空間変調部１８ａ，１８ｂ，１８ｃ，１８ｄを含む。
【００２３】
図２は、ベースコンタクト領域９の上面からベース領域８に向かって測定した不純物分布である。図２に示すように、ベースコンタクト領域９には、ｐ型不純物のＡｌに加えて、ソース領域１０に注入されたｎ型不純物のＰも同時に注入されている。なお、ソース領域１０にはＰだけが注入されるように、ベースコンタクト領域９形成のためのイオン注入用マスクを用意し、選択的にイオン注入する。Ａｌは上面から約０．５μｍの深さで、最大３×１０20ｃｍ-3程度の不純物密度となるよう注入されている。Ｐは上面から約０．４μｍの深さで、最大３×１０19ｃｍ-3程度の不純物密度となるよう注入されている。本発明の実施形態に係る半導体装置では、ソース領域１０に注入した不純物密度は、ベースコンタクト領域９に注入した不純物密度の１／２以下となるように、ソース領域１０に注入する不純物イオンのドーズ量を調整している。好ましくは、ソース領域１０に注入した不純物密度は、ベースコンタクト領域９に注入した不純物密度の１／５程度以下となるように、ソース領域１０に注入する不純物イオンのドーズ量を調整すればよい。図２から分かるように、より好ましくは、ドーズ量を調整して、ソース領域１０に注入した不純物密度は、ベースコンタクト領域９に注入した不純物密度の１／１０程度以下とすればよい。また、ソース領域１０の注入深さをベースコンタクト領域９の注入深さより０．０５μｍ以上浅くしている。したがって、ベースコンタクト領域９の不純物密度はベース領域８に至る領域で常にソース領域１０よりも高くなる。その結果、ソース領域１０とベースコンタクト領域９のイオン注入領域が重なり合っても、キャリアの補償により重なり部が高抵抗化することはない。なお、ｎ型の場合、不純物密度が１×１０19ｃｍ-3程度でもオーミックコンタクトは形成できる。一方、ｐ型では、１×１０20ｃｍ-3を下回ると、オーミックコンタクトの形成は困難になる。
【００２４】
図３は、比較例として、従来のようにｐ型不純物とｎ型不純物を同程度の注入量で注入したベースコンタクト領域の不純物分布である。図３に示すように、ＡｌとＰは共に３×１０20ｃｍ-3程度の注入量となるように注入されている。表面から約０．１μｍまではｐ型のＡｌ不純物密度が高いが、０．１μｍから深くなると、逆にｎ型のＰ不純物密度が高くなる。このように、比較例では、ベースコンタクト領域でＡｌとＰの不純物密度が同程度となり、補償により高抵抗化する。
【００２５】
上述のように、本発明の実施形態に係る半導体装置では、ベースコンタクト領域９の不純物密度が、ベース領域８に至る領域で常にソース領域１０よりも高くなっている。そのため、ベースコンタクト領域９及びソース領域１０のいずれもキャリア補償による高抵抗化が発生せず、オン抵抗及びボディダイオードの順方向電圧の増加を抑制することができる。また、終端領域４２には、緩和領域（５ｃ，７ｂ）及び空間変調部１８ａ，１８ｂ，１８ｃ，１８ｄを有するＪＴＥ領域１８を設けているので、電界集中を緩和することができる。更に、終端領域４２の外縁部には、チャネルストッパ領域（４ｂ，６ｂ）を設けているので、ＭＯＳＦＥＴに印加される高電圧を保持することができる。したがって、終端領域４２の耐圧を向上させることができ、高耐圧のデバイスが実現可能となる。
【００２６】
次に、図４〜図１１を参照しながら、本発明の実施形態に係る半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００２７】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型の半導体基板（ＳｉＣ基板）を用意する。このｎ+型ＳｉＣ基板をドレイン領域（図示省略）として、ドレイン領域の上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。次に、ドリフト層２の上面にｎ型のメサ底面層３をエピタキシャル成長させる。フォトリソグラフィ技術及びイオン注入技術等により、終端領域４２の外縁部近傍をマスクしてｐ型の不純物イオンを注入する。次いで、フォトリソグラフィ技術及びイオン注入技術等により、ｎ型の不純物イオンを選択的に注入する。注入されたイオンを活性化して、図４に示すように、ｎ+注入層４ａ、４ｂ、及びｐ+型注入層５ａ，５ｂ，５ｃが選択的に形成される。
【００２８】
イオン注入されたメサ底面層３の上面に新たな成長層６をエピタキシャル成長させる。フォトリソグラフィ技術及びイオン注入技術等により、成長層６にｎ型の不純物イオンを選択的に注入する。注入されたイオンを活性化して、図５に示すように、活性領域４０にｎ+型の注入層６ａ、及び終端領域４２に注入層６ｂが形成される。注入層６ｂは注入層４ｂの上面に設けられる。
【００２９】
フォトリソグラフィ技術及びイオン注入技術等により、ｐ型の不純物イオンを選択的に注入する。注入されたイオンを活性化して、図６に示すように、活性領域４０にｐ+型の注入層７ａ、及び終端領域４２に注入層７ｂが形成される。注入層７ａは注入層５ａの上面に設けられ、ベース底部埋込領域（５ａ，７ａ）を構成する。注入層７ｂは注入層５ｃの上面に設けられ、緩和領域（５ｃ，７ｂ）を構成する。
【００３０】
図７に示すように、イオン注入された成長層６の上面にｐ型のベース領域８をエピタキシャル成長させる。その後、フォトリソグラフィ技術及びイオン注入技術等により、ｐ型の不純物イオンを注入する。。注入されたイオンを活性化して、図８に示すように、ベース領域８の上部にベースコンタクト領域９が形成される。ベースコンタクト領域９は、ベース底部埋込領域（５ａ，７ａ）の上方に配置される。なお、注入イオンの活性化処理をソース領域１０の活性化時に同時に実施してもよい。
【００３１】
次に、イオン注入技術等を用いて、ベースコンタクト領域９が形成されたベース領域９にマスクを用いずに全面にｎ型の不純物イオンを注入する。注入されたイオンを活性化して、図９に示すように、ベースコンタクト領域９の間にソース領域１０が形成される。ソース領域１０の不純物注入量は、ベースコンタクト領域９の不純物注入量の１/２以下である。ソース領域１０の注入深さは、ベースコンタクト領域９より０．０５μｍ以上浅くする。
【００３２】
フォトリソグラフィ技術、及び反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術等により、終端部のメサエッチングを行い、終端領域４２の半導体層の一部を除去してメサ斜面を有する段差を形成する。図１０に示すように、ドライエッチングは、終端領域４２の外縁部に設けた注入層６ｂが残る深さで実施する。また、終端部のメサエッチング用のマスクは、終端領域４２のベースコンタクト領域９より狭くし、ベースコンタクト領域９の一部が除去されるようにする。その結果、平坦部には、注入層６ｂの表面が露出する。メサ斜面にはｐ+型のベースコンタクト領域９、ｐ型のベース領域８、及びｐ+型の注入層７ｂが露出する。
【００３３】
フォトリソグラフィ技術及びドライエッチング技術等により、トレンチ１１を形成する。次に、低圧化学気相成長（ＣＶＤ）法等により絶縁膜を堆積する。その後、フォトリソグラフィ技術及びドライエッチング技術等により、ポリシリコン層をトレンチ１１に埋め込んで、ゲート絶縁膜１２及びゲート電極１３からなるゲート構造を形成する。その後、フォトリソグラフィ技術及びイオン注入技術等により、終端領域４２に形成されたメサ斜面の下端から終端領域４２の外縁部に向かって、成長層６の内部に空間変調部１８ａ，１８ｂ，１８ｃ，１８ｄを有するＪＴＥ領域１８を設ける。
【００３４】
次いで、層間絶縁膜１４をゲート構造の上、及び終端領域４２のメサ斜面から外縁部の上に形成する。その後、上面にソースコンタクト層１５、下部バリアメタル層１６及び上部バリアメタル層１７を形成し、裏面にドレイン電極１９を形成し、図１に示したＭＯＳＦＥＴが完成する。
【００３５】
次に、図１２〜図１６を参照しながら、本発明の実施形態に係るＭＯＳＦＥＴの製造方法と異なる点について重点的に、従来のＭＯＳＦＥＴの製造方法を説明する。従来の製造方法では、図４及び図５に示した本発明の実施形態とは異なり、メサ底面層３、６のエピタキシャル成長後に、ｎ+型のチャネルストッパ領域（４ｂ，６ｂ）のイオン注入は実施しない。したがって、終端領域４２の外縁部には、メサ底面層３、６が残されている。図１２に示すように、ｐ+型注入層７ａ、７ｂが形成された成長層６の上面にｐ型のベース領域８をエピタキシャル成長する。
【００３６】
フォトリソグラフィ技術、及び反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術等により、終端部のメサエッチングを行い、終端領域４２の半導体層の一部を除去してメサ斜面を有する段差を形成する。図１３に示すように、ドライエッチングは、終端領域４２の外縁部に設けた成長層６が残る深さで実施する。その結果、平坦部には、成長層６の表面が露出する。メサ斜面にはｐ型のベース領域８、及びｐ+型の注入層７ｂが露出する。
【００３７】
その後、フォトリソグラフィ技術及びイオン注入技術等により、ｎ型不純物を選択的にイオン注入する。図１４に示すように、ベース領域８の上部にソース領域１０が選択的に形成される。同時に、終端領域４２の外縁部にｎ型不純物を注入して、ｎ+型のチャネルストッパ領域２０を形成する。このように、従来の製造方法では、マスクを用いる選択イオン注入でソース領域１０及びチャネルストッパ領域２０を形成している。
【００３８】
フォトリソグラフィ技術及びイオン注入技術等により、ｐ型の不純物イオンを選択的に注入する。図１５に示すように、ソース領域１０を挟むようにベースコンタクト領域９が形成される。終端領域４２に延在するベースコンタクト領域９は終端エッチングしたメサ斜面には露出されない。ベースコンタクト領域９のイオン注入用のマスクは、ｐ型不純物がｎ型の成長層６の表面に注入されないように、終端エッチング用のマスクより幅を狭くしている。
【００３９】
フォトリソグラフィ技術及びドライエッチング技術等により、トレンチ１１を形成する。次に、低圧化学気相成長（ＣＶＤ）法等により絶縁膜を堆積する。その後、フォトリソグラフィ技術及びドライエッチング技術等により、ポリシリコン層をトレンチ１１に埋め込んで、ゲート絶縁膜１２及びゲート電極１３からなるゲート構造を形成する。その後、フォトリソグラフィ技術及びイオン注入技術等により、終端領域４２に形成されたメサ斜面の下端から終端領域４２の外縁部に向かって、成長層６の内部にＪＴＥ領域１８を設ける。このとき、ＪＴＥ領域１８形成のイオン注入でメサ斜面にｐ型不純物が注入される。例えば、ＪＴＥ領域１８形成のｐ型イオン注入での不純物密度が２×１０17ｃｍ-3程度である。ｐ型のベース領域８は不純物密度が４×１０17ｃｍ-3程度であるので、ＪＴＥ領域１８形成のイオン注入後には、ｐ型不純物密度は６×１０17ｃｍ-3程度となり高不純物密度にはならない。
【００４０】
上記説明のように、従来のＭＯＳＦＥＴの製造方法は、ソース領域１０のイオン注入工程でマスクを使用する。一方、本発明に係るＭＯＳＦＥＴの製造方法では、マスクを用いずに全面にイオン注入してソース領域１０を形成する。したがって、マスクのレイヤー数が減少し、且つマスク合わせも不要となる。その結果、製造工程の短縮が可能となり、製造コストの低減も可能となる。
【００４１】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４２】
本発明の実施形態においては、トレンチ構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域８をエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
【００４３】
本発明の実施形態においては、ＳｉＣを用いた半導体装置を例示したが、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。
【符号の説明】
【００４４】
１…ドレイン領域
２…ドリフト層
３…メサ底面層
４…第１ベース底部埋込領域（電界緩和層）
４ａ，４ｂ，５ａ，５ｃ，６ａ，６ｂ，７ａ，７ｂ…注入層
４ａ，６ａ…電流拡散領域
４ｂ，６ｂ…チャネルストッパ領域
５ａ，７ａ…ベース底部埋込領域
５ｂ…ゲート底部保護領域
５ｃ，７ｂ…緩和領域
６…成長層
８…ベース領域
９…ベースコンタクト領域
１０…ソース領域
１１…トレンチ
１２…ゲート絶縁膜
１３…ゲート電極
１４…層間絶縁膜
１５…ソースコンタクト層
１６…下部バリアメタル層
１６…上部バリアメタル層
１８…ＪＦＥＴ領域
１８ａ，１８ｂ，１８ｃ，１８ｄ…空間変調部
１９…ドレイン電極
４０…活性領域
４２…終端領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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