(57)【要約】      （修正有）【課題】フィールドプレートの断線に起因した耐圧特性の低下が抑制されている半導体装置を提供する。【解決手段】半導体装置ＳＭは、半導体基板ＳＢと、第１絶縁膜ＩＦ１と、抵抗性フィールドプレートＦＰとを備える。抵抗性フィールドプレートＦＰは、ｐ型ウェル領域ＰＷとｎ+型領域ＮＳとに電気的に接続され、かつ、第１絶縁膜ＩＦ１を介してｐ型表面電界緩和領域ＲＳと対向する。抵抗性フィールドプレートＦＰは、第１部ＦＰ１と、第２部ＦＰ２と、第１部ＦＰ１と第２部ＦＰ２とを接続している第３部ＦＰ３とを含む。第３部ＦＰ３は、平面視において第１部ＦＰ１の周囲を囲み、かつ、第２部ＦＰ２から第１部ＦＰ１へ至る第１経路と、当該第１経路と分岐して第２部ＦＰ２から第１部ＦＰ１へ至る第２経路とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１半導体領域と、平面視において前記第１半導体領域を囲むように配置されている第２半導体領域と、平面視において前記第１半導体領域と前記第２半導体領域との間で前記第１半導体領域を囲むように配置されている第３半導体領域とを含む半導体基板と、
前記第３半導体領域上に配置されている絶縁膜と、
前記第１半導体領域および前記第２半導体領域の各々に電気的に接続され、かつ、前記絶縁膜を介して前記第３半導体領域と対向するフィールドプレートとを備え、
前記フィールドプレートは、
平面視において環形状を有する第１部と、
平面視において前記第１部の外側を囲む第２部と、
前記第１部と前記第２部とを接続する第３部とを含み、
前記第３部は、平面視において前記第１部の周囲を囲み、かつ前記第２部から前記第１部へ至る第１経路と、前記第１経路と分岐して前記第２部から前記第１部へ至る第２経路とを有する、半導体装置。
【請求項２】
前記第３部は、平面視において前記第１部の周囲を囲む第１包囲部と、平面視において前記第１包囲部の周囲を囲む第２包囲部と、平面視において前記第１包囲部と前記第２包囲部とを接続する複数の第１接続部とを有している、請求項１に記載の半導体装置。
【請求項３】
前記第１包囲部は、第１方向に沿って延びる第１部分と、前記第１方向と交差する第２方向に沿って延びる第２部分とを有しており、
前記第２包囲部は、前記第１方向に沿って延びる第３部分と、前記第２方向に沿って延びる第４部分とを有しており、
前記複数の第１接続部の一部は、前記第１部分と前記第３部分との間を互いに並列に接続しており、前記複数の第１接続部の他の一部は、前記第２部分と前記第４部分との間を互いに並列に接続している、請求項２に記載の半導体装置。
【請求項４】
前記第１包囲部および前記第２包囲部は、環状に配置されている、請求項２に記載の半導体装置。
【請求項５】
前記第１包囲部、前記第２包囲部、および前記複数の第１接続部の各々の幅は、互いに等しい、請求項２に記載の半導体装置。
【請求項６】
平面視において、前記半導体装置の外形状は４角形であり、
平面視において、前記フィールドプレートは、９０度の回転対称性を有するように配置されている、請求項１に記載の半導体装置。
【請求項７】
平面視において、前記第３部は、前記第１部と前記第２部との間を最短距離で接続している、請求項１に記載の半導体装置。
【請求項８】
平面視において、前記第３部は格子形状を有している、請求項１に記載の半導体装置。
【請求項９】
平面視において、前記第３部は千鳥形状を有している、請求項１に記載の半導体装置。
【請求項１０】
前記フィールドプレートのシート抵抗値は、０．１ＭΩ／□以上１０ＭΩ／□以下である、請求項１に記載の半導体装置。
【請求項１１】
前記フィールドプレートの厚みは、１０ｎｍ以上５０ｎｍ以下である、請求項１０に記載の半導体装置。
【請求項１２】
第１半導体領域と、平面視において前記第１半導体領域を囲むように配置されている第２半導体領域と、平面視において前記第１半導体領域と前記第２半導体領域との間で前記第１半導体領域を囲むように配置されている第３半導体領域とを含む半導体基板と、
前記第３半導体領域上に配置されている絶縁膜と、
前記第１半導体領域および前記第２半導体領域の各々に電気的に接続され、かつ、前記絶縁膜を介して前記第３半導体領域と対向するフィールドプレートとを備え、
前記フィールドプレートのシート抵抗値は、０．１ＭΩ／□以上１０ＭΩ／□以下であり、
平面視において、前記フィールドプレートは、前記第１半導体領域と前記第２半導体領域との間を直線状に延在している複数の延在部を有している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にフィールドプレートを備える半導体装置に関する。
【背景技術】
【０００２】
国際公開第２０１２／１５７２２３号および特開２０１７−１３９３９２号公報には、抵抗性フィールドプレートを備える半導体装置が開示されている。これらの半導体装置では、高電位差が与えられる２つの半導体領域のうちの一方が他方を囲むように配置されている。上記抵抗性フィールドプレートは、両半導体領域間を電気的に接続して両領域間に微弱な電流を流すことで、フィールドプレートとして機能し、半導体装置の高耐圧化に寄与している。
【０００３】
また、上記抵抗性フィールドプレートは、両半導体領域間において蛇行するように配置されることにより、高抵抗化されている。これにより、上記抵抗性フィールドプレートを介して両半導体領域間に流れる電流が抑制されて、半導体装置の高耐圧化が図られている。
【０００４】
上記半導体装置では、抵抗性フィールドプレートの延在方向に交差する方向の幅、および蛇行するように配置された隣り合う部分間の間隔の狭小化が図られ、抵抗性フィールドプレートは高密度に配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１２／１５７２２３号
【特許文献２】特開２０１７−１３９３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の抵抗性フィールドプレートでは、１箇所でも断線するとフィールドプレートとしての機能が喪失される。
【０００７】
このような従来の抵抗性フィールドプレートの断線は半導体装置の製造プロセス内での異物の付着等の異常発生により引き起こされるが、これらを制御することは困難である。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置は、第１半導体領域と、平面視において第１半導体領域を囲むように配置されている第２半導体領域と、平面視において第１半導体領域と第２半導体領域との間で第１半導体領域を囲むように配置されている第３半導体領域とを含む半導体基板と、第３半導体領域上に配置されている絶縁膜と、第１半導体領域および第２半導体領域の各々に電気的に接続され、かつ、絶縁膜を介して第３半導体領域と対向するフィールドプレートとを備える。フィールドプレートは、平面視において環形状を有する第１部と、平面視において第１部の外側を囲む第２部と、第１部と第２部とを接続する第３部とを含む。第３部は、平面視において第１部の周囲を囲み、かつ第２部から第１部へ至る第１経路と、第１経路と分岐して第２部から第１部へ至る第２経路とを有する。
【発明の効果】
【００１０】
一実施の形態によれば、従来の抵抗性フィールドプレートを備える半導体装置と比べて、耐圧特性の低下が抑制されている半導体装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置のフィールドプレートを示す平面図である。
【図２】図１中の線分ＩＩ−ＩＩから視た、半導体装置の周辺領域の部分断面図である。
【図３】図１中の線分ＩＩＩ−ＩＩＩから視た、半導体装置の周辺領域の断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の、図４に示される工程後の一工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法の、図５に示される工程後の一工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の、図６に示される工程後の一工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法の、図７に示される工程後の一工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の、図８に示される工程後の一工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の、図９に示される工程後の一工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の、図１０に示される工程後の一工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の、図１１に示される工程後の一工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の、図１２に示される工程後の一工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の、図１３に示される工程後の一工程を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法の、図１４に示される工程後の一工程を示す断面図である。
【図１６】実施の形態１に係る半導体装置のフィールドプレートおよび領域間絶縁膜を示す断面図である。
【図１７】従来の半導体装置のフィールドプレートおよび領域間絶縁膜を示す断面図である。
【図１８】実施の形態２に係る半導体装置のフィールドプレートを示す平面図である。
【図１９】実施の形態３に係る半導体装置のフィールドプレートを示す平面図である。
【図２０】実施の形態４に係る半導体装置のフィールドプレートを示す平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
＜半導体装置の構成＞
図１および図２を参照して、実施の形態１に係る半導体装置ＳＭについて説明する。図１に示されるように、半導体装置ＳＭは、半導体基板ＳＢと、抵抗性フィールドプレートＦＰとを主に備える。図２に示されるように、半導体基板ＳＢは、第１面ＰＳ１と、第１面ＰＳ１と反対側に位置する第２面ＰＳ２とを有している。なお、図１は、第１面ＰＳ１側から半導体装置ＳＭを平面視（以下、単に平面視という）したときの抵抗性フィールと抵抗性フィールドプレートＦＰの構造を示す平面図である。図１中の第１方向Ｘおよび第２方向Ｙは第１面ＰＳ１に沿った方向であり、第１方向Ｘは第２方向Ｙと直交している。図１中において、抵抗性フィールドプレートＦＰの第２部ＦＰ２の内側に環状に図示された２本の波線は、省略線である。図１中では、図２中に示されるエミッタ電極ＥＥ、第１コレクタ電極ＣＥＳ、第３絶縁膜ＩＦ３等の図示が省略されている。
【００１４】
図１に示されるように、平面視において、半導体装置ＳＭは、例えばＩＧＢＴ素子が配置されている中央領域ＣＲと、中央領域ＣＲを囲むように配置された周辺領域ＰＲとを有している。抵抗性フィールドプレートＦＰは、周辺領域ＰＲにおいて半導体基板ＳＢの第１面ＰＳ１上に配置されている。抵抗性フィールドプレートＦＰの詳細は、後述する。
【００１５】
平面視における中央領域ＣＲの外形状は、任意の形状であればよいが、例えば四角形状である。平面視における周辺領域ＰＲの外形状、すなわち半導体装置ＳＭの平面形状は、任意の形状であればよいが、例えば四角形状である。平面視において、半導体装置ＳＭの外形を成す一辺は第１方向Ｘに沿って延びており、該一辺と交わる他の一辺は第２方向Ｙに沿って延びている。
＜半導体装置の周辺領域の構成＞
図１および図２，図３に示されるように、半導体装置ＳＭは、周辺領域ＰＲにおいて、半導体基板ＳＢおよび抵抗性フィールドプレートＦＰと、電気的絶縁膜としての第１絶縁膜ＩＦ１と、第２絶縁膜ＩＦ２と、第３絶縁膜ＩＦ３と、エミッタ電極ＥＥと、第１コレクタ電極ＣＥＳと、第２コレクタ電極ＣＥＲをさらに備える。
【００１６】
図２，図３に示されるように、半導体基板ＳＢは、周辺領域ＰＲにおいて、第１半導体領域としてのｐ型のウェル領域ＰＷと、第２半導体領域としてのｐ型の表面電界緩和領域ＲＳと、表面電界緩和領域ＲＳを挟んでウェル領域ＰＷと対向するように配置されている第３半導体領域としてのｎ型のｎ+領域ＮＳと、ｎ型のドリフト領域ＮＤと、ｐ型のｐ++コンタクト領域ＰＣ５，ＰＣ７、ｐ+コンタクト領域ＰＣ６，ＰＣ８とを含む。ウェル領域ＰＷと、表面電界緩和領域ＲＳと、ｎ+領域ＮＳと、ｐ++コンタクト領域ＰＣ５，ＰＣ７とは、半導体基板ＳＢの第１面ＰＳ１に配置されている。
【００１７】
図２，図３に示されるように、ウェル領域ＰＷは、表面電界緩和領域ＲＳと接している。表面電界緩和領域ＲＳと、ｎ+領域ＮＳとは、ドリフト領域ＮＤと接している。ウェル領域ＰＷは、表面電界緩和領域ＲＳを介して、ドリフト領域ＮＤと接している。ウェル領域ＰＷは、表面電界緩和領域ＲＳおよびドリフト領域ＮＤを介して、ｎ+領域ＮＳと接続されている。平面視において、表面電界緩和領域ＲＳはウェル領域ＰＷを囲むように配置されている。平面視において、ｎ+領域ＮＳはウェル領域ＰＷおよび表面電界緩和領域ＲＳを囲むように配置されている。
【００１８】
ｐ++コンタクト領域ＰＣ５は、ｐ+コンタクト領域ＰＣ６の上部に配置されている。ｐ++コンタクト領域ＰＣ７は、ｐ+コンタクト領域ＰＣ８の上部に配置されている。ｐ++コンタクト領域ＰＣ５およびｐ+コンタクト領域ＰＣ６は、ウェル領域ＰＷと接続されている。ｐ++コンタクト領域ＰＣ７およびｐ+コンタクト領域ＰＣ８は、ｎ+領域ＮＳと接続されている。
【００１９】
図２，図３に示されるように、第１絶縁膜ＩＦ１は、ウェル領域ＰＷ、表面電界緩和領域ＲＳ、ドリフト領域ＮＤおよびｎ+領域ＮＳと接している。第２絶縁膜ＩＦ２は、第１絶縁膜ＩＦ１を覆うように配置されている。第２絶縁膜ＩＦ２は、例えば周辺領域ＰＲの第１面ＰＳ１を覆うように配置されている。第２絶縁膜ＩＦ２には、例えばエミッタ電極ＥＥとウェル領域ＰＷとを接続するためのコンタクトホールと、第１コレクタ電極ＣＥＳとｎ+領域ＮＳとを接続するためのコンタクトホールとが設けられている。
【００２０】
図２，図３に示されるように、抵抗性フィールドプレートＦＰは、第１絶縁膜ＩＦ１上に位置する第２絶縁膜ＩＦ２上に配置されている。抵抗性フィールドプレートＦＰは、少なくとも表面電界緩和領域ＲＳおよびドリフト領域ＮＤ上に配置されている。抵抗性フィールドプレートＦＰにおいて中央領域ＣＲ側に位置する一部は、エミッタ電極ＥＥに接続されている。抵抗性フィールドプレートＦＰにおいて周辺領域ＰＲの外周端側に位置する一部は、第１コレクタ電極ＣＥＳに接続されている。
【００２１】
図２，図３に示されるように、エミッタ電極ＥＥは、ｐ++コンタクト領域ＰＣ５、ｐ+コンタクト領域ＰＣ６を介して、ウェル領域ＰＷと接続されている。第１コレクタ電極ＣＥＳは、ｐ++コンタクト領域ＰＣ７、ｐ+コンタクト領域ＰＣ８を介して、ｎ+領域ＮＳと接続されている。つまり、抵抗性フィールドプレートＦＰは、エミッタ電極ＥＥを介してウェル領域ＰＷと接続されており、かつ第１コレクタ電極ＣＥＳを介してｎ+領域ＮＳと接続されている。平面視において、エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳは、例えば環状に配置されている。
【００２２】
図２，図３に示されるように、第３絶縁膜ＩＦ３は、抵抗性フィールドプレートＦＰ、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を覆うように配置されている。第３絶縁膜ＩＦ３には、コンタクトホールＣＨ１、ＣＨ２，ＣＨ３，ＣＨ４が設けられている。
【００２３】
コンタクトホールＣＨ１は、エミッタ電極ＥＥと抵抗性フィールドプレートＦＰとを接続するためのものであり、第３絶縁膜ＩＦ３の上面から抵抗性フィールドプレートＦＰに達するように形成されている。
【００２４】
コンタクトホールＣＨ２は、エミッタ電極ＥＥとウェル領域ＰＷとを接続するためのものであり、第２絶縁膜ＩＦ２に設けられたエミッタ電極ＥＥとウェル領域ＰＷとを接続するための上記コンタクトホールと連なるように設けられている。
【００２５】
コンタクトホールＣＨ３は、第１コレクタ電極ＣＥＳと抵抗性フィールドプレートＦＰとを接続するためのものであり、第３絶縁膜ＩＦ３の上面から抵抗性フィールドプレートＦＰに達するように形成されている。
【００２６】
コンタクトホールＣＨ４は、第１コレクタ電極ＣＥＳとｎ+領域ＮＳとを接続するためのものであり、第２絶縁膜ＩＦ２に設けられた第１コレクタ電極ＣＥＳとｎ+領域ＮＳとを接続するための上記コンタクトホールと連なるように設けられている。
【００２７】
第１絶縁膜ＩＦ１、第２絶縁膜ＩＦ２、および第３絶縁膜ＩＦ３を構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えば酸化珪素（ＳｉＯ２）を含む。
【００２８】
抵抗性フィールドプレートＦＰを構成する材料は、抵抗性フィールドプレートＦＰとして要求される電気的抵抗値を実現し得る限りにおいて任意の材料であればよいが、例えばホウ素（Ｂ）などのｐ型不純物が導入された多結晶シリコン（ドープドポリシリコン）である。エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳを構成する材料は、導電性を有する任意の材料であればよいが、例えばアルミニウム（Ａｌ）を含む。なお、抵抗性フィールドプレートＦＰに導入される不純物は、リン（Ｐ）などのｎ型不純物であってもよいが、高抵抗化の観点から、ｐ型不純物であるのが好ましい。
【００２９】
エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳは、例えばバリアメタル層ＢＭを含んでいてもよい。バリアメタル層ＢＭは、エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳの各々の下層に配置されている。バリアメタル層ＢＭを構成する材料は、例えばチタンタングステン（ＴｉＷ）を含む。
【００３０】
図２，図３に示されるように、半導体基板ＳＢは、ｐ型のコレクタ領域ＰＬと、ｎ型のフィールドストップ領域ＮＬとをさらに含む。コレクタ領域ＰＬは、第２面ＰＳ２に配置されている。フィールドストップ領域ＮＬは、コレクタ領域ＰＬとドリフト領域ＮＤとの間に配置されている。第２コレクタ電極ＣＥＲは、半導体基板ＳＢの第２面ＰＳ２上に配置されている。第１コレクタ電極ＣＥＳと第２コレクタ電極ＣＥＲとは、半導体装置ＳＭの側面の切断面を介して表面リーク電流により電気的に接続される。
＜フィールドプレートの具体的構成＞
図１および図２に示されるように、抵抗性フィールドプレートＦＰは、エミッタ電極ＥＥを介してウェル領域ＰＷと接続されている第１部ＦＰ１と、第１コレクタ電極ＣＥＳを介してｎ+領域ＮＳと接続されている第２部ＦＰ２と、第１部ＦＰ１と第２部ＦＰ２との間に配置されており両者を接続する第３部ＦＰ３とを含む。平面視において、第１部ＦＰ１は、中央領域ＣＲを囲むように配置されている。平面視において、第２部ＦＰ２は、第１部ＦＰ１よりも外周側において中央領域ＣＲを囲むように配置されている。
【００３１】
抵抗性フィールドプレートＦＰの第１部ＦＰ１は、抵抗性フィールドプレートＦＰの他の部分よりも高不純物濃度とされたｐ++型領域ＰＣ１と、ｐ+領域ＰＣ２とを有している。抵抗性フィールドプレートＦＰの第２部ＦＰ２は、抵抗性フィールドプレートＦＰの他の部分よりも高不純物濃度とされたｐ++型領域ＰＣ３と、ｐ+領域ＰＣ４とを有している。ｐ++型領域ＰＣ１はｐ+領域ＰＣ２上に配置されている。ｐ++型領域ＰＣ３はｐ+領域ＰＣ４上に配置されている。ｐ++型領域ＰＣ１およびｐ+領域ＰＣ２は、第３絶縁膜ＩＦ３のコンタクトホールＣＨ１内のエミッタ電極ＥＥと接続されている。ｐ++型領域ＰＣ３およびｐ+領域ＰＣ４は、第３絶縁膜ＩＦ３のコンタクトホールＣＨ２内の第１コレクタ電極ＣＥＳと接続されている。
【００３２】
図１および図２に示されるように、平面視において、抵抗性フィールドプレートＦＰの第３部ＦＰ３は、中央領域ＣＲを囲むように配置されている複数の包囲部と、複数の包囲部間を接続する複数の接続部とを含む。これにより、第３部ＦＰ３は、平面視において第１部ＦＰ１の周囲を囲み、かつ第２部ＦＰ２から第１部ＦＰ１へ至る第１経路と、当該第１経路と分岐して第２部ＦＰ２から第１部ＦＰ１へ至る第２経路とを有している。
【００３３】
平面視において、第３部ＦＰ３は、中央領域ＣＲを囲むように配置されている第１包囲部ＦＰＳ１と、第１包囲部ＦＰＳ１を囲むように配置されている第２包囲部ＦＰＳ２と、第１包囲部ＦＰＳ１と第２包囲部ＦＰＳ２との間を接続する複数の第１接続部ＦＰＣ１と、第２包囲部ＦＰＳ２を囲むように配置されている第３包囲部ＦＰＳ３と、第２包囲部ＦＰＳ２と第３包囲部ＦＰＳ３との間を接続する複数の第２接続部ＦＰＣ２とを含む。さらに、第３部ＦＰ３は、第１部ＦＰ１と第１包囲部ＦＰＳ１とを接続する複数の接続部ＦＰＣを含む。
【００３４】
図１に示されるように、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の各平面形状は、環状であり、例えば四角環状（四角形の中央からそれよりも小さい四角形が除かれて成る形状）である。好ましくは、平面視において、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の各中心は、重なるように配置されている。平面視において、第２包囲部ＦＰＳ２の外形の最大幅は、第１包囲部ＦＰＳ１の外形の最大幅よりも大きく、第３包囲部ＦＰＳ３の外形の最大幅よりも小さい。平面視において、第１部ＦＰ１の内形状は、例えば四角形状である。平面視において、第２部ＦＰ２の外形状、すなわち抵抗性フィールドプレートＦＰの外形状は、例えば角丸四角形状である。
【００３５】
図１に示されるように、平面視において、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３は、中央領域ＣＲの周方向に沿って延在している。該周方向は、一部分においては第１方向Ｘに沿っており、他の一部分においては第２方向Ｙに沿っている。平面視において、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の一部は第１方向Ｘに沿って延びており、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の他の一部は第２方向Ｙに沿って延びている。
【００３６】
図１に示されるように、複数の第１接続部ＦＰＣ１は、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２と交差する方向に延びており、例えばこれらと直交する方向に延びている。複数の第２接続部ＦＰＣ２は、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３と交差する方向に延びており、例えばこれらと直交する方向に延びている。複数の第１接続部ＦＰＣ１の少なくとも一部は、平面視における第１包囲部ＦＰＳ１の中心から半導体装置ＳＭの外周側に向かう放射方向に沿って延在している。複数の第２接続部ＦＰＣ２の少なくとも一部は、平面視における第１包囲部ＦＰＳ１の中心から半導体装置ＳＭの外周側に向かう放射方向に沿って延在している。
【００３７】
図１に示されるように、複数の第１接続部ＦＰＣ１は、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第１方向Ｘに沿って延びる部分間を互いに並列に接続している第１群の第１接続部ＦＰＣ１と、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第２方向Ｙに沿って延びる部分間を互いに並列に接続している第２群の第１接続部ＦＰＣ１とを有している。第１群の第１接続部ＦＰＣ１は、第２方向Ｙに沿って延びている。第２群の第１接続部ＦＰＣ１は、第１方向Ｘに沿って延びている。
【００３８】
図１に示されるように、複数の第２接続部ＦＰＣ２は、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の第１方向Ｘに沿って延びる部分間を互いに並列に接続している第１群の第２接続部ＦＰＣ２と、第２包囲部ＦＰＳ２および第３包囲部ＦＰＳ３の第２方向Ｙに沿って延びる部分間を互いに並列に接続している第２群の第２接続部ＦＰＣ２とを有している。第１群の第２接続部ＦＰＣ２は、第２方向Ｙに沿って延びている。第２群の第２接続部ＦＰＣ２は、第１方向Ｘに沿って延びている。上記第１群の複数の第２接続部ＦＰＣ２は、第２包囲部ＦＰＳ２を挟んで、上記第１群の複数の第１接続部ＦＰＣ１と連なるように配置されている。上記第２群の複数の第２接続部ＦＰＣ２は、第２包囲部ＦＰＳ２を挟んで、上記第２群の複数の第１接続部ＦＰＣ１と連なるように配置されている。
【００３９】
図１に示されるように、平面視において、抵抗性フィールドプレートＦＰは格子状に設けられている。言い換えると、抵抗性フィールドプレートＦＰには、平面視において外形が矩形状である複数の開口部が配置されている。複数の開口部は第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を隔てて並んで配置されている。複数の開口部の各一辺は第１方向Ｘに沿って延びており、各他辺は第２方向Ｙに沿って延びている。各開口部は、抵抗性フィールドプレートＦＰにおいて貫通孔として構成されている。
【００４０】
図１に示されるように、抵抗性フィールドプレートＦＰは、例えば中央領域ＣＲの回りに４回の回転対称性（９０度の回転対称性）を有している。抵抗性フィールドプレートＦＰは、例えば平面視において半導体装置ＳＭを２等分する断面に対し鏡映対称性を有している。
【００４１】
図１に示されるように、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および第３包囲部ＦＰＳ３の各幅Ｌ１は、例えば互いに等しい。第１接続部ＦＰＣ１および第２接続部ＦＰＣ２の各幅Ｌ２は、例えば互いに等しい。第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および第３包囲部ＦＰＳ３の各幅Ｌ１は、例えば第１接続部ＦＰＣ１および第２接続部ＦＰＣ２の各幅Ｌ２と等しい。なお、抵抗性フィールドプレートＦＰの各部分の幅は、各部分を挟むように配置されている２つの開口部間の最短距離である。また、比較する２つの幅が等しいとは、一方の幅に対する２つの幅の差の比率が−５％以上５％以下であることを意味する。各幅Ｌ１，Ｌ２は、例えば０．１μｍ以上１０μｍ以下である。
【００４２】
図１に示されるように、第１包囲部ＦＰＳ１と第２包囲部ＦＰＳ２との間隔Ｌ３、すなわち各第１接続部ＦＰＣ１の延在方向の長さ、は例えば一定である。第２包囲部ＦＰＳ２と第３包囲部ＦＰＳ３との間隔、すなわち各第２接続部ＦＰＣ２の延在方向の長さ、は例えば一定である。第１包囲部ＦＰＳ１と第２包囲部ＦＰＳ２との間隔は、例えば第２包囲部ＦＰＳ２と第３包囲部ＦＰＳ３との間隔と等しい。すなわち、各第１接続部ＦＰＣ１の延在方向の長さは、各第２接続部ＦＰＣ２の延在方向の長さと等しい。
【００４３】
図１に示されるように、隣り合う２つの第１接続部ＦＰＣ１間の間隔Ｌ４は、例えば一定である。隣り合う２つの第２接続部ＦＰＣ２間の間隔は、例えば一定である。隣り合う２つの第１接続部ＦＰＣ１間の間隔は、例えば隣り合う２つの第２接続部ＦＰＣ２間の間隔と等しい。異なる観点から言えば、抵抗性フィールドプレートＦＰの複数の開口部の各寸法は、例えば一定である。
【００４４】
抵抗性フィールドプレートＦＰのシート抵抗値は、エミッタ電極ＥＥと第１コレクタ電極ＣＥＳとの間で許容されるリーク電流値に基づいて設定され得るが、例えば、０.１ＭΩ／□以上１０ＭΩ／□以下である。抵抗性フィールドプレートＦＰの厚みは、例えば、１０ｎｍ以上３００ｎｍ以下であるが、好ましくは、１０ｎｍ以上５０ｎｍ以下である。抵抗性フィールドプレートＦＰに導入された不純物量（ドーズ量）は、例えば１Ｅ１１ｉｏｎｓ／ｃｍ2以上１Ｅ１４ｉｏｎｓ／ｃｍ2以下である。例えば、リーク電流値を１０μＡ以下とする必要がある場合の抵抗性フィールドプレートＦＰのシート抵抗値は１ＭΩ／□以上であり、抵抗性フィールドプレートＦＰの厚みは３０ｎｍ以下である。抵抗性フィールドプレートＦＰに導入された不純物量（ドーズ量）は、例えば１×１０12ｉｏｎｓ／ｃｍ2以上である。
【００４５】
抵抗性フィールドプレートＦＰの第３部ＦＰ３は、例えば、第１包囲部ＦＰＳ１、第２分ＰＦＰ２および第３包囲部ＦＰＳ３の他に、中央領域ＣＲを囲むように配置されている複数の包囲部と、複数の包囲部において隣り合う２つの包囲部間を接続する複数の接続部とをさらに有している。
【００４６】
＜半導体装置の中央領域の構成＞
半導体装置ＳＭは、中央領域ＣＲにおいて、トレンチゲート型ＩＧＢＴが配置されている。図１５（ａ）に示されるように、トレンチゲート型ＩＧＢＴは、ｐ型のコレクタ領域ＰＬと、フィールドストップ領域ＮＬと、ｎ型のｎ-ドリフト領域ＮＤと、ｐ型のボディ領域ＰＢと、ｎ型のエミッタ領域ＮＥと、エミッタ電極ＥＥと、ゲート電極ＧＥと、第２コレクタ電極ＣＥＲとを主に有している。
【００４７】
コレクタ領域ＰＬは、半導体基板ＳＢの第２面ＰＳ２に配置されている。フィールドストップ領域ＮＬは、コレクタ領域ＰＬの第１面ＰＳ１側に配置され、コレクタ領域ＰＬとｐｎ接合を構成している。第２コレクタ電極ＣＥＲは、第２面ＰＳ２上に配置されて、コレクタ領域ＰＬと接続されている。
【００４８】
ドリフト領域ＮＤは、フィールドストップ領域ＮＬの第１面ＰＳ１側に配置され、フィールドストップ領域ＮＬと接続されている。ドリフト領域ＮＤは、フィールドストップ領域ＮＬよりも低いｎ型不純物濃度を有している。ドリフト領域ＮＤの第２面ＰＳ２側にコレクタ領域ＰＬが配置されている。
【００４９】
ボディ領域ＰＢは、ドリフト領域ＮＤの第１面ＰＳ１側に配置され、ドリフト領域ＮＤとｐｎ接合を構成している。
【００５０】
エミッタ領域ＮＥは、半導体基板ＳＢの第１面ＰＳ１に配置され、ボディ領域ＰＢとｐｎ接合を構成している。エミッタ電極ＥＥは、第１面ＰＳ１上に配置されて、エミッタ領域ＮＥと接続されている。
【００５１】
半導体基板ＳＢの第１面ＰＳ１には、ゲート用溝ＴＲ１とエミッタ用溝ＴＲ２とが形成されている。ゲート用溝ＴＲ１は、半導体基板ＳＢの第１面ＰＳ１からエミッタ領域ＮＥおよびボディ領域ＰＢを突き抜けて、ドリフト領域ＮＤに達するように形成されている。ゲート用溝ＴＲ１の内周面に沿ってゲート絶縁層ＧＩが配置されている。ゲート電極ＧＥは、ゲート用溝ＴＲ１内を埋め込んでいる。ゲート電極ＧＥは、ゲート絶縁層ＧＩを介在してボディ領域ＰＢと対向している。
【００５２】
エミッタ用溝ＴＲ２は、半導体基板ＳＢの第１面ＰＳ１からエミッタ領域ＮＥを突き抜けるように形成されている。エミッタ用溝ＴＲ２の内側面には、エミッタ領域ＮＥおよびボディ領域ＰＢが配置されている。エミッタ用溝ＴＲ２の底面には、ｐ++領域ＰＤ２が配置されている。ｐ++領域ＰＤ２とドリフト領域ＮＤとの間には、ｐ+領域ＰＤ１が現れている。エミッタ用溝ＴＲ２の内周面に沿ってバリアメタル層ＢＭが配置されている。
【００５３】
＜半導体装置の製造方法＞
図４〜図１５を参照して、半導体装置ＳＭの製造方法について説明する。なお、図４〜図１５の各（ａ）は、半導体装置ＳＭの中央領域ＣＲの部分断面図である。図４〜図１５の各（ｂ）は、半導体装置ＳＭの周辺領域ＰＲの部分断面図である。
【００５４】
まず、図４（ａ），（ｂ）に示されるように、半導体基板ＳＢが準備される。半導体基板ＳＢを構成する材料は、任意の半導体材料であればよいが、例えばケイ素（Ｓｉ）を含む。半導体基板ＳＢは、ＣＺ（Czochralski Method）法、ＭＣＺ（Magnetic Field Applied Czochralski Method）法、ＦＺ（Floating Zone Method）法またはエピタキシャル成長法等により形成されていればよいが、好ましくはＦＺ法により形成されている。半導体基板ＳＢの全体には、ドリフト領域ＮＤが形成されている。半導体基板ＳＢは、第１面ＰＳ１と、第１面ＰＳ１と反対側に位置する第３面ＰＳ３を有している。
【００５５】
次に、図５（ａ），（ｂ）に示されるように、周辺領域ＰＲにおいて、第１絶縁膜ＩＦ１、表面電界緩和領域ＲＳ、およびウェル領域ＰＷが形成される。
【００５６】
具体的には、まず、半導体基板ＳＢの第１面ＰＳ１の一部上に、第１絶縁膜ＩＦ１が形成される。第１絶縁膜ＩＦ１は、例えば第１面ＰＳ１上に成膜された酸化膜が写真製版法によってパターニングされることにより形成される。平面視において、第１絶縁膜ＩＦ１は、中央領域ＣＲを囲むように環状に形成される。
【００５７】
次に、半導体基板ＳＢの第１面ＰＳ１にｐ型不純物が導入されることにより、表面電界緩和領域ＲＳが形成される。平面視において、表面電界緩和領域ＲＳは、中央領域ＣＲを囲むように環状に形成される。表面電界緩和領域ＲＳの外周部分は、第１絶縁膜ＩＦ１下に形成される。表面電界緩和領域ＲＳの内周部分は、第１絶縁膜ＩＦ１よりも中央領域ＣＲ側に形成される。
【００５８】
次に、半導体基板ＳＢの第１面ＰＳ１にｐ型不純物が導入されることにより、表面電界緩和領域ＲＳ内にウェル領域ＰＷが形成される。平面視において、ウェル領域ＰＷは、中央領域ＣＲを囲むように環状に形成される。ウェル領域ＰＷの第１面ＰＳ１からの深さは、表面電界緩和領域ＲＳの第１面ＰＳ１からの深さよりも浅い。ウェル領域ＰＷの不純物濃度は表面電界緩和領域ＲＳの不純物濃度よりも高い。ｐ型不純物の導入方法は、例えばイオン注入法である。ｐ型不純物は、例えばボロン（Ｂ）である。
【００５９】
次に、図６（ａ），（ｂ）に示されるように、中央領域ＣＲにおいて、トレンチＴＲが形成される。具体的には、まず、トレンチＴＲが形成されるべき領域以外を覆う図示しないマスクパターンが形成される。周辺領域ＰＲの全体は、該マスクパターンにより覆われている。次に、該マスクパターンを用いて半導体基板ＳＢに対しエッチングが施されることにより、トレンチＴＲが形成される。トレンチＴＲが形成された後、マスクパターンが除去される。
【００６０】
次に、図７（ａ），（ｂ）および図８（ａ），（ｂ）に示されるように、中央領域ＣＲにおいて、ゲート電極ＧＥが形成される。具体的には、まず図７（ａ），（ｂ）に示されるように、半導体基板ＳＢの第１面ＰＳ１の全面上に、ゲート絶縁層ＧＩが形成される。ゲート絶縁層ＧＩは、例えば熱酸化処理により、トレンチＴＲの内周面を含む、第１面ＰＳ１側の露出面全体にゲート酸化膜として形成される。次に、ドープドポリシリコン膜ＤＰ１がゲート絶縁層ＧＩ上に形成される。ドープドポリシリコン膜ＤＰ１は、トレンチＴＲ内を埋め込むように形成される。
【００６１】
次に、図８（ａ），（ｂ）に示されるように、中央領域ＣＲおよび周辺領域ＰＲにおいて、ドープドポリシリコン膜ＤＰ１およびゲート絶縁層ＧＩがエッチバックされる。これにより、トレンチＴＲ内に埋め込まれたゲート電極ＧＥが形成される。
【００６２】
次に、図９（ａ），（ｂ）に示されるように、周辺領域ＰＲにおいて、第２絶縁膜ＩＦ２および抵抗性フィールドプレートＦＰが形成される。
【００６３】
具体的には、まず、第１面ＰＳ１上に第２絶縁膜ＩＦ２が形成される。第２絶縁膜ＩＦ２の厚みは、第１絶縁膜ＩＦ１の厚みよりも薄い。次に、多結晶シリコン（ポリシリコン）膜が第２絶縁膜ＩＦ２上に形成される。多結晶シリコン膜の厚みは、３０ｎｍ以下である。次に、ｐ型不純物もしくはｎ型不純物が当該多結晶シリコンに導入され、ドープドポリシリコン膜が形成される。不純物の導入方法は、例えばイオン注入法である。ｐ型不純物は、例えばボロン（Ｂ）であり、２フッ化ボロン（ＢＦ２）である。注入条件は、ボロン（Ｂ）の場合、加速電圧は、例えば、１〜５０ＫｅＶであり、不純物量（ドーズ量）は、例えば、１．０Ｅ１１ｉｏｎｓ／ｃｍ2〜１．０Ｅ１４ｉｏｎｓ／ｃｍ2である。２フッ化ボロン（ＢＦ２）の場合、加速電圧は、例えば、１〜１５０ＫｅＶであり、不純物（ドーズ量）は、例えば、１．０Ｅ１１ｉｏｎｓ／ｃｍ2〜１．０Ｅ１４ｉｏｎｓ／ｃｍ2である。ｎ型不純物は、例えば、リン（Ｐ）であり、加速電圧は、例えば、１〜１００ＫｅＶ、不純物（ドーズ量）は、例えば、１．０Ｅ１１ｉｏｎｓ／ｃｍ2〜１．０Ｅ１４ｉｏｎｓ／ｃｍ2である。次に、ドープドポリシリコン膜が写真製版法によりパターニングされることにより、抵抗性フィールドプレートＦＰが形成される。
【００６４】
次に、図１０（ａ），（ｂ）に示されるように、中央領域ＣＲにおいて、ボディ領域ＰＢと、エミッタ領域ＮＥとが形成され、かつ周辺領域ＰＲにおいて、ｎ+領域ＮＳが形成される。
【００６５】
具体的には、まず、中央領域ＣＲにおいて、半導体基板ＳＢの第１面ＰＳ１にｐ型不純物が導入されることにより、ボディ領域ＰＢが形成される。ボディ領域ＰＢの深さは、トレンチＴＲの深さより浅い。次に、中央領域ＣＲにおいては、半導体基板ＳＢの第１面ＰＳ１にｎ型不純物が導入されることにより、エミッタ領域ＮＥが形成される。これと並行して、周辺領域ＰＲにおいては、半導体基板ＳＢの第１面ＰＳ１にｎ型不純物が導入されることにより、ｎ+領域ＮＳが形成される。エミッタ領域ＮＥの深さは、トレンチＴＲの深さより浅い。ｐ型不純物およびｎ型不純物の導入方法は、例えばイオン注入法である。ｐ型不純物は、例えばボロン（Ｂ）である。ｎ型不純物は、例えばリン（Ｐ）である。
【００６６】
次に、図１１（ａ），（ｂ）に示されるように、第１面ＰＳ１上に第３絶縁膜ＩＦ３が形成される。第３絶縁膜ＩＦ３は、抵抗性フィールドプレートＦＰを覆うように形成される。第１絶縁膜ＩＦ１上での第３絶縁膜ＩＦ３の厚みは、例えば、０．２μｍ以上１．０μｍ以下である。つまり、第３絶縁膜ＩＦ３の厚みは、抵抗性フィールドプレートＦＰの厚みと比べて、十分に厚い。
【００６７】
次に、図１２（ａ）に示されるように、中央領域ＣＲにおいては、第３絶縁膜ＩＦ３の一部、エミッタ領域ＮＥの一部、およびボディ領域ＰＢの一部が除去されてボディ領域ＰＢが露出される。
【００６８】
これに並行して、図１２（ｂ）に示されるように、周辺領域ＰＲにおいては、第３絶縁膜ＩＦ３の一部が除去されて、抵抗性フィールドプレートＦＰの一部を露出させるコンタクトホールＣＨ１，ＣＨ３、ウェル領域ＰＷの一部を露出させるコンタクトホールＣＨ２、およびｎ+領域ＮＳの一部を露出させるコンタクトホールＣＨ４が形成される。
【００６９】
次に、図１２（ａ），（ｂ）に示されるように、第３絶縁膜ＩＦ３をマスクとして、第３絶縁膜ＩＦ３から露出している各部分に対しｐ型不純物が導入される。これにより、中央領域ＣＲにおいては、ボディ領域ＰＢ内にＰ+領域ＰＤ２が形成される。周辺領域ＰＲにおいては、抵抗性フィールドプレートＦＰ内にＰ+領域ＰＣ２，ＰＣ４が形成され、ウェル領域ＰＷ内にＰ+領域ＰＣ６が形成され、かつｎ+領域ＮＳ内にＰ+領域ＰＣ８が形成される。その後さらに第３絶縁膜ＩＦ３から露出している各部分に対しｐ型不純物が導入される。Ｐ+領域ＰＤ２，ＰＣ２，ＰＣ４，ＰＣ６，ＰＣ８よりも不純物濃度が高いＰ++領域ＰＤ１，ＰＣ１，ＰＣ３，ＰＣ５，ＰＣ７が、これらの上部に形成される。ｐ型不純物の導入方法は、例えばイオン注入法である。ｐ型不純物は、例えばボロン（Ｂ）である。
【００７０】
次に、図１３（ａ），（ｂ）に示されるように、バリアメタル層ＢＭと、エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳとが形成される。
【００７１】
具体的には、まず半導体基板ＳＢの第１面ＰＳ１上にバリアメタル層ＢＭとなるべき導電膜と、エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳとなるべき導電膜が形成される。次に、両導電膜の積層体が写真製版によりパターニングされて、バリアメタル層ＢＭ、エミッタ電極ＥＥおよび第１コレクタ電極ＣＥＳが形成される。
【００７２】
エミッタ電極ＥＥは、中央領域ＣＲにおいてはＰ++領域ＰＤ１，Ｐ+領域ＰＤ２を介してボディ領域ＰＢに接続され、周辺領域ＰＲにおいてはＰ++領域ＰＣ５，Ｐ+領域ＰＣ１を介して抵抗性フィールドプレートＦＰに接続されるとともに、Ｐ++領域ＰＣ６，Ｐ+領域ＰＣ２を介してウェル領域ＰＷに接続される。第１コレクタ電極ＣＥＳは、周辺領域ＰＲにおいてＰ++領域ＰＣ７，Ｐ+領域ＰＣ３を介して抵抗性フィールドプレートＦＰに接続されるとともに、Ｐ+領域ＰＣ４を介してｎ+領域ＮＳに接続される。
【００７３】
次に、図１４（ａ），（ｂ）に示されるように、コレクタ領域ＰＬが形成される。
具体的には、まず第３面ＰＳ３（図１３（ｂ）参照）を含む半導体基板ＳＢの一部が除去され、第２面ＰＳ２が形成される。本除去処理は、例えば研磨およびスピンエッチングにより実施される。次に、中央領域ＣＲおよび周辺領域ＰＲにおいて、第２面ＰＳ２に対しｎ型不純物が導入されることにより、フィールドストップ領域ＮＬが形成される。ｎ型不純物の導入方法は、例えばイオン注入法である。ｎ型不純物は、例えばリン（Ｐ）である。次に、中央領域ＣＲおよび周辺領域ＰＲにおいて、第２面ＰＳ２に対しｐ型不純物が導入されることにより、コレクタ領域ＰＬが形成される。ｐ型不純物の導入方法は、例えばイオン注入法である。ｐ型不純物は、例えばボロン（Ｂ）である。
【００７４】
次に、半導体基板ＳＢに対してレーザアニール処理が施される。これにより、半導体基板ＳＢに導入された各不純物が活性化される。
【００７５】
次に、図１５（ａ），（ｂ）に示されるように、第２面ＰＳ２上に第２コレクタ電極ＣＥＲが形成される。このようにして、半導体装置ＳＭが形成される。
＜作用効果＞
次に、半導体装置ＳＭの作用効果について説明する。上記半導体装置ＳＭは、半導体基板ＳＢと、第１絶縁膜ＩＦ１と、抵抗性フィールドプレートＦＰとを備える。半導体基板ＳＢは、ウェル領域ＰＷと、ウェル領域ＰＷを囲むように配置されている表面電界緩和領域ＲＳと、表面電界緩和領域ＲＳを挟んでウェル領域ＰＷと対向するように配置されているｎ+領域ＮＳとを含む。第１絶縁膜ＩＦ１は、半導体基板ＳＢの表面電界緩和領域ＲＳ上に配置されている。抵抗性フィールドプレートＦＰは、第１絶縁膜ＩＦ１上に配置されている。抵抗性フィールドプレートＦＰは、ウェル領域ＰＷと接続されている第１部ＦＰ１と、ｎ+領域ＮＳと接続されている第２部ＦＰ２と、第１部ＦＰ１と第２部ＦＰ２との間に配置されてこれらを接続している第３部ＦＰ３とを含む。第３部ＦＰ３は、平面視において第１部ＦＰ１の周囲を囲み、かつ第２部ＦＰ２から第１部ＦＰ１へ至る第１経路と、当該第１経路と分岐して第２部ＦＰ２から第１部ＦＰ１へ至る第２経路とを有する。
【００７６】
抵抗性フィールドプレートＦＰの第３部ＦＰ３は、上記第１経路および上記第２経路を有しているため、例えば第２経路が断線した場合にも第１経路が第１部ＦＰ１と第２部ＦＰ２との間の電流経路として機能し続けることができる。この場合、上記抵抗性フィールドプレートＦＰは、第２経路の断線後も、フィールドプレートとしての機能し続けることができる。その結果、抵抗性フィールドプレートＦＰを備える半導体装置ＳＭは、従来のフィールドプレートを備える半導体装置と比べて、断線に起因した耐圧特性の低下が抑制されている。
【００７７】
また、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１の間で短絡が起きた場合、抵抗性フィールドプレートＦＰの抵抗値の減少幅は、上記放射方向に隣り合う２つの環状部分間が１つの接続部のみにより接続されている従来のフィールドプレートと比べて、抑制されている。その結果、抵抗性フィールドプレートＦＰを備える半導体装置ＳＭは、従来のフィールドプレートを備える半導体装置と比べて、短絡に起因した耐圧特性の低下が抑制されている。
【００７８】
上記半導体装置ＳＭにおいて、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２は、第１方向Ｘに沿って延びる部分と、第２方向Ｙに沿って延びる部分とを有している。複数の第１接続部ＦＰＣ１は、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第１方向Ｘに沿って延びる部分間を互いに並列に接続している第１群の第１接続部ＦＰＣ１と、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第２方向に沿って延びる部分間を互いに並列に接続している第２群の第１接続部ＦＰＣ１とを有している。上記第１群の第１接続部ＦＰＣ１は、第２方向Ｙに沿って延びている。上記第２群の第１接続部ＦＰＣ１は、第１方向Ｘに沿って延びている。
【００７９】
例えば、全ての第１接続部ＦＰＣ１が第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第１方向Ｘに沿って延びる部分間に配置されているフィールドプレートでは、第１包囲部ＦＰＳ１の第２方向Ｙに沿って延びる部分に断線または短絡が生じたときのフィールドプレートの抵抗値の変動幅は、第１包囲部ＦＰＳ１の第１方向Ｘに沿って延びる部分に断線が生じたときのそれと比べて、大きくなる。そして、半導体装置ＳＭの製造プロセスにおいて断線または短絡が生じる位置を制御することは困難であるため、このようなフィールドプレートの抵抗値の変動幅を制御することは困難である。
【００８０】
これに対し、上記抵抗性フィールドプレートＦＰによれば、複数の第１接続部ＦＰＣ１が上記第１群の第１接続部ＦＰＣ１と上記第２群の第１接続部ＦＰＣ１とを有しているため、全ての第１接続部ＦＰＣ１が第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第１方向Ｘに沿って延びる部分間に配置されているフィールドプレートと比べて、断線または短絡時の抵抗値の変動が抑制されている。
【００８１】
また、このような抵抗性フィールドプレートＦＰの上記周方向における電位分布は、複数の第１接続部ＦＰＣ１の全てが第１方向Ｘまたは第２方向Ｙの一方のみに沿って延びるように配置されている抵抗性フィールドプレートＦＰのそれと比べて、均一化される。その結果、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、複数の第１接続部ＦＰＣ１の全てが第１方向Ｘまたは第２方向Ｙの一方のみに沿って延びるように配置されている抵抗性フィールドプレートＦＰを備える半導体装置と比べて、表面電界緩和領域ＲＳにおける電界分布が上記周方向において均一化される。
【００８２】
上記半導体装置ＳＭにおいて、抵抗性フィールドプレートＦＰの第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２は環状に配置されている。
【００８３】
このような抵抗性フィールドプレートＦＰの上記周方向における電位分布は、螺旋状に配置されている従来のフィールドプレートのそれと比べて、均一化される。その結果、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、螺旋状または蛇行配置されているフィールドプレートを備える半導体装置と比べて、表面電界緩和領域ＲＳにおける電界分布が上記周方向において均一化される。
【００８４】
上記半導体装置ＳＭの平面形状は４角形である。平面視において抵抗性フィールドプレートＦＰは、９０度の回転対称性を有するように配置されている。
【００８５】
このような抵抗性フィールドプレートＦＰの上記周方向における電位分布は、螺旋状に配置されている従来のフィールドプレートのそれと比べて、均一化される。その結果、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、螺旋状または蛇行配置されているフィールドプレートを備える半導体装置と比べて、表面電界緩和領域ＲＳにおける電界分布が上記周方向において均一化される。
【００８６】
上記半導体装置ＳＭにおいて、抵抗性フィールドプレートＦＰは、第２包囲部ＦＰＳ２を囲むように配置されている第３包囲部ＦＰＳ３と、第２包囲部ＦＰＳ２と第３包囲部ＦＰＳ３との間を接続する複数の第２接続部ＦＰＣ２とをさらに含む。
【００８７】
抵抗性フィールドプレートＦＰでは、上記包囲部および上記接続部の数が増えるほど、上記包囲部と上記接続部との接続箇所が増えて電流経路の数が増えるとともに、上記包囲部と上記接続部との複数の接続箇所間の間隔が短くなる。そのため、半導体装置ＳＭでは、上記包囲部および上記接続部の数が増えるほど、断線や短絡等に起因した耐圧特性の低下が抑制されている。
【００８８】
上記抵抗性フィールドプレートＦＰの第３部ＦＰ３は、第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続している。第１部ＦＰ１と第２部ＦＰ２との間の最短距離はエミッタ電極ＥＥと第１コレクタ電極ＣＥＳとの間の距離によって決定される。
【００８９】
このような抵抗性フィールドプレートＦＰの上記放射方向の電位分布は、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰの上記放射方向の電位分布と比べて、連続的に緩やかに変化する。そのため、上記抵抗性フィールドプレートＦＰは、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰと比べて、表面電界緩和領域ＲＳ内の上記放射方向における電界分布を、連続的に緩やかに変化させることができる。その結果、表面電界緩和領域ＲＳ内の上記放射方向における電界集中を十分に緩和するために必要とされる抵抗性フィールドプレートＦＰの上記放射方向の長さは、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰの上記放射方向の長さと比べて、短くなる。つまり、上記抵抗性フィールドプレートＦＰは、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰと比べて、周辺領域ＰＲでの電界集中をより効果的に緩和することができる。
【００９０】
また、上記抵抗性フィールドプレートＦＰでは、中央領域ＣＲの面積を増減する必要があるが耐圧の観点から抵抗性フィールドプレートＦＰの抵抗値を増減する必要がないような仕様変更に際し、設計変更が不要とされる。
【００９１】
例えば、第１種の半導体装置ＳＭとは仕様の異なる第２種の半導体装置ＳＭを、第１種の半導体装置ＳＭに基づき設計することを考える。第２種の半導体装置ＳＭは、第１種の半導体装置ＳＭと同等の耐圧が要求されている一方で、第１種の半導体装置ＳＭよりもＩＧＢＴの大電流化が要求されているものとする。第２種の半導体装置ＳＭでは、大電流化の要求に伴い、中央領域ＣＲの面積が第１種の半導体装置ＳＭと比べて比較的大きく設定される。一方、耐圧に寄与する上記放射方向における周辺領域ＰＲの幅は、第１種の半導体装置ＳＭと第２種の半導体装置ＳＭとで同等されていればよい。
【００９２】
上記設計変更を行う場合、中央領域ＣＲの面積が大きくされると、周辺領域ＰＲの上記周方向の長さが長くなる。そのため、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰの抵抗値は、第３部ＦＰ３の上記放射方向の長さに加えて上記周方向の長さにも依存する。そのため、このような抵抗性フィールドプレートＦＰでは、中央領域ＣＲの上記設計変更に際しその抵抗値の増減を抑制しようとすると、抵抗性フィールドプレートＦＰの設計変更も必要とされる場合がある。例えば、周辺領域ＰＲの上記周方向の長さが長くなることに伴うフィールドプレートＦＰの抵抗値の上昇分を打ち消すように、該フィールドプレートＦＰのシート抵抗値を低抵抗化するような設計変更が必要とされる場合がある。
【００９３】
一方で、上記設計変更に際し、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続している上記抵抗性フィールドプレートＦＰでは、周辺領域ＰＲの上記周方向の長さが長くなることに伴う抵抗値の増減が、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続していない抵抗性フィールドプレートＦＰと比べて、抑制されている。そのため、第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離で接続している上記抵抗性フィールドプレートＦＰでは、上記のような中央領域ＣＲの設計変更に際し、変更が不要とされ得る。
【００９４】
上記半導体装置ＳＭの抵抗性フィールドプレートＦＰは、平面視において格子形状を有している。
【００９５】
このような抵抗性フィールドプレートＦＰは、上述した抵抗性フィールドプレートＦＰの全構成を満足することができる。そのため、該抵抗性フィールドプレートＦＰを備える半導体装置ＳＭは、断線または短絡に伴う耐圧特性の低下が抑制されているとともに、その耐圧特性が上記周方向において均一化されている。また、フィールドプレートＦＰは、従来のフィールドプレートと比べて、周辺領域ＰＲ上に電流経路を高密度に配置可能である。
【００９６】
上記半導体装置ＳＭの抵抗性フィールドプレートＦＰでは、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１の各幅が互いに等しくされている。
【００９７】
このような抵抗性フィールドプレートＦＰでは、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１の各幅が異なるように設けられている場合と比べて、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１に流れる電流値が均等化される。そのため、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、上記各幅が異なる抵抗性フィールドプレートＦＰを備える半導体装置ＳＭと比べて、表面電界緩和領域ＲＳにおける電界分布が均一化される。
【００９８】
上記半導体装置ＳＭにおいて、抵抗性フィールドプレートＦＰのシート抵抗値は、０．１ＭΩ／□以上１０ＭΩ／□以下である。
【００９９】
従来の抵抗性フィールドプレートは、例えば中央領域ＣＲに形成されるＩＧＢＴのゲート電極と同時に形成されているため、ゲート電極に必要とされる厚みを有している。そのため、従来の抵抗性フィールドプレートの厚みは６００ｎｍ以上であり、そのシート抵抗値は１ＭΩ／□未満である。
【０１００】
上記抵抗性フィールドプレートＦＰの上記シート抵抗値は、従来のフィールドプレートのシート抵抗値と比べて、高い。上記抵抗性フィールドプレートＦＰの抵抗値は、そのシート抵抗値、および第３部ＦＰ３における各電流経路の長さにより決定される。そのため、上記抵抗性フィールドプレートＦＰのシート抵抗値が従来のフィールドプレートと比べて高抵抗化されたことにより、任意の抵抗値を実現するために必要とされる各電流経路の長さは、従来のフィールドプレートのそれと比べて短くされ得る。また、上記抵抗性フィールドプレートＦＰのシート抵抗値が従来のフィールドプレートと比べて高抵抗化されたことにより、上記抵抗性フィールドプレートＦＰにおいて任意の抵抗値を実現するために必要とされる第１包囲部ＦＰＳ１、第１接続部ＦＰＣ１等の幅は、従来のフィールドプレートのそれと比べて、広くされ得る。そのため、フィールドプレートＦＰによれば、第１面ＰＳ１上において１つの電流経路が占める面積が従来のフィールドプレートのそれと比べて小さくされ得る。その結果、フィールドプレートＦＰでは、複数の電流経路がより高密度に配置されながらも、断線によってフィールドプレートとしての機能が喪失され難くされている。
【０１０１】
また、上記シート抵抗値を有するフィールドプレートＦＰの各電流経路の長さは、例えば第１部ＦＰ１と第２部ＦＰ２との間の最短距離とされ得る。その結果、上述のように、上記設計変更に際し、上記放射方向の長さを増減する設計変更が不要とされる。
【０１０２】
上記半導体装置ＳＭにおいて、抵抗性フィールドプレートＦＰの厚みは、１０ｎｍ以上５０ｎｍ以下である。
【０１０３】
つまり、上記抵抗性フィールドプレートＦＰの厚みは、従来のフィールドプレートの厚みと比べて、薄い。上記抵抗性フィールドプレートＦＰのシート抵抗値は、その厚みおよびドーズ量により決定される。そのため、上記抵抗性フィールドプレートＦＰは、従来のフィールドプレートと同等のドーズ量とされながらも、従来のフィールドプレートのシート抵抗値よりも高抵抗化され得る。
【０１０４】
また、図１６に示されるように、上記抵抗性フィールドプレートＦＰの厚みが第３絶縁膜ＩＦ３の厚みと比較して十分に薄いことにより、抵抗性フィールドプレートＦＰを覆うように形成された第３絶縁膜ＩＦ３の厚みは上記開口部の周囲においても十分に厚い。これに対し、図１７に示される従来の抵抗性フィールドプレートＦＰの厚みは第３絶縁膜ＩＦ３の厚みと比較して十分に薄くされていないため、抵抗性フィールドプレートＦＰを覆うように形成された第３絶縁膜ＩＦ３の厚みは上記開口部の周囲において部分的に薄い。
【０１０５】
その結果、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、抵抗性フィールドプレートＦＰを備える半導体装置と比べて、外部から抵抗性フィールドプレートＦＰ周囲への水分侵入が抑制されている。また、上記抵抗性フィールドプレートＦＰを備える半導体装置ＳＭでは、第３絶縁膜ＩＦ３をマスクとして実施されるイオン注入工程（図１２（ａ），（ｂ）参照）において、第３絶縁膜ＩＦ３の薄膜部分を介した抵抗性フィールドプレートＦＰまたは半導体基板ＳＢ等へのイオン注入が抑制されている。
【０１０６】
上記半導体装置ＳＭでは、抵抗性フィールドプレートＦＰは、平面視において第１部ＦＰ１と第２部ＦＰ２とを直線状に延在している複数の延在部を有している。抵抗性フィールドプレートＦＰのシート抵抗値は、０．１ＭΩ／□以上１０ＭΩ／□以下である。
【０１０７】
（実施の形態２）
図１８に示されるように、実施の形態２に係る半導体装置ＳＭ２は、基本的に実施の形態１に係る半導体装置ＳＭと同様の構成を備えるが、平面視において、抵抗性フィールドプレートＦＰの複数の開口部ＯＰが千鳥状に配置されている点で異なる。千鳥状とは、第１方向Ｘに互いに間隔を隔てて配列されている第１の開口部ＯＰ群が、第１方向Ｘに互いに間隔を隔てて配列されており、かつ第１の開口部ＯＰ群と第２方向Ｙにおいて隣り合う第２の開口部ＯＰ群に対し、第１方向Ｘに各開口部ＯＰの開口幅未満の距離だけシフトされている配列状態をいう。上記シフト量は、例えば各開口部ＯＰの開口幅の半分である。
【０１０８】
図１８に示されるように、抵抗性フィールドプレートＦＰの第３部ＦＰ３の第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の各々は、第１方向Ｘに沿って直線状に延びる部分と、第２方向Ｙに沿って矩形波上に延びる部分とを有している。第２方向Ｙにおいて中央領域ＣＲを挟むように配置されている周辺領域ＰＲの一部領域上では、複数の第２接続部ＦＰＣ２が複数の第１接続部ＦＰＣ１と直線状に連ならないように配置されている。
【０１０９】
図１８に示される抵抗性フィールドプレートＦＰも、図１に示される抵抗性フィールドプレートＦＰと同様に、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１を有している。そのため、半導体装置ＳＭ２は、上述した半導体装置ＳＭと同様の効果を奏することができる。
【０１１０】
（実施の形態３）
図１９に示されるように、実施の形態３に係る半導体装置ＳＭ３は、基本的に実施の形態１に係る半導体装置ＳＭと同様の構成を備えるが、抵抗性フィールドプレートＦＰの第３部ＦＰ３が第１部ＦＰ１と第２部ＦＰ２との間を最短距離超えで接続している点で異なる。
【０１１１】
平面視において、第１方向Ｘに沿って延びる複数の第１接続部ＦＰＣ１は、第１方向Ｘに沿って延びる複数の第２接続部ＦＰＣ２と、第２包囲部ＦＰＳ２において第２方向Ｙに沿って延びる部分を介して接続されている。第２方向Ｙに沿って延びる複数の第１接続部ＦＰＣ１は、第２方向Ｙに沿って延びる複数の第２接続部ＦＰＣ２と、第２包囲部ＦＰＳ２において第１方向Ｘに沿って延びる部分を介して接続されている。
【０１１２】
第１方向Ｘに沿って延びる複数の第１接続部ＦＰＣ１と複数の第２接続部ＦＰＣ２とを接続している、第２包囲部ＦＰＳ２において第２方向Ｙに沿って延びる部分の長さは、複数の第１接続部ＦＰＣ１および複数の第２接続部ＦＰＣ２の延在方向の長さ、すなわち第１方向Ｘの長さ超えである。
【０１１３】
平面視において、複数の第１接続部ＦＰＣ１のうち上記周方向において隣り合う２つの第１接続部ＦＰＣ１間の距離は、該第１接続部ＦＰＣ１の延在方向の長さ超えである。平面視において、上記周方向において隣り合う一方の第１接続部ＦＰＣ１の延在方向は、例えば他方の第１接続部ＦＰＣ１の延在方向と交差する。上記周方向において隣り合う一方の第１接続部ＦＰＣ１は第１方向Ｘに沿って延びており、他方の第１接続部ＦＰＣ１は第２方向Ｙに沿って延びている。
【０１１４】
例えば、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第１方向Ｘに沿って直線状に延びる部分間は、１つの第１接続部ＦＰＣ１のみによって接続されており、第１包囲部ＦＰＳ１および第２包囲部ＦＰＳ２の第２方向Ｙに沿って直線状に延びる部分間は、他の１つの第１接続部ＦＰＣ１のみによって接続されている。
【０１１５】
図１９に示される抵抗性フィールドプレートＦＰも、図１に示される抵抗性フィールドプレートＦＰと同様に、第１包囲部ＦＰＳ１、第２包囲部ＦＰＳ２、および複数の第１接続部ＦＰＣ１を有している。そのため、半導体装置ＳＭ２は、上述した半導体装置ＳＭと同様の効果を奏することができる。
【０１１６】
（実施の形態４）
図２０に示されるように、実施の形態４に係る半導体装置ＳＭ４は、基本的に実施の形態１に係る半導体装置ＳＭと同様の構成を備えるが、抵抗性フィールドプレートＦＰの第３部ＦＰ３が螺旋状に配置されたパターン形状を有している点で異なる。
【０１１７】
抵抗性フィールドプレートＦＰの第３部ＦＰ３は、第１部ＦＰ１と第２部ＦＰ２との間に螺旋状に配置された第１パターンおよび第２パターンと、第１パターンと第２パターンとを接続している複数の第３パターンとを有している。第２パターンは、第１パターンと上記放射方向に間隔を隔てて配置されている。平面視において、第３部ＦＰ３は、レール状構造を有している。
【０１１８】
上記第１パターンおよび第２パターンの各々は、同心円状に配置された複数の包囲部と、上記放射方向において隣り合う各包囲部間を直列に接続する複数の接続部とを有している。上記第１パターンは、第１包囲部ＦＰＳ１、第３包囲部ＦＰＳ３、および第５包囲部ＦＰＳ５と、第３接続部ＦＰＣ３および第５接続部ＦＰＣ５とを有している。上記第２パターンは、第２包囲部ＦＰＳ２、第４包囲部ＦＰＳ４、および第６包囲部ＦＰＳ６と、第４接続部ＦＰＣ４および第６接続部ＦＰＣ６とを有している。上記第３パターンは、複数の第１接続部ＦＰＣ１と、複数の第７接続部ＦＰＣ７と、複数の第８接続部ＦＰＣ８とを有している。
【０１１９】
第２包囲部ＦＰＳ２は第１包囲部ＦＰＳ１を囲むように配置されている。第３包囲部ＦＰＳ３は第２包囲部ＦＰＳ２を囲むように配置されている。第４包囲部ＦＰＳ４は第３包囲部ＦＰＳ３を囲むように配置されている。第５包囲部ＦＰＳ５は第４包囲部ＦＰＳ４を囲むように配置されている。第６包囲部ＦＰＳ６は第５包囲部ＦＰＳ５を囲むように配置されている。
【０１２０】
第３接続部ＦＰＣ３は、第１包囲部ＦＰＳ１と第３包囲部ＦＰＳ３とを直列に接続している。第５接続部ＦＰＣ５は、第３包囲部ＦＰＳ３と第５包囲部ＦＰＳ５とを直列に接続している。第１包囲部ＦＰＳ１、第３接続部ＦＰＣ３、第３包囲部ＦＰＳ３、第５接続部ＦＰＣ５、および第５包囲部ＦＰＳ５は、順に直列に接続されている。
【０１２１】
第４接続部ＦＰＣ４は、第２包囲部ＦＰＳ２と第４包囲部ＦＰＳ４とを直列に接続している。第６接続部ＦＰＣ６は、第４包囲部ＦＰＳ４と第６包囲部ＦＰＳ６とを直列に接続している。第２包囲部ＦＰＳ２、第４接続部ＦＰＣ４、第４包囲部ＦＰＳ４、第６接続部ＦＰＣ６および第６包囲部ＦＰＳ６は、順に直列に接続されている。
【０１２２】
複数の第１接続部ＦＰＣ１は、第１包囲部ＦＰＳ１と第２包囲部ＦＰＳ２との間を互いに並列に接続している。複数の第７接続部ＦＰＣ７は、第３包囲部ＦＰＳ３と第４包囲部ＦＰＳ４との間を互いに並列に接続している。複数の第８接続部ＦＰＣ８は、第５包囲部ＦＰＳ５と第６包囲部ＦＰＳ６との間を互いに並列に接続している。
【０１２３】
第１包囲部ＦＰＳ１の一端は、第１部ＦＰ１に接続されている。第１包囲部ＦＰＳ１の他端は、第３接続部ＦＰＣ３を介して第３包囲部ＦＰＳ３の一端に接続されている。第２包囲部ＦＰＳ２の一端は、第１部ＦＰ１に接続されている。第２包囲部ＦＰＳ２の他端は、第４接続部ＦＰＣ４を介して第４包囲部ＦＰＳ４の一端に接続されている。第１包囲部ＦＰＳ１と第２包囲部ＦＰＳ２とは、複数の第１接続部ＦＰＣ１により接続されている。第３包囲部ＦＰＳ３の他端は、第５接続部ＦＰＣ５を介して第５包囲部ＦＰＳ５の一端に接続されている。第４包囲部ＦＰＳ４の他端は、第６接続部ＦＰＣ６を介して第６包囲部ＦＰＳ６の一端に接続されている。
【０１２４】
なお、上記半導体装置ＳＭ，ＳＭ２，ＳＭ３，ＳＭ４では、中央領域ＣＲにＩＧＢＴが配置されているが、これに限られるものではない。中央領域ＣＲには、任意の半導体素子が配置されていればよく、例えばＭＯＳＦＥＴまたはダイオードが配置されていてもよい。また、上記半導体装置ＳＭ，ＳＭ２，ＳＭ３，ＳＭ４において、ｎ型である各領域の導電型がｐ型とされｐ型である各領域の導電型がｎ型とされてもよい。例えば、第１半導体領域の導電型がｎ型であって、第２半導体領域の導電型がｐ型であってもよい。
【０１２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２６】
ＢＭ  バリアメタル層、ＣＥＳ  第１コレクタ電極、ＣＥＲ  第２コレクタ電極、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４  コンタクトホール、ＣＲ  中央領域、ＤＰ１  ドープドポリシリコン膜、ＥＥ  エミッタ電極、ＦＰ  抵抗性フィールドプレート、ＦＰ１  第１部、ＦＰ２  第２部、ＦＰ３  第３部、ＦＰＣ  接続部、ＦＰＣ１  第１接続部、ＦＰＣ２  第２接続部、ＦＰＣ３  第３接続部、ＦＰＣ４  第４接続部、ＦＰＣ５  第５接続部、ＦＰＣ６  第６接続部、ＦＰＣ７  第７接続部、ＦＰＣ８  第８接続部、ＦＰＳ１  第１包囲部、ＦＰＳ２  第２包囲部、ＦＰＳ３  第３包囲部、ＦＰＳ４  第４包囲部、ＦＰＳ５  第５包囲部、ＦＰＳ６  第６包囲部、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁層、ＩＦ１  第１絶縁膜、ＩＦ２  第２絶縁膜、ＩＦ３  第３絶縁膜、ＮＤ  ドリフト領域、ＮＥ  エミッタ領域、ＮＬ  フィールドストップ領域、ＯＰ  開口部、ＰＢ  ボディ領域、ＰＬ  コレクタ領域、ＰＲ  周辺領域、ＰＳ１  第１面、ＰＳ２  第２面、ＰＳ３  第３面、ＰＷ  ウェル領域、ＲＳ  表面電界緩和領域、ＳＢ  半導体基板、ＳＭ，ＳＭ３，ＳＭ４  半導体装置、ＴＲ１  ゲート用溝、ＴＲ２  エミッタ用溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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