(57)【要約】【課題】リーク電流を低減できる半導体装置を提供する。【解決手段】第１のＧａＮ系半導体にて構成された第１半導体層１３と、第１半導体層１３上に形成されて第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層１４と、第２半導体１４層上に形成され、Ｐ型の第３のＧａＮ系半導体によって構成された第３半導体層１６と、第３半導体層１６上に形成され、第３半導体層１６と接触するジャンクションゲート電極１７と、第２半導体層１４上に、ジャンクションゲート電極１７を挟んで形成されたソース電極１８およびドレイン電極１９と、を備える。そして、第３半導体層１６は、積層方向から視たとき、ソース電極１８とドレイン電極１９との全ての間に位置するように形成し、ジャンクションゲート電極１７は、積層方向から視たとき、第３半導体層１６を露出させるように形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチングデバイスが形成された半導体装置であって、
ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１３）と、
前記第１半導体層上に形成され、前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１４）と、
前記第２半導体層上に形成され、Ｐ型の第３のＧａＮ系半導体によって構成された第３半導体層（１６）と、
前記第３半導体層上に形成され、前記第３半導体層と接触するジャンクションゲート電極（１７）と、
前記第２半導体層上に、前記ジャンクションゲート電極を挟んで形成されたソース電極（１８）およびドレイン電極（１９）と、を備え、
前記第３半導体層は、前記第１半導体層と前記第２半導体層との積層方向から視たとき、前記ソース電極と前記ドレイン電極との全ての間に位置するように形成されており、
前記ジャンクションゲート電極は、前記積層方向から視たとき、前記第３半導体層を露出させるように形成されている半導体装置。
【請求項２】
前記ソース電極および前記ドレイン電極は、複数形成され、前記積層方向と交差する第１方向に沿って延設されていると共に、前記積層方向および前記第１方向と交差する第２方向に沿って交互に配列されており、
前記第３半導体層は、前記積層方向から視たとき、前記第２方向に沿って隣合うそれぞれの前記ソース電極と前記ドレイン電極との間に形成され、前記第２方向に沿って隣合う前記第３半導体層の一方と前記第１方向における一方の端部で繋がっており、かつ前記第２方向に沿って隣合う前記第３半導体層の他方と前記第１方向における他方の端部で繋がっていることで一体化されている請求項１に記載の半導体装置。
【請求項３】
前記ジャンクションゲート電極は、前記第３半導体層の延設方向に沿って複数形成され、前記延設方向に沿って隣合う前記ジャンクションゲート電極における最も長い部分の間隔（Ｌ）が５μｍ以下とされている請求項１または２に記載の半導体装置。
【請求項４】
前記ジャンクションゲート電極は、前記ドレイン電極側の第１長さ（ａ）が前記ソース電極側の第２長さ（ｂ）より長くされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２半導体層には、前記第３半導体層と前記ソース電極との間にリセス部（２２）が形成されており、
前記リセス部内に形成されたゲート絶縁膜（２３）および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（２４）を有するゲート構造部と、
前記第２半導体層と前記第３半導体層の間に配置され、不純物がドープされていない第４のＧａＮ系半導体にて構成された第４半導体層（２１）と、を備える請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に、窒化ガリウム（以下では、単にＧａＮという）や窒化アルミニウムガリウム（以下では、単にＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、電子走行層とバリア層とがヘテロジャンクション構造を構成しており、電子走行層側に２ＤＥＧ（すなわち、２次元電子ガス）キャリアが形成される。そして、バリア層上には、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間に配置されるゲート電極が形成されている。
【０００４】
このような半導体装置は、ゲート電極に印加される電圧が制御されることにより、ゲート電極近傍の領域で２ＤＥＧキャリアの消滅、生成が制御される。なお、ゲート電極は、当該ゲート電極によって２ＤＥＧキャリアを制御する部分の全体に形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１７４９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置では、ゲート電極は、２ＤＥＧキャリアを制御する部分の全体に形成されている。このため、上記半導体装置では、ドレイン電極とゲート電極との間でリーク電流が発生し易くなる可能性がある。
【０００７】
本発明は上記点に鑑み、リーク電流を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１では、スイッチングデバイスが形成された半導体装置であって、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１３）と、第１半導体層上に形成され、第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１４）と、第２半導体層上に形成され、Ｐ型の第３のＧａＮ系半導体によって構成された第３半導体層（１６）と、第３半導体層上に形成され、第３半導体層と接触するジャンクションゲート電極（１７）と、第２半導体層上に、ジャンクションゲート電極を挟んで形成されたソース電極（１８）およびドレイン電極（１９）と、を備えている。そして、第３半導体層は、積層方向から視たとき、ソース電極とドレイン電極との全ての間に位置するように形成されており、ジャンクションゲート電極は、積層方向から視たとき、第３半導体層を露出させるように形成されている。
【０００９】
これによれば、ジャンクションゲート電極が第３半導体層の全体（すなわち、２ＤＥＧキャリアを制御する部分の全体）に形成されている場合と比較して、リーク電流がジャンクションゲート電極を通じて抜け難くなる。このため、リーク電流の低減を図ることができる。
【００１０】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の平面図である。
【図３】第１実施形態の変形例における半導体装置の断面図である。
【図４】第２実施形態における半導体装置の平面図である。
【図５】スイッチング速度比が１となるＰ−ＧａＮ層の不純物濃度とジャンクションゲート電極の間隔との関係を示すシミュレーション結果である。
【図６】第３実施形態におけるジャンクションゲート電極を示す平面図である。
【図７】第４実施形態における半導体装置の断面図である。
【図８】図７に示す半導体装置の平面図である。
【図９】図８に示すスイッチングデバイスの等価回路である。
【図１０】ターンオフ時の各部の電流値および電圧値の変化を示した図である。
【図１１】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態における半導体装置について、図１を参照しつつ説明する。本実施形態では、ノーマリオフとなるＪＦＥＴ（Junction Field-Effect Transistorの略）が形成された半導体装置について説明する。
【００１４】
半導体装置は、基板１１上にバッファ層１２が形成されている。基板１１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。バッファ層１２は、基板１１の上に後述するｕ−ＧａＮ層１３を結晶性良く成膜するためのものである。但し、基板１１の上に結晶性良くｕ−ＧａＮ層１３が成膜できる場合には、バッファ層１２は無くてもよい。なお、ここでの結晶性とは、ｕ−ＧａＮ層１３中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１５】
バッファ層１２の表面には、アンドープのＧａＮ（以下、ｕ−ＧａＮという）層１３が形成されている。ｕ−ＧａＮ層１３の表面には、アンドープのＡｌＧａＮ（以下、ｕ−ＡｌＧａＮという）層１４が形成されており、ｕ−ＧａＮ層１３とｕ−ＡｌＧａＮ層１４によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ−ＧａＮ層１３およびｕ−ＡｌＧａＮ層１４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のｕ−ＧａＮ層１３側にピエゾ効果および自発分極効果によって２ＤＥＧ（すなわち、２次元電子ガス）キャリア１５が誘起され、その領域がキャリアの流れるチャネルとなることで動作する。つまり、ｕ−ＧａＮ層１３およびｕ−ＡｌＧａＮ層１４によってチャネル形成層が構成される。
【００１６】
ｕ−ＧａＮ層１３は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体材料にて構成された第１半導体層に相当する。そして、ｕ−ＧａＮ層１３には、ｕ−ＡｌＧａＮ層１４側の表層部に２ＤＥＧキャリア１５が形成される。
【００１７】
ｕ−ＡｌＧａＮ層１４は、第２のＧａＮ系半導体材料にて構成された第２半導体層に相当し、ｕ−ＧａＮ層１３を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成する。また、ｕ−ＡｌＧａＮ層１４は、Ａｌ混晶比をｘとして、ＡｌｘＧａ１−ｘＮで構成されている。そして、２ＤＥＧキャリア１５の濃度は、ｕ−ＡｌＧａＮ層１４のＡｌ混晶比ｘおよび膜厚に依存して決定される。
【００１８】
ｕ−ＡｌＧａＮ層１４の表面には、Ｐ型の不純物がドープされたＧａＮ（以下、Ｐ−ＧａＮという）層１６が形成されている。Ｐ−ＧａＮ層１６の表面には、ジャンクションゲート電極（以下では、単にＪＧ電極という）１７が形成されている。なお、本実施形態では、Ｐ−ＧａＮ層１６が第３のＧａＮ系半導体材料によって構成された第３半導体層に相当する。
【００１９】
ここで、半導体装置は、Ｐ−ＧａＮ層１６とｕ−ＡｌＧａＮ層１４との界面に空乏層ｄが形成され、当該空乏層ｄはｕ−ＡｌＧａＮ層１４側に伸びる。そして、本実施形態では、ＪＧ電極１７に所定の正電圧が印加されていない場合（例えば、ＪＧ電極１７が０Ｖの場合）、空乏層ｄによってＰ−ＧａＮ層１６の下方に形成される２ＤＥＧキャリア１５が消滅するように、ｕ−ＡｌＧａＮ層１４のＡｌ混晶比ｘおよび膜厚が調整されている。本実施形態では、このようにしてノーマリオフの半導体装置とされている。
【００２０】
また、ｕ−ＡｌＧａＮ層１４の表面には、ＪＧ電極１７を挟むように、ソース電極１８およびドレイン電極１９が形成されている。ソース電極１８およびドレイン電極１９は、ｕ−ＡｌＧａＮ層１４とオーミック接触とされている。
【００２１】
以上が本実施形態における半導体装置の基本的な構成である。なお、基板１１の裏面側に形成されているのは裏面電極２０であり、例えば図示しない配線を通じてソース電極１８と電気的に接続される等により、ソース電極１８と同電位とされる。
【００２２】
次に、本実施形態のＰ−ＧａＮ層１６、ＪＧ電極１７、ソース電極１８およびドレイン電極１９の配置について、図２を参照しつつ具体的に説明する。なお、上記で参照した図１は、図２中のI−I線に沿った断面図である。
【００２３】
まず、ソース電極１８およびドレイン電極１９は、複数形成されており、基板１１の面方向における一方向に沿ってそれぞれ延設されている。そして、各ソース電極１８は、図示しないソースパッドと接続され、各ドレイン電極１９は、図示しないドレインパッドと接続されている。また、ソース電極１８およびドレイン電極１９は、それぞれ延設方向と交差する方向に交互に配列されている。なお、図２中では紙面上下方向が一方向となって第１方向に相当し、紙面左右方向が交差する方向となって第２方向に相当する。
【００２４】
Ｐ−ＧａＮ層１６は、基板１１の面方向に対する法線方向から視たとき（以下では、単に法線方向という）、ソース電極１８とドレイン電極１９との全ての間に位置するように形成されている。本実施形態では、Ｐ−ＧａＮ層１６は、ソース電極１８とドレイン電極１９とのそれぞれの間において、ソース電極１８およびドレイン電極１９の延設方向に沿って形成されている。そして、Ｐ−ＧａＮ層１６は、延設方向における一端部側で隣合うＰ−ＧａＮ層１６の一方と連結され、延設方向における他端部側で隣合うＰ−ＧａＮ層１６と他方と連結されて一体化された一筆書き状とされている。つまり、ｐ−ＧａＮ１６層は、ソース電極１８とドレイン電極１９とを結ぶ仮想線Ｋ１、Ｋ２と必ず交差するように形成されている。より詳しくは、ｐ−ＧａＮ１６層は、ソース電極１８とドレイン電極１９とを最短距離で結ぶ第１仮想線Ｋ１、およびソース電極１８とドレイン電極１９の延設方向における端部同士を折れ線で結ぶ第２仮想線Ｋ２と必ず交差するように形成されている。なお、基板１１の面方向に対する法線方向とは、言い換えると、ｕ−ＧａＮ層１３とｕ−ＡｌＧａＮ層１４との積層方向のことである。
【００２５】
そして、ＪＧ電極１７は、本実施形態では、Ｐ−ＧａＮ層１６の表面における一部分のみに形成されている。つまり、ＪＧ電極１７は、第１仮想線Ｋ１および第２仮想線Ｋ２の少なくとも一方の仮想線がＰ−ＧａＮ層１６のみと交差することがあるように、Ｐ−ＧａＮ層１６の表面の全面を覆わないように形成している。言い換えると、Ｐ−ＧａＮ層１６の表面は、ＪＧ電極１７から露出する部分を有している。
【００２６】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の作動について説明する。
【００２７】
上記半導体装置は、ＪＧ電極１７に所定の正電圧が印加されていない場合、空乏層ｄによってＰ−ＧａＮ層１６の下方の２ＤＥＧキャリア１５が消滅させられている。つまり、ソース電極１８とドレイン電極１９との間に電流が流れないオフ状態とされている。そして、半導体装置は、ＪＧ電極１７に所定の正電圧が印加されると空乏層ｄの伸びが減少し、Ｐ−ＧａＮ層１６の下方に２ＤＥＧキャリア１５が生成される。これにより、ソース電極１８とドレイン電極１９との間に電流が流れる。なお、図１は、ＪＧ電極１７に所定の正電圧が印加されていない状態を示している。
【００２８】
以上説明したように、本実施形態では、ＪＧ電極１７は、Ｐ−ＧａＮ層１６の一部に形成されている。このため、ＪＧ電極１７がＰ−ＧａＮ層１６の全体に形成されている場合と比較して、リーク電流がＪＧ電極１７を通じて抜け難くなり、リーク電流の低減を図ることができる。
【００２９】
また、Ｐ−ＧａＮ層１６は、隣合うＰ−ＧａＮ層１６同士が一体化されて連結されている。このため、ＪＧ電極１７を一部、つまり１箇所のみに配置する構成としてもスイッチングデバイスとして機能させることができ、リーク電流を低減することをし易くできる。
【００３０】
（第１実施形態の変形例）
第１実施形態の変形例について説明する。上記第１実施形態では、ノーマリオフのＪＦＥＴが形成された半導体装置を例に挙げて説明したが、ノーマリオンのＪＦＥＴが形成された半導体装置としてもよい。例えば、ノーマリオンのＪＦＥＴとする場合には、図３に示されるように、Ｐ−ＧａＮ層１６とｕ−ＡｌＧａＮ層１４との間に、アンドープのＧａＮ（以下、ｕ−ＧａＮという）層２１を配置する。そして、ｕ−ＧａＮ層２１により、Ｐ−ＧａＮ層１６に起因する空乏層ｄが２ＤＥＧキャリア１５に到達しないようにすればよい。つまり、ｕ−ＧａＮ層２１の膜厚を調整することにより、空乏層ｄが２ＤＥＧキャリア１５に到達しないようにすればよい。
【００３１】
このようなノーマリオンの半導体装置では、ＪＧ電極１７に所定の負電圧が印加されていない場合には、２ＤＥＧキャリア１５が消滅していないため、ソース電極１８とドレイン電極１９との間に電流が流れる。そして、半導体装置は、ＪＧ電極１７に所定の負電圧が印加されると空乏層ｄの伸びが増加し、Ｐ−ＧａＮ層１６の下方の２ＤＥＧキャリア１５を消滅させる。これにより、オフ状態となる。
【００３２】
以上のようなノーマリオンの半導体装置であっても、ＪＧ電極１７をＰ−ＧａＮ層１６の表面における一部分に形成することにより、リーク電流がＪＧ電極１７を通じて抜け難くなる。このため、リーク電流の低減を図ることができる。
【００３３】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＪＧ電極１７を配置する部分を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００３４】
本実施形態では、図４に示されるように、ＪＧ電極１７は、Ｐ−ＧａＮ層１６の延設方向に沿って複数形成されており、当該延設方向に沿って隣合うＪＧ電極１７の間隔がＬとされている。言い換えると、ＪＧ電極１７は、Ｐ−ＧａＮ層１６の表面に形成されている。そして、ＪＧ電極１７には、Ｐ−ＧａＮ層１６の表面を露出させる複数の開口部がＰ−ＧａＮ層１６の延設方向に沿った長さをＬとして形成されている。なお、本実施形態では、Ｐ−ＧａＮ層１６の延設方向に沿った隣合うＪＧ電極１７の間隔（以下では、単にＪＧ電極１７の間隔という）Ｌは、互いに等しくされている。
【００３５】
ここで、本発明者らは、ＪＧ電極１７を全面に形成しない場合には、ＪＧ電極１７を全面に形成する場合と比較し、Ｐ−ＧａＮ層１６の全体への電荷の供給が遅れることでスイッチング速度が低下する可能性について検討した。つまり、本発明者らは、ＪＧ電極１７を全面に形成しない場合には、２ＤＥＧキャリア１５に対する制御が遅れることによってスイッチング速度が低下する可能性について検討した。なお、スイッチング速度は、Ｐ−ＧａＮ層１６の内部抵抗にも依存するため、Ｐ−ＧａＮ層１６の不純物濃度にも依存する。
【００３６】
このため、本発明者らは、ＪＧ電極１７がＰ−ＧａＮ層１６の全面に形成されている場合のスイッチング速度に対する本実施形態のスイッチング速度の比をスイッチング速度比とし、次のことを検討した。すなわち、本発明者らは、スイッチング速度比が１となるＪＧ電極１７の間隔Ｌと、Ｐ−ＧａＮ層１６の不純物濃度について検討した。そして、本発明者らは、図５に示される結果を得た。なお、図５中のＪＧ電極の間隔Ｌとは、スイッチング速度比が１となるＪＧ電極１７の間隔Ｌのことである。つまり、図５中のＪＧ電極の間隔Ｌは、スイッチング速度が低下しないＪＧ電極１７の間隔Ｌのことである。
【００３７】
図５に示されるように、スイッチング速度比が１となるＪＧ電極１７の間隔Ｌは、Ｐ−ＧａＮ層１６の不純物濃度に依存し、不純物濃度が高くなるほど内部抵抗が低くなるために広くなる。そして、スイッチング速度比が１となるＪＧ電極１７の間隔Ｌは、Ｐ−ＧａＮ層１６の不純物濃度によらず、５μｍ以下であればよいことが確認される。このため、本実施形態では、各ＪＧ電極１７の間隔Ｌは、５μｍ以下とされている。
【００３８】
以上説明したように、本実施形態では、各ＪＧ電極１７の間隔Ｌを５μｍ以下としている。このため、スイッチング速度が低下することを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００３９】
また、各ＪＧ電極１７の間隔Ｌを５μｍ以下とすることにより、Ｐ−ＧａＮ層１６の不純物濃度に依らずにスイッチング速度が低下することを抑制できる。このため、Ｐ−ＧａＮ層１６を形成する際、不純物濃度の詳細な制御をする必要がなく、製造工程の簡略化を図ることもできる。
【００４０】
（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、上記第１実施形態の変形例を適用し、ノーマリオンのＪＦＥＴが形成された半導体装置としてもよい。この場合、ノーマリオンの半導体装置であっても、２ＤＥＧキャリア１５を制御することはノーマリオフの半導体装置と同様であるため、スイッチング速度が低下することを抑制できる各ＪＧ電極１７の間隔Ｌは、ノーマリオフの半導体装置である場合と同様となる。つまり、ノーマリオンの半導体装置においても、各ＪＧ電極１７の間隔Ｌを５μｍ以下とすることにより、スイッチング速度が低下することを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００４１】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、ＪＧ電極１７の形状を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
【００４２】
本実施形態のＪＧ電極１７は、図６に示されるように、Ｐ−ＧａＮ層１６の延設方向に沿った長さにおいて、ドレイン電極１９側の第１長さａがソース電極１８側の第２長さｂより長くされており、平面台形状とされている。なお、図６は、図４中の二点鎖線で囲まれた領域VIに相当する部分の拡大図である。また、本実施形態では、特に図示しないが、図６中の領域VIと異なる他のＪＧ電極１７においても、平面台形状とされている。
【００４３】
これによれば、ＪＧ電極１７が第１長さａを有する平面矩形状とされている場合と比較して、ＪＧ電極１７の面積を減少することができ、さらにリーク電流の低減を図ることができる。また、第２長さｂを第１長さａより長くする場合と比較して、ドレイン電極１９に起因する高電界をＪＧ電極１７で遮断し易くなり、当該高電界がソース電極１８側へ侵入することを抑制できる。したがって、ソース電極１８下の領域でリーク電流が発生することを抑制できる。
【００４４】
（第４実施形態）
第４実施形態について説明する。第４実施形態は、第１実施形態に対してＭＯＳゲート電極を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００４５】
本実施形態の半導体装置について、図７および図８を参照しつつ説明する。半導体装置は、ｕ−ＡｌＧａＮ層１４とＰ−ＧａＮ層１６との間に、ｕ−ＧａＮ層２１が配置されている。本実施形態では、Ｐ−ＧａＮ層１６は、ｕ−ＧａＮ層２１における延設方向と交差する方向の両端部が露出するように、ｕ−ＧａＮ層２１上に配置されている。より詳しくは、Ｐ−ＧａＮ層１６は、ｕ−ＧａＮ層２１におけるＰ−ＧａＮ層１６から露出する部分において、ドレイン電極１９側の部分がソース電極１８側の部分より突き出した状態となるように、ｕ−ＧａＮ層２１上に配置されている。なお、本実施形態では、ｕ−ＧａＮ層２１が第４のＧａＮ系半導体にて構成された第４半導体層に相当する。また、図７は、図８中のVII−VII線に沿った断面図である。
【００４６】
そして、ｕ−ＡｌＧａＮ層１４のうちのＰ−ＧａＮ層１６とソース電極１８との間の部分には、ｕ−ＧａＮ層１３の表層部の一部を除去する深さとされたリセス部２２が形成されている。具体的は、リセス部２２は、ソース電極１８の延設方向に沿って延設され、ソース電極１８を挟む２つのリセス部２２が延設方向の両端部で連結された構成とされている。つまり、リセス部２２は、基板１１の法線方向から視たとき、ソース電極１８を囲む環状とされている。
【００４７】
リセス部２２内には、ゲート構造部として、ゲート絶縁膜２３を介してＭＯＳゲート電極２４が埋め込まれている。具体的には、リセス部２２の内壁面に所定膜厚のゲート絶縁膜２３が成膜されており、このゲート絶縁膜２３の上にさらにＭＯＳゲート電極２４が形成されることでゲート構造部が構成されている。ＭＯＳゲート電極２４を含むゲート構造部は、リセス部２２に沿って形成されているため、リセス部２２と同様に、ソース電極１８を囲むように形成されている。
【００４８】
ゲート絶縁膜２３は、シリコン酸化膜（すなわち、ＳｉＯ２）やアルミナ（すなわち、Ａｌ２Ｏ３）等によって構成されている。ＭＯＳゲート電極２４は、アルミニウム、プラチナ等の金属、または不純物がドープされたＰｏｌｙ−半導体等によって構成されている。このように、半導体装置は、ゲート絶縁膜２３およびＭＯＳゲート電極２４をリセス部２２内に形成することによってＭＯＳ構造のゲート構造部が構成されている。なお、ＭＯＳゲート電極２４を全体的にＰｏｌｙ−半導体等によって構成することもできるが、ＭＯＳゲート電極２４の配線抵抗を低減するために、本実施形態では、ＭＯＳゲート電極２４の表面部に金属層２４ａを配置してある。
【００４９】
また、本実施形態のＪＧ電極１７は、ソース電極１８と連結されており、ソース電極１８と同電位とされている。具体的には、ＭＯＳゲート電極２４やｕ−ＧａＮ層２１等を覆うように層間絶縁膜２５が配置されており、層間絶縁膜２５を覆うように電極層２６が形成されている。この電極層２６は、層間絶縁膜２５に形成されたコンタクトホールを通じてｕ−ＡｌＧａＮ層１４に接触させられると共に、Ｐ−ＧａＮ層１６に接触させられている。このため、この電極層２６のうち、ｕ−ＡｌＧａＮ層１４に接触させられている部分によってソース電極１８が構成され、Ｐ−ＧａＮ層１６に接触させられている部分によってＪＧ電極１７が構成されている。
【００５０】
本実施形態では、このようにしてソース電極１８およびＪＧ電極１７を同じ電極層２６によって構成している。このため、これらの間をボンディングワイヤ等によって接続する場合と比較して、配線抵抗とインダクタンスを低減することが可能となっている。
【００５１】
以上が本実施形態における半導体装置の構成である。つまり、本実施形態の半導体装置は、ソース電極１８とドレイン電極１９との間に、ＪＧ電極１７およびＭＯＳゲート電極２４が配置された４端子構造とされている。なお、本実施形態の半導体装置では、ＭＯＳゲート電極２４を含むＭＯＳＦＥＴ部によってノーマリオフが構成されため、ＪＧ電極１７を含むＪＦＥＴ部は、ノーマリオンとされている。より詳しくは、ＪＦＥＴ部は、上記第１実施形態の変形例と同様に、ｕ−ＧａＮ層２１の膜厚が調整されることによってノーマリオンとされている。
【００５２】
次に、上記半導体装置の作動について、説明する。
【００５３】
上記のようなＭＯＳゲート電極２４とＪＧ電極１７の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極２４によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極１７によってＪＦＥＴ動作が行われる。このため、本実施形態におけるスイッチングデバイスの等価回路は図９に示す回路構成となる。
【００５４】
図９に示されるように、スイッチングデバイスは、負荷２７に接続され、ゲートドライバ２８がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２７の駆動を行う。
【００５５】
ここで、スイッチングデバイスは、ＪＧ電極１７によるノーマリオンのＪＦＥＴ部３０とＭＯＳゲート電極２４によるノーマリオフのＭＯＳＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部４０とＪＦＥＴ部３０との間の中間電位点Ａとは、図７中に示したように、ｕ−ＧａＮ層２１の表面部のうちＪＧ電極１７の下方に位置している中間電位となる部分を指している。
【００５６】
ＪＧ電極１７はソース電極１８に接続されていて同電位とされている。これらの間には配線による寄生インピーダンス５０が存在しているが、これらの間が電極層２６を通じて直接連結されていることから、寄生インピーダンス５０の値は低くなっている。また、このような構成のスイッチングデバイスにおいて、ＪＦＥＴ部３０では、ＪＧ電極１７とドレイン電極１９や中間電位点Ａとの間、および、ドレイン電極１９と中間電位点Ａとの間に、容量Ｃ１〜Ｃ３が構成される。また、ＭＯＳＦＥＴ部４０では、ＭＯＳゲート電極２４と中間電位点Ａやソース電極１８との間、および、中間電位点Ａとソース電極１８との間に、容量Ｃ４〜Ｃ６が構成される。
【００５７】
このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。
【００５８】
図１０は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図１０の時点Ｔ１において、ＭＯＳゲート電極２４へのゲート電圧の印加が停止されると、ＭＯＳＦＥＴ部４０のオフ過程が始まることで、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴ部３０のゲートのオフ過程が始まる。すなわち、ドレイン電極１９側からＪＧ電極１７を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。
【００５９】
そして、帰還容量Ｃ１のチャージによってドレイン電極１９の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部３０の閾値電圧を超えると、ＪＦＥＴ部３０がオフする。これによって、スイッチングデバイス全体がオフになる。
【００６０】
なお、このようなターンオフ動作を高速化するには、帰還容量Ｃ１へのチャージを高速に行えるようにすることが必要である。そして、帰還容量Ｃ１へのチャージを高速に行うためには、ＪＧ電極１７とソース電極１８との間のインピーダンス低減と帰還容量Ｃ１の低減が重要である。
【００６１】
これに対して、本実施形態では、ＪＧ電極１７とソース電極１８との間が電極層２６を通じて直接連結されていることから、これらの間に存在する配線抵抗による寄生インピーダンス５０の抵抗値を低く抑えることができる。したがって、ＪＧ電極１７とソース電極１８との間のインピーダンス低減を図ることが可能となる。
【００６２】
以上説明したように、ソース電極１８とドレイン電極１９との間に、ＪＧ電極１７およびＭＯＳゲート電極２４が配置された４端子構造の半導体装置としても、上記第１実施形態と同様の効果を得ることができる。
【００６３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６４】
例えば、上記第１実施形態では、Ｐ−ＧａＮ層１６は、一筆書き状とされている例について説明した。しかしながら、Ｐ−ＧａＮ層１６は、基板１１の法線方向から視たとき、ソース電極１８とドレイン電極１９との全ての間に位置するように形成されていれば、一筆書きとされていなくてもよい。例えば、図１１に示されるように、Ｐ−ＧａＮ層１６は、法線方向から視たとき、各ソース電極１８を囲むように形成されていてもよい。そして、各ソース電極１８を囲む各Ｐ−ＧａＮ層１６は、互いに分離されていてもよい。この場合、各Ｐ−ＧａＮ層１６に、それぞれ各Ｐ−ＧａＮ層１６の表面が露出するようにＪＧ電極１７を配置することにより、上記第１実施形態と同様の効果を得ることができる。なお、特に図示しないが、上記第２〜第４実施形態においても、Ｐ−ＧａＮ層１６は、基板１１の法線方向から視たとき、各ソース電極１８を囲むように形成されていてもよい。
【００６５】
また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ−ＧａＮ層１３とｕ−ＡｌＧａＮ層１４によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。
【００６６】
また、上記第２実施形態では、各ＪＧ電極１７の間隔Ｌが互いに等しくされている場合について説明した。しかしながら、各ＪＧ電極１７の間隔Ｌは、５μｍ以下とされているのであれば、一部が異なる間隔とされていてもよいし、全てが異なる間隔とされていてもよい。
【００６７】
さらに、上記第３実施形態では、ＪＧ電極１７が平面台形状とされている構成について説明したが、例えば、ＪＧ電極１７は、第２長さｂが０とされた平面三角形状とされていてもよい。
【００６８】
そして、上記第４実施形態では、リセス部２２の深さをｕ−ＧａＮ層１３の表層部が一部除去されるまでの深さとしたが、これも一例を示したに過ぎない。例えば、リセス部２２をｕ−ＧａＮ層１３の表面が露出するまでの深さとしてもよいし、リセス部２２の底面において２ＤＥＧキャリア１５が形成されない程度にｕ−ＡｌＧａＮ層１４の一部が残る程度の深さとされていてもよい。
【００６９】
また、上記第４各実施形態において、ソース電極１８とＪＧ電極１７とは、一体化されておらず、例えば、ワイヤボンディング等によって電気的に接続されていてもよい。
【００７０】
また、上記各実施形態を適宜組み合わせてもよい。例えば、上記第１実施形態を上記第３実施形態に組み合わせ、ＪＧ電極１７を一部分のみに形成するようにしてもよい。また、上記第２実施形態を上記第３、第４実施形態に組み合わせ、ＪＧ電極１７の間隔Ｌを５μｍ以下とするようにしてもよい。なお、上記第２実施形態を第３実施形態に組み合わせる場合には、Ｐ−ＧａＮ層１６の延設方向に沿って隣合うＪＧ電極１７の間隔のうちの最も長い部分の間隔を５μｍ以下となるようにすればよい。つまり、上記第２実施形態を上記第３実施形態に組み合わせる場合には、Ｐ−ＧａＮ層１６の延設方向に沿って隣合うＪＧ電極１７の間隔のうちのソース電極１８側の部分の間隔を５μｍ以下とすればよい。また、上記第３実施形態を上記第４実施形態に組み合わせ、ＪＧ電極１７を平面台形状としてもよい。
【符号の説明】
【００７１】
１３  ｕ−ＧａＮ層（第１半導体層）
１４  ｕ−ＡｌＧａＮ層（第２半導体層）
１６  ｐ−ＧａＮ層（第３半導体層）
１７  ＪＧ電極
１８  ソース電極
１９  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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