(57)【要約】【課題】導電性クリップを使用し、且つ出力経路のインピーダンスを低下させた半導体パッケージを提供する。【解決手段】導電性のチップ搭載領域１５を有する実装フレーム１０、第１の半導体素子Ｔ１を含み、チップ搭載領域１５に搭載された第１の半導体チップ２１、第２の半導体素子Ｔ２を含み、チップ搭載領域１５に搭載された第２の半導体チップ２２、第１の半導体チップ２１を挟んで実装フレーム１０の上方に配置された第１部品３１及び第２の半導体チップ２２を挟んで実装フレーム１０の上方に配置された第２部品３２を有する板状の導電性クリップ３０を備え、第１の半導体素子Ｔ１の第２主電極と第２の半導体素子Ｔ２の第１主電極がチップ搭載領域１５により短絡され、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続している。【選択図】図１
2019102765.tif 000002
【特許請求の範囲】
【請求項１】
導電性のチップ搭載領域を有する実装フレームと、
オン状態において第１主電極と第２主電極の間に主電流が流れる第１の半導体素子を含み、前記チップ搭載領域に搭載された第１の半導体チップと、
オン状態において第１主電極と第２主電極の間に主電流が流れる第２の半導体素子を含み、前記チップ搭載領域に搭載された第２の半導体チップと、
前記第１の半導体チップを挟んで前記実装フレームの上方に配置された第１部品、及び、前記第１部品と分離されて前記第２の半導体チップを挟んで前記実装フレームの上方に配置された第２部品を有する板状の導電性クリップと
を備え、
前記第１の半導体素子の前記第２主電極と前記第２の半導体素子の前記第１主電極が前記チップ搭載領域により短絡され、前記第１の半導体素子と前記第２の半導体素子が縦続接続していることを特徴とする半導体パッケージ。
【請求項２】
前記実装フレームが第１の電源端子と第２の電源端子を有し、
前記導電性クリップの前記第１部品を介して、前記第１の半導体素子の前記第１主電極と前記第１の電源端子が電気的に接続され、
前記導電性クリップの前記第２部品を介して、前記第２の半導体素子の前記第２主電極と前記第２の電源端子が電気的に接続されている
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１の電源端子が、前記第１の半導体素子と前記第２の半導体素子を駆動するための電源電圧が印加される端子であり、前記第２の電源端子が接地端子であって
前記第１の半導体素子と前記第２の半導体素子の接続点から出力電圧を供給する電源装置の一部を構成することを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記第１の半導体素子と前記第２の半導体素子が縦型半導体素子であって、
前記第１の半導体チップと前記第２の半導体チップのそれぞれにおいて、互いに対向する主面に前記第１主電極と前記第２主電極がそれぞれ配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ。
【請求項５】
前記第１の半導体素子がｎチャネル型のＦＥＴであり、前記第２主電極としてソースを前記実装フレームに向けて、前記第１の半導体チップが前記実装フレームにフリップチップ実装されていることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記第２の半導体素子がｎチャネル型のＦＥＴであり、前記第１主電極としてドレインを前記実装フレームに向けて、前記第２の半導体チップが前記実装フレームにフリップチップ実装されていることを特徴とする請求項４又は５に記載の半導体パッケージ。
【請求項７】
前記第１の半導体素子と前記第２の半導体素子のそれぞれのオンオフ動作を制御するコントロール回路を含むコントローラチップが前記実装フレームに搭載されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体パッケージ。
【請求項８】
前記導電性クリップが、前記第１の半導体チップ及び前記第２の半導体チップの端部に沿って折れ曲がりながら、前記実装フレームに向かって延伸していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体素子を含む半導体チップが搭載される半導体パッケージに関する。
【背景技術】
【０００２】
半導体チップが搭載される半導体パッケージについて、高性能化及び高品質化のための開発が進められている。例えば、アナログパワーデバイス用の半導体パッケージなどに、実装フレームと板状の導電性クリップによって半導体チップを挟むように構成した半導体パッケージが使用されている。
【０００３】
電気的な接続に導電性クリップを使用することにより、ボンディングワイヤを用いる場合などと比較して、半導体パッケージの低インピーダンス化を実現できる。また、板状の導電性クリップを使用することにより、半導体パッケージの放熱性を向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５３４８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、導電性クリップを介して半導体チップの出力を半導体パッケージの端子に取り出す構成により、出力経路の低インピーダンス化が制限されるという問題が生じる。
【０００６】
上記問題点に鑑み、本実施形態は、導電性クリップを使用し、且つ出力経路のインピーダンスを低下させた半導体パッケージを提供する。
【課題を解決するための手段】
【０００７】
本実施形態の一態様によれば、導電性のチップ搭載領域を有する実装フレームと、オン状態において第１主電極と第２主電極の間に主電流が流れる第１の半導体素子を含み、チップ搭載領域に搭載された第１の半導体チップと、オン状態において第１主電極と第２主電極の間に主電流が流れる第２の半導体素子を含み、チップ搭載領域に搭載された第２の半導体チップと、第１の半導体チップを挟んで実装フレームの上方に配置された第１部品、及び、第１部品と分離されて第２の半導体チップを挟んで実装フレームの上方に配置された第２部品を有する板状の導電性クリップとを備え、第１の半導体素子の第２主電極と第２の半導体素子の第１主電極がチップ搭載領域により短絡され、第１の半導体素子と第２の半導体素子が縦続接続している半導体パッケージが提供される。
【発明の効果】
【０００８】
本実施形態によれば、導電性クリップを使用し、且つ出力経路のインピーダンスを低下させた半導体パッケージを提供できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体パッケージの構成を示す模式的な断面図である。
【図２】実施形態に係る半導体パッケージに搭載される半導体チップにより構成される出力モジュールの回路図である。
【図３】実施形態に係る半導体パッケージの構成を示す模式的な平面図である。
【図４】実施形態に係る半導体パッケージを用いて構成される電源装置の回路図である。
【図５】比較例の半導体パッケージの構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。実施形態は、特許請求の範囲において種々の変更を加えることができる。
【００１２】
実施形態に係る半導体パッケージは、図１に示すように、導電性のチップ搭載領域１５を有する実装フレーム１０と、チップ搭載領域１５にそれぞれ搭載された第１の半導体チップ２１及び第２の半導体チップ２２と、実装フレーム１０の上方に配置された板状の導電性クリップ３０とを備える。第１の半導体チップ２１と第２の半導体チップ２２を間に挟んで、実装フレーム１０と導電性クリップ３０が配置されている。
【００１３】
導電性クリップ３０は、第１の半導体チップ２１を挟んで実装フレーム１０の上方に配置された第１部品３１と、第２の半導体チップ２２を挟んで実装フレーム１０の上方に配置された第２部品３２を有する。第１部品３１と第２部品３２とは分離して配置されている。
【００１４】
第１の半導体チップ２１は、オン状態において第１主電極と第２主電極の間に主電流が流れる第１の半導体素子Ｔ１を含む。第２の半導体チップ２２は、オン状態において第１主電極と第２主電極の間に主電流が流れる第２の半導体素子Ｔ２を含む。
【００１５】
第１の半導体素子Ｔ１と第２の半導体素子Ｔ２は、縦型半導体素子である。即ち、第１の半導体チップ２１と第２の半導体チップ２２のそれぞれにおいて、互いに対向する主面に第１主電極と第２主電極がそれぞれ配置されている。以下では、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２がｎチャネル型のＭＯＳＦＥＴである場合について説明する。図１では、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２の第１主電極をドレインＤ、第２主電極をソースＳとして示している（以下において同様。）。なお、図１では図示されていないが、ゲートＧがソースＳと同一の主面に配置されている。
【００１６】
実装フレーム１０のチップ搭載領域１５は、図１に図示されていない出力端子に連結している。第１の半導体素子Ｔ１の第２主電極であるソースＳと、第２の半導体素子Ｔ２の第１主電極であるドレインＤのそれぞれが、チップ搭載領域１５に接している。
【００１７】
即ち、第１の半導体素子Ｔ１のソースＳを実装フレーム１０に向けて、第１の半導体チップ２１が実装フレーム１０にフリップチップ実装されている。そして、第２の半導体素子Ｔ２のドレインＤを実装フレーム１０に向けて、第２の半導体チップ２２が実装フレーム１０にフリップチップ実装されている。
【００１８】
なお、第１の半導体チップ２１及び第２の半導体チップ２２と実装フレーム１０との接合や、第１の半導体チップ２１及び第２の半導体チップ２２と導電性クリップ３０との接合には、錫（Ｓｎ）、鉛（Ｐｂ）、銀（Ａｇ）などの金属又はこれらの合金を含有する導電性接着材などが使用される。例えば、これらの接合に半田接合が用いられる。図１に示した例では、第１の半導体チップ２１と実装フレーム１０とは接合材２１１により接合され、第２の半導体チップ２２と実装フレーム１０とは接合材２２１により接合されている。第１の半導体チップ２１と導電性クリップ３０の第１部品３１とは接合材２１２により接合され、第２の半導体チップ２２と導電性クリップ３０の第２部品３２とは接合材２２２により接合されている。
【００１９】
図１に示すように、実装フレーム１０は、第１の電源端子１１と第２の電源端子１２を有する。導電性クリップ３０の第１部品３１を介して、第１の半導体素子Ｔ１のドレインＤと第１の電源端子１１が電気的に接続されている。そして、導電性クリップ３０の第２部品３２を介して、第２の半導体素子Ｔ２のソースＳと第２の電源端子１２が電気的に接続されている。
【００２０】
導電性クリップ３０の端部は、図１に示すように折り曲げられている。即ち、第１の半導体チップ２１及び第２の半導体チップ２２の端部に沿って折れ曲がりながら、導電性クリップ３０は実装フレーム１０に向かって延伸している。
【００２１】
このように実装フレーム１０に向けて屈曲させることにより、導電性クリップ３０の第１部品３１の端部は、実装フレーム１０の第１の電源端子１１に接続されている。また、導電性クリップ３０の第２部品３２の端部は、実装フレーム１０の第２の電源端子１２に接続されている。
【００２２】
導電性クリップ３０の材料には、導電性のよい銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）などが使用される。例えば、厚み２００μｍ程度のＣｕ板が導電性クリップ３０に使用される。
【００２３】
なお、樹脂成形するなどして、第１の半導体チップ２１及び第２の半導体チップ２２が搭載された実装フレーム１０を封止材によって被覆することが好ましい。例えばエポキシ樹脂などによるモールド封止によって、半導体チップの保護や半導体パッケージの補強などができる。図１では、モールド材６０によって半導体パッケージがモールド封止された例を示した。
【００２４】
上記のように、図１に示した半導体パッケージでは、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤがチップ搭載領域１５により短絡され、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続している。このため、例えば図２に示す出力モジュールＭ１が半導体パッケージに構成される。出力モジュールＭ１では、第１の電源端子１１は、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２を駆動するための電源電圧Ｖｃｃが印加される電源端子である。また、第２の電源端子１２は、接地端子（ＧＮＤ端子）である。そして、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤとの接続点が、出力端である。
【００２５】
図２に示す出力モジュールＭ１は、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２のそれぞれのオンオフ動作を制御するコントロール回路５０を備える。コントロール回路５０を集積化したコントローラチップを実装フレーム１０に搭載することにより、２つのＭＯＳＦＥＴとこれらのＭＯＳＦＥＴを駆動するコントロール回路を備える出力モジュールＭ１を１つの半導体パッケージで実現できる。
【００２６】
図２に示す出力モジュールＭ１は、第１の半導体素子Ｔ１をハイ側スイッチング素子、第２の半導体素子Ｔ２をロー側スイッチング素子とした構成である。例えば、出力モジュールＭ１を用いて、ハイ側スイッチング素子とロー側スイッチング素子の接続点から出力電圧Ｖｏｕｔを供給する電源装置を構成可能である。
【００２７】
図３に、第１の半導体チップ２１、第２の半導体チップ２２、及びコントロール回路５０を含むコントローラチップ２３を搭載した半導体パッケージのレイアウト例を示す。なお、図１は図３のＩ−Ｉ方向に沿った断面図である。
【００２８】
第１の半導体素子Ｔ１のゲートＧはソースＳと同一の主面に配置されており、このゲートＧは、実装フレーム１０のゲート接続領域１６と接している。ゲート接続領域１６は、ボンディングワイヤ４１によってコントローラチップ２３と電気的に接続されている。また、第２の半導体素子Ｔ２のゲートＧは、ボンディングワイヤ４２によってコントローラチップ２３と電気的に接続されている。チップ搭載領域１５は、出力端子１３と連結している。
【００２９】
図４に、図２に示す出力モジュールＭ１を電源装置の一部に使用した例を示す。図４に示した電源装置は、出力モジュールＭ１と、出力モジュールＭ１を制御する制御モジュールＭ２を備える。制御モジュールＭ２は、処理回路４０１と、ＰＷＭ（Pulse Width Modulation：パルス幅変調）されたパルス信号を出力するデジタルＰＷＭ回路４０２と、電気信号のアナログデジタル変換を行うＡＤＣ回路４０３を備える。
【００３０】
処理回路４０１は、以下に説明するように、出力モジュールＭ１から出力される電圧に応じてデジタルＰＷＭ回路４０２を制御する。
【００３１】
デジタルＰＷＭ回路４０２は、処理回路４０１からの信号に基づいてパルス信号Ｐを生成する。パルス信号Ｐは、出力モジュールＭ１のコントロール回路５０に送信される。
【００３２】
コントロール回路５０は、デジタルＰＷＭ回路４０２からのパルス信号Ｐに応じて、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２のオンオフ動作を制御する。これにより、所定の出力電圧Ｖｏｕｔが出力モジュールＭ１から供給される。
【００３３】
図４に示すように、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２との接続点に、インダクタＬｏを介して、接地（ＧＮＤ）との間に出力キャパシタＣｏと負荷５００が接続されている。負荷５００は、例えばＣＰＵ（central processing unit）やＤＤＲ方式のＳＤＲＡＭなどのメモリ装置、ＡＳＩＣ（application specific integrated circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（digital signal processor）、モータ制御ＩＣなどである。図４に示した電源装置では、インダクタＬｏと出力キャパシタＣｏとの接続点が、負荷５００に供給する出力電圧Ｖｏｕｔが出力される出力端である。
【００３４】
ＡＤＣ回路４０３は、出力電圧Ｖｏｕｔをモニタし、出力電圧Ｖｏｕｔをデジタル値に変換して処理回路４０１に出力する。処理回路４０１は、ＡＤＣ回路４０３でモニタした出力電圧Ｖｏｕｔと目標出力電圧との差に応じてデジタルＰＷＭ回路４０２を制御し、出力電圧Ｖｏｕｔが一定値になるように調整する。上記のように、図４に示した電源装置によれば、ＰＷＭ制御によって出力電圧Ｖｏｕｔを目標出力電圧に設定することができる。
【００３５】
図５に、比較例の半導体パッケージの構成を示す。図５に示した比較例は、第１の半導体チップ２１と、第２の半導体チップ２２が、実装フレーム１０Ａと導電性クリップ３０Ａに挟まれている。そして、図２に示した回路と同様に第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続されている。即ち、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤが接続されている。
【００３６】
ただし、比較例のパッケージと図１に示した半導体パッケージとは、半導体チップの上下の向きや導電性クリップ３０Ａによって接続される箇所が異なる。即ち、第１の半導体素子Ｔ１のドレインＤを実装フレーム１０Ａに向けて、第１の半導体チップ２１が実装フレーム１０Ａのチップ搭載領域１５Ａにフリップチップ実装されている。そして、第２の半導体素子Ｔ２のソースＳを実装フレーム１０Ａに向けて、第２の半導体チップ２２が実装フレーム１０Ａのチップ搭載領域１５Ｂにフリップチップ実装されている。チップ搭載領域１５Ａとチップ搭載領域１５Ｂとは、絶縁分離されている。そして、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤが導電性クリップ３０Ａに接している。
【００３７】
なお、第１の半導体チップ２１とチップ搭載領域１５Ａが接合材２１１によって接合され、第２の半導体チップ２２とチップ搭載領域１５Ｂが接合材２２１によって接合されている。第１の半導体素子Ｔ１のソースＳと導電性クリップ３０Ａが接合材２１２によって接合され、第２の半導体素子Ｔ２のドレインＤと導電性クリップ３０Ａが接合材２２２によって接合されている。
【００３８】
比較例の半導体パッケージでは、例えば電源電圧が印加される電源端子にチップ搭載領域１５Ａが連結し、接地端子にチップ搭載領域１５Ｂが連結する。これにより、図２に示すような、電源端子と接地端子の間に第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続された回路が構成される。
【００３９】
上記のように、図５に示した比較例の半導体パッケージでは、導電性クリップ３０Ａによって第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が接続されている。この点が、実装フレーム１０によって第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が接続される図１に示した実施形態に係る半導体パッケージと異なる。
【００４０】
比較例の半導体パッケージでは、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２の接続点である出力端が、導電性クリップ３０Ａに接続されている。そして、導電性クリップ３０Ａが半導体パッケージの出力端子１３Ａに接続されている。つまり、出力端から半導体パッケージの出力端子１３Ａまでの出力経路に、導電性クリップ３０Ａが含まれる。
【００４１】
一方、図１に示した半導体パッケージでは、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２の接続点である出力端が、実装フレーム１０のチップ搭載領域１５に接している。つまり、出力端から半導体パッケージの出力端子１３までの出力経路に導電性クリップ３０を含まない。
【００４２】
即ち、実施形態に係る半導体パッケージでは、比較例とは異なり、出力端が実装フレーム１０に直接に接続されている。このため、図１に示した半導体パッケージによれば、出力経路の寄生抵抗や寄生インダクタンスを抑制することができる。その結果、出力経路のインピーダンスをより低くすることができる。
【００４３】
また、図５に示した比較例の半導体パッケージでは、実装フレーム１０Ａが、チップ搭載領域１５Ａとチップ搭載領域１５Ｂに分離されている。このため、実装フレーム１０Ａから、半導体パッケージの外部下側に露出する端子形状も分離される。つまり、チップ搭載領域１５Ａとチップ搭載領域１５Ｂの間隔に対応する分だけ端子面積が小さくなる。端子面積は放熱性に影響するため、比較例の半導体パッケージの放熱性の最大化が制限される。
【００４４】
これに対し、図１に示した半導体パッケージでは、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が単一のチップ搭載領域１５に搭載されるため、半導体パッケージの外部下側に露出される端子面積を比較例よりも大きくできる。したがって、実施形態に係る半導体パッケージによれば、放熱性を向上させることができる。
【００４５】
実施形態に係る半導体パッケージは、例えば以下のようにして形成される。先ず、第１の電源端子１１、第２の電源端子１２、出力端子１３、チップ搭載領域１５を有する実装フレーム１０を準備する。
【００４６】
次に、半導体チップを実装フレーム１０に搭載する。このとき、既に説明したように、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤがチップ搭載領域１５に接するように、第１の半導体チップ２１と第２の半導体チップ２２を実装フレーム１０にフリップチップ実装する。
【００４７】
次いで、所定のワイヤーボンディングを行う。即ち、第２の半導体素子Ｔ２のゲートＧとコントローラチップ２３とを電気的に接続する。また、実装フレーム１０のゲート接続領域１６とコントローラチップ２３とを電気的に接続する。
【００４８】
その後、第１の半導体素子Ｔ１のドレインＤと実装フレーム１０の第１の電源端子１１とを接続するように、導電性クリップ３０の第１部品３１を配置する。また、第２の半導体素子Ｔ２のソースＳと実装フレーム１０の第２の電源端子１２とを接続するように、導電性クリップ３０の第２部品３２を配置する。
【００４９】
以上により、導電性クリップ３０を使用し、且つ、出力経路のインピーダンスを低下させることのできる半導体パッケージが形成される。
【００５０】
（その他の実施形態）
上記のように実施形態によって記載したが、この開示の一部をなす論述及び図面は実施形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５１】
例えば、既に述べた実施形態の説明においては、２つのＭＯＳＦＥＴとこれらのＭＯＳＦＥＴを制御するコントロール回路を含む出力モジュールＭ１を１つの半導体パッケージで実現する例を示したが、他の構成を１つの半導体パッケージによって実現してもよい。例えば、それぞれがＭＯＳＦＥＴを含む２つの半導体チップのみを半導体パッケージに搭載してもよい。或いは、図４に示した電源装置の全体を１つの半導体パッケージで実現してもよい。
【００５２】
また、上記では第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２がｎチャネル型のＭＯＳＦＥＴである場合について説明したが、これらの半導体素子がｐチャネル型のＭＯＳＦＥＴであってもよい。あるいは、他のタイプのＦＥＴやＦＥＴ以外のトランジスタであってもよい。
【００５３】
また、図４において制御モジュールＭ２がデジタル方式の回路により構成される場合を示したが、制御モジュールＭ２はこの構成に限られない。例えば、制御モジュールＭ２を、出力電圧Ｖｏｕｔと内部基準電圧を比較する誤差増幅器やＰＷＭコンパレータなどのアナログ回路により構成してもよい。
【産業上の利用可能性】
【００５４】
本実施形態の半導体パッケージは、半導体チップを搭載するパッケージ全般に利用可能である。
【符号の説明】
【００５５】
１０…実装フレーム
１１…第１の電源端子
１２…第２の電源端子
１３…出力端子
１５…チップ搭載領域
２１…第１の半導体チップ
２２…第２の半導体チップ
２３…コントローラチップ
３０…導電性クリップ
３１…第１部品
３２…第２部品
５０…コントロール回路
Ｍ１…出力モジュール
Ｔ１…第１の半導体素子
Ｔ２…第２の半導体素子
【図１】
2019102765.tif 000003
【図２】
2019102765.tif 000004
【図３】
2019102765.tif 000005
【図４】
2019102765.tif 000006
【図５】
2019102765.tif 000007