(57)【要約】【課題】バンプと半導体層との熱膨張係数の相違に起因して発生する熱応力を低減させるとともに、配線層の層数を少なくすることが可能な半導体素子を提供する。【解決手段】トランジスタが、基板に設けられた半導体領域、及び３種類の端子電極を含み、少なくとも１つの端子電極は複数の導体パターンで構成された分離電極構造を持つ。分離電極構造を持つ端子電極の上に、複数の導体パターンを相互に電気的に接続するバンプが配置されている。トランジスタの半導体領域とバンプとの間に、高融点金属を含む金属材料からなる応力緩和層が配置されている。導体パターンとバンプとの間には、複数の導体パターンを相互に接続する電流経路が配置されていない。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板に設けられた半導体領域、及び３種類の端子電極を含み、少なくとも１つの前記端子電極は複数の導体パターンで構成された分離電極構造を持つトランジスタと、
前記分離電極構造を持つ前記端子電極の上に配置され、複数の前記導体パターンを相互に電気的に接続するバンプと、
前記トランジスタの半導体領域と前記バンプとの間に配置され、高融点金属を含む金属材料からなる応力緩和層と
を有し、
前記導体パターンと前記バンプとの間には、複数の前記導体パターンを相互に接続する電流経路が配置されていない半導体素子。
【請求項２】
前記応力緩和層は、Ｗ、Ｍｏ、Ｔａ、及びＣｒからなる群より選択された少なくとも１つの高融点金属を含み、その厚さが１００ｎｍ以上である請求項１に記載の半導体素子。
【請求項３】
前記応力緩和層は、高融点金属としてＴｉを含み、その厚さが３００ｎｍ以上である請求項１に記載の半導体素子。
【請求項４】
前記応力緩和層は、前記バンプの下地層として形成され、前記バンプの平面形状と同一の平面形状を有する請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項５】
前記応力緩和層は、前記分離電極構造を持つ前記端子電極の一部を構成する請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項６】
さらに、前記端子電極と前記バンプとの間に配置された１つの配線層を有し、
前記バンプ及び前記導体パターンは、前記配線層に含まれる配線に、他の配線層を介することなく接続されている請求項１乃至５のいずれか１項に記載の半導体素子。
【請求項７】
前記トランジスタは、コレクタ層、ベース層、エミッタ層を含むバイポーラトランジスタであり、
３つの前記端子電極は、それぞれ前記コレクタ層、前記ベース層、及び前記エミッタ層に接続されたコレクタ電極、ベース電極、及びエミッタ電極を含む請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項８】
平面視において、前記バンプの内側に前記エミッタ層が配置されている請求項７に記載の半導体素子。
【請求項９】
前記トランジスタは、前記基板の表層部に画定された活性領域を含む電界効果トランジスタであり、
３つの前記端子電極は、それぞれ前記活性領域の上に配置されたソース電極、ドレイン電極、及びゲート電極を含む請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項１０】
平面視において、前記ゲート電極と前記活性領域とが重なる領域が前記バンプの内側に配置されている請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関する。
【背景技術】
【０００２】
バンプを介して半導体素子を実装基板に実装し、バンプを放熱経路として利用する技術が公知である（特許文献１、２）。
【０００３】
特許文献１に開示された半導体装置においては、化合物半導体基板に形成された複数の単位トランジスタを並列接続することによりヘテロ接合バイポーラトランジスタ（ＨＢＴ）が構成されている。複数の単位トランジスタのエミッタにバンプが電気的に接続されている。複数の単位トランジスタは第１の方向に配列され、バンプは第１の方向に延伸して配置されている。
【０００４】
特許文献２に開示された半導体装置においては、配線層に含まれる電流経路が導電性ピラーに接続されている。導電性ピラーは、ＨＢＴのエミッタに接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−１０３５４０号公報
【特許文献２】米国特許第８３１４４７２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された複数の単位トランジスタの各々は、コレクタ、ベース、及びエミッタの三端子を有する。複数の単位トランジスタのコレクタ同士、ベース同士、及びエミッタ同士が、それぞれまとめ配線で接続される。三端子をそれぞれまとめ配線に接続するために配線を交差させる必要があるため、少なくとも２層の配線層が必要である。
【０００７】
特許文献２に開示された半導体装置においては、導電性ピラー（バンプ）と半導体層との熱膨張係数の相違により半導体層に熱応力が発生する。この熱応力により、半導体装置の信頼性の低下、電気的特性のばらつき、電気的特性の不良等が発生しやすくなる。
【０００８】
本発明の目的は、バンプと半導体層との熱膨張係数の相違に起因して発生する熱応力を低減させるとともに、配線層の層数を少なくすることが可能な半導体素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の観点による半導体素子は、
基板に設けられた半導体領域、及び３種類の端子電極を含み、少なくとも１つの前記端子電極は複数の導体パターンで構成された分離電極構造を持つトランジスタと、
前記分離電極構造を持つ前記端子電極の上に配置され、複数の前記導体パターンを相互に電気的に接続するバンプと、
前記トランジスタの半導体領域と前記バンプとの間に配置され、高融点金属を含む金属材料からなる応力緩和層と
を有し、
前記導体パターンと前記バンプとの間には、複数の前記導体パターンを相互に接続する電流経路が配置されていない。
【００１０】
応力緩和層を配置することにより、トランジスタの半導体領域に発生する熱応力を低減させることができる。分離電極構造を持つ端子電極の複数の導体パターンがバンプによって相互に電気的に接続されているため、複数の導体パターンを相互に接続する配線層を配置する必要がない。このため、配線層の層数を少なくすることが可能になる。
【００１１】
本発明の第２の観点による半導体素子は、第１の観点による半導体素子の構成に加えて、
前記応力緩和層は、Ｗ、Ｍｏ、Ｔａ、及びＣｒからなる群より選択された少なくとも１つの高融点金属を含み、その厚さが１００ｎｍ以上であるという特徴を有する。
【００１２】
応力緩和層をこのような構成にすることにより、熱応力を低減させる十分な効果が得られる。
【００１３】
本発明の第３の観点による半導体素子は、第１の観点による半導体素子の構成に加えて、
前記応力緩和層は、高融点金属としてＴｉを含み、その厚さが３００ｎｍ以上であるという特徴を有する。
【００１４】
応力緩和層をこのような構成にすることにより、熱応力を低減させる十分な効果が得られる。
【００１５】
本発明の第４の観点による半導体素子は、第１から第３のまでの観点による半導体素子の構成に加えて、
前記応力緩和層は、前記バンプの下地層として形成され、前記バンプの平面形状と同一の平面形状を有するという特徴を有する。
【００１６】
バンプの下地層となる応力緩和層が、バンプと半導体領域との間に配置されることにより、バンプの熱膨張率と半導体領域の熱膨張率との差に起因して半導体領域に発生する熱応力を低減させる。
【００１７】
本発明の第５の観点による半導体素子は、第１から第３のまでの観点による半導体素子の構成に加えて、
前記応力緩和層は、前記分離電極構造を持つ前記端子電極の一部を構成するという特徴を有する。
【００１８】
端子電極が応力緩和層として機能することにより、半導体領域に発生する熱応力を低減させることができる。
【００１９】
本発明の第６の観点による半導体素子は、第１から第５のまでの観点による半導体素子の構成に加えて、
さらに、前記端子電極と前記バンプとの間に配置された１つの配線層を有し、
前記バンプ及び前記導体パターンは、前記配線層に含まれる配線に、他の配線層を介することなく接続されているという特徴を有する。
【００２０】
１層の配線層を介してバンプと複数の導体パターンとが接続され、複数の導体パターンがバンプによって相互に接続されるため、２層以上の配線層を配置する必要がない。これにより、製造コストの低減を図ることができる。
【００２１】
本発明の第７の観点による半導体素子は、第１から第６のまでの観点による半導体素子の構成に加えて、
前記トランジスタは、コレクタ層、ベース層、エミッタ層を含むバイポーラトランジスタであり、
３つの前記端子電極は、それぞれ前記コレクタ層、前記ベース層、及び前記エミッタ層に接続されたコレクタ電極、ベース電極、及びエミッタ電極を含むという特徴を有する。
【００２２】
バイポーラトランジスタの半導体領域に発生する熱応力を低減させることにより、バイポーラトランジスタの信頼性の低下、電気的特性のばらつき等を抑制することができる。
【００２３】
本発明の第８の観点による半導体素子は、第７の観点による半導体素子の構成に加えて、
平面視において、前記バンプの内側に前記エミッタ層が配置されているという特徴を有する。
【００２４】
エミッタ層で発生する熱を、バンプを通して効率的に外部に放熱することができる。バンプと半導体領域との間に応力緩和層が配置されているため、平面視においてバンプの内側にエミッタ層が配置されている場合であっても、エミッタ層に発生する熱応力が低減されるため、信頼性の低下、特性のばらつき等を抑制することができる。
【００２５】
本発明の第９の観点による半導体素子は、第１から第６までの観点による半導体素子の構成に加えて、
前記トランジスタは、前記基板の表層部に画定された活性領域を含む電界効果トランジスタであり、
３つの前記端子電極は、それぞれ前記活性領域の上に配置されたソース電極、ドレイン電極、及びゲート電極を含むという特徴を有する。
【００２６】
電界効果トランジスタの半導体領域に発生する熱応力を低減させることにより、電界効果トランジスタの信頼性の低下、電気的特性のばらつき等を抑制することができる。
【００２７】
本発明の第１０の観点による半導体素子は、第９の観点による半導体素子の構成に加えて、
平面視において、前記ゲート電極と前記活性領域とが重なる領域が前記バンプの内側に配置されているという特徴を有する。
【００２８】
ゲート電極と活性領域とが重なる動作領域で発生する熱を、バンプを通して効率的に外部に放熱することができる。バンプと半導体領域との間に応力緩和層が配置されているため、平面視においてバンプの内側に動作領域が配置されている場合であっても、動作領域に発生する熱応力が低減されるため、信頼性の低下、特性のばらつき等を抑制することができる。
【発明の効果】
【００２９】
応力緩和層を配置することにより、トランジスタの半導体領域に発生する熱応力を低減させることができる。分離電極構造を持つ端子電極の複数の導体パターンがバンプによって相互に電気的に接続されているため、複数の導体パターンを相互に接続する配線層を配置する必要がない。このため、配線層の層数を少なくすることが可能になる。
【図面の簡単な説明】
【００３０】
【図１】図１は、第１実施例による半導体素子の平面図である。
【図２】図２は、図１の一点鎖線２−２における断面図である。
【図３】図３は、比較例による半導体素子の概略平面図である。
【図４】図４Ａは、第１実施例の第２変形例による半導体素子の断面図であり、図４Ｂは、第１実施例の第３変形例による半導体素子の断面図である。
【図５】図５は、第２実施例による半導体素子の平面図である。
【図６】図６は、図５の一点鎖線６−６における断面図である。
【図７】図７は、第２実施例において、応力緩和層として機能するアンダーバンプメタル層が配置されていない場合を基準としたときの、真性エミッタ層に発生する熱応力の最大値の変化率を示すグラフである。
【図８】図８は、第３実施例による半導体素子の断面図である。
【図９】図９は、第３実施例において、応力緩和層が配置されていない場合を基準としたときの、真性エミッタ層に発生する熱応力の最大値の変化率を示すグラフである。
【図１０】図１０は、第４実施例において、応力緩和層としてのエミッタ電極が配置されていない場合を基準としたときの、真性エミッタ層に発生する熱応力の最大値の変化率を示すグラフである。
【図１１】図１１は、第５実施例による半導体素子の平面図である。
【図１２】図１２は、図１１の一点鎖線１２−１２における断面図である。
【図１３】図１３は、第５実施例の変形例による半導体素子の断面図である。
【発明を実施するための形態】
【００３１】
［第１実施例］
図１、図２、及び図３を参照して、第１実施例による半導体素子について説明する。
図１は、第１実施例による半導体素子の平面図である。半導体素子の基板の上面をｘｙ面とし、上面の法線方向をｘ軸の正方向とするｘｙｚ直交座標系を定義する。第１実施例による半導体素子は、トランジスタ及びトランジスタに接続された配線、及びバンプを含む。このトランジスタは、相互に並列に接続された２つの単位トランジスタ２１を含む。
【００３２】
２つの単位トランジスタ２１は、ｘ軸方向に並んで配置されている。単位トランジスタ２１の各々は、エミッタ層、ベース層、及びコレクタ層、及びこれらにそれぞれ接続されたエミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０を含む。図１において、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０にハッチングを付している。
【００３３】
エミッタ電極Ｅ０の各々は、ｙ軸方向に長い長方形の平面形状を有する。ベース電極Ｂ０が、ｘ軸方向に関して正及び負の側、及びｙ軸に関して正の側の三方向からエミッタ電極Ｅ０の各々を取り囲むように配置されている。ｘ軸方向に関してベース電極Ｂ０の両側にそれぞれコレクタ電極Ｃ０が配置されている。２つの単位トランジスタ２１のベース電極Ｂ０の間に配置されたコレクタ電極Ｃ０は、２つの単位トランジスタ２１で共用される。
【００３４】
実施例による半導体素子は、１層目の配線層に配置されたエミッタ配線Ｅ１、コレクタ配線Ｃ１、及びベース配線Ｂ１を含む。１層目のエミッタ配線Ｅ１は、２つのエミッタ電極Ｅ０にそれぞれ重なるように配置された２つの孤立した導体パターンで構成され、導体パターンの各々は、その下のエミッタ電極Ｅ０に電気的に接続されている。
【００３５】
１層目のコレクタ配線Ｃ１は櫛歯型の平面形状を有する。１層目のコレクタ配線Ｃ１の櫛歯部分が、それぞれコレクタ電極Ｃ０と重なるように配置されている。コレクタ電極Ｃ０を構成する複数の導体パターンは、１層目のコレクタ配線Ｃ１によって相互に接続されている。
【００３６】
１層目のベース配線Ｂ１は、２つの単位トランジスタ２１の各々のベース電極Ｂ０を相互に接続する。
【００３７】
バンプ３０が、１層目のエミッタ配線Ｅ１の２つの導体パターンと重なるように配置されている。バンプ３０は、１層目のエミッタ配線Ｅ１の２つの導体パターンに電気的に接続されている。２つの単位トランジスタ２１のエミッタ電極Ｅ０を構成する２つの導体パターンは、バンプ３０により相互に電気的に接続されている。
【００３８】
図２は、図１の一点鎖線２−２における断面図である。半絶縁性のＧａＡｓからなる基板２０の上にサブコレクタ層２３が配置されている。サブコレクタ層２３は、高濃度のｎ型ＧａＡｓで形成され、その厚さは例えば０．５μｍである。サブコレクタ層２３の一部は、イオン注入により絶縁化されたアイソレーション領域２３ａとされている。サブコレクタ層２３は、２つの単位トランジスタ２１で共用される。
【００３９】
サブコレクタ層２３の上に、単位トランジスタ２１ごとにコレクタ層２４、ベース層２５、及びエミッタ層２６が順番に積層されている。コレクタ層２４は、ｎ型ＧａＡｓで形成され、その厚さは例えば１μｍである。ベース層２５はｐ型ＧａＡｓで形成され、その厚さは例えば１００ｎｍである。ベース層２５とコレクタ層２４とは、同一の平面形状を有し、コレクタメサを構成する。
【００４０】
エミッタ層２６は、ベース層２５の一部の領域の上に配置されている。エミッタ層２６は、例えば、ベース層２５側から順番に配置された厚さ３０ｎｍ〜４０ｎｍのｎ型ＩｎＧａＰ層、厚さ１００ｎｍの高濃度のｎ型ＧａＡｓ層、及び厚さ１００ｎｍの高濃度のｎ型ＩｎＧａＡｓ層を含む。高濃度のｎ型ＩｎＧａＡｓ層は、その上に配置されるエミッタ電極Ｅ０とオーミックコンタクトを取るためのものである。
【００４１】
サブコレクタ層２３の上に、コレクタ電極Ｃ０が配置されており、サブコレクタ層２３にオーミックに接続されている。コレクタ電極Ｃ０は、３個の導体パターンで構成されており、３個の導体パターンは、ｘ軸方向に関してコレクタメサの間、及び２つのコレクタメサの外側に配置されている。コレクタ電極Ｃ０は、例えば厚さ６０ｎｍのＡｕＧｅ膜、厚さ１０ｎｍのＮｉ膜、及び厚さ２００ｎｍのＡｕ膜を積層することにより形成される。
【００４２】
ベース電極Ｂ０がベース層２５の上に配置されており、ベース層２５にオーミックに接続されている。図２に示した断面において、ベース電極Ｂ０はエミッタ層２６の両側に配置されている。ベース電極Ｂ０は、例えば厚さ５０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｔ膜、厚さ２００ｎｍのＡｕ膜を積層することにより形成される。
【００４３】
エミッタ層２６の上にエミッタ電極Ｅ０が配置されている。エミッタ電極Ｅ０として、例えば厚さ５０ｎｍのＴｉ膜が用いられる。
【００４４】
単位トランジスタ２１を覆うように、絶縁膜２７が配置されている。絶縁膜２７として、例えばＳｉＮ膜とポリイミド等の樹脂膜との積層膜が用いられる。絶縁膜２７の上面は平坦化されている。なお、絶縁膜２７をＳｉＮ膜の単層で構成してもよい。
【００４５】
絶縁膜２７の上に、１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１が配置されている。エミッタ配線Ｅ１は、絶縁膜２７に設けられた開口を経由してエミッタ電極Ｅ０に電気的に接続されている。１層目のコレクタ配線Ｃ１は、絶縁膜２７に設けられた開口を経由してコレクタ電極Ｃ０に電気的に接続されている。図２に示した断面には表れていないが、絶縁膜２７の上に、１層目のベース配線Ｂ１（図１）も配置されている。ベース配線Ｂ１は、絶縁膜２７に設けられた開口を経由してベース電極Ｂ０に電気的に接続されている。
【００４６】
１層目のエミッタ配線Ｅ１、コレクタ配線Ｃ１、及びベース配線Ｂ１は、例えば厚さ５０ｎｍのＴｉ膜と、その上に配置された厚さ１μｍのＡｕ膜との２層構造を有する。
【００４７】
１層目のエミッタ配線Ｅ１、コレクタ配線Ｃ１、及びベース配線Ｂ１を覆うように、絶縁膜２７の上に、上層の絶縁膜２８が配置されている。絶縁膜２８として、例えばＳｉＮ膜、またはＳｉＮ膜と樹脂膜との積層膜が用いられる。
【００４８】
絶縁膜２８の上に、バンプ３０が配置されている。バンプ３０は、絶縁膜２８に１層目のエミッタ配線Ｅ１ごとに設けられた開口を経由してエミッタ配線Ｅ１に電気的に接続されている。バンプ３０は、メタルポスト３２、及びその上のハンダ層３３を含む。バンプ３０の下に、下地層としてアンダーバンプメタル層３１が配置されている。
【００４９】
アンダーバンプメタル層３１は、例えばＴｉで形成される。メタルポスト３２として、例えば厚さ５０μｍのＣｕ膜が用いられる。ハンダ層３３として、例えば厚さ３０μｍのＳｎ膜が用いられる。メタルポスト３２とハンダ層３３との間に、Ｎｉ等からなる相互拡散防止用のバリアメタル層を配置してもよい。
【００５０】
次に、第１実施例による半導体素子の構造を採用することにより得られる優れた効果について、図３に示した比較例による半導体素子と比較しながら説明する。
【００５１】
図３は、比較例による半導体素子の概略平面図である。複数の単位トランジスタを並列に接続するために、コレクタまとめ配線ＣＣ、エミッタまとめ配線ＥＣ、及びベースまとめ配線ＢＣが配置されている。コレクタまとめ配線ＣＣは複数のコレクタ電極Ｃ０を相互に接続する。エミッタまとめ配線ＥＣは複数のエミッタ電極Ｅ０を相互に接続する。ベースまとめ配線ＢＣは複数のベース電極Ｂ０を相互に接続する。３種類の電極を、それぞれ対応するまとめ配線に接続するためには、通常、少なくとも２つの配線を交差させなければならない。例えば、図３に示した比較例では、エミッタ電極Ｅ０をエミッタまとめ配線ＥＣに接続するための配線が、コレクタまとめ配線ＣＣと交差している。このため、複数の単位トランジスタ２１を並列に接続するために、少なくとも２層の配線層が必要である。
【００５２】
第１実施例では、図１に示したように、１層目のコレクタ配線Ｃ１及びベース配線Ｂ１が、それぞれコレクタまとめ配線及びベースまとめ配線としての役割を担う。１層目のエミッタ配線Ｅ１は、エミッタ電極Ｅ０の２つの導体パターンごとに配置されており、エミッタまとめ配線としての役割を持たない。第１実施例では、バンプ３０がエミッタ電極Ｅ０の２つの導体パターンを相互に接続しており、エミッタまとめ配線としての役割を担う。このように、バンプ３０が、本来の外部接続用の端子としての機能の他に、エミッタ電極Ｅ０の２つの導体パターンを相互に接続するまとめ配線としての機能を持つ。このため、図３に示したコレクタまとめ配線ＣＣと交差する配線を設ける必要がない。
【００５３】
上述のように、第１実施例では、必ずしも２層の配線層を設ける必要がないため、比較例（図３）に比べて配線層の層数を減らすことが可能になる。配線層の層数を減らすことにより、製造コストの低減を図ることができる。
【００５４】
次に、アンダーバンプメタル層３１（図２）を配置することにより得られる優れた効果について説明する。ＧａＡｓ、ＩｎＧａＡｓ等の半導体からなるエミッタ層２６、ベース層２５、及びコレクタ層２４の熱膨張率と、ＣｕやＳｎ等からなるメタルポスト３２及びハンダ層３３の熱膨張率との差に起因して、エミッタ層２６等の半導体層に熱応力が発生する。例えば、ＧａＡｓの熱膨張率が約６ｐｐｍ／℃、ＩｎＧａＰの熱膨張率が５ｐｐｍ／℃以上６ｐｐｍ／℃以下の範囲内であるのに対し、Ｃｕの熱膨張率は１７ｐｐｍ／℃、Ｓｎの熱膨張率は２２ｐｐｍ／℃である。また、半導体素子を実装するプリント回路板の熱膨張率も、一般的に１５ｐｐｍ／℃以上２０ｐｐｍ／℃以下の範囲内である。
【００５５】
アンダーバンプメタル層３１に用いられているＴｉの熱膨張率は８．６ｐｐｍ／℃であり、半導体層の熱膨張率に近い。このため、アンダーバンプメタル層３１が、半導体層に発生する熱応力を緩和する応力緩和層として機能する。
【００５６】
半導体層に、熱応力による歪みが発生すると、高温での通電動作時にバイポーラトランジスタの電流増幅率が低下してしまう。第１実施例では、半導体層に発生する熱応力が低減されるため、電流増幅率の低下を抑制することができる。
【００５７】
さらに、第１実施例では、発熱源となるエミッタ層２６等がバンプ３０の真下に配置されている。発熱源からバンプ３０までの熱伝達経路が短くなるため、バンプ３０を介した良好な放熱特性を確保することができる。この結果、バイポーラトランジスタの温度上昇による高周波特性の低下を抑制することができる。
【００５８】
次に、第１実施例の第１変形例について説明する。第１実施例ではアンダーバンプメタル層３１（図２）にＴｉを用いたが、その他の高融点金属、高融点金属を含む化合物、または高融点金属を含む合金を用いてもよい。高融点金属として、Ｔｉの他にＴａ、Ｍｏ、Ｃｒ、Ｗが挙げられる。高融点金属を含む化合物として、ＴａＮ、ＴｉＮ等の高融点金属の窒化物、ＭｏＳｉ、ＷＳｉ等の高融点金属のシリサイドが挙げられる。高融点金属を含む合金として、ＴｉＷ等が挙げられる。
【００５９】
アンダーバンプメタル層３１として、ＳｉＮ等の下地の絶縁膜２８（図１）に対して接着性のよいＴｉ膜と、その上に配置されたＷ等の応力緩和作用の高い膜とを含む多層構造を採用してもよい。このように、アンダーバンプメタル層３１を、複数の金属膜からなる積層構造としてもよい。
【００６０】
次に、図４Ａ及び図４Ｂを参照して、さらに第１実施例の第２変形例及び第３変形例について説明する。
図４Ａは、第１実施例の第２変形例による半導体素子の断面図である。第１実施例では、エミッタ電極Ｅ０とバンプ３０とが１層目のエミッタ配線Ｅ１（図２）を介して接続されていた。第２変形例では、１層目の配線層が省略され、エミッタ電極Ｅ０とバンプ３０とが配線層を介することなく電気的に接続されている。さらに、ベース用のバンプ及びコレクタ用のバンプも、それぞれベース電極Ｂ０及びコレクタ電極Ｃ０に、配線層を介することなく電気的に接続されている。
【００６１】
第１変形例では、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０と、バンプ３０との間に配線層を配置する必要がないため、製造コストをより低減させることができる。
【００６２】
図４Ｂは、第１実施例の第３変形例による半導体素子の断面図である。第１実施例では、１層目のエミッタ配線Ｅ１がエミッタ電極Ｅ０（図２）を介してエミッタ層２６に接続されていた。第３変形例では、エミッタ電極Ｅ０が省略され、１層目のエミッタ配線Ｅ１がエミッタ層２６に直接接触している。すなわち、１層目のエミッタ配線Ｅ１が、第１実施例のエミッタ電極Ｅ０（図２）を兼ねている。
【００６３】
また、コレクタ電極Ｃ０を省略し、１層目のコレクタ配線Ｃ１をサブコレクタ層２３に直接オーミック接触させてもよい。さらに、ベース電極Ｂ０を省略し、１層目のベース配線Ｂ１（図１）をベース層２５に直接オーミック接触させてもよい。
【００６４】
次に、第１実施例の第４変形例について説明する。
第１実施例による半導体素子に含まれるＨＢＴは、３種類の端子電極、すなわちエミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０を含む。第１実施例による半導体素子では、複数のコレクタ電極Ｃ０が１層目のコレクタ配線Ｃ１により相互に電気的に接続され、複数のベース電極Ｂ０が１層目のベース配線Ｂ１により相互に電気的に接続されている。これに対し、エミッタ電極Ｅ０を構成する複数の導体パターンは、バンプ３０により相互に電気的に接続されており、エミッタ電極Ｅ０とバンプ３０との間の配線層には、エミッタ電極Ｅ０の複数の導体パターンを相互に接続する電流経路は配置されていない。
【００６５】
第４変形例では、コレクタ電極Ｃ０を構成する複数の導体パターンがバンプによって相互に接続されており、コレクタ電極Ｃ０とバンプとの間には、コレクタ電極Ｃ０を構成する複数の導体パターンを相互に接続する電流経路が配置されていない。エミッタ電極Ｅ０を構成する複数の導体パターンは、１層目のエミッタ配線Ｅ１により相互に電気的に接続されている。
【００６６】
ベース電極Ｂ０を構成する複数の導体パターンをバンプによって相互に接続し、ベース電極Ｂ０とバンプとの間に、ベース電極Ｂ０を構成する複数の導体パターンを相互に接続する電流経路を配置しない構成としてもよい。
【００６７】
また、第１実施例では、エミッタ電極Ｅ０の平面形状を長方形にしたが、その他の形状、例えば八角形等の多角形にしてもよい。エミッタ電極Ｅ０の形状に合わせて、その下のエミッタ層２６の平面形状も、八角形等の多角形にしてもよい。
【００６８】
［第２実施例］
次に、図５、図６、及び図７を参照して、第２実施例による半導体素子について説明する。以下、第１実施例による半導体素子と共通の構成については説明を省略する。
【００６９】
図５は、第２実施例による半導体素子の平面図である。第１実施例では２個の単位トランジスタ２１（図１）を並列接続したが、第２実施例では、３個以上の複数、例えば１０個の単位トランジスタ２１を並列接続することによりＨＢＴが構成される。１０個の単位トランジスタ２１は、ｘ軸方向に並んで配置されている。単位トランジスタ２１の各々は、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０を含む。図５において、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０にハッチングを付している。
【００７０】
１層目のエミッタ配線Ｅ１が、１０個のエミッタ電極Ｅ０に対応して１０個の導電パターンにより構成される。１層目のコレクタ配線Ｃ１が、コレクタ電極Ｃ０を構成する複数の導体パターンを相互に接続する。複数の１層目のベース配線Ｂ１が、それぞれベース電極Ｂ０を構成する複数の導体パターンに接続されている。
【００７１】
第１実施例では、ｘ軸方向に関してベース電極Ｂ０がエミッタ電極Ｅ０の両側に配置されていたが、第２実施例では、エミッタ電極Ｅ０の片側（ｘ軸の負の側）にのみベース電極Ｂ０が配置されている。
【００７２】
バンプ３０は、ｘ軸方向に長い長方形の両端に半円を接続したレーストラック形状を有する。平面視において１層目のコレクタ配線Ｃ１の内側に、複数のコレクタ用のバンプ３５が配置されており、１層目のコレクタ配線Ｃ１は、コレクタ用のバンプ３５に電気的に接続されている。
【００７３】
図６は、図５の一点鎖線６−６における断面図である。基板２０、コレクタ層２４、及びベース層２５の構成は、第１実施例によるこれらの構成と同一である。エミッタ層２６は、第１実施例による半導体素子のエミッタ層２６（図２）と同様に、ｎ型ＩｎＧａＰ層、高濃度のｎ型ＧａＡｓ層、及び高濃度のｎ型ＩｎＧａＡｓ層を含む。
【００７４】
第２実施例では、最も下のｎ型ＩｎＧａＰ層がベース層２５の上面の全域の上に配置されている。ｎ型ＩｎＧａＰ層の一部の領域の上に、ｎ型ＧａＡｓ層とｎ型ＩｎＧａＡｓ層とからなるエミッタメサ層２６Ｂが配置されている。ｎ型ＩｎＧａＰ層のうちエミッタメサ層２６Ｂが配置されていない領域は空乏化している。空乏化している領域をレッジ層２６Ｃという。ｎ型ＩｎＧａＰ層のうちエミッタメサ層２６Ｂと重なる領域を、真性エミッタ層２６Ａという。真性エミッタ層２６Ａとエミッタメサ層２６Ｂとが、第１実施例による半導体素子のエミッタ層２６（図２）に相当する。
【００７５】
レッジ層２６Ｃに設けられた開口内にベース電極Ｂ０が配置されている。エミッタ電極Ｅ０及びコレクタ電極Ｃ０の構成は、第１実施例による半導体素子のエミッタ電極Ｅ０及びコレクタ電極Ｃ０（図２）の構成と同一である。
【００７６】
単位トランジスタ２１を覆うようにＳｉＮからなる絶縁膜２７が配置されている。第１実施例では、絶縁膜２７（図２）の上面が平坦化されていたが、第２実施例では、絶縁膜２７の上面は平坦化されていない。
【００７７】
絶縁膜２７の上に配置された１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１が、それぞれ絶縁膜２７に設けられた開口を経由してエミッタ電極Ｅ０及びコレクタ電極Ｃ０に電気的に接続されている。１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１として、例えば厚さ１μｍのＡｕ膜が用いられる。
【００７８】
１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１を絶縁膜２８が覆う。絶縁膜２８は、樹脂膜２８Ａ、ＳｉＮ膜２８Ｂ、及び樹脂膜２８Ｃがこの順番に積層された３層構造を有する。絶縁膜２８の上面は平坦化されている。絶縁膜２８の上のアンダーバンプメタル層３１及びバンプ３０の構造は、第１実施例による半導体素子（図２）のこれらの構造と同一である。
【００７９】
複数の単位トランジスタ２１の真性エミッタ層２６Ａは、エミッタメサ層２６Ｂ、エミッタ電極Ｅ０、及び１層目のエミッタ配線Ｅ１を介して、バンプ３０により相互に接続されている。複数の単位トランジスタ２１のコレクタ層２４は、サブコレクタ層２３、コレクタ電極Ｃ０を介して、１層目のコレクタ配線Ｃ１により相互に接続されている。
【００８０】
複数の単位トランジスタ２１のベース層２５は、ベース電極Ｂ０を介して１層目のベース配線Ｂ１（図１）に接続されている。図１では、複数のベース電極Ｂ０が１層目のベース配線Ｂ１により相互い接続されている例を示したが、単位トランジスタ２１の各々のベース層２５には、バラスト抵抗、高周波入力用のキャパシタ等を接続することが好ましい。ベース層２５は、バラスト抵抗を介してバイアス回路に接続され、キャパシタを介して高周波入力用のバンプに接続される。なお、ベース層２５は、キャパシタ、及び同一基板上のマッチング回路を介して高周波入力用のバンプに接続してもよい。
【００８１】
第２実施例による半導体素子は、エミッタ用のバンプ３０、コレクタ用のバンプ３５（図５）、高周波入力用のバンプ等を実装基板のランド等にハンダ付けすることにより、実装基板に実装される。実装基板として、例えばアルミナ等のセラミック基板、樹脂基板等が用いられる。
【００８２】
次に、図７を参照して、エミッタ層２６に発生する熱応力をシミュレーションにより求めた結果について説明する。シミュレーションにおいて、真性エミッタ層２６Ａ（図６）のｙ軸方向の寸法（長さ）を３０μｍとし、ｘ軸方向の寸法（幅）を４μｍとした。１０本の真性エミッタ層２６Ａ（図５）のうち１本を取り出して熱応力を計算した。バンプ３０（図５）は、長さ２４０μｍ、幅７５μｍの長方形の短辺に直径７５μｍの半円を接続したレーストラック形状とした。樹脂膜２８Ａ、２８Ｃの各々の厚さを１．５μｍとし、ＳｉＮ膜２８Ｂの厚さを０．５μｍとした。半導体素子の温度を、ハンダの接合温度付近の２３０℃から１５０℃まで下降させたときに真性エミッタ層２６Ａに発生する熱応力を計算した。
【００８３】
図７は、応力緩和層として機能するアンダーバンプメタル層３１が配置されていない場合を基準としたときの、真性エミッタ層２６Ａに発生する熱応力の最大値の変化率を示すグラフである。横軸は応力緩和層として機能するアンダーバンプメタル層３１の厚さを単位「μｍ」で表し、縦軸は応力変化率を単位「％」で表す。負の応力変化率は、熱応力が低減されていることを意味する。応力変化率の絶対値が大きいことは、熱応力が小さいことを意味する。アンダーバンプメタル層３１にＴｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｗの５種類の高融点金属を用いた場合についてシミュレーションを行った。Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｗの熱膨張率は、それぞれ８．６ｐｐｍ／℃、６．３ｐｐｍ／℃、５．１ｐｐｍ／℃、４．９ｐｐｍ／℃、４．５ｐｐｍ／℃である。
【００８４】
アンダーバンプメタル層３１が厚くなるに従って熱応力が低下することがわかる。これは、アンダーバンプメタル層３１の材料の熱膨張率が、半導体素子を構成する半導体材料の熱膨張率に近いためである。このシミュレーションにより、アンダーバンプメタル層３１が、熱応力を緩和させる機能を有していることが確認された。
【００８５】
［第３実施例］
次に、図８及び図９を参照して、第３実施例による半導体素子について説明する。以下、図５、図６、図７に示した第２実施例による半導体素子と共通の構成については説明を省略する。
【００８６】
図８は、第３実施例による半導体素子の断面図である。第２実施例では、バンプ３０の下地層として用いられるアンダーバンプメタル層３１（図６）が応力緩和層として機能した。第３実施例では、アンダーバンプメタル層３１が配置されておらず、その代わりに１層目のエミッタ配線Ｅ１の下に、応力緩和層４１が配置されている。１層目のエミッタ配線Ｅ１は、応力緩和層４１を介してエミッタ電極Ｅ０に接続される。
【００８７】
図９は、応力緩和層４１が配置されていない場合を基準としたときの、真性エミッタ層２６Ａ（図８）に発生する熱応力の最大値の変化率を示すグラフである。横軸は応力緩和層４１の厚さを単位「μｍ」で表し、縦軸は応力変化率を単位「％」で表す。応力緩和層にＴｉ、Ｔａ、Ｍｏ、Ｗの４種類の高融点金属を用いた場合についてシミュレーションを行った。
【００８８】
応力緩和層４１が厚くなるに従って熱応力が低下しており、応力緩和層４１が、熱応力を緩和させる機能を有していることが確認された。図８に示した例では、応力緩和層４１を１層目のエミッタ配線Ｅ１の下に配置したが、応力緩和層４１は、１層目のエミッタ配線Ｅ１の上または内部に配置してもよい。
【００８９】
［第４実施例］
次に、図１０を参照して、第４実施例による半導体素子について説明する。以下、図５、図６、図７に示した第２実施例による半導体素子と共通の構成については説明を省略する。
【００９０】
第２実施例では、エミッタ電極Ｅ０として厚さ５０ｎｍのＴｉ膜を用いたが、第４実施例では、エミッタ電極Ｅ０を構成するＴｉ膜をより厚くするか、エミッタ電極Ｅ０にＴｉ以外の高融点金属を用いる。また、応力緩和層として機能するアンダーバンプメタル層３１（図６）は配置しない。
【００９１】
図１０は、応力緩和層として機能するエミッタ電極Ｅ０が配置されていない場合を基準としたときの、真性エミッタ層２６Ａに発生する熱応力の最大値の変化率を示すグラフである。横軸はエミッタ電極Ｅ０の厚さを単位「μｍ」で表し、縦軸は応力変化率を単位「％」で表す。エミッタ電極Ｅ０にＴｉ、Ｔａ、Ｍｏ、Ｗの４種類の高融点金属を用いた場合についてシミュレーションを行った。
【００９２】
エミッタ電極Ｅ０が厚くなるに従って熱応力が低下しており、エミッタ電極Ｅ０が、熱応力を緩和させる機能を有していることが確認された。
【００９３】
［応力緩和層の厚さ］
次に、第２実施例、第３実施例、及び第４実施例による半導体素子における応力変化率のシミュレーション結果から導き出される応力緩和層の好ましい厚さについて説明する。アンダーバンプメタル層３１（図６）、応力緩和層４１（図８）、及びエミッタ電極Ｅ０（図１０）等の応力緩和層のいずれも極めて薄くしてＨＢＴの寿命試験を行った。その結果、短時間でＨＢＴが劣化し、このＨＢＴを実使用に適用することが困難であることが判明した。これは、熱応力によって真性エミッタ層２６Ａ等の半導体層がダメージを受けるためである。応力緩和層を配置することによって真性エミッタ層２６Ａに発生する熱応力を２％低減させると、ＨＢＴの寿命が約３５倍に延びた。この寿命は、実使用に耐える範囲である。
【００９４】
応力緩和層を配置しない場合の熱応力を基準としたときの応力変化率の絶対値が２％以上になると、ＨＢＴの寿命はさらに延びる。ただし、応力変化率の絶対値が２％以上の範囲では、寿命の延び方は緩やかである。例えば、応力変化率が−２８％の場合、ＨＢＴの寿命の延びは高々４１倍であった。これらの評価実験から、ＨＢＴの長寿命化を図るために、応力緩和層を配置しない場合に比べて、真性エミッタ層２６Ａに発生する熱応力を２％以上低減させることが好ましいと考えられる。
【００９５】
図７、図９、及び図１０に示したシミュレーション結果から、ＨＢＴの長寿命化を図るために、高融点金属としてＴａ、Ｍｏ、Ｃｒ、またはＷを用いた応力緩和層の厚さを１００ｎｍ以上にすることにより、十分な寿命を確保することができると考えられる。また、これらの高融点金属を含む合金または化合物からなる応力緩和層を用いる場合にも、応力緩和層の厚さを１００ｎｍ以上にすることにより、十分な寿命を確保することができると考えられる。
【００９６】
高融点金属としてＴｉを用いた応力緩和層の厚さを３００ｎｍ以上にすることにより、十分な寿命を確保することができると考えられる。また、Ｔｉを含む合金または化合物からなる応力緩和層を用いる場合にも、応力緩和層の厚さを３００ｎｍ以上にすることにより、十分な寿命を確保することができると考えられる。
【００９７】
応力緩和層が、Ｔａ、Ｍｏ、Ｃｒ、及びＷから選択された１つの高融点金属と、Ｔｉとを含む場合には、応力緩和層の厚さを１００ｎｍ以上にすればよい。例えば、応力緩和層にＴｉＷ合金を用いる場合には、その厚さを１００ｎｍ以上にすればよく、ＴｉＡｌ合金を用いる場合には、その厚さを３００ｎｍ以上にすればよい。
【００９８】
応力緩和層を厚くしすぎることは、電気抵抗の観点から好ましくない。ＨＢＴの性能を決めるエミッタ抵抗の実用上の値は、エミッタ面積１００μｍ２当たり０．１Ω程度である。応力緩和層の抵抗値は、このエミッタ抵抗の実用上の値より１桁以上小さくすることが好ましい。すなわち、０．０１Ω以下にすることが好ましい。応力緩和層に用いられるＴｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｗ等の電気抵抗率は、概ね１０−７Ωｍのオーダである。応力緩和層がエミッタ面積と同程度の開口でエミッタ電極に接していると仮定すると、応力緩和層の抵抗を０．０１Ω以下にするために、応力緩和層の厚さを、例えば１０μｍ以下にすることが好ましい。
【００９９】
［第５実施例］
次に、図１１及び図１２を参照して、第５実施例による半導体素子について説明する。以下、第１実施例による半導体素子と共通の構成については説明を省略する。第１実施例による半導体素子はバイポーラトランジスタを含んでいたが、第５実施例による半導体素子は、バイポーラトランジスタの代わりに電界効果トランジスタ（ＦＥＴ）を含む。
【０１００】
図１１は、第５実施例による半導体素子の平面図である。基板の上面をｘｙ面とし、上面の法線方向をｚ軸の正方向とするｘｙｚ直交座標系を定義する。ｘ軸方向に複数の単位トランジスタ２１が並んでいる。複数の単位トランジスタ２１が並列に接続されることにより、１つの電界効果トランジスタを構成している。図１１では、４個の単位トランジスタ２１が配置されている例を示している。単位トランジスタ２１の各々は、ＭＥＳＦＥＴである。
【０１０１】
単位トランジスタ２１の各々は、ゲート電極Ｇ０、ソース電極Ｓ０、及びドレイン電極Ｄ０を含む。図１１において、ゲート電極Ｇ０、ソース電極Ｓ０、及びドレイン電極Ｄ０にハッチングを付している。ｘ軸方向に長い長方形の活性領域５０と、ｙ軸方向に長い４本のゲート電極Ｇ０の各々とが交差している。複数のゲート電極Ｇ０は、活性領域５０の外側で相互に連結されている。例えば、図１１において、左側の２本のゲート電極Ｇ０が相互に連結されており、右側の２本のゲート電極Ｇ０が相互に連結されている。全てのゲート電極Ｇ０は、１層目のゲート配線Ｇ１に電気的に接続されている。
【０１０２】
ゲート電極Ｇ０の各々の一方の側にドレイン電極Ｄ０が配置され、他方の側にソース電極Ｓ０が配置されている。相互に隣り合う単位トランジスタ２１は、１つのソース電極Ｓ０または１つのドレイン電極Ｄ０を共用している。図１１では、２本のソース電極Ｓ０及び３本のドレイン電極Ｄ０が配置されている例を示している。
【０１０３】
櫛歯型の１層目のドレイン配線Ｄ１の櫛歯部分が、それぞれ３本のドレイン電極Ｄ０に重なって配置されており、ドレイン電極Ｄ０に電気的に接続されている。１層目のドレイン配線Ｄ１の複数の櫛歯部分は、活性領域５０の外側において相互に連結されている。
【０１０４】
ソース電極Ｓ０に重なるように１層目のソース配線Ｓ１が配置されている。ソース配線Ｓ１は、ソース電極Ｓ０のそれぞれに対応して配置された複数の導体パターンで構成される。１層目のソース配線Ｓ１を構成する複数の導体パターンは、バンプ３０により相互に電気的に接続されている。
【０１０５】
活性領域５０とゲート電極Ｇ０とが重なっている部分が、ＦＥＴの動作においてドレイン電流が制御される部分である。本明細書において、活性領域５０とゲート電極Ｇ０とが重なっている部分を動作領域６０ということとする。複数の動作領域６０は、平面視においてバンプ３０の内側に配置されている。
【０１０６】
図１２は、図１１の一点鎖線１２−１２における断面図である。半絶縁性のＧａＡｓからなる基板５１の上にｎ型ＧａＡｓからなるチャネル層５２がエピタキシャル成長されている。チャネル層５２の一部の領域は、イオン注入技術によって絶縁化されてアイソレーション領域５２ａとされている。アイソレーション領域５２ａにより、活性領域５０が画定される。
【０１０７】
チャネル層５２に接するように、２本のソース電極Ｓ０、４本のゲート電極Ｇ０、及び３本のドレイン電極Ｄ０が配置されている。これらの電極を覆うように、絶縁膜５５が配置されている。絶縁膜５５は、例えばＳｉＮ膜からなる単層構造、またはＳｉＮ膜とポリイミド膜からなる２層構造を有する。
【０１０８】
絶縁膜５５の上に１層目のドレイン配線Ｄ１及びソース配線Ｓ１が配置されている。１層目のドレイン配線Ｄ１は、絶縁膜５５に設けられた開口を経由してドレイン電極Ｄ０に電気的に接続されている。１層目のソース配線Ｓ１は、絶縁膜５５に設けられた開口を経由してソース電極Ｓ０に電気的に接続されている。絶縁膜５５の上には、１層目のゲート配線Ｇ１（図１１）も配置されている。１層目のドレイン配線Ｄ１、ソース配線Ｓ１、及びゲート配線Ｇ１は、例えば厚さ５０ｎｍのＴｉ膜と、その上に配置された厚さ１μｍのＡｕ膜との２層構造を有する。
【０１０９】
これらの１層目の配線を覆うように、絶縁膜５５の上に上層の絶縁膜５６が配置されている。絶縁膜５６は、例えばＳｉＮ膜からなる単層構造、またはＳｉＮ膜とポリイミド膜からなる２層構造を有する。
【０１１０】
絶縁膜５６の上にバンプ３０が配置されている。バンプ３０は、第１実施例による半導体素子のバンプ３０（図２）と同様に、メタルポスト３２、及びハンダ層３３からなる２層構造を有する。バンプ３０の下地層として、アンダーバンプメタル層３１が配置されている。アンダーバンプメタル層３１は、第１実施例による半導体素子の場合と同様に、応力緩和層として機能する。
【０１１１】
次に、第５実施例による半導体素子の構成を採用することにより得られる優れた効果について説明する。
【０１１２】
ＦＥＴの真上にバンプが配置されていると、バンプ材料と半導体材料との熱膨張率の相違により、ＦＥＴの半導体領域に熱応力が発生しやすくなる。半導体領域、特に動作領域６０に熱応力が発生すると、ＦＥＴの信頼度の低下、電気的特性のばらつき、特性不良等が起きやすくなる。特に、ＧａＡｓ等の化合物半導体からなるチャネル層５２では、ゲート電極Ｇ０の近傍に発生する熱応力によりピエゾ電荷が発生する。このピエゾ電荷によって、閾値電圧の変動等が発生し、特性のばらつきが大きくなる。
【０１１３】
第５実施例では、アンダーバンプメタル層３１が応力緩和層として機能するため、熱応力に起因する特性のばらつき、特性の不良、信頼性の低下等を抑制することができる。
【０１１４】
さらに、１層目のソース配線Ｓ１を構成する複数の導体パターンをバンプ３０によって相互に電気的に接続しているため、これらの導体パターンを接続するための他の配線層を配置する必要がない。このため、配線層の層数を少なくすることが可能になり、その結果、製造コストの低減を図ることができる。
【０１１５】
次に、図１３を参照して、第５実施例の変形例による半導体素子について説明する。第５実施例では、アンダーバンプメタル層３１を応力緩和層として用いたが、本変形例では、第３実施例による半導体素子の応力緩和層４１（図８）と同様に、１層目のソース配線Ｓ１及びドレイン配線Ｄ１の下に、応力緩和層４２を配置する。応力緩和層４２が動作領域６０の真上に配置されるように、ソース配線Ｓ１及びドレイン配線Ｄ１をゲート電極Ｇ０の真上まで延伸させている。これにより、動作領域６０に発生し得る応力を低減させることができる。応力緩和層４２を配置する場合には、アンダーバンプメタル層３１に応力を緩和させる機能を持たせなくてもよい。このため、第５実施例の場合と比べて、アンダーバンプメタル層３１を薄くしてもよい。
【０１１６】
その他に、第４実施例による半導体素子の応力緩和層として機能するエミッタ電極Ｅ０（図６）と同様に、ゲート電極Ｇ０を高融点金属で形成し、応力緩和層として機能させてもよい。また、ゲート電極Ｇ０の一部を高融点金属からなる層にしてもよい。
【０１１７】
このように、１層目の配線層またはゲート電極Ｇ０の一部に応力緩和層を配置しても、第５実施例と同様に、動作領域６０に発生する熱応力を低減させることができる。
【０１１８】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【０１１９】
２０  基板
２１  単位トランジスタ
２３  サブコレクタ層
２３ａ  アイソレーション領域
２４  コレクタ層
２５  ベース層
２６  エミッタ層
２６Ａ  真性エミッタ層
２６Ｂ  エミッタメサ層
２６Ｃ  レッジ層
２７、２８  絶縁膜
２８Ａ  樹脂膜
２８Ｂ  ＳｉＮ膜
２８Ｃ  樹脂膜
３０  エミッタ用のバンプ
３１  アンダーバンプメタル層
３２  メタルポスト
３３  ハンダ層
３５  コレクタ用のバンプ
４１  応力緩和層
５０  活性領域
５１  基板
５２  チャネル層
５２ａ  アイソレーション領域
５５、５６  絶縁膜
６０  動作領域
Ｂ０  ベース電極
Ｂ１  １層目のベース配線
ＢＣ  ベースまとめ配線
Ｃ０  コレクタ電極
Ｃ１  １層目のコレクタ配線
ＣＣ  コレクタまとめ配線
Ｄ０  ドレイン電極
Ｄ１  １層目のドレイン配線
Ｅ０  エミッタ電極
Ｅ１  １層目のエミッタ配線
ＥＣ  エミッタまとめ配線
Ｇ０  ゲート電極
Ｇ１  １層目のゲート配線
Ｓ０  ソース電極
Ｓ１  １層目のソース配線
【図１】
2019102724.tif 000003
【図２】
2019102724.tif 000004
【図３】
2019102724.tif 000005
【図４】
2019102724.tif 000006
【図５】
2019102724.tif 000007
【図６】
2019102724.tif 000008
【図７】
2019102724.tif 000009
【図８】
2019102724.tif 000010
【図９】
2019102724.tif 000011
【図１０】
2019102724.tif 000012
【図１１】
2019102724.tif 000013
【図１２】
2019102724.tif 000014
【図１３】
2019102724.tif 000015
【手続補正書】
【提出日】平成30年11月21日(2018.11.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図１、図２、及び図３を参照して、第１実施例による半導体素子について説明する。
図１は、第１実施例による半導体素子の平面図である。半導体素子の基板の上面をｘｙ面とし、上面の法線方向をｚ軸の正方向とするｘｙｚ直交座標系を定義する。第１実施例による半導体素子は、トランジスタ及びトランジスタに接続された配線、及びバンプを含む。このトランジスタは、相互に並列に接続された２つの単位トランジスタ２１を含む。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
第２変形例では、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０と、バンプ３０との間に配線層を配置する必要がないため、製造コストをより低減させることができる。