(57)【要約】【課題】電気的に絶縁された状態で複数ビットの信号を伝送するデジタルアイソレータの小型化および簡素化を実現する。【解決手段】デジタルアイソレータ１００は、送信チップ１と、絶縁マイクロトランス２と、受信チップ３とを備える。送信チップ１は、複数の入力ポート６を有し、複数の入力ポート６に並列に入力された複数ビットの信号ＩＮを１ビットの信号に変調する。絶縁マイクロトランス２子は、送信チップ１から受けた１ビットの信号を伝送する。受信チップ３は、複数の出力ポート７を有し、絶縁マイクロトランス２にて伝送された１ビットの信号を復調して複数ビットの信号ＯＵＴを再生成し、複数の出力ポート７から複数ビットの信号ＯＵＴを並列に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入力ポートを有し、前記複数の入力ポートに並列に入力された複数ビットの信号を１ビットの信号に変調する送信回路と、
前記送信回路から受けた前記１ビットの信号を伝送する交流結合素子と、
複数の出力ポートを有し、前記交流結合素子にて伝送された前記１ビットの信号を復調して前記複数ビットの信号を再生成し、前記複数の出力ポートから前記複数ビットの信号を並列に出力する受信回路とを備える、デジタルアイソレータ。
【請求項２】
前記交流結合素子は、絶縁マイクロトランスであり、
前記送信回路と前記受信回路とは、前記絶縁マイクロトランスによってガルバニック絶縁されている、請求項１に記載のデジタルアイソレータ。
【請求項３】
前記交流結合素子は、絶縁マイクロキャパシタであり、
前記送信回路と前記受信回路とは、前記絶縁マイクロキャパシタによってガルバニック絶縁されている、請求項１に記載のデジタルアイソレータ。
【請求項４】
前記送信回路は、パラレル信号である前記複数ビットの信号を、１ビットずつ連続的に並び替えることにより、シリアル信号である１ビットの符号化信号に変調し、
前記受信回路は、前記交流結合素子にて伝送された前記１ビットの符号化信号を復調し、前記１ビットの符号化信号から前記複数ビットの信号を再生成する、請求項１から３のいずれか１項に記載のデジタルアイソレータ。
【請求項５】
前記送信回路は、前記１ビットの符号化信号に、前記複数ビットの先頭位置を識別するための識別用ビットを付加した信号を、前記交流結合素子に出力し、
前記受信回路は、前記識別用ビットを用いて、前記１ビットの符号化信号から前記複数ビットの信号を再生成する、請求項４に記載のデジタルアイソレータ。
【請求項６】
前記識別用ビットは、前記１ビットの符号化信号におけるデータビットのパルス幅よりも長いパルス幅を有する、請求項５に記載のデジタルアイソレータ。
【請求項７】
前記識別用ビットは、前記１ビットの符号化信号におけるデータビットの電圧レベルより大きい電圧レベルを有する、請求項５に記載のデジタルアイソレータ。
【請求項８】
前記送信回路は、前記１ビットの符号化信号をパルス信号に変換して前記交流結合素子に出力し、
前記受信回路は、前記交流結合素子にて伝送された前記パルス信号に基づいて、前記１ビットの符号化信号を復調する、請求項４から７のいずれか１項に記載のデジタルアイソレータ。
【請求項９】
前記受信回路は、前記複数ビットの信号の電流能力を高めることにより、スイッチング素子を駆動するための複数の駆動信号を生成し、前記複数の出力ポートから前記複数の駆動信号を並列に出力する、請求項４から８のいずれか１項に記載のデジタルアイソレータ。
【請求項１０】
複数のスイッチング素子を駆動するための駆動装置であって、
前記複数のスイッチング素子を制御するための複数の制御信号を生成する制御装置と、
前記制御装置により生成された前記複数の制御信号を伝送する、請求項１から９のいずれか１項に記載のデジタルアイソレータと、
前記デジタルアイソレータにて伝送された前記複数の制御信号に従って、前記複数のスイッチング素子を駆動する駆動回路とを備える、駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電気的に絶縁された状態で信号を伝送するデジタルアイソレータおよびそれを備える駆動装置に関する。
【背景技術】
【０００２】
高電圧パワーデバイスの駆動装置などにおいては、異なる電源系統の間を電気的に絶縁しながら、信号を伝送する技術が広く用いられている。このような技術において、従来、電気的絶縁が必要な回路には、フォトカプラが使用されていた。フォトカプラは、送信部にて電気信号を発光ダイオードによって光信号に変換して送信し、受信部にて受信した光信号をフォトダイオードにより電気信号に戻すことで、送信部と受信部とを電気的に絶縁した状態での信号伝送を実現している。
【０００３】
近年では、フォトカプラに代わる信号伝送手段として、デジタルアイソレータが普及しつつある。デジタルアイソレータは、コンデンサまたはトランスといった交流結合素子を通して信号が伝送される。デジタルアイソレータは、フォトカプラに比べて経年劣化が小さく、ＣＭＯＳプロセスといった汎用性の高い半導体プロセスを適用して形成することができる。以下、交流結合素子がトランスであるデジタルアイソレータについて説明する。
【０００４】
トランスは、一次側コイルと二次側コイルとの磁気結合により信号を伝送する素子である。トランスは、交流信号を通過させるが、直流信号を通過させにくい特性を有している。そのため、信号伝送の用途でトランスを使用する場合には、送信側で入力信号を交流信号に変換して一次側コイルに入力する必要がある。一次側コイルに入力された交流信号は、磁気結合によって二次側コイルへ伝送されると、受信側で交流信号を出力信号に変換する。これにより、信号伝送を実現することができる。このように、トランスを用いた信号伝送においては、入力信号を交流信号に変換してトランスの一次側コイルに入力するための送信回路と、トランスの二次側コイルから出力される交流信号を出力信号に変換するための受信回路とが必要となる。
【０００５】
たとえば、米国特許出願公開第２０１０／０２４６６４６号明細書（特許文献１）には、複数の絶縁マイクロトランスを通して、送信回路から受信回路に向けて信号を伝送するように構成されたデジタルアイソレータが開示されている。なお、本願明細書において「絶縁マイクロトランス」とは、半導体プロセスを適用して製造された微細な絶縁トランスを意味する。
【０００６】
特許文献１では、送信回路の内部に、入力信号を少なくとも３つの状態を持つ符号化信号に変調する変調回路を設けるとともに、受信回路内部に、受信した符号化信号を復調する復調回路を設けている。これにより、２つの絶縁マイクロトランスを用いて、複数ビットの信号を伝送することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１０／０２４６６４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、特許文献１に記載されるデジタルアイソレータにおいては、送信回路および受信回路の間の交流結合素子として、２つの絶縁マイクロトランスを使用している。そのため、送信回路、交流結合素子および受信回路の各々を構成するチップの面積が大きくなることが懸念される。また、送信回路のチップと交流結合素子のチップとの間を接続するためのボンディングワイヤ数、および、交流結合素子のチップと受信回路のチップとの間を接続するためのボンディングワイヤ数が増大することが懸念される。さらに、デジタルアイソレータ全体を封止するパッケージのサイズが大きくなることが懸念される。
【０００９】
この発明はこのような問題点を解決するためになされたものであって、その目的は、電気的に絶縁された状態で複数ビットの信号を伝送するデジタルアイソレータの小型化および簡素化を実現することである。
【課題を解決するための手段】
【００１０】
本開示に係るデジタルアイソレータは、送信回路と、交流結合素子と、受信回路とを備える。送信回路は、複数の入力ポートを有し、複数の入力ポートに並列に入力された複数ビットの信号を１ビットの信号に変調する。交流結合素子は、送信回路から受けた１ビットの信号を伝送する。受信回路は、複数の出力ポートを有し、交流結合素子にて伝送された１ビットの信号を復調して複数ビットの信号を再生成し、複数の出力ポートから複数ビットの信号を並列に出力する。
【発明の効果】
【００１１】
本開示によれば、電気的に絶縁された状態で複数ビットの信号を伝送するデジタルアイソレータにおいて、単一の交流結合素子を用いて信号を伝送することができるため、小型化および簡素化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に従うデジタルアイソレータの構成を示す概略ブロック図である。
【図２】実施の形態１に従うデジタルアイソレータの動作を説明するためのタイミングチャートである。
【図３】図１に示した送信チップの構成を示すブロック図である。
【図４】パルス送信回路の構成を示すブロック図である。
【図５】図４に示したパルス送信回路の構成例を示す回路図である。
【図６】図５に示したノンオーバーラップ信号生成回路の構成例を示す回路図である。
【図７】図１に示した受信チップの構成を示すブロック図である。
【図８】パルス受信回路の構成を示すブロック図である。
【図９】受信チップの動作を説明するためのタイミングチャートである。
【図１０】実施の形態２に従うデジタルアイソレータに含まれる送信チップの構成を示すブロック図である。
【図１１】実施の形態２に従うデジタルアイソレータの動作を説明するためのタイミングチャートである。
【図１２】実施の形態２に従うデジタルアイソレータに含まれる受信チップの構成を示すブロック図である。
【図１３】強パルス受信回路の構成を示すブロック図である。
【図１４】実施の形態３に従うデジタルアイソレータに含まれる受信チップの構成を示すブロック図である。
【図１５】図１４に示したパワーデバイス駆動回路の構成例を示す回路図である。
【図１６】図１５に示したノンオーバーラップ信号生成回路の構成例を示す回路図である。
【図１７】この発明の実施の形態４に従うデジタルアイソレータの構成を示す概略ブロック図である。
【図１８】この発明の実施の形態５に従う駆動装置の構成例を示す概略ブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分に同一符号を付してその説明は原則的に繰返さないものとする。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１に従うデジタルアイソレータ１００の構成を示す概略ブロック図である。実施の形態１に従うデジタルアイソレータ１００は、送信側と受信側とが電気的に絶縁された状態で、複数ビットワードの信号を伝送するための回路である。図１の例では、デジタルアイソレータ１００は、送信側から４ビットワードの入力信号ＩＮ＜３：０＞を伝送し、受信側から４ビットワードの出力信号ＯＵＴ＜３：０＞を出力する。
【００１５】
図１を参照して、デジタルアイソレータ１００は、送信チップ（ＴＸ）１、絶縁マイクロトランス２、および受信チップ（ＲＸ）３を備える。送信チップ１は、一次側接地電位ＧＮＤ１に接続されており、受信チップ３は、二次側接地電位ＧＮＤ２に接続されている。一次側接地電位ＧＮＤ１と二次側接地電位ＧＮＤ２とは、絶縁マイクロトランス２によってガルバニック絶縁されている。絶縁マイクロトランス２は、半導体プロセスを適用して製造された微細な絶縁トランスであり、「交流結合素子」の一実施例に対応する。送信チップ１は「送信回路」の一実施例に対応し、受信チップ３は「受信回路」の一実施例に対応する。
【００１６】
送信チップ１は、４つの入力ポート６に入力された４ビットワードの入力信号ＩＮ＜３：０＞を１ビットワードの信号に変調する。絶縁マイクロトランス２は、１ビットワードの変調信号を受信チップ３に伝送する。受信チップ３は、受信した１ビットワードの変調信号を復調することにより、出力信号ＯＵＴ＜３：０＞を生成する。出力信号ＯＵＴ＜３：０＞は、入力信号ＩＮ＜３：０＞を再生成した信号に相当する。受信チップ３は、４ビットワードの出力信号ＯＵＴ＜３：０＞を４つの出力ポート７から出力する。
【００１７】
図２は、実施の形態１に従うデジタルアイソレータ１００の動作を説明するためのタイミングチャートである。以下では、図２を用いて、実施の形態１に従うデジタルアイソレータ１００の動作について説明する。さらに、図２に示す動作を実現するためのデジタルアイソレータ１００の具体的構成について説明する。
【００１８】
（送信チップ１）
最初に、図２から図６を用いて、デジタルアイソレータ１００に含まれる送信チップ１の構成および動作について説明する。
【００１９】
図３は、図１に示した送信チップ１の構成を示すブロック図である。図３を参照して、送信チップ１は、シリアル変換回路８、カウンタ１０、クロック生成回路９、およびパルス送信回路１１を有する。
【００２０】
クロック生成回路９は、クロック信号ＣＬＫを生成する。カウンタ１０は、クロック信号ＣＬＫをカウントし、カウント値に基づいてタイミング信号ＣＮＴを生成する。シリアル変換回路８は、タイミング信号ＣＮＴに基づいて、入力ポート６に与えられた入力信号ＩＮ＜３：０＞をパラレル−シリアル変換し、符号化信号ＥＮＣを生成する。パルス送信回路１１は、生成された符号化信号ＥＮＣを受けて、送信パルス信号ＴＸ_ＰＵＬＳＥを生成する。
【００２１】
以下に、送信チップ１における信号処理について、図２のタイミングチャートを用いて説明する。
【００２２】
図２に示すように、入力信号ＩＮ＜３：０＞は、入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞からなるパラレル信号である。入力信号ＩＮ＜３：０＞は、シリアル変換回路８によって、スタート認識用パルスＳＴＡＲＴ、および入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞の順番で連続的に繰り返されるシリアル信号である、符号化信号ＥＮＣに変換される。なお、スタート認識用パルスＳＴＡＲＴは、入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞の順列の先頭位置を識別するために、符号化信号ＥＮＣに付加された「識別ビット」を構成する。
【００２３】
具体的には、シリアル変換回路８は、カウンタ１０で生成されるタイミング信号ＣＮＴに従って、入力信号ＩＮ＜３：０＞のデータ値（論理値「０」または「１」）を取り込むことにより、符号化信号ＥＮＣを生成する。
【００２４】
カウンタ１０は、クロック信号ＣＬＫをカウントすることにより、入力信号ＩＮ＜３：０＞の取り込みを開始するタイミングを指示するためのタイミング信号ＣＮＴ（ＳＴＡＲＴ）、入力信号ＩＮ＜０＞の取り込みタイミングを指示するためのタイミング信号ＣＮＴ＜０＞、入力信号ＩＮ＜１＞の取り込みタイミングを指示するためのタイミング信号ＣＮＴ＜１＞、入力信号ＩＮ＜２＞の取り込みタイミングを指示するためのタイミング信号ＣＮＴ＜２＞、および入力信号ＩＮ＜３＞の取り込みタイミングを指示するためのタイミング信号ＣＮＴ＜３＞を順番に繰り返し生成する。
【００２５】
これらのタイミング信号ＣＮＴのうち、タイミング信号ＣＮＴ（ＳＴＡＲＴ）は、複数クロック分の長さのパルス幅を有する長パルスである。図２の例では、タイミング信号ＣＮＴ（ＳＴＡＲＴ）のパルス幅を４クロック分としている。タイミング信号ＣＮＴ（ＳＴＡＲＴ）のパルスの幅は、クロック信号ＣＬＫがＨ（論理ハイ）レベルとなる期間の少なくとも２倍以上の長さであることが好ましい。一方、タイミング信号ＣＮＴ＜０＞，ＣＮＴ＜１＞，ＣＮＴ＜２＞，ＣＮＴ＜３＞の各々は、クロック信号ＣＬＫのパルス幅と等しいパルス幅を有する。
【００２６】
シリアル変換回路８は、タイミング信号ＣＮＴ（ＳＴＡＲＴ）に応答して、スタート認識用パルスＳＴＡＲＴを生成する。スタート認識用パルスＳＴＡＲＴは、データビットのパルス幅よりも長いパルス幅を有する。図２の例では、スタート認識用パルスは、タイミング信号ＣＮＴ（ＳＴＡＲＴ）と等しいパルス幅を有する。
【００２７】
続いて、シリアル変換回路８は、タイミング信号ＣＮＴ＜０＞に従って、入力信号ＩＮ＜０＞を取り込む。なお、図中の「Ｄｘ」は入力信号ＩＮ＜ｘ＞のデータ値を示す（ｘ＝０，１，２，３）。シリアル変換回路８は、タイミング信号ＣＮＴ＜ｘ＞の立上りエッジにて、入力信号ＩＮ＜ｘ＞を取り込む。図２では、取り込みタイミングにおける入力信号ＩＮ＜０＞はＤ０＝１である。
【００２８】
次に、シリアル変換回路８は、タイミング信号ＣＮＴ＜１＞に従って、入力信号ＩＮ＜１＞を取り込む。図２では、取り込みタイミングにおける入力信号ＩＮ＜１＞はＤ１＝０である。
【００２９】
次に、シリアル変換回路８は、タイミング信号ＣＮＴ＜２＞に従って、入力信号ＩＮ＜２＞を取り込む。図２では、取り込みタイミングにおける入力信号ＩＮ＜２＞はＤ２＝０である。
【００３０】
次に、シリアル変換回路８は、タイミング信号ＣＮＴ＜３＞に従って、入力信号ＩＮ＜３＞を取り込む。図２では、取り込みタイミングにおける入力信号ＩＮ＜３＞はＤ３＝０である。
【００３１】
このように、シリアル変換回路８が、タイミング信号ＣＮＴ（ＳＴＡＲＴ）が発せられるごとに入力信号ＩＮ＜３：０＞の取り込みを開始し、タイミング信号ＣＮＴ＜０＞，ＣＮＴ＜１＞，ＣＮＴ＜２＞，ＣＮＴ＜３＞に従って入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞を順番に取り込み、符号化信号ＥＮＣを生成する。これにより、符号化信号ＥＮＣは、スタート認識用パルスＳＴＡＲＴ、および入力信号ＩＮ＜０＞（Ｄ０＝１），ＩＮ＜１＞（Ｄ１＝０），ＩＮ＜２＞（Ｄ２＝０），ＩＮ＜３＞（Ｄ＝０）の順番に繰り返されるシリアル信号となる。
【００３２】
符号化信号ＥＮＣは、パルス送信回路１１において、送信パルス信号ＴＸ_ＰＵＬＳＥに変換される。図４は、図３に示したパルス送信回路１１の構成を示すブロック図である。図４を参照して、パルス送信回路１１は、立上りパルス生成回路２４、立下りパルス生成回路２５、および送信信号駆動回路２７を含む。
【００３３】
立上りパルス生成回路２４は、符号化信号ＥＮＣの立上りタイミングを示す立上りパルス信号ＲＩＳＥ_ＥＤＧＥを生成する。立下りパルス生成回路２５は、符号化信号ＥＮＣの立下りタイミングを示す立下りパルス信号ＦＡＬＬ_ＥＤＧＥを生成する。
【００３４】
送信信号駆動回路２７は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥおよび立下りパルス信号ＦＡＬＬ_ＥＤＧＥに基づいて、送信パルス信号ＴＸ_ＰＵＬＳＥを生成する。具体的には、送信信号駆動回路２７は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの出力タイミングに合わせて正方向（＋方向）に活性化されるパルスを生成する。また、送信信号駆動回路２７は、立下りパルス信号ＦＡＬＬ_ＥＤＧＥの出力タイミングに合わせて負方向（−方向）に活性化されるパルスを生成する。
【００３５】
図５は、図４に示した送信信号駆動回路２７の構成例を示す回路図である。図５を参照して、送信信号駆動回路２７は、ノンオーバーラップ信号生成回路２８と、ＰＭＯＳトランジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１，Ｎ２とを含む。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、電源端子ＶＣＣと接地端子ＧＮＤ１との間に電気的に直列に接続される。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、電源端子ＶＣＣと接地端子ＧＮＤ１との間に電気的に直列に接続される。
【００３６】
ノンオーバーラップ信号生成回路２８は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥに基づいて、ＰＭＯＳトランジスタＰ１の制御信号ＳＰ１およびＮＭＯＳトランジスタＮ１の制御信号ＳＮ１を生成する。制御信号ＳＰ１，ＳＮ１は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの立上りに応答してＨレベルに活性化され、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの立下りに応答してＬレベルに活性化されるように構成される。
【００３７】
ノンオーバーラップ信号生成回路２８は、さらに、立下りパルス信号ＦＡＬＬ_ＥＤＧＥに基づいて、ＰＭＯＳトランジスタＰ２の制御信号ＳＰ２およびＮＭＯＳトランジスタＮ２の制御信号ＳＮ２を生成する。制御信号ＳＰ２，ＳＮ２は、立下りパルス信号ＦＡＬＬ_ＥＤＧＥの立上りに応答してＨレベルに活性化され、立下りパルス信号ＦＡＬＬ_ＥＤＧＥの立下りに応答してＬレベルに活性化されるように構成される。
【００３８】
図６は、図５に示したノンオーバーラップ信号生成回路２８の構成例を示す回路図である。図６を参照して、ノンオーバーラップ信号生成回路２８は、ＮＯＲゲートＧ１，Ｇ２と、インバータゲートＩ１，Ｉ２と、アンプＡ１，Ａ２とを含む。なお、図６では、立上りパルス信号ＲＩＳＥ_ＥＤＧＥから制御信号ＳＰ１，ＳＮ１を生成するための回路が示されている。立下りパルス信号ＦＡＬＬ_ＥＤＧＥから制御信号ＳＰ２，ＳＮ２を生成するための回路についても、図６に示す回路と同様の構成とすることができる。
【００３９】
立上りパルス信号ＲＩＳＥ_ＥＧＤＥは、ＮＯＲゲートＧ１の一方入力端子に入力され、ＮＯＲゲートＧ１の出力信号がアンプＡ１およびインバータゲートＩ２で遅延されて、制御信号ＳＰ１としてＰＭＯＳトランジスタＰ１のゲートに入力される。また、立上りパルス信号ＲＩＳＥ_ＥＤＧＥは、インバータゲートＩ１を介してＮＯＲゲートＧ２の一方入力端子に入力され、ＮＯＲゲートＧ２により、アンプＡ１の出力信号とのＮＯＲ演算が施された後、アンプＡ２で遅延されて、制御信号ＳＮ１としてＮＭＯＳトランジスタＮ１のゲートに入力される。
【００４０】
制御信号ＳＰ１は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの立上りに応答してＨレベルに活性化され、制御信号ＳＮ１に遅れてＬレベルに非活性化される信号となる。一方、制御信号ＳＮ１は、制御信号ＳＰ１に遅れてＨレベルに活性化されるとともに、立上りパルス信号ＲＩＳＥ_ＥＧＤＥの立下りに応答してＬレベルに非活性化される信号となる。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の接続ノードからは、送信パルス信号ＴＸ_ＰＵＬＳＥ_Ｐが出力される。
【００４１】
ノンオーバーラップ信号生成回路２８は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの立上り時には、ＰＭＯＳトランジスタＰ１をオフさせてからＮＭＯＳトランジスタＮ１をオンさせることができる。また、ノンオーバーラップ信号生成回路２８は、立上りパルス信号ＲＩＳＥ_ＥＤＧＥの立下り時には、ＮＭＯＳトランジスタＮ１をオフさせてからＰＭＯＳトランジスタＰ１をオンさせることができる。これにより、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１が同時にオンされることを防ぐことができるため、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を貫通する貫通電流を抑制することができる。
【００４２】
同様に、ノンオーバーラップ信号生成回路２８は、立下りパルス信号ＦＡＬＬ_ＥＤＧＥの立上り時には、ＰＭＯＳトランジスタＰ２をオフさせてからＮＭＯＳトランジスタＮ２をオンさせるとともに、立下りパルス信号ＦＡＬＬ_ＥＤＧＥの立下り時には、ＮＭＯＳトランジスタＮ２をオフさせてからＰＭＯＳトランジスタＰ２をオンさせる。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２の接続ノードからは、送信パルス信号ＴＸ_ＰＵＬＳＥ_Ｎが出力される。送信信号駆動回路２７は、送信パルス信号ＴＸ_ＰＵＬＳＥ_ＰおよびＴＸ_ＰＵＬＳＥ_Ｎの差動電圧に基づいて、送信パルス信号ＴＸ_ＰＵＬＳＥを生成する。
【００４３】
送信パルス信号ＴＸ_ＰＵＬＳＥは、単相電圧ではなく、差動電圧である。絶縁マイクロトランス２は、ＣＭＯＳプロセスに代表される微細な半導体プロセスによって製造されることから、そのインダクタンス値を大きくすることが難しいことがある。そのため、パルス送信回路１１には、受信チップ３への信号を伝送するための電流能力を備える必要がある。
【００４４】
以上説明したように、パルス送信回路１１は、符号化信号ＥＮＣを送信パルス信号ＴＸ_ＰＵＬＳＥに変換して絶縁マイクロトランス２に出力するように構成される。パルス送信回路１１および絶縁マイクロトランス２の各々は数十Ω程度のオン抵抗を有するため、パルス送信回路１１がオン状態のときには、電源電圧／オン抵抗に相当する電流が流れることになる。符号化信号ＥＮＣをパルス信号に変換して送信することで、多くの電流が消費されることを防ぐことができる。
【００４５】
（絶縁マイクロトランス２）
図２に示すように、絶縁マイクロトランス２は、送信チップ１から送信パルス信号ＴＸ_ＰＵＬＳＥを受けると、送信パルス信号ＴＸ_ＰＵＬＳＥのエッジ部分のみを伝送する。これは、交流結合素子であるトランスの性質上、絶縁マイクロトランス２が交流信号のみを通過させるためである。絶縁マイクロトランス２を伝送した交流信号は、受信パルス信号ＲＸ_ＰＵＬＳＥとして、受信チップ３に入力される。
【００４６】
（受信チップ３）
次に、図７から図９を用いて、デジタルアイソレータ１００に含まれる受信チップ３の構成および動作について説明する。
【００４７】
図７は、図１に示した受信チップ３の構成を示すブロック図である。図７を参照して、受信チップ３は、パルス受信回路１６、パラレル変換回路１７、長パルス検知回路１８、および出力制御回路１９を有する。
【００４８】
パルス受信回路１６は、絶縁マイクロトランス２から伝送される受信パルス信号ＲＸ_ＰＵＬＳＥを受けると、受信パルス信号ＲＸ_ＰＵＬＳＥに基づいて復調信号ＤＥＣを生成する。図８は、図７に示したパルス受信回路１６の構成を示すブロック図である。図８を参照して、パルス受信回路１６は、保護／増幅回路３０、立上りエッジ検出回路３１、立下りエッジ検出回路３２、およびＳＲ（Set／Reset）ラッチ回路３３を含む。
【００４９】
保護／増幅回路３０は、受信パルス信号ＲＸ_ＰＵＬＳＥを増幅し、受信パルス増幅信号ＲＸ_ＤＥＴを生成する。
【００５０】
立上りエッジ検出回路３１は、受信パルス増幅信号ＲＸ_ＤＥＴの立上りエッジを検出し、立上りエッジ検出信号ＲＩＳＥ_ＤＥＴを出力する。立下りエッジ検出回路３２は、受信パルス増幅信号ＲＸ_ＤＥＴの立下りエッジを検出し、立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを出力する。
【００５１】
ＳＲラッチ回路３３は、立上りエッジ検出信号ＲＩＳＥ_ＤＥＴおよび立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを受けて、復調信号ＤＥＣを生成する。
【００５２】
図９は、受信チップ３の動作を説明するためのタイミングチャートである。図９のタイミングチャートは、図２のタイミングチャートに受信チップ３内部で生成される信号ＬＤＥＴおよびＰＯＵＴを追加したものである。以下に、図９のタイミングチャートを用いて、受信チップ３における信号処理について説明する。
【００５３】
図９を参照して、受信パルス信号ＲＸ_ＰＵＬＳＥは、絶縁マイクロトランス２を通じて、送信パルス信号ＴＸ_ＰＵＬＳＥのエッジ部分のみが伝送された信号である。デジタルアイソレータが使用される環境においては、一次側接地電位ＧＮＤ１と絶縁された二次側接地電位ＧＮＤ２が変動することによって、過渡的に接地電位間に差電圧が発生し、この差電圧がノイズとなって絶縁マイクロトランス２を伝送する信号に重畳されることがある。そこで、パルス受信回路１６においては、受信パルス信号ＲＸ_ＰＵＬＳＥにノイズが重畳されている場合においても、送信チップ１から伝送された信号を安定的に受信できるように、保護／増幅回路３０を設けている。保護／増幅回路３０は、受信パルス信号ＲＸ_ＰＵＬＳＥの電圧の同相電圧範囲を制限するとともに、エッジ部分の振幅を増幅することにより、受信パルス増幅信号ＲＸ_ＤＥＴを生成する。
【００５４】
ＳＲラッチ回路３３は、リセット端子に立上りエッジ検出信号ＲＩＳＥ_ＤＥＴを受け、セット端子に立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを受ける。ＳＲラッチ回路３３は、立上り検出信号ＲＩＳＥ_ＤＥＴがＬレベルの状態で、立下り検出信号ＦＡＬＬ_ＤＥＴがＨレベルに活性化されたときに、復調信号ＤＥＣをＨレベルに活性化させる。一方、立下り検出信号ＦＡＬＬ_ＤＥＴがＬレベルの状態で、立上り検出信号ＲＩＳＥ_ＤＥＴがＨレベルに活性化されたときに、復調信号ＤＥＣをＬレベルに非活性化させる。これにより、符号化信号ＥＮＣを模擬した復調信号ＤＥＣが生成される。
【００５５】
図７に戻って、長パルス検知回路１８は、復調信号ＤＥＣに含まれる、任意のパルス幅を有する長パルスを検知する。本実施の形態では、長パルス検知回路１８は、クロック信号ＣＬＫがＨレベルとなる期間の少なくとも２倍以上の長さを有する長パルスを検知すると、長パルス検知信号ＬＤＥＴを出力する。なお、この長パルスは、符号化信号ＥＮＣに含まれるスタート認識用パルスＳＴＡＲＴに対応しており、識別ビットとして機能し得る。
【００５６】
長パルス検知信号ＬＤＥＴは、長パルスが検知されたときに、ＬレベルからＨレベルに活性化され、その後、復調信号ＤＥＣがＨレベルからＬレベルに遷移すると、検知信号ＬＤＥＴはＨレベルからＬレベルに非活性化される。
【００５７】
出力制御回路１９は、長パルス検知回路１８から与えられる検知信号ＬＤＥＴに基づいて、パラレル変換回路１７を制御するための出力制御信号ＰＯＵＴを生成する。具体的には、出力制御回路１９は、検知信号ＬＤＥＴの立上りエッジからクロック信号ＣＬＫの１周期分遅延させたタイミングで、入力信号ＩＮのビット数に１ビットを加算したビット数を有する出力制御信号ＰＯＵＴを出力する。図９の例では、出力制御信号ＰＯＵＴは、入力信号ＩＮ＜３：０＞のビット数４に１を加算したビット数５を有する。出力制御信号ＰＯＵＴとして、クロック信号ＣＬＫの５周期分の期間において、５発のパルスが出力される。
【００５８】
パラレル変換回路１７は、出力制御信号ＰＯＵＴに基づいて、復調信号ＤＥＣをシリアル−パラレル変換し、出力信号ＯＵＴ＜３：０＞を生成する。出力信号ＯＵＴ＜３：０＞は、出力信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞からなるパラレル信号である。具体的には、パラレル変換回路１７は、出力制御信号ＰＯＵＴの立上りタイミングあるいは立下りタイミングで、復調信号ＤＥＣの値を取り込む。図９では、１発目の出力制御信号ＰＯＵＴで復調信号ＤＥＣの値Ｄ０が取り込まれ、２発目の出力制御信号ＰＯＵＴで値Ｄ１が取り込まれ、３発目の出力制御信号ＰＯＵＴで値Ｄ２が取り込まれ、４発目の出力制御信号ＰＯＵＴで値Ｄ３が取り込まれる。なお、値Ｄ０，Ｄ１，Ｄ２，Ｄ３はそれぞれ、入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞の値を載せた情報である。出力制御信号ＰＯＵＴの立上りタイミングまたは立下りタイミングは、取り込みの失敗を防ぐために、取り込みの対象となる復調信号ＤＥＣの立上りエッジと立下りエッジとの間の中央になるように、タイミングを生成することが好ましい。
【００５９】
パラレル変換回路１７は、５発目の出力制御信号ＰＯＵＴに従って、取り込んだ値Ｄ０，Ｄ１，Ｄ２，Ｄ３を、出力信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞として出力する。すなわち、パラレル変換回路１７は、入力信号ＩＮのビット数＋１のビット数を有する出力制御信号ＰＯＵＴの最後のパルスの立上りタイミングまたは立下りタイミングで、取り込んだ復調信号ＤＥＣの値を、出力信号ＯＵＴとして、複数の出力ポート７から並列に出力する。
【００６０】
以上説明したように、本発明の実施の形態１に従うデジタルアイソレータによれば、単一の絶縁マイクロトランスで複数ビットの信号を伝送することができる。これによれば、入力信号のビット数が増加しても、信号の伝送に必要な送信チップ、受信チップおよび絶縁マイクロトランスのチップの各々の面積が増加することを抑制することができる。また、チップ間を接続するためのボンディングワイヤ数の増加、および、これらのチップを封止するパッケージのサイズの大型化を抑制することができる。
【００６１】
実施の形態２．
実施の形態１では、送信チップ１において、入力信号ＩＮ＜３：０＞を、長パルスを識別ビット（スタート認識用パルスに相当）として含む符号化信号ＥＮＣに変調するとともに、受信チップ３において、受信パルス信号ＲＸ_ＰＵＬＳＥを、長パルスを識別ビットとして含む復調信号ＤＥＣに復調することで、シリアル−パラレル変換を実行するタイミングを制御する構成について説明した。
【００６２】
実施の形態２では、長パルスに代えて、強パルスを識別ビットとして用いてシリアル−パラレル変換を実行するタイミングを制御する構成について説明する。なお、本願明細書において、強パルスとは、通常のデータビットと比較して、電圧レベルが大きいパルスを意味する。
【００６３】
以下に、図１０から図１３を用いて、実施の形態２に従うデジタルアイソレータの構成および動作について説明する。なお、実施の形態２に従うデジタルアイソレータは、図１に示した実施の形態１に従うデジタルアイソレータと比較して、送信チップ１および受信チップ３の構成が異なる。
【００６４】
図１０は、実施の形態２に従うデジタルアイソレータに含まれる送信チップ１の構成を示すブロック図である。図１０を参照して、送信チップ１は、図３に示した送信チップ１と比較して、カウンタ１０およびパルス送信回路１１に代えて、カウンタ１０Ａおよびパルス送信回路１１Ａを有する点が異なる。図１０のその他の構成は、図３の送信チップ１と同じであるため、説明は繰返さない。
【００６５】
カウンタ１０Ａは、クロック信号ＣＬＫをカウントし、カウント値に基づいてタイミング信号ＣＮＴを生成する。タイミング信号ＣＮＴは、実施の形態１で示したタイミング信号ＣＮＴと同じである。カウンタ１０Ａは、さらに、カウント値に基づいて、出力電流切替信号ＰＯＷＥＲ_ＳＥＬを生成し、生成した出力電流切替信号ＰＯＷＥＲ_ＳＥＬをパルス送信回路１１Ａに出力する。
【００６６】
シリアル変換回路８は、タイミング信号ＣＮＴに基づいて、入力ポート６に与えられた入力信号ＩＮ＜３：０＞をパラレル−シリアル変換し、符号化信号ＥＮＣを生成する。シリアル変換回路８におけるパラレルーシリアル変換は、実施の形態１で説明したものと同じである。
【００６７】
パルス送信回路１１Ａは、生成された符号化信号ＥＮＣおよび出力電流切替信号ＰＯＷＥＲ_ＳＥＬを受けて、送信パルス信号ＴＸ_ＰＵＬＳＥを生成する。
【００６８】
以下に、送信チップ１における信号処理について、図１１のタイミングチャートを用いて説明する。
【００６９】
図１１は、実施の形態２に従うデジタルアイソレータの動作を説明するためのタイミングチャートである。図１１のタイミングチャートは、図２に示したタイミングチャートと比較して、送信パルス信号ＴＸ_ＰＵＬＳＥおよび受信パルス信号ＲＸ_ＰＵＬＳＥの波形が異なる。
【００７０】
図１１を参照して、カウンタ１０Ａは、タイミング信号ＣＮＴ（ＳＴＡＲＴ）、ＣＮＴ＜０＞，ＣＮＴ＜１＞，ＣＮＴ＜１＞，ＣＮＴ＜２＞，ＣＮＴ＜３＞とともに、出力電流切替信号ＰＯＷＥＲ_ＳＥＬを生成する。出力電流切替信号ＰＯＷＥＲ_ＳＥＬは、タイミング信号ＣＮＴ（ＳＴＡＲＴ）の立上りと同時に、ＬレベルからＨレベルに活性化され、タイミング信号ＣＮＴ（ＳＴＡＲＴ）の立下りと同時に、ＨレベルからＬレベルに非活性化される。
【００７１】
シリアル変換回路８は、タイミング信号ＣＮＴ（ＳＴＡＲＴ）に応答して、スタート認識用パルスＳＴＡＲＴを生成する。シリアル変換回路８は、さらに、タイミング信号ＣＮＴ＜０＞，ＣＮＴ＜１＞，ＣＮＴ＜２＞，ＣＮＴ＜３＞の立上りエッジにて、入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞を順番に取り込み、符号化信号ＥＮＣを生成する。
【００７２】
パルス送信回路１１Ａは、符号化信号ＥＮＣを送信パルス信号ＴＸ_ＰＵＬＳＥに変換する。パルス送信回路１１Ａは、符号化信号ＥＮＣの立上りエッジに合わせて正方向（＋方向）に活性化されるパルスを生成し、符号化信号ＥＮＣの立下りエッジに合わせて負方向（−方向）に活性化されるパルスを生成する。
【００７３】
パルス送信回路１１Ａは、出力電流切替信号ＰＯＷＥＲ_ＳＥＬがＨレベルである場合、生成するパルスの電圧レベルを大きくする。図１１に示すように、出力電流切替信号ＰＯＷＥＲ_ＳＥＬがＨレベルである期間は、スタート認識用パルスＳＴＡＲＴがＨレベルである期間と同じである。したがって、スタート認識用パルスＳＴＡＲＴの立上りエッジにおいて、正方向に活性化される強パルスが生成され、スタート認識用パルスＳＴＡＲＴにおいて、負方向に活性化される強パルスが生成される。出力電流切替信号ＰＯＷＥＲ_ＳＥＬがＬレベルに非活性化されると、パルスの電圧レベルは通常レベルに戻される。
【００７４】
このようにして、パルス送信回路１１Ａから出力される送信パルス信号ＴＸ_ＰＵＬＳＥには、符号化信号ＥＮＣに含まれる識別ビット（スタート認識用パルス）に対応して、強パルスが含まれることになる。
【００７５】
送信パルス信号ＴＸ_ＰＵＬＳＥは、絶縁マイクロトランス２においてエッジ部分のみが伝送され、受信パルス信号ＲＸ_ＰＵＬＳＥとして、受信チップ３に入力される。図１１に示すように、受信パルス信号ＲＸ_ＰＵＬＳＥにおいて、送信パルス信号ＴＸ_ＰＵＬＳＥに含まれる強パルスは、通常のパルスよりも電圧レベルが大きい強パルスとなって現れる。
【００７６】
受信チップ３では、受信パルス信号ＲＸ_ＰＵＬＳＥに基づいて、出力信号ＯＵＴ＜３：０＞が生成される。図１２は、実施の形態２に従うデジタルアイソレータに含まれる受信チップ３の構成を示すブロック図である。図１２を参照して、受信チップ３は、強パルス受信回路４０、強パルス出力制御回路４１およびパラレル変換回路１７を有する。
【００７７】
強パルス受信回路４０は、受信パルス信号ＲＸ_ＰＵＬＳＥに基づいて復調信号ＤＥＣを生成する。強パルス受信回路４０は、さらに、受信パルス信号ＲＸ_ＰＵＬＳＥに含まれる強パルスを検知して、強パルス検知信号ＳＰＤＥＴを出力する。
【００７８】
図１３は、強パルス受信回路４０の構成を示すブロック図である。図１３を参照して、強パルス受信回路４０は、保護／増幅回路３０、立上りエッジ検出回路３１、立下りエッジ検出回路３２、強パルス立上りエッジ検出回路５０、強パルス立下りエッジ検出回路５１、およびＳＲラッチ回路３３，５３を含む。強パルス受信回路４０は、図７に示したパルス受信回路１６と比較して、強パルス立下りエッジ検出回路５１、およびＳＲラッチ回路５３を含む点が異なる。
【００７９】
保護／増幅回路３０は、受信パルス信号ＲＸ_ＰＵＬＳＥの電圧の同相電圧範囲を制限するとともに、エッジ部分の振幅を増幅することにより、受信パルス増幅信号ＲＸ_ＤＥＴを生成する。
【００８０】
立上りエッジ検出回路３１は、受信パルス増幅信号ＲＸ_ＤＥＴの立上りエッジを検出し、立上りエッジ検出信号ＲＩＳＥ_ＤＥＴを出力する。立下りエッジ検出回路３２は、受信パルス増幅信号ＲＸ_ＤＥＴの立下りエッジを検出し、立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを出力する。
【００８１】
ＳＲラッチ回路３３は、立上りエッジ検出信号ＲＩＳＥ_ＤＥＴおよび立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを受けて、復調信号ＤＥＣを生成する。立上りエッジ検出回路３１、立下りエッジ検出回路３２およびＳＲラッチ回路３３の構成および動作は、実施の形態１で説明したものと同じであるため、説明は繰返さない。
【００８２】
強パルス立上りエッジ検出回路５０は、立上りエッジ検出回路３１に比べて、より高い閾値を有しており、受信パルス増幅信号ＲＸ_ＤＥＴが閾値を超えたときに強パルス立上りエッジ検出信号ＳＲＩＳＥ_ＤＥＴを出力する。強パルス立上りエッジ検出回路５０は、受信パルス信号ＲＸ_ＰＵＬＳＥに含まれる強パルスの立上りエッジを検出し、検出信号ＳＲＩＳＥ_ＤＥＴを出力するように構成される。
【００８３】
強パルス立下りエッジ検出回路５１は、立下りエッジ検出回路３２に比べて、より高い閾値を有しており、受信パルス増幅信号ＲＸ_ＤＥＴが閾値を下回ったときに強パルス立下りエッジ検出信号ＳＦＡＬＬ_ＤＥＴを出力する。強パルス立下りエッジ検出回路５１は、受信パルス信号ＲＸ_ＰＵＬＳＥに含まれる強パルスの立下りエッジを検出し、検出信号ＳＦＡＬＬ_ＤＥＴを出力するように構成される。
【００８４】
ＳＲラッチ回路５３は、強パルス立上りエッジ検出信号ＳＲＩＳＥ_ＤＥＴおよび強パルス立下りエッジ検出信号ＦＡＬＬ_ＤＥＴを受けて、強パルス検知信号ＳＰＤＥＴを生成する。図１１に示すように、強パルス検知信号ＳＰＤＥＴは、正方向の強パルスが検知されたときに、ＬレベルからＨレベルに活性化され、その後、負方向の強パルスが検知されると、強パルス検知信号ＳＰＤＥＴはＨレベルからＬレベルに非活性化される。
【００８５】
図１２に戻って、強パルス出力制御回路４１は、強パルス受信回路４０から与えられる強パルス検知信号ＳＰＤＥＴに基づいて、パラレル変換回路１７を制御するための出力制御信号ＳＰＯＵＴを生成する。具体的には、強パルス出力制御回路４１は、強パルス検知信号ＳＰＤＥＴの立上りエッジからクロック信号ＣＬＫの１周期分遅延させたタイミングで、入力信号ＩＮのビット数に１ビットを加算したビット数を有する出力制御信号ＳＰＯＵＴを出力する。図１１の例では、出力制御信号ＳＰＯＵＴは、入力信号ＩＮ＜３：０＞のビット数４に１を加算したビット数５を有する。出力制御信号ＳＰＯＵＴとして、クロック信号ＣＬＫの５周期分の期間において、５発のパルスが出力される。すなわち、出力制御信号ＳＰＯＵＴは、図９に示した出力制御信号ＰＯＵＴと同様の波形を有することになる。
【００８６】
パラレル変換回路１７は、出力制御信号ＳＰＯＵＴに基づいて、復調信号ＤＥＣをシリアル−パラレル変換し、出力信号ＯＵＴ＜３：０＞を生成する。具体的には、パラレル変換回路１７は、出力制御信号ＳＰＯＵＴの立上りタイミングあるいは立下りタイミングで、復調信号ＤＥＣの値を取り込む。取り込まれた値Ｄ０，Ｄ１，Ｄ２，Ｄ３はそれぞれ、入力信号ＩＮ＜０＞，ＩＮ＜１＞，ＩＮ＜２＞，ＩＮ＜３＞の値を載せた情報である。
【００８７】
パラレル変換回路１７は、５発目の出力制御信号ＳＰＯＵＴに従って、取り込んだ値Ｄ０，Ｄ１，Ｄ２，Ｄ３を、出力信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞として、出力ポート７から並列に出力する。
【００８８】
以上説明したように、実施の形態２に従うデジタルアイソレータによれば、単一の絶縁マイクロトランスで複数ビットの信号を伝送することができるため、実施の形態１に従うデジタルアイソレータと同様の作用効果を奏することができる。
【００８９】
実施の形態２に従うデジタルアイソレータでは、さらに、符号化信号ＥＮＣに、強パルスを識別ビットとして付加したことにより、受信チップ３において復調信号ＤＥＣのシリアル−パラレル変換を安定的に実行することができる。
【００９０】
実施の形態３．
実施の形態１および２では、受信チップ３において、シリアル−パラレル変換回路１７の出力信号を、出力信号ＯＵＴ＜３：０＞として出力ポート７から出力する構成について説明した。
【００９１】
実施の形態３においては、シリアル−パラレル変換回路１７の出力信号を、より電流能力の高い信号に変換して出力ポート７から出力する構成について説明する。
【００９２】
なお、実施の形態３に従うデジタルアイソレータは、実施の形態１および２に従うデジタルアイソレータと比較して、受信チップ３の構成のみが異なる。したがって、デジタルアイソレータの受信チップ３以外の構成については、図示および説明を繰返さない。
【００９３】
図１４は、実施の形態３に従うデジタルアイソレータに含まれる受信チップ３の構成を示すブロック図である。図１４を参照して、受信チップ３は、図７に示した受信チップ３に、パワーデバイス駆動回路６０を付加したものである。
【００９４】
パワーデバイス駆動回路６０は、シリアル−パラレル変換回路１７と出力ポート７との間に設けられる。パワーデバイス駆動回路６０は、シリアル−パラレル変換回路１７から出力信号ＯＵＴ＜３：０＞を受けて、パワーデバイス駆動信号ＤＲＶ_ＯＵＴ＜３：０＞を生成する。
【００９５】
図１５は、図１４に示したパワーデバイス駆動回路６０の構成例を示す回路図である。図１５を参照して、パワーデバイス駆動回路６０は、ノンオーバーラップ信号生成回路６１、ツェナーダイオードＺＤ１，ＺＤ２、ＰＭＯＳトランジスタＰ３、およびＮＭＯＳトランジスタＮ３を含む。
【００９６】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、電源端子ＶＤＤと接地端子ＧＮＤ２との間に電気的に直列に接続される。ノンオーバーラップ信号生成回路６１は、出力信号ＯＵＴ＜３：０＞に基づいて、ＰＭＯＳトランジスタＰ３の制御信号ＳＰ３およびＮＭＯＳトランジスタＮ３の制御信号ＳＮ３を生成する。制御信号ＳＰ３，ＳＮ３は、出力信号ＯＵＴ＜３：０＞の立上りに応答してＨレベルに活性化され、出力信号ＯＵＴ＜３：０＞の立下りに応答してＬレベルに活性化されるように構成される。
【００９７】
図１６は、図１５に示したノンオーバーラップ信号生成回路６１の構成例を示す回路図である。図１６を参照して、ノンオーバーラップ信号生成回路６１は、図６に示したノンオーバーラップ信号生成回路２８と基本的な回路構成が同じである。なお、図１６では、出力信号ＯＵＴ＜０＞から制御信号ＳＰ３，ＳＮ３を生成するための回路が示されている。出力信号ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞の各々から制御信号ＳＰ３２，ＳＮ３を生成するための回路についても、図１６に示す回路と同様の構成とすることができる。
【００９８】
出力信号ＯＵＴ＜０＞は、ＮＯＲゲートＧ５の一方入力端子に入力され、ＮＯＲゲートＧ５の出力信号がアンプＡ３およびインバータゲートＩ４で遅延されて、制御信号ＳＰ３としてＰＭＯＳトランジスタＰ３のゲートに入力される。また、出力信号ＯＵＴ＜０＞は、インバータゲートＩ３を介してＮＯＲゲートＧ６の一方入力端子に入力され、ＮＯＲゲートＧ６により、アンプＡ３の出力信号とのＮＯＲ演算が施された後、アンプＡ４で遅延されて、制御信号ＳＮ３としてＮＭＯＳトランジスタＮ３のゲートに入力される。
【００９９】
制御信号ＳＰ３は、出力信号ＯＵＴ＜０＞の立上りに応答してＨレベルに活性化され、出力信号ＯＵＴ＜０＞の立下りに応答してＬレベルに非活性化される信号となる。一方、制御信号ＳＮ３は、制御信号ＳＰ３に遅れてＨレベルに活性化されるとともに、制御信号ＳＰ３より進んでＬレベルに非活性化される信号となる。ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３の接続ノードからは、駆動信号ＤＲＶ＿ＯＵＴ＜０＞が出力される。
【０１００】
これにより、ノンオーバーラップ信号生成回路６１は、出力信号ＯＵＴ＜０＞の立上り時には、ＰＭＯＳトランジスタＰ３をオフさせてからＮＭＯＳトランジスタＮ３をオンさせ、出力信号ＯＵＴ＜０＞の立下り時には、ＮＭＯＳトランジスタＮ３をオフさせてからＰＭＯＳトランジスタＰ３をオンさせる。ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３の接続ノードからは、駆動信号ＤＲＶ_ＯＵＴ＜０＞が出力される。駆動信号ＤＲＶ_ＯＵＴ＜０＞は、受信チップ３の出力ポート７を経由してパワーデバイスに与えられる。
【０１０１】
以上説明したように、実施の形態３に従うデジタルアイソレータによれば、単一の絶縁マイクロトランスで複数ビットの信号を伝送することができるため、実施の形態１に従うデジタルアイソレータと同様の作用効果を奏することができる。
【０１０２】
実施の形態３に従うデジタルアイソレータは、さらに、受信回路から出力される信号の電流能力を高めることができるため、制御信号に応答してスイッチング素子を駆動する駆動装置に、実施の形態３に従うデジタルアイソレータを好適に用いることができる。
【０１０３】
実施の形態４．
実施の形態１から３では、絶縁マイクロトランス２を通して送信チップ１から受信チップ３に信号を伝送する構成について説明した。実施の形態４では、絶縁マイクロキャパシタを経由して信号を伝送する構成について説明する。
【０１０４】
図１７は、この発明の実施の形態４に従うデジタルアイソレータの構成を示す概略ブロック図である。実施の形態４に従うデジタルアイソレータは、電気的に絶縁された状態で複数ビットワードの信号を伝送するための回路である。
【０１０５】
図１７を参照して、実施の形態４に従うデジタルアイソレータ１００は、図１に示したデジタルアイソレータ１００と比較して、絶縁マイクロトランス２に代えて、絶縁マイクロキャパシタ２Ａを含む点が異なる。絶縁マイクロキャパシタ２Ａは「交流結合素子」の一実施例に対応する。送信チップ１および受信チップ３の構成は、図１に示された送信チップ１および受信チップ３とそれぞれ同じであるため、説明は繰返さない。
【０１０６】
絶縁マイクロキャパシタ２Ａは、容量結合により信号伝送を行なう素子である。絶縁マイクロキャパシタ２Ａは、絶縁マイクロトランス２と同様、送信チップ１から送信パルス信号ＴＸ_ＰＵＬＳＥを受けると、送信パルス信号ＴＸ_ＰＵＬＳＥのエッジ部分のみを伝送する。絶縁マイクロキャパシタ２Ａを伝送した交流信号は、受信パルス信号ＲＸ_ＰＵＬＳＥとして、受信チップ３に入力される。
【０１０７】
実施の形態４に従うデジタルアイソレータ１００全体の動作は、実施の形態１に従うデジタルアイソレータ１００の動作と同様である。したがって、実施の形態４に従うデジタルアイソレータ１００によっても、実施の形態１に従うデジタルアイソレータ１００と同様の作用効果を奏することができる。すなわち、単一の絶縁マイクロキャパシタ２Ａのみを用いて、複数ビットの信号を伝送することができる。
【０１０８】
さらに、実施の形態２および３に従うデジタルアイソレータ１００に絶縁マイクロキャパシタ２Ａを適用することにより、実施の形態２および３に従うデジタルアイソレータ１００と同様の作用効果を奏することができる。
【０１０９】
実施の形態５．
実施の形態５では、実施の形態１から４に従うデジタルアイソレータを適用した駆動装置の構成例について説明する。
【０１１０】
図１８は、この発明の実施の形態５に従う駆動装置の構成例を示す概略ブロック図である。図１８を参照して、実施の形態５に従う駆動装置は、電力変換器２１０に含まれる半導体スイッチング素子を駆動するための回路に適用される。図１８の例では、半導体スイッチング素子として、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が用いられている。半導体スイッチング素子の材料としては、Ｓｉ（シリコン）だけでなく、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｃ（ダイヤモンド）などのワイドギャップ半導体を用いてもよい。
【０１１１】
電力変換器２１０は、負荷２００と直流電源２２０との間に接続されており、直流電源２２０から電源配線ＰＬおよび接地配線ＮＬを介して供給される直流電力を交流電力に変換して負荷２００に供給するように構成される。直流電源２２０は蓄電装置であり、例えば電気二重層キャパシタである。直流電源２２０は、リチウムイオン二次電池またはニッケル水素電池などの二次電池でもよい。
【０１１２】
電力変換器２１０は、ＩＧＢＴ素子Ｑ１〜Ｑ４と、ダイオードＤ１〜Ｄ４とを含む。ＩＧＢＴ素子Ｑ１，Ｑ２は、電源配線ＰＬおよび接地配線ＮＬの間に直列に接続される。ＩＧＢＴ素子Ｑ３，Ｑ４は、電源配線ＰＬおよび接地配線ＮＬの間に直列に接続される。ダイオードＤ１〜Ｄ４は、ＩＧＢＴ素子Ｑ１〜Ｑ４にそれぞれ逆並列に接続される。ＩＧＢＴ素子Ｑ１〜Ｑ４およびダイオードＤ１〜Ｄ４は、フルブリッジ回路を構成する。
【０１１３】
負荷２００は、ＩＧＢＴ素子Ｑ１およびＱ２の接続ノードと、ＩＧＢＴ素子Ｑ３およびＱ４の接続ノードとの間に接続される。
【０１１４】
駆動装置は、制御装置３１０、ゲート駆動回路３２０およびデジタルアイソレータ１００を含む。制御装置３１０は、例えばマイクロコンピュータで構成され、電力変換器２１０に含まれるＩＧＢＴ素子Ｑ１〜Ｑ４をスイッチング制御するための制御信号を生成する。制御装置３１０の電源電圧は、直流電源２２０の電源電圧に比べて低い。
【０１１５】
ゲート駆動回路３２０は、制御装置３１０により生成された制御信号を、ＩＧＢＴ素子Ｑ１〜Ｑ４の制御端子（例えば、ゲート端子）に与える。
【０１１６】
デジタルアイソレータ１００は、制御装置３１０とゲート駆動回路３２０との間に接続されている。具体的には、デジタルアイソレータ１００の送信チップ１が制御装置３１０に接続され、受信チップ３がゲート駆動回路３２０に接続されている。送信チップ１は、入力信号ＩＮとして、制御装置３１０により生成された制御信号を入力ポート６に受ける。絶縁マイクロトランス２は、制御信号を受信チップ３に伝送する。受信チップ３は、絶縁マイクロトランス２にて伝送された制御信号を、出力信号ＯＵＴとして、出力ポート７からゲート駆動回路３２０に出力する。このように、デジタルアイソレータ１００は、制御装置３１０とゲート駆動回路３２０とを電気的に絶縁した状態で、制御装置３１０により生成された制御信号をゲート駆動回路３２０に伝送することができる。
【０１１７】
本実施の形態において、ゲート駆動回路３２０は、直流電源２２０の電源電圧ＶＤＤの供給を受ける高圧系回路群に属する。一方、制御装置３１０は、直流電源２２０の電源電圧よりも低い電源電圧ＶＣＣの供給を受ける低圧系回路群に属する。デジタルアイソレータ１００によって、高圧系回路群の接地配線ＮＬ（２次側接地電位ＧＮＤ２）と、低圧系回路群の接地配線（一次側接地電位ＧＮＤ１）とはガルバニック絶縁されている。
【０１１８】
このような構成とすることにより、高圧系回路群にて発生したノイズが接地配線を通じて低圧系回路群に伝搬することを抑制することができる。また、高圧系回路群において、例えば電力変換器２１０を構成するＩＧＢＴ素子が短絡する故障が生じた場合に、接地配線を通じて短絡電流が低圧系回路群に流れ込むことを防ぐことができる。
【０１１９】
なお、上述の実施の形態１から４で説明したように、本実施の形態に従うデジタルアイソレータ１００は、単一の絶縁マイクロトランス２によって、複数ビットの信号を伝送することが可能に構成されている。したがって、図１８に示されるように、電力変換器を構成する複数のＩＧＢＴ素子に対して複数の制御信号を並列して入力するように構成された駆動装置においても、駆動装置全体の小型化および簡素化を実現することができる。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２１】
１  送信チップ、２  絶縁マイクロトランス、２Ａ  絶縁マイクロキャパシタ、３  受信チップ、６  入力ポート、７  出力ポート、８  シリアル変換回路、９  クロック生成回路、１０，１０Ａ  カウンタ、１１，１１Ａ  パルス送信回路、１６  パルス受信回路、１７  パラレル変換回路、１８  長パルス検知回路、１９  出力制御回路、２４  立上りパルス生成回路、２５  立下りパルス生成回路、２７  送信信号駆動回路、２８，６１  ノンオーバーラップ信号生成回路、３０  保護／増幅回路、３１  立上りエッジ検出回路、３２  立下りエッジ検出回路、３３，５３  ＳＲラッチ回路、４０  強パルス受信回路、４１  強パルス出力制御回路、５０  強パルス立上りエッジ検出回路、５１  強パルス立下りエッジ検出回路、６０  パワーデバイス駆動回路、１００  デジタルアイソレータ、２００  負荷、２１０  電力変換器、３１０  制御装置、３２０  ゲート駆動回路、ＩＮ  入力信号、ＯＵＴ  出力信号、ＥＮＣ  符号化信号、ＤＥＣ  復調信号、ＴＸ_ＰＵＬＳＥ  送信パルス信号、ＲＸ_ＰＵＬＳＥ  受信パルス信号。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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