(57)【要約】【課題】集積度が高い半導体記憶装置及びその駆動方法を提供する。【解決手段】半導体記憶装置は、第１電極膜と、前記第１電極膜から第１方向に離隔した第２電極膜と、前記第２電極膜から前記第１方向に離隔した第３電極膜と、前記第３電極膜から前記第１方向に離隔した第４電極膜と、前記第１方向に延びる第１半導体部材及び第２半導体部材と、前記第４電極膜と前記第１半導体部材との間に設けられた第１電荷蓄積部材と、前記第４電極膜と前記第２半導体部材との間に設けられた第２電荷蓄積部材と、を備える。前記第２電極膜は、前記第１方向に対して交差した第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を有する。前記第１半導体部材は、前記第１電極膜、前記第２電極膜の前記絶縁性部分、前記第３電極膜及び前記第４電極膜を貫く。前記第２半導体部材は、前記第１電極膜、前記第２電極膜の前記第１導電性部分又は前記第２導電性部分、前記第３電極膜及び前記第４電極膜を貫く。【選択図】図３
2019125673.tif 000002
【特許請求の範囲】
【請求項１】
第１電極膜と、
前記第１電極膜から第１方向に離隔し、前記第１方向に対して交差した第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を有した第２電極膜と、
前記第２電極膜から前記第１方向に離隔した第３電極膜と、
前記第３電極膜から前記第１方向に離隔した第４電極膜と、
前記第１方向に延び、前記第１電極膜、前記第２電極膜の前記絶縁性部分、前記第３電極膜及び前記第４電極膜を貫く第１半導体部材と、
前記第１方向に延び、前記第１電極膜、前記第２電極膜の前記第１導電性部分又は前記第２導電性部分、前記第３電極膜及び前記第４電極膜を貫く第２半導体部材と、
前記第４電極膜と前記第１半導体部材との間に設けられた第１電荷蓄積部材と、
前記第４電極膜と前記第２半導体部材との間に設けられた第２電荷蓄積部材と、
を備えた半導体記憶装置。
【請求項２】
前記第３電極膜と前記第４電極膜との間に設けられ、前記第３電極膜及び前記第４電極膜から離隔した第５電極膜と、
前記第１方向に延び、前記第１電極膜、前記第２電極膜の前記第１導電性部分又は前記第２導電性部分、前記第３電極膜、前記第５電極膜及び前記第４電極膜を貫く第３半導体部材と、
前記第４電極膜と前記第３半導体部材との間に設けられた第３電荷蓄積部材と、
をさらに備え、
前記第３電極膜は、前記第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を有し、
前記第１半導体部材は、前記第３電極膜の前記第１導電性部分又は前記第２導電性部分を貫き、
前記第２半導体部材は、前記第３電極膜の前記絶縁性部分を貫き、
前記第３半導体部材は、前記第３電極膜の前記第２導電性部分又は前記第１導電性部分を貫く請求項１記載の半導体記憶装置。
【請求項３】
前記第２電極膜の前記絶縁性部分は、
第１材料からなり、前記第１方向及び前記第２方向に対して交差した第３方向に延びる２本の第１部分と、
比誘電率が前記第１材料の比誘電率よりも高い第２材料からなり、前記２本の第１部分の間に配置された第２部分と、
を有した請求項１または２に記載の半導体記憶装置。
【請求項４】
基板上に、基板面と交差する第１方向に互いに離隔して配列された２枚の第１選択ゲート電極膜と、
前記２枚の第１選択ゲート電極膜の間に配列されたｎ枚（ｎは２以上の整数）の第２選択ゲート電極膜であって、それぞれ導電性の部分以外に、前記第１方向と交差する第２方向に関して相互に異なる位置に配置された絶縁性の部分を有するｎ枚の第２選択ゲート電極膜と、
前記基板と前記２枚の第１選択ゲート電極膜との間に配列されたワード線電極膜と、
それぞれ１枚の前記第２選択ゲート電極膜の前記絶縁性の部分、及び、残りの前記第２選択ゲート電極膜の前記導電性の部分、前記２枚の第１選択ゲート電極膜、並びに、前記ワード線電極膜を貫くｎ本の半導体部材であって、相互に異なる前記第２選択ゲート電極膜の前記絶縁性の部分を貫くｎ本の半導体部材と、
前記ワード線電極膜と前記半導体部材のそれぞれとの間に設けられた電荷蓄積部材と、
を備えた半導体記憶装置。
【請求項５】
第１電極膜、前記第１電極膜から第１方向に離隔し、前記第１方向に対して交差した第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を含む第２電極膜、前記第２電極膜から前記第１方向に離隔した第３電極膜、前記第３電極膜から前記第１方向に離隔した第４電極膜、前記第１方向に延び、前記第１電極膜、前記第２電極膜の前記絶縁性部分、前記第３電極膜及び前記第４電極膜を貫く第１半導体部材、並びに、前記第４電極膜と前記第１半導体部材との間に設けられた第１電荷蓄積部材を備えた半導体記憶装置の駆動方法であって、
前記第１半導体部材を選択するときに、前記第１電極膜及び前記第３電極膜における前記第１半導体部材を囲む部分に対して、前記第１半導体部材における前記絶縁性部分により囲まれた部分を導通状態とするような第１電位を印加する半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体部材が設けられている。そして、電極膜と半導体部材の交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においても、より一層の高集積化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４０６６９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、集積度が高い半導体記憶装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１電極膜と、前記第１電極膜から第１方向に離隔した第２電極膜と、前記第２電極膜から前記第１方向に離隔した第３電極膜と、前記第３電極膜から前記第１方向に離隔した第４電極膜と、前記第１方向に延びる第１半導体部材及び第２半導体部材と、前記第４電極膜と前記第１半導体部材との間に設けられた第１電荷蓄積部材と、前記第４電極膜と前記第２半導体部材との間に設けられた第２電荷蓄積部材と、を備える。前記第２電極膜は、前記第１方向に対して交差した第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を有する。前記第１半導体部材は、前記第１電極膜、前記第２電極膜の前記絶縁性部分、前記第３電極膜及び前記第４電極膜を貫く。前記第２半導体部材は、前記第１電極膜、前記第２電極膜の前記第１導電性部分又は前記第２導電性部分、前記第３電極膜及び前記第４電極膜を貫く。
【０００６】
実施形態に係る半導体記憶装置の駆動方法は、第１電極膜、前記第１電極膜から第１方向に離隔した第２電極膜、前記第２電極膜から前記第１方向に離隔した第３電極膜、前記第３電極膜から前記第１方向に離隔した第４電極膜、前記第１方向に延びる第１半導体部材、及び前記第４電極膜と前記第１半導体部材との間に設けられた第１電荷蓄積部材を備えた半導体記憶装置の駆動方法である。前記第２電極膜は、前記第１方向に対して交差した第２方向に沿って配列された第１導電性部分、絶縁性部分及び第２導電性部分を含む。前記第１半導体部材は、前記第１電極膜、前記第２電極膜の前記絶縁性部分、前記第３電極膜及び前記第４電極膜を貫く。前記駆動方法は、前記第１半導体部材を選択するときに、前記第１電極膜及び前記第３電極膜における前記第１半導体部材を囲む部分に対して、前記第１半導体部材における前記絶縁性部分により囲まれた部分を導通状態とするような第１電位を印加する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体記憶装置を示す断面図である。
【図２】実施形態に係る半導体記憶装置を示す断面図である。
【図３】実施形態における柱状部材とドレイン側選択ゲートとの位置関係を示す模式的断面図である。
【図４】実施形態における柱状部材とその周辺部分を示す断面図である。
【図５】実施形態に係る半導体記憶装置の駆動方法を示す模式的断面図である。
【図６】実施形態に係る半導体記憶装置の駆動方法を示す模式的断面図である。
【図７】実施形態に係る半導体記憶装置の駆動方法を示す模式的断面図である。
【図８】実施形態に係る半導体記憶装置の駆動方法を示す模式的断面図である。
【図９】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１７】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について説明する。
図１及び図２は、本実施形態に係る半導体記憶装置を示す断面図である。
本実施形態に係る半導体記憶装置は、例えば、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０上には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜１１が設けられている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０と層間絶縁膜１１との配列方向を「Ｚ方向」とし、Ｚ方向に対して直交し、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。Ｚ方向のうち、シリコン基板１０から層間絶縁膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板である。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。
【００１２】
シリコン基板１０の上層部分及び層間絶縁膜１１内には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）１２及び配線１３等を含む駆動回路１５が形成されている。
【００１３】
層間絶縁膜１１上には、ソース電極膜２０が設けられている。ソース電極膜２０は、ＸＹ平面に沿って拡がっている。ソース電極膜２０は、例えば、金属膜及びポリシリコン膜からなる積層膜である。
【００１４】
ソース電極膜２０上には、例えばシリコン酸化物からなる絶縁膜２１が設けられており、その上には、例えばポリシリコンからなる電極膜２２が設けられている。電極膜２２上には、複数の絶縁膜２４及び複数の電極膜２５が一層ずつ交互に積層された積層体３０が設けられている。絶縁膜２４及び電極膜２５の積層方向はＺ方向である。絶縁膜２４は例えば、シリコン酸化物により形成されている。電極膜２５の少なくとも一部は、金属材料、例えば、タングステン（Ｗ）により形成されている。電極膜２５の詳細な構成については、後述する。
【００１５】
図１及び図２に示すように、ソース電極膜２０上には、複数枚の絶縁板３１がＹ方向に沿って配列されている。各絶縁板３１は、例えばシリコン酸化物からなり、ＸＺ平面に沿って拡がっている。絶縁板３１は、絶縁膜２１、電極膜２２及び積層体３０をＹ方向に分断し、絶縁板３１の下端はソース電極膜２０に接している。半導体記憶装置１において、絶縁板３１によって区切られた積層体３０の部分は、例えば、データ消去の最小単位を構成するブロックとして機能する。
【００１６】
絶縁膜２１、電極膜２２及び積層体３０内には、Ｚ方向に延びる柱状部材４０が設けられている。柱状部材４０の形状は、軸方向をＺ方向とする柱状であり、例えば、略円柱状である。Ｚ方向から見て、柱状部材４０は、例えば、千鳥状に配列されている。柱状部材４０の詳細な構成については、後述する。
【００１７】
以下、電極膜２５の構成について、詳細に説明する。
図３は、本実施形態における柱状部材とドレイン側選択ゲートとの位置関係を示す模式的断面図である。
【００１８】
図１及び図３に示すように、各電極膜２５の機能は、配置されたＺ方向における位置に応じて設定されている。本実施形態において示す例では、下から１〜３段目の３枚の電極膜２５は、ソース側選択ゲート（ＳＧＳ）として機能する。下から４〜６段目の３枚の電極膜２５は、電界を緩和するためのダミーの電極膜ＤＳとして機能する。
【００１９】
一方、上から１〜８段目の８枚の電極膜２５は、ドレイン側選択ゲート（ＳＧＤ）として機能する。上から９〜１１段目の３枚の電極膜２５は、電界を緩和するためのダミーの電極膜ＤＤとして機能する。上記以外の電極膜２５、すなわち、下から７段目以上であって、上から１２段目以下の電極膜２５は、ワード線（ＷＬ）として機能する。なお、図１においては、ワード線の数は実際よりも少なく描かれている。
【００２０】
ドレイン側選択ゲート（ＳＧＤ）として機能する電極膜２５、すなわち、上から１〜８段目の電極膜２５のうち、上から２〜５段目の４枚の電極膜２５のそれぞれにおいては、導電性部分２５ａ、絶縁性部分２５ｂ及び導電性部分２５ｃが、Ｙ方向に沿ってこの順に設けられている。導電性部分２５ａ、絶縁性部分２５ｂ及び導電性部分２５ｃの形状は帯状であり、それぞれ、Ｘ方向に延びている。導電性部分２５ａと導電性部分２５ｃとは、絶縁性部分２５ｂによって相互に絶縁されている。なお、上から２段目の電極膜２５の導電性部分２５ａ及び上から５段目の電極膜２５の導電性部分２５ｃは設けられていなくてもよい。この場合、上から２段目及び５段目の電極膜２５の絶縁性部分２５ｂは、絶縁板３１と接している。
【００２１】
絶縁性部分２５ｂのＹ方向における位置は、電極膜２５間で相互にずれている。但し、Ｚ方向から見て、ある電極膜２５における絶縁性部分２５ｂのＹ方向端部は、隣の電極膜２５における絶縁性部分２５ｂのＹ方向端部と、重なっていてもよい。なお、図２は、上から３段目の電極膜２５を示している。
【００２２】
導電性部分２５ａ及び２５ｃは、金属材料、例えば、タングステンにより形成されている。絶縁性部分２５ｂにおいては、２本の端部２５ｅと、１本の中央部２５ｆとが設けられている。端部２５ｅは、絶縁性部分２５ｂのＹ方向両端部に配置され、Ｘ方向に延び、例えばシリコン酸化物（ＳｉＯ）からなる。中央部２５ｆは、２本の端部２５ｅ間に配置され、Ｘ方向に延び、例えばシリコン窒化物（ＳｉＮ）からなる。中央部２５ｆの比誘電率は、端部２５ｅの比誘電率よりも高い。
【００２３】
積層体３０を構成する電極膜２５のうち、上から２〜５段目の４枚の電極膜２５を除く電極膜２５には、絶縁性部分は設けられておらず、全体が金属材料、例えば、タングステンにより形成されている。
【００２４】
本明細書においては、説明の便宜上、ドレイン側選択ゲート（ＳＧＤ）として機能する８枚の電極膜２５に対して、上から順に、「電極膜ＳＧＤ１」〜「電極膜ＳＧＤ８」との符号を付す。また、絶縁性部分２５ｂが形成された電極膜２５（電極膜ＳＧＤ２〜ＳＧＤ５）については、導電性部分２５ａ、絶縁性部分２５ｂ及び導電性部分２５ｃを、符号の末尾に「Ｌ」、「Ｃ」及び「Ｒ］を付して区別する。なお、絶縁性部分２５ｂは絶縁性であるが、後述するように、擬似的にドレイン側選択トランジスタのゲートとして機能するため、説明の便宜上、「電極膜」という。
【００２５】
すなわち、上から２段目の電極膜２５の導電性部分２５ａは「電極膜ＳＧＤ２Ｌ」とし、絶縁性部分２５ｂは「電極膜ＳＧＤ２Ｃ」とし、導電性部分２５ｃは「電極膜ＳＧＤ２Ｒ」とする。上から３段目の電極膜２５の導電性部分２５ａは「電極膜ＳＧＤ３Ｌ」とし、絶縁性部分２５ｂは「電極膜ＳＧＤ３Ｃ」とし、導電性部分２５ｃは「電極膜ＳＧＤ３Ｒ」とする。上から４段目の電極膜２５の導電性部分２５ａは「電極膜ＳＧＤ４Ｌ」とし、絶縁性部分２５ｂは「電極膜ＳＧＤ４Ｃ」とし、導電性部分２５ｃは「電極膜ＳＧＤ４Ｒ」とする。上から５段目の電極膜２５の導電性部分２５ａは「電極膜ＳＧＤ５Ｌ」とし、絶縁性部分２５ｂは「電極膜ＳＧＤ５Ｃ」とし、導電性部分２５ｃは「電極膜ＳＧＤ５Ｒ」とする。
【００２６】
各電極膜２５は、駆動回路１５に接続されている。また、導電性部分２５ａ及び２５ｃが設けられている電極膜２５については、導電性部分２５ａ及び導電性部分２５ｃがそれぞれ駆動回路１５に接続されている。
【００２７】
各柱状部材４０は、電極膜ＳＧＤ２〜ＳＧＤ５のうち、１枚の電極膜２５の絶縁性部分２５ｂを貫き、残りの電極膜２５の導電性部分２５ａ又は２５ｃを貫いている。ある柱状部材４０のＹ方向における位置と、この柱状部材４０が貫く絶縁性部分２５ｂのＺ方向における位置には、一定の関係がある。
【００２８】
図３に示すように、隣り合う２枚の絶縁板３１間に配置された複数本の柱状部材４０、すなわち、隣り合う２枚の絶縁板３１間で１つのブロックを構成する積層体３０（図１参照）内に配置された複数本の柱状部材４０は、４つのグループＧ０〜Ｇ３に分類されている。各グループに属する柱状部材４０は、Ｘ方向に延びる帯状の領域に配置されている。すなわち、一つのグループに属する柱状部材４０のＹ方向における位置と、他のグループに属する柱状部材４０のＹ方向における位置は、相互に異なっている。このため、同じグループに属する柱状部材４０は同じ絶縁性部分２５ｂを貫き、相互に異なるグループに属する柱状部材４０は相互に異なる絶縁性部分２５ｂを貫いている。
【００２９】
グループＧ０に属する柱状部材４０は、電極膜ＳＧＤ２Ｃ、電極膜ＳＧＤ３Ｌ、電極膜ＳＧＤ４Ｌ及び電極膜ＳＧＤ５Ｌを貫通している。
グループＧ１に属する柱状部材４０は、電極膜ＳＧＤ２Ｒ、電極膜ＳＧＤ３Ｃ、電極膜ＳＧＤ４Ｌ及び電極膜ＳＧＤ５Ｌを貫通している。
グループＧ２に属する柱状部材４０は、電極膜ＳＧＤ２Ｒ、電極膜ＳＧＤ３Ｒ、電極膜ＳＧＤ４Ｃ及び電極膜ＳＧＤ５Ｌを貫通している。
グループＧ３に属する柱状部材４０は、電極膜ＳＧＤ２Ｒ、電極膜ＳＧＤ３Ｒ、電極膜ＳＧＤ４Ｒ及び電極膜ＳＧＤ５Ｃを貫通している。
【００３０】
なお、本実施形態においては、２枚の絶縁板３１に挟まれた領域において、柱状部材４０を４つのグループＧ０〜Ｇ３に分類し、４枚の電極膜２５に絶縁性部分２５ｂを設ける例を示しているが、本発明はこれには限定されない。すなわち、柱状部材４０は、３つ以下のグループに分類してもよく、５つ以上のグループに分類してもよい。この場合は、少なくとも、グループ数と同数の絶縁性部分２５ｂを設け、Ｙ方向において異なる位置に配置する。
【００３１】
より一般的に表現すると、ｎを２以上の整数とするとき、柱状部材４０をｎ個のグループに分類する場合は、絶縁性部分が設けられていない少なくとも２枚の電極膜２５の間に、絶縁性部分２５ｂが設けられた電極膜２５を少なくともｎ枚配置する。そして、各柱状部材４０は、これらドレイン側選択ゲート（ＳＧＤ）として機能する電極膜２５を貫通させる際に、１枚の電極膜２５の絶縁性部分２５ｂを貫くと共に、残りの（ｎ−１）枚の電極膜２５の導電性部分２５ａ又は導電性部分２５ｃを貫くようにする。また、同じグループに属する柱状部材４０は同じ絶縁性部分２５ｂを貫き、異なるグループに属する柱状部材４０は異なる絶縁性部分２５ｂを貫くようにする。なお、電極膜２５中に導電性部分２５ａ及び導電性部分２５ｃによって挟まれた絶縁性部分２５ｂが設けられていても、後述するように電極膜２５の全領域を擬似的にドレイン側選択ゲート（ＳＧＤ）として機能させることが可能となる以上のような構成は、ｎを３以上の整数として２枚の絶縁板３１に挟まれた領域におけるメモリセルトランジスタの集積度を高める場合において、特に有効である。
【００３２】
次に、柱状部材４０の構成について説明する。
図４は、本実施形態における柱状部材とその周辺部分を示す断面図である。
【００３３】
図４に示すように、柱状部材４０においては、例えばシリコン酸化物からなるコア部材４１が設けられている。コア部材４１の形状は、略円柱形である。コア部材４１の側面上には、半導体部材としてのシリコンピラー４２が設けられている。シリコンピラー４２の形状は、例えば、円筒形である。シリコンピラー４２の下端部は、ソース電極膜２０に接続されている。シリコンピラー４２の側面上には、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６がこの順に設けられている。トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６は、シリコンピラー４２の側面上の略全体に配置されており、その形状は円筒形である。コア部材４１、シリコンピラー４２、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６により、柱状部材４０が構成されている。
【００３４】
一方、電極膜２５の上面上、下面上及びシリコンピラー４２を向いた側面上には、アルミニウム酸化層４７が形成されている。導電性部分２５ａ、絶縁性部分２５ｂ、導電性部分２５ｃからなる電極膜２５については、アルミニウム酸化層４７は、導電性部分２５ａ及び２５ｃの上面上、下面上、シリコンピラー４２を向いた側面上、端部２５ｅを向いた側面上に形成されている。但し、アルミニウム酸化層４７は、絶縁性部分２５ｂの上面上及び下面上には形成されていない。シリコン酸化層４６及びアルミニウム酸化層４７により、ブロック絶縁膜４５が形成されている。
【００３５】
トンネル絶縁膜４３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸窒化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜４４は電荷を蓄積する能力がある電荷蓄積部材であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物(ＳｉＮ）からなる。ブロック絶縁膜４５は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。このようにして、ワード線（ＷＬ）となる電極膜２５と柱状部材４０との交差部分毎に、シリコンピラー４２の周囲を、トンネル絶縁膜４３、電荷蓄積膜４４及びブロック絶縁膜４５を有するメモリ膜を介して、電極膜２５が囲んだ縦型トランジスタ構造のメモリセルが形成されている。すなわち、その縦型トランジスタ構造のメモリセルにおいて、シリコンピラー４２は例えばチャネルボディであり、電極膜２５はコントロールゲートとして機能する。電荷蓄積膜４４はシリコンピラー４２から注入される電荷を蓄積するデータ記憶層として機能する。
【００３６】
図１に示すように、積層体３０上には、例えばシリコン酸化物からなる絶縁膜５０が設けられており、絶縁膜５０内にはプラグ５１及びビット線５２が設けられている。ビット線５２はＹ方向に延び、プラグ５１を介してシリコンピラー４２に接続されている。各グループＧ０〜Ｇ３に属する柱状部材４０のうち、１本の柱状部材４０のシリコンピラー４２が、１本のビット線５２に接続されている。すなわち、ある１本のビット線５２には、グループＧ０に属する１本のシリコンピラー４２、グループＧ１に属する１本のシリコンピラー４２、グループＧ２に属する１本のシリコンピラー４２、グループＧ３に属する１本のシリコンピラー４２が接続されている。
【００３７】
次に、本実施形態に係る半導体記憶装置の駆動方法について説明する。
図５〜図８は、本実施形態に係る半導体記憶装置の駆動方法を示す模式的断面図である。
【００３８】
図１〜図４に示すように、本実施形態に係る半導体記憶装置１においては、ワード線（ＷＬ）と柱状部材４０との交差部分にメモリセルトランジスタが形成される。ソース側選択ゲート（ＳＧＳ）と柱状部材４０の交差部分にソース側選択トランジスタが形成される。ドレイン側選択ゲート（ＳＧＤ）と柱状部材４０との交差部分にドレイン側選択トランジスタが形成される。そして、駆動回路１５がソース電極膜２０、電極膜２２、電極膜２５及びビット線５２に対して所定の電位を供給することにより、メモリセルトランジスタに対して、データの書込、読出及び消去を行う。
【００３９】
書込動作において、駆動回路１５は、ソース側選択ゲート（ＳＧＳ）にオフ電位を印加してソース側選択トランジスタを非導通状態とし、選択した１本のビット線５２に例えば接地電位を印加し、グループＧ０〜Ｇ３のうち、選択した１つのグループに属するドレイン側選択トランジスタを導通状態とし、他のグループに属するドレイン側選択トランジスタを非導通状態とし、選択した１本のワード線（ＷＬ）にビット線５２の電位よりも高い書込電位を印加する。これにより、選択されたメモリセルトランジスタにおいて、シリコンピラー４２からトンネル絶縁膜４３を介して電荷蓄積膜４４に電子が注入され、メモリセルトランジスタに値が書き込まれる。このとき、電極膜ＳＧＤ７及び電極膜ＳＧＤ８に印加する電位を微細に調整することにより、メモリセルトランジスタの閾値を精密に制御し、メモリセルトランジスタに多値を書き込んでもよい。
【００４０】
読出動作において、駆動回路１５は、ソース電極膜２０に例えば接地電位を印加し、ソース側選択ゲート（ＳＧＳ）にオン電位を印加してソース側選択トランジスタを導通状態とし、選択した１本のビット線５２にソース電極膜２０の電位よりもやや高い電位を印加し、グループＧ０〜Ｇ３のうち、選択した１つのグループに属するドレイン側選択トランジスタを導通状態とし、他のグループに属するドレイン側選択トランジスタを非導通状態とし、選択した１本のワード線（ＷＬ）に、メモリセルトランジスタに書き込まれた値に応じて流れる電流が異なるような読出電位を印加し、他のワード線（ＷＬ）に、メモリセルトランジスタに書き込まれた値によらず電流が流れるような導通電位を印加する。また、電極膜２２に適切な電位を印加することにより、シリコンピラー４２における電極膜２２に囲まれた部分にチャネル層を誘起し、電子が流通可能な状態とする。そして、ビット線５２からソース電極膜２０に流れる電流の大きさを評価することにより、選択したメモリセルトランジスタに書き込まれた値を読み出す。
【００４１】
このように、書込動作及び読出動作においては、グループＧ０〜Ｇ３のうち、１つのグループに属するドレイン側選択トランジスタが導通状態、他のグループに属するドレイン側選択トランジスタが非導通状態に設定される。すなわち、ワード線（ＷＬ）として機能する各電極膜２５に対しては、グループＧ０〜Ｇ３のそれぞれに対応する領域間で共通の電位が印加される一方、特に絶縁性部分２５ｂを介して相互に絶縁された導電性部分２５ａ及び２５ｃが設けられている電極膜２５において、導電性部分２５ａ及び２５ｃの電位を個別に制御することによって、グループＧ０〜Ｇ３のうちの１つのグループが選択される。以下、この動作について説明する。なお、消去動作は、ブロック全体で一括して行うため、グループの選択は不要である。
【００４２】
以下、グループを選択するために、駆動回路１５が電極膜ＳＧＤに印加する電位について説明する。
オフ電位Ｖｏｆｆは、電極膜ＳＧＤに印加することによって、その電極膜ＳＧＤと柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが非導通状態となるような電位である。オン電位Ｖｏｎは、電極膜ＳＧＤに印加することによって、その電極膜ＳＧＤと柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となるような電位である。高オン電位ＶｏｎＨは、Ｚ方向において絶縁性部分２５ｂを挟む２枚の電極膜ＳＧＤに印加することによって、フリンジ電界により、この絶縁性部分２５ｂと柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となるような電位である。一例では、オフ電位Ｖｏｆｆは接地電位（０Ｖ（ボルト））であり、オン電位Ｖｏｎは４〜５Ｖであり、高オン電位ＶｏｎＨは６〜７Ｖである。但し、電極膜ＳＧＤ７及び電極膜ＳＧＤ８に印加するオン電位Ｖｏｎは、メモリセルトランジスタに書き込む値に応じて微細に調整され得る。
【００４３】
図５に示すように、グループＧ０を選択する場合には、電極膜ＳＧＤ１、ＳＧＤ３Ｌに対して、高オン電位ＶｏｎＨを印加する。これにより、電極膜ＳＧＤ１及びＳＧＤ３Ｌのフリンジ電界により、Ｚ方向において電極膜ＳＧＤ１と電極膜ＳＧＤ３Ｌに挟まれた電極膜ＳＧＤ２ＣとグループＧ０に属する柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となる。また、この柱状部材４０と電極膜ＳＧＤ１との交差部分に形成されるドレイン側選択トランジスタ、及び、この柱状部材４０と電極膜ＳＧＤ３Ｌとの交差部分に形成されるドレイン側選択トランジスタも導通状態となる。
【００４４】
また、電極膜ＳＧＤ４Ｌ、ＳＧＤ５Ｌ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８には、オン電位Ｖｏｎを印加する。これにより、グループＧ０に属する柱状部材４０と電極膜ＳＧＤ４Ｌ、ＳＧＤ５Ｌ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８との交差部分にそれぞれ形成されるドレイン側選択トランジスタも導通状態となる。この結果、グループＧ０に属する柱状部材４０は、全てのドレイン側選択トランジスタが導通状態となり、グループＧ０が選択される。
【００４５】
一方、電極膜ＳＧＤ２Ｌ、ＳＧＤ２Ｒ、ＳＧＤ３Ｒ、ＳＧＤ４Ｒ、ＳＧＤ５Ｒには、オフ電位Ｖｏｆｆを印加する。このとき、グループＧ１〜Ｇ３に属する柱状部材４０と絶縁性部分２５ｂとの交差部分に形成されるドレイン側選択トランジスタには、導通状態となる程度のフリンジ電界が印加されないため、非導通状態となる。また、グループＧ１〜Ｇ３に属する柱状部材４０と電極膜ＳＧＤ２Ｒ、ＳＧＤ３Ｒ、ＳＧＤ４Ｒとの交差部分にそれぞれ形成されるドレイン側選択トランジスタも非導通状態となる。このため、グループＧ１〜Ｇ３に属する柱状部材４０は、少なくとも１つのドレイン側選択トランジスタが非導通状態となる。この結果、グループＧ１〜Ｇ３は選択されない。
【００４６】
図６に示すように、グループＧ１を選択する場合には、電極膜ＳＧＤ２Ｒ及びＳＧＤ４Ｌに対して、高オン電位ＶｏｎＨを印加する。これにより、電極膜ＳＧＤ２Ｒ及びＳＧＤ４Ｌのフリンジ電界により、Ｚ方向において電極膜ＳＧＤ２Ｒと電極膜ＳＧＤ４Ｌに挟まれた電極膜ＳＧＤ３ＣとグループＧ１に属する柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となる。また、この柱状部材４０と電極膜ＳＧＤ２Ｒとの交差部分に形成されるドレイン側選択トランジスタ、及び、この柱状部材４０と電極膜ＳＧＤ４Ｌとの交差部分に形成されるドレイン側選択トランジスタも導通状態となる。
【００４７】
また、電極膜ＳＧＤ１、ＳＧＤ５Ｌ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８には、オン電位Ｖｏｎを印加する。これにより、グループＧ１に属する柱状部材４０と電極膜ＳＧＤ１、ＳＧＤ５Ｌ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８との交差部分にそれぞれ形成されるドレイン側選択トランジスタも導通状態となる。この結果、グループＧ１に属する柱状部材４０は、全てのドレイン側選択トランジスタが導通状態となり、グループＧ１が選択される。
【００４８】
一方、電極膜ＳＧＤ２Ｌ、ＳＧＤ３Ｌ、ＳＧＤ３Ｒ、ＳＧＤ４Ｒ、ＳＧＤ５Ｒには、オフ電位Ｖｏｆｆを印加する。このとき、グループＧ０、Ｇ２、Ｇ３に属する柱状部材４０と絶縁性部分２５ｂとの交差部分に形成されるドレイン側選択トランジスタには、導通状態となる程度のフリンジ電界が印加されないため、非導通状態となる。また、グループＧ０、Ｇ２、Ｇ３に属する柱状部材４０と電極膜ＳＧＤ３Ｌ、ＳＧＤ３Ｒ、ＳＧＤ４Ｒとの交差部分にそれぞれ形成されるドレイン側選択トランジスタも非導通状態となる。このため、グループＧ０、Ｇ２、Ｇ３に属する柱状部材４０は、少なくとも１つのドレイン側選択トランジスタが非導通状態となる。この結果、グループＧ０、Ｇ２、Ｇ３は選択されない。
【００４９】
図７に示すように、グループＧ２を選択する場合には、電極膜ＳＧＤ３Ｒ及びＳＧＤ５Ｌに対して、高オン電位ＶｏｎＨを印加する。これにより、電極膜ＳＧＤ３Ｒ及びＳＧＤ５Ｌのフリンジ電界により、Ｚ方向において電極膜ＳＧＤ３Ｒと電極膜ＳＧＤ５Ｌに挟まれた電極膜ＳＧＤ４ＣとグループＧ２に属する柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となる。また、この柱状部材４０と電極膜ＳＧＤ３Ｒとの交差部分に形成されるドレイン側選択トランジスタ、及び、この柱状部材４０と電極膜ＳＧＤ５Ｌとの交差部分に形成されるドレイン側選択トランジスタも導通状態となる。
【００５０】
また、電極膜ＳＧＤ１、ＳＧＤ２Ｒ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８には、オン電位Ｖｏｎを印加する。これにより、グループＧ２に属する柱状部材４０と電極膜ＳＧＤ１、ＳＧＤ２Ｒ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８との交差部分にそれぞれ形成されるドレイン側選択トランジスタも導通状態となる。この結果、グループＧ２に属する柱状部材４０は、全てのドレイン側選択トランジスタが導通状態となり、グループＧ２が選択される。
【００５１】
一方、電極膜ＳＧＤ２Ｌ、ＳＧＤ３Ｌ、ＳＧＤ４Ｌ、ＳＧＤ４Ｒ、ＳＧＤ５Ｒには、オフ電位Ｖｏｆｆを印加する。このとき、グループＧ０、Ｇ１、Ｇ３に属する柱状部材４０と絶縁性部分２５ｂとの交差部分に形成されるドレイン側選択トランジスタには、導通状態となる程度のフリンジ電界が印加されないため、非導通状態となる。また、グループＧ０、Ｇ１、Ｇ３に属する柱状部材４０と電極膜ＳＧＤ３Ｌ、ＳＧＤ４Ｌ、ＳＧＤ４Ｒとの交差部分にそれぞれ形成されるドレイン側選択トランジスタも非導通状態となる。このため、グループＧ０、Ｇ１、Ｇ３に属する柱状部材４０は、少なくとも１つのドレイン側選択トランジスタが非導通状態となる。この結果、グループＧ０、Ｇ１、Ｇ３は選択されない。
【００５２】
図８に示すように、グループＧ３を選択する場合には、電極膜ＳＧＤ４Ｒ、ＳＧＤ６に対して、高オン電位ＶｏｎＨを印加する。これにより、電極膜ＳＧＤ４Ｒ及びＳＧＤ６のフリンジ電界により、Ｚ方向において電極膜ＳＧＤ４Ｒと電極膜ＳＧＤ６に挟まれた電極膜ＳＧＤ５ＣとグループＧ３に属する柱状部材４０との交差部分に形成されたドレイン側選択トランジスタが導通状態となる。また、この柱状部材４０と電極膜ＳＧＤ４Ｒとの交差部分に形成されるドレイン側選択トランジスタ、及び、この柱状部材４０と電極膜ＳＧＤ６との交差部分に形成されるドレイン側選択トランジスタも導通状態となる。
【００５３】
また、電極膜ＳＧＤ１、ＳＧＤ２Ｒ、ＳＧＤ３Ｒ、ＳＧＤ７、ＳＧＤ８には、オン電位Ｖｏｎを印加する。これにより、グループＧ３に属する柱状部材４０と電極膜ＳＧＤ１、ＳＧＤ２Ｒ、ＳＧＤ３Ｒ、ＳＧＤ７、ＳＧＤ８との交差部分にそれぞれ形成されるドレイン側選択トランジスタも導通状態となる。この結果、グループＧ３に属する柱状部材４０は、全てのドレイン側選択トランジスタが導通状態となり、グループＧ３が選択される。
【００５４】
一方、電極膜ＳＧＤ２Ｌ、ＳＧＤ３Ｌ、ＳＧＤ４Ｌ、ＳＧＤ５Ｌ、ＳＧＤ５Ｒには、オフ電位Ｖｏｆｆを印加する。このとき、グループＧ０〜Ｇ２に属する柱状部材４０と絶縁性部分２５ｂとの交差部分に形成されるドレイン側選択トランジスタには、導通状態となる程度のフリンジ電界が印加されないため、非導通状態となる。また、グループＧ０〜Ｇ２に属する柱状部材４０と電極膜ＳＧＤ３Ｌ、ＳＧＤ４Ｌ、ＳＧＤ５Ｌとの交差部分にそれぞれ形成されるドレイン側選択トランジスタも非導通状態となる。このため、グループＧ０〜Ｇ２に属する柱状部材４０は、少なくとも１つのドレイン側選択トランジスタが非導通状態となる。この結果、グループＧ０〜Ｇ２は選択されない。
【００５５】
このようにして、駆動回路１５が、選択しようとするグループに属する柱状部材４０が貫く１枚の絶縁性部分２５ｂのＺ方向両側に配置された２枚の電極膜ＳＧＤに高オン電位ＶｏｎＨを印加することにより、この絶縁性部分２５ｂと柱状部材４０との交差部分に形成されるドレイン側選択トランジスタを導通状態とする。また、選択しようとするグループに属する柱状部材４０が貫く他の電極膜２５に対しても、オン電位Ｖｏｎを印加することにより、これらの交差部分に形成されるドレイン側選択トランジスタを導通状態とする。一方、他のグループに属する柱状部材４０と絶縁性部分２５ｂとの交差部分に形成されるドレイン側選択トランジスタには高いフリンジ電界が印加されないようにして、非導通状態とする。これにより、１つのグループを選択する。
【００５６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図９（ａ）〜図１７は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
なお、図９（ａ）〜図１７においては、ドレイン側選択ゲートに相当する部分のみを示し、他の部分は省略している。
【００５７】
先ず、図１に示すように、シリコン基板１０の上層部分に、ＳＴＩ（Shallow Trench Isolation）及び拡散層等を形成する。次に、シリコン基板１０上にゲート電極等を形成する。これにより、ＭＯＳＦＥＴ１２が形成される。次に、シリコン基板１０上に、層間絶縁膜１１、配線１３、コンタクト及びビア等を形成する。これにより、駆動回路１５が形成される。次に、層間絶縁膜１１上にソース電極膜２０、絶縁膜２１及び電極膜２２を形成する。
【００５８】
次に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコン酸化物（ＳｉＯ）からなる絶縁膜２４とシリコン窒化物（ＳｉＮ）からなる犠牲膜６１とを交互に積層して、最下層のドレイン側選択ゲート（ＳＧＤ）となる電極膜ＳＧＤ８の直下の電極膜２５、すなわち積層体３０における電極膜２５の上から９段目までを形成する。但し、この段階の積層体３０としては、電極膜２５ではなく後の工程において電極膜２５に置換される犠牲膜６１として、例えばシリコン窒化膜が形成される。更に、絶縁膜２４と犠牲膜６１とを交互に形成する工程を繰り返して、図９（ａ）に示すように、電極膜ＳＧＤ５に置換される犠牲膜６１まで形成する。
【００５９】
次に、図９（ｂ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、グループＧ３に相当する領域のＹ方向両端部に、２本の溝６２ａを形成する。溝６２ａには、最上段の犠牲膜６１、すなわち、電極膜ＳＧＤ５に置換される犠牲膜６１を分断させる。これにより、最上段の犠牲膜６１が、２本の溝６２ａによって、電極膜ＳＧＤ５Ｌに相当する部分、電極膜ＳＧＤ５Ｃに相当する部分、電極膜ＳＧＤ５Ｒに相当する部分に分断される。
【００６０】
次に、図１０（ａ）に示すように、全面にシリコン窒化膜６３を形成する。シリコン窒化膜６３は、溝６２ａの内面上にも形成するが、溝６２ａを完全には埋め込まないような厚さとする。
【００６１】
次に、図１０（ｂ）に示すように、シリコン窒化膜６３に対して熱酸化処理を施す。これにより、シリコン窒化膜６３がシリコン熱酸化膜６４に変化する。
【００６２】
次に、図１１（ａ）に示すように、例えばＣＶＤ法によってシリコン酸化物を堆積させることにより、絶縁膜２４を形成する。絶縁膜２４は溝６２ａ内にも埋め込む。絶縁膜２４はシリコン熱酸化膜６４（図１０（ｂ）参照）と一体化する。以後の図において、シリコン熱酸化膜６４は絶縁膜２４の一部として示す。
【００６３】
次に、図１１（ｂ）に示すように、シリコン窒化物を堆積させることにより、１枚の犠牲膜６１を形成する。この犠牲膜６１は、後の工程において電極膜ＳＧＤ４Ｌ及びＳＧＤ４Ｒに置換される。次に、リソグラフィ法及びＲＩＥ法により、グループＧ２に相当する領域のＹ方向両端部に、２本の溝６２ｂを形成する。溝６２ｂには、最上段の犠牲膜６１を分断させる。これにより、最上段の犠牲膜６１が、電極膜ＳＧＤ４Ｌに相当する部分、電極膜ＳＧＤ４Ｃに相当する部分、電極膜ＳＧＤ４Ｒに相当する部分に分断される。
【００６４】
以下同様な工程を繰り返す。すなわち、図１０（ａ）及び（ｂ）に示す工程と同様に、全面にシリコン窒化膜を形成し、このシリコン窒化膜に熱酸化処理を施すことにより、シリコン熱酸化膜に変化させる。次に、図１１（ａ）に示す工程と同様に、シリコン酸化物を堆積させて、絶縁膜２４を形成する。
【００６５】
次に、図１１（ｂ）に示す工程と同様に、１枚の犠牲膜６１を形成し、リソグラフィ法及びＲＩＥ法により、グループＧ１に相当する領域のＹ方向両端部に溝６２ｃを形成する。これにより、１枚の犠牲膜６１が、２本の溝６２ｃにより、電極膜ＳＧＤ３Ｌに相当する部分、電極膜ＳＧＤ３Ｃに相当する部分、電極膜ＳＧＤ３Ｒに相当する部分に分断される。
【００６６】
更に、同様な工程を繰り返して溝６２ｃ内を埋め込む絶縁膜２４及び犠牲膜６１を順次形成し、新たに形成した１枚の犠牲膜６１に２本の溝６２ｄを形成し、電極膜ＳＧＤ２Ｌに相当する部分、電極膜ＳＧＤ２Ｃに相当する部分、電極膜ＳＧＤ２Ｒに相当する部分に分断する。次に、シリコン窒化膜６３の形成、熱酸化処理、シリコン酸化物の堆積を行い、絶縁膜２４を形成する。次に、電極膜ＳＧＤ１に相当する犠牲膜６１を形成し、その上に、例えばシリコン酸化物からなる絶縁膜６５を形成する。これにより、図１２に示すように、積層体３０が形成される。なお、以後の図においては、後の工程において最上層の電極膜２５に置換される犠牲膜６１上に形成され、絶縁膜２４とは厚さの異なる絶縁膜６５を含めて、積層体３０として示す。
【００６７】
次に、図１３に示すように、絶縁膜６５上に反射防止膜６６、ハードマスク膜６７及びレジスト膜６８を形成する。次に、露光及び現像を行い、レジスト膜６８に円形の開口部６８ａを形成する。開口部６８ａは、Ｚ方向から見て、例えば千鳥状に配列させる。
【００６８】
次に、図１４に示すように、レジスト膜６８（図１３参照）をマスクとしてハードマスク膜６７（図１３参照）をパターニングし、ハードマスク膜６７をマスクとして反射防止膜６６、積層体３０、電極膜２２（図１参照）及び絶縁膜２１（図１参照）をエッチングする。これにより、積層体３０、電極膜２２及び絶縁膜２１にメモリホール７０が形成される。メモリホール７０の底面にはソース電極膜２０（図１参照）が露出する。ここで、ポリシリコンからなる電極膜２２は、メモリホール７０が積層体３０を貫通した時点で一旦エッチングを停止させ、その後ポリシリコンをエッチング可能な条件でエッチングを継続することによってメモリホール７０の底面位置のばらつきを抑えるためのエッチングストッパとして機能させることができる。次に、レジスト膜６８、ハードマスク膜６７及び反射防止膜６６を除去する。
【００６９】
次に、図４及び図１５に示すように、メモリホール７０の内面上に、シリコン酸化層４６、電荷蓄積膜４４、トンネル絶縁膜４３を形成する。次に、例えばＲＩＥ法により、メモリホール７０の底面上から、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６を除去する。次に、メモリホール７０の内面上にシリコンを堆積させて、シリコンピラー４２を形成する。シリコンピラー４２の下端はソース電極膜２０に接続される。次に、メモリホール７０内にシリコン酸化物を埋め込むことにより、コア部材４１を形成する。このようにして、メモリホール７０内に柱状部材４０が形成される。
【００７０】
次に、図１及び図１６に示すように、積層体３０、電極膜２２及び絶縁膜２１に、ＸＺ平面に沿って拡がるスリット７１を形成する。次に、スリット７１を介して、例えば熱燐酸を用いたウェットエッチングを施すことにより、シリコン窒化物からなる犠牲膜６１を除去する。これにより、犠牲膜６１が除去された後に、スペース７２が形成される。このとき、溝６２ａ〜６２ｄ（図１２参照）内に埋め込まれた絶縁膜２４は、シリコン熱酸化膜６４（図１０（ｂ）参照）を含むため、エッチング耐性が高く、消失しない。このため、犠牲膜６１における溝６２ａ〜６２ｄ（図１２参照）に挟まれた部分は、エッチングされずに残留する。このようにして、絶縁性部分２５ｂが形成される。絶縁性部分２５ｂにおいて、溝６２ａ〜６２ｄ内に埋め込まれた絶縁膜２４は端部２５ｅとなり、溝６２ａ〜６２ｄ（図１２参照）に挟まれた犠牲膜６１は中央部２５ｆとなる。
【００７１】
次に、図１及び図１７に示すように、スリット７１を介して、アルミニウム酸化物を堆積させる。これにより、スペース７２の内面上にアルミニウム酸化層４７（図４参照）が形成される。アルミニウム酸化層４７は、柱状部材４０の最外層を構成するシリコン酸化層４６と接触し、シリコン酸化層４６と共にブロック絶縁膜４５を構成する。次に、スリット７１を介して、例えばタングステン等の金属材料を堆積させる。これにより、スペース７２内に電極膜２５が形成される。内部に絶縁性部分２５ｂが設けられたスペース７２内においては、堆積された金属材料により、導電性部分２５ａ及び２５ｃが形成される。このようにして、犠牲膜６１（図１５参照）が電極膜２５に置換される。
【００７２】
次に、図１に示すように、スリット７１内から金属材料及びアルミニウム酸化物を除去し、例えばシリコン酸化物等の絶縁材料を埋め込む。これにより、スリット７１内に絶縁板３１が形成される。なお、図１６に示す工程において、スリット７１を溝６２ａ（図９（ｂ）参照）の一方及び溝６２ｄ（図１２参照）の一方とオーバーラップさせて形成してもよい。この場合は、絶縁板３１が電極膜ＳＧＤ２Ｃ（２５ｂ）（図３参照）の端部２５ｅ及び電極膜ＳＧＤ５Ｃ（２５ｂ）（図３参照）の端部２５ｅに接し、電極膜ＳＧＤ２Ｌ及び電極膜ＳＧＤ５Ｒは形成されない。次に、積層体３０上及び絶縁板３１上に、絶縁膜５０、プラグ５１及びビット線５２を形成する。これにより、本実施形態に係る半導体記憶装置１が製造される。
【００７３】
次に、本実施形態の効果について説明する。
本実施形態においては、ドレイン側選択ゲート（ＳＧＤ）として機能する電極膜２５において、絶縁性部分２５ｂを設けている。これにより、導電性部分２５ａと導電性部分２５ｃとが相互に絶縁されるため、これらを独立した電極として用いることができる。この結果、１本のビット線５２に接続されたシリコンピラー４２を、複数のグループに分けて駆動することができる。本実施形態においては、４枚の電極膜２５に絶縁性部分２５ｂを設けることにより、シリコンピラー４２を４つのグループＧ０〜Ｇ３に分けて駆動することができる。
【００７４】
そして、本実施形態においては、シリコンピラー４２を含む柱状部材４０を、絶縁性部分２５ｂを貫通するように配置している。これにより、ドレイン側選択ゲートを分割するための絶縁部材を柱状部材４０から離隔した位置に設ける場合と比較して、Ｙ方向における柱状部材４０の間隔を縮小することができ、半導体記憶装置１の高集積化を図ることができる。
【００７５】
また、本実施形態においては、Ｚ方向において絶縁性部分２５ｂを挟む２枚の電極膜２５に、通常のオン電位Ｖｏｎよりも高い高オン電位ＶｏｎＨを印加することにより、フリンジ電界によって、絶縁性部分２５ｂと柱状部材４０との交差部分に形成されるドレイン側選択トランジスタを導通状態にしている。これにより、柱状部材４０に絶縁性部分２５ｂを貫通させても、ドレイン側選択トランジスタとして動作させることができる。
【００７６】
更に、本実施形態においては、絶縁性部分２５ｂの中央部２５ｆがシリコン窒化物により形成されている。シリコン窒化物の比誘電率はシリコン酸化物の比誘電率よりも高いため、中央部２５ｆ内に配置されたシリコンピラー４２にフリンジ電界を効率よく伝達することができる。また、中央部２５ｆは犠牲膜６１を残留させることによって形成できるため、形成が容易である。
【００７７】
なお、層間絶縁膜１１及びソース電極膜２０は設けずに、シリコンピラー４２の下端をシリコン基板１０に接続してもよい。この場合は、シリコン基板１０がソース電極として機能する。このとき、駆動回路１５は、積層体３０の周辺に形成する。また、絶縁板３１内に導電部材を設け、この導電部材の下端をシリコン基板１０に接続してもよい。
【００７８】
以上説明した実施形態によれば、集積度が高い半導体記憶装置及びその駆動方法を実現することができる。
【００７９】
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００８０】
１：半導体記憶装置
１０：シリコン基板
１１：層間絶縁膜
１２：ＭＯＳＦＥＴ
１３：配線
１５：駆動回路
２０：ソース電極膜
２１：絶縁膜
２２：電極膜
２４：絶縁膜
２５：電極膜
２５ａ：導電性部分
２５ｂ：絶縁性部分
２５ｃ：導電性部分
２５ｅ：端部
２５ｆ：中央部
３０：積層体
３１：絶縁板
４０：柱状部材
４１：コア部材
４２：シリコンピラー
４３：トンネル絶縁膜
４４：電荷蓄積膜
４５：ブロック絶縁膜
４６：シリコン酸化層
４７：アルミニウム酸化層
５０：絶縁膜
５１：プラグ
５２：ビット線
６１：犠牲膜
６２ａ、６２ｂ、６２ｃ、６２ｄ：溝
６３：シリコン窒化膜
６４：シリコン熱酸化膜
６５：絶縁膜
６６：反射防止膜
６７：ハードマスク膜
６８：レジスト膜
６８ａ：開口部
７０：メモリホール
７１：スリット
７２：スペース
Ｇ０、Ｇ１、Ｇ２、Ｇ３：グループ
ＤＤ、ＤＳ：電極膜（ダミーの電極膜）
ＳＧＤ１、ＳＧＤ２、ＳＧＤ２Ｃ、ＳＧＤ２Ｌ、ＳＧＤ２Ｒ、ＳＧＤ３、ＳＧＤ３Ｃ、ＳＧＤ３Ｌ、ＳＧＤ３Ｒ、ＳＧＤ４、ＳＧＤ４Ｃ、ＳＧＤ４Ｌ、ＳＧＤ４Ｒ、ＳＧＤ５、ＳＧＤ５Ｃ、ＳＧＤ５Ｌ、ＳＧＤ５Ｒ、ＳＧＤ６、ＳＧＤ７、ＳＧＤ８：電極膜（ドレイン側選択ゲート）
ＳＧＳ：電極膜（ソース側選択ゲート）
ＷＬ：電極膜（ワード線）
Ｖｏｆｆ：オフ電位
Ｖｏｎ：オン電位
ＶｏｎＨ：高オン電位
【図１】
2019125673.tif 000003
【図２】
2019125673.tif 000004
【図３】
2019125673.tif 000005
【図４】
2019125673.tif 000006
【図５】
2019125673.tif 000007
【図６】
2019125673.tif 000008
【図７】
2019125673.tif 000009
【図８】
2019125673.tif 000010
【図９】
2019125673.tif 000011
【図１０】
2019125673.tif 000012
【図１１】
2019125673.tif 000013
【図１２】
2019125673.tif 000014
【図１３】
2019125673.tif 000015
【図１４】
2019125673.tif 000016
【図１５】
2019125673.tif 000017
【図１６】
2019125673.tif 000018
【図１７】
2019125673.tif 000019