(57)【要約】【課題】オン抵抗を低減させることができ、かつ耐圧低下を防止することができる半導体装置を提供すること。【解決手段】ソース電極１２とのコンタクト領域は、深さ方向Ｚに対向する第１，２ｐ++型コンタクト領域６ａ，６ｂの２層構造である。第１ｐ++型コンタクト領域６ａは、チップおもて面に平行にストライプ状にトレンチ７が延びる第１方向Ｘに所定間隔で複数配置される。第２ｐ++型コンタクト領域６ｂは、ｎ+型ソース領域５に接して、かつトレンチ７と離して設けられる。また、第２ｐ++型コンタクト領域６ｂは、第１ｐ++型コンタクト領域６ａのドレイン側の面の全面を覆い、かつトレンチ７側へ延在してｎ+型ソース領域５のドレイン側の面の一部を覆う。第２ｐ++型コンタクト領域６ｂは、第１方向Ｘに延びる直線状のレイアウトに配置される。第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２は０．４μｍ以上０．７μｍ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
前記第２半導体層を深さ方向に貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第１の第２導電型半導体領域と、
隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第２半導体層に接して、かつ前記第１の第２導電型半導体領域と離して選択的に設けられた第２の第２導電型半導体領域と、
前記第２半導体層の内部に選択的に設けられ、前記トレンチの側壁において前記ゲート絶縁膜を介して前記ゲート電極と対向する第１の第１導電型半導体領域と、
前記第２半導体層の内部に、前記トレンチと離して、かつ前記第１の第１導電型半導体領域と接して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第３の第２導電型半導体領域と、
前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記トレンチは、前記半導体基板のおもて面に平行な方向に延びるストライプ状のレイアウトに配置され、
前記第３の第２導電型半導体領域は、
前記トレンチがストライプ状に延びる方向に所定間隔を空けて複数配置された、前記第１電極側の第１部分と、
前記トレンチがストライプ状に延びる方向に平行な直線状のレイアウトに配置され、前記第１部分に深さ方向に対向して当該第１部分に接する、前記第２電極側の第２部分と、を有し、
前記第２部分は、前記第１部分の、前記第２電極側の面を覆うとともに、当該第１部分に隣接する前記第１の第１導電型半導体領域側へ延在して当該第１の第１導電型半導体領域の、前記第２電極側の面を覆うことを特徴とする半導体装置。
【請求項２】
前記第２部分と前記トレンチとの間隔は、０．４μｍ以上０．７μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２部分と前記トレンチとの間隔は、０．６μｍであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第４の第２導電型半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２部分の、前記第２電極側の面は、前記第１の第１導電型半導体領域よりも前記第２電極側に位置することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第２部分の、前記第２電極側の面は、前記第１半導体層と前記第２半導体層との界面よりも前記第１電極側に位置することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。また、ワイドバンドギャップ半導体を用いたパワー半導体装置では、低オン抵抗化が求められており、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造は、半導体基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造である。トレンチゲート構造では、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造と比べてセルピッチの短縮により低オン抵抗化が可能である。従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。
【０００４】
図１０，１１は、従来の半導体装置の構造を示す断面図である。図１０，１１には、それぞれ図１２の切断線ＡＡ−ＡＡ’および切断線ＢＢ−ＢＢ’における断面構造を示す。図１２は、従来の半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１２には、半導体基板１１０のおもて面側から見たｐ++型コンタクト領域１０６のレイアウトを示す。
【０００５】
図１０〜１２に示す従来の半導体装置は、炭化珪素からなる半導体基板１１０のおもて面側に、ｐ型ベース領域１０４、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９からなるＭＯＳゲートを備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板１１０は、炭化珪素からなるｎ+型出発基板１０１のおもて面上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００６】
ｐ型ベース領域１０４となる炭化珪素層の内部には、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６がそれぞれ選択的に設けられている。ｐ++型コンタクト領域１０６は、隣り合うトレンチ１０７間（メサ領域）の略中央部に、半導体基板１１０のおもて面に平行にストライプ状にトレンチ１０７が延びる方向（以下、第１方向とする）Ｘに所定間隔で複数配置されている。ｐ++型コンタクト領域１０６の周囲は、ｎ+型ソース領域１０５に囲まれている（図１２）。
【０００７】
符号１０３，１１１〜１１３は、それぞれｎ型電流拡散領域、層間絶縁膜、ソース電極およびドレイン電極である。符号１２１は、トレンチ１０７の底面を覆う第１ｐ+型領域である。符号１２２は、隣り合うトレンチ１０７間（メサ領域）に、トレンチ１０７と離して設けられた第２ｐ+型領域である。図１２では、トレンチ１０７の内部に埋め込まれたゲート電極１０９をハッチングで示し、ゲート絶縁膜１０８を図示省略する。
【０００８】
この従来の半導体装置では、ｐ型ベース領域１０４の厚さｔ１０１を薄くして短チャネル化を図ることでチャネル長Ｌが短くなるため、チャネル抵抗が小さくなり、低オン抵抗化が可能である。しかしながら、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層の影響（短チャネル効果の増大）により、ゲート閾値電圧が低下してしまう。
【０００９】
短チャネル効果の抑制は、ハロー（ＨＡＬＯ）構造とすることで実現可能である。図１３，１４は、従来の半導体装置の構造の別の一例を示す断面図である。図１３，１４に示す従来の半導体装置のｐ++型コンタクト領域１０６のレイアウトは図１２と同様であり、図１３，１４にはそれぞれ図１２の切断線ＡＡ−ＡＡ’および切断線ＢＢ−ＢＢ’における断面構造を示す。図１３，１４に示す従来の半導体装置が図１０，１１に示す従来の半導体装置と異なる点は、ｐ型ベース領域１０４に第３ｐ+型領域１２３を設けることでハロー構造とした点である。
【００１０】
第３ｐ+型領域１２３は、ＭＯＳＦＥＴのオン時に、ドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層を抑制する、いわゆるハロー領域である。第３ｐ+型領域１２３は、ｐ型ベース領域１０４の内部においてトレンチ１０７の側壁付近に、トレンチ１０７の側壁および第１，２ｐ+型領域１２１，１２２と離して設けられている。この第３ｐ+型領域１２３により短チャネル効果が抑制され、低オン抵抗化とゲート閾値電圧の低下防止とのトレードオフ関係が改善される。
【００１１】
短チャネル効果によるパンチスルーを抑制したトレンチゲート型ＭＯＳＦＥＴとして、
ｐ型ベース領域の上にｎ+型ソース領域が設けられ、ｐ型ベース領域に隣接して高濃度のｐ型領域を設け、このｐ型領域の上に、ｎ+型ソース領域に隣接してｐ型のコンタクト領域を設けた装置が提案されている（例えば、下記特許文献１（第０００９，００１３段落、第１図）参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２８８４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の半導体装置（図１０〜１４参照）では、短チャネル化により低オン抵抗化を図ると、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域１０５とｎ-型ドリフト領域１０２とのパンチスルーによる耐圧低下が生じる。
【００１４】
具体的には、図１０，１１に示す半導体装置では、上述したようにｐ++型コンタクト領域１０６を第１方向Ｘに所定間隔で配置していることで、ｐ++型コンタクト領域１０６を配置した箇所付近１３１ではｎ+型ソース領域１０５とｎ-型ドリフト領域１０２とのパンチスルーは若干生じにくいが、ｐ++型コンタクト領域１０６を配置していない箇所１３２でｎ+型ソース領域１０５とｎ-型ドリフト領域１０２とのパンチスルーが生じやすい。
【００１５】
図１３，１４に示す従来の半導体装置では、ハロー構造とすることで、図１０，１１に示す従来の半導体装置と比べてパンチスルーしにくくなっている。しかしながら、ハロー構造とした場合においても、セルピッチがある程度広くなると、図１０，１１に示す従来の半導体装置と同様にｐ++型コンタクト領域１０６を配置していない箇所１３２でｎ+型ソース領域１０５とｎ-型ドリフト領域１０２とのパンチスルーが生じやすい。
【００１６】
上記特許文献１では、ゲート電極のドレイン側の深さ位置に対してチャネルがドレイン側へ突き出ているために寄生抵抗が大きいという問題がある。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができるとともに、耐圧低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。トレンチは、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体層の内部に、前記第２半導体層と離して、第１の第２導電型半導体領域が選択的に設けられている。前記第１の第２導電型半導体領域は、前記トレンチの底面を覆う。隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第２半導体層に接して、かつ前記第１の第２導電型半導体領域と離して、第２の第２導電型半導体領域が選択的に設けられている。前記第２半導体層の内部に、第１の第１導電型半導体領域が選択的に設けられている。前記第１の第１導電型半導体領域は、前記トレンチの側壁において前記ゲート絶縁膜を介して前記ゲート電極と対向する。前記第２半導体層の内部に、前記トレンチと離して、かつ前記第１の第１導電型半導体領域と接して、第３の第２導電型半導体領域が選択的に設けられている。前記第３の第２導電型半導体領域は、前記第２半導体層よりも不純物濃度が高い。第１電極は、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。前記トレンチは、前記半導体基板のおもて面に平行な方向に延びるストライプ状のレイアウトに配置されている。前記第３の第２導電型半導体領域は、前記第１電極側の第１部分と、前記第２電極側の第２部分と、を有する。前記第１部分は、前記トレンチがストライプ状に延びる方向に所定間隔を空けて複数配置されている。前記第２部分は、前記トレンチがストライプ状に延びる方向に平行な直線状のレイアウトに配置され、前記第１部分に深さ方向に対向して当該第１部分に接する。かつ、前記第２部分は、前記第１部分の、前記第２電極側の面を覆うとともに、当該第１部分に隣接する前記第１の第１導電型半導体領域側へ延在して当該第１の第１導電型半導体領域の、前記第２電極側の面を覆う。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第２部分と前記トレンチとの間隔は、０．４μｍ以上０．７μｍ以下であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２部分と前記トレンチとの間隔は、０．６μｍであることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第４の第２導電型半導体領域をさらに備えることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２部分の、前記第２電極側の面は、前記第１の第１導電型半導体領域よりも前記第２電極側に位置することを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２部分の、前記第２電極側の面は、前記第１半導体層と前記第２半導体層との界面よりも前記第１電極側に位置することを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、短チャネル化によりオン抵抗を低減させることができるとともに、短チャネル化による耐圧低下を防止することができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図３】実施の形態１にかかる半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図４】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図５】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図６】実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。
【図７】実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。
【図８】実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。
【図９】実施例２にかかる半導体装置の耐圧特性を示す特性図である。
【図１０】従来の半導体装置の構造を示す断面図である。
【図１１】従来の半導体装置の構造を示す断面図である。
【図１２】従来の半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図１３】従来の半導体装置の構造の別の一例を示す断面図である。
【図１４】従来の半導体装置の構造の別の一例を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１，２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１，２には、それぞれ図３の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す。また、図１，２には、活性領域の一部のみを図示し、エッジ終端領域を図示省略する（図４，５においても同様）。
【００２９】
図３は、実施の形態１にかかる半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図３には、半導体基板（半導体チップ）１０のおもて面側から見た第１，２ｐ++型コンタクト領域６ａ，６ｂのレイアウトを示す。また、図３では、第１ｐ++型コンタクト領域６ａを破線で示し、第２ｐ++型コンタクト領域６ｂをハッチングで示す。コンタクトホール１１ａ（すなわち層間絶縁膜１１の側面）を第１ｐ++型コンタクト領域６ａよりも細かい破線で示す。また、図３では、トレンチ７の内部に埋め込まれたゲート電極９をハッチングで示し、ゲート絶縁膜８を図示省略する。
【００３０】
活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ側面との間に配置され、活性領域の周囲を囲む領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。
【００３１】
図１，２に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第１導電型半導体領域）５、第１，２ｐ++型コンタクト領域（第３の第２導電型半導体領域の第１，２部分）６ａ，６ｂ、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。
【００３２】
具体的には、トレンチ７は、半導体基板１０のおもて面（ｐ型炭化珪素層３２側の表面）から深さ方向Ｚにｐ型炭化珪素層３２（ｐ型ベース領域４）を貫通してｎ-型炭化珪素層３１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。また、トレンチ７は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状のレイアウトに配置されている（図３参照）。トレンチ７の幅（第２方向Ｙの幅）ｗ１は、例えば０．８μｍ程度であってもよい。トレンチ７の内部にゲート絶縁膜８を介してゲート電極９が設けられることで、ＭＯＳゲートが構成される。
【００３３】
１つのトレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合うトレンチ７間の領域）の１／２の部分と、でＭＯＳＦＥＴの１つの単位セル（素子の構成単位）が構成される。すなわち、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに隣接して複数の単位セルが配置されている。図１，２には、ＭＯＳＦＥＴの１つの単位セルと、この単位セルの両隣に隣接する単位セルの１／２を示す。ＭＯＳＦＥＴの単位セルのセルピッチＰ１は、例えば５．０μｍ程度であってもよい。
【００３４】
ｎ-型炭化珪素層３１のソース側（ソース電極（第１電極）１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、トレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。また、ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、トレンチ７の底面よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に達する。
【００３５】
ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｐ型炭化珪素層３２の、ｎ+型ソース領域５および第１，２ｐ++型コンタクト領域６ａ，６ｂ以外の部分がｐ型ベース領域４である。すなわち、ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間に、ｎ-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３を設けずに、ｎ-型炭化珪素層３１全体をｎ-型ドリフト領域２として、ｎ-型ドリフト領域２に、後述する第１，２ｐ+型領域２１，２２を設けてもよい。
【００３６】
ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域（第１，２の第２導電型半導体領域）２１，２２がそれぞれ選択的に設けられている。第１ｐ+型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。また、第１ｐ+型領域２１は、トレンチ７の底面を覆う。第１ｐ+型領域２１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。第２ｐ+型領域２２は、隣り合うトレンチ７間（メサ領域）に、トレンチ７および第１ｐ+型領域２１と離して設けられ、かつｐ型ベース領域４に接する。
【００３７】
第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置にあればよく、第１，２ｐ+型領域２１，２２のドレイン側の面の深さ位置は設計条件に合わせて種々変更可能である。例えば、第１，２ｐ+型領域２１，２２のドレイン側の面は、ｎ型電流拡散領域３（またはｎ-型ドリフト領域２）の内部に位置していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に位置していてもよい。第１，２ｐ+型領域２１，２２を設けることで、ＭＯＳＦＥＴのオフ時にゲート絶縁膜８にかかる電界を抑制することができる。
【００３８】
ｐ型炭化珪素層３２の内部には、ｎ+型ソース領域５および第１，２ｐ++型コンタクト領域６ａ，６ｂがそれぞれ選択的に設けられている。ｎ+型ソース領域５は、ｐ型炭化珪素層３２の表面領域（半導体基板１０のおもて面の表面層）に設けられている。また、ｎ+型ソース領域５は、隣り合うトレンチ７間にわたって設けられてトレンチ７の側壁に達しており、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｎ+型ソース領域５のドレイン側の面は、ｐ型炭化珪素層３２の内部に位置している。
【００３９】
第１，２ｐ++型コンタクト領域６ａ，６ｂは、隣り合うトレンチ７間（メサ領域）の例えば略中央部に、ｎ+型ソース領域５に接して、かつトレンチ７と離して設けられ、例えば深さ方向Ｚに第２ｐ+型領域２２に対向する。第１ｐ++型コンタクト領域６ａと第２ｐ++型コンタクト領域６ｂとで、半導体基板１０のおもて面から深さ方向Ｚへの不純物濃度プロファイルが従来構造のｐ++型コンタクト領域１０６（図１０，１１参照）と同じ不純物濃度プロファイルに設定される。
【００４０】
第１ｐ++型コンタクト領域６ａは、ｐ型炭化珪素層３２の表面領域に設けられているまた、第１ｐ++型コンタクト領域６ａは、半導体基板１０のおもて面側から見て、第１方向Ｘに所定間隔で複数配置されている。第１ｐ++型コンタクト領域６ａの周囲は、ｎ+型ソース領域５に囲まれている（図３）。第１ｐ++型コンタクト領域６ａの幅（第２方向Ｙの幅）ｗ２は、コンタクトホールの幅（第２方向Ｙの幅）ｗ４と等しく、例えば２．０μｍ程度であってもよい。第１ｐ++型コンタクト領域６ａとトレンチ７との間隔Ｄ１は、例えば１．１μｍ程度であってもよい。
【００４１】
第２ｐ++型コンタクト領域６ｂは、第１ｐ++型コンタクト領域６ａよりもドレイン側に設けられ、第１ｐ++型コンタクト領域６ａに接して、第１ｐ++型コンタクト領域６ａのドレイン側の面の全面を覆う。第２ｐ++型コンタクト領域６ｂのドレイン側の面は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもソース側に位置する。すなわち、第２ｐ++型コンタクト領域６ｂは、第２ｐ+型領域２２と離れて配置されている。第２ｐ++型コンタクト領域６ｂの深さを深くするほど、ＭＯＳＦＥＴのオン時に第２ｐ++型コンタクト領域６ｂ中のｐ型不純物（キャリア）の横方向（第２方向Ｙ）広がりが大きくなり、第２ｐ++型コンタクト領域６ｂがトレンチ７に近づいてしまう。このため、第２ｐ++型コンタクト領域６ｂの深さは浅いほうが好ましい。
【００４２】
また、第２ｐ++型コンタクト領域６ｂは、第１ｐ++型コンタクト領域６ａよりも第２方向Ｙの両側へ延在しており、ｎ+型ソース領域５のドレイン側の面の一部を覆う。すなわち、第２ｐ++型コンタクト領域６ｂの幅（第２方向Ｙの幅）ｗ３は、第１ｐ++型コンタクト領域６ａの幅ｗ２よりも広い。第２ｐ++型コンタクト領域６ｂは、半導体基板１０のおもて面側から見てトレンチ７に平行に第１方向Ｘに延びる直線状のレイアウトに配置されている。すなわち、第２ｐ++型コンタクト領域６ｂには、ｎ+型ソース領域５のみに接触する部分４１と、第１ｐ++型コンタクト領域６ａに接触する部分４２と、が第１方向Ｘに交互に繰り返し存在する。
【００４３】
第１，２ｐ++型コンタクト領域６ａ，６ｂは、例えば、所定箇所を開口したイオン注入用マスクを形成するためのフォトリソグラフィと、当該イオン注入用マスクを用いたｐ型不純物のイオン注入と、を１組とする工程を２回繰り返すことで形成すればよい。このとき、第２ｐ++型コンタクト領域６ｂの形成に用いるイオン注入用マスクの開口幅（≒幅ｗ３）を、第１ｐ++型コンタクト領域６ａの形成に用いるイオン注入用マスクの開口幅（≒ｗ２）よりも狭くすることで、第２ｐ++型コンタクト領域６ｂを第２方向Ｙの両側へ第１ｐ++型コンタクト領域６ａよりも延在させる。
【００４４】
第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２は、例えば０．４μｍ以上０．７μｍ以下程度であることが好ましい。その理由は、次の通りである。第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２が０．７μｍを超える場合、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ-型ドリフト領域２とのパンチスルーが生じやすくなるからである。一方、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２が０．４μｍ未満である場合、ＭＯＳＦＥＴのオン時に第２ｐ++型コンタクト領域６ｂ中のキャリアの横方向広がりにより第２ｐ++型コンタクト領域６ｂがトレンチ７に近づくことでゲート閾値電圧が高くなるからである。好ましくは、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２は、フォトリソグラフィのばらつき（第２ｐ++型コンタクト領域６ｂやトレンチ７を形成するための各イオン注入用マスクの位置合わせずれやパターン幅ずれ）のマージンを考慮して０．６μｍ以上であることがよい。
【００４５】
ｐ型ベース領域４の、トレンチ７の側壁に沿った部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）４ａである。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ１は、チャネル長Ｌである。チャネル長Ｌは、例えば０．０５μｍ以上０．１μｍ以下程度であってもよい。チャネル濃度は、例えば１×１０17／ｃｍ3以上１．５×１０17／ｃｍ3以下程度であってもよい。
【００４６】
層間絶縁膜１１は、トレンチ７に埋め込まれたゲート電極９を覆うように、半導体基板１０のおもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分でゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホール１１ａを介してｎ+型ソース領域５および第１ｐ++型コンタクト領域６ａに接し、これらの領域に電気的に接続されている。また、ソース電極１２は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。半導体基板１０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）には、ドレイン電極１３が設けられている。
【００４７】
以上、説明したように、実施の形態１によれば、ソース電極とのコンタクト領域を深さ方向に対向する第１，２ｐ++型コンタクト領域の２層構造とし、半導体基板のおもて面から深い位置に配置した第２ｐ++型コンタクト領域を第２方向両側に延在させて、ｎ+型ソース領域のドレイン側の面の一部を覆う。第１ｐ++型コンタクト領域は第１方向に所定の間隔で配置され、第２ｐ++型コンタクト領域は第１方向に延びる直線状のレイアウトに配置される。これにより、短チャネル化により低オン抵抗化を図った場合においても、第１方向に隣り合う第１ｐ++型コンタクト領域間に挟まれた部分（すなわち第１ｐ++型コンタクト領域を配置していない部分）で、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域とｎ-型ドリフト領域とがパンチスルーすることを抑制することができる。このため、短チャネル化により低オン抵抗化を図ることができるとともに、短チャネル化によるパンチスルーを抑制して耐圧低下を防止することができる。
【００４８】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４，５は、実施の形態２にかかる半導体装置の構造を示す断面図である。図４，５に示す実施の形態２にかかる半導体装置の第１，２ｐ++型コンタクト領域６ａ，６ｂのレイアウトは実施の形態１（図３）と同様であり、図４，５にはそれぞれ図３の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース領域４に第３ｐ+型領域（第４の第２導電型半導体領域）２３を設けることでハロー構造とした点である。
【００４９】
第３ｐ+型領域２３は、ｐ型炭化珪素層３２の内部においてトレンチ７の側壁付近に、トレンチ７の側壁から離して選択的に設けられている。ｐ型ベース領域４の、トレンチ７の側壁と第３ｐ+型領域２３との間の部分がチャネル領域４ａであり、第３ｐ+型領域２３は、チャネル領域４ａを挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。チャネル領域４ａの幅は、第３ｐ+型領域２３からトレンチ７の側壁までの距離である。チャネル濃度は、チャネル領域４ａおよび第３ｐ+型領域２３の不純物濃度で決まる。
【００５０】
また、第３ｐ+型領域２３は、例えば、ｎ+型ソース領域５に接し、かつトレンチ７、ｎ型電流拡散領域３および第２ｐ+型領域２２と離して配置されている。すなわち、第３ｐ+型領域２３のドレイン側の面は、ｐ型ベース領域４とｎ型電流拡散領域３との界面に達していない。第３ｐ+型領域２３のドレイン側の面がｐ型ベース領域４とｎ型電流拡散領域３との界面に達している、またはｐ型ベース領域４とｎ型電流拡散領域３との界面を越えてｎ型電流拡散領域３の内部に位置している場合、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）抵抗が大きくなるため、好ましくない。
【００５１】
第３ｐ+型領域２３は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。第３ｐ+型領域２３を設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さ（＝チャネル長Ｌ）を薄くしたり、ｐ型ベース領域４（チャネル領域４ａ）の不純物濃度を低くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができる。第３ｐ+型領域２３の幅（第２方向Ｙの幅）ｗ５は、例えば０．３μｍ以上０．４μｍ以下程度であってもよい。
【００５２】
第３ｐ+型領域２３は、例えば、トレンチ７の形成後、トレンチ７の内部にゲート絶縁膜８を形成する前に、トレンチ７の側壁への斜めの方向からのイオン注入（以下、斜めイオン注入とする）により形成される。第３ｐ+型領域２３は、第２ｐ++型コンタクト領域６ｂに接していてもよいし、第２ｐ++型コンタクト領域６ｂの一部と重なるように配置されていてもよい。第２ｐ++型コンタクト領域６ｂのドレイン側の面は、第３ｐ+型領域２３のドレイン側の面と同じ深さに位置してもよいし、第３ｐ+型領域２３のドレイン側の面よりもドレイン側に深い位置に位置してもよい。
【００５３】
以上、説明したように、実施の形態２によれば、ハロー構造とすることで、実施の形態１と同様の効果をさらに得ることができる。実施の形態２によれば、ハロー構造を採用してｐ型ベース領域の不純物濃度を低くした場合に特に有用である。
【００５４】
（実施例１）
次に、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２の範囲について検証した。図６〜８は、実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。図６〜８において、横軸はＭＯＳＦＥＴのオン時の第２ｐ++型コンタクト領域６ｂ中のキャリア（ｐ型不純物）の横方向（第２方向Ｙ）広がり幅であり、縦軸は半導体基板１０のおもて面（＝０μｍ）からの深さ方向Ｚの距離である。
【００５５】
上述した実施の形態２にかかる半導体装置の構造を備えたハロー構造のトレンチゲート型ＭＯＳＦＥＴを３つ用意した（以下、試料１−１〜１−３とする）。これらの試料１−１〜１−３は、それぞれ第２ｐ++型コンタクト領域６ｂの端部を便宜的に第３ｐ+型領域２３としてトレンチ７との間隔Ｄ２を０．３μｍ、０．４μｍおよび０．５μｍとした。第１，２ｐ++型コンタクト領域６ａ，６ｂおよび第１，２ｐ+型領域２１，２２を形成するためのイオン注入のｐ型ドーパント（ｐ型不純物）をアルミニウム（Ａｌ）とした。
【００５６】
また、試料１−１〜１−３の各部の寸法および不純物濃度は、第２ｐ++型コンタクト領域６ｂがトレンチ７の側壁に接さないように設定した。その理由は、第２ｐ++型コンタクト領域６ｂがトレンチ７の側壁に近い位置に配置されるほど、ゲート閾値電圧が第２ｐ++型コンタクト領域６ｂの影響を受けてしまうからである。トレンチ７および第２ｐ++型コンタクト領域６ｂの、半導体基板のおもて面に平行な方向の位置関係は、トレンチ７および第２ｐ++型コンタクト領域６ｂを形成するためのフォトリソグラフィのばらつきの影響を受ける。このため、第２ｐ++型コンタクト領域６ｂがトレンチ７の側壁に近い位置に配置されるほど、特性のばらつきが増大する虞がある。
【００５７】
第２ｐ+型領域２２は、第１ｐ+型領域２１と同じ条件（不純物濃度、厚さおよび深さ位置）で形成したｐ+型領域と、当該ｐ+型領域とほぼ同じ不純物濃度および幅のｐ+型領域と、を深さ方向Ｚに重ねた２層構造とした。これら試料１−１〜１−３について、ＭＯＳＦＥＴのオン時の第２ｐ++型コンタクト領域６ｂ中のキャリアの横方向広がりを測定した結果をそれぞれ図６〜８に示す。
【００５８】
図６に示す結果より、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．３μｍとした試料１−１では、ＭＯＳＦＥＴのオン時に第２ｐ++型コンタクト領域６ｂ中のキャリアの横方向広がりにより第２ｐ++型コンタクト領域６ｂがトレンチ７に接することが確認された（図６の符号Ｃ１で示す部分）。また、この試料１−１でゲート閾値電圧が高くなることが確認された。
【００５９】
一方、図７，８に示す結果より、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．４μｍ以上とした試料１−２，１−３においては、ＭＯＳＦＥＴのオン時、第２ｐ++型コンタクト領域６ｂ中のキャリアの横方向広がりがトレンチ７に達しないことが確認された（図７，８にそれぞれ符号Ｃ２，Ｃ３で示す部分）。これにより、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．４μｍ以上とすることがよいことがわかる。
【００６０】
（実施例２）
次に、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２と耐圧との関係について検証した。図９は、実施例２にかかる半導体装置の耐圧特性を示す特性図である。図９において、横軸はチャネル濃度（チャネル領域４ａの不純物濃度）であり、縦軸は耐圧である。上述した実施の形態２にかかる半導体装置の構造を備えたハロー構造のトレンチゲート型ＭＯＳＦＥＴを２つ用意した（以下、試料２−１，２−２とする）。これらの試料２−１，２−２は、それぞれ第２ｐ++型コンタクト領域６ｂの端部を便宜的に第３ｐ+型領域２３としてトレンチ７との間隔Ｄ２を０．７μｍおよび０．９５μｍとした。
【００６１】
また、比較として、従来のハロー構造のトレンチゲート型ＭＯＳＦＥＴ（図１３，１４参照。以下、従来例１とする）と、従来のトレンチゲート型ＭＯＳＦＥＴ（図１０，１１参照。以下、従来例２とする）と、を用意した。すなわち、ソース電極１２とのコンタクト領域を２層構造（第１，２ｐ++型コンタクト領域６ａ，６ｂ）とした試料２−１，２−２と、ソース電極１１２とのコンタクト領域を１層構造（ｐ++型コンタクト領域１０６）とした従来例１，２とを用意した。試料２−１，２−２および従来例１，２は、セルピッチを５μｍとした。
【００６２】
これらの試料２−１，２−２および従来例１，２をそれぞれ異なるチャネル濃度で複数用意し、耐圧を測定した結果を図９に示す。ここでは、実施の形態１にかかる半導体装置の製品として想定されるチャネル濃度を１×１０17／ｃｍ3以上１．５×１０17／ｃｍ3以下程度としている。
【００６３】
図９に示す結果より、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．９５μｍとした試料２−２では、従来例１，２と同様にチャネル濃度が低くなるほど耐圧が低下することが確認された。一方、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．７μｍとした試料２−１においては、チャネル濃度によらずほぼ一定の耐圧となることが確認された。これにより、第２ｐ++型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．７μｍ以下とすることがよいことがわかる。
【００６４】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、半導体基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により半導体基板に形成してもよい。
【００６５】
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に適用可能である。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。
【符号の説明】
【００６７】
１  ｎ+型出発基板
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
４  ｐ型ベース領域
４ａ  チャネル領域
５  ｎ+型ソース領域
６ａ  第１ｐ++型コンタクト領域
６ｂ  第２ｐ++型コンタクト領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  半導体基板
１１  層間絶縁膜
１１ａ  コンタクトホール
１２  ソース電極
１３  ドレイン電極
２１  第１ｐ+型領域
２２  第２ｐ+型領域
２３  第３ｐ+型領域（ハロー領域）
３１  ｎ-型炭化珪素層
３２  ｐ型炭化珪素層
４１  第２ｐ++型コンタクト領域がｎ+型ソース領域のみに接触する部分
４２  第２ｐ++型コンタクト領域が第１ｐ++型コンタクト領域に接触する部分
Ｄ１  第１ｐ++型コンタクト領域とトレンチとの間隔
Ｄ２  第２ｐ++型コンタクト領域とトレンチとの間隔
Ｌ  チャネル長
Ｐ１  セルピッチ
ｔ１  チャネル領域の厚さ
ｗ１  トレンチの幅
ｗ２  第１ｐ++型コンタクト領域の幅
ｗ３  第２ｐ++型コンタクト領域の幅
ｗ４  コンタクトホールの幅
ｗ５  第３ｐ+型領域の幅
Ｘ  半導体基板のおもて面に平行にストライプ状にトレンチが延びる方向（第１方向）
Ｙ  半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ  深さ方向
【図１】
2019160901.tif 000003
【図２】
2019160901.tif 000004
【図３】
2019160901.tif 000005
【図４】
2019160901.tif 000006
【図５】
2019160901.tif 000007
【図６】
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【図７】
2019160901.tif 000009
【図８】
2019160901.tif 000010
【図９】
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【図１０】
2019160901.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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