(57)【要約】【課題】半導体装置の歩留まりを向上する。【解決手段】実施形態の半導体装置１は、基板と、第１乃至第３導電体と、第１及び第２コンタクトとを含む。基板２０は、コア領域ＣＲと、コア領域の外周を囲うように設けられた周辺領域ＣＳＲと、を有する。第１導電体は、基板のコア領域で、基板の上方の第１層ＰＳに設けられている。第１コンタクトＣＣは、基板の表面と交差する第１方向に延伸し、第１導電体上に設けられる。第２導電体は、基板の周辺領域で、第１層に設けられ且つ第１導電体と絶縁される。第３導電体は、第２導電体と基板との間に設けられる。第２コンタクトＣ３は、第１方向に延伸し、第２導電体を貫通し且つ第３導電体上に設けられ、基板の表面に平行な第２方向における幅が、第１層に含まれた基板の表面と平行な面を境界面として変化する。【選択図】図２４
2019160922.tif 000002
【特許請求の範囲】
【請求項１】
コア領域と、前記コア領域の外周を囲うように設けられた周辺領域と、を有する基板と、
前記基板の前記コア領域で、前記基板の上方の第１層に設けられた第１導電体と、
前記基板の表面と交差する第１方向に延伸し、前記第１導電体上に設けられた第１コンタクトと、
前記基板の前記周辺領域で、前記第１層に設けられ且つ前記第１導電体と絶縁された第２導電体と、
前記第２導電体と前記基板との間に設けられた第３導電体と、
前記第１方向に延伸し、前記第２導電体を貫通し且つ前記第３導電体上に設けられ、前記基板の表面に平行な第２方向における幅が、前記第１層に含まれた前記基板の表面と平行な面を境界面として変化する第２コンタクトと、
を備える半導体装置。
【請求項２】
前記第２コンタクトは、前記第２方向における幅が前記境界面で不連続に変化する
請求項１に記載の半導体装置。
【請求項３】
前記第２導電体と前記第３導電体と前記第２コンタクトとのそれぞれは、前記コア領域を囲っている、
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記基板の表面と平行な面における前記第２コンタクトの断面形状は環状である、
請求項３に記載の半導体装置。
【請求項５】
前記第２コンタクトは、前記境界面よりも前記基板から離れた第１部分及び前記境界面よりも前記基板に近い第２部分とを通して前記第１方向に延伸した第４導電体と、前記第１部分における前記第４導電体の側面に設けられた第１絶縁膜と、前記第２部分における前記第４導電体の側面に設けられ且つ前記第１絶縁膜から離れた第２絶縁膜と、を含む、
請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０１１７２８９号明細書
【特許文献２】特開２０１３−１３１５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の歩留まりを向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板と、第１乃至第３導電体と、第１及び第２コンタクトとを含む。基板は、コア領域と、コア領域の外周を囲うように設けられた周辺領域と、を有する。第１導電体は、基板のコア領域で、基板の上方の第１層に設けられている。第１コンタクトは、基板の表面と交差する第１方向に延伸し、第１導電体上に設けられる。第２導電体は、基板の周辺領域で、第１層に設けられ且つ第１導電体と絶縁される。第３導電体は、第２導電体と基板との間に設けられる。第２コンタクトは、第１方向に延伸し、第２導電体を貫通し且つ第３導電体上に設けられ、基板の表面に平行な第２方向における幅が、第１層に含まれた基板の表面と平行な面を境界面として変化する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の構成例を示すブロック図。
【図２】実施形態に係る半導体装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。
【図４】実施形態に係る半導体装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図５】実施形態に係る半導体装置の備えるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図６】実施形態に係る半導体装置の備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。
【図７】実施形態に係る半導体装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
【図８】実施形態に係る半導体装置の平面レイアウトにおいてエッチングストッパが形成される領域とスリットが形成される領域とクラックストッパが形成される領域との一例を示す平面図。
【図９】実施形態に係る半導体装置のクラックストッパ領域における断面構造の一例を示す断面図。
【図１０】実施形態に係る半導体装置のクラックストッパ領域における断面構造の一例を示す断面図。
【図１１】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１２】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１３】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１４】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１５】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１６】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１７】実施形態に係る半導体装置の製造工程の一例を示す平面レイアウト図。
【図１８】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図１９】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図２０】実施形態に係る半導体装置の製造工程の一例を示す、クラックストッパ領域の平面レイアウト図。
【図２１】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図２２】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図２３】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図２４】実施形態に係る半導体装置の製造工程の一例を示す、セル領域、引出領域、及びクラックストッパ領域の断面図。
【図２５】実施形態の第１変形例におけるクラックストッパ領域の断面構造の一例を示す断面図。
【図２６】実施形態の第２変形例におけるクラックストッパ領域の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
【０００８】
［１］実施形態
以下に、実施形態に係る半導体装置１について説明する。
【０００９】
［１−１］構成
［１−１−１］半導体装置１の全体構成
図１は、実施形態に係る半導体装置１の構成例を示している。実施形態に係る半導体装置１は、外部のメモリコントローラ２によって制御され、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。
【００１０】
半導体装置１は、図１に示すように、例えばメモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
【００１１】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられている。各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１２】
ロウデコーダ１１は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて１つのブロックＢＬＫを選択する。そしてロウデコーダ１１は、例えば選択されたワード線と非選択のワード線とのそれぞれに所望の電圧を印加する。
【００１３】
センスアンプ１２は、書き込み動作において、半導体装置１がメモリコントローラ２から受信した書き込みデータＤＡＴを保持し、書き込みデータＤＡＴに基づいてビット線に所望の電圧を印加する。また、センスアンプ１２は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果に基づいた読み出しデータＤＡＴをメモリコントローラ２に出力する。
【００１４】
シーケンサ１３は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体装置１全体の動作を制御する。半導体装置１及びメモリコントローラ２間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体装置１及びメモリコントローラ２間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００１５】
コマンドラッチイネーブル信号ＣＬＥは、半導体装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００１６】
以上で説明した半導体装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１７】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００１８】
ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられ、各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００１９】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２０】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２１】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２２】
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインを共通接続する。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
【００２３】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。半導体装置１において、「１ページデータ」と呼ばれる記憶容量は、例えばセルユニットＣＵ内のメモリセルトランジスタＭＴのそれぞれが１ビットデータを記憶する場合における、当該セルユニットＣＵの記憶容量に相当する。
【００２４】
以上でメモリセルアレイ１０の回路構成について説明したが、メモリセルアレイ１０は上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。
【００２５】
各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
【００２６】
［１−１−３］半導体装置１の構造
（半導体装置１全体の平面レイアウト）
図３は、実施形態に係る半導体装置１が形成される半導体基板２０上の構成要素の平面レイアウトの一例を示している。尚、以下の説明で参照される図面において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
【００２７】
半導体基板２０上の領域には、図３に示すように、コア領域ＣＲ、クラックストッパ領域ＣＳＲ、及びガードリング領域ＧＲＲが含まれている。
【００２８】
コア領域ＣＲは、メモリセルアレイ１０が形成される領域である。コア領域ＣＲは、例えば矩形に形成され、半導体基板２０の中央部に設けられる。これに限定されず、コア領域ＣＲは任意の領域に配置され得る。尚、半導体装置１が複数のメモリセルアレイ１０を備える場合には、半導体基板２０上に複数のコア領域ＣＲが設けられても良い。
【００２９】
クラックストッパ領域ＣＳＲは、例えば四角環状に形成され、コア領域ＣＲの外周を囲むように設けられる。半導体基板２０上に複数のコア領域ＣＲが設けられる場合、クラックストッパ領域ＣＳＲは、複数のコア領域ＣＲを囲むように設けられても良いし、複数のクラックストッパ領域ＣＳＲが複数のコア領域ＣＲをそれぞれ囲むように設けられても良い。
【００３０】
尚、本明細書において「四角環状」とは、対象の構成要素が少なくとも互いに交差する方向に延伸する部分を有しつつ環状に形成されていれば良く、角部分が斜めに形成されていても良く、辺が直線状に形成されていない部分を有していても良い。また、本明細書において「環状」は、円形に限定されず、四角環状も含んでいる。
【００３１】
クラックストッパ領域ＣＳＲには、後述するクラックストッパＣＳが形成される。クラックストッパＣＳは、例えばダイシング工程において、半導体装置１の端部にクラックや層間絶縁膜等の剥離が発生した際に、半導体装置１の内側（例えばコア領域ＣＲ）にクラックあるいは剥離が到達することを抑制する。また、クラックストッパＣＳは、半導体装置１の端部からコア領域ＣＲに水分等が浸透するのを抑制する。
【００３２】
さらに、クラックストッパＣＳは、ダイシング工程あるいはパッケージング工程において、外部からサージが侵入するのを抑制し、ガードリングの配線層における過電流の発生を抑制する。また、クラックストッパＣＳは、半導体装置１の上層に設けられた配線の、半導体基板２０上のＮ型ウェル領域又はＰ型ウェル領域への接続に使用される。他に、クラックストッパＣＳは、半導体装置１の層間絶縁膜（例えばテトラエトキシシラン（ＴＥＯＳ））で発生する応力を抑制する。
【００３３】
ガードリング領域ＧＲＲは、例えば四角環状に形成され、クラックストッパ領域ＣＳＲの外周を囲むように設けられる。ガードリング領域ＧＲＲには、ガードリングが形成される。ガードリングは、電源線、ウェル等の電位を安定させるために、半導体装置１の外周を同電位（接地電位ＶＳＳ）に固定する。また、ガードリングは、例えば半導体装置１の端部に露出したシリコンから電荷をもった不純物などが侵入することを抑制する。
【００３４】
クラックストッパ領域ＣＳＲに囲まれた領域には、ロウデコーダ１１やセンスアンプ１２等の周辺回路が形成される。これらの周辺回路は、コア領域ＣＲに形成されても良い。この場合に周辺回路は、半導体基板２０とメモリセルアレイ１０との間、すなわちメモリセルアレイ１０の下部に設けられる。周辺回路のうちロウデコーダ１１は、例えばコア領域ＣＲとクラックストッパ領域ＣＳＲとの間の領域を介して、メモリセルアレイ１０に設けられた各種配線（例えばワード線ＷＬ）に電気的に接続される。
【００３５】
尚、実施形態に係る半導体装置１において、クラックストッパ領域ＣＳＲとガードリング領域ＧＲＲとの配置は、入れ替えられても良い。実施形態に係る半導体装置１において、クラックストッパ領域ＣＳＲとガードリング領域ＧＲＲとが設けられる領域は、半導体装置１のエッジシール部、又は周辺領域とも称される。
【００３６】
（メモリセルアレイ１０の構造）
図４は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を示し、コア領域ＣＲ内においてＹ方向に配列する複数のブロックＢＬＫのうち、ブロックＢＬＫ０に対応する構造体を抽出して示している。
【００３７】
ブロックＢＬＫ０のストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、図４に示すように、例えば各々がＸ方向に延伸して設けられ、Ｙ方向に配列している。また、ストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、スリットＳＬＴによって囲まれている。つまり、Ｙ方向に隣り合うストリングユニットＳＵの間には、Ｘ方向に延伸したスリットＳＬＴが設けられる。
【００３８】
言い換えると、Ｘ方向に延伸した複数のスリットＳＬＴが、Ｙ方向に配列している。Ｙ方向に延伸した２本のスリットＳＬＴが、Ｘ方向に延伸した複数のスリットＳＬＴのＸ方向における一端部分と他端部分とをそれぞれ繋ぐように設けられる。Ｙ方向に延伸した２本のスリットＳＬＴと、Ｙ方向に隣り合うスリットＳＬＴとの間の構造体が、１つのストリングユニットＳＵに対応している。尚、スリットＳＬＴに囲まれた各領域には、複数のストリングユニットＳＵが設けられても良い。
【００３９】
コア領域ＣＲにおいて、ストリングユニットＳＵに対応する構造体が設けられた領域は、さらにセル領域ＣＡ及び引出領域ＨＡに分類される。まず、ストリングユニットＳＵのセル領域ＣＡにおける詳細な構造について説明する。
【００４０】
セル領域ＣＡは、実質的にデータを保持する領域である。セル領域ＣＡには、複数のメモリピラーＭＰが例えば千鳥状に設けられている。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。尚、図４に示されたメモリピラーＭＰの個数は模式的なものであり、メモリピラーＭＰの個数は図示された個数に限定されない。
【００４１】
図５は、実施形態におけるメモリセルアレイ１０のセル領域ＣＡにおける詳細な平面レイアウトの一例を示している。
【００４２】
複数のビット線ＢＬは、図５に示すように、例えば各々がＹ方向に延伸し、Ｘ方向に配列している。そして、複数のビット線ＢＬの各々は、ストリングユニットＳＵ毎に１つのメモリピラーＭＰに接続される。
【００４３】
具体的には、各ストリングユニットＳＵにおいて、メモリピラーＭＰの各々には例えば２本のビット線ＢＬがオーバーラップしている。そして、オーバーラップした２本のビット線ＢＬのうち１本のビット線ＢＬが、柱状のコンタクトＶＹを介して対応するメモリピラーＭＰに接続される。
【００４４】
図６は、図４のＶＩ−ＶＩ線に沿ったメモリセルアレイ１０の断面構造の一例を示している。尚、以下の説明で参照される断面図は、図を参照し易くするために、層間絶縁膜、配線、及びコンタクト等の構成要素を適宜省略して示している。
【００４５】
セル領域ＣＡにおいて半導体装置１は、図６に示すように、例えば、半導体基板２０、導電体２２、２３、２５、２７，３０〜４１、４７及び４８、柱状のコンタクト２１、２４、２６、４６及びＶＹ、並びにメモリピラーＭＰを含んでいる。
【００４６】
半導体基板２０上には、例えばコンタクト２１が設けられている。コンタクト２１は、半導体基板２０に設けられた不純物拡散領域（図示せず）に接続されている。コンタクト２１上には、導電体２２が設けられる。例えば、隣り合うコンタクト２１間には、導電体２３が設けられる。導電体２３は、例えば半導体基板２０上に形成されたトランジスタＴＲのゲート電極として機能する。
【００４７】
導電体２２上には、例えばコンタクト２４が設けられる。コンタクト２４上には、導電体２５が設けられている。導電体２５上には、例えばコンタクト２６が設けられる。コンタクト２６上には、例えば導電体２７が設けられる。
【００４８】
導電体２７が設けられた層よりも上層には、層間絶縁膜を介して導電体３０が設けられる。導電体３０は、ＸＹ平面に平行な板状に形成され、例えばソース線ＳＬに対応している。導電体３０上には、ＸＺ平面に平行に設けられた複数のスリットＳＬＴが、Ｙ方向に配列している。導電体３０上且つ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。
【００４９】
導電体３０上且つ隣り合うスリットＳＬＴ間には、例えば、半導体基板２０側から順に、導電体３１〜４０が設けられる。これらの導電体のうちＺ方向に隣り合う導電体は、層間絶縁膜を介して積層される。導電体３１〜４０のそれぞれは、ＸＹ平面に平行な板状に形成される。
【００５０】
例えば、導電体３１は選択ゲート線ＳＧＳに対応し、導電体３２〜３９はそれぞれワード線ＷＬ０〜ＷＬ７に対応し、導電体４０は選択ゲート線ＳＧＤに対応している。導電体３１は、半導体装置１の製造工程におけるエッチングストッパとしても使用される。導電体３１としては、例えばポリシリコンが使用される。
【００５１】
各メモリピラーＭＰは、導電体３１〜４０のそれぞれを貫通（通過）した柱状に設けられ、導電体３０に接触している。また、メモリピラーＭＰは、例えばブロック絶縁膜４２、絶縁膜４３、トンネル酸化膜４４、及び半導体部材４５を含んでいる。
【００５２】
ブロック絶縁膜４２は、半導体装置１の製造プロセスで形成される柱状のメモリホールＭＨの内壁に設けられる。言い換えると、ブロック絶縁膜４２は、円筒状に設けられる。ブロック絶縁膜４２の内壁には、絶縁膜４３が設けられる。絶縁膜４３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【００５３】
絶縁膜４３の内壁には、トンネル酸化膜４４が設けられている。トンネル酸化膜４４の内壁には、導電性の半導体部材４５が設けられている。半導体部材４５は、ＮＡＮＤストリングＮＳの電流経路として機能する。尚、半導体部材４５の内壁には、さらに異なる材料が形成されていても良い。
【００５４】
以上で説明したメモリピラーＭＰと導電体３１とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体３２〜３９のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと導電体４０とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００５５】
メモリピラーＭＰの上面よりも上層には、層間絶縁膜を介して導電体４１が設けられている。導電体４１は、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体４１は、図５に示されたビット線ＢＬのようにＹ方向に配列している。
【００５６】
導電体４１は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラーＭＰ内の半導体部材４５上に柱状のコンタクトＶＹが設けられ、コンタクトＶＹ上に柱状のコンタクト４６が設けられ、コンタクト４６上に１つの導電体４１が設けられる。
【００５７】
導電体４１が設けられた層よりも上層には、層間絶縁膜を介して導電体４７が設けられている。導電体４７が設けられた層よりも上層には、層間絶縁膜を介して導電体４８が設けられている。導電体４７及び４８は、例えば、メモリセルアレイ１０に設けられた配線と、メモリセルアレイ１０下に設けられた周辺回路とを接続するための配線に対応している。導電体４７と導電体４８との間は、柱状のコンタクトで接続され得る。
【００５８】
以下では、導電体２２が設けられた層のことを配線層Ｄ０と称し、導電体２５が設けられた層のことを配線層Ｄ１と称し、導電体２７が設けられた層のことを配線層Ｄ２と称する。導電体３１が設けられた層のことを配線層ＰＳと称する。導電体４１が設けられた層のことを配線層Ｍ０と称し、導電体４７が設けられた層のことを配線層Ｍ１と称し、導電体４８が設けられた層のことを配線層Ｍ２と称する。
【００５９】
また、半導体基板２０の表面と配線層Ｄ０に設けられた導電体との間を接続するコンタクトのことをコンタクトＣ０と称し、配線層Ｄ０に設けられた導電体と配線層Ｄ１に設けられた導電体との間を接続するコンタクトのことをコンタクトＣ１と称し、配線層Ｄ１に設けられた導電体と配線層Ｄ２に設けられた導電体との間を接続するコンタクトのことをコンタクトＣ２と称する。
【００６０】
以上で説明したメモリセルアレイ１０の構造において、半導体基板２０上に形成されたトランジスタＴＲと、配線層Ｄ０〜Ｄ２に形成された導電体と、コンタクトＣ０〜Ｃ２とによって形成された回路が、半導体装置１の周辺回路に対応している。
【００６１】
図４に戻り、ストリングユニットＳＵの引出領域ＨＡにおける詳細な構造について説明する。引出領域ＨＡは、セル領域ＣＡに設けられたＮＡＮＤストリングＮＳに接続された各種配線とロウデコーダ１１との間を電気的に接続するための領域である。
【００６２】
引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体は、それぞれ上層の導電体と重ならない部分を有している。例えば、各種配線に対応する複数の導電体の端部は、階段状に設けられている。また、図４に示す例において、ワード線ＷＬに対応する導電体の端部は、２列の階段状に設けられる。
【００６３】
そして、引出領域ＨＡには、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれに対応して、柱状のコンタクトＣＣが設けられている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、対応するコンタクトＣＣを介して、ロウデコーダ１１に電気的に接続される。
【００６４】
図７は、図４のＶＩＩ−ＶＩＩ線に沿ったメモリセルアレイ１０の断面構造の一例を示している。尚、半導体基板２０及び導電体３０間にはセル領域ＣＡと同様に周辺回路が形成されるため、半導体基板２０及び導電体３０間についての説明は省略する。
【００６５】
引出領域ＨＡにおいて半導体装置１は、図７に示すように、例えば、半導体基板２０、導電体３０〜４０の端部、導電体５３及び５５、並びに柱状のコンタクトＣＣ、５２及び５４を含んでいる。
【００６６】
導電体５３は、セル領域ＣＡから引出領域ＨＡに引き出された各種配線と、ロウデコーダ１１との間を接続するための配線である。複数の導電体５３は、導電体３１〜４０のそれぞれに対応して設けられている。図７には、導電体３２、３４、３６及び３８のそれぞれの端部と、対応する導電体５３との間のコンタクトＣＣ及び５２とが示されている。
【００６７】
具体的には、例えば導電体３２のＸ方向における端部上にコンタクトＣＣが設けられている。コンタクトＣＣは、スペーサ５０及び導電体５１を含んでいる。スペーサ５０は、半導体装置１の製造プロセスで形成される柱状のコンタクトホールＣＨの内壁に設けられている。スペーサ５０の内壁には、導電体５１が設けられる。
【００６８】
言い換えると、コンタクトＣＣは柱状の導電体５１を含み、導電体５１の側面がスペーサ５０で覆われている。スペーサ５０としては、例えば酸化シリコンＳｉＯ２や窒化シリコンＳｉＮ等の絶縁体が使用される。導電体５１としては、例えばタングステン（Ｗ）が使用される。
【００６９】
そして、対応する導電体５１と導電体５３との間にコンタクト５２が設けられ、例えば導電体３２と対応する導電体５３との間が電気的に接続される。同様に、図示せぬ領域を含めて、導電体３１、及び３３〜５０のそれぞれの端部と、対応する導電体５３との間にそれぞれコンタクトＣＣが設けられる。
【００７０】
図７には、例えば導電体３６に対応する導電体５３上に、柱状のコンタクト５４が設けられている。コンタクト５４上には、導電体５５が設けられている。同様に、図示されない領域において、対応する導電体５３と導電体５５との間には、それぞれコンタクト５４が設けられている。そして、各種配線は、図示されない領域において、メモリセルアレイ１０下に設けられたロウデコーダ１１に電気的に接続される。
【００７１】
以上で説明した半導体装置１の配線層ＰＳにおける、導電体３１及びスリットＳＬＴの平面レイアウトの一例について、図８を用いて説明する。図８は、実施形態に係る半導体装置１の平面レイアウトにおいてエッチングストッパ（導電体３１）が形成される領域とスリットＳＬＴが形成される領域との一例を示している。
【００７２】
導電体３１が形成される領域は、図８に示すように、例えば、領域ＲＧ０〜ＲＧ２並びにＬＰ１〜ＬＰ４に分類される。
【００７３】
例えば、領域ＲＧ０は、コア領域ＣＲに対応して設けられた矩形の領域である。領域ＲＧ０内には、図４を用いて説明したスリットＳＬＴが設けられている。領域ＲＧ１は、領域ＲＧ０の外周を囲むように設けられた四角環状の領域である。領域ＲＧ１内には、例えばクラックストッパ領域ＣＳＲが含まれている。領域ＲＧ２は、領域ＲＧ１の外周を囲むように設けられた四角環状の領域である。領域ＲＧ２内には、例えばガードリング領域ＧＲＲが含まれている。
【００７４】
領域ＬＰ１〜ＬＰ４のそれぞれは、ライン状の領域である。領域ＬＰ１及びＬＰ２のそれぞれは、領域ＲＧ０及びＲＧ１間を繋いでいる。領域ＬＰ３及びＬＰ４のそれぞれは、領域ＲＧ１及びＲＧ２間を繋いでいる。尚、領域ＲＧ０及びＲＧ１間を繋ぐ領域ＬＰと、領域ＲＧ１及びＲＧ２間を繋ぐ領域ＬＰとのそれぞれは、少なくとも１つずつ設けられていれば良い。
【００７５】
スリットＳＬＴに囲まれた導電体３１は、その他の領域（例えば、領域ＲＧ１及びＲＧ２）に設けられた導電体３１から絶縁されている。その他の領域に設けられた導電体３１は、例えば接地されている。つまり、例えば領域ＲＧ１に設けられた導電体３１の電位は、接地電圧に固定されている。
【００７６】
尚、コア領域ＣＲ内の引出領域ＨＡにおいて、セル領域ＣＡから引き出された各種配線は、導電体３１の領域ＲＧ０及びＲＧ１間の領域を介して、半導体基板２０上に設けられたロウデコーダ１１に電気的に接続される。
【００７７】
以上で説明したメモリセルアレイ１０の構造において、選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体３１が割り当てられても良いし、複数層に設けられた導電体３１に互いに異なる材料を用いても良い。選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体４０が割り当てられても良い。導電体３１及び導電体４０間に設けられる導電体の個数は、ワード線ＷＬの本数に基づいて設計される。
【００７８】
１つのＮＡＮＤストリングＮＳは、複数のメモリピラーＭＰがＺ方向に連結された構造であっても良い。メモリピラーＭＰ及び導電体４１間は、１本又は３本以上のコンタクトを介して電気的に接続されても良いし、複数のコンタクトを用いる場合にその他の配線を介して電気的に接続されても良い。
【００７９】
周辺回路を形成する配線層の層数は、配線層Ｄ０〜Ｄ２の３層に限定されず、任意の層数に設計され得る。ビット線ＢＬが設けられた配線層Ｍ０よりも上層に設けられる配線層の層数は、配線層Ｍ１及びＭ２の２層に限定されず、任意の層数に設計され得る。
【００８０】
（クラックストッパ領域ＣＳＲにおける半導体装置１の構造）
続けて図８を用いて、クラックストッパ領域ＣＳＲにおける半導体装置１の詳細な構造について説明する。
【００８１】
クラックストッパ領域ＣＳＲには、図８に示すように、例えば２つのクラックストッパＣＳ１及びＣＳ２が設けられている。クラックストッパＣＳ１及びＣＳ２のそれぞれは、例えば四角環状に形成されている。クラックストッパＣＳ１の外周は、クラックストッパＣＳ２に囲まれている。尚、図８に示す例では、各クラックストッパＣＳがコア領域ＣＲの外周を囲んでいるが、各クラックストッパＣＳは複数に分離されていても良い。
【００８２】
図９は、図８のＩＸ−ＩＸ線に沿ったクラックストッパ領域ＣＳＲにおける半導体装置１の断面構造の一例を示している。図１０は、図８のＸ−Ｘ線に沿ったクラックストッパ領域ＣＳＲにおける半導体装置１の断面構造の一例を示している。以下に、図９及び図１０を用いて、クラックストッパＣＳの詳細な構造について説明する。
【００８３】
クラックストッパ領域ＣＳＲにおいて半導体基板２０の表面内には、例えばＮ型ウェル領域６０及びＰ型ウェル領域６１が形成される。例えば、Ｎ型ウェル領域６０及びＰ型ウェル領域６１は、それぞれクラックストッパＣＳ１及びＣＳ２に対応して設けられる。
【００８４】
例えば、Ｎ型ウェル領域６０内の半導体基板２０の表面を含む領域には、Ｎ＋不純物拡散領域６２が形成される。Ｐ型ウェル領域６１内の半導体基板２０の表面を含む領域には、Ｐ＋不純物拡散領域６３が形成される。Ｎ＋不純物拡散領域６２とＰ＋不純物拡散領域６３との間の領域には、絶縁領域ＳＴＩが形成される。
【００８５】
各クラックストッパＣＳは、導電体６４〜６６及び６９〜７１、並びにコンタクトＣ０〜Ｃ３及びＶ０〜Ｖ２を含んでいる。
【００８６】
コンタクトＣ０は、Ｙ方向に延伸し、Ｎ＋不純物拡散領域６２及びＰ＋不純物拡散領域６３上にそれぞれ設けられている。クラックストッパＣＳ１及びＣＳ２のその他の構造は同様のため、以下ではクラックストッパＣＳ１についてのみ説明する。
【００８７】
コンタクトＣ０上には、Ｙ方向に延伸した導電体６４が設けられる。導電体６４上には、Ｙ方向に延伸したコンタクトＣ１が設けられる。コンタクトＣ１上には、Ｙ方向に延伸した導電体６５が設けられる。導電体６５上には、Ｙ方向に延伸したコンタクトＣ２が設けられる。コンタクトＣ２上には、Ｙ方向に延伸した導電体６６が設けられる。尚、導電体６４〜６６は、それぞれ配線層Ｄ０〜Ｄ２に設けられる。
【００８８】
導電体６６上には、ＹＺ平面に平行な板状のコンタクトＣ３が設けられる。コンタクトＣ３は、配線層ＰＳを境界として２つの部分（Ｃ３Ｌ及びＣ３Ｕ）を有する。以下では、下層に対応するコンタクトＣ３のことをコンタクトＣ３Ｌ、上層に対応するコンタクトＣ３のことをコンタクトＣ３Ｕと称する。
【００８９】
コンタクトＣ３は、スペーサ６７及び導電体６８を含んでいる。スペーサ６７は、半導体装置１の製造プロセスで形成されるコンタクトスリットＣＬの側壁に設けられている。具体的には、コンタクトＣ３Ｌの側壁部分には、スペーサ６７Ｌが設けられ、コンタクトＣ３Ｕの側壁部分には、スペーサ６７Ｕが設けられている。スペーサ６７Ｌ及び６７Ｕ間は離れており、スペーサ６７Ｌ及び６７Ｕ間を含む領域が、コンタクトＣ３Ｌ及びＣ３Ｕの境界部分ＢＰに対応している。スペーサ６７としては、例えば酸化シリコンＳｉＯ２や窒化シリコンＳｉＮ等の絶縁体が使用される。
【００９０】
コンタクトＣ３において、スペーサ６７Ｌ及び６７Ｕよりも内側には、導電体６８が設けられている。導電体６８は、境界部分ＢＰにおいて導電体３１に接触し、コンタクトＣ３の底部において導電体６６に接触している。つまり、導電体６８は、接触した導電体３１及び６６のそれぞれと電気的に接続されている。導電体６８としては、例えばタングステン（Ｗ）が使用される。
【００９１】
例えば、コンタクトＣ３Ｕの最上部におけるＸ方向の寸法Ｌ１は、コンタクトＣ３Ｕの境界部分ＢＰにおけるＸ方向の寸法Ｌ２よりも大きい。コンタクトＣ３Ｌの境界部分ＢＰにおけるＸ方向の寸法Ｌ３は、寸法Ｌ２よりも小さい。図９に示すように、板状に形成されたコンタクトＣ３のＸ方向における幅は、例えば配線層ＰＳ内に含まれた境界部分ＢＰを境に大きく不連続に変化している。また、コンタクトＣ３Ｕのテーパー部ＴＰＵの角度は、コンタクトＣ３Ｌのテーパー部ＴＰＬの角度と異なることがある。
【００９２】
尚、コンタクトＣ３のＸ方向における幅は、図９においてＸ方向に対向するスペーサ６７の外側の間隔で示されているが、Ｘ方向に対向するスペーサ６７の内側の間隔、すなわち導電体６８のＸ方向における幅で定義されても良い。この場合においても、境界部分ＢＰにおけるコンタクトＣ３Ｕ及びＣ３Ｌの幅の関係は同様になる。
【００９３】
導電体６８上には、Ｙ方向に延伸したコンタクトＶ０が設けられる。コンタクトＶ０上には、Ｙ方向に延伸した導電体６９が設けられる。導電体６９上には、Ｙ方向に延伸したコンタクトＶ１が設けられる。コンタクトＶ１上には、Ｙ方向に延伸した導電体７０が設けられる。導電体７０上には、Ｙ方向に延伸したコンタクトＶ２が設けられる。コンタクトＶ２上には、Ｙ方向に延伸した導電体７１が設けられる。尚、導電体６９〜７１は、それぞれ配線層Ｍ０〜Ｍ２に設けられる。
【００９４】
以上で説明したクラックストッパＣＳの構造は、コア領域ＣＲを囲むように形成されている。言い換えると、四角環状のクラックストッパ領域ＣＳＲには、四角環状のクラックストッパＣＳが半導体基板２０上から配線層Ｍ２に亘って設けられている。半導体基板２０の表面と平行な面におけるコンタクトＣ３の断面は、四角環状に形成されている。クラックストッパ領域ＣＳＲにおいて、コンタクトＣ３と、導電体３１と、導電体６６とのそれぞれは、コア領域ＣＲを囲っている。
【００９５】
尚、実施形態に係る半導体装置１では、Ｎ型ウェル領域６０に対応したクラックストッパＣＳとＰ型ウェル領域６１に対応したクラックストッパＣＳとが設けられた場合を例に説明したが、これに限定されない。半導体装置１のクラックストッパ領域ＣＳＲには、クラックストッパＣＳが少なくとも１つ設けられていれば良く、クラックストッパＣＳが３つ以上設けられていても良い。
【００９６】
また、Ｎ型ウェル領域６０又はＰ型ウェル領域６１に対応するクラックストッパＣＳが２つ以上設けられる場合、同じ種類のウェルに接続される異なるクラックストッパＣＳ間で、例えばそれぞれに設けられた導電体７１が一体で形成されても良い。クラックストッパＣＳにおける導電体及びコンタクトとして使用される材料としては、例えばチタン、チタン窒化物及びタングステン等の金属材料が使用される。これに限定されず、クラックストッパＣＳには、任意の金属材料を使用することが可能である。
【００９７】
［１−２］半導体装置１の製造方法
次に、図１１〜図２４を用いて、ワード線ＷＬ等を形成するための絶縁体／置換部材の積層から、コンタクトＣ３が形成されるまでの製造プロセスについて説明する。図１１〜図２４のそれぞれは、実施形態に係る半導体装置１の製造工程の一例を示し、各製造工程におけるセル領域ＣＡ、引出領域ＨＡ、及びクラックストッパ領域ＣＳＲのそれぞれの断面構造又は平面レイアウトを示している。
【００９８】
以下で説明する各製造工程は、例えば図１１に示す製造途中の半導体装置１の構造から開始する。具体的には、図１１に示すように、半導体基板２０上には絶縁体を介して導電体３１が形成され、導電体３１は図８に示すような形状にパターニングされる。尚、半導体基板２０と、導電体３１が形成された配線層ＰＳとの間には、半導体装置１の制御回路等が形成され、図１１には、配線層Ｄ２に形成された１つのクラックストッパＣＳに対応する導電体６６と、セル領域ＣＡ及び引出領域ＨＡに形成された導電体３０とが示されている。
【００９９】
そして、図１２に示すように、導電体３１上に絶縁膜８０と置換部材８１とが交互に積層される。絶縁膜８０としては、例えば酸化シリコンＳｉＯ2等の酸化膜が使用され、置換部材８１としては、例えば窒化シリコンＳｉＮ等の窒化膜が使用される。置換部材８１が形成される層数は、例えばＮＡＮＤストリングＮＳに対応するワード線ＷＬ及び選択ゲート線ＳＧＤの本数に対応している。各置換部材８１は、下層から順に、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤに対応している。
【０１００】
次に、図１３に示すように、例えばフォトリソグラフィ及びエッチングによって、引出領域ＨＡにおける階段部分が形成される。言い換えると、隣り合う２つの置換部材８１のうち下層の置換部材８１が、上層の置換部材８１に対して重ならない部分を有する構造が形成される。階段部分が形成された後には、ウエハ全面に絶縁膜８２が形成され、ＣＭＰ（Chemical Mechanical Polishing）等によりウエハ上面が平坦化される。
【０１０１】
次に、図１４に示すように、異方性のエッチングによって、セル領域ＣＡ内にメモリホールＭＨが形成される。具体的には、メモリホールＭＨは、例えばＲＩＥ（Reactive ion etching）によって、複数の絶縁膜８０、複数の置換部材８１、及び導電体３１を貫通（通過）し、絶縁膜８２の上面から導電体３０の上面に達するように形成される。１つのメモリホールＭＨは、１つのメモリピラーＭＰに対応している。
【０１０２】
本工程における異方性のエッチングでは、例えばメモリホールＭＨが導電体３１（例えばポリシリコン膜）に到達した後、導電体３１に対してエッチングを施すことにより、メモリホールＭＨに導電体３１を貫通させる。その後、導電体３１下の絶縁体をエッチングすることにより、メモリホールＭＨの底部を導電体３０に到達させる。このように、導電体３１をエッチングストッパとして用いることにより、メモリホールＭＨの下端の位置が揃えられ、メモリホールＭＨが導電体３０に深く侵入することが抑制される。
【０１０３】
次に、図１５に示すように、メモリピラーＭＰが形成され、メモリピラーＭＰの上端よりも上層に保護膜８３が形成される。具体的には、メモリホールＭＨに、図６を用いて説明したメモリピラーＭＰ内のブロック絶縁膜４２、絶縁膜４３、トンネル酸化膜４４が順に形成される。そして、メモリホールＭＨの底部がエッチングされた後に、メモリホールＭＨ内に半導体部材４５が形成され、上面に形成された半導体部材４５等が除去された後に、保護膜８３が形成される。保護膜８３としては、例えばテトラエトキシシラン（ＴＥＯＳ）が使用される。尚、製造工程の説明で参照される図面では、メモリピラーＭＰの詳細な断面構造の図示が省略されている。
【０１０４】
次に、図１６に示すように、異方性のエッチングによって、セル領域ＣＡ及び引出領域ＨＡのそれぞれにスリットＳＬＴが形成され（セル領域ＣＡにおけるスリットＳＬＴは図示せず）、クラックストッパ領域ＣＳＲにスリットＳＴＣが形成される。本工程における異方性のエッチングでは、例えば導電体３１（例えばシリコン）をエッチングすることが可能な条件のＲＩＥが実行される。
【０１０５】
スリットＳＬＴは、絶縁膜８０及び置換部材８１が交互に積層された積層部と、保護膜８３、絶縁膜８２、及び導電体３１のそれぞれとを分断し、スリットＳＴＣは、保護膜８３、絶縁膜８２、及び導電体３１のそれぞれを分断する。
【０１０６】
スリットＳＬＴの底部は、例えば導電体３０の上面に到達する。スリットＳＴＣの底部は、例えば配線層Ｄ２及びＰＳ間に位置し、スリットＳＴＣは、例えば導電体３１を分断した領域が、導電体６６とオーバーラップするように形成される。
【０１０７】
本工程におけるスリットＳＬＴ及びＳＴＣの平面レイアウトが、図１７に示されている。図１７に示された導電体３１の領域は、図８を用いて説明した導電体３１の領域と同様である。
【０１０８】
図１７に示すように、スリットＳＬＴは、コア領域ＣＲにおいてストリングユニットＳＵを区切るように形成される。スリットＳＴＣは、クラックストッパ領域ＣＳＲにおいてクラックストッパＣＳに対応して形成される。尚、図１７に示すように、ガードリング領域ＧＲＲに１つ又は複数のスリットＳＴＣが設けられても良い。
【０１０９】
これにより、スリットＳＬＴは、コア領域ＣＲの各ストリングユニットＳＵに対応する導電体３１と、その他の領域に設けられた導電体３１との間を分断し、スリットＳＴＣは、スリットＳＴＣに囲まれた領域に設けられた導電体３１と、当該スリットＳＴＣの外側の領域に設けられた導電体３１との間を分断する。
【０１１０】
次に、図１８に示すように、置換部材８１が導電体（導電部材）に置換され、スリットＳＬＴ及びＳＴＣ内に絶縁体８４が形成される。具体的には、まずスリットＳＬＴを介したウェットエッチングによって置換部材８１が除去され、置換部材８１が除去された空間に導電体が形成される。この置換部材８１が除去された空間に形成された導電体が、例えば図６を用いて説明した導電体３２〜４０に対応している。
【０１１１】
そして、保護膜８３上とスリットＳＬＴ及びＳＴＣの側面に形成された導電体が除去され、スリットＳＬＴ及びＳＴＣの内部が絶縁体８４によって埋め込まれる。そして、保護膜８３上に形成された絶縁体８４は、エッチバックによって除去される。絶縁体８４は、例えばＣＶＤ（Chemical vapor deposition）によって形成され、絶縁体８４としては、例えば酸化シリコンＳｉＯ２が使用される。
【０１１２】
次に、図１９に示すように、保護膜８３上にハードマスク８５が形成される。具体的には、ハードマスク８５に対応する材料がウエハ全面に形成され、フォトリソグラフィ及び異方性のエッチングによって、所望の形状にパターニングされる。ハードマスク８５としては、例えばタングステン、アモルファスシリコン、又はサファイア等の無機材料が使用される。
【０１１３】
本工程では、例えば、クラックストッパ領域ＣＳＲのスリットＳＴＣ上に、コンタクトＣ３に対応するライン状のパターンが開口し、引出領域ＨＡの階段部分に、コンタクトＣＣに対応するドット状のパターンが開口する。また、例えばスリットＳＴＣの上端のＸ方向における幅Ｗ１は、対応するハードマスク８５の開口部分のＸ方向における幅Ｗ２よりも狭くなるように設計される。
【０１１４】
図２０には、図１７のクラックストッパ領域ＣＳＲに含まれた領域ＣＳＡにおける平面レイアウトが示されている。図２０に示すように、領域ＣＳＡにおいてハードマスク８５は、例えばクラックストッパＣＳ１及びＣＳ２に対応して開口している。具体的には、ＸＹ平面においてハードマスク８５の開口部分は、対応するスリットＳＴＣに含まれた絶縁体８４の上端部分を含むように形成される。
【０１１５】
言い換えると、ハードマスク８５の開口部分は、ＸＹ平面視において、スリットＳＴＣ内に形成された絶縁体８４の領域よりも広く且つスリットＳＴＣ内に形成された絶縁体８４の領域を含むように形成される。クラックストッパ領域ＣＳＲのその他の領域についても同様であり、ハードマスク８５は、クラックストッパ領域ＣＳＲでスリットＳＴＣが形成された部分が開口するように形成される。
【０１１６】
次に、図２１に示すように、ハードマスク８５を用いた異方性のエッチングによって、コンタクトホールＣＨ及びコンタクトスリットＣＬがそれぞれ形成される。
【０１１７】
本工程における異方性エッチングでは、例えばＲＩＥが利用される。そして、エッチングの条件は、シリコン酸化物のエッチング速度及びシリコン窒化物のエッチング速度が、シリコンのエッチング速度よりも高くなるような条件に設定される。このような条件では、コンタクトスリットＣＬ及びコンタクトホールＣＨが導電体３１（例えば、ポリシリコン）に到達したときに、導電体３１に対するエッチング速度が著しく遅くなる。このため、コンタクトスリットＣＬの線幅が、例えば配線層ＰＳを境界として変化する。
【０１１８】
本工程によって、各コンタクトホールＣＨの底面には、対応する導電体の表面が露出する。具体的には、例えば、選択ゲート線ＳＧＳに対応するコンタクトＣＣを形成するためのコンタクトホールＣＨ１は、導電体３１が露出するように形成される。ワード線ＷＬ０に対応するコンタクトＣＣを形成するためのコンタクトホールＣＨ２は、導電体３２が露出するように形成される。ワード線ＷＬ２に対応するコンタクトＣＣを形成するためのコンタクトホールＣＨ３は、導電体３４が露出するように形成される。コンタクトスリットＣＬの底面には、対応する導電体６６の表面が露出する。
【０１１９】
次に、図２２に示すように、ウエハ上面と、コンタクトスリットＣＬの内壁と、コンタクトホールＣＨの内壁とのそれぞれに絶縁膜８６が形成される。絶縁膜８６は、コンタクトＣＣ及びＣ３のそれぞれのスペーサに対応し、絶縁膜８６の形成には、例えばＣＶＤが使用される。
【０１２０】
次に、図２３に示すように、ウエハ上面と、コンタクトスリットＣＬの底部と、コンタクトホールＣＨの底部とのそれぞれに設けられた絶縁膜８６が、ＲＩＥ等の異方性エッチングによって除去される。これにより、保護膜８３上に形成された絶縁膜８６が除去され、コンタクトスリットＣＬの底部において導電体６６が露出し、コンタクトホールＣＨの底部において対応する導電体が露出する。
【０１２１】
本工程によって分断された絶縁膜８６は、引出領域ＨＡにおいて、図７を用いて説明したコンタクトＣＣのスペーサ５０になり、クラックストッパ領域ＣＳＲにおいて、図９を用いて説明したコンタクトＣ３のスペーサ６７になる。
【０１２２】
次に、図２４に示すように、コンタクトスリットＣＬの内部と、コンタクトホールＣＨの内部とのそれぞれに導電体を形成し、ウエハ上部に形成された導電体が除去される。具体的には、コンタクトＣＣ及びＣ３に対応する金属を堆積する処理が実行される。そして、金属が堆積された後に、ＣＭＰ等によって構造体の上面が平坦化され、コンタクトホールＣＨ及びコンタクトスリットＣＬ外に堆積された金属が除去される。
【０１２３】
これにより、コンタクトスリットＣＬの内部に導電体６８が形成され、底面において導電体６６と電気的に接続されたコンタクトＣ３の構造が形成される。コンタクトホールＣＨの内部に導電体５１が形成され、底面において対応する導電体と電気的に接続されたコンタクトＣＣの構造が形成される。
【０１２４】
以上で説明した製造工程によって、半導体装置１の各種配線と、コンタクトＣＣ及びＣ３とが形成される。尚、以上で説明した製造工程はあくまで一例であり、各処理の間にその他の処理が挿入されても良い。
【０１２５】
［１−３］実施形態の効果
以上で説明した実施形態に係る半導体装置１に依れば、半導体装置１の歩留まりを向上することが出来る。以下に、実施形態に係る半導体装置１の詳細な効果について説明する。
【０１２６】
メモリセルが三次元に積層された半導体記憶装置の製造工程では、例えば２種類の部材が交互に積層された積層体にメモリホールが形成され、メモリホール内にメモリセルのチャネルとなる半導体部材が形成される。
【０１２７】
このメモリホールを形成するエッチング工程では、エッチングの進行に伴いメモリホールの底部に正電荷が蓄積され、メモリホールの底部が到達した導電体（例えばソース線）が正に帯電することがあり、正に帯電した導電体と負に帯電したシリコンウエハとの間でアーキングが発生する恐れがある。
【０１２８】
これに対して、実施形態に係る半導体装置１では、メモリホールＭＨを形成する積層体に導電体３１が挿入されている。そして、実施形態に係る半導体装置１の製造工程のうち、メモリホールＭＨが形成されるエッチング工程では、図８に示された領域ＲＧ０（コア領域ＣＲ）の導電体３１と、領域ＲＧ２（半導体基板２０の外周部）の導電体３１とが、電気的に接続された構造を有している。
【０１２９】
この場合、メモリホールＭＨを形成するエッチング工程では、メモリホールＭＨの底部が導電体３１に到達した際に、メモリホールＭＨの底部に蓄積された正電荷が、導電体３１の領域ＲＧ１及びＲＧ２並びにＬＰ１〜ＬＰ４を介して、シリコンウエハ上に形成された構造体の表面に排出される。
【０１３０】
その結果、実施形態に係る半導体装置１の製造方法では、メモリホールＭＨを形成するエッチング工程で蓄積された正電荷がコア領域ＣＲの導電体３１に蓄積されることが抑制され、アーキングの発生が抑制される。
【０１３１】
それから、各ストリングユニットＳＵで選択ゲート線ＳＧＳとして使用される導電体３１と、その他の領域に形成された導電体３１との間は、図１７に示すように、メモリホールＭＨ形成後のスリットＳＬＴを形成する工程により分断される。このため、選択ゲート線ＳＧＳとして使用される導電体３１は、その他の領域に設けられた導電体３１と電気的に絶縁され、半導体装置１の制御に使用することが可能となる。
【０１３２】
また、実施形態に係る半導体装置１では、以上で説明したアーキング対策用の導電体３１が、半導体基板２０の周辺領域にも形成される。半導体基板２０の周辺領域には、例えば、クラックの防止や、水分等の進入防止や、上層配線の半導体基板２０のウェル領域への接続や、層間絶縁膜の応力抑制等に使用されるクラックストッパＣＳが形成される。
【０１３３】
そして、実施形態に係る半導体装置１の製造方法では、クラックストッパＣＳ内のコンタクトＣ３を形成する工程と、ワード線ＷＬ等に対応するコンタクトＣＣとを形成する工程とが同時に実行される。
【０１３４】
具体的には、実施形態に係る半導体装置１の製造方法では、ワード線ＷＬ等に対応する導電体を形成するためのスリットＳＬＴを形成する工程において、周辺領域に設けられた導電体３１を分断するスリットＳＴＣも同時に形成される。
【０１３５】
このスリットＳＴＣは、例えばＸＹ平面視において導電体６６と重なるように形成され、導電体６６の上部の領域における導電体３１を分断する。そして、形成されたスリットＳＴＣは、スリットＳＬＴと共に絶縁体８４で埋め込まれる。
【０１３６】
それから、ワード線ＷＬ等に対応する配線を引き出すためのコンタクトＣＣを形成する領域と、スリットＳＴＣよりも広い幅でスリットＳＴＣが形成された部分を含む領域とのそれぞれに対して開口を有するハードマスクが形成される。
【０１３７】
その後、異方性のエッチングを実行して、スリットＳＴＣにより分断された領域を介して導電体６６の表面が露出したコンタクトスリットＣＬと、ワード線ＷＬ等に対応する導電体の表面が露出したコンタクトホールＣＨとのそれぞれが形成され、形成されたコンタクトスリットＣＬ及びコンタクトホールＣＨ内にそれぞれコンタクトＣ３及びＣＣが形成される。
【０１３８】
以上のように、実施形態に係る半導体装置１の製造方法は、スリットＳＴＣにより導電体３１を分断することによって、コンタクトＣ３及びＣＣを１回の工程で形成することが出来る。つまり、実施形態に係る半導体装置１の製造方法は、製造工程を簡略化することが出来、製造コストを抑制することが出来る。
【０１３９】
実施形態に係る半導体装置１の製造方法によって形成されたコンタクトＣ３は、導電体３１が形成された配線層ＰＳに含まれたＸＹ平面と平行な面を境界として幅が異なる構造を有している。
【０１４０】
スリットＳＴＣの幅を広くして、スリットＳＴＣの幅よりも狭いコンタクトスリットＣＬを形成することも可能であるが、スリットＳＴＣ内にコンタクトスリットＣＬを開けることは、ハードマスクを形成する際のリソグラフィ工程における合わせずれや、コンタクトスリットＣＬ形成時のよれに対する制約が多い。また、スリットＳＴＣの幅を広くした場合には、図１８を用いて説明したようなスリットＳＴＣ内に絶縁体８４を埋め込む工程における埋め込み量とエッチバック量とが多くなり、製造コストが高くなってしまう。
【０１４１】
一方で、実施形態に係る半導体装置１では、コンタクトスリットＣＬの加工時において形成されるハードマスクの開口部分が、少なくともスリットＳＴＣによって導電体３１が分断された領域に重なるように設けられていれば良く、導電体６６に対する重ね合わせがセルフアラインによって行われる。
【０１４２】
その結果、実施形態に係る半導体装置１の製造方法では、コンタクトスリットＣＬ加工時における自由度を高くすることが出来、プロセス難易度を低下させることが出来る。従って、実施形態に係る半導体装置１は、プロセス難易度が高いことが原因である不良の発生を抑制することが出来るため、半導体装置１の歩留まりを向上することが出来る。
【０１４３】
［２］変形例等
実施形態の半導体装置は、基板と、第１乃至第３導電体と、第１及び第２コンタクトとを含む。基板は、コア領域と、コア領域の外周を囲うように設けられた周辺領域と、を有する。第１導電体は、基板のコア領域で、基板の上方の第１層に設けられている。第１コンタクトは、基板の表面と交差する第１方向に延伸し、第１導電体上に設けられる。第２導電体は、基板の周辺領域で、第１層に設けられ且つ第１導電体と絶縁される。第３導電体は、第２導電体と基板との間に設けられる。第２コンタクトは、第１方向に延伸し、第２導電体を貫通し且つ第３導電体上に設けられ、基板の表面に平行な第２方向における幅が、第１層に含まれた基板の表面と平行な面を境界面として変化する。これにより、半導体装置１は、半導体装置１の製造時の歩留まりを向上することが出来る。
【０１４４】
実施形態において、コンタクトＣ３Ｕ及びＣ３Ｌ間の境界部分ＢＰの形状は、コンタクトスリットＣＬを形成する際のエッチングの進行度によって、図９を用いて説明した形状と異なる形状になり得る。コンタクトＣ３の境界部分ＢＰのその他の形状の一例について、図２５及び図２６を用いて説明する。
【０１４５】
図２５は、コンタクトＣ３Ｕ及びＣ３Ｌの境界部分ＢＰが導電体３１の途中まで入り込んだ構造の一例を示している。エッチングストッパとして使用される導電体３１は、選択比が低い場合にも少しずつエッチングされ得るため、図２５に示すように、境界部分ＢＰが導電体３１の途中まで入り込むことがある。
【０１４６】
図２６は、コンタクトＣ３Ｕ及びＣ３Ｌの境界部分ＢＰが導電体３１の底面まで入り込んだ構造の一例を示している。コンタクトスリットＣＬを形成する際に、エッチング時間が長くなった場合やエッチングの選択比が小さい場合、図２６に示すように、コンタクトＣ３Ｕの底部が導電体３１の底面まで到達することがある。
【０１４７】
図２６に示すコンタクトＣ３の構造の場合、コンタクトＣ３Ｕにおいて側壁に形成されたスペーサ６７Ｕが導電体６８と導電体３１との間を絶縁し、境界部分ＢＰにおける導電体６８は、配線層Ｄ２及びＰＳ間に設けられ且つコンタクトＣ３が貫通した絶縁膜に接触している。つまり、図２６に示すコンタクトＣ３の構造において、コンタクトＣ３内の導電体６８は、導電体３１と電気的に絶縁され、コンタクトＣ３の底部において導電体６６と電気的に接続される。
【０１４８】
実施形態に係る半導体装置１は、コンタクトＣ３が図２５及び図２６のそれぞれで示されたようなコンタクトＣ３の構造を有する場合においても、実施形態で説明した効果と同様の効果を得ることが出来る。
【０１４９】
尚、実施形態では、クラックストッパＣＳがコア領域ＣＲの外周を完全に囲った四角環状に形成された場合を例に説明したが、これに限定されない。例えば、クラックストッパＣＳにおいて、環状に設けられたコンタクトＣ３に分断された部分が含まれていても良いし、柱状に形成された部分が含まれていても良い。つまり、クラックストッパＣＳにおいてコンタクトＣ３は、少なくともコア領域ＣＲの外周を囲うように形成されていれば良い。
【０１５０】
実施形態では、クラックストッパＣＳが、半導体基板２０内のウェル領域６０、６１から配線層Ｍ２の配線までコンタクトＣ３を介して電気的に接続された構造を有する場合について説明したが、これに限定されない。例えば、引出領域ＨＡにおける階段部分上の絶縁膜８２の応力緩和を目的とした構造体を形成する場合には、コンタクトＣ３の上層に接続される配線が設けられなくても良い。つまり、クラックストッパＣＳは、水分の進入防止等の効果を十分に発揮出来るのであれば、必ずしも最上層の配線層（例えば配線層Ｍ２）に接続されている必要は無く、少なくともコンタクトＣ３が形成されていれば良い。
【０１５１】
実施形態で説明されたクラックストッパＣＳの個数はあくまで一例であり、半導体装置１には、任意の個数のクラックストッパＣＳが設計され得る。複数のクラックストッパＣＳが形成される場合、複数のクラックストッパＣＳの各々は、異なる構造で設けられていても良い。例えば、半導体装置１には、コンタクトＣ３に上層配線が接続されたクラックストッパＣＳと、コンタクトＣ３に上層配線が接続されないクラックストッパＣＳとが混在していても良い。
【０１５２】
実施形態では、クラックストッパ領域ＣＳＲに形成された全てのスリットＳＴＣに対応してコンタクトＣ３を形成した場合を例に説明したが、これに限定されない。例えば、クラックストッパ領域ＣＳＲを含む半導体基板２０の周辺領域において、コンタクトＣ３が形成されないスリットＳＴＣが含まれていても良い。このようなスリットＳＴＣは、例えば実施形態で説明したクラックストッパＣＳ１及びＣＳ２の内側と外側に数個ずつ配置されても良い。
【０１５３】
実施形態では、コンタクトＣ３Ｕの側面が基板側に向かって幅が小さくなるテーパー型である場合を例に説明したが、これに限定されない。例えば、コンタクトＣ３Ｕの形状は、例えば途中が膨らんでいる樽型、又は下に向かって径が大きくなる逆テーパー型にもなり得る。このような場合においても、コンタクトＣ３Ｕ及びＣ３Ｌ間の境界部分ＢＰにおいて、コンタクトＣ３の幅が変化する。
【０１５４】
実施形態では、電荷蓄積層を有するメモリセルトランジスタＭＴを３次元に配置する構成の半導体メモリについて説明したが、これに限定されない。上記実施形態において説明したクラックストッパ領域ＣＳＲにおける構造及び製造工程は、その他の半導体装置においても適用することが可能である。例えば、上記実施形態において説明したクラックストッパ領域ＣＳＲにおける構造及び製造工程は、相変化メモリセルを３次元に配置する構成の半導体記憶装置に適用されても良いし、強誘電体薄膜材料を用いたメモリセルを３次元に配置する構成の半導体記憶装置に適用されても良い。
【０１５５】
その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体装置”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体装置”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体装置及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１５６】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５８】
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＰ…メモリピラー、ＣＲ…コア領域、ＣＳ…クラックストッパ、ＣＳＲ…クラックストッパ領域、Ｃ０〜Ｃ３、ＣＣ、Ｖ０〜Ｖ２…コンタクト、２０…半導体基板、３０〜４１…導電体、６０…Ｎ型ウェル領域、６１…Ｐ型ウェル領域、６２…Ｎ＋不純物拡散領域、６３…Ｐ＋不純物拡散領域、６４〜６６，６８〜７１…導電体、６７…スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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