(57)【要約】      （修正有）【課題】誤書き込みを抑制することのできる不揮発性半導体メモリを提供する。【解決手段】第１トランジスタ１２ａと、第２トランジスタ１２ｂと、基板端子が書き込み線ＭＬｎに電気的に接続され、ゲート絶縁層が第１強誘電体を含む第３トランジスタ１４ａと、基板端子が書き込み線／ＭＬｎに電気的に接続され、ゲート絶縁層が第２強誘電体を含む第４トランジスタ１４ｂと、を備える。【選択図】図１
2019160382.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第６配線と、
ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続される第１トランジスタと、
ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第２トランジスタと、
ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第３配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第４配線に電気的に接続され、ゲート絶縁層が第１強誘電体を含む第３トランジスタと、
ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第５配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第２トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第６配線に電気的に接続され、ゲート絶縁層が第２強誘電体を含む第４トランジスタと、
を備える不揮発性半導体メモリ。
【請求項２】
前記第３配線および前記第４配線に電気的に接続される第１端子と、前記第５配線および前記第６配線に電気的に接続される第２端子とを有するセンスアンプラッチ回路を更に備える請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第３配線と前記センスアンプラッチ回路の前記第１端子との間に配置される第５トランジスタと、
前記第４配線と前記センスアンプラッチ回路の前記第１端子との間に配置される第６トランジスタと、
前記第５配線と前記センスアンプラッチ回路の前記第２端子との間に配置される第７トランジスタと、
前記第６配線と前記センスアンプラッチ回路の前記第２端子との間に配置される第８トランジスタと、
前記第３乃至第６トランジスタのゲート端子のそれぞれに電気的に接続される第７配線と、
を備える請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記第１乃至第６配線を駆動する制御回路を更に備える請求項１乃至３のいずれかに記載の不揮発性半導体メモリ。
【請求項５】
前記制御回路は、第１電圧を前記第２配線に印加するとともに、前記第１電圧よりも低くかつ前記第１電圧との差が前記第１強誘電体の前記抗電圧よりも高い第２電圧を前記第４配線に印加し、前記第１電圧よりも低くかつ前記第１電圧との差が前記第２強誘電体の前記抗電圧よりも低い第３電圧を前記第６配線に印加し、前記第３トランジスタに不揮発性データの書き込みを行う請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記制御回路は、前記第３配線および前記第５配線にプリチャージ電圧を印加し、前記第３トランジスタおよび前記第４トランジスタがＯＮ状態となる電圧を前記第２配線に印加し、データを読み出し、前記センスアンプラッチ回路に前記データをラッチさせる請求項４記載の不揮発性半導体メモリ。
【請求項７】
前記データの読み出しを行った後、前記センスアンプラッチ回路の前記第１端子に保持される電圧は前記第１強誘電体の抗電圧よりも低く、前記第２端子に保持される電圧は前記第２強誘電体の抗電圧よりも低い請求項６記載の不揮発性半導体メモリ。
【請求項８】
前記制御回路は、前記第１および第２強誘電体それぞれの抗電圧よりも高い第１電圧を前記第２配線に印加し、前記第１電圧と、前記センスアンプラッチ回路の前記第１端子から第４配線を介して供給される電圧と、前記センスアンプラッチ回路の前記第２端子から前記第６配線を介して供給される電圧と、を用い、前記第３トランジスタおよび前記第４トランジスタの一方に不揮発性データの書き込みを行う請求項４乃至７のいずれかに記載の不揮発性半導体メモリ。
【請求項９】
前記制御回路は、第１電圧を前記第２配線に印加し、前記第１電圧と、前記センスアンプラッチ回路の前記第１端子から第４配線を介して供給される電圧と、前記センスアンプラッチ回路の前記第２端子から前記第６配線を介して供給される電圧と、を用い、前記第３トランジスタおよび前記第４トランジスタの一方における不揮発性データの消去を行う請求項６または７記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ(Static Random Access Memory)は揮発性メモリであって、アレイ状に配列された複数のメモリセルを有している。各メモリセルは、クロスカップリングされた４個のトランジスタを有するラッチ部と、メモリセルを選択する２個の選択トランジスタと、を備えている。
【０００３】
この揮発性のＳＲＡＭのラッチ部のトランジスタを強誘電体ＦＥＴ(Field Effect Transistor)で置換した不揮発性メモリが知られている。しかし、この不揮発性メモリにおいては、メモリセルに保持されたデータの消去は保持ノードを介して行われるので、消去対象ではないメモリセルに誤書き込みが起こる可能性がある。
【０００４】
また、ＳＲＡＭのメモリセル内に不揮発性メモリ素子、例えばスピンＭＯＳトランジスタを配置することが提案されている。
【０００５】
しかし、ＳＲＡＭのメモリセルの選択トランジスタを強誘電体ＦＥＴで単に置換すると、選択された行に接続されるメモリセルの強誘電体ＦＥＴに書き込みが起こる。すなわち非選択のメモリセルに誤書き込みが生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５０２３１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、誤書き込みを抑制することのできる不揮発性半導体メモリを提供する。
【課題を解決するための手段】
【０００８】
本実施形態による不揮発性半導体メモリは、第１乃至第６配線と、ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続される第１トランジスタと、ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第２トランジスタと、ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第３配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第４配線に電気的に接続され、ゲート絶縁層が第１強誘電体を含む第３トランジスタと、ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第５配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第２トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第６配線に電気的に接続され、ゲート絶縁層が第２強誘電体を含む第４トランジスタと、を備えている。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による不揮発性メモリを示す回路図。
【図２】一実施形態の不揮発性メモリに用いられる強誘電体ＦＥＴを示す断面図。
【図３】一実施形態におけるＳＲＡＭ読み出しを説明する図。
【図４】一実施形態における不揮発性書き込みを説明する図。
【図５】図５Ａ、５Ｂは、一実施形態における不揮発性読み出しを説明する図。
【図６】一実施形態における不揮発性データの消去を説明する図。
【図７】一実施形態の不揮発性メモリの電源投入時の動作を示すフローチャート。
【図８】一実施形態の不揮発性メモリの電源遮断時の動作を示すフローチャート。
【発明を実施するための形態】
【００１０】
本実施形態による不揮発性半導体メモリは、第１乃至第６配線と、ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続される第１トランジスタと、ソース端子およびドレイン端子の一方が前記第１配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタのゲート端子に電気的に接続され、ゲート端子が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続される第２トランジスタと、ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第３配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第１トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第４配線に電気的に接続され、ゲート絶縁層が第１強誘電体を含む第３トランジスタと、ゲート端子が前記第２配線に電気的に接続され、ソース端子およびドレイン端子の一方が前記第５配線に電気的に接続され、前記ソース端子および前記ドレイン端子の他方が前記第２トランジスタの前記ソース端子および前記ドレイン端子の他方に電気的に接続され、基板端子が前記第６配線に電気的に接続され、ゲート絶縁層が第２強誘電体を含む第４トランジスタと、を備えている。
【００１１】
以下に図面を参照して本発明の実施形態について説明する。
【００１２】
一実施形態による不揮発性半導体メモリ（以下、メモリとも云う）を図１に示す。この実施形態のメモリは、ｍ（ｍ≧１）行ｎ（ｎ≧１）列に配列されたｍｎ個のメモリセル１０ｉｊ（ｉ＝１、・・・，ｍ，ｊ＝１，・・・，ｎ）と、各列に配置された４個のトランジスタ２０ａｊ，２０ｂｊ，２２ａｊ，２２ｂｊと、各列に配置されたセンスアンプラッチ回路３０ｊと、ドライバ２００と、ドライバ２１０と、各行に配列されたワード線ＷＬｉおよびソース線ＳＬｉと、各列に配列されたビット線ＢＬｊ，／ＢＬｊおよび書き込み線ＭＬｊ，／ＭＬｊと、を備えている。
【００１３】
各メモリセル１０ｉｊ（ｉ＝１，・・・，ｍ，ｊ＝１，２，・・・，ｎ）は、クロスカップリングされた２個のトランジスタ１２ａ、１２ｂと、選択トランジスタ１４ａ、１４ｂと、を備えている。選択トランジスタ１４ａ、１４ｂは強誘電体トランジスタである。各メモリセル１０ｉｊ（ｉ＝１，・・・，ｍ，ｊ＝１，・・・，ｎ）において、トランジスタ１２ａは、ソース端子およびドレイン端子の一方がノードＮ１を介して選択トランジスタ１４ａのソース端子およびドレイン端子の一方に接続され、ソース端子およびドレイン端子の他方がソース線ＳＬｉに接続される。トランジスタ１２ｂは、ソース端子およびドレイン端子の一方がノードＮ２を介して選択トランジスタ１４ｂのソース端子およびドレイン端子の一方に接続され、ソース端子およびドレイン端子の他方がソース線ＳＬｉに接続される。
【００１４】
また、トランジスタ１２ａは、ゲート端子がノードＮ２を介してトランジスタ１２ｂのソース端子およびドレイン端子の上記一方および選択トランジスタ１４ｂのソース端子およびドレイン端子の上記一方に接続される。トランジスタ１２ｂは、ゲート端子がノードＮ１を介してトランジスタ１２ａのソース端子およびドレイン端子の上記一方および選択トランジスタ１４ａのソース端子およびドレイン端子の上記一方に接続される。メモリセル１０ｉｊ（ｉ＝１，２、・・・，ｍ、ｊ＝１，・・・，ｎ）において、選択トランジスタ１４ａは、ソース端子およびドレイン端子の他方がビット線ＢＬｊに接続され、ゲート端子がワード線ＷＬｉに接続され、選択トランジスタ１４ｂは、ソース端子およびドレイン端子の他方がビット線／ＢＬｊに接続され、ゲート端子がワード線ＷＬｉに接続される。
【００１５】
また、メモリセル１０ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、選択トランジスタ１４ａが配置された半導体層は書き込み線ＭＬｊに接続され、選択トランジスタ１４ｂが配置された半導体層（またはウェル）は書き込み線／ＭＬｊに接続される。なお、ここで、半導体層とは、半導体基板またはウェルを意味する。
【００１６】
各センスアンプラッチ回路３０ｊ（ｊ＝１，・・・，ｎ）は、第１端子３１ａと、第２端子３１ｂと、クロスカップリングされた２個のインバータ３２，３３を有している。第１端子３１ａには、インバータ３２の出力端子とインバータ３３の入力端子が接続される。第２端子３１ｂには、インバータ３２の入力端子とインバータ３３の出力端子が接続される。第ｊ（ｊ＝１，・・・，ｎ）列に配置されたセンスアンプラッチ回路３０の第１端子３１ａは対応するｊ列のビット線ＢＬｊおよび書き込み線ＭＬｊに接続され、第２端子３１ｂは対応するｊ列のビット線／ＢＬｊおよび書き込み線／ＭＬｊに接続される。
【００１７】
また、トランジスタ２０ａｊ（ｊ＝１，・・・，ｎ）はビット線ＢＬｊとセンスアンプラッチ回路３０ｊとの間に配置され、トランジスタ２２ａｊは書き込み線ＭＬｊとセンスアンプラッチ回路３０ｊとの間に配置される。また、トランジスタ２０ａｊ（ｊ＝１，・・・，ｎ）およびトランジスタ２２ａｊは、共にゲートが配線２５に接続される。トランジスタ２０ｂｊ（ｊ＝１，・・・，ｎ）はビット線／ＢＬｊとセンスアンプラッチ回路３０ｊとの間に配置され、トランジスタ２２ｂｊは書き込み線／ＭＬｊとセンスアンプラッチ回路３０ｊとの間に配置される。また、トランジスタ２０ｂｊ（ｊ＝１，・・・，ｎ）およびトランジスタ２２ｂｊは、共にゲートが配線２５に接続される。
【００１８】
ドライバ（制御回路）２００は、ワード線ＷＬｉ，／ＷＬｉ、ソース線ＳＬｉ、および配線２５を駆動する。ドライバ２１０（制御回路）は、ビット線ＢＬｊ，／ＢＬｊ，および書き込み線ＭＬｊ，／ＭＬｊ，を駆動する。ドライバ２００，２１０は１つの制御回路に含まれていてもよい。
【００１９】
選択トランジスタ（強誘電体トランジスタ）１４ａ，１４ｂはそれぞれ、図２に示すように、半導体層１００に離間して配置されたソース領域１００ａおよびドレイン領域１００ｂと、ソース領域１００ａとドレイン領域１００ｂとの間のチャネルとなる領域１００ｃの上方に配置されたゲート電極１０４と、領域１００ｃとゲート電極１０４との間に配置された強誘電体層１０２と、を備えている。ソース領域１００ａにはソース端子１０１ａが電気的に接続され、ドレイン領域１００ｂにはドレイン端子１０１ｂが電気的に接続され、ゲート電極１０４にはゲート端子１０１ｃが電気的に接続される。また、選択トランジスタ１４ａの半導体層１００は一方の書き込み線ＭＬに電気的に接続され、選択トランジスタ１４ｂの半導体層１００は他方の書き込み線／ＭＬに電気的に接続される。すなわち、選択トランジスタ１４ａの基板端子１０１ｄが一方の書き込み線ＭＬに電気的に接続され、選択トランジスタ１４ｂの基板端子１０１ｄが他方の書き込み線／ＭＬに電気的に接続される。
【００２０】
強誘電体層１０２に用いられる材料として、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌｎ）４Ｔｉ３Ｏ１２）、またはＨｆ系強誘電体が挙げられる。なお、上記記号において、例えば（Ｐｂ，Ｌａ）は、ＰｂおよびＬａのうちの少なくとも一方の元素を含むことを意味する。また、記号Ｌｎは、Ｌａ、Ｎｄ、Ｐｒ等のランタノイドに含まれる少なくとも１つの元素を表す。
【００２１】
選択トランジスタ１４ａ，１４ｂはそれぞれ強誘電体トランジスタであるので、強誘電体層１０２の分極状態に応じて閾値が異なる。そして、各メモリセルにおいて、選択トランジスタ１４ａ，１４ｂはそれぞれ、強誘電体層１０２の電気双極子モーメント（分極）が正である場合、すなわち強誘電体層１０２とゲート電極１０４との界面近傍に正の電荷が生じ、強誘電体層１０２とチャネルとなる領域１００ｃとの界面近傍に負の電荷が生じる状態の場合は、選択トランジスタの閾値が高く、強誘電体層１０２の電気双極子モーメント（分極）が負である場合、すなわち強誘電体層１０２とゲート電極１０４との界面近傍に負の電荷が生じ、強誘電体層１０２とチャネルとなる領域１００ｃとの界面近傍に正の電荷が生じる状態の場合は選択トランジスタの閾値が低い。本実施形態では、電気双極子モーメントが正である場合の選択トランジスタに保持されるデータを「１」と、電気双極子モーメントが負である場合の選択トランジスタに保持されるデータを「０」する。
【００２２】
（動作）
次に、一実施形態のメモリの動作について説明する。本実施形態のメモリの動作としては、不揮発性モードにおける動作およびＳＲＡＭモードにおける動作がある。不揮発性モードにおける動作は、不揮発性書き込み動作と、不揮発性読み出し動作がある。
【００２３】
不揮発性書き込み動作は、メモリセルの不揮発性素子である選択トランジスタ１４ａ、１４ｂに対してデータを書き込む動作である。この動作により揮発性のデータ（ＳＲＡＭデータ）を不揮発性のデータ（不揮発性データ）にすることができる。不揮発性読み出し動作は、メモリセルの不揮発性素子である選択トランジスタ１４ａ、１４ｂに保持されている不揮発性データを読み出すことによってメモリセルにおけるノードＮ１、Ｎ２における電位レベルを選択トランジスタ１４ａ、１４ｂに保持されている不揮発性データに対応させる動作である。この不揮発性読み出し動作は、例えば本実施形態のメモリに電源が投入された直後に行うことが好ましい。これは、このメモリに電源が投入された直後では、メモリセルにおけるノードＮ１、Ｎ２の電位がフローティング状態にあるためである。
【００２４】
ＳＲＡＭモードにおける動作は、ドライバ２００、２１０を介してノードＮ１、Ｎ２に揮発性のデータ（ＳＲＡＭデータ）を書き込むＳＲＡＭモードの書き込みと、ノードＮ１、Ｎ２からＳＲＡＭデータを読み出すＳＲＡＭモードの読み出しがある。
【００２５】
（ＳＲＡＭモードの書き込み）
ＳＲＡＭモードの書き込みは、揮発性のＳＲＡＭと同様に行うことができる。例えば、メモリセル１０１１にＳＲＡＭデータ、例えばノードＮ１にデータ「１」、ノードＮ２にデータ「０」の書き込みを行う場合は、ビット線ＢＬ１に高電位（例えばＶｄｄ）、ビット線／ＢＬ１に低電位（例えば０Ｖ）を付加し、ワード線ＷＬ１に選択トランジスタ１４ａ、１４ｂをＯＮ状態にする電位を印加する。このとき、ワード線ＷＬｉ（ｉ≠１）には低電位を印加し、ビット線ＢＬｊ（ｊ≠１），／ＢＬｊには低電位を印加する。なお、上記書き込み動作の間は、ドライバ２００によって配線２５にトランジスタ２０ａｉ（ｉ＝１，・・・，ｍ）、２０ｂｉ、２２ａｉ、２２ｂｉがＯＦＦ状態となる電位を印加する。
【００２６】
（ＳＲＡＭモードの読み出し）
ＳＲＡＭモードの読み出しについて、選択されたメモリセル例えばメモリセル１０１１からＳＲＡＭデータを読み出す場合を例にとって図３を参照して説明する。図３は、メモリセル１０１１からＳＲＡＭデータを読み出す場合における配線に印加する電位を示す図である。このメモリセル１０１１においては、ＳＲＡＭデータとして、ノードＮ１にデータ「０」が、ノードＮ２にデータ「１」が格納されている。
【００２７】
まず、ドライバ２００によって配線２５にトランジスタ２０ａｊ（ｊ＝１，・・・，ｎ）、２０ｂｊ、２２ａｊ、２２ｂｊがＯＮ状態となる電位を印加する。続いて、書き込み線ＭＬ１、／ＭＬ１にドライバ２１０によって０Ｖの電位が印加され、ワード線ＷＬ１にドライバ２００によって電源電位Ｖｄｄの電位が印加される。ワード線ＷＬ１に電源電位Ｖｄｄを印加するタイミングは、プリチャージと同時かまたはプリチャージ後が好ましい。なお、他の配線、例えばワード線ＷＬｉ（ｉ＝２，・・・，ｍ）、ビット線ＢＬｊ（ｉ＝２，・・・，ｎ）、／ＢＬｊ、書き込み線ＭＬｊ，／ＭＬｊ、およびソース線ＳＬｉには、０Ｖの電位が印加される。
【００２８】
この状態では、メモリセル１０１１において、ノードＮ２の電位が「１」で、ノードＮ１の電位が「０」なので、トランジスタ１２ａがＯＮ状態でトランジスタ１２ｂがＯＦＦ状態となる。このとき、ビット線ＢＬ１、／ＢＬ１にドライバ２１０によってプリチャージ電位Ｖｐｃを印加する。このプリチャージ電位Ｖｐｃは、例えば電源電位Ｖｄｄの半分の値である。プリチャージ電位Ｖｐｃを印加すると、ビット線ＢＬ１から選択トランジスタ１４ａ、ノードＮ１、トランジスタ１２ａ、およびソース線ＳＬ１に読み出し電流が流れる。しかし、トランジスタ１２ｂがＯＦＦ状態なので、ビット線／ＢＬ１から選択トランジスタ１４ｂ、ノードＮ２、トランジスタ１２ｂ、ソース線ＳＬ１には電流が流れない。これにより、ビット線ＢＬ１の電位は低下するが、ビット線／ＢＬ１の電位は低下しない。この状態をセンスアンプラッチ回路３０１が検知し、増幅しラッチする。このセンスアンプラッチ回路３０１によって増幅し、ラッチされたデータが外部に出力される。
【００２９】
なお、選択されたメモリセルがメモリセル１０１１以外であっても同様に行うことができる。このＳＲＡＭモードの読み出しを行った後は、ノードＮ２の電位も低下する。すなわちＳＲＡＭ読み出しは破壊読み出しとなる。このため、ノードＮ１、Ｎ２に元のデータを書き込む再書き込みを行う場合は、ワード線ＷＬ１に電圧Ｖｄｄを印加し、選択トランジスタ１４ａ、１４ｂをＯＮ状態にすることにより行う。これにより、センスアンプラッチ部に保持されたデータがビット線ＢＬ１，／ＢＬ１を介してノードＮ１、Ｎ２に書き込まれる。
【００３０】
（不揮発性書き込み）
次に、選択されたメモリセル例えばメモリセル１０１１の選択トランジスタ１４ａに不揮発性書き込みを行う場合について図４を参照して説明する。この不揮発性書き込みは、例えば選択トランジスタ１４ａの強誘電体層の分極を負の状態にする書き込みである。なお、選択トランジスタ１４ｂの強誘電体層は分極されていない中立状態であるとする。また、この場合は、ノードＮ１、Ｎ２の電位は「０」レベルとする。
【００３１】
まず、ドライバ２００によってトランジスタ２０ａｊ（ｉ＝１，・・・，ｎ）、２０ｂｊ、２２ａｊ、２２ｂｊがＯＦＦ状態となる電位を配線２５に印加する。続いて、ビット線ＢＬｊ（ｊ＝１，・・・，ｎ），／ＢＬｊの電位をドライバ２１０によって０Ｖにする。ソース線ＳＬｉ（ｉ＝１，・・・，ｍ）の電位もドライバ２００によって０Ｖにする。ドライバ２００によって、ワード線ＷＬ１に電位Ｖｈｉｇｈを印加するとともにワード線ＷＬｉ（ｉ≠１）に電位Ｖｌｏｗを印加し、ドライバ２１０によって書き込み線ＭＬ１に電位ＶＭＬを印加し、書き込み線／ＭＬ１，ＭＬｊ（ｊ＝２，・・・，ｎ），および／ＭＬｊに電位ＶＭＬＢを印加する。ここで、上記電位は、選択トランジスタ１４ａの誘電体層の抗電圧をＶｃとすると、以下の関係式を満たす。
【００３２】
Ｖｈｉｇｈ＞Ｖｌｏｗ＞Ｖｃ
Ｖｃ＞ＶＭＬ＞０
Ｖｃ＞ＶＭＬＢ＞０
Ｖｈｉｇｈ−ＶＭＬ＞Ｖｃ
Ｖｌｏｗ−ＶＭＬＢ＜Ｖｃ
Ｖｈｉｇｈ−ＶＭＬＢ＜Ｖｃ
Ｖｌｏｗ−ＶＭＬ＜Ｖｃ
このような電位を印加することにより、選択されたメモリセル１０１１の選択トランジスタ１４ａの誘電体層には電圧（＝Ｖｈｉｇｈ−ＶＭＬ）が印加されるが、メモリセル１０１１の選択トランジスタ１４ｂの誘電体層、メモリセル１０１ｊ（ｊ＝２，・・・，ｎ）の選択トランジスタ１４ａ、１４ｂの誘電体層には電圧（＝Ｖｈｉｇｈ−ＶＭＬＢ）が印加され、メモリセル１０ｉｊ（ｉ＝２，・・・，ｍ，ｊ＝２，・・・，ｎ）の選択トランジスタ１４ａ、１４ｂのそれぞれの誘電体層には電圧（＝Ｖｌｏｗ−ＶＭＬＢ）が印加される。したがって、メモリセル１０１１の選択トランジスタ１４ａの誘電体層には抗電圧Ｖｃより大きな電圧が印加される。しかし、選択メモリセル１０１１の選択トランジスタ１４ｂの誘電体層、メモリセル１０１ｊ（ｊ＝２，・・・，ｎ）の選択トランジスタ１４ａ、１４ｂのそれぞれの誘電体層、メモリセル１０ｉｊ（ｉ＝２，・・・，ｍ，ｊ＝２，・・・，ｎ）の選択トランジスタ１４ａ、１４ｂのそれぞれの誘電体層には抗電圧Ｖｃより小さな電圧が印加される。これにより、メモリセル１０１１の選択トランジスタ１４ａに不揮発性書き込みを行うことができる。
【００３３】
なお、書き込み線ＭＬｊ（ｊ＝１，・・・，ｎ），／ＭＬｊに印加する電位ＶＭＬ、ＶＭＬＢは、上記関係式を満たす必要がある。しかし、ＳＲＡＭ読み出しを行い、このＳＲＡＭデータに対応するデータを選択トランジスタに不揮発性書き込みを行う場合、例えば、ノードＮ１に保持されたデータが「０」で、ノードＮ２に保持されたデータが「１」である場合に、ＳＲＡＭ読み出しを行った後に、選択トランジスタ１４ａに不揮発性書き込みを行う場合は、センスアンプラッチ回路３０１に保持されたデータを用いて、不揮発性書き込みを行うことができる。この場合、センスアンプラッチ回路３０１から書き込み線ＭＬ１．／ＭＬ１に出力される電位がＶＭＬ、ＶＭＬＢとなるように、センスアンプラッチ回路３０１のインバータ３２，３３に印加する電圧を調整する。
【００３４】
まず、ドライバ２００によってトランジスタ２０ａｊ（ｊ＝１，・・・，ｎ）、２０ｂｊ、２２ａｊ、２２ｂｊがＯＮ状態となる電位を配線２５に印加する。続いて、ビット線ＢＬｊ（ｊ＝１，・・・，ｎ），／ＢＬｊの電位をドライバ２１０によって０Ｖにする。ソース線ＳＬｉ（ｉ＝１，・・・，ｍ）の電位もドライバ２００によって０Ｖにする。ドライバ２１０によって、ワード線ＷＬ１に電位Ｖｈｉｇｈを印加するとともにワード線ＷＬｉ（ｉ＝２，・・・，ｍ）に電位Ｖｌｏｗを印加する。すると、書き込み線ＭＬ１．／ＭＬ１の電位がそれぞれＶＭＬ、ＶＭＬＢとなり、不揮発性書き込みを行うことができる。なお、書き込み線ＭＬｊ（ｊ＝２，・・・，ｎ）、／ＭＬｊの電位はＶＭＬＢとなり、メモリセル１０１１以外のメモリセルには不揮発性書き込みは行われない。
【００３５】
この不揮発性書き込みを行った後は、メモリセル１０１１において、選択トランジスタ１４ａのＯＮ抵抗Ｒ１は、選択トランジスタ１４ｂのＯＮ抵抗Ｒ２よりも小さくなる。
【００３６】
（不揮発性読み出し）
次に、不揮発性読み出しについて、選択されたメモリセル例えばメモリセル１０１１から不揮発性データを読み出す場合を例にとって図５Ａ、５Ｂを参照して説明する。図５Ａ、５Ｂは、メモリセル１０１１から不揮発性データを読み出す前、読み出し後の配線の電位を示す図である。このメモリセル１０１１においては、不揮発性データとして、選択トランジスタ１４ａが負の状態に分極されており、選択トランジスタ１４ｂは分極されていない状態とする。すなわち、ノードＮ１にデータ「０」が、ノードＮ２にデータ「０」が格納されている。
【００３７】
まず、ドライバ２００によって配線２５にトランジスタ２０ａｊ（ｊ＝１，・・・，ｎ）、２０ｂｊ、２２ａｊ、２２ｂｊがＯＮ状態となる電位を印加する。続いて、ビット線ＢＬ１，ＢＬｊ（ｊ＝１，・・・，ｎ），／ＢＬｊ、ワード線ＷＬｉ（ｉ＝１，２，・・・，ｍ）および書き込み線ＭＬｊ，／ＭＬｊの電位を０Ｖにする（図５Ａ参照）。
【００３８】
その後、図５Ｂに示すように、選択されたメモリセル１０１１のビット線ＢＬ１、／ＢＬ１に電位Ｖｄｄを印加し、ワード線ＷＬ１に電位Ｖｄｄを印加する。すると、メモリセル１０１１の選択トランジスタ１４ａ、１４ｂがＯＮ状態となる。選択トランジスタ１４ａのＯＮ抵抗Ｒ１は選択トランジスタ１４ｂのＯＮ抵抗Ｒ２よりも低いため、ノードＮ１の電位ＶＮ１はノードＮ２の電位ＶＮ２よりも低くなる。これにより、トランジスタ１２ａはＯＮ状態に、トランジスタ１２ｂはＯＦＦ状態になり、ビット線ＢＬ１から選択トランジスタ１４ａ、ノードＮ１、トランジスタ１２ａ、およびソース線ＳＬ１に不揮発性読み出し電流が流れる。すなわち、この不揮発性読み出しを行うことにより、メモリセルの選択トランジスタ１４ａ、１４ｂに保持された不揮発性データに対応するデータがメモリセルのノードＮ１、Ｎ２に書き込まれる。
【００３９】
（不揮発性データの消去）
次に、不揮発性データの消去について、選択されたメモリセル例えばメモリセル１０１１の選択トランジスタ１４ａから不揮発性データの消去する場合を例にとって図６を参照して説明する。図６にメモリセル１０１１から不揮発性データを消去する場合の配線の電位を示す。
【００４０】
まず、ビット線ＢＬｊ（ｊ＝１，・・・，ｎ），／ＢＬｊ、およびワード線ＷＬ１の電位を０Ｖにする（図６参照）。また、書き込み線／ＭＬ１、ＭＬｊ（ｊ＝２，・・・，ｎ）、／ＭＬｊの電位を０Ｖにする。ワード線ＷＬｉ（ｉ＝２，・・・，ｍ）に電位Ｖｌｏｗを印加する。続いて、書き込み線ＭＬ１に電位Ｖｈｉｇｈを印加する。すると、メモリセル１０１１の選択トランジスタ１４ａの誘電体層の分極が負から正になり、不揮発性データの消去が行われる。
【００４１】
（電源投入された場合の動作）
次に、不揮発性ＳＲＡＭに電源が投入された場合の動作について図７に示すフローチャートを参照して説明する。
【００４２】
まず、電源が投入された場合、電源が遮断される前に保持された不揮発性データを使用するか否かを判定する。この判定は、不揮発性読み出しを行うか否かによって行われる（Ｓ１）。ステップＳ１において、不揮発性読み出しを行わないと判定した場合は、ステップＳ２に進み、ＳＲＡＭモードの書き込みを行うか否かの判定を行う。ＳＲＡＭモードの書き込みを行わないと判定した場合は、スタンバイ状態となり（Ｓ３）、その後、指令があった場合は、ステップＳ２に戻る。ＳＲＡＭモードの書き込みを行うと判定した場合は、後述するＳＲＡＭモードの書き込みを行うステップＳ９に進む。ステップＳ１において不揮発性読み出しを行うと判定した場合は、ステップ４に進み不揮発性読み出しを行う。
【００４３】
続いて、ステップＳ５において、ＳＲＡＭモードの読み出しを行うか否かの判定をする。ＳＲＡＭモードの読み出しを行うと判定した場合は、ステップＳ６に進みＳＲＡＭモードの読み出しを行う。ＳＲＡＭモードの読み出しを行わないと判定した場合は、ステップＳ７に進みＳＲＡＭモードの書き込みを行うか否かの判定を行う。
【００４４】
ステップＳ７において、ＳＲＡＭモードの書き込みを行わないと判定した場合はステップＳ８に進み、スタンバイ状態となり、その後、指令があった場合はステップＳ５に戻る。ステップＳ７において、ＳＲＡＭモードの書き込みを行うと判定した場合は、ステップＳ９に進みＳＲＡＭモードの書き込みを行う。
【００４５】
（電源を遮断する場合の動作）
次に、不揮発性ＳＲＡＭから電源を遮断する場合の動作について図８に示すフローチャートを参照して説明する。
【００４６】
まず、電源を遮断する指令を受信した場合は、不揮発性書き込みを行うか否かの判定を行う（Ｓ１１）。この不揮発性書き込みは、例えば、現在のＳＲＡＭデータを不揮発性データとして保持する場合に用いられる。不揮発性書き込みを行わないと判定した場合はステップＳ１３に進み、電源を遮断する。不揮発性書き込みを行うと判定した場合は、ステップＳ１２に進み、不揮発性書き込みを実行する。その後、ステップＳ１３に進み電源を遮断する。不揮発性書き込み動作は電源を遮断する前に実行する例を示したが、不揮発性データの保持は、例えばシステム動作中必要な時に行うなど、電源遮断の有無に関わらず行っても良い。
【００４７】
このように不揮発性ＳＲＡＭは、必要なデータを不揮発性データとして保持することで、メモリのアクセスが無いときに不揮発性ＳＲＡＭの電源を遮断できることから、一般的なＳＲＡＭと比較して待機時電力を削減することができる。
【００４８】
以上説明したように、本実施形態によれば、誤書き込みを抑制することのできる不揮発性半導体メモリを提供することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５０】
１０１１〜１０２２・・・メモリセル、１２ａ，１２ｂ・・・トランジスタ、１４ａ，１４ｂ・・・選択トランジスタ、２０ａ１，２０ｂ１・・・トランジスタ、２２ａ１，２２ｂ１・・・トランジスタ、３０１，３０２・・・センスアンプラッチ回路、３１ａ，３１ｂ・・・端子、３２，３３・・・インバータ、１００・・・半導体層、１００ａ・・・ソース領域、１００ｂ・・・ドレイン領域、１００ｃ・・・チャネル領域、１０１ａ・・・ソース端子、１０１ｂ・・・ドレイン端子、１０１ｃ・・・ゲート端子、１０１ｄ・・・基板端子、１０２・・・強誘電体層、１０４・・・ゲート電極、２００・・・ドライバ、２１０・・・ドライバ、ＷＬ１，ＷＬ２・・・ワード線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２・・・ビット線、ＭＬ１，／ＭＬ１，ＭＬ２，／ＭＬ２・・・書き込み線、Ｎ１，Ｎ２・・・ノード、ＳＬ１，ＳＬ２・・・ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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