(57)【要約】【課題】酸化還元反応により特性が変化するメモリ素子において特性変動を小さくすることが可能な半導体メモリ装置を提供する。【解決手段】  半導体メモリ装置は、酸化還元反応により特性が変化するメモリ素子と、メモリ素子の上面に設けられる第１電極と、メモリ素子の下面に設けられる第２電極と、メモリ素子の側面を覆うアモルファス炭素膜と、アモルファス炭素膜の周囲に設けられた層間絶縁膜とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
酸化還元反応により特性が変化するメモリ素子と、
前記メモリ素子の上面に設けられる第１電極と、
前記メモリ素子の下面に設けられる第２電極と、
前記メモリ素子の側面を覆うアモルファス炭素膜と、
前記アモルファス炭素膜の周囲に設けられた層間絶縁膜と
を含む半導体メモリ装置。
【請求項２】
前記アモルファス炭素膜と前記層間絶縁膜との間に形成時に酸化雰囲気を用いない材料で形成されたカバー絶縁膜を更に含む請求項１記載の半導体メモリ装置。
【請求項３】
前記メモリ素子は、自由磁化層と、固定磁化層と、前記自由磁化層と前記固定磁化層との間に設けられたトンネル絶縁膜とを含む請求項１記載の半導体メモリ装置。
【請求項４】
磁気トンネル結合素子と、前記磁気トンネル結合素子の上面に設けられる第１電極と、前記磁気トンネル結合素子の下面に設けられる第２電極と、前記磁気トンネル結合素子の側面を覆うアモルファス炭素膜とを含むメモリセルにおいて、
前記第１電極と前記第２電極とを介して前記磁気トンネル結合素子に電流を流すことにより前記磁気トンネル結合素子を加熱し、
前記加熱により前記磁気トンネル結合素子を構成する元素を前記アモルファス炭素膜に拡散させることにより前記アモルファス炭素膜の抵抗値を低下させる
各段階を含むメモリセルの抵抗値の調整方法。
【請求項５】
前記磁気トンネル結合素子に対して低抵抗状態に設定する処理を実行し、
前記低抵抗状態に設定する処理後の前記メモリセルの抵抗値を測定し、
前記抵抗値が所定の抵抗値よりも高い場合に前記加熱する段階を実行する
請求項４に記載のメモリセルの抵抗値の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、半導体メモリ装置及びメモリセルの抵抗値の調整方法に関する。
【背景技術】
【０００２】
磁気抵抗変化メモリ（Magnetoresistive Random Access Memory：以下ＭＲＡＭ）に用いられる磁気トンネル接合（Magnetic Tunnel Junction：以下ＭＴＪ）素子は、固定磁化層、自由磁化層、及び両者の間に配置されたトンネル絶縁膜を含む。固定磁化層の磁化方向は固定されており、自由磁化層の磁化方向は可変である。ＭＴＪ素子の抵抗値は、自由磁化層の磁化方向と固定磁化層の磁化方向とが同一方向を向いている平行状態のときに低くなり、反対方向を向いている反平行状態のときに高くなる。平行状態と反平行状態とを、記憶データの０と１とにそれぞれ対応させてよい。
【０００３】
ＭＲＡＭは、書込み方法の観点から、書込み配線型とスピン注入型とに分類される。書き込み配線型においては、書き込み用ワード線に流れる電流によって発生する磁場により、自由磁化層の磁化方向が制御される。スピン注入型においては、ＭＴＪ素子に電流を流したときに発生するスピントランスファー効果により、自由磁化層の磁化方向が制御される。現在ではスピン注入型が主流となっている。これは、スピン注入型では書き込み配線が不要であり、この点が大容量化で必須となる微細化に有利だからである。
【０００４】
スピン注入型において磁界反転に必要な電流量は、電流密度で決まっており、素子面積が小さいほど必要な反転電流量が小さくて済む。ＭＴＪ素子を微細化することにより、動作電流を低減でき、またメモリ容量を増大できるため、微細化のための研究開発が精力的に行われている。
【０００５】
ＭＴＪ素子には磁性材料が用いられており、通常微細加工で行われる反応性イオンエッチング（Reactive Ion Etching：以下ＲＩＥ）により加工することが難しいという問題がある。ＲＩＥで用いられるガスにより磁性材料を削り難いためである。そのため、ＭＴＪ素子を微細化した際にサイズにばらつきが発生してしまうという問題が生じていた。
【０００６】
例えば、直径が５０ｎｍの円筒状のＭＴＪ素子と直径が２０ｎｍの円筒状のＭＴＪ素子とを比較した場合、直径が１ｎｍ大きくなると、素子断面の面積の増加量はそれぞれ４％及び１０％となる。この面積増加量が直接に抵抗値の減少量等に結びつくため、小さいサイズのＭＴＪ素子の場合ほど、サイズ変動による抵抗値等の素子特性への影響が大きいことになる。
【０００７】
またメモリ装置を製造する工程において、ＭＴＪ素子の抵抗値及び磁気特性が変化してしまうという問題もあった。具体的には、シリコン酸化膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又はシリコン窒化膜（Ｓｉ３Ｎ４）等の絶縁膜でＭＴＪ素子を覆う工程において、絶縁膜形成時の酸化性又は還元性雰囲気により、ＭＴＪ素子が酸化又は還元されて特性が変化してしまう。この場合、ＭＴＪ素子が外側から酸化或いは還元されるので、上記のＭＴＪ素子のサイズ変動の場合と同様に、ＭＴＪ素子のサイズが大きい場合の影響は小さいが、ＭＴＪ素子のサイズが小さくなるにしたがい、影響が無視できないものとなってしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５８２４１９２号公報
【特許文献２】特開２０１６−１７１１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上を鑑みると、酸化還元反応により特性が変化するメモリ素子において特性変動を小さくすることが可能な半導体メモリ装置が望まれる。
【課題を解決するための手段】
【００１０】
半導体メモリ装置は、酸化還元反応により特性が変化するメモリ素子と、前記メモリ素子の上面に設けられる第１電極と、前記メモリ素子の下面に設けられる第２電極と、前記メモリ素子の側面を覆うアモルファス炭素膜と、前記アモルファス炭素膜の周囲に設けられた層間絶縁膜とを含む。
【００１１】
メモリセルの抵抗値の調整方法は、磁気トンネル結合素子と、前記磁気トンネル結合素子の上面に設けられる第１電極と、前記磁気トンネル結合素子の下面に設けられる第２電極と、前記磁気トンネル結合素子の側面を覆うアモルファス炭素膜とを含むメモリセルにおいて、前記第１電極と前記第２電極とを介して前記磁気トンネル結合素子に電流を流すことにより前記磁気トンネル結合素子を加熱し、前記加熱により前記磁気トンネル結合素子を構成する元素を前記アモルファス炭素膜に拡散させることにより前記アモルファス炭素膜の抵抗値を低下させる各段階を含む。
【発明の効果】
【００１２】
少なくとも１つの実施例によれば、酸化還元反応により特性が変化するメモリ素子において特性変動を小さくすることができる。
【図面の簡単な説明】
【００１３】
【図１】磁気トンネル接合の基本的な構成及び動作を示す図である。
【図２】ＭＴＪ素子をメモリ素子として用いた実施例における半導体メモリ装置の構成の一例を示す図である。
【図３】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図４】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図５】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図６】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図７】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図８】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図９】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１０】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１１】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１２】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１３】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１４】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１５】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１６】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１７】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１８】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図１９】半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。
【図２０】図１９に示す半導体メモリ装置の変形例を示す図である。
【図２１】アモルファス炭素膜を用いた半導体メモリ装置とシリコン酸化膜を用いた半導体メモリ装置との素子抵抗値分布を比較して示す図である。
【図２２】ＭＴＪ素子を含むメモリセルの抵抗値の調整方法の一例を示す図である。
【図２３】電流印加による加熱によりメモリセルの抵抗値が減少する効果を示す図である。
【図２４】電流印加による加熱によりＭＴＪ素子の反転電流値が減少する効果を示す図である。
【発明を実施するための形態】
【００１４】
以下の説明において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１５】
図１は、磁気トンネル接合（ＭＴＪ）の基本的な構成及び動作を示す図である。図１（ａ）及び（ｂ）に示すＭＴＪは、自由磁化層１１、トンネル絶縁膜１２、及び固定磁化層１３を含む。図１（ａ）及び（ｂ）に示すＭＴＪは、垂直磁化型ＭＴＪであり、各層の面に平行な方向ではなく各層の面に垂直な方向（即ち層の厚さ方向）に磁化方向が向いている。
【００１６】
図１（ａ）に示す状態では、自由磁化層１１の磁化方向が層内の矢印で示すように下を向いており、固定磁化層１３の磁化方向が層内の矢印で示すように上を向いている。このように自由磁化層１１の磁化方向と固定磁化層１３の磁化方向とが反平行状態（反対の方向を向いている状態）において、ＭＴＪは高抵抗値を示す高抵抗状態となる。図１（ｂ）に示す状態では、自由磁化層１１の磁化方向が層内の矢印で示すように上を向いており、固定磁化層１３の磁化方向が層内の矢印で示すように上を向いている。このように自由磁化層１１の磁化方向と固定磁化層１３の磁化方向とが平行状態（同一の方向を向いている状態）において、ＭＴＪは低抵抗値を示す低抵抗状態となる。ＭＴＪを低抵抗状態又は高抵抗状態に設定することにより、ＭＴＪに情報を記憶することができる。
【００１７】
スピン偏極した電子のトルク（ＳＴＴ）を用いたスピン注入磁化反転により、自由磁化層１１の磁化を反転できる。例えば図１（ａ）に示される磁化方向の状態において、自由磁化層１１を正極側に接続し、固定磁化層１３を負極側に接続するように電圧を印加する。この電圧印加に伴い、固定磁化層１３側から自由磁化層１１側に電子が流れる（即ち図面上方向に向かい電子が流れる）。固定磁化層１３の磁化方向と逆方向のスピンを有する電子が固定磁化層１３を通過する確率が低い一方で、固定磁化層１３の磁化方向と同方向のスピンを有する電子は高確率で固定磁化層１３を通過し、自由磁化層１１に到達する。この固定磁化層１３の磁化方向と同方向のスピンを有する電子の影響により、自由磁化層１１の磁化方向は反転され、固定磁化層１３の磁化方向と同一の向きの磁化を有する状態（図１（ｂ）に示す状態）に自由磁化層１１が設定される。
【００１８】
また図１（ｂ）に示される磁化方向の状態において、固定磁化層１３を正極側に接続し、自由磁化層１１を負極側に接続するように電圧を印加する。この電圧印加に伴い、自由磁化層１１側から固定磁化層１３側に電子が流れる（即ち図面下方向に向かい電子が流れる）。固定磁化層１３の磁化方向と同方向のスピンを有する電子は固定磁化層１３を高確率で通過する一方で、固定磁化層１３の磁化方向と逆方向のスピンを有する電子の一部は固定磁化層１３に反射されて自由磁化層１１に影響を与える。固定磁化層１３の磁化方向と逆方向のスピンを有する電子の影響により、自由磁化層１１の磁化方向は反転され、固定磁化層１３の磁化方向と反対向きの磁化を有する状態（図１（ａ）に示す状態）に自由磁化層１１が設定される。
【００１９】
ＭＴＪが平行状態（低抵抗状態）にあるのか反平行状態（高抵抗状態）にあるのかを判定するためには、ＭＴＪに読み出し電圧を印加して、ＭＴＪに流れる電流量が所定の閾値電流量より大きいか小さいかを判定すればよい。この閾値電流量としては、リファレンスとなる別のＭＴＪ素子に流れる電流量を用いることができる。なおＭＴＪの状態判定の際に印加する読み出し電圧は、上記のようにＭＴＪの磁化方向を設定するために印加する電圧よりも低い電圧である。またＭＴＪの磁化方向を設定するために印加する電圧は、自由磁化層１１の磁化状態を反転させるために必要な反転電圧以上である。
【００２０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２１】
図２は、ＭＴＪ素子をメモリ素子として用いた実施例における半導体メモリ装置の構成の一例を示す図である。図２に示す半導体メモリ装置は、自由磁化層１１、トンネル絶縁膜１２、固定磁化層１３、下部電極２０、上部電極２１、層間絶縁膜２２、アモルファス炭素膜２３、配線２４、及び配線２５を含む。
【００２２】
自由磁化層１１、トンネル絶縁膜１２、及び固定磁化層１３がＭＴＪ素子であり、１ビットの情報を記憶するメモリ素子として機能する。自由磁化層１１及び固定磁化層１３は、ＣｏＦｅ又はＣｏＦｅＢ等の磁性材料で形成された層を含み、適宜Ｔａ、ＣｏＰｔ、Ｒｕ等で形成された層を含んでもよい。トンネル絶縁膜１２は、ＭｇＯ（酸化マグネシウム）等の絶縁材料で形成された層である。
【００２３】
下部電極２０及び上部電極２１の各々は、金属材料で形成される金属層であり、ＭＴＪ素子に電圧を印加するための電極として機能する。下部電極２０及び上部電極２１の各々は、後述するように、下側から上側に向かい、Ｔａで形成された層、Ｒｕで形成された層、及びＴａで形成された層を含んでよい。
【００２４】
層間絶縁膜２２はシリコン酸化膜（ＳｉＯ２膜）などの絶縁材料で形成されてよい。アモルファス炭素膜２３は、アモルファス（非晶質）状態の炭素（アモルファスカーボン：Ｃ）で形成されるカバー絶縁膜である。配線２４及び配線２５は、例えばＡｌやＣｕなどの金属材料で形成されてよい。
【００２５】
配線２４及び上部電極２１を介して、印加電圧の一方の極性側の電位をＭＴＪ素子の自由磁化層１１側に印加する。また配線２５及び下部電極２０を介して、印加電圧の他方の極性側の電位をＭＴＪ素子の自由磁化層１１側に印加する。これにより、ＭＴＪ素子に対する情報書き込み及び情報読み出しが可能となる。
【００２６】
上記の半導体メモリ装置においては、酸化還元反応により特性が変化するメモリ素子であるＭＴＪ素子の側面を覆うアモルファス炭素膜２３が設けられている。従来の磁気抵抗変化メモリ装置においては、ＭＴＪ素子の側面を覆うカバー絶縁膜としては、シリコン酸化膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又はシリコン窒化膜（Ｓｉ３Ｎ４）等が用いられる。しかしながら、これらの絶縁膜でＭＴＪ素子を覆う工程においては、絶縁膜形成時に酸化性又は還元性の雰囲気を用いることになるため、ＭＴＪ素子が酸化又は還元されて特性が変化してしまう。より具体的には、磁性材料として用いられているＦｅやＣｏ等の金属が酸化することにより、磁気特性が劣化してしまう。またトンネル絶縁膜１２のＭｇＯが還元することにより、メモリ素子の特性が変化してしまう。
【００２７】
一方、図２に示す半導体メモリ装置において、ＭＴＪ素子の側面をアモルファス炭素膜２３で覆う工程においては、アモルファス炭素をターゲットとするスパッタ法により、ＭＴＪ素子の側面及び下部電極２０の上面にアモルファス炭素膜２３を成膜すればよい。従って、ＭＴＪ素子が酸化性又は還元性の雰囲気に曝されることがなく、ＭＴＪ素子の特性が変化してしまうことがない。またアモルファス炭素膜２３によりＭＴＪ素子がカバーされるので、その後の製造工程や製造後において層間絶縁膜２２から水、酸素、水素等が侵入しＭＴＪ素子が劣化することを防ぐことができる。
【００２８】
なおアモルファス炭素は、導電率が高いグラファイトとは異なり、非常に高い抵抗値を有し、略絶縁体と見なすことができる。このようにアモルファス炭素の抵抗値が非常に高いために、ＭＴＪ素子の側面にアモルファス炭素膜２３を設けても、ＭＴＪ素子の記憶状態に応じて変化する抵抗値測定の妨げとなることはない。
【００２９】
また後述するように、ＭＴＪ素子に充分に大きな電流を流すことによりＭＴＪを加熱し、この熱によりＭＴＪ素子を構成する元素をアモルファス炭素膜２３に拡散させることによりアモルファス炭素膜２３の抵抗値を低下させることが可能である。即ち、磁気抵抗変化メモリ装置において、ＭＴＪ素子とアモルファス炭素膜２３とを纏めたメモリセルの総体的な抵抗値を低くするように調整することが可能となる。なお、以降において、ＭＴＪ素子等のメモリ素子とアモルファス炭素膜等のメモリ素子の周辺の要素とを纏めてメモリセルと呼ぶ。メモリ装置製造後に各メモリセルの抵抗値を測定し、測定結果に基づいて抵抗値が所望の値よりも高いメモリセルを特定し、特定したメモリセルに充分に大きな電流を流して加熱することにより、当該メモリセルの総体的な抵抗値を下げてよい。これにより磁気抵抗変化メモリ装置の複数のメモリセルの抵抗値分布の幅を狭くして、０／１判定の際に大きなマージンを確保することが可能になる。
【００３０】
また後述するように、上記の加熱処理には、ＭＴＪ素子が状態反転するために必要な反転電流値を小さくする効果もある。この効果は、アモルファス炭素膜２３からの炭素拡散によりＭＴＪ素子の周辺部の磁気が壊れ実質的に断面積が小さなＭＴＪ素子となること、炭素拡散のために磁化層の周辺部が電流で熱を発生し磁気反転し易くなること、等により生じる。
【００３１】
以下に、半導体メモリ装置の製造方法の実施例を説明する。以下の説明においては、例えば図２に示すようなＭＴＪ素子をメモリ素子として含む半導体メモリ装置を製造する例について説明するが、製造する対象となる装置は磁気抵抗変化メモリ装置に限定されない。例えば、後述するように、強誘電体メモリ素子を対象として、同様の方法により強誘電体メモリ装置を製造してもよい。
【００３２】
図３乃至図１９は、半導体メモリ装置の製造方法の実施例における製造工程の各段階を示す図である。以下に、図３乃至図１９を用いて、半導体メモリ装置の製造方法の実施例を説明する。
【００３３】
図３に示されるように、シリコン基板３０を用意する。シリコン基板３０は、その上に図２に示されるようなＭＴＪ素子、電極、配線等の回路要素が形成される板状の部品である。
【００３４】
図４に示されるように、シリコン基板３０の上面にシリコン酸化膜３１を形成する。シリコン酸化膜３１を形成するためには、シリコン基板３０の表面に熱酸化によりシリコン酸化膜３１を成長させてもよいし、或いはシリコン基板３０の表面にＣＶＰ（Chemical Vapor Deposition：以下ＣＶＤ）法等によりＳｉＯ２等を堆積させてもよい。
【００３５】
図５に示されるように、シリコン酸化膜３１の上に下部電極層３２を形成する。具体的には、下部電極層３２として、タンタル（Ｔａ）層、ルテニウム（Ｒｕ）層、タンタル（Ｔａ）層をこの順番でスパッタ法により形成する。タンタル層は、ＲｕとＳｉＯ２との密着性が悪いため、密着させるためにＲｕとＳｉＯ２との間に設ける密着層である。ルテニウム層は、下部電極層３２の抵抗値を下げるために設けられる層である。タンタル層は、下部電極層３２の上面に設けられるＭＴＪ素子を加工する際のエッチングストッパー層である。下部電極層３２は、図２の下部電極２０に相当する層である。
【００３６】
図６に示されるように、下部電極層３２の上に、固定磁化層３３、絶縁層３４、自由磁化層３５、及び上部電極層３６をこの順番に形成する。ＭＴＪ素子の各層である固定磁化層３３、絶縁層３４、及び自由磁化層３５はスパッタ法で形成してよい。固定磁化層３３は、例えばＣｏＦｅＢ（コバルト鉄ボロン）で形成された厚さ１ｎｍの層であってよい。絶縁層３４は、例えばＭｇＯで形成された厚さ０．８ｎｍの層であってよい。自由磁化層３５は、例えばＣｏＦｅＢで形成された厚さ１．５ｎｍの層であってよい。上部電極層３６としては、タンタル層、ルテニウム層、及びタンタル層をこの順番に形成してよい。これらタンタル層、ルテニウム層、及びタンタル層は、それぞれ膜厚が例えば１ｎｍ、１０ｎｍ、及び４０ｎｍであってよい。ルテニウム層は、上部電極層３６の抵抗値を下げるために設けられる層である。上部電極層３６は、図２の上部電極２１に相当する層である。
【００３７】
図７に示されるように、上部電極層３６の上面においてＳｉＯ２で形成される絶縁層３７を形成する。絶縁層３７は、例えばＣＶＤ法により堆積してもよいし、スパッタ法により堆積してもよい。絶縁層３７の膜厚は例えば７０ｎｍであってよい。絶縁層３７の材料は、ＳｉＯ２に限定されるものではなく、例えば窒化シリコン（Ｓｉ３Ｎ４）であってもよいし、また或いは酸化アルミニウム（Ａｌ２Ｏ３）等であってもよい。
【００３８】
図８に示されるように、絶縁層３７の上面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン３８を絶縁層３７の上面に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００３９】
図９において、レジストパターン３８（図８参照）をマスクとして用いてＲＩＥを行うことにより絶縁層３７を加工し、絶縁材料（この例ではＳｉＯ２）で形成されるパターン３７Ａを形成する。エッチングガスは、例えば四フッ化炭素（ＣＦ４）とアルゴン（Ａｒ）との混合ガスであってよい。なおレジストパターン３８は、エッチング後にアッシングにより除去する。なお、後ほどＭＴＪ素子をＲＩＥにて加工する場合にはレジストパターン３８を残しておいてもよい。ＭＴＪ素子のＲＩＥは酸化性のガスで行われるので、レジストが速やかに除去されるからである。この処理により、金属材料（この例ではＴａ）で形成される金属層（この例では上部電極層３６の最上層のタンタル層）の上面において絶縁材料（この例ではＳｉＯ２）で形成されるパターン３７Ａを形成する。このパターン３７Ａは、引き続き実施するイオンミリング又はＲＩＥにおいてマスクとして機能する。
【００４０】
図１０に示されるように、パターン３７Ａをマスクとして用いてＲＩＥを行うことにより、金属層（上部電極層３６の最上層のタンタル層）をエッチングして、当該金属層の金属で形成されるパターン３６Ａを形成する。この際のエッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよいし、あるいはＣＦ４のみであってもよい。このタンタル層のエッチングが完了した時点でＲＩＥによるエッチングを止める。これは、ＣＦ４ガスによる磁性膜への影響を抑えるためである。タンタル層の下のルテニウム層（上部電極層３６の上から２番目の層）等の金属層は、以下に説明するＭＴＪ素子を形成するＲＩＥによりＭＴＪ素子と一緒に加工する。
【００４１】
図１１に示されるように、図１０で作成したパターン３６Ａ及び３７Ａをマスクとして用いてＲＩＥを行うことにより、ＭＴＪの磁性層等に対するエッチングを行う。この際のエッチングガスとしては、ＭＴＪ素子層の材料と反応するガスである必要があり、一酸化炭素（ＣＯ）とアンモニア（ＮＨ３）との混合ガス又はメタノール（ＣＨ３ＯＨ）を用いてよい。その結果、パターン３６Ａの下部に、自由磁化層３５Ａ、絶縁層３４Ａ、及び固定磁化層３３ＡがＭＴＪ素子として残った状態となる。またパターン３６Ａはそのまま上部電極（図２の上部電極２１）となる。
【００４２】
図１２に示されるように、カバー絶縁膜として、アモルファス炭素を材料とするアモルファス炭素膜４０をスパッタ法により形成する。アモルファス炭素膜４０は、下部電極層３２の上面と、ＭＴＪ素子の側面と、上部電極３６Ａの側面及び上面を覆う。その膜厚は例えば３０ｎｍであってよい。なお、炭素を元素とするグラファイトは導電性を有することが知られているが、アモルファス炭素膜４０を構成する炭素膜はグラファイトとは結晶状態が異なっており、実質的に絶縁性があるとみなすことができる。アモルファス炭素をターゲットとしてスパッタ法にて成膜すると、通常はアモルファス状態の膜が得られる。アモルファス炭素膜４０は、図２のアモルファス炭素膜２３に相当する層である。
【００４３】
図１３に示されるように、アモルファス炭素膜４０の上面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン４１をアモルファス炭素膜４０の上面に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００４４】
図１４において、レジストパターン４１（図１３参照）をマスクとして用いてＲＩＥを行うことにより、アモルファス炭素膜４０及び下部電極層３２を加工する。この際のエッチングガスとしては、初めに例えば酸素（Ｏ２）を用いて炭素を加工し、その後ＣＦ４とＡｒとの混合ガスを用いてよい。酸素を用いるとレジストの減耗があるが、炭素膜に対してレジスト膜のほうが厚いので、減耗の影響は最小限に抑えられる。レジストパターン４１は、エッチング後にアッシングにより除去する。この処理により、アモルファス炭素膜４０の一部がアモルファス炭素膜４０Ａとして残ると共に、下部電極層３２の一部が下部電極３２Ａ（図２の下部電極２０）として残った状態となる。
【００４５】
図１５に示されるように、シリコン酸化膜３１の上面及びその上方に位置する構造物の全上面及び全側面を覆うように、ＳｉＯ２を材料とする層間絶縁膜５０を形成する。なお図１５においては、図示の便宜上、前述のシリコン酸化膜３１及び新たに形成したＳｉＯ２の層間絶縁膜５０を一纏まりとして示してある。
【００４６】
図１６に示されるように、層間絶縁膜５０の上面、上部電極３６Ａ上のアモルファス炭素膜４０Ａ、及び上部電極３６Ａで形成される全上面を、ＣＭＰ（Chemical  Mechanical  Polishing）法又はＲＩＥ全面エッチバック法等により平坦化する。
【００４７】
図１７に示されるように、上述の平坦化面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン６０を平坦化面上に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００４８】
図１８において、レジストパターン６０（図１７参照）をマスクとして用いて反応性イオンエッチングを行うことにより、層間絶縁膜５０の上面から下部電極３２Ａまで到る貫通孔５０Ａを層間絶縁膜５０に形成する。この際のエッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよく、炭素を加工するためにＯ２を用いてもよい。レジストパターン６０は、エッチング後にアッシングにより除去する。
【００４９】
図１９に示されるように、上部電極３６Ａ及びアモルファス炭素膜４０Ａの上面に接するように配線６１を形成すると共に、下部電極３２Ａの上面から層間絶縁膜５０の上面に到る配線６２を形成する。配線６１及び６２の材料はＡｌ又はＣｕであってよい。配線の形成方法は、各材料の配線を形成するために通常用いられる方法であってよい。
【００５０】
以上により、ＭＴＪ素子を含む半導体メモリ装置が得られる。図１９に示す半導体メモリ装置では、ＭＴＪ素子及び上部電極３６Ａの側面全体がアモルファス炭素膜４０により覆われている。このようにアモルファス炭素膜４０をカバー絶縁膜として設けることにより、ＭＴＪ素子の特性変動を最小限に抑制することが可能となる。なおアモルファス炭素膜４０は、酸素と反応して容易に二酸化炭素になってしまう。従って、ＳｉＨ４とＯ２等の酸化物ガスとの反応によりＣＶＰ法により層間絶縁膜５０となるＳｉＯ２を堆積させる場合、アモルファス炭素膜４０が減耗してしまうおそれがある。そこで層間絶縁膜５０を生成する前に、層間絶縁膜５０の表面を更に別のカバー絶縁膜で保護することが考えられる。
【００５１】
図２０は、図１９に示す半導体メモリ装置の変形例を示す図である。図２０に示す半導体メモリ装置は、アモルファス炭素膜４０Ａと層間絶縁膜５０との間に形成時に酸化雰囲気を用いない材料で形成されたカバー絶縁膜７０を更に含むことが、図１９に示す半導体メモリ装置と異なる。カバー絶縁膜７０は、形成時に酸化雰囲気を必要としない材料、例えばシリコン窒化膜（Ｓｉ３Ｎ４）等で形成されてよい。このようにアモルファス炭素膜４０の外面（ＭＴＪ素子側とは反対側の面）をカバー絶縁膜７０で覆うことにより、層間絶縁膜５０の形成時等においてアモルファス炭素膜４０の減耗を避けることができる。
【００５２】
図２１は、カバー絶縁膜としてアモルファス炭素膜を用いた半導体メモリ装置とカバー絶縁膜としてシリコン酸化膜を用いた半導体メモリ装置との素子抵抗値分布を比較して示す図である。横軸は素子抵抗値（ｋΩ）を示し、縦軸は、横軸の各素子抵抗値に対して低抵抗状態で当該素子抵抗値を有するＭＴＪ素子の個数を示す。
【００５３】
図２１の棒グラフの左側バーがシリコン酸化膜により覆ったＭＴＪ素子の特性であり、棒グラフの右側バーがアモルファス炭素膜により覆ったＭＴＪ素子（図２又は図１９に示す構成のＭＴＪ素子）の特性である。これらの特性値は実際に作成したＭＴＪ素子について測定により得られたものである。従来用いられた酸化シリコンを材料とするカバー膜と比較して、アモルファス炭素を材料とするカバー絶縁膜を用いた構成のほうが、高抵抗となる素子数が少なく、全体的に分布幅が狭まっていることがわかる。このように酸化シリコンを材料とするカバー膜を用いる従来の構成に比較して、アモルファス炭素を材料とするカバー絶縁膜を用いた構成の方が、ＭＴＪ素子の特性変動を抑制し、抵抗分布のばらつきを低減させることができる。
【００５４】
以下に、ＭＴＪ素子を含むメモリセルの抵抗値の調整方法について説明する。前述のように、微細化されたＭＴＪ素子の場合には、サイズにばらつきが発生してしまうという問題が存在する。ＭＴＪ素子が規格よりも小さくできてしまった場合には、炭素膜により特性変動を抑制するだけでは所望の素子特性を達成できないことがある。以下では、規格値よりも高抵抗となってしまったＭＴＪ素子の抵抗値を低減する方法について説明する。
【００５５】
図２２は、ＭＴＪ素子を含むメモリセルの抵抗値の調整方法の一例を示す図である。なお図２２において、フローチャートに記載された各ステップの実行順序は一例にすぎず、本願の意図する技術範囲が、記載された実行順番に限定されるものではない。例えば、Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、Ａステップの次にＢステップを実行することが可能なだけでなく、Ｂステップの次にＡステップを実行することが、物理的且つ論理的に可能である場合がある。この場合、どちらの順番でステップを実行しても、当該フローチャートの処理に影響する全ての結果が同一であるならば、本願に開示の技術の目的のためには、Ｂステップの次にＡステップが実行されてもよいことは自明である。Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、上記のような自明な場合を本願の意図する技術範囲から除外することを意図するものではなく、そのような自明な場合は、当然に本願の意図する技術範囲内に属する。
【００５６】
ステップＳ１で、半導体メモリ装置の調整対象の複数のメモリセルのＭＴＪ素子について、低抵抗状態になるように自由磁化層の磁化方向を設定する。調整対象の複数のメモリセルは、例えば半導体メモリ装置に内蔵される全てのメモリセルであってよい。この際、外部の磁場発生装置により磁界を各ＭＴＪ素子に印加して磁化方向を設定してもよいし、或いは各ＭＴＪ素子に電流を流してスピン注入磁化反転により磁化方向を設定してもよい。
【００５７】
ステップＳ２で、読み出すメモリセルを選択する。即ち、抵抗値を測定する対象となるメモリセルを選択する。例えば、測定対象の複数のメモリセルを所定の順番で選択すればよい。
【００５８】
ステップＳ３で、選択されたメモリセルに対する読み出し動作を実行する。具体的には、読み出し電圧（例えば２０ｍＶ）を選択されたメモリセルに印加し、当該メモリセルに流れる電流値を測定する。読み出し電圧を測定電流値で除算することにより、当該メモリセルの抵抗値を算出する。この読み出し電圧は、自由磁化層の磁化方向を反転させるために必要な反転電圧よりも低い電圧である。
【００５９】
ステップＳ４で、ステップＳ３において算出された抵抗値が規格内の抵抗値であるか否かを判定する。この判定処理は、基本的には、算出された抵抗値が所定の抵抗値以下である否かを判定する閾値処理であってよい。より具体的には、低抵抗状態のメモリセルに要求される抵抗値の範囲内に、算出された抵抗値が入っているか否かを判定してよい。規格内の抵抗値である場合にはステップＳ５に進み、規格内の抵抗値でない場合にはステップＳ７に進む。
【００６０】
ステップＳ７で、抵抗値が測定されたメモリセルが高抵抗状態であるか否かを判定する。即ち、高抵抗状態のメモリセルに要求される抵抗値の範囲内に、算出された抵抗値が入っているか否かを判定する。高抵抗状態ではないメモリセルの例としては、流れる電流値が略ゼロであり略絶縁状態にあるメモリセルや、流れる電流量が極端に大きく略短絡状態にあるメモリセルなどがある。これらのメモリセルは、抵抗値調整により回復することができるメモリセルではない。高抵抗状態でない場合にはステップＳ９に進み、当該メモリセルを不合格とする。不合格としたメモリセルは欠陥メモリセルとして登録しておき、適宜冗長処理等の対象としてよい。なおステップＳ４とＳ７とで実行する判定は、以下に説明する抵抗値補正処理の対象とするメモリセルを特定する判定であり、基本原則としては、算出された抵抗値が所定の抵抗値よりも高いメモリセルを特定する判定であってよい。その際に、判定におけるより細かな設定として、ステップＳ４及びＳ７でそれぞれ具体的に説明したように、低抵抗状態の規格内の抵抗値及び高抵抗状態の規格内の抵抗値であるか否かを判定するようにしてよい。
【００６１】
ステップＳ７で高抵抗状態であると判定された場合にはステップＳ８に進む。ステップＳ８では、高抵抗状態と判定されたメモリセルの抵抗値の補正処理を実行する。具体的には、読み出し電圧（例えば２０ｍＶ）よりも高く、素子破壊電圧（例えば１．２Ｖ）よりも低い電圧（例えば１．０Ｖ）を当該メモリセルに所定の時間印加する。即ち、例えば図２に示される配線２４及び２５を介して上部電極２１と下部電極２０との間に例えば１．０Ｖの電圧を印加する。この電圧印加は一回のみ実行してもよいし、複数回実行してもよい。この電圧印加により上部電極２１と下部電極２０とを介してＭＴＪ素子に電流を流すことによりＭＴＪ素子を加熱する。この加熱により、ＭＴＪ素子を構成する元素をアモルファス炭素膜２３に拡散させることにより、アモルファス炭素膜２３の抵抗値を低下させる。抵抗値の低下量は、印加電圧、パルス電圧幅（電圧印加時間）、印加回数等により制御することができる。ステップＳ８の後、手順はステップＳ３に戻り、読み出し処理以降の処理を繰り返す。
【００６２】
前述のステップＳ４においてメモリセルの測定抵抗値が規格内の抵抗値であると判定された場合はステップＳ５に進み、当該メモリセルを合格とする。
【００６３】
ステップＳ６で、他のメモリセルを測定するか否かを判定する。即ち、調整対象の複数のメモリセルのうちまだ抵抗値を測定していないメモリセルがあるか否かを判定する。測定するメモリセルがまだ残っている場合、ステップＳ２に戻り、メモリセルの選択処理及び以降の処理を繰り返す。他のメモリセルを測定しない場合、ＭＴＪ素子を含むメモリセルの抵抗値調整処理を終了する。なお、メモリ装置内ではＳ９で不合格になった素子は他の予備メモリ素子へ置き換える冗長を行うことがある。
【００６４】
図２３は、電流印加による加熱によりメモリセルの抵抗値が減少する効果を示す図である。横軸は素子抵抗値（ｋΩ）を示し、縦軸は、横軸の各素子抵抗値に対して低抵抗状態で当該素子抵抗値を有するメモリセルの個数を示す。
【００６５】
図２３の棒グラフの左側バーが抵抗値調整前のメモリセルの特性であり、棒グラフの右側バーが抵抗値調整後のメモリセルの特性である。これらの特性値は実際に作成したメモリセルについて測定により得られたものである。この図２３では、素子抵抗値２．５ｋΩ以上のメモリセルに対して抵抗値調整処理を実行した。このように所定の抵抗値より高抵抗のメモリセルに対して抵抗値調整処理を実行することにより、抵抗値が相対的に高いメモリセルの抵抗値が低減され、メモリセルの抵抗値分布の幅が狭くなり、抵抗値分布の形が改善されていることが分かる。アモルファス炭素膜で覆うメモリ素子が、抵抗値変化として情報を記録するＭＴＪ素子の場合には、このようにしてメモリセルの総体的な抵抗値を調整することにより、メモリセルの情報記録特性を調整することが可能となる。
【００６６】
上記の加熱処理には、ＭＴＪ素子が状態反転するために必要な反転電流値を小さくする効果もある。アモルファス炭素膜からの炭素拡散によりＭＴＪ素子の周辺部の磁気が壊れ実質的に断面積が小さなＭＴＪ素子となること、炭素拡散のために磁化層の周辺部が電流で熱を発生し磁気反転し易くなること、等により生じる。ＭＴＪ素子の断面積が実質的に小さくなれば電流密度が増えるので、磁化方向を反転するために必要な反転電流値が減少する。また磁化層は小さな磁区に分かれており、１つの磁区が反転すると、その周囲の磁区は反転しやすくなるという特性がある。従って、周辺部の磁区が熱により磁化反転しやすくなると、ある電流を流したときに周辺部の磁区が中心部の磁区よりも先に反転し、この周辺部の磁区の反転が中心部の磁区に伝わっていき中心部の磁区も反転する。
【００６７】
図２４は、電流印加による加熱によりＭＴＪ素子の反転電流値が減少する効果を示す図である。横軸は反転電流値（μＡ）を示し、縦軸は、横軸の各反転電流値に対して、反転するために当該反転電流値が必要なＭＴＪ素子の個数を示す。
【００６８】
図２４の棒グラフの左側バーが抵抗値調整前のＭＴＪ素子の特性であり、棒グラフの右側バーが抵抗値調整後のＭＴＪ素子の特性である。これらの特性値は実際に作成したＭＴＪ素子について測定により得られたものである。抵抗値調整時の加熱処理の結果、ＭＴＪ素子の反転電流値が低減され、例えば１７５μＡ及び２００μＡの反転電流を必要とするＭＴＪ素子は無くなっている。このように、抵抗値調整処理には、ＭＴＪ素子が状態反転するために必要な反転電流値を小さくする効果もあることが分かる。
【００６９】
以上の実施例は、ＭＴＪ素子を含む磁気抵抗変化メモリ装置を例として説明したが、前述のように、アモルファス炭素膜を適用可能な素子はＭＴＪ素子に限定されない。例えば、本願の半導体メモリ装置の製造方法を用いることにより、アモルファス炭素膜をカバー絶縁膜として有する強誘電体メモリ素子を加工及び製造してもよい。
【００７０】
強誘電体メモリの場合、メモリ素子層（強誘電体層）は、例えばジルコニウム酸チタン酸鉛（ＰＺＴ）等の強誘電体材料で形成される。このメモリ素子層の下面側には、Ｐｔ（白金）、Ｔｉ（チタン）、又はＩｒＯｘ（イリジウム酸化物）等を材料とする下部電極が形成される。メモリ素子層の上面側には、Ｐｔ又はＩｒＯｘ等を材料とする上部電極が形成される。このような構成の強誘電体メモリでは強誘電体材料が酸化物であるため、例えばシリコン窒化膜等をカバー膜として用いると、カバー膜形成時における水素原子による還元作用により、強誘電体材料の特性が変動してしまう。それに対して、上記図１２に示される工程と同様に、カバー絶縁膜として、アモルファス炭素を材料とするアモルファス炭素膜をスパッタ法により形成するようにすれば、強誘電体材料の特性を劣化や変動させることがない。
【００７１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００７２】
１１  自由磁化層
１２  トンネル絶縁膜
１３  固定磁化層
２０  下部電極
２１  上部電極
２２  層間絶縁膜
２３  アモルファス炭素膜
２４  配線
２５  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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