(57)【要約】【課題】高い移動度と高い信頼性とを有し得る酸化物半導体ＴＦＴを備えた半導体装置を提供する。【解決手段】  半導体装置は、薄膜トランジスタ１０１を備え、薄膜トランジスタの半導体層７は、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む下部酸化物半導体層７１と、下部酸化物半導体層７１の上に配置され、Ｉｎ、ＧａおよびＺｎを含む上部酸化物半導体層７２とを含む積層構造を有し、下部酸化物半導体層７１の厚さは２０ｎｍ以下であり、下部酸化物半導体層７１における全金属元素に対するＳｎの原子数比は５％以上であり、上部酸化物半導体層７２はＳｎを含まないか、または、上部酸化物半導体層７２における全金属元素に対するＳｎの原子数比は、下部酸化物半導体層７１における全金属元素に対するＳｎの原子数比よりも小さく、下部酸化物半導体層７１の側面と下面との間の第１の角度θ１は、上部酸化物半導体層７２の側面と下面との間の第２の角度θ２よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された薄膜トランジスタであって、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含む薄膜トランジスタと、
前記半導体層または前記薄膜トランジスタを覆う絶縁層と
を備え、
前記半導体層は、
Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む下部酸化物半導体層と、
前記下部酸化物半導体層の上に配置され、Ｉｎ、ＧａおよびＺｎを含む上部酸化物半導体層と
を含む積層構造を有し、
前記下部酸化物半導体層の厚さは２０ｎｍ以下であり、
前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比は５％以上であり、
前記上部酸化物半導体層はＳｎを含まないか、または、前記上部酸化物半導体層における全金属元素に対するＳｎの原子数比は、前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比よりも小さく、
前記下部酸化物半導体層の側面と下面との間の第１の角度θ１は、前記上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さい、半導体装置。
【請求項２】
前記下部酸化物半導体層の厚さは、前記上部酸化物半導体層の厚さよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記下部酸化物半導体層はＳｎを実質的に含まない、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の角度θ１は１０°以下である、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の角度θ２は、１０°より大きく、７０°以下である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記基板に垂直な断面において、前記半導体層の上面の周縁および下面の周縁を結ぶ仮想的な面と、前記半導体層の下面との間の角度Ｔは、１０°より大きく、３０°以下である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記上部酸化物半導体層は、組成比の異なる複数の層を含む、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート電極は、前記半導体層の前記基板側に、前記ゲート絶縁層を介して配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート電極は、前記半導体層の前記基板と反対側に、前記ゲート絶縁層を介して配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記ソース電極および前記ドレイン電極は、モリブデン層と、前記モリブデン層上に配置された銅層とを含む積層構造を有し、前記モリブデン層は前記ゲート絶縁層の上面および前記半導体層の上面と接している、請求項８に記載の半導体装置。
【請求項１１】
前記下部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含む、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記上部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１２に記載の半導体装置。
【請求項１４】
基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置の製造方法であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、
前記製造方法は、
Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む第１酸化物半導体膜を形成する工程であって、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比は５％以上である、第１酸化物半導体膜形成工程（Ａ）と、
前記第１酸化物半導体膜上に、Ｉｎ、ＧａおよびＺｎを含む第２部酸化物半導体膜を形成する工程であって、前記第２酸化物半導体膜はＳｎを含まないか、または、前記第２酸化物半導体膜における全金属元素に対するＳｎの原子数比は、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比よりも小さい、第２酸化物半導体膜形成工程（Ｂ）と、
前記第１酸化物半導体膜および前記第２酸化物半導体膜を含む積層半導体膜のパターニングを行い、前記薄膜トランジスタの活性層となる酸化物半導体層を得るパターニング工程（Ｃ）と、
前記半導体層または前記薄膜トランジスタを覆うように絶縁層を形成する絶縁層形成工程（Ｄ）と
を包含し、
前記パターニング工程（Ｃ）では、燐酸、硝酸、酢酸を混合したＰＡＮ系エッチング液を用いたウェットエッチングによって、前記第１酸化物半導体膜および前記第２酸化物半導体膜のパターニングを行う、半導体装置の製造方法。
【請求項１５】
前記第１酸化物半導体膜の厚さは２０ｎｍ以下である、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記パターニング工程（Ｃ）は、前記第１酸化物半導体膜のパターニングによって得られる下部酸化物半導体層の側面と下面との間の第１の角度θ１が、前記第２酸化物半導体膜のパターニングによって得られる上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さくなるような条件で行われる、請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体層および前記ゲート絶縁層を覆うように、モリブデン膜と、前記モリブデン膜上に配置された銅膜とを含む積層導電膜を形成し、前記積層導電膜をパターニングすることによって、前記ソース電極および前記ドレイン電極を形成する工程をさらに包含し、
前記積層導電膜のパターニングでは、過酸化水素系エッチング液を用いて前記銅膜および前記モリブデン膜のパターニングを行う、請求項１４から１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含み、前記第２酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１４から１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなＴＦＴ（以下、「画素ＴＦＴ」）としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
一方、駆動回路などの周辺回路を、基板上にモノリシック（一体的）に設ける技術が知られている。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。本明細書では、アクティブマトリクス基板にモノリシックに形成された周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
【０００４】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴは、画素ＴＦＴのみでなく、回路ＴＦＴとしても好適に用いられ得る。
【０００５】
酸化物半導体ＴＦＴの活性層に用いられる酸化物材料として、例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）を含む３元系酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体）が知られている。
【０００６】
近年、アクティブマトリクス基板のさらなる高精細化、低消費電力化、高周波駆動（例えば１２０Ｈｚ）などを実現するために、酸化物半導体ＴＦＴのチャネル移動度のさらなる向上が求められている。このため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体よりも高い移動度を有し得る酸化物半導体材料（以下、「高移動度材料」と略す。）を用いることが提案されている。例えば、特許文献１は、高移動度材料として、Ｉｎ、Ｇａ、ＺｎおよびＳｎ（錫）を含む４元系酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体）を開示している。また、非特許文献１には、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｓｎ−Ｏ系半導体などの高移動度材料が挙げられている。
【０００７】
なお、本明細書では、酸化物半導体ＴＦＴの活性層（酸化物半導体層）のうちチャネルとなる部分の移動度（チャネル移動度）を「ＴＦＴ移動度」と呼び、酸化物半導体材料自体の移動度と区別することがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１７−１５７８１３号公報
【非特許文献】
【０００９】
【非特許文献１】神戸製鋼技報  Ｖｏｌ．６５  Ｎｏ．２  （Ｓｅｐ．２０１５）、ｐ６７−ｐ７１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
酸化物半導体ＴＦＴでは、活性層である酸化物半導体層に、周辺から水分、水素などが侵入することで、酸化物半導体の酸素欠陥が増加し、電気抵抗が低下するなどの劣化が生じる場合がある。このため、通常は、酸化物半導体ＴＦＴを覆うように、パッシベーション膜などの保護膜が形成される。
【００１１】
本発明者が検討したところ、移動度の高い酸化物半導体材料ほど、水分、水素などの侵入による劣化が生じやすいことが分かった。例えば、特許文献１などに開示されたＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などの高移動度材料を酸化物半導体層に用いると、水分、水素などが酸化物半導体層に侵入することで、酸化物半導体層の低抵抗化が生じ、酸化物半導体ＴＦＴの閾値電圧Ｖｔｈがマイナス側にシフトし易くなる。その結果、オフリーク電流が増大したり、ソース−ドレイン間が導通したり、あるいは、デプレーション化（ノーマリオン状態）が生じたりするおそれがある。これは、酸化物半導体ＴＦＴを画素ＴＦＴとして用いる場合には、画素が常時最大画素値となる輝点不良が生じる要因となり得る。また、回路ＴＦＴとして用いる場合には、ゲートドライバ回路などの回路の動作不良が生じる要因となり得る。
【００１２】
このように、従来は、酸化物半導体ＴＦＴの信頼性の低下を抑制しつつ、チャネル移動度を高めることは困難であった。
【００１３】
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、高い移動度と高い信頼性とを有し得る酸化物半導体ＴＦＴを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明による一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタであって、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含む薄膜トランジスタと、前記半導体層または前記薄膜トランジスタを覆う絶縁層とを備え、前記半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む下部酸化物半導体層と、前記下部酸化物半導体層の上に配置され、Ｉｎ、ＧａおよびＺｎを含む上部酸化物半導体層とを含む積層構造を有し、前記下部酸化物半導体層の厚さは２０ｎｍ以下であり、前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比は５％以上であり、前記上部酸化物半導体層はＳｎを含まないか、または、前記上部酸化物半導体層における全金属元素に対するＳｎの原子数比は、前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比よりも小さく、前記下部酸化物半導体層の側面と下面との間の第１の角度θ１は、前記上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さい。
【００１５】
ある実施形態において、前記下部酸化物半導体層の厚さは、前記上部酸化物半導体層の厚さよりも小さい。
【００１６】
ある実施形態において、前記下部酸化物半導体層はＳｎを実質的に含まない。
【００１７】
ある実施形態において、前記第１の角度θ１は１０°以下である。
【００１８】
ある実施形態において、前記第２の角度θ２は、１０°より大きく、７０°以下である。
【００１９】
ある実施形態において、前記基板に垂直な断面において、前記半導体層の上面の周縁および下面の周縁を結ぶ仮想的な面と、前記半導体層の下面との間の角度Ｔは、１０°より大きく、３０°以下である。
【００２０】
ある実施形態において、前記上部酸化物半導体層は、組成比の異なる複数の層を含む。
【００２１】
ある実施形態において、前記ゲート電極は、前記半導体層の前記基板側に、前記ゲート絶縁層を介して配置されている。
【００２２】
ある実施形態において、前記ゲート電極は、前記半導体層の前記基板と反対側に、前記ゲート絶縁層を介して配置されている。
【００２３】
ある実施形態において、前記ソース電極および前記ドレイン電極は、モリブデン層と、前記モリブデン層上に配置された銅層とを含む積層構造を有し、前記モリブデン層は前記ゲート絶縁層の上面および前記半導体層の上面と接している。
【００２４】
ある実施形態において、前記下部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含む。
【００２５】
ある実施形態において、前記上部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２６】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【００２７】
本発明による一実施形態の半導体装置の実施形態は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置の製造方法であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、前記製造方法は、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む第１酸化物半導体膜を形成する工程であって、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比は５％以上である、第１酸化物半導体膜形成工程（Ａ）と、前記第１酸化物半導体膜上に、Ｉｎ、ＧａおよびＺｎを含む第２部酸化物半導体膜を形成する工程であって、前記第２酸化物半導体膜はＳｎを含まないか、または、前記第２酸化物半導体膜における全金属元素に対するＳｎの原子数比は、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比よりも小さい、第２酸化物半導体膜形成工程（Ｂ）と、前記第１酸化物半導体膜および前記第２酸化物半導体膜を含む積層半導体膜のパターニングを行い、前記薄膜トランジスタの活性層となる酸化物半導体層を得るパターニング工程（Ｃ）と、前記半導体層または前記薄膜トランジスタを覆うように絶縁層を形成する絶縁層形成工程（Ｄ）とを包含し、前記パターニング工程（Ｃ）では、燐酸、硝酸、酢酸を混合したＰＡＮ系エッチング液を用いたウェットエッチングによって、前記第１酸化物半導体膜および前記第２酸化物半導体膜のパターニングを行う。
【００２８】
ある実施形態において、前記第１酸化物半導体膜の厚さは２０ｎｍ以下である。
【００２９】
ある実施形態において、前記パターニング工程（Ｃ）は、前記第１酸化物半導体膜のパターニングによって得られる下部酸化物半導体層の側面と下面との間の第１の角度θ１が、前記第２酸化物半導体膜のパターニングによって得られる上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さくなるような条件で行われる。
【００３０】
ある実施形態において、上記製造方法は、前記半導体層および前記ゲート絶縁層を覆うように、モリブデン膜と、前記モリブデン膜上に配置された銅膜とを含む積層導電膜を形成し、前記積層導電膜をパターニングすることによって、前記ソース電極および前記ドレイン電極を形成する工程をさらに包含し、前記積層導電膜のパターニングでは、過酸化水素系エッチング液を用いて前記銅膜および前記モリブデン膜のパターニングを行う。
【００３１】
ある実施形態において、前記第１酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含み、前記第２酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【発明の効果】
【００３２】
本発明の一実施形態によると、高い移動度と高い信頼性とを有し得る酸化物半導体ＴＦＴを備えた半導体装置を提供できる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は、第１の実施形態の半導体装置におけるＴＦＴ１０１の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、ＴＦＴ１０１のＡ−Ａ’線およびＢ−Ｂ’線に沿った模式的な断面図である。
【図２】（ａ）および（ｂ）は、それぞれ、半導体層７の側面の形状を説明するための拡大断面図である。
【図３】Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜の厚さとエッチングレートとの関係を示す図である。
【図４】実施例のＴＦＴの断面ＳＥＭ像を示す図である。
【図５】（ａ）〜（ｅ）は、それぞれ、ＴＦＴ１０１の製造方法を説明するための工程断面図である。
【図６】（ａ）および（ｂ）は、それぞれ、ＴＦＴ１０１の製造方法を説明するための工程断面図である。
【図７】実施例および比較例の液晶パネルにおけるＴＦＴの閾値電圧のシフト量ΔＶｔｈを示す図である。
【図８】第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【図９】（ａ）は、アクティブマトリクス基板１０００における１つの画素領域Ｐの平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｃ−Ｃ’線およびＤ−Ｄ’線に沿った断面図である。
【図１０】第２の実施形態におけるＴＦＴ１０２の模式的な断面図である。
【図１１】第２の実施形態における他のＴＦＴ１０３の模式的な断面図である。
【図１２】従来の酸化物半導体ＴＦＴの課題を説明するための模式的な断面図である。
【発明を実施するための形態】
【００３４】
（第１の実施形態）
以下、図面を参照しながら、半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴ（以下、「ＴＦＴ」）を備えていればよく、アクティブマトリクス基板などの回路基板、各種表示装置、電子機器などを広く含む。
【００３５】
図１（ａ）は、本実施形態の半導体装置におけるＴＦＴ１０１の一例を示す模式的な平面図であり、図１（ｂ）および図１（ｃ）は、それぞれ、図１（ａ）におけるＡ−Ａ’線およびＢ−Ｂ’線に沿った模式的な断面図である。
【００３６】
本実施形態の半導体装置は、基板１と、基板１に支持された酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ）１０１とを備える。
【００３７】
ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、酸化物半導体を含む半導体層７と、半導体層７とゲート電極３との間に配置されたゲート絶縁層５と、半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを備える。ＴＦＴ１０１は、無機絶縁層（パッシベーション膜）１１で覆われていてもよい。
【００３８】
この例では、ＴＦＴ１０１は、チャネルエッチ型のボトムゲート構造ＴＦＴである。ゲート電極３は、半導体層７の基板１側に配置されている。ゲート絶縁層５はゲート電極３を覆っている。半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。また、ソース電極８およびドレイン電極９は、それぞれ、半導体層７の上面の一部と接するように配置されている。半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域７ｓ、ドレイン電極９と接する部分をドレインコンタクト領域７ｄと呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、ゲート電極３と重なっている領域が「チャネル領域７ｃ」となる。
【００３９】
本実施形態における半導体層７は、積層構造を有する。半導体層７の積層構造は、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む下部酸化物半導体層７１と、下部酸化物半導体層７１の上に配置され、Ｉｎ、ＧａおよびＺｎを含む上部酸化物半導体層７２とを含む。下部酸化物半導体層７１における全金属元素に対するＳｎの原子数比は５％以上である。上部酸化物半導体層７２における全金属元素に対するＳｎの原子数比は、下部酸化物半導体層７１における全金属元素に対するＳｎの原子数比よりも小さい。上部酸化物半導体層７２は、Ｓｎを実質的に含まなくてもよい。
【００４０】
下部酸化物半導体層７１における全金属元素に対するＩｎの原子数比は、例えば、上部酸化物半導体層７２における全金属元素に対するＩｎの原子数比よりも高くてもよい。これにより、下部酸化物半導体層７１の移動度を、上部酸化物半導体層７２の移動度よりも高くできる。つまり、半導体層７のうち下部酸化物半導体層７１が、主にキャリアが流れる層（以下、「キャリア移動層」）として機能し得る。
【００４１】
下部酸化物半導体層７１は、半導体層７の最下層（最も基板１側に位置する層）であってもよい。上部酸化物半導体層７２は、半導体層７の最上層であり、その上面は無機絶縁層１１と接していてもよい。下部酸化物半導体層７１および上部酸化物半導体層７２は、それぞれ、単層でもよいし、組成比の異なる複数の層からなる積層構造を有していてもよい。
【００４２】
この例では、下部酸化物半導体層７１は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含む。下部酸化物半導体層７１におけるＩｎ、Ｇａ、ＺｎおよびＳｎの原子数比Ｉｎ：Ｇａ：Ｚｎ：Ｓｎは、例えば４：１：４：１であってもよい。一方、上部酸化物半導体層７２は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。上部酸化物半導体層７２におけるＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは、例えば、１：３：６または１：１：１であってもよい。
【００４３】
図２（ａ）は、半導体層７のテーパ形状を説明するための拡大断面図である。本実施形態における半導体層７では、下部酸化物半導体層７１の側面と下面との間の角度（側面の傾斜角）θ１は、上部酸化物半導体層７２の側面と下面との間の角度（側面の傾斜角）θ２よりも小さい。このような構造は、後述するように、半導体層７のパターニング工程において、下部酸化物半導体層７１および上部酸化物半導体層７２に含まれる酸化物半導体のエッチングレートの比を制御することで形成され得る。
【００４４】
本実施形態では、ＴＦＴ１０１の活性層が、高移動度材料を含む下部酸化物半導体層７１を有するので、高いＴＦＴ移動度を実現でき、オン特性を向上できる。一方、上述したように、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などの高移動度材料では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体よりも、水分、水素などに起因する劣化が生じやすい。これに対し、本実施形態では、半導体層７の側面は段差を有している。具体的には、下層である下部酸化物半導体層７１の側面の傾斜角θ１が、上層である上部酸化物半導体層７２の側面の傾斜角θ２よりも小さい。これにより、半導体層７の側面は、基板１側でより緩やかに傾斜するので、ＴＦＴ１０１を覆う無機絶縁層１１などの保護膜の被覆性（カバレッジ）を向上できる。
【００４５】
また、側面の傾斜角θの小さい下部酸化物半導体層７１を設けることで、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体のみからなる単層の酸化物半導体層よりも、ＴＦＴ１０１における半導体層７のテーパ角度Ｔを小さくできる。ここでいう「半導体層７のテーパ角度Ｔ」は、図２（ａ）に示すように、基板１に垂直な断面において、半導体層７の上面周縁ｅ１と半導体層７の下面周縁ｅ２とを結ぶ仮想的な面Ｓ１と、半導体層７の下面Ｓ２との間の角度を指す。半導体層７のテーパ角度Ｔを小さくすることで、無機絶縁層１１などの保護膜のカバレッジをより効果的に改善できる。
【００４６】
従来の酸化物半導体ＴＦＴでは、図１２に例示するように、半導体層７の側面の角度（テーパ角度）が大きくなり、無機絶縁層１１の被覆性（カバレッジ）が低下する可能性があった。このため、無機絶縁層１１などの保護膜にクラック１１Ｐ等が生じ、クラック１１Ｐを介して外部から水分、水素などが半導体層７に侵入するおそれがあった。
【００４７】
これに対し、本実施形態によれば、保護膜のカバレッジを向上できるので、外部からＴＦＴ１０１の半導体層７（特に下部酸化物半導体層７１）に水分、水素などが侵入することをより効果的に抑制できる。従って、水分などの侵入によって特性劣化が生じやすい高移動度材料を用いても、ＴＦＴ特性の低下（デプレッション化）を抑制できるので、高い信頼性と高いＴＦＴ移動度とを両立することが可能である。
【００４８】
半導体層７における下部酸化物半導体層７１の側面の傾斜角θ１は、特に限定しないが、例えば０°超１０°以下であってもよい。１０°以下であれば、無機絶縁層１１の被覆性をさらに高めることが可能である。上部酸化物半導体層７２の側面の傾斜角θ２は、１０°より大きく、かつ、７０°以下であってもよい。好ましくは、３０°以上６０°以下である。側面の傾斜角θ２が３０°以上であれば、ＣＤロス（サイドエッチング長）を低減できる。また、６０°以下であれば、無機絶縁層１１の被覆性をより効果的に高めることができる。
【００４９】
半導体層７のテーパ角度Ｔは、例えば、１０°より大きく、３０°以下であってもよい。３０°以下であれば、無機絶縁層１１の被覆性を向上できるので、下部酸化物半導体層７１に水分等が侵入することによって生じるＴＦＴ特性の低下を抑制できる。好ましくは、１０°より大きく２５°以下である。
【００５０】
下部酸化物半導体層７１の厚さｔ１は、上部酸化物半導体層７２の厚さｔ２よりも小さくてもよい。これにより、上部酸化物半導体層７２で下部酸化物半導体層７１を保護しつつ、無機絶縁層１１のカバレッジを向上できる。
【００５１】
下部酸化物半導体層７１の厚さｔ１は、例えば、２０ｎｍ以下であってもよい。これにより、後述するように、下部酸化物半導体層７１となる第１酸化物半導体膜（例えばＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜）を、ＰＡＮ系エッチング液を用いてパターニングすることが可能になる。厚さｔ１は、例えば２０ｎｍ未満、あるいは１５ｎｍ以下であってもよい。また、厚さｔ１が５ｎｍ以上であれば、より効果的に無機絶縁層１１の被覆性を改善できる。
【００５２】
上部酸化物半導体層７２の厚さｔ２は、特に限定しないが、例えば２０ｎｍ以上１００ｎｍ以下であってもよい。２０ｎｍ以上であれば、ソース・ドレイン分離工程などのプロセスによって、キャリア移動層である下部酸化物半導体層７１がダメージを受けるのを抑制できる。一方、１００ｎｍ以下であれば、無機絶縁層１１の被覆性の低下を抑制できる。
【００５３】
下部酸化物半導体層７１および上部酸化物半導体層７２は、それぞれ、積層構造を有してもよい。例えば図２（ｂ）に示すように、上部酸化物半導体層７２は、下部酸化物半導体層７１側から第１上部層７２Ａおよび第２上部層７２Ｂをこの順で含む２層構造を有してもよい。第１上部層７２Ａおよび第２上部層７２Ｂは、互いに異なる組成または組成比を有していてもよい。例えば、第１上部層７２Ａおよび第２上部層７２Ｂは、いずれも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含み、第１上部層７２Ａおよび第２上部層７２ＢにおけるＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは互いに異なっていてもよい。
【００５４】
上部酸化物半導体層７２が積層構造を有する場合、上部酸化物半導体層７２の側面の傾斜角θ２は、上部酸化物半導体層７２全体としてのテーパ角を指す。この例では、図２（ｂ）に示す基板１に垂直な断面において、側面の傾斜角θ２は、上部酸化物半導体層７２の下面周縁ｅ３（ここでは第１上部層７２Ａの下面周縁）と、上部酸化物半導体層７２の上面周縁ｅ１（ここでは第２上部層７２Ｂの上面周縁）とを結ぶ仮想的な面Ｓ３と、上部酸化物半導体層７２の下面Ｓ４との間の角度である。
【００５５】
なお、第１上部層７２Ａの側面の傾斜角θ２１、および、第２上部層７２Ｂの側面の傾斜角θ２２は、いずれも、下部酸化物半導体層７１の側面の傾斜角θ１よりも大きくてもよい。例えば、傾斜角θ２１、θ２２は、いずれも、１０°よりも大きく、７０°以下であってもよい。これらの傾斜角θ２１、θ２２は、同程度であってもよいし、互いに異なっていてもよい。
【００５６】
＜半導体層７の形成方法＞
上記のようなテーパ形状を有する半導体層７は、例えば次のようにして形成され得る。
【００５７】
まず、例えばスパッタ法を用いて、ゲート絶縁層５上に、下部酸化物半導体層７１となる第１酸化物半導体膜（例えばＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜）と、上部酸化物半導体層７２となる第２酸化物半導体膜（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜）とをこの順で形成し、積層膜を得る。各酸化物半導体膜は、それぞれ、下部酸化物半導体層７１および上部酸化物半導体層７２に対応する組成および厚さを有する。
【００５８】
次いで、上記の積層膜のパターニングを行い、半導体層７を得る。積層膜のパターニングは、ここでは、燐酸、硝酸、酢酸を混合したＰＡＮ系エッチング液を用いてウェットエッチングによって行う。ＰＡＮ系エッチング液に対する第１酸化物半導体膜のエッチングレートは、第２酸化物半導体膜のエッチングレートよりも低いことから、上述したようなテーパ形状を有する半導体層７が得られる。
【００５９】
特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜を、シュウ酸系エッチング液（例えば関東化学：ＩＴＯ−０７Ｎ）でパターニングすることが開示されている。しかしながら、本発明者が検討したところ、シュウ酸系エッチング液を用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜（またはＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜およびＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の積層膜）のエッチングを行うと、シュウ酸に対するＺｎの可溶濃度が低いことから、Ｚｎが析出しやすいという問題があった。
【００６０】
一方、従来、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体はＰＡＮ系エッチング液に対してエッチング耐性がある材料として知られており、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜のエッチングにＰＡＮ系エッチング液は使用されていなかった。例えば、非特許文献１の表３に、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜がＰＡＮ系エッチング液に不溶であることが明示されている。特許文献１も、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜のエッチング液としてＰＡＮ系エッチング液を使用することについて、全く言及していない。
【００６１】
本発明者は、上記の先入観にとらわれず、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜を含む積層膜のエッチング液として、ＰＡＮ系エッチング液に着目した。本発明者の検討の結果、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜が薄ければ（厚さ：例えば２０ｎｍ以下）、ＰＡＮ系エッチング液を用いてエッチングできることを見出した。
【００６２】
以下、本発明者による実験結果とともに詳しく説明する。
【００６３】
本発明者は、基板上に、厚さの異なるＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜（単層）を形成し、ＰＡＮ系エッチング液によるエッチングが可能かどうかを調べた。なお、実験では、エッチングレート＜０．０５ｎｍ／ｓｅｃのときに「エッチング不可」と判断した。
【００６４】
結果を表１および図３に示す。図３は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜の厚さとエッチングレートとの関係を示す図である。
【００６５】
【表１】
2019160829.tif 000003
【００６６】
表１および図３に示す結果から、ＰＡＮ系エッチング液に対するＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜のエッチングレートは低いものの、厚さが２０ｎｍ以下であれば、エッチング可能であることが分かった。
【００６７】
また、ＰＡＮ系エッチング液に対するＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜のエッチングレートが、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜のエッチングレート（例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６の場合のエッチングレートは２．５ｎｍ／ｓｅｃ）よりも十分に低いことも確認された。
【００６８】
このことから、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜を薄くすることで、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜とＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜との積層膜をＰＡＮ系エッチング液でパターニングでき、かつ、図２に示したようなテーパ形状（θ１＜θ２）を有する半導体層７を形成できることが分かった。
【００６９】
下部酸化物半導体層７１および上部酸化物半導体層７２の酸化物半導体の組成および厚さは、例えば、ＰＡＮ系エッチング液に対する上部酸化物半導体層７２のエッチングレートが下部酸化物半導体層７１のエッチングレートの５倍以上５０倍以下、好ましくは１０倍以上３０倍以下となるように選択され得る。５倍以上であれば、下部酸化物半導体層７１の側面の傾斜角θ１をより確実に小さくできる。５０倍以下であれば、ＣＤロスを低減できる。
【００７０】
例えば、下部酸化物半導体層７１のエッチングレートが０．０８ｎｍ／ｓｅｃ以上０．２０ｎｍ／ｓｅｃ以下の場合、上記のエッチングレート比を実現するためには、上部酸化物半導体層７２は、Ｓｎを実質的に含まないことが好ましい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：６の酸化物半導体（エッチングレート：約２．５ｎｍ／ｓｅｃ）を用いてもよい。
【００７１】
図４は、実施例のＴＦＴの断面ＳＥＭ像を示す図である。図４および以降の図面では、図１と同様の構成要素には同じ参照符号を付す。
【００７２】
図４に示す実施例では、半導体層７は、ＰＡＮ系エッチング液を用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ：Ｓｎ＝４：１：４：１、厚さ：１０ｎｍ）とＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、厚さ：９０ｎｍ）との積層膜のパターニングを行うことによって形成されている。上述したように、下部酸化物半導体層７１の側面の傾斜角θ１は、上部酸化物半導体層７２の側面の傾斜角θ２よりも小さく、半導体層７が緩やかなテーパ形状を有することが分かる。図４に示す例では、傾斜角θ１は４°、傾斜角θ２は３７°、テーパ角度Ｔは２０°である。
【００７３】
＜半導体層７の各層の組成＞
以下、各層の好ましい組成を説明する。以下の説明では、酸化物半導体を構成する全ての金属元素に対するＩｎの原子数比（組成比）を「Ｉｎ比率」、酸化物半導体を構成する全ての金属元素に対するＺｎの原子数比を「Ｚｎ比率」と略する。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層のＩｎ比率は、Ｉｎ、ＧａおよびＺｎの合計原子数に対するＩｎの原子数の割合である。Ｉｎの原子数を［Ｉｎ］、Ｇａの原子数を［Ｇａ］、亜鉛の原子数を［Ｚｎ］と表記すると、Ｉｎ比率は、［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）で表される。
【００７４】
下部酸化物半導体層７１は、上述したように、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む。Ｓｎ比率は５％以上である。下部酸化物半導体層７１は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体であってもよい。各金属元素の比率は特に限定しないが、例えば、下部酸化物半導体層７１におけるＩｎ比率は２０％以上４５％以下、好ましくは２５％以上４５％以下であってもよい。下部酸化物半導体層７１におけるＧａ比率は５％以上２０％以下、Ｚｎ比率は３０％以上６０％以下、Ｓｎ比率は５％以上２５％以下であってもよい。Ｉｎ比率はＧａ比率の２．０倍よりも大きくてもよい（［Ｉｎ］／［Ｇａ］＞２．０）。これにより、より高い移動度を実現できる。また、Ｚｎ比率はＳｎ比率の２．４倍よりも大きくてもよい（［Ｚｎ］／［Ｓｎ］＞２．４）。これにより、結晶性のＳｎ酸化物に起因して導電性が高くなることを抑制できる。下部酸化物半導体層７１の組成、形成方法、特性などは、例えば特許文献１に記載されている。参考のため、特許文献１（特開２０１７−１５７８１３号公報）の開示内容の全てを本明細書に援用する。
【００７５】
上部酸化物半導体層７２は、Ｉｎ、ＧａおよびＺｎを含んでいればよく、その組成比は特に限定しない。また、Ｉｎ、ＧａおよびＺｎ以外の金属元素をさらに含んでいてもよい。本実施形態では、上部酸化物半導体層７２にはチャネルが形成されなくてもよいので、Ｉｎ比率は高くなくてもよい。例えば、上部酸化物半導体層７２におけるＩｎ比率は、Ｚｎ比率以下であってもよいし、Ｚｎ比率よりも小さくてもよい。また、上部酸化物半導体層７２のＺｎ比率が高くなると（例えば［Ｚｎ］≧１／３）、上部酸化物半導体層７２は高い結晶性を有し得るので、エッチング耐性やバリア性に優れる。従って、下部酸化物半導体層７１の保護層および犠牲層として機能し得る。
【００７６】
さらに、下部酸化物半導体層７１におけるＩｎ比率は、上部酸化物半導体層７２におけるＩｎ比率よりも大きくてもよい。これにより、下部酸化物半導体層７１の移動度を上部酸化物半導体層７２よりも高くできるので、下部酸化物半導体層７１をキャリア移動層として機能させることができる。
【００７７】
上部酸化物半導体層７２はＳｎを実質的に含まず、かつ、下部酸化物半導体層７１におけるＳｎ比率は５％以上（例えば１０%以上）であってもよい。これにより、より確実に、下部酸化物半導体層７１と上部酸化物半導体層７２とのＰＡＮ系エッチング液に対するエッチングレートの差を十分に確保して、所望のテーパ形状を有する半導体層７を形成できる。
【００７８】
上部酸化物半導体層７２が２層構造を有する場合（図２（ｂ））、上層となる第２上部層７２Ｂは、結晶性の高い層であってもよい。例えば、第２上部層７２ＢにおけるＩｎ比率はＺｎ比率よりも小さくてもよい。第１上部層７２Ａおよび第２上部層７２ＢがいずれもＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む場合、第２上部層７２ＢにおけるＩｎ比率は、第１上部層７２ＡにおけるＩｎ比率よりも小さくてもよい。
【００７９】
第１上部層７２Ａは、第２上部層７２Ｂよりも高い移動度を有していてもよい。これにより、上部酸化物半導体層７２を設けることによるＴＦＴ移動度の低下を抑制できる。下部酸化物半導体層７１および第２上部層７２Ｂが結晶質であり、第１上部層７２Ａが非晶質であってもよい。これにより、非晶質の第１上部層７２Ａを介在させることで、ＴＦＴ特性のばらつきを抑えることができる。
【００８０】
上部酸化物半導体層７２にＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いる場合、原子数比Ｉｎ：Ｇａ：Ｚｎは、例えば、（３：１：２）、（４：２：３）、（５：１：３）、（５：３：４）、（６：２：４）、（７：１：３）、（５：１：４）、（１：３：２）、（２：４：３）、（１：５：３）、（１：３：６）、（１：１：１）などであってもよい。
【００８１】
半導体層７全体の厚さは、特に限定しないが、例えば、２０ｎｍ以上１３０ｎｍ以下であってもよい。
【００８２】
＜ＴＦＴ１０１の製造方法＞
以下、図５（ａ）〜図５（ｅ）を参照しながら、ＴＦＴ１０１の製造方法の一例を説明する。
【００８３】
まず、図５（ａ）に示すように、基板１上に、ゲート電極３を形成する。次いで、ゲート電極３を覆うようにゲート絶縁層５を形成する。
【００８４】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【００８５】
ゲート電極３は、後述するゲートバスラインＧＬと同じ導電膜（以下、「ゲート用導電膜」）を用いて形成され得る。ここでは、基板（例えばガラス基板）１上に、スパッタ法などによって、図示しないゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート用導電膜をパターニングすることにより、ゲート電極３を得る。ゲート用導電膜として、例えば、Ｔｉ膜（厚さ：３０ｎｍ）またはＭｏ膜を下層、Ｃｕ膜（厚さ：３００ｎｍ）を上層とする積層膜を用いる。なお、ゲート用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
【００８６】
ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。ゲート絶縁層５としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ５０ｎｍのＳｉＯ2膜を上層、厚さ３００ｎｍのＳｉＮｘ膜を下層とする積層膜を用いる。このように、ゲート絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む絶縁層（例えばＳｉＯ2などの酸化物層）を用いると、半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、半導体層７の酸素欠損を低減できる。
【００８７】
続いて、図５（ｂ）に示すように、ゲート絶縁層５上に、例えばスパッタ法を用いて、ゲート絶縁層５側から第１酸化物半導体膜７１ａおよび第２酸化物半導体膜７２ａを形成し、積層膜７ａを得る。第１酸化物半導体膜７１ａは、例えばＩｎ−Ｇａ−Ｚｎ−Ｓｎ―Ｏ系半導体（Ｉｎ：Ｇａ：Ｚｎ：Ｓｎ＝４：１：４：１）を主として含む膜である。第２酸化物半導体膜７２ａは、例えばＩｎ−Ｇａ−Ｚｎ―Ｏ系半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：６）を主として含む膜である。この例では、第２酸化物半導体膜７２ａは、原子数比Ｉｎ：Ｇａ：Ｚｎが１：１：１の下層７２Ａａと、原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：６の上層７２Ｂａとを含む積層構造を有する。各酸化物半導体膜は、結晶質酸化物半導体膜であってもよいし、非晶質酸化物半導体膜であってもよい。第１酸化物半導体膜７１ａの厚さは例えば１０ｎｍ、第２酸化物半導体膜７２ａの厚さは例えば３０ｎｍであってもよい。
【００８８】
第１および第２酸化物半導体膜７１ａ、７２ａは、例えば上記の組成を有するターゲットを用いて、スパッタ法で形成され得る。スパッタリングガス（雰囲気）としては、アルゴン等の希ガス原子と酸化性ガスの混合ガスを用いることができる。酸化性ガスとはＯ2、ＣＯ2、Ｏ3、Ｈ2Ｏ、Ｎ2Ｏ等が挙げられる。ここでは、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。
【００８９】
次いで、積層膜７ａのアニール処理を行う。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。
【００９０】
続いて、図５（ｃ）に示すように、熱処理後の積層膜７ａのパターニングを行い、半導体層７を得る。本実施形態では、積層膜７ａのパターニングは、例えばＰＡＮ系エッチング液を用いたウェットエッチングによって行う。これにより、ゲート絶縁層５側から、下部酸化物半導体層７１および上部酸化物半導体層７２をこの順で含む半導体層７を得る。半導体層７は、図２を参照しながら前述したテーパ形状を有する。
【００９１】
次いで、図５（ｄ）に示すように、ソース電極８およびドレイン電極９を、半導体層７の上面と接するように形成する。
【００９２】
ソース電極８およびドレイン電極９は、単層構造を有していてもよいし、積層構造を有していてもよい。ソース電極８およびドレイン電極９は、後述するソースバスラインＳＬと同じ導電膜（以下、「ソース用導電膜」）を用いて形成され得る。ソース用導電膜は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
【００９３】
この例では、ソース用導電膜として、半導体層７の側からＴｉ膜（厚さ：３０ｎｍ）およびＣｕ膜（厚さ：３００ｎｍ）をこの順で積み重ねた積層膜を形成する。ソース用導電膜は、例えばスパッタ法などによって形成される。続いて、ソース用導電膜上にレジストマスクを形成し、ソース用導電膜をパターニングする。これにより、Ｔｉ膜を下層８Ａ、９Ａ、Ｃｕ膜を上層８Ｂ、９Ｂとするソース電極８およびドレイン電極９を得る（ソース・ドレイン分離）。ここでは、例えば過酸化水素系エッチング液を用いて上層のＣｕ膜をウェットエッチングでパターニングした後、下層のＴｉ膜をドライエッチングでパターニングしてもよい。この場合には、図６（ａ）に例示するように、図１に示すＢ−Ｂ’断面において、Ｔｉ膜のドライエッチング時にゲート絶縁層５の表面部分（厚さ：ｄｘ）もエッチングされることがある。この後、半導体層７のチャネル領域に対し酸化処理、例えばＮ2Ｏガスを用いたプラズマ処理を行ってもよい。このようにして、ＴＦＴ１０１を得る。
【００９４】
次に、図５（ｅ）に示すように、ＴＦＴ１０１のチャネル領域７ｃと接するように、無機絶縁層１１を形成する。無機絶縁層１１は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。ここでは、無機絶縁層として、ＣＶＤ法により、厚さが例えば３００ｎｍのＳｉＯ2層を形成する。無機絶縁層の形成温度は、例えば２００℃以上４５０℃以下であってもよい。図示していないが、無機絶縁層１１上に有機絶縁層を形成してもよい。有機絶縁層として、例えば、厚さが２０００ｎｍのポジ型の感光性樹脂膜を形成してもよい。
【００９５】
なお、上記方法では、ソース用導電膜として、Ｔｉ膜を下層とする積層膜を用いたが、かわりに、Ｍｏ膜を下層とする積層膜を用いてもよい。例えば、ソース用導電膜として、半導体層７の側からＭｏ膜（厚さ：３０ｎｍ）、Ｃｕ膜（厚さ：３００ｎｍ）の２層をこの順で積み重ねた積層膜をスパッタ法で形成してもよい。この場合には、過酸化水素系エッチング液を用いたウェットエッチングで、Ｃｕ膜およびＭｏ膜の両方をパターニングすることができる。ウェットエッチングの後にドライエッチングを行う必要がないため、図６（ｂ）に例示するように、ソース用導電膜のパターニング工程で、ゲート絶縁層５の表面部分はエッチングされない。この結果、ドライエッチングを行う場合と比べて、ゲート絶縁層５と半導体層７との段差を小さくできるので、無機絶縁層１１のカバレッジをさらに効果的に改善できる。
【００９６】
＜半導体層のテーパ形状とＴＦＴの信頼性との関係＞
本発明者は、実施例および比較例の液晶パネルを作製し、評価することにより、半導体層のテーパ形状とＴＦＴの信頼性との関係を調べた。
【００９７】
まず、実施例の液晶パネルを作製した。実施例の液晶パネルでは、図５を参照しながら上述した方法を用いて、画素ＴＦＴを形成した。画素ＴＦＴの半導体層のパターニングは、ＰＡＮ系エッチング液を用いて行った。画素ＴＦＴの半導体層は、下部酸化物半導体層７１としてＩｎ：Ｇａ：Ｚｎ：Ｓｎ＝４：１：４：１のＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体層（厚さ：１０ｎｍ）、上部酸化物半導体層７２としてＩｎ：Ｇａ：Ｚｎ＝１：３：６のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：９０ｎｍ）を含む積層構造を有する。下部酸化物半導体層７１の側面の傾斜角θ１（例えば４°）は、上部酸化物半導体層７２の側面の傾斜角θ２（例えば４０°）よりも小さい。
【００９８】
比較例の液晶パネルは、画素ＴＦＴの半導体層をシュウ酸エッチング液でパターニングした点以外は、実施例と同様の材料を用いて同様の方法で作製した。比較例における画素ＴＦＴは、半導体層のテーパ形状（傾斜角）以外は、実施例における画素ＴＦＴと同様の構成を有する。比較例では、下部酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体層）および上部酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）の側面の傾斜角θ１、θ２は、いずれも４０°である。
【００９９】
次いで、実施例および比較例の液晶パネルに対し、高温高湿度環境下（ここでは温度５０℃および湿度９５％）で１０００時間動作させるエージング試験を行い、エージング試験による画素ＴＦＴの特性変化を調べた。
【０１００】
具体的には、各液晶パネルにおけるマザーガラス面の中央近傍の領域Ｒ１、周縁部近傍の領域Ｒ３および領域Ｒ１、Ｒ３の中央近傍の領域Ｒ２にそれぞれ位置するＴＦＴについて、エージング試験による閾値電圧のマイナス方向へのシフト量ΔＶｔｈを測定した。
【０１０１】
図７は、実施例および比較例の液晶パネルにおける領域Ｒ１〜Ｒ３に位置するＴＦＴの閾値電圧のシフト量ΔＶｔｈの測定結果を示す図である。
【０１０２】
図７から分かるように、実施例の画素ＴＦＴでは、比較例の画素ＴＦＴよりも、閾値電圧のマイナス方向へのシフト量ΔＶｔｈが低減されている。これは、実施例では、画素ＴＦＴの半導体層のテーパ形状を制御することで、パッシベーション膜のカバレッジが向上し、その結果、酸化物半導体の特性劣化が抑制されたからと考えられる。
【０１０３】
＜アクティブマトリクス基板の構造＞
本実施形態は、例えば表示装置のアクティブマトリクス基板に適用され得る。アクティブマトリクス基板に設けられる複数のＴＦＴの少なくとも一部が、本実施形態のＴＦＴであればよい。例えば、各画素に配置される画素ＴＦＴおよび／またはモノリシックドライバを構成するＴＦＴ（回路ＴＦＴ）として、上述したＴＦＴ１０１が適用され得る。
【０１０４】
以下、図面を参照しながら、アクティブマトリクス基板の構成を説明する。
【０１０５】
図８は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【０１０６】
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐによって構成されている。画素領域Ｐは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。各画素領域Ｐは、画素ＴＦＴである薄膜トランジスタＴｐと、画素電極ＰＥとを有する。図示していないが、アクティブマトリクス基板１０００をＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板１０００には、画素電極ＰＥと絶縁層（誘電体層）を介して対向するように共通電極が設けられる。
【０１０７】
非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、検査回路（不図示）などがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。表示領域ＤＲには、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとが形成されている。各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板１０００に実装されたソースドライバＳＤの各端子に接続されている。
【０１０８】
・画素領域Ｐの構成
次いで、アクティブマトリクス基板１０００における各画素領域Ｐの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
【０１０９】
図９（ａ）は、アクティブマトリクス基板１０００における１つの画素領域Ｐの平面図であり、図９（ｂ）および（ｃ）は、それぞれ、図９（ａ）におけるＣ−Ｃ’線およびＤ−Ｄ’線に沿った断面図である。
【０１１０】
画素領域Ｐは、ソースバスラインＳＬ、および、ソースバスラインＳＬと交差する方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持された薄膜トランジスタ（画素ＴＦＴ）Ｔｐと、下部透明電極１５と、上部透明電極１９とを有している。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。なお、下部透明電極１５が画素電極ＰＥ、上部透明電極１９が共通電極ＣＥであってもよい。
【０１１１】
薄膜トランジスタＴｐとして、図１に示すＴＦＴ１０１、または後述するＴＦＴ１０２が用いられ得る。
【０１１２】
薄膜トランジスタＴｐのゲート電極３は対応するゲートバスラインＧＬに接続され、ソース電極８は対応するソースバスラインＳＬに接続されている。ドレイン電極９は画素電極ＰＥと電気的に接続されている。ゲート電極３およびゲートバスラインＧＬは、同一の導電膜を用いて一体的に形成されていてもよい。ソース電極８、ドレイン電極９およびソースバスラインＳＬは、同一の導電膜を用いて一体的に形成されていてもよい。
【０１１３】
層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含んでいてもよい。なお、層間絶縁層１３は有機絶縁層を含んでいなくてもよい。
【０１１４】
画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、層間絶縁層１３上に形成されている。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられたコンタクトホールＣＨ内で、ドレイン電極９と電気的に接続されている。この例では、層間絶縁層１３の開口部１３ｐと誘電体層１７の開口部１７ｐとが重なる部分がコンタクトホールＣＨとなる。図示していないが、画素電極ＰＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。共通電極ＣＥは、コンタクトホールＣＨが形成されている領域に開口部１５ｐを有している。共通電極ＣＥは、この領域を除く画素領域Ｐ全体に亘って形成されていてもよい。
【０１１５】
画素電極ＰＥおよび共通電極ＣＥは、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。画素電極ＰＥおよび共通電極ＣＥの厚さは、それぞれ、例えば５０ｎｍ以上２００ｎｍ以下であってもよい。誘電体層１７は、例えば、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。誘電体層１７の厚さは、例えば７０ｎｍ以上３００ｎｍ以下であってもよい。
【０１１６】
このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極（画素電極ＰＥおよび共通電極ＣＥ）を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
【０１１７】
共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されている電極構造は、例えば特開第２００８−０３２８９９号公報、特開第２０２０００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開第２００８−０３２８９９号公報および特開第２０２０００８７５８号公報の開示内容の全てを本明細書に援用する。
【０１１８】
（第２の実施形態）
第２の実施形態における半導体装置は、半導体層の基板と反対側にゲート電極が配置されたトップゲート構造ＴＦＴを有する。
【０１１９】
図１０は、本実施形態におけるＴＦＴ１０２の断面図である。
【０１２０】
ＴＦＴ１０２は、半導体層７、ゲート絶縁層３０、ゲート電極３２、ソース電極２８およびドレイン電極２９を有する。
【０１２１】
半導体層７は、基板１上に形成されている。半導体層７は、基板１に形成された下部絶縁層２５の上に配置されていてもよい。
【０１２２】
半導体層７は、前述の実施形態で説明した半導体層７と同様の積層構造を有している。すなわち、半導体層７は、下部酸化物半導体層７１と、下部酸化物半導体層７１上に配置された上部酸化物半導体層７２とを有している。下部酸化物半導体層７１の側面の傾斜角θ１は、上部酸化物半導体層７２の側面の傾斜角θ２よりも小さい。半導体層７は、前述の実施形態における半導体層７と同様の方法で形成され得る。上部酸化物半導体層７２は、ゲート絶縁層３０と接していてもよい。
【０１２３】
本実施形態では、上部酸化物半導体層７２の厚さは５ｎｍ以上１５ｎｍ未満であることが好ましい。より好ましくは、５ｎｍ以上１０ｎｍ以下である。５ｎｍ以上であれば、オン電流を高めることができる。１５ｎｍ未満であれば、上部酸化物半導体層７２を流れる電子の移動度の低下を抑制できる。
【０１２４】
なお、前述の実施形態とは異なり、上部酸化物半導体層７２の厚さは、下部酸化物半導体層７１の厚さよりも大きくてもよいし、下部酸化物半導体層７１の厚さ以下であってもよい。下部酸化物半導体層７１の厚さ、下部酸化物半導体層７１および上部酸化物半導体層７２の組成は、前述の実施形態と同様であってもよい。
【０１２５】
ゲート絶縁層３０は、半導体層７の一部上に設けられている。ゲート絶縁層３０は、ゲート電極３２に重なる領域にのみ島状に形成されていてもよい。ゲート電極３２は、ゲート絶縁層３０上に設けられている。ゲート電極３２は、ゲート絶縁層３０を介して半導体層７に対向する。
【０１２６】
半導体層７、ゲート絶縁層３０およびゲート電極３２は、層間絶縁層３５で覆われている。ソース電極２８およびドレイン電極２９は、層間絶縁層３５上に配置されており、層間絶縁層３５に形成されたコンタクトホール内で半導体層７に接続されている。
【０１２７】
本実施形態でも、半導体層７のテーパ角度Ｔを小さくできるので、層間絶縁層３５のカバレッジを向上できる。従って、半導体層７（特に下部酸化物半導体層７１）への水分などの侵入によるＴＦＴ特性の劣化を抑制できる。
【０１２８】
＜ＴＦＴ１０２の製造方法＞
ＴＦＴ１０２は、例えば次のようにして形成され得る。まず、絶縁層（例えばＳｉＯ2層）２５上に、ＴＦＴ１０１の半導体層７と同様の方法で半導体層７を形成する。
【０１２９】
次いで、半導体層７を覆うように、ゲート絶縁膜および上部ゲート用導電膜を形成する。ゲート絶縁膜として、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。ここでは、ゲート絶縁膜として、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯｘ）層（厚さ：８０ｎｍ以上２５０ｎｍ以下、例えば１５０ｎｍ）を形成する。上部ゲート用導電膜として、ＴＦＴ１０１のゲート電極３と同様の導電膜を用いてもよい。ここでは、上部ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜をスパッタリング法で形成する。
【０１３０】
次いで、上部ゲート用導電膜およびゲート絶縁膜のエッチングを行い、ゲート電極３２およびゲート絶縁層３０を得る。ここでは、上部ゲート用導電膜上にレジストマスクを形成し、レジストマスクを用いて、上部ゲート用導電膜およびゲート絶縁膜のエッチング（ここではドライエッチング）を同時に行う。従って、ゲート絶縁膜のうちゲート電極３２で覆われていない部分は除去される。
【０１３１】
この後、ゲート電極３２の上方から、基板１の全面にプラズマ処理を施してもよい。これにより、半導体層７のうちゲート電極３２で覆われていない領域のみがプラズマ処理によって低抵抗化される。
【０１３２】
続いて、半導体層７、ゲート絶縁層３０およびゲート電極３２を覆うように、層間絶縁層３５（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を形成する。層間絶縁層３５として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を単層又は積層させて形成することができる。ここでは、層間絶縁層３５として、ＳｉＮｘ（厚さ：１００ｎｍ）およびＳｉＯ2膜（厚さ：３００ｎｍ）をＣＶＤ法で連続して形成する。
【０１３３】
なお、ゲート電極３２およびゲート絶縁層３０のパターニング後に、半導体層７の上面のうちゲート電極３２から露出している部分と接するように、酸化物半導体を還元させる絶縁膜（例えばＳｉＮｘなどの窒化膜）を形成してもよい。これにより、半導体層７の露出部分が還元されて低抵抗化される（セルフアライメント構造）。この場合には、上述したプラズマ処理を行わなくてもよい。
【０１３４】
この後、層間絶縁層３５に、半導体層７の一部を露出するコンタクトホールを形成する。続いて、層間絶縁層３５上およびコンタクトホール内に、ソース配線用導電膜を形成する。ここでは、ＴＦＴ１０１と同様のソース配線用導電膜（Ｔｉ膜を下層、Ａｌ膜を上層とする積層膜）を用いる。次いで、ソース配線用導電膜のパターニングを行うことで、ソース電極２８およびドレイン電極２９を得る。このようにして、ＴＦＴ１０２が製造される。
【０１３５】
＜変形例＞
図１１は、本実施形態における他のＴＦＴ１０３を例示する断面図である。
【０１３６】
ＴＦＴ１０３は、基板１と下部絶縁層２５との間に下部電極２３が配置されたデュアルゲート構造を有する点で、図１０に示すＴＦＴ１０２と異なる。
【０１３７】
下部電極２３は、基板１の法線方向から見たとき、少なくともチャネル領域７ｃと重なるように配置されている。下部電極２３は金属層であってもよい。これにより、下部電極２３は、ＴＦＴ１０６の遮光層としても機能し得る。例えば、下部電極２３は、ゲートバスラインＧＬ（図１）と同じ導電膜から形成されていてもよい。
【０１３８】
下部電極２３は、接地されていてもよい。これにより、ＴＦＴ１０６の特性の安定性を確保できる。下部電極２３はソース電極２８に電気的に接続されていてもよい。あるいは、下部電極２３は、ゲート電極３２と同電位になるように、ゲート電極３２（またはゲートバスライン）に電気的に接続されていてもよい。半導体層７は、基板１側にキャリア移動層となる下部酸化物半導体層７１を有するので、半導体層７の基板１側にもゲート電極として機能する下部電極２３が設けられていると、オン電流をより効果的に向上できる。
【０１３９】
（ＴＦＴ構造および酸化物半導体について）
ＴＦＴ構造は、第１〜第３の実施形態で例示した構造に限定されない。例えば、図１に示すＴＦＴ１０１は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。また、トップゲート構造およびボトムゲート構造ＴＦＴの構成も、上述した構成に限定されない。
【０１４０】
上記の実施形態において、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１４１】
酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含む積層構造を有してもよい。あるいは、結晶構造の異なる複数の結晶質酸化物を含んでいてもよい。
【０１４２】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１４３】
半導体層７を構成する上部酸化物半導体層７２は、Ｉｎ、ＧａおよびＺｎを含む。上部酸化物半導体層７２は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２、１：３：６等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１４４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１４５】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１４６】
上記の実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体ＴＦＴは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
【産業上の利用可能性】
【０１４７】
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
【符号の説明】
【０１４８】
１                          基板
３                          ゲート電極
５                          ゲート絶縁層
７                          半導体層
７ｃ                        チャネル領域
７ｄ                        ドレインコンタクト領域
７ｓ                        ソースコンタクト領域
８                          ソース電極
９                          ドレイン電極
１１                        無機絶縁層
１２                        有機絶縁層
１３                        層間絶縁層
１５                        下部透明電極
１７                        誘電体層
１９                        上部透明電極
７１                        下部酸化物半導体層
７１ａ                      第１酸化物半導体膜
７２                        上部酸化物半導体層
７２ａ                      第２酸化物半導体膜
７２Ａ                      第１上部層
７２Ｂ                      第２上部層
θ１                        下部酸化物半導体層７１の側面の傾斜角（第１の角度）
θ２                        上部酸化物半導体層７２の側面の傾斜角（第２の角度）Ｔ                     半導体層７のテーパ角度
１０１、１０２、１０３      薄膜トランジスタ
１０００                    アクティブマトリクス基板
【図１】
2019160829.tif 000004
【図２】
2019160829.tif 000005
【図３】
2019160829.tif 000006
【図４】
2019160829.tif 000007
【図５】
2019160829.tif 000008
【図６】
2019160829.tif 000009
【図７】
2019160829.tif 000010
【図８】
2019160829.tif 000011
【図９】
2019160829.tif 000012
【図１０】
2019160829.tif 000013
【図１１】
2019160829.tif 000014
【図１２】
2019160829.tif 000015
【手続補正書】
【提出日】平成31年3月15日(2019.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された薄膜トランジスタであって、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含む薄膜トランジスタと、
前記半導体層または前記薄膜トランジスタを覆う絶縁層と
を備え、
前記半導体層は、
Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む下部酸化物半導体層と、
前記下部酸化物半導体層の上に配置され、Ｉｎ、ＧａおよびＺｎを含む上部酸化物半導体層と
を含む積層構造を有し、
前記下部酸化物半導体層の厚さは２０ｎｍ以下であり、
前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比は５％以上であり、
前記上部酸化物半導体層はＳｎを含まないか、または、前記上部酸化物半導体層における全金属元素に対するＳｎの原子数比は、前記下部酸化物半導体層における全金属元素に対するＳｎの原子数比よりも小さく、
前記下部酸化物半導体層の側面と下面との間の第１の角度θ１は、前記上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さい、半導体装置。
【請求項２】
前記下部酸化物半導体層の厚さは、前記上部酸化物半導体層の厚さよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記上部酸化物半導体層はＳｎを実質的に含まない、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の角度θ１は１０°以下である、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の角度θ２は、１０°より大きく、７０°以下である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記基板に垂直な断面において、前記半導体層の上面の周縁および下面の周縁を結ぶ仮想的な面と、前記半導体層の下面との間の角度Ｔは、１０°より大きく、３０°以下である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記上部酸化物半導体層は、組成比の異なる複数の層を含む、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート電極は、前記半導体層の前記基板側に、前記ゲート絶縁層を介して配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート電極は、前記半導体層の前記基板と反対側に、前記ゲート絶縁層を介して配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記ソース電極および前記ドレイン電極は、モリブデン層と、前記モリブデン層上に配置された銅層とを含む積層構造を有し、前記モリブデン層は前記ゲート絶縁層の上面および前記半導体層の上面と接している、請求項８に記載の半導体装置。
【請求項１１】
前記下部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含む、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記上部酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１２に記載の半導体装置。
【請求項１４】
基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置の製造方法であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、
前記製造方法は、
Ｉｎ、Ｇａ、ＺｎおよびＳｎを含む第１酸化物半導体膜を形成する工程であって、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比は５％以上である、第１酸化物半導体膜形成工程（Ａ）と、
前記第１酸化物半導体膜上に、Ｉｎ、ＧａおよびＺｎを含む第２部酸化物半導体膜を形成する工程であって、前記第２酸化物半導体膜はＳｎを含まないか、または、前記第２酸化物半導体膜における全金属元素に対するＳｎの原子数比は、前記第１酸化物半導体膜における全金属元素に対するＳｎの原子数比よりも小さい、第２酸化物半導体膜形成工程（Ｂ）と、
前記第１酸化物半導体膜および前記第２酸化物半導体膜を含む積層半導体膜のパターニングを行い、前記薄膜トランジスタの活性層となる酸化物半導体層を得るパターニング工程（Ｃ）と、
前記半導体層または前記薄膜トランジスタを覆うように絶縁層を形成する絶縁層形成工程（Ｄ）と
を包含し、
前記パターニング工程（Ｃ）では、燐酸、硝酸、酢酸を混合したＰＡＮ系エッチング液を用いたウェットエッチングによって、前記第１酸化物半導体膜および前記第２酸化物半導体膜のパターニングを行う、半導体装置の製造方法。
【請求項１５】
前記第１酸化物半導体膜の厚さは２０ｎｍ以下である、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記パターニング工程（Ｃ）は、前記第１酸化物半導体膜のパターニングによって得られる下部酸化物半導体層の側面と下面との間の第１の角度θ１が、前記第２酸化物半導体膜のパターニングによって得られる上部酸化物半導体層の側面と下面との間の第２の角度θ２よりも小さくなるような条件で行われる、請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体層および前記ゲート絶縁層を覆うように、モリブデン膜と、前記モリブデン膜上に配置された銅膜とを含む積層導電膜を形成し、前記積層導電膜をパターニングすることによって、前記ソース電極および前記ドレイン電極を形成する工程をさらに包含し、
前記積層導電膜のパターニングでは、過酸化水素系エッチング液を用いて前記銅膜および前記モリブデン膜のパターニングを行う、請求項１４から１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体を含み、前記第２酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１４から１７のいずれかに記載の半導体装置の製造方法。