(57)【要約】      （修正有）【課題】開発時書換可能で量産時ソフトエラが起きないメモリ。【解決手段】ワード線制御回路が選択行のワード線ＷＬ１に高電圧電源ＶｄｄまたはＶｄｄ＋Ｖｔｈを与え、ワード線ＷＬ１に接続されたメモリセル１０１１、１０１２のトランジスタＭ７、Ｍ８をオン状態にし、ビット線制御回路が、ビット線ＢＬ１および反転ビット線ＢＬＢ１に高電圧電源Ｖｄｄおよび低電圧電源Ｖｓｓをそれぞれ与え、ビット線ＢＬ２および反転ビット線ＢＬＢ２に低電圧電源Ｖｓｓおよび高電圧電源Ｖｄｄをそれぞれ与える。このとき、ワード線制御回路が非選択のワード線ＷＬ２には、低電圧電源Ｖｓｓを与え、メモリセル１０２１，１０２２のトランジスタＭ７、Ｍ８をオフ状態にする。【選択図】図７
2019160930.tif 000002
【特許請求の範囲】
【請求項１】
第１配線および第２配線と、
ゲート端子が前記第１配線に接続される第１の第１導電型トランジスタと、
前記第１の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が第３配線に接続される第１の第２導電型トランジスタと、
前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第２の第２導電型トランジスタと、
ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
前記第２の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第３配線に接続される第３の第２導電型トランジスタと、
前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第４の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第２の第２導電型トランジスタの前記ゲート端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第４の第２導電型トランジスタの前記ゲート端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。
【請求項２】
前記第１の第２導電型トランジスタは、前記ソース端子と前記ドレイン端子が接続され、前記第３の第２導電型トランジスタは、前記ソース端子と前記ドレイン端子が接続された請求項１記載のコンフィグレーションメモリ回路。
【請求項３】
前記コンフィグレーションメモリ回路は、前記第１配線および前記第２配線のうちの少なくとも一方の電位を出力する請求項１または２記載のコンフィグレーションメモリ回路。
【請求項４】
前記第３配線に接続され、前記第１および第２の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第４の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第３の第１導電型トランジスタと、
前記第５配線に電圧を供給するとともに、前記第３の第１導電型トランジスタを介して前記第３配線に電圧を供給するとともに、前記第４配線および前記６配線に電圧を供給する制御回路と、
更に備えた請求項１乃至３のいずれかに記載のコンフィグレーションメモリ回路。
【請求項５】
前記制御回路は、前記第５配線に電圧を印加して前記第５の第２導電型トランジスタおよび前記第６の第２導電型トランジスタをＯＮ状態にし、前記４配線に第１電圧および前記第１電圧よりも高い第２電圧のうちの一方を印加し、前記第６配線に前記第１電圧および前記第２電圧のうちの他方を印加し、前記第３配線に書き込み電圧を印加し、前記第１の第２導電型トランジスタおよび前記第３の第２導電型トランジスタのうちの一方のゲート絶縁膜を破壊する請求項４記載のコンフィグレーションメモリ回路。
【請求項６】
前記第１の第２導電型トランジスタの前記ゲート端子と前記ソースおよび前記ドレイン端子のうちの一方の端子との間の抵抗値と、前記第３の第２導電型トランジスタの前記ゲート端子と前記ソースおよび前記ドレイン端子のうちの一方の端子との間の抵抗値とが、１０％以上異なる請求項５記載のコンフィグレーションメモリ回路。
【請求項７】
第１配線および第２配線と、
ドレイン端子が前記第１配線に接続され、ゲート端子が第３配線に接続される第１の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ドレイン端子および前記第１配線に接続され、ゲート端子が前記第３配線に接続される第１の第２導電型トランジスタと、
ドレイン端子が前記第１配線および前記第１の第１導電型トランジスタの前記ドレイン端子ならびに前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方に接続され、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、ゲート端子が第２の第１導電型トランジスタの前記ゲート端子および前記第２配線に接続される第２の第２導電型トランジスタと、
ドレイン端子が前記第２配線に接続され、ゲート端子が第４配線に接続される第３の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第３の第１導電型トランジスタのドレイン端子および前記第２配線に接続され、ゲート端子が前記第４配線に接続される第３の第２導電型トランジスタと、
ドレイン端子が前記第２配線および前記第３の第１導電型トランジスタの前記ドレインならびに前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方に接続され、ゲート端子が前記第１配線に接続される第４の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、ゲート端子が前記第４の第１導電型トランジスタの前記ゲート端子および前記第１配線に接続される第４の第２導電型トランジスタと、
ドレイン端子が前記第１の第１導電型トランジスタのソース端子に接続され、ゲート端子が第５配線に接続される第５の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ドレイン端子および前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方ならびに前記第１配線に接続され、ゲート端子が前記第５の第１導電型トランジスタの前記ゲート端子および前記第５配線に接続される第５の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。
【請求項８】
前記コンフィグレーションメモリ回路は、前記第１配線および前記第２配線のうちの少なくとも一方の電位を出力する請求項７記載のコンフィグレーションメモリ回路。
【請求項９】
前記第３配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第６の第１導電型トランジスタと、
前記第３配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第６の第２導電型トランジスタと、
前記第４配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第７の第１導電型トランジスタと、
前記第４配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第７の第２導電型トランジスタと、
前記第５配線に電圧を供給するとともに、前記第６の第１導電型トランジスタおよび前記第６の第２導電型トランジスタを介して前記第３配線に電圧を供給するとともに、前記第７のＰチャネルＭＯＳトランジスタおよび前記第７の第２導電型トランジスタを介して前記第４配線に電圧を供給する制御回路と、
更に備えた請求項７または８記載のコンフィグレーションメモリ回路。
【請求項１０】
前記制御回路は、前記第３乃至第５配線に第１電位を供給し、前記第１および第２配線の電位を前記第１電位より高い第２電位にし、前記第３配線および前記第４配線の一方に前記第２電位よりも高い第３電位を供給し、前記第１の第２導電型トランジスタおよび前記第３の第２導電型トランジスタのうちの一方のゲート絶縁膜を破壊する請求項９記載のコンフィグレーションメモリ回路。
【請求項１１】
前記第１の第２導電型トランジスタの前記ゲート端子と前記ソースおよび前記ドレイン端子のうちの一方の端子との間の抵抗値と、前記第３の第２導電型トランジスタの前記ゲート端子と前記ソースおよび前記ドレイン端子のうちの一方の端子との間の抵抗値とが、１０％以上異なる請求項１０記載のコンフィグレーションメモリ回路。
【請求項１２】
第１配線および第２配線と、
ゲート端子が前記第１配線に接続される第１の第１導電型トランジスタと、
第１端子および第２端子を有し、前記第１端子が前記第１の第１導電型トランジスタのドレイン端子に、前記第２端子が第３配線に接続される第１のキャパシタと、
前記第１端子にソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第１の第２導電型トランジスタと、
ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
第３端子および第４端子を有し、前記第３端子が前記第２の第１導電型トランジスタのドレイン端子に、前記第４端子が前記第３配線に接続される第２のキャパシタと、
前記第３端子にソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第２の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第３端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第１端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンフィグレーションメモリ回路に関する。
【背景技術】
【０００２】
近年、フィールドプログラマブルゲートアレイ（以下、ＦＰＧＡ(Field Programmable Gate Array)ともいう）に代表されるようなリコンフィギャラブルな半導体集積回路が注目されている。ＦＰＧＡは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチブロックで切り換える。これによって、ＦＰＧＡは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報や接続を切り換えるスイッチブロックのデータはコンフィグレーションメモリ(Configuration Memory)に格納され、このデータに基づいて任意の論理機能が実現される。コンフィグレーションメモリは主には２つの回路で用いられる。すなわち、配線接続を切り替えるためのマルチプレクサ回路（以下、ＭＵＸ(Multiplexor)回路ともいう）の選択情報と、任意の論理を実現するためのルックアップテーブル回路（以下、ＬＵＴ(Look Up Table)回路ともいう）の論理情報である。
【０００３】
コンフィグレーションメモリとしてはＳＲＡＭセルを用いることができる。しかしＳＲＡＭセルは高エネルギー粒子の衝突やノイズ等に起因してソフトエラーを起こすリスクがある。もしＦＰＧＡのコンフィグレーションメモリでソフトエラーが起きれば、ＦＰＧＡの回路情報が書き換わってしまうという不具合が生じる。
【０００４】
コンフィグレーションメモリを不揮発性のメモリセルを用いて構成すれば、ソフトエラーの問題は回避できる。例えば、フラッシュメモリセルやアンチヒューズ素子を用いれば、原理的にソフトエラーの問題は回避ないし緩和することができる。
【０００５】
しかし、フラッシュメモリセルを用いる場合には、ＣＭＯＳ回路とフラッシュメモリを混載するプロセスが必要になり高コストとなってしまう。アンチヒューズ素子は標準のＣＭＯＳプロセスで低コストに作製可能であるが、書き換えが出来ないため、特にトライアンドエラーで作業を行う開発段階に支障がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１６２１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、開発段階での書き換えが可能で、かつ量産時にはソフトエラーが起きないコンフィグレーションメモリ回路を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によるコンフィグレーションメモリ回路は、第１配線および第２配線と、ゲート端子が前記第１配線に接続される第１のＰチャネルＭＯＳトランジスタと、前記第１の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が第３配線に接続される第１の第２導電型トランジスタと、前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第２の第２導電型トランジスタと、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、前記第２の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第３配線に接続される第３の第２導電型トランジスタと、前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第４の第２導電型トランジスタと、ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第２の第２導電型トランジスタの前記ゲート端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第４の第２導電型トランジスタの前記ゲート端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、を備える。
【図面の簡単な説明】
【０００９】
【図１】ＦＰＧＡの一般的な構成を示す図。
【図２】ＬＵＴ回路の一例を示す回路図。
【図３】ＭＵＸ回路の一例を示す回路図。
【図４】図２または図３に示す回路に用いられるメモリセルを示す図。
【図５】第１実施形態のメモリ回路に含まれるメモリセルを示す回路図。
【図６】第１実施形態のメモリ回路を示す回路図。
【図７】第１実施形態のメモリ回路のＦＰＧＡを書き換え可能状態で使用する場合の動作を説明する図。
【図８】第１実施形態のメモリ回路の固定化書き込み動作を説明する図。
【図９】第１実施形態のメモリ回路の固定化書き込み後の読み出し動作を説明する図。
【図１０】図１０Ａ、１０Ｂは、第１実施形態のメモリセルのレイアウトの例を示す図。
【図１１】第１実施形態の第１変形例によるメモリ回路を示す回路図。
【図１２】第２実施形態のメモリ回路に含まれるメモリセルを示す回路図。
【図１３】第３実施形態のメモリ回路に含まれるメモリセルを示す回路図。
【図１４】第４実施形態のメモリ回路に含まれるメモリセルを示す回路図。
【図１５】第４実施形態のメモリセルがＮＡＮＤ型ラッチと同等の回路となる場合を説明する図。
【図１６】第４実施形態のメモリ回路を示す回路図。
【図１７】第４実施形態において、ＦＰＧＡを書き換え可能状態でメモリ回路を使用する場合の動作を説明する図。
【図１８】第４実施形態において、メモリセル値を固定化する書き込み方法を説明する図。
【図１９】第４実施形態において、メモリセル値を固定化する書き込み方法を説明する図。
【図２０】第４実施形態において、固定化書き込み後の読み出し動作を説明する図。
【図２１】第５実施形態のメモリ回路に含まれるメモリセルを示す回路図。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施形態について、図面を参照して説明する。
【００１１】
実施形態を説明する前に、本発明に至った経緯について説明する。
【００１２】
まず、一般的なＦＰＧＡ構成を図１に示す。一般にＦＰＧＡ１００はアレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブル（以下、ＬＵＴともいう）を用いて行う。各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、このスイッチブロック１３０が含まれる基本ブロック１１０に属する論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
【００１３】
図２に、論理ブロック１２０に用いられるＬＵＴ回路２００の一例を示す。図２は、３入力１出力のＬＵＴ回路２００を示す。このＬＵＴ回路２００は、演算結果として出力される論理値を格納する８個のメモリセル２１０１〜２１０８と、各メモリセル２１０ｉ（ｉ＝１，・・・，８）の出力を受けるＣＭＯＳインバータ２１８ｉと、入力信号ＩＮ１，ＩＮ２，ＩＮ３に従って、８つのメモリセル２１０１〜２１０８のうちから一つを選択し、この選択したメモリセルに保持されている値を出力するＭＵＸ回路２２０と、を備えている。メモリセル２１０ｉ（ｉ＝１，・・・，８）の出力は通常、対応するＣＭＯＳインバータ回路２１８ｉの入力端子、すなわちＣＭＯＳインバータ回路２１８ｉを構成するトランジスタのゲート端子に接続される。ＣＭＯＳインバータ回路２１８ｉ（ｉ＝１，・・・，８）の出力端子は、ＭＵＸ回路２２０の入力端子に接続される。
【００１４】
ＭＵＸ回路２２０は、第１段に配置された８個のトランスファーゲート２２１１〜２２１８およびインバータ２２２と、第２段に配置された４個のトランスファーゲート２２３１〜２２３４およびインバータ２２４と、第３段に配置された２個のトランスファーゲート２２５１、２２５２およびインバータ２２６と、を有している。インバータ２２２は入力端子に入力信号ＩＮ１を受け、インバータ２２４は入力端子に入力信号ＩＮ２を受け、インバータ２２６は入力端子に入力信号ＩＮ３を受ける。
【００１５】
トランスファーゲート２２１ｉ（ｉ＝１，・・・８）は、入力端子がＣＭＯＳインバータ回路２１８ｉに接続され、ｉが奇数の場合は、ｐチャネルトランジスタのゲートに入力信号ＩＮ１を受け、ｎチャネルトランジスタのゲートがインバータ２２２の出力信号を受ける。また、ｉが偶数の場合は、ｎチャネルトランジスタのゲートに入力信号ＩＮ１を受け、ｐチャネルトランジスタのゲートがインバータ２２２の出力信号を受ける。
【００１６】
トランスファーゲート２２３ｉ（ｉ＝１，・・・，４）は、入力端子がトランスファーゲート２２１２ｉ−１の出力端子およびトランスファーゲート２２１２ｉの出力端子に接続され、ｉが奇数の場合は、ｐチャネルトランジスタのゲートが入力信号ＩＮ２を受け、ｎチャネルトランジスタのゲートがインバータ２２４の出力信号を受ける。また、ｉが偶数の場合は、ｎチャネルトランジスタのゲートに入力信号ＩＮ２を受け、ｐチャネルトランジスタのゲートがインバータ２２４の出力信号を受ける。
【００１７】
トランスファーゲート２２５ｉ（ｉ＝１，２）は、入力端子がトランスファーゲート２２３２ｉ−１の出力端子およびトランスファーゲート２２３２ｉの出力端子に接続され、ｉが奇数の場合は、ｐチャネルトランジスタのゲートが入力信号ＩＮ３受け、ｎチャネルトランジスタのゲートがインバータ２２６の出力信号を受ける。また、ｉが偶数の場合は、ｎチャネルトランジスタのゲートに入力信号ＩＮ３を受け、ｐチャネルトランジスタのゲートがインバータ２２６の出力信号を受ける。トランスファーゲート２２５１および２２５２の出力端子がＭＵＸ回路２２０の出力端子に接続される。
【００１８】
図２ではＭＵＸ回路２２０を、トランスファーゲートを用いて構成する例を示しているが、ＭＯＳトランジスタなど他の要素を用いて構成しても構わない。例えば、図３に示すＭＵＸ回路２２０Ａは、ＭＯＳトランジスタ２２７ａ、２２７ｂ、２２８ａ、２２８ｂ、２２９ａ、２２９ｂを備えている。
【００１９】
ＭＯＳトランジスタ２２７ａは、ソースおよびドレインの一方の端子が入力信号ＩＮ１を受け、ゲート端子がメモリ２１０１の出力端子に接続される。ＭＯＳトランジスタ２２７ｂは、ソースおよびドレインの一方の端子が入力信号ＩＮ３を受け、ゲート端子がメモリ２１０１の出力端子に接続される。
【００２０】
ＭＯＳトランジスタ２２８ａは、ソースおよびドレインの一方の端子が入力信号ＩＮ２を受け、ゲート端子がメモリ２１０２の出力端子に接続される。ＭＯＳトランジスタ２２８ｂは、ソースおよびドレインの一方の端子が入力信号ＩＮ４を受け、ゲート端子がメモリ２１０２の出力端子に接続される。
【００２１】
ＭＯＳトランジスタ２２９ａは、ソースおよびドレインの一方の端子が、ＭＯＳトランジスタ２２７ａのソースおよびドレインの他方の端子と、ＭＯＳトランジスタ２２８ａのソースおよびドレインの他方の端子とに接続され、ゲート端子がメモリ２１０３の出力端子に接続される。ＭＯＳトランジスタ２２９ｂは、ソースおよびドレインの一方の端子が、ＭＯＳトランジスタ２２７ｂのソースおよびドレインの他方の端子と、ＭＯＳトランジスタ２２８ｂのソースおよびドレインの他方の端子とに接続され、ゲート端子がメモリ２１０４の出力端子に接続される。ＭＯＳトランジスタ２２９ａのソースおよびドレインの他方の端子と、ＭＯＳトランジスタ２２９ｂのソースおよびドレインの他方の端子とが、ＭＵＸ回路２２０Ａの出力端子に接続される。
【００２２】
メモリセル２１０ｉ（ｉ＝１，・・・，８）として通常用いられるＳＲＡＭセルの最小構成の回路を図４に示す。このメモリセル２１０ｉ（ｉ＝１，・・・，８）は、ｐチャネルトランジスタ２１１およびｎチャネルトランジスタ２１２からなる第１インバータと、ｐチャネルトランジスタ２１３およびｎチャネルトランジスタ２１４からなる第２インバータと、ｎチャネルトランジスタ２１５、２１６とを備えている。第１インバータの入力端子と第２インバータの出力端子が接続され、第１インバータの出力端子と第２インバータの入力端子が接続される。すなわち第１および第２インバータはクロスカップリングされる。また、トランジスタ２１５のソースおよびドレインの一方が第１インバータの入力端子に接続され、トランジスタ２１６のソースおよびドレインの一方が第２インバータの入力端子に接続される。メモリセル２１０ｉ（ｉ＝１，・・・，８）の出力端子は、ＣＭＯＳインバータ２１８ｉの入力端子またはＭＵＸ回路２２０Ａを構成するトランジスタ２２７ａ、２２７ｂ、２２８ａ、２２８ｂ、２２９ａ、２２９ｂのゲートに接続される。
【００２３】
ＳＲＡＭセルは、高エネルギー粒子の衝突やノイズ等に起因してソフトエラーを起こすリスクがある。もしＦＰＧＡのコンフィグレーションメモリでソフトエラーが起きれば、ＦＰＧＡの回路情報が書き換わってしまうという不具合が生じる。
【００２４】
そこで、本発明者達は、鋭意研究に努め、開発段階での書き換えが可能で、かつ量産時にはソフトエラーが起きないコンフィグレーションメモリ回路を開発した。これを以下の実施形態で説明する。
【００２５】
本実施形態によるコンフィグレーションメモリ回路は、第１配線および第２配線と、ゲート端子が前記第１配線に接続される第１の第１導電型トランジスタと、前記第１の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が第３配線に接続される第１の第２導電型トランジスタと、前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第２の第２導電型トランジスタと、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、前記第２の第１導電型トランジスタのドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第３配線に接続される第３の第２導電型トランジスタと、前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第４の第２導電型トランジスタと、ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第２の第２導電型トランジスタの前記ゲート端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第４の第２導電型トランジスタの前記ゲート端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、を備える。
【００２６】
（第１実施形態）
第１実施形態によるコンフィグレーションメモリ回路（以下、単にメモリ回路とも云う）について、図５乃至図９を参照して説明する。第１実施形態のメモリ回路は、少なくとも１つのメモリセルを有し、このメモリセルを図５に示す。このメモリセル１０は、ＰチャネルＭＯＳトランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２と、ＮチャネルＭＯＳトランジスタＭ３と、ＰチャネルＭＯＳトランジスタＭ４と、ＮチャネルＭＯＳトランジスタＭ５と、ＮチャネルＭＯＳトランジスタＭ６と、ＮチャネルＭＯＳトランジスタＭ７と、ＮチャネルＭＯＳトランジスタＭ８と、を備えている。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタとも云う。トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は直列に接続され、トランジスタＭ４、トランジスタＭ５、およびトランジスタＭ６は直列に接続される。そして、トランジスタＭ１のドレイン端子およびトランジスタＭ４のドレイン端子は高電圧側電源Ｖｄｄに接続され、トランジスタＭ３のソース端子およびトランジスタＭ６のソース端子は低電圧側電源Ｖｓｓに接続される。
【００２７】
トランジスタＭ７は、ソースおよびドレインの一方の端子がビット線（第４配線）ＢＬに接続され、ソースおよびドレインの他方の端子がＰチャネルＭＯＳトランジスタＭ１のゲート端子およびＮチャネルＭＯＳトランジスタＭ３のゲート端子に接続され、ゲート端子がワード線（第５配線）ＷＬに接続される。トランジスタＭ８は、ソースおよびドレインの一方の端子が反転ビット線（第６配線）ＢＬＢに接続され、ソースおよびドレインの他方の端子がＰチャネルＭＯＳトランジスタＭ４のゲート端子およびＮチャネルＭＯＳトランジスタＭ６のゲート端子に接続され、ゲート端子がワード線ＷＬに接続される。ビット線ＢＬと反転ビット線ＢＬＢはメモリセルに値を書き込む際には互いに反転した信号値が与えられる。
【００２８】
また、トランジスタＭ１のゲート端子と、トランジスタＭ３のゲート端子と、トランジスタＭ７のソースまたはドレインの他方の端子と、トランジスタＭ４およびトランジスタＭ５の接続端子と、が接続線（第１配線）１２よって接続される。トランジスタＭ４のゲート端子と、トランジスタＭ６のゲート端子と、トランジスタＭ８のソースまたはドレインの他方の端子と、トランジスタＭ１およびトランジスタＭ２の接続端子と、が接続線（第２配線）１４によって接続される。
【００２９】
トランジスタＭ２のゲートおよびトランジスタＭ５のゲート端子はそれぞれメモリ値固定化書き込み線（第３配線）ＰＮに接続される。
【００３０】
メモリセル１０の接続線１２または接続線１４の一方がＦＰＧＡの論理ブロックのＬＵＴ回路やスイッチブロックで用いられるメモリ値として、マルチプレクサ（ＭＵＸ）回路に接続される（図５参照）。
【００３１】
なお、本実施形態では、トランジスタＭ７およびトランジスタＭ８をＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタにした構成も可能である。
【００３２】
また本実施形態と異なり、トランジスタＭ１のゲート端子と、トランジスタＭ３のゲート端子と、トランジスタＭ７のソースまたはドレインの他方の端子と、トランジスタＭ５およびトランジスタＭ６の接続端子とが接続され、トランジスタＭ４のゲート端子と、トランジスタＭ６のゲート端子と、トランジスタＭ８のソースまたはドレインの他方の端子と、トランジスタＭ２およびトランジスタＭ３の接続端子と、が接続される構成も可能である。
【００３３】
図６に、第１実施形態のメモリ回路を示す。この第１実施形態のメモリ回路１は、メモリセルアレイ２０と、ワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ１，ＢＬ２と、反転ビット線ＢＬＢ１，ＢＬＢ２と、メモリ値固定化書き込み線（以下、書き込み線とも云う）ＰＮ１，ＰＮ２と、高電圧ＰチャネルＭＯＳトランジスタ３０１，３０２と、ワード線制御回路５０と、ビット線制御回路６０と、を備えている。
【００３４】
メモリセルアレイ２０は、２行×２列に配置されたメモリセル１０１１、１０１２、１０２１、１０２２を備えている。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、図５に示すメモリセル１０と同一の構成を有している。すなわち、各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、トランジスタＭ１〜Ｍ８を備え、これらのトランジスタの接続関係も図５に示す場合と同一となっている。
【００３５】
メモリセル１０１１、１０１２は、トランジスタＭ７，Ｍ８のそれぞれのゲート端子がワード線ＷＬ１に接続され、トランジスタＭ２，Ｍ５のそれぞれのゲート端子が書き込み線ＰＮ１に接続される。メモリセル１０２１、１０２２は、トランジスタＭ７，Ｍ８のそれぞれのゲート端子がワード線ＷＬ２に接続され、トランジスタＭ２，Ｍ５のそれぞれのゲート端子が書き込み線ＰＮ２に接続される。
【００３６】
また、メモリセル１０１１，１０２１は、トランジスタＭ７のソースおよびドレインの一方の端子がビット線ＢＬ１に接続され、トランジスタＭ８のソースおよびドレインの一方の端子が反転ビット線ＢＬＢ１に接続される。メモリセル１０１２，１０２２は、トランジスタＭ７のソースおよびドレインの一方の端子がビット線ＢＬ２に接続され、トランジスタＭ８のソースおよびドレインの一方の端子が反転ビット線ＢＬＢ２に接続される。
【００３７】
高電圧ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタとも云う）３０１，３０２は、ゲート絶縁膜の厚さがメモリセルを構成するトランジスタのゲート絶縁膜の厚さより厚い。トランジスタ３０１は、ソースおよびドレインの一方の端子が書き込み線ＰＮ１に接続され、ソースおよびドレインの他方の端子がワード線制御回路５０に接続される。トランジスタ３０２は、ソースおよびドレインの一方の端子が書き込み線ＰＮ２に接続され、ソースおよびドレインの他方の端子がワード線制御回路５０に接続される。
【００３８】
ビット線ＢＬ１，ＢＬ２および反転ビット線ＢＬＢ１，ＢＬＢ２はそれぞれ、ビット線制御回路６０に接続される。
【００３９】
また、各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）の接続線１２または接続線１４の一方がＦＰＧＡの論理ブロックのＬＵＴ回路やスイッチブロックで用いられるメモリ値として、マルチプレクサ（ＭＵＸ）回路に接続される（図６参照）。
【００４０】
なお、第１実施形態のメモリ回路１をＦＰＧＡのコンフィグレーションメモリとして用いる場合、ビット線方向のセル数よりもワード線方向のセル数が多い方が望ましい。これは、同一ワード線に接続されるメモリセルは同時に書き込むことも可能であるが、同一ビット線に接続されるメモリセルは同時に書き込むことが出来ないため、ワード線方向のメモリセルの数が多い方が並列書込み可能なメモリセルが多くなり、書込み時間が短縮できるためである。
【００４１】
（ＦＰＧＡを書き換え可能状態で使用する場合の動作）
次に、第１実施形態のメモリ回路の動作について図７を参照して説明する。図７はＦＰＧＡを書き換え可能状態で使用する場合の動作を示している。なお、図７においては、ワード線制御回路５０およびビット線制御回路６０は省略している。
【００４２】
図７では、第１行に配列されたメモリセル１０１１、１０１２に値を書き込む場合を例にとって説明する。まず、ワード線制御回路５０がトランジスタ３０１，３０２を介して書き込み線ＰＮ１，ＰＮ２にそれぞれ高電圧側電源Ｖｄｄを与え、メモリセル１０１１〜１０２２のトランジスタＭ２、Ｍ５をオン状態にする。このようにすると、トランジスタＭ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７，Ｍ８で構成されるメモリセル１０１１〜１０２２が通常のＳＲＡＭセルと同等の回路になるため、ＳＲＡＭと同様の操作が可能になる。すなわち、値書き込みの際には、選択行のワード線、例えばワード線ＷＬ１に高電圧電源Ｖｄｄを与えるか、またはトランジスタＭ７、Ｍ８の閾値電圧ＶｔｈをブーストしたＶｄｄ＋Ｖｔｈを与え、ビット線ＢＬ１，ＢＬ２および反転ビット線ＢＬＢ１，ＢＬＢ２に高電圧電源Ｖｄｄまたは低電圧電源Ｖｓｓの電圧をビット線制御回路６０によって与え、メモリセル１０１１、１０１２に値を書き込む。このとき、非選択行のワード線ＷＬ２には低電圧電源Ｖｓｓの電圧を与える。図７では、ビット線制御回路６０が、ビット線ＢＬ１に高電圧電源Ｖｄｄを、反転ビット線ＢＬＢ１に低電圧電源Ｖｓｓを与えてメモリセル１０１１にデータ“１”を書き込み、ビット線ＢＬ２に低電圧電源Ｖｓｓを、反転ビット線ＢＬＢ２に高電圧電源Ｖｄｄを与えてメモリセル１０１２にデータ“０”を書き込む。なお、メモリセル１０１１に書き込みを行い、メモリセル１０１２に意味のある値の書き込みを行わないようにすることもできる。この場合は、選択列のビット線ＢＬ１、反転ビット線ＢＬＢ１に高電圧電源Ｖｄｄまたは低電圧電源Ｖｓｓの電圧をビット線制御回路６０によって与え、非選択列のビット線ＢＬ１、反転ビット線ＢＬＢ１ともに、ハイインピーダンスや低電圧電源Ｖｓｓや高電圧電源Ｖｄｄの電圧を与える。
【００４３】
（固定化書き込み動作）
次に、メモリセル値を固定化し、ソフトエラーが起きない状態にする書き込み手順を図８に示す。第１行に配列されたメモリセル１０１１およびメモリセル１０１２に記憶される値をそれぞれデータ“０”（Ｖｓｓ）およびデータ“１”（Ｖｄｄ）に固定化する場合を例にとって説明する。
【００４４】
まず、ワード線制御回路５０が選択行のワード線ＷＬ１に高電圧電源ＶｄｄまたはＶｄｄ＋Ｖｔｈを与え、ワード線ＷＬ１に接続されたメモリセル１０１１、１０１２のトランジスタＭ７、Ｍ８をオン状態にし、ビット線制御回路６０が、ビット線ＢＬ１および反転ビット線ＢＬＢ１に高電圧電源Ｖｄｄおよび低電圧電源Ｖｓｓをそれぞれ与え、ビット線ＢＬ２および反転ビット線ＢＬＢ２に低電圧電源Ｖｓｓおよび高電圧電源Ｖｄｄをそれぞれ与える。このとき、ワード線制御回路５０が非選択のワード線ＷＬ２には、低電圧電源Ｖｓｓを与え、メモリセル１０２１，１０２２のトランジスタＭ７、Ｍ８をオフ状態にする。
【００４５】
ワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１，ＢＬ２、および反転ビット線ＢＬＢ１，ＢＬ２に必要な電圧を印加した後、ワード線制御回路５０が、書き込み線ＰＮ１に書き込み電圧Ｖｐｒｏｇを与える。書き込み電圧Ｖｐｒｏｇは高電圧側電源Ｖｄｄよりも高い電圧で、トランジスタＭ２、Ｍ４のゲート絶縁膜を破壊することが可能な電圧である。この時、メモリセル１０１１のトランジスタＭ２には、ゲート端子にＶｐｒｏｇが与えられ、ソースおよびドレインの一方の端子には低電圧側電源Ｖｓｓが与えられる。また、メモリセル１０１１のトランジスタＭ５には、ゲート端子に書き込み電圧Ｖｐｒｏｇが与えられ、トランジスタＭ４と接続されるソースおよびドレインの一方の端子には高電圧側電源Ｖｄｄが直接与えられる。また、書き込みＶｐｒｏｇによりトランジスタＭ５がＯＮし、トランジスタＭ５にチャネルが形成されるため、トランジスタＭ６と接続されるソースおよびドレインの他方の端子にも高電圧電源Ｖｄｄに近い電圧が与えられる。これにより、トランジスタＭ２のゲート絶縁膜にはＶｐｒｏｇ−Ｖｓｓの電圧が、トランジスタＭ５のゲート絶縁膜にはＶｐｒｏｇ−Ｖｄｄの電圧が、与えられるが、電位差の大きいトランジスタＭ２のゲート絶縁膜が先に破壊され、電位差の小さいトランジスタＭ５のゲート絶縁膜は破壊されず絶縁状態が維持される。
【００４６】
同様に、メモリセル１０１２のトランジスタＭ５のゲート絶縁膜にはＶｐｒｏｇ−Ｖｓｓの電圧が、トランジスタＭ２のゲート絶縁膜にはＶｐｒｏｇ−Ｖｄｄの電圧が与えられるが、電位差の大きいトランジスタＭ５のゲート絶縁膜が先に破壊され、電位差の小さいトランジスタＭ２のゲート絶縁膜は破壊されず絶縁状態が維持される。
【００４７】
ここで、トランジスタのゲート絶縁膜が破壊されるとは、絶縁状態であったゲートと、ソースおよびドレインの少なくとも一方との間の抵抗値が劇的に低下することである。例えば、ゲートリーク電流が１０％程度異なるといった製造バラツキなどとは異なり、電流値の差は製造バラツキにくらべて、より大きい。破壊動作後のゲートと、ソースおよびドレインの少なくとも一方との間の抵抗値は、概ね数十ｋΩ〜数百Ωの値となる。
【００４８】
なお、このとき、ワード線制御回路５０によって固定化線ＰＮ２については高電圧電源Ｖｄｄまたは低電圧電源Ｖｓｓを与えておく。これにより、非選択のメモリセルへのセル固定化書き込みの影響を回避することができる。
【００４９】
（読み出し動作）
次に、メモリセルに固定化書き込みを行った後の読み出し動作について図９を参照して説明する。図８に示すように、メモリセル１０１１、１０１２に固定化書き込みを行った場合を例に取って説明する。
【００５０】
メモリセル１０１１はトランジスタＭ２のゲート絶縁膜が破壊され、メモリセル１０１２はトランジスタＭ５のゲート絶縁膜が破壊されている。セル固定化書き込み後の読み出しは、ワード線制御回路５０によって、ワード線ＷＬ１、ＷＬ２に電圧Ｖｓｓを与え、メモリセル１０１１〜１０２２のトランジスタＭ７、Ｍ８をオフ状態にする。その状態でワード線制御回路５０が固定化線ＰＮ１，ＰＮ２に電圧Ｖｄｄを印加する。この時、メモリセル１０１１においては、トランジスタＭ２のゲート絶縁膜が破壊されていることから、電圧ＶｄｄがトランジスタＭ２のゲート絶縁膜を通過し、トランジスタＭ１のソースおよびドレインのうちの一方の端子およびトランジスタＭ４、Ｍ６のゲート端子に接続される接続線１４に印加される。これによりクロスカップルしている接続線１２と接続線１４のうち、接続線１４が強制的に電圧Ｖｄｄとなり、他方の接続線１２が電圧Ｖｓｓとなるため、メモリセル１０１１のＭＵＸへの出力は電圧Ｖｓｓに固定される。なお、第１実施形態のメモリ回路においては、各メモリセルからの出力は、接続線１２の電位となる。
【００５１】
また、メモリセル１０１２においても同様に、電圧ＶｄｄがトランジスタＭ５のゲート絶縁膜を通過してトランジスタＭ４のソースおよびドレインの一方の端子と、トランジスタＭ１、Ｍ３のゲート端子に接続される接続線１２に印加され、メモリセル１０１２のＭＵＸへの出力は電圧Ｖｄｄに固定される。この状態では、メモリセルの値は固定化線ＰＮ１，ＰＮ２から電圧Ｖｄｄが供給されるため、高エネルギー粒子やノイズにより本実施形態のメモリ回路のメモリセルの値がフリップすることはない。すなわち、ソフトエラーが起きないＦＰＧＡ向けコンフィグレーションメモリ回路を実現することができる。
【００５２】
なお、各メモリセルの初期状態として、接続線１４または接続線１２が電圧Ｖｓｓとなっている場合、ワード線制御回路５０が固定化線ＰＮ１，ＰＮ２からトランジスタＭ２またはトランジスタＭ５を通じて電源電圧Ｖｄｄを供給し、メモリセルの値を反転させる必要が出てくる。その場合は、固定化線ＰＮに電源電圧Ｖｄｄを印加した後にメモリセルに電源電圧Ｖｄｄを供給することで、値の固定化を助けることができる。または、固定化線ＰＮ１、ＰＮ２から与える電圧を電源電圧Ｖｄｄよりも高い電圧とすることで、値の固定化を助けることができる。または、トランジスタＭ３およびトランジスタＭ６のチャネル幅を他のトランジスタＭ１，Ｍ２、Ｍ４、Ｍ５よりも小さくする、または設計ルールで許される最小の大きさにすることで、値の固定化を助けることができる。または、これらの方法を組み合わせることで、値の固定化を助けることができる。
【００５３】
以上説明した通り、固定化線ＰＮ１，ＰＮ２に与えられる電圧は電源Ｖｄｄ（反転を助ける場合はＶｄｄより高い電圧）または書き込み電圧Ｖｐｒｏｇであり、電圧Ｖｓｓを印加することは、動作としてはない。そのため、固定化線ＰＮ１，ＰＮ２の一端に接続される高耐圧トランジスタ３０１、３０２はＰチャネルＭＯＳトランジスタであることが望ましい。
【００５４】
次に、第１実施形態のメモリ回路に含まれるメモリセルを実現するメモリセルのレイアウトの例を図１０Ａ、１０Ｂに示す。図１０Ａは、標準のＣＭＯＳプロセスで作製可能なレイアウトである。また、図１０Ｂは高集積ＳＲＡＭセルのレイアウトを拡張したもので、異なるサイズのコンタクトを使用する。いずれも中心点に対して対象な配置になっており、適切に反転、回転させることで、メモリセルをアレイ状に配置することが可能である。
【００５５】
ここまでの説明では、本実施形態のメモリセルの出力はＭＵＸ回路と接続されることを想定していたが、当然、適用範囲はマルチプレクサ回路に限らない。例えば、図１１に示す第１変形例によるメモリ回路１Ａのように、クロスバー型に配置された配線ＲＬ１，ＲＬ２，ＣＬ１，ＣＬ２と、これらの配線の交差領域に配置されたスイッチトランジスタ１８１１〜１８２２に対して、各スイッチトランジスタ１８ｉｊ（ｉ，ｊ＝１，２）のゲートに本実施形態のメモリセル１０ｉｊを接続し、クロスバー配線として用いることも可能である。
【００５６】
また、メモリセル内部の接続線１２と接続線１４のうちの一方の電位信号をＭＵＸ回路に出力するとしているが、両方の電位信号をＭＵＸ回路に出力しても良い。接続線１２と接続線１４は一方が電圧Ｖｄｄであれば他方は電圧Ｖｓｓとなるため、例えば図３に示す回路のように、必ず電圧Ｖｄｄと電圧Ｖｓｓの両方を用いる使い方の場合は、２つのメモリセルを１つにまとめることで回路面積を削減することができる。
【００５７】
（第２実施形態）
第２実施形態によるコンフィグレーションメモリ回路（以下、単にメモリ回路とも云う）について、図１２を参照して説明する。第２実施形態のメモリ回路１０Ａは、図６に示す第１実施形態のメモリ回路１において、メモリセル１０１１〜１０２２を、図１２に示すメモリセル１０Ａに置き換えた構成を有している。この第２実施形態のメモリセル１０Ａは、図５に示す第１実施形態のメモリセル１０において、メモリ値固定化のためにゲート絶縁膜を破壊をさせるトランジスタＭ２、Ｍ５のソース端子とドレイン端子を接続した構成を有している。このようにすることで、ソース端子とドレイン端子のコンタクトの分だけ少し面積が増加するが、ソース端子またはドレイン端子のどちらか一方のみが破壊されただけでも値固定化の動作が可能であり、書込み歩留まりが向上する。動作については第１実施形態のメモリ回路と同一のため割愛する。第２実施形態のメモリセル１０Ａを用いてもソフトエラーが起きないＦＰＧＡ向けコンフィグレーションメモリ回路を実現することができる。
【００５８】
（第３実施形態）
第３実施形態によるコンフィグレーションメモリ回路（以下、単にメモリ回路とも云う）について、図１３を参照して説明する。第３実施形態のメモリ回路１０Ｂは、図６に示す第１実施形態のメモリ回路１において、メモリセル１０１１〜１０２２を、図１３に示すメモリセル１０Ｂに置き換えた構成を有している。この第３実施形態のメモリセル１０Ｂは、図５に示す第１実施形態のメモリセル１０において、メモリ値固定化のためにゲート絶縁膜を破壊をさせるトランジスタＭ２、Ｍ５の代わりに、キャパシタＣ２、Ｃ５を用い、どちらかのキャパシタを破壊して、キャパシタの端子間を導通させることで、メモリ値の固定化を行う。動作については第１実施形態と同一のため割愛する。第３実施形態のメモリセル１０Ｂを用いてもソフトエラーが起きないＦＰＧＡ向けコンフィグレーションメモリを実現することができる。
【００５９】
（第４実施形態）
第４実施形態によるコンフィグレーションメモリ回路（以下、単にメモリ回路とも云う）について、図１４乃至図２０を参照して説明する。第１実施形態のメモリ回路は、少なくとも１つのメモリセルを有し、このメモリセルを図１４に示す。このメモリセル１０Ｃは、ＳＲＡＭセルをベースにした第１乃至第３実施形態のメモリセルと異なり、ＮＡＮＤゲートを使ったラッチ回路をベースとした構成を有している。
【００６０】
第４実施形態のメモリセル１０Ｃは、ＰチャネルトランジスタＭ１、Ｍ３、Ｍ５、Ｍ７、Ｍ９と、ＮチャネルトランジスタＭ２、Ｍ４、Ｍ６、Ｍ８、Ｍ１０と、を備えている。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタとも云う。
【００６１】
トランジスタＭ１乃至トランジスタＭ８の回路構成は、トランジスタＭ１のソース端子がトランジスタＭ９のドレイン端子に接続されている以外は、通常のＮＡＮＤ型ラッチ回路の構成であり、一方の入力が列方向信号ＣＯＬに、他方の入力が行方向信号ＲＯＷに接続される。
【００６２】
トランジスタＭ９、トランジスタＭ１、およびトランジスタＭ２が直列に接続される。すなわち、トランジスタＭ９のドレイン端子とトランジスタＭ１のソース端子が接続され、トランジスタＭ１のドレイン端子とトランジスタＭ２のドレイン端子に接続される。トランジスタＭ１のゲート端子とトランジスタＭ２のゲート端子がカラム配線ＣＯＬに接続される。なお、トランジスタＭ３、Ｍ５、Ｍ７、Ｍ９のソース端子はそれぞれ高電圧電源Ｖｄｄに接続される。
【００６３】
また、トランジスタＭ２は、トランジスタＭ１０と並列に接続される。すなわち、トランジスタＭ２のソース端子とトランジスタＭ１０のソース端子が接続され、トランジスタＭ２のドレイン端子とトランジスタＭ１０のドレイン端子が接続される。トランジスタＭ１０のゲート端子とトランジスタＭ９のゲート端子がイネーブル信号ＥＮに接続される。
【００６４】
トランジスタＭ３は、ドレイン端子がトランジスタＭ１のドレイン端子、トランジスタＭ２のドレイン端子、トランジスタＭ１０のドレイン端子に接続され、ゲート端子がトランジスタＭ４のゲート端子に接続される。トランジスタＭ４のドレイン端子はトランジスタＭ２のソース端子およびトランジスタＭ１０のソース端子に接続され、ソース端子は、低電圧電源Ｖｓｓに接続される。すなわち、トランジスタＭ３と、トランジスタＭ２と、トランジスタＭ４とが直列に接続されるとともに、トランジスタＭ３と、トランジスタＭ１０と、トランジスタＭ４とが直列に接続される。
【００６５】
トランジスタＭ５と、トランジスタＭ６と、トランジスタＭ８と、が直列に接続される。トランジスタＭ５のゲート端子とトランジスタＭ６のゲート端子が行配線ＲＯＷに接続される。トランジスタＭ８のソース端子が低電圧電源Ｖｓｓに接続される。トランジスタＭ７は、ゲート端子がトランジスタＭ８のゲート端子、トランジスタＭ１のドレイン端子、トランジスタＭ２のドレイン端子、トランジスタＭ３のドレイン端子、トランジスタＭ１０のドレイン端子に接続される。トランジスタＭ７のドレイン端子がトランジスタＭ５のドレイン端子、トランジスタＭ６のドレイン端子、トランジスタＭ３のゲート端子、およびトランジスタＭ４のゲート端子に接続される。すなわち、第４実施形態のメモリセルでは、列配線ＣＯＬが接続されるＮＡＮＤゲートの出力を接続線１２、行配線ＲＯＷが接続されるＮＡＮＤゲートの出力を接続線１４とする。トランジスタＭ１と高電圧側電源Ｖｄｄとの間にトランジスタＭ９を、トランジスタＭ２と並列する形でトランジスタＭ１０を配置し、トランジスタＭ９とトランジスタＭ１０のゲート端子はイネーブル信号ＥＮに接続される。このように、第４実施形態のメモリセルは、ＮＡＮＤ型ラッチをベースにすることで、ロジック信号でメモリ書込みが出来るため、メモリセルの制御を簡便に行うことが可能になる。
【００６６】
メモリセル１０Ｃの接続線１２または接続線１４の一方がＦＰＧＡの論理ブロックのＬＵＴ回路やスイッチブロックで用いられるメモリ値として、マルチプレクサ（ＭＵＸ）回路に接続される（図１４参照）。
【００６７】
図１４に示す第４実施形態のメモリセル１０Ｃは、イネーブル信号線ＥＮに低電圧側電源Ｖｓｓを与え、メモリセル１０ＡのトランジスタＭ９をオン状態に、トランジスタＭ１０をオフ状態にする。このようにすると、トランジスタＭ１〜トランジスタＭ８で構成される回路が通常のＮＡＮＤ型ラッチと同等の回路になるため、ＮＡＮＤ型ラッチと同様の操作が可能になる。このときの、列配線ＣＯＬおよび行配線ＲＯＷに印加する電圧とメモリセル１０Ａの出力との関係を図１５に示す。この図１５においては、メモリセルの出力は、接続線１２の電位である。
【００６８】
第４実施形態のメモリ回路を図１６に示す。第４実施形態のメモリ回路１Ｃは、メモリセルアレイ２０Ａと、行配線ＲＯＷ１，ＲＯＷ２と、列配線ＣＯＬ１，ＣＯＬ２と、イネーブル信号線ＥＮ１，ＥＮ２と、高電圧ＰチャネルＭＯＳトランジスタ３０１，３０２と、高電圧ＮチャネルＭＯＳトランジスタ３２１，３２２と、高電圧ＰチャネルＭＯＳトランジスタ３４１，３４２と、高電圧ＮチャネルＭＯＳトランジスタ３６１，３６２と、行配線制御回路５０Ａと、列配線制御回路６０Ａと、を備えている。
【００６９】
メモリセルアレイ２０Ａは、２行×２列に配置されたメモリセル１０Ａ１１、１０Ａ１２、１０Ａ２１、１０Ａ２２を備えている。各メモリセル１０Ａｉｊ（ｉ，ｊ＝１，２）は、図１４に示すメモリセル１０と同一の構成を有している。すなわち、各メモリセル１０Ａｉｊ（ｉ，ｊ＝１，２）は、トランジスタＭ１〜Ｍ１０を備え、これらのトランジスタの接続関係も図１４に示す場合と同一となっている。
【００７０】
メモリセル１０Ａ１１、１０Ａ１２は、トランジスタＭ９，Ｍ１０のそれぞれのゲート端子がイネーブル信号線ＥＮ１に接続され、トランジスタＭ５，Ｍ６のそれぞれのゲート端子が行配線ＲＯＷ１に接続される。メモリセル１０Ａ２１、１０Ａ２２は、トランジスタＭ９，Ｍ１０のそれぞれのゲート端子がイネーブル信号線ＥＮ２に接続され、トランジスタＭ５，Ｍ６のそれぞれのゲート端子が行配線ＲＯＷ２に接続される。
【００７１】
また、メモリセル１０Ａ１１，１０Ａ２１は、トランジスタＭ１のゲート端子とトランジスタＭ２のゲート端子が列配線ＣＯＬ１に接続される。メモリセル１０Ａ１２，１０Ａ２２は、トランジスタＭ１のゲート端子とトランジスタＭ２のゲート端子が列配線ＣＯＬ２に接続される。
【００７２】
各メモリセル１０Ａｉｊ（ｉ、ｊ＝１，２）は、接続線１２および接続線１４の少なくとも一方がＭＵＸ回路の入力端子に接続される。
【００７３】
高電圧ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタとも云う）３０１，３０２、３４１、３４２および高電圧ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタとも云う）３２１，３２２、３６１、３６２は、ゲート絶縁膜の厚さがメモリセルを構成するトランジスタのゲート絶縁膜の厚さより厚い。
【００７４】
トランジスタ３０ｉ（ｉ＝１，２）は、ソース端子に書き込み電圧（またはメモリ値固定化電圧とも云う）Ｖｐｒｏｇまたは電源電圧Ｖｄｄを受け、ドレイン端子が行配線ＲＯＷｉに接続され、ゲート端子が行配線制御回路５０Ａに接続される。
【００７５】
トランジスタ３２ｉ（ｉ＝１，２）は、ソース端子が低電圧電源Ｖｓｓに接続され、ドレイン端子が行配線ＲＯＷｉに接続され、ゲート端子が行配線制御回路５０Ａに接続される。
【００７６】
トランジスタ３４ｉ（ｉ＝１，２）は、ソース端子に書き込み電圧Ｖｐｒｏｇまたは電源電圧Ｖｄｄを受け、ドレイン端子が列配線ＣＯＬｉに接続され、ゲート端子が列配線制御回路６０Ａに接続される。
【００７７】
トランジスタ３６ｉ（ｉ＝１，２）は、ソース端子が低電圧電源Ｖｓｓに接続され、ドレイン端子が列配線ＣＯＬｉに接続され、ゲート端子が列配線制御回路６０Ａに接続される。
【００７８】
すなわち、第４実施形態のメモリ回路においては、行方向のメモリセルは、行配線線ＲＯＷとイネーブル線ＥＮを共有する。また列方向のメモリセルは、列配線ＣＯＬが共有される。
【００７９】
（ＦＰＧＡを書き換え可能状態で使用する場合の動作）
次に第４実施形態のメモリ回路の動作について図１７を参照して説明する。図１７は、ＦＰＧＡを書き換え可能状態でメモリ回路を使用する場合の動作を説明する図である。なお、この第４実施形態のメモリ回路においては、各メモリセルの出力は、接続線１２の電位とする。また、各メモリセルの出力は、接続線１４の電位としてもよい。
【００８０】
アレイ状に配置されたメモリセル１０Ａ１１〜１０Ａ２２の書き込みにはイネーブル信号線ＥＮ１，ＥＮ２を用いる。書き込みは行毎に行う。まず選択行（例えば第１行）のイネーブル信号線ＥＮ１と、行配線ＲＯＷ１に電圧Ｖｓｓを行配線制御回路５０Ａによって印加する。非選択行のイネーブル信号線ＥＮ２と行配線ＲＯＷ２に電圧Ｖｄｄを行配線制御回路５０Ａによって印加する。この状態で列配線ＣＯＬ１，ＣＯＬ２に電圧Ｖｓｓまたは電圧Ｖｄｄを列配線制御回路６０Ａによって印加することで、選択行の各メモリセルの値を設定する。
【００８１】
次に、行配線制御回路５０Ａが選択行の行配線ＲＯＷ１とイネーブル信号線ＥＮ１に電圧Ｖｄｄを印加する。順番としては、まず行配線ＲＯＷ１に電圧Ｖｄｄを印加し、その後イネーブル信号線ＥＮ１に電圧Ｖｄｄを印加することに注意する。これにより、メモリセル１０Ａ１１、１０Ａ１２の値は保持状態となる。別の行（第２行）のメモリセル１０Ａ２１，１０Ａ２２に値を書き込む場合は、該当する行のイネーブル信号線ＥＮ２および行配線ＲＯＷ２に電圧Ｖｓｓを行配線制御回路５０Ａによって印加し、列配線ＣＯＬ１，ＣＯＬ２に電圧ＶｓｓまたはＶｄｄを列配線制御回路６０Ａによって与えることで値の設定を行い、その後、行配線ＲＯＷ２およびイネーブル信号線ＥＮ２に電圧Ｖｄｄを行配線制御回路５０Ａによって印加することで、値を保持する。
【００８２】
（固定化書き込み）
次に、メモリセル値を固定化し、ソフトエラーが起きない状態にする書き込み手順について図１８、１９を参照して説明する。メモリセル１０Ａ１１とメモリセル１０Ａ２１をそれぞれ値“１”（Ｖｄｄ）と値“０”（Ｖｓｓ）に固定化することを例に取って説明する。
【００８３】
先にセル値を電圧Ｖｄｄに固定化する手法を説明する。電圧Ｖｄｄへの固定化は列ごとに行う。まず、行配線制御回路５０Ａおよび列配線制御回路６０Ａによって、全ての配線、すなわち列配線ＣＯＬ１，ＣＯＬ２、行配線ＲＯＷ１，ＲＯＷ２、イネーブル信号線ＥＮ１，ＥＮ２に電圧Ｖｓｓを与え、メモリセル１０Ａ１１〜１０Ａ２２の内部の接続線１２、接続線１４の値を電圧Ｖｄｄとする。
【００８４】
次に、図１８に示すように、行配線制御回路５０Ａによって、選択列（ここでは、第１列）の電圧Ｖｄｄに固定化するメモリセル１０Ａ１１を含む行（ここでは第１行）のイネーブル信号線ＥＮ１および行配線ＲＯＷ１に電圧Ｖｓｓを与え、その他の非選択行のイネーブル信号線ＥＮ２および行配線ＲＯＷ２に電圧Ｖｄｄを与える。
【００８５】
次に、列配線制御回路６０Ａによって、選択列（第１列）の列配線ＣＯＬ１にゲート絶縁膜が破壊される程度の大きさの電圧Ｖｐｒｏｇを与え、非選択列の列配線ＣＯＬ２には電圧ＶｄｄまたはＶｓｓを与える。このようにすることで、メモリセル１０Ａ１１のトランジスタＭ２のゲート絶縁膜にはＶｐｒｏｇ−Ｖｓｓの電圧が、メモリセル１０Ａ２１のトランジスタＭ２のゲート絶縁膜にはＶｐｒｏｇ−Ｖｄｄの電圧が与えられる。このため、電位差の大きいメモリセル１０Ａ１１のトランジスタＭ２のゲート絶縁膜が先に破壊され、電位差の小さいメモリセル１０Ａ２１のトランジスタＭ２のゲート絶縁膜は破壊されず絶縁状態が維持される。この操作を各列におこない、電圧Ｖｄｄに固定化するメモリセルへの書き込みを行う。
【００８６】
なお、ここでは例示していないが、列配線ＣＯＬ１に電圧Ｖｐｒｏｇを与える前に、一度電圧Ｖｄｄを与え、イネーブル信号線ＥＮ１を電圧Ｖｄｄに保持状態とした後、同じ列配線ＣＯＬ１に与える電圧をＶｐｒｏｇに上昇させることも出来る。このようにすると、メモリセル内部のトランジスタＭ１０のゲートに電圧Ｖｄｄが与えられることになり、トランジスタＭ２への書き込みの影響によるトランジスタＭ１０へのダメージも防ぐことができる。
【００８７】
次に、電圧Ｖｓｓに固定化するメモリセルの書き込み手法を説明する。電圧Ｖｓｓへの固定化は行毎に行う。まず、行配線制御回路５０Ａおよび列配線制御回路６０Ａによって全ての配線、すなわち列配線ＣＯＬ１，ＣＯＬ２、行配線ＲＯＷ１，ＲＯＷ２、イネーブル信号線ＥＮ１，ＥＮ２に電圧Ｖｓｓを与え、メモリセル１０Ａ１１〜１０Ａ２２の内部の接続線１２および接続線１４の値を電圧Ｖｄｄにする。
【００８８】
次に、図１９に示す通り、電圧Ｖｓｓに固定化するメモリセル１０Ａ２１を含む選択行（ここでは第２行）に接続するイネーブル信号ＥＮ２に電圧Ｖｓｓを、行配線制御回路５０Ａによって与える。その他の非選択行に接続するイネーブルＥＮ１および行配線ＲＯＷ１は電圧Ｖｄｄまたは電圧Ｖｓｓを、行配線制御回路５０Ａによって与える。電圧Ｖｓｓに固定化するメモリセル１０Ａ２１を含む選択列（ここでは、第１列）の列配線ＣＯＬ１に電圧Ｖｓｓを、列配線制御回路６０Ａによって与え、その他の非選択列の列配線ＣＯＬ２に電圧Ｖｄｄを、列配線制御回路６０Ａによって与える。その後、行配線制御回路５０Ａによって選択行（第２行）の行配線ＲＯＷ２に電圧Ｖｐｒｏｇを与える。
【００８９】
このようにすることで、メモリセル１０Ａ２１のトランジスタＭ６のゲート絶縁膜にはＶｐｒｏｇ−Ｖｓｓの電圧が、メモリセル１０Ａ２２のトランジスタＭ６のゲート絶縁膜にはＶｐｒｏｇ−Ｖｄｄの電圧が与えられる。このため、電位差の大きいメモリセル１０Ａ２１のトランジスタＭ６のゲート絶縁膜が先に破壊され、電位差の小さいメモリセル１０Ａ２２のトランジスタＭ６のゲート絶縁膜は破壊されず絶縁状態が維持される。この操作を各行におこない、電圧Ｖｓｓに固定化するセルの書き込みを行う。
【００９０】
上述したように、各メモリセルの選択線１２の値をＶｄｄに固定化する場合は、列配線ＣＯＬに電圧Ｖｐｒｏｇを与え、各メモリセルの選択線１２の値を電圧Ｖｓｓに固定化する場合は、行配線ＲＯＷに電圧Ｖｐｒｏｇを与える。Ｖｄｄ固定化とＶｓｓ固定化はどちらを先に行ってもよい。
【００９１】
（固定化書き込み後の読み出し動作）
次に、第４実施形態のメモリ回路において、メモリセルの固定化書き込みを行った後の読み出し動作について図２０を参照して説明する。図１８、図１９で示した書き込み例をもとに説明する。メモリセル１０Ａ１１はトランジスタＭ２のゲート絶縁膜が破壊され、メモリセル１０Ａ２１はトランジスタＭ６のゲート絶縁膜が破壊されている。
【００９２】
このときの、セル固定化書き込み後の読み出しは、行配線制御回路５０Ａによってイネーブル信号線ＥＮ１，ＥＮ２に低電圧側電源Ｖｓｓを印加し、行配線ＲＯＷ１，ＲＯＷ２に高電圧側電源Ｖｄｄを印加し、列配線制御回路６０Ａによって列配線ＣＯＬ１，ＣＯＬ２、を印加する。この時、メモリセル１０Ａ１１においては、トランジスタＭ２のゲート絶縁膜が破壊されていることから、電圧ＶｄｄがトランジスタＭ２のゲート絶縁膜を通過し、接続線１２が強制的にＶｄｄとなり、ＭＵＸ回路への出力は電圧Ｖｄｄに固定される。また、メモリセル１０Ａ２１においても同様に、電圧ＶｄｄがトランジスタＭ６のゲート絶縁膜を通過して接続線１４に印加され、クロスカップルしている接続線１２と接続線１４のうち接続線１４が強制的に電圧Ｖｄｄとなる。他方の接続線１１が電圧Ｖｓｓとなるため、ＭＵＸ回路への出力は電圧Ｖｓｓに固定される。この状態では、メモリセルの値は列配線ＣＯＬ１，ＣＯＬ２、および行配線ＲＯＷ１，ＲＯＷ２から電圧Ｖｄｄが供給されることで出力されている。このため、高エネルギー粒子やノイズにより第４実施形態のメモリセルの値がフリップすることはない。すなわち、ソフトエラーが起きないＦＰＧＡ向けコンフィグレーションメモリ回路を実現することができる。
【００９３】
なお、各メモリセルの初期状態として、接続線１２または接続線１４がＶｓｓとなっている場合、列配線ＣＯＬ１，ＣＯＬ２または行配線ＲＯＷ１，ＲＯＷ２からトランジスタＭ２またはトランジスタＭ６を通じて電圧Ｖｄｄを供給し、メモリセルの値を反転させる必要が出てくる。その場合は、列配線ＣＯＬ１，ＣＯＬ２または行配線ＲＯＷ１，ＲＯＷ２に電圧Ｖｄｄを印加した後に、メモリセルに電源電圧Ｖｄｄを供給することで、値の固定化を助けることができる。または、列配線ＣＯＬ１，ＣＯＬ２および行配線ＲＯＷ１，ＲＯＷ２から与える電圧を電圧Ｖｄｄよりも高い電圧とすることで、値の固定化を助けることができる。または、トランジスタＭ４およびトランジスタＭ８のチャネル幅を他のトランジスタよりも小さくする、または設計ルールで許される最小の大きさにすることで、値の固定化を助けることができる。または、これらの方法を組み合わせることで、値の固定化を助けることができる。
【００９４】
ここまでの説明では、第４実施形態のメモリセルの出力はマルチプレクサ回路と接続されることを想定していたが、当然、適用範囲はマルチプレクサ回路に限らない。例えば、図１１に示すメモリ回路１ＢＡのように、クロスバー型に配置された配線ＷＬ１，ＷＬ２，ＢＬ１，ＢＬ２と、これらの配線の交差領域に配置されたスイッチトランジスタ１８１１〜１８２２に対して、各スイッチトランジスタ１８ｉｊ（ｉ，ｊ＝１，２）のゲートに本実施形態のメモリセル１０ｉｊを接続し、クロスバー配線として用いることも可能である。
【００９５】
（第５実施形態）
第５実施形態によるコンフィグレーションメモリ回路（以下、単にメモリ回路とも云う）について、図２１を参照して説明する。第５実施形態のメモリ回路は、図１６に示す第４実施形態のメモリ回路１Ｃにおいて、メモリセル１０Ａ１１〜１０Ａ２２を、図２１に示すメモリセル１０Ｄに置き換えた構成を有している。この第５実施形態のメモリセル１０Ｄは、図１４に示す第４実施形態のメモリセル１０Ｃにおいて、ＰチャネルトランジスタＭ１１と、ＮチャネルトランジスタＭ１２と、をさらに備えている。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタとも云う。
【００９６】
トランジスタＭ１１は、トランジスタＭ５、Ｍ７と並列に接続される。すなわち、トランジスタＭ１１のドレイン端子とトランジスタＭ５のドレイン端子とトランジスタＭ７のドレイン端子が接続される。トランジスタＭ１１のソース端子は高電圧電源Ｖｄｄに接続される。トランジスタＭ１２は、トランジスタＭ８と直列に接続される。すなわち、トランジスタＭ８のソース端子とトランジスタＭ１２のドレイン端子が接続される。トランジスタＭ１２のソース端子は低電圧電源Ｖｓｓに接続される。
【００９７】
トランジスタＭ１１とトランジスタＭ１２のゲート端子は書き込み保護信号線ＷＩＮＨに接続される。図１６で示されるメモリ回路にメモリセル１０Ｄを適用する場合は、メモリセル１０Ａ１１とメモリセル１０Ａ２１の書き込み保護信号線を共通のＷＩＮＨ１に接続し、メモリセル１０Ａ１２とメモリセル１０Ａ２２の書き込み保護信号線を共通のＷＩＮＨ２に接続し、書き込み保護信号線ＷＩＮＨ１とＷＩＮＨ２は列配線制御回路６０Ａに接続される。
【００９８】
メモリセル１０Ｄの接続線１２または接続線１４の一方がＦＰＧＡの論理ブロックのＬＵＴ回路やスイッチブロックで用いられるメモリ値として、マルチプレクサ（ＭＵＸ）回路に接続される（図１４参照）。
【００９９】
例えば、図１９で示した書き込み例で、メモリセル１０Ａ１２をＶｓｓに固定化する場合、非選択メモリセル１０Ａ１１の列配線ＣＯＬ１には電圧Ｖｄｄを与えるが、Ｖｄｄ固定化操作でトランジスタＭ２のゲート絶縁膜が先に破壊されていると、電圧ＶｄｄがトランジスタＭ２のゲート絶縁膜を通過し、接続線１２がＶｄｄとなることで、メモリセル１０Ａ１１のトランジスタＭ６の破壊を防ぐ十分な保護電圧がトランジスタＭ６に印加されない可能性がある。その場合、書き込み保護信号線ＷＩＮＨに電圧Ｖｓｓを与え、トランジスタＭ１１をオンに、トランジスタＭ１２をオフにすることで保護電圧の印加を助けることが出来る。
【０１００】
ＦＰＧＡを書き換え可能状態で使用する場合、および、ＦＰＧＡに固定化書き込みを行った後の読み出し動作をする場合には、書き込み保護信号線ＷＩＮＨに高電圧側電源Ｖｄｄを印加し、トランジスタＭ１１をオフに、トランジスタＭ１２をオンにする。その他の動作については第４実施形態のメモリ回路と同一のため割愛する。第５実施形態のメモリセル１０Ｄを用いてもソフトエラーが起きないＦＰＧＡ向けコンフィグレーションメモリ回路を実現することができる。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０２】
１、１Ａ・・・メモリ回路セル、１２・・・接続線、１４・・・接続線、１０，１０１１〜１０２２，１０Ａ１１〜１０Ａ２２・・・メモリセル、２０・・・メモリセルアレイ、３０１，３０２，３４１，３４２・・・高電圧ＰチャネルＭＯＳトランジスタ、３２１，３２２，３６１，３６２・・・高電圧ＮチャネルＭＯＳトランジスタ、５０・・・ワード線制御回路、５０Ａ・・・行配線制御回路、６０・・・ビット線制御回路、６０Ａ・・・列配線制御回路、Ｍ１〜Ｍ１０・・・トランジスタ
【図１】
2019160930.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成30年11月6日(2018.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１配線および第２配線と、
ドレイン端子が前記第２配線に接続され、ゲート端子が前記第１配線に接続される第１の第１導電型トランジスタと、
前記第１の第１導電型トランジスタの前記ドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が第３配線に接続される第１の第２導電型トランジスタと、
前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第２の第２導電型トランジスタと、
ドレイン端子が前記第１配線に接続され、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
前記第２の第１導電型トランジスタの前記ドレイン端子に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第３配線に接続される第３の第２導電型トランジスタと、
前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に、ソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第４の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第２の第２導電型トランジスタの前記ゲート端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第４の第２導電型トランジスタの前記ゲート端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。
【請求項２】
前記第１の第２導電型トランジスタは、前記ソース端子と前記ドレイン端子が接続され、前記第３の第２導電型トランジスタは、前記ソース端子と前記ドレイン端子が接続された請求項１記載のコンフィグレーションメモリ回路。
【請求項３】
前記コンフィグレーションメモリ回路は、前記第１配線および前記第２配線のうちの少なくとも一方の電位を出力する請求項１または２記載のコンフィグレーションメモリ回路。
【請求項４】
前記第３配線に接続され、前記第１および第２の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第４の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第３の第１導電型トランジスタと、
前記第５配線に電圧を供給するとともに、前記第３の第１導電型トランジスタを介して前記第３配線に電圧を供給し、かつ前記第４配線および前記６配線に電圧を供給する制御回路と、
更に備えた請求項１乃至３のいずれかに記載のコンフィグレーションメモリ回路。
【請求項５】
前記制御回路は、前記第５配線に電圧を印加して前記第５の第２導電型トランジスタおよび前記第６の第２導電型トランジスタをＯＮ状態にし、前記４配線に第１電圧および前記第１電圧よりも高い第２電圧のうちの一方を印加し、前記第６配線に前記第１電圧および前記第２電圧のうちの他方を印加し、前記第３配線に書き込み電圧を印加し、前記第１の第２導電型トランジスタおよび前記第３の第２導電型トランジスタのうちの一方のゲート絶縁膜を破壊する請求項４記載のコンフィグレーションメモリ回路。
【請求項６】
前記第１の第２導電型トランジスタの前記ゲート端子と前記ソース端子および前記ドレイン端子のうちの一方の端子との間の抵抗値と、前記第３の第２導電型トランジスタの前記ゲート端子と前記ソース端子および前記ドレイン端子のうちの一方の端子との間の抵抗値とが、１０％以上異なる請求項５記載のコンフィグレーションメモリ回路。
【請求項７】
第１配線および第２配線と、
ドレイン端子が前記第１配線に接続され、ゲート端子が第３配線に接続される第１の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ドレイン端子および前記第１配線に接続され、ゲート端子が前記第３配線に接続される第１の第２導電型トランジスタと、
ドレイン端子が前記第１配線および前記第１の第１導電型トランジスタの前記ドレイン端子ならびに前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方に接続され、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、ゲート端子が第２の第１導電型トランジスタの前記ゲート端子および前記第２配線に接続される第２の第２導電型トランジスタと、
ドレイン端子が前記第２配線に接続され、ゲート端子が第４配線に接続される第３の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第３の第１導電型トランジスタの前記ドレイン端子および前記第２配線に接続され、ゲート端子が前記第４配線に接続される第３の第２導電型トランジスタと、
ドレイン端子が前記第２配線および前記第３の第１導電型トランジスタの前記ドレイン端子ならびに前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方に接続され、ゲート端子が前記第１配線に接続される第４の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第３の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、ゲート端子が前記第４の第１導電型トランジスタの前記ゲート端子および前記第１配線に接続される第４の第２導電型トランジスタと、
ドレイン端子が前記第１の第１導電型トランジスタのソース端子に接続され、ゲート端子が第５配線に接続される第５の第１導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ドレイン端子および前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方ならびに前記第１配線に接続され、他方が前記第１の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記他方に接続されるとともに前記第２の第２導電型トランジスタの前記ソース端子および前記ドレイン端子の前記一方に接続され、ゲート端子が前記第５の第１導電型トランジスタの前記ゲート端子および前記第５配線に接続される第５の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。
【請求項８】
前記コンフィグレーションメモリ回路は、前記第１配線および前記第２配線のうちの少なくとも一方の電位を出力する請求項７記載のコンフィグレーションメモリ回路。
【請求項９】
前記第３配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第６の第１導電型トランジスタと、
前記第３配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第６の第２導電型トランジスタと、
前記第４配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第７の第１導電型トランジスタと、
前記第４配線に接続され、前記第１乃至第５の第１導電型トランジスタのそれぞれのゲート絶縁膜および前記第１乃至第５の第２導電型トランジスタのそれぞれのゲート絶縁膜よりも厚いゲート絶縁膜を有する第７の第２導電型トランジスタと、
前記第５配線に電圧を供給するとともに、前記第６の第１導電型トランジスタおよび前記第６の第２導電型トランジスタを介して前記第３配線に電圧を供給するとともに、前記第７のＰチャネルＭＯＳトランジスタおよび前記第７の第２導電型トランジスタを介して前記第４配線に電圧を供給する制御回路と、
更に備えた請求項７または８記載のコンフィグレーションメモリ回路。
【請求項１０】
前記制御回路は、前記第３乃至第５配線に第１電位を供給し、前記第１および第２配線の電位を前記第１電位より高い第２電位にし、前記第３配線および前記第４配線の一方に前記第２電位よりも高い第３電位を供給し、前記第１の第２導電型トランジスタおよび前記第３の第２導電型トランジスタのうちの一方のゲート絶縁膜を破壊する請求項９記載のコンフィグレーションメモリ回路。
【請求項１１】
前記第１の第２導電型トランジスタの前記ゲート端子と前記ソース端子および前記ドレイン端子のうちの一方の端子との間の抵抗値と、前記第３の第２導電型トランジスタの前記ゲート端子と前記ソース端子および前記ドレイン端子のうちの一方の端子との間の抵抗値とが、１０％以上異なる請求項１０記載のコンフィグレーションメモリ回路。
【請求項１２】
第１配線および第２配線と、
ドレイン端子が前記第２配線に接続され、ゲート端子が前記第１配線に接続される第１の第１導電型トランジスタと、
第１端子および第２端子を有し、前記第１端子が前記第１の第１導電型トランジスタの前記ドレイン端子に、前記第２端子が第３配線に接続される第１のキャパシタと、
前記第１端子にソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第１の第１導電型トランジスタのゲート端子および前記第１配線に接続される第１の第２導電型トランジスタと、
ドレイン端子が前記第１配線に接続され、ゲート端子が前記第２配線に接続される第２の第１導電型トランジスタと、
第３端子および第４端子を有し、前記第３端子が前記第２の第１導電型トランジスタの前記ドレイン端子に、前記第４端子が前記第３配線に接続される第２のキャパシタと、
前記第３端子にソース端子およびドレイン端子の一方が接続され、ゲート端子が前記第２の第１導電型トランジスタのゲート端子および前記第２配線に接続される第２の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第１の第１導電型トランジスタの前記ゲート端子および前記第３端子ならびに前記第１配線に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続され、ゲート端子が第５配線に接続される第５の第２導電型トランジスタと、
ソース端子およびドレイン端子の一方が前記第２の第１導電型トランジスタの前記ゲート端子および前記第１端子ならびに前記第２配線に接続され、前記ソース端子および前記ドレイン端子の他方が第６配線に接続され、ゲート端子が前記第５配線に接続される第６の第２導電型トランジスタと、
を備えたコンフィグレーションメモリ回路。