(57)【要約】【課題】低消費電力化を実現できる。【解決手段】表示装置は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。【選択図】図６
2019168519.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備え、
前記メモリは、
浮遊ゲートを有し、前記浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、
前記第１トランジスタの前記浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、
を含み、
前記複数の副画素は、
前記ノードの電位に基づいて画像を表示する、
表示装置。
【請求項２】
各列の前記メモリの前記第１トランジスタのソース−ドレイン経路は、直列に電気的に接続されている、
請求項１に記載の表示装置。
【請求項３】
各列に夫々設けられ、各列の前記メモリの前記第１トランジスタにソース信号を夫々供給する複数のソース線を更に備える、
請求項２に記載の表示装置。
【請求項４】
各行に夫々設けられ、各行の前記メモリの前記第１トランジスタのゲートにゲート信号を夫々供給する複数のゲート線を更に備える、
請求項２又は３に記載の表示装置。
【請求項５】
前記メモリブロックは、行方向に沿って配列された複数の前記メモリを含む、
請求項２から４のいずれか１項に記載の表示装置。
【請求項６】
前記第２トランジスタのゲートは、前記ゲート線に電気的に接続されている、
請求項５に記載の表示装置。
【請求項７】
各行に夫々設けられ、各行の前記メモリの前記第２トランジスタのゲートにメモリ選択信号を夫々供給する複数のメモリ選択線を更に備える、
請求項５に記載の表示装置。
【請求項８】
各列の前記メモリの前記第１トランジスタのソース−ドレイン経路は、並列に接続されている、
請求項１に記載の表示装置。
【請求項９】
各列に夫々設けられ、各列の前記メモリの前記第１トランジスタにソース信号を夫々供給する複数のソース線を更に備える、
請求項８に記載の表示装置。
【請求項１０】
各行に夫々設けられ、各行の前記メモリの前記第１トランジスタのゲートにゲート信号を夫々供給する複数のゲート線を更に備える、
請求項８又は９に記載の表示装置。
【請求項１１】
前記メモリブロックは、行方向に沿って配列された複数の前記メモリを含む、
請求項８から１０のいずれか１項に記載の表示装置。
【請求項１２】
前記第２トランジスタのゲートは、前記ゲート線に電気的に接続されている、
請求項１１に記載の表示装置。
【請求項１３】
各行に夫々設けられ、各行の前記メモリの前記第２トランジスタのゲートにメモリ選択信号を夫々供給する複数のメモリ選択線を更に備える、
請求項１１に記載の表示装置。
【請求項１４】
前記複数の副画素の複数の行は、スイッチを介して、前記ソース線に電気的に接続されている、
請求項１から１３のいずれか１項に記載の表示装置。
【請求項１５】
前記複数の副画素の各々は、
副画素電極と、
前記ノードの電位をそのまま又は反転させて副画素電極に出力するスイッチ回路と、
を更に含み、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を基準信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される電位をそのまま又は反転させるための表示信号を、前記基準信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記ノードの電位をそのまま又は反転させて前記副画素電極に出力する、
請求項１から１４のいずれか１項に記載の表示装置。
【請求項１６】
前記複数の副画素の各々は、
前記ノードをプルダウンするプルダウン抵抗を更に含む、
請求項１から１５のいずれか１項に記載の表示装置。
【請求項１７】
行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備え、
前記メモリは、
浮遊ゲートを有し、前記浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、
前記第１トランジスタの前記浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、
を含み、
前記複数の副画素は、
前記ノードの電位に基づいて画像を表示する、
電子棚札。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び電子棚札に関する。
【背景技術】
【０００２】
画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory  In  Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２記載の表示素子では、１ビットのメモリを含む表示素子が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１２１４０号公報
【特許文献２】特開昭５８−１９６５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic  Random  Access  Memory）又はＳＲＡＭ（Static  Random  Access  Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化には向かない。また、ＳＲＡＭは、配線密度が高くなり、異物等による配線短絡のリスクが高く、歩留まりが低下する可能性がある。
【０００５】
本発明は、低消費電力化を実現できる表示装置及び電子棚札を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。
【０００７】
本発明の一態様の電子棚札は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。
【図２】図２は、第１の実施の形態の表示装置の断面図である。
【図３】図３は、第１の実施の形態の表示装置の画素内での副画素の配置を示す図である。
【図４】図４は、第１の実施の形態の表示装置の回路構成を示す図である。
【図５】図５は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。
【図６】図６は、第１の実施の形態の表示装置の副画素の構成を示す図である。
【図７】図７は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図８】図８は、第１の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。
【図９】図９は、第１の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図１０】図１０は、第１の実施の形態の表示装置の副画素のトランジスタ数及び配線数と、特許文献２の表示素子のトランジスタ数及び配線数と、を示す図である。
【図１１】図１１は、第２の実施の形態の表示装置の副画素の構成を示す図である。
【図１２】図１２は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図１３】図１３は、第２の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。
【図１４】図１４は、第２の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図１５】図１５は、第３の実施の形態の表示装置の全体構成の概要を示す図である。
【図１６】図１６は、第３の実施の形態の表示装置の画素内での副画素の配置を示す図である。
【図１７】図１７は、第３の実施の形態の表示装置の回路構成を示す図である。
【図１８】図１８は、第３の実施の形態の表示装置の副画素の構成を示す図である。
【図１９】図１９は、第３の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図２０】図２０は、第３の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。
【図２１】図２１は、第３の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図２２】図２２は、第３の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【図２３】図２３は、第４の実施の形態の表示装置の副画素の構成を示す図である。
【図２４】図２４は、第４の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図２５】図２５は、第４の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。
【図２６】図２６は、第４の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図２７】図２７は、第４の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【図２８】図２８は、第５の実施の形態の表示装置の回路構成を示す図である。
【図２９】図２９は、第５の実施の形態の表示装置の副画素の構成を示す図である。
【図３０】図３０は、第５の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図３１】図３１は、第５の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。
【図３２】図３２は、第５の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図３３】図３３は、第５の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【図３４】図３４は、第５の実施の形態の表示装置の副画素のレイアウトを示す図である。
【図３５】図３５は、第５の実施の形態の表示装置の副画素の断面図である。
【図３６】図３６は、第６の実施の形態の表示装置の副画素の構成を示す図である。
【図３７】図３７は、第６の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図３８】図３８は、第６の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。
【図３９】図３９は、第６の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【図４０】図４０は、第６の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【図４１】図４１は、第７の実施の形態の表示装置の副画素の構成を示す図である。
【図４２】図４２は、第１から第７の実施の形態の表示装置の適用例を示す図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（第１の実施の形態）
［全体構成］
図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。
【００１１】
なお、第１の実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。
【００１２】
表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。
【００１３】
Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。
【００１４】
各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
【００１５】
各副画素ＳＰｉｘが１個のメモリを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個のメモリが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個のメモリが配置されていることになる。
【００１６】
各副画素ＳＰｉｘは、各々が含むメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示を実施する。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３個のメモリの集合は、１個のフレームメモリと同等である。
【００１７】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００１８】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００１９】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７及びゲート線駆動回路９を制御する。
【００２０】
共通電極駆動回路６及び反転駆動回路７には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００２１】
液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。
【００２２】
表示装置１は、上記の各駆動方式のいずれを採用することも可能である。第１の実施の形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。
【００２３】
表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。
【００２４】
各副画素ＳＰｉｘが１個のメモリを含むので、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、２本のゲート線が配置される。
【００２５】
１つの行当たりに配置されている１本又は２本のゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
【００２６】
ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
【００２７】
ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにソース信号（副画素データ）を夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。
【００２８】
表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘのメモリに格納される。
【００２９】
［断面構造］
図２は、第１の実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。
【００３０】
表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。第１の実施の形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。
【００３１】
第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極（反射電極）１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin  Film  Transistor）等のスイッチング素子や、容量素子を含む。
【００３２】
絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極（反射電極）１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極（反射電極）１５と液晶層３０との間に設けられる。副画素電極（反射電極）１５は、各副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極（反射電極）１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極（反射電極）１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極（反射電極）１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
【００３３】
副画素電極（反射電極）１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、副画素電極（反射電極）１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素ＳＰｉｘ毎の光の透過状態が変化する。すなわち、副画素電極（反射電極）１５は、副画素電極としての機能も有する。
【００３４】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００３５】
第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極（反射電極）１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。
【００３６】
液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極（反射電極）１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。
【００３７】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極（反射電極）１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極（反射電極）１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。
【００３８】
［回路構成］
図３は、第１の実施の形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。
【００３９】
副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１を含む。
【００４０】
第１メモリ５１は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１は、２ビット以上のデータを格納するメモリセルであっても良い。
【００４１】
反転スイッチ６１は、第１メモリ５１と副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１から出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。
【００４２】
表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。
【００４３】
反転スイッチ６１が、本開示のスイッチ回路に対応する。
【００４４】
図４は、第１の実施の形態の表示装置の回路構成を示す図である。図４では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。
【００４５】
副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極（反射電極）１５（図２参照）と、を含む。
【００４６】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。
【００４７】
ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から出力する。
【００４８】
ゲート線駆動回路９は、制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ４を復号化し、該制御信号Ｓｉｇ４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
【００４９】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。
【００５０】
Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬａを含む。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。
【００５１】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各ソース線ＳＧＬ１、ＳＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘのメモリに対して、ソース線ＳＧＬ１、ＳＧＬ２、・・・を介して、ソース信号（副画素データ）を夫々出力する。
【００５２】
ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１に格納する。
【００５３】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に延在している。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、表示信号線ＦＲＰ及び反転表示信号線ｘＦＲＰが設けられる。
【００５４】
１つの行当たりに配置されている１本又は２本の表示信号線が、本開示の表示信号線に対応する。
【００５５】
反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
【００５６】
図５は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。図５では、１個の副画素ＳＰｉｘを示している。
【００５７】
副画素ＳＰｉｘは、第１メモリ５１と、反転スイッチ６１と、プルダウン抵抗６２と、液晶ＬＱと、保持容量Ｃと、を含む。
【００５８】
第１メモリ５１は、書込み用トランジスタＷＴと、読出し用トランジスタＲＴと、を含む。書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの各々は、フラッシュメモリである。第１の実施の形態では、書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、電気的に接続されている。
【００５９】
書込み用トランジスタＷＴが、本開示の第１トランジスタに対応する。読出し用トランジスタＲＴが、本開示の第２トランジスタに対応する。
【００６０】
書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、一体として形成されていても良い。また、書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、別体として形成され、配線等で接続されていても良い。
【００６１】
書込み用トランジスタＷＴのゲートは、第１ゲート線ＧＣＬａに接続されている。書込み用トランジスタＷＴのソース−ドレイン経路は、ソース線ＳＧＬに挿入されている。
【００６２】
読出し用トランジスタＲＴのゲートは、第１ゲート線ＧＣＬａに接続されている。読出し用トランジスタＲＴのドレイン及びソースの内の一方は、電源電位ＶＤＤに接続されている。読出し用トランジスタＲＴのドレイン及びソースの内の他方は、ノードＮ１に接続されている。
【００６３】
書込み用トランジスタＷＴは、浮遊ゲートＷＴｇに電子が注入された状態で、副画素データ「０」を記憶する。一方、書込み用トランジスタＷＴは、浮遊ゲートＷＴｇから電子が放出された状態で、副画素データ「１」を記憶する。
【００６４】
浮遊ゲートＷＴｇと浮遊ゲートＲＴｇとは、電気的に接続されている。従って、浮遊ゲートＷＴｇに電子が注入されると、浮遊ゲートＲＴｇにも電子が注入される。一方、浮遊ゲートＷＴｇから電子が放出されると、浮遊ゲートＲＴｇからも電子が放出される。従って、読出し用トランジスタＷＴは、浮遊ゲートＲＴｇ内の電子の有無によって、１ビットの副画素データを読出しできる。
【００６５】
プルダウン抵抗６２は、ノードＮ１と基準電位との間に接続されており、ノードＮ１をプルダウンする。第１の実施の形態では、プルダウン抵抗６２は、ソース及びゲートが基準電位に接続され、ドレインがノードＮ１に接続されたｎ型の電界効果トランジスタとするが、これに限定されない。プルダウン抵抗６２のオフ時のドレイン電流Ｉｏｆｆ６２は、読出し用トランジスタＲＴのオフ時のドレイン電流ＩｏｆｆＲＴよりも大きいことが好ましい。つまり、Ｉｏｆｆ６２＞＞ＩｏｆｆＲＴであることが好ましい。これにより、プルダウン抵抗６２は、ノードＮ１を十分にプルダウンすることができる。
【００６６】
反転スイッチ６１は、インバータ６１ａと、トランスファーゲート６１ｂ及び６１ｃと、を含む。
【００６７】
インバータ６１ａの入力端子は、ノードＮ１に接続されている。インバータ６１ａの出力端子は、トランスファーゲート６１ｂの反転入力端子及びトランスファーゲート６１ｃの非反転入力端子に接続されている。トランスファーゲート６１ｂの非反転入力端子及びトランスファーゲート６１ｃの反転入力端子は、ノードＮ１に接続されている。
【００６８】
トランスファーゲート６１ｂは、ノードＮ１の電圧がハイレベル、即ち第１メモリ５１が副画素データ「１」を記憶している場合、反転表示信号線ｘＦＲＰ上の反転表示信号を副画素電極１５に出力する。
【００６９】
トランスファーゲート６１ｃは、ノードＮ１の電圧がローレベル、即ち第１メモリ５１が副画素データ「０」を記憶している場合、表示信号線ＦＲＰ上の表示信号を副画素電極１５に出力する。
【００７０】
表示信号線ＦＲＰに供給される表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【００７１】
反転表示信号線ｘＦＲＰに供給される反転表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【００７２】
［動作］
図６は、第１の実施の形態の表示装置の副画素の構成を示す図である。図６では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、６行×３列の１８個の副画素ＳＰｉｘを示している。図６では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【００７３】
各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、表示装置１の各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。
【００７４】
図７は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図８は、第１の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。図９は、第１の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【００７５】
図６から図９を参照して、表示装置１の副画素ＳＰｉｘに書込みをする際の動作について説明する。
【００７６】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図８及び図９において、タイミングｔ０からタイミングｔ１までが、消去期間である。
【００７７】
消去期間後のタイミングｔ１からタイミングｔ７までが、書込み期間である。書込み期間は、タイミングｔ１からタイミングｔ２までのステップ１、タイミングｔ２からタイミングｔ３までのステップ２、タイミングｔ３からタイミングｔ４までのステップ３、タイミングｔ４からタイミングｔ５までのステップ４、タイミングｔ５からタイミングｔ６までのステップ５、及び、タイミングｔ６からタイミングｔ７までのステップ６を含む。
【００７８】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３への書込み期間である。ステップ３は、第３行目の副画素ＳＰｉｘ３−１、ＳＰｉｘ３−２及びＳＰｉｘ３−３への書込み期間である。
【００７９】
ステップ４は、第４行目の副画素ＳＰｉｘ４−１、ＳＰｉｘ４−２及びＳＰｉｘ４−３への書込み期間である。ステップ５は、第５行目の副画素ＳＰｉｘ５−１、ＳＰｉｘ５−２及びＳＰｉｘ５−３への書込み期間である。ステップ６は、第６行目の副画素ＳＰｉｘ６−１、ＳＰｉｘ６−２及びＳＰｉｘ６−３への書込み期間である。
【００８０】
図８及び図９を参照すると、消去期間開始のタイミングｔ０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。
【００８１】
タイミングｔ０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１の副画素データは、「０」に一括消去される。なお、このとき、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、２０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。タイミングｔ０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。
【００８２】
なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、浮遊ゲートＲＴｇに充分な電子が注入される。読出し用トランジスタＲＴが過剰消去（過剰な電子の注入）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。
【００８３】
各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、ソース信号の供給側（図６中の下側）から遠い側の第１行目の副画素ＳＰｉｘから、ソース信号の供給側に近い側の第６行目の副画素ＳＰｉｘへと、順次行う。つまり、各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ２）→第３行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ３）→第４行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第５行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ５）→第６行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行の副画素ＳＰｉｘが、消去状態になる場合があるからである。
【００８４】
書込み期間のステップ１開始のタイミングｔ１において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに０Ｖのゲート信号を印加し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、２３Ｖのゲート信号を印加する。
【００８５】
第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴは、閾値が＋２Ｖであるので、オフ状態になる。従って、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【００８６】
タイミングｔ１から遅延時間１５１の経過後に、ソース線駆動回路５は、正論理の２０Ｖのソース信号をソース線ＳＧＬ１に出力し、ソース線ＳＧＬ２及びＳＧＬ３の０Ｖのソース信号を維持する。
【００８７】
第１列目の副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ１に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までを通過し、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。
【００８８】
従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。タイミングｔ１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ１−１の第１メモリ５１の副画素データは、「１」になる。従って、副画素ＳＰｉｘ１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【００８９】
なお、タイミングｔ１において、ゲート線駆動回路９が、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、２３Ｖのゲート信号を印加することとしたが、これに限定されない。副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までの書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間の電圧が、副画素ＳＰｉｘ２−１からＳＰｉｘ６−１までの書込み用トランジスタＷＴの閾値電圧である＋２Ｖよりも大きくなればよい。従って、例えば、タイミングｔ１において、ゲート線駆動回路９が、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、２２．５Ｖのゲート信号を印加することとしても良い。
【００９０】
第２列目の副画素ＳＰｉｘ２−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ２−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ２−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【００９１】
ソース線ＳＧＬ２のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−２の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ１−２のノードＮ１の電位は、０Ｖに維持される。
【００９２】
第３列目の副画素ＳＰｉｘ２−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ２−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ２−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【００９３】
ソース線ＳＧＬ３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−３の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ１−３のノードＮ１の電位は、０Ｖに維持される。
【００９４】
ステップ２開始のタイミングｔ２において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ３の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでの２３Ｖのゲート信号を維持する。
【００９５】
タイミングｔ２以降において、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａのゲート信号が０Ｖであるので、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の第１メモリ５１に記憶されている副画素データが、読出される。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「０」である場合は、読出し用トランジスタＲＴの閾値電圧は＋２Ｖであるので、読出し用トランジスタＲＴがオフ状態であり、ノードＮ１の電位は、０Ｖになる。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「１」である場合は、読出し用トランジスタＲＴの閾値電圧は−２Ｖであるので、読出し用トランジスタＲＴがオン状態であり、ノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【００９６】
なお、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａに０Ｖのゲート信号が印加されているので、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴのソース−ドレイン（又はソース）間が導通しない。従って、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の第１メモリ５１への副画素データの書込みは、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の第１メモリ５１への副画素データには、影響しない。
【００９７】
第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴは、閾値が＋２Ｖであるので、オフ状態になる。従って、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【００９８】
タイミングｔ２から遅延時間１５１の経過後に、ソース線駆動回路５は、０Ｖのソース信号をソース線ＳＧＬ１に出力し、正論理の２０Ｖのソース信号をソース線ＳＧＬ２に出力し、ソース線ＳＧＬ３の０Ｖのソース信号を維持する。
【００９９】
第１列目の副画素ＳＰｉｘ３−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ３−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ３−１からＳＰｉｘ６−１までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０１００】
ソース線ＳＧＬ１のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ２−１の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ２−１のノードＮ１の電位は、０Ｖに維持される。
【０１０１】
第２列目の副画素ＳＰｉｘ３−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ３−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ３−２からＳＰｉｘ６−２までの第１メモリ５１の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ２に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ３−２からＳＰｉｘ６−２までを通過し、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。
【０１０２】
従って、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板（書込み用トランジスタＷＴのドレイン（又はソース））に放出される。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。タイミングｔ２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ２−２の第１メモリ５１の副画素データは、「１」になる。従って、副画素ＳＰｉｘ２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０１０３】
第３列目の副画素ＳＰｉｘ３−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ３−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ３−３からＳＰｉｘ６−３までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０１０４】
ソース線ＳＧＬ３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ２−３の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ２−３のノードＮ１の電位は、０Ｖに維持される。
【０１０５】
上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図７に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ６−３までに、書込まれる。
【０１０６】
図１０は、第１の実施の形態の表示装置の副画素のトランジスタ数及び配線数と、特許文献２の表示素子のトランジスタ数及び配線数と、を示す図である。
【０１０７】
反転スイッチ６１に関して、第１の実施の形態の表示装置１と、特許文献２の表示素子とで、基本構成は同一である。しかしながら、特許文献２の表示素子（第７図参照）では、メモリセルの電位信号の反転信号もメモリ回路で生成されるので、インバータを必要としない。従って、特許文献２の表示素子では、反転スイッチのトランジスタ数は、４個（トランスファーゲート２０及び２１）である。一方、第１の実施の形態の表示装置１では、反転スイッチ６１は、インバータ６１ａ（図５参照）を含む。従って、第１の実施の形態の表示装置１では、反転スイッチ６１のトランジスタ数は、６個（インバータ６１ａ、並びに、トランスファーゲート６１ｂ及び６１ｃ）である。
【０１０８】
メモリに関して、第１の実施の形態の表示装置１では、第１メモリ５１のトランジスタ数は、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの２個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。
【０１０９】
第１の実施の形態の表示装置１では、ノードＮ１のプルダウン抵抗６２として、１個のトランジスタを含む。
【０１１０】
信号配線数に関して、第１の実施の形態の表示装置１では、縦（Ｙ方向）に１本（ソース線ＳＧＬ）、横（Ｘ方向）に３本（ゲート信号線ＧＣＬ、表示信号線ＦＲＰ及び反転表示信号線ｘＦＲＰ）の計４本を含む。一方、特許文献２の表示素子では、縦方向に２本（ｙｉ及びｙｉバー）、横方向に３本（ｘｉ、表示信号線、反転表示信号線）の計５本を含む。
【０１１１】
電源配線数に関して、第１の実施の形態の表示装置１及び特許文献２の表示素子のいずれも、２本である。
【０１１２】
以上を累計すると、第１の実施の形態の表示装置１は、トランジスタ数が９個であり、配線数が６本である。一方、特許文献２の表示素子は、トランジスタ数が１０個であり、配線数が７本である。
【０１１３】
このように、第１の実施の形態の表示装置１は、トランジスタ数及び配線数を削減することができる。これにより、表示装置１は、回路規模を縮小でき、高精細化が可能である。
【０１１４】
また、表示装置１は、トランジスタ密度、配線密度の低下により、異物等による短絡のリスクが低減され、歩留りを向上することができる。
【０１１５】
また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。
【０１１６】
（第２の実施の形態）
第２の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。
【０１１７】
図１１は、第２の実施の形態の表示装置の副画素の構成を示す図である。図１１では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、６行×３列の１８個の副画素ＳＰｉｘを示している。図１１では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０１１８】
第２の実施の形態の副画素ＳＰｉｘの構成は、第１の実施の形態の副画素ＳＰｉｘの構成（図６参照）と比較して、書込み用トランジスタＷＴの接続が異なっている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。
【０１１９】
図１２は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図１３は、第２の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。図１４は、第２の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。
【０１２０】
図１１から図１４を参照して、第２の実施の形態の表示装置の副画素ＳＰｉｘに書込みをする際の動作について説明する。
【０１２１】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図１３及び図１４において、タイミングｔ１０からタイミングｔ１１までが、消去期間である。
【０１２２】
消去期間後のタイミングｔ１１からタイミングｔ１７までが、書込み期間である。書込み期間は、タイミングｔ１１からタイミングｔ１２までのステップ１、タイミングｔ１２からタイミングｔ１３までのステップ２、タイミングｔ１３からタイミングｔ１４までのステップ３、タイミングｔ１４からタイミングｔ１５までのステップ４、タイミングｔ１５からタイミングｔ１６までのステップ５、及び、タイミングｔ１６からタイミングｔ１７までのステップ６を含む。
【０１２３】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３への書込み期間である。ステップ３は、第３行目の副画素ＳＰｉｘ３−１、ＳＰｉｘ３−２及びＳＰｉｘ３−３への書込み期間である。
【０１２４】
ステップ４は、第４行目の副画素ＳＰｉｘ４−１、ＳＰｉｘ４−２及びＳＰｉｘ４−３への書込み期間である。ステップ５は、第５行目の副画素ＳＰｉｘ５−１、ＳＰｉｘ５−２及びＳＰｉｘ５−３への書込み期間である。ステップ６は、第６行目の副画素ＳＰｉｘ６−１、ＳＰｉｘ６−２及びＳＰｉｘ６−３への書込み期間である。
【０１２５】
図１３及び図１４を参照すると、消去期間開始のタイミングｔ１０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。
【０１２６】
タイミングｔ１０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１の副画素データは、「１」に一括消去される。タイミングｔ０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。
【０１２７】
なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、電子が浮遊ゲートＲＴｇから十分に放出される。読出し用トランジスタＲＴが過剰消去（過剰な電子の放出）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。
【０１２８】
各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、第１の実施の形態と同様に、ソース信号の供給側（図１１中の下側）から遠い側の第１行目の副画素ＳＰｉｘから、ソース信号の供給側に近い側の第６行目の副画素ＳＰｉｘへと、順次行う。
【０１２９】
なお、第２の実施の形態では、副画素データ書込みの順序は、第１の実施の形態のように固定されず、ランダムに書込むことが可能である。但し、書込み動作前に一括消去（或いはブロック単位での消去）が必要であるので、部分的な書換え（任意の副画素ＳＰｉｘの書換え）は、実質的には難しい。
【０１３０】
書込み期間のステップ１開始のタイミングｔ１１において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでの０Ｖのゲート信号を維持する。
【０１３１】
タイミングｔ１１から遅延時間１５１の経過後に、ソース線駆動回路５は、ソース線ＳＧＬ１の０Ｖのソース信号を維持し、負論理の５Ｖのソース信号をソース線ＳＧＬ２及びＳＧＬ３に出力する。
【０１３２】
従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の副画素データは、「１」に維持される。
【０１３３】
また、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０１３４】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ１１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ１−２の第１メモリ５１の副画素データは、「０」になる。
【０１３５】
なお、ゲート線駆動回路９が、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに１０Ｖのゲート信号を出力し、ソース線駆動回路５が、５Ｖのソース信号をソース線ＳＧＬ２及びＳＧＬ３に出力することとしたが、これに限定されない。ゲート線駆動回路９がゲート線群ＧＬ１の第１ゲート線ＧＣＬａに出力するゲート信号及びソース線駆動回路５がソース線ＳＧＬ２及びＳＧＬ３に出力するソース信号は、副画素ＳＰｉｘ１−２の書込み用トランジスタＷＴのゲートと半導体基板との間にホットエレクトロン効果が発生する電圧であれば良い。
【０１３６】
また、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０１３７】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ１１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ１−３の第１メモリ５１の副画素データは、「０」になる。
【０１３８】
ゲート線群ＧＬ２の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでのゲート信号は、０Ｖに維持されている。このため、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。従って、消去期間に書込まれた、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の副画素データ「１」は、維持される。
【０１３９】
ステップ２開始のタイミングｔ１２において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ３の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでの０Ｖのゲート信号を維持する。
【０１４０】
タイミングｔ１２以降において、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａのゲート信号が０Ｖであるので、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の第１メモリ５１に記憶されている副画素データが、読出される。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「０」である場合は、読出し用トランジスタＲＴの閾値電圧は＋２Ｖであるので、読出し用トランジスタＲＴがオフ状態である。従って、ノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「１」である場合は、読出し用トランジスタＲＴの閾値電圧は−２Ｖであるので、読出し用トランジスタＲＴがオン状態である。従って、ノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０１４１】
タイミングｔ１２から遅延時間１５１経過後に、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ１及びＳＧＬ３に供給し、ソース線ＳＧＬ２の０Ｖのソース信号を維持する。
【０１４２】
従って、副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０１４３】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ２−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ１２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ２−１の第１メモリ５１の副画素データは、「０」になる。
【０１４４】
また、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ２−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の副画素データは、「１」に維持される。
【０１４５】
また、副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０１４６】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ２−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ１２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ２−３の第１メモリ５１の副画素データは、「０」になる。
【０１４７】
上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図１２に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ６−３までに、書込まれる。
【０１４８】
第２の実施の形態の表示装置は、第１の実施の形態の表示装置１と同様の効果を奏する。
【０１４９】
（第３の実施の形態）
［全体構成］
図１５は、第３の実施の形態の表示装置の全体構成の概要を示す図である。第３の実施の形態の表示装置１Ａは、第１の実施の形態の表示装置１と比較して、メモリ選択回路８を更に含む。
【０１５０】
額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８とをＩＣチップに組み込み、ゲート線駆動回路９を第１パネル上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１Ａ外のプロセッサに形成し、それらと表示装置１Ａとを接続する構成も採用可能である。
【０１５１】
各副画素ＳＰｉｘは、複数のメモリを含む。第３の実施の形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。
【０１５２】
第３の実施の形態では、複数のメモリが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３×３個のメモリが配置されていることになる。また、第３の実施の形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３×３個のメモリが配置されていることになる。
【０１５３】
各副画素ＳＰｉｘは、各々が含む第１メモリから第３メモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示が実施される。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×３個のメモリの集合は、３個のフレームメモリと同等である。
【０１５４】
設定レジスタ４ｃには、メモリ選択回路８を制御するための値がコマンドデータＣＭＤに基づいて設定される。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、メモリ選択回路８を制御する。
【０１５５】
メモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から供給される。
【０１５６】
各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、第３の実施の形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、第３の実施の形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。
【０１５７】
１つの行当たりに配置されている３本又は６本のゲート線が、本開示のゲート線群に対応する。第３の実施の形態では、表示装置１Ａは、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
【０１５８】
表示装置１Ａは、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに記憶される。そして、表示装置１Ａは、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。
【０１５９】
これに際し、表示装置１Ａは、１つの行の走査毎に第１メモリへの書き込み、第２メモリへの書き込み、第３メモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１列から第Ｍ列まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。
【０１６０】
第３の実施の形態では、１つの行当たり、３本のメモリ選択線が配置されている。３本のメモリ選択線は、１つの行に含まれるＮ×３個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、６本のメモリ選択線が配置される。
【０１６１】
１つの行当たりに配置されている３本又は６本のメモリ選択線が、本開示のメモリ選択線群に対応する。第３の実施の形態では、表示装置１Ａは、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。
【０１６２】
メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を、同時に選択する。より詳細には、全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第２メモリが同時に選択される。全ての副画素ＳＰｉｘの第３メモリが同時に選択される。従って、表示装置１Ａは、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３つの画像の内の１つの画像を表示させることができる。これにより、表示装置１Ａは、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１Ａは、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。
【０１６３】
［回路構成］
図１６は、第３の実施の形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。
【０１６４】
副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。
【０１６５】
第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。
【０１６６】
反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。
【０１６７】
表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。
【０１６８】
図１７は、第３の実施の形態の表示装置の回路構成を示す図である。図１７では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２×２個の副画素ＳＰｉｘを示している。
【０１６９】
ゲート線駆動回路９は、Ｍ行の副画素ＳＰｉｘの各々が３個のメモリを含むことに対応して、Ｍ×３個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、ゲート信号を、Ｍ×３個の出力端子から出力する。
【０１７０】
第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、当該行の第１メモリ５１（図１６参照）に電気的に接続された第１ゲート線ＧＣＬａと、第２メモリ５２（図１６参照）に電気的に接続された第２ゲート線ＧＣＬｂと、第３メモリ５３（図１６参照）に電気的に接続された第３ゲート線ＧＣＬｃと、を含む。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。
【０１７１】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各ソース線ＳＧＬ１、ＳＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ１、ＳＧＬ２、・・・を介して、副画素データを夫々出力する。
【０１７２】
ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。
【０１７３】
メモリ選択回路８は、スイッチＳＷ２と、ラッチ７１と、スイッチＳＷ３と、を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。
【０１７４】
画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給される。
【０１７５】
画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、Ｍ×Ｎ×３個の第２メモリ５２及びＭ×Ｎ×３個の第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給されない。
【０１７６】
ラッチ７１は、スイッチＳＷ２がオン状態で基準クロック信号ＣＬＫが供給される場合には、基準クロック信号ＣＬＫのハイレベルを基準クロック信号ＣＬＫの１周期保持する。ラッチ７１は、スイッチＳＷ２がオフ状態で基準クロック信号ＣＬＫが供給されない場合には、ハイレベルを保持する。
【０１７７】
第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬｃと、を含む。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。
【０１７８】
スイッチＳＷ３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ３によって制御される。スイッチＳＷ３は、制御信号Ｓｉｇ３が第１の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。スイッチＳＷ３は、制御信号Ｓｉｇ３が第２の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第２メモリ選択線ＳＥＬｂと、を電気的に接続する。スイッチＳＷ３は、制御信号Ｓｉｇ３が第３の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第３メモリ選択線ＳＥＬｃとを電気的に接続する。
【０１７９】
各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）が表示される。
【０１８０】
［動作］
図１８は、第３の実施の形態の表示装置の副画素の構成を示す図である。図１８では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図１８では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０１８１】
各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。
【０１８２】
第３の実施の形態の副画素の構成は、第１の実施の形態の副画素の構成（図６参照）と比較して、各副画素ＳＰｉｘが、３個のメモリを含んでいる。そして、各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、メモリ選択線ＳＥＬに接続されている。
【０１８３】
図１９は、第３の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図２０は、第３の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図２１は、第３の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図２２は、第３の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【０１８４】
図１８から図２２を参照して、表示装置１Ａの副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。
【０１８５】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図２０から図２２において、タイミングｔ２０からタイミングｔ２１までが、消去期間である。
【０１８６】
消去期間後のタイミングｔ２１からタイミングｔ２７までが、書込み期間である。書込み期間は、タイミングｔ２１からタイミングｔ２２までのステップ１、タイミングｔ２２からタイミングｔ２３までのステップ２、タイミングｔ２３からタイミングｔ２４までのステップ３、タイミングｔ２４からタイミングｔ２５までのステップ４、タイミングｔ２５からタイミングｔ２６までのステップ５、及び、タイミングｔ２６からタイミングｔ２７までのステップ６を含む。
【０１８７】
書込み期間後のタイミングｔ２７からタイミングｔ３０までが、読出し期間である。読出し期間は、タイミングｔ２７からタイミングｔ２８までのステップ７、タイミングｔ２８からタイミングｔ２９までのステップ８、及び、タイミングｔ２９からタイミングｔ３０までのステップ９を含む。
【０１８８】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第３メモリ５３への書込み期間である。
【０１８９】
ステップ４は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第３メモリ５３への書込み期間である。
【０１９０】
ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。
【０１９１】
図２０及び図２１を参照すると、消去期間開始のタイミングｔ２０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。全部の副画素ＳＰｉｘの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの全部のメモリの副画素データは、「０」に一括消去される。
【０１９２】
なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、浮遊ゲートＲＴｇに充分な電子が注入される。読出し用トランジスタＲＴが過剰消去（過剰な電子の注入）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。
【０１９３】
各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、ソース信号の供給側（図１８中の下側）から遠い側の第１行目の副画素ＳＰｉｘの第１メモリ５１から、ソース信号の供給側に近い側の第２行目の副画素ＳＰｉｘの第３メモリ５３へと、順次行う。つまり、各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第１行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ２）→第１行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ３）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第２行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ５）→第２行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行のメモリが消去状態になる場合があるからである。
【０１９４】
書込み期間のステップ１開始のタイミングｔ２１において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、２３Ｖのゲート信号を印加する。
【０１９５】
タイミングｔ２１から遅延時間１５１の経過後に、ソース線駆動回路５は、正論理の２０Ｖのソース信号をソース線ＳＧＬ１に出力し、ソース線ＳＧＬ２及びＳＧＬ３の０Ｖのソース信号を維持する。
【０１９６】
副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ１に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴを通過し、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。
【０１９７】
従って、副画素ＳＰｉｘ１−１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。これにより、副画素ＳＰｉｘ１−１の第１メモリ５１の副画素データは、「１」になる。
【０１９８】
副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０１９９】
ソース線ＳＧＬ２のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−２の第１メモリ５１の副画素データ「０」は、維持される。
【０２００】
副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０２０１】
ソース線ＳＧＬ３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−３の第１メモリ５１の副画素データ「０」は、維持される。
【０２０２】
ステップ２開始のタイミングｔ２２において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂに０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの２３Ｖのゲート信号を維持する。
【０２０３】
なお、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂに０Ｖのゲート信号が印加されているので、副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２の書込み用トランジスタＷＴのソース−ドレイン間が導通しない。従って、副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２への副画素データの書込みは、副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第１メモリ５１の副画素データには、影響しない。
【０２０４】
タイミングｔ２２から遅延時間１５１の経過後に、ソース線駆動回路５は、０Ｖのソース信号をソース線ＳＧＬ１に出力し、正論理の２０Ｖのソース信号をソース線ＳＧＬ２に出力し、ソース線ＳＧＬ３の０Ｖのソース信号を維持する。
【０２０５】
副画素ＳＰｉｘ１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０２０６】
ソース線ＳＧＬ１のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−１の第２メモリ５２の副画素データ「０」は、維持される。
【０２０７】
副画素ＳＰｉｘ１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ２に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴを通過し、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン（又はソース）に至る。
【０２０８】
従って、副画素ＳＰｉｘ１−２の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−２の第２メモリ５２の副画素データは、「１」になる。
【０２０９】
副画素ＳＰｉｘ１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。
【０２１０】
ソース線ＳＧＬ３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ１−３の第２メモリ５２の副画素データ「０」は、維持される。
【０２１１】
上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図１９に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までに、書込まれる。
【０２１２】
読出し期間のステップ７開始のタイミングｔ２７において、メモリ選択回路８は、メモリ選択線群ＳＬ１及びＳＬ２の各々の第１メモリ選択線ＳＥＬａに０Ｖのメモリ選択信号を出力し、メモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに、−５Ｖのメモリ選択信号を出力する。
【０２１３】
なお、メモリ選択回路８が、メモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに−５Ｖのメモリ選択信号を出力することとしたが、これに限定されない。メモリ選択回路８がメモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに出力するメモリ選択信号は、負電圧方向の閾値電圧（例えば、−２Ｖ）よりも低ければよい。従って、例えば、メモリ選択回路８は、メモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに−４．５Ｖのメモリ選択信号を出力することとしても良い。
【０２１４】
メモリ選択線群ＳＬ１及びＳＬ２の各々の第１メモリ選択線ＳＥＬａに出力された０Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。メモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに出力された−５Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。
【０２１５】
副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２１６】
副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２１７】
副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２１８】
副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２１９】
副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２２０】
副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２２１】
上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図１９に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。
【０２２２】
第３の実施の形態の表示装置１Ａは、第１の実施の形態の表示装置１と同様の効果を奏する。
【０２２３】
更に、第３の実施の形態の表示装置１Ａは、１個の副画素ＳＰｉｘが、３個の副画素データを記憶できる。そして、表示装置１Ａは、各副画素ＳＰｉｘに関して、３個の副画素データを１個ずつ読出すことができる。これにより、表示装置１Ａは、アニメーション表示（動画像表示）を行うことができる。
【０２２４】
（第４の実施の形態）
第４の実施の形態の表示装置の全体構成は、第３の実施の形態の表示装置１Ａと同様であるので、図示及び説明を省略する。
【０２２５】
図２３は、第４の実施の形態の表示装置の副画素の構成を示す図である。図２３では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図２３では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０２２６】
第４の実施の形態の副画素の構成は、第３の実施の形態の副画素の構成（図１８参照）と比較して、書込み用トランジスタＷＴの接続が異なっている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。
【０２２７】
図２４は、第４の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図２５は、第４の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図２６は、第４の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図２７は、第４の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【０２２８】
図２４から図２７を参照して、第４の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。
【０２２９】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図２５から図２７において、タイミングｔ４０からタイミングｔ４１までが、消去期間である。
【０２３０】
消去期間後のタイミングｔ４１からタイミングｔ４７までが、書込み期間である。書込み期間は、タイミングｔ４１からタイミングｔ４２までのステップ１、タイミングｔ４２からタイミングｔ４３までのステップ２、タイミングｔ４３からタイミングｔ４４までのステップ３、タイミングｔ４４からタイミングｔ４５までのステップ４、タイミングｔ４５からタイミングｔ４６までのステップ５、及び、タイミングｔ４６からタイミングｔ４７までのステップ６を含む。
【０２３１】
書込み期間後のタイミングｔ４７からタイミングｔ５０までが、読出し期間である。読出し期間は、タイミングｔ４７からタイミングｔ４８までのステップ７、タイミングｔ４８からタイミングｔ４９までのステップ８、及び、タイミングｔ４９からタイミングｔ５０までのステップ９を含む。
【０２３２】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第３メモリ５３への書込み期間である。
【０２３３】
ステップ４は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第３メモリ５３への書込み期間である。
【０２３４】
ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。
【０２３５】
図２５及び図２６を参照すると、消去期間開始のタイミングｔ４０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、「１」に一括消去される。
【０２３６】
なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、電子が浮遊ゲートＲＴｇから十分に放出される。読出し用トランジスタＲＴが過剰消去（過剰な電子の放出）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。
【０２３７】
各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、ソース信号の供給側（図２３中の下側）から遠い側の第１行目の副画素ＳＰｉｘの第１メモリ５１から、ソース信号の供給側に近い側の第２行目の副画素ＳＰｉｘの第３メモリ５３へと、順次行う。つまり、各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第１行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ２）→第１行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ３）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第２行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ５）→第２行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行のメモリが消去状態になる場合があるからである。
【０２３８】
なお、第４の実施の形態では、副画素データ書込みの順序は、第３の実施の形態のように固定されず、ランダムに書込むことが可能である。但し、書込み動作前に一括消去（或いはブロック単位での消去）が必要であるので、部分的な書換え（任意の副画素ＳＰｉｘの書換え）は、実質的には難しい。
【０２３９】
書込み期間のステップ１開始のタイミングｔ４１において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの０Ｖのゲート信号を維持する。
【０２４０】
タイミングｔ４１から遅延時間１５１の経過後に、ソース線駆動回路５は、ソース線ＳＧＬ１の０Ｖのソース信号を維持し、負論理の５Ｖのソース信号をソース線ＳＧＬ２及びＳＧＬ３に出力する。
【０２４１】
従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。このため、副画素ＳＰｉｘ１−１の第１メモリ５１の副画素データは、「１」に維持される。
【０２４２】
また、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０２４３】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の副画素データは、「０」になる。
【０２４４】
また、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０２４５】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の副画素データは、「０」になる。
【０２４６】
ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃのゲート信号は、０Ｖに維持されている。従って、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。
【０２４７】
従って、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。
【０２４８】
従って、消去期間に書込まれた、副画素ＳＰｉｘ１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の副画素データ「１」は、維持される。
【０２４９】
ステップ２開始のタイミングｔ４２において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの０Ｖのゲート信号を維持する。
【０２５０】
タイミングｔ４２から遅延時間１５１経過後に、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ１及びＳＧＬ３に供給し、ソース線ＳＧＬ２の０Ｖのソース信号を維持する。
【０２５１】
従って、副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０２５２】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−１の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−１の第２メモリ５２の副画素データは、「０」になる。
【０２５３】
また、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ１−２の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。これにより、副画素ＳＰｉｘ１−２の第２メモリ５２の副画素データは、「１」に維持される。
【０２５４】
また、副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０２５５】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−３の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−３の第２メモリ５２の副画素データは、「０」になる。
【０２５６】
上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図２４に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までに、書込まれる。
【０２５７】
読出し期間のステップ７開始のタイミングｔ４７において、メモリ選択回路８は、メモリ選択線群ＳＬ１及びＳＬ２の各々の第１メモリ選択線ＳＥＬａに０Ｖのメモリ選択信号を出力し、メモリ選択線群ＳＬ１及びＳＬ２の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに、−５Ｖのメモリ選択信号を出力する。
【０２５８】
メモリ選択線群ＳＬ１及びＳＬ２の各々の第１メモリ選択線ＳＥＬａに出力された０Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。メモリ選択線群ＳＬ１及びＳＬ２の各々の第２メモリ選択線ＳＥＬｂ及び第３メモリ選択線ＳＥＬｃに出力された−５Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。
【０２５９】
副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２６０】
副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２６１】
副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）である。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２６２】
副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２６３】
副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）である。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２６４】
副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２６５】
上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図２４に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。
【０２６６】
第４の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａと同様の効果を奏する。
【０２６７】
（第５の実施の形態）
第５の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。
【０２６８】
図２８は、第５の実施の形態の表示装置の回路構成を示す図である。図２８では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２×２個の副画素ＳＰｉｘを示している。
【０２６９】
第５の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａ（図１７参照）と比較して、メモリ選択回路８と、メモリ選択線群ＳＬ１、ＳＬ２、・・・と、を含んでいない。
【０２７０】
第３の実施の形態の表示装置１Ａでは、メモリ選択回路８と、メモリ選択線群ＳＬ１、ＳＬ２、・・・とが、各副画素ＳＰｉｘからの副画素データの読出しの役割を担う。一方、第５の実施の形態の表示装置では、ゲート線駆動回路９と、ゲート線群ＧＬ１、ＧＬ２、・・・とが、各副画素ＳＰｉｘへの副画素データの書込みの役割に加えて、各副画素ＳＰｉｘからの副画素データの読出しの役割をも担う。
【０２７１】
図２９は、第５の実施の形態の表示装置の副画素の構成を示す図である。図２９では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図２９では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０２７２】
各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。
【０２７３】
第５の実施の形態の副画素の構成は、第３の実施の形態の副画素の構成（図１８参照）と比較して、読出し用トランジスタＲＴの接続が異なっている。各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、ゲート線ＧＣＬに接続されている。このため、第５の実施の形態の表示装置は、第３の実施の形態のメモリ選択線ＳＥＬを含んでいない。
【０２７４】
図３０は、第５の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図３１は、第５の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図３２は、第５の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図３３は、第５の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【０２７５】
図２９から図３３を参照して、第５の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。
【０２７６】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図３１から図３３において、タイミングｔ６０からタイミングｔ６１までが、消去期間である。
【０２７７】
消去期間後のタイミングｔ６１からタイミングｔ６７までが、書込み期間である。書込み期間は、タイミングｔ６１からタイミングｔ６２までのステップ１、タイミングｔ６２からタイミングｔ６３までのステップ２、タイミングｔ６３からタイミングｔ６４までのステップ３、タイミングｔ６４からタイミングｔ６５までのステップ４、タイミングｔ６５からタイミングｔ６６までのステップ５、及び、タイミングｔ６６からタイミングｔ６７までのステップ６を含む。
【０２７８】
書込み期間後のタイミングｔ６７からタイミングｔ７０までが、読出し期間である。読出し期間は、タイミングｔ６７からタイミングｔ６８までのステップ７、タイミングｔ６８からタイミングｔ６９までのステップ８、及び、タイミングｔ６９からタイミングｔ７０までのステップ９を含む。
【０２７９】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第３メモリ５３への書込み期間である。
【０２８０】
ステップ４は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第３メモリ５３への書込み期間である。
【０２８１】
ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。
【０２８２】
図３１及び図３２を参照すると、消去期間開始のタイミングｔ６０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。
【０２８３】
タイミングｔ６０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの全部のメモリの副画素データは、「０」に一括消去される。なお、このとき、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、２０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの全部のメモリの読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。タイミングｔ０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。
【０２８４】
書込み期間のステップ１及びステップ２は、第３の実施の形態のステップ１及びステップ２と同様であるので、説明を省略する。
【０２８５】
タイミングｔ６３において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ及び第２ゲート線ＧＣＬｂのゲート信号を０Ｖに維持し、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃに０Ｖのゲート信号を出力し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの２３Ｖのゲート信号を維持する。このとき、副画素ＳＰｉｘ１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、全部「０」である。つまり、副画素ＳＰｉｘ１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。そして、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃには、０Ｖが供給されている。このため、副画素ＳＰｉｘ１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２８６】
ステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図３０に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までに、書込まれる。
【０２８７】
読出し期間のステップ７開始のタイミングｔ６７において、ゲート線駆動回路９は、ゲート線群ＧＬ１及びＧＬ２の各々の第１ゲート線ＧＣＬａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ１及びＧＬ２の各々の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、−５Ｖのゲート信号を出力する。
【０２８８】
なお、ゲート線駆動回路９が、ゲート線群ＧＬ１及びＧＬ２の各々の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに−５Ｖのメモリ選択信号を出力することとしたが、これに限定されない。ゲート線駆動回路９がゲート線群ＧＬ１及びＧＬ２の各々の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに出力するゲート信号は、負電圧方向の閾値電圧（例えば、−２Ｖ）よりも低ければよい。従って、例えば、ゲート線駆動回路９は、ゲート線群ＧＬ１及びＧＬ２の各々の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに−４．５Ｖのゲート信号を出力することとしても良い。
【０２８９】
ゲート線群ＧＬ１及びＧＬ２の各々の第１ゲート線ＧＣＬａに出力された０Ｖのゲート信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。ゲート線群ＧＬ１及びＧＬ２の各々の第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに出力された−５Ｖのゲート信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。
【０２９０】
副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２９１】
副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２９２】
副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２９３】
副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２９４】
副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。
【０２９５】
副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０２９６】
上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図３０に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。
【０２９７】
［副画素のレイアウト］
図３４は、第５の実施の形態の表示装置の副画素のレイアウトを示す図である。図３４では、１個の副画素ＳＰｉｘを示している。
【０２９８】
副画素ＳＰｉｘは、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、反転スイッチ６１と、プルダウン抵抗６２と、を含む。反転スイッチ６１は、インバータ６１ａと、トランスファーゲート６１ｂ及び６１ｃと、を含む。トランスファーゲート６１ｂとトランスファーゲート６１ｃとの接続部は、コンタクト６１ｄを介して、副画素電極（反射電極）１５（図２参照）に接続されている。
【０２９９】
第１メモリ５１、第２メモリ５２、第３メモリ５３、インバータ６１ａ、トランスファーゲート６１ｂ及び６１ｃ、プルダウン抵抗６２の各々は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。
【０３００】
第１メモリ５１は、書込み用トランジスタＷＴと、読出し用トランジスタＲＴと、を含む。書込み用トランジスタＷＴは、ｎ型の半導体層５１ａと、浮遊ゲート５１ｃと、を含む。読出し用トランジスタＲＴは、ｎ型の半導体層５１ｂと、浮遊ゲート５１ｃと、を含む。
【０３０１】
図３５は、第５の実施の形態の表示装置の副画素の断面図である。詳しくは、図３５は、図３４中のＡ−Ｂ線での断面図である。この例では、１個の浮遊ゲート５１ｃが、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴに亘っている。つまり、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴは、１個の浮遊ゲート５１ｃを共用している。浮遊ゲート５１ｃのＡ側の端部が、書込み用トランジスタＷＴの浮遊ゲートＷＴｇになっている。浮遊ゲート５１ｃのＢ側の端部が、読出し用トランジスタＲＴの浮遊ゲートＲＴｇになっている。
【０３０２】
なお、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴが１個の浮遊ゲート５１ｃを共用することに限定されない。書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとが、別体として形成され、配線層の配線によって接続されても良い。
【０３０３】
第５の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａと同様の効果を奏する。
【０３０４】
（第６の実施の形態）
第６の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。
【０３０５】
図３６は、第６の実施の形態の表示装置の副画素の構成を示す図である。図３６では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図３６では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０３０６】
各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。
【０３０７】
第６の実施の形態の副画素の構成は、第４の実施の形態の副画素の構成（図２３参照）と比較して、読出し用トランジスタＲＴの接続が異なっている。各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、ゲート線ＧＣＬに接続されている。このため、第６の実施の形態の表示装置は、第４の実施の形態のメモリ選択線ＳＥＬを含んでいない。
【０３０８】
図３７は、第６の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図３８は、第６の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図３９は、第６の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図４０は、第６の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。
【０３０９】
図３６から図４０を参照して、第６の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。
【０３１０】
フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図３８から図４０において、タイミングｔ８０からタイミングｔ８１までが、消去期間である。
【０３１１】
消去期間後のタイミングｔ８１からタイミングｔ８７までが、書込み期間である。書込み期間は、タイミングｔ８１からタイミングｔ８２までのステップ１、タイミングｔ８２からタイミングｔ８３までのステップ２、タイミングｔ８３からタイミングｔ８４までのステップ３、タイミングｔ８４からタイミングｔ８５までのステップ４、タイミングｔ８５からタイミングｔ８６までのステップ５、及び、タイミングｔ８６からタイミングｔ８７までのステップ６を含む。
【０３１２】
書込み期間後のタイミングｔ８７からタイミングｔ９０までが、読出し期間である。読出し期間は、タイミングｔ８７からタイミングｔ８８までのステップ７、タイミングｔ８８からタイミングｔ８９までのステップ８、及び、タイミングｔ８９からタイミングｔ９０までのステップ９を含む。
【０３１３】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３の各々の第３メモリ５３への書込み期間である。
【０３１４】
ステップ４は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３の各々の第３メモリ５３への書込み期間である。
【０３１５】
ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。
【０３１６】
図３８及び図３９を参照すると、消去期間開始のタイミングｔ８０において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃ、並びに、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。
【０３１７】
タイミングｔ８０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、「１」に一括消去される。なお、このとき、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａからゲート線群ＧＬ６の第１ゲート線ＧＣＬａまでに、０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの全部のメモリの読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。
【０３１８】
書込み期間のステップ１及びステップ２は、第４の実施の形態のステップ１及びステップ２と同様であるので、説明を省略する。
【０３１９】
ステップ３開始のタイミングｔ８３において、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａの０Ｖを維持し、ゲート線群ＧＬ１の第２ゲート線ＧＣＬｂに０Ｖのゲート信号を出力し、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの０Ｖのゲート信号を維持する。
【０３２０】
タイミングｔ８３から遅延時間１５１経過後において、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ１及びＳＧＬ３に供給し、ソース線ＳＧＬ２の０Ｖのソース信号を維持する。
【０３２１】
従って、副画素ＳＰｉｘ１−１の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−１の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−１の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０３２２】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−１の第３メモリ５３の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−１の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−１の第３メモリ５３の副画素データは、「０」になる。
【０３２３】
また、副画素ＳＰｉｘ１−２の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ１−２の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ１−２の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。これにより、副画素ＳＰｉｘ１−２の第３メモリ５３の副画素データは、「１」に維持される。
【０３２４】
また、副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。
【０３２５】
従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ１−３の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ１−３の第３メモリ５３の副画素データは、「０」になる。
【０３２６】
タイミングｔ８３から遅延時間１５１及び書込み遅延時間１５２経過後において、副画素ＳＰｉｘ１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、全部「０」である。つまり、副画素ＳＰｉｘ１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。また、ゲート線駆動回路９は、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ及び第２ゲート線ＧＣＬｂのゲート信号を０Ｖに維持し、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ２の第１ゲート線ＧＣＬａ、第２ゲート線ＧＣＬｂ及び第３ゲート線ＧＣＬｃの０Ｖのゲート信号を維持している。つまり、ゲート線群ＧＬ１の第１ゲート線ＧＣＬａ及び第２ゲート線ＧＣＬｂには、０Ｖが供給されており、ゲート線群ＧＬ１の第３ゲート線ＧＣＬｃには、１０Ｖが供給されている。このため、副画素ＳＰｉｘ１−３の第１メモリ５１及び第２メモリ５２の読出し用トランジスタＲＴはオフ状態になるが、副画素ＳＰｉｘ１−３の第３メモリ５３の読出し用トランジスタＲＴはオン状態になる。従って、タイミングｔ８３から遅延時間１５１及び書込み遅延時間１５２経過後においても、副画素ＳＰｉｘ１−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）に維持される。第３ゲート線ＧＣＬｃが０Ｖになったタイミングで、第１〜３メモリすべての読出し用トランジスタがオフし、ノードＮ１の電位が０Ｖに変化する。
【０３２７】
ステップ１からステップ３までと同様の動作が、ステップ４からステップ６まで行われる。これにより、図３７に示す副画素データが、副画素ＳＰｉｘ１−１からＳＰｉｘ２−３までに、書込まれる。
【０３２８】
読出し期間のステップ７からステップ９までは、第５の実施の形態のステップ７からステップ９までと同様であるので、説明を省略する。
【０３２９】
第６の実施の形態の表示装置は、第４の実施の形態の表示装置と同様の効果を奏する。
【０３３０】
更に、第６の実施の形態の表示装置は、第４の実施の形態の表示装置と比較して、メモリ選択線群ＳＬ１、ＳＬ２、・・・を不要にできる。これにより、第６の実施の形態の表示装置は、異物等による短絡のリスクが更に低減され、歩留りを更に向上することができる。
【０３３１】
（第７の実施の形態）
図４１は、第７の実施の形態の表示装置の副画素の構成を示す図である。図４１では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図４１では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。
【０３３２】
第７の実施の形態の副画素の構成は、第５の実施の形態の副画素の構成（図２９参照）と比較して、第１メモリ５１から第３メモリ５３までの接続が異なっている。副画素ＳＰｉｘ１−１の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−１を介して、ソース線ＳＧＬ１に接続されている。つまり、副画素ＳＰｉｘ１−１の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−１の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−１を介して分岐した分岐ソース線ＳＧＬ１−１に接続されている。
【０３３３】
同様に、副画素ＳＰｉｘ１−２の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−２を介して、ソース線ＳＧＬ２に接続されている。つまり、副画素ＳＰｉｘ１−２の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−２の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−２を介して分岐した分岐ソース線ＳＧＬ２−１に接続されている。
【０３３４】
同様に、副画素ＳＰｉｘ１−３の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−３を介して、ソース線ＳＧＬ３に接続されている。つまり、副画素ＳＰｉｘ１−３の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ２−３の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ１−３を介して分岐した分岐ソース線ＳＧＬ３−１に接続されている。
【０３３５】
スイッチＳＧＳＷ１−１、ＳＧＳＷ１−２及びＳＧＳＷ１−３は、トランジスタとするが、本開示はこれに限定されない。スイッチＳＧＳＷ１−１、ＳＧＳＷ１−２及びＳＧＳＷ１−３のゲートは、スイッチ制御線ＳＧ１に接続されている。
【０３３６】
第７の実施の形態では、副画素ＳＰｉｘの２行毎にスイッチＳＧＳＷが設けられることとするが、本開示はこれに限定されない。副画素ＳＰｉｘの１行毎又は３行以上毎にスイッチＳＧＳＷが設けられても良い。
【０３３７】
第７の実施の形態のメモリの内部構成は、第５の実施の形態のメモリの内部構成（図２９参照）又は第６の実施の形態のメモリの内部構成（図３６参照）と同様である。なお、第７の実施の形態の表示装置にメモリ選択線群ＳＬ１、ＳＬ２、・・・を設け、第７の実施の形態のメモリの内部構成を、第３の実施の形態のメモリの内部構成（図１８参照）又は第４の実施の形態のメモリの内部構成（図２３参照）と同様にしても良い。
【０３３８】
ゲート線駆動回路９は、第１行目及び第２行目の副画素ＳＰｉｘの副画素データの消去又は書込みを行う際には、スイッチ制御線ＳＧ１にハイレベルのスイッチ制御信号を出力する。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３は、ソース線ＳＧＬに接続される。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データの消去又は書込みが、可能になる。
【０３３９】
一方、ゲート線駆動回路９は、第１行目及び第２行目の副画素ＳＰｉｘの副画素データの消去又は書込みを行わない際には、スイッチ制御線ＳＧ１にローレベルのスイッチ制御信号を出力する。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３は、ソース線ＳＧＬと遮断される。
【０３４０】
第７の実施の形態の表示装置は、第１から第６の実施の形態の表示装置と同様の効果を奏する。
【０３４１】
更に、第７の実施の形態の表示装置は、スイッチ制御信号に基づいてソース線ＳＧＬに接続された行の、副画素ＳＰｉｘの副画素データの消去又は書込みが可能である。つまり、第７の実施の形態の表示装置は、部分消去又は部分書込みが可能である。これにより、第７の実施の形態の表示装置は、１つの書込みタイミングにおいて、ソース線ＳＧＬに接続される副画素ＳＰｉｘの数を少なくすることができる。これにより、第７の実施の形態の表示装置は、ソース線ＳＧＬの負荷抵抗及び負荷容量を低減することができる。従って、第７の実施の形態の表示装置は、副画素ＳＰｉｘへの副画素データの高速な書込みが可能になる。
【０３４２】
（適用例）
図４２は、第１から第７の実施の形態の表示装置の適用例を示す図である。図４２は、表示装置を電子棚札に適用した例を示す図である。
【０３４３】
図４２に示すように、表示装置１Ｂ、１Ｃ及び１Ｄは、それぞれ棚１０２に取り付けられている。表示装置１Ｂ、１Ｃ及び１Ｄの各々は、上述した第１から第７の実施の形態の表示装置と同様の構成を有する。
【０３４４】
表示装置１Ｂ、１Ｃ及び１Ｄは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ｂ、１Ｃ及び１Ｄは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。
【０３４５】
第１から第７の実施の形態の表示装置は、電子棚札に適用すると好適である。その理由は、次の２点である。
【０３４６】
第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成されたトンネル酸化膜は、電子が通過する都度、劣化する。つまり、トンネル酸化膜は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。
【０３４７】
第１から第７の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、第１から第７の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。
【０３４８】
一方、電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、商品価格の変更や、商品入替などの場合である。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。
【０３４９】
第２に、電子棚札では、商品価格の変更や、商品入替などが無ければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。
【０３５０】
一方、第１から第７の実施の形態の表示装置を電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子棚札に記憶保持用のバッテリを備える必要がない。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、商品販売店の利便性を向上させることができる。
【０３５１】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０３５２】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  表示装置
１ａ  表示面
２  第１パネル
３  第２パネル
４  インタフェース回路
４ａ  シリアル−パラレル変換回路
４ｂ  タイミングコントローラ
４ｃ  設定レジスタ
５  ソース線駆動回路
６  共通電極駆動回路
７  反転駆動回路
８  メモリ選択回路
９  ゲート線駆動回路
１１  第１基板
１５  副画素電極（反射電極）
２１  第２基板
２３  共通電極
３０  液晶層
５０  メモリブロック
５１  第１メモリ
５２  第２メモリ
５３  第３メモリ
６１  反転スイッチ
６２  プルダウン抵抗
ＦＲＰ  表示信号線
ＧＬ  ゲート線群
ＧＣＬ  ゲート線
Ｐｉｘ  画素
ＳＧＬ  ソース線
ＳＰｉｘ  副画素
ＳＬ  メモリ選択線群
ＳＥＬ  メモリ選択線
【図１】
2019168519.tif 000003
【図２】
2019168519.tif 000004
【図３】
2019168519.tif 000005
【図４】
2019168519.tif 000006
【図５】
2019168519.tif 000007
【図６】
2019168519.tif 000008
【図７】
2019168519.tif 000009
【図８】
2019168519.tif 000010
【図９】
2019168519.tif 000011
【図１０】
2019168519.tif 000012
【図１１】
2019168519.tif 000013
【図１２】
2019168519.tif 000014
【図１３】
2019168519.tif 000015
【図１４】
2019168519.tif 000016
【図１５】
2019168519.tif 000017
【図１６】
2019168519.tif 000018
【図１７】
2019168519.tif 000019
【図１８】
2019168519.tif 000020
【図１９】
2019168519.tif 000021
【図２０】
2019168519.tif 000022
【図２１】
2019168519.tif 000023
【図２２】
2019168519.tif 000024
【図２３】
2019168519.tif 000025
【図２４】
2019168519.tif 000026
【図２５】
2019168519.tif 000027
【図２６】
2019168519.tif 000028
【図２７】
2019168519.tif 000029
【図２８】
2019168519.tif 000030
【図２９】
2019168519.tif 000031
【図３０】
2019168519.tif 000032
【図３１】
2019168519.tif 000033
【図３２】
2019168519.tif 000034
【図３３】
2019168519.tif 000035
【図３４】
2019168519.tif 000036
【図３５】
2019168519.tif 000037
【図３６】
2019168519.tif 000038
【図３７】
2019168519.tif 000039
【図３８】
2019168519.tif 000040
【図３９】
2019168519.tif 000041
【図４０】
2019168519.tif 000042
【図４１】
2019168519.tif 000043
【図４２】
2019168519.tif 000044