(57)【要約】【目的】  ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置を提供する。【構成】  第１の面方位の第１の面を有するシリコン基板と、シリコン基板の第１の領域上に設けられた酸化シリコン層と、酸化シリコン層上に設けられ第１の面方位と異なる第２の面方位の第２の面を有する第１のシリコン層と、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層と、を備える半導体装置である。【選択図】図１
2019050291.tif 000002
【特許請求の範囲】
【請求項１】
第１の面方位の第１の面を有するシリコン基板と、
前記シリコン基板の第１の領域上に設けられた酸化シリコン層と、
前記酸化シリコン層上に設けられ前記第１の面方位と異なる第２の面方位の第２の面を有する第１のシリコン層と、
六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層と、
を備える半導体装置。
【請求項２】
前記シリコン基板の前記第１の領域と異なる第２の領域上に設けられた第２のシリコン層をさらに備え、
前記ワイドバンドギャップ化合物半導体層は、前記第１のシリコン層上に設けられ、
前記第１の面方位は｛１００｝であり、
前記第２の面方位は｛１１１｝である、
請求項１記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ化合物半導体層は前記シリコン基板の第２の領域上に設けられ、
前記第１の面方位は｛１１１｝であり、
前記第２の面方位は｛１００｝である、
請求項１記載の半導体装置。
【請求項４】
前記ワイドバンドギャップ化合物半導体層は窒化物半導体層である、
請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
面方位が｛１００｝の第１の面を有するシリコン基板の第１の領域上に設けられた酸化シリコン層上に設けられ面方位が｛１１１｝の第２の面を有する第１のシリコン層の上に、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層を形成し、
前記シリコン基板の第２の領域上に第２のシリコン層を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ化合物半導体を用いたパワーデバイスの適用範囲は、近年急速に拡大している。これらのパワーデバイスは、多くの場合、シリコン（Ｓｉ）を用いたデバイスと組み合わせることで用いられる。
【０００３】
これまで、ワイドバンドギャップ化合物半導体を用い、各チップを組み合わせて一個のモジュールとしてパッケージされていた。
【０００４】
しかし、このような形成方法では、各チップを個別に形成することが必要になるため煩雑であり、またモジュールの小型化に限界がある。このため、１チップ上に化合物半導体デバイスとシリコンデバイスを混載可能とする技術が求められていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１の面方位の第１の面を有するシリコン基板と、シリコン基板の第１の領域上に設けられた酸化シリコン層と、酸化シリコン層上に設けられ第１の面方位と異なる第２の面方位の第２の面を有する第１のシリコン層と、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層と、を備える。
【０００８】
上記態様の半導体装置において、シリコン基板の第１の領域と異なる第２の領域上に設けられた第２のシリコン層をさらに備え、ワイドバンドギャップ化合物半導体層は、第１のシリコン層上に設けられ、第１の面方位は｛１００｝であり、第２の面方位は｛１１１｝であることが好ましい。
【０００９】
上記態様の半導体装置において、ワイドバンドギャップ化合物半導体層はシリコン基板の第２の領域上に設けられ、第１の面方位は｛１１１｝であり、第２の面方位は｛１００｝であることが好ましい。
【００１０】
上記態様の半導体装置において、ワイドバンドギャップ化合物半導体層は窒化物半導体層であることが好ましい。
【００１１】
本発明の一態様の半導体装置の製造方法は、面方位が｛１００｝の第１の面を有するシリコン基板の第１の領域上に設けられた酸化シリコン層上に設けられ面方位が｛１１１｝の第２の面を有する第１のシリコン層の上に、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層を形成し、シリコン基板の第２の領域上に第２のシリコン層を形成する。
【発明の効果】
【００１２】
本発明の一態様によれば、ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置及びその製造方法を提供することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の回路の模式図である。
【図３】第１の実施形態の半導体装置の製造方法の模式断面図である。
【図４】第２の実施形態の半導体装置の模式断面図である。
【図５】第２の実施形態の半導体装置の製造方法の模式断面図である。
【図６】第３の実施形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しつつ説明する。
【００１５】
本明細書中、「窒化物半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１６】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１７】
（第１の実施形態）
本実施形態の半導体装置は、第１の面方位の第１の面を有するシリコン基板と、シリコン基板の第１の領域上に設けられた酸化シリコン層と、酸化シリコン層上に設けられ第１の面方位と異なる第２の面方位の第２の面を有する第１のシリコン層と、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層と、を備える。
【００１８】
そして、シリコン基板の第１の領域と異なる第２の領域上に設けられた第２のシリコン層をさらに備え、ワイドバンドギャップ化合物半導体層は、第１のシリコン層上に設けられ、第１の面方位は｛１００｝であり、第２の面方位は｛１１１｝である。
【００１９】
本実施形態の半導体装置１００の製造方法は、面方位が｛１００｝の第１の面を有するシリコン基板の第１の領域上に設けられた酸化シリコン層上に設けられ面方位が｛１１１｝の第２の面を有する第１のシリコン層の上に、六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層を形成し、シリコン基板の第２の領域上に第２のシリコン層を形成する。
【００２０】
図１は、本実施形態の半導体装置１００の模式断面図である。
【００２１】
シリコン基板２上の第１の面２ａの面方位は｛１００｝面であるが、｛１００｝面から１０度以下のオフ角で傾斜していてもよい。
【００２２】
そして、酸化シリコン層４は、シリコン基板２の第１の面２ａの第１の領域２ｂ上に設けられている。酸化シリコン層４は、いわゆるＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層である。
【００２３】
第１のシリコン層６は、酸化シリコン層４上に設けられている。第１のシリコン層６は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層である。第１のシリコン層６上の第２の面６ａの面方位は、第１の面２ａの面方位と異なり｛１１１｝面であるが、｛１１１｝面から１０度以下のオフ角で傾斜していてもよい。これらシリコン基板２、酸化シリコン層４、第１のシリコン層６はＳＯＩ基板で構成されてもよい。
【００２４】
そして、ワイドバンドギャップ化合物半導体層１０は、第１のシリコン層６の第２の面６ａ上に設けられている。ワイドバンドギャップ化合物半導体層１０のワイドバンドギャップ化合物には、例えば窒化物半導体が用いられる。
【００２５】
ワイドバンドギャップ化合物半導体層１０は、バッファ層１２と、バッファ層１２上に設けられた第１の窒化物半導体層１４と、第１の窒化物半導体層１４上に設けられバンドギャップが第１の窒化物半導体層１４より大きい第２の窒化物半導体層１６と、を有する。窒化物半導体の結晶構造は、六方晶である。
【００２６】
第１の窒化物半導体層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。第２の窒化物半導体層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。
【００２７】
バッファ層１２は、第１のシリコン層６と第１の窒化物半導体層１４の間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造を有する。
【００２８】
第２の窒化物半導体層１６上には、第１のソース電極１８と、第１のゲート電極２０と、第１のドレイン電極２２が設けられている。第１のゲート電極２０は、第１のソース電極１８と第１のドレイン電極２２の間に設けられている。
【００２９】
第１のソース電極１８と第１のゲート電極２０と第１のドレイン電極２２は、例えば、金属電極である。第１のソース電極１８及び第１のドレイン電極２２と、第２の窒化物半導体層１６は、オーミック接合されていることが好ましい。
【００３０】
第１の窒化物半導体層１４と、第２の窒化物半導体層１６と、第１のソース電極１８と、第１のゲート電極２０と、第１のドレイン電極２２は、ノーマリーオンの高耐圧のＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）３０を構成する。
【００３１】
なお、第１のシリコン層６の抵抗値が低い場合は、ＨＥＭＴ３０を高周波動作させると誘電的・誘導的にシリコン基板２とカップリングして損失を生じてしまうことがある。これを抑制するため、第１のシリコン層６はアンドープで高抵抗とすることが望ましい。
【００３２】
ｐ型の第２のシリコン層４０は、シリコン基板２の第１の領域２ｂと異なる第２の領域２ｃ上に、シリコン基板２に接して設けられている。第２のシリコン層４０は、例えばエピタキシャル成長法により形成されている。ｐ型不純物としては、例えばホウ素（Ｂ）が好ましく用いられる。第２のシリコン層４０上の第３の面４０ａの面方位は、例えば｛１００｝面であるが、１０度以下のオフ角で傾斜していてもよい。
【００３３】
そして、第２のシリコン層４０上には、ｎ型のソース領域４４及びｎ型のドレイン領域５２が設けられている。ｎ型不純物としては、例えばヒ素（Ａｓ）、燐（Ｐ）が好ましく用いられる。ソース領域４４及びドレイン領域５２の間の第２のシリコン層４０は、チャネル領域４２となる。
【００３４】
ソース領域４４上に第２のソース電極４６が設けられている。ドレイン領域５２上に第２のドレイン電極５０が設けられている。チャネル領域４２上の、第２のソース電極４６と第２のドレイン電極５０の間に、ゲート絶縁膜５４が設けられている。ゲート絶縁膜５４上に、第２のゲート電極４８が設けられている。
【００３５】
第２のソース電極４６、第２のドレイン電極５０は、例えば金属電極である。第２のゲート電極４８は、例えばポリシリコン電極である。ゲート絶縁膜５４は、例えば酸化シリコンで形成される。
【００３６】
ソース領域４４と、チャネル領域４２と、ドレイン領域５２と、ゲート絶縁膜５４と、第２のソース電極４６と、第２のドレイン電極５０と、第２のゲート電極４８は、ｎ型のＳｉ−ＭＯＳＦＥＴ６０を構成する。Ｓｉ−ＭＯＳＦＥＴ６０は、例えば低耐圧のＳｉ−ＭＯＳＦＥＴである。
【００３７】
シリコン基板２上の、酸化シリコン層４、第１のシリコン層６及びワイドバンドギャップ化合物半導体層１０と、第２のシリコン層４０の間に、素子分離層７０が設けられている。素子分離層７０は、例えば酸化シリコンで形成され、ＨＥＭＴ３０とＳｉ−ＭＯＳＦＥＴ６０を電気的に絶縁している。
【００３８】
図２は、本実施形態の回路５００の模式図である。回路５００は、ＨＥＭＴ３０とＳｉ−ＭＯＳＦＥＴ６０をカスコード接続した回路である。具体的には、ＨＥＭＴ３０のゲート電極とＳｉ−ＭＯＳＦＥＴ６０のソース電極が、またＨＥＭＴ３０のソース電極とＳｉ−ＭＯＳＦＥＴ６０のドレイン電極が、それぞれ電気的に接続されている。
【００３９】
ＨＥＭＴ３０とＳｉ−ＭＯＳＦＥＴ６０をカスコード接続することにより、ノーマリーオンのＨＥＭＴ３０を、ノーマリーオフとして用いることが出来る。
【００４０】
なお、Ｓｉ−ＭＯＳＦＥＴがＨＥＭＴのゲートドライバ回路を構成するＭＯＳＦＥＴであってもかまわない。
【００４１】
次に、本実施形態の半導体装置１００の製造方法を記載する。
【００４２】
図３は、本実施形態の半導体装置の製造方法の模式断面図である。
【００４３】
まず、｛１００｝面の第１の面２ａを有するシリコン基板２の上の酸化シリコン層４の上に設けられ｛１１１｝の第２の面６ａを有する第１のシリコン層６を有する、ＳＯＩ基板を準備する。各シリコン基板の面方位は、１０度以下のオフ角で傾斜していてもよい。
【００４４】
次に、第１のシリコン層６上の一部にマスク材Ｍ１を形成する。次に、マスク材Ｍ１が形成されていない第１のシリコン層６の上に、バッファ層１２、バッファ層１２上の第１の窒化物半導体層１４、及び第１の窒化物半導体層１４上の第２の窒化物半導体層１６からなるワイドバンドギャップ化合物半導体層１０をエピタキシャル成長により形成する（図３（ａ））。
【００４５】
次に、マスク材Ｍ２を第２の窒化物半導体層１６上に形成し、マスク材Ｍ１が形成されている部分の酸化シリコン層４の一部と第１のシリコン層６の一部とマスク材Ｍ１を除去する（図３（ｂ））。
【００４６】
次に、シリコン基板２の第１の面２ａ上に、シリコン基板２の第１の面２ａと接する第２のシリコン層４０をエピタキシャル成長により形成する。
【００４７】
次に、酸化シリコン層４、第１のシリコン層６及びワイドバンドギャップ化合物半導体層１０と、第２のシリコン層４０の間にトレンチを形成し、形成されたトレンチ内に素子分離層７０を形成する。
【００４８】
次に、第２のシリコン層４０上に、ソース領域４４、ドレイン領域５２、チャネル領域４２、第２のソース電極４６、第２のドレイン電極５０、ゲート絶縁膜５４及び第２のゲート電極４８を形成する。次に、第２の窒化物半導体層１６上に第１のソース電極１８、第１のゲート電極２０、第１のドレイン電極２２を形成し、本実施形態の半導体装置１００を得る（図３（ｃ））。
【００４９】
次に、本実施形態の半導体装置１００の作用効果を記載する。
【００５０】
ワイドバンドギャップ化合物半導体を用いたデバイスは、通常Ｓｉ−ＭＯＳＦＥＴ等の、他のデバイスと組み合わせて動作させる。
【００５１】
窒化物半導体の結晶構造は六方晶である。そのため、通常窒化物半導体は、エピタキシャル成長が容易なシリコンの｛１１１｝面上に形成される。
【００５２】
一方、Ｓｉ−ＭＯＳＦＥＴは、ＰＭＯＳ／ＮＭＯＳの移動度のバランスが良い事や、得られるゲート酸化膜の信頼性が高いため、シリコンの｛１００｝面上に形成されることが好ましい。
【００５３】
このため、ワイドバンドギャップ化合物半導体を用いたデバイスとシリコンを用いたデバイスは別個の基板上に作製され、モジュール化の段階で一体のパッケージとしていた。
【００５４】
本実施形態の半導体装置１００では、シリコン基板２の｛１００｝面２ａ上にＳｉ−ＭＯＳＦＥＴ６０を設ける。そして、ＨＥＭＴ３０は、シリコン基板２上の酸化シリコン層４上に設けられた、シリコン層６の｛１１１｝面６ａ上に設ける。これにより、ワイドバンドギャップ化合物半導体を用いたデバイスとシリコンを用いたデバイスを、１チップ上に混載出来る。
【００５５】
また、半導体装置１００が形成する回路５００は、ＨＥＭＴ３０とＳｉ−ＭＯＳＦＥＴ６０がカスコード接続された回路である。窒化物半導体を用いたＨＥＭＴは多くの場合ノーマリーオンであるため、ゲートバイアスがゼロであるときでも通電してしまう。本実施形態の回路５００により、ノーマリーオフとしてＨＥＭＴが動作する回路を、１チップ上に混載出来る。
【００５６】
さらに、ＨＥＭＴ３０とシリコン基板２の間に酸化シリコン層４が設けられているため、ＨＥＭＴ３０の耐圧を増加させることが出来る。
【００５７】
また、シリコン基板２の抵抗値が低い場合は、ＨＥＭＴ３０を高周波動作させると誘電的・誘導的にシリコン基板２とカップリングして損失を生じてしまうことがある。しかし、本実施形態の半導体装置１００のように、ＨＥＭＴ３０とシリコン基板２の間に酸化シリコン層４を設けると、酸化シリコン層４は抵抗が高いため、誘電的・誘導的なカップリングによる損失の抑制が可能となる。
【００５８】
ワイドバンドギャップ化合物半導体層１０を形成するときには、シリコンを用いたデバイスよりも長時間高温で基板を維持するプロセスが求められる。例えば、窒化物半導体層を用いたプロセスの場合は、１０００℃程度で数時間維持するプロセスが求められる。しかし、シリコンを用いたデバイスはこのような温度に耐えることが困難である。
【００５９】
本実施形態の半導体装置１００の製造方法では、ワイドバンドギャップ化合物半導体層１０を形成した後に、Ｓｉ−ＭＯＳＦＥＴ６０を形成する。これにより、シリコンを用いたデバイスに高温を加えないようにして、半導体装置１００を作製することが出来る。
【００６０】
本実施形態の半導体装置によれば、ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置の提供が可能となる。
【００６１】
（第２の実施形態）
本実施形態の半導体装置は、ワイドバンドギャップ化合物半導体層はシリコン基板の第２の領域上に設けられ、第１の面方位は｛１１１｝面であり、第２の面方位は｛１００｝面である点で、第１の実施形態と異なっている。なお、各シリコン基板の面方位は、１０度以下のオフ角で傾斜していてもよい。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００６２】
図４は、本実施形態の半導体装置２００の模式断面図である。
【００６３】
シリコン基板２は、｛１１１｝面の第１の面２ａを有する。シリコン基板２上に酸化シリコン層４が設けられている。
【００６４】
酸化シリコン層４上に第１のシリコン層６が設けられている。第１のシリコン層６は、｛１１１｝面の第２の面６ａを有する。そして、第１のシリコン層６上にＳｉ−ＭＯＳＦＥＴ６０が設けられている。
【００６５】
また、ワイドバンドギャップ化合物半導体層１０は、シリコン基板２の第２の領域２ｃ上に、シリコン基板２に接して設けられている。そして、ワイドバンドギャップ化合物半導体層１０上にＨＥＭＴ３０が設けられている。
【００６６】
図５は、本実施形態の半導体装置の製造方法の模式断面図である。
【００６７】
本実施形態の半導体装置２００の製造方法は、｛１１１｝面の第１の面を有するシリコン基板の上の酸化シリコン層の上の｛１００｝面の第２の面を有する第１のシリコン層の、酸化シリコン層の一部と第１のシリコン層の一部を除去してシリコン基板の一部を露出させ、露出したシリコン基板の一部の上に六方晶の結晶構造を有するワイドバンドギャップ化合物半導体層を形成する。
【００６８】
まず、｛１１１｝面の第１の面を有するシリコン基板２の上の酸化シリコン層４の上に設けられた｛１００｝面の第２の面を有する第１のシリコン層６を有する、ＳＯＩ基板を準備する（図５（ａ））。
【００６９】
次に、酸化シリコン層４の一部及び第１のシリコン層６の一部を除去する（図５（ｂ））。
【００７０】
次に、露出したシリコン基板２の第１の面２ａ上に、バッファ層１２、第１の窒化物半導体層１４、及び第２の窒化物半導体層１６を順に形成する。
【００７１】
次に、バッファ層１２、第１の窒化物半導体層１４、及び第２の窒化物半導体層１６と、酸化シリコン層４及び第１のシリコン層６の間にトレンチを形成し、形成されたトレンチ内に素子分離層７０を形成する。
【００７２】
次に、第１のシリコン層６上に、ソース領域４４、ドレイン領域５２、チャネル領域４２、第２のソース電極４６、第２のドレイン電極５０、ゲート絶縁膜５４、第２のゲート電極４８を形成する。次に、第２の窒化物半導体層１６上に第１のソース電極１８、第１のゲート電極２０、第１のドレイン電極２２を形成し、本実施形態の半導体装置２００を得る（図５（ｃ））。
【００７３】
本実施形態の半導体装置２００では、第１の窒化物半導体層１４及び第２の窒化物半導体層１６の膜厚を厚くすることが出来るため、ＨＥＭＴ３０の耐圧を増加させることが出来る。
【００７４】
また、第１の実施形態の半導体装置１００と比較すると、第２のシリコン層４０を備えないため、エピタキシャル成長の回数を１回減らすことが出来る。
【００７５】
本実施形態の半導体装置によれば、ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置の提供が可能となる。
【００７６】
（第３の実施形態）
本実施形態の半導体装置３００は、ワイドバンドギャップ化合物半導体層１０として炭化珪素（ＳｉＣ）を用いる点で、第１及び第２の実施形態と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００７７】
図６は、本実施形態の半導体装置３００の模式図である。
【００７８】
半導体装置３００のワイドバンドギャップ化合物半導体層１０は、ｐ型の４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣの炭化珪素層である。４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣの結晶構造は、六方晶である。
【００７９】
半導体装置３００は、ＳｉＣ−ＭＯＳＦＥＴ９０を備える。ワイドバンドギャップ化合物半導体層１０内には、ｎ型のソース領域７４とｎ型のドレイン領域７６が設けられている。ソース領域７４とドレイン領域７６の間にはチャネル領域７２が設けられている。
【００８０】
ソース電極７８はソース領域７４上に、ドレイン電極８０はドレイン領域７６上に、それぞれ設けられている。
【００８１】
チャネル領域７２上にはゲート絶縁膜８４が設けられている。そして、ゲート絶縁膜８４上にゲート電極８２が設けられている。
【００８２】
本実施形態の半導体装置においても、ワイドバンドギャップ化合物半導体デバイスとシリコンデバイスを混載可能な半導体装置の提供が可能となる。
【００８３】
以上、具体例を参照しつつ本発明の実施形態について説明した。上記の実施形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、各実施形態の構成要素を適宜組み合わせてもかまわない。
【００８４】
実施形態では、装置構成や製造方法等、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる装置構成や製造方法等を適宜選択して用いることが出来る。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての検査方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲及びその均等物の範囲によって定義されるものである。
【符号の説明】
【００８５】
２            シリコン基板
２ａ          第１の面
２ｂ          第１の領域
２ｃ          第２の領域
４            酸化シリコン層
６            第１のシリコン層
６ａ          第２の面
１０          ワイドバンドギャップ化合物半導体層
４０          第２のシリコン層
１００        半導体装置
２００        半導体装置
３００        半導体装置
【図１】
2019050291.tif 000003
【図２】
2019050291.tif 000004
【図３】
2019050291.tif 000005
【図４】
2019050291.tif 000006
【図５】
2019050291.tif 000007
【図６】
2019050291.tif 000008