(57)【要約】【課題】シュミットトリガインバータ回路における貫通電流の発生を抑える。【解決手段】シュミットトリガインバータ回路ＳＩＮＶａは、入力及び出力がそれぞれ前記シュミットトリガインバータ回路の入力及び出力に接続されるＣＭＯＳインバータＣＩと、ゲートが前記ＣＭＯＳインバータの出力に接続される第１トランジスタＭＮ３と、前記第１トランジスタと直列に接続される第１電流制限素子ＤＥＰ１とを備えている。【選択図】図１
2019125995.tif 000002
【特許請求の範囲】
【請求項１】
シュミットトリガインバータ回路であって、
入力及び出力がそれぞれ前記シュミットトリガインバータ回路の入力及び出力に接続されるＣＭＯＳインバータと、
ゲートが前記ＣＭＯＳインバータの出力に接続される第１トランジスタと、
前記第１トランジスタと直列に接続される第１電流制限素子と
を備えたシュミットトリガインバータ回路。
【請求項２】
ゲートが前記シュミットトリガインバータ回路の入力に接続され、ドレインが前記ＣＭＯＳインバータ内のＮチャネルトランジスタのソースに接続され、ソースが前記シュミットトリガインバータ回路の基準電位に接続される第２トランジスタをさらに備え、
前記第１トランジスタと前記第１電流制限素子との直列回路が、前記シュミットトリガインバータ回路の電源端子と、前記ＣＭＯＳインバータ内のＮチャネルトランジスタのソースと前記第２トランジスタのドレインとの接続点との間に接続される、請求項１に記載のシュミットトリガインバータ回路。
【請求項３】
前記第１電流制限素子が抵抗又は電流源回路である、請求項１又は２に記載のシュミットトリガインバータ回路。
【請求項４】
前記第１電流制限素子が、ゲートとソースが接続されているデプレッション型のトランジスタである、請求項３に記載にシュミットトリガインバータ回路。
【請求項５】
ゲートが前記ＣＭＯＳインバータの出力に接続される第３トランジスタと、
前記第３トランジスタと直列に接続される第２電流制限素子と、
ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第３トランジスタのソースとに接続される第４トランジスタと
をさらに備え、
前記第３トランジスタと前記第２電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第４トランジスタのドレインとの接続点との間に接続される、請求項２〜４のいずれか一項に記載のシュミットトリガインバータ回路。
【請求項６】
前記第２電流制限素子が抵抗又は電流源回路である、請求項５に記載のシュミットトリガインバータ回路。
【請求項７】
前記第２電流制限素子が、ゲートとソースが接続されているデプレッション型のトランジスタである、請求項６に記載にシュミットトリガインバータ回路。
【請求項８】
ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースに接続される第２トランジスタをさらに備え、
前記第１トランジスタと前記第１電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第２トランジスタのドレインとの接続点との間に接続される、請求項１に記載のシュミットトリガインバータ回路。
【請求項９】
前記第１電流制限素子が抵抗又は電流源回路である、請求項１又は８に記載のシュミットトリガインバータ回路。
【請求項１０】
前記第１電流制限素子が、ゲートとソースが接続されているデプレッション型のトランジスタである、請求項９に記載にシュミットトリガインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシュミットトリガインバータ回路に関する。
【背景技術】
【０００２】
シュミットトリガインバータ回路の一例が特許文献１に記載されている。
【０００３】
図６に、別の例としてのシュミットトリガインバータ回路ＳＩＮＶを示す。このシュミットトリガインバータ回路は、入力端子ＩＮと、出力端子ＯＵＴと、外部から電源電圧が入力される電源端子ＶＣＣと、グランドレベルに接続される接地端子ＧＮＤとを有する。シュミットトリガインバータ回路ＳＩＮＶはさらに、ＰチャネルＭＯＳＦＥＴであるトランジスタＭＰ１と、ＮチャネルＭＯＳＦＥＴであるトランジスタＭＮ１、ＭＮ２及びＭＮ３とを備えている。
【０００４】
トランジスタＭＰ１は、ソースが電源端子ＶＣＣに接続され、ゲートが入力端子ＩＮに接続される。トランジスタＭＮ１は、ドレインがトランジスタＭＰ１のドレインに接続され、ゲートが入力端子ＩＮに接続される。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとの接続点は、出力端子ＯＵＴに接続される。すなわち、トランジスタＭＰ１及びＭＮ１により、ＣＭＯＳインバータＣＩが構成される。ＣＭＯＳインバータＣＩの入力（トランジスタＭＰ１のゲートとトランジスタＭＮ１のゲートとの接続点）は入力端子ＩＮに接続され、ＣＭＯＳインバータＣＩの出力（トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとの接続点）は出力端子ＯＵＴに接続される。
【０００５】
トランジスタＭＮ２は、ドレインがＣＭＯＳインバータＣＩ内のトランジスタＭＮ１のソースに接続され、ソースが接地端子ＧＮＤに接続され、ゲートが入力端子ＩＮに接続される。
【０００６】
トランジスタＭＮ３は、ドレインが電源端子ＶＣＣに接続され、ソースがトランジスタＭＮ１のソースとトランジスタＭＮ２のドレインとの接続点に接続され、ゲートがＣＭＯＳインバータＣＩの出力に接続される。
【０００７】
シュミットトリガインバータ回路ＳＩＮＶにおいて、トランジスタＭＮ３がオンしていると、出力端子ＯＵＴの電位ＶＯＵＴを電源電圧ＶＣＣ側に引っ張る力が強くなる。そのため、電位ＶＯＵＴをハイレベルからローレベルへと反転させるためには、トランジスタＭＮ１及びＭＮ２のゲート電圧をより高くして、両トランジスタのオン抵抗をより低くする必要がある。すなわち、シュミットトリガインバータＳＩＮＶの２つの閾値を第１閾値ＶＴ＋及び第２閾値ＶＴ−（ただし、ＶＴ＋＞ＶＴ−）とすると、このシュミットトリガインバータ回路の閾値ＶＴは、トランジスタＭＮ３がオンしている場合は第１閾値ＶＴ＋であり、同トランジスタがオフしている場合は第２閾値ＶＴ−である。
【０００８】
トランジスタＭＮ３のゲート電圧がローレベル（接地端子ＧＮＤと同じ電位）であれば、同トランジスタはオフする。しかし、トランジスタＭＮ３のゲート電圧（出力端子ＯＵＴの電圧ＶＯＵＴ）がハイレベル（電源端子ＶＣＣと同じ電位）であるときの同トランジスタの状態は、以下に述べるようにトランジスタＭＮ２の状態に依存する。
【０００９】
トランジスタＭＮ２がオンしており、トランジスタＭＮ３のソースが接地端子ＧＮＤに接続されている状態で、トランジスタＭＮ３のゲート電圧がハイレベルになった場合、トランジスタＭＮ３はオンする。その一方で、トランジスタＭＮ３のゲート電圧がハイレベルであっても、トランジスタＭＮ２がオフに切り替わると、トランジスタＭＮ３が接地端子ＧＮＤから切り離され、電源端子ＶＣＣからトランジスタＭＮ３に流れる電流により同トランジスタのソース端子に付随する寄生コンデンサが瞬間的に充電される。この充電により、トランジスタＭＮ３のソース端子電圧が急速に上昇し、同トランジスタのゲート・ソース間電圧がゲート閾値以下になると同トランジスタはオフする。このように、トランジスタＭＮ２がオフすると、トランジスタＭＮ３のゲート電圧がハイレベルであっても、同トランジスタは（瞬間的になされる上記充電の間を除いて）オフする。
【００１０】
図７（ａ）に入力端子ＩＮの電圧ＶＩＮの時間的変化を示し、同図（ｂ）に出力端子ＯＵＴの電圧ＶＯＵＴの時間的変化を示す。さらに、図８（ａ）に入力端子ＩＮの電圧ＶＩＮ及びシュミットトリガインバータ回路ＳＩＮＶの閾値電圧ＶＴの時間的変化を示し、同図（ｂ）に出力端子ＯＵＴの電圧ＶＯＵＴの時間的変化を示す。なお、トランジスタＭＮ２のゲート閾値ＶＭＮ２は、シュミットトリガインバータ回路ＳＩＮＶの第２閾値ＶＴ−よりも小さい。
【００１１】
時点０から時点ｔ１までは、時間とともに上昇する電圧ＶＩＮがトランジスタＭＮ２のゲート閾値ＶＭＮ２を下回るため、トランジスタＭＮ２はオフ状態にある。そのため、上述したようにトランジスタＭＮ３もオフ状態にある。その結果、シュミットトリガインバータ回路ＳＩＮＶの閾値ＶＴは、第２閾値ＶＴ−である。電圧ＶＩＮはこの第２閾値ＶＴ−を下回るため、出力端子ＯＵＴの電圧ＶＯＵＴはハイレベルである。なお、トランジスタＭＰ１はオン状態にある。
【００１２】
時点ｔ１から時点ｔ２までは、時間とともに上昇する電圧ＶＩＮがトランジスタＭＮ２の閾値ＶＭＮ２を上回るため、トランジスタＭＮ２はオン状態にあり、トランジスタＭＮ３のソースは接地端子ＧＮＤに接続される。その一方で、トランジスタＭＰ１も引き続きオン状態にある。そのため、トランジスタＭＮ３のゲート電圧はハイレベルであり、同トランジスタはオン状態にある。その結果、シュミットトリガインバータ回路ＳＩＮＶの閾値ＶＴは、第１閾値ＶＴ＋である。電圧ＶＩＮは、この第１閾値ＶＴ＋を下回るため、出力端子ＯＵＴの電圧ＶＯＵＴはハイレベルのままである。
【００１３】
時点ｔ２から時点ｔ３においては、電圧ＶＩＮは、時間とともに上昇し、最大値に達した後、時間とともに低下する。トランジスタＭＰ１はオフ状態にあり、トランジスタＭＮ３のゲート電圧はローレベルであるため、同トランジスタはオフ状態にある。その結果、シュミットトリガインバータ回路の閾値ＶＴは、第２閾値ＶＴ−である。電圧ＶＩＮがこの第２閾値ＶＴ−を上回るため、出力端子ＯＵＴの電圧ＶＯＵＴはローレベルである。
【００１４】
時点ｔ３から時点ｔ４までは、時間とともに低下する電圧ＶＩＮがトランジスタＭＮ２の閾値ＶＭＮ２を上回るため、トランジスタＭＮ２はオン状態にあり、トランジスタＭＮ３のソースは接地端子ＧＮＤに接続されたままである。その一方で、トランジスタＭＰ１はオン状態にある。そのため、トランジスタＭＮ３のゲート電圧はハイレベルであり、同トランジスタはオン状態にある。その結果、シュミットトリガインバータ回路ＳＩＮＶの閾値ＶＴは、第１閾値ＶＴ＋である。電圧ＶＩＮはこの第１閾値ＶＴ＋を下回るため、出力端子ＯＵＴの電圧ＶＯＵＴはハイレベルである。
【００１５】
時点ｔ４から時点ｔ５までは、時間とともに低下する電圧ＶＩＮがトランジスタＭＮ２の閾値ＶＭＮ２を下回るため、トランジスタＭＮ２はオフ状態にある。そのため、上述したようにトランジスタＭＮ３もオフ状態にある。その結果、シュミットトリガインバータ回路ＳＩＮＶの閾値は、第２閾値ＶＴ−である。電圧ＶＩＮは、この第２閾値ＶＴ−を下回るため、出力端子ＯＵＴの電圧ＶＯＵＴは引き続きハイレベルである。
【００１６】
図７（ｃ）に、電源端子ＶＣＣからトランジスタＭＮ３及びＭＮ２を経て接地端子ＧＮＤへと流れる電流ＩＣＣの時間的変化を示す。電圧ＶＩＮがローレベルからハイレベルに切り替わる時点ｔ２の近傍では、トランジスタＭＮ２及びＭＮ３の両方がオン状態にあり、電源端子ＶＣＣから両トランジスタを経て接地端子ＧＮＤへと貫通電流Ｉａが流れる。電圧ＶＩＮがハイレベルからローレベルに切り替わる時点ｔ３の近傍でも同様に貫通電流Ｉａが流れる。電圧ＶＩＮがハイレベル及びローレベルの一方から他方へと切り替わる時点ｔ２の近傍及び時点ｔ３の近傍を除けば、電流ＩＣＣはゼロである。
【００１７】
図９に、自動車のバッテリなどの電源電圧を検出する電源電圧検出回路ＶＤＣと、この電源電圧検出回路に接続されるシュミットトリガインバータ回路ＳＩＮＶとを示す。なお、同図において符号ＶＣＣは電源電圧を示す。
【００１８】
電源電圧検出回路ＶＤＣは、デプレッション型のＮチャネルＭＯＳＦＥＴであるトランジスタＤＥＰ５１及びＤＥＰ５２と、ツェナーダイオードＺＤ１〜ＺＤ３とを備えている。トランジスタＤＥＰ５１及びＤＥＰ５２は特性が等しい。トランジスタＤＥＰ５１のドレインは電源電圧ＶＣＣに接続され、同トランジスタのソースはトランジスタＤＥＰ５２のドレインに接続される。トランジスタＤＥＰ５２のソースは、電源電圧に対して逆バイアスとなるように直列接続された、例えば３つのツェナーダイオードＺＤ１〜ＺＤ３を介してグランドレベルＧＮＤに接続される。トランジスタＤＥＰ５１及びＤＥＰ５２の各々は、ゲートがソースに接続される。
【００１９】
トランジスタＤＥＰ５１のソースとトランジスタＤＥＰ５２のドレインとの接続点が電源電圧検出回路ＶＤＣの出力である。この出力は、電源電圧ＶＣＣ及び内部グランドＧＮＤに接続されるシュミットトリガインバータ回路ＳＩＮＶに入力される。
【００２０】
図１０に、電源電圧検出回路ＶＤＣに接続されるシュミットトリガインバータ回路ＳＩＮＶの動作を示す。同図（ａ）に、電源電圧ＶＣＣと電流ＩＣＣとの関係を示し、同図（ｂ）に、電源電圧ＶＣＣと出力端子ＯＵＴの電圧ＶＯＵＴとの関係を示す。電源電圧ＶＣＣがツェナーダイオードＺＤ１〜ＺＤ３の降伏電圧以下のとき、ツェナーダイオードが遮断しているので、電圧ＶＩＮ及びトランジスタＤＥＰ５２のソース電位は電源電圧ＶＣＣに等しくなり、電圧ＶＯＵＴはローレベルになる。電源電圧ＶＣＣがツェナーダイオード３個の降伏電圧以上になると、トランジスタＤＥＰ５２のソース電位がツェナーダイオードＺＤ１〜ＺＤ３の降伏電圧にクランプされるので、電圧ＶＩＮは電源電圧ＶＣＣとツェナーダイオード３個の降伏電圧の中間電圧となり、電源電圧ＶＣＣと電圧ＶＩＮの差は電源電圧ＶＣＣが大きいほど大きくなる。電源電圧ＶＣＣがツェナーダイオード３個の降伏電圧の近傍の電圧のとき、電圧ＶＯＵＴはローレベルのままだが、電源電圧ＶＣＣがさらに増加すると電圧ＶＩＮがシュミットトリガインバータ回路ＳＩＮＶの閾値電圧より低くなり、電圧ＶＯＵＴはハイレベルになる。電圧ＶＯＵＴがローレベルからハイレベルに切り替わるときに、貫通電流Ｉａが流れることがわかる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開昭６１−８２５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
近年、低消費電流化の動きが進みつつあるので、上記貫通電流による無用な消費電流は問題となる。本発明は、上記従来技術に鑑み、シュミットトリガインバータ回路における貫通電流の発生を抑えることを目的とする。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために、本発明に係るシュミットトリガインバータ回路は、入力及び出力がそれぞれ前記シュミットトリガインバータ回路の入力及び出力に接続されるＣＭＯＳインバータと、ゲートが前記ＣＭＯＳインバータの出力に接続される第１トランジスタと、前記第１トランジスタと直列に接続される第１電流制限素子とを備えている。
【００２４】
一態様によれば、前記シュミットトリガインバータ回路は、ゲートが前記シュミットトリガインバータ回路の入力に接続され、ドレインが前記ＣＭＯＳインバータ内のＮチャネルトランジスタのソースに接続され、ソースが前記シュミットトリガインバータ回路の基準電位に接続される第２トランジスタをさらに備えていてもよい。前記第１トランジスタと前記第１電流制限素子との直列回路が、前記シュミットトリガインバータ回路の電源端子と、前記ＣＭＯＳインバータ内のＮチャネルトランジスタのソースと前記第２トランジスタのドレインとの接続点との間に接続される。
【００２５】
前記第１電流制限素子は抵抗又は電流源回路とすることができる。
【００２６】
前記第１電流制限素子は、ゲートとソースが接続されているデプレッション型のトランジスタとすることができる。
【００２７】
前記シュミットトリガインバータ回路は、ゲートが前記ＣＭＯＳインバータの出力に接続される第３トランジスタと、前記第３トランジスタと直列に接続される第２電流制限素子と、ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第３トランジスタのソースとに接続される第４トランジスタとをさらに備えていてもよい。前記第３トランジスタと前記第２電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第４トランジスタのドレインとの接続点との間に接続される。
【００２８】
前記第２電流制限素子は抵抗又は電流源回路とすることができる。
【００２９】
前記第２電流制限素子は、ゲートとソースが接続されているデプレッション型のトランジスタとすることができる。
【００３０】
別の態様によれば、シュミットトリガインバータ回路は、ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースに接続される第２トランジスタをさらに備えていてもよい。前記第１トランジスタと前記第１電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記ＣＭＯＳインバータ内のＰチャネルトランジスタのソースと前記第２トランジスタのドレインとの接続点との間に接続される。
【００３１】
前記第１電流制限素子は抵抗又は電流源回路とすることができる。
【００３２】
前記第１電流制限素子は、ゲートとソースが接続されているデプレッション型のトランジスタとすることができる。
【発明の効果】
【００３３】
本発明によれば、シュミットトリガインバータ回路における貫通電流の発生を抑えることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係るシュミットトリガインバータ回路の説明図である。
【図２】本発明の第１実施形態に係るシュミットトリガインバータ回路の動作を示すタイミングチャートである。
【図３】電源電圧検出回路に接続された、本発明の第１実施形態に係るシュミットトリガインバータ回路の動作を示すタイミングチャートである。
【図４】本発明の第２実施形態に係るシュミットトリガインバータ回路の説明図である。
【図５】本発明の第３実施形態に係るシュミットトリガインバータ回路の説明図である。
【図６】従来のシュミットトリガインバータ回路の説明図である。
【図７】従来のシュミットトリガインバータ回路の動作を示すタイミングチャートである。
【図８】従来のシュミットトリガインバータ回路の動作を示す別のタイミングチャートである。
【図９】電源電圧検出回路に接続された従来のシュミットトリガインバータ回路の説明図である。
【図１０】電源電圧検出回路に接続された従来のシュミットトリガインバータ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３５】
以下に本発明の実施形態を説明する。ただし、本発明は、以下の実施形態によって限定されるものではない。
【００３６】
［第１実施形態］
図１に、本発明の第１実施形態に係るシュミットトリガインバータ回路ＳＩＮＶａを示す。図６と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路ＳＩＮＶａは、図６の構成に加えて、デプレッション型のＮチャネルＭＯＳＦＥＴであるトランジスタＤＥＰ１を備えている。トランジスタＤＥＰ１は、ドレインが電源端子ＶＣＣに接続され、ソースがトランジスタＭＮ３のドレインに接続され、ゲートがソースに接続されている。なお、トランジスタＭＰ１及びＭＮ１〜ＭＮ３はいずれもエンハンスメント型である。
【００３７】
図２（ａ）にシュミットトリガインバータ回路ＳＩＮＶａの入力端子ＩＮの電圧ＶＩＮの時間的変化を示し、同図（ｂ）に同シュミットトリガインバータ回路の出力端子ＯＵＴの電圧ＶＯＵＴの時間的変化を示し、同図（ｃ）に電流ＩＣＣの時間的変化を示す。
【００３８】
図３に、シュミットトリガインバータ回路ＳＩＮＶａを、図９に示した電源電圧検出回路ＶＤＣと組み合わせて用いた場合の同シュミットトリガインバータ回路の動作を示す。同図（ａ）に電源電圧ＶＣＣと電流ＩＣＣとの関係を示し、同図（ｂ）に電源電圧ＶＣＣと出力端子ＯＵＴの電圧ＶＯＵＴとの関係を示す。
【００３９】
シュミットトリガインバータ回路ＳＩＮＶａによれば、トランジスタＤＥＰ１は一種の定電流源であり、電流制限素子としての役割を持つ。具体的には、電源端子ＶＣＣからトランジスタＭＮ３及びＭＮ２を経て接地端子ＧＮＤへと流れる電流は、トランジスタＤＥＰ１のゲート・ソース間電圧がゼロのときのドレイン・ソース間電流以下に制限される。そのため、図２及び図３に示すように、入力電圧ＶＩＮの切り替わり時における貫通電流Ｉａの発生を抑えることができる。
【００４０】
［第２実施形態］
図４に、本発明の第２実施形態に係るシュミットトリガインバータ回路ＳＩＮＶａｂを示す。図１と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路ＳＩＮＶａｂは、図１のシュミットトリガインバータ回路の構成に加えて、エンハンスメント型のＰチャネルＭＯＳＦＥＴであるトランジスタＭＰ２及びＭＰ３と、デプレッション型のＮチャネルＭＯＳＦＥＴであるトランジスタＤＥＰ２とを備えている。
【００４１】
トランジスタＭＰ２は、ソースが電源端子ＶＣＣに接続され、ドレインがＣＭＯＳインバータＣＩ内のトランジスタＭＰ１のソースに接続され、ゲートは入力端子ＩＮに接続される。トランジスタＭＰ３は、ソースがトランジスタＭＰ１のソースとトランジスタＭＰ２のドレインとの接続点に接続され、ゲートがＣＭＯＳインバータＣＩの出力に接続される。トランジスタＤＥＰ２は、ドレインがトランジスタＭＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続され、かつゲートがソースに接続されている。
【００４２】
シュミットトリガインバータ回路ＳＩＮＶａｂによれば、図１のシュミットトリガインバータ回路ＳＩＮＶａよりもヒステリシス電圧（第１閾値ＶＴ＋と第２閾値ＶＴ−との差）を大きくすることができる。同時に、トランジスタＤＥＰ２は一種の定電流源であり、電流制限素子としての役割を持つ。具体的には、電源端子ＶＣＣからトランジスタＭＰ２及びＭＰ３を経て接地端子ＧＮＤへと流れる電流は、トランジスタＤＥＰ２のゲート・ソース間電圧がゼロのときのドレイン・ソース間電流以下に制限される。そのため、電源端子ＶＣＣからトランジスタＭＰ２及びＭＰ３を経て接地端子ＧＮＤへと流れる貫通電流の発生を抑えることができる。電源端子ＶＣＣからトランジスタＭＮ３及びＭＮ２を経て接地端子ＧＮＤへと流れる貫通電流の発生がトランジスタＤＥＰ１により抑えられることは先に述べた通りである。なお、本実施の形態は特許文献１のＦｉｇ．１に示されるシュミットトリガインバータ回路の貫通電流を対策したものに相当する。
【００４３】
［第３実施形態］
図５に、本発明の第３実施形態に係るシュミットトリガインバータ回路ＳＩＮＶｂを示す。図４と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路ＳＩＮＶｂは、ＣＭＯＳインバータＣＩと、トランジスタＭＰ２、ＭＰ３及びＤＥＰ２とを備えているが、図４のシュミットトリガインバータ回路ＳＩＮＶａｂとは異なり、トランジスタＭＮ２、ＭＮ３及びＤＥＰ１を備えていない。
【００４４】
シュミットトリガインバータ回路ＳＩＮＶａｂによっても、電源端子ＶＣＣからトランジスタＭＰ２及びＭＰ３を経て接地端子ＧＮＤへと流れる貫通電流の発生を抑えることができる。
【００４５】
第１から第３の実施形態のいずれにおいても、貫通電流の発生を抑えることができる。その結果として、消費電源電流を低減することができる。
【００４６】
電流源回路であるトランジスタＤＥＰ１（図１及び図４）及びトランジスタＤＥＰ２（図４及び図５）を、抵抗に置き換えることも可能である。このように、本発明の実施形態における電流制限素子として、電流源回路又は抵抗を用いることができる。
また、トランジスタＤＥＰ１とトランジスタＭＮ３の接続順序は入れ換えてもよい。トランジスタＭＮ３とトランジスタＤＥＰ１との直列回路が、シュミットトリガインバータ回路の電源端子ＶＣＣと、ＣＭＯＳインバータＣＩ内のＮチャネルトランジスタＭＮ１のソースとトランジスタＭＮ２のドレインとの接続点との間に接続されていればよい。
トランジスタＤＥＰ２とトランジスタＭＰ３の接続順序を入れ換えることもできる。トランジスタＭＰ３とトランジスタＤＥＰ２との直列回路が、シュミットトリガインバータ回路の基準電位と、ＣＭＯＳインバータ内のＰチャネルトランジスタＭＰ１のソースとトランジスタＭＰ２のドレインとの接続点との間に接続されていればよい。
さらに、デプレッション型のトランジスタＤＥＰ１，ＤＥＰ２は、ゲートとソースが接続されているデプレッション型のＰチャネルＭＯＳＦＥＴであってもよい。
【００４７】
また、シュミットトリガインバータ回路の基準電位は、グランドに限られず、任意に定めることができる。また、複数のトランジスタを区別するために、各々を第ｎトランジスタと呼ぶことができる。ただし、ｎは自然数である。
【００４８】
本発明の特定の実施形態について説明したが、本発明はこのような実施形態に限定されず、本発明の技術的思想に基づく種々の変更は本発明の概念に含まれる。
【符号の説明】
【００４９】
ＳＩＮＶ    シュミットトリガインバータ回路
ＩＮ        入力端子
ＯＵＴ      出力端子
ＶＣＣ      電源端子または電源電圧
ＧＮＤ      接地端子またはグランドレベル
ＣＩ        ＣＭＯＳインバータ
ＭＰ１      Ｐチャネルトランジスタ
ＭＮ１〜ＭＮ３  Ｎチャネルトランジスタ
ＳＩＮＶａ      シュミットトリガインバータ回路
ＤＥＰ１        デプレッション型トランジスタ
ＳＩＮＶａｂ    シュミットトリガインバータ回路
ＭＰ２，ＭＰ３  Ｐチャネルトランジスタ
ＤＥＰ２        デプレッション型トランジスタ
ＳＩＮＶｂ      シュミットトリガインバータ回路
【図１】
2019125995.tif 000003
【図２】
2019125995.tif 000004
【図３】
2019125995.tif 000005
【図４】
2019125995.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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