(57)【要約】      （修正有）【課題】ダミーメモリセルトランジスタ及び選択トランジスタＳの閾値変動による誤動作を抑制し、信頼性を向上する。【解決手段】半導体記憶装置は、第１選択トランジスタＳＴ１、第１選択トランジスタに隣接する第１トランジスタＭＴＤＤ０ａ、メモリセルトランジスタＭＴ０〜ＭＴ６３及び第２選択トランジスタＳＴ２を含むメモリストリングＮＳと、第１及び第２選択ゲート線ＳＧＤ２７及びＳＧＳ２５と、第１ワード線ＤＤ０と、第２ワード線ＷＬ０〜ＷＬ６３と、ロウデコーダと、温度センサと、制御回路とを含む。制御回路は、消去動作において、温度センサの測定温度Ｔｍｏｎｉが第１温度Ｔｓ以上の場合、第１ワード線ＤＤ０に第１電圧ＶＥＲＡ_ＤＤＨを印加する第１モードを選択し、測定温度Ｔｍｏｎｉが第１温度Ｔｓ未満の場合、第１ワード線ＤＤ０に第２電圧ＶＥＲＡ_ＤＤＬを印加する第２モードを選択する。【選択図】図３
2019160380.tif 000002
【特許請求の範囲】
【請求項１】
第１選択トランジスタ、前記第１選択トランジスタに隣接し且つ前記第１選択トランジスタに直列に接続された第１トランジスタ、前記第１トランジスタに直列に接続されたメモリセルトランジスタ、及び前記メモリセルトランジスタに直列に接続された第２選択トランジスタを含むメモリストリングと、
前記第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、
前記第１トランジスタのゲートに接続された第１ワード線と、
前記メモリセルトランジスタのゲートに接続された第２ワード線と、
前記第１及び第２選択ゲート線並びに前記第１及び第２ワード線に電圧を印加するロウデコーダと、
温度センサと、
消去動作を制御する制御回路と
を備え、前記制御回路は、前記消去動作において、前記温度センサの測定温度が第１温度以上の場合、前記第１ワード線に第１電圧を印加する第１モードを選択し、前記温度センサの前記測定温度が前記第１温度未満の場合、前記第１ワード線に前記第１電圧よりも低い第２電圧を印加する第２モードを選択する
半導体記憶装置。
【請求項２】
前記消去動作において、前記第２ワード線には前記第２電圧よりも低い第３電圧が印加され、前記第１及び第２選択ゲート線には、前記第１電圧より高い第４及び第５電圧がそれぞれ印加される請求項１記載の半導体記憶装置。
【請求項３】
第１選択トランジスタ、前記第１選択トランジスタに隣接し且つ前記第１選択トランジスタに直列に接続された第１トランジスタ、前記第１トランジスタに直列に接続されたメモリセルトランジスタ、及び前記メモリセルトランジスタに直列に接続された第２選択トランジスタを含むメモリストリングと、
前記第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、
前記第１トランジスタのゲートに接続された第１ワード線と、
前記メモリセルトランジスタのゲートに接続された第２ワード線と、
前記第１及び第２選択ゲート線並びに前記第１及び第２ワード線に電圧を印加するロウデコーダと、
消去動作を制御する制御回路と
を備え、前記制御回路は、前記消去動作において、消去パルス印加動作と消去ベリファイ動作とを含む消去ループを繰り返し、前記消去ループが終了した後に、前記第１トランジスタへの書き込み動作を実行する
半導体記憶装置。
【請求項４】
前記第１トランジスタへの前記書き込み動作において、
前記第１ワード線には第１電圧が印加され、前記第２ワード線には前記第１電圧よりも低い第２電圧が印加され、前記第１選択ゲート線には、前記第２電圧よりも低い第３電圧が印加され、前記第２選択ゲート線には、前記第３電圧よりも低い第４電圧が印加される
請求項３記載の半導体記憶装置。
【請求項５】
第１選択トランジスタ、前記第１選択トランジスタに隣接し且つ前記第１選択トランジスタに直列に接続された第１トランジスタ、前記第１トランジスタに直列に接続されたメモリセルトランジスタ、及び前記メモリセルトランジスタに直列に接続された第２選択トランジスタを含むメモリストリングと、
前記第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、
前記第１トランジスタのゲートに接続された第１ワード線と、
前記メモリセルトランジスタのゲートに接続された第２ワード線と、
前記第１及び第２選択ゲート線並びに前記第１及び第２ワード線に電圧を印加するロウデコーダと、
読み出し動作及び書き込み動作を制御する制御回路と
を備え、前記書き込み動作はプログラム動作とプログラムベリファイ動作とを含み、
前記制御回路は、前記読み出し動作及び／または前記プログラムベリファイ動作において、前記ロウデコーダが前記第１選択ゲート線に第１電圧を印加し、前記第２選択ゲート線に第２電圧を印加し、前記第１ワード線に第３電圧を印加し、前記第２ワード線に第４電圧を印加した後に前記メモリセルトランジスタのデータを読み出し、前記データを読み出した後に前記ロウデコーダが前記第１ワード線に前記第１乃至第４電圧よりも低い第５電圧を印加し、前記第１ワード線の電圧が前記第５電圧まで低下した後に前記ロウデコーダが前記第１及び第２選択ゲート線及び前記第２ワード線に前記第５電圧を印加するように制御する
半導体記憶装置。
【請求項６】
前記第１電圧は前記第２電圧よりも高く、前記第２電圧は前記第３電圧よりも高く、前記第３電圧は前記第４電圧よりも高い
請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６６２２号公報
【特許文献２】米国特許出願公開第２０１７／０１７８７３６号明細書
【特許文献３】米国特許出願公開第２０１２／００６９６８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１選択トランジスタ、第１選択トランジスタに隣接し且つ第１選択トランジスタに直列に接続された第１トランジスタ、第１トランジスタに直列に接続されたメモリセルトランジスタ、及びメモリセルトランジスタに直列に接続された第２選択トランジスタを含むメモリストリングと、第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、第１トランジスタのゲートに接続された第１ワード線と、メモリセルトランジスタのゲートに接続された第２ワード線と、第１及び第２選択ゲート線並びに第１及び第２ワード線に電圧を印加するロウデコーダと、温度センサと、消去動作を制御する制御回路とを含む。制御回路は、消去動作において、温度センサの測定温度が第１温度以上の場合、第１ワード線に第１電圧を印加する第１モードを選択し、温度センサの測定温度が第１温度未満の場合、第１ワード線に第１電圧よりも低い第２電圧を印加する第２モードを選択する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図４】図４は、第１実施形態に係る半導体記憶装置における消去動作のフローチャートである。
【図５】図５は、第１実施形態に係る半導体記憶装置における消去パルス印加動作時の各配線の電圧を示すタイミングチャートである。
【図６】図６は、消去動作、書き込み動作、読み出し動作、及び読み出し動作後の待機期間におけるメモリピラー中の電荷とホールの挙動の一例を示す図である。
【図７】図７は、読み出し動作時におけるワード線ＷＬ及びＮＡＮＤストリングＮＳのチャネル電位の一例を示す図である。
【図８】図８は、異なる温度環境下において、同じ電圧条件で書き込み／消去動作を繰り返した場合のダミーメモリセルトランジスタ及び選択トランジスタの閾値分布図である。
【図９】図９は、第２実施形態に係る半導体記憶装置における消去動作のフローチャートである。
【図１０】図１０は、第２実施形態に係る半導体記憶装置におけるＤＤ０プログラム動作時の各配線の電圧を示すタイミングチャートである。
【図１１】図１１は、第３実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧を示すタイミングチャートである。
【図１２】図１２は、読み出し動作においてワード線及びダミーワード線の電圧を立ち下げるタイミングとチャネル電位のアンダーシュートとの関係を示す図である。
【図１３】図１３は、第４実施形態に係る半導体記憶装置におけるプログラムベリファイ動作とプログラム動作とを連続して実行する場合のタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る不揮発性半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、不揮発性半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、ソース線ドライバ１３、シーケンサ１４、電圧発生回路１５、及び温度センサ１６を含む。
【００１１】
メモリセルアレイ１０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、メモリセルアレイ１０内のブロックＢＬＫ及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１０の詳細については後述する。
【００１２】
ロウデコーダ１１は、図示せぬ外部コントローラから与えられるロウアドレスをデコードする。ロウデコーダ１１は、デコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ１１は、必要な電圧をメモリセルアレイ１０に出力する。
【００１３】
センスアンプ１２は、データの読み出し動作時には、メモリセルアレイ１０から読み出されたデータをセンスする。センスアンプ１２は、データの書き込み動作時には、外部コントローラから受信した書き込みデータをメモリセルアレイ１０に転送する。
【００１４】
ソース線ドライバ１３は、書き込み動作、読み出し動作、及び消去動作の際、ソース線に必要な電圧を印加する。
【００１５】
シーケンサ１４は、半導体記憶装置１全体の動作を制御する。より具体的には、書き込み動作、読み出し動作、及び消去動作の際、ロウデコーダ１１、センスアンプ１２、ソース線ドライバ１３、電圧発生回路１５、及び温度センサ１６を制御する。
【００１６】
電圧発生回路１５は、シーケンサ１４の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧をロウデコーダ１１、センスアンプ１２、及びソース線ドライバ１３等に印加する。ロウデコーダ１１、センスアンプ１２、及びソース線ドライバ１３は、電圧発生回路１５より供給された電圧をメモリセルアレイ１０内のメモリセルトランジスタに印加する。
【００１７】
温度センサ１６は、シーケンサ１４の制御に応じて、半導体記憶装置１の温度をモニタし、その結果を、シーケンサ１４に送信する。
【００１８】
１．１．２  メモリセルアレイの構成
次に、メモリセルアレイ１０の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００１９】
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば６４個のメモリセルトランジスタＭＴ０〜ＭＴ６３、５個のダミーメモリセルトランジスタＭＴＤＤ０ａ、ＭＴＤＤ０ｂ、ＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ６３を限定しない場合は、メモリセルトランジスタＭＴと表記する。また、ダミーメモリセルトランジスタＭＴＤＤ０ａ、ＭＴＤＤ０ｂ、ＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１を限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。
【００２０】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＴＤは、メモリセルトランジスタＭＴと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。
【００２１】
なお、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は、８個や１６個、３２個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、任意である。選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上あれば良い。
【００２２】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＳ１、メモリセルトランジスタＭＴ０〜ＭＴ６３、並びにダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＤ０ｂ、及びＭＴＤＤ０ａは、その電流経路が直列に接続される。そしてダミーメモリセルトランジスタＭＴＤＤ０ａのドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルトランジスタＭＴＤＳ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２３】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。なお、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれ異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。
【００２４】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂの制御ゲートは、ダミーワード線ＤＤ０に共通に接続される。ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１の制御ゲートは、それぞれダミーワード線ＤＤ１、ＤＳ０、及ＤＳ１に共通接続される。以下、ワード線ＷＬ０〜ＷＬ６３を限定しない場合は、ワード線ＷＬと表記する。ダミーワード線ＤＤ０及びＤＤ１を限定しない場合は、ダミーワード線ＤＤと表記し、ダミーワード線ＤＳ０及びＤＳ１を限定しない場合は、ダミーワード線ＤＳと表記する。ダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂを限定しない場合は、ダミーメモリセルトランジスタＭＴＤＤ０と表記する。
【００２５】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１、但しＮは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２６】
データの書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。
【００２７】
１．１．３  メモリセルアレイの断面構成
次に、メモリセルアレイ１０の断面構成について、図３を用いて説明する。図３の例は、１つのＮＡＮＤストリングＮＳの断面を示している。なお、図３において、層間絶縁膜は省略されている。
【００２８】
図３に示すように、半導体基板２０上に絶縁層２１が形成されている。そして、絶縁層２１上には、平行な第１方向Ｄ１に延びる導電層２２、配線層２３、及び導電層２４が積層されている。導電層２２、配線層２３、及び導電層２４はソース線ＳＬとして機能する。
【００２９】
絶縁層２１には、例えばシリコン酸化膜が用いられる。導電層２２及び２４には、例えば多結晶シリコンが用いられる。配線層２３は、導電材料から構成され、例えばタングステン（Ｗ）が用いられる。なお、例えば、絶縁層２１の領域、すなわち半導体基板２０と導電層２２との間にセンスアンプ１２等の回路が設けられていてもよい。
【００３０】
導電層２４上には、半導体基板に垂直な第３方向Ｄ３に沿って、ＮＡＮＤストリングＮＳが形成されている。より具体的には、導電層２４の上方には、選択ゲート線ＳＧＳとして機能する配線層２５、ダミーワード線ＤＤ及びＤＳ並びにワード線ＷＬとして機能する６９層の配線層２６、及び選択ゲート線ＳＧＤとして機能する配線層２７が、それぞれ図示せぬ層間絶縁膜を介在させて順次積層されている。配線層２５、２６、及び２７は、導電材料から構成され、例えばタングステン（Ｗ）が用いられる。
【００３１】
配線層２７、２６、及び２５を貫通して底面が導電層２４に達するピラー状の半導体層２８が形成されている。半導体層２８は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして、半導体層２８の上端は、ビット線ＢＬとして機能する配線層（不図示）に接続される。半導体層２８の側面には、トンネル絶縁膜２９、電荷蓄積層３０、及び制御ゲートとして機能するブロック絶縁膜３１が順次形成される。半導体層２８には、例えば多結晶シリコンが用いられる。トンネル絶縁膜２９及びブロック絶縁膜３１には、例えばシリコン酸化膜が用いられる。電荷蓄積層３０には、例えばシリコン窒化膜が用いられる。以下、半導体層２８、トンネル絶縁膜２９、電荷蓄積層３０、及びブロック絶縁膜３１によって形成されるピラーを「メモリピラーＭＰ」と呼ぶ。
【００３２】
メモリピラーＭＰと配線層２６とにより、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤが形成される。また、メモリピラーＭＰと配線層２７とにより選択トランジスタＳＴ１が形成され、メモリピラーＭＰと配線層２５とにより選択トランジスタＳＴ２が形成される。なお、図３の例では、配線層２５及び配線層２７はそれぞれ１層設けられているが、複数層設けられても良い。
【００３３】
１．２  消去動作
次に、消去動作について説明する。消去動作は、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈを低下させるために消去パルスを印加する消去パルス印加動作と、消去パルスを印加した結果、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが目標とする値より低くなったか否かを判定する消去ベリファイ動作とを含む。
【００３４】
本実施形態の消去パルス印加動作には、半導体記憶装置１の温度に応じて、「ＬＴ（low temperature）モード」と「ＨＴ（high temperature）モード」と呼ばれる２つの消去モードがある。ＬＴモードとＨＴモードとでは、ダミーワード線ＤＤ０に印加する電圧が異なる。ダミーワード線ＤＤ０の電圧は、ＬＴモードの時よりもＨＴモードの時の方が高い。
【００３５】
１．２．１  消去動作の全体の流れ
次に、消去動作の全体の流れについて、図４を用いて説明する。
【００３６】
図４に示すように、まず、半導体記憶装置１は、外部コントローラから消去命令を受信する（ステップＳ１０）。
【００３７】
シーケンサ１４は、消去命令を受信すると、温度センサ１６を制御して、半導体記憶装置１の温度を測定する。そして、シーケンサ１４は、測定した半導体記憶装置１の温度Ｔｍｏｎｉが予め設定された温度Ｔｓよりも低い場合、ＬＴモードを選択する（ステップＳ１１＿Ｙｅｓ）。この場合、シーケンサ１４は、消去パルス印加動作におけるダミーワード線ＤＤ０の電圧を電圧ＶＥＲＡ＿ＤＤＬに設定する（ステップＳ１２）。電圧ＶＥＲＡ＿ＤＤＬは、ワード線ＷＬに印加される電圧ＶＥＲＡ＿ＷＬよりも高い電圧であり、ダミーメモリセルトランジスタＭＴＤＤ０がメモリセルトランジスタＭＴよりも弱い消去状態になる電圧である。ダミーメモリセルトランジスタＭＴＤＤ０は、書き込み動作により閾値電圧Ｖｔｈがわずかに増加するため、これに対応した弱い消去動作が必要となる。
【００３８】
他方で、シーケンサ１４は、半導体記憶装置１の温度Ｔｍｏｎｉが予め設定された温度Ｔｓ以上である場合、ＨＴモードを選択する（ステップＳ１１＿Ｎｏ）。この場合、シーケンサ１４は、消去パルス印加動作におけるダミーワード線ＤＤ０の電圧を電圧ＶＥＲＡ＿ＤＤＨに設定する（ステップＳ１３）。電圧ＶＥＲＡ＿ＤＤＨは、電圧ＶＥＲＡ＿ＤＤＬよりも高い電圧であり、ダミーメモリセルトランジスタＭＴＤＤ０がＬＴモードの時よりもより弱い消去状態になる電圧である。
【００３９】
次に、シーケンサ１４は、消去パルス印加動作を実行する（ステップＳ１４）。消去パルス印加動作における各配線の電圧については後述する。
【００４０】
次に、シーケンサ１４は、消去ベリファイ動作を実行する（ステップＳ１５）。
【００４１】
消去ベリファイをパスした場合（ステップＳ１６＿Ｙｅｓ）、シーケンサ１４は、消去動作を終了させる。
【００４２】
他方で消去ベリファイをフェイルした場合（ステップＳ１６＿Ｎｏ）、シーケンサ１４は、消去パルス消去印加動作と消去ベリファイ動作とを繰り返す消去ループの回数が、予め設定された規定回数に達しているか確認する（ステップＳ１７）。
【００４３】
消去ループが規定回数に達している場合（ステップＳ１７＿Ｙｅｓ）、シーケンサ１４は、消去動作を終了させ、消去動作が正常に終了しなかった旨を外部コントローラに報告する。
【００４４】
消去ループが規定回数に達していない場合（ステップＳ１７＿Ｎｏ）、シーケンサ１４は、ステップＳ１４に戻り、再度消去パルスを印加する。
【００４５】
シーケンサ１４は、消去ベリファイをパスするか、消去ループの回数が規定回数に達するまで消去ループを繰り返す。
【００４６】
１．２．２  消去パルス印加動作時の各配線の電圧
次に、消去パルス印加動作時の各配線の電圧について、図５を用いて説明する。図５の例は、消去パルス印加動作時に、選択ブロックＢＬＫ内の各配線に印加される電圧を示している。
【００４７】
図５に示すように、時刻ｔ１において、ソース線ドライバ１３は、ソース線ＳＬに、消去パルスとして電圧ＶＥＲＡを印加する。電圧ＶＥＲＡは、導電層２４と半導体層２８との接合界面においてＧＩＤＬ（gate induced drain leakage）電流を発生させるための高電圧である。ロウデコーダ１１は、消去対象ブロックＢＬＫの選択ゲート線ＳＧＳに電圧ＶＥＲＡ＿ＳＧＳを印加する。電圧ＶＥＲＡ＿ＳＧＳは、選択トランジスタＳＴ２をオン状態にして、ＧＩＤＬ電流を発生させるための高電圧であり、ＶＥＲＡ＞ＶＥＲＡ＿ＳＧＳの関係にある。他方で、センスアンプ１２は、ビット線ＢＬとの電気的接続を遮断し、ビット線ＢＬをフローティング状態にする。ビット線ＢＬは、ＮＡＮＤストリングＮＳ側から電圧ＶＥＲＡが印加される。
【００４８】
この状態において、ロウデコーダ１１は、消去対象ブロックＢＬＫのワード線ＷＬに電圧ＶＥＲＡ＿ＷＬを印加する。電圧ＶＥＲＡ＿ＷＬは、電荷蓄積層３０から電子を引く抜くために、電圧ＶＥＲＡよりも十分に低い電圧である。電圧ＶＥＲＡと電圧ＶＥＲＡ＿ＷＬとの電位差に応じて、ワード線ＷＬに接続されたメモリセルトランジスタＭＴの電荷蓄積層３０から電子が引き抜かれ（あるいは電荷蓄積層３０にホールが供給され）、データが消去される。
【００４９】
また、ロウデコーダ１１は、ダミーワード線ＤＤ１及びＤＳ１に電圧ＶＥＲＡ＿Ｌを印加し、選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）及びダミーワード線ＤＳ０に電圧ＶＥＲＡ＿Ｕを印加する。更に、ロウデコーダ１１は、ＬＴモードの場合、ダミーワード線ＤＤ０に電圧ＶＥＲＡ＿ＤＤＬを印加し、ＨＴモードの場合、ダミーワード線ＤＤ０に電圧ＶＥＲＡ＿ＤＤＨを印加する。
【００５０】
電圧ＶＥＲＡ＿Ｌは、電圧ＶＥＲＡ＿ＷＬよりも高く、電圧ＶＥＲＡ＿ＤＤＬよりも低い電圧である。電圧ＶＥＲＡ＿ＷＬよりも電圧ＶＥＲＡとの電位差が小さいため、ダミーメモリセルトランジスタＭＴＤＤ１及びＭＴＤＳ１は、メモリセルトランジスタＭＴよりも弱い消去状態となる。電圧ＶＥＲＡ＿Ｕは、対象となる選択トランジスタＳＴ１及びダミーメモリセルトランジスタＭＴＤＳ０が消去状態とならないようにするための電圧であり、電圧ＶＥＲＡ＿ＤＤＨよりも高く、電圧ＶＥＲＡ＿ＳＧＳよりも低い電圧である。
【００５１】
電圧ＶＥＲＡ＿ＷＬ、ＶＥＲＡ＿ＳＧＳ、ＶＥＲＡ＿Ｌ、ＶＥＲＡ＿Ｕ、ＶＥＲＡ＿ＤＤＬ、及びＶＥＲＡ＿ＤＤＨは、ＶＥＲＡ＿ＷＬ＜ＶＥＲＡ＿Ｌ＜ＶＥＲＡ＿ＤＤＬ＜ＶＥＲＡ＿ＤＤＨ＜ＶＥＲＡ＿Ｕ＜ＶＥＲＡ＿ＳＧＳの関係にある。
【００５２】
次に時刻ｔ２以降において、リカバリ処理が行われ、消去パルス印加動作が終了する。すなわち、各配線に、電圧ＶＳＳが印加される。
【００５３】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき、詳述する。
【００５４】
ＮＡＮＤ型フラッシュメモリでは、書き込み／消去動作（Ｗ／Ｅ）を繰り返すと、選択トランジスタＳＴ１及びダミーメモリセルトランジスタＭＴＤＤ０ａ（及びＭＴＤＤ０ｂ）の閾値電圧Ｖｔｈが変動して、誤動作を起こす場合がある。
【００５５】
まず、選択トランジスタＳＴ１の閾値電圧Ｖｔｈの低下について、図６を用いて具体的に説明する。図６は、消去動作、書き込み動作、読み出し動作、及び読み出し動作後の待機（放置）期間におけるメモリピラーＭＰ中の電荷とホールの挙動を示す図である。図６の例では、説明を簡略化するため、メモリセルトランジスタＭＴ６３、ダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＤ０ｂ、及びＭＴＤＤ０ａ、並びに選択トランジスタＳＴ１に対応するメモリピラーＭＰの断面の一部と、これらに対応するワード線ＷＬ６３、ダミーワード線ＤＤ１及びＤＤ０、並びに選択ゲート線ＳＧＤとを示している。
【００５６】
図６に示すように、消去動作の際、半導体層２８から電荷蓄積層３０にホール（正電荷）が供給される。このとき、ホールの一部は、トンネル絶縁膜２９にトラップされる。この結果、ダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１との間のトンネル絶縁膜２９にもホールがトラップされる。
【００５７】
次に、書き込み動作を行うと、電荷（負電荷）の注入によりトンネル絶縁膜２９にトラップされたホールの一部は消失する。但し、完全には消失しないため、ダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１との間のトンネル絶縁膜２９にもホールが残存している。
【００５８】
次に、読み出し動作を行うと、読み出し動作後のクリープアップによりワード線ＷＬ及びダミーワード線ＤＤの電圧が上昇する。クリープアップについて、図７を用いて簡単に説明する。図７は、読み出し動作時におけるワード線ＷＬ、及びＮＡＮＤストリングＮＳのチャネル電位の一例を示している。
【００５９】
図７に示すように、ロウデコーダ１１は、読み出し動作時に選択したブロックＢＬＫの非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、対応するメモリセルトランジスタＭＴをオン状態にする電圧である。そして、読み出しデータが確定すると、ロウデコーダ１１は、非選択ワード線ＷＬの電圧を接地電圧ＶＳＳまで下降させる。このとき、選択トランジスタＳＴ１及びＳＴ２はカットオフ状態のためチャネルはフローティング状態とされる。よって、チャネル電位は、ワード線ＷＬとのカップリングにより接地電圧ＶＳＳから負電圧に下降する。そして、読み出し動作後には、ブロックＢＬＫを非選択とする結果、ワード線ＷＬがフローティング状態となる。この状態において、時間経過に伴い負電圧のチャネル電位が接地電圧ＶＳＳに戻ると、ワード線ＷＬの電圧が、チャネルとのカップリングにより、接地電圧ＶＳＳから上昇する。この現象を、クリープアップ（creep up）と呼ぶ。
【００６０】
図６に戻り、ワード線ＷＬ並びにダミーワード線ＤＤ０及びＤＤ１がクリープアップした状態で待機（放置）状態となると、選択ゲート線ＳＧＤはほとんどクリープアップしないため、ダミーワード線ＤＤ０と選択ゲート線ＳＧＤとの間で電位差、すなわち電界が生じる。すると、選択トランジスタＳＴ１の電荷蓄積層３０内の電荷の一部が、トンネル絶縁膜２９中のホールと結合して消失する。この結果、選択トランジスタＳＴ１の閾値電圧Ｖｔｈが低下する。従って、書き込み／消去動作を繰り返すと選択トランジスタＳＴ１の閾値電圧Ｖｔｈが低下していく。
【００６１】
また、書き込み／消去動作を繰り返すと、半導体記憶装置１の温度に応じて、ダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値電圧Ｖｔｈが変動する。この関係について、図８を用いて説明する。図８は、異なる温度環境下において、同じ電圧条件で書き込み／消去動作を繰り返した場合のダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値分布の変動を示す図である。
【００６２】
図８の上段に示すように、例えば、消去パルス印加動作時にチャネルとダミーワード線ＤＤ０の電位差が比較的小さい場合、すなわちダミーワード線ＤＤ０の電圧が比較的高い場合、プログラム動作時のダミーメモリセルトランジスタＭＴＤＤ０ａへの誤書き込みが十分に消去できなくなる。このため、書き込み／消去動作を繰り返すと、ダミーメモリセルトランジスタＭＴＤＤ０ａの閾値分布は、フレッシュ状態（書き込み／消去動作を繰り返していない状態）から上昇する。誤書き込みは、選択ゲート線ＳＧＤとダミーワード線ＤＤ０との電位差によるホットキャリアに起因する。低温（ＬＴ）環境で書き込み／消去動作を繰り返した場合、低温では格子振動が少ないためにホットキャリア（電子）の平均自由工程が長くなる。従って、低温環境で書き込み／消去動作を繰り返した場合、誤書き込みによる閾値分布の上昇が、高温（ＨＴ）環境で書き込み／消去動作を繰り返した場合よりも大きくなる。この傾向は、消去パルス印加動作時にチャネルとダミーワード線ＤＤ０の電位差が小さくなる、すなわちダミーワード線ＤＤの電圧が高くなるほど顕著になる。
【００６３】
また、図８の下段に示すように、選択トランジスタＳＴ１の閾値分布は、低温環境で書き込み／消去動作を繰り返した場合よりも高温環境で書き込み／消去動作を繰り返した場合の方が下裾の広がりは大きくなる。他方で、選択トランジスタＳＴ１の閾値分布の上裾の広がりは、ダミーメモリセルトランジスタＭＴＤＤ０ａの閾値電圧Ｖｔｈの上昇の影響により、高温環境で書き込み／消去動作を繰り返した場合よりも低温環境で書き込み／消去動作を繰り返した場合の方が大きくなる。
【００６４】
これに対し、本実施形態に係る構成であれば、半導体記憶装置は温度センサを備え、消去動作の際、半導体記憶装置の温度に応じて、２つのモードのいずれかを選択してダミーワード線ＤＤ０に印加する電圧を変更することができる。
【００６５】
より具体的には、半導体記憶装置の温度Ｔｍｏｎｉが予め設定された温度Ｔｓ以上の場合、ＨＴモードが選択され、ダミーワード線ＤＤ０には電圧ＶＥＲＡ＿ＤＤＨが印加され、半導体記憶装置の温度Ｔｍｏｎｉが予め設定された温度Ｔｓよりも低い場合、ＬＴモードが選択され、ダミーワード線ＤＤ０には電圧ＶＥＲＡ＿ＤＤＨよりも低い電圧ＶＥＲＡ＿ＤＤＬが印加される。
【００６６】
これにより、ＬＴモードではダミーメモリセルトランジスタＭＴＤＤ０ａを比較的強く消去することで、書き込み／消去動作の繰り返しによるダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値電圧Ｖｔｈの上昇をより強く抑制できる。ＨＴモードではダミーメモリセルトランジスタＭＴＤＤ０ａを比較的弱く消去することで、ダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１との間のトンネル絶縁膜２９にトラップされるホールの量を低減させ、選択トランジスタＳＴ１の閾値電圧Ｖｔｈの低下をより強く抑制できる。このように、半導体記憶装置の温度に応じて、ダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値電圧Ｖｔｈの変動を効果的に抑制できる。
【００６７】
従って、ダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値変動による誤動作を抑制し、半導体記憶装置の信頼性を向上できる。
【００６８】
なお、本実施形態では、半導体記憶装置の温度に応じて、ＬＴモードとＨＴモード、すなわち、ダミーワード線ＤＤ０に印加する電圧を２種類に設定したが、温度に応じてダミーワード線ＤＤ０に印加する電圧を３種類以上に設定してもよい。
【００６９】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる消去動作について説明する。以下、第１実施形態と異なる点についてのみ説明する。なお、本実施形態においては、温度センサ１６が廃されてもよい。
【００７０】
２．１  消去動作
本実施形態における消去動作について説明する。本実施形態における消去動作では、消去ループ後にダミーメモリセルトランジスタＭＴＤＤ０（ＭＴＤＤ０ａ及びＭＴＤＤ０ｂ）への書き込み動作を行う。ダミーメモリセルトランジスタＭＴＤＤ０への書き込み動作により、ダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１と間のトンネル絶縁膜２９にトラップされているホールを減少させる。この際、ダミーメモリセルトランジスタＭＴＤＤ０への書き込み動作では、ダミーメモリセルトランジスタＭＴＤＤ０の閾値電圧Ｖｔｈの上昇を抑制するため、メモリセルトランジスタＭＴへの書き込み動作よりも弱い（閾値電圧Ｖｔｈの上昇幅が小さい）書き込み動作を実行する。
【００７１】
ダミーメモリセルトランジスタＭＴＤＤ０への書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、閾値電圧Ｖｔｈがターゲットレベルまで上昇される。なお、メモリセルトランジスタＭＴへの書き込み動作も同様である。
【００７２】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧Ｖｔｈを上昇させる（または注入を禁止することで閾値電圧Ｖｔｈを維持させる）動作のことである。以下では、閾値電圧Ｖｔｈを上昇させる動作を「“０”書き込み」と呼ぶ。他方で、閾値電圧Ｖｔｈを維持させる動作を「“１”書き込み」または「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬの電圧が異なる。例えば、“０”書き込み条件に対応するビット線ＢＬには、電圧ＶＳＳが印加される。そして、“１”書き込みに対応するビット線ＢＬには、電圧ＶＢＬ（＞ＶＳＳ）が印加される。以下、“０”書き込みに対応するビット線をＢＬ（“０”）と表記し、“１”書き込みに対応するビット線をＢＬ（“１”）と表記する。
【００７３】
以下では、ダミーメモリセルトランジスタＭＴＤＤ０へのプログラム動作を「ＤＤ０プログラム動作」と呼ぶ。メモリセルトランジスタＭＴへのプログラム動作では、選択ワード線ＷＬに高電圧のプログラム電圧ＶＰＧＭを印加する。これに対し、ＤＤ０プログラム動作では、ダミーワード線ＤＤ０に電圧ＶＰＧＭよりも低い電圧ＶＰ＿ＤＤ０を印加し、閾値電圧Ｖｔｈの上昇幅がメモリセルトランジスタＭＴへのプログラム動作よりも小さくなるようにしている。
【００７４】
２．２  消去動作の全体の流れ
消去動作の全体の流れについて、図９を用いて説明する。
【００７５】
図９に示すように、まず、半導体記憶装置１は、外部コントローラから消去命令を受信する（ステップＳ１０）。
【００７６】
シーケンサ１４は、消去命令に基づいて消去パルス印加動作を実行する（ステップＳ１４）。このとき、ロウデコーダ１１は、ダミーワード線ＤＤ０に予め設定された電圧（例えば電圧ＶＥＲＡ＿ＤＤＬ）を印加する。
【００７７】
次に、シーケンサ１４は、消去ベリファイ動作を実行する（ステップＳ１５）。
【００７８】
消去ベリファイをフェイルした場合（ステップＳ１６＿Ｎｏ）、第１実施形態の図４で説明した通り、シーケンサ１４は、消去ベリファイをパスするか、消去ループの回数が規定回数に達するまで消去ループを繰り返す。そして、消去ループが規定回数に達している場合（ステップＳ１７＿Ｙｅｓ）、シーケンサ１４は、消去動作を終了させ、消去動作が正常に終了しなかった旨を外部コントローラに報告する。
【００７９】
他方で、消去ベリファイをパスした場合（ステップＳ１６＿Ｙｅｓ）、シーケンサ１４は、ＤＤ０プログラム動作を実行する（ステップＳ２０）。
【００８０】
次に、シーケンサ１４は、プログラムベリファイ動作を実行する（ステップＳ２１）。
【００８１】
プログラムベリファイをパスした場合（ステップＳ２２＿Ｙｅｓ）、シーケンサ１４は、消去動作を終了させる。
【００８２】
他方で、プログラムベリファイをフェイルした場合（ステップＳ２２＿Ｎｏ）、シーケンサ１４は、プログラムループの回数が、予め設定された規定回数に達しているか確認する（ステップＳ２３）。
【００８３】
プログラムループが規定回数に達していない場合（ステップＳ２３＿Ｎｏ）、シーケンサ１４は、プログラム電圧の設定値をステップさせる（ステップＳ２４）。そして、シーケンサ１４は、ステップＳ２０に戻り、再度ＤＤ０プログラム動作を実行する。
【００８４】
また、プログラムループが規定回数に達している場合（ステップＳ２３＿Ｙｅｓ）、シーケンサ１４は、消去動作を終了させ、消去動作が正常に終了しなかった旨を外部コントローラに報告する。
【００８５】
２．３  ＤＤ０プログラム動作時の各配線の電圧の一例
次に、ＤＤ０プログラム動作時の各配線の電圧の一例について、図１０を用いて説明する。図１０の例は、ＤＤ０プログラム動作時に、選択ブロックＢＬＫ内の各配線に印加される電圧を示している。
【００８６】
図１０に示すように、時刻ｔ１において、ロウデコーダ１１は、選択ブロックＢＬＫの選択ゲート線ＳＧＤに電圧ＶＳＧ＿ＰＲＯＧを印加する。電圧ＶＳＧ＿ＰＲＯＧは、“ＶＢＬ＋選択トランジスタＳＴ１の閾値電圧をＶｔｈ”以上の電圧であり、選択トランジスタＳＴ１をオン状態とさせる電圧である。ロウデコーダ１１は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。また、ロウデコーダ１１は、ダミーワード線ＤＤ０に電圧ＶＧＰ１を印加する。電圧ＶＧＰ１は、ダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂをオン状態にする電圧である。図１０の例では、電圧ＶＳＧ＿ＰＲＯＧと電圧ＶＧＰ１とは、ＶＳＧ＿ＰＲＯＧ＞ＶＧＰ１の関係にあるが、この関係に限定されない。
【００８７】
また、ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）を印加する。
【００８８】
センスアンプ１２は、ビット線ＢＬ（“１”）、すなわち書き込み禁止のダミーメモリセルトランジスタＭＴＤＤ０に対応するビット線ＢＬに電圧ＶＢＬを印加する。他方で、センスアンプ１２は、ビット線ＢＬ（“０”）、すなわちプログラム対象のダミーメモリセルトランジスタＭＴＤＤ０に対応するビット線ＢＬ（“０”）に電圧ＶＳＳを印加する。
【００８９】
これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルには電圧ＶＢＬが印加され、ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳのチャネルには、電圧ＶＳＳが印加される。以下では、時刻ｔ１〜ｔ２の期間を「ＢＬプリチャージ」と呼ぶ。
【００９０】
時刻ｔ２において、ロウデコーダ１１は、選択ゲート線ＳＧＤ及びダミーワード線ＤＤ０に電圧ＶＳＳを印加する。
【００９１】
時刻ｔ３において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（“選択ＳＧＤ”）に電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（“非選択ＳＧＤ”）に電圧ＶＳＳを印加する。電圧ＶＳＧＤは、電圧ＶＧＰ１及び電圧ＶＢＬよりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルはフローティング状態となる。また、ロウデコーダ１１は、ワード線ＷＬ並びにダミーワード線ＤＤ０、ＤＤ１、及びＤＳ１及びに電圧ＶＰＡＳＳを印加し、ダミーワード線ＤＳ０に電圧ＶＳＧ＿ＰＲＯＧを印加する。電圧ＶＰＡＳＳ及びＶＳＧ＿ＰＲＯＧは、閾値電圧Ｖｔｈに関わらず対応するメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。電圧ＶＰＡＳＳ及びＶＳＧ＿ＰＲＯＧは、ＶＰＡＳＳ＞ＶＳＧ＿ＰＲＯＧの関係にある。
【００９２】
時刻ｔ４〜ｔ５の間、ロウデコーダ１１は、ダミーワード線ＤＤ０にＤＤ０プログラム電圧として電圧ＶＰ＿ＤＤ０を印加する。電圧ＶＰ＿ＤＤ０は、電圧ＶＰＧＭより低く電圧ＶＰＡＳＳよりも高い電圧である。
【００９３】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となっている。このため、ダミーワード線ＤＤ０に接続されたダミーメモリセルトランジスタＭＴＤＤ０のチャネル電位はＶＳＳに維持される。よって、制御ゲートとチャネルとの間の電位差（ＶＰ＿ＤＤ０−ＶＳＳ）が大きくなり、その結果、電子が電荷蓄積層に注入されて、ダミーメモリセルトランジスタＭＴＤＤ０の閾値電圧Ｖｔｈは上昇する。このとき、ダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１と間のトンネル絶縁膜２９にトラップされているホールが減少する。
【００９４】
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となっている。このため、ダミーワード線ＤＤ０に接続されたダミーメモリセルトランジスタＭＴＤＤ０のチャネルは電気的にフローティングとなる。すると、ダミーワード線ＤＤ０との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は小さくなり、その結果、電子は電荷蓄積層にほとんど注入されず、ダミーメモリセルトランジスタＭＴＤＤ０の閾値電圧Ｖｔｈは維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧Ｖｔｈは変動しない）。
【００９５】
時刻ｔ５において、ロウデコーダ１１は、ダミーワード線ＤＤ０に電圧ＶＰＡＳＳを印加する。
【００９６】
時刻ｔ６〜ｔ７において、シーケンサ１４は、リカバリ処理を行い、プログラムを終了する。すなわち、各配線に、電圧ＶＳＳが印加される。
【００９７】
２．４  本実施形態に係る効果
本実施形態に係る構成は、消去動作において、消去ループ後にＤＤ０プログラム動作を実行できる。これにより、消去電圧印加動作によってダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１との間のトンネル絶縁膜２９にトラップされたホールを、ＤＤ０プログラム動作により減少させ、選択トランジスタＳＴ１の閾値電圧Ｖｔｈの低下を抑制できる。更に、ＤＤ０プログラム動作により、ダミーメモリセルトランジスタＭＴＤＤ０の閾値電圧Ｖｔｈを制御できる。
【００９８】
従って、ダミーメモリセルトランジスタＭＴＤＤ０ａ及び選択トランジスタＳＴ１の閾値変動による誤動作を抑制し、半導体記憶装置の信頼性を向上できる。
【００９９】
なお、第１実施形態と第２実施形態とを組み合わせてもよい。
【０１００】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、ダミーワード線ＤＤ０のクリープアップを抑制する読み出し動作について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。なお、本実施形態においては、温度センサ１６が廃されてもよい。
【０１０１】
３．１  読み出し動作時の各配線の電圧の一例
読み出し動作時の各配線の電圧の一例について、図１１を用いて説明する。図１１の例では説明を簡略化するため、１つの閾値レベルに対応する読み出しを実行する場合を示している。例えば、例えばメモリセルトランジスタＭＴが多値のデータを保持し、複数の閾値レベルの読み出し動作を実行する場合、選択ワード線ＷＬには、各閾値レベルに対応した読み出し電圧ＶＣＧＲＶが印加される。電圧ＶＣＧＲＶは、読み出し対象データの閾値レベルに応じた電圧である。なお、消去ベリファイ及びプログラムベリファイ動作も同様の波形となり、選択ワード線ＷＬの読み出し電圧ＶＣＧＲＶが、ベリファイレベルに応じて異なる。
【０１０２】
図１１に示すように、時刻ｔ１において、ロウデコーダ１１は、選択ブロックＢＬＫの選択ゲート線ＳＧＤに電圧ＶＳＧを印加する。また、ロウデコーダ１１は、選択ゲート線ＳＧＳに電圧ＶＳＧ＿ＳＧＳを印加する。電圧ＶＳＧ及びＶＳＧ＿ＳＧＳは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。更に、ロウデコーダ１１は、非選択ワード線ＷＬ並びにダミーワード線ＤＤ１、ＤＳ０、及びＤＳ１に電圧ＶＲＥＡＤを印加し、ダミーワード線ＤＤ０に電圧ＶＲＥＡＤ＿ＤＭＴを印加する。電圧ＶＲＥＡＤ及びＶＲＥＡＤ＿ＤＭＴは、対応するメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。
【０１０３】
図１１の例では、電圧ＶＳＧ、ＶＳＧ＿ＳＧＳ、ＶＲＥＡＤ、及びＶＲＥＡＤ＿ＤＭＴは、ＶＲＥＡＤ＿ＤＭＴ＜ＶＳＧ＿ＳＧＳ＜ＶＲＥＡＤ＜ＶＳＧの関係にあるが、この関係に限定されない。例えば、対応する選択トランジスタＳＴ１及びＳＴ２、メモリセルトランジスタＭＴ、並びにダミーメモリセルトランジスタＭＴＤの閾値電圧Ｖｔｈ等に応じて、電圧ＶＳＧ、ＶＳＧ＿ＳＧＳ、ＶＲＥＡＤ、及びＶＲＥＡＤ＿ＤＭＴは、それぞれ設定されてもよい。
【０１０４】
また、図１１の例では、ロウデコーダ１１は、電圧ＶＳＧ、ＶＲＥＡＤ、ＶＳＧ＿ＳＧＳ、及びＶＲＥＡＤ＿ＤＭＴを印加する場合、対応する配線に一旦、電圧ＶＤＤを印加してから設定の電圧に昇圧する２ステップの昇圧を行っているが、これに限定されない。例えば、各配線の電圧は、電圧ＶＤＤを介さずに１ステップで昇圧してもよい。
【０１０５】
この状態において、ロウデコーダ１１は、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。
【０１０６】
時刻ｔ２において、センスアンプ１２は、ビット線ＢＬに電圧ＶＢＬＲＤを印加する。電圧ＶＢＬＲＤは読み出し動作時にビット線ＢＬに印加される電圧である。また、ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＳＲＣを印加する。電圧ＶＢＬＲＤと電圧ＶＳＲＣとは、ＶＢＬＲＤ＞ＶＳＲＣ（＞ＶＳＳ）の関係にある。
【０１０７】
時刻ｔ３において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（選択ＳＧＤ）に電圧ＶＳＧを引き続き印加し、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（非選択ＳＧＤ）に例えば電圧ＶＤＤを印加する。これにより非選択ストリングユニットＳＵに対応する選択トランジスタＳＴ１はカットオフ状態にされる。この状態において、時刻ｔ３〜ｔ４の期間に、センスアンプ１２はデータを読み出す。
【０１０８】
時刻ｔ４において、ロウデコーダ１１は、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＧを印加する。
【０１０９】
時刻ｔ５において、ロウデコーダ１１は、ダミーワード線ＤＤ０に電圧ＶＳＳを印加し、選択ゲート線ＳＧＤよりも先に立ち下げる。すなわち、選択トランジスタＳＴ１がオン状態のときに、ダミーメモリセルトランジスタＭＴＤＤ０はオフ状態にされる。
【０１１０】
時刻ｔ６において、リカバリ処理が行われ、読み出し動作が終了する、より具体的には、ロウデコーダ１１は、選択ゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、並びにダミーワード線ＤＤ１、ＤＳ０、及びＤＳ１に電圧ＶＳＳを印加する。これによりこれらに対応する選択トランジスタＳＴ１及びＳＴ２、メモリセルトランジスタＭＴ、並びにダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１はオフ状態にされる。センスアンプ１２は、ビット線ＢＬに電圧ＶＳＳを印加する。ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＳＳを印加する。
【０１１１】
なお、複数の閾値レベルの読み出しを実行する場合、閾値レベル毎に例えば時刻ｔ２〜ｔ５の期間が繰り返される。この場合、各閾値レベルに応じた電圧ＶＣＧＲＶが設定される。
【０１１２】
３．２  本実施形態に係る効果
本実施形態に係る構成であれば、選択トランジスタＳＴ１の閾値電圧Ｖｔｈの低下を抑制できる。本効果について図１２を用いて説明する。図１２は、読み出し動作においてワード線ＷＬ及びダミーワード線ＤＤ０の電圧を立ち下げるタイミングとチャネル電位のアンダーシュートとの関係を示す図である。
【０１１３】
図１２に示すように、読み出し動作においてワード線ＷＬの電圧を立ち下げると、選択トランジスタＳＴ１及びＳＴ２がオフ状態にあるため、チャネル電位は接地電圧ＶＳＳから負電圧に下降する（アンダーシュートする）。各メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤのチャネル電位のアンダーシュート量は、例えば、メモリセルトランジスタＭＴ（＝ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＳ１）＞ダミーメモリセルトランジスタＭＴＤＤ１＞ダミーメモリセルトランジスタＭＴＤＤ０ｂ＞ダミーメモリセルトランジスタＭＴＤＤ０ａの関係にある。
【０１１４】
比較例として、ワード線ＷＬとダミーワード線ＤＤ０の電圧を同じタイミングで立ち下げた場合（図１２の破線）、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位のアンダーシュート量は、ダミーワード線ＤＤ０の電圧立ち上げによるカップリングの影響により、比較的多くなる。
【０１１５】
これに対し、本実施形態に係る構成であれば、読み出し動作において、ロウデコーダ１１は、まずダミーワード線ＤＤ０に電圧ＶＳＳを印加し、その後に選択ゲート線ＳＧＤに電圧ＶＳＳを印加することができる。すなわち、ダミーメモリセルトランジスタＭＴＤＤ０をオフ状態にした後に、選択トランジスタＳＴ１をオフ状態にすることができる。ダミーワード線ＤＤ０の電圧を立ち下げるときには選択トランジスタＳＴ１がオン状態にあるため、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネルは、ダミーワード線ＤＤ０の電圧立ち下げによるカップリングの影響が小さくなる。よって、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位のアンダーシュート量を、選択ゲート線ＳＧＤとダミーワード線ＤＤ０の電圧を同じタイミングで立ち下げた場合よりも少なくできる。従って、クリープアップによるダミーワード線ＤＤ０の電圧上昇を抑制できる。これにより、読み出し動作後の待機期間に、クリープアップによりダミーワード線ＤＤ０と選択ゲート線ＳＧＤとの間で生じる電位差を低減できる。よって、選択トランジスタＳＴ１の電荷蓄積層３０内の電荷が、トンネル絶縁膜２９中のホールと結合し、選択トランジスタＳＴ１の閾値電圧Ｖｔｈが低下するのを抑制できる。
【０１１６】
なお、第３実施形態を第１実施形態及び第２実施形態と組み合わせてもよい。
【０１１７】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、書き込み動作のプログラムベリファイ動作における各配線の電圧について説明する。以下、第１〜第３実施形態と異なる点についてのみ説明する。なお、本実施形態においては、温度センサ１６が廃されてもよい。
【０１１８】
４．１  書き込み動作時の各配線の電圧の一例
書き込み動作時の各配線の電圧の一例について、図１３を用いて説明する。図１３の例は、プログラムベリファイ動作とプログラム動作を連続して実行する場合のタイミングチャートを示している。また、図１３の例では説明を簡略化するために、選択ブロックＢＬＫの選択ゲート線ＳＧＤ、ダミーワード線ＤＤ０、選択ワード線ＷＬ、及び書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル（ＤＤ０直下の書き込み禁止チャネル）電位を示している。
【０１１９】
図１３に示すように、時刻ｔ１〜ｔ６を含む期間がプログラムベリファイ動作に対応し、時刻ｔ７〜ｔ１１を含む期間がプログラム動作に対応する。
【０１２０】
時刻ｔ１において、まず、ロウデコーダ１１は、選択ゲート線ＳＧＤに電圧ＶＳＧを印加し、ダミーワード線ＤＤ０に電圧ＶＲＥＡＤ＿ＤＭＴを印加し、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。
【０１２１】
時刻ｔ２において、ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＳＲＣを印加する。このため、書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位も電圧ＶＳＲＣに上昇する。
【０１２２】
時刻ｔ３において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（選択ＳＧＤ）に電圧ＶＳＧを引き続き印加し、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（非選択ＳＧＤ）に例えば電圧ＶＤＤを印加する。
【０１２３】
時刻ｔ４において、ロウデコーダ１１は、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＧを印加する。
【０１２４】
時刻ｔ５において、ロウデコーダ１１は、ダミーワード線ＤＤ０に電圧ＶＳＳを印加し、選択ゲート線ＳＧＤよりも先に立ち下げる。すなわち、選択トランジスタＳＴ１がオン状態のときに、ダミーメモリセルトランジスタＭＴＤＤ０はオフ状態にされる。この結果、書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位も電圧ＶＳＳに低下する。
【０１２５】
時刻ｔ６において、ロウデコーダ１１は、選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位は、他のメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤの影響により、チャネル電位が負電圧に低下する。
【０１２６】
時刻ｔ７において、ロウデコーダ１１は、プログラム動作におけるＢＬプリチャージのため、選択ゲート線ＳＧＤに電圧ＶＳＧ＿ＰＲＯＧを印加し、ダミーワード線ＤＤ０に電圧ＶＧＰ１を印加する。また、センスアンプ１２は、書き込み禁止に対応するビット線ＢＬ（“１”）に電圧ＶＢＬを印加する。これにより、書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位は、電圧ＶＢＬに上昇する。
【０１２７】
時刻ｔ８において、ロウデコーダ１１は、選択ゲート線ＳＧＤ及びダミーワード線ＤＤ０に電圧ＶＳＳを印加する。書き込み禁止のＮＡＮＤストリングＮＳはフローティング状態とされ、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位は、電圧ＶＢＬを維持する。
【０１２８】
時刻ｔ９において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、ダミーワード線ＤＤ０に電圧ＶＧＰ２を印加し、選択ワード線ＷＬに電圧ＶＰＧＭを印加する。電圧ＶＧＰ２は、ダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂをオン状態にする電圧である。書き込み禁止のＮＡＮＤストリングＮＳはフローティング状態にあるため、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位は、ダミーワード線ＤＤ０とのカップリングにより電圧ＶＢＳＴに上昇する。電圧ＶＢＳＴは、カップリングにより上昇した電圧で電圧ＶＢＬよりも高い電圧である。
【０１２９】
時刻ｔ１０において、ロウデコーダ１１は、ダミーワード線ＤＤ０及び選択ワード線ＷＬに電圧ＶＳＳを印加する。書き込み禁止のＮＡＮＤストリングＮＳにおけるダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位は、電圧ＶＳＳに低下する。
【０１３０】
時刻ｔ１１において、ロウデコーダ１１は、選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。また、センスアンプ１２は、書き込み禁止に対応するビット線ＢＬ（“１”）に電圧ＶＢＬを印加する。
【０１３１】
４．２  本実施形態に係る効果
本実施形態に係る構成であれば、選択トランジスタＳＴ１の閾値電圧Ｖｔｈの上昇を抑制できる。本効果につき詳述する。
【０１３２】
例えば、プログラムベリファイ動作終了時に選択ゲート線ＳＧＤとダミーワード線ＤＤ０の電圧を同時に立ち下げた場合、選択トランジスタＳＴ１がカットオフされた状態でダミーワード線ＤＤ０の電圧が降下する。するとカップリングにより、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位のアンダーシュート量が多くなる。この状態で、次のプログラム動作のＢＬプリチャージが開始され、選択トランジスタＳＴ１がオン状態とされると、選択トランジスタＳＴ１のチャネルにはビット線ＢＬから電圧ＶＢＬが印加される。するとダミーメモリセルトランジスタＭＴＤＤ０ａと選択トランジスタＳＴ１とのチャネル間に電位差が生じてホットキャリアが発生し、発生したホットキャリアが選択トランジスタＳＴ１に注入される。これにより、選択トランジスタＳＴ１の閾値電圧Ｖｔｈが上昇する。
【０１３３】
これに対し、本実施形態に係る構成であれば、プログラムベリファイ動作において、ロウデコーダ１１は、まずダミーワード線ＤＤ０に電圧ＶＳＳを印加し、その後に選択ゲート線ＳＧＤに電圧ＶＳＳを印加することができる。すなわち、ダミーメモリセルトランジスタＭＴＤＤ０をオフ状態にした後に、選択トランジスタＳＴ１をオフ状態にすることができる。ダミーワード線ＤＤ０の電圧を立ち下げるときには選択トランジスタＳＴ１がオン状態にあるため、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネルは、ダミーワード線ＤＤ０の電圧立ち下げによるカップリングの影響が小さくなる。よって、ダミーメモリセルトランジスタＭＴＤＤ０ａのチャネル電位のアンダーシュート量を、選択ゲート線ＳＧＤとダミーワード線ＤＤ０の電圧を同じタイミングで立ち下げた場合よりも少なくできる。これにより、次のプログラム動作においてホットキャリアの発生を抑制し、選択トランジスタＳＴ１の閾値電圧Ｖｔｈが上昇するのを抑制できる。
【０１３４】
なお、第４実施形態を第１〜第３実施形態と組み合わせてもよい。
【０１３５】
５．変形例等
上記実施形態に係る半導体記憶装置は、第１選択トランジスタ(ST1)、第１選択トランジスタに隣接し且つ第１選択トランジスタに直列に接続された第１トランジスタ(MTDD0a)、第１トランジスタに直列に接続されたメモリセルトランジスタ(MT0)、及びメモリセルトランジスタに直列に接続された第２選択トランジスタ(ST2)を含むメモリストリング(NS)と、第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線(SGD、SGS)と、第１トランジスタのゲートに接続された第１ワード線(DD0)と、メモリセルトランジスタのゲートに接続された第２ワード線(WL0)と、第１及び第２選択ゲート線並びに第１及び第２ワード線に電圧を印加するロウデコーダ(11)と、温度センサと、消去動作を制御する制御回路(14)とを含む。制御回路は、消去動作において、温度センサの測定温度(Tmoni)が第１温度(Ts)以上の場合、第１ワード線に第１電圧(VERA_DDH)を印加する第１モードを選択し、温度センサの測定温度が第１温度未満の場合、第１ワード線に第１電圧よりも低い第２電圧(VERA_DDL)を印加する第２モードを選択する。
【０１３６】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１３７】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１３８】
例えば、上記実施形態において、複数のメモリセルトランジスタＭＴが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリについて説明したが、複数のメモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面ＮＡＮＤ型フラッシュメモリにも適用できる。
【０１３９】
更に、上記実施形態は可能な限り組み合わせることができる。例えば、第１実施形態に第２〜第４実施形態を適用してもよい。
【０１４０】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ソース線ドライバ、１４…シーケンサ、１５…電圧発生回路、１６…温度センサ、２０…半導体基板、２１…絶縁層、２２、２４…導電層、２３、２５、２６、２７…配線層、２８…半導体層、２９…トンネル絶縁膜、３０…電荷蓄積層、３１…ブロック絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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