(57)【要約】【課題】オン抵抗を低減することが可能な半導体装置を提供すること。【解決手段】半導体装置は、第１電極を備える。第１電極の上方に配置されている第１導電型の第１領域を備える。第１領域の表層部に設けられており、第１の厚みを有する第２導電型の第２領域を備える。第１領域の表層部の領域であって、第２領域に隣接するように第１の厚み以上の厚みを有して存在している特定領域を備える。第２領域の表層部に設けられており、第１の厚みよりも薄い第２の厚みを有する第１導電型の第３領域を備える。第３領域と特定領域とは第２領域によって隔てられている。特定領域、第２領域および第３領域の表面に絶縁膜を介して配置されているゲート電極を備える。特定領域の少なくとも一部が、特定領域と第２領域との界面から遠ざかることに応じて不純物濃度が高くなるような濃度勾配を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上方に配置されている第１導電型の半導体である第１領域と、
前記第１領域の表層部に設けられており、第１の厚みを有する第２導電型の半導体である第２領域と、
前記第１領域の表層部の領域である特定領域であって、前記第２領域に隣接するように前記第１の厚み以上の厚みを有して存在している前記特定領域と、
前記第２領域の表層部に設けられており、前記第１の厚みよりも薄い第２の厚みを有する第１導電型の半導体である第３領域であって、前記第３領域と前記特定領域とは前記第２領域によって隔てられている、前記第３領域と、
前記特定領域の表面、前記第２領域の表面および前記第３領域の表面に絶縁膜を介して配置されているゲート電極と、
前記第３領域の表面の一部に配置されている第２電極と、
を備え、
前記特定領域の少なくとも一部が、前記特定領域と前記第２領域との界面から遠ざかることに応じて不純物濃度が高くなるような濃度勾配を備えている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
大電力を取り扱うように設計されたパワーＭＯＳＦＥＴが知られている。パワーＭＯＳＦＥＴは、例えば、ドレイン電極の上方にドリフト領域が配置されており、ドリフト領域の表層部に第１の厚みを有するボディ領域が配置されており、ボディ領域の表層部に第１の厚みよりも薄い第２の厚みを有するソース領域が配置されており、ソース領域の表面の一部にソース電極が配置されている構造を備えている。特許文献１には、このようなパワーＭＯＳＦＥＴの一例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−００５２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パワーＭＯＳＦＥＴでは、オン抵抗を低減することが望まれている。本明細書は、オン抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、第１電極を備える。半導体装置は、第１電極の上方に配置されている第１導電型の半導体である第１領域を備える。半導体装置は、第１領域の表層部に設けられており、第１の厚みを有する第２導電型の半導体である第２領域を備える。半導体装置は、第１領域の表層部の領域であって、第２領域に隣接するように第１の厚み以上の厚みを有して存在している特定領域を備える。半導体装置は、第２領域の表層部に設けられており、第１の厚みよりも薄い第２の厚みを有する第１導電型の半導体である第３領域を備える。第３領域と特定領域とは第２領域によって隔てられている。半導体装置は、特定領域の表面、第２領域の表面および第３領域の表面に絶縁膜を介して配置されているゲート電極を備える。半導体装置は、第３領域の表面の一部に配置されている第２電極を備える。特定領域の少なくとも一部が、特定領域と第２領域との界面から遠ざかることに応じて不純物濃度が高くなるような濃度勾配を備えている。
【０００６】
特定領域は、第２領域との界面から遠ざかることに応じて不純物濃度が高くなるような濃度勾配を備えている。このような濃度勾配を備えない場合、半導体装置のオン時において、特定領域内のうちの第２領域との界面近傍の領域に電流が集中して流れてしまう場合がある。一方、本明細書が開示する半導体装置は、濃度勾配を備えることで、より不純物濃度が高い領域を経由した電流経路を形成することができる。すなわち、特定領域内のうちの第２領域との界面から遠ざかった領域にも、電流経路を形成することができる。電流集中を緩和できるため、オン抵抗を低減することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】実施例１の半導体装置の要部断面図を模式的に示す。
【図２】比較例の半導体装置の電流経路を示す図である。
【図３】実施例１の半導体装置の電流経路を示す図である。
【図４】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図５】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図６】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図７】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図８】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図９】実施例１の半導体装置の製造工程中の要部断面図を模式的に示す。
【図１０】実施例２の半導体装置の要部断面図を模式的に示す。
【図１１】実施例２の半導体装置の製造工程中の要部断面図を模式的に示す。
【図１２】実施例２の半導体装置の製造工程中の要部断面図を模式的に示す。
【図１３】実施例２の半導体装置の製造工程中の要部断面図を模式的に示す。
【発明を実施するための形態】
【実施例１】
【０００８】
図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置である。半導体装置１は、窒化物半導体層１０、窒化物半導体層１０の裏面を被覆するドレイン電極２２、窒化物半導体層１０の表面の一部を被覆するソース電極２４、及び、窒化物半導体層１０の表面の一部に設けられているプレーナゲート３０を備える。窒化物半導体層１０は、Ｎ＋型ＧａＮ（窒化ガリウム）のＮ型基板１１、Ｎ型ＧａＮのドリフト領域１２、Ｐ型ＧａＮのボディ領域１４、Ｎ＋型ＧａＮのソース領域１６、を備える。ドリフト領域１２の表層部には、ＪＦＥＴ領域１３が配置されている。
【０００９】
ドリフト領域１２はドレイン電極２２およびＮ型基板１１の上方に配置されている。ボディ領域１４は、ドリフト領域１２の表層部に設けられており、第１の厚みＴ１を有する。
【００１０】
ＪＦＥＴ領域１３は、ボディ領域１４に隣接しており、第１の厚みＴ１以上の厚みを有している。ＪＦＥＴ領域１３は、隣り合うボディ領域１４の間に配置されており、窒化物半導体層１０の表面に露出する。ＪＦＥＴ領域１３は、ドリフト領域１２から凸状に突出した部分であり、ドリフト領域１２の一部であるということもできる。
【００１１】
ＪＦＥＴ領域１３は、第１層１３ａ〜第４層１３ｄを備えている。第１層１３ａは、ドリフト領域１２の上面およびボディ領域１４の側面に形成されている。第２層１３ｂは、第１層１３ａによって形成されている溝の底面および側面に形成されている。第３層１３ｃは、第２層１３ｂによって形成されている溝の底面および側面に形成されている。第４層１３ｄは、第３層１３ｃによって形成されている溝の内部に形成されている。
【００１２】
第１層１３ａは、Ｎ−型ＧａＮである。第２層１３ｂは、Ｎ型ＧａＮである。第３層１３ｃは、Ｎ＋型ＧａＮである。第４層１３ｄは、Ｎ＋＋型ＧａＮである。すなわち、第１層１３ａから第４層１３ｄになるに従って、不純物濃度が高くなっている。なお、第１層１３ａ〜第４層１３ｄにおけるＮ−、Ｎ＋、Ｎ＋＋などの表記は、ＪＦＥＴ領域１３内における相対的な不純物濃度を示している。Ｎ型基板１１やドリフト領域１２の不純物濃度との対比における濃度差を示すものではない。
【００１３】
ソース領域１６は、ボディ領域１４の表層部に設けられており、第１の厚みＴ１よりも薄い第２の厚みＴ２を有する。ソース領域１６とＪＦＥＴ領域１３とは窒化物半導体層１０の表面と平行な方向において、ボディ領域１４によって距離Ｄ１だけ隔てられている。またソース領域１６は、深さ方向において、ボディ領域１４によってドリフト領域１２から隔てられている。プレーナゲート３０は、ゲート絶縁膜３４およびゲート電極３２を備えている。ゲート電極３２は、ＪＦＥＴ領域１３の表面、ボディ領域１４の表面およびソース領域１６の表面に、ゲート絶縁膜３４を介して配置されている。ソース電極２４は、ソース領域１６の表面の一部に配置されている。ソース電極２４は、例えばＰｔ、Ａｕ、Ｐｄ、Ｎｉ等の金属材料の単一又は組合せで構成される。
【００１４】
（半導体装置１の動作）
半導体装置１のターンオフ時の動作を説明する。ゲート電極３２およびソース電極２４が接地されている状態では、半導体装置１はターンオフ状態である。このとき、ボディ領域１４からＪＦＥＴ領域１３内に空乏層が伸びている。ＪＦＥＴ領域１３は、両側から伸びてくる空乏層が繋がってピンチオフの状態となる。これによりゲート絶縁膜３４に加わる電界が緩和され、ゲート絶縁膜３４の絶縁破壊が抑えられるため、半導体装置１が高い耐圧を有することができる。
【００１５】
半導体装置１のターンオン時の動作を、図２および図３を用いて説明する。図２は、比較例の半導体装置１００の電流経路を示す図である。比較例の半導体装置１００は、ＪＦＥＴ領域１３０の不純物濃度が一定である装置である。なお、比較例の半導体装置１００において、本実施例の半導体装置１と同一の構成には同一符号を付している。図３は、本実施例に係る半導体装置１の電流経路を示す図である。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、ゲート電極３２にゲート閾値よりも高い正電圧が印加されると、ボディ領域１４のプレーナゲート３０と対向している領域に反転層ＩＬが形成され、半導体装置１がターンオンする。また、ボディ領域１４からＪＦＥＴ領域１３内へ広がっている空乏層ＤＬが縮むことで、ピンチオフ状態が解除される。これにより、ドレイン電極２２とソース電極２４が導通する。
【００１６】
図２の半導体装置１００では、オフ耐圧を確保するために、ＪＦＥＴ領域１３０およびドリフト領域１２０の不純物濃度は低濃度とされている。すなわち、ＪＦＥＴ領域１３０の全体が高抵抗である。従って半導体装置１００のターンオン時には、図２の電流Ｉｏｎ１に示すように、ＪＦＥＴ領域１３０とボディ領域１４との界面Ｆ１の近傍に電流が集中してしまう。その結果、半導体装置１００のオン抵抗が高くなってしまう。
【００１７】
一方、図３の半導体装置１では、ＪＦＥＴ領域１３の少なくとも一部の領域である領域Ａ１は、ＪＦＥＴ領域１３とボディ領域１４との界面Ｆ２から図３の左右方向に遠ざかることに応じて不純物濃度が高くなるような濃度勾配を備えている。すなわち、ＪＦＥＴ領域１３には、界面Ｆ２から遠ざかるほど低抵抗になる電流経路が存在している。従って半導体装置１のターンオン時には、図３の電流Ｉｏｎ２に示すように、より不純物濃度が高い領域を経由した電流経路を形成することができる。すなわち、図２の電流Ｉｏｎ１に比して、図３の電流Ｉｏｎ２を、ＪＦＥＴ領域１３全体に分散して流すことができる。ＪＦＥＴ領域１３での電流集中を緩和できるため、半導体装置１のオン抵抗を低減することが可能となる。
【００１８】
また、ボディ領域１４の下面Ｂ１の端部である領域Ｅ１には、半導体装置１のオフ時に電界が集中する。本実施例の半導体装置１では、ＪＦＥＴ領域１３において、最も不純物濃度が低い第１層１３ａよりも不純物濃度が高い第２層１３ｂ〜第４層１３ｄは、ボディ領域１４の下面Ｂ１よりも上方側に配置されている。また最も不純物濃度が低い第１層１３ａのみが、ボディ領域１４に接している。これにより、低濃度のＰＮ接合を形成することで領域Ｅ１近傍の空乏層を広げることができるため、領域Ｅ１の電界集中を緩和することができる。半導体装置１の耐圧を確保することが可能となる。
【００１９】
（半導体装置１の製造方法）
図４〜図９を参照し、半導体装置１の製造方法を説明する。まず、図４に示されるように、Ｎ型基板１１上にドリフト領域１２およびボディ領域１４をエピタキシャル成長させた窒化物半導体層１０を準備する。
【００２０】
図５に示されるように、周知のフォトリソグラフィ技術を用いてマスク４０を形成する。ドライエッチング法により、窒化物半導体層１０の表面から深さ方向に伸びる溝ＴＲ１を形成する。溝ＴＲ１は、ＪＦＥＴ領域１３（図１参照）に対応する位置に形成される。
【００２１】
図６に示されるように、窒化物半導体層１０の表面に第１層１３ａをエピタキシャル成長させる。これにより第１層１３ａが、溝ＴＲ１の底面および側壁に成膜される。第１層１３ａの不純物濃度は、ドリフト領域１２の不純物濃度と同濃度以下とされる。第１層１３ａは、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によってエピタキシャル成長させてもよい。
【００２２】
図７に示されるように、窒化物半導体層１０の表面に、第２層１３ｂ〜第４層１３ｄを順にエピタキシャル成長させる。第１層１３ａから第４層１３ｄになるに従って、不純物濃度が高くなる。なお、第１層１３ａ〜第４層１３ｄは、原料ガスに含まれる不純物濃度を段階的に不連続に高くすることで形成することができる。従って、第１層１３ａ〜第４層１３ｄを作り分けるための追加の工程は不要であるため、追加のコストは発生しない。なお、ＣＶＤ装置のチャンバを開放することなく、第１層１３ａ〜第４層１３ｄを連続的に成長させてもよい。
【００２３】
図８に示されるように、ＣＭＰ技術を利用して、ボディ領域１４の表面が露出するまで、第１層１３ａ〜第４層１３ｄを除去する。これにより、第１層１３ａ〜第３層１３ｃは、溝ＴＲ１内において断面凹形状に加工される。また第４層１３ｄは、第３層１３ｃによって形成された溝に埋め込まれた形状に加工される。これにより、ＪＦＥＴ領域１３が形成される。
【００２４】
図９に示されるように、周知のフォトリソグラフィ技術およびイオン注入技術を利用して、ボディ領域１４の一部にシリコン（Ｓｉ）を注入し、ソース領域１６を形成する。アニールによってソース領域１６を活性化する。次に、周知のフォトリソグラフィ技術およびドライエッチング技術を利用して、ゲート絶縁膜３４を形成し、ポストアニールする。
【００２５】
最後に、窒化物半導体層１０の上面側にゲート電極３２およびソース電極２４を形成するとともに、下面側にドレイン電極２２を形成する。これにより、図１に示す半導体装置１が完成する。
【実施例２】
【００２６】
図１０に、実施例２の半導体装置１ａの要部断面図を模式的に示す。なお、図１に示す実施例１の半導体装置１と実質的に共通する構成要素については共通の符号を付し、その説明を省略する。実施例１の半導体装置１と対比すると、実施例２の半導体装置１ａは、ＪＦＥＴ領域１３に低濃度領域１３ｅが備えられている点で特徴を有する。
【００２７】
低濃度領域１３ｅの効果を説明する。前述したように、ボディ領域１４の下面端部の領域Ｅ２には、半導体装置１ａのオフ時に高電界が印加される。実施例２の半導体装置１ａでは、その領域Ｅ２に低濃度領域１３ｅが配置されている。低濃度領域１３ｅは、第１層１３ａおよびドリフト領域１２よりもＮ型不純物の濃度が低いＧａＮである。よって、実施例１の領域Ｅ１に形成されているＰＮ接合よりも、さらに低濃度のＰＮ接合を、実施例２の領域Ｅ２に形成することができる。領域Ｅ２近傍の空乏層をさらに広げることができるため、半導体装置１ａのさらなる高耐圧化を図ることが可能となる。
【００２８】
また、低濃度領域１３ｅは、第１層１３ａおよびドリフト領域１２よりも高抵抗な層である。しかし、低濃度領域１３ｅの窒化物半導体層１０の表面と平行な方向の幅Ｗ１を、半導体装置１ａがオン時の空乏層ＤＬの幅Ｗ２（図３参照）よりも小さくすることにより、低濃度領域１３ｅを避けるように電流経路を形成することができる。これにより、半導体装置１ａのオン抵抗が増加してしまうことがない。
【００２９】
（半導体装置１ａの製造方法）
図１１〜図１３を参照し、半導体装置１ａの製造方法を説明する。なお、実施例１の半導体装置１と実質的に共通する工程については説明を省略する。図５に示す溝ＴＲ１を形成した後に、図１１に進む。
【００３０】
図１１に示されるように、窒化物半導体層１０の表面に低濃度層１３Ｅをエピタキシャル成長させる。次に、図１２に示されるように、低濃度層１３Ｅを等方エッチングする。これにより、エッチングレートが低い溝ＴＲ１の底の隅部に、低濃度領域１３ｅを自己整合的に形成することができる。
【００３１】
図１３に示されるように、窒化物半導体層１０の表面に第１層１３ａをエピタキシャル成長させる。以後は、実施例１の図７以降の工程を実施する。これにより、図１０に示す半導体装置１ａが完成する。
【００３２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００３３】
（変形例）
濃度勾配を備えたＪＦＥＴ領域１３を形成する工程（図６、図７）では、Ｎ型の不純物濃度を不連続に高くする形態を説明したが、この形態に限られない。不純物濃度を連続的に上昇させながらＪＦＥＴ領域を形成してもよい。これにより、ＪＦＥＴ領域とボディ領域との界面から遠ざかることに応じて連続的にグラデーションを有して不純物濃度が高くなるとともに、ＪＦＥＴ領域とドリフト領域との界面から垂直上方向に遠ざかることに応じて連続的にグラデーションを有して不純物濃度が高くなるようなＪＦＥＴ領域を形成することができる。不純物濃度が異なる層同士の界面をなくすことができるため、濃度差の界面が存在する場合に比して、ＪＦＥＴ領域の全体にさらに分散してオン電流を流すことが可能となる。
【００３４】
本実施例では、ＪＦＥＴ領域１３が第１層１３ａ〜第４層１３ｄの４層で構成される場合を説明したが、この形態に限られない。３層以下や５層以上であっても、本明細書に記載した効果を得ることが可能である。
【００３５】
本実施例では、ドリフト領域１２、ボディ領域１４、ソース領域１６、及びＪＦＥＴ領域１３がいずれもＧａＮで構成されているが、必要に応じて、一部の層及び／又は領域が異なる半導体で構成されていてもよい。異なる半導体の一例としては、ＳｉＣ、ＧａＡｓ、Ｓｉ、などが挙げられる。
【００３６】
ドレイン電極２２は、第１電極の一例である。Ｎ型は、第１導電型の一例である。ドリフト領域１２は、第１領域の一例である。Ｐ型は、第２導電型の一例である。ボディ領域１４は、第２領域の一例である。ＪＦＥＴ領域１３は、特定領域の一例である。ソース領域１６は、第３領域の一例である。ソース電極２４は、第２電極の一例である。
【符号の説明】
【００３７】
１、１ａ：半導体装置
１０：窒化物半導体層
１２：ドリフト領域
１３：ＪＦＥＴ領域
１３ａ：第１層
１３ｂ：第２層
１３ｃ：第３層
１３ｄ：第４層
１３ｅ：低濃度領域
１４：ボディ領域
１６：ソース領域
２２：ドレイン電極
２４：ソース電極
３２：ゲート電極
３４：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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