(57)【要約】【課題】一つの実施形態は、動作特性を容易に安定化できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、積層体と半導体柱とゲート絶縁膜とを有する半導体装置が提供される。半導体柱は、積層体を積層方向に貫通する。ゲート絶縁膜は、平面視において半導体柱を囲う。ゲート絶縁膜は、積層体を積層方向に貫通する。積層体は、第１の領域と第２の領域とを有する。第１の領域は、導電膜と第１の絶縁膜とが繰り返し積層方向に配置されている。第２の領域は、第１の領域とゲート絶縁膜との間に位置している。第２の領域は、単位構造と第１の絶縁膜とが繰り返し積層方向に配置されている。単位構造は、第２の絶縁膜と導電膜と第２の絶縁膜とが積層方向に配置された構造である。第２の絶縁膜は、第１の絶縁膜より比誘電率が低い絶縁膜である。【選択図】図３
2019125627.tif 000002
【特許請求の範囲】
【請求項１】
積層体と、
前記積層体を積層方向に貫通する半導体柱と、
平面視において前記半導体柱を囲い、前記積層体を積層方向に貫通するゲート絶縁膜と、
を備え、
前記積層体は、
導電膜と第１の絶縁膜とが繰り返し積層方向に配置された第１の領域と、
前記第１の領域と前記ゲート絶縁膜との間に位置し、単位構造と前記第１の絶縁膜とが繰り返し積層方向に配置された第２の領域と、
を有し、
前記単位構造は、前記第１の絶縁膜より比誘電率が低い第２の絶縁膜と前記導電膜と前記第２の絶縁膜とが積層方向に配置された構造である
半導体装置。
【請求項２】
前記第２の領域における前記導電膜は、前記第１の領域における前記導電膜に接続されており、前記第１の領域における前記導電膜より薄い
請求項１に記載の半導体装置。
【請求項３】
前記第２の領域における前記単位構造の厚さは、前記第１の領域における前記導電膜の厚さと均等である
請求項２に記載の半導体装置。
【請求項４】
前記第１の領域における前記第１の絶縁膜と前記導電膜との界面は、前記第２の領域における前記第１の絶縁膜と前記第２の絶縁膜との界面と略同一平面上に位置している
請求項２又は３に記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、前記ゲート絶縁膜の主面に接続されている
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の絶縁膜は、前記ゲート絶縁膜の主面から前記第１の領域へ向かう方向へ５ｎｍ以上の長さで延びている
請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
３次元構造を有する半導体装置では、導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて構成され得る。このとき、半導体装置の動作特性を安定化することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−９８４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、動作特性を容易に安定化できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、積層体と半導体柱とゲート絶縁膜とを有する半導体装置が提供される。半導体柱は、積層体を積層方向に貫通する。ゲート絶縁膜は、平面視において半導体柱を囲う。ゲート絶縁膜は、積層体を積層方向に貫通する。積層体は、第１の領域と第２の領域とを有する。第１の領域は、導電膜と第１の絶縁膜とが繰り返し積層方向に配置されている。第２の領域は、第１の領域とゲート絶縁膜との間に位置している。第２の領域は、単位構造と第１の絶縁膜とが繰り返し積層方向に配置されている。単位構造は、第２の絶縁膜と導電膜と第２の絶縁膜とが積層方向に配置された構造である。第２の絶縁膜は、第１の絶縁膜より比誘電率が低い絶縁膜である。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体装置の構成を示す斜視図である。
【図２】図２は、実施形態に係る半導体装置の構成を示す平面方向の断面図である。
【図３】図３は、実施形態に係る半導体装置の構成を示す垂直方向の断面図である。
【図４】図４は、実施形態に係る半導体装置の構成を示す垂直方向の拡大断面図である。
【図５】図５は、実施形態に係る半導体装置の特性を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
半導体装置では、導電膜と絶縁膜とが交互に積層された積層体が柱状の半導体柱で貫通されて３次元的なメモリセルの配列が構成されることがある。この半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。半導体装置が３次元的なメモリである場合、導電膜と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリアレイ領域が構成される。
【０００９】
３次元的にメモリセルが配列されたメモリアレイ領域において、メモリセル（メモリトランジスタ）の配置密度を向上するため垂直方向に隣接するメモリセルの間隔を小さくすると、垂直方向に隣接するメモリセル間におけるカップリング容量が無視できなくなる。これにより、垂直方向に隣接するメモリセルとの間のカップリング容量によりコントロールゲート又はアクティブ領域の電位が不安定になるので、メモリセルが誤動作する可能性がある。半導体装置の動作特性を安定化させるためには、垂直方向に隣接するメモリセル（メモリトランジスタ）間のカップリング容量を抑制することが望まれる。
【００１０】
そこで、本実施形態では、半導体装置において、導電膜と絶縁膜とが交互に積層された積層領域と半導体柱との間に絶縁膜より比誘電率が低い他の絶縁膜が導電膜及び絶縁膜の間に積層された他の積層領域を設けることで、半導体装置の動作特性の安定化を図る。
【００１１】
具体的には、半導体装置１は、図１〜図３に示すように構成される。図１は、半導体装置１の構成を示す斜視図である。図１では、図示の簡略化のため、絶縁部分についての図示を省略している。図２は、半導体装置１の構成を示す平面方向の断面図であり、図１の構成をＡ−Ａ’線に沿って切った場合の断面を示す断面図である。図３は、半導体装置１の構成を示す垂直方向の断面図であり、図２の構成をＢ−Ｂ’線に沿って切った場合の断面を示す断面図である。以下では、基板ＳＢの主面ＳＢａに垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。また、Ｚ方向における基板ＳＢから導電膜ＢＬに向う方向を＋Ｚ方向と呼び、Ｚ方向における導電膜ＢＬから基板ＳＢに向う方向を−Ｚ方向と呼ぶこともある。Ｘ方向における図１の手前側から奥行側に向う方向を＋Ｘ方向と呼び、Ｘ方向における図１の奥行側から手前側に向う方向を−Ｘ方向と呼ぶこともある。Ｙ方向における図１の左側から右側に向う方向を＋Ｙ方向と呼び、Ｙ方向における図１の右側から左側に向う方向を−Ｙ方向と呼ぶこともある。
【００１２】
回路的にみると、半導体装置１は、メモリアレイ領域とメモリアレイ領域を制御する制御回路が配された周辺領域とを有する。メモリアレイ領域は、複数のメモリストリングＭＳを有する。複数のメモリストリングＭＳは、メモリアレイ領域において２次元的に（Ｘ方向及びＹ方向に）配列されている。各メモリストリングＭＳは，複数のメモリトランジスタＭＴ、選択ゲートトランジスタＳＴ，ＤＴ、バックゲートトランジスタＢＴを含む。複数のメモリトランジスタＭＴは、電気的に直列接続されており、選択ゲートトランジスタＳＴ，ＤＴは、複数のメモリトランジスタＭＴの直列接続の両端に接続され、バックゲートトランジスタＢＴは、複数のメモリトランジスタＭＴの直列接続の中間に電気的に挿入されている。図１における点ＯＰが原点とされＸ方向・Ｙ方向・Ｚ方向にそれぞれ座標値が割り当てられた場合、３次元的に配列された複数のメモリトランジスタＭＴのうち略同じＹ座標でＸ方向に並んだ複数のメモリトランジスタＭＴは、ワードラインとしての導電膜ＷＬを共有し、制御回路から同じ制御電圧が供給され得る。
【００１３】
構造的にみると、半導体装置１は、図１、図３に示すように、＋Ｚ方向に向かって、下地構造ＵＳＴ、積層体ＳＳＴ、配線構造ＬＳＴが順に積層され、柱状体ＰＬ及びゲート絶縁膜ＧＦがＺ方向に積層体ＳＳＴを貫通している。柱状体ＰＬは、主としてＺ方向を軸とする円柱形状を有し、ゲート絶縁膜ＧＦは、主としてＺ方向を軸とする円筒形状を有している。柱状体ＰＬは、ＺＹ断面視において略Ｕ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。ゲート絶縁膜ＧＦは、柱状体ＰＬと積層体ＳＳＴとの間に配されている。各ゲート絶縁膜ＧＦは、ＸＹ平面視において、柱状体ＰＬの周囲を囲っている。各ゲート絶縁膜ＧＦは、ＸＺ断面視において、半導体柱ＳＰの側面に接触しながら主としてＺ方向に延びている。ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成される。メモリアレイ領域では、ゲート絶縁膜ＧＦにおける柱状体ＰＬと導電膜ＷＬとが交差する領域に電荷が蓄積され得る。このとき、導電膜ＷＬは、メモリセルにおけるコントロールゲートとして機能し得る。
【００１４】
配線構造ＬＳＴは、略Ｙ方向に延びたビットラインとしての導電膜ＢＬと略Ｘ方向に延びたソースラインとしての導電膜ＳＬとを有する。柱状体ＰＬは、導電膜ＢＬから−Ｚ方向に延びて積層体ＳＳＴを貫通し、下地構造ＵＳＴを＋Ｙ方向に延び、＋Ｚ方向に延びて再び積層体ＳＳＴを貫通し、導電膜ＳＬに接続されている。柱状体ＰＬは、導電膜ＢＬ（ビットライン）及び導電膜ＳＬ（ソースライン）の間に電気的に接続されたメモリストリングＭＳに対応している。
【００１５】
各柱状体ＰＬは、図２及び図３に示すように、コア絶縁膜ＣＲ及び半導体柱ＳＭを有する。コア絶縁膜ＣＲは、柱状体ＰＬの中心軸近傍に配され柱状体ＰＬの中心軸に沿って延びている。コア絶縁膜ＣＲは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。半導体柱ＳＭは、コア絶縁膜ＣＲを外側から囲むように配され柱状体ＰＬの中心軸に沿って延びている。半導体柱ＳＭは、メモリストリングＭＳにおけるチャネル領域（アクティブ領域）を含み、半導体（例えば、シリコン）を主成分とする材料で形成される。
【００１６】
ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成され、例えば、ＯＮＯ型の３層構造を有する。ゲート絶縁膜ＧＦは、図３に示すように、絶縁膜ＩＦ３，ＩＦ４，ＩＦ５を有する。絶縁膜ＩＦ３は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁膜ＩＦ４は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜ＩＦ５は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【００１７】
下地構造ＵＳＴは、基板ＳＢ、絶縁膜ＩＦ０、導電膜ＢＧが順に積層されている。基板ＳＢは、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板ＳＢの主面ＳＢａは、絶縁膜ＩＦ０で覆われている。絶縁膜ＩＦ０は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁膜ＩＦ０の上には、導電膜ＢＧが配されている。導電膜ＢＧは、制御回路からの制御電圧をバックゲートトランジスタＢＴのゲートに供給するバックゲートラインとして機能し、導電物（例えば、不純物が添加され導電性が付与されたシリコン）を主成分とする材料で形成され得る。
【００１８】
積層体ＳＳＴは、Ｚ方向に貫通する複数の柱状体ＰＬに対応して、複数の領域（複数の第１の領域）ＲＧ１及び複数の領域（複数の第２の領域）ＲＧ２を有する。各領域ＲＧ２は、図２に示すように、ＸＹ断面視において各柱状体ＰＬを囲む。各領域ＲＧ２は、領域ＲＧ１と柱状体ＰＬの半導体柱ＳＭとの間に配されている。各領域ＲＧ１は、図１における点ＯＰが原点とされＸ方向・Ｙ方向・Ｚ方向にそれぞれ座標値が割り当てられた場合における略同じＹ座標でＸ方向に並ぶ複数の柱状体ＰＬとそれらを囲む複数の領域ＲＧ２とを囲むとともにＸ方向に延びている。隣接する領域ＲＧ１の間には層間絶縁膜ＩＦが配されている。層間絶縁膜ＩＦは、Ｘ方向及びＺ方向に延びている。層間絶縁膜ＩＦは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【００１９】
各領域ＲＧ１では、導電膜ＷＬと絶縁膜ＩＦ１とが交互に繰り返し積層されている。図３の場合、下地構造ＵＳＴの上に、絶縁膜ＩＦ１−１、導電膜ＷＬ−１、絶縁膜ＩＦ１−２、導電膜ＷＬ−２、絶縁膜ＩＦ１−３、導電膜ＷＬ−３、絶縁膜ＩＦ１−４、導電膜ＷＬ−４、絶縁膜ＩＦ１−５、導電膜ＳＧＤＬ、絶縁膜ＩＦ１−６が順に積層されている。各導電膜ＷＬ（ＷＬ−１〜ＷＬ−４を区別しないときは単にＷＬとする）は、制御回路からの制御電圧をメモリトランジスタＭＴのコントロールゲートに供給するワードラインとして機能し、導電物（例えば、タングステン）を主成分とする材料で形成され得る。導電膜ＳＧＤＬは、制御回路からの制御電圧をドレイン側の選択ゲートトランジスタＤＴに供給する選択ゲートラインとして機能し、導電物（例えば、タングステン）を主成分とする材料で形成され得る。同様に、導電膜ＳＧＳＬ（図１参照）は、制御回路からの制御電圧をソース側の選択ゲートトランジスタＳＴに供給する選択ゲートラインとして機能し、導電物（例えば、タングステン）を主成分とする材料で形成され得る。各絶縁膜ＩＦ１（ＩＦ１−１〜ＩＦ１−６を区別しないときは単にＩＦ１とする）は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【００２０】
各領域ＲＧ２は、領域ＲＧ１と半導体柱ＳＭとの間に配されている。各領域ＲＧ２では、絶縁膜（第２の絶縁膜）ＩＦ２と導電膜ＷＬと絶縁膜（第２の絶縁膜）ＩＦ２と絶縁膜（第１の絶縁膜）ＩＦ１とが繰り返し積層されている。すなわち、絶縁膜（第２の絶縁膜）ＩＦ２と導電膜ＷＬと絶縁膜（第２の絶縁膜）ＩＦ２とが順に積層された構造を繰り返しの単位の１つを構成するという意味で単位構造ＵＳと呼ぶことにすると、各領域ＲＧ２では、単位構造ＵＳと絶縁膜ＩＦ１とが交互に繰り返し積層されている。図３の場合、下地構造ＵＳＴの上に、絶縁膜ＩＦ１−１、単位構造ＵＳ−１、絶縁膜ＩＦ１−２、単位構造ＵＳ−２、絶縁膜ＩＦ１−３、単位構造ＵＳ−３、絶縁膜ＩＦ１−４、単位構造ＵＳ−４、絶縁膜ＩＦ１−５、単位構造ＵＳ−５、絶縁膜ＩＦ１−６が順に積層されている。単位構造ＵＳ−１では、絶縁膜ＩＦ２−１と導電膜ＷＬ−１と絶縁膜ＩＦ２−２とが順に積層されている。単位構造ＵＳ−２では、絶縁膜ＩＦ２−３と導電膜ＷＬ−２と絶縁膜ＩＦ２−４とが順に積層されている。単位構造ＵＳ−３では、絶縁膜ＩＦ２−５と導電膜ＷＬ−３と絶縁膜ＩＦ２−６とが順に積層されている。単位構造ＵＳ−４では、絶縁膜ＩＦ２−７と導電膜ＷＬ−４がと絶縁膜ＩＦ２−８とが順に積層されている。単位構造ＵＳ−５では、絶縁膜ＩＦ２−９と導電膜ＳＧＤＬと絶縁膜ＩＦ２−１０とが順に積層されている。なお、単位構造ＵＳのＺ方向幅は、領域ＲＧ１における導電膜ＷＬのＺ方向幅と略均等である。
【００２１】
各領域ＲＧ２では、Ｚ方向に並ぶ複数の導電膜ＷＬが絶縁膜ＩＦ１及び絶縁膜ＩＦ２を間にして隔てられている。例えば、導電膜ＷＬ−１と導電膜ＷＬ−２とが絶縁膜ＩＦ２−２、絶縁膜ＩＦ１−２及び絶縁膜ＩＦ２−３を間にして隔てられている。導電膜ＷＬ−２と導電膜ＷＬ−３とが絶縁膜ＩＦ２−４、絶縁膜ＩＦ１−３及び絶縁膜ＩＦ２−５を間にして隔てられている。導電膜ＷＬ−３と導電膜ＷＬ−４とが絶縁膜ＩＦ２−６、絶縁膜ＩＦ１−４及び絶縁膜ＩＦ２−７を間にして隔てられている。導電膜ＷＬ−４と導電膜ＳＧＤＬとが絶縁膜ＩＦ２−８、絶縁膜ＩＦ１−５及び絶縁膜ＩＦ２−９を間にして隔てられている。
【００２２】
なお、図３に示すように、各領域ＲＧ２と下地構造ＵＳＴの導電膜ＢＧとの境界に絶縁膜ＩＦ２−０が配されていてもよい。これにより、導電膜ＢＧと導電膜ＷＬ−１とが絶縁膜ＩＦ２−０、絶縁膜ＩＦ１−１及び絶縁膜ＩＦ２−１を間にして隔てられている。
【００２３】
各絶縁膜ＩＦ２（ＩＦ２−１〜ＩＦ２−１０を区別しないときは単にＩＦ２とする）は、各絶縁膜ＩＦ１より比誘電率が低い。絶縁膜ＩＦ１及び絶縁膜ＩＦ２がそれぞれシリコン酸化物を主成分とする材料で形成されている場合、絶縁膜ＩＦ２の酸素濃度を絶縁膜ＩＦ１の酸素濃度より高くすることで、絶縁膜ＩＦ２の比誘電率を絶縁膜ＩＦ１の比誘電率より低くすることができる。例えば、絶縁膜ＩＦ２の酸素濃度を１０〜５０原子％とすることができ、絶縁膜ＩＦ１の酸素濃度を０．１〜数原子％とすることができる。または、シリコン酸化物を主成分とする材料で絶縁膜ＩＦ１を形成しカーボン含有シリコン酸化物（ＳｉＯＣ）を主成分とする材料で絶縁膜ＩＦ２を形成することでも、絶縁膜ＩＦ２の比誘電率を絶縁膜ＩＦ１の比誘電率より低くすることができる。
【００２４】
これにより、Ｚ方向に並ぶ複数の導電膜ＷＬに対応した垂直方向に隣接するメモリセル（メモリトランジスタ）は、そのコントロールゲート間に絶縁膜ＩＦ１だけでなく絶縁膜ＩＦ１より比誘電率が低い絶縁膜ＩＦ２が介在しているので、両者の間のカップリング容量を容易に抑制できる。この結果、垂直方向に隣接するメモリセル（メモリトランジスタ）の間隔を小さくした場合に、カップリング容量に起因したメモリトランジスタの誤動作を低減できる。
【００２５】
例えば、導電膜ＷＬ−１に対応したメモリトランジスタＭＴ−１と導電膜ＷＬ−２に対応したメモリトランジスタＭＴ−２との間隔が小さくなっても、導電膜ＷＬ−１と導電膜ＷＬ−２とが絶縁膜ＩＦ２−２、絶縁膜ＩＦ１−２及び絶縁膜ＩＦ２−３を間にして隔てられているので、導電膜ＷＬ−１における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−１のコントロールゲート）と導電膜ＷＬ−２における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−２のコントロールゲート）との間のカップリング容量を許容レベルまで容易に低減できる。導電膜ＷＬ−２に対応したメモリトランジスタＭＴ−２と導電膜ＷＬ−３に対応したメモリトランジスタＭＴ−３との間隔が小さくなっても、導電膜ＷＬ−２と導電膜ＷＬ−３とが絶縁膜ＩＦ２−４、絶縁膜ＩＦ１−３及び絶縁膜ＩＦ２−５を間にして隔てられているので、導電膜ＷＬ−２における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−２のコントロールゲート）と導電膜ＷＬ−３における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−３のコントロールゲート）との間のカップリング容量を許容レベルまで容易に低減できる。導電膜ＷＬ−３に対応したメモリトランジスタＭＴ−３と導電膜ＷＬ−４に対応したメモリトランジスタＭＴ−４との間隔が小さくなっても、導電膜ＷＬ−３と導電膜ＷＬ−４とが絶縁膜ＩＦ２−６、絶縁膜ＩＦ１−４及び絶縁膜ＩＦ２−７を間にして隔てられているので、導電膜ＷＬ−３における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−３のコントロールゲート）と導電膜ＷＬ−４における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−４のコントロールゲート）との間のカップリング容量を許容レベルまで容易に低減できる。導電膜ＷＬ−４に対応したメモリトランジスタＭＴ−４と導電膜ＳＧＤＬに対応した選択ゲートトランジスタＤＴとの間隔が小さくなっても、導電膜ＷＬ−４と導電膜ＳＧＤＬとが絶縁膜ＩＦ２−８、絶縁膜ＩＦ１−５及び絶縁膜ＩＦ２−９を間にして隔てられているので、導電膜ＷＬ−４における半導体柱ＳＭとの交差部分（メモリトランジスタＭＴ−４のコントロールゲート）と導電膜ＷＬ−４における半導体柱ＳＭとの交差部分（選択ゲートトランジスタＤＴのゲート）との間のカップリング容量を許容レベルまで容易に低減できる。
【００２６】
各絶縁膜ＩＦ２は、絶縁膜ＩＦ３の主面（領域ＲＧ２側の主面）に接続されている。これに応じて、絶縁膜ＩＦ３の比誘電率を各絶縁膜ＩＦ２の比誘電率に略等しくすることができる。すなわち、絶縁膜ＩＦ３は、各絶縁膜ＩＦ１より比誘電率が低いものとすることができる。絶縁膜ＩＦ１及び絶縁膜ＩＦ３がそれぞれシリコン酸化物を主成分とする材料で形成されている場合、絶縁膜ＩＦ３の酸素濃度を絶縁膜ＩＦ１の酸素濃度より高くすることで、絶縁膜ＩＦ３の比誘電率を絶縁膜ＩＦ１の比誘電率より低くすることができる。あるいは、シリコン酸化物を主成分とする材料で絶縁膜ＩＦ１を形成しカーボン含有シリコン酸化物（ＳｉＯＣ）を主成分とする材料で絶縁膜ＩＦ２を形成することでも、絶縁膜ＩＦ２の比誘電率を絶縁膜ＩＦ１の比誘電率より低くすることができる。
【００２７】
領域ＲＧ１及び領域ＲＧ２を比較すると、領域ＲＧ２における導電膜ＷＬは、領域ＲＧ１における導電膜ＷＬに接続されており、領域ＲＧ１における導電膜ＷＬより薄くなっている。
【００２８】
例えば、図４に示すように、領域ＲＧ２における導電膜ＷＬ−２の膜厚をＤ１−２とし、領域ＲＧ１における導電膜ＷＬ−２の膜厚をＤ２−２とすると、次の数式１が成り立つ。図４は、半導体装置１の構成を示す垂直方向の拡大断面図であり、図３におけるＣ部分を拡大して示した断面図である。
Ｄ２−２  ＞  Ｄ１−２  ・・・数式１
【００２９】
同様に、領域ＲＧ２における導電膜ＷＬ−３の膜厚をＤ１−３とし、領域ＲＧ１における導電膜ＷＬ−３の膜厚をＤ２−３とすると、次の数式２が成り立つ。
Ｄ２−３  ＞  Ｄ１−３  ・・・数式２
【００３０】
各メモリトランジスタＭＴは、制御回路から導電膜（ワードライン）ＷＬを介してそのコントロールゲートに印加される電圧が閾値電圧を超えたか否かに応じてオン・オフされる。各メモリトランジスタＭＴの閾値電圧は導電膜ＷＬと半導体柱ＳＭとの交差する領域のＺ方向の長さに応じたゲート長に依存し得る。数式１における膜厚Ｄ１−２は、導電膜ＷＬ−２と半導体柱ＳＭとの交差で構成されるメモリトランジスタＭＴ−２のゲート長に相当する。数式２における膜厚Ｄ１−３は、導電膜ＷＬ−３と半導体柱ＳＭとの交差で構成されるメモリトランジスタＭＴ−３のゲート長に相当する。
【００３１】
例えば、各メモリトランジスタＭＴに要求される閾値電圧に応じたゲート長がＬｇである場合、次の数式３を満たすように各導電膜ＷＬを構成することで、各メモリトランジスタＭＴの閾値電圧の変動を抑制でき、各メモリトランジスタＭＴを安定的にオン・オフ動作できる。すなわち、半導体装置１を安定的に動作させることができる。
Ｄ１−２  ≒  Ｄ１−３  ≒  Ｌｇ  ・・・数式３
【００３２】
また、数式１、数式２を満たすように各導電膜ＷＬを構成することで、各導電膜ＷＬの断面積を増加でき各導電膜ＷＬを低抵抗化できるので、ワードラインとしての導電膜ＷＬの信号伝搬速度を向上できる。これにより、半導体装置１において、各メモリトランジスタＭＴの閾値電圧をゲート長Ｌｇに応じた所望の値に維持しながら各メモリトランジスタＭＴを高速に動作させることができる。
【００３３】
さらに、図３に示すように、領域ＲＧ１における絶縁膜ＩＦ１と導電膜ＷＬとの界面は、領域ＲＧ２における絶縁膜ＩＦ１と絶縁膜ＩＦ２との界面に連続し且つ略同一平面上に位置している。
【００３４】
例えば、図４に示すように、領域ＲＧ２における絶縁膜ＩＦ２−３の膜厚をＤ３−３とし、絶縁膜ＩＦ２−４の膜厚をＤ３−４とすると、次の数式４が成り立つ。
Ｄ２−２  ＝  Ｄ１−２  ＋  Ｄ３−３  ＋Ｄ３−４  ・・・数式４
【００３５】
同様に、領域ＲＧ２における絶縁膜ＩＦ２−５の膜厚をＤ３−５とし、絶縁膜ＩＦ２−６の膜厚をＤ３−６とすると、次の数式５が成り立つ。
Ｄ２−３  ＝  Ｄ１−３  ＋  Ｄ３−５  ＋Ｄ３−６  ・・・数式５
【００３６】
数式４、数式５を示すように半導体装置１を構成することで、数式３を満たしながら数式１、数式２を満たすように半導体装置１を容易に構成できる。なお、導電膜ＷＬ−２及び導電膜ＷＬ−３をＺ方向に隔てる絶縁膜ＩＦ１−３の膜厚Ｄ４−３は、導電膜ＷＬ−２及び導電膜ＷＬ−３の間における絶縁耐圧が許容レベル以上になるような範囲内で薄くすることができる。
【００３７】
また、図３に示すように、絶縁膜ＩＦ３は、領域ＩＦ２と半導体柱ＳＭとの間をＺ方向に沿って延びている。絶縁膜ＩＦ２は、絶縁膜ＩＦ３の領域ＲＧ２に向く主面に接続されている。絶縁膜ＩＦ２は、絶縁膜ＩＦ３の主面から領域ＲＧ１へ向かう方向へ５ｎｍ以上の長さで延びるように構成できる。
【００３８】
例えば、図４に示すように、コア絶縁膜ＣＲを通るＺＸ断面視において、領域ＲＧ２における絶縁膜ＩＦ２−３のＸ方向長さをＬ１−３とし、絶縁膜ＩＦ２−４のＸ方向長さをＬ１−４とし、絶縁膜ＩＦ２−５のＸ方向長さをＬ１−５とし、絶縁膜ＩＦ２−６のＸ方向長さをＬ１−６とすると、次の数式６〜数式９が成り立つ。
Ｌ１−３  ≧  ５（ｎｍ）  ・・・数式６
Ｌ１−４  ≧  ５（ｎｍ）  ・・・数式７
Ｌ１−５  ≧  ５（ｎｍ）  ・・・数式８
Ｌ１−６  ≧  ５（ｎｍ）  ・・・数式９
【００３９】
ここで、仮に、各絶縁膜ＩＦ２の絶縁膜ＩＦ３の主面から領域ＲＧ１へ向かう方向へ延びた長さが５ｎｍ未満である場合、垂直方向に隣接するメモリセル（メモリトランジスタ）のコントロールゲート間に絶縁膜ＩＦ１より比誘電率が低い絶縁膜ＩＦ２を十分に介在させにくくなり、垂直方向に隣接するメモリセル（メモリトランジスタ）間のカップリング容量を許容レベルまで抑制することが困難になる可能性がある。
【００４０】
それに対して、数式６〜数式９に例示されるように構成することで、例えば、図５に示すメモリトランジスタＭＴ−２のコントロールゲートとメモリトランジスタＭＴ−３のコントロールゲートとの間のカップリング容量Ｃｃｐを許容レベルまで容易に抑制できる。すなわち、各絶縁膜ＩＦ２の絶縁膜ＩＦ３の主面から領域ＲＧ１へ向かう方向へ延びた長さを５ｎｍ以上とすることで、垂直方向に隣接するメモリセル（メモリトランジスタ）のコントロールゲート間に絶縁膜ＩＦ１より比誘電率が低い絶縁膜ＩＦ２を十分に介在させることができ、垂直方向に隣接するメモリセル（メモリトランジスタ）間のカップリング容量を許容レベルまで容易に抑制できる。この結果、垂直方向に隣接するメモリセル（メモリトランジスタ）の間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる。
【００４１】
以上のように、実施形態では、半導体装置１において、導電膜ＷＬと絶縁膜ＩＦ１とが交互に積層された積層領域（領域ＲＧ１）と半導体柱ＳＭとの間に絶縁膜ＩＦ１より比誘電率が低い他の絶縁膜ＩＦ２が導電膜ＷＬ及び絶縁膜ＩＦ１の間に積層された他の積層領域（領域ＲＧ２）を設ける。これにより、垂直方向に並ぶ導電膜ＷＬに対応した垂直方向に隣接するメモリセル（メモリトランジスタ）間のカップリング容量を許容レベルまで容易に抑制できるので、半導体装置１の動作特性を容易に安定化できる。
【００４２】
なお、実施形態では、半導体装置１のメモリアレイ領域におけるメモリストリングＭＳに対応した柱状体ＰＬがＺＹ断面視で略Ｕ字形状に形成される場合を例示しているが、実施形態の考え方は柱状体ＰＬがＺＹ断面視で略Ｉ字形状に形成される場合にも適用可能である。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
ＲＧ１  領域、ＲＧ２  領域、ＳＭ  半導体柱、ＳＳＴ  積層体、ＵＳ  単位構造、ＩＦ１，ＩＦ１−１〜ＩＦ１−６  絶縁膜、ＩＦ２，ＩＦ２−１〜ＩＦ２−１０  絶縁膜、ＩＦ３  絶縁膜、ＷＬ，ＷＬ−１〜ＷＬ−４  導電膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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