(57)【要約】【課題】光入射のない動作中に検知されるキャリアレベル（暗電流）を低減できる赤外線検知デバイスを提供する。【解決手段】半導体受光デバイスは、ｎ型半導体領域を含む支持体と、電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられた半導体メサの配列を備えるメサ構造体と、を備え、前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体受光デバイスであって、
ｎ型半導体領域を含む支持体と、
電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられた半導体メサの配列を備えるメサ構造体と、
を備え、
前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、
前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される、半導体受光デバイス。
【請求項２】
前記第１スペーサー半導体層及び前記第２スペーサー半導体層は、それぞれ、ｐ導電性及びｎ導電性を有する、請求項１に記載された半導体受光デバイス。
【請求項３】
前記半導体メサの各々は、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層及び前記第１バリア層を含む、請求項１又は請求項２に記載された半導体受光デバイス。
【請求項４】
前記第１スペーサー半導体層に接続された制御電極を更に備え、
前記半導体メサの各々は、前記ｐ型半導体領域及び前記光吸収層を含み、各半導体メサは、前記第１スペーサー半導体層に到達する側面を有する、請求項１又は請求項２に記載された半導体受光デバイス。
【請求項５】
前記メサ構造体は、前記半導体メサの前記配列を規定する溝を有しており、
前記半導体メサは、前記第１スペーサー半導体層に到達する側面を有し、
前記制御電極は、前記溝の底において前記第１スペーサー半導体層に接触を成す、請求項４に記載された半導体受光デバイス。
【請求項６】
赤外線検知装置であって、
請求項１〜請求項５のいずれか一項に記載された半導体受光デバイスと、
前記半導体受光デバイスにバンプ電極を介して接続された読出半導体装置と、
を備える、赤外線検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体受光デバイス及び赤外線検知装置に関する。
【背景技術】
【０００２】
非特許文献１は、タイプIIの超格子を有する赤外線検知器を開示する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】”Band  engineered  HOT  mid  wave  infrared  detectors  based  on  type-II  InAs/GaSb  strained  layer  superlattices”、  Infrared  Physics  &  Technology、ElSEVIER、2013.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
タイプＩＩ超格子の光吸収層を含む赤外線検知器は、暗電流を低くできる低い動作温度、例えば７７ケルビンにおいて使用される。７７ケルビンより高い温度において動作可能な赤外線検知器は、動作中の冷却に係る負担を軽くする。
【０００５】
本発明の一側面は、光入射のない動作中に検知されるキャリアレベル（暗電流）を低減できる赤外線受光デバイスを提供することを目的とする。本発明の別の側面は、赤外線受光デバイスを含む赤外線検知装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体受光デバイスは、ｎ型半導体領域を含む支持体と、電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられた半導体メサの配列を備えるメサ構造体と、を備え、前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。
【０００７】
本発明の別の側面に係る赤外線検知装置は、半導体受光デバイスと、前記半導体受光デバイスにバンプ電極を介して接続された読み出し半導体装置と、を備える。
【０００８】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【０００９】
以上説明したように、本発明の一側面によれば、光入射のない動作中に検知されるキャリアレベル（暗電流）を低減できる半導体受光デバイスを提供できる。本発明の別の側面によれば、赤外線検知デバイスを含む赤外線検知装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１の（ａ）部は、本実施形態に係る赤外線検知装置を示す斜視図である。図１の（ｂ）部は、本実施形態に係る半導体受光デバイスを示す平面図である。
【図２】図２の（ａ）部は、本実施形態に係る半導体受光デバイスの構造を示し、図２の（ｂ）部は、図２の（ａ）部に示された構造に対応付けたバンドダイアグラムを示す図面である。図２の（ｃ）部は、図２の（ａ）部に示された半導体受光デバイスの半導体メサを示す図面である。
【図３】図３は、本実施形態に係る半導体受光デバイスによって提供されるバンドダイアグラムを示す。
【図４】図４は、図１の（ａ）部に示されたＩＶ−ＩＶ線に沿ってとられた断面を模式的に示す図面である。
【図５】図５は、図１の（ａ）部に示されたＶ−Ｖ線に沿ってとられた断面を模式的に示す図面である。
【図６】図６は、図１の（ａ）部に示されたＶＩ−ＶＩ線に沿ってとられた断面を模式的に示す図面である。
【図７】図７は、図１の（ａ）部に示されたＶＩＩ−ＶＩＩ線に沿ってとられた断面を模式的に示す図面である。
【図８】図８は、半導体メサにおけるバリア構造内の電子障壁ＥＢ１と制御電極上の電圧との関係を模式的に示す図面である。
【図９】図９の（ａ）部及び（ｂ）部は、実験例に係る半導体受光デバイスのメサ構造体内の半導体メサ及びバンドダイアグラムを模式的に示す図面である。
【図１０】図１０は、実験例に係る半導体受光デバイスＣ及び半導体受光デバイスＤの暗電流特性を示す図面である。
【図１１】図１１は、実験例に係る半導体受光デバイスＤの暗電流特性ＤＣ及び光応答特性ＰＣを示す図面である。
【図１２】図１２は、図１１の測定において半導体受光デバイスＤの制御電極への印加電圧及びアノード・カソード間への印加電圧の時間変化を示す図面である。
【図１３】図１３は、本実施形態に係る半導体受光デバイスを作製する方法における主要な工程を模式的に示す図面である。
【図１４】図１４は、本実施形態に係る半導体受光デバイスを作製する方法における主要な工程を模式的に示す図面である。
【図１５】図１５は、本実施形態に係る半導体受光デバイスを作製する方法における主要な工程を模式的に示す図面である。
【発明を実施するための形態】
【００１１】
いくつかの具体例を説明する。
【００１２】
具体例に係る半導体受光デバイスは、（ａ）ｎ型半導体領域を含む支持体と、（ｂ）電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられた半導体メサの配列を備えるメサ構造体と、を備え、前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。
【００１３】
半導体受光デバイスによれば、半導体受光デバイス内の狭バンドギャップの半導体は、動作温度に依存した熱的励起により電子正孔対を生成する。該電子正孔対のうちの電子は、ｎ型半導体領域へ向かう。第１バリア層は、光吸収層とｎ型半導体領域との間に設けられ、ｎ型半導体領域へ向かう電子に対する障壁を提供する。熱的励起された電子のうちの或る量の電子は、電子障壁を乗り越えることができない。これは、結果として、暗電流の低減になる。また、光吸収層は、入射光に応答してｐｎ接合の空乏層において光キャリアを生成する。光キャリアのうちの或る量の電子は、第１バリア層の電子障壁を越えて光電流となり、ｎ型半導体領域にドリフトする。
【００１４】
具体例に係る半導体受光デバイスでは、前記第１スペーサー半導体層及び前記第２スペーサー半導体層は、それぞれ、ｐ導電性及びｎ導電性を有する。
【００１５】
半導体受光デバイスによれば、ｐ導電性及びｎ導電性をそれぞれ有する第１スペーサー半導体層及び第２スペーサー半導体層は、バリア構造にｐｎ接合を提供できる。第２スペーサー半導体層の導電型と反対の導電型を有する第１スペーサー半導体層は、第１バリア層を乗り越えない電子の再結合を容易にする。
【００１６】
具体例に係る半導体受光デバイスでは、前記半導体メサの各々は、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層及び前記第１バリア層を含む。
【００１７】
半導体受光デバイスによれば、バリア構造は、アノード電極及びカソード電極とは別に、第１スペーサー半導体層と第２スペーサー半導体層との間の第１バリア層の電子障壁の高さを調整できる追加の電極を用いない。
【００１８】
具体例に係る半導体受光デバイスは、前記第１スペーサー半導体層に接続された制御電極を更に備え、前記半導体メサの各々は、前記ｐ型半導体領域及び前記光吸収層を含み、各半導体メサは、前記第１スペーサー半導体層に到達する側面を有する。
【００１９】
半導体受光デバイスによれば、アノード電極及びカソード電極と異なる制御電極をバリア構造に提供できる。制御電極は、第１スペーサー半導体層に接続されて、制御電極とカソード電極との電位差に応じた電界をバリア構造に印加できる。この電界の印加によれば、第１スペーサー半導体層と第２スペーサー半導体層との間の第１バリア層の電子障壁の高さを調整できる。
【００２０】
具体例に係る半導体受光デバイスでは、前記メサ構造体は、前記半導体メサの前記配列を規定する溝を有しており、前記半導体メサは、第１スペーサー半導体層に到達する側面を有し、前記制御電極は、前記溝の底において前記第１スペーサー半導体層に接触を成す。
【００２１】
半導体受光デバイスによれば、制御電極は、溝の底において第１スペーサー半導体層に接続される。
【００２２】
具体例に係る赤外線検知装置は、（ａ）半導体受光デバイスと、（ｂ）前記半導体受光デバイスにバンプ電極を介して接続された読み出し半導体装置と、を備える。
【００２３】
赤外線検知装置によれば、光入射のない動作中に検知されるキャリアレベルを低減できる。
【００２４】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の赤外線検知装置、半導体受光デバイス、及び半導体受光デバイスを作製する方法に係る実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２５】
図１の（ａ）部は、本実施形態に係る赤外線検知装置を示す斜視図である。図１の（ｂ）部は、本実施形態に係る半導体受光デバイスの主要部を示す平面図である。赤外線検知装置１０は、半導体受光デバイス１１及び読出半導体装置１２を含み、読出半導体装置１２は、半導体受光デバイス１１に接続される。赤外線検知装置１０は、更に、半導体受光デバイス１１と読出半導体装置１２との間を満たすアンダーフィル１４を含む。アンダーフィル１４は、例えばエポキシ樹脂といった樹脂体を備える。
【００２６】
半導体受光デバイス１１は、支持体１３及びメサ構造体１５を備える。メサ構造体１５は、支持体１３上に設けられた半導体メサ３５の配列ＡＲＹを備える。支持体１３は、第１領域１３ａ及び第２領域１３ｂを含む。第２領域１３ｂは、第１領域１３ａの外側に位置する。第１領域１３ａは、メサ構造体１５、具体的には半導体メサ３５の配列ＡＲＹを搭載する。図１の（ｂ）部を参照すると、個々の半導体メサ３５の位置を「Ｐ」で表す。
【００２７】
図２の（ａ）部は、本実施形態に係る半導体受光デバイスの構造を示し、図２の（ｂ）部は、図２の（ａ）部に示された構造に対応付けたバンドダイアグラムを示す図面であり、図２の（ｃ）部は、図２の（ａ）部に示された半導体受光デバイスにおける単一の半導体メサを示す図面である。
【００２８】
図２の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、メサ構造体１５、具体的には半導体メサ３５は、電子障壁ＥＢ１を提供するバリア構造１９、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層２１、及びｐ型半導体領域２３を含む。光吸収層２１は、赤外線を感応できるバンドギャップを提供できるＩＩＩ−Ｖ化合物半導体を備える。光吸収層２１は、超格子構造及び／又はバルク半導体を含むことができる。メサ構造体１５は、半導体メサ３５の配列ＡＲＹを規定する溝ＧＶを有しており、溝ＧＶは、図１の（ｂ）部に破線で示される。
【００２９】
バリア構造１９は、電子障壁ＥＢ１を提供する。バリア構造１９は、第１スペーサー半導体層２５、第１バリア層２７及び第２スペーサー半導体層２９を含む。半導体受光デバイス１１では、ｐ型半導体領域２３、光吸収層２１、第１スペーサー半導体層２５、第１バリア層２７、第２スペーサー半導体層２９、及びｎ型半導体領域１７は、第１軸Ａｘ１の方向に配置される。
【００３０】
半導体受光デバイス１１によれば、狭バンドギャップの半導体は、動作温度に依存した熱的励起により電子正孔対を生成する。該電子正孔対のうちの電子は、ｎ型半導体領域１７へ向かう。第１バリア層２７は、光吸収層２１とｎ型半導体領域１７との間に設けられ、ｎ型半導体領域１７へ向かう電子に対する障壁（ＥＢ１）を提供する。熱的励起された電子のうちの或る量の電子は、電子障壁ＥＢ１を乗り越えることができない。これは、結果として、暗電流の低減になる。また、光吸収層２１は、入射光ＬＩＮに応答してｐｎ接合の空乏層において光キャリア（Ｅ，Ｈ）を生成する。光キャリアのうちの或る量の電子は、第１バリア層２７の電子障壁ＥＢ１を越えて光電流となり、ｎ型半導体領域１７にドリフトする。電子障壁ＥＢ１は、例えば１００〜３００ｍｅＶであることができる。
【００３１】
光吸収層２１は、タイプＩＩ超格子構造を含み、このタイプＩＩ超格子構造は、交互に配列された第１半導体層２１ａ及び第２半導体層２１ｂを含む。具体的には、光吸収層２１は、ＩｎＡｓ／ＧａＳｂ超格子を有することができる。光吸収層２１のＩｎＡｓ／ＧａＳｂ超格子によれば、半導体受光デバイス１１が赤外線波長域（３〜１５マイクロメートル）に光検知能を示すことを可能にする提供できる。
【００３２】
本実施例では、第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、それぞれ、ｐ導電性及びｎ導電性を有することができる。半導体受光デバイス１１によれば、ｐ導電性及びｎ導電性をそれぞれ有する第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、バリア構造１９にｐｎ接合を提供でき、バリア構造１９は、ｐｎ接合に関連するビルトインポテンシャルを有する。第２スペーサー半導体層２９の導電型と反対の導電型を有する第１スペーサー半導体層２５は、第１バリア層２７を乗り越えない電子の再結合を容易にする。
【００３３】
第１バリア層２７は、タイプＩＩの第１超格子構造ＳＬ１を含み、この第１超格子構造ＳＬ１は、光吸収層２１の伝導帯のエネルギーレベルＢＬ２１Ｃより高いエネルギーレベルＢＬ２７Ｃを伝導帯に有する。第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、それぞれ、エネルギーレベルＢＬ２５Ｃ及びエネルギーレベルＢＬ２９Ｃを伝導帯に有する。第１バリア層２７のエネルギーレベルＢＬ２７Ｃは、エネルギーレベルＢＬ２５Ｃ及びエネルギーレベルＢＬ２９Ｃより高い。第１バリア層２７の価電子帯のエネルギーレベルＢＬ２７Ｖと第１スペーサー半導体層２５の価電子帯のエネルギーレベルＢＬ２５Ｖとの差は、第１バリア層２７の伝導帯のエネルギーレベルＢＬ２７Ｃと第１スペーサー半導体層２５の伝導帯のエネルギーレベルＢＬ２５Ｃとの差より小さい。また、第１バリア層２７の価電子帯のエネルギーレベルＢＬ２７Ｖと第２スペーサー半導体層２９の価電子帯のエネルギーレベルＢＬ２９Ｖとの差は、第１バリア層２７の伝導帯のエネルギーレベルＢＬ２７Ｃと第２スペーサー半導体層２９の伝導帯のエネルギーレベルＢＬ２９Ｃとの差より小さい。
【００３４】
このようなバンドアライメントは、それぞれ、超格子構造を有する第１スペーサー半導体層２５、第１バリア層２７及び第２スペーサー半導体層２９によって提供される。第１スペーサー半導体層２５は、タイプＩＩの超格子構造を有することができ、第１スペーサー半導体層２５の超格子構造は、交互に配列された第１半導体層２５ａ及び第２半導体層２５ｂを含む。具体的には、第１スペーサー半導体層２５は、例えばｐ型のＩｎＡｓ／ＧａＳｂ超格子構造を含むことができ、第１バリア層２７は、タイプＩＩの超格子構造を有することができる。第１バリア層２７の超格子構造は、交互に配列された第１半導体層２７ａ及び第２半導体層２７ｂを含む。具体的には、第１バリア層２７の超格子構造は、ＩｎＡｓ／ＧａＳｂ超格子を含むことができる。ＩｎＡｓ／ＧａＳｂ超格子は、電子障壁を第１バリア層２７の伝導帯に提供できると共に、価電子帯に実質的に電位障壁のないバンド構造を第１バリア層２７に提供できる。第２スペーサー半導体層２９は、タイプＩＩの超格子構造を含むことができる。第２スペーサー半導体層２９の超格子構造は、交互に配列された第１半導体層２９ａ及び第２半導体層２９ｂを含む。具体的には、第２スペーサー半導体層２９は、例えばｎ型のＩｎＡｓ／ＧａＳｂ超格子構造を含むことができる。
【００３５】
半導体受光デバイス１１は、アノード電極３１及びカソード電極３３を備える。本実施例では、アノード電極３１は、メサ構造体１５内の半導体メサ３５内のｐ型半導体領域２３に接続される。カソード電極３３は、メサ構造体１５のｎ型タイプＩＩ超格子構造又は支持体１３のｎ型バルク層に接続される。
【００３６】
本実施例では、ｐ型半導体領域２３は、ｐ型タイプＩＩ超格子構造４５及びｐ型キャップ層４７を含む。ｐ型タイプＩＩ超格子構造４５の超格子構造は、交互に配列された第１半導体層４５ａ及び第２半導体層４５ｂを含み、本実施例では、ｐ型キャップ層４７はバルク半導体からなる。アノード電極３１は、ｐ型半導体領域２３のｐ型キャップ層４７に接触を成す。
【００３７】
また、半導体受光デバイス１１は、ｎ型タイプＩＩ超格子構造４９を含むことができ、ｎ型タイプＩＩ超格子構造４９の超格子構造は、交互に配列された第１半導体層４９ａ及び第２半導体層４９ｂを含む。ｎ型半導体領域１７は、ｎ型バルク層を含むことができ、このｎ型バルク層は、ｎ型タイプＩＩ超格子構造４９に接触を成す。カソード電極３３は、ｎ型タイプＩＩ超格子構造４９又は支持体１３のｎ型半導体領域１７のいずれかに設けられることができる。
【００３８】
必要な場合には、半導体受光デバイス１１は、アノード電極３１及びカソード電極３３と異なる制御電極３７を更に備えるようにしてもよい。制御電極３７は、第１スペーサー半導体層２５に接続される。バリア構造１９に提供された制御電極３７は、第１スペーサー半導体層２５に接続されて、制御電極３７とカソード電極３３との電位差に応じた電界をバリア構造１９に印加できる。この電界の印加によれば、第１スペーサー半導体層２５と第２スペーサー半導体層２９との間の第１バリア層２７の電子障壁の高さを調整できる。本実施例では、制御電極３７は、溝ＧＶの底において第１スペーサー半導体層２５に接続される。
【００３９】
或いは、半導体受光デバイス１１は、第１スペーサー半導体層２５に接続される制御電極３７を備えなくてもよい。バリア構造１９は、第１スペーサー半導体層２５、第２スペーサー半導体層２９及び第１バリア層２７の半導体材料及び半導体構造によって決まるバンドオフセットを、第１スペーサー半導体層２５及び第２スペーサー半導体層２９と第１バリア層２７との間それぞれの界面に提供できる。
【００４０】
本構造では、溝ＧＶは、第１スペーサー半導体層２５、第１バリア層２７、第２スペーサー半導体層２９、又はｎ型タイプＩＩ超格子構造４９に到達する底を有することができる。例えば、半導体メサ３５の各々は、ｐ型半導体領域２３、光吸収層２１、第１スペーサー半導体層２５、及び第１バリア層２７を含み、第２スペーサー半導体層２９の一部又は全部を含むことができる。
【００４１】
半導体受光デバイス１１は、必要な場合には、光吸収層２１とｐ型半導体領域２３との間及びｎ型半導体領域１７と光吸収層２１との間の少なくともいずれか一方に設けられたバリア層を含むことができる。本実施例では、半導体受光デバイス１１は、第２バリア層４１及び第３バリア層４３を含むことができる。具体的には、第２バリア層４１が、光吸収層２１とｐ型半導体領域２３との間に設けられて、電子障壁ＥＢ２を提供する。第３バリア層４３が、ｎ型半導体領域１７及びバリア構造１９と光吸収層２１との間に設けられて、正孔に対する障壁を提供する。第１バリア層２７の電子障壁ＥＢ１は、第２バリア層４１の電子障壁ＥＢ２より低い。第３バリア層４３は、第１バリア層２７の電子障壁ＥＢ１の大きさより大きな正孔障壁ＨＢを有する。第２バリア層４１の超格子構造は、交互に配列された第１半導体層４１ａ及び第２半導体層４１ｂを含む。第３バリア層４３の超格子構造は、交互に配列された第１半導体層４３ａ及び第２半導体層４３ｂを含む。
【００４２】
半導体受光デバイス１１によれば、第１バリア層２７の電子障壁ＥＢ１より高いオフセットの電子障壁を第２バリア層４１に提供する。第１バリア層２７の低い電子障壁ＥＢ１７は、光吸収層２１からの光電流が第１バリア層２７を乗り越えることを可能にする一方で、第２バリア層４１の高い電子障壁ＥＢ２は、ｐ型タイプＩＩ超格子構造４５から拡散する少数キャリアである電子が光吸収層２１に届くのを阻止することで暗電流の発生を抑制することができる。また、半導体受光デバイス１１によれば、第１バリア層２７の電子障壁ＥＢ１７の大きさより大きなオフセットの正孔障壁を第３バリア層４３に提供する。第３バリア層４３の高い正孔障壁ＨＢは、ｎ型タイプＩＩ超格子構造４９及び第２スペーサー半導体層２９から拡散する少数キャリアであるホールが光吸収層２１に届くのを阻止することで暗電流の発生を抑制することができる。
【００４３】
バリア構造１９の第１スペーサー半導体層２５は、光吸収層２１より小さい厚さを有することができる。半導体受光デバイス１１によれば、第１スペーサー半導体層２５は、光吸収層２１とｎ型半導体領域１７との間にｐ導電性の薄い領域を提供できる。ｐ導電性の薄い領域は、追加のｐｎ接合をバリア構造１９に提供できる。
【００４４】
バリア構造１９の第１スペーサー半導体層２５は、光吸収層２１より小さいバンドギャップを有することができる。光吸収層より小さいバンドギャップの第１スペーサー半導体層２５は、第１バリア層２８を乗り越えられずに第１スペーサー半導体層２５に蓄積する電子の再結合を容易にする。
【００４５】
図２の（ｃ）部を参照すると、支持体１３は主面１３ｃ及び裏面１３ｄを含む。メサ構造体１５は、支持体１３の主面１３ｃ上に設けられた半導体メサ３５の配列ＡＲＹを有する。支持体１３及び半導体メサ３５は、第１軸Ａｘ１の方向に沿って配置される。各半導体メサ３５は、光吸収層２１及びｐ型半導体領域２３を含み、本実施例では、バリア構造１９の第１スペーサー半導体層２５の一部分を含む。具体的には、半導体メサ３５は、光吸収層２１及びｐ型半導体領域２３に加えて、第２バリア層４１及び第３バリア層４３を含む。本実施例では、ｐ型半導体領域２３、第２バリア層４１、光吸収層２１、第３バリア層４３が、第１軸Ａｘ１の方向にそって配置される。
【００４６】
メサ構造体１５は、半導体積層にテラス５３を有することができ、テラス５３は半導体メサ３５を搭載する。半導体メサ３５は、上面３８ａ及び側面３８ｂを有し、側面３８ｂは、半導体メサ３５の上面３８ａから半導体メサ３５の底３８ｃまで第１軸Ａｘ１の方向に延在する。
【００４７】
バリア構造１９は、半導体メサ３５又はテラス５３に設けられる。本実施例では、半導体メサ３５はバリア構造１９の一部分を含み、テラス５３はバリア構造１９の残りを含むことができる。
【００４８】
具体的には、半導体メサ３５は第１スペーサー半導体層２５の一部分を含み、テラス５３は第１スペーサー半導体層２５の残り、第１バリア層２７及び第２スペーサー半導体層２９を含むことができる。制御電極３７は、テラス５３上に設けられることができて、第１スペーサー半導体層２５に接触を成すことができる。カソード電極３３は、半導体メサ３５の配列ＡＲＹの外側に設けられることができる。
【００４９】
或いは、半導体メサ３５は、バリア構造１９の第１スペーサー半導体層２５、第１バリア層２７及び第２スペーサー半導体層２９の一部を含むことができ、テラス５３は、第２スペーサー半導体層２９の残りを含むことができる。制御電極３７は、半導体受光デバイス１１に設けられない。カソード電極３３が、テラス５３上に設けられることができて、第２スペーサー半導体層２９に接触を成すことができる。
【００５０】
必要ならば、テラス５３が半導体受光デバイス１１に設けられていなくても良い。半導体メサ３５は、バリア構造１９の全てを含み、制御電極３７は、半導体受光デバイス１１に設けられない。
【００５１】
半導体受光デバイス１１は、半導体メサ３５を覆う保護膜４８を備えるようにしてもよい。保護膜４８は、テラス５３を覆うことができる。アノード電極３１、カソード電極３３及び制御電極３７は、保護膜４８の開口を介して半導体に接触をなす。
【００５２】
既に説明したように、第１バリア層２７、第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、タイプＩＩの超格子構造を有することができる。第１スペーサー半導体層２５の超格子構造は、光吸収層におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より小さいエネルギー差を、第１スペーサー半導体層２５のバンド構造（伝導帯及び価電子帯）に提供できる。半導体受光デバイス１１によれば、光吸収層２１より小さいバンドギャップの第１スペーサー半導体層は、第１バリア層２７を蓄積する電子の再結合を容易にする。
【００５３】
第２スペーサー半導体層２９の超格子構造は、第１スペーサー半導体層２５の超格子構造におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より大きいエネルギー差を、第２スペーサー半導体層２９のバンド構造（伝導帯及び価電子帯）に提供できる。半導体受光デバイス１１によれば、第１スペーサー半導体層２５の超格子構造は、光吸収層より小さいバンドギャップを形成できる。第１スペーサー半導体層２５より大きいバンドギャップの第２スペーサー半導体層２９は、バリア構造１９における空乏層の幅の調整を容易にする。
【００５４】
第２スペーサー半導体層２９の超格子構造におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差は、第１バリア層２７の超格子構造におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より小さく、また第１スペーサー半導体層２５の超格子構造におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より大きいエネルギー差より大きくてもよい。また、第１スペーサー半導体層２５は、第２スペーサー半導体層２９のキャリア濃度より大きなキャリア濃度を有することができ、この濃度差は、空乏層を第２スペーサー半導体層２９に広げることを可能にする。
【００５５】
半導体受光デバイス１１の例示。
支持体１３のベースＢＳ：ｎ型ＧａＳｂ基板。
支持体１３のｎ型半導体領域１７：ｎ型ＧａＳｂエピタキシャル層（５００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
メサ構造体１５の半導体メサ３５。
ｎ型タイプＩＩ超格子構造４９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
バリア構造１９。
第１スペーサー半導体層２５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１８ｃｍ−３）。
第１バリア層２７：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２スペーサー半導体層２９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（１６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第３バリア層４３（正孔障壁層）：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１６ｃｍ−３）。
光吸収層２１：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２バリア層４１（電子障壁層）：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域２３。
ｐ型タイプＩＩ超格子構造４５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層４７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
保護膜４８；シリコン系無機絶縁膜（ＳｉＯ２、１００〜３００ｎｍ厚）。
【００５６】
図３は、半導体受光デバイスによって提供されるバンドダイアグラムを示す。図３には、メサ構造体１５の半導体メサ３５及び支持体１３における伝導帯ＣＢ及び価電子帯ＶＤ、並びにフェルミ準位ＥＦが示されている。伝導帯ＣＢ及び価電子帯ＶＤは、それぞれ、バルク層（本実施例では、ｎ型半導体領域１７及びｐ型キャップ層４７）を除き、超格子構造によって提供される電子準位及び正孔準位を示す。
【００５７】
光吸収層２１が第２バリア層４１（電子障壁層）と第３バリア層４３（正孔障壁層）との間に位置する。光吸収層２１及び第３バリア層４３（正孔障壁層）が、第２バリア層４１（電子障壁層）とバリア構造１９とのとの間に位置する。バリア構造１９の第１バリア層２７の電子障壁ＥＢ１は、約３００ｍｅＶであることができる。第２バリア層４１（電子障壁層）の電子障壁は、電子障壁ＥＢ１より大きく約１００〜２００ｍｅＶであることができる。第３バリア層４３（正孔障壁層）の正孔障壁は、電子障壁ＥＢ１より大きく約１００〜２００ｍｅＶであることができる。
【００５８】
図４は、図１の（ａ）部に示されたＩＶ−ＩＶ線に沿ってとられた断面を模式的に示す図面である。図５は、図１の（ａ）部に示されたＶ−Ｖ線に沿ってとられた断面を模式的に示す図面である。図６は、図１の（ａ）部に示されたＶＩ−ＶＩ線に沿ってとられた断面を模式的に示す図面である。図７は、図１の（ａ）部に示されたＶＩＩ−ＶＩＩ線に沿ってとられた断面を模式的に示す図面である。図４〜図７を参照すると、読出半導体装置１２は、半導体受光デバイス１１にバンプ電極１６を介して接続される。読出半導体装置１２は、個々の半導体メサ３５に対応する読出回路１２ａ、アノード・カソード電源回路１２ｂ、及び制御電圧電源回路１２ｃを含む。読出回路１２ａは、アノード電極３１にバンプ電極１６を介して接続される。アノード・カソード電源回路１２ｂは、カソード電極３３にバンプ電極１６を介して接続される。制御電圧電源回路１２ｃは、制御電極３７にバンプ電極１６を介して接続される。
【００５９】
図４、図５、図６及び図７を参照すると、アノード電極３１は、個々の半導体メサ３５の上面に設けられる。メサ構造体１５では、半導体メサ３５の配列は、溝ＧＶによって規定される。半導体メサ３５の間隔、例えば溝ＧＶの幅は、例えば２〜４マイクロメートルであることができる。本実施例では、溝ＧＶは、第１スペーサー半導体層２５内に底を有する。溝ＧＶは、第１スペーサー半導体層２５、第１バリア層２７、第２スペーサー半導体層２９、又はｎ型タイプＩＩ超格子構造４９に到達するようにしてもよい。
【００６０】
図１の（ｂ）部及び図４を参照すると、メサ構造体１５は、半導体壁又は半導体柱といった半導体構造物５５を有することができる。半導体構造物５５は、半導体メサ３５の配列ＡＲＹの外側に設けられており、また第１軸Ａｘ１の方向に突出している。制御電極３７は、溝ＧＶの底において第１スペーサー半導体層２５に接続され、また半導体構造物５５の上面に到達するように延在する。本実施例では、半導体構造物５５は、半導体メサ３５を含み、半導体構造物５５の上面及び側面は、保護膜４８で覆われている。
【００６１】
図１の（ｂ）部及び図５を参照すると、メサ構造体１５は、半導体壁又は半導体柱といった別の半導体構造物５７を有することができる。半導体構造物５７は、半導体メサ３５の配列ＡＲＹの外側に設けられており、また第１軸Ａｘ１の方向に突出している。半導体構造物５７の上面及び側面は、保護膜４８で覆われている。制御電極３７は、溝ＧＶの底において第１スペーサー半導体層２５に接続されると共に、半導体構造物５７の上面に到達するように延在する。
【００６２】
図１の（ｂ）部、図４、図５、図６及び図７を参照すると、半導体受光デバイス１１は、メサ構造体１５から隔てられた外側半導体構造物５９を備えることができる。外側半導体構造物５９は、メサ構造体１５の外側に設けられており、また第１軸Ａｘ１の方向に突出している。外側半導体構造物５９の上面及び側面は、保護膜４８で覆われている。本実施例では、半導体受光デバイス１１は、外溝６１を更に備え、外溝６１は、外側半導体構造物５９をメサ構造体１５から隔てることができ、ｎ型タイプＩＩ超格子構造４９に到達する。カソード電極３３は、第２領域１３ｂにおいて外溝６１の底面に接触を成す。具体的には、カソード電極３３は、外側半導体構造物５９の外側において第２領域１３ｂに接触を成すことができ、又はカソード電極３３は、外溝６１の底において第２スペーサー半導体層２９に接触を成すことができる、カソード電極３３は、半導体構造物５７及び外側半導体構造物５９の少なくともいずれか一方の構造物の上面に到達するように延在することができる。外溝６１の幅は、例えば１００マイクロメートルであることができる。外溝６１は、溝ＧＶに比べて、例えば０．５〜１．０マイクロメートル深い。
【００６３】
図８は、個々の半導体メサ３５におけるバリア構造１９内の電子障壁ＥＢ１と制御電極上の電圧との関係を模式的に示す。第１スペーサー半導体層２５は、ｎ型タイプＩＩ超格子構造４９の電位を基準にして負の電圧を受ける。第１バリア層２７の電子障壁ＥＢ１は、印加電圧の増大と伴って低くなる。
特性線、制御電極３７への印加電圧（Ｖ）。
Ｃ１、ゼロ。
Ｃ２、１５０ｍＶ（このバイアスは、要求に応じて５０〜１５０ｍＶの範囲において変更されることができる）。
Ｃ３、３００ｍＶ（このバイアスは、要求に応じて１５０〜３００ｍＶの範囲において変更されることができる）。
「ＢＶｉｎ」は、ビルトインポテンシャルを表す。
【００６４】
図９の（ａ）部及び（ｂ）部は、実験例のメサ構造体内の半導体メサ及びバンドダイアグラムを模式的に示す図面である。図９の（ａ）部及び（ｂ）部を参照すると、半導体受光デバイスＣ及び半導体受光デバイスＤが示されている。主電源ＰＳ１が、アノード・カソード間に接続される。追加電源ＰＳ２が、カソード電極３３と制御電極３７との間に接続される。追加電源ＰＳ２は、第１バリア層２７の電子障壁を変更できる。
【００６５】
図９の（ａ）部に示される半導体受光デバイスＣの構造。
メサ構造体１。
ｎ型タイプＩＩ超格子構造２：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
正孔障壁層３：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１６ｃｍ−３）。
光吸収層４：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
電子障壁層５：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域。
ｐ型タイプＩＩ超格子構造６：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
【００６６】
図９の（ｂ）部に示される半導体受光デバイスＤの構造。
メサ構造体１５。
ｎ型タイプＩＩ超格子構造４９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
バリア構造１９。
第１スペーサー半導体層２５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１×１０１８ｃｍ−３）。
第１バリア層２７：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２スペーサー半導体層２９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（１６０ｎｍ厚、１×１０１６ｃｍ−３）。
第３バリア層４３：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１×１０１６ｃｍ−３）。
光吸収層２１：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１×１０１６ｃｍ−３）。
第２バリア層４１：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域２３。
ｐ型タイプＩＩ超格子構造４５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層４７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
【００６７】
図１０は、半導体受光デバイスＣ及び半導体受光デバイスＤの暗電流特性を示す。横軸は、アノード・カソード間電圧を示し、縦軸は、測定された電流の電流密度を示す。また、半導体受光デバイスＤでは、制御電極への印加電圧は、ゼロである（追加電源ＰＳ２におけるゼロバイアス条件）。図１０において、「Ｃ７７」は、絶対温度７７ケルビンにおける半導体受光デバイスＣの暗電流特性を示す。「Ｄ７７」、「Ｄ１５０」及び「Ｄ２１０」は、それぞれ、絶対温度７７ケルビン、１５０ケルビン及び２１０ケルビンにおける半導体受光デバイスＤの暗電流特性を示す。半導体受光デバイスＤの暗電流特性は、温度７７〜２１０ケルビンの範囲において、半導体受光デバイスＣの暗電流特性（絶対温度７７ケルビン）より優れている。
【００６８】
図１１は、半導体受光デバイスＤの暗電流特性ＤＣ及び光応答特性ＰＣを示す。横軸は、アノード・カソード間電圧を示し、縦軸は、測定された電流の電流密度を示す。図１１において、暗電流特性及び光応答特性は、絶対温度７７ケルビンにおいて測定される。また、「ＧＦ」、「ＧＨ」及び「ＧＣ」は、それぞれ、制御電極への印加電圧−０．５、−０．３及び０．０ボルトにおける暗電流特性ＤＣ及び光応答特性ＰＣを示す。半導体受光デバイスＤは、制御電極への印加電圧に応じて暗転流のレベルを低減できる。また、半導体受光デバイスＤは、低減された暗電流のレベル（制御電極への印加電圧）において、光入力に応答して光電流を出力できる。
【００６９】
図１２は、図１１の測定において半導体受光デバイスＤの制御電極への印加電圧（ＶＣＮＴ）及びアノード・カソード間への印加電圧（ＶＯＵＴ）の時間変化を示す。
主電源ＰＳ１によるアノード・カソード間への印加電圧（ＶＯＵＴ）：−１．０ボルト（連続印加）。
追加電源ＰＳ２による制御電極３７への印加電圧（ＶＣＮＴ）：−０．３ボルト（パルス印加）。
パルスのハイ期間（ＴＨ）：１マイクロ秒から１ミリ秒。
パルスのロウ期間（ＴＬ）：１ナノ秒から１マイクロ秒。
【００７０】
以上説明したように、本実施形態によれば、バリア構造１９は、半導体受光デバイスにおいて光入射のない動作中に検知される暗電流を制御電圧の有無及び大きさに応じて低減できる。
【００７１】
図１３、図１４及び図１５を参照しながら、半導体受光デバイス１１を作製する方法を説明する。可能な場合には、理解を容易にするために、半導体受光デバイス１１の説明に用いられた参照符号を用いる。
【００７２】
図１３の（ａ）部に示されるように、ＧａＳｂウエハ７１上に分子線エピタキシー法によりメサ構造体１５のためのエピタキシャル膜を成長して、エピタキシャル基板ＥＰを作製する。具体的には、以下の半導体膜を含む半導体積層７３をＧａＳｂウエハ７１上に形成する：ｎ型タイプＩＩ超格子構造４９のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子７３ａ、第２スペーサー半導体層２９のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子７３ｂ、第１バリア層２７のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子７３ｃ、第１スペーサー半導体層２５のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子７３ｄ、第３バリア層４３のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子７３ｅ、光吸収層２１のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子７３ｆ、第２バリア層４１のためのアンドープＩｎＡｓ／ＧａＳｂ超格子７３ｇ、ｐ型タイプＩＩ超格子構造４５のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子７３ｈ、及びｐ型キャップ層４７のためのｐ型ＧａＳｂ膜７３ｉ。必要がある場合には、上記の成長に先立って、ＧａＳｂウエハ７１上にＧａＳｂバルク層を成長することができる。
【００７３】
図１３の（ａ）部に示されるように、メサを規定する絶縁膜マスクＭ１を半導体積層７３上に形成する。図１３の（ｂ）部に示されるように、この絶縁膜マスクＭ１を用いて半導体積層をエッチングして、半導体メサ３５の配列ＡＲＹを形成する。エッチングの後に、絶縁膜マスクＭ１を除去する。
【００７４】
図１４の（ａ）部に示されるように、半導体メサ３５を覆うように形成された絶縁膜マスクＭ２を形成する。図１４の（ｂ）部に示されるように、絶縁膜マスクＭ２を用いて半導体積層７３をエッチングして、テラス５３を形成する。
【００７５】
図１５の（ａ）部に示されるように、半導体メサ３５及びテラス５３上にシリコン系無機絶縁膜７５（例えば、化学的気相成長法によりＳｉＮ膜）を堆積する。図１５の（ｂ）部に示されるように、フォトリソグラフィ及びエッチングにより、アノード電極３１及びカソード電極３３（必要な場合には制御電極３７）のための開口をシリコン系無機絶縁膜７５に形成すると共に、メタライズのための金属膜の堆積をシリコン系無機絶縁膜７５上に行って、アノード電極３１、カソード電極３３及び制御電極３７を形成する。これらの工程により、半導体受光デバイス１１を作製できる。
【００７６】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００７７】
以上説明したように、本実施形態によれば、光入射のない動作中に検知されるキャリアレベル（暗電流）を低減できる赤外線検知装置を提供できる。
【符号の説明】
【００７８】
１１…半導体受光デバイス、１３…支持体、１５…メサ構造体、１７…ｎ型半導体領域、１９…バリア構造、２１…光吸収層、２３…ｐ型半導体領域、２５…第１スペーサー半導体層、２７…第１バリア層、２９…第２スペーサー半導体層、Ａｘ１…第１軸。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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