(57)【要約】      （修正有）【課題】製造コストの上昇を抑えることが可能で、ソフトエラーを生じるのを抑制することができるメモリ回路および電子機器を提供する。【解決手段】メモリ回路１は、第１入力端子と、第１出力端子と、を有する第１インバータ回路と、第１出力端子に接続された第２入力端子と、第１入力端子に接続された第２出力端子と、を有する第２インバータ回路と、ソース端子およびドレイン端子の一方が前記第１出力端子および前記第２入力端子に接続されゲート端子が第１配線５０に接続された第３のＮチャネルＭＯＳトランジスタＭ７と、ソース端子およびドレイン端子の一方が第３のＮチャネルＭＯＳトランジスタＭ７のソース端子およびドレイン端子の他方に接続され、ソース端子およびドレイン端子の他方が第２配線ＢＬに接続されゲート端子が第３配線ＷＬに接続された第４のＮチャネルＭＯＳトランジスタＭ８と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１入力端子と、第１出力端子と、ソース端子が第１電源線に接続されゲート端子が前記第１入力端子に接続された第１のＰチャネルＭＯＳトランジスタと、ソース端子が第２電源線に接続されドレイン端子が前記第１のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第１入力端子に接続された第１のＮチャネルＭＯＳトランジスタと、を有する第１インバータ回路と、
前記第１出力端子に接続された第２入力端子と、前記第１入力端子に接続された第２出力端子と、ソース端子が前記第１電源線に接続されゲート端子が前記第２入力端子に接続された第２のＰチャネルＭＯＳトランジスタと、ソース端子が前記第２電源線に接続されドレイン端子が前記第２のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第２入力端子に接続された第２のＮチャネルＭＯＳトランジスタと、を有する第２インバータ回路と、
ソース端子およびドレイン端子の一方が前記第１出力端子および前記第２入力端子に接続されゲート端子が第１配線に接続された第３のＮチャネルＭＯＳトランジスタと、
ソース端子およびドレイン端子の一方が前記第３のＮチャネルＭＯＳトランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、前記ソース端子および前記ドレイン端子の他方が第２配線に接続されゲート端子が第３配線に接続された第４のＮチャネルＭＯＳトランジスタと、
ソース端子およびドレイン端子の一方が前記第２出力端子および前記第１入力端子に接続されゲート端子が前記第１配線に接続された第５のＮチャネルＭＯＳトランジスタと、
ソース端子およびドレイン端子の一方が前記第５のＮチャネルＭＯＳトランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続されゲート端子が前記第３配線に接続された第６のＮチャネルＭＯＳトランジスタと、
を備えたメモリ回路。
【請求項２】
前記第３のＮチャネルＭＯＳトランジスタは前記ソース端子と前記ドレイン端子が配線で接続され、前記第５のＮチャネルＭＯＳトランジスタは前記ソース端子と前記ドレイン端子が配線で接続されている請求項１記載のメモリ回路。
【請求項３】
ソース端子が第１電源に接続されドレイン端子が前記第１配線に接続されゲート絶縁膜が前記第１および第２のＰチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第３のＰチャネルＭＯＳトランジスタと、ソース端子が第２電源に接続されドレイン端子が前記第１配線に接続されゲート絶縁膜が前記第１乃至第４のＮチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第７のＮチャネルＭＯＳトランジスタと、を更に備えた請求項１または２記載のメモリ回路。
【請求項４】
前記第３のＰチャネルＭＯＳトランジスタの前記ドレイン端子と前記第１電源との間に配置されゲート絶縁膜が前記第１および第２のＰチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第４のＰチャネルＭＯＳトランジスタを更に備えた請求項３記載のメモリ回路。
【請求項５】
前記第４のＮチャネルＭＯＳトランジスタおよび前記第６のＮチャネルＭＯＳトランジスタがＯＮ状態となる電圧を前記第３配線に印加し、前記第２配線および前記第４配線の一方に第１電圧を印加し他方に前記第１電圧よりも低い第２電圧を印加し、前記第１配線に書き込み電圧を印加する制御回路を更に備えた請求項１乃至４のいずれかに記載のメモリ回路。
【請求項６】
第１入力端子と、第１出力端子と、ソース端子が第１電源線に接続されゲート端子が前記第１入力端子に接続された第１のＰチャネルＭＯＳトランジスタと、ソース端子が第２電源線に接続されドレイン端子が前記第１のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第１入力端子に接続された第１のＮチャネルＭＯＳトランジスタと、を有する第１インバータ回路と、
前記第１出力端子に接続された第２入力端子と、前記第１入力端子に接続された第２出力端子と、ソース端子が前記第１電源線に接続されゲート端子が前記第２入力端子に接続された第２のＰチャネルＭＯＳトランジスタと、ソース端子が前記第２電源線に接続されドレイン端子が前記第２のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第２入力端子に接続された第２のＮチャネルＭＯＳトランジスタと、を有する第２インバータ回路と、
第１端子および第２端子を有し、前記第１端子が前記第１出力端子および前記第２入力端子に接続され前記第２端子が第１配線に接続された第１キャパシタと、
ソース端子およびドレイン端子の一方が前記第１キャパシタの前記第１端子に接続され、前記ソース端子および前記ドレイン端子の他方が第２配線に接続されゲート端子が第３配線に接続された第３のＮチャネルＭＯＳトランジスタと、
第３端子および第４端子を有し、前記第３端子が前記第２出力端子および前記第１入力端子に接続され前記第４端子が前記第１配線に接続された第２キャパシタと、
ソース端子およびドレイン端子の一方が前記第２キャパシタの前記第３端子に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続されゲート端子が前記第３配線に接続された第４のＮチャネルＭＯＳトランジスタと、
を備えたメモリ回路。
【請求項７】
ソース端子が第１電源に接続されドレイン端子が前記第１配線に接続されゲート絶縁膜が前記第１および第２のＰチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第３のＰチャネルＭＯＳトランジスタと、ソース端子が第２電源に接続されドレイン端子が前記第１配線に接続されゲート絶縁膜が前記第１乃至第４のＮチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第５のＮチャネルＭＯＳトランジスタと、を更に備えた請求項６記載のメモリ回路。
【請求項８】
前記第３のＰチャネルＭＯＳトランジスタの前記ドレイン端子と前記第１電源との間に配置されゲート絶縁膜が前記第１および第２のＰチャネルＭＯＳトランジスタのゲート絶縁膜よりも厚い第４のＰチャネルＭＯＳトランジスタを更に備えた請求項７記載のメモリ回路。
【請求項９】
前記第４のＮチャネルＭＯＳトランジスタおよび前記第６のＮチャネルＭＯＳトランジスタがＯＮ状態となる電圧を前記第３配線に印加し、前記第２配線および前記第４配線の一方に第１電圧を印加し他方に前記第１電圧よりも低い第２電圧を印加し、前記第１配線に書き込み電圧を印加する制御回路を更に備えた請求項６乃至８のいずれかに記載のメモリ回路。
【請求項１０】
請求項１乃至９のいずれかに記載のメモリ回路と、
プログラムを記憶するメモリと、
前記メモリに記憶されたプログラムにしたがって、前記メモリ回路に対して処理を実行するプロセッサと、
を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ回路および電子機器に関する。
【背景技術】
【０００２】
ＦＰＧＡ(Field Programmable Gate Array)は任意の論理機能を実現することができる集積回路である。ＦＰＧＡは任意の論理演算を行う論理ブロック（以下、ＬＢ(Logic Block)とも云う)、論理ブロック間の配線の接続の切り替えるスイッチブロック(以下、ＳＢ（Switch Block）とも云う)と、を有している。論理ブロックは少なくとも１つのルックアップテーブル（以下、ＬＵＴ（Look Up Table）とも云う）回路を有し、このルックアップテーブル回路は入力に応じてメモリに記憶された値を出力する。このメモリを書き換えることで、ルックアップテーブル回路に配線の切り替え機能を実装することができる。論理ブロックは、その他に、フリップフロップ（以下、ＦＦ(Flip Flop）とも云う)回路や、ハードマクロなどを含むこともある。フリップフロップ回路は、ルックアップテーブル回路の出力に接続されることもあるし、論理ブロックの入力端子に直接接続されることもある。ここで、ハードマクロとは、予め設計された回路群のことである。例えば、ハードマクロとしては、ＡＮＤゲートとＸＯＲゲートで構成された半加算器、その半加算器とＯＲゲートで構成された全加算器などが挙げられる。
【０００３】
上述したＦＰＧＡの任意の演算回路や配線接続の実現は、コンフィグレーションメモリのセルに書き込まれたメモリ値によって実現される。ＬＵＴ回路のメモリの値を変更することで、任意の入力に対して選択されたメモリ値が出力される。コンフィグレーションメモリまたはスイッチブロックに含まれるトランジスタスイッチのゲートに接続されたメモリの値を変更することで、トランジスタスイッチのオンオフを制御する。複数のトランジスタスイッチで構成されたＭＵＸ回路は、メモリ値を変更することで任意の入力と出力の接続を行う。
【０００４】
このコンフィグレーションメモリは、従来はＳＲＡＭセルを備えた揮発性メモリで構成されている。このＳＲＡＭセルは、２個のインバータ回路がクロスカップリングしている回路であり、片方のインバータ回路の出力がもう片方の入力に接続されている。この２個のインバータ回路の入力に接続されたアクセストランジスタ回路に、書き込みたい値とその反転ビットを与えることでメモリの値を確定させる。ＳＲＡＭセルは標準ＣＭＯＳプロセスで作製可能であり、またメモリ値の書き換えも容易であるため、ＦＰＧＡのコンフィグレーションメモリとして広く使用されている。
【０００５】
しかしながら、ＳＲＡＭセルは、電源を落とすと書き込んだメモリ値が消えてしまう揮発性であり、また、ノイズによってメモリ値が変化してしまうというソフトエラーが引き起こされる可能性もある。特にソフトエラーに関して、ファイルメモリであればＥＣＣメモリ(Error Check and Correct memory)によって対応可能であるが、メモリの値がロジック回路に直接反映されてしまうＦＰＧＡの場合ＥＣＣを搭載することは難しく、また、ソフトエラーが起こった場合は演算の内容が変わってしまうため影響は大きい。
【０００６】
ソフトエラーに対して強くするためには、コンフィグレーションメモリを不揮発性にすれば良い。不揮発性メモリを直接コンフィグレーションメモリとして使用する例は多いが、一般的に不揮発性メモリはＳＲＡＭメモリに対して書き換えスピードが遅く、開発段階において開発の時間コストを増加させる可能性がある。
【０００７】
ＳＲＡＭセル内に不揮発性メモリを混載し、ＳＲＡＭセルと不揮発性メモリとの双方使用可能な例が知られている。この例は、ＳＲＡＭのアクセストランジスタとＳＲＡＭセルとの間にフローティングゲート型メモリトランジスタを配置した構成を有している。このフローティングゲート型メモリトランジスタの片方に書き込みを行って読み出し時に低抵抗状態になるようにすることで、ビット線双方にＨｉｇｈレベルおよびＬｏｗレベルの電位を与えて読み出したときに書き込んだメモリトランジスタ側だけ電流が流れ、その値でＳＲＡＭセルが固定されるようになる。この場合、メモリトランジスタの書き込み、消去、そして読み出し用の電源が必要になる。この制御には少なくとも３系統の電源制御が必要となる。この例のメモリは、不揮発性メモリの書き換えを前提としているため３系統の電源が必要であり、また、メモリトランジスタは通常の製造プロセスとは異なる工程を持つため、作製に追加のコストが発生する。また、上述したような電荷保持型は、不揮発性メモリでも、長時間のノイズや高温に晒されることによってメモリ値の保持が失われる可能性もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６，５５６，４８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、製造コストの上昇を抑えることが可能で、ソフトエラーを生じるのを抑制することができるメモリ回路および電子機器を提供する。
【課題を解決するための手段】
【００１０】
本実施形態によるメモリ回路は、第１入力端子と、第１出力端子と、ソース端子が第１電源線に接続されゲート端子が前記第１入力端子に接続された第１のＰチャネルＭＯＳトランジスタと、ソース端子が第２電源線に接続されドレイン端子が前記第１のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第１入力端子に接続された第１のＮチャネルＭＯＳトランジスタと、を有する第１インバータ回路と、前記第１出力端子に接続された第２入力端子と、前記第１入力端子に接続された第２出力端子と、ソース端子が前記第１電源線に接続されゲート端子が前記第２入力端子に接続された第２のＰチャネルＭＯＳトランジスタと、ソース端子が前記第２電源線に接続されドレイン端子が前記第２のＰチャネルＭＯＳトランジスタのドレイン端子に接続されゲート端子が前記第２入力端子に接続された第２のＮチャネルＭＯＳトランジスタと、を有する第２インバータ回路と、ソース端子およびドレイン端子の一方が前記第１出力端子および前記第２入力端子に接続されゲート端子が第１配線に接続された第３のＮチャネルＭＯＳトランジスタと、ソース端子およびドレイン端子の一方が前記第３のＮチャネルＭＯＳトランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、前記ソース端子および前記ドレイン端子の他方が第２配線に接続されゲート端子が第３配線に接続された第４のＮチャネルＭＯＳトランジスタと、ソース端子およびドレイン端子の一方が前記第２出力端子および前記第１入力端子に接続されゲート端子が前記第１配線に接続された第５のＮチャネルＭＯＳトランジスタと、ソース端子およびドレイン端子の一方が前記第５のＮチャネルＭＯＳトランジスタの前記ソース端子および前記ドレイン端子の他方に接続され、前記ソース端子および前記ドレイン端子の他方が第４配線に接続されゲート端子が前記第３配線に接続された第６のＮチャネルＭＯＳトランジスタと、を備えている。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態によるメモリ回路を示す回路図。
【図２】第１実施形態の第１変形例によるメモリ回路を示す回路図。
【図３】第１実施形態のメモリ回路のアンチヒューズ書き込み動作を説明する図。
【図４】第１実施形態の第２変形例によるメモリ回路を示す回路図。
【図５】第２変形例のメモリ回路のアンチヒューズ書き込み動作を説明する図。
【図６】第２変形例のメモリ回路のアンチヒューズ書き込み動作を説明する図。
【図７】第２変形例のメモリ回路のアンチヒューズ書き込み動作を説明する図。
【図８】第１実施形態の第３変形例によるメモリ回路を示す回路図。
【図９】第１実施形態の第４変形例によるメモリ回路を示す回路図。
【図１０】第１実施形態の第５変形例によるメモリ回路を示す回路図。
【図１１】第２実施形態による電子機器を示すブロック図。
【発明を実施するための形態】
【００１２】
以下に、図面を参照して本発明の実施形態について説明する。
【００１３】
（第１実施形態）
第１実施形態によるコンフィグレーションメモリ回路（以下、メモリ回路とも云う）は、少なくとも１つのメモリセルを有し、このメモリセルを図１に示す。このメモリセル１は、ＰチャネルＭＯＳトランジスタ（以下、トランジスタとも云う）Ｍ１，Ｍ３と、ＮチャネルＭＯＳトランジスタ（以下、トランジスタとも云う）Ｍ２，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８と、を備えている。
【００１４】
トランジスタＭ１およびトランジスタＭ２は第１インバータ回路を構成し、トランジスタＭ３およびトランジスタＭ４は第２インバータ回路を構成する。第１インバータ回路および第２インバータ回路は、クロスカップリングしている。すなわち、第１インバータ回路の入力端子、すなわちトランジスタＭ１とトランジスタＭ２のそれぞれのゲート端子は、第２インバータ回路の出力端子、すなわち、トランジスタＭ３のドレイン端子およびトランジスタＭ４のドレイン端子に接続され、第２インバータ回路の入力端子、すなわちトランジスタＭ３とトランジスタＭ４のそれぞれのゲート端子は、第１インバータ回路の出力端子、すなわちトランジスタＭ１のドレイン端子およびトランジスタＭ２のドレイン端子に接続される。トランジスタＭ１のソース端子およびトランジスタＭ３のソース端子は、電源線３０に接続される。トランジスタＭ２のソース端子およびトランジスタＭ４のソース端子は、電源線４０に接続される。
【００１５】
トランジスタＭ５は、ソース端子およびドレイン端子のうちの一方が第１インバータ回路の出力端子および第２インバータ回路の入力端子に接続され、ソース端子およびドレイン端子のうちの他方が、トランジスタＭ６のソース端子およびドレイン端子のうちの一方に接続され、ゲート端子が書き込みおよび読み出し配線５０に接続される。
【００１６】
トランジスタＭ６は、ソース端子およびドレイン端子の他方がビット線ＢＬに接続され、ゲート端子がワード線ＷＬに接続される。
【００１７】
トランジスタＭ７は、ソース端子およびドレイン端子のうちの一方が第１インバータ回路の入力端子および第２インバータ回路の出力端子に接続され、ソース端子およびドレイン端子のうちの他方が、トランジスタＭ８のソース端子およびドレイン端子のうちの一方に接続され、ゲート端子が書き込みおよび読み出し配線５０に接続される。
【００１８】
トランジスタＭ８は、ソース端子およびドレイン端子の他方がビット線／ＢＬに接続され、ゲート端子がワード線ＷＬに接続される。
【００１９】
本実施形態においては、第２インバータ回路の出力端子からメモリセル１の出力が出力されるが、第１インバータ回路の出力端子から出力してもよい。
【００２０】
なお、本実施形態のメモリ回路には、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２４を更に備えている。ＰチャネルＭＯＳトランジスタ（以下、トランジスタとも云う）２２は、トランジスタＭ１，Ｍ３よりもゲート絶縁膜の厚さが厚く、ＮチャネルＭＯＳトランジスタ（以下、トランジスタとも云う）２４は、トランジスタＭ２，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８よりもゲート絶縁膜の厚さが厚く、高耐圧のＭＯＳトランジスタである。トランジスタ２２は、ソース端子が書き込み電圧源に接続され、ドレイン端子が書き込みおよび読み出し配線５０に接続され、ゲート端子が書き込み配線２３に接続される。トランジスタ２４は、ソース端子が接地電源に接続され、ドレイン端子が書き込みおよび読み出し配線５０に接続され、ゲート端子が読み出し配線２５に接続される。トランジスタ２２，２４は後述するように書き込みおよび読み出し動作に用いられ、図示しない制御回路によって制御される。
【００２１】
このように構成された本実施形態のメモリ回路においては、トランジスタＭ１〜Ｍ８は、標準ＣＭＯＳプロセスで作製され、トランジスタＭ５およびトランジスタＭ７は、ゲート絶縁膜がアンチヒューズとして用いられる。また、トランジスタＭ６、Ｍ８はアクセストランジスタとも呼ばれる。
【００２２】
トランジスタＭ５、Ｍ７においては、ゲート端子から書き込み電圧または読み出し電圧が与えられる。このメモリ回路は最もシンプルな回路構成を有し、占有面積も小さい。トランジスタＭ５、Ｍ７をアンチヒューズとして用いる場合、プロセス世代によってはソース端子およびドレイン端子のうちの片方と、ゲート端子との間しか破壊されない場合がある。仮に、アンチヒューズとして用いるトランジスタにおいて、ソース端子およびドレイン端子のうちアクセストランジスタ側の端子とゲート端子との間の絶縁膜しか破壊されないと、ＳＲＡＭセルにデータが与えられず値を固定できない可能性がある。
【００２３】
（第１変形例）
そこで、本実施形態の第１変形例によるメモリ回路を図２に示す。この第１変形例のメモリ回路は、図１に示すメモリ回路において、メモリセル１をメモリセル１Ａに置き換えた構成を有している。このメモリセル１Ａは、メモリセル１において、トランジスタＭ５のソース端子とドレイン端子とをメタル配線１２で接続し、トランジスタのソース端子とドレイン端子をメタル配線１４で接続した構成を有している。
【００２４】
この第１変形例のメモリ回路においては、アンチヒューズとなるトランジスタＭ５、Ｍ７の片方を選択的に破壊することで、読み出し時に任意の値にＳＲＡＭを固定することが可能になる。図１に示す第１実施形態のメモリ回路と異なり、この変形例のメモリ回路においては、トランジスタＭ５、Ｍ７はソース端子とドレイン端子が予めメタル配線１２，１４で接続されているため、ソース端子側またはドレイン端子側のゲート絶縁膜が破壊されても目標とする動作を行うことができる。また、この短絡によって、アンチヒューズのゲートにどんな値が与えられていようとも書き込み前であれば通常のＳＲＡＭ動作が可能である。
【００２５】
（アンチヒューズ書き込み動作）
次に、本実施形態のメモリ回路のアンチヒューズ書き込み動作について図３を参照して説明する。
【００２６】
トランジスタＭ５およびトランジスタＭ７のうちトランジスタＭ７のゲート絶縁膜を破壊する場合を例にとって説明する。この場合、ＳＲＡＭセルを書き込む要領で、破壊したいトランジスタＭ７側のビット線／ＢＬにハイレベル（Ｈｉｇｈ）の電圧Ｖｄｄを与え、保護したいトランジスタＭ５側のビット線／ＢＬにロウレベル（Ｌｏｗ）の電圧Ｖｓｓを与え、ワード線にトランジスタＭ６およびトランジスタＭ８がＯＮ状態となる電圧Ｖｄｄを与える。その後、書き込み配線２３にトランジスタ２２がＯＮ状態となる電圧を印加し、書き込みおよび読み出し配線５０に書き込み電圧ＶＨＶを与える。ここで、書き込み電圧ＶＨＶはアンチヒューズとなるトランジスタＭ５またはトランジスタＭ７のゲート絶縁膜の破壊電圧よりも大きく、ゲート絶縁膜の破壊電圧は、書き込み電圧ＶＨＶと電圧Ｖｄｄとの差よりも大きい。
【００２７】
このような場合、トランジスタＭ５は、ゲート端子に書き込み電圧ＶＨＶが印加され、ソース端子およびドレイン端子の一方には電圧Ｖｄｄが印加されるため、ゲート端子とソース端子およびドレイン端子のうちの少なくとも一方との間の電圧ΔＶは、ＶＨＶ−Ｖｄｄとなり、トランジスタＭ５のゲート絶縁膜の破壊電圧よりも小さい電圧となる。これにより、トランジスタＭ５のゲート絶縁膜は破壊されず、保護される。しかし、トランジスタＭ７は、ゲート端子に書き込み電圧ＶＨＶが印加され、ソース端子およびドレイン端子の一方には電圧Ｖｓｓ（＝０Ｖ）が印加されるため、ゲート端子とソース端子およびドレイン端子のうちの少なくとも一方との間の電圧ΔＶは、ＶＨＶとなり、トランジスタＭ５のゲート絶縁膜の破壊電圧よりも大きな電圧となる。これにより、トランジスタＭ５のゲート絶縁膜は破壊される。このようにしてトランジスＭ７にアンチヒューズ書き込みが行われる。なお、トランジスタＭ５に書き込みを行う場合は、ビット線ＢＬに印加する電圧をＶｓｓとし、ビット線／ＢＬに印加する電圧をＶｄｄとすればよい。この場合、メモリセル１の出力は、図１に示す場合と異なり、第１インバータの出力端子から出力される。
【００２８】
なお、図２に示す第１変形例のメモリ回路も第１実施形態のメモリ回路と同様にして、アンチヒューズ書き込み動作を行うことができる。
【００２９】
なお、書き込み動作および読み出し動作においては、電源線３０に電圧Ｖｄｄが印加され、電源線４０にＶｓｓが印加される。
【００３０】
（第２変形例）
第１実施形態の第２変形例によるメモリ回路を図４に示す。この第２変形例のメモリ回路は、２行×２列のアレイ状に配列されたメモリセル１Ａ１１〜１Ａ２２を備えている。各メモリセル１Ａｉｊ（ｉ，ｊ＝１，２）は、図２に示す第１変形例のメモリ回路のメモリセル１Ａと同じ構成を有している。なお、本変形例においては、メモリセルは、２行×２列のアレイ状に配列されているが、ｍ、ｎを１以上の自然数とすると、ｍ行×ｎ列のアレイ状に配列されていてもよい。
【００３１】
各メモリセル１Ａｉｊ（ｉ，ｊ＝１，２）においては、トランジスタＭ１、Ｍ３のソース端子がそれぞれ電源線３０ｉに接続され、トランジスタＭ２、Ｍ４のソース端子がそれぞれ電源線４０ｉに接続され、トランジスタＭ５，Ｍ７のゲート端子が書き込みおよび読み出し配線５０ｉに接続され、トランジスタＭ６、Ｍ８のゲートがワード線ＷＬｉに接続され、トランジスタＭ６のソース端子およびドレイン端子の他方がビット線ＢＬに接続され、トランジスタＭ８のソース端子およびドレイン端子の他方がビット線／ＢＬに接続される。なお、図４においては、図１または図２に示すトランジスタ２２、２４は省略してある。
【００３２】
（アンチヒューズ書き込み動作）
このように構成されたメモリ回路におけるアンチヒューズ書き込み動作について図５乃至図７を参照して説明する。
【００３３】
書き込みは行単位で行う。例えば、第１行のメモリセル１Ａ１１、１Ａ１２が選択され、図５において丸印で示す、メモリセル１Ａ１１におけるトランジスタＭ７のゲート絶縁膜およびメモリセル１Ａ１２におけるトランジスタＭ５のゲート絶縁膜を破壊する場合を考える。このとき、書き込みおよび読み出し配線５０１には書き込み電圧ＨＶＨが印加され、ワード線ＷＬ１にはＨｉｇｈレベルの電圧Ｖｄｄが印加され、ビット線ＢＬ１、／ＢＬ２に電圧Ｖｄｄ、ビット線／ＢＬ１、ＢＬ２にＬｏｗレベルの電圧Ｖｓｓが与えられる。なお、非選択行のワード線ＷＬ２にはＬｏｗレベルの電圧Ｖｓｓを与える。また、非選択行の書き込みおよび読み出し配線５０２には、電圧を印加しても印加しなくてもよい。
【００３４】
このように電圧を印加することにより、メモリセル１Ａ１１におけるトランジスタＭ７のゲート絶縁膜およびメモリセル１Ａ１２におけるトランジスタＭ５のゲート絶縁膜が破壊され、選択された第１行のアンチヒューズ書き込みが行われる。
【００３５】
次に、図６に示すように、第２行に配列されたメモリセル１Ａ２１，１Ａ２２を選択し、例えば、メモリセル１Ａ２１のトランジスタＭ７のゲート絶縁膜およびメモリセル１Ａ２２のゲート絶縁膜に書き込みを行う。この場合、選択された行に接続されるワード線ＷＬ２にＨｉｇｈレベルの電圧Ｖｄｄを与え、非選択の行に接続されるワード線ＷＬ１にはＬｏｗレベルの電圧Ｖｓｓを与え、ビット線ＢＬ１、ＢＬ２にＨｉｇｈレベルの電圧Ｖｄｄを与え、ビット線／ＢＬ１，／ＢＬ２にはＬｏｗレベルの電圧Ｖｓｓを与え、書き込みおよび読み出し配線５０２に書き込み電圧ＶＨＶを与え、書き込みおよび読み出し配線５０１に電圧を印加してもしなくともよい。これにより、メモリセル１Ａ２１のトランジスタＭ７のゲート絶縁膜およびメモリセル１Ａ２２のゲート絶縁膜が破壊され、アンチヒューズ書き込みが行われる。このとき、非選択のワード線ＷＬ１には、Ｌｏｗレベルの電圧Ｖｓｓが印加されているため、先ほど書き込みが行われたメモリセル１Ａ１１，１Ａ１２は、ビット線ＢＬ１，／ＢＬ１、ＢＬ２、／ＢＬ２の電圧の変化の影響を受けず、書き込みが行われない。
【００３６】
（読み出し動作）
次に、第２変形例のメモリ回路の読み出し動作について、図７を参照して説明する。読み出し動作は、図７に示すように、全ての書き込みおよび読み出し配線５０１，５０２と、全てのワード線ＷＬ１、ＷＬ２とにＬｏｗレベルの電圧Ｖｓｓを与える。このようにすることにより、書き込んだトランジスタを通して書き込みおよび読み出し配線５０１，５０２からＬｏｗレベルの電圧Ｖｓｓがメモリセルに与えられ続け、メモリ回路のメモリセルの値が固定化される。そして、メモリセルを対応するワード線を用いて選択すれば、選択されたメモリセルから対応するビット線ＢＬ，／ＢＬに読み出し電流が流れ、メモリセルの値が図示しないセンスアンプを介して読み出される。
【００３７】
なお、この読み出しは図１に示す第１実施形態のメモリ回路においても同様に行われる。このとき、書き込みおよび読み出し配線５０にはトランジスタ２４を介してＬｏｗレベルの電圧Ｖｓｓが供給される。
【００３８】
（第３変形例）
次に、第１実施形態の第３変形例によるメモリ回路について図８を参照して説明する。この第３変形例のメモリ回路は、図４に示す第２変形例のメモリ回路において、メモリセル１Ａ１１〜１Ａ２２をメモリセル１Ｂ１１〜１Ｂ２２にそれぞれ置き換えた構成を有している。各メモリセル１Ｂｉｊ（ｉ，ｊ＝１，２）は、メモリセル１ＡｉｊのアンチヒューズトランジスタＭ５、Ｍ７をそれぞれキャパシタＣ１，Ｃ２に置き換えた構成を有している。キャパシタＣ１、Ｃ２はそれぞれ、第１端子および第２端子を有している。
【００３９】
各メモリセル１Ｂｉｊ（ｉ，ｊ＝１，２）においては、キャパシタＣ１の第１端子は第１インバータの出力端子およびアクセストランジスタＭ６のソース端子およびドレイン端子の一方の端子、すなわちビット線ＢＬに接続される端子と反対側の端子に接続され、第２端子が書き込みおよび読み出し配線５０ｉに接続される。また、キャパシタＣ２の第１端子は第２インバータの出力端子およびアクセストランジスタＭ８のソース端子およびドレイン端子の一方の端子、すなわちビット線／ＢＬに接続される端子と反対側の端子に接続され、第２端子が書き込みおよび読み出し配線５０ｉに接続される。
【００４０】
このように構成された第３変形例のメモリ回路においても、書き込み動作および読み出し動作は、図４に示す第２変形例のメモリ回路と同様に行うことができる。すなわち、アンチヒューズがキャパシタＣ１、Ｃ２となる。これらのキャパシタは配線層、例えば書き込みおよび読み出し配線５０１，５０２上に標準のＣＭＯＳプロセスを用いて作製することができる。この場合、Ｓｉのフットプリントを削減することができる。
【００４１】
（第４変形例）
第１実施形態およびその第１乃至第３変形例においては、書き込みおよび読み出し配線に接続されたアンチヒューズは同時に書き込まれる。書き込みが起きた後、アンチヒューズは低抵抗状態となるため、その抵抗に応じた電流が流れることになる。複数の書き込みが起きたとき、その流れる電流によってＩＲドロップが発生し、未書き込みのメモリセルに与えられる電圧が小さくなる可能性がある。大規模ＦＰＧＡでは非常に多量のコンフィグレーションメモリが存在し、１本のワード線ＷＬnに接続するメモリ素子もかなりの数となる。その数によっては、それらのメモリ素子を同時に書き込むために必要な電流を備えた書き込み用ＰチャネルＭＯＳを用意できないことも考えられる。つまり一度に書き込みを行うことができるセル数に制限がある。この課題を解決したコンフィグレーョンメモリ回路を第４変形例として説明する。
【００４２】
第１実施形態の第４変形例によるメモリ回路を図９に示す。この第４変形例のメモリ回路は、複数のメモリセルアレイ１００１、１００２を有している。各メモリセルアレイ１００ｉ（ｉ＝１，２）は、ｍ（ｍ≧２）行×ｎ（ｎ≧２）列に配列されたメモリセル１Ａｋｌ（ｋ＝１，・・・，ｍ、ｌ＝１，・・・、ｎ）を有している。各メモリセル１Ａｋｌ（ｋ＝１，・・・，ｍ、ｌ＝１，・・・、ｎ）は、図２に示すメモリセル１Ａと同じ構成を有している。各メモリセルアレイ１００ｉ（ｉ＝１，２）においては、列は、図４に示すメモリ回路と異なり、紙面上において右から左に向かって番号が付されている。
【００４３】
各メモリセルアレイ１００ｉ（ｉ＝１，２）は、第１行のメモリセル１Ａ１ｌ（ｌ＝１，・・・、ｎ）の書き込みおよび読み出し配線５０ｉに、書き込み電圧ＨＶＨを供給する高耐圧のＰチャネルＭＯＳトランジスタ２２１と、Ｌｏｗレベルの電圧、例えばＶｓｓを供給するＮチャネルＭＯＳトランジスタ２４１とを有し、第２行のメモリセル１Ａ２ｌ（ｌ＝１，・・・、ｎ）の書き込みおよび読み出し配線５０２に、書き込み電圧ＨＶＨを供給する高耐圧のＰチャネルＭＯＳトランジスタ２２２と、Ｌｏｗレベルの電圧、例えば電圧Ｖｓｓを供給するＮチャネルＭＯＳトランジスタ２４２と、を有している。また、ＰチャネルＭＯＳトランジスタ２２１とＰチャネルＭＯＳトランジスタ２２２とに書き込み電圧ＨＶＨを供給する高耐圧のＰチャネルＭＯＳトランジスタ２７を更に備えている。また、ＰチャネルＭＯＳトランジスタ２２１およびＰチャネルＭＯＳトランジスタ２２２をそれぞれＯＮ状態にする書き込み配線２８１、２８２も設けられ、ＮチャネルＭＯＳトランジスタ２４１およびＮチャネルＭＯＳトランジスタ２４２をそれぞれＯＮ状態にする読み出し配線２９１，２９２も設けられている。更に、ＮチャネルＭＯＳトランジスタ２４１、２４２にＬｏｗレベルの電圧、例えばＶｓｓを供給する配線２６も設けられている。また、高耐圧のＰチャネルＭＯＳトランジスタ２７をＯＮ状態にする電圧を供給する配線２１も設けられている。
【００４４】
なお、各メモリセルアレイ１００ｉ（ｉ＝１，２）は、各行には書き込み可能な数のメモリセルが配置された構成を有している。各メモリセルアレイ１００ｉ（ｉ＝１，２）における書き込みおよび読み出し動作は、第２変形例のメモリ回路と同様に行うことができる。
【００４５】
（第５変形例）
次に、第１実施形態の第５変形例によるメモリ回路を図１０に示す。この第５変形例のメモリ回路は、図９に示す第４変形例のメモリ回路に、行選択ドライバ６２と、行選択ドライバ６４と、列選択ドライバ７２と、列書き込み電源選択ドライバ７４とを新たに設けた構成を有している。なお、図１０においては、メモリセルアレイ１００１を表示し、メモリセルアレイ１００２は省略している。
【００４６】
行選択ドライバ６２は、書き込み配線２８１、２８２に接続され、選択信号に基づいて、書き込み配線２８１、２８２のうちの一つの書き込み配線を選択し、選択した書き込み配線、例えば書き込み配線２８１に電圧を印加し、この書き込み配線２８１に接続された高耐圧のＰチャネルＭＯＳトランジスタ２２１をＯＮ状態にする。また、行選択ドライバ６２は、および読み出し配線２９１、２９２にも接続され、選択信号に基づいて、読み出し配線２９１、２９２のうちの一つの読み出し配線を選択し、選択した読み出し配線、例えば読み出し配線２９１に電圧を印加し、この読み出し配線２９１に接続された高耐圧のＮチャネルＭＯＳトランジスタ２４１をＯＮ状態にする。
【００４７】
行選択ドライバ６４は、書き込み配線２８１、２８２に接続され、選択信号に基づいて、ワード線ＷＬ１、ＷＬ２のうちの一つのワード線を選択し、選択したワード線、例えばワード線ＷＬ１にＨｉｇｈレベルの電圧、例えばＶｄｄを印加する。
【００４８】
列選択ドライバ７２は、選択信号に基づいて、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２にそれぞれ、ＨｉｇｈレベルまたはＬｏｗレベルの電圧を印加する。
【００４９】
列書き込み電源選択ドライバ７４は、配線２１，２６に接続され、選択信号に基づいて、配線２１または配線２６に電圧を印加する。
【００５０】
以上説明したように、第１実施形態およびそれらの変形例のメモリ回路においては、各メモリセルは、アンチヒューズ素子となるトランジスタまたはキャパシタを備えており、このアンチヒューズ素子は、標準のＣＭＯＳプロセスで作製可能である。このため、製造コストの上昇を抑えることが可能で、ソフトエラーを生じるのを抑制することができる。
【００５１】
（第２実施形態）
第２実施形態による電子機器を図１１に示す。この第２実施形態の電子機器は、第１実施形態およびそれらの変形例のいずれかのメモリ回路を含む回路３００と、マイクロプロセッサ（以下、ＭＰＵ(Micro-Processing Unit)とも云う）３２０と、メモリ３４０と、インターフェイス（Ｉ／Ｆ）３６０とを備えており、これらの構成要素は、バス線３８０を介して接続されている。
【００５２】
ＭＰＵ３２０はプログラムに従い動作する。メモリ３４０は、ＭＰＵ３２０が動作するためのプログラムが予め記憶される。また、メモリ３４０はＭＰＵ３２０が動作する際のワークメモリとしても用いられる。Ｉ／Ｆ３６０は、ＭＰＵ３２０の制御に従い外部の機器と通信を行う。
【００５３】
この第２実施形態も第１実施形態およびそれらの変形例と同様の効果を奏することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５５】
１，１Ａ，１Ａ１１〜１Ａ２２，１Ｂ１１〜１Ｂ２２・・・メモリセル、２１・・・配線、２２，２２１，２２２・・・高耐圧ＰチャネルＭＯＳトランジスタ、２３・・・配線、２４，２４１，２４２・・・高耐圧ＮチャネルＭＯＳトランジスタ、２５・・・配線、２６・・・配線、２７・・・高耐圧ＰチャネルＭＯＳトランジスタ、３０，３０１，３０２・・・電源線、４０，４０１，４０２・・・電源線、５０・・・配線、６２・・・行選択ドライバ、６４・・・行選択ドライバ、７２・・・列選択ドライバ、７４・・・列書き込み電源選択ドライバ、１００１，１００２・・・メモリセルアレイ、Ｍ１，Ｍ３・・・ＰチャネルＭＯＳトランジスタ、Ｍ２，Ｍ４〜Ｍ８・・・ＮチャネルＭＯＳトランジスタ、ＢＬ，ＢＬ１，ＢＬ２，／ＢＬ，／ＢＬ１，／ＢＬ２・・・・ビット線、ＷＬ，ＷＬ１，ＷＬ２，／ＷＬ，／ＷＬ１，／ＷＬ２・・・・ワード線、３００・・・集積回路（ＩＣ）、３２０・・・マイクロプロセッサ（ＭＰＵ）、３４０・・・メモリ、３６０・・・インターフェイス（ＩＦ）、３８０・・・バス線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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