(57)【要約】      （修正有）【課題】精度の高い読み出しが可能なメモリ装置を提供する。【解決手段】第１及び第２端子を備える記憶素子１０をそれぞれ有する複数のメモリセルと、第３端子及び第４端子を有する参照抵抗２０と、メモリセルを選択する選択回路と、選択回路によって選択されたメモリセルの記憶素子の第１端子に電気的に接続される第１電流源３０ａと、参照抵抗の第３端子に電気的に接続される第２電流源３０ｂと、第１及び第２入力端子を有し、第１入力端子は複数のメモリセルのうち選択されたメモリセルの記憶素子の第２端子に電気的に接続され、第２入力端子は参照抵抗の第４端子に電気的に接続され、記憶素子の抵抗値と参照抵抗の抵抗値の大小を判定する判定回路４０と、を備える。参照抵抗は、記憶素子が高抵抗状態である場合の第１抵抗値の平均値と記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、第２抵抗値の平均値よりも大きい。【選択図】図３
2019160373.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きいメモリ装置。
【請求項２】
複数のメモリセルであって、各メモリセルは、第１端子および第２端子を有する導電層と、高抵抗状態および低抵抗状態の一方から他方に遷移可能である記憶素子とを有し、前記記憶素子は前記第１端子と前記第２端子との間の前記導電層の領域に対応して配置され、前記記憶素子は、第１磁性層と、前記領域と前記第１磁性層との間に配置される第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置される非磁性層と、前記第１磁性層に電気的に接続される第３端子と、を備え、前記記憶素子への情報の書き込みは、前記第１端子と前記第２端子との間に電流を流すことにより行う、複数のメモリセルと、
第４端子および第５端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの前記記憶素子から情報を読み出す際に前記第１端子および前記第３端子の一方に電気的に接続される第１電流源と、
前記参照抵抗の前記第４端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記第１端子および前記第３端子の他方に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第５端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きいメモリ装置。
【請求項３】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値を＜Ｒａｐ＞とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値を＜Ｒｐ＞とし、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとし、前記第２抵抗値の標準偏差をσｐとしたとき、前記参照抵抗は、
【数１】
2019160373.tif 000008
と表される値Ｒｒｅｆ１に実質的に等しい抵抗値を有するメモリ装置。
【請求項４】
前記参照抵抗の抵抗値は、前記抵抗値Ｒｒｅｆ１の５％小さい値から前記抵抗値Ｒｒｅｆ１の５％大きい値までの範囲にある請求項３記載のメモリ装置。
【請求項５】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値を＜Ｒａｐ＞とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値を＜Ｒｐ＞とし、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記参照抵抗は、
【数２】
2019160373.tif 000009
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有するメモリ装置。
【請求項６】
前記参照抵抗の抵抗値は、前記抵抗値Ｒｒｅｆ２の５％小さい値から前記抵抗値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項５記載のメモリ装置。
【請求項７】
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素および第４抵抗素子を有する第２回路と、
を備え、
前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記第２抵抗値の平均値に実質的に等しい抵抗値を有する請求項１乃至６のいずれかに記載のメモリ装置。
【請求項８】
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有する請求項１乃至６のいずれかに記載のメモリ装置。
【請求項９】
前記判定回路は、センスアンプである請求項１乃至８のいずれかに記載のメモリ装置。
【請求項１０】
前記判定回路は、比較器である請求項１乃至８のいずれかに記載のメモリ装置。
【請求項１１】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備え前記第２端子が第１電圧源に電気的に接続される記憶素子をそれぞれ有する複数のメモリセルと、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
第１入力端子および第２入力端子を有し、前記選択回路によって選択されたメモリセルの記憶素子の抵抗状態を判定する判定回路と、
ソース端子およびドレイン端子の一方が前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続され、他方が前記第１入力端子に電気的に接続される第１ｎチャネルトランジスタと、
ソース端子が第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第１ｐチャネルトランジスタと、
前記第１ｐチャネルトランジスタの前記ドレイン端子と前記第１電圧源との間に配置される電流源と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第１ｐチャネルトランジスタの前記ゲート端子に電気的に接続されドレイン端子が前記第１ｎチャネルトランジスタのゲート端子に電気的に接続される第２ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第２ｐチャネルトランジスタの前記ドレイン端子に電気的に接続される第２ｎチャネルトランジスタと、
前記第２ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第１抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第３ｐチャネルトランジスタと、
ドレイン端子が前記第３ｐチャネルトランジスタの前記ドレイン端子に電気的に接続されゲート端子が前記第２ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第３ｎチャネルトランジスタと、
前記第３ｎチャネルトランジスタのソース端子と前記第１電圧源との間に電気的に接続される第２抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第３ｐチャネルトランジスタの前記ゲート端子に電気的に接続される第４ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第４ｐチャネルトランジスタのドレイン端子に電気的に接続される第４ｎチャネルトランジスタと、
前記第４ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第３抵抗素子と、
ドレイン端子が前記第２入力端子に電気的に接続されゲート端子が前記第４ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第５ｎチャネルトランジスタと、
前記第５ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第４抵抗素子と、
を備えたメモリ装置。
【請求項１２】
前記第１抵抗素子の抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数３】
2019160373.tif 000010
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項１１記載のメモリ装置。
【請求項１３】
前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第１抵抗素子の抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数４】
2019160373.tif 000011
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項１１記載のメモリ装置。
【請求項１４】
前記第２抵抗素子の前記抵抗値は、前記値Ｒｒｅｆ２の５％小さい値から前記値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項１２または１３記載のメモリ装置。
【請求項１５】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、
を備え、前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値に実質的に等しい抵抗値を有するメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ装置に関する。
【背景技術】
【０００２】
既存のメモリとしては、揮発性であるＳＲＡＭ(Static Random Access Memory)およびＤＲＡＭ(Dynamic Random Access Memory)などのワーキングメモリ、および不揮発性であるＮＡＮＤフラッシュメモリ、ＨＤＤ(Hard Disk Drive)などのストレージに分類される。
【０００３】
これらの揮発性メモリは、高速で動作するが、リーク電流により待機時の消費電力が大きいという課題がある。この課題を解決するために、さまざまな不揮発性メモリが検討されている。ＭＲＡＭ(Magnetic Random Access Memory)は記憶素子として、磁気抵抗効果素子（Magnetoresistance device）を用いたメモリで、不揮発性で高速動作が可能であるため既存のワーキングメモリに代わるメモリとして期待されている。
【０００４】
磁気抵抗効果素子は、強磁性トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））素子が広く用いられている。ＭＴＪ素子は、低抵抗状態と高抵抗状態の２つの状態を有し、それぞれの状態によりＭＴＪ素子の抵抗が低抵抗状態もしくは高抵抗状態になる。メモリの読出しでは、低抵抗状態のＭＴＪ素子の抵抗値と高抵抗状態のＭＴＪ素子の抵抗値の中間の抵抗値を持つ参照抵抗と、ＭＴＪ素子の抵抗を比較することにより、ＭＴＪ素子の抵抗状態を判定する。
【０００５】
参照抵抗は、複数の低抵抗状態のＭＴＪ素子の抵抗の平均値と、複数の高抵抗状態のＭＴＪ素子の抵抗の平均値、との中間の抵抗値としている。低抵抗状態のＭＴＪ素子の抵抗値は参照抵抗より小さいという条件が必要になり、高抵抗状態のＭＴＪ素子の抵抗値は参照抵抗より大きいという条件が必要になる。ほとんどのＭＴＪ素子は、先の２つの条件を満たしているが、大容量のメモリ装置では、ＭＴＪ素子の抵抗値のバラツキにより、先の条件が満たされなくなる懸念がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＷＯ２００４／０９５４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、精度の高い読み出しが可能なメモリ装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によるメモリ装置は、高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第３端子および第４端子を有する参照抵抗と、前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きい。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態によるメモリ装置を示すブロック図。
【図２】第１実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を説明する図。
【図３】第１実施形態のメモリ装置の読み出し回路の一例を示す回路図。
【図４】第１実施例のメモリ装置におけるメモリセルに含まれる記憶素子を示す断面図。
【図５】第２実施例のメモリ装置における読み出し回路の一例を示す回路図。
【図６】第２実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示す回路図。
【図７】抵抗値Ｒｒｅｆ２と、抵抗値Ｒｒｅｆ１との関係を示す図。
【図８】第３実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示す回路図。
【図９】第４実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示すブロック図。
【図１０】第４実施形態の参照抵抗を構成する抵抗回路を示す図。
【図１１】第４実施形態の参照抵抗を構成する抵抗回路を示す図。
【図１２】第５実施形態によるメモリ装置の読み出し回路を示す回路図。
【発明を実施するための形態】
【００１０】
本実施形態によるメモリ装置は、高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第３端子および第４端子を有する参照抵抗と、前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きい。
【００１１】
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１２】
（第１実施形態）
第１実施形態によるメモリ装置について図１乃至図３を参照して説明する。この第１実施形態のメモリ装置は、アレイ状に配置された複数のメモリセルを有するセルアレイ１００と、読み出し回路２００と、選択回路３００と、を備えている。各メモリセルは記憶素子を有している。この記憶素子は、低抵抗状態と高抵抗状態の２つの状態のいずれかをとり、書き込み電流を記憶素子に流すことにより、上記２つの状態のうちの一方の状態から他方の状態に遷移可能である。
【００１３】
第１実施形態および後述する各実施形態において、記憶素子は、以下の条件を満たすものとする。
ａ）セルアレイ１００に配置されたメモリセル内の記憶素子は、高抵抗状態にあるときの抵抗値Ｒａｐと低抵抗状態にあるときの抵抗値Ｒｐとの比ｍ（＝Ｒａｐ／Ｒｐ）のバラツキは小さい。
ｂ）高抵抗値Ｒａｐは、低抵抗値Ｒｐと相関があり、
Ｒａｐ ＝  ｍＲｐ ・・・  （１）
と表される。
ｃ）セルアレイ１００内の記憶素子の高抵抗値Ｒａｐと低抵抗値Ｒｐとはそれぞれ正規分布を有し、低抵抗値Ｒｐの正規分布の標準偏差σｐとすると、高抵抗値Ｒａｐの正規分布の標準偏差はｍσｐとなる。
【００１４】
本明細書では、平均値ａ、標準偏差ｂの正規分布をＧｂａと表記する。したがって、低抵抗値Ｒｐが平均値＜Ｒｐ＞、標準偏差σｐの正規分布Ｇσｐ＜Ｒｐ＞を有する場合に、高抵抗値Ｒａｐは平均値ｍ＜Ｒａｐ＞、標準偏差ｍσｐの正規分布Ｇｍσｐｍ＜Ｒｐ＞を有する。
【００１５】
上記の条件の下で、読み出し回路２００は、セルアレイ１００のうちから選択されたメモリセル内の記憶素子の抵抗値を読み出す。この読み出しにおいては、記憶素子の抵抗値が参照抵抗値と比較することにより、選択された記憶素子が高抵抗状態であるか低抵抗状態であるかを判定する。
【００１６】
しかし、低抵抗値Ｒｐの標準偏差σｐと高抵抗値の標準偏差ｍσｐは等しくないので、参照抵抗値として、低抵抗値の平均値＜Ｒｐ＞と高抵抗値の平均値＜Ｒａｐ＞の中間値を参照抵抗値とすると、大容量メモリ装置では、歩留まりが低くなる。
【００１７】
そこで、本実施形態においては、低抵抗値Ｒｐの正規分布Ｇσ＜Ｒｐ＞と高抵抗値Ｒａｐの正規分布Ｇｍσｍ＜Ｒｐ＞が等しくなる抵抗値を参照抵抗値Ｒｒｅｆ１とする。すなわち、
Ｇσ＜Ｒｐ＞  ＝  Ｇｍσｍ＜Ｒｐ＞            ・・・  （２）
となる抵抗値を参照抵抗値Ｒｒｅｆ１とする。これにより、大容量のメモリ装置においても、高い歩留まりを得ることができる。
【００１８】
上記式（２）の両辺に対して自然対数をとると、参照抵抗値Ｒｒｅｆ１についての２次方程式となる。この２次方程式を解くと、
【数１】
2019160373.tif 000003
となる。
【００１９】
上記式（３）において、標準偏差σｐと低抵抗値の平均値＜Ｒｐ＞との比をそれぞれ５％、１０％、１５％、２０％とした場合の式（３）から求めた抵抗値Ｒｒｅｆ１と抵抗比ｍとの関係を図２に示す。図２において、横軸は抵抗比ｍを表し、縦軸は抵抗値Ｒｒｅｆ１と中間抵抗値Ｒｍｉｄ（＝（＜Ｒｐ＞＋＜Ｒａｐ＞）／２）との比（＝Ｒｒｅｆ１／Ｒｍｉｄ）を表す。図２から分かるように、ｍが１．５以上では、抵抗値Ｒｒｅｆ１は中間抵抗値Ｒｍｉｄよりも小さくなっている。例えば、ｍが２．０では、抵抗値Ｒｒｅｆ１は中間抵抗値Ｒｍｉｄの８０％弱の値となる。すなわち、本実施形態においては、抵抗値Ｒｒｅｆ１は、中間抵抗値Ｒｍｉｄよりも小さい値となる。
【００２０】
次に、第１実施形態のメモリ装置の読み出し回路２００の一例を図３に示す。この読み出し回路２００は、参照抵抗２０と、抵抗２２ａ、２２ｂと、定電流源３０ａ、３０ｂと、センスアンプ（判定回路）４０と、を備えている。選択回路３００によってセルアレイ１００から選択されたメモリセルの記憶素子１０は、抵抗２２ａと直列に接続され、参照抵抗２０は、抵抗２２ｂと、直列に接続される。記憶素子１０は、第１端子が定電流源３０ａに電気的に接続され、第２端子が抵抗２２ａの一方の端子２３ａに電気的に接続され、抵抗２２ａの他方の端子が接地される。参照抵抗２０は、第１端子が定電流源３０ｂに電気的に接続され、第２端子が抵抗２２ｂの一方の端子２３ｂに電気的に接続され、抵抗２２ｂの他方の端子が接地される。ここで、ＡとＢが電気的に接続されるとは、ＡとＢが直接に接続されてもよいし、ＡとＢとの間に導電体を介して間接的に接続されてもよいことを意味する。センスアンプ４０は、端子２３ａと端子２３ｂとの電位を比較し、記憶素子２０が低抵抗状態であるか、高抵抗状態であるかを判断し、その結果を出力ＯＵＴとして外部に送る。
【００２１】
定電流源３０ａは定電流値Ｉｍｔｊを流し、定電流源３０ｂは定電流値Ｉｒｅｆを流す。本実施形態では、定電流値Ｉｍｔｊと定電流値Ｉｒｅｆは実質的に等しい。抵抗２２ａの抵抗値と抵抗２２ｂの抵抗値は、実質的に等しい。
【００２２】
センスアンプ４０は、２つの入力端子を有し、２つの入力端子の電圧の差に依存して、センスアンプ４０の出力ＯＵＴは高電圧か低電圧のどちらかを出力する。図３に示す読み出し回路２００により、記憶素子の抵抗状態を判定できる。
【００２３】
なお、本実施形態においては、参照抵抗の抵抗値は、式（３）を用いて求められるが、式（３）中の低抵抗値の平均値＜Ｒｐ＞は、図３に示すセンスアンプ４０を用いて読み出される全ての記憶素子、すなわち、センスアンプ４０に電気的に接続される全ての記憶素子の低抵抗値の平均値＜Ｒｐ＞が用いられる。なお、記憶素子は同一のプロセスで形成されるため、記憶素子の抵抗値に殆どバラツキは生じない。このため、平均値を求める場合、全ての記憶素子の低抵抗値を求めなくても、複数個（例えば、１０個程度）の記憶素子の抵抗値を求め、この複数個の抵抗値の平均値を平均値＜Ｒｐ＞としてもよい。
【００２４】
また、抵抗比ｍは、図３に示すセンスアンプ４０を用いて読み出される全ての記憶素子の高抵抗値の平均値＜Ｒａｐ＞と低抵抗値の平均値＜Ｒｐ＞との比が用いられる。また、読み出し回路２００内に複数の参照抵抗値がある場合も、各参照抵抗に電気的に接続するセンスアンプに電気的に接続される全ての記憶素子の低抵抗値の平均値＜Ｒｐ＞を用いることができる。
【００２５】
上述のように構成された第１実施形態によれば、参照抵抗の抵抗値として式（３）で表される値Ｒｒｅｆ１に実質的に等しい値を用いたことにより、全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、更に全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなるために、読出しにおいて、すべての記憶素子の抵抗状態を正常に読み出すことができる。ここで、「参照抵抗の抵抗値が式（３）で表される値Ｒｒｅｆ１に実質的に等しい値である」とは、参照抵抗の抵抗値が、本実施形態の効果すなわち精度の高い読み出しが可能となる範囲の値であることを意味する。
【００２６】
以上説明したことにより、本実施形態では、大容量メモリ装置において記憶素子の抵抗値にバラツキがあっても、正常な読出しが可能となる。
【００２７】
本実施形態において、参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値を、抵抗値Ｒｒｅｆ１の平均値−５％から＋５％の範囲内で作製することにより、大容量のメモリ装置を実現することができる。
【００２８】
以上説明したように、第１実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【実施例】
【００２９】
（第１実施例）
次に、第１実施形態のメモリ装置の第１実施例について説明する。この第１実施例のメモリ装置は、第１実施形態のメモリ装置において、記憶素子として図４に示す記憶素子１０Ａを用いた構成を有している。この記憶素子１０Ａは、端子１１ａ乃至１１ｃと、導電層１２と、ＭＴＪ素子１３と、を備えている。ＭＴＪ素子１３は、導電層１２上に配置され磁化の方向が可変の磁性層（記憶層とも云う）１４と、記憶層１４上に配置された絶縁層（トンネルバリア層）１６と、絶縁層１６上に配置され磁化の方向が固定された磁性層（参照層とも云う）１８と、を備えている。端子１１ａ、１１ｂは導電層１２に電気的に接続し、端子１１ｃは、磁性層１８に電気的に接続する。ＭＴＪ素子１３は、端子１１ａと端子１１ｂとの間の導電層１２の領域に配置される。
【００３０】
この記憶素子１０Ａは、磁性層１４と磁性層１８の磁化方向が互いに反平行（逆方向）であるときに記憶素子１０Ａの抵抗は高抵抗状態となり、磁性層１４と磁性層１８の磁化方向が互いに平行であるときに記憶素子１０Ａの抵抗は低抵抗状態となる。
【００３１】
この記憶素子１０Ａにおける書き込みは、端子１１ａと端子１１ｂとの間に書き込み電流を流すことにより行う。この場合、スピン軌道相互作用により、磁性層１４の磁化にスピントルクが作用し、磁性層１４の磁化方向が反転する。この磁性層１４の磁化方向の反転は、端子１１ａと端子１１ｂとの間に流す書き込み電流の向きによって異なる。
【００３２】
また、読み出しは、端子１１ａおよび端子１１ｂのうち一方と、端子１１ｃとの間に読出し電流を流すことにより、行う。すなわち、図３に示す読み出し回路２００の端子２３ａに電気的に接続される端子は例えば端子１１ｃであり、電流源３０ａに電気的に接続される端子は、例えば端子１１ａおよび端子１１ｂのうち一方である。なお、読み出し回路２００の端子２３ａに電気的に接続される端子は例えば端子１１ａおよび端子１１ｂのうちの一方であり、電流源３０ａに電気的に接続される端子は、端子１１ｃであってもよい。
【００３３】
この記憶素子１０Ａは、第１実施形態で説明した条件ａ）〜ｃ）を満たす。ＭＴＪ素子１３は、磁性層１４、１８として、ＣｏＦｅＢを用い、非磁性層１６としてＭｇＯを用いる。
【００３４】
また、本実施例では、参照抵抗として、第１実施形態で説明した抵抗を持つ抵抗材料、例えばＡｓ（ヒ素）をドープした多結晶Ｓｉ（シリコン）が用いられる。
【００３５】
このように構成された第１実施例のメモリ装置は、第１実施形態のメモリ装置と同様に、精度の高い読み出しが可能になる。
【００３６】
（第２実施例）
第２実施例によるメモリ装置は、図３に示す第１実施形態または第１実施例の読み出し回路２００を図５に示す読み出し回路２００Ａに置き換えた構成を有している。この読み出し回路２００Ａは、図３に示す読み出し回路２００において、抵抗２２ａ、２２ｂをそれぞれキャパシタ２４ａ、２４ｂに置き換えた構成を有している。
【００３７】
キャパシタ２４ａおよびキャパシタ２４ｂは実質的に同じキャパシタンス値を有する。このように構成することにより、読み出し前に記憶素子１０と参照抵抗２０を同電位にしておき、記憶素子１０と参照抵抗２０に同時に同じ電流を印加し、一定時間後にセンスアンプ４０の出力を読み出すことで、記憶素子１０の抵抗状態を判定する。
【００３８】
なお、キャパシタ２４ａおよびキャパシタ２４ｂは、配線とグランド線の間、もしくは配線と電圧線の間のキャパシタンス成分により形成されるコンデンサであってもよい。
【００３９】
以上説明したように、第１及び第２実施例によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【００４０】
なお、第１実施形態およびその実施例のメモリ装置において、記憶素子の抵抗状態を判定するために支障がない限り、図３または図５に記載されていないトランジスタを読み出し回路が含んでいても構わない。
【００４１】
また、本実施形態およびその実施例においては、センスアンプ４０の他に抵抗２２ａ、２２ｂを含むか、またはキャパシタ２４ａ、２４ｂを含んでいたが、これらの素子を含むセンスアンプを用いてもよい。
【００４２】
また、第１実施例および第２実施例においては、記憶素子として、ＭＴＪ素子１３を用いたが、強磁性体／非磁性導電体／強磁性体の積層構造を持つ巨大磁気抵抗効果（ＧＭＲ）素子を用いても構わない。
【００４３】
ＭＴＪ素子１３の磁性層１４、１８として、Ｎｉ、ＦｅおよびＣｏのいずれかの元素を含む金属単体層、または上記元素を含む合金層、例えばＮｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｎｉ、Ｃｏ−Ｆｅ−Ｎｉ合金層が挙げられる。
【００４４】
また、磁性層１４、１８に用いられる層として、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料の層が挙げられる。
【００４５】
また、磁性層１４、１８に用いられる層として、Ｘ２ＹＺで表される組成を有するホイスラー合金層であって、ＸはＣｏ、ＹはＶ、Ｃｒ、Ｍｎ、およびＦｅのいずれかの元素もしくは複数の元素を含み、ＺはＡｌ，Ｓｉ，Ｇａ、およびＧｅのいずれかの元素もしくは複数の元素を含むホイスラー合金層が挙げられる。
【００４６】
なお、磁性層１４、１８は、上述した層を積層した積層構造を有していてもよい。
【００４７】
また、磁性層１４、１８に用いられる層として、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金層、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの積層膜による垂直磁化材料層で構成してもよい。
【００４８】
また、磁性層１４、１８に用いられる層には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００４９】
なお、非磁性層１６に用いられる層として、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた層を用いることができる。
【００５０】
また、非磁性層１６に用いられる層として、銅、銀、金、バナジウム、クロム、およびルテニウムの少なくとも１つの元素を含む層、またはそれらの元素の複合物を含む層、もしくは電流狭窄のための絶縁体を含んだ上記元素の層を用いてもよい。
【００５１】
本実施形態およびその実施例では、記憶素子の抵抗値と参照抵抗の抵抗値を判定するためにセンスアンプを用いたが、比較器を用いてもよい。
【００５２】
また、記憶素子の抵抗値と参照抵抗の抵抗値を判定するために、記憶素子の抵抗値と参照抵抗の抵抗値の大きさを判定するための回路をセンスアンプの代わりに用いてもよい。
【００５３】
本実施形態では、参照抵抗として、ＡｓをドープしたＳｉを用いたが、適度な抵抗率を持つ金属材料、合金材料、金属元素を含む化合物材料、もしくはそれらの複合材料を用いてもよい。
【００５４】
また参照抵抗として、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓ、Ｓｅ、Ｔｅ、Ｐｏのいずれかの不純物をドープしたＳｉ半導体材料を用いても構わない。
【００５５】
また参照抵抗として、不純物をドープしたＣ、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＳｂのいずれかの半導体材料を用いてもよい。
【００５６】
また参照抵抗として、Ｃ材料、Ｃを含む合金材料、Ｃを含む化合物材料を用いてもよい。
【００５７】
また参照抵抗として、不純物をドープした半導体材料を用いても構わない。
【００５８】
また参照抵抗として、半導体材料を含む化合物材料を用いてもよい。
【００５９】
本実施形態では、定電流源３０ａおよび定電流源３０ｂを用いたが、これら定電流源の代わりに定電圧源を用いてもてもよい。また、定電流源の代わりに定電力源を用いてもよい。
【００６０】
（第２実施形態）
第２実施形態によるメモリ装置について図６乃至図７を参照して説明する。本実施形態のメモリ装置は、第１実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗２０を図６に示す参照抵抗２０Ａに置き換えた構成を有している。
【００６１】
この参照抵抗２０Ａは、４個の抵抗素子２０Ａ１〜２０Ａ４と、２つの端子２０Ａｂ１，２０Ａｂ２とを有し、これらの抵抗素子はそれぞれメモリセルの記憶素子と同じ構成を有している。抵抗素子２０Ａ１と抵抗素子２０Ａ２が直列に接続された第１直列回路を構成し、抵抗素子２０Ａ３と抵抗素子２０Ａ４が直列に接続された第２直列回路を構成する。第１直列回路と第２直列回路は並列に接続され、第１直列回路の一方の端子と第２直列回路の一方の端子が参照抵抗２０Ａの端子２０Ａｂ１に接続され、第１直列回路の他方の端子と第２直列回路の他方の端子が参照抵抗２０Ａの端子２０Ａｂ２に接続される。なお、参照抵抗２０Ａの端子２０Ａｂ１および端子２０Ａｂ２の一方が図３に示す電流源３０ｂに電気的に接続され、他方が図３に示す端子２３ｂに電気的に接続される。
【００６２】
抵抗素子２０Ａ１と抵抗素子２０Ａ２はそれぞれ低抵抗状態であって抵抗値Ｒｐを有し、抵抗素子２０Ａ３と抵抗素子２０Ａ４はそれぞれ高抵抗状態であって抵抗値Ｒａｐを有する。
【００６３】
本実施形態の参照抵抗２０Ａの抵抗値（参照抵抗値）は、端子２０Ａｂ１と端子２０Ａｂ２との間の抵抗値である。
【００６４】
図３に示すセンスアンプに接続される全てのメモリセルの記憶素子が低抵抗状態であるときの抵抗の平均値を＜Ｒｐ＞、高抵抗状態の抵抗の平均値を＜Ｒａｐ＞、平均値＜Ｒｐ＞と平均値＜Ｒａｐ＞の中間値をＲｍｉｄとし、抵抗比ｍを、ｍ＝＜Ｒａｐ＞／＜Ｒｐ＞とする。このとき、本実施形態の参照抵抗２０Ａの抵抗値Ｒｒｅｆは、以下の式（４）で表される値Ｒｒｅｆ２となるように設定する。
【数２】
2019160373.tif 000004
【００６５】
図６に示す参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆは、実質的に抵抗値Ｒｒｅｆ２になる。この抵抗値Ｒｒｅｆ２は、式（３）において、低抵抗状態の標準偏差σｐをゼロに漸近させた値に等しくなる。
【００６６】
抵抗値Ｒｒｅｆ２と、抵抗値Ｒｒｅｆ１との関係を図７に示す。図７において、横軸は抵抗比ｍを表し、縦軸は抵抗値Ｒｒｅｆ１または抵抗値Ｒｒｅｆ２と中間抵抗値Ｒｍｉｄ（＝（＜Ｒｐ＞＋＜Ｒａｐ＞）／２）との比（＝Ｒｒｅｆ１／Ｒｍｉｄ）または比（＝Ｒｒｅｆ２／Ｒｍｉｄ）を表す。図７において、漸近解と表示された線がＲｒｅｆ２／Ｒｍｉｄを表し、他の線は比（＝σｐ／＜Ｒｐ＞）が５％、１０％、１５％。２０％である場合に対応した比（＝Ｒｒｅｆ１／Ｒｍｉｄ）を表す。図７からわかるように、記憶素子の低抵抗状態の抵抗値Ｒｐの標準偏差σｐが小さい場合、抵抗値Ｒｒｅｆ２は抵抗値Ｒｒｅｆ１に非常に近い値となる。例えば、比σｐ／＜Ｒｐ＞が１０％の場合、抵抗値Ｒｒｅｆ１は抵抗値Ｒｒｅｆ２に対して約１％だけ大きくなる。抵抗値Ｒｒｅｆ２は抵抗値Ｒｒｅｆ１に非常に近い値のため、大容量メモリにおいても正常な読出しが可能になる。
【００６７】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ａを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆを、容易に実質的にＲｒｅｆ２の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の素子を用いて参照抵抗２０Ａを構成することが、より望ましい。
【００６８】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ａを構成している抵抗素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値＜Ｒｐ＞および抵抗比ｍが変動しても、参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆは実質的に抵抗値Ｒｒｅｆ２の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の素子を用いて参照抵抗２０Ａを形成することが、より望ましい。
【００６９】
記憶素子としてＭＴＪ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図７に示す参照抵抗２０Ａを構成する一つの抵抗素子（ＭＴＪ素子）に印加される電圧は、メモリセルのＭＴＪ素子に印加される電圧の略半分になる。そのため、図７に示す参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆは、抵抗値Ｒｒｅｆ２より高い値となり、抵抗値Ｒｒｅｆ１により近づくため、より望ましい。
【００７０】
参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆを実質的に抵抗値Ｒｒｅｆ２とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなる。このため、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【００７１】
本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。
【００７２】
本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗２０Ａの抵抗値の平均値Ｒｒｅｆを抵抗値Ｒｒｅｆ２の−５％から＋５％の範囲内で作製することにより、大容量のメモリ装置を実現できる。
【００７３】
以上説明したように、第２実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【００７４】
（第３実施形態）
第３実施形態によるメモリ装置について図８を参照して説明する。本実施形態のメモリ装置は、第１実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗２０を図８に示す参照抵抗２０Ｂに置き換えた構成を有している。
【００７５】
この参照抵抗２０Ｂは、４個の抵抗素子２０Ｂ１〜２０Ｂ４と、２つの端子２０Ｂｂ１，２０Ｂｂ２とを有し、これらの抵抗素子はそれぞれメモリセルの記憶素子と同じ構成を有している。抵抗素子２０Ｂ１と抵抗素子２０Ｂ２が直列に接続された第１直列回路を構成し、抵抗素子２０Ｂ３と抵抗素子２０Ｂ４が直列に接続された第２直列回路を構成する。第１直列回路と第２直列回路は並列に接続され、第１直列回路の一方の端子と第２直列回路の一方の端子が参照抵抗２０Ｂの端子２０Ｂｂ１に接続され、第１直列回路の他方の端子と第２直列回路の他方の端子が参照抵抗２０Ｂの端子２０Ｂｂ２に接続される。なお、参照抵抗２０Ｂの端子２０Ｂｂ１および端子２０Ｂｂ２の一方が図３に示す電流源３０ｂに電気的に接続され、他方が図３に示す端子２３ｂに電気的に接続される。本実施形態において、抵抗素子２０Ｂ１〜２０Ｂ４のそれぞれの抵抗値は、実質的に抵抗値Ｒｒｅｆ２に設定される。
【００７６】
本実施形態の参照抵抗の抵抗値は、図８に示す端子２０Ｂｂ１と端子２０Ｂｂ２との間の抵抗値となる。
【００７７】
図３に示すセンスアンプに接続される全てのメモリセルの記憶素子が低抵抗状態であるときの抵抗の平均値を＜Ｒｐ＞、高抵抗状態の抵抗の平均値を＜Ｒａｐ＞、平均値＜Ｒｐ＞と平均値＜Ｒａｐ＞の中間値をＲｍｉｄとし、抵抗比ｍを、ｍ＝＜Ｒａｐ＞／＜Ｒｐ＞とする。このとき、本実施形態の参照抵抗２０Ｂの抵抗値Ｒｒｅｆ２は、以下の式（５）で表される値となるように設定する。
【数３】
2019160373.tif 000005
【００７８】
図８に示す参照抵抗２０Ｂの抵抗値の平均値Ｒｒｅｆは、実質的に抵抗値Ｒｒｅｆ２になる。
【００７９】
本実施形態では、参照抵抗の抵抗値の平均値Ｒｒｅｆが実質的に抵抗値Ｒｒｅｆ２となることから、第２実施形態と同様に、大容量メモリ内の読出しにおいて、殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【００８０】
本実施形態において、各抵抗素子２０Ｂｉ（ｉ＝１，・・・，４）は抵抗値が実質的に抵抗値Ｒｒｅｆ２に設定されるので、各抵抗素子２０Ｂｉ（ｉ＝１，・・・，４）を図６に示す参照抵抗２０Ａから構成し、各抵抗素子２０Ｂｉは４個の抵抗素子から構成されるようにしてもよい。この場合、参照抵抗２０Ｂは、１６個の抵抗素子から構成される。このため、参照抵抗の抵抗値のバラツキがより小さくなり、本実施形態のような参照抵抗を用いることが、より望ましい。
【００８１】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ｂを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗の抵抗値の平均値Ｒｒｅｆを、容易に実質的にＲｒｅｆ２の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗２０Ｂを構成することが、より望ましい。
【００８２】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ｂを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値＜Ｒｐ＞および抵抗比ｍが変動しても、参照抵抗２０Ｂの抵抗値の平均値Ｒｒｅｆは実質的に抵抗値Ｒｒｅｆ２の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗２０Ｂを構成することが、より望ましい。
【００８３】
記憶素子としてＭＴＪ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図７に示す参照抵抗２０Ｂを構成する一つの抵抗素子（ＭＴＪ素子）に印加される電圧は、メモリセルのＭＴＪ素子に印加される電圧の略１／４になる。そのため、図７に示す参照抵抗２０Ｂの抵抗値の平均値Ｒｒｅｆは、抵抗値Ｒｒｅｆ２より高い値となり、抵抗値Ｒｒｅｆ１により近づくため、より望ましい。
【００８４】
参照抵抗２０Ｂの抵抗値の平均値Ｒｒｅｆを実質的に抵抗値Ｒｒｅｆ２とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗より大きくなるために、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【００８５】
本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。
【００８６】
本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値の平均値Ｒｒｅｆを抵抗値Ｒｒｅｆ２の−５％から＋５％の範囲内で作製することにより、大容量のメモリ装置を実現できる。
【００８７】
また、本実施形態では、一つの参照抵抗に１６個の抵抗素子を用いたが、図６に示す抵抗素子を４のｎ乗（ｎ≧３）個組み合わせて抵抗値の平均値が抵抗値Ｒｒｅｆ２となる参照抵抗を形成してもよい。
【００８８】
以上説明したように、第３実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【００８９】
（第４実施形態）
第４実施形態によるメモリ装置について図９を参照して説明する。本実施形態のメモリ装置は、第１実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗２０を図９に示す参照抵抗２０Ｃに置き換えた構成を有している。
【００９０】
この参照抵抗２０Ｃは、４個の抵抗回路２０Ｃ１〜２０Ｃ４と、２つの端子２０Ｃｂ１，２０Ｃｂ２とを有している。抵抗回路２０Ｃ１と抵抗回路２０Ｃ２が直列に接続された第１直列回路を構成し、抵抗回路２０Ｃ３と抵抗回路２０Ｃ４が直列に接続された第２直列回路を構成する。第１直列回路と第２直列回路は並列に接続され、第１直列回路の一方の端子と第２直列回路の一方の端子が参照抵抗２０Ｃの端子２０Ｃｂ１に接続され、第１直列回路の他方の端子と第２直列回路の他方の端子が参照抵抗２０Ｃの端子２０Ｃｂ２に接続される。なお、参照抵抗２０Ｃの端子２０Ｃｂ１および端子２０Ｃｂ２の一方が図３に示す電流源３０ｂに電気的に接続され、他方が図３に示す端子２３ｂに電気的に接続される。
【００９１】
本実施形態において、抵抗回路２０Ｃ１および抵抗回路２０Ｃ２はそれぞれ、図１０に示す構成を有している。すなわち、抵抗回路２０Ｃ１または抵抗回路２０Ｃ２はそれぞれ、４個の抵抗素子５０１〜５０４と、２つの端子５０ｂ１，５０ｂ２とを有している。抵抗素子５０１と抵抗素子５０２が直列に接続された第１直列回路を構成し、抵抗素子５０３と抵抗素子５０４が直列に接続された第２直列回路を構成する。第１直列回路と第２直列回路は並列に接続され、第１直列回路の一方の端子と第２直列回路の一方の端子が端子５０ｂ１に接続され、第１直列回路の他方の端子と第２直列回路の他方の端子が端子５０ｂ２に接続される。そして、４つの抵抗素子５０１〜５０４のそれぞれの抵抗値は、図３に示す読み出し回路２００のセンスアンプ４０に電気的に接続されるメモリセルの記憶素子が低抵抗状態にあるときの抵抗値の平均値＜Ｒｐ＞に設定される。なお、抵抗素子５０１〜５０４はそれぞれ、メモリセルの記憶素子と同じ構成を有する。
【００９２】
また、抵抗回路２０Ｃ３および抵抗回路２０Ｃ４はそれぞれ、図１１に示す構成を有している。すなわち、抵抗回路２０Ｃ３または抵抗回路２０Ｃ４はそれぞれ、４個の抵抗素子６０１〜６０４と、２つの端子６０ｂ１，６０ｂ２とを有している。抵抗素子６０１と抵抗素子６０２が直列に接続された第１直列回路を構成し、抵抗素子６０３と抵抗素子６０４が直列に接続された第２直列回路を構成する。第１直列回路と第２直列回路は並列に接続され、第１直列回路の一方の端子と第２直列回路の一方の端子が端子６０ｂ１に接続され、第１直列回路の他方の端子と第２直列回路の他方の端子が端子６０ｂ２に接続される。そして、４つの抵抗素子６０１〜６０４のそれぞれの抵抗値は、図３に示す読み出し回路２００のセンスアンプ４０に電気的に接続されるメモリセルの記憶素子が高抵抗状態にあるときの抵抗値の平均値＜Ｒａｐ＞に設定される。なお、抵抗素子６０１〜６０４はそれぞれ、メモリセルの記憶素子と同じ構成を有する。
【００９３】
このように構成された本実施形態においては、図９に示す参照抵抗２０Ｃの抵抗値は、以下の式（６）で表される値となる。
【数４】
2019160373.tif 000006
【００９４】
図９に示す参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆは、実質的に抵抗値Ｒｒｅｆ２になる。
【００９５】
本実施形態では、参照抵抗の抵抗値の平均値Ｒｒｅｆが実質的に抵抗値Ｒｒｅｆ２となることから、第２実施形態と同様に、大容量メモリ内の読出しにおいて、殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【００９６】
本実施形態においては、参照抵抗２０Ｃは、１６個の抵抗素子から構成される。このため、参照抵抗の抵抗値のバラツキがより小さくなり、本実施形態のような参照抵抗を用いることが、より望ましい。
【００９７】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ｃを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆを、容易に実質的にＲｒｅｆ２の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗２０Ｃを構成することが、より望ましい。
【００９８】
セルアレイのメモリセルの記憶素子と参照抵抗２０Ｃを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値＜Ｒｐ＞および抵抗比ｍが変動しても、参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆは実質的に抵抗値Ｒｒｅｆ２の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗２０Ｃを構成することが、より望ましい。
【００９９】
記憶素子としてＭＴＪ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図９７に示す参照抵抗２０Ｃを構成する一つの抵抗素子（ＭＴＪ素子）に印加される電圧は、メモリセルのＭＴＪ素子に印加される電圧の略１／４になる。そのため、図７に示す参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆは、抵抗値Ｒｒｅｆ２より高い値となり、抵抗値Ｒｒｅｆ１により近づくため、より望ましい。
【０１００】
参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆを実質的に抵抗値Ｒｒｅｆ２とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗２０Ｃの抵抗値の平均値Ｒｒｅｆより大きくなるために、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【０１０１】
本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。
【０１０２】
本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値の平均値Ｒｒｅｆを抵抗値Ｒｒｅｆ２の−５％から＋５％の範囲内で作製することにより、大容量のメモリ装置を実現できる。
【０１０３】
また、本実施形態では、８個の低抵抗状態の抵抗素子と８個の高抵抗状態の抵抗素子を用いて一つの参照抵抗を形成したが、複数の低抵抗状態の抵抗素子と、低抵抗状態の抵抗素子と同じ数の高抵抗状態の抵抗素子を組み合わせて、抵抗値の平均値がＲｒｅｆ２となる参照抵抗を構成してもよい。
【０１０４】
以上説明したように、第４実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【０１０５】
（第５実施形態）
第５実施形態によるメモリ装置について図１２を参照して説明する。この第５実施形態のメモリ装置は、第１実施形態のメモリ装置において、読み出し回路２００を図１２に示す読み出し回路２００Ｂに置き換えた構成を有している。
【０１０６】
この読み出し回路２００Ｂは、抵抗２２ａ、２２ｂと、ｎチャネルトランジスタＴｎｍ（以下、トランジスタＴｎｍとも云う）と、センスアンプ４０と、回路２１０，２２０，２３０と、を備えている。
【０１０７】
図１に示すセルアレイ１００から選択されたメモリセルのＭＴＪ素子１０は選択回路３００によって第１端子が接地され、第２端子が定電流源となるトランジスタＴｎｍのソース端子およびドレイン端子のうちの一方に電気的に接続される。トランジスタＴｎｍのソース端子およびドレイン端子のうちの他方が端子２３ａを介してセンスアンプ４０の一方の入力端子に接続される。また、端子２３ａは、抵抗２２ａは、一方の端子が電圧源Ｖｄｄに接続され、他方の端子が端子２３ａに接続される。抵抗２２ｂは、一方の端子が電圧源Ｖｄｄに接続され、他方の端子が端子２３ｂを介してセンスアンプ４０の他方の入力端子に接続される。抵抗２２ａの抵抗値と抵抗２２ｂの抵抗値は実質的に等しくなるように設定される。
【０１０８】
回路２１０は、ｐチャネルトランジスタ（以下、トランジスタとも云う）Ｔｐ０，Ｔｐ１と、ｎチャネルトランジスタ（以下、トランジスタと云う）Ｔｎ１と、抵抗Ｒ１＿ａｐと、定電流源２１２とを備えている。トランジスタＴｐ０およびトランジスタＴｐ１は、それぞれのソース端子が電圧源Ｖｄｄに接続され、ゲートが共通に接続される。トランジスタＴｐ０のドレイン端子は、トランジスタＴｐ０のゲートおよびトランジスタＴｐ１のゲートに接続されるとともに、電流源２１２に接続される。トランジスタＴｐ１は、ドレイン端子がトランジスタＴｎ１のドレイン端子に接続され、トランジスタＴｎ１は、ソース端子が抵抗Ｒ１＿ａｐを介して接地される。この回路２１０は、トランジスタＴｐ１のドレイン端子から、トランジスタＴｎｍのゲート端子に印加される電圧Ｖｃｌｍｐを発生する。
【０１０９】
回路２２０は、ｐチャネルトランジスタＴｐ２と、ｎチャネルトランジスタＴｎ２と、参照抵抗２０と、を備えている。参照抵抗２０は、第１実施形態、第１乃至第４実施形態のいずれかの参照抵抗が用いられる。トランジスタＴｐ２は、ソース端子が電圧源Ｖｄｄに接続され、ドレイン端子が自身のゲート端子に接続されるとともにｎチャネルトランジスタＴｎ２のドレイン端子に接続される。トランジスタＴｎ２は、ゲート端子が回路２１０のトランジスタＴｎ１のゲートに接続され、ソース端子が参照抵抗２０を介して接地される。この回路２２０は、トランジスタＴｎ２のゲートの電圧がＶｃｌｍｐであるときに、参照抵抗２０に流れる電流Ｉｒｅｆを発生させる。
【０１１０】
回路２３０は、ｐチャネルトランジスタＴｐ３と、ｎチャネルトランジスタＴｎ３，Ｔｎ４と、抵抗Ｒ３＿ｐ，Ｒ４＿ｐと、を備えている。トランジスタＴｐ３は、ソース端子が電圧源Ｖｄｄに接続され、ゲート端子が回路２２０のトランジスタＴｐ２のゲート端子に接続され、ドレイン端子がトランジスタＴｎ３のドレイン端子に接続される。トランジスタＴｎ３は、ゲート端子が自身のドレイン端子に接続されるとともにトランジスタＴｎ４のゲート端子に接続され、ソース端子が抵抗Ｒ３＿ｐを介して接地される。トランジスタＴｎ４は、ソース端子が抵抗Ｒ４＿ｐを介して接地され、ドレイン端子が端子２３ｂに接続される。この回路２３０は、回路２２０で発生させた電流Ｉｒｅｆと実質的に同じ電流を、端子２３ｂに流し、電圧Ｖｒｅｆを作成する。なお、電圧Ｖｒｅｆは、記憶素子１０の抵抗値が仮にＲｒｅｆである場合に、センスアンプ４０の２つの入力端子のうちの一方の端子（端子２３ａに接続された端子）に印加される電圧と実質的に同じ電圧である。また、Ｉｒｅｆは、記憶素子１０の抵抗値が仮にＲｒｅｆである場合に、記憶素子１０に流れる電流と実質的に同じ電流である。
【０１１１】
次に、読み出し回路２００Ｂの動作について説明する。
【０１１２】
このように構成された読み出し回路２００Ｂにおいて、仮に記憶素子１０の抵抗値が参照抵抗２０の抵抗値Ｒｒｅｆである場合に、記憶素子１０に流れる電流をＩｒｅｆ２とする。また、仮に記憶素子１０の抵抗値が参照抵抗２０の抵抗値Ｒｒｅｆである場合に、センスアンプ４０の一方の端子（端子２３ａに接続された端子）に印加される電圧をＶｒｅｆ２とする。
【０１１３】
回路２１０から発生された電圧Ｖｃｌｍｐは、記憶素子１０に直列に接続されたトランジスタＴｎｍのゲート端子に印加される。この電圧Ｖｃｌｍｐは、電源電圧Ｖｄｄから基準電圧ＧＮＤとの間で、読み出し回路２００Ｂが安定動作するような電圧に調整される。
【０１１４】
回路２２０は、電圧ＶｃｌｍｐをトランジスタＴｎ２のゲート端子に受け、電流Ｉｒｅｆ２に実質的に等しい電流を参照抵抗２０に流す。
【０１１５】
回路２３０は、電流Ｉｒｅｆ２に実質的に等しい電流を抵抗Ｒ４＿ｐに流し、端子２３ｂに接続されたセンスアンプ４０の入力端子に電圧Ｖｒｅｆを印加する。
【０１１６】
上述のことから、端子２３ｂに接続されたセンスアンプ４０の入力端子に電圧Ｖｒｅｆが印加され、端子２３ａに接続されたセンスアンプ４０の入力端子には、記憶素子１０の抵抗値に依存した電圧が印加される。
【０１１７】
以上説明したことにより、大容量メモリ装置において、正常な読み出しを実現することができる。
【０１１８】
なお、上記説明は動作原理を述べたものであり、参照抵抗２０に流れる電流がＩｒｅｆ２に実質的に等しくなくてもよい。この場合においても、本実施形態においては、電圧Ｖｒｅｆ２に実質的に等しい電圧が、端子２３ｂに接続されたセンスアンプ４０の入力端子に印加される。
【０１１９】
本実施形態のメモリ装置においては、図１に示すセルアレイ１００のうち図１２に示すセンスアンプ４０に電気的に接続されたメモリセルの記憶素子の低抵抗状態における抵抗値の平均値を＜Ｒｐ＞とし、高抵抗状態の抵抗の平均値を＜Ｒａｐ＞とする。抵抗比の平均値ｍをｍ＝＜Ｒａｐ＞／＜Ｒｐ＞とする。すると、本実施形形態における参照抵抗２０の抵抗値は、下記の式（７）で表される。
【数５】
2019160373.tif 000007
【０１２０】
なお参照抵抗２０に、第１乃至第５実施形態の参照抵抗のいずれかを用いても構わない。
【０１２１】
なお、本実施形態において、抵抗Ｒ１＿ａｐの抵抗値は、記憶素子１０の高抵抗状態の抵抗値Ｒａｐに実質的に等しく、抵抗Ｒ３＿ｐの抵抗値は、記憶素子１０の低抵抗状態の抵抗値Ｒｐに実質的に等しい。抵抗Ｒ４＿ｐの抵抗値は、記憶素子１０の低抵抗状態の抵抗値Ｒｐに実質的に等しい。
【０１２２】
また、本実施形態において、抵抗Ｒ１＿ａｐの抵抗値を記憶素子１０の低抵抗状態の抵抗値Ｒｐに実質的に等しく、抵抗Ｒ３＿ｐの抵抗値を記憶素子１０の高抵抗状態の抵抗値Ｒａｐに実質的に等しく、抵抗Ｒ４＿ｐの抵抗値を記憶素子１０の高抵抗状態の抵抗値のＲａｐに実質的に等しくして読み出し回路２００Ｂを構成しても構わない。
【０１２３】
参照抵抗２０の抵抗値の平均値Ｒｒｅｆを実質的に抵抗値Ｒｒｅｆ２とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなる。このため、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。
【０１２４】
本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。
【０１２５】
本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗２０の抵抗値の平均値Ｒｒｅｆを抵抗値Ｒｒｅｆ２の−５％から＋５％の範囲内で作製することにより、大容量のメモリ装置を実現できる。
【０１２６】
以上説明したように、第５実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。
【０１２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２８】
１０，１０Ａ・・・記憶素子、１１ａ，１１ｂ，１１ｃ・・・端子、１２・・・導電層、１３・・・ＭＴＪ素子、１４・・・磁性層、１６・・・非磁性層、１８・・・磁性層、２０，２０Ａ、２０Ｂ、２０Ｃ・・・参照抵抗、２０Ａ１〜２０Ａ４・・・抵抗素子、２０Ａｂ１〜２０Ａｂ２・・・端子、２０Ｂ１〜２０Ｂ４・・・抵抗素子、２０Ｂｂ１〜２０Ｂｂ２・・・端子、２０Ｃ１〜２０Ｃ４・・・抵抗回路、２０Ｃｂ１〜２０Ｃｂ２・・・端子、２２ａ、２２ｂ・・・抵抗素子、２３ａ，２３ｂ・・・端子、２４ａ，２４ｂ・・・キャパシタ、３０ａ，３０ｂ・・・定電流源、４０・・・センスアンプ、５０１〜５０４・・・抵抗素子、５０ｂ１，５０ｂ２・・・端子、６０１〜６０４・・・抵抗素子、６０ｂ１，６０ｂ２・・・端子、１００・・・セルアレイ、２００、２００Ａ，２００Ｂ・・・読み出し回路、２１２・・・電流源、２１０，２２０，２３０・・・回路
【図１】
2019160373.tif 000012
【図２】
2019160373.tif 000013
【図３】
2019160373.tif 000014
【図４】
2019160373.tif 000015
【図５】
2019160373.tif 000016
【図６】
2019160373.tif 000017
【図７】
2019160373.tif 000018
【図８】
2019160373.tif 000019
【図９】
2019160373.tif 000020
【図１０】
2019160373.tif 000021
【図１１】
2019160373.tif 000022
【図１２】
2019160373.tif 000023
【手続補正書】
【提出日】平成31年4月16日(2019.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きく、
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有するメモリ装置。
【請求項２】
複数のメモリセルであって、各メモリセルは、第１端子および第２端子を有する導電層と、高抵抗状態および低抵抗状態の一方から他方に遷移可能である記憶素子とを有し、前記記憶素子は前記第１端子と前記第２端子との間の前記導電層の領域に対応して配置され、前記記憶素子は、第１磁性層と、前記領域と前記第１磁性層との間に配置される第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置される非磁性層と、前記第１磁性層に電気的に接続される第３端子と、を備え、前記記憶素子への情報の書き込みは、前記第１端子と前記第２端子との間に電流を流すことにより行う、複数のメモリセルと、
第４端子および第５端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの前記記憶素子から情報を読み出す際に前記第１端子および前記第３端子の一方に電気的に接続される第１電流源と、
前記参照抵抗の前記第４端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記第１端子および前記第３端子の他方に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第５端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きく、
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有するメモリ装置。
【請求項３】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値を＜Ｒａｐ＞とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値を＜Ｒｐ＞とし、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとし、前記第２抵抗値の標準偏差をσｐとしたとき、前記参照抵抗は、
【数１】
2019160373.tif 000024
と表される値Ｒｒｅｆ１に実質的に等しい抵抗値を有するメモリ装置。
【請求項４】
前記参照抵抗の抵抗値は、前記抵抗値Ｒｒｅｆ１の５％小さい値から前記抵抗値Ｒｒｅｆ１の５％大きい値までの範囲にある請求項３記載のメモリ装置。
【請求項５】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値を＜Ｒａｐ＞とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値を＜Ｒｐ＞とし、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記参照抵抗は、
【数２】
2019160373.tif 000025
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有するメモリ装置。
【請求項６】
前記参照抵抗の抵抗値は、前記抵抗値Ｒｒｅｆ２の５％小さい値から前記抵抗値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項５記載のメモリ装置。
【請求項７】
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、
を備え、
前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記第２抵抗値の平均値に実質的に等しい抵抗値を有する請求項１乃至６のいずれかに記載のメモリ装置。
【請求項８】
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有する請求項３乃至６のいずれかに記載のメモリ装置。
【請求項９】
前記判定回路は、センスアンプである請求項１乃至８のいずれかに記載のメモリ装置。
【請求項１０】
前記判定回路は、比較器である請求項１乃至８のいずれかに記載のメモリ装置。
【請求項１１】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備え前記第２端子が第１電圧源に電気的に接続される記憶素子をそれぞれ有する複数のメモリセルと、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
第１入力端子および第２入力端子を有し、前記選択回路によって選択されたメモリセルの記憶素子の抵抗状態を判定する判定回路と、
ソース端子およびドレイン端子の一方が前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続され、他方が前記第１入力端子に電気的に接続される第１ｎチャネルトランジスタと、
ソース端子が第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第１ｐチャネルトランジスタと、
前記第１ｐチャネルトランジスタの前記ドレイン端子と前記第１電圧源との間に配置される電流源と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第１ｐチャネルトランジスタの前記ゲート端子に電気的に接続されドレイン端子が前記第１ｎチャネルトランジスタのゲート端子に電気的に接続される第２ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第２ｐチャネルトランジスタの前記ドレイン端子に電気的に接続される第２ｎチャネルトランジスタと、
前記第２ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第１抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第３ｐチャネルトランジスタと、
ドレイン端子が前記第３ｐチャネルトランジスタの前記ドレイン端子に電気的に接続されゲート端子が前記第２ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第３ｎチャネルトランジスタと、
前記第３ｎチャネルトランジスタのソース端子と前記第１電圧源との間に電気的に接続される第２抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第３ｐチャネルトランジスタの前記ゲート端子に電気的に接続される第４ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第４ｐチャネルトランジスタのドレイン端子に電気的に接続される第４ｎチャネルトランジスタと、
前記第４ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第３抵抗素子と、
ドレイン端子が前記第２入力端子に電気的に接続されゲート端子が前記第４ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第５ｎチャネルトランジスタと、
前記第５ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第４抵抗素子と、
を備えたメモリ装置。
【請求項１２】
前記第１抵抗素子の抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数３】
2019160373.tif 000026
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項１１記載のメモリ装置。
【請求項１３】
前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第１抵抗素子の抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数４】
2019160373.tif 000027
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項１１記載のメモリ装置。
【請求項１４】
前記第２抵抗素子の前記抵抗値は、前記値Ｒｒｅｆ２の５％小さい値から前記値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項１２または１３記載のメモリ装置。
【請求項１５】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、
を備え、前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値に実質的に等しい抵抗値を有するメモリ装置。
【手続補正書】
【提出日】令和1年7月4日(2019.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きく、
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有するメモリ装置。
【請求項２】
複数のメモリセルであって、各メモリセルは、第１端子および第２端子を有する導電層と、高抵抗状態および低抵抗状態の一方から他方に遷移可能である記憶素子とを有し、前記記憶素子は前記第１端子と前記第２端子との間の前記導電層の領域に対応して配置され、前記記憶素子は、第１磁性層と、前記領域と前記第１磁性層との間に配置される第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置される非磁性層と、前記第１磁性層に電気的に接続される第３端子と、を備え、前記記憶素子への情報の書き込みは、前記第１端子と前記第２端子との間に電流を流すことにより行う、複数のメモリセルと、
第４端子および第５端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの前記記憶素子から情報を読み出す際に前記第１端子および前記第３端子の一方に電気的に接続される第１電流源と、
前記参照抵抗の前記第４端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記第１端子および前記第３端子の他方に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第５端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値との中間値よりも小さく、前記第２抵抗値の平均値よりも大きく、
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有するメモリ装置。
【請求項３】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値を＜Ｒａｐ＞とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値を＜Ｒｐ＞とし、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記参照抵抗は、
【数１】
2019160373.tif 000028
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有するメモリ装置。
【請求項４】
前記参照抵抗の抵抗値は、前記抵抗値Ｒｒｅｆ２の５％小さい値から前記抵抗値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項３記載のメモリ装置。
【請求項５】
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、
を備え、
前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記第２抵抗値の平均値に実質的に等しい抵抗値を有する請求項１乃至４のいずれかに記載のメモリ装置。
【請求項６】
前記参照抵抗は、
第１抵抗回路および第２抵抗回路が直列に接続される第１直列回路と、
第３抵抗回路および第４抵抗回路が直列に接続される第２直列回路と、
を備え、前記第１直列回路と前記第２直列回路が並列に接続され、
前記第１および第２抵抗回路はそれぞれ、直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、を備え、前記第１回路および前記第２回路は並列に接続され、前記第１乃至第４抵抗素子はそれぞれ、前記第１抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第３および第４抵抗回路はそれぞれ、直列に接続される第５抵抗素子および第６抵抗素子を有する第３回路と、直列に接続される第７抵抗素子および第８抵抗素子を有する第４回路と、を備え、前記第３回路および前記第４回路は並列に接続され、前記第５乃至第８抵抗素子はそれぞれ、前記第２抵抗値の前記平均値に実質的に等しい抵抗値を有する請求項３または４に記載のメモリ装置。
【請求項７】
前記判定回路は、センスアンプである請求項１乃至６のいずれかに記載のメモリ装置。
【請求項８】
前記判定回路は、比較器である請求項１乃至６のいずれかに記載のメモリ装置。
【請求項９】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備え前記第２端子が第１電圧源に電気的に接続される記憶素子をそれぞれ有する複数のメモリセルと、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
第１入力端子および第２入力端子を有し、前記選択回路によって選択されたメモリセルの記憶素子の抵抗状態を判定する判定回路と、
ソース端子およびドレイン端子の一方が前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続され、他方が前記第１入力端子に電気的に接続される第１ｎチャネルトランジスタと、
ソース端子が第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第１ｐチャネルトランジスタと、
前記第１ｐチャネルトランジスタの前記ドレイン端子と前記第１電圧源との間に配置される電流源と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第１ｐチャネルトランジスタの前記ゲート端子に電気的に接続されドレイン端子が前記第１ｎチャネルトランジスタのゲート端子に電気的に接続される第２ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第２ｐチャネルトランジスタの前記ドレイン端子に電気的に接続される第２ｎチャネルトランジスタと、
前記第２ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第１抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第３ｐチャネルトランジスタと、
ドレイン端子が前記第３ｐチャネルトランジスタの前記ドレイン端子に電気的に接続されゲート端子が前記第２ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第３ｎチャネルトランジスタと、
前記第３ｎチャネルトランジスタのソース端子と前記第１電圧源との間に電気的に接続される第２抵抗素子と、
ソース端子が前記第２電圧源に電気的に接続されゲート端子が前記第３ｐチャネルトランジスタの前記ゲート端子に電気的に接続される第４ｐチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第４ｐチャネルトランジスタのドレイン端子に電気的に接続される第４ｎチャネルトランジスタと、
前記第４ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第３抵抗素子と、
ドレイン端子が前記第２入力端子に電気的に接続されゲート端子が前記第４ｎチャネルトランジスタの前記ゲート端子に電気的に接続される第５ｎチャネルトランジスタと、
前記第５ｎチャネルトランジスタのソース端子と前記第１電圧源との間に配置される第４抵抗素子と、
を備えたメモリ装置。
【請求項１０】
前記第１抵抗素子の抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数２】
2019160373.tif 000029
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項９記載のメモリ装置。
【請求項１１】
前記第３抵抗素子および前記第４抵抗素子のそれぞれの抵抗値が前記記憶素子の高抵抗状態の第１抵抗値の平均値＜Ｒａｐ＞に実質的に等しく、前記第１抵抗素子の抵抗値が前記記憶素子の低抵抗状態の第２抵抗値の平均値＜Ｒｐ＞に実質的に等しく、前記第１抵抗値の平均値と前記第２抵抗値の平均値との比（＝＜Ｒａｐ＞／＜Ｒｐ＞）をｍとしたとき、前記第２抵抗素子は、
【数３】
2019160373.tif 000030
と表される値Ｒｒｅｆ２に実質的に等しい抵抗値を有する請求項９記載のメモリ装置。
【請求項１２】
前記第２抵抗素子の前記抵抗値は、前記値Ｒｒｅｆ２の５％小さい値から前記値Ｒｒｅｆ２の５％大きい値までの範囲にある請求項１０または１１に記載のメモリ装置。
【請求項１３】
高抵抗状態および低抵抗状態の一方から他方に遷移可能で第１端子および第２端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第３端子および第４端子を有する参照抵抗と、
前記複数のメモリセルのうちの１つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第１端子に電気的に接続される第１電流源と、
前記参照抵抗の前記第３端子に電気的に接続される第２電流源と、
第１入力端子および第２入力端子を有し、前記第１入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第２端子に電気的に接続され、前記第２入力端子は前記参照抵抗の前記第４端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗は、
直列に接続される第１抵抗素子および第２抵抗素子を有する第１回路と、
直列に接続される第３抵抗素子および第４抵抗素子を有する第２回路と、
を備え、前記第１回路および前記第２回路は並列に接続され、
前記第１抵抗素子および前記第２抵抗素子はそれぞれ、前記記憶素子が高抵抗状態である場合の第１抵抗値の平均値に実質的に等しい抵抗値を有し、
前記第３抵抗素子および前記第４抵抗素子はそれぞれ、前記記憶素子が低抵抗状態である場合の第２抵抗値の平均値に実質的に等しい抵抗値を有するメモリ装置。