(57)【要約】【課題】  デバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を提供する。【解決手段】  半導体装置は、ｐ型の半導体基板と、半導体基板の上部に設けられたｎ型のドレイン領域２と、半導体基板の上部にドレイン領域２と接してドレイン領域２を横方向で囲むように設けられたｎ型のドリフト層４と、半導体基板の上部でドリフト層４のドレイン領域２と反対側となる外側に設けられ、ドレイン領域２から等距離でそれぞれの開口部が位置し、外側に向かって凹み、厚み方向に沿って延びる第１の溝９ａ１，９ａ２及び第２の溝９ｂを有するゲート領域９と、第１の溝９ａ１，９ａ２の内側に、ドリフト層４及びゲート領域９と接して設けられたｎ型のソース領域７ａ，７ｂ，７ｃと、第２の溝９ｂの内側に、ドリフト層４及びゲート領域９と接して設けられると共にグランド電位に接続されたｎ型のサージ電流誘導領域５ａ，５ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上部に設けられた第２導電型のドレイン領域と、
前記半導体基板の上部に前記ドレイン領域と接して前記ドレイン領域を横方向で囲むように設けられた第２導電型のドリフト層と、
前記半導体基板の上部で前記ドリフト層の前記ドレイン領域と反対側となる外側に設けられ、前記ドレイン領域から等距離でそれぞれの開口部が位置し前記外側に向かって凹み、前記半導体基板の厚み方向に沿って延びる第１の溝及び第２の溝、を有するゲート領域と、
前記第１の溝の内側に、前記ドリフト層及び前記ゲート領域と接して設けられた第２導電型のソース領域と、
前記第２の溝の内側に、前記ドリフト層及び前記ゲート領域と接して設けられた第２導電型のサージ電流誘導領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の溝は一対の前記第１の溝に挟まれて設けられ、
前記ゲート領域と前記ソース領域とで形成されるｐｎ接合に逆バイアスが印加された時に、隣り合う前記第１の溝の間の前記第２の溝の開口部がピンチオフすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の溝の開口部の幅は、前記第１の溝の開口部の幅より狭く、
前記逆バイアスが印加された時に前記第２の溝の開口部が、前記第１の溝の開口部よりも先にピンチオフすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記サージ電流誘導領域の前記外側に向かう方向と垂直方向の幅は、前記第２の溝の開口部の幅より広いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の溝の周囲に、逆バイアス時に前記第２の溝の開口部が前記第１の溝の開口部よりも先にピンチオフするように不純物密度が制御されたピンチオフ誘導領域を更に備えることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ドリフト層は、前記ソース領域及び前記サージ電流誘導領域より不純物密度が低く、前記第１の溝の内側に延在し、
前記ピンチオフ誘導領域として、前記第２の溝の開口部と前記サージ電流誘導領域との間に、前記第１の溝の内側の前記ドリフト層の領域よりも大きく、前記ドリフト層の不純物密度以下である第２導電型領域を有する、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ドリフト層は、前記ソース領域及び前記サージ電流誘導領域より不純物密度が低く、前記第１の溝の内側に延在し、
前記ピンチオフ誘導領域として、前記第２の溝の開口部と前記サージ電流誘導領域との間に、前記第２の溝の開口部から前記サージ電流誘導領域までの距離が、前記第１の溝の開口部から前記ソース領域までの距離よりも長く、前記ドリフト層の不純物密度以下である第２導電型領域を有することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第２導電型領域は、前記ドリフト層であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第２導電型領域は前記ドリフト層より不純物密度の低い領域であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１０】
前記ピンチオフ誘導領域として、前記ドリフト層と前記ゲート領域の間であって、前記第２の溝の内壁の位置に設けられ、前記ゲート領域より不純物密度の高い第１の第１導電型領域を有することを特徴とする請求項５〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ピンチオフ誘導領域として、前記ドリフト層の上部で前記サージ電流誘導領域の近傍に設けられた第２の第１導電型領域を有することを特徴とする請求項５〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ゲート領域と電気的に接続するゲート配線と、前記ソース領域と電気的に接続するソース配線と、前記ドレイン領域と電気的に接続するドレイン配線と、前記サージ電流誘導領域と電気的に接続するサージ電流誘導電極とを備えることを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲート配線と前記サージ電流誘導電極とが繋がっていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ゲート配線および前記サージ電流誘導電極は、グランド電位と電気的に接続されることを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置を起動素子として備えることを特徴とする起動回路。
【請求項１６】
請求項１５に記載の起動回路を備えることを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に接合型トランジスタに関する。
【背景技術】
【０００２】
特許文献１には、円形の平面パターンの中心にドレイン領域及びドレイン領域に接続された入力パッドが設けられ、周辺に複数のソース領域が設けられた横型の高耐圧の接合型電界効果トランジスタ（ＪＦＥＴ）が開示されている。また特許文献２には、特許文献１の場合と同様の構造を有するＪＦＥＴにおいて、入力パッドに並列に接続され、ドリフト層上の酸化膜の上に設けられたポリシリコン膜等の抵抗素子が開示されている。抵抗素子は入力電圧検出機能（ブラウンアウト機能）用に用いられる。
【０００３】
ここで半導体装置の静電気放電（ＥＳＤ）サージ耐量の評価には、大きくマシーンモデル（ＭＭ±）とヒューマンボディモデル（ＨＢＭ±）の２種類がある。ＭＭ＋では電圧は２００Ｖ程度の比較的低い値であるため、特許文献１及び２のＪＦＥＴデバイスの場合、デバイス自体に十分な耐圧があり、ＥＳＤサージに対して保護が達成される。
【０００４】
一方、ＨＢＭ＋では電圧は１０００Ｖ〜２０００Ｖ程度以上と比較的高く、ＪＦＥＴでは入力されるサージ電圧に応じてソース電位が上昇する。特許文献１の場合、サージ電圧がソース耐圧、又はソース領域に接続され起動回路を構成する回路素子の耐圧までは、ＥＳＤサージに対して保護が達成される。また特許文献２の場合、ＨＢＭ＋では入力されたＥＳＤサージに対してブラウンアウト機能用の抵抗素子を伝わる電位とシリコン中の空乏化による電位の伝わり方に差が生じ、抵抗素子の下の酸化膜に電位差が生じる。酸化膜の絶縁耐圧の大きさまではＥＳＤサージに対して保護が達成されるが、電位差が大きくなると酸化膜が破壊される。
【０００５】
特許文献１及び２の場合、起動素子をなすＪＦＥＴ自体に入力パッドが設けられているため、ＪＦＥＴに並列にＥＳＤサージ保護用の素子を設ける領域を形成することが難しくなる。ここでＥＳＤサージ耐量を強化するためには、例えば入力パッドからソース領域までの距離を長くすることによりデバイスサイズを大きくして抵抗を大きくすることで、ソース電位の上昇と酸化膜に生じる電位差を抑える方法が考えられる。しかしデバイスサイズが大きくなることにより、全体のコストが上昇するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１３５８４４号公報
【特許文献２】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記した問題に着目して為されたものであって、デバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置、この半導体装置を備えた起動回路及びこの起動回路を備えたスイッチング電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る半導体装置のある態様は、第１導電型の半導体基板と、半導体基板の上部に設けられた第２導電型のドレイン領域と、半導体基板の上部にドレイン領域と接してドレイン領域を横方向で囲むように設けられた第２導電型のドリフト層と、半導体基板の上部でドリフト領域のドレイン領域と反対側となる外側に設けられ、ドレイン領域から等距離でそれぞれの開口部が位置し外側に向かって凹み、半導体基板の厚み方向に沿って延びる第１の溝及び第２の溝、を有するゲート領域と、第１の溝の内側に、ドリフト層及びゲート領域と接して設けられた第２導電型のソース領域と、第２の溝の内側に、ドリフト層及びゲート領域と接して設けられた第２導電型のサージ電流誘導領域と、を備えることを要旨とする。
【０００９】
また本発明に係る起動回路のある態様は、上記したある態様に係る半導体装置を起動素子として備えることを要旨とする。また本発明に係るスイッチング電源回路のある態様は、上記したある態様に係る起動回路を備えることを要旨とする。
【発明の効果】
【００１０】
本発明に係る半導体装置、起動回路及びスイッチング電源回路によれば、デバイスサイズを抑えて、ＥＳＤサージ耐量を強化できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の構成の一部の概略を上面側から見て模式的に説明する図である。
【図２】図１中のＡ−Ａ方向から見た断面図である。
【図３】図１中のＢ−Ｂ方向から見た断面図である。
【図４】第１の実施の形態に係る半導体装置が用いられるスイッチング電源回路の概略を模式的に説明する回路図である。
【図５】第１の実施の形態に係る半導体装置が用いられるスイッチング電源回路に含まれる起動回路の概略を模式的に説明する回路図である。
【図６】第１の実施の形態に係る半導体装置の通常動作において、サージ電流誘導領域で電流が先にカットオフされた状態を模式的に説明する平面図である。
【図７】第１の実施の形態に係る半導体装置の通常動作において、図６に示した状態の後、サージ電流誘導領域及びソース領域の両方で電流がカットオフされた状態を模式的に説明する平面図である。
【図８】第１の実施の形態に係る半導体装置にサージ電流が流れた際の動作を模式的に説明する平面図である。
【図９】比較例に係る半導体装置の通常動作において電流がカットオフされた状態を模式的に説明する平面図である。
【図１０】比較例に係る半導体装置にサージ電流が流れた際の動作を模式的に説明する平面図である。
【図１１】第１の実施の形態に係る半導体装置の変形例（第１変形例）の通常動作において、サージ電流誘導領域側の電流が先にカットオフされた状態を模式的に説明する平面図である。
【図１２】第２の実施の形態に係る半導体装置の通常動作において、サージ電流誘導領域側の電流が先にカットオフされた状態を模式的に説明する平面図である。
【図１３】第２の実施の形態に係る半導体装置の変形例（第２変形例）の通常動作において、サージ電流誘導領域側の電流が先にカットオフされた状態を模式的に説明する平面図である。
【図１４】第２の実施の形態に係る半導体装置の変形例（第３変形例）の通常動作において、サージ電流誘導領域側の電流が先にカットオフされた状態を模式的に説明する平面図である。
【図１５】第２の実施の形態に係る半導体装置の変形例（第４変形例）の通常動作において、サージ電流誘導領域のチャネルがピンチオフした状態を模式的に説明する平面図である。
【発明を実施するための形態】
【００１２】
以下に本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただしｎとｎのように同じ記号が付された半導体領域であっても、それぞれの不純物密度が厳密に同じであることを意味するものではない。
【００１４】
―第１の実施の形態―
第１の実施の形態に係る半導体装置は高耐圧ＪＦＥＴであり、起動素子をなす半導体デバイスとしてスイッチング電源回路に含まれる起動回路に備えられる。第１の実施の形態に係る半導体装置は、図１に示すように、平面パターンで中央に円形状をなして設けられたｎ型のドレイン領域２を備える。ドレイン領域２の上にはドレイン領域２より高不純物密度のｎ型（ｎ＋）のドレインコンタクト領域３が設けられ、ドレインコンタクト領域３の上には円形状の入力パッド１９がドレインコンタクト領域３に接続して設けられている。入力パッド１９は図１中では点線で例示されている。
【００１５】
ドレイン領域２の外側には、リング状でドレイン領域２より低不純物密度のｎ型（ｎ−）のドレインドリフト層（以下「ドリフト層４」と称する。）がドレイン領域２に接して設けられている。ドリフト層４の上には、入力パッド１９に並列に接続され、入力電圧を検出するブラウンアウト（ＢＯ）機能を実現するために用いられるスパイラル状の抵抗素子１４が設けられている。抵抗素子１４はドレイン領域２及びドレインコンタクト領域３を囲むように配置されている。
【００１６】
ドリフト層４のドレイン領域２の反対側となる外側には、ｐ型のゲート領域９が設けられている。ゲート領域９の内縁には、外側に向かって凹んだ複数の第１の溝９ａ１，９ａ２及び第２の溝９ｂが円形状に等間隔で並設されている。第１の溝９ａ１，９ａ２及び第２の溝９ｂは半導体装置の厚み方向に延びている。第１の溝９ａ１，９ａ２及び第２の溝９ｂの平面パターンはＵ字状である。ゲート領域９の内縁には、第１の溝９ａ１，９ａ２及び第２の溝９ｂに挟まれて、内側のドリフト層４側に突出する領域が構成され、内縁全体は櫛歯状である。
【００１７】
ゲート領域９の上面上には、ゲート領域９より高不純物密度のｐ型（ｐ＋）の高不純物密度のリング状のゲートコンタクト領域１０がゲート領域９と接して設けられている。ゲートコンタクト領域１０の外縁は円形状である。ゲートコンタクト領域１０の内縁はゲート領域９の内縁から一定距離離間し、ゲート領域９の内縁に応じて櫛歯状をなしている。
【００１８】
尚、図１中では説明の便宜のため、ドレインコンタクト領域３、ソースコンタクト領域８ａ，８ｂ，８ｃ及びゲートコンタクト領域１０等より上側に配置される素子分離膜や層間絶縁膜等の半導体装置を構成する他の素子の図示は、抵抗素子１４を除き省略されている。これらの他の素子については図２を用いて後で説明する。
【００１９】
図１に示した半導体装置には、ゲート領域９の内縁で構成される１０個の第１の溝９ａ１，９ａ２及び１０個の第２の溝９ｂが例示されている。第１の溝９ａ１，９ａ２及び第２の溝９ｂは、交互に等間隔で繰り返し配置される。換言するとそれぞれの第２の溝９ｂは、隣り合う一対の第１の溝９ａ１，９ａ２の間に挟まれて１個置きに配置されている。
【００２０】
第１の溝９ａ１，９ａ２の開口部（Ｕ字状平面パターンの開口部）及び第２の溝９ｂの開口部（Ｕ字状平面パターンの開口部）は、ドレイン領域２の円と同心位置に中心を有する円の円弧に沿って並設されている。すなわち第１の溝９ａ１，９ａ２の開口部及び第２の溝９ｂからなるすべての開口部は、ドレイン領域２から等距離の位置に配置されている。
【００２１】
また第１の溝９ａ１，９ａ２の底部（Ｕ字状平面パターンの底部）及び第２の溝９ｂの底部（Ｕ字状平面パターンの底部）も、ドレイン領域２の円と同心位置に中心を有する円の円弧に沿って並設されている。第１の溝９ａ１，９ａ２の深さは、第２の溝９ｂの深さとほぼ等しい。この第１の溝９ａ１，９ａ２及び第２の溝９ｂの深さは半導体装置の径方向に測った長さに相当する。一方、第１の溝９ａ１，９ａ２の開口部は一定の幅ｗ１を有し、第２の溝９ｂの開口部の幅ｗ２は、第１の溝９ａ１，９ａ２の開口部の幅ｗ１より狭い。
【００２２】
図１中には、ドリフト層４の外周部に沿って設けられたリング状のゲート電極１２が二点鎖線で例示されている。第１の溝９ａ１，９ａ２の内側には、平面形状が矩形状のｎ型のソース領域７ａ，７ｂ，７ｃがドリフト層４及びゲート領域９に接してそれぞれ設けられている。ドリフト層４は、第１の溝９ａ１，９ａ２の開口部より溝の内側に少し進入して延びている。ソース領域７ａ，７ｂ，７ｃはドリフト層４に接する矩形の一辺側を除く他の三辺側がゲート領域９に囲まれている。ソース領域７ａ，７ｂ，７ｃの上面の中央には、ソース領域７ａ，７ｂ，７ｃより高不純物密度のｎ型（ｎ＋）の矩形状のソースコンタクト領域８ａ，８ｂ，８ｃがソース領域７ａ，７ｂ，７ｃと接して設けられている。
【００２３】
第２の溝９ｂの内側には、平面形状が矩形状のｎ型のサージ電流誘導領域５ａがドリフト層４及びゲート領域９に接してそれぞれ設けられている。ドリフト層４は、第２の溝９ｂの開口部より溝の内側に少し進入して延びている。サージ電流誘導領域５ａ，５ｂは、ソース領域７ａ，７ｂ，７ｃと同様に、ドリフト層４に接する矩形の一辺側を除く他の三辺側がゲート領域９に囲まれている。サージ電流誘導領域５ａ，５ｂの上面の中央には、サージ電流誘導領域５ａ，５ｂより高不純物密度のｎ型（ｎ＋）の矩形状のサージ電流誘導コンタクト領域６ａ，６ｂが、サージ電流誘導領域５ａ，５ｂと接して設けられている。
【００２４】
図１中に示した高耐圧ＪＦＥＴの場合、ドレイン領域２の外縁の円、ドレインコンタクト領域３の外縁の円、入力パッド１９の外縁の円及びゲートコンタクト領域１０の外縁の円はそれぞれ円の中心が同心で配置される。またサージ電流誘導領域５ａ，５ｂの矩形のドリフト層４側の１辺の中心とソース領域７ａ，７ｂ，７ｃの矩形のドリフト層４側の１辺の中心とは、ドレイン領域２の円と同心位置に中心を有する円の円弧上に位置して並設されている。すなわちサージ電流誘導領域５ａ，５ｂ及びソース領域７ａ，７ｂ，７ｃは、ドレイン領域２から等距離の位置に配置されている。よってドレイン領域２からドリフト層４を経由してソース領域７ａ，７ｂ，７ｃに至る径方向の電流経路と、ドレイン領域２からドリフト層４を経由してサージ電流誘導領域５ａ，５ｂに至る径方向の電流経路とは同じ長さである。
【００２５】
図２に示すように、ドレイン領域２、ドリフト層４、ソース領域７ａ，７ｂ及びゲート領域９はｐ型の半導体基板１の上部に、それぞれ半導体基板１と接して設けられている。ドレイン領域２、ドリフト層４、ソース領域７ａ，７ｂは、燐（Ｐ）等のｎ型の不純物イオンを用いたイオン注入法及び注入後の活性化アニール等により、ｐ型の半導体基板１の上部にｎ型の拡散層を所定の不純物密度で設けることで実現できる。ドレインコンタクト領域３及びソースコンタクト領域８ａ，８ｂについても同様にｎ型の不純物イオンを用いたイオン注入法及び活性化アニール等により、ドレイン領域２及びソース領域７ａ，７ｂの上部に高不純物濃度のｎ型の拡散層を設けることで実現できる。
【００２６】
またゲート領域９は、硼素（Ｂ）等のｐ型の不純物イオンを用いたイオン注入法及び注入後の活性化アニール等により、ｐ型の半導体基板１の上部にｐ型の拡散層を所定の不純物密度で設けることで実現できる。ゲートコンタクト領域１０についても、同様にｐ型の不純物イオンを用いたイオン注入法及び活性化アニール等により、ゲート領域９の上部に高不純物濃度のｐ型の拡散層を設けることで実現できる。
【００２７】
ドリフト層４はドレイン領域２を横方向（図２中の左右方向）で囲むように設けられている。ドレイン領域２及びドリフト層４の上には、リング状のＬＯＣＯＳ酸化膜が素子分離膜１１ａ，１１ｂ，１１ｃとして設けられている。内側の素子分離膜１１ａの上面上で外側端部には、ポリシリコン膜等からなるゲート電極１２が設けられている。
【００２８】
ドレインコンタクト領域３、素子分離膜１１ａ，１１ｂ，１１ｃ、ソースコンタクト領域８ａ，８ｂ及びゲートコンタクト領域１０の上には、酸化膜等からなる第１層間絶縁膜１３が設けられている。ドリフト層４の上の第１層間絶縁膜１３の内部には抵抗素子１４が埋め込まれている。
【００２９】
ドレインコンタクト領域３の上の第１層間絶縁膜１３の上面上には円板状のドレイン電極１５が設けられている。ドレイン電極１５とドレインコンタクト領域３は、ドレイン電極１５及びドレインコンタクト領域３間の第１層間絶縁膜１３に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。またドレイン電極１５は、抵抗素子１４のドレイン領域側端部と第１層間絶縁膜１３に形成されたビアホール内に延びる配線を介して電気的に接続される。
【００３０】
ソースコンタクト領域８ａ，８ｂの上の第１層間絶縁膜１３の上面上にはソース電極１６ａ，１６ｂが設けられている。ソース電極１６ａ，１６ｂとソースコンタクト領域８ａ，８ｂは、ソース電極１６ａ，１６ｂ及びソースコンタクト領域８ａ，８ｂ間の第１層間絶縁膜１３に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。
【００３１】
ゲートコンタクト領域１０の上の第１層間絶縁膜１３の上面上にはリング状のゲート電極配線１７が設けられている。ゲート電極配線１７はゲート電極１２と接続されている。ゲート電極配線１７とゲートコンタクト領域１０は、ゲート電極配線１７及びゲート領域９間の第１層間絶縁膜１３に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。図２中では配線構造を省略するが、素子分離膜１１ａ上のゲート電極１２もゲート電極配線１７に電気的に接続されている。ゲート電極配線１７はグランド電位に接続するための配線（不図示）に電気的に接続されている。また、このグランド電位接続用の配線は図示していないが、抵抗素子１４のソース領域側端部と第１層間絶縁膜１３に形成されたビアホール内に延びる配線を介して電気的に接続される。
【００３２】
ドレイン電極１５、第１層間絶縁膜１３、ソース電極１６ａ，１６ｂ及びゲート電極１２の上には酸化膜等からなる第２層間絶縁膜１８が設けられている。ドレイン電極１５の上の第２層間絶縁膜１８の上面上には入力パッド１９が設けられている。入力パッド１９とドレイン電極１５は、入力パッド１９及びドレイン電極１５間の第２層間絶縁膜１８に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。ドレイン領域２は、ドレイン電極配線をなす入力パッド１９を介して、スイッチング電源回路の高電圧入力端子に電気的に接続されている。
【００３３】
ソース電極１６ａ，１６ｂの上の第２層間絶縁膜１８の上面上にはソース配線２０ａ，２０ｂが設けられている。ソース電極１６ａ，１６ｂとソース配線２０ａ，２０ｂは、ソース電極１６ａ，１６ｂ及びソース配線２０ａ，２０ｂ間の第２層間絶縁膜１８に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。ソース領域７ａ，７ｂはソース電極１６ａ，１６ｂを介して外部の起動回路に電気的に接続されている。
【００３４】
図３に示すように、サージ電流誘導領域５ａ，５ｂの上の第１層間絶縁膜１３の上面上にはサージ電流誘導電極２１ａ，２１ｂが設けられている。サージ電流誘導電極２１ａ，２１ｂとサージ電流誘導コンタクト領域６ａ，６ｂは、サージ電流誘導電極２１ａ，２１ｂ及びサージ電流誘導コンタクト領域６ａ，６ｂ間の第１層間絶縁膜１３に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。
【００３５】
サージ電流誘導電極２１ａ，２１ｂの上の第２層間絶縁膜１８の上面上にはサージ電流誘導配線２２ａ，２２ｂが設けられている。サージ電流誘導配線２２ａ，２２ｂとサージ電流誘導電極２１ａ，２１ｂは、サージ電流誘導配線２２ａ，２２ｂ及びサージ電流誘導電極２１ａ，２１ｂ間の第２層間絶縁膜１８に貫通形成されたビアホール内に延びる配線を介して電気的に接続されている。サージ電流誘導配線２２ａ，２２ｂはグランド電位に接続するための配線（不図示）に接続されている。また、サージ電流誘導電極２１ａ，２１ｂとゲート電極配線１７とが繋がっていてもよい。この場合、ゲート電極配線１７は、グランド電位に接続するための配線と接続されなくてもよい。
【００３６】
尚、後で説明するように、サージ電流誘導領域５ａ，５ｂとドレイン領域２との間の第２の溝９ｂの開口部のドリフト層４のピンチオフをソース領域７ａ，７ｂとドレイン領域２との間の第１の溝９ａ１，９ａ２の開口部のドリフト層４のピンチオフより先に生じさせる目的で、幅ｗ２は幅ｗ１より狭く設定されている。第２の溝９ｂの開口部のピンチオフを第１の溝９ａ１，９ａ２の開口部のピンチオフよりも確実に先に生じさせることが望ましい。この観点から、幅ｗ２は幅ｗ１の３分の１以下であることがより好ましい。
【００３７】
次に、第１の実施の形態に係る半導体装置をなす高耐圧ＪＦＥＴが起動素子として搭載される起動回路、及び起動回路に接続されるスイッチング電源回路を説明する。図４に示すように、スイッチング電源回路は一対の入力端子３１ａ，３１ｂに接続されたブリッジ回路等からなる整流器３２と、整流器３２に接続され整流器３２から出力される全波整流された電流を平滑する平滑コンデンサ３３とを備える。一対の入力端子３１ａ，３１ｂからは例えばＡＣ１００Ｖ又はＡＣ２００Ｖ等の交流信号が入力される。
【００３８】
整流器３２及び平滑コンデンサ３３にはトランス３４の一次主コイル３５が接続されている。一対の入力端子３１ａ，３１ｂのうち図４中の下側の入力端子３１ｂ及び整流器３２には、逆流防止用のダイオード５２のカソード端子が接続されている。ダイオード５２のアノード端子にはスイッチング電源回路を制御及び保護する制御ＩＣ６０が接続されている。
【００３９】
スイッチング電源回路は、制御ＩＣ６０の直流電源となる電源コンデンサ４７と、トランス３４の一次補助コイル３６に流れる電流を制御するスイッチング素子としてのＭＯＳＦＥＴ４８とを備える。電源コンデンサ４７は制御ＩＣ６０の電源端子６４を介して制御ＩＣ６０に接続されている。ＭＯＳＦＥＴ４８のゲートは制御ＩＣ６０のゲート出力端子６５を介して制御ＩＣ６０に接続されている。ＭＯＳＦＥＴ４８のドレイン端子はトランス３４の一次主コイル３５の一端に接続され、ソース端子は制御ＩＣ６０の電流センス端子６３及び抵抗４９の一端に接続されている。抵抗４９の他端は接地されている。抵抗４９により、ＭＯＳＦＥＴ４８を流れる電流信号が電圧信号に変換され、変換された電圧信号の電圧が電流センス端子６３に印加される。
【００４０】
トランス３４の一次補助コイル３６の一端は、整流ダイオード４６のアノード端子に並列に接続され、他端は接地されている。一次補助コイル３６には、ＭＯＳＦＥＴ４８のスイッチング動作により誘起された電流が流れる。整流ダイオード４６のカソード端子は電源コンデンサ４７と制御ＩＣ６０の電源端子６４との間に接続されている。整流ダイオード４６は一次補助コイル３６を流れる電流を整流し、電源コンデンサ４７を充電する。電源コンデンサ４７はＭＯＳＦＥＴ４８のスイッチング動作を継続させるための直流電源をなす。
【００４１】
トランス３４の二次コイル３７にはＭＯＳＦＥＴ４８のスイッチング動作により、電源コンデンサ４７の電圧に基づいた電圧が誘起される。二次コイル３７の一端は、整流ダイオード３８のアノード端子に接続されている。整流ダイオード３８のカソード端子及び二次コイル３７の他端は一対の出力端子４１ａ，４１ｂに接続されている。整流ダイオード３８のカソード端子と二次コイル３７の他端との間には、出力コンデンサ３９が接続されている。
【００４２】
整流ダイオード３８のアノード端子及び一対の出力端子４１ａ，４１ｂのうち図４中の上側の出力端子４１ａ間の接続ノードには、直列抵抗回路をなす２つの抵抗４４，４５が直列接続されている。またこの接続ノードには、抵抗４０の一端が直列抵抗回路と並列に接続されている。抵抗４０の他端はフォトダイオード４２のアノード端子に接続され、フォトダイオード４２のカソード端子はシャントレギュレータ４３のカソード端子に接続されている。シャントレギュレータ４３のアノード端子は接地されている。
【００４３】
フォトダイオード４２からは光信号が出力され、出力された光信号は、図４中の左下側で制御ＩＣ６０に接続されているフォトトランジスタ５１に受信される。フォトトランジスタ５１はフォトダイオード４２とともにフォトカプラを構成する。フォトトランジスタ５１に受信された光信号は制御ＩＣ６０へのフィードバック信号をなす。フォトトランジスタ５１は、制御ＩＣ６０のフィードバック端子６２に接続され、フィードバック信号はフィードバック端子６２を介して制御ＩＣ６０に入力される。フォトトランジスタ５１には、フィードバック信号に対するノイズフィルタとして機能とするコンデンサ５０が接続される。
【００４４】
制御ＩＣ６０は内部に、起動回路７０と、起動回路７０に接続された低電圧停止回路７１及びレギュレータ７２と、起動回路７０に接続されたブラウンアウトコンパレータ７３とを備える。また制御ＩＣ６０は、ブラウンアウトコンパレータ７３に接続された
ドライバ回路７５と、それぞれドライバ回路７５に接続された発振器７４、出力アンプ７６、ラッチ回路７７及びパルス幅変調コンパレータ７８とを備える。ブラウンアウトコンパレータ７３の反転入力端子には基準電源７９が接続されている。
【００４５】
起動回路７０はスイッチング電源回路の立ち上がり時に、制御ＩＣ６０の電源コンデンサ４７に電流を供給して電源コンデンサ４７を充電する。低電圧停止回路７１は電源コンデンサ４７の電圧が所定の電圧以下に低下したとき起動回路７０を停止する。ブラウンアウトコンパレータ７３は、高電圧入力端子６１にダイオード５２を介して入力される入力電圧のレベルを検出及び監視し、高耐圧ＪＦＥＴを保護するブラウンアウト機能を実現する。
【００４６】
出力アンプ７６の出力端子は、制御ＩＣ６０のゲート出力端子６５に接続されている。ドライバ回路７５は出力アンプ７６を介してＭＯＳＦＥＴ４８のオン・オフを制御する。ＭＯＳＦＥＴ４８のオン・オフ動作により、トランス３４の二次コイル３７の電圧が制御され、二次側の出力コンデンサ３９から一対の出力端子４１ａ，４１ｂを介して所定の直流電圧が出力される。
【００４７】
図５に示すように起動回路７０は、高電圧入力端子８１と、ブラウンアウト端子８２と、オン・オフ信号入力端子８３と、電源端子８４と、接地端子（グランド端子）６６と接続する端子（不図示）を備え、図５において接地記号で示している箇所は、この端子（不図示）と接続されていることを意味する。起動回路７０の高電圧入力端子８１は、図４に示したスイッチング電源回路の制御ＩＣ６０の高電圧入力端子６１に接続されている。起動回路７０のブラウンアウト端子８２は、制御ＩＣ６０のブラウンアウトコンパレータ７３に接続されている。起動回路７０のオン・オフ信号入力端子８３は、制御ＩＣ６０の低電圧停止回路７１に接続され、低電圧停止回路７１からオン・オフ信号が入力される。起動回路７０の電源端子８４は、制御ＩＣ６０の低電圧停止回路７１、レギュレータ７２及び電源端子６４に接続されている。
【００４８】
起動回路７０は内部に、高耐圧ＪＦＥＴ８５と、内部回路としての起動補助回路８７と、入力電圧検出抵抗で構成された抵抗回路８６とを備える。高耐圧ＪＦＥＴ８５は第１ＪＦＥＴ部８５ａ、第２ＪＦＥＴ部８５ｂ、第３ＪＦＥＴ部８５ｃを備える。第１ＪＦＥＴ部８５ａ、第２ＪＦＥＴ部８５ｂおよび第３ＪＦＥＴ部８５ｃのそれぞれのドレインは高電圧入力端子８１に接続されている。
【００４９】
ここで図１に示した半導体装置の高耐圧ＪＦＥＴの場合、ソース領域及びサージ電流誘導領域がそれぞれ１０組設けられている。ソース領域の１０組のうち、例えばソース領域７ａ，７ｂを含む連続する７組のソース領域とソース配線２０ａが接続され、残りのソース領域７ｃを含む連続する３組のソース領域とソース配線２０ｂが接続される。７組のソース領域側を第１ＪＦＥＴ部８５ａとし、３組のソース領域側を第２ＪＦＥＴ部８５ｂとする。ソース配線を２つに分割することにより、図１に示した半導体装置の内部に第１ＪＦＥＴ部８５ａ及び第２ＪＦＥＴ部８５ｂを同時に実現できる。サージ電流誘導領域の１０組は、全てグランド配線に接続され、第３ＪＦＥＴ部８５ｃとする。
【００５０】
抵抗回路８６は、直列接続された抵抗８６ａ及び抵抗８６ｂを有し、起動回路７０に入力される入力電圧を検出する。抵抗回路８６の図５中で上側の抵抗８６ａの上端は高電圧入力端子８１に接続され、下側の抵抗８６ｂの下端は接地されている。高電圧入力端子８１から入力される電圧は抵抗回路８６で分圧され、抵抗８６ａ及び抵抗８６ｂの中間に接続されたブラウンアウト端子８２に入力される。抵抗回路８６は図１〜図３で示した半導体装置の高耐圧ＪＦＥＴにおける抵抗素子１４に対応する。図１〜図３では図示していないが、第１層間絶縁膜１３の上の配線が第１層間絶縁膜１３に形成されたビアホール内に形成された配線を介して電気的に抵抗素子１４と接続される。この抵抗素子１４と配線の接続位置は、抵抗素子１４のドレイン領域側端部とソース領域側端部との中間位置とソース領域側端部との間の個所である。この配線とブラウンアウト端子８２とが電気的に接続される。
【００５１】
起動補助回路８７は、第１のＰ−ＭＯＳＦＥＴ８９と、第１のＮ−ＭＯＳＦＥＴ９０と、第２のＰ−ＭＯＳＦＥＴ９１と、第２のＮ−ＭＯＳＦＥＴ９３とを備える。第１のＮ−ＭＯＳＦＥＴ９０のゲートと、高耐圧ＪＦＥＴ８５の第１ＪＦＥＴ部８５ａのソースとの間には抵抗８８が接続され、第１のＮ−ＭＯＳＦＥＴ９０には抵抗８８を介して第１ＪＦＥＴ部８５ａのソースから電流が供給される。第１のＮ−ＭＯＳＦＥＴ９０のソースは電源端子８４に接続されている。
【００５２】
第１のＰ−ＭＯＳＦＥＴ８９のソース及び第２のＰ−ＭＯＳＦＥＴ９１のソースは、高耐圧ＪＦＥＴ８５の第２ＪＦＥＴ部８５ｂのソースとそれぞれ接続されている。第１のＰ−ＭＯＳＦＥＴ８９のドレインは第１のＮ−ＭＯＳＦＥＴ９０のドレインと接続されている。第１のＰ−ＭＯＳＦＥＴ８９のゲート、第２のＰ−ＭＯＳＦＥＴ９１のゲート及び第２のＰ−ＭＯＳＦＥＴ９１のドレインは接続され、この接続点には負荷９２の一端が接続される。負荷９２の他端は接地されている。
【００５３】
第２のＮ−ＭＯＳＦＥＴ９３のゲートはオン・オフ信号入力端子８３に接続されている。第２のＮ−ＭＯＳＦＥＴ９３のゲートとオン・オフ信号入力端子８３の間には抵抗９４の一端が接続され、抵抗９４の他端は接地されている。第２のＮ−ＭＯＳＦＥＴ９３のドレインは抵抗８８と第１のＮ−ＭＯＳＦＥＴ９０との間に接続され、第２のＮ−ＭＯＳＦＥＴ９３のソースは接地されている。
【００５４】
起動回路７０の高電圧入力端子８１から高電圧が入力されると、入力された高電圧は高耐圧ＪＦＥＴ８５の第１ＪＦＥＴ部８５ａ及び第２ＪＦＥＴ部８５ｂのそれぞれのドレインに印加される。印加された高電圧により、高耐圧ＪＦＥＴ８５のソースから起動補助回路８７に電流が流れる。電流は起動補助回路８７の第１のＮ−ＭＯＳＦＥＴ９０を介して電源端子８４に流れる。電流は、電源端子８４から図４に示したスイッチング電源回路の制御ＩＣ６０の電源端子６４を介して電源コンデンサ４７へ流れる。電流が供給された電源コンデンサ４７は制御ＩＣ６０の電源として機能すると共に、電気的に接続されている高耐圧ＪＦＥＴ８５のソース電位を上昇させる。
【００５５】
高耐圧ＪＦＥＴ８５を含む起動回路７０の一連の動作によりスイッチング電源回路が起動される。スイッチング電源回路及び起動回路を構成する他の素子の構成及び機能については、例えば特開２０１５−１３５８４４号公報の図８及び図９中に開示された回路中でそれぞれ対応する素子の構成及び機能と等価である。
【００５６】
次に第１の実施の形態に係る半導体装置の動作を、図１中に示した２個のソース領域７ａ，７ｂ及びソース領域７ａ，７ｂに挟まれた１個のサージ電流誘導領域５ａを用いて具体的に説明する。尚、図６〜図１４中では、空乏層Ｊの状態を見易くするため、ゲートコンタクト領域１０の図示を省略する。
【００５７】
まず高耐圧ＪＦＥＴの通常動作として、入力パッドを介して中央のドレイン領域に入力電圧が印加され、ドレイン領域からソース領域７ａ，７ｂに電流が流れる。電流はソース領域７ａ，７ｂに接続された起動補助回路８７を介して電源コンデンサ４７に供給され、電源端子６４の電位が上昇する。電位上昇によりソース領域７ａ，７ｂの電位も上昇するため、ソース領域７ａ，７ｂとｐ型のゲート領域９との間の逆バイアスが大きくなる。
【００５８】
この逆バイアスによりドリフト層４及びソース領域７ａ，７ｂからなるｎ型の領域と、ゲート領域９からなるｐ型の領域とで形成されるｐｎ接合から空乏層Ｊが拡がる。サージ電流誘導領域５ａは接地端子６６を介してグランドに接続されているためソース領域７ａ，７ｂのような電位上昇は生じない。しかし第１の実施の形態に係る半導体装置では、サージ電流誘導領域５ａが設けられる第２の溝９ｂの開口部の幅ｗ２は、ソース領域７ａ，７ｂが設けられる第１の溝９ａ１，９ａ２の開口部の幅ｗ１より狭い。
【００５９】
そのため図６に示すように、第１の溝９ａ１，９ａ２の開口部において空乏層Ｊが拡がると、２個の第１の溝９ａ１，９ａ２に挟まれて中央に位置する第２の溝９ｂの開口部においては両側の第１の溝９ａ１，９ａ２側からそれぞれ拡がる空乏層Ｊ同士が接触する。よってサージ電流誘導領域５ａとゲート領域９とが共にグランド電位であっても、第２の溝９ｂの開口部においてドリフト層４がピンチオフする。
【００６０】
図７に示すように、電源コンデンサ４７が充電されてスイッチング電源回路の電源端子６４の電位が所定電位になると、第１の溝９ａ１，９ａ２の開口部においても空乏層Ｊ同士が接触してドリフト層４がピンチオフする。そして起動素子としての半導体装置には電流が流れなくなる。
【００６１】
第２の溝９ｂの開口部におけるピンチオフは、第１の溝９ａの開口部においてピンチオフするより先に行われることが望ましい。このようにすると、ドレイン領域２からソース領域７ａ，７ｂへ向かう電流経路が遮断されたときに、ドレイン領域２からサージ電流誘導領域５ａへ向かう電流経路が遮断されることになる。これにより、制御ＩＣ６０の通常動作時にサージ電流誘導領域５ａを介してグランドに流れる電流はカットオフされる。
【００６２】
次に図８に示すように、半導体装置にＥＳＤサージのような急峻な電圧が印加された場合には、中央の入力パッドを介して、ドレイン領域から外側に向かって非常に大きな電流が流れる。電圧の印加が急峻であるため、大電流が流れようとする時点では、第１の溝９ａ１，９ａ２及び第２の溝９ｂのいずれにおいても空乏層Ｊが通常動作時のように定形的には拡がらない。そのためピンチオフは生じず、電流経路は遮断されない。
【００６３】
ここで第１の実施の形態に係る半導体装置ではサージ電流誘導領域５ａが接地端子６６を介してグランドに接続されている。そのためＥＳＤサージによる大電流はドレイン領域からドリフト層４を経由してサージ電流誘導領域５ａへと優先的に流され、外部に放出されることになる。この結果、起動補助回路８７及びスイッチング電源回路における過大な電位上昇が防止されるので、半導体装置を確実に保護できる。
【００６４】
＜比較例＞
図９に示すように、第２の溝及びサージ電流誘導領域を設けることなく、いずれも同じ形状の第１の溝９ａ１，９ａ２，９ａ３の内側にソース領域７ａ，７ｂ，７ｃを配置した高耐圧ＪＦＥＴを比較例に係る半導体装置として用意した。比較例に係る半導体装置においても、起動回路が動作を開始し、ソース領域７ａ，７ｂ，７ｃの電位が一定値に上昇すると、第１の溝９ａ１，９ａ２，９ａ３のそれぞれの開口部において空乏層Ｊ同士が同時に接触してドリフト層４がピンチオフする。そしてドレイン領域２からソース領域７ａ，７ｂ，７ｃへの電流はカットオフされる。
【００６５】
一方、図１０に示すように、入力パッド１９にＥＳＤサージのように急峻で大きな電圧が印加された場合、大電流はドレイン領域２からドリフト層４を経由してすべてのソース領域７ａ，７ｂ，７ｃへ入力されることになる。入力された大電流が高耐圧ＪＦＥＴ８５のＥＳＤサージ耐量を超える場合には半導体装置は破壊される。また高耐圧ＪＦＥＴ８５の後段に接続されている起動補助回路８７及び他の回路素子も、入力された大電流がＥＳＤサージ耐量を超える場合には破壊される。
【００６６】
第１の実施の形態に係る半導体装置によれば、内部に、電源端子６４に接続されたソース領域７ａ，７ｂに並べて接地端子６６に接続されたサージ電流誘導領域５ａを設けることにより、ＥＳＤサージが入力されても大電流を速やかに外部に放出して半導体装置を保護する。よってデバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。
【００６７】
更に第１の実施の形態に係る半導体装置では、サージ電流誘導領域５ａが配置される第２の溝９ｂの開口部の幅が、ソース領域７ａ，７ｂが配置される第１の溝９ａ１，９ａ２の開口部の幅より狭く設定されている。そのため、サージ電流誘導領域５ａとゲート領域９との間に逆バイアスが印加されなくても、高耐圧ＪＦＥＴ８５の通常動作時にゲート領域９とソース領域７ａ，７ｂとで形成されるｐｎ接合に印加される逆バイアスが大きくなると、第１の溝９ａ１，９ａ２からそれぞれ対向して拡がる空乏層Ｊ同士が、サージ電流誘導領域５ａ側の開口部において接触しサージ電流誘導領域５ａに流れる電流がカットオフされる。よって、無駄に消費される電流を抑制することができる。
【００６８】
＜第１変形例＞
図６に示した半導体装置のサージ電流誘導領域５ａが配置される第２の溝９ｂは、開口部の幅ｗ２とほぼ同じ幅のＵ字の底部を有していた。しかし第１の実施の形態に係る半導体装置では、図１１に示すように、第２の溝９ｂ１は、Ｕ字の底部に対応する部分の幅ｗ１が開口部の幅ｗ２より広くてもよい。第１変形例に係る半導体装置では、第２の溝９ｂ１は平面パターンで逆Ｔ字状又は壺型であり、第２の溝９ｂ１のＴ字の横棒又は壺の底部の幅ｗ１は、第１の溝９ａ１，９ａ２の開口部の幅ｗ１と同じである。
【００６９】
第２の溝９ｂ１の内側には逆Ｔ字状又は壺型のサージ電流誘導領域５ａ１が設けられる。サージ電流誘導領域５ａ１の上面上にはサージ電流誘導コンタクト領域６ａ１が設けられ、サージ電流誘導コンタクト領域６ａ１はグランド電位に接続されている。第１変形例に係る半導体装置の他の構成については、図１〜図１０を用いて説明した第１の実施の形態に係る半導体装置と同様であるため、重複説明を省略する。
【００７０】
第１変形例に係る半導体装置によれば、図６に示した半導体装置と同様に、グランド電位に接続されたサージ電流誘導領域５ａ１を備えることにより、デバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。また第２の溝９ｂ１の開口部の幅が、第１の溝９ａ１，９ａ２の開口部の幅より狭く設定されているため、サージ電流誘導領域５ａ１側の開口部をソース領域側よりも先にピンチオフさせることができる。そのため第１の溝９ａ１，９ａ２の開口部がピンチオフした時は、サージ電流誘導領域５ａ１に流れる電流もカットオフできるので、サージ電流誘導領域５ａ１を介してグランドに流れ、無駄に消費される電流を抑制することができる。
【００７１】
更に第１変形例に係る半導体装置によれば、サージ電流誘導領域５ａ１の幅を第２の溝９ｂ１の開口部の幅より広くしてサージ電流誘導領域５ａ１の形状を適宜変更可能になるので、半導体装置の製造上のレイアウトの自由度が向上する。またサージ電流誘導領域５ａ１の上面を図６に示した半導体装置のサージ電流誘導領域５ａ１の場合より広く確保できる。そのためサージ電流誘導コンタクト領域６ａ１及びサージ電流誘導コンタクト領域６ａ１に開口するビアホールを、ソースコンタクト領域８ａ，８ｂ及びソースコンタクト領域８ａ，８ｂに開口するビアホールと同じ形状に揃えることが可能になる。
【００７２】
―第２の実施の形態―
第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置と同様に、スイッチング電源回路に含まれる起動回路に備えられ、起動素子をなす高耐圧ＪＦＥＴ８５である。第１の実施の形態に係る半導体装置では、ゲート領域９に設ける第２の溝９ｂの開口部の幅を第１の溝９ａ１，９ａ２の開口部の幅より狭く調整することにより、サージ電流誘導領域５ａ２側の開口部をソース領域７ａ側の開口部がピンチオフするよりも先にピンチオフさせる。しかし第２の実施の形態に係る半導体装置は、ゲート領域９に設ける第２の溝９ｃの開口部の幅を調整することなく、第２の溝９ｃの開口部の周囲に「ピンチオフ誘導領域」を設けて、第１の溝９ａ１，９ａ２の開口部より先にピンチオフを誘導する点が、第１の実施の形態の場合と異なる。
【００７３】
第２の実施の形態に係る半導体装置は、図示を省略するが第１の実施の形態の場合と同様に、ｐ型の半導体基板１と、半導体基板の上部に設けられたｎ型のドレイン領域２と、半導体基板１の上部にドレイン領域２と接して設けられたｎ−型のドリフト層４とを備える。半導体基板１の上部でドレイン領域２と反対側には、ドレイン領域２から等距離でそれぞれの開口部が位置するように、半導体装置の厚み方向に沿って外側に延びる複数の第１の溝９ａ１，９ａ２及び第２の溝９ｃを有するゲート領域が設けられている。
【００７４】
図１２に示すように、ゲート領域９の第１の溝９ａ１，９ａ２の内側にはｎ型のソース領域７ａ，７ｂがドリフト層４及びゲート領域９と接して設けられている。第２の溝９ｃの内側にはｎ型のサージ電流誘導領域５ａ２がドリフト層４及びゲート領域９と接して設けられている。サージ電流誘導領域５ａ２の上面上にはサージ電流誘導コンタクト領域６ａ２が設けられ、サージ電流誘導領域５ａ２はサージ電流誘導コンタクト領域６ａ２を介してグランド電位に接続されている。
【００７５】
ソース領域７ａ，７ｂは、第１の溝９ａ１，９ａ２の開口部から距離ｄ１で離間している。一方、サージ電流誘導領域５ａ２は、第２の溝９ｃの開口部から、ソース領域７ａ，７ｂ側の距離ｄ１より長い距離ｄ２で離間している。すなわち第２の溝９ｃの開口部とサージ電流誘導領域５ａ２との間のドリフト層４の領域は、第１の溝９ａ１，９ａ２の開口部とソース領域７ａ，７ｂとの間のドリフト層４の領域よりも大きい。第２の溝９ｃの開口部とサージ電流誘導領域５ａ２との間のドリフト層４の領域は第１のｎ型領域４ａをなす。
【００７６】
第１のｎ型領域４ａにより、第２の溝９ｃの開口部からサージ電流誘導領域５ａ２の間のｎ型の不純物密度が、第１の溝９ａ１，９ａ２の開口部からソース領域７ａ，７ｂの間の領域よりも低く制御される。そのため逆バイアス時に第２の溝９ｃの開口部における空乏層Ｊ同士の接触が、第１の溝９ａ１，９ａ２の開口部における空乏層Ｊ同士の接触よりも先に行われる。第１のｎ型領域４ａは第２の溝９ｃの周囲に設けられる本発明の「ピンチオフ誘導領域」に相当する。第２の実施の形態に係る半導体装置の他の構成については、図１〜図１１を用いて説明した第１の実施の形態に係る半導体装置と同様であるため、重複説明を省略する。
【００７７】
第２の実施の形態に係る半導体装置によれば、第１の実施の形態に係る半導体装置の場合と同様に、接地されたサージ電流誘導領域５ａ２を内部に設けることによりＥＳＤサージによる大電流を外部に放出可能になる。よってデバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。
【００７８】
また第２の実施の形態に係る半導体装置によれば、第１のｎ型領域４ａにより第２の溝９ｃの開口部の周囲のｎ型領域の不純物密度が第１の溝の内側よりも低く制御されることにより、サージ電流誘導領域５ａ２側の開口部をソース領域７ａ，７ｂ側の開口部よりも先にピンチオフさせる。そのため第１の溝９ａ１，９ａ２の開口部がピンチオフしたときにサージ電流誘導領域５ａ２を介してグランドに流れ、無駄に消費される電流を抑制することができる。
【００７９】
また第２の実施の形態に係る半導体装置によれば、ゲート領域の複数の溝をすべて同じパターンで作製できるので、製造プロセスの負担を軽減できる。第２の実施の形態に係る半導体装置の他の効果については、第１の実施の形態に係る半導体装置の場合と同様である。
【００８０】
＜第２変形例＞
図１３に示すように、第２の実施の形態に係る半導体装置におけるピンチオフ誘導領域として、ドリフト層４及びサージ電流誘導領域５ａ３より低不純物密度のｎ−−型の第２のｎ型領域２３が設けられてもよい。
【００８１】
第２の溝９ｃの内側にはｎ型のサージ電流誘導領域５ａ３がドリフト層４及びゲート領域９と接して設けられている。サージ電流誘導領域５ａ３の上面上にはサージ電流誘導コンタクト領域６ａ３が設けられ、サージ電流誘導領域５ａ３はサージ電流誘導コンタクト領域６ａ３を介してグランド電位に接続されている。
【００８２】
第２のｎ型領域２３は、ｎ−型のドリフト層４とｎ型のサージ電流誘導領域５ａ３との間に設けられている。第２のｎ型領域２３は、第２の溝９ｃの両側の２個の第１の溝９ａ１，９ａ２から拡がる空乏層Ｊが接触する位置であるピンチオフ点を含むように設けられている。第２のｎ型領域２３により、第２の溝９ｃの開口部の周囲のｎ型の不純物密度が第１の溝９ａ１，９ａ２の開口部の周囲よりも低く制御される。そのため逆バイアス時に第２の溝９ｃの開口部が、第１の溝９ａ１，９ａ２の開口部よりも先にピンチオフする。第２のｎ型領域２３は第２の溝９ｃの周囲に設けられる本発明の「ピンチオフ誘導領域」に相当する。第２変形例に係る半導体装置の他の構成については、図１〜図１２を用いて説明した半導体装置と同様であるため、重複説明を省略する。
【００８３】
第２変形例に係る半導体装置によれば、第１の実施の形態に係る半導体装置の場合と同様に、接地されたサージ電流誘導領域を内部に設けることによりＥＳＤサージによる大電流を外部に放出可能になる。よってデバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。
【００８４】
また第２変形例に係る半導体装置によれば、第２のｎ型領域２３により第２の溝９ｃの開口部の周囲のｎ型領域の不純物密度が第１の溝９ａ１，９ａ２の開口部の周囲よりも低く制御されることにより、サージ電流誘導領域５ａ３側の開口部をソース領域７ａ，７ｂ側の開口部よりも先にピンチオフさせる。そのため第１の溝９ａ１，９ａ２の開口部がピンチオフされているときにサージ電流誘導領域５ａ３を介してグランドに流れ、無駄に消費される電流を抑制することができる。第２変形例に係る半導体装置の他の効果については、図１〜図１２を用いて説明した半導体装置の場合と同様である。
【００８５】
尚、第２の溝９ｃに配置される低不純物密度のｎ型領域２３は、図１２に示したように開口部とサージ電流誘導領域５ａ２との間の面積が、第１の溝９ａ１，９ａ２の内側のドリフト層の領域よりも大きく構成されもよい。またｎ型領域２３は、図１２に示したように第２の溝９ｃの開口部からサージ電流誘導領域５ａ２までの距離ｄ２が、第１の溝９ａ１，９ａ２における開口部からソース領域７ａ，７ｂまでの距離ｄ１より長くなるように配置してもよい。その際、第２の溝９ｃの開口部とサージ電流誘導領域５ａ２との間のｎ型領域２３の面積は、第１の溝９ａ１，９ａ２の内側のドリフト層４の領域より大きくなくてもよい。距離ｄ２を長くすると共にｎ型領域２３の不純物密度を低く制御することによって、領域の大きさに因らず、第２の溝９ｃの開口部を第１の溝９ａ１，９ａ２の開口部よりも先にピンチオフさせることができる。
【００８６】
＜第３変形例＞
図１４に示すように、第２の実施の形態に係る半導体装置におけるピンチオフ誘導領域は、ゲート領域９より高不純物密度のｐ＋型の第１のｐ型領域２４であってもよい。第２の溝９ｃの内側にはｎ型のサージ電流誘導領域５ａ４がドリフト層４及びゲート領域９と接して設けられている。サージ電流誘導領域５ａ４の上面上にはサージ電流誘導コンタクト領域６ａ４が設けられ、サージ電流誘導領域５ａ４はサージ電流誘導コンタクト領域６ａ４を介してグランド電位に接続されている。
【００８７】
第１のｐ型領域２４は、サージ電流誘導領域５ａ４とゲート領域９との間に、サージ電流誘導領域５ａ４を囲むように設けられている。第１のｐ型領域２４は平面パターンでＵ字状である。第１のｐ型領域２４により、第２の溝９ｃの周囲のｐ型の不純物密度が第１の溝９ａ１，９ａ２の周囲よりも高く制御される。そのため逆バイアス時に第２の溝９ｃの開口部及び内側に、第１の溝９ａ１，９ａ２側からの空乏層Ｊがより大きく張り出して拡がる。そして第１の溝９ａ１，９ａ２の開口部がピンチオフするよりも先に第２の溝９ｃの開口部がピンチオフする。第１のｐ型領域２４は第２の溝９ｃの周囲に設けられる本発明の「ピンチオフ誘導領域」に相当する。第３変形例に係る半導体装置の他の構成については、図１〜図１３を用いて説明した半導体装置と同様であるため、重複説明を省略する。
【００８８】
第３変形例に係る半導体装置によれば、第１の実施の形態に係る半導体装置の場合と同様に、接地されたサージ電流誘導領域５ａ４を内部に設けることによりＥＳＤサージによる大電流を外部に放出可能になる。よってデバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。
【００８９】
また第３変形例に係る半導体装置によれば、第１のｐ型領域２４により第２の溝９ｃの周囲のｐ型領域の不純物密度が第１の溝９ａ１，９ａ２の周囲よりも高く制御されることにより、サージ電流誘導領域５ａ４側の第２の溝９ｃの開口部をソース領域側の第１の溝９ａ１，９ａ２の開口部よりも先にピンチオフさせる。そのため第１の溝９ａ１，９ａ２の開口部がピンチオフした時にサージ電流誘導領域５ａ４に流れる電流をカットオフできるので、サージ電流誘導領域５ａ４を介してグランドに流れ、無駄に消費される電流を抑制することができる。第３変形例に係る半導体装置の他の効果については、図１〜図１３を用いて説明した半導体装置の場合と同様である。
【００９０】
＜第４変形例＞
図１５に示すように、第２の実施の形態に係る半導体装置におけるピンチオフ誘導領域は、ドリフト層４の上部のサージ電流誘導領域５ａ，５ｂの近傍に設けられた、ゲート領域９より高不純物密度のｐ＋型の第２のｐ型領域２５ａ，２５ｂであってもよい。図示を省略するが、ゲート領域９は図１に示したような第１の溝及び第２の溝を有し、第２の溝の内側にはｎ型のサージ電流誘導領域５ａ，５ｂがドリフト層４及びゲート領域９と接して設けられている。サージ電流誘導領域５ａ，５ｂの上面上にはサージ電流誘導コンタクト領域６ａ，６ｂが設けられ、サージ電流誘導領域５ａ，５ｂはサージ電流誘導コンタクト領域６ａ，６ｂを介してグランド電位に接続されている。
【００９１】
第２のｐ型領域２５ａ，２５ｂは、第２の溝とドレイン領域２の間にのみ設けられ、第１の溝とドレイン領域２の間には設けられていない。第２のｐ型領域２５ａ，２５ｂにより、第２の溝の周囲のｐ型の不純物密度が第１の溝の周囲よりも高く制御される。逆バイアス時に第２のｐ型領域２５ａ，２５ｂ及びドリフト層４間から拡がった空乏層Ｊが、半導体基板１及びドリフト層４間から拡がる空乏層Ｊと上下で接触してドリフト層４がピンチオフする。また図示を省略するが、第２の溝の開口部においてもドリフト層４がピンチオフする。
【００９２】
第２のｐ型領域２５ａ，２５ｂにより、第２の溝の開口部におけるドリフト層４が、第１の溝の開口部におけるドリフト層４よりも先にピンチオフする。第２のｐ型領域２５ａ，２５ｂは第２の溝の周囲に設けられる本発明の「ピンチオフ誘導領域」に相当する。第５変形例に係る半導体装置の他の構成については、図１〜図１４を用いて説明した半導体装置と同様であるため、重複説明を省略する。
【００９３】
第４変形例に係る半導体装置によれば、第１の実施の形態に係る半導体装置の場合と同様に、接地されたサージ電流誘導領域を内部に設けることによりＥＳＤサージによる大電流を外部に放出可能になる。よってデバイスサイズを抑えて、ＥＳＤサージ耐量を強化した半導体装置を実現できる。
【００９４】
また第４変形例に係る半導体装置によれば、第２のｐ型領域２５ａ，２５ｂによって第２の溝の周囲のｐ型領域の不純物密度が第１の溝の周囲よりも高く制御される。そのためサージ電流誘導領域側がソース領域側よりも先にピンチオフする。よってソース領域側がピンチオフした時にサージ電流誘導領域に流れる電流をカットオフできるので、サージ電流誘導領域を介してグランドに流れ、無駄に消費される電流を抑制することができる。第４変形例に係る半導体装置の他の効果については、図１〜図１４を用いて説明した半導体装置の場合と同様である。
【００９５】
以上の第２の実施の形態では、第１の溝９ａ１，９ａ２と第２の溝９ｃの開口部の幅は共に同じ幅ｗ１であるが、サージ電流誘導領域側がソース領域側よりも確実に先にピンチオフするようにするために、第１の実施の形態のように第２の溝９ｂの開口部の幅を第１の溝９ａ１，９ａ２より短い幅ｗ２としてもよい。
【００９６】
―その他の実施の形態―
本発明は上記の第１及び第２の実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
【００９７】
例えばソース領域及びサージ電流誘導領域は平面パターンで円形状に配置されたが、配置パターンはこれに限定されず、例えば２本の互いに平行な直線部と、これら２本の直線部の両端がそれぞれ円弧部で繋がれたレーストラック状等、適宜変更できる。またソース領域及びサージ電流誘導領域の個数は例示した個数に限定されず、半導体装置として必要な起動回路への通電量が担保される範囲内で適宜変更できる。
【００９８】
また第１及び第２の実施の形態では、サージ電流誘導領域が配置される第２の溝の開口部が、ソース領域が配置される第１の溝における開口部がピンチオフするより先にピンチオフする場合を説明した。しかし本発明はこれに限定されず、少なくとも第２の溝の開口部が、第１の溝における開口部と同時にピンチオフし、起動素子として必要なタイミングで電流をカットオフできればよい。
【００９９】
また例えば本発明の実施の形態に係る半導体装置では、起動素子としてＪＦＥＴである半導体装置を例示的に説明した。しかし半導体装置としてはＪＦＥＴに限定されず、接合型静電誘導トランジスタ（ＪＳＩＴ）等の他の接合型トランジスタであっても本発明は適用できる。
【０１００】
また図１〜図１５に示したそれぞれの半導体装置に含まれる構成を部分的に組み合わせて本発明に係る半導体装置を実現することもできる。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１０１】
１…半導体基板，  ２…ドレイン領域，  ３…ドレインコンタクト領域，
４…ドレインドリフト層（ドリフト層），
４ａ…第１のｎ型領域，
５ａ，５ｂ…サージ電流誘導領域，
５ａ１〜５ａ４…サージ電流誘導領域，
６ａ，６ｂ…サージ電流誘導コンタクト領域，
６ａ１〜６ａ４…サージ電流誘導コンタクト領域，
７ａ，７ｂ…ソース領域，  ８ａ，８ｂ…ソースコンタクト領域，
９…ゲート領域，  ９ａ１，９ａ２，９ａ３…第１の溝，
９ｂ，９ｂ１…第２の溝，  ９ｃ…第２の溝，  １０…ゲートコンタクト領域，
１１ａ〜１１ｃ…素子分離膜，  １２…ゲート電極，  １３…第１層間絶縁膜，
１４…抵抗素子，  １５…ドレイン電極，  １６ａ，１６ｂ…ソース電極，
１７…ゲート電極配線，  １８…第２層間絶縁膜，  １９…入力パッド，
２０ａ，２０ｂ…ソース配線，  ２１ａ，２１ｂ…サージ電流誘導電極，
２２ａ，２２ｂ…サージ電流誘導配線，
２３…第２のｎ型領域，
２４…第１のｐ型領域，
２５ａ，２５ｂ…第２のｐ型領域，
３１ａ，３１ｂ…入力端子，  ３２…整流器，  ３３…平滑コンデンサ，
３４…トランス，  ３５…一次主コイル，  ３６…一次補助コイル，
３７…二次コイル，  ３８…整流ダイオード，  ３９…出力コンデンサ，
４０…抵抗，  ４１ａ，４１ｂ…出力端子，  ４２…フォトダイオード，
４３…シャントレギュレータ，  ４４，４５…抵抗，  ４６…整流ダイオード，
４７…電源コンデンサ，  ４８…ＭＯＳＦＥＴ，  ４９…抵抗，
５０…コンデンサ，  ５１…フォトトランジスタ，  ５２…ダイオード，
６０…制御ＩＣ，  ６１…高電圧入力端子，  ６２…フィードバック端子，
６３…電流センス端子，  ６４…電源端子，  ６５…ゲート出力端子，
６６…接地端子，  ７０…起動回路，  ７１…低電圧停止回路，
７２…レギュレータ，  ７３…ブラウンアウトコンパレータ，  ７４…発振器，
７５…ドライバ回路，  ７６…出力アンプ，  ７７…ラッチ回路，
７８…パルス幅変調コンパレータ，  ７９…基準電源，  ８１…高電圧入力端子，
８２…ブラウンアウト端子，  ８３…オン・オフ信号入力端子，  ８４…電源端子，
８５…高耐圧ＪＦＥＴ，  ８５ａ…第１ＪＦＥＴ部，  ８５ｂ…第２ＪＦＥＴ部，
８５ｃ…第３ＪＦＥＴ部，
８６…抵抗回路，  ８６ａ，８６ｂ…抵抗，  ８７…起動補助回路，  ８８…抵抗，
８９…第１のＰ−ＭＯＳＦＥＴ，  ９０…第１のＮ−ＭＯＳＦＥＴ，
９１…第２のＰ−ＭＯＳＦＥＴ，  ９２…負荷，  ９３…第２のＮ−ＭＯＳＦＥＴ，
９４…抵抗，
Ｊ…空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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