(57)【要約】 【課題】短チャネル効果を抑制しかつコンタクト抵抗を低減可能な半導体装置を提供する。【解決手段】半導体装置は基板を備える。ソース層およびドレイン層が基板の表面領域にある。ゲート絶縁膜がソース層とドレイン層との間のチャネル領域上にある。ゲート電極がゲート絶縁膜上に設けられている。ソース層のコンタクト領域に、ソース結晶層が基板の表面よりも高い位置まで設けられている。ドレイン層のコンタクト領域に、ドレイン結晶層が基板の表面よりも高い位置まで設けられている。ソースコンタクトがソース結晶層上に設けられている。ドレインコンタクトがドレイン結晶層上に設けられている。ゲート幅またはゲート長が基板の結晶方位＜１１０＞に延伸する。基板の表面と平行な平面レイアウトにおいて、ソース結晶層の長辺または長径、あるいは、ドレイン結晶層の長辺または長径は、結晶方位＜１１０＞に対して傾斜する方向に延在する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面領域に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース層のコンタクト領域に、前記半導体基板の表面よりも高い位置まで設けられたソース結晶層と、
前記ドレイン層のコンタクト領域に、前記半導体基板の表面よりも高い位置まで設けられたドレイン結晶層と、
前記ソース結晶層上に設けられたソースコンタクトと、
前記ドレイン結晶層上に設けられたドレインコンタクトと、を備え、
前記半導体基板の表面と平行な平面レイアウトにおいて、前記ソース結晶層の長辺または長径、あるいは、前記ドレイン結晶層の長辺または長径は、前記結晶方位＜１１０＞に対して傾斜する方向に延在する、半導体装置。
【請求項２】
前記平面レイアウトにおいて、前記ソース結晶層の長辺または長径、あるいは、前記ドレイン結晶層の長辺または長径は、前記結晶方位＜１１０＞に対して４５度傾斜した方向に延伸する、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面に対して垂直方向の断面において、前記ソース結晶層および前記ドレイン結晶層の上部は、略台形である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記平面レイアウトにおいて、前記ソース結晶層の長辺または長径、あるいは、前記ドレイン結晶層の長辺または長径は、前記結晶方位＜１１０＞に対して傾斜する第１方向に延在し、前記結晶方位＜１１０＞に対して該第１方向とは反対側に傾斜する第２方向へ途中で折り返されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記平面レイアウトにおいて、前記ソース結晶層の長辺または長径、あるいは、前記ドレイン結晶層の長辺または長径は、前記第１方向と前記第２方向とに連続的に折り返されている、請求項４に記載の半導体装置。
【請求項６】
前記ソース結晶層および前記ドレイン結晶層はＰ型半導体である、請求項１から請求項５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、トランジスタのゲート長やコンタクトサイズ等が非常に小さくなっている。このような微細なトランジスタの短チャネル効果を抑制するために、ソースおよびドレインのコンタクト領域をエピタキシャル層で嵩上げして、コンタクト位置をチャネル領域から離間させることが考えられている。また、この場合に、コンタクト抵抗を低減させるために、エピタキシャル層には、不純物が高濃度で導入される。不純物の導入の際に、エピタキシャル層の上部の結晶がダメージを受けてアモルファス化される。そのアモルファスの再結晶化および不純物の活性化のために、エピタキシャル層は熱処理される。
【０００３】
この熱処理の際に、エピタキシャル層は、再結晶化されるものの、その上端部には積層欠陥を多く含む。このため、コンタクトプラグをエピタキシャル層上に形成しても、コンタクトプラグとエピタキシャル層との接触抵抗が充分に下がらないという問題が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１９７３４２号公報（米国特許公開第２０１３／０２４８９４２号公報）
【特許文献２】特開２００９−０７０９７１号公報（米国特許公開第２００９／００６５８７７号公報）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
短チャネル効果を抑制し、かつ、ソースおよびドレインのコンタクト抵抗を低減させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、半導体基板を備える。ソース層およびドレイン層が半導体基板の表面領域に設けられている。ゲート絶縁膜がソース層とドレイン層との間のチャネル領域上に設けられている。ゲート電極がゲート絶縁膜上に設けられている。ソース層のコンタクト領域に、ソース結晶層が半導体基板の表面よりも高い位置まで設けられている。ドレイン層のコンタクト領域に、ドレイン結晶層が半導体基板の表面よりも高い位置まで設けられている。ソースコンタクトがソース結晶層上に設けられている。ドレインコンタクトがドレイン結晶層上に設けられている。ゲート幅またはゲート長が半導体基板の結晶方位＜１１０＞に延伸する。半導体基板の表面と平行な平面レイアウトにおいて、ソース結晶層の長辺または長径、あるいは、ドレイン結晶層の長辺または長径は、結晶方位＜１１０＞に対して傾斜する方向に延在する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態によるトランジスタ１の構成例を示す平面図。
【図２】図１の２−２線に沿った断面図。
【図３】比較例によるトランジスタの構成を示す平面図。
【図４】図３の４−４線に沿った断面図。
【図５】図１の５−５線に沿った断面図。
【図６】第２実施形態によるトランジスタの構成例を示す平面図。
【図７】第３実施形態によるトランジスタの構成例を示す平面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、第１実施形態によるトランジスタ１の構成例を示す平面図である。トランジスタ１は、半導体基板１０上に設けられたＭＯＳＦＥＴ（Metal Oxide Silicon Field-Effect Transistor）である。図１では、１つのトランジスタ１を誇張して描いているが、実際には、トランジスタ１は、半導体基板１０上に多数設けられている。
【００１０】
半導体基板１０は、結晶方位＜１１０＞に対する垂直な結晶面（１１０）にノッチを有する。半導体基板１０には、例えば、シリコン等の半導体材料を用いている。
【００１１】
トランジスタ１のソース層Ｓおよびドレイン層Ｄは、半導体基板１０の表面領域に設けられており、半導体基板１０の不純物を導入することによって設けられている。トランジスタ１がＰ型ＭＯＳＦＥＴである場合、ソース層Ｓおよびドレイン層Ｄは、Ｐ型不純物（例えば、ボロン）の拡散層である。トランジスタ１がＮ型ＭＯＳＦＥＴである場合、ソース層Ｓおよびドレイン層Ｄは、Ｎ型不純物（例えば、燐、砒素）の拡散層である。
【００１２】
ソース層Ｓとドレイン層Ｄとの間のチャネル領域（図２のＣＨ）の上方には、ゲート電極Ｇがゲート絶縁膜（図２の３０）を介して設けられている。ゲート電極Ｇは、結晶方位＜１１０＞または＜１１０＞ｂに延伸しており、ゲート幅方向またはゲート長方向が結晶方位＜１１０＞または＜１１０＞ｂにほぼ一致している。尚、図１では、ゲート幅方向が結晶方位＜１１０＞となっており、ゲート長方向が結晶方位＜１１０＞ｂとなっている。ゲート電極Ｇには、例えば、ドープトポリシリコン、金属等の導電性材料を用いている。尚、結晶方向＜１１０＞ｂは、＜１１０＞と直交する方向であり、便宜的に“ｂ”を付記している。
【００１３】
ソース層Ｓのコンタクト領域上には、ソース結晶層２０ｓが半導体基板１０の表面よりも高い位置まで設けられている。ソース結晶層２０ｓは、ソースコンタクトプラグ（図２の５０ｓ）の下に設けられている。ソース結晶層２０ｓには、例えば、エピタキシャル層に不純物を導入したシリコン単結晶を用いている。
【００１４】
ドレイン層Ｄのコンタクト領域上には、ドレイン結晶層２０ｄが半導体基板１０の表面よりも高い位置まで設けられている。ドレイン結晶層２０ｄは、ドレインコンタクトプラグ（図２の５０ｄ）の下に設けられている。ドレイン結晶層２０ｄには、例えば、エピタキシャル層に不純物を導入したシリコン単結晶を用いている。
【００１５】
ソース結晶層２０ｓおよびドレイン結晶層２０ｄに含まれる不純物の導電型は、ソース層Ｓおよびドレイン層Ｄに含まれる不純物の導電型と同じである。従って、トランジスタ１がＰ型ＭＯＳＦＥＴである場合、ソース結晶層２０ｓおよびドレイン結晶層２０ｄには、Ｐ型不純物が導入されている。トランジスタ１がＮ型ＭＯＳＦＥＴである場合、ソース結晶層２０ｓおよびドレイン結晶層２０ｄには、Ｎ型不純物が導入されている。
【００１６】
１つのソース層Ｓに設けられるソース結晶層２０ｓの数および１つのドレイン層Ｄに設けられるドレイン結晶層２０ｄの数は、３つに限定されず、２つ以下または４つ以上であってもよい。
【００１７】
ここで、本実施形態によるトランジスタ１では、半導体基板１０の表面と平行な平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄは、結晶方位＜１１０＞または＜１１０＞ｂに対して傾斜する方向に延在する。例えば、平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄは、結晶方位＜１１０＞および＜１１０＞ｂに対して約４５度の角度で傾斜している。即ち、平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄは、ゲート電極Ｇの長辺または短辺（ゲート幅方向またはゲート長方向）に対して約４５度の角度で傾斜している。このように、平面レイアウトにおいてソース結晶層２０ｓおよびドレイン結晶層２０ｄを結晶方位やゲート電極Ｇに対して傾斜させる理由は後で説明する。
尚、ソース結晶層２０ｓおよびドレイン結晶層２０ｄは、平面レイアウトにおいて、長方形を有する場合もあるが、楕円形になる場合もある。ソース結晶層２０ｓおよびドレイン結晶層２０ｄが長方形の場合には、上述の通り、長辺ＬＳｄおよびＬＳｓがゲート電極Ｇの長辺または短辺に対して傾斜する。ソース結晶層２０ｓおよびドレイン結晶層２０ｄが楕円形の場合には、ソース結晶層２０ｓおよびドレイン結晶層２０ｄの長径がゲート電極Ｇの長辺または短辺に対して傾斜すればよい。
また、上記傾斜角度の４５度は、製造誤差を含んだ角度である。
【００１８】
図２は、図１の２−２線に沿った断面図である。半導体基板１０の表面領域には、素子分離部ＳＴＩ（Shallow Trench Isolation）が設けられている。素子分離部ＳＴＩは、隣接するアクティブエリア間を電気的に分離し、アクティブエリアを規定する。
【００１９】
アクティブエリアの半導体基板１０上には、トランジスタ１が設けられている。トランジスタ１は、ソース層Ｓと、ドレイン層Ｄと、ゲート絶縁膜３０と、ゲート電極Ｇと、ソース結晶層２０ｓと、ドレイン結晶層２０ｄと、ソースコンタクトプラグ５０ｓと、ドレインコンタクトプラグ５０ｄと、スペーサ４０と、層間絶縁膜ＩＬＤ（Inter-Layer Dielectric）とを備えている。
【００２０】
ソース層Ｓおよびドレイン層Ｄは、半導体基板１０の表面領域に設けられており、上述の通り、不純物層で構成される。ソース層Ｓとドレイン層Ｄとの間の半導体基板１０の表面領域は、チャネル領域ＣＨとなっている。チャネル領域ＣＨ上には、ゲート絶縁膜３０が設けられている。ゲート絶縁膜３０には、例えば、シリコン酸化膜、あるいは、シリコン酸窒化膜、シリコン酸化膜よりも比誘電率の高い高誘電体材料（例えば、ハフニア等）が用いられる。
【００２１】
ゲート絶縁膜３０上には、ゲート電極Ｇが設けられている。ゲート電極Ｇは、ゲート絶縁膜３０によって半導体基板１０から電気的に絶縁されている。
【００２２】
ソース層Ｓのコンタクト領域Ｒｃｓには、コンタクトホールＣＨｓが設けられている。コンタクトホールＣＨｓ内には、ソース結晶層２０ｓが設けられている。さらに、ソース結晶層２０ｓ上には、ソースコンタクトプラグ５０ｓが設けられている。
【００２３】
ドレイン層Ｄのコンタクト領域Ｒｃｄには、コンタクトホールＣＨｄが設けられている。コンタクトホールＣＨｄ内には、ドレイン結晶層２０ｄが設けられている。さらに、ドレイン結晶層２０ｄ上には、ドレインコンタクトプラグ５０ｄが設けられている。
【００２４】
ソース結晶層２０ｓおよびドレイン結晶層２０ｄには、上述の通り、不純物が導入されたエピタキシャル層を用いている。ソース結晶層２０ｓは、ソース層Ｓと電気的に接続され、ソース層Ｓと一体の結晶層となっている。ドレイン結晶層２０ｄは、ドレイン層Ｄと電気的に接続され、ドレイン層Ｄと一体の結晶層となっている。
【００２５】
ソースコンタクトプラグ５０ｓは、ソース結晶層２０ｓ上に設けられており、ソース結晶層２０ｓとオーミック接触している。ドレインコンタクトプラグ５０ｄは、ドレイン結晶層２０ｄ上に設けられており、ドレイン結晶層２０ｄとオーミック接触している。
【００２６】
スペーサ４０は、ゲート電極Ｇの側面に設けられている。スペーサ４０には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００２７】
層間絶縁膜ＩＬＤは、トランジスタ１の周囲を被覆し、トランジスタ１を保護する。層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁膜を用いている。また、層間絶縁膜ＩＬＤには、コンタクトホールＣＨｓ、ＣＨｄが設けられており、コンタクトホールＣＨｓ、ＣＨｄ内に、ソース結晶層２０ｓ、ドレイン結晶層２０ｄ、ソースコンタクトプラグ５０ｓ、ドレインコンタクトプラグ５０ｄが設けられている。
【００２８】
ここで、ソース結晶層２０ｓは、ソース層Ｓの表面よりも高い位置まで嵩上げされた結晶層であり、ソースコンタクトプラグ５０ｓとソース層Ｓとの接触面をチャネル領域ＣＨから遠ざけている。同様に、ドレイン結晶層２０ｄは、ドレイン層Ｄの表面よりも高い位置まで嵩上げされた結晶層であり、ドレインコンタクトプラグ５０ｄとドレイン層Ｄとの接触面をチャネル領域ＣＨから遠ざけている。これにより、微細化によってゲート長が短くなっても、短チャネル効果を抑制することができる。
【００２９】
一方、ソース結晶層２０ｓおよびドレイン結晶層２０ｄには、ソース層Ｓおよびドレイン層Ｄと同様に高濃度の不純物が導入されている。不純物は、コンタクト領域Ｒｃｓ、Ｒｃｄの半導体基板１０上にエピタキシャル成長法により半導体結晶層を成長させた後に、その半導体結晶層にイオン注入される。例えば、Ｐ型ＭＯＳＦＥＴのソース結晶層２０ｓおよびドレイン結晶層２０ｄには、１０１６ｃｍ−２以上の濃度のホウ素をイオン注入する。不純物をイオン注入すると、半導体結晶層の上部は、ダメージを受けてアモルファス化される。このアモルファス化された半導体結晶層を再結晶化し、かつ、不純物を活性化させるために、半導体結晶層は熱処理される。
【００３０】
熱処理でアモルファス層を再結晶させた場合、結晶方位＜１１１＞に向かって結晶は成長するが、積層欠陥ＤＥＦｓ、ＤＥＦｄが結晶方位＜１１１＞の領域に残る。即ち、アモルファス層は、結晶方位＜１１１＞に対して略垂直面を有しながら再結晶していく。このとき、結晶層２０ｓ、２０ｄの上端部には、積層欠陥ＤＥＦｓ、ＤＥＦｄが残る。積層欠陥ＤＥＦｓ、ＤＥＦｄは、アモルファス状態から再結晶化されているものの、欠陥を多く含む。このため、積層欠陥ＤＥＦｓ、ＤＥＦｄの部分において、コンタクトプラグ５０ｓ、５０ｄが接触しても、コンタクト抵抗を充分に低下させることはできない。従って、結晶層２０ｓ、２０ｄの上面に残る積層欠陥ＤＥＦｓ、ＤＥＦｄの割合が多いと、コンタクトプラグ５０ｓ、５０ｄと結晶層２０ｓ、２０ｄとの間のコンタクト抵抗は高くなってしまう。
【００３１】
例えば、図３は、比較例によるトランジスタの構成を示す平面図である。比較例では、ソース結晶層およびドレイン結晶層の長辺ＬＳｒｅｆが結晶方位＜１１０＞ｂに対して略垂直方向（結晶方位＜１１０＞に対して略平行）に延在している。この場合、結晶方位＜１１０＞ｂにおける２つの長辺ＬＳｒｅｆ間の間隔は、比較的狭い。図４は、図３の４−４線に沿った断面図である。即ち、図４は、結晶方位＜１１０＞に対して垂直方向におけるソース結晶層の断面図である。結晶方位＜１１０＞ｂにおける２つの長辺ＬＳｒｅｆ間の間隔は、幅Ｗｒｅｆとなる。尚、図４は、ソース結晶層を示しているが、ドレイン結晶層についても同様である。
【００３２】
図４の破線は、不純物導入前のソース結晶層の断面を示す。不純物が導入されると、ソース結晶層の上部Ｔｒｅｆは、アモルファス化される。その後、熱処理を実行すると、ソース結晶層は、結晶方位＜１１１＞に向かって再結晶化されていく。従って、ソース結晶層の上端部（角部）は傾斜ＲＦとなり、その上部は山型に先細る。この比較例では、上述の通り、図３の平面レイアウトにおいて、長辺ＬＳｒｅｆが結晶方位＜１１０＞ｂに対して略垂直方向に延在しているので、図４に示すように、結晶方位＜１１０＞ｂにおける長辺ＬＳｒｅｆ間の幅Ｗｒｅｆは狭い。幅Ｗｒｅｆが狭いと、結晶方位＜１１１＞に向かって再結晶化したときに、ソース結晶層の上面には、傾斜ＲＦが残り、平坦な領域がほとんど形成されない。つまり、ソース結晶層の上面に占める傾斜ＲＦの割合が大きく、図４に示すように山型に先細った形状となる。この場合、再結晶化によって欠陥の少ない良質な結晶部分は、山型に先細った形状となり、その両端には、積層欠陥ＤＥＦｓ、ＤＥＦｄが多く残ってしまう。尚、ドレイン結晶層についても同様である。
【００３３】
これに対し、本実施形態によれば、図１に示すように、平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄが結晶方位＜１１０＞ｂおよび＜１１０＞に対して傾斜している。この場合、結晶方位＜１１０＞ｂまたは＜１１０＞の方向における２つの長辺間の間隔は、比較的広くなる。図５は、図１の５−５線に沿った断面図である。即ち、図５は、結晶方位＜１１０＞に対して垂直方向おけるソース結晶層２０ｓの断面図である。この場合、結晶方位＜１１０＞ｂまたは＜１１０＞の方向における２つの長辺ＬＳｓ間の間隔は、幅Ｗｓとなり、図４のＷｒｅｆよりも広くなる。半導体基板１０の表面に対して垂直方向の断面において、ソース結晶層２０ｓ上部は、略台形となっている。尚、図５は、ソース結晶層２０ｓを示しているが、ドレイン結晶層２０ｄについても同様である。
【００３４】
不純物が導入されると、図５の破線で示すソース結晶層２０ｓの上部Ｔｓは、アモルファス化される。その後、熱処理を実行すると、ソース結晶層２０ｓは、結晶方位＜１１１＞に向かって再結晶化されていく。従って、ソース結晶層２０ｓの上端部（角部）は、参考例と同様に、傾斜ＲＦとなる。しかし、本実施形態では、図５に示すように、結晶方位＜１１０＞ｂまたは＜１１０＞の方向における長辺ＬＳｓ間の幅ＷｓがＷｒｅｆよりも広い。従って、アモルファス層が結晶方位＜１１１＞に向かって再結晶化したときに、ソース結晶層２０ｓの上面の両端に傾斜ＲＦが残るものの、図５に示すように、ソース結晶層２０ｓの上面には平坦な領域が広く形成される。この場合、ソース結晶層の上面に占める平坦面の割合が比較的大きくなり、ソース結晶層２０ｓの上部は、略台形となる。これにより、積層欠陥ＤＥＦｓ、ＤＥＦｄはソース結晶層２０ｓの側面に残るに過ぎず、欠陥の少ない良質な結晶部分はソース結晶層２０ｓの上面に平坦な領域として設けられる。尚、ドレイン結晶層２０ｄについても同様である。
【００３５】
これにより、図２に示すように、ソースコンタクト５０ｓは、結晶欠陥の少ないソース結晶層２０ｓの部分と比較的広い面積で接触することができる。ドレインコンタクト５０ｄも、結晶欠陥の少ないドレイン結晶層２０ｄの部分と比較的広い面積で接触することができる。その結果、トランジスタ１が微細化されても、ソースコンタクト５０ｓおよびドレインコンタクト５０ｄは、それぞれソース結晶層２０ｓおよびドレイン結晶層２０ｄに低抵抗で接触することができる。
【００３６】
（第２実施形態）
図６は、第２実施形態によるトランジスタの構成例を示す平面図である。第２実施形態によれば、平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄは、結晶方位＜１１０＞に対して傾斜する第１方向Ｄ１に延在し、途中で、結晶方位＜１１０＞に対して第１方向Ｄ１とは反対側に傾斜する第２方向Ｄ２へ折り返されている。即ち、平面レイアウトにおいて、結晶方位＜１１０＞ｂを下方または上方として、ソース結晶層２０ｓおよびドレイン結晶層２０ｄは、Ｖ字形状を有する。
【００３７】
このように、長辺ＬＳｓ、ＬＳｄを折り返すことによって、ソース層Ｓおよびドレイン層Ｄの平面領域が狭くても、ソース結晶層２０ｓおよびドレイン結晶層２０ｄの長辺ＬＳｓ、ＬＳｄを長くすることができる。これにより、ソースコンタクト５０ｓとソース結晶層２０ｓとの接触面積、および、ドレインコンタクト５０ｄとドレイン結晶層２０ｄとの接触面積をさらに大きくし、コンタクト抵抗を低下させることができる。
【００３８】
長辺ＬＳｓ、ＬＳｄの傾斜方向は、第１実施形態のそれと同様でよい。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００３９】
（第３実施形態）
図７は、第３実施形態によるトランジスタの構成例を示す平面図である。第３実施形態によれば、平面レイアウトにおいて、ソース結晶層２０ｓの長辺ＬＳｓおよびドレイン結晶層２０ｄの長辺ＬＳｄは第１方向Ｄ１と第２方向Ｄ２とに連続的に折り返されている。即ち、平面レイアウトにおいて、ソース結晶層２０ｓおよびドレイン結晶層２０ｄは、結晶方位＜１１０＞ｂを下方または上方として、Ｗ字形状あるいなジグザグ形状を有する。従って、ソースコンタクト５０ｓとソース結晶層２０ｓとの接触面積、および、ドレインコンタクト５０ｄとドレイン結晶層２０ｄとの接触面積をさらに大きくし、コンタクト抵抗を低下させることができる。
【００４０】
また、長辺ＬＳｓ、ＬＳｄの傾斜方向は、第１実施形態のそれと同様でよい。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００４１】
以上の実施形態は、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのいずれに適用してもよい。ただし、ソース結晶層２０ｓおよびドレイン結晶層２０ｄにＰ型不純物としてのホウ素をイオン注入した場合に、積層欠陥ＤＥＦｓ、ＤＥＦｄが生じやすい。従って、本実施形態は、Ｐ型ＭＯＳＦＥＴに適用することが好ましい。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４３】
１  トランジスタ、１０  半導体基板、Ｓ  ソース層、Ｄ  ドレイン層、３０  ゲート絶縁膜、Ｇ  ゲート電極、２０ｓ  ソース結晶層、２０ｄ  ドレイン結晶層、５０ｓ  ソースコンタクトプラグ、５０ｄ  ドレインコンタクトプラグ、４０  スペーサ、ＩＬＤ  層間絶縁膜、ＤＥＦｓ、ＤＥＦｄ  積層欠陥
【図１】
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【図２】
2019160921.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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