(57)【要約】【課題】より最適化された構造の強誘電体キャパシタをメモリセルとして備える半導体記憶装置及び電子機器を提供する。【解決手段】半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備え、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。【選択図】図２
2019160841.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に設けられた電界効果トランジスタと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備え、
前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。
【請求項２】
前記活性領域は、前記第１方向及び前記第２方向のいずれとも斜交する第３方向に延伸する帯状形状にて設けられる、請求項１に記載の半導体記憶装置。
【請求項３】
前記活性領域は、前記半導体基板に設けられた素子分離層によって互いに離隔される、請求項２に記載の半導体記憶装置。
【請求項４】
前記ゲート電極は、ワード線に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体基板の上には、前記電界効果トランジスタを埋め込む平坦化膜が設けられ、
前記強誘電体キャパシタは、前記平坦化膜に設けられた開口の内部に設けられる、請求項１に記載の半導体記憶装置。
【請求項６】
前記強誘電体キャパシタは、前記開口の底面及び側面に沿って設けられた前記第１キャパシタ電極、前記第１キャパシタ電極の上に前記開口の形状に沿って設けられた前記強誘電体膜、及び前記強誘電体膜の上に前記開口を埋め込むように設けられた前記第２キャパシタ電極にて構成される、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１キャパシタ電極は、前記平坦化膜における前記開口の開口面から後退して設けられる、請求項６に記載の半導体記憶装置。
【請求項８】
前記強誘電体キャパシタは、前記活性領域の上に設けられる、請求項５に記載の半導体記憶装置。
【請求項９】
前記強誘電体キャパシタは、前記電界効果トランジスタのソース又はドレインの一方に対応する前記活性領域の上に設けられる、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ソース線及び前記ビット線は、同一層内に設けられる、請求項５に記載の半導体記憶装置。
【請求項１１】
前記ビット線は、前記平坦化膜の上に設けられた層間絶縁膜の内部に設けられ、
前記開口は、前記層間絶縁膜から前記半導体基板の表面まで貫通して設けられる、請求項５に記載の半導体記憶装置。
【請求項１２】
前記開口は、前記平坦化膜から前記半導体基板の内部にまで貫通して設けられる、請求項５に記載の半導体記憶装置。
【請求項１３】
半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、
前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、
を含む、半導体記憶装置の製造方法。
【請求項１４】
半導体基板の活性領域に設けられた電界効果トランジスタと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備える半導体記憶装置を含み、
前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置、半導体記憶装置の製造方法及び電子機器に関する。
【背景技術】
【０００２】
同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
【０００３】
そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として製品化されている。
【０００４】
ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。
【０００５】
ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。ＦｅＲＡＭの構造の一例として、例えば、スタック型シリンダ形状の強誘電体キャパシタをメモリセルとして用いる構造が提案されている。
【０００６】
一方、スタック型シリンダ形状のキャパシタをメモリセルとして用いるメモリとしては、下記の特許文献１に記載されるような常誘電体キャパシタを用いるＤＲＡＭが知られている。例えば、下記の特許文献１には、電界効果トランジスタのドレイン領域の上に設けられたコンタクトホールの内部に常誘電体キャパシタを設けたＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−５２００６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記の特許文献１に開示された構造は、常誘電体キャパシタを用いるＤＲＡＭに関する構造である。したがって、強誘電体キャパシタを用いるＦｅＲＡＭに対して、特許文献１に開示された構造をそのまま適用することはできなかった。そのため、強誘電体キャパシタをメモリセルとするＦｅＲＡＭに対して、構造の十分な最適化が求められていた。
【０００９】
そこで、本開示では、より最適化された構造の強誘電体キャパシタをメモリセルとして備える、新規かつ改良された半導体記憶装置、半導体記憶装置の製造方法及び電子機器を提案する。
【課題を解決するための手段】
【００１０】
本開示によれば、半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備え、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置が提供される。
【００１１】
また、本開示によれば、半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、を含む、半導体記憶装置の製造方法が提供される。
【００１２】
また、本開示によれば、半導体基板の活性領域に設けられた電界効果トランジスタと、強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、を備える半導体記憶装置を含み、前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器が提供される。
【００１３】
本開示では、キャパシタ及びトランジスタを含む半導体記憶装置において、キャパシタの選択又は非選択を制御するワード線ＷＬの延伸方向と、読み出し時にキャパシタを駆動させるソース線ＳＬ及びビット線ＢＬの延伸方向とを直交させる。これにより、キャパシタ及びトランジスタを効率的に配置することができるため、半導体記憶装置の占有面積の増大を防止することができる。
【発明の効果】
【００１４】
以上説明したように本開示によれば、より最適化された構造の強誘電体キャパシタをメモリセルとして備える半導体記憶装置及び電子機器を提供することが可能である。
【００１５】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示の一実施形態に係る半導体記憶装置の等価回路を示した回路図である。
【図２】半導体記憶装置の平面構造及び断面構造を示す模式図である。
【図３】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図４】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図５】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図６】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図７】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図８】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図９】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１０】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１１】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１２】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１３】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１４】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図１５】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図１６】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図１７】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図１８】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図１９】半導体記憶装置の活性領域に沿って切断した断面を模式的に示す断面図である。
【図２０Ａ】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【図２０Ｂ】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【図２０Ｃ】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
３．１．第１の製造方法
３．２．第２の製造方法
３．３．第３の製造方法
４．動作例
５．適用例
【００１９】
＜１．概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概要について説明する。図１は、本実施形態に係る半導体記憶装置の等価回路を示した回路図である。なお、以下では、「ゲート」は、電界効果トランジスタのゲート電極を表し、「ドレイン」は、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」は、電界効果トランジスタのソース電極又はソース領域を表すものとする。
【００２０】
図１に示すように、半導体記憶装置１０は、情報が記憶されるキャパシタ１１と、キャパシタ１１の選択及び非選択を制御するトランジスタ２１と、を備える。半導体記憶装置１０は、例えば、１ビットの情報を０又は１で記憶する１つのメモリセルである。
【００２１】
キャパシタ１１は、強誘電体膜を挟持する一対の電極にて構成される強誘電体キャパシタである。キャパシタ１１は、一対の電極にて挟持された強誘電体膜の残留分極の方向によって情報を記憶することができる。キャパシタ１１では、一対の電極の一方がソース線ＳＬと電気的に接続し、一対の電極の他方がトランジスタ２１のソース又はドレインと電気的に接続する。
【００２２】
トランジスタ２１は、キャパシタ１１の選択及び非選択を制御する電界効果トランジスタである。トランジスタ２１は、ソース又はドレインの一方でキャパシタ１１の他方の電極と電気的に接続し、ソース又はドレインの他方でビット線ＢＬと電気的に接続する。また、トランジスタ２１のゲートは、ワード線ＷＬと電気的に接続しており、トランジスタ２１のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
【００２３】
このような半導体記憶装置１０において、キャパシタ１１に情報を書き込む場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に、書き込む情報に対応した向きの電位差を印加することで、キャパシタ１１の強誘電体膜に電界を印加する。これにより、半導体記憶装置１０は、キャパシタ１１の強誘電体膜の残留分極の方向を外部電界によって制御し、キャパシタ１１に情報を書き込むことができる。
【００２４】
一方、半導体記憶装置１０において、キャパシタ１１から情報を読み出す場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に所定の電位差を印加することで、キャパシタ１１の強誘電体膜の分極方向を所定の方向に遷移させる。このとき、遷移前の強誘電体膜の分極方向によって、遷移時にキャパシタ１１に流れる電流の大きさが変化する。したがって、半導体記憶装置１０では、キャパシタ１１に流れ込む電流の大きさを計測することによって、キャパシタ１１に記憶された情報を読み出すことができる。
【００２５】
これによれば、半導体記憶装置１０は、キャパシタ１１に情報を記憶させるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作することができる。
【００２６】
半導体記憶装置１０では、ソース線ＳＬ及びビット線ＢＬは、ワード線ＷＬの延伸方向と直交する方向に延伸される。かかるソース線ＳＬ、ビット線ＢＬ及びワード線ＷＬの延伸方向の理由について以下で説明する。
【００２７】
強誘電体キャパシタを用いたＦｅＲＡＭとして機能する半導体記憶装置１０では、情報は、キャパシタ１１の分極方向によって記憶されている。そのため、キャパシタ１１から情報を読み出すためには、ソース線ＳＬ及びビット線ＢＬの間に電圧を印加し、キャパシタ１１の分極を電荷量に変換して外部に読み出す必要がある。
【００２８】
例えば、ワード線ＷＬに電圧を印加した場合、ワード線ＷＬの延伸方向に配列されたトランジスタ２１の全てがオン状態となる。したがって、ワード線ＷＬの延伸方向がソース線ＳＬ又はビット線ＢＬのいずれかと平行である場合、オン状態となったトランジスタ２１を介して、ワード線ＷＬの延伸方向に配列されたキャパシタ１１の全てにソース線ＳＬ又はビット線ＢＬから電位が印加されることになる。このような場合、ソース線ＳＬ又はビット線ＢＬから電位が印加された非選択のキャパシタ１１では、誤動作が生じる可能性が高い。
【００２９】
また、半導体記憶装置１０では、マトリクス状に配置されたキャパシタ１１の各々に個別に情報を書き込むためには、ワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬとが直交し、交点が一義的に決まることが必要である。具体的には、キャパシタ１１の選択又は非選択を制御するワード線ＷＬの延伸方向と、書き込み時にキャパシタ１１を駆動させるソース線ＳＬ及びビット線ＢＬの延伸方向とが直交することが必要となる。
【００３０】
ここで、キャパシタを用いて情報を記憶する半導体記憶装置としては、他には、常誘電体キャパシタを用いるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を挙げることができる。
【００３１】
ＤＲＡＭでは、集積度を向上させるために、キャパシタの一対の電極の一方に接続されるソース線を所定の電位に固定する方式が用いられ得る（Ｖｃｃ／２方式とも称される）。このような場合、所定の電位に固定されるソース線は、各メモリセルに亘ってプレート状に広がったプレート電極として設けられ得るため、そもそもソース線の延伸方向が規定されない。したがって、ＤＲＡＭでは、キャパシタの選択又は非選択を制御するワード線の延伸方向、及び読み出し時にキャパシタを駆動させるソース線及びビット線の延伸方向については、十分な検討がされていなかった。
【００３２】
本実施形態に係る半導体記憶装置１０は、ＤＲＡＭとは駆動原理が異なるＦｅＲＡＭとして設けられるため、上述したように、ワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬの延伸方向をそれぞれ規定することが重要となる。このような構造によれば、半導体記憶装置１０は、キャパシタ１１及びトランジスタ２１を含む簡素な構成によってメモリセルを形成することができるため、半導体記憶装置１０の集積化及び高密度化をより容易に実現することができる。また、半導体記憶装置１０では、キャパシタ１１の選択及び非選択をトランジスタ２１にて制御することができるため、情報の書き込み時に非選択のキャパシタ１１に記憶された情報が書き換えられてしまうＷｒｉｔｅ  Ｄｉｓｔｕｒｂの発生を防止することができる。
【００３３】
＜２．構造例＞
続いて、図２を参照して、本実施形態に係る半導体記憶装置１０の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶装置１０の平面構造及び断面構造を示す模式図である。
【００３４】
なお、図２の平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成される平坦化膜２００及び層間絶縁膜３００は省略して平面透過図として記載している。図２の断面図の各々は、平面図をＡ−Ａ線、Ｂ−Ｂ線又はＣ−Ｃ線の各々で切断した断面を示す。
【００３５】
また、以下では、「第１導電型」は、「ｐ型」又は「ｎ型」の一方を表し、「第２導電型」は、「第１導電型」と異なる「ｐ型」又は「ｎ型」の他方を表すこととする。
【００３６】
図２に示すように、半導体記憶装置１０は、半導体基板１００の上に設けられる。半導体記憶装置１０は、半導体基板１００上にマトリクス状に多数配置されることで、大容量の情報を記憶可能な半導体メモリ１を構成する。
【００３７】
キャパシタ１１は、ソース又はドレイン領域１５１の上に、平坦化膜２００を貫通する開口の内側に沿って設けられた第１キャパシタ電極１１１と、開口に沿って第１キャパシタ電極１１１の上に設けられた強誘電体膜１１３と、開口を埋め込むように強誘電体膜１１３の上に設けられた第２キャパシタ電極１１５と、によって構成される。第１キャパシタ電極１１１は、トランジスタ２１のソース又はドレイン領域１５１と電気的に接続し、第２キャパシタ電極１１５は、ソース線ＳＬとして機能する第１配線層３１１と電気的に接続する。
【００３８】
トランジスタ２１は、半導体基板１００の上に設けられたゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に設けられたゲート電極１３０と、半導体基板１００の活性領域１５０に設けられたソース又はドレイン領域１５１と、によって構成される。ソース又はドレイン領域１５１の一方は、第１キャパシタ電極１１１と接続することでキャパシタ１１と電気的に接続し、ソース又はドレイン領域１５１の他方は、コンタクト２１０を介して、ビット線ＢＬとして機能する第２配線層３１２と電気的に接続する。ゲート電極１３０は、素子分離層１０５を跨いで複数の活性領域１５０に亘って設けられることで、ワード線ＷＬとして機能する。
【００３９】
半導体記憶装置１０では、活性領域１５０は、ゲート電極１３０が延伸する第１方向、並びに第１配線層３１１及び第２配線層３１２が延伸する第２方向のいずれとも斜交する第３方向に延伸する帯状形状にて設けられる。したがって、Ａ−Ａ線の断面図で図示されるゲート電極１３０及びゲート絶縁膜１４０と同じトランジスタ２１を構成するソース又はドレイン領域１５１は、Ａ−Ａ線の断面図に図示されず、Ｂ−Ｂ線の断面図にソース又はドレイン領域１５１の一方が図示されることになる。なお、活性領域１５０に沿って切断した断面図は、図１９にて後述する。
【００４０】
ここで、平坦化膜２００又は半導体基板１００等に設けられた凹部又は開口に誘電体及び電極を埋め込むことでキャパシタを構成する構造としては、スタック型シリンダ形状のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を挙げることができる。ただし、キャパシタに蓄積された電荷によって情報を記憶するＤＲＡＭでは、記憶された情報を十分な精度で読み出すためには、例えば、ビット線の容量１００ｆＦに対して、２０ｆＦ程度のキャパシタ容量が必要となる。
【００４１】
例えば、キャパシタに用いる誘電体の比誘電率が２５である場合、誘電体膜の幅を６０ｎｍとし、膜厚を５ｎｍとすると、容量２０ｆＦのキャパシタを形成するための凹部又は開口の深さは、約８μｍとなってしまう。このような深さの凹部又は開口は、加工が極めて困難であるため、ＤＲＡＭの微細化及び高集積化を困難にしていた。
【００４２】
本実施形態に係る半導体記憶装置１０は、強誘電体の残留分極にて情報を記憶するＦｅＲＡＭとして機能する。ＦｅＲＡＭは、ＤＲＡＭとは動作原理が異なるため、例えば、ビット線の容量が１００ｆＦであっても、強誘電体の残留分極が２５μＣ／μｍ２程度であれば、４００ｎｍ程度の深さの凹部又は開口にキャパシタ１１を形成することで、情報の読み出しを十分な精度で行うことが可能である。したがって、本実施形態に係る半導体記憶装置１０は、より容易に微細化及び高集積化を進めることが可能である。
【００４３】
以下、半導体記憶装置１０の各構成についてより具体的に説明する。
【００４４】
半導体基板１００は、半導体材料にて構成され、キャパシタ１１及びトランジスタ２１が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００４５】
素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられるトランジスタ２１の各々を互いに電気的に分離する。素子分離層１０５は、互いに離隔された帯状領域にて第３方向（例えば、図２に正対して左上から右下に向かう方向）に延伸して設けられ得る。なお、第３方向とは、ゲート電極１３０が延伸する第１方向（例えば、図２に正対して上下方向）、並びに第１配線層３１１及び第２配線層３１２が延伸する第２方向（例えば、図２に正対して左右方向）のいずれとも斜交する方向である。例えば、素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００４６】
例えば、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、エッチング等によって形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
【００４７】
素子分離層１０５によって互いに離隔された帯状形状の領域は、トランジスタ２１が形成される活性領域１５０として機能する。活性領域１５０の半導体基板１００には、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）が導入されていてもよい。
【００４８】
素子分離層１０５及び活性領域１５０は、図２に図示するように、第３方向にジグザグ形状に延伸する帯状形状にて設けられ得る。これによれば、半導体記憶装置１０は、キャパシタ１１及びトランジスタ２１を効率的に配置することができるため、半導体記憶装置１０の占有面積の増大を防止することができる。ただし、素子分離層１０５及び活性領域１５０は、第３方向に折れ曲がらずに延伸する直線形状にて設けられてもよいことは言うまでもない。
【００４９】
ゲート絶縁膜１４０は、絶縁性材料で構成され、半導体基板１００の活性領域１５０の上に設けられる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５０】
ゲート電極１３０は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。具体的には、ゲート電極１３０は、素子分離層１０５が延伸する第３方向と斜交する第１方向に延伸して設けられる。また、ゲート電極１３０は、第１方向と直交する第２方向に所定の間隔を置いて複数設けられる。ゲート電極１３０は、素子分離層１０５を越えて延伸し、複数の活性領域１５０に亘って設けられることで、各メモリセルのトランジスタ２１のゲート電極の各々を電気的に接続するワード線ＷＬとして機能する。
【００５１】
例えば、ゲート電極１３０は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３０は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、ゲート電極１３０は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１３０は、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
【００５２】
ソース又はドレイン領域１５１は、半導体基板１００に形成された第２導電型の領域である。具体的には、ソース又はドレイン領域１５１は、ゲート電極１３０を挟むように、第３方向に延伸する活性領域１５０にそれぞれ設けられてもよい。ソース又はドレイン領域１５１の一方は、第１キャパシタ電極１１１と電気的に接続し、ソース又はドレイン領域１５１の他方は、コンタクト２１０を介して、ビット線ＢＬである第２配線層３１２と電気的に接続する。
【００５３】
例えば、ソース又はドレイン領域１５１は、活性領域１５０の半導体基板１００に、第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１と、ゲート電極１３０との間の半導体基板１００には、ソース又はドレイン領域１５１と同じ第２導電型であり、かつソース又はドレイン領域１５１よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００５４】
なお、ゲート電極１３０挟んで設けられたソース又はドレイン領域１５１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、導電型不純物の極性又は接続される配線によって任意に変更され得る。
【００５５】
サイドウォール絶縁膜１３２は、絶縁性材料で構成され、ゲート電極１３０の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３２は、ゲート電極１３０を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
【００５６】
サイドウォール絶縁膜１３２は、第２導電型不純物を半導体基板１００に導入する際に、第２導電型不純物を遮蔽することで、ゲート電極１３０と、ソース又はドレイン領域１５１との位置関係を自己整合的に制御する。サイドウォール絶縁膜１３２は、半導体基板１００への導電型不純物の導入を段階的に制御することができるため、ソース又はドレイン領域１５１とゲート電極１３０との間に、上述したＬＤＤ領域を自己整合的に形成することが可能となる。
【００５７】
導通層１３１は、ゲート電極１３０の上に設けられ、ゲート電極１３０を電気的に接続する配線として機能する。具体的には、導通層１３１は、ゲート電極１３０の上面に設けられ、ワード線ＷＬとして機能する。例えば、導通層１３１は、金属又は金属化合物で形成されてもよい。
【００５８】
コンタクト領域１５２は、ソース又はドレイン領域１５１の半導体基板１００の表面に設けられ、ソース又はドレイン領域１５１と、第１キャパシタ電極１１１又はコンタクト２１０との接触抵抗を低下させる。具体的には、コンタクト領域１５２は、Ｎｉなどの金属と、シリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
【００５９】
平坦化膜２００は、絶縁性材料で構成され、トランジスタ２１を埋め込み、半導体基板１００の全面に亘って設けられる。平坦化膜２００には、トランジスタ２１のソース又はドレイン領域１５１の一方を露出させる開口が設けられ、該開口の内部にシリンダ型構造のキャパシタ１１が設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６０】
なお、図２では図示しないが、半導体基板１００、サイドウォール絶縁膜１３２及び導通層１３１の上には、全面に亘って絶縁性材料で構成されたライナー層が設けられてもよい。ライナー層は、キャパシタ１１又はコンタクト２１０を設けるための開口を平坦化膜２００に形成する工程において、ライナー層と平坦化膜２００との間で高いエッチング選択比を提供することができる。これにより、ライナー層は、該工程において、半導体基板１００へのエッチングの進行を防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）で形成される場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
【００６１】
また、ライナー層は、ゲート絶縁膜１４０の下の半導体基板１００に対して、圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、半導体基板１００に形成されるチャネルのキャリア移動度を向上させることができる。
【００６２】
第１キャパシタ電極１１１は、導電性材料で構成され、活性領域１５０を露出させるように平坦化膜２００に形成された開口の内側に沿って設けられる。平坦化膜２００に形成された開口は、ソース又はドレイン領域１５１の一方を露出させるように設けられ、第１キャパシタ電極１１１は、開口によって露出されたソース又はドレイン領域１５１の一方の上に設けられる。これにより、第１キャパシタ電極１１１は、ソース又はドレイン領域１５１と電気的に接続することができる。また、第１キャパシタ電極１１１は、平坦化膜２００に設けられた開口の開口面からは後退して（リセスして）設けられる。これによれば、キャパシタ１１の容量を確保しつつ、第１キャパシタ電極１１１が第２キャパシタ電極１１５又は第１配線層３１１と短絡してしまうことを防止することができる。
【００６３】
例えば、第１キャパシタ電極１１１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第１キャパシタ電極１１１は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第１キャパシタ電極１１１は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＩＭＰ（Ｉｏｎｉｚｅｄ  Ｍｅｔａｌ  Ｐｌａｓｍａ）によるスパッタ等を用いて形成することができる。
【００６４】
強誘電体膜１１３は、強誘電体材料にて構成され、平坦化膜２００に形成された開口の内側に沿って、第１キャパシタ電極１１１の上に設けられる。強誘電体膜１１３は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１３は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１３は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１１３は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１３は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１１３は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
【００６５】
第２キャパシタ電極１１５は、導電性材料にて構成され、平坦化膜２００に形成された開口を埋め込むように、強誘電体膜１１３の上に設けられる。例えば、第２キャパシタ電極１１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、第２キャパシタ電極１１５は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。第２キャパシタ電極１１５は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
【００６６】
キャパシタ１１は、上述した強誘電体膜１１３が第１キャパシタ電極１１１及び第２キャパシタ電極１１５によって挟持されることによって構成される。これにより、半導体記憶装置１０は、キャパシタ１１の強誘電体膜１１３の分極方向によって情報を記憶することができる。
【００６７】
コンタクト２１０は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。具体的には、コンタクト２１０は、ソース又はドレイン領域１５１の他方に対応する活性領域１５０の上に設けられ、トランジスタ２１のソース又はドレイン領域１５１の他方と、ビット線ＢＬである第２配線層３１２とを電気的に接続する。
【００６８】
例えば、コンタクト２１０は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２１０は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２１０は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００６９】
層間絶縁膜３００は、第１配線層３１１及び第２配線層３１２を埋め込み、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７０】
第１配線層３１１は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第１配線層３１１は、ワード線ＷＬが延伸する第１方向と直交する第２方向に延伸する配線として、キャパシタ１１の上に設けられる。第１配線層３１１は、第２キャパシタ電極１１５と電気的に接続することで、ソース線ＳＬとして機能する。第１配線層３１１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７１】
第２配線層３１２は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第２配線層３１２は、ワード線ＷＬが延伸する第１方向と直交する第２方向に延伸する配線として、コンタクト２１０の上に設けられる。第２配線層３１２は、コンタクト２１０を介して、ソース又はドレイン領域１５１の他方と電気的に接続することで、ビット線ＢＬとして機能する。第２配線層３１２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７２】
上記の構造によれば、半導体記憶装置１０では、トランジスタ２１によってキャパシタ１１の選択及び非選択を制御することができるため、非選択のキャパシタ１１におけるＷｒｉｔｅ  Ｄｉｓｔｕｒｂの発生を防止することができる。また、半導体記憶装置１０では、活性領域１５０、ワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬの延伸方向をそれぞれ規定することによって、トランジスタ２１及びキャパシタ１１を効率的に配置することが可能である。これによれば、半導体記憶装置１０は、１つのメモリセルの占有面積が増大することを抑制することができるため、記憶密度をより高めることが容易になる。
【００７３】
＜３．製造方法＞
（３．１．第１の製造方法）
続いて、図３〜図９を参照して、本実施形態に係る半導体記憶装置１０の第１の製造方法について説明する。図３〜図９は、半導体記憶装置１０の第１の製造方法の各工程を説明する平面図及び断面図である。
【００７４】
なお、図３〜図９においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【００７５】
まず、図３に示すように、半導体基板１００に素子分離層１０５を形成し、トランジスタ２１が形成される活性領域１５０を形成する。
【００７６】
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、活性領域１５０を形成する領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成した後、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【００７７】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【００７８】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又は活性領域１５０の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、半導体基板１００の活性領域１５０に対応する領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、活性領域１５０の半導体基板１００を第１導電型ウェルに変換する。
【００７９】
次に、図４に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上に、ゲート電極１３０を形成する。
【００８０】
具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【００８１】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４０ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３０を形成してもよい。
【００８２】
なお、ゲート電極１３０は、ワード線ＷＬとして機能する。また、ゲート電極１３０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのゲート電極と同時に又は共有されて形成されてもよい。
【００８３】
次に、図５に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成し、半導体基板１００の活性領域１５０にソース又はドレイン領域１５１を形成する。
【００８４】
具体的には、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、トランジスタ２１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
【００８５】
次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。
【００８６】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１３０の両側に第２導電型不純物を導入する。これにより、ゲート電極１３０の両側の活性領域１５０にソース又はドレイン領域１５１が形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【００８７】
続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０、及びソース又はドレイン領域１５１に、ＮｉＳｉからなる導通層１３１、及びコンタクト領域１５２を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１、及びコンタクト領域１５２を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【００８８】
続いて、図６に示すように、トランジスタ２１を埋め込むように、半導体基板１００の全面に亘って平坦化膜２００を形成する。
【００８９】
具体的には、半導体基板１００の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
【００９０】
なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
【００９１】
続いて、図７に示すように、平坦化膜２００を貫通し、活性領域１５０を露出させる開口を形成した後、該開口の内部に第１キャパシタ電極１１１を形成する。
【００９２】
具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方の上の平坦化膜２００に開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
【００９３】
次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
【００９４】
次に、図８に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
【００９５】
具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ〜１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【００９６】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【００９７】
その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃〜７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
【００９８】
次に、図９に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成した後、半導体基板１００の全面に亘って層間絶縁膜３００を形成し、第１配線層３１１及び第２配線層３１２を形成する。
【００９９】
具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
【０１００】
その後、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。続いて、層間絶縁膜３００をエッチングすることで、第２キャパシタ電極１１５又はコンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１及び第２配線層３１２を形成する。なお、第１配線層３１１及び第２配線層３１２は、Ａｌ等にて形成されてもよい。第１配線層３１１は、第２キャパシタ電極１１５の上に第２方向に延伸されることで、ソース線ＳＬとして機能する。また、第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
【０１０１】
以上の工程によれば、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１０２】
（３．２．第２の製造方法）
続いて、図１０〜図１３を参照して、本実施形態に係る半導体記憶装置１０の第２の製造方法について説明する。図１０〜図１３は、半導体記憶装置１０の第２の製造方法の各工程を説明する平面図及び断面図である。
【０１０３】
なお、図１０〜図１３においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【０１０４】
まず、図３〜図６にて説明した工程と同様の工程により、平坦化膜２００までを形成する。
【０１０５】
続いて、図１０に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成する。
【０１０６】
具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、メモリ領域以外のロジック領域に設けられるトランジスタのコンタクトと同時に形成されてもよい。
【０１０７】
次に、図１１に示すように、半導体基板１００の全面に亘って層間絶縁膜３００を形成した後、平坦化膜２００及び層間絶縁膜３００を貫通し、活性領域１５０を露出させる開口を形成し、該開口の内部に第１キャパシタ電極１１１を形成する。
【０１０８】
具体的には、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。次に、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方に対応する活性領域１５０の上の平坦化膜２００及び層間絶縁膜３００に開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
【０１０９】
次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００及び層間絶縁膜３００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
【０１１０】
続いて、図１２に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
【０１１１】
具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ〜１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１１２】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１１３】
その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃〜７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
【０１１４】
その後、図１３に示すように、第２配線層３１２を形成する。
【０１１５】
具体的には、層間絶縁膜３００をエッチングすることで、コンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第２配線層３１２を形成する。なお、第２配線層３１２は、Ａｌ等にて形成されてもよい。第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
【０１１６】
なお、図示しない第１配線層３１１は、層間絶縁膜の成膜、成膜された層間絶縁膜を貫通するコンタクトの形成、形成されたコンタクトの埋め込む層間絶縁膜の成膜、及びコンタクトと接続するダマシン構造の配線層の形成を繰り返すことで、第２配線層３１２の上の層間絶縁膜の内部に形成され得る。
【０１１７】
第２の製造方法によれば、第１の製造方法と比較して、キャパシタ１１の形成深さを層間絶縁膜３００の厚みだけ大きくすることができるため、キャパシタ１１の容量を増大させることができる。したがって、第２の製造方法にて製造された半導体記憶装置１０は、より安定した情報の記憶を行うことが可能である。
【０１１８】
（３．３．第３の製造方法）
次に、図１４〜図１８を参照して、本実施形態に係る半導体記憶装置１０の第３の製造方法について説明する。図１４〜図１８は、半導体記憶装置１０の第３の製造方法の各工程を説明する平面図及び断面図である。
【０１１９】
なお、図１４〜図１８においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【０１２０】
まず、図３〜図４にて説明した工程と同様の工程により、ゲート電極１３０までを形成する。
【０１２１】
続いて、図１４に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成し、半導体基板１００の活性領域１５０にソース又はドレイン領域１５１を形成する。ただし、図１４では、半導体基板１００の一部領域の上にシリサイドブロック層１５５をさらに形成することで、半導体基板１００にコンタクト領域１５２が形成されない領域を設ける。
【０１２２】
具体的には、まず、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
【０１２３】
続いて、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。このとき、コンタクト領域１５２が形成される領域のみが開口されるように、リソグラフィによるパターニング後に絶縁膜をエッチングし、コンタクト領域１５２を形成しない領域の半導体基板１００の上にシリサイドブロック層１５５を形成する。例えば、シリサイドブロック層１５５は、後段でコンタクト２１０を形成する活性領域１５０以外の半導体基板１００の上に形成されてもよい。
【０１２４】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１３０の両側に第２導電型不純物を導入する。これにより、ゲート電極１３０の両側の活性領域１５０にソース又はドレイン領域１５１が形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【０１２５】
続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０、及びソース又はドレイン領域１５１の他方に、ＮｉＳｉからなる導通層１３１、及びコンタクト領域１５２を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１、及びコンタクト領域１５２を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【０１２６】
このとき、シリサイドブロック層１５５が形成された領域は、絶縁膜であるシリサイドブロック層１５５の上に未反応のＮｉが残る。そのため、シリサイドブロック層１５５が形成された領域の半導体基板１００には、シリサイド化されたコンタクト領域１５２が形成されない。
【０１２７】
続いて、図１５に示すように、トランジスタ２１を埋め込むように、半導体基板１００の全面に亘って平坦化膜２００を形成する。
【０１２８】
具体的には、半導体基板１００及びシリサイドブロック層１５５の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
【０１２９】
なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
【０１３０】
続いて、図１６に示すように、平坦化膜２００及びシリサイドブロック層１５５を貫通し、半導体基板１００の内部まで達する開口を形成した後、該開口の内部に第１キャパシタ電極１１１を形成する。
【０１３１】
具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、ソース又はドレイン領域１５１の他方の上の平坦化膜２００から半導体基板１００の内部に達する開口を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。なお、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。
【０１３２】
次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、形成した開口の内部形状に沿って、ソース又はドレイン領域１５１の上に、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜する。なお、第１キャパシタ電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。その後、成膜した第１キャパシタ電極１１１の上にレジストを塗布した後、該レジスト及び第１キャパシタ電極１１１が同程度の選択比となる条件でエッチバックを行うことで、第１キャパシタ電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に第１キャパシタ電極１１１を残しつつ、第１キャパシタ電極１１１の肩部を後退させ、リセスを形成することができる。
【０１３３】
このとき、開口は、平坦化膜２００及びシリサイドブロック層１５５を含めて半導体基板１００の内部の活性領域１５０まで貫通して設けられる。したがって、第１キャパシタ電極１１１は、開口の側面及び底面にてソース又はドレイン領域１５１と電気的に接続することになる。第３の製造方法では、キャパシタ１１が形成される領域では、シリサイドブロック層１５５によってコンタクト領域１５２の形成が防止されるため、第１キャパシタ電極１１１とソース又はドレイン領域１５１との間で意図しないリーク又は短絡が生じることを防止することができる。
【０１３４】
次に、図１７に示すように、第１キャパシタ電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に第２キャパシタ電極１１５を成膜することで、開口の内部にキャパシタ１１を形成する。
【０１３５】
具体的には、第１キャパシタ電極１１１の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ〜１０ｎｍにて成膜し、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１３６】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１３７】
その後、平坦化膜２００に形成した開口を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、第２キャパシタ電極１１５を形成する。なお、第２キャパシタ電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃〜７００℃の範囲、かつトランジスタ２１及びＮｉＳｉなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び第２キャパシタ電極１１５を除去する。これにより、キャパシタ１１が形成される。
【０１３８】
次に、図１８に示すように、ソース又はドレイン領域１５１の他方と電気的に接続するコンタクト２１０を形成した後、半導体基板１００の全面に亘って層間絶縁膜３００を形成し、第１配線層３１１及び第２配線層３１２を形成する。
【０１３９】
具体的には、平坦化膜２００をエッチングすることで、ソース又はドレイン領域１５１の他方の上に開口を形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の他方の上にコンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、コンタクト２１０は、半導体記憶装置１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
【０１４０】
その後、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３００を形成する。続いて、層間絶縁膜３００をエッチングすることで、第２キャパシタ電極１１５又はコンタクト２１０との電気的な接続を形成するための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１及び第２配線層３１２を形成する。なお、第１配線層３１１及び第２配線層３１２は、Ａｌ等にて形成されてもよい。第１配線層３１１は、第２キャパシタ電極１１５の上に第２方向に延伸されることで、ソース線ＳＬとして機能する。また、第２配線層３１２は、コンタクト２１０の上に第２方向に延伸されることで、ビット線ＢＬとして機能する。
【０１４１】
第３の製造方法によれば、第１の製造方法と比較して、キャパシタ１１の形成深さを半導体基板１００の内部に掘り込んだ深さだけ大きくすることができるため、キャパシタ１１の容量を増大させることができる。したがって、第３の製造方法にて製造された半導体記憶装置１０は、より安定した情報の記憶を行うことが可能である。
【０１４２】
なお、第３の製造方法にて製造されるキャパシタ１１が半導体基板１００の内部にまで形成される構造は、第２の製造方法にて製造されるキャパシタが層間絶縁膜３００にまで形成される構造と組み合わせることも可能である。このような場合、キャパシタ１１は、層間絶縁膜３００、平坦化膜２００及び半導体基板１００に亘って設けられることになる。これによれば、半導体記憶装置１０は、キャパシタ１１の形成深さをさらに大きくすることができるため、キャパシタ１１の容量を増大させ、より安定した情報の記憶を行うことが可能である。
【０１４３】
＜４．動作例＞
続いて、図１９を参照して、上記で説明した半導体記憶装置１０の書き込み動作及び読み出し動作について説明する。図１９は、半導体記憶装置１０の活性領域１５０に沿って切断した断面を模式的に示す断面図である。
【０１４４】
図１９に示すように、半導体記憶装置１０は、トランジスタ２１と、トランジスタ２１のソース又はドレイン領域１５１の一方に接続されたキャパシタ１１と、を含む。半導体記憶装置１０は、トランジスタ２１のゲート電極１３０に接続されたワード線ＷＬ、トランジスタ２１のソース又はドレイン領域１５１の他方にコンタクト２１０を介して接続されたビット線ＢＬ、及びキャパシタ１１に接続されたソース線ＳＬによって駆動される。
【０１４５】
以下の表１は、半導体記憶装置１０の書き込み動作及び読み出し動作において、図１９で示すＳＷＬ、ＳＢＬ、ＳＳＬ、Ｗｅｌｌ、ＵＷＬ、ＵＢＬ、ＵＳＬの各々に印加される電圧（単位：Ｖ）の一例を示した表である。
【０１４６】
なお、表１において、Ｖｔｈは、トランジスタ２１のチャネルをオン状態にするための閾値電圧であり、Ｖｗは、キャパシタ１１の分極状態を反転可能な電圧である。また、ＳＷＬ、ＳＢＬ及びＳＳＬは、選択されたメモリセルのワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬをそれぞれ示し、ＵＷＬ、ＵＢＬ及びＵＳＬは、非選択のメモリセルのワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬをそれぞれ示す。Ｗｅｌｌは、半導体基板１００の活性領域１５０の電位を示す。
【０１４７】
【表１】
2019160841.tif 000003
【０１４８】
例えば、半導体記憶装置１０に「１」の情報を書き込む場合、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ビット線ＢＬにＶｗを印加し、ソース線ＳＬは０Ｖとし、半導体基板１００の活性領域１５０は０Ｖとする。また、非選択の半導体記憶装置１０のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは、それぞれ０Ｖとする。
【０１４９】
これによれば、ビット線ＢＬにＶｗを印加することで、トランジスタ２１のソース又はドレイン領域１５１の他方の電位はＶｗとなるため、キャパシタ１１の第１キャパシタ電極１１１の電位はＶｗとなる。一方、ソース線ＳＬの電位は０Ｖであるため、第２キャパシタ電極１１５の電位は０Ｖとなる。これにより、キャパシタ１１の強誘電体膜１１３には、第１キャパシタ電極１１１側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１３の分極状態が制御される。以上の動作により、半導体記憶装置１０に、例えば「１」の情報が書き込まれる。
【０１５０】
このとき、トランジスタ２１のソース又はドレイン領域１５１の電位がＶｗとなるが、非選択のトランジスタ２１では、ワード線ＷＬ及びゲート電極１３０が０Ｖであるため、隣接する非選択の半導体記憶装置１０では、第１キャパシタ電極１１１に電位が印加されない。したがって、本実施形態によれば、選択した半導体記憶装置１０に情報を書き込む際に、非選択の半導体記憶装置１０に記憶された情報が書き換わることを防止することができる。
【０１５１】
また、半導体記憶装置１０に「０」の情報を書き込む場合、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ソース線ＳＬにＶｗを印加する。ビット線ＢＬは０Ｖとし、半導体基板１００の活性領域１５０は０Ｖとする。また、非選択の半導体記憶装置１０のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは、それぞれ０Ｖとする。
【０１５２】
これによれば、ビット線ＢＬが０Ｖであるため、トランジスタ２１のソース又はドレイン領域１５１の他方の電位は０Ｖとなり、キャパシタ１１の第１キャパシタ電極１１１の電位は０Ｖとなる。一方、ソース線ＳＬの電位はＶｗであるため、第２キャパシタ電極１１５の電位はＶｗとなる。これにより、キャパシタ１１の強誘電体膜１１３には、第２キャパシタ電極１１５側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１３の分極状態が制御される。以上の動作により、半導体記憶装置１０に、例えば「０」の情報が書き込まれる。
【０１５３】
このとき、ソース線ＳＬの電位がＶｗとなるが、非選択のトランジスタ２１では、ワード線ＷＬ及びゲート電極１３０が０Ｖであるため、隣接する非選択の半導体記憶装置１０では、第１キャパシタ電極１１１に電位が印加されない。したがって、本実施形態によれば、選択した半導体記憶装置１０に情報を書き込む際に、非選択の半導体記憶装置１０に記憶された情報が書き換わることを防止することができる。
【０１５４】
なお、半導体記憶装置１０からの情報の読み出しは、半導体記憶装置１０に「０」又は「１」を書き込む際に生じる変位電流が、書き込む前に記憶された情報が「０」又は「１」のいずれであるかによって変化することを利用して行われる。
【０１５５】
例えば、表１では、半導体記憶装置１０に「１」の情報を書き込むことで半導体記憶装置１０から情報を読み出す場合に、ＳＷＬ、ＳＢＬ、ＳＳＬ、Ｗｅｌｌ、ＵＷＬ、ＵＢＬ、ＵＳＬの各々に印加される電圧に印加される電圧を示す。このような場合、半導体記憶装置１０に記憶された情報が「１」であれば、変位電流の量は小さくなる。一方、半導体記憶装置１０に記憶された情報が「０」であれば、変位電流の量は大きくなる。これにより、半導体記憶装置１０は、記憶された情報が「０」又は「１」のいずれであるのかを判定することができる。
【０１５６】
ただし、このような読み出し動作によって半導体記憶装置１０から情報を読み出した場合、半導体記憶装置１０に記憶された情報は、読み出し時に書き込んだ「０」又は「１」のいずれかで書き換わってしまう。すなわち、半導体記憶装置１０からの情報の読み出しは、破壊読み出しとなる。したがって、半導体記憶装置１０では、読み出し動作の後に、読み出し動作によって破壊されてしまった情報を修復する再書き込み動作が行われる。
【０１５７】
＜５．適用例＞
続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体記憶装置１０を含む回路が搭載された種々の電子機器である。図２０Ａ〜図２０Ｃを参照して、このような本実施形態に係る電子機器の例について説明する。図２０Ａ〜図２０Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
【０１５８】
例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図２０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０１５９】
例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図２０Ｂ及び図２０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図２０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図２０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０１６０】
なお、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０１６１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１６２】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１６３】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板の活性領域に設けられた電界効果トランジスタと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備え、
前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、半導体記憶装置。
（２）
前記活性領域は、前記第１方向及び前記第２方向のいずれとも斜交する第３方向に延伸する帯状形状にて設けられる、前記（１）に記載の半導体記憶装置。
（３）
前記活性領域は、前記半導体基板に設けられた素子分離層によって互いに離隔される、前記（２）に記載の半導体記憶装置。
（４）
前記ゲート電極は、ワード線に電気的に接続される、前記（１）〜（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記半導体基板の上には、前記電界効果トランジスタを埋め込む平坦化膜が設けられ、
前記強誘電体キャパシタは、前記平坦化膜に設けられた開口の内部に設けられる、前記（１）〜（４）のいずれか一項に記載の半導体記憶装置。
（６）
前記強誘電体キャパシタは、前記開口の底面及び側面に沿って設けられた前記第１キャパシタ電極、前記第１キャパシタ電極の上に前記開口の形状に沿って設けられた前記強誘電体膜、及び前記強誘電体膜の上に前記開口を埋め込むように設けられた前記第２キャパシタ電極にて構成される、前記（５）に記載の半導体記憶装置。
（７）
前記第１キャパシタ電極は、前記平坦化膜における前記開口の開口面から後退して設けられる、前記（６）に記載の半導体記憶装置。
（８）
前記強誘電体キャパシタは、前記活性領域の上に設けられる、前記（５）〜（７）のいずれか一項に記載の半導体記憶装置。
（９）
前記強誘電体キャパシタは、前記電界効果トランジスタのソース又はドレインの一方に対応する前記活性領域の上に設けられる、前記（８）に記載の半導体記憶装置。
（１０）
前記ソース線及び前記ビット線は、同一層内に設けられる、前記（５）〜（９）のいずれか一項に記載の半導体記憶装置。
（１１）
前記ビット線は、前記平坦化膜の上に設けられた層間絶縁膜の内部に設けられ、
前記開口は、前記層間絶縁膜から前記半導体基板の表面まで貫通して設けられる、前記（５）〜（９）のいずれか一項に記載の半導体記憶装置。
（１２）
前記開口は、前記平坦化膜から前記半導体基板の内部にまで貫通して設けられる、前記（５）〜（１１）のいずれか一項に記載の半導体記憶装置。
（１３）
半導体基板の活性領域に電界効果トランジスタを、前記電界効果トランジスタのゲート電極が前記活性領域を越えて第１方向に延伸するように形成することと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方と電気的に接続された強誘電体キャパシタを形成することと、
前記強誘電体キャパシタの前記第２キャパシタ電極と電気的に接続されたソース線、及び前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線を、前記ソース線及び前記ビット線が前記第１方向と直交する第２方向に延伸するように形成することと、
を含む、半導体記憶装置の製造方法。
（１４）
半導体基板の活性領域に設けられた電界効果トランジスタと、
強誘電体膜を挟持する第１キャパシタ電極及び第２キャパシタ電極を有し、前記第１キャパシタ電極が前記電界効果トランジスタのソース又はドレインの一方に電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２キャパシタ電極に電気的に接続されたソース線と、
前記電界効果トランジスタのソース又はドレインの他方に電気的に接続されたビット線と、
を備える半導体記憶装置を含み、
前記半導体記憶装置では、前記電界効果トランジスタのゲート電極は、前記活性領域を越えて第１方向に延伸し、前記ソース線及び前記ビット線は、前記第１方向と直交する第２方向に延伸する、電子機器。
【符号の説明】
【０１６４】
１０      半導体記憶装置
１１      キャパシタ
２１      トランジスタ
１００    半導体基板
１０５    素子分離層
１１１    第１キャパシタ電極
１１３    強誘電体膜
１１５    第２キャパシタ電極
１３０    ゲート電極
１３１    導通層
１３２    サイドウォール絶縁膜
１４０    ゲート絶縁膜
１５０    活性領域
１５１    ソース又はドレイン領域
１５２    コンタクト領域
２００    平坦化膜
２１０    コンタクト
３００    層間絶縁膜
３１１    第１配線層
３１２    第２配線層
【図１】
2019160841.tif 000004
【図２】
2019160841.tif 000005
【図３】
2019160841.tif 000006
【図４】
2019160841.tif 000007
【図５】
2019160841.tif 000008
【図６】
2019160841.tif 000009
【図７】
2019160841.tif 000010
【図８】
2019160841.tif 000011
【図９】
2019160841.tif 000012
【図１０】
2019160841.tif 000013
【図１１】
2019160841.tif 000014
【図１２】
2019160841.tif 000015
【図１３】
2019160841.tif 000016
【図１４】
2019160841.tif 000017
【図１５】
2019160841.tif 000018
【図１６】
2019160841.tif 000019
【図１７】
2019160841.tif 000020
【図１８】
2019160841.tif 000021
【図１９】
2019160841.tif 000022
【図２０Ａ】
2019160841.tif 000023
【図２０Ｂ】
2019160841.tif 000024
【図２０Ｃ】
2019160841.tif 000025