(57)【要約】【課題】信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能の低下を抑制できる集積回路装置等の提供。【解決手段】集積回路装置１０は、第１の信号ＳＴＡと第２の信号ＳＴＰが入力され、第１の信号ＳＴＡの波形整形と第２の信号ＳＴＰの波形整形を行い、波形整形された第１の信号ＳＴＡを第１の信号線Ｌ１に出力し、波形整形された第２の信号ＳＴＰを第２の信号線Ｌ２に出力するＡＦＥ回路３０（アナログフロントエンド回路）と、第１の信号線Ｌ１を介してＡＦＥ回路３０から第１の信号ＳＴＡが入力され、第２の信号線Ｌ２を介してＡＦＥ回路３０から第２の信号ＳＴＰが入力され、入力された第１の信号ＳＴＡと第２の信号ＳＴＰとの遷移タイミングの時間差をデジタル値ＤＱに変換する時間デジタル変換回路２０を含む。そして第１の信号線Ｌ１及び第２の信号線Ｌ２の少なくとも一方が、等長配線用の冗長配線を有する。【選択図】図１
2019024061.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号と第２の信号が入力され、前記第１の信号の波形整形と前記第２の信号の波形整形を行い、波形整形された前記第１の信号を第１の信号線に出力し、波形整形された前記第２の信号を第２の信号線に出力するアナログフロントエンド回路と、
前記第１の信号線を介して前記アナログフロントエンド回路から前記第１の信号が入力され、前記第２の信号線を介して前記アナログフロントエンド回路から前記第２の信号が入力され、入力された前記第１の信号と前記第２の信号との遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、
を含み、
前記第１の信号線及び前記第２の信号線の少なくとも一方が、等長配線用の冗長配線を有することを特徴とする集積回路装置。
【請求項２】
請求項１に記載の集積回路装置において、
前記第１の信号線及び前記第２の信号線の両方が前記冗長配線を有し、
前記第１の信号線及び前記第２の信号線のうちの一方の信号線の方が他方の信号線に比べて、冗長配線長が長いことを特徴とする集積回路装置。
【請求項３】
第１の信号と第２の信号が入力され、前記第１の信号の波形整形と前記第２の信号の波形整形を行い、波形整形された前記第１の信号を第１の信号出力端子から出力し、波形整形された前記第２の信号を第２の信号出力端子から出力するアナログフロントエンド回路と、
前記アナログフロントエンド回路からの前記第１の信号が第１の信号入力端子から入力され、前記アナログフロントエンド回路からの前記第２の信号が第２の信号入力端子から入力され、入力された前記第１の信号と前記第２の信号との遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、
前記第１の信号出力端子と前記第１の信号入力端子とを接続する第１の信号線と、
前記第２の信号出力端子と前記第２の信号入力端子とを接続する第２の信号線と、
を含み、
前記第１の信号線は、第１の冗長配線を有し、
前記第２の信号線は、第２の冗長配線を有し、
前記第１の信号出力端子と前記第１の信号入力端子との間の距離をＤＬ１とし、前記第２の信号出力端子と前記第２の信号入力端子との間の距離をＤＬ２とし、前記第１の冗長配線の配線長をＲＬ１とし、前記第２の冗長配線の配線長をＲＬ２としたときに、ＤＬ１＜ＤＬ２且つＲＬ１＞ＲＬ２、或いはＤＬ１＞ＤＬ２且つＲＬ１＜ＲＬ２であることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の集積回路装置において、
前記第１の信号線と前記第２の信号線は、配線方向の変化数が同数であることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の集積回路装置において、
前記第１の信号線と前記第２の信号線の配線部分のうち前記時間デジタル変換回路に近い側の配線部分において、前記第１の信号線と前記第２の信号線はシールド線を挟んで並走配線されていることを特徴とする集積回路装置。
【請求項６】
請求項５に記載の集積回路装置において、
前記第１の信号線と前記第２の信号線の配線部分のうち前記時間デジタル変換回路から遠い側の配線部分において、前記第１の信号線及び前記第２の信号線の少なくとも一方が冗長配線されていることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の集積回路装置において、
第１の発振回路を有し、前記第１の発振回路により第１の発振子を発振させることで生成された第１のクロック信号を出力する第１のクロック信号生成回路と、
第２の発振回路を有し、前記第２の発振回路により第２の発振子を発振させることで生成された第２のクロック信号を出力する第２のクロック信号生成回路と、
を含み、
前記時間デジタル変換回路は、
前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行うことを特徴とする集積回路装置。
【請求項８】
請求項７に記載の集積回路装置において、
前記第１のクロック信号生成回路は、
前記第１のクロック信号を第１のクロック信号線に出力し、
前記第２のクロック信号生成回路は、
前記第２のクロック信号を第２のクロック信号線に出力し、
前記時間デジタル変換回路は、
前記第１のクロック信号線により前記第１のクロック信号生成回路から前記第１のクロック信号が入力され、前記第２のクロック信号線により前記第２のクロック信号生成回路から前記第２のクロック信号が入力され、入力された前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行い、
前記第１のクロック信号線及び前記第２のクロック信号線の少なくとも一方が、等長配線用の冗長配線を有することを特徴とする集積回路装置。
【請求項９】
請求項８に記載の集積回路装置において、
前記第１のクロック信号線及び前記第２のクロック信号線うちの一方のクロック信号線の方が他方のクロック信号線に比べて、冗長配線長が長いことを特徴とする集積回路装置。
【請求項１０】
請求項８又は９に記載の集積回路装置において、
前記第１のクロック信号線と前記第２のクロック信号線の配線部分のうち前記時間デジタル変換回路に近い側の配線部分において、前記第１のクロック信号線と前記第２のクロック信号線はシールド線を挟んで並走配線されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０に記載の集積回路装置において、
前記第１のクロック信号線と前記第２のクロック信号線の配線部分のうち前記時間デジタル変換回路から遠い側の配線部分において、前記第１のクロック信号線及び前記第２のクロック信号線の少なくとも一方が冗長配線されていることを特徴とする集積回路装置。
【請求項１２】
スタート信号に基づいて、波形整形された第１〜第ｎのスタート信号（ｎは２以上の整数）を第１〜第ｎのスタート信号出力端子から出力し、ストップ信号に基づいて、波形整形された第１〜第ｎのストップ信号を第１〜第ｎのストップ信号出力端子から出力するアナログフロントエンド回路と、
前記アナログフロントエンド回路からの前記第１〜第ｎのスタート信号が第１〜第ｎのスタート信号入力端子から入力され、前記アナログフロントエンド回路からの前記第１〜第ｎのストップ信号が第１〜第ｎのストップ信号入力端子から入力され、入力された前記第１〜第ｎのスタート信号と前記第１〜第ｎのストップ信号とに基づいて時間デジタル変換を行う時間デジタル変換回路と、
前記第１〜第ｎのスタート信号出力端子と前記第１〜第ｎのスタート信号入力端子とを接続する第１〜第ｎのスタート信号線と、
前記第１〜第ｎのストップ信号出力端子と前記第１〜第ｎのストップ信号入力端子とを接続する第１〜第ｎのストップ信号線と、
を含み、
前記第ｊのストップ信号線（１≦ｊ≦ｎ）は、第ｊの冗長配線を有し、
前記第ｋのストップ信号線（１≦ｋ≦ｎ、ｊ≠ｋ）は、第ｋの冗長配線を有し、
前記第ｊのストップ信号出力端子と前記第ｊのストップ信号入力端子との間の距離が、前記第ｋのストップ信号出力端子と前記第ｋのストップ信号入力端子との間の距離より短く、
前記第ｊの冗長配線が前記第ｋの冗長配線より長いことを特徴とする集積回路装置。
【請求項１３】
請求項１２に記載の集積回路装置において、
前記第ｊのストップ信号線と前記第ｋのストップ信号線は等長配線されていることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の集積回路装置において、
前記第１の信号用の第１の信号端子と、前記第２の信号用の第２の信号端子が配置される端子領域を含み、
前記集積回路装置の第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向としたときに、
前記アナログフロントエンド回路は、前記端子領域の前記第１の方向側に配置され、
前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第１の方向側及び前記第１の方向に交差する方向側の少なくとも一方側に配置されることを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする物理量測定装置。
【請求項１６】
請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１７】
請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
時間をデジタル値に変換する時間デジタル変換の従来技術としては、例えば特許文献１に開示される技術がある。特許文献１には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−８７９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の微小時間計測装置では、スタート信号やストップ信号の信号線の寄生抵抗や寄生容量が時間デジタル変換に与える悪影響を低減する手法については提案されていなかった。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００６】
本発明の一態様は、第１の信号と第２の信号が入力され、前記第１の信号の波形整形と前記第２の信号の波形整形を行い、波形整形された前記第１の信号を第１の信号線に出力し、波形整形された前記第２の信号を第２の信号線に出力するアナログフロントエンド回路と、前記第１の信号線を介して前記アナログフロントエンド回路から前記第１の信号が入力され、前記第２の信号線を介して前記アナログフロントエンド回路から前記第２の信号が入力され、入力された前記第１の信号と前記第２の信号との遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、を含み、前記第１の信号線及び前記第２の信号線の少なくとも一方が、等長配線用の冗長配線を有する集積回路装置に関係する。
【０００７】
本発明の一態様では、アナログフロントエンド回路により波形整形された第１、第２の信号が第１、第２の信号線を介して時間デジタル変換回路に入力され、第１、第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換が行われる。そして第１、第２の信号線の少なくとも一方が冗長配線を有しているため、冗長配線を用いて第１の信号線と第２の信号線の長さの差を小さくすることで、信号線の寄生抵抗や寄生容量の差を小さくすることが可能になる。従って、信号線の長さの差による寄生抵抗や寄生容量の差が原因となって生じる時間デジタル変換の結果の誤差を低減でき、時間デジタル変換の性能の向上を図れる。
【０００８】
また本発明の一態様では、前記第１の信号線及び前記第２の信号線の両方が冗長配線を有し、前記第１の信号線及び前記第２の信号線のうちの一方の信号線の方が他方の信号線に比べて、冗長配線長が長くてもよい。
【０００９】
このようにすれば最短経路配線では一方の信号線の方が配線長が短くなる場合に、一方の信号線の冗長配線長を長くすることで、等長配線を実現できるようになる。
【００１０】
また本発明の一態様は、第１の信号と第２の信号が入力され、前記第１の信号の波形整形と前記第２の信号の波形整形を行い、波形整形された前記第１の信号を第１の信号出力端子から出力し、波形整形された前記第２の信号を第２の信号出力端子から出力するアナログフロントエンド回路と、前記アナログフロントエンド回路からの前記第１の信号が第１の信号入力端子から入力され、前記アナログフロントエンド回路からの前記第２の信号が第２の信号入力端子から入力され、入力された前記第１の信号と前記第２の信号との遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、前記第１の信号出力端子と前記第１の信号入力端子とを接続する第１の信号線と、前記第２の信号出力端子と前記第２の信号入力端子とを接続する第２の信号線と、を含み、前記第１の信号線は、第１の冗長配線を有し、前記第２の信号線は、第２の冗長配線を有し、前記第１の信号出力端子と前記第１の信号入力端子との間の距離をＤＬ１とし、前記第２の信号出力端子と前記第２の信号入力端子との間の距離をＤＬ２とし、前記第１の冗長配線の配線長をＲＬ１とし、前記第２の冗長配線の配線長をＲＬ２としたときに、ＤＬ１＜ＤＬ２且つＲＬ１＞ＲＬ２、或いはＤＬ１＞ＤＬ２且つＲＬ１＜ＲＬ２である集積回路装置に関係する。
【００１１】
本発明の一態様によれば、第１の信号出力端子と第１の信号入力端子との間の距離ＤＬ１の方が、第２の信号出力端子と第２の信号入力端子との間の距離ＤＬ２よりも短いときには、第１の冗長配線の配線長ＲＬ１の方が、第２の冗長配線の配線長ＲＬ２よりも長くなる。一方、第２の信号出力端子と第２の信号入力端子との間の距離ＤＬ２の方が、第１の信号出力端子と第１の信号入力端子との間の距離ＤＬ１よりも短いときには、第２の冗長配線の配線長ＲＬ２の方が、第１の冗長配線の配線長ＲＬ１よりも長くなる。このようにすれば、第１、第２の信号線の一方の信号線の方が、他方の信号線に比べて、信号出力端子と信号入力端子との間の距離が短く、最短経路配線では一方の信号線の方が配線長が短くなってしまう場合にも、一方の信号線の冗長配線長を長くすることで、第１の信号線と第２の信号線の長さの差を小さくでき、信号線の寄生抵抗や寄生容量の差を小さくすることが可能になる。従って、信号線の長さの差による寄生抵抗や寄生容量の差が原因となって生じる時間デジタル変換の結果の誤差を低減でき、時間デジタル変換の性能の向上を図れる。
【００１２】
また本発明の一態様では、前記第１の信号線と前記第２の信号線は、配線方向の変化数が同数であってもよい。
【００１３】
このようにすれば、配線方向の変化数の差異に起因する時間デジタル変換の性能低下を抑制できる。
【００１４】
また本発明の一態様では、前記第１の信号線と前記第２の信号線の配線部分のうち前記時間デジタル変換回路に近い側の配線部分において、前記第１の信号線と前記第２の信号線はシールド線を挟んで並走配線されてもいてよい。
【００１５】
このようにすれば、一方の信号線からの信号ノイズが、他方の信号線に伝達されてしまうのを、シールド線によって抑制できるようになる。
【００１６】
また本発明の一態様では、前記第１の信号線と前記第２の信号線の配線部分のうち前記時間デジタル変換回路から遠い側の配線部分において、前記第１の信号線及び前記第２の信号線の少なくとも一方が冗長配線されてもいてもよい。
【００１７】
このようにすれば、時間デジタル変換回路から遠い側の配線部分で冗長配線を行って、近い側の配線部分でシールド線により信号ノイズを低減できるようになる。
【００１８】
また本発明の一態様では、第１の発振回路を有し、前記第１の発振回路により第１の発振子を発振させることで生成された第１のクロック信号を出力する第１のクロック信号生成回路と、第２の発振回路を有し、前記第２の発振回路により第２の発振子を発振させることで生成された第２のクロック信号を出力する第２のクロック信号生成回路と、を含み、前記時間デジタル変換回路は、前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行ってもよい。
【００１９】
このように第１、第２の発振子により生成された第１、第２のクロック信号を用いて時間デジタル変換を行うことで、時間デジタル変換の性能を向上できる。
【００２０】
また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１のクロック信号を第１のクロック信号線に出力し、前記第２のクロック信号生成回路は、前記第２のクロック信号を第２のクロック信号線に出力し、前記時間デジタル変換回路は、前記第１のクロック信号線により前記第１のクロック信号生成回路から前記第１のクロック信号が入力され、前記第２のクロック信号線により前記第２のクロック信号生成回路から前記第２のクロック信号が入力され、入力された前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行い、前記第１のクロック信号線及び前記第２のクロック信号線の少なくとも一方が、等長配線用の冗長配線を有してもよい。
【００２１】
このようにすれば、冗長配線を用いてクロック信号線を等長配線にして、クロック信号線の寄生抵抗や寄生容量を同等にでき、クロック信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できるようになる。
【００２２】
また本発明の一態様では、前記第１のクロック信号線及び前記第２のクロック信号線うちの一方のクロック信号線の方が他方のクロック信号線に比べて、冗長配線長が長くてもよい。
【００２３】
このようにすれば、最短経路配線では一方のクロック信号線の方が配線長が短くなってしまう場合にも、一方のクロック信号線の冗長配線長を長くすることで、等長配線を実現できるようになる。
【００２４】
また本発明の一態様では、前記第１のクロック信号線と前記第２のクロック信号線の配線部分のうち前記時間デジタル変換回路に近い側の配線部分において、前記第１のクロック信号線と前記第２のクロック信号線はシールド線を挟んで並走配線されていてもよい。
【００２５】
このようにすれば、一方のクロック信号線からのクロックノイズが、他方のクロック信号線に伝達されてしまうのを、シールド線によって抑制できるようになる。
【００２６】
また本発明の一態様では、前記第１のクロック信号線と前記第２のクロック信号線の配線部分のうち前記時間デジタル変換回路から遠い側の配線部分において、前記第１のクロック信号線及び前記第２のクロック信号線の少なくとも一方が冗長配線されていてもよい。
【００２７】
このようにすれば、時間デジタル変換回路から遠い側の配線部分で冗長配線を行って、近い側の配線部分でシールド線によりクロックノイズを低減できるようになる。
【００２８】
また本発明の一態様は、スタート信号に基づいて、波形整形された第１〜第ｎのスタート信号（ｎは２以上の整数）を第１〜第ｎのスタート信号出力端子から出力し、ストップ信号に基づいて、波形整形された第１〜第ｎのストップ信号を第１〜第ｎのストップ信号出力端子から出力するアナログフロントエンド回路と、前記アナログフロントエンド回路からの前記第１〜第ｎのスタート信号が第１〜第ｎのスタート信号入力端子から入力され、前記アナログフロントエンド回路からの前記第１〜第ｎのストップ信号が第１〜第ｎのストップ信号入力端子から入力され、入力された前記第１〜第ｎのスタート信号と前記第１〜第ｎのストップ信号とに基づいて時間デジタル変換を行う時間デジタル変換回路と、前記第１〜第ｎのスタート信号出力端子と前記第１〜第ｎのスタート信号入力端子とを接続する第１〜第ｎのスタート信号線と、前記第１〜第ｎのストップ信号出力端子と前記第１〜第ｎのストップ信号入力端子とを接続する第１〜第ｎのストップ信号線と、を含み、前記第ｊのストップ信号線（１≦ｊ≦ｎ）は、第ｊの冗長配線を有し、前記第ｋのストップ信号線（１≦ｋ≦ｎ、ｊ≠ｋ）は、第ｋの冗長配線を有し、前記第ｊのストップ信号出力端子と前記第ｊのストップ信号入力端子との間の距離が、前記第ｋのストップ信号出力端子と前記第ｋのストップ信号入力端子との間の距離より短く、前記第ｊの冗長配線が前記第ｋの冗長配線より長い集積回路装置に関係する。
【００２９】
本発明の一態様によれば、第ｊのストップ信号出力端子と第ｊのストップ信号入力端子との間の距離の方が、第ｋのストップ信号出力端子と第ｋのストップ信号入力端子との間の距離よりも短いときに、第ｊのストップ信号の第ｊの冗長配線の方が、第ｋのストップ信号の第ｋの冗長配線よりも長くなる。このように第ｊのストップ信号線の第ｊの冗長配線を、第ｋのストップ信号線の第ｋの冗長配線よりも長くすれば、第ｊのストップ信号線と第ｋのストップ信号線の長さの差を小さくでき、ストップ信号線の寄生抵抗や寄生容量の差を小さくすることが可能になる。従って、ストップ信号線の長さの差による寄生抵抗や寄生容量の差が原因となって生じる時間デジタル変換の結果の誤差を低減でき、時間デジタル変換の性能の向上を図れる。
【００３０】
また本発明の一態様では、前記第ｊのストップ信号線と前記第ｋのストップ信号線は等長配線されていてもよい。
【００３１】
このように第ｊ、第ｋのストップ信号線を等長配線にすることで、時間デジタル変換の性能の向上を図れる。
【００３２】
また本発明の一態様では、前記第１の信号用の第１の信号端子と、前記第２の信号用の第２の信号端子が配置される端子領域を含み、前記集積回路装置の第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向としたときに、前記アナログフロントエンド回路は、前記端子領域の前記第１の方向側に配置され、前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第１の方向側及び前記第１の方向に交差する方向側の少なくとも一方側に配置されてもよい。
【００３３】
このようにすれば第１、第２の信号端子とアナログフロントエンド回路との間やアナログフロントエンド回路と時間デジタル変換回路との間の信号線を効率的に接続でき、当該信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できる。
【００３４】
また本発明の他の態様は上記に記載の集積回路装置を含む物理量測定装置に関係する。
【００３５】
また本発明の他の態様は上記に記載の集積回路装置を含む電子機器に関係する。
【００３６】
また本発明の他の態様は上記に記載の集積回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００３７】
【図１】本実施形態の集積回路装置の構成及び信号線の配線手法の説明図。
【図２】本実施形態の集積回路装置の構成及び信号線の配線手法の説明図。
【図３】信号線の配線抵抗を変化させた場合の信号遅延量の変化の例を示す図。
【図４】シールド線の配線手法の説明図。
【図５】クロック信号生成回路と時間デジタル変換回路の間での信号線の配線手法の説明図。
【図６】ＡＦＥ回路と時間デジタル変換回路の間での複数のスタート信号線、複数のストップ信号線の配線手法の説明図。
【図７】本実施形態の集積回路装置のレイアウト配置例。
【図８】本実施形態の集積回路装置のレイアウト配置例。
【図９】本実施形態の集積回路装置、物理量測定装置の構成例。
【図１０】ＡＦＥ回路、時間デジタル変換回路の詳細な構成例。
【図１１】信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。
【図１２】時間デジタル変換の例を説明する信号波形図。
【図１３】時間デジタル変換の具体方式を説明する信号波形図。
【図１４】集積回路装置、物理量測定装置の詳細な構成例。
【図１５】詳細な構成例の時間デジタル変換を説明する信号波形図。
【図１６】本実施形態の第１の変形例。
【図１７】本実施形態の第２の変形例。
【図１８】本実施形態の物理量測定装置の構成例。
【図１９】電子機器の構成例。
【図２０】移動体の構成例。
【発明を実施するための形態】
【００３８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３９】
１．集積回路装置の構成及び配線手法
図１に本実施形態の集積回路装置１０の構成例を示す。本実施形態の集積回路装置１０（ＩＣ）はＡＦＥ回路３０（ＡＦＥ：Analog Front End）と時間デジタル変換回路２０を含む。ＡＦＥ回路３０（アナログフロントエンド回路）は信号の波形整形（バッファリング）を行う。例えば波形が鈍った信号を矩形波等の信号に波形整形する。ＡＦＥ回路３０（波形整形回路、バッファリング回路）は信号ＳＴＡ（第１の信号。スタート信号）と信号ＳＴＰ（第２の信号。ストップ信号）が入力される。信号ＳＴＡ、ＳＴＰは後述の図７、図８のように例えば集積回路装置１０の信号端子ＰＳＡ、ＰＳＰから入力される。そしてＡＦＥ回路３０は、信号ＳＴＡとＳＴＰの波形整形を行う。例えば波形が鈍った信号ＳＴＡ、ＳＴＰを所与のしきい値電圧と比較するコンパレーターやバッファー回路などにより、信号ＳＴＡ、ＳＴＰの波形整形を行う。そしてＡＦＥ回路３０は、波形整形された信号ＳＴＡ、ＳＴＰを信号線Ｌ１、Ｌ２（第１の信号線、第２の信号線）に出力する。信号線Ｌ１、Ｌ２は、例えばＡＦＥ回路３０と時間デジタル変換回路２０の間の配線領域に配線される信号線であり、例えばアルミ等の金属層で形成される。
【００４０】
時間デジタル変換回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。時間デジタル変換回路２０は、信号線Ｌ１を介してＡＦＥ回路３０から信号ＳＴＡが入力され、信号線Ｌ２を介してＡＦＥ回路３０から信号ＳＴＰが入力される。信号線Ｌ１、Ｌ２から入力される信号ＳＴＡ、ＳＴＰは、ＡＦＥ３０により波形整形された信号である。時間デジタル変換回路２０は、入力された信号ＳＴＡとＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。例えば波形整形された信号ＳＴＡ（矩形波信号）と波形整形された信号ＳＴＰ（矩形波信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。なお時間デジタル変換は、例えば絶対時刻等を測定するための時間デジタル変換であってもよい。
【００４１】
そして本実施形態では、信号線Ｌ１、Ｌ２の少なくとも一方が等長配線用の冗長配線を有している。例えば信号線Ｌ１、Ｌ２の少なくとも一方が冗長配線（迂回配線）を有しており、当該冗長配線により信号線の等長配線が実現される。これにより信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できる。そして信号線Ｌ１、Ｌ２のうちの一方の信号線の方が他方の信号線に比べて冗長配線長が長くなっている。例えば信号線Ｌ１、Ｌ２を等長配線にするための冗長配線を信号線Ｌ１、Ｌ２の少なくとも一方が有しており、この冗長配線の配線長が、一方の信号線に比べて他方の信号線の方が長くなっている。具体的には、信号線Ｌ１及びＬ２の両方が冗長配線を有しており、一方の信号線に比べて他方の信号線の方が、冗長配線長が長くなっている。
【００４２】
図１を例にとれば、信号線Ｌ１が一方の信号線になり、信号線Ｌ２が他方の信号線になる。そして信号線Ｌ１は、図１のＡ１に示すような等長配線用の冗長配線を有している。また一方の信号線である信号線Ｌ１は、他方の信号線である信号線Ｌ２に比べて冗長配線長が長くなっている。Ａ１に示すような冗長配線を信号線Ｌ１に形成することで、信号線Ｌ１、Ｌ２の配線長を同一（略同一）にする等長配線が実現される。なお図１では信号線Ｌ１が等長配線用の冗長配線を有しているが、信号線Ｌ２が等長配線用の冗長配線を有してもよいし、信号線Ｌ１、Ｌ２の両方が等長配線用の冗長配線を有してもよい。また図１では信号線Ｌ１の方が信号線Ｌ２よりも冗長配線長が長くなっているが、Ｌ２の方がＬ１よりも冗長配線長が長くなってもよい。即ち一方の信号線が信号線Ｌ２であり他方の信号線が信号線Ｌ１であってもよい。以下に説明する他の例でも同様である。
【００４３】
例えば等長配線用の冗長配線とは、信号線を等長配線するために冗長に形成された配線である。例えば最短の経路で配線するのではなく信号線の経路を迂回させる冗長配線を行って、２つの信号線の配線長の差を小さくし、望ましくは配線長を同一（略同一）にする。また信号線を等長配線にするとは、２つの信号線の配線長を同一にすることである。但し両者の配線長を完全に同一にする必要は必ずしもなく、時間デジタル変換の分解能で許容される誤差範囲内で、又はＡＦＥ回路３０の波形整形により生じる誤差の範囲内で、両者の配線長は略同一であればよい。また図１では、信号線Ｌ１、Ｌ２を等長配線にするためにＡ１に示すような等長配線用の冗長配線を行っているが、本実施形態の等長配線用の冗長配線はこれに限定されない。例えば後述の図６に示すように、ＡＦＥ回路３０と時間デジタル変換回路２０が複数のスタート信号線や複数のストップ信号で接続される場合に、スタート信号線同士やストップ信号線同士を等長配線にする冗長配線であってもよい。また冗長配線長が長いとは、図１に示すように一方の信号線だけが冗長配線を有しており、他方の信号線が冗長配線を有してない場合であってもよい。或いは、一方の信号線と他方の信号線の両方が冗長配線を有しており、一方の信号線の冗長配線の配線長が他方の信号線の冗長配線の配線長よりも長い場合であってもよい。例えば図２では一方の信号線である信号線Ｌ１はＥ１、Ｅ２に示す冗長配線を有しており、他方の信号線である信号線Ｌ２はＥ３に示す冗長配線を有している。そしてＥ１、Ｅ２に示す２つの冗長配線を有する一方の信号線Ｌの冗長配線長は、Ｅ３に示す１つの冗長配線だけを有する他方の信号線Ｌ２の冗長配線長よりも長くなっている。また冗長配線長とは、例えば冗長配線を行うことで増加した配線の長さである。例えば最短経路配線に対して増加した配線の長さである。
【００４４】
また冗長配線は、最短経路で配線できるのに敢えて信号線を迂回させて配線することである。例えば図１では信号線Ｌ１は、ＡＦＥ回路３０の信号出力端子Ｑ１と時間デジタル変換回路２０の信号入力端子Ｉ１を接続する信号線である。信号線Ｌ２は、ＡＦＥ回路３０の信号出力端子Ｑ２と時間デジタル変換回路２０の信号入力端子Ｉ２を接続する信号線である。そして信号出力端子Ｑ１と信号入力端子Ｉ１を最短経路で接続する場合には、冗長配線は本来は不要であるが、図１では敢えてＡ１に示すように信号線を迂回させる等長配線用の冗長配線を行っている。即ち、本来は図１のＣ１、Ｃ２、Ｃ３に示すような信号線Ｌ１の配線方向の変更の必要性は無く、Ｃ１の部分で真っ直ぐ上方向に配線すれば済むのに、信号線Ｌ１、Ｌ２を等長配線にするために、敢えて配線方向を変化させている。これにより信号線Ｌ１とＬ２の寄生抵抗や寄生容量を同等にすることが可能になり、寄生抵抗や寄生容量に起因する時間デジタル変換の性能の低下を抑制できる。
【００４５】
例えば図３は、信号線の配線抵抗の変化に対する信号遅延量の変化を示すシミュレーション結果である。図３では信号線の寄生容量を１ｐＦに固定している。例えば配線抵抗が寄生抵抗成分により変化すると、１０Ωの抵抗変化で４〜６ｐｓ程度、信号遅延量が変化してしまう。従って信号線Ｌ１、Ｌ２の配線長が異なることで、両者の寄生抵抗や寄生容量に差異が生じてしまうと、この差異に対応する信号遅延量の差が原因となって、信号ＳＴＡとＳＴＰの遷移タイミングの時間差が、本来の時間差とは異なってしまう。例えば本来の時間差がＴＤＦであるのに、寄生抵抗や寄生容量が原因となって、時間デジタル変換回路２０により測定される時間差にＴＤＦ±αというような誤差αが生じる。そして後述するように本実施形態では高精度の時間デジタル変換を実現するために、時間デジタル変換の分解能Δｔは、例えば１０ｐｓ以下（望ましくは１ｐｓ）というように非常に小さくなっている。このため、信号線Ｌ１、Ｌ２の配線抵抗の差が例えば１０Ωになると、上記の時間差の誤差が４〜６ｐｓ程度というように、分解能Δｔと同等又はそれ以上になってしまい、時間デジタル変換の性能を低下させてしまう。この点、本実施形態では図１、図２に示すように、信号線Ｌ１、Ｌ２の少なくとも一方が等長配線用の冗長配線（Ａ１、Ｅ１〜Ｅ３）を有している。例えば一方の信号線の方が他方の信号線に比べて、冗長配線長が長くなっている。これにより、信号線Ｌ１、Ｌ２を等長配線にして、Ｌ１、Ｌ２の寄生抵抗や寄生容量を同等にすることができる。従って、信号線の寄生抵抗や寄生容量が原因となって、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に誤差（α）が生じる事態を防止でき、時間デジタル変換の性能の向上を図れる。
【００４６】
また本実施形態では、信号線Ｌ１及びＬ２の一方の信号線の方が他方の信号線に比べて、ＡＦＥ回路３０の信号出力端子と時間デジタル変換回路２０の信号入力端子との間の距離が短くなっている。具体的にはＡＦＥ回路３０は、信号ＳＴＡとＳＴＰの波形整形を行い、波形整形された信号ＳＴＡを信号出力端子Ｑ１（第１の信号出力端子）から出力し、波形整形された信号ＳＴＰを信号出力端子Ｑ２（第２の信号出力端子）から出力する。また時間デジタル変換回路２０は、ＡＦＥ回路３０からの信号ＳＴＡ（波形整形後の信号ＳＴＡ）が信号入力端子Ｉ１（第１の信号入力端子）から入力され、ＡＦＥ回路３０からの信号ＳＴＰ（波形整形後の信号ＳＴＰ）が信号入力端子Ｉ２（第２の信号入力端子）から入力され、入力された信号ＳＴＡとＳＴＰの遷移タイミングの時間差をデジタル値に変換する。そして集積回路装置１０は、信号出力端子Ｑ１と信号入力端子Ｉ１とを接続する信号線Ｌ１と、信号出力端子Ｑ２と信号入力端子Ｉ２とを接続する信号線Ｌ２を含み、信号線Ｌ１は、例えば図２のＥ１、Ｅ２に示すような第１の冗長配線を有し、信号線Ｌ２は、例えばＥ３に示すような第２の冗長配線を有する。そして信号出力端子Ｑ１と信号入力端子Ｉ１との間の距離をＤＬ１とし、信号出力端子Ｑ２と信号入力端子Ｉ２との間の距離をＤＬ２とする。また第１の冗長配線（Ｅ１、Ｅ２）の配線長をＲＬ１とし、第２の冗長配線（Ｅ３）の配線長をＲＬ２とする。このとき本実施形態では、ＤＬ１＜ＤＬ２且つＲＬ１＞ＲＬ２、或いはＤＬ１＞ＤＬ２且つＲＬ１＜ＲＬ２の関係が成り立つ。
【００４７】
例えば図２では、信号出力端子Ｑ１と信号入力端子Ｉ１との距離ＤＬ１は、信号出力端子Ｑ２と信号入力端子Ｉ２との距離ＤＬ２よりも短くなっている。このようにＤＬ１＜ＤＬ２であるときは、信号線Ｌ１の第１の冗長配線（Ｅ１、Ｅ２）の配線長ＲＬ１の方が、信号線Ｌ２の第２の冗長配線（Ｅ３）の配線長ＲＬ２よりも長くなるように、Ｌ１、Ｌ２が配線される。即ち、ＤＬ１＜ＤＬ２且つＲＬ１＞ＲＬ２が成り立つようにする。例えば距離ＤＬ１＜ＤＬ２であるため、信号出力端子と信号入力端子を最短経路で結んでしまうと、信号出力端子Ｑ１と信号入力端子Ｉ１を接続する信号線Ｌ１の配線長に比べて、信号出力端子Ｑ２と信号入力端子Ｉ２を接続する信号線Ｌ２の配線長の方が長くなってしまう。このため信号線Ｌ１、Ｌ２の配線長に差異が生じ、この差異に対応する寄生抵抗や寄生容量による信号遅延量の差が原因となって、信号ＳＴＡとＳＴＰの遷移タイミングの時間差が、本来の時間差とは異なってしまい、時間デジタル変換の性能の低下を招く。
【００４８】
この点、本実施形態では、信号出力端子と信号入力端子の距離が短い側の信号線Ｌ１の冗長配線長（ＲＬ１）が、端子間の距離が長い側の信号線Ｌ２の冗長配線長（ＲＬ２）よりも長くなる。従って信号出力端子と信号入力端子の距離に差異がある場合にも、信号線Ｌ１、Ｌ２を等長配線にすることができ、時間デジタル変換の性能の向上を図れる。
【００４９】
なお、図２では、信号出力端子Ｑ１と信号入力端子Ｉ１との間の距離ＤＬ１の方が、信号出力端子Ｑ２と信号入力端子Ｉ２との間の距離ＤＬ２よりも短く、ＤＬ１＜ＤＬ２である場合について示しているが、本実施形態はこれに限定されない。例えば距離ＤＬ２の方が距離ＤＬ１よりも短く、ＤＬ１＞ＤＬ２であってもよい。そしてＤＬ１＞ＤＬ２であるときには、信号線Ｌ２の第２の冗長配線の配線長ＲＬ２の方が、信号線Ｌ１の第１の冗長配線の配線長ＲＬ１よりも長くなるように、Ｌ１、Ｌ２が配線される。即ち、ＤＬ１＞ＤＬ２且つＲＬ１＜ＲＬ２が成り立つようにする。このようにすれば、信号出力端子と信号入力端子の距離に差異がある場合にも、信号線Ｌ１、Ｌ２を等長配線にすることができ、時間デジタル変換の性能の向上を図れる。
【００５０】
なお信号出力端子Ｑ１、Ｑ２の位置は、ＡＦＥ回路３０の回路ブロックにおいて信号ＳＴＡ、ＳＴＰの出力端子として定義されている位置であり、例えば信号ＳＴＡ、ＳＴＰを出力するバッファー回路の出力端子（出力ノード）の位置である。また信号入力端子Ｉ１、Ｉ２の位置は、時間デジタル変換回路２０の回路ブロックにおいて信号ＳＴＡ、ＳＴＰの入力端子として定義されている位置であり、例えば信号ＳＴＡ、ＳＴＰが入力されるバッファー回路の入力端子（入力ノード）の位置である。
【００５１】
また本実施形態では、信号線Ｌ１とＬ２は、配線方向の変化数が同数となっている。即ち、配線方向の変化数が同数となるように信号線Ｌ１、Ｌ２が配線されている。例えば図１において信号線Ｌ１ではＣ１、Ｃ２、Ｃ３、Ｃ４の場所で配線方向が変化しており、信号線Ｌ２ではＤ１、Ｄ２、Ｄ３、Ｄ４の場所で配線方向が変化している。即ち信号線Ｌ１では、Ｃ１〜Ｃ４の４つのコーナーで配線方向が９０度変化しており、信号線Ｌ２では、Ｄ１〜Ｄ４の４つのコーナーで配線方向が９０度変化している。従って信号線Ｌ１とＬ２は配線方向の変化数が４つであり、同数になっている。配線方向が変化する場所と配線方向が真っ直ぐで変化しない場所とでは、信号線のシート抵抗が異なってしまう。従って信号線Ｌ１、Ｌ２で配線方向の変化数が異なってしまうと、信号線Ｌ１、Ｌ２が等長配線であっても配線抵抗（寄生抵抗）に差異が生じる。このためこの配線抵抗の差異による信号遅延量の差が原因となって、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に誤差が生じてしまう。特に配線方向の変化数が多い場合には、当該誤差も大きくなり、時間デジタル変換の高性能化の実現が難しくなる。この点、本実施形態では、信号線Ｌ１とＬ２は配線方向の変化数が同数となるように配線される。従って、配線方向が変化する場所と変化しない場所とでシート抵抗に差異があっても、シート抵抗の差異に起因した信号遅延量の差が発生するのを防止できる。従って、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に誤差が生じる事態を防止でき、時間デジタル変換の性能の向上を図れる。
【００５２】
また本実施形態では、信号線Ｌ１、Ｌ２により伝達される信号ＳＴＡ、ＳＴＰに信号ノイズが重畳されるのを抑制するシールド線が配線される。例えば図４では、信号線Ｌ１、Ｌ２の間にシールド線ＳＬが配線される。更に具体的には、信号線Ｌ１では、その両側にシールド線ＳＬ、ＳＬ１が配線され、信号線Ｌ２では、その両側にシールド線ＳＬ、ＳＬ２が配線される。これらのシールド線ＳＬ、ＳＬ１、ＳＬ２は、例えば所定の電位（接地電位ＧＮＤ等）に設定される。そして本実施形態では図４に示すように、信号線Ｌ１、Ｌ２の配線部分のうち時間デジタル変換回路２０に近い側の配線部分であるＥ４に示す部分において、信号線Ｌ１、Ｌ２はシールド線ＳＬを挟んで並走配線される。並走配線は例えば２つの信号線が互いに平行（略平行）に配線されることである。例えば信号線Ｌ１、Ｌ２はシールド線ＳＬに平行（略平行）になるように配線されている。このようにすれは、Ｌ１、Ｌ２の一方の信号線からの信号ノイズが、他方の信号線に伝達されてしまうのを、シールド線ＳＬによって抑制でき、時間デジタル変換の性能の向上を図れる。
【００５３】
また本実施形態では、信号線Ｌ１とＬ２の配線部分のうち時間デジタル変換回路２０から遠い側の配線部分であるＥ５に示す部分において、Ｌ１、Ｌ２の少なくとも一方が冗長配線されている。例えば図４ではＥ５に示す部分において信号線Ｌ１が冗長配線されている。或いは図２のように信号線Ｌ１、Ｌ２の両方で冗長配線を行ってもよい。このようにすれば、時間デジタル変換回路２０から遠い側の配線部分で冗長配線した後に、時間デジタル変換回路２０から近い側の配線部分で、シールド線ＳＬを挟んだ信号線Ｌ１、Ｌ２の並走配線が可能になる。これにより、信号ノイズの悪影響を低減しながら効率的な信号配線を行うことが可能になる。例えば図４では、ＡＦＥ回路３０の信号出力端子Ｑ１、Ｑ２からの信号線Ｌ１、Ｌ２は、信号出力端子Ｑ１、Ｑ２の中央付近側に向かって互いに近づくように配線される。例えば図４において、信号線Ｌ１は信号出力端子Ｑ１から右方向側に配線され、信号線Ｌ２は信号出力端子Ｑ２から左方向側に配線される。この際にＥ５に示すような冗長配線が行われる。そして信号線Ｌ１、Ｌ２が信号出力端子Ｑ１、Ｑ２の中央付近側の場所で接近した後、Ｌ１、Ｌ２はシールド線ＳＬを挟んで並走配線されて、時間デジタル変換回路２０の信号入力端子Ｉ１、Ｉ２に接続される。これにより、一方の信号線からの信号ノイズが他方の信号線に伝達されるのを、シールド線ＳＬにより抑制できる。なお、時間デジタル変換回路２０に近い側の配線部分は、例えば信号線Ｌ１、Ｌ２の配線部分を、時間デジタル変換回路２０に近い側と遠い側に区画した場合に、近い側に区画された配線部分である。時間デジタル変換回路２０に遠い側の配線部分は、時間デジタル変換回路２０から遠い側に区画された配線部分である。
【００５４】
また本実施形態では図５に示すように、集積回路装置１０はクロック信号生成回路１１９、１２９を含むことができる。クロック信号生成回路１１９（第１のクロック信号生成回路）は、発振回路１０１（第１の発振回路）を有し、発振回路１０１により後述の図９の発振子ＸＴＡＬ１（第１の発振子）を発振させることで生成されたクロック信号ＣＫ１（第１のクロック信号）を出力する。クロック信号生成回路１２９（第２のクロック信号生成回路）は、発振回路１０２（第２の発振回路）を有し、発振回路１０２により発振子ＸＴＡＬ２（第２の発振子）を発振させることで生成されたクロック信号ＣＫ２（第２のクロック信号）を出力する。このような発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、半導体素子の遅延素子だけを用いる手法に比べて、時間デジタル変換の性能を向上できる。特に発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いれば、温度変動等の環境変動に起因するクロック信号ＣＫ１、ＣＫ２のクロック周波数の変動を最小限に抑えることができる利点がある。
【００５５】
そしてクロック信号生成回路１１９は、クロック信号ＣＫ１をクロック信号線ＬＣ１（第１のクロック信号線）に出力する。例えば信号出力端子ＱＣ１からクロック信号ＣＫ１を出力する。クロック信号生成回路１２９は、クロック信号ＣＫ２をクロック信号線ＬＣ２（第２のクロック信号線）に出力する。例えば信号出力端子ＱＣ２からクロック信号ＣＫ２を出力する。時間デジタル変換回路２０は、クロック信号線ＬＣ１によりクロック信号生成回路１１９からクロック信号ＣＫ１が入力され、クロック信号線ＬＣ２によりクロック信号生成回路１２９からクロック信号ＣＫ２が入力される。例えば時間デジタル変換回路２０は、信号入力端子ＩＣ１にクロック信号ＣＫ１が入力され、信号入力端子ＩＣ２にクロック信号ＣＫ２が入力され、入力されたクロック信号ＣＫ１、ＣＫ２に基づいて時間デジタル変換を行う。
【００５６】
そして本実施形態では、クロック信号線ＬＣ１、ＬＣ２の少なくとも一方が等長配線用の冗長配線を有している。これによりクロック信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できる。そしてクロック信号線ＬＣ１、ＬＣ２のうちの一方の信号線の方が他方の信号線に比べて、冗長配線長が長くなっている。例えばクロック信号線ＬＣ１、ＬＣ２を等長配線にするための冗長配線を、ＬＣ１、ＬＣ２の少なくとも一方が有している。そして冗長配線の配線長が、一方の信号線に比べて他方の信号線の方が長くなっている。図５を例にとれば、ＬＣ１が一方のクロック信号線になり、ＬＣ２が他方のクロック信号線になる。そしてクロック信号線ＬＣ１は、図５のＥ７に示すような等長配線用の冗長配線を有しており、ＬＣ２に比べて冗長配線長が長くなっている。Ｅ７に示すような冗長配線をクロック信号線ＬＣ１に形成することで、ＬＣ１、ＬＣ２を等長配線にすることができる。従って、クロック信号線の寄生抵抗や寄生容量が原因となってクロック信号ＣＫ１、ＣＫ２の信号遅延量に差異が生じ、時間デジタル変換の性能が低下してしまうのを抑制できる。例えば本実施形態では後述の図１２、図１３で説明するように、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲをΔｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル毎にΔｔずつ増やして行くことで、時間デジタル変換を実現している。クロック信号線の寄生抵抗や寄生容量が原因となってクロック信号ＣＫ１、ＣＫ２の信号遅延量に差異が生じてしまうと、上記のクロック間時間差ＴＲに誤差が生じてしまい、時間デジタル変換の性能を低下させてしまう。この点、本実施形態では、クロック信号線ＬＣ１、ＬＣ２の少なくとも一方が等長配線用の冗長配線を有している。そして例えば一方のクロック信号線の方が他方のクロック信号線に比べて、冗長配線長が長くなっている。これにより、クロック信号線ＬＣ１、ＬＣ２を等長配線にすることができ、ＬＣ１、ＬＣ２の寄生抵抗や寄生容量を同等にすることが可能になる。従って、クロック信号線の寄生抵抗や寄生容量が原因となって、クロック間時間差ＴＲに誤差が生じる事態を防止でき、時間デジタル変換の性能の向上を図れる。
【００５７】
また本実施形態では、一方のクロック信号線の方が他方のクロック信号線に比べて、クロック信号生成回路１１９、１２９の信号出力端子と時間デジタル変換回路２０の信号入力端子との間の距離が短くなっている。例えば図５では、クロック信号生成回路１１９の信号出力端子ＱＣ１と時間デジタル変換回路２０の信号入力端子ＩＣ１との間の距離ＤＬＣ１の方が、クロック信号生成回路１２９の信号出力端子ＱＣ２と時間デジタル変換回路２０の信号入力端子ＩＣ２との間の距離ＤＬＣ２よりも短くなっている。この場合に本実施形態では、信号出力端子と信号入力端子の距離が短い側のクロック信号線の冗長配線長を長くする。例えば図５では、クロック信号線ＬＣ１での距離ＤＬＣ１の方が、クロック信号線ＬＣ２での距離ＤＬＣ２よりも短いため、距離ＤＬＣ１側のクロック信号線ＬＣ１の冗長配線長を長くする。従って、信号出力端子と信号入力端子の距離に差異がある場合にも、クロック信号線を等長配線にすることが可能になり、クロック間時間差ＴＲに誤差が生じるのを抑制でき、時間デジタル変換の性能の向上を図れる。
【００５８】
また本実施形態では、クロック信号線ＬＣ１、ＬＣ２は、配線方向の変化数が同数となるように配線される。従って、配線方向が変化する場所と変化しない場所とでシート抵抗に差異があっても、配線方向の変化数が同数となることで、シート抵抗の差異に起因した信号遅延量の差が発生するのを防止できる。従って、クロック間時間差ＴＲに誤差が生じる事態を防止でき、時間デジタル変換の性能の向上を図れる。
【００５９】
また本実施形態では図５に示すように、クロック信号線ＬＣ１、ＬＣ２の配線部分のうち時間デジタル変換回路２０に近い側の配線部分であるＥ６に示す部分において、ＬＣ１とＬＣ２は、シールド線ＳＬＣを挟んで並走配線されている。このようにすることで、ＬＣ１、ＬＣ２の一方のクロック信号線からのクロックノイズが、他方のクロック信号線に伝達されてしまうのを、シールド線ＳＬＣによって抑制でき、時間デジタル変換の性能の向上を図れる。また本実施形態では、クロック信号線ＬＣ１とＬＣ２の配線部分のうち時間デジタル変換回路２０から遠い側の配線部分であるＥ７に示す部分において、ＬＣ１、ＬＣ２の少なくとも一方が冗長配線されている。例えば図５ではクロック信号線ＬＣ１が冗長配線されている。或いはクロック信号線ＬＣ２を冗長配線したり、ＬＣ１、ＬＣ２の両方で冗長配線してもよい。このようにすれば、時間デジタル変換回路２０から遠い側の配線部分で冗長配線した後に、時間デジタル変換回路２０から近い側の配線部分で、シールド線ＳＬＣを挟んだクロック信号線ＬＣ１、ＬＣ２の並走配線が可能になる。これにより、ノイズの悪影響を低減しながら効率的な信号配線を行うことが可能になる。例えば図５では、クロック信号生成回路１１９、１２９の信号出力端子ＱＣ１、ＱＣ２からのクロック信号線ＬＣ１、ＬＣ２は、信号出力端子ＱＣ１、ＱＣ２の中央付近側に向かって互いに近づくように配線される。例えば図５において、クロック信号線ＬＣ１は信号出力端子ＱＣ１から右方向側に配線され、クロック信号線ＬＣ２は信号出力端子ＱＣ２から左方向側に配線される。この際にＥ７に示すような冗長配線が行われる。そしてクロック信号線ＬＣ１、ＬＣ２が信号出力端子ＱＣ１、ＱＣ２の中央付近側の場所で接近した後、ＬＣ１、ＬＣ２はシールド線ＳＬＣを挟んで並走配線されて、時間デジタル変換回路２０の信号入力端子ＩＣ１、ＩＣ２に接続される。これにより、一方のクロック信号線からのクロックノイズが他方のクロック信号線に伝達されるのを、シールド線ＳＬＣにより抑制できる。
【００６０】
また図６では、時間デジタル変換回路２０が、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４（第１〜第ｎの時間デジタル変換部）を含む。これらの時間デジタル変換部ＴＤＣ１〜ＴＤＣ４の詳細については後述の図１０で説明する。ＡＦＥ回路３０は、信号ＳＴＡであるスタート信号に基づいて、波形整形されたスタート信号ＳＴＡ１〜ＳＴＡ４（第１〜第ｎのスタート信号（ｎは２以上の整数））をスタート信号線ＬＡ１〜ＬＡ４（第１〜第ｎのスタート信号線）に出力する。例えば信号ＳＴＡの電圧レベルと所与のしきい値電圧をコンパレーターで比較し、コンパレーターの出力信号を複数のバッファー回路によりバッファリングすることで、スタート信号ＳＴＡ１〜ＳＴＡ４をスタート信号線ＬＡ１〜ＬＡ４に出力する。またＡＦＥ回路３０は、信号ＳＴＰであるストップ信号に基づいて、波形整形されたストップ信号ＳＴＰ１〜ＳＴＰ４（第１〜第ｎのストップ信号）をストップ信号線ＬＰ１〜ＬＰ４（第１〜第ｎのストップ信号線）に出力する。例えば信号ＳＴＰと複数のしきい値電圧を複数のコンパレーターで比較し、複数のコンパレーターの出力信号を複数のバッファー回路によりバッファリングすることで、ストップ信号ＳＴＰ１〜ＳＴＰ４をストップ信号線ＬＰ１〜ＬＰ４に出力する。即ちＡＦＥ回路３０は、スタート信号（ＳＴＡ）に基づいて、波形整形されたスタート信号ＳＴＡ１〜ＳＴＡ４を信号出力端子ＱＡ１〜ＱＡ４（第１〜第ｎのスタート信号出力端子）から出力し、ストップ信号（ＳＴＰ）に基づいて、波形整形されたストップ信号ＳＴＰ１〜ＳＴＰ４を信号出力端子ＱＰ１〜ＱＰ４（第１〜第ｎのストップ信号出力端子）から出力する。
【００６１】
時間デジタル変換回路２０は、スタート信号線ＬＡ１〜ＬＡ４を介してＡＦＥ回路３０からスタート信号ＳＴＡ１〜ＳＴＡ４が入力され、ストップ信号線ＬＰ１〜ＬＰ４を介してＡＦＥ回路３０からストップ信号ＳＴＰ１〜ＳＴＰ４が入力される。即ち時間デジタル変換回路２０は、ＡＦＥ回路３０からのスタート信号ＳＴＡ１〜ＳＴＡ４が信号入力端子ＩＡ１〜ＩＡ４から入力され、ＡＦＥ回路３０からのストップ信号ＳＴＰ１〜ＳＴＰ４が信号入力端子ＩＰ１〜ＩＰ４から入力される。
【００６２】
そして時間デジタル変換回路２０は、入力されたスタート信号ＳＴＡ１〜ＳＴＡ４とストップ信号ＳＴＰ１〜ＳＴＰ４とに基づいて時間デジタル変換を行う。例えばスタート信号ＳＴＡ１とストップ信号ＳＴＰ１の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換を行ってＤＱ１を出力する。この時間デジタル変換は時間デジタル変換部ＴＤＣ１が行う。同様に、ＳＴＡ２とＳＴＰ２、ＳＴＡ３とＳＴＰ３、ＳＴＡ４とＳＴＰ４の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換を行ってＤＱ２、ＤＱ３、ＤＱ４を出力する。これらの時間デジタル変換は時間デジタル変換部ＴＤＣ２、ＴＤＣ３、ＴＤＣ４が行う。時間デジタル変換回路２０は、これらの出力値ＤＱ１〜ＤＱ４から、信号ＳＴＡとＳＴＰの遷移タイミングの時間差である最終的なデジタル値ＤＱを求めることになる。
【００６３】
そして本実施形態では、第１〜第ｎのストップ信号線（ＬＰ１〜ＬＰ４）のうちの第ｊのストップ信号線の方が第ｋのストップ信号線（１≦ｊ≦ｎ、１≦ｋ≦ｎ、ｊ≠ｋ）に比べて、冗長配線長が長くなっている。例えば第ｊのストップ信号線と第ｋのストップ信号線は等長配線されている。同様に第１〜第ｎのスタート信号線（ＬＡ１〜ＬＡ４）のうちの第ｊのスタート信号線の方が第ｋのスタート信号線に比べて、冗長配線長が長くなっている。例えば第ｊのスタート信号線と第ｋのスタート信号線は等長配線されている。具体的には本実施形態の集積回路装置１０は、第１〜第ｎのスタート信号出力端子（ＱＡ１〜ＱＡ４）と第１〜第ｎのスタート信号入力端子（ＩＡ１〜ＩＡ４）とを接続する第１〜第ｎのスタート信号線（ＬＡ１〜ＬＡ４）と、第１〜第ｎのストップ信号出力端子（ＱＰ１〜ＱＰ４）と第１〜第ｎのストップ信号入力端子（ＩＰ１〜ＩＰ４）とを接続する第１〜第ｎのストップ信号線（ＬＰ１〜ＬＰ４）を含む。そして第ｊのストップ信号線は、第ｊの冗長配線を有し、第ｋのストップ信号線は、第ｋの冗長配線を有する。そして第ｊのストップ信号出力端子と第ｊのストップ信号入力端子との間の距離が、第ｋのストップ信号出力端子と第ｋのストップ信号入力端子との間の距離より短く、第ｊの冗長配線が第ｋの冗長配線より長くなっている。
【００６４】
例えば図６において、ストップ信号線ＬＰ３（広義には第ｊのストップ信号線）の方がストップ信号線ＬＰ４（広義には第ｋのストップ信号線）に比べて、冗長配線が長くなっている。具体的には、信号出力端子ＱＰ３（広義には第ｊのストップ信号出力端子）と信号入力端子ＩＰ３（広義には第ｊのストップ信号入力端子）との間の距離の方が、信号出力端子ＱＰ４（広義には第ｋのストップ信号出力端子）と信号入力端子ＩＰ４（広義には第ｋのストップ信号入力端子）との間の距離よりも短くなっている。そしてストップ信号線ＬＰ３の冗長配線（第ｊの冗長配線）の方が、ストップ信号線ＬＰ４の冗長配線（第ｋの冗長配線）よりも長くなっている。例えばストップ信号線ＬＰ３はＦ１に示すような冗長配線を有している。そしてストップ信号線ＬＰ４に比べてストップ信号線ＬＰ３の冗長配線長を長くすることで、ＬＰ３とＬＰ４を等長配線にしている。同様にスタート信号線ＬＡ３（広義には第ｊのスタート信号線）の方がスタート信号線ＬＡ４（広義には第ｋのスタート信号線）に比べて、冗長配線が長くなっており、これによりＬＡ３とＬＡ４を等長配線にしている。
【００６５】
またＬＰ２（第ｊのストップ信号線）の方がＬＰ３（第ｋのストップ信号線）に比べて、冗長配線が長くなっている。具体的にはＱＰ２（第ｊのストップ信号出力端子）とＩＰ２（第ｊのストップ信号入力端子）との間の距離の方が、ＱＰ３（第ｋのストップ信号出力端子）とＩＰ３（第ｋのストップ信号入力端子）との間の距離よりも短くなっている。そしてＬＰ２の冗長配線（第ｊの冗長配線）の方が、ＬＰ３の冗長配線（第ｋの冗長配線）よりも長くなっている。同様にＬＡ２（第ｊのスタート信号線）の方がＬＡ３（第ｋのスタート信号線）に比べて、冗長配線が長くなっている。例えばＬＰ３、ＬＡ３はＦ１に示す冗長配線（第ｋの冗長配線）を有しているが、ＬＰ２、ＬＡ２は、Ｆ２、Ｆ３、Ｆ４に示すように、これよりも長い冗長配線（第ｊの冗長配線）を有しており、これによりＬＰ２とＬＰ３、ＬＡ２とＬＡ３を等長配線にしている。またＬＰ２、ＬＡ２はＦ２、Ｆ３、Ｆ４に示す冗長配線を有しているが、ＬＰ１、ＬＡ１は、Ｆ５、Ｆ６、Ｆ７に示すように、これよりも長い冗長配線を有しており、これによりＬＰ１とＬＰ２、ＬＡ１とＬＡ２を等長配線にしている。
【００６６】
このように図６では、ＡＦＥ回路３０と時間デジタル変換回路２０が複数のストップ信号線（ＬＰ１〜ＬＰ４）や複数のスタート信号線（ＬＡ１〜ＬＡ４）により接続される場合に、互いに等長配線になるように複数のストップ信号線や複数のスタート信号線を配線している。即ち冗長配線の長さを調整することで、複数のストップ信号線や複数のスタート信号線の等長配線が可能になる。例えば信号出力端子（ＱＡ１〜ＱＡ４、ＱＰ１〜ＱＰ４）と信号入力端子（ＩＡ１〜ＩＡ４、ＩＰ１〜ＩＰ４）の間の距離が短い方のストップ信号線やスタート信号線を、当該距離が長い方のストップ信号線やスタート信号線に比べて、冗長配線を長くする。これにより、図６に示すような接続構成の場合にも、複数のストップ信号線の等長配線や複数のスタート信号線の等長配線を実現できる。また各ストップ信号線と各スタート信号線との間の等長配線も実現できる。例えば後述するように、信号ＳＴＰの電圧レベルと複数のしきい値電圧を比較することで生成されたストップ信号ＳＴＰ１〜ＳＴＰ４と、スタート信号ＳＴＡ１〜ＳＴＡ４を用いて時間デジタル変換を行う手法では、信号ＳＴＰの傾き情報を特定して、最終的なデジタル値ＤＱを求める。この場合に、ストップ信号線ＬＰ１〜ＬＰ４やスタート信号線ＬＡ１〜ＬＡ４を等長配線にすることで、これらの信号線の寄生抵抗や寄生容量に起因する悪影響を低減できる。従って、より正確な傾き情報を特定して、最終的なデジタル値ＤＱを求めることが可能になり、時間デジタル変換の性能の向上を図れる。
【００６７】
２．集積回路装置のレイアウト配置例
図７に集積回路装置１０のレイアウト配置例を示す。集積回路装置１０は、端子領域４０、ＡＦＥ回路３０、時間デジタル変換回路２０を含む。またクロック信号生成回路１１９、１２９、発振回路１０３、端子領域４１、４２、ロジック回路４４、４５、４６、Ｉ／Ｆ回路４７を含むことができる。図７では、集積回路装置１０（半導体チップ）の辺ＳＤ１（第１の辺）から対向する辺ＳＤ２（第２の辺）へと向かう方向をＤＲ１（第１の方向）とし、ＤＲ１に交差（直交）する方向をＤＲ２（第２の方向）としている。またＤＲ１及びＤＲ２に交差（直交）する方向をＤＲ３（第３の方向）とし、ＤＲ１の反対方向をＤＲ４（第４の方向）とし、ＤＲ２の反対方向をＤＲ５（第５の方向）としている。ＤＲ１は集積回路装置１０の辺ＳＤ３、ＳＤ４（第３、第４の辺）に沿った方向であり、ＤＲ２は集積回路装置１０の辺ＳＤ１、ＳＤ２に沿った方向であり、ＤＲ３は集積回路装置１０の基板（半導体基板）に交差（直交）する方向である。なおＤＲ２が左方向、ＤＲ５が右方向であってもよい。
【００６８】
端子領域４０（Ｉ／Ｏ領域）には、信号ＳＴＡ用（第１の信号用）の信号端子ＰＳＡ（第１の信号端子）と、信号ＳＴＰ用（第２の信号用）の信号端子ＰＳＰ（第２の信号端子）が配置される。更に端子領域４０に電源用（ＶＤＤ、ＶＳＳ）の端子などを配置してもよい。これらの信号端子ＰＳＡ、ＰＳＰは、例えば集積回路装置１０であるＩＣのパッドである。また端子領域４０は、複数の端子を内包する領域であり、集積回路装置１０の辺ＳＤ１に沿った領域となっている。端子領域４０は方向ＤＲ２を長手方向とする領域である。また集積回路装置１０は、辺ＳＤ３に沿った端子領域４１や辺ＳＤ４に沿った端子領域４２を有しており、端子領域４１、４２にも複数の端子が配置されている。端子領域４１、４２は、方向ＤＲ１を長手方向とする領域である。
【００６９】
そして集積回路装置１０の辺ＳＤ１から対向する辺ＳＤ２へと向かう方向をＤＲ１とした場合に、ＡＦＥ回路３０は、端子領域４０の方向ＤＲ１側（第１の方向側）に配置される。時間デジタル変換回路２０は、ＡＦＥ回路３０の方向ＤＲ１側及びＤＲ１に交差する方向側の少なくとも一方側に配置される。ここで方向ＤＲ１に交差する方向側とは、ＤＲ２側、或いは、ＤＲ２の反対方向であるＤＲ５側の少なくとも一方側である。図７では時間デジタル変換回路２０は、ＡＦＥ回路３０の方向ＤＲ１側に配置されている。例えば信号端子ＰＳＡ、ＰＳＰが配置される端子領域４０と時間デジタル変換回路２０との間に、ＡＦＥ回路３０が配置される。例えば端子領域４０とＡＦＥ回路３０は方向ＤＲ１において隣合って配置される。ＡＦＥ回路３０と時間デジタル変換回路２０は方向ＤＲ１において隣合って配置される。隣合って配置されるとは、例えばその間に回路ブロック（回路素子）を介在せずに配置されることである。回路ブロックは、例えば複数の回路素子（トランジスター等）が配置される所与の面積の領域である。
【００７０】
図７の配置構成によれば、例えば端子領域４０とＡＦＥ回路３０の間の距離を短くでき、信号端子ＰＳＡ、ＰＳＰからの信号ＳＴＡ、ＳＴＰの信号線をＡＦＥ回路３０にショートパスで接続できる。またＡＦＥ回路３０と時間デジタル変換回路２０の間の距離を短くでき、ＡＦＥ回路３０からの波形整形後の信号ＳＴＡ、ＳＴＰの信号線を時間デジタル変換回路２０に効率的に接続できる。従って信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能（精度、分解能）を向上できる。例えばＡＦＥ回路３０と時間デジタル変換回路２０の間の配線領域で、図１〜図４、図６で説明した手法で信号線を配線できるようになり、信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制し、時間デジタル変換の性能の向上を図れる。
【００７１】
例えば前述の特許文献１の従来技術ではストップパルスやスタートパルスを波形整形する回路は設けられていない。従って鈍った波形の信号を用いて時間デジタル変換が行われてしまうため、時間デジタル変換の性能の向上が難しい。これに対して本実施形態では、集積回路装置１０内に波形整形を行うＡＦＥ回路３０が設けられている。従って信号端子ＰＳＡ、ＰＳＰからの信号ＳＴＡ、ＳＴＰの波形整形を行って、時間デジタル変換回路２０に入力できる。これにより、時間デジタル変換回路２０は矩形波に近い信号を用いて時間デジタル変換を行うことができ、時間デジタル変換の性能を向上できる。また特許文献１の従来技術では、各回路ブロックがディスクリートの回路部品により実現されているため、回路ブロック間は回路基板の配線により接続される。このため当該信号線の寄生抵抗や寄生容量が大きくなってしまい、時間デジタル変換に性能を低下させてしまう。これに対して本実施形態では、ＡＦＥ回路３０、時間デジタル変換回路２０は集積回路装置１０に集積化されている。従って、ＡＦＥ回路３０や時間デジタル変換回路２０などの回路ブロックを、半導体チップである集積回路装置１０内において、近い距離にレイアウト配置できる。従って、従来技術の手法に比べて、回路ブロック間の寄生抵抗や寄生容量が及ぼす悪影響を低減でき、時間デジタル変換の性能を向上できる。
【００７２】
また図７では図５のクロック信号生成回路１１９、１２９としてＰＬＬ回路１２０、１３０が設けられている。ＰＬＬ回路１２０（第１のＰＬＬ回路）は、発振回路１０１と、発振周波数を制御する制御信号を発振回路１０１に出力する制御信号生成回路１２１（第１の制御信号生成回路）を含む。ＰＬＬ回路１３０（第２のＰＬＬ回路）は、発振回路１０２と、発振周波数を制御する制御信号を発振回路１０２に出力する制御信号生成回路１３１（第２の制御信号生成回路）を含む。例えば制御信号生成回路１２１、１３１が出力する制御信号は制御電圧であり、発振回路１０１、１０２は当該制御電圧により発振周波数が制御される電圧制御型の発振回路（ＶＣＯ）である。但し制御信号はデジタル信号であってもよく、この場合には発振回路１０１、１０２はデジタル信号により発振周波数が制御される回路になる。また制御信号は制御電流であってもよく、発振回路１０１、１０２は当該制御電流により発振周波数が制御される回路であってもよい。このようにクロック信号生成回路１１９、１２９としてＰＬＬ回路１２０、１３０を用いれば、クロック信号ＣＫ１、ＣＫ２の精度の向上を図れる。例えばクロック信号ＣＫ１とＣＫ２を位相同期させることも可能になり、クロック信号ＣＫ１、ＣＫ２の間の周波数関係や位相関係を所定の関係に保つことが可能になる。これにより時間デジタル変換の更なる性能向上を図れる。なおＰＬＬ回路１２０、１３０については後述の図１４で詳細に説明する。
【００７３】
そして図７では、ＰＬＬ回路１２０、１３０（第１、第２のクロック信号生成回路）は時間デジタル変換回路２０の方向ＤＲ１側に配置される。例えばＡＦＥ回路３０とＰＬＬ回路１２０、１３０の間に時間デジタル変換回路２０が配置される。例えばＰＬＬ回路１２０、１３０と時間デジタル変換回路２０は隣合って配置されており、その間に回路ブロックを介さずに配置されている。このようにすれば、ＰＬＬ回路１２０、１３０と時間デジタル変換回路２０の間の距離を短くでき、ＰＬＬ回路１２０、１３０からのクロック信号ＣＫ１、ＣＫ２のクロック信号線を時間デジタル変換回路２０に効率的に接続できる。例えばＰＬＬ回路１２０、１３０と時間デジタル変換回路２０の間の配線領域で、図５で説明した手法でクロック信号線を配線できるようになる。従って、クロック信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能を向上できる。
【００７４】
また集積回路装置１０は、後述の図９の発振子ＸＴＡＬ３（第３の発振子）を発振させることにより基準クロック信号ＣＫＲを生成する発振回路１０３（第３の発振回路）を含む。そしてＰＬＬ回路１２０は、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１を生成し、ＰＬＬ回路１３０は、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ２を生成する。クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことが可能になる。そして発振回路１０３は、ＰＬＬ回路１２０、１３０の方向ＤＲ１側に配置される。このようにすればＰＬＬ回路１２０、１３０は、方向ＤＲ１側にある発振回路１０３から基準クロック信号ＣＫＲを受けて、クロック信号ＣＫ１、ＣＫ２を生成し、ＤＲ１の反対方向である方向ＤＲ４側にある時間デジタル変換回路２０に対して、生成されたクロック信号ＣＫ１、ＣＫ２を供給できる。また後述の図１８のように集積回路装置１０上に発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を搭載する場合に、ＰＬＬ回路１２０、１３０の方向ＤＲ１側に配置された発振回路１０３の上方に、当該発振回路１０３に接続される発振子ＸＴＡＬ３を実装できるようになる。
【００７５】
なお、ロジック回路４４、４５は種々の処理を行うものであり、例えばゲートアレイ等の自動配置配線などにより実現される。Ｉ／Ｆ回路４７は、外部デバイスとの間で通信によるインターフェース処理を行う回路である。例えばＩ／Ｆ回路４７は、ＰＥＣＬ（Positive Emitter Coupled Logic）やＬＶＤＳ（Low Voltage Differential Signaling）などの低振幅の差動信号による高速シリアルインターフェース処理を行う。Ｉ／Ｆ回路４７により、クロック信号ＣＫ１、ＣＫ２や基準クロック信号ＣＫＲのクロック周波数等のモニターが可能になる。また集積回路装置１０には、発振回路１０１に接続される端子Ｐ１、Ｐ２（第１の発振用端子、第２の発振用端子）と、発振回路１０２に接続される端子Ｐ３、Ｐ４（第３の発振用端子、第４の発振用端子）が設けられる。また発振回路１０３に接続される端子Ｐ５、Ｐ６（第５の発振用端子、第６の発振用端子）が設けられる。
【００７６】
また図７において、領域Ｒ１、Ｒ２（第１の領域、第２の領域）は、方向ＤＲ１に沿った基準線ＬＮＲにより区画される集積回路装置１０の領域である。基準線ＬＮＲは集積回路装置１０の例えば中央を通る仮想的な線である。この場合にＰＬＬ回路１２０は、基準線ＬＮＲにより区画される領域Ｒ１に配置され、ＰＬＬ回路１３０は、ＬＮＲにより区画される領域Ｒ２に配置される。例えばＰＬＬ回路１２０、１３０は基準線ＬＮＲを対称軸として線対称に配置される。このようにすれば集積回路装置１０上に発振子ＸＴＡＬ１、ＸＴＡＬ２を搭載する場合に、発振子ＸＴＡＬ１やＰＬＬ回路１２０については、領域Ｒ１側に配置し、発振子ＸＴＡＬ２やＰＬＬ回路１３０については、領域Ｒ２側に配置できるようになる。従って集積回路装置１０のレイアウト配置の効率化や、集積回路装置１０への発振子ＸＴＡＬ１、ＸＴＡＬ２の実装配置の効率的を図れる。また図７では、時間デジタル変換回路２０やロジック回路４４、４６についても基準線ＬＮＲを対称軸とした線対称配置となっている。時間デジタル変換回路２０の時間デジタル変換部ＴＤＣ１、ＴＤＣ２や、信号ＳＴＰ用の信号端子ＰＳＰは、領域Ｒ１に設けられ、時間デジタル変換部ＴＤＣ３、ＴＤＣ４や、信号ＳＴＡ用の信号端子ＰＳＡは、領域Ｒ２に設けられる。このような対称的なレイアウト配置とすることで、例えば信号線の寄生抵抗や寄生容量についても、領域Ｒ１とＲ２とで等価にすることが容易になり、時間デジタル変換の性能を向上できる。
【００７７】
図８に集積回路装置１０の他のレイアウト配置例を示す。例えば図７では、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４はＡＦＥ回路３０の方向ＤＲ１側に配置されている。これに対して図８では、ＴＤＣ１〜ＴＤＣ４のうちの２個（Ｋ個）の時間デジタル変換部ＴＤＣ２、ＴＤＣ３がＡＦＥ回路３０のＤＲ１側に配置され、残りの２個（Ｌ個）の時間デジタル変換部ＴＤＣ１、ＴＤＣ４がＡＦＥ回路３０のＤＲ１に交差する方向側に配置される。このようにすればＡＦＥ回路３０の方向ＤＲ１側のみならず、ＤＲ１に交差するＤＲ２側やＤＲ５側のスペースを有効活用にして、時間デジタル変換回路２０を配置できるようになる。なお時間デジタル変換部ＴＤＣ１〜ＴＤＣ４のうちの幾つかを、ＡＦＥ回路３０との間に回路ブロックが介在するように配置する変形実施も可能である。
【００７８】
３．集積回路装置、物理量測定装置の構成例
図９に集積回路装置１０及び集積回路装置１０を含む物理量測定装置５０の構成例を示す。集積回路装置１０は、ＡＦＥ回路３０と時間デジタル変換回路２０とＰＬＬ回路１２０、１３０を含む。また集積回路装置１０は、発振回路１０３、処理回路１２、信号端子ＰＳＡ、ＰＳＰ、発振用の端子Ｐ１〜Ｐ６を含むことができる。そして物理量測定装置５０は、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０を含む。
【００７９】
ＡＦＥ回路３０は、信号端子ＰＳＡ、ＰＳＰからの信号ＳＴＡ、ＳＴＰの波形整形を行う。時間デジタル変換回路２０は、波形整形された信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。発振回路１０３は発振子ＸＴＡＬ３を発振させる発振動作を行って、クロック周波数がｆｒの基準クロック信号ＣＫＲを生成する。ＰＬＬ回路１２０、１３０は、各々、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１、ＣＫ２を生成する。具体的にはＰＬＬ回路１２０の制御信号生成回路１２１が、発振回路１０１からのクロック信号ＣＫ１と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ１を、発振回路１０１に出力することで、ＣＫ１をＣＫＲに位相同期させる。またＰＬＬ回路１３０の制御信号生成回路１３１が、発振回路１０２からのクロック信号ＣＫ２と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ２を、発振回路１０２に出力することで、ＣＫ２をＣＫＲに位相同期させる。クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことができる。例えばＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、ＰＬＬ回路１２０、１３０（同期化回路、制御部）により、Ｎ／ｆ１＝Ｍ／ｆ２の周波数関係（Ｎ、Ｍは２以上の互いに異なる整数）を保つような制御が行われる。このようなクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、ＣＫ１、ＣＫ２を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお処理回路１２は、集積回路装置１０の制御処理や演算処理などの各種の処理を行う。処理回路１２は、図７、図８のロジック回路４４、４５、４６等により実現される。また発振回路１０１、１０２、１０３は、バッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。
【００８０】
図１０にＡＦＥ回路３０、時間デジタル変換回路２０の詳細な構成例を示す。ＡＦＥ回路３０は、信号ＳＴＰ（第２の信号。ストップ信号）の電圧レベルと、複数のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４とを比較することで、ストップ信号ＳＴＰ１〜ＳＴＰ４（第１〜第ｎのストップ信号）を出力する。ＳＴＰ１〜ＳＴＰ４は波形整形されたストップ信号である。またＡＦＥ回路３０は、信号ＳＴＡ（第１の信号。スタート信号）に基づいて、スタート信号ＳＴＡ１〜ＳＴＡ４（第１〜第ｎのスタート信号）を出力する。ＳＴＡ１〜ＳＴＡ４は波形整形されたスタート信号である。なお自発型の場合には、スタート信号ＳＴＡ１〜ＳＴＡ４は、ＡＦＥ回路３０から入力されるのではなく、時間デジタル変換回路２０の内部で生成されることになる。
【００８１】
ＡＦＥ回路３０は、信号ＳＴＡが入力されて、スタート信号ＳＴＡ１〜ＳＴＡ４を出力する比較回路ＣＰ０（波形整形回路）と、信号ＳＴＰが入力されて、ストップ信号ＳＴＰ１〜ＳＴＰ４を出力する比較回路ＣＰ１〜ＣＰ４（波形整形回路）を含む。比較回路ＣＰ０は、信号ＳＴＡの電圧レベルとしきい値電圧Ｖｔｈ０を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてスタート信号ＳＴＡ１〜ＳＴＡ４を出力する第１〜第４のバッファー回路を含む。比較回路ＣＰ１は、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ１を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ１を出力するバッファー回路を含む。同様に、比較回路ＣＰ２、ＣＰ３、ＣＰ４は、各々、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４を比較するコンパレーターと、コンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４を出力するバッファー回路を含む。そして時間デジタル変換部ＴＤＣ１は、スタート信号ＳＴＡ１とストップ信号ＳＴＰ１の遷移タイミングの時間差をデジタル値に変換する処理を行ってＤＱ１を出力する。同様に時間デジタル変換部ＴＤＣ２、ＴＤＣ３、ＴＤＣ４は、各々、スタート信号ＳＴＡ２、ＳＴＡ３、ＳＴＡ４とストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４の遷移タイミングの時間差をデジタル値に変換する処理を行ってＤＱ２〜ＤＱ４を出力する。そして時間デジタル変換回路２０は演算回路２２を含み、演算回路２２は、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４からの出力値ＤＱ１〜ＤＱ４に基づいて演算処理を行い、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求める。
【００８２】
比較回路ＣＰ１〜ＣＰ４のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４（第１〜第４のしきい値電圧）は互いに異なる電圧となっており、例えばＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の関係が成り立っている。このように比較回路ＣＰ１〜ＣＰ４が互いに異なるしきい値電圧Ｖｔｈ１〜Ｖｔｈ４で信号ＳＴＰとの電圧比較を行うことで、信号ＳＴＰの傾き情報を得ることができる。従って演算回路２２が、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４の出力値ＤＱ１〜ＤＱ４に基づき演算処理を行うことで、信号ＳＴＰの傾き情報により信号ＳＴＰの正確な遷移タイミングを特定し、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求めることができる。特に、受光部等の受信デバイスから入力される信号ＳＴＰは、信号ＳＴＡに比べて鈍った波形となっているため、このような傾き情報を用いた演算処理は有効である。
【００８３】
４．時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図１１は、信号ＳＴＡ（スタート信号）と信号ＳＴＰ（ストップ信号）の関係を示す図である。時間デジタル変換回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換する。なお図１１では、ＴＤＦは信号ＳＴＡとＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡとＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。例えば本実施形態では、図１１に示すように信号ＳＴＡを用いて照射光（例えばレーザー光）が対象物（例えば車の周囲の物体）に出射される。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。或いは本実施形態では、信号ＳＴＡを用いて送信音波（例えば超音波）が対象物（例えば生体）に送信される。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。このようにすれば対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。なお図１１において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
【００８４】
図１２は、本実施形態の時間デジタル変換手法を説明する信号波形図である。位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。
【００８５】
本実施形態では、複数の発振子ＸＴＡＬ１、ＸＴＡＬ２を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。
【００８６】
このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。
【００８７】
図１２に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。図１２ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。またＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。ｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。例えばＮ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。このようにすれば位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。
【００８８】
このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δｔでの時間デジタル変換の処理において、図１２に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れる。
【００８９】
例えば前述の特許文献１の従来手法において、第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法が考えられる。しかしながら、第１、第２の水晶発振器によるクロック周波数は製造ばらつきや温度変動等の環境変動が原因で変動する。従って設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。従って遷移タイミングにズレ等が生じ、時間デジタル変換の変換精度が低下してしまう。
【００９０】
これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばＰＬＬ回路１２０、１３０（同期化回路）により、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。
【００９１】
このように本実施形態では、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表される。従って、下式（１）が成り立つようになる。
【００９２】
Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１）  （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。
【００９３】
また図１２において、位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）ではＴＲ＝Δｔとなっている。同様に第２〜第１５のクロックサイクル（ＣＣＴ＝２〜１５）ではＴＲ＝２Δｔ〜１５Δｔとなっている。即ち、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔとなる。
【００９４】
この場合に本実施形態では、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、ＴＲに対応するデジタル値ＤＱを求める。例えば図１２のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではＴＲ＝５Δｔとなっている。そして信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝５Δｔよりも長く、ＴＤＦ＞ＴＲ＝５Δｔとなっている。Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではＴＲ＝１４Δｔとなっている。そしてＴＤＦはＴＲ＝１４Δｔよりも短く、ＴＤＦ＜ＴＲ＝１４Δｔとなっている。Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）ではＴＲ＝１０Δｔとなっている。そしてＴＤＦはＴＲ＝１０Δｔと等しく（略同一）なっており、ＴＤＦ＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡとＳＴＰの時間差ＴＤＦを求める時間デジタル変換を実現できるようになる。
【００９５】
図１３は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングＴＭＡ、ＴＭＢの間の期間を更新期間ＴＰとする。具体的にはクロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。
【００９６】
この場合に時間デジタル変換回路２０は、更新期間ＴＰ１では例えば第５のクロックサイクル（第ｍのクロックサイクル。ｍは１以上の整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクルでの信号ＳＴＡとＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較する処理を行う。ここでは、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。
【００９７】
更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ１では、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、ＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ２では、ＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生する。そして第１４のクロックサイクルでのＴＤＦとＴＲ＝１４Δｔとを比較するための処理を行う。ここでは、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。
【００９８】
更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生する。例えば更新期間ＴＰ２では、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっているため、ＴＲがより短くなるクロックサイクルが設定されている。例えばＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡを発生している。そして第１０のクロックサイクルでのＴＤＦとＴＲ＝１０Δｔとを比較するための処理を行う。ここでは、ＴＤＦとＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、時間差ＴＤＦに対応するデジタル値ＤＱは、ＴＲ＝１０Δｔに対応するデジタル値であると判断される。
【００９９】
このように図１３では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、ＴＤＦとＴＲの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。
【０１００】
なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う１回の測定期間において信号ＳＴＡを複数回発生させて、複数回（例えば１０００回以上）の位相比較を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（繰り返し手法）を採用してもよい。或いは、図１３において信号ＳＴＡを発生するクロックサイクルを指定するクロックサイクル指定値（クロックサイクル指定情報）を集積回路装置１０の記憶部（レジスター）に記憶する。そして各更新期間ＴＰ１、ＴＰ２、ＴＰ３・・・での信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（クロックサイクル指定値の更新手法）を採用してもよい。或いは、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、バイナリーサーチにより求める手法（バイナリーサーチ手法）を採用してもよい。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。或いは、信号ＳＴＡを集積回路装置１０の内部で自発的に発生するのではなく、集積回路装置１０の外部から入力された信号ＳＴＡと、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成したクロック信号ＣＫ１、ＣＫ２とに基づいて、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求めてもよい。例えば発振回路１０１、１０２による発振子ＸＴＡＬ１、ＸＴＡＬ２の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。
【０１０１】
５．集積回路装置の詳細な構成例
図１４に集積回路装置１０の詳細な構成例を示す。図１４の集積回路装置１０はＰＬＬ回路１２０、１３０と発振回路１０３を含む。ＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。これによりクロック信号ＣＫ１、ＣＫ２が位相同期するようになる。基準クロック信号ＣＫＲのクロック周波数ｆｒはクロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３として水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的にクロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れる。
【０１０２】
ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、ＤＣＫ１とＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。ＰＬＬ回路１３０は、分周回路１３２、１３４と、位相検出器１３６を含む。分周回路１３２は、ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、ＤＣＫ３とＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。
【０１０３】
なお図７、図８の制御信号生成回路１２１は、分周回路１２２、１２４、位相検出器１２６、チャージポンプ回路１２８により実現され、制御信号生成回路１３１は、分周回路１３２、１３４、位相検出器１３６、チャージポンプ回路１３８により実現される。
【０１０４】
図１５は図１４の集積回路装置１０の動作を説明する信号波形図である。なお図１５では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際にはＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。
【０１０５】
図１５に示すようにＣＫ１をＮ１＝４分周した信号がＤＣＫ１となり、ＣＫＲをＭ１＝３分周した信号がＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、ＣＫ１とＣＫＲの位相同期が行われる。またＣＫ２をＮ２＝５分周した信号がＤＣＫ３となり、ＣＫＲをＭ２＝４分周した信号がＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、ＣＫ２とＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にＣＫ１とＣＫＲが位相同期し、期間Ｔ３４毎にＣＫ２とＣＫＲが位相同期することで、ＣＫ１、ＣＫ２は期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合にはＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。
【０１０６】
図１４の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、時間デジタル変換の分解能をΔｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、高い分解能の時間デジタル変換を実現できる。
【０１０７】
なお、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。また本実施形態では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図１５を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはＣＫ１の１６個分の長さとＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎にＣＫ１とＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになり、ノギスの原理を利用した時間デジタル変換を実現できる。
【０１０８】
図１４、図１５では、期間ＴＡＢよりも短い期間Ｔ１２毎にＣＫ１とＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にＣＫ２とＣＫＲの位相同期が行われる。従って、１つのＰＬＬ回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れる。特に高分解能のΔｔを実現するためにＮ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、１つのＰＬＬ回路しか設けない構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図１４、図１５では期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できる。
【０１０９】
なお図１４のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。
【０１１０】
また本実施形態では３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は２つであってもよいし、４つ以上であってもよい。例えば図１４では２つのＰＬＬ回路１２０、１３０を設けているが、１つのＰＬＬ回路だけを設ける構成にしてもよい。例えばＰＬＬ回路が、第１の発振回路により生成されたクロック信号ＣＫ１と、当該ＰＬＬ回路が有する第２の発振回路（ＶＣＸＯ）により生成されたクロック信号ＣＫ２との位相比較を行い、位相比較結果（制御電圧）に基づき第２の発振回路の発振周波数を制御して、ＣＫ１とＣＫ２を位相同期させる。この場合には第１、第２の発振回路用の２つの発振子だけを設ければよい。
【０１１１】
また本実施形態の発振回路１０１〜１０３は、例えば発振用のバッファー回路と、バッファー回路の入力側と出力側の間に設けられた帰還用の回路素子（キャパシター、抵抗）と、バッファー回路の入力側及び出力側の一方に設けられた発振周波数調整用の可変容量回路により実現できる。バッファー回路は、１又は複数段（奇数段）のインバーター回路で実現してもよいし、バイポーラトランジスターと電流源により構成されるバッファー回路であってもよい。可変容量回路は、制御電圧に基づき容量値が制御される可変容量ダイオード（バラクター）であってもよいし、発振制御用のデジタル値に基づき容量値が制御される回路であってもよい。また発振用の第１の端子（Ｐ１、Ｐ３、Ｐ５）は、例えば各発振回路１０１〜１０３の入力側（ゲート側、ベース側）と出力側（ドレイン側、コレクター側）の一方側に接続され、第２の端子（Ｐ２、Ｐ４、Ｐ６）は他方側に接続される。
【０１１２】
６．変形例
次に本実施形態の変形例について説明する。前述の図１２、図１３では、信号ＳＴＡを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、集積回路装置１０は、発生した信号ＳＴＡを例えば図７の信号端子ＰＳＡから外部に出力する。そして出力された信号ＳＴＡに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス（駆動信号）を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号ＳＴＡを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号ＳＴＰが、集積回路装置１０の信号端子ＰＳＰに入力され、時間デジタル変換が行われる。
【０１１３】
この場合に、集積回路装置１０の信号ＳＴＡの出力タイミングから駆動回路のスタートパルスの出力タイミングまでには、信号遅延による時間差があり、この時間差は時間デジタル変換値のオフセットになってしまう。このようなオフセットを除去するためには、例えば駆動回路が出力するスタートパルス（或いは処理装置のスタート指示信号）を集積回路装置１０側に返してもらい、当該スタートパルス（スタート指示信号）を信号ＳＴＡ’として図７の信号端子ＰＳＡに入力すればよい。このとき、信号端子ＰＳＡを入出力兼用端子として、信号ＳＴＡを信号端子ＰＳＡから出力すると共に、駆動回路からの信号ＳＴＡ’を信号端子ＰＳＡに入力してもよい。或いは信号端子ＰＳＡとは別に、信号ＳＴＡの出力用の端子を設けてもよい。そして時間デジタル変換回路２０は、図１２、図１３で説明した手法により、自発的に発生した信号ＳＴＡの遷移タイミングから、外部の駆動回路（処理装置）から入力された信号ＳＴＡ’の遷移タイミングまでの時間差ＴＤＳＴＡを求める。また信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでの時間差ＴＤＳＴＰを求める。例えば時間差ＴＤＳＴＡは第１の時間デジタル変換部が求め、時間差ＴＤＳＴＰは第２の時間デジタル変換部が求める。そしてこれらの時間差の差分値（ＴＤＳＴＰ−ＴＤＳＴＡ）から最終的な時間デジタル変換値（ＤＱ）を求めればよい。このようにすれば、上述した信号遅延による時間差に起因するオフセットを除去でき、より適切な時間デジタル変換を実現できる。なお時間差ＴＤＳＴＡについては常時に求める必要は無く、例えば電源投入時等の初期設定時にだけ求めるようにしてもよい。
【０１１４】
また時間デジタル変換回路２０は、信号ＳＴＡを自発的に発生しないパッシブ型の回路であってもよい。図１６、図１７に本実施形態の第１、第２の変形例として、パッシブ型の時間デジタル変換回路２０の構成例を示す。
【０１１５】
図１６の時間デジタル変換回路２０は、調整回路３２０、ＤＬＬ回路３１０（ＤＬＬ：Delay locked Loop）、セレクター３１２、位相比較回路３３０を含む。ＤＬＬ回路３１０は複数の遅延素子ＤＥ１〜ＤＥｎを含む。第１のモードでは、クロック信号ＣＫ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして調整回路３２０は、遅延素子ＤＥ１〜ＤＥｎからの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎとクロック信号ＣＫ２とに基づいて、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整する。ＤＥ１〜ＤＥｎの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路３２０が、ＳＣＴ１〜ＳＣＴｎの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整される。第２のモードでは、セレクター３１２が信号ＳＴＡを選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして位相比較回路３３０の位相比較器ＬＴ１〜ＬＴｎが、ＤＬＬ回路３１０からの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎの位相と信号ＳＴＰの位相を比較する。そして信号ＳＴＰの遷移タイミングが、遅延クロック信号ＤＬＣＫｉ−１とＤＬＣＫｉとの間にある場合には、位相比較器ＬＴｉの出力信号ＬＱｉがアクティブになる。これにより信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが例えばｉ×Δｔであると特定でき、分解能Δｔ＝｜１／ｆ１−１／ｆ２｜での時間デジタル変換が可能になる。
【０１１６】
図１７は２Ｄバーニア型の例であり、時間デジタル変換回路２０は、ＤＬＬ回路３４０、３５０、セレクター３４２、３５２、比較器アレイ部３６０を含む。ＤＬＬ回路３４０は図１６と同様に複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＡ１〜ＤＫＡｎが比較器アレイ部３６０に出力される。ＤＬＬ回路３５０も複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＢ１〜ＤＫＢｍが比較器アレイ部３６０に出力される。そしてＤＬＬ回路３４０、３５０では、複数の遅延素子の少なくとも１つの遅延素子の出力に基づいて遅延素子の遅延時間（遅延量）に対してフィードバック制御が行われ、遅延素子の遅延時間が所望の遅延時間にロックされる。比較器アレイ部３６０は、ｎ列ｍ行の位相比較器ＬＴ１１〜ＬＴｎｍを有し、これらの位相比較器ＬＴ１１〜ＬＴｎｍでの位相比較結果であるデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づいて、信号ＳＴＡとＳＴＰの時間差に対応するデジタル値が求められる。
【０１１７】
第１のモードでは、セレクター３４２、３５２が、各々、クロック信号ＣＫ１、ＣＫ２を選択し、ＣＫ１が信号ＳＬＱ１としてＤＬＬ回路３４０に入力され、ＣＫ２が信号ＳＬＱ２としてＤＬＬ回路３５０に入力される。そしてＤＬＬ回路３４０では、複数の遅延素子の全体の遅延時間がクロック信号ＣＫ１の１周期分の時間ＴＣＫ１となるように、各遅延素子の遅延時間がロックされる。ＤＬＬ回路３５０では、全体の遅延時間がクロック信号ＣＫ２の１周期分の時間ＴＣＫ２となるように、各遅延素子の遅延時間がロックされる。クロック信号ＣＫ１、ＣＫ２のクロック周波数はｆ１＜ｆ２（ＴＣＫ１＞ＴＣＫ２）に設定されており、ＤＬＬ回路３４０、３５０の遅延素子の段数ｎ、ｍは、ｎ＝ｍ＝ｋで同一となっている。従って、ＤＬＬ回路３４０の遅延素子の遅延時間ＤＬＡ＝ＴＣＫ１／ｋの方がＤＬＬ回路３５０の遅延素子の遅延時間ＤＬＢ＝ＴＣＫ２／ｋに比べて長くなる。そして第２のモードでは、セレクター３４２、３５２により、信号ＳＴＡがＤＬＬ回路３４０に入力され、信号ＳＴＰがＤＬＬ回路３５０に入力される。信号ＳＴＡの遷移タイミングの方が信号ＳＴＰの遷移タイミングよりも早いが、ＤＬＬ回路３４０での遅延素子の遅延時間ＤＬＡの方がＤＬＬ回路３５０での遅延時間ＤＬＢに比べて長くなっている。従って信号ＳＴＡの遷移タイミングが信号ＳＴＰの遷移タイミングを追い越す時間を、公知に手法により、比較器アレイ部３６０からのデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づき特定することで、信号ＳＴＡとＳＴＰの時間差に対応するデジタル値が求められる。
【０１１８】
図１６、図１７の時間デジタル変換回路２０では、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換が行われる。従って半導体素子の遅延時間だけを用いる従来手法に比べて、時間デジタル変換の高性能化を図れる。特にクロック信号ＣＫ１、ＣＫ２をＰＬＬ回路等の同期化回路により位相同期させることで、時間デジタル変換の更なる高性能化や処理の簡素化を図れる利点がある。
【０１１９】
７．物理量測定装置、電子機器、移動体
図１８に本実施形態の物理量測定装置５０（振動デバイス）の構成例を示す。物理量測定装置５０は、集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を含む。また物理量測定装置５０は、集積回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３が収容されるパッケージ５２を含み、パッケージ５２は、例えばベース部５３とリッド部５４により構成される。ベース部５３は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部５４は、ベース部５３に接合される例えば平板状等の部材である。ベース部５３の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部５３とリッド部５４により形成される内部空間Ｓ（キャビティー）に、集積回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３が、気密封止されて収容される。
【０１２０】
発振子ＸＴＡＬ１〜ＸＴＡＬ３は、例えば水晶振動片などの振動片（圧電振動片）により実現される。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子ＸＴＡＬ１〜ＸＴＡＬ３は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。
【０１２１】
発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は支持部ＳＭ１、ＳＭ２、ＳＭ３により集積回路装置１０（ＩＣチップ）の上方に支持される。支持部ＳＭ１、ＳＭ２、ＳＭ３は、例えば図７、図８の集積回路装置１０の端子Ｐ１、Ｐ３、Ｐ５に形成された突起状の接続電極であるバンプ（金属バンプ）により実現できる。集積回路装置１０の端子Ｐ１、Ｐ３、Ｐ５と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の下部電極（広義には一方側電極。不図示）が、支持部ＳＭ１、ＳＭ２、ＳＭ３であるバンプにより電気的に接続されて、集積回路装置１０に一点支持される。集積回路装置１０の端子Ｐ２、Ｐ４、Ｐ６と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の上部電極（広義には他方側電極。不図示）は、ワイヤーボンディング等により電気的に接続される。これにより、集積回路装置１０の直上に複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装できるようになり、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０をパッケージ５２内にコンパクトに収容可能な小型の物理量測定装置５０を実現できる。ここで直上に実装とは、例えば集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の間に部材や素子を介することなく、集積回路装置１０上に発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装することである。例えば側面視において集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３とが平行（略平行）になり、集積回路装置１０の主面と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面とが対向するように配置される。集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面間の距離は短く、バンプの高さに対応する距離になる。
【０１２２】
図１９に本実施形態の集積回路装置１０を含む電子機器５００の構成例を示す。電子機器５００は集積回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
【０１２３】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１２４】
図２０に本実施形態の集積回路装置１０を含む移動体の例を示す。本実施形態の集積回路装置１０は、例えば車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２０は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の集積回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の集積回路装置１０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【０１２５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロック信号生成回路等）と共に記載された用語（ＰＬＬ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、物理量測定装置、電子機器、移動体の構成・動作や、集積回路装置の信号配線やレイアウト配置等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２６】
ＸＴＡＬ１〜ＸＴＡＬ３…発振子、Ｐ１〜Ｐ６…端子、
ＣＫ１、ＣＫ２…クロック信号、ＣＫＲ…基準クロック信号、ＳＴＡ、ＳＴＰ…信号、
ＰＳＰ、ＰＳＡ…信号端子、ＳＤ１〜ＳＤ４…辺、Ｒ１、Ｒ２…領域、ＬＮＲ…基準線、
ＴＤＣ１〜ＴＤＣ４…時間デジタル変換部、ＣＰ０〜ＣＰ４…比較回路、
１０…集積回路装置、１２…処理回路、２０…時間デジタル変換回路、２２…演算回路、
３０…ＡＦＥ回路、４０、４１、４２…端子領域、４４、４５、４６…ロジック回路、
４７…Ｉ／Ｆ回路、５０…物理量測定装置、５２…パッケージ、５３…ベース部、
５４…リッド部、１０１、１０２、１０３…発振回路、
１１９、１２９…クロック信号生成回路、１２０、１３０…ＰＬＬ回路、
１２１、１３１…制御信号生成回路、１２２、１２４、１３２、１３４…分周回路、
１２６、１３６…位相検出器、１２８、１３８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
３１０…ＤＬＬ回路、３１２…セレクター、３２０…調整回路、３３０…位相比較回路、
３４０、３５０…ＤＬＬ回路、３４２、３５２…セレクター、３６０…比較器アレイ部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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