(57)【要約】【課題】高アスペクト比の構造を適切に設けることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に複数の第１膜と複数の第２膜とを交互に形成し、前記第１および第２膜内にホールを形成し、前記ホールの表面に第１メタル層を形成し、前記ホールの底部から前記第１メタル層を除去することを含む。前記方法はさらに、前記ホールの底部から前記第１メタル層を除去した後に、前記第１メタル層の表面に第２メタル層を形成することを含む。前記方法はさらに、前記第１および第２メタル層から露出した前記ホールの底部を加工して、前記ホールの深さを増加させることを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に複数の第１膜と複数の第２膜とを交互に形成し、
前記第１および第２膜内にホールを形成し、
前記ホールの表面に第１メタル層を形成し、
前記ホールの底部から前記第１メタル層を除去し、
前記ホールの底部から前記第１メタル層を除去した後に、前記第１メタル層の表面に第２メタル層を形成し、
前記第１および第２メタル層から露出した前記ホールの底部を加工して、前記ホールの深さを増加させる、
ことを含む半導体装置の製造方法。
【請求項２】
前記第１メタル層は、チタン、タンタル、またはタングステンを含有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２メタル層は、タングステンまたはアルミニウムを含有する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ホールの深さを増加させた後に、前記ホールから前記第１および第２メタル層を除去し、
前記ホールから前記第１および第２メタル層を除去した後に、前記ホール内に導体層または半導体層を形成する、
ことをさらに含む請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
深さを増加させた後の前記ホールは、
管形状を有する第１側面と、
前記第１側面の下方に位置し、管形状を有する第２側面とを有し、
前記第１側面と前記第２側面との間に変曲点を有する、
請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２側面の最大直径は、前記変曲点における直径よりも大きい、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１および第２メタル層は、第１装置内で形成され、
前記ホールの形成と、前記ホールの底部からの前記第１メタル層の除去と、前記ホールの底部の加工は、前記第１装置内または前記第１装置と異なる第２装置内で行われる、
請求項１から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
基板上に交互に設けられた複数の第１膜および複数の第２膜と、
前記第１および第２膜内に設けられた導体層または半導体層とを備え、
前記第１および第２膜は、前記導体層または前記半導体層を包囲する管形状を有する側面を有し、
前記第１および第２膜の前記側面は、
管形状を有する第１側面と、
前記第１側面の下方に位置し、管形状を有する第２側面とを有し、
前記第１側面と前記第２側面との間に変曲点を有する、
半導体装置。
【請求項９】
前記第２側面の最大直径は、前記変曲点における直径よりも大きい、請求項８に記載の半導体装置。
【請求項１０】
基板上に被加工膜を形成し、
チャンバ内で、前記被加工膜内に凹部を形成し、
前記凹部の形成に続いて、前記チャンバ内で前記凹部の一部にメタル層を形成し、
前記メタル層の形成に続いて、前記チャンバ内で前記メタル層から露出した前記凹部の底部を加工して、前記凹部の深さを増加させる、
ことを含む半導体装置の製造方法。
【請求項１１】
前記メタル層を形成する時に、前記凹部の表面に第１メタル層を形成し、次いで、前記凹部の底部から前記第１メタル層を除去し、その後、前記第１メタル層の表面に第２メタル層を形成する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２メタル層を形成する時に、前記第２メタル層の金属材料を含む第１ガスと、前記金属材料を還元する第２ガスとを、交互に前記チャンバ内に供給する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２ガスをプラズマ化する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１ガスは、タングステン(Ｗ)、モリブデン(Ｍｏ)、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル(Ｔａ)、プラチナ(Ｐｔ)、レニウム(Ｒｅ)、イリジウム(Ｉｒ)、の少なくともいずれかを含む、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１ガスは、六フッ化タングステン(ＷＦ６)ガス、六塩化タングステン(ＷＣｌ６)、ヘキサカルボニカルタングステン(Ｗ（ＣＯ）６)、六フッ化モリブデン(ＭｏＦ６)ガス、六塩化モリブデン(ＭｏＣｌ６)、ヘキサカルボニカルモリブデン(Ｍｏ（ＣＯ）６)、塩化アルミニウム(ＡｌＣｌ３)、トリメチルアルミニウム(Ａｌ（ＣＨ３）３)、四塩化チタン(ＴｉＣｌ４)、五塩化タンタル(ＴａＣｌ５)、六フッ化プラチナ(ＰｔＦ６)ガス、六フッ化レニウム(ＲｅＦ６)ガス、六フッ化イリジウム(ＩｒＦ６)、の少なくともいずれかを含む、請求項１２から１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第２ガスは、水素(Ｈ)、酸素(Ｏ)、窒素(Ｎ)、の少なくともいずれかを含む、請求項１２から１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記第２ガスは、水素(Ｈ２)ガス、フッ化水素（ＨＦ）ガス、塩化水素(ＨＣｌ)ガス、臭化水素(ＨＢｒ)ガス、水蒸気(Ｈ２Ｏ)、硫化水素(Ｈ２Ｓ)ガス、セレン化水素(Ｈ２Ｓｅ)ガス、アンモニア(ＮＨ３)ガス、ホスフィン(ＰＨ３)ガス、アルシン(ＡｓＨ３)ガス、メタン(ＣＨ４)ガス、モノシラン(ＳｉＨ４)ガス、ジシラン(Ｓｉ２Ｈ６)ガス、ジボラン(Ｂ２Ｈ６)ガス、酸素(Ｏ２)ガス、窒素(Ｎ２)ガス、一酸化窒素(ＮＯ)ガス、二酸化窒素(ＮＯ２)ガス、一酸化二窒素(Ｎ２Ｏ)、一酸化炭素(ＣＯ)ガス、二酸化炭素(ＣＯ２)、硫化カルボニル(ＣＯＳ)ガス、一酸化硫黄(ＳＯ)ガス、二酸化硫黄(ＳＯ２)ガス、の少なくともいずれかを含む、請求項１２から１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、３次元半導体メモリを製造する場合などに、高アスペクト比のホールを加工することが多い。この場合、加工時間の増加と共にホール形状が弓形（bowing）になることが問題となる。そのため、ホールを加工する際に、ホールの表面に保護膜を形成することが考えられる。しかし、保護膜のエッチング耐性が低すぎると保護膜が削れてしまい、保護膜のエッチング耐性が高すぎると保護膜がホールをふさいでしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高アスペクト比の構造を適切に設けることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置の製造方法は、基板上に複数の第１膜と複数の第２膜とを交互に形成し、前記第１および第２膜内にホールを形成し、前記ホールの表面に第１メタル層を形成し、前記ホールの底部から前記第１メタル層を除去することを含む。前記方法はさらに、前記ホールの底部から前記第１メタル層を除去した後に、前記第１メタル層の表面に第２メタル層を形成することを含む。前記方法はさらに、前記第１および第２メタル層から露出した前記ホールの底部を加工して、前記ホールの深さを増加させることを含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図４】第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
【図５】第１実施形態の半導体装置の製造方法の詳細を説明するための模式的な断面図である。
【図６】第１実施形態の半導体装置の製造方法を説明するための模式図である。
【図７】第２実施形態の半導体装置の製造方法を説明するための模式図である。
【図８】第３実施形態の半導体装置の構造を示す斜視図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元半導体メモリを備えている。
【０００９】
図１の半導体装置は、基板１と、第１絶縁膜２と、ソース側導電層３と、第２絶縁膜４と、複数の電極層５と、複数の絶縁層６と、第３絶縁膜７と、ドレイン側導電層８と、第１層間絶縁膜９と、第２層間絶縁膜１０と、複数のコンタクトプラグ１１と、第１メモリ絶縁膜１２と、電荷蓄積層１３と、第２メモリ絶縁膜１４と、チャネル半導体層１５とを備えている。
【００１０】
基板１の例は、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向を示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
【００１１】
第１絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、第１絶縁膜２上に形成されている。第２絶縁膜４は、ソース側導電層３上に形成されている。
【００１２】
複数の電極層５と複数の絶縁層６は、第２絶縁膜４上に交互に積層されている。電極層５は、例えばメタル層であり、ワード線や選択線として機能する。電極層５の層数は、例えば６４層以上である。電極層５は、第１膜の一例である。絶縁層６は、例えばシリコン酸化膜である。絶縁層６の層数は、例えば６４層以上である。絶縁層６は、第２膜の一例である。図１は、電極層５および絶縁層６を貫通するメモリホールＭと、電極層５および絶縁層６の階段領域上に形成されたコンタクトホールＨとを示している。
【００１３】
第３絶縁膜７は、これらの電極層５および絶縁層６上に形成されている。ドレイン側導電層８は、階段領域に隣接するように第３絶縁膜７上に形成されている。第１層間絶縁膜９は、階段領域上の空間を埋め込むように第３絶縁膜７上に形成されている。第２層間絶縁膜１０は、ドレイン側導電層８および第１層間絶縁膜９上に形成されている。
【００１４】
複数のコンタクトプラグ１１は、第３絶縁膜７、第１層間絶縁膜９、および第２層間絶縁膜１０を貫通するコンタクトホールＨ内に形成されている。これらのコンタクトプラグ１１は、互いに異なる電極層５に電気的に接続されている。各コンタクトプラグ１１は例えば、チタン含有層などのバリアメタル層と、タングステン層などのプラグ材層により形成されている。
【００１５】
第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４は、第１絶縁膜２、ソース側導電層３、第２絶縁膜４、電極層５、絶縁層６、第３絶縁膜７、ドレイン側導電層８、および第２層間絶縁膜１０を貫通するメモリホールＭの側面に順に形成されている。第１メモリ絶縁膜１２は、例えばシリコン酸化膜である。電荷蓄積層１３は、例えばシリコン窒化膜である。第２メモリ絶縁膜１４は、例えばシリコン酸化膜である。図１の符号１６は、第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を含むメモリ絶縁膜を表す。ただし、電荷蓄積層１３は、ポリシリコン層などの半導体層でもよい。
【００１６】
チャネル半導体層１５は、メモリホールＭ内にメモリ絶縁膜１６を介して形成されており、基板１に電気的に接続されている。チャネル半導体層１５は、例えばポリシリコン層である。
【００１７】
これらは例えば、メモリホールＭの側面および底面に第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を順に形成し、メモリホールＭの底面から第２メモリ絶縁膜１４、電荷蓄積層１３、および第１メモリ絶縁膜１２を除去し、その後にメモリホールＭ内にチャネル半導体層１５を埋め込むことで形成される。
【００１８】
図２および図３は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１９】
まず、基板１の全面に、第１絶縁膜２、ソース側導電層３、第２絶縁膜４等を介して、複数の電極層５と複数の絶縁層６とを交互に形成する（図２(ａ)）。第１絶縁膜２、ソース側導電層３、および第２絶縁膜４の図示は、便宜上省略する。
【００２０】
次に、基板１の全面に、第３絶縁膜７、ドレイン側導電層８、第１層間絶縁膜９、第２層間絶縁膜１０等を介して、マスク層２１を形成する（図２(ａ)）。マスク層２１の例は、ＣＶＤ（Chemical Vapor Deposition）により形成されたカーボン層である。ドレイン側導電層８、第１層間絶縁膜９、および第２層間絶縁膜１０の図示は、便宜上省略する。
【００２１】
次に、マスク層２１を用いたＲＩＥ（Reactive Ion Etching）により電極層５、絶縁層６等をエッチングして、電極層５、絶縁層６等にメモリホールＭを形成する（図２(ａ)）。ただし、エッチング時間が長くなるとホール形状が弓形になることが問題となるため、このＲＩＥは、メモリホールＭが第２絶縁膜４に達する前に終了する。符号Ｄ１は、図２(ａ)の段階でのマスク層２１の下面からのメモリホールＭの深さを表す。
【００２２】
なお、図２(ａ)の段階では、絶縁層６間に電極層５の代わりに犠牲層が形成されていてもよい。犠牲層は、例えばシリコン窒化膜である。この場合、犠牲層はその後の工程で除去され、絶縁層６間に電極層５が埋め込まれる。犠牲層も、第２膜の例である。
【００２３】
次に、ＣＶＤまたはＡＬＤ（Atomic Layer Deposition）により、メモリホールＭの表面に第１メタル層２２を形成する（図２(ｂ)）。本実施形態の第１メタル層２２は、メモリホールＭの表面にコンフォーマルに形成される条件下で形成される。第１メタル層２２の材料の例は、一般にバリアメタル層として使用されるメタル材料である。具体的には、第１メタル層２２の例は、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）などである。
【００２４】
次に、ＲＩＥにより、メモリホールＭの底部から第１メタル層２２を除去する（図２(ｃ)）。このＲＩＥは、メモリホールＭの側面に第１メタル層２２が残存し、メモリホールＭの底部から第１メタル層２２が除去される条件下で行われる。
【００２５】
次に、ＣＶＤまたはＡＬＤにより、第１メタル層２２の表面に第２メタル層２３を形成する（図３(ａ)）。本実施形態の第２メタル層２３の材料の例は、一般にプラグ材層や配線材層として使用されるメタル材料である。具体的には、第２メタル層２３の例は、タングステン（Ｗ）層、アルミニウム（Ａｌ）層などである。
【００２６】
一般に、バリアメタル層は、ＲＩＥによりエッチングできるという性質や、プラグ材層や配線材層との密着性が良いという性質を有している。そのため、第１メタル層２２は、図２(ｃ)の工程でエッチングされており、第２メタル層２３は、図３(ａ)の工程で第１メタル層２２の表面に選択的に形成されている。本実施形態の第２メタル層２３は、ホール形状が弓形になることを抑制するための保護膜として形成される。一方、本実施形態の第１メタル層２２は、第２メタル層２３を密着させるための密着膜として形成される。
【００２７】
次に、ＲＩＥにより、第１および第２メタル層２２、２３から露出したメモリホールＭの底部をエッチングして、メモリホールＭの深さを増加させる（図３(ｂ)）。この際、メモリホールＭの側面を第２メタル層２３が保護しているため、ホール形状が弓形になることが抑制される。また、メモリホールＭの底部に第２メタル層２３が存在しないため、第２メタル層２３がメモリホールＭの底部のエッチングの妨げになることが回避される。このＲＩＥは、メモリホールＭが基板１に達するまで継続される。符号Ｄ２は、図３(ｂ)の段階でのマスク層２１の下面からのメモリホールＭの深さを表す。
【００２８】
なお、深さＤ１と深さＤ２との比Ｄ１／Ｄ２は、どのように設定してもよい。例えば、比Ｄ１／Ｄ２を１／４〜１／２程度に設定することが考えられる。本実施形態では、深さＤ１が所望値になるように、図２(ａ)の工程のエッチング時間を調整する。
【００２９】
次に、メモリホールＭから第１および第２メタル層２２、２３を除去し、メモリホールＭ内にメモリ絶縁膜１６とチャネル半導体層１５とを順に形成する（図３(ｃ)）。具体的には、メモリホールＭの表面にメモリ絶縁膜１６を形成し、メモリホールＭの底面からメモリ絶縁膜１６を除去し、メモリホールＭ内にメモリ絶縁膜１６を介してチャネル半導体層１５を形成する。
【００３０】
なお、図２(ａ)〜図３(ｃ)の工程は、メモリホールＭの代わりにコンタクトホールＨに適用してもよい。これは例えば、コンタクトホールＨが複数の電極層５および複数の絶縁層６を貫通するように形成される場合に効果的である。
【００３１】
図４は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
【００３２】
図４(ａ)と図４(ｂ)の工程は、図２(ａ)と図２(ｂ)の工程と同様に実施されている。しかしながら、図４(ｃ)の工程では、メモリホールＭの底部から第１メタル層２２を除去せずに、第２メタル層２３が形成されている。よって、第２メタル層２３が厚くなると、第２メタル層２３をメモリホールＭの底部から除去できなくなり、メモリホールＭのエッチングを継続できなくなることが問題となる。
【００３３】
一方、本実施形態の第２メタル層２３は、メモリホールＭの底部から第１メタル層２２を除去した後、第１メタル層２２の表面に選択的に形成される（図２(ｃ)、図３(ａ)）。よって、第２メタル層２３がメモリホールＭのエッチングの妨げになることを回避することができる。本実施形態によれば、第２メタル層２３をメモリホールＭの底部から除去する必要がなくなり、第２メタル層２３を厚くすることが可能となる。
【００３４】
図５は、第１実施形態の半導体装置の製造方法の詳細を説明するための模式的な断面図である。
【００３５】
図５(ａ)は、図３(ｃ)の工程後のメモリホールＭを模式的に示している。メモリホールＭの側面、すなわち、チャネル半導体層１５やメモリ絶縁膜１６を包囲する電極層５、絶縁層６等の側面は、管形状を有している。この管形状の直径は、深さ（Ｚ座標）に応じて変化しており、図５(ａ)はこの変化を誇張して示している。
【００３６】
本実施形態のメモリホールＭの側面は、図２(ａ)の第１ＲＩＥにより形成される第１側面Ｓ１と、図３(ｂ)の第２ＲＩＥにより形成される第２側面Ｓ２とを有している。第１側面Ｓ１と第２側面Ｓ２はいずれも管形状を有しており、第２側面Ｓ２が第１側面Ｓ１の下方に位置する。
【００３７】
本実施形態のメモリホールＭのエッチングは、第１側面Ｓ１と第２側面Ｓ２との間で、第１ＲＩＥから第２ＲＩＥに切り替わる。よって、第１側面Ｓ１と第２側面Ｓ２との間に変曲点（変曲部）Ｐが生じている。変曲点Ｐは例えば、第１側面Ｓ１と第２側面Ｓ２との間の継ぎ目の線（円）として観察される可能性がある。また、継ぎ目がＺ方向に幅を有する場合には、継ぎ目の帯（円筒）が観察される可能性もある。
【００３８】
図５(ｂ)も、図３(ｃ)の工程後のメモリホールＭを模式的に示している。ただし、図５(ｂ)は、第２ＲＩＥにより第２側面Ｓ２が弓状になった例を示している。符号Ｑは、第２側面Ｓ２の直径が最大になる深さを示している。深さＱにおける直径は、変曲点Ｐにおける直径よりも大きい。
【００３９】
このように、本実施形態のメモリホールＭの側面も弓状になり得るが、本実施形態によれば、メモリホールＭの側面の最大直径を小さくすることが可能となる。図５(ｂ)の例では、第１側面Ｓ１の最大直径は、メモリホールＭの上端における直径（以下「第１直径」と呼ぶ）であり、第２側面Ｓ２の最大直径は、深さＱにおける直径（以下「第２直径」と呼ぶ）である。もし第１および第２メタル層２２、２３を用いずにメモリホールＭを形成すると、メモリホールＭの側面の最大直径は一般に、上記の第１直径や第２直径よりも大きくなる。本実施形態によれば、メモリホールＭの側面の最大直径を低減することが可能となる。
【００４０】
なお、本実施形態では、メモリホールＭを加工するためのＲＩＥを、３回以上実施してもよい。この場合には、図３(ｃ)の工程でメモリホールＭから第１および第２メタル層２２、２３を除去した後、メモリホールＭの側面に第１および第２メタル層２２、２３を再び形成して、第３ＲＩＥを実施する。その後のＲＩＥについても同様である。
【００４１】
図６は、第１実施形態の半導体装置の製造方法を説明するための模式図である。
【００４２】
図６は、ＲＩＥを実施するためのＲＩＥ装置２４と、ＣＶＤを実施するためのＣＶＤ装置２５とを示している。本実施形態の図２(ａ)、図２(ｃ)、図３(ｂ)のＲＩＥは、ＲＩＥ装置２４内で行われる。一方、本実施形態の図２(ｂ)、図３(ａ)のＣＶＤは、ＣＶＤ装置２５内で行われる。
【００４３】
このように、本実施形態では、ＲＩＥ処理の途中でＲＩＥ装置２４を大気開放し、第１メタル層２２や第２メタル層２３をＣＶＤ装置２５で形成するＥｘ−ｓｉｔｕプロセスが実施される。本実施形態によれば、膜質の良い第１および第２メタル層２２、２３を形成することが可能となる。
【００４４】
以上のように、本実施形態では、メモリホールＭの表面に第１メタル層２２を形成し、メモリホールの底部から第１メタル層２２を除去し、その後に第１メタル層２２の表面に第２メタル層２３を形成する。これにより、第２メタル層２３がメモリホールＭのエッチングの妨げになることを回避することや、メモリホールＭの側面の最大直径を低減することが可能となる。また、メモリホールＭの側面の最大直径を低減することで、半導体装置の集積度を向上させることや、メモリホールＭの直径の変化による半導体装置の特性の劣化を防止することが可能となる。
【００４５】
よって、本実施形態によれば、メモリホールＭやその中のメモリ構造のような高アスペクト比の構造を適切に形成することが可能となる。
【００４６】
（第２実施形態）
図７は、第２実施形態の半導体装置の製造方法を説明するための模式図である。
【００４７】
本実施形態では、図２(ａ)、図２(ｃ)、図３(ｂ)のＲＩＥと、図２(ｂ)、図３(ａ)のＣＶＤが、半導体製造装置２６内で行われる。すなわち、ＲＩＥ処理の途中で半導体製造装置２６を大気開放せず、第１メタル層２２や第２メタル層２３も半導体製造装置２６で形成するＩｎ−ｓｉｔｕプロセスが実施される。
【００４８】
図７に示す半導体製造装置２６は、チャンバ２６１と、エッチングガス供給部２６２と、材料ガス供給部２６３と、還元ガス供給部２６４と、上部電極２６５と、下部電極２６６と、高周波電源２６７と、を備える。
【００４９】
チャンバ２６１内では、基板１が下部電極２６６上に載置されている。また、チャンバ２６１内には、上部電極２６５が、下部電極２６６の上方に配置されている。上部電極２６５には、高周波電源２６７が接続されている。高周波電源２６７が、高周波電圧を出力することによって、上部電極２６５と下部電極２６６との間にプラズマが発生する。なお、チャンバ２６１内にプラズマを発生させる方法は、図７に示す方法に限定されず、他の方法であってもよい。
【００５０】
エッチングガス供給部２６２は、電極層５、絶縁層６をエッチングするエッチングガスをチャンバ２６１内へ供給する。材料ガス供給部２６３は、第１メタル層２２および第２メタル層２３の各々の金属材料を含んだ材料ガスをチャンバ２６１内へ供給する。還元ガス供給部２６４は、材料ガスに含まれた金属を還元する還元ガスをチャンバ２６１内へ供給する。
【００５１】
以下、第２実施形態の半導体装置の製造方法を説明する。ここでは、マスク層２１を用いたＲＩＥ以降の工程について説明する。
【００５２】
ＲＩＥの開始時に、電極層５、絶縁層６、マスク層２１等が形成された基板１が、チャンバ２６１内で下部電極２６６上に載置されている。また、チャンバ２６１内では、上部電極２６５と下部電極２６６との間にプラズマが発生している。この状態で、エッチングガス供給部２６２がエッチングガスをチャンバ２６１内に供給する。エッチングガスは、チャンバ２６１内でプラズマ化され、電極層５、絶縁層６等がマスク層２１のパターンに基づいてエッチングされる。これにより、凹部の一例であるメモリホールＭが形成される（図２（ａ））。
【００５３】
続いて、ＣＶＤにより、バリアメタル層として機能する第１メタル層２２をメモリホールＭの表面に形成する（図２（ｂ））。具体的には、材料ガス供給部２６３が、第１メタル層２２の金属材料を含む材料ガスをチャンバ２６１内へ供給し、還元ガス供給部２６４が、前記金属材料を還元する還元ガスをチャンバ２６１内へ供給する。この工程では、第１メタル層２２が所定の厚さに成膜されるまで材料ガスと還元ガスとが交互にチャンバ２６１内へ供給される。
【００５４】
次に、ＲＩＥにより、メモリホールＭの底部から第１メタル層２２を除去する（図２(ｃ)）。具体的には、エッチングガス供給部２６２がエッチングガスをチャンバ２６１内に供給する。この工程は、メモリホールＭの側面に第１メタル層２２が残存し、メモリホールＭの底部から第１メタル層２２が除去される条件下で行われる。
【００５５】
続いて、ＣＶＤにより、保護膜として機能する第２メタル層２３を第１メタル層２２の表面に形成する（図３(ａ)）。具体的には、材料ガス供給部２６３が、第２メタル層２３の金属材料を含む材料ガス（第１ガス）をチャンバ２６１内へ供給し、還元ガス供給部２６４が、前記金属材料を還元する還元ガス（第２ガス）をチャンバ２６１内へ供給する。
【００５６】
上記材料ガスは、六フッ化タングステン(ＷＦ６)ガス、六塩化タングステン(ＷＣｌ６)、ヘキサカルボニカルタングステン(Ｗ（ＣＯ）６)、六フッ化モリブデン(ＭｏＦ６)ガス、六塩化モリブデン(ＭｏＣｌ６)、ヘキサカルボニカルモリブデン(Ｍｏ（ＣＯ）６)、塩化アルミニウム(ＡｌＣｌ３)、トリメチルアルミニウム(Ａｌ（ＣＨ３）３)、四塩化チタン(ＴｉＣｌ４)、五塩化タンタル(ＴａＣｌ５)、六フッ化プラチナ(ＰｔＦ６)ガス、六フッ化レニウム(ＲｅＦ６)ガス、六フッ化イリジウム(ＩｒＦ６)の少なくともいずれかを含む。
【００５７】
また、上記還元ガスは、例えば、水素(Ｈ２)ガス、フッ化水素（ＨＦ）ガス、塩化水素(ＨＣｌ)ガス、臭化水素(ＨＢｒ)ガス、水蒸気(Ｈ２Ｏ)、硫化水素(Ｈ２Ｓ)ガス、セレン化水素(Ｈ２Ｓｅ)ガス、アンモニア(ＮＨ３)ガス、ホスフィン(ＰＨ３)ガス、アルシン(ＡｓＨ３)ガス、メタン(ＣＨ４)ガス、モノシラン(ＳｉＨ４)ガス、ジシラン(Ｓｉ２Ｈ６)ガス、ジボラン(Ｂ２Ｈ６)ガス、酸素(Ｏ２)ガス、窒素(Ｎ２)ガス、一酸化窒素(NO)ガス、二酸化窒素(NO2)ガス、一酸化二窒素(Ｎ２Ｏ)、一酸化炭素(ＣＯ)ガス、二酸化炭素(ＣＯ２)、硫化カルボニル(ＣＯＳ)ガス、一酸化硫黄(ＳＯ)ガス、二酸化硫黄(ＳＯ２)ガスの少なくともいずれかを含む。
【００５８】
この工程では、第２メタル層２３が所定の厚さに成膜されるまで材料ガスと還元ガスとが交互にチャンバ２６１内へ供給される。さらに、還元ガスを供給するとき、チャンバ２６１内ではプラズマが発生している。その結果、還元ガスは、プラズマによって励起される。そのため、チャンバ２６１内の温度が低い状態であっても、第２メタル層２３を安定的に形成することができる。
【００５９】
続いて、ＲＩＥにより、第１および第２メタル層２２、２３から露出したメモリホールＭの底部をエッチングして、メモリホールＭの深さを増加させる（図３(ｂ)）。具体的には、エッチングガス供給部２６２がエッチングガスをチャンバ２６１内に供給する。この際、メモリホールＭの側面を第２メタル層２３が保護しているため、ホール形状が弓形になることが抑制される。
【００６０】
また、メモリホールＭの底部に第２メタル層２３が存在しないため、第２メタル層２３がメモリホールＭの底部のエッチングの妨げになることが回避される。このＲＩＥは、メモリホールＭが基板１に達するまで継続される。その後は、第１実施形態と同様の工程を行うので説明を省略する。
【００６１】
本実施形態によれば、ＣＶＤとＲＩＥとを同じチャンバ２６１で行う。そのため、第１実施形態のように、ＲＩＥ装置２４とＣＶＤ装置５２との間で基板１を搬送する必要がない。そのため、工程時間を短縮することが可能となる。このメリットは、メモリホールＭを加工するためのＲＩＥの実施回数が増えるほど大きくなる。
【００６２】
なお、本実施形態および第１実施形態では、被加工膜が、電極層５と絶縁層６とを交互に積層した積層体である。しかし、被加工膜は、このような積層体に限定されず、単層体であってもよい。
【００６３】
また、被加工膜と第２メタル層２３との密着を十分に確保できる場合には、第１メタル層２２を形成しなくてもよい。
【００６４】
（第３実施形態）
図８は、第３実施形態の半導体装置の構造を示す斜視図である。図８の半導体装置は、ＲｅＲＡＭ（Resistive Random Access Memory）を備えている。
【００６５】
図８の半導体装置は、複数のグローバルビット線３１を備えている。これらのグローバルビット線３１は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。図１と同様に、図８は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向を示している。グローバルビット線３１は、Ｘ方向に延びている。
【００６６】
各グローバルビット線３１上には、複数の半導体部材３２が形成されている。これらの半導体部材３２は、Ｘ方向およびＹ方向に沿ってマトリクス状に配列されている。符号Ｅａ、Ｅｂはそれぞれ、各半導体部材３２の下端と上端とを示している。各半導体部材３２の下端Ｅａは、１本のグローバルビット線３１に電気的に接続されている。各半導体部材３２は、１本のグローバルビット線３１上に形成されたｎ型部分３２ａと、ｎ型部分３２ａ上に形成されたｐ型部分３２ｂと、ｐ型部分３２ｂ上に形成されたｎ型部分３２ｃとを含んでいる。
【００６７】
図８の半導体装置はさらに、半導体部材３２間をＹ方向に延びる複数のゲート電極３３を備えている。各ゲート電極３３は、ｎ型部分３２ａの上部、ｐ型部分３２ｂの全体、およびｎ型部分３２ｃの下部の＋Ｘ方向側面または−Ｘ方向側面に、ゲート絶縁膜３４を介して設けられている。
【００６８】
各半導体部材３２の＋Ｘ方向側面および−Ｘ方向側面には、ゲート絶縁膜３４が形成されている。１つの半導体部材３２と、１対のゲート電極３３と、これらの間のゲート絶縁膜３４は、符号Ｔｒで示すように、ｎチャネル型のＴＦＴ（Thin Film Transistor）を構成している。
【００６９】
各半導体部材３２上には、Ｚ方向に延びるピラー形状を有する１本のローカルビット線３５が形成されている。ローカルビット線３５は例えば、チタン窒化膜により形成されている。符号Ｅｃ、Ｅｄはそれぞれ、各ローカルビット線３５の下端および上端を示している。各ローカルビット線３５の下端Ｅｃは、１つの半導体部材３２の上端Ｅｂに電気的に接続されている。
【００７０】
各ローカルビット線３５の＋Ｘ方向側面および−Ｘ方向側面には、抵抗変化膜３６が形成されている。抵抗変化膜３６は、供給された電圧または電流に応じて抵抗状態が変化する膜である。
【００７１】
図８の半導体装置はさらに、ローカルビット線３５間をＹ方向に延びる複数のワード線３７を備えている。Ｘ方向に隣接するローカルビット線３５間には、Ｚ方向に互いに隣接する複数のワード線３７が配置されている。ワード線３７は例えば、チタン窒化膜により形成されている。抵抗変化膜３６は、ローカルビット線３５とワード線３７との間に形成されている。
【００７２】
本実施形態では、これらのワード線３７を含む複数の電極層と、これらの電極層同士を電気的に絶縁する複数の絶縁層が、基板上に交互に形成されている。第１実施形態で説明したメモリホールＭの形成方法は、これらの電極層と絶縁層とを貫通するホールを形成する場合にも適用可能である。この場合、絶縁層は第１膜の一例であり、電極層は第２膜の一例である。
【００７３】
本実施形態によれば、ＲｅＲＡＭにおける高アスペクト比の構造を適切に形成することが可能となる。
【００７４】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００７５】
１：基板、２：第１絶縁膜、３：ソース側導電層、４：第２絶縁膜、
５：電極層、６：絶縁層、７：第３絶縁膜、８：ドレイン側導電層、
９：第１層間絶縁膜、１０：第２層間絶縁膜、１１：コンタクトプラグ、
１２：第１メモリ絶縁膜、１３：電荷蓄積層、１４：第２メモリ絶縁膜、
１５：チャネル半導体層、１６：メモリ絶縁膜、２１：マスク層、
２２：第１メタル層、２３：第２メタル層、２４：ＲＩＥ装置、
２５：ＣＶＤ装置、３１：グローバルビット線、３２：半導体部材、
３２ａ：ｎ型部分、３２ｂ：ｐ型部分、３２ｃ：ｎ型部分、３３：ゲート電極、
３４：ゲート絶縁膜、３５：ローカルビット線、３６：抵抗変化膜、３７：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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