(57)【要約】【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１及び第２メモリセルＭＴ０及びＭＴ１を含む第１メモリユニットＳＵ１と、第３及び第４メモリセルＭＴ０及びＭＴ１を含む第２メモリユニットＳＵ２と、第５及び第６メモリセルＭＴ０及びＭＴ１を含む第３メモリユニットＳＵ３と、第１、第３、及び第５メモリセルＭＴ０のゲートに接続された第１ワード線ＷＬ０と、第２、第４、及び第６メモリセルＭＴ１のゲートに接続された第２ワード線ＷＬ１とを含む。書き込み動作において、第１メモリセルＭＴ０、第３メモリセルＭＴ０、第５メモリセルＭＴ０、第６メモリセルＭＴ１、第４メモリセルＭＴ１、第２メモリセルＭＴの順に書き込む。【選択図】図６
2019160379.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２メモリセル並びに第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、
第３及び第４メモリセル並びに第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、
第５及び第６メモリセル並びに第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、
前記第１メモリセル、前記第３メモリセル、及び前記第５メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセル、前記第４メモリセル、及び前記第６メモリセルのゲートに接続された第２ワード線と、
前記第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、
前記第１及び第２ワード線並びに前記第１乃至第３選択ゲート線に接続されたロウデコーダと
を備え、
書き込み動作において、前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、前記第６メモリセル、前記第４メモリセル、前記第２メモリセルの順に書き込む
半導体記憶装置。
【請求項２】
第７及び第８メモリセル並びに第４選択トランジスタを有する第４メモリストリングを含む第４メモリユニットと、
前記第４選択トランジスタと前記ロウデコーダとを接続する第４選択ゲート線と
を更に備え、
前記第１ワード線に前記第７メモリセルのゲートが接続され、
前記第２ワード線に前記第８メモリセルのゲートが接続され、
前記書き込み動作において、前記第７メモリセル、前記第１メモリセルの順に書き込み、前記第２メモリセル、前記第８メモリセルの順に書き込む
請求項１記載の半導体記憶装置。
【請求項３】
第３ワード線を更に備え
前記第１メモリユニットは、ゲートが前記第３ワード線に接続された第９メモリセルを更に含み、
前記第２メモリユニットは、ゲートが前記第３ワード線に接続された第１０メモリセルを更に含み、
前記第３メモリユニットは、ゲートが前記第３ワード線に接続された第１１メモリセルを更に含み、
前記第４メモリユニットは、ゲートが前記第３ワード線に接続された第１２メモリセルを更に含み、
前記書き込み動作において、前記第８メモリセル、前記第１２メモリセル、前記第９メモリセル、前記第１０メモリセル、前記第１１メモリセルの順に書き込む
請求項２記載の半導体記憶装置。
【請求項４】
第１乃至第３メモリセル及び第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、
第４乃至第６メモリセル及び第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、
第７乃至第９メモリセル及び第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、
前記第１メモリセル、前記第４メモリセル、及び前記第７メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセル、前記第５メモリセル、及び前記第８メモリセルのゲートに接続された第２ワード線と、
前記第３メモリセル、前記第６メモリセル、及び前記第９メモリセルのゲートに接続された第３ワード線と、
前記第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、
前記第１乃至第３ワード線及び前記第１乃至第３選択ゲート線に接続されたロウデコーダと
を備え、
書き込み動作において、前記第１ワード線を選択した前記書き込み動作では、前記第１メモリセル、前記第７メモリセル、前記第４メモリセルが順に選択され、前記第２ワード線を選択した前記書き込み動作では、前記第５メモリセル、前記第２メモリセル、前記第８メモリセルが順に選択され、前記第３ワード線を選択した前記書き込み動作では、前記第９メモリセル、前記第３メモリセル、前記第６メモリセルが順に選択される
半導体記憶装置。
【請求項５】
半導体記憶装置とコントローラとを備えるメモリシステムであって、
前記半導体記憶装置は、
第１及び第２メモリセル並びに第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、
第３及び第４メモリセル並びに第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、
第５及び第６メモリセル並びに第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、
前記第１メモリセル、前記第３メモリセル、及び前記第５メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセル、前記第４メモリセル、及び前記第６メモリセルのゲートに接続された第２ワード線と、
前記第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、
前記第１及び第２ワード線及び前記第１乃至第３選択ゲート線に接続されたロウデコーダと
を含み、
前記コントローラは、前記半導体記憶装置における書き込み動作において、前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、前記第６メモリセル、前記第４メモリセル、前記第２メモリセルの順に書き込むように前記半導体記憶装置に指示する
メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０４１２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１及び第２メモリセル並びに第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、第３及び第４メモリセル並びに第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、第５及び第６メモリセル並びに第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、第１メモリセル、第３メモリセル、及び第５メモリセルのゲートに接続された第１ワード線と、第２メモリセル、第４メモリセル、及び第６メモリセルのゲートに接続された第２ワード線と、第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、第１及び第２ワード線並びに第１乃至第３選択ゲート線に接続されたロウデコーダとを含む。書き込み動作において、第１メモリセル、第３メモリセル、第５メモリセル、第６メモリセル、第４メモリセル、第２メモリセルの順に書き込む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。
【図４】図４は、第１実施形態に係るメモリシステムにおけるフルシーケンス書き込み動作のコマンドシーケンスを示す図である。
【図５】図５は、第１実施形態に係るメモリシステムにおける書き込み動作のフローチャートである。
【図６】図６は、第１実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。
【図７】図７は、第１実施形態に係る半導体記憶装置におけるプログラム動作時の各配線の電圧を示すタイミングチャートである。
【図８】図８は、比較例におけるデータの書き込み順序と“Ａ”レベルの閾値分布とを示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置におけるデータの書き込み順序と“Ａ”レベルの閾値分布を示す図である。
【図１０】図１０は、第２実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。
【図１１】図１１は、第２実施形態に係る半導体記憶装置におけるワード線グループの書き込み順序を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  メモリシステムの構成
まず、メモリシステム１の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、メモリシステム１は、半導体記憶装置１０及びコントローラ２０を含み、外部のホスト機器３０に接続される。コントローラ２０及び半導体記憶装置１０は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
コントローラ２０は、ホスト機器３０からの命令に応答して、半導体記憶装置１０に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、コントローラ２０は、半導体記憶装置１０のメモリ空間を管理する。
【００１２】
コントローラ２０は、ホストインターフェイス回路２１、内蔵メモリ（ＲＡＭ）２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＥＣＣ回路２５、及びＮＡＮＤインターフェイス回路２６を含む。
【００１３】
ホストインターフェイス回路２１は、ホストバスによってホスト機器３０と接続され、ホスト機器３０との通信を司る。例えば、ホストインターフェイス回路２１は、ホスト機器３０から受信した命令及びデータをそれぞれ、ＣＰＵ２３及びバッファメモリ２４に転送する。またホストインターフェイス回路２１は、ＣＰＵ２３の命令に応答して、バッファメモリ２４内のデータをホスト機器３０に転送する。
【００１４】
ＲＡＭ２２は、例えば、ＤＲＡＭ等の半導体メモリであり、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、ＲＡＭ２２は、ＣＰＵ２３の作業領域として使用される。
【００１５】
ＣＰＵ２３は、コントローラ２０全体の動作を制御する。例えば、ＣＰＵ２３は、ホスト機器３０から受信した書き込み命令に応答して、半導体記憶装置１０に対して書き込みコマンドを発行する。この動作は、読み出し命令及び消去命令の場合についても同様である。また、ＣＰＵ２３は、ウェアレベリング等、半導体記憶装置１０のメモリ空間を管理するための様々な処理を実行する。
【００１６】
バッファメモリ２４は、コントローラ２０が半導体記憶装置１０から受信した読み出しデータや、ホスト機器３０から受信した書き込みデータ等を一時的に保持する。
【００１７】
ＥＣＣ回路２５は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２５は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２５は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【００１８】
ＮＡＮＤインターフェイス回路２６は、ＮＡＮＤバスによって半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。半導体記憶装置１０とコントローラ２０との間で送受信される信号は、ＮＡＮＤインターフェイスに従っている。例えば、ＮＡＮＤインターフェイス回路２６は、ＣＰＵ２３から受信した命令に基づいてコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを半導体記憶装置１０に送信し、レディビジー信号ＲＢｎを半導体記憶装置１０から受信する。また、ＮＡＮＤインターフェイス回路２６は、入出力信号Ｉ／Ｏを半導体記憶装置１０との間で送受信する。
【００１９】
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含む。例えば、書き込み動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは、ＣＰＵ２３が発行した書き込みコマンドＣＭＤ、アドレス情報ＡＤＤ、及びバッファメモリ２４内の書き込みデータＤＡＴを含む。また、読み出し動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは、読み出しコマンドＣＭＤ及びアドレス情報ＡＤＤを含み、コントローラ２０に転送される入出力信号Ｉ／Ｏは読み出しデータＤＡＴを含む。
【００２０】
信号ＣＬＥ及びＡＬＥは、半導体記憶装置１０への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレス情報ＡＤＤであることを半導体記憶装置１０に通知する信号である。信号ＷＥｎは、Ｌｏｗ（“Ｌ”）レベルでアサートされ、入力信号Ｉ／Ｏを半導体記憶装置１０に取り込ませるための信号である。信号ＲＥｎは、“Ｌ”レベルでアサートされ、半導体記憶装置１０から出力信号Ｉ／Ｏを読み出すための信号である。
【００２１】
レディビジー信号ＲＢｎは、半導体記憶装置１０がコントローラ２０からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号ＲＢｎは、例えば半導体記憶装置１０がコントローラ２０からの命令を受信可能なレディ状態の場合にＨｉｇｈ（“Ｈ”）レベルとされ、受信不可能なビジー状態の場合に“Ｌ”レベルとされる。
【００２２】
以上で説明したメモリシステム１を使用するホスト機器３０としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
【００２３】
次に、半導体記憶装置１０の構成について説明する。半導体記憶装置１０は、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダ１６、データレジスタ１７、及びセンスアンプ１８を含む。
【００２４】
メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタの集合であり、例えば、データの消去単位となる。
【００２５】
コマンドレジスタ１２は、コントローラ２０から受信したコマンドＣＭＤを保持する。
【００２６】
アドレスレジスタ１３は、コントローラ２０から受信したアドレス情報ＡＤＤを保持する。このアドレス情報ＡＤＤは、カラムアドレスＣＡ、ページアドレスＰＡ、及びブロックアドレスＢＡを含む。
【００２７】
シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１４は、コマンドＣＭＤに基づいてドライバ回路１５、ロウデコーダ１６、データレジスタ１７、及びセンスアンプ１８等を制御して、データの書き込み動作や読み出し動作等を実行する。
【００２８】
ドライバ回路１５は、アドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、図示せぬ電圧発生回路が生成した電圧をロウデコーダ１６に供給する。
【００２９】
ロウデコーダ１６は、アドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、ブロックＢＬＫ０〜ＢＬＫｎのいずれかを選択する。更に、ロウデコーダ１６は、選択したブロックＢＬＫにおけるロウ方向を選択し、電圧発生回路から供給された電圧を選択ワード線に印加する。
【００３０】
データレジスタ１７は、複数のラッチ回路を備える。ラッチ回路は、データを一時的に保持する。例えば、書き込み動作において、データレジスタ１７は、図示せぬ入出力回路を介してコントローラ２０から受信した書き込みデータを一時的に保持し、センスアンプ１８に送信する。また、例えば、読み出し動作において、データレジスタ１７は、センスアンプ１８から受信した読み出しデータを一時的に保持し、入出力回路を介してコントローラ２０に送信する。
【００３１】
センスアンプ１８は、読み出し動作のときには、メモリセルアレイ１１から読み出されたデータをセンスする。そして、センスアンプ１８は、読み出しデータをデータレジスタ１７に送信する。また、センスアンプ１８は、書き込み動作のときには、書き込みデータをメモリセルアレイ１１に送信する。
【００３２】
１．１．２  メモリセルアレイの構成
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００３３】
図２に示すように、ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含む。以下、ストリングユニットＳＵ０〜ＳＵ３を限定しない場合は、ストリングユニットＳＵと表記する。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えば９６個のメモリセルトランジスタＭＴ０〜ＭＴ９５、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。例えば、三次元積層型ＮＡＮＤ型フラッシュメモリにおいては、半導体基板上方に、ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ９５、及び選択トランジスタＳＴ１が順に積層されている。以下、メモリセルトランジスタＭＴ０〜ＭＴ９５を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
【００３４】
なお、ストリングユニットＳＵの個数は、４個に限定されない。また、メモリセルトランジスタＭＴの個数は９６個に限らず、８個、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。
【００３５】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ９５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ９５のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００３６】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されてもよい。
【００３７】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続される。以下、ワード線ＷＬ０〜ＷＬ９５を限定しない場合は、ワード線ＷＬと表記する。
【００３８】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（ｍ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００３９】
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧにおいて、メモリセルトランジスタＭＴの各々に書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と呼ぶ。従って、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させる場合、１本のワード線ＷＬに接続されたメモリセルグループＭＣＧには、３ページ分のデータが記憶される。以下、本実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを保持する場合について説明する。この場合、３ビットデータを、下位ビットから順に下位ビット、中位ビット、及び上位ビットと呼ぶ。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴの保持する下位ビットの集合を「下位ページ」と呼び、中位ビットの集合を「中位ページ」と呼び、上位ビットの集合を「上位ページ」と呼ぶ。なお、メモリセルトランジスタＭＴの保持できるデータのビット数は３ビットに限定されない。メモリセルトランジスタＭＴの保持できるデータが１ビット以上であれば、本実施形態を適用できる。更には、メモリセルトランジスタＭＴ０〜ＭＴ９５が保持するデータのビット数は、それぞれ異なっていても良い。
【００４０】
なお、メモリセルアレイ１１の構成は、他の構成であってもよい。メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４１】
１．２  メモリセルトランジスタの閾値分布  
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図３を用いて説明する。
【００４２】
図３に示すように、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。
【００４３】
“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値電圧は電圧ＶｆｙＡよりも小さく、正または負の値を有する。
【００４４】
“Ａ”〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶｆｙＡ以上であり、且つ電圧ＶｆｙＢ未満である（但し、ＶｆｙＢ＞ＶｆｙＡ）。“Ｂ”レベルに含まれる閾電圧値は、電圧ＶｆｙＢ以上であり、且つ電圧ＶｆｙＣ未満である（但し、ＶｆｙＣ＞ＶｆｙＢ）。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶｆｙＣ以上であり、且つ電圧ＶｆｙＤ未満である（但し、ＶｆｙＤ＞ＶｆｙＣ）。“Ｄ”レベルに含まれる閾値電圧は、電圧ＶｆｙＤ以上であり、且つ電圧ＶｆｙＥ未満である（但し、ＶｆｙＥ＞ＶｆｙＤ）。“Ｅ”レベルに含まれる閾値電圧は、電圧ＶｆｙＥ以上であり、且つ電圧ＶｆｙＦ未満である（但し、ＶｆｙＦ＞ＶｆｙＥ）。“Ｆ”レベルに含まれる閾値電圧は、電圧ＶｆｙＦ以上であり、且つ電圧ＶｆｙＧ未満である（但し、ＶｆｙＧ＞ＶｆｙＦ）。そして、“Ｇ”レベルに含まれる閾値電圧は、電圧ＶｆｙＧ以上であり、且つ電圧ＶＲＥＡＤ未満である（但し、ＶＲＥＡＤ＞ＶｆｙＧ）。なお、電圧ＶＲＥＡＤは、データの読み出し動作時に非選択ワード線ＷＬに印加される電圧であり、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。
【００４５】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”〜“１１１”に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持できる。
【００４６】
なお、図３では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えば、データの書き込み後、ディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術等を用いてデータが訂正される。
【００４７】
１．３  書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【００４８】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼び、“０”プログラム対象とされたビット線ＢＬには、センスアンプ１８から“０”プログラムに対応する電圧（例えば、電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプ１８から“１”プログラムに対応する電圧（以下、「電圧ＶＢＬ」と表記する）が与えられる。以下、“０”プログラムに対応するビット線をＢＬ（“０”）と表記し、“１”プログラムに対応するビット線をＢＬ（“１”）と表記する。
【００４９】
ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。
【００５０】
本実施形態では、１つのメモリセルトランジスタＭＴに３ビットのデータが、一括して書き込まれる。すなわち、１つのメモリセルグループＭＣＧに対し、下位ページ、中位ページ、及び上位ページからなる３ページデータが一括して書き込まれる。以下、このような書き込み動作を「フルシーケンス書き込み動作」と呼ぶ。
【００５１】
なお、フルシーケンス書き込み動作により一括して書き込まれるページ数は、対応するメモリセルトランジスタＭＴが保持可能なデータのビット数に依存するため、特に限定されない。例えば、メモリセルトランジスタＭＴが２ビットのデータを保持可能な場合は、フルシーケンス書き込み動作において２ページデータが書き込まれる。また、メモリセルトランジスタＭＴが１ビットのデータを保持可能な場合は、フルシーケンス書き込み動作により１ページデータが書き込まれる。
【００５２】
更に、書き込み動作は、フルシーケンス書き込み動作に限定されない。例えば、下位ページ、中位ページ、及び上位ページを別々に書き込んでもよく、フルシーケンス書き込み動作を、例えば、粗い書き込み動作と精密な書き込み動作の２回の書き込み動作に分けて書き込んでもよい。
【００５３】
１．３．１  コマンドシーケンス
次に、コントローラ２０から半導体記憶装置に送信されるコマンドシーケンスについて、図４を用いて説明する。図４は、フルシーケンス書き込み動作におけるコマンドシーケンスを示し、半導体記憶装置１０に入力される入出力信号Ｉ／Ｏ及びレディビジー信号ＲＢｎを示している。例えば、半導体記憶装置１０に入力されたコマンドＣＭＤはコマンドレジスタ１２に格納され、アドレス情報ＡＤＤはアドレスレジスタ１３に格納され、データＤＡＴはデータレジスタ１７に格納される。
【００５４】
図４に示すように、コントローラ２０は、まず、コマンド“Ｚ１Ｈ”と“８０Ｈ”とを順に半導体記憶装置１０に送信する。コマンド“Ｚ１Ｈ”は、下位ページのデータを送信することを通知するコマンドである。コマンド“８０Ｈ”は、書き込み動作を行うことを通知するコマンドである。
【００５５】
次に、コントローラ２０は、アドレス情報ＡＤＤと、下位ページのデータＤＡＴ１と、コマンド“１ＸＨ”とを、続けて半導体記憶装置１０に送信する。コマンド“１ＸＨ”は、同じページの下位ページ、中位ページ、及び上位ページ間のデータのつながりを示すためのデータ転送用コマンドである。シーケンサ１４は、コマンド“１ＸＨ”を受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルとし、データレジスタ１７に取り込んだデータＤＡＴ１をセンスアンプ１８に転送する。シーケンサ１４は、センスアンプ１８へのデータＤＡＴ１の転送が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
【００５６】
次に、コントローラ２０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“Ｚ２Ｈ”と、コマンド“８０Ｈ”と、アドレス情報ＡＤＤと、中位ページのデータＤＡＴ２と、コマンド“１ＸＨ”とを、順に半導体記憶装置１０に送信する。コマンド“Ｚ２Ｈ”は、中位ページのデータを送信することを通知するコマンドである。シーケンサ１４は、コマンド“１ＸＨ”を受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルとし、データレジスタ１７に取り込んだデータＤＡＴ２をセンスアンプ１８に転送する。シーケンサ１４は、センスアンプ１８へのデータＤＡＴ２の転送が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
【００５７】
次に、コントローラ２０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“Ｚ３Ｈ”と、コマンド“８０Ｈ”と、アドレス情報ＡＤＤと、上位ページのデータＤＡＴ３と、コマンド“１０Ｈ”とを、順に半導体記憶装置１０に送信する。コマンド“Ｚ３Ｈ”は、上位ページのデータを送信することを通知するコマンドである。コマンド“１０Ｈ”は、書き込み動作の実行を指示するコマンドである。シーケンサ１４は、コマンド“１０Ｈ”を受信すると、データレジスタ１７に取り込んだデータＤＡＴ３をセンスアンプ１８に転送した後、フルシーケンス書き込み動作を実行する。
【００５８】
なお、コントローラ２０から半導体記憶装置１０にデータを出力する順序は、任意に設定可能である。例えば、コントローラ２０は、上位ページ、中位ページ、及び下位ページの順に対応するデータを出力しても良い。
【００５９】
１．３．２  書き込み動作の全体の流れ
次に、書き込み動作の全体の流れについて、図５を用いて説明する。以下の説明では、説明を簡便にするためにワード線ＷＬの番号に変数ｉを用い、ストリングユニットＳＵの番号に変数ｊを用いる。変数ｉ及びｊは、例えば、コントローラ２０が備えるカウンタによって保持される変数であり、コントローラ２０の制御によってインクリメントされる。
【００６０】
図５に示すように、まず、コントローラ２０は、ｉ＝ｊ＝０、すなわち、ワード線ＷＬ０及びストリングユニットＳＵ０を選択して（ステップＳ１０）、フルシーケンス書き込み動作の書き込み命令（コマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータＤＡＴ）を半導体記憶装置１０に送信する。
【００６１】
シーケンサ１４は、コントローラ２０から受信した書き込み命令に応じたフルシーケンス書き込み動作を実行する（ステップＳ１１）。
【００６２】
次に、コントローラ２０は、ストリングユニットＳＵｊの番号を確認し、ｊ＝３ではない場合（ステップＳ１２＿Ｎｏ）、すなわち、ストリングユニットＳＵ３が選択されていない場合、変数ｊをｊ＝ｊ＋１とし（ステップＳ１３）、次の書き込み命令を半導体記憶装置１０に送信する。ステップＳ１１に戻り、シーケンサ１４は、フルシーケンス書き込み動作を実行する。他方で、コントローラ２０は、ｊ＝３の場合（ステップＳ１２＿Ｙｅｓ）、すなわち、ストリングユニットＳＵ３が選択されている場合、ワード線ＷＬｉの番号を確認する（ステップＳ１４）。
【００６３】
コントローラ２０は、ｉ＝９５の場合（ステップＳ１４＿Ｙｅｓ）、すなわち、ワード線ＷＬ９５が選択されている場合、そのブロックＢＬＫにおける書き込み動作を終了させる。他方で、コントローラ２０は、ｉ＝９５ではない場合（ステップＳ１４＿Ｎｏ）、変数ｉをｉ＝ｉ＋１とし（ステップＳ１５）、次の書き込み命令を半導体記憶装置１０に送信する。シーケンサ１４は、ステップＳ１１と同様に、書き込み命令に応じたフルシーケンス書き込み動作を実行する（ステップＳ１６）。
【００６４】
次に、コントローラ２０は、ストリングユニットＳＵｊの番号を確認し、ｊ＝０ではない場合（ステップＳ１７＿Ｎｏ）、すなわち、ストリングユニットＳＵ０が選択されていない場合、変数ｊをｊ＝ｊ−１とし（ステップＳ１８）、次の書き込み命令を半導体記憶装置１０に送信する。ステップＳ１６に戻り、シーケンサ１４は、フルシーケンス書き込み動作を実行する。他方で、コントローラ２０は、ｊ＝０の場合（ステップＳ１７＿Ｙｅｓ）、すなわち、ストリングユニットＳＵ０が選択されている場合、ステップＳ１４と同様に、ワード線ＷＬｉの番号を確認する（ステップＳ１９）。
【００６５】
コントローラ２０は、ｉ＝９５ではない場合（ステップＳ１９＿Ｎｏ）、変数ｉをｉ＝ｉ＋１とし、次の書き込み命令を半導体記憶装置１０に送信する（ステップＳ２０）。ステップＳ１１に戻り、シーケンサ１４は、書き込み命令に応じたフルシーケンス書き込み動作を実行する。他方で、コントローラ２０は、ｉ＝９５の場合（ステップＳ１９＿Ｙｅｓ）、すなわち、ワード線ＷＬ９５が選択されている場合、そのブロックＢＬＫにおける書き込み動作を終了させる。
【００６６】
１．３．３  データの書き込み順序
次に、データの書き込み順序について、図６を用いて詳細に説明する。図６は、ある１つのブロックＢＬＫにおけるストリングユニットＳＵの断面構成を模式的に示しており、各ストリングユニットＳＵ内の１つの四角は、１つのワード線ＷＬに対応する１つのメモリセルグループＭＣＧを表している。すなわち、１つの四角が、１回のフルシーケンス書き込み動作に対応している。また、図６の四角の中の番号は、メモリセルグループＭＣＧのデータの書き込み順序（選択順序）を示している。図６の例では、ワード線ＷＬが９６本、ストリングユニットＳＵが４つあり、合わせて３８４個のメモリセルグループＭＣＧがある。すなわち第１番目から第３８４番目までの書き込み順序がある。
【００６７】
図６に示すように、偶数番目のワード線ＷＬ（ＷＬ０、ＷＬ２、ＷＬ４、…）を選択した場合、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を順に選択し、奇数番目のワード線ＷＬ（ＷＬ１、ＷＬ３、ＷＬ５、…）を選択した場合、ストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０を順に選択する。
【００６８】
より具体的には、まず、シーケンサ１４は、第１番目〜第４番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を順に選択した、フルシーケンス書き込み動作を実行する。
【００６９】
次に、シーケンサ１４は、第５番目〜第８番目の動作として、ワード線ＷＬ１を選択し且つストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０を順に選択した、フルシーケンス書き込み動作を実行する。
【００７０】
次に、シーケンサ１４は、第９番目〜第１２番目の動作として、ワード線ＷＬ２を選択し且つストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を順に選択した、フルシーケンス書き込み動作を実行する。
【００７１】
次に、シーケンサ１４は、第１３番目〜第１６番目の動作として、ワード線ＷＬ３を選択し且つストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０を順に選択した、フルシーケンス書き込み動作を実行する。
【００７２】
シーケンサ１４は、以降のワード線ＷＬについても同様にフルシーケンス書き込み動作を繰り返し実行する。そして、シーケンサ１４は、第３８１番目〜第３８４番目の動作として、ワード線ＷＬ９５を選択し且つストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０を順に選択した、フルシーケンス書き込み動作を実行する。
【００７３】
１．３．４  プログラム動作における各配線の電圧
次に、プログラム動作時の各配線の電圧の一例について、図７を用いて説明する。図７の例は、１回のプログラムループにおけるプログラム動作を示している。
【００７４】
図７に示すように、時刻ｔ１において、センスアンプ１８は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ＢＬプリチャージを開始する。ロウデコーダ１６は、選択ブロックＢＬＫにおいて、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“選択ＳＧＤ”）に電圧ＶＳＤ１を印加する。電圧ＶＳＤ１は、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、ロウデコーダ１６は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“非選択ＳＧＤ”）に電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とさせる。また、ロウデコーダ１６は、選択ストリングユニットＳＵおよび非選択ストリングユニットＳＵの選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。またソース線ＳＬには、電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）が印加される。従って、非選択ストリングユニットＳＵは、選択トランジスタＳＴ１及びＳＴ２がオフ状態のため、フローティング状態になる。
【００７５】
時刻ｔ２において、ロウデコーダ１６は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＤ２を印加する。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルはフローティング状態となる。
【００７６】
時刻ｔ３において、ロウデコーダ１６は、選択ストリングユニットＳＵの各ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。
【００７７】
時刻ｔ４において、ロウデコーダ１６は、選択ストリングユニットＳＵの選択ワード線ＷＬに電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、電子を電荷蓄積層に注入するための高電圧である。
【００７８】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなる。その結果、電子が電荷蓄積層に注入されて、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴの閾値電圧が上昇される。
【００７９】
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなる。すると、ワード線ＷＬ等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴよりも小さくなる。その結果、電子が電荷蓄積層にほとんど注入されず、ビット線ＢＬ（“１”）に対応するメモリセルトランジスタＭＴの閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
【００８０】
時刻ｔ５において、ロウデコーダ１６は、ワード線ＷＬに電圧ＶＳＳを印加する。
【００８１】
時刻ｔ６において、リカバリ処理が実行され、プログラム動作は終了する。
【００８２】
１．４  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき詳述する。
【００８３】
例えば、書き込み動作において、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵでは、選択トランジスタＳＴ１及びＳＴ２をオフ状態とし、ＮＡＮＤストリングＮＳのチャネルをフローティング状態にする。この状態でワード線ＷＬに電圧ＶＰＡＳＳまた電圧ＶＰＧＭが印加されると、容量カップリングによりチャネル電位が上昇する。このとき、データ書き込み済みのメモリセルトランジスタＭＴでは、データ（閾値電圧）に応じてチャネル電位のばらつきが生じる。この電位差が大きい隣接トランジスタ間では、バンド間トンネル電流が発生しやすくなる。すると、ホットキャリアが電荷蓄積層に注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する現象が生じる（以下、「ディスターブ」と呼ぶ）。従って、非選択ストリングユニットＳＵのデータ書き込み済みのメモリセルトランジスタＭＴは、他のストリングユニットＳＵを選択した書き込み動作により、ディスターブを受ける。
【００８４】
データの書き込み順序と非選択ストリングユニットＳＵにおけるディスターブとの関係について、図８及び図９を用いて説明する。図８は比較例として、ワード線ＷＬに関わらず、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３の順に選択して書き込み動作を実行する場合のデータの書き込み順序及び“Ａ”レベルの閾値分布を示す。図９は、本実施形態を適用した場合のデータの書き込み順序及び“Ａ”レベルの閾値分布を示す。
【００８５】
図８に示すように、例えば、ワード線ＷＬ１及びストリングユニットＳＵ０を選択して５番目に書き込まれたメモリセルグループＭＣＧは、同一ワード線ＷＬを選択した他のストリングユニットＳＵへの書き込み動作、すなわち、第６番目〜第８番目の書き込み動作により３回のディスターブを受ける。同様に、ストリングユニットＳＵ１の第６番目に書き込まれたメモリセルグループＭＣＧは、第７番目及び第８番目の書き込み動作により２回のディスターブを受ける。ストリングユニットＳＵ２の第７番目に書き込まれたメモリセルグループＭＣＧは、第８番目の書き込み動作により１回のディスターブを受ける。ストリングユニットＳＵ３の第８番目に書き込まれたメモリセルグループＭＣＧは、順番が最後となるため、同一ワード線ＷＬを選択した他のストリングユニットＳＵへの書き込み動作によるディスターブを受けない。ワード線ＷＬに関わらずストリングユニットＳＵの選択順序が同じである場合、ストリングユニットＳＵによりディスターブを受ける回数が異なる。
【００８６】
従って、例えば、“Ａ”レベルの閾値分布図では、ディスターブを受ける回数が多いストリングユニットＳＵほど、閾値分布の上裾が拡がる傾向にある。すなわち、ストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０の順に、閾値分布の上裾が拡がる傾向にある。このように、ストリングユニットＳＵにより閾値分布にばらつきが生じると、最適な読み出し電圧が異なるため、ストリングユニットＳＵによりフェイルビット数が異なってくる。例えば、ストリングユニットＳＵ０にフェイルビットが集中し、ＥＣＣ処理により救済できないほどにフェイルビットが増加すると、誤読み出しとなり、データ読み出しの信頼性が劣化する。
【００８７】
これに対し、本実施形態に係る構成であれば、偶数番目のワード線ＷＬ（ＷＬ０、ＷＬ２、ＷＬ４、…）を選択した場合、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を順に選択し、奇数番目のワード線ＷＬ（ＷＬ１、ＷＬ３、ＷＬ５、…）を選択した場合、ストリングユニットＳＵ３、ＳＵ２、ＳＵ１、及びＳＵ０を順に選択することができる。これにより、他のストリングユニットＳＵから受けるディスターブの回数を平準化できる。具体例を図９に示す。図９の書き込み順序の模式図では、メモリセルグループＭＣＧを示す四角枠内に、他のストリングユニットＳＵの書き込む動作の際に受けるディスターブの回数を括弧書きで示している。
【００８８】
図９に示すように、ワード線ＷＬ１及びＷＬ２に着目すると、ストリングユニットＳＵ０において、第１番目に書き込まれるメモリセルグループＭＣＧがディスターブを受ける回数は３回であり、第８番目に書き込まれるメモリセルグループＭＣＧがディスターブを受ける回数は０回である。従って、この２つのメモリセルグループＭＣＧを合わせると、ストリングユニットＳＵ０では、合計３回のディスターブを受けている。他のストリングユニットＳＵも同様に、ディスターブを受ける回数は、それぞれ合計３回となる。このように、各ストリングユニットＳＵにおけるディスターブの影響を平準化できる。
【００８９】
また、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルグループＭＣＧへの書き込み動作により、ワード線ＷＬｉに接続されたメモリセルグループＭＣＧがディスターブの影響を受ける場合がある。
【００９０】
これに対し、本実施形態に係る構成では、ワード線ＷＬｉを選択した書き込み動作において０回のディスターブを受けるメモリセルグループＭＣＧと、ワード線ＷＬ（ｉ＋１）を選択した書き込み動作において３回のディスターブを受けるメモリセルグループＭＣＧとが同じストリングユニットＳＵに含まれる。すなわち、ワード線ＷＬｉを選択した書き込み動作が終了した後、同じストリングユニットＳＵを選択した状態でワード線ＷＬ（ｉ＋１）を選択した書き込み動作を開始している。より具体的には、例えば、ストリングユニットＳＵ３において、ワード線ＷＬ０を選択した第４番目の書き込み動作と、ワード線ＷＬ１を選択した第５番目の書き込み動作が実行される。これにより、ワード線ＷＬ（ｉ＋１）における書き込み動作によりワード線ＷＬｉに接続されたメモリセルグループＭＣＧが受けるディスターブの影響を平準化できる。
例えば、ストリングユニットＳＵ３の第４番目に書き込まれるメモリセルグループＭＣＧは、同じワード線ＷＬ０に接続された他のメモリセルグループＭＣＧへの書き込み動作によりディスターブを受ける回数は０回であるが、隣接するワード線ＷＬ１に接続された他のメモリセルグループＭＣＧから受けるディスターブの回数は、第５番目に書き込まれるメモリセルグループＭＣＧと同じ３回である。従って、第４番目に書き込まれるメモリセルグループＭＣＧにおいて、接続されたワード線ＷＬｉの他のメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数と、隣接するワード線ＷＬ（ｉ＋１）の他のストリングユニットＳＵのメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数との合計は３回である。他のストリングユニットＳＵのメモリセルグループＭＣＧも同様に、接続されたワード線ＷＬの他のメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数と、隣接するワード線ＷＬの他のストリングユニットＳＵのメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数との合計は３回である。
【００９１】
このように、１つのメモリセルグループＭＣＧにおいて、接続されたワード線ＷＬの他のメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数と、隣接するワード線ＷＬの他のストリングユニットＳＵのメモリセルグループＭＣＧへの書き込み動作により受けるディスターブの回数との合計回数を平準化できる。すなわち、ディスターブの影響を平準化できる。これにより、図９に示すように、ストリングユニットＳＵによる閾値分布の上裾のばらつきを低減できる。
【００９２】
従って、各ストリングユニットＳＵにおけるフェイルビット数を平準化できる。よって、誤読み出しを抑制し、半導体記憶装置の信頼性を向上できる。
【００９３】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるデータの書き込み順序について説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００９４】
２．１  データの書き込み順序
次に、データの書き込み順序について、図１０を用いて詳細に説明する。
【００９５】
図１０に示すように、本実施形態では、各ワード線ＷＬを選択した書き込み動作において、最初に選択されるストリングユニットＳＵをシフトさせる。
【００９６】
より具体的には、まず、シーケンサ１４は、第１番目〜第４番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０、ＳＵ２、ＳＵ３、及びＳＵ１を順に選択した、フルシーケンス書き込み動作を実行する。
【００９７】
次に、シーケンサ１４は、第５番目〜第８番目の動作として、ワード線ＷＬ１を選択し且つストリングユニットＳＵ１、ＳＵ３、ＳＵ０、及びＳＵ２を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットＳＵがＳＵ０からＳＵ１にシフトしている。
【００９８】
次に、シーケンサ１４は、第９番目〜第１２番目の動作として、ワード線ＷＬ２を選択し且つストリングユニットＳＵ２、ＳＵ０、ＳＵ１、及びＳＵ３を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットＳＵがＳＵ１からＳＵ２にシフトしている。
【００９９】
次に、シーケンサ１４は、第１３番目〜第１６番目の動作として、ワード線ＷＬ３を選択し且つストリングユニットＳＵ３、ＳＵ１、ＳＵ２、及びＳＵ０を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットＳＵがＳＵ２からＳＵ３にシフトしている。
【０１００】
次に、シーケンサ１４は、第１７番目〜第２０番目の動作として、ワード線ＷＬ４を選択し且つストリングユニットＳＵ０、ＳＵ２、ＳＵ３、及びＳＵ１を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットＳＵがＳＵ３からＳＵ０にシフトしている。
【０１０１】
シーケンサ１４は、以降のワード線ＷＬについても同様にフルシーケンス書き込み動作を繰り返し実行する。そして、シーケンサ１４は、第３８１番目〜第３８４番目の動作として、ワード線ＷＬ９５を選択し且つストリングユニットＳＵ１、ＳＵ２、ＳＵ０、及びＳＵ３順に選択した、フルシーケンス書き込み動作を実行する。
【０１０２】
すなわち、シーケンサ１４は、ワード線ＷＬ０からワード線ＷＬ９５に向かって、最初に書き込み動作を実行するストリングユニットＳＵを、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトさせている。従って、４つのストリングユニットＳＵに対応して４本のワード線ＷＬが１つのワード線グループとされ、このワード線グループ毎に選択されるストリングユニットＳＵの周期が繰り返されている。より具体的には、例えば、ワード線ＷＬ０〜ＷＬ３が１つのワード線グループに含まれる。以降のワード線ＷＬも同様である。
【０１０３】
次に、１つのワード線グループにおける書き込み動作の順序について、図１１を用いて説明する。
【０１０４】
図１１に示すように、１つのワード線グループがワード線ＷＬｉ〜ＷＬ（ｉ＋３）を含むとする。すると、ワード線ＷＬｉの場合、ストリングユニットＳＵ０、ＳＵ２、ＳＵ３、ＳＵ１の順序で、書き込みが実行される。ワード線ＷＬ（ｉ＋１）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ０からストリングユニットＳＵ１にシフトして、ストリングユニットＳＵ１、ＳＵ３、ＳＵ０、ＳＵ２の順序で、書き込みが実行される。ワード線ＷＬ（ｉ＋２）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ１からストリングユニットＳＵ２にシフトして、ストリングユニットＳＵ２、ＳＵ０、ＳＵ１、ＳＵ３の順序で、書き込みが実行される。ワード線ＷＬ（ｉ＋３）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ２からストリングユニットＳＵ３にシフトして、ストリングユニットＳＵ３、ＳＵ１、ＳＵ２、ＳＵ０の順序で、書き込みが実行される。
【０１０５】
２．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１０６】
３．変形例等
上記実施形態に係る半導体記憶装置は、第１及び第２メモリセル(MT0, MT1)並びに第１選択トランジスタ(ST1)を有する第１メモリストリング(NS)を含む第１メモリユニット(SU1)と、第３及び第４メモリセル(MT0, MT1)並びに第２選択トランジスタ(ST1)を有する第２メモリストリング(NS)を含む第２メモリユニット(SU2)と、第５及び第６メモリセル(MT0, MT1)並びに第３選択トランジスタ(ST1)を有する第３メモリストリング(NS)を含む第３メモリユニット(SU3)と、第１メモリセル(MT0)、第３メモリセル(MT0)、及び第５メモリセル(MT0)のゲートに接続された第１ワード線(WL0)と、第２メモリセル(MT1)、第４メモリセル(MT1)、及び第６メモリセル(MT1)のゲートに接続された第２ワード線(WL1)と、第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線(SGD1~SGD3)と、第１及び第２ワード線並びに第１乃至第３選択ゲート線に接続されたロウデコーダ(16)とを含む。書き込み動作において、第１メモリセル、第３メモリセル、第５メモリセル、第６メモリセル、第４メモリセル、第２メモリセルの順に書き込む。
【０１０７】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１０８】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１０９】
例えば、上記実施形態において、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面ＮＡＮＤ型フラッシュメモリでもよい。
【０１１０】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダ、１７…データレジスタ、１８…センスアンプ、２０…コントローラ、２１…ホストインターフェイス回路、２２…内蔵メモリ、２３…プロセッサ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…ＮＡＮＤインターフェイス回路、３０…ホスト機器。
【図１】
2019160379.tif 000003
【図２】
2019160379.tif 000004
【図３】
2019160379.tif 000005
【図４】
2019160379.tif 000006
【図５】
2019160379.tif 000007
【図６】
2019160379.tif 000008
【図７】
2019160379.tif 000009
【図８】
2019160379.tif 000010
【図９】
2019160379.tif 000011
【図１０】
2019160379.tif 000012
【図１１】
2019160379.tif 000013