(57)【要約】【課題】短チャネル効果を抑制することができるとともに、耐圧低下を防止することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】活性領域１０に、ハロー構造を構成する第４ｐ+型領域１４を有するトレンチゲート型ＭＯＳＦＥＴが設けられている。第４ｐ+型領域１４は、エッジ終端領域２０を覆う酸化膜マスク６１を用いてトレンチ７の側壁へ行う斜めイオン注入６２により形成される。この斜めイオン注入６２では、第４ｐ+型領域１４とともに、酸化膜マスク６１の開口部において半導体基板５０のおもて面の表面層に、半導体基板５０のおもて面から所定深さに、かつ半導体基板５０のおもて面に平行に第５ｐ+型領域１５が形成される。最外周の第５ｐ+型領域１５ａは、活性領域１０側から外側へ延在し中間領域３０で終端しており、第１ＪＴＥ領域４１に達していない。【選択図】図５
2019160899.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第２導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置された第１導電型層と、
前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して選択的に設けられた第２導電型の第２半導体領域と、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して選択的に設けられ、前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第１半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記第４半導体領域は、前記活性領域側から前記終端領域側へ延在し、前記終端領域よりも内側で終端していることを特徴とする半導体装置。
【請求項２】
前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第２導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置された第１導電型層と、
前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して選択的に設けられた第２導電型の第２半導体領域と、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して選択的に設けられ、前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第１半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を有し、
前記第４半導体領域は、前記活性領域側から前記終端領域へ延在し、最も内側の前記第５半導体領域の内部で終端していることを特徴とする半導体装置。
【請求項４】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第２導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置された第１導電型層と、
前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して選択的に設けられた第２導電型の第２半導体領域と、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して選択的に設けられ、前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第１半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記耐圧構造は、前記半導体基板のおもて面の表面層に設けられた第２導電型の第５半導体領域を有し、
前記第４半導体領域は、前記活性領域側から前記終端領域へ延在し、
前記第４半導体領域の前記終端領域に延在する部分は、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置されていることを特徴とする半導体装置。
【請求項５】
前記第１導電型層の内部に、前記第２半導体領域と離して選択的に設けられ、前記トレンチの底面を覆う第１の第２導電型領域と、
隣り合う前記トレンチの間において前記第１導電型層の内部に、前記トレンチと離して選択的に設けられた第２の第２導電型領域と、
をさらに備え、
前記第１の第２導電型領域は、前記活性領域から前記終端領域側へ延在し、前記第５半導体領域の内側に隣接することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程と、
前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程と、
活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程と、
前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程と、
を含み、
前記第８工程では、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成するとともに、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成し、
前記第４半導体領域を、前記活性領域側から前記終端領域側へ延在させて、前記終端領域よりも内側で終端させることを特徴とする半導体装置の製造方法。
【請求項７】
トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程と、
前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程と、
活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程と、
前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程と、
を含み、
前記第６工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を選択的に形成し、
前記第８工程では、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成するとともに、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成し、
前記第４半導体領域を、前記活性領域側から前記終端領域へ延在させ、最も内側の前記第５半導体領域の内部で終端させることを特徴とする半導体装置の製造方法。
【請求項８】
トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程と、
前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程と、
活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程と、
前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程と、
前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程と、
を含み、
前記第６工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に設けられた第２導電型の第５半導体領域を形成し、
前記第８工程では、
前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成するとともに、
前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成し、
前記第４半導体領域を、前記活性領域側から前記終端領域へ延在させ、
前記第４半導体領域の前記終端領域に延在させた部分を、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置することを特徴とする半導体装置の製造方法。
【請求項９】
前記第７工程では、前記酸化膜に、前記活性領域側から外側へ向かう方向に互いに離して複数の開口部を形成し、
前記第８工程では、前記半導体基板のおもて面の前記開口部に露出された表面層に、前記第４半導体領域の前記終端領域に延在させた部分を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、高耐圧、低オン抵抗、低損失、高温動作などを実現可能な半導体材料として期待される。ワイドバンドギャップ半導体を用いた半導体装置を高耐圧化した場合、オン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲むエッジ終端領域にも高電圧が印加され、電界が集中する。
【０００３】
半導体装置の耐圧は半導体装置の各部の不純物濃度、厚さおよび電界強度等によって決定されるが、半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。したがって、エッジ終端領域に電界が集中し、エッジ終端領域の破壊耐量を超える電気的負荷がかかった場合、エッジ終端領域で半導体装置が破壊に至る虞がある。すなわち、半導体装置の耐圧は、エッジ終端領域での破壊耐量に律速される。
【０００４】
エッジ終端領域の電界を緩和・分散させることで半導体装置全体の耐圧を向上させる構造として、エッジ終端領域に配置される接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造などの耐圧構造が公知である。一般的なＪＴＥ構造について、半導体材料を炭化珪素（ＳｉＣ）とした場合を例に説明する。
【０００５】
図１１は、従来の半導体装置の耐圧構造を示す断面図である。図１１に示す従来の半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１５０に、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を配置した活性領域１１０と、ＪＴＥ構造１４０を配置したエッジ終端領域１２０と、を備える。符号１３０は、活性領域１１０とエッジ終端領域１２０との間の領域（以下、中間領域とする）である。
【０００６】
活性領域１１０の縦型ＭＯＳＦＥＴには、構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。トレンチゲート構造は、半導体基板１５０のおもて面から所定深さで形成したトレンチ１０７の内部にゲート絶縁膜を介して埋め込んだゲート電極を有する構造（以下、ＭＯＳゲートとする）１１０ａである。半導体基板１５０は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層１５１，１５２を順にエピタキシャル成長させてなる。
【０００７】
エッジ終端領域１２０の全域にわたってｐ型炭化珪素層１５２が除去されることで、半導体基板１５０のおもて面にエッジ終端領域１２０を活性領域１１０よりも低くした（ドレイン側に凹ませた）段差１２１が形成されている。エッジ終端領域１２０において、段差１２１の底面１２１ａにはｎ-型炭化珪素層１５１が露出され、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ型領域（ここでは２つ。活性領域１１０側から符号１４１，１４２を付す）を隣接して配置したＪＴＥ構造１４０が設けられている。
【０００８】
これら２つのｐ型領域（以下、第１，２ＪＴＥ領域とする）１４１，１４２は、それぞれ、ｎ-型炭化珪素層１５１の、段差１２１の底面１２１ａに露出する部分に選択的に設けられている。第１ＪＴＥ領域１４１は、段差１２１の底面１２１ａにおいて活性領域１１０から延在するｐ+型領域１１１に接する。このＪＴＥ構造１４０で耐圧構造が構成される。ｎ-型ドリフト領域１０２は、ｎ-型炭化珪素層１５１の、ｎ型電流拡散領域１０３、ｐ+型領域１１１〜１１３および第１，２ＪＴＥ領域１４１，１４２以外の部分である。
【０００９】
また、トレンチゲート構造では、トレンチ１０７の側壁に沿って縦方向（深さ方向）にチャネル（ｎ型の反転層）が形成されるため、半導体基板のおもて面上に平板状に配置されたＭＯＳゲートを有するプレーナゲート構造に比べて短チャネル化が容易であり、ｐ型ベース領域１０４の厚さを薄くすることで短チャネル化が可能である。しかしながら、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層の影響（短チャネル効果の増大）により、ゲート閾値電圧が低下してしまう。
【００１０】
短チャネル効果の抑制は、ハロー（ＨＡＬＯ）構造を採用することで実現可能である。ハロー構造とは、ｐ型ベース領域１０４の内部に、トレンチ１０７と離してｐ+型領域（いわゆるハロー領域）を選択的に設けることで、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層を抑制した構造である。一般的なハロー構造を備えた従来の半導体装置の製造方法について説明する。図１２は、従来の半導体装置の製造途中の状態を示す断面図である。
【００１１】
図１２に示すように、まず、活性領域１１０において、半導体基板１５０のおもて面側に、所定の半導体領域（ＭＯＳゲート１１０ａを構成するトレンチ１０７に隣接して配置される各部等）を形成する。エッジ終端領域１２０において、半導体基板１５０のおもて面側に、第１，２ＪＴＥ領域１４１，１４２等の半導体領域、および、半導体基板１５０のおもて面の段差１２１を形成する。次に、活性領域１１０に、ＭＯＳゲート１１０ａを構成するトレンチ１０７を半導体基板１５０のおもて面から所定深さで形成する。
【００１２】
次に、半導体基板１５０のおもて面に対して所定の注入角度で斜めの方向から、トレンチ１０７の両側壁にそれぞれアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（以下、斜めイオン注入とする）１６１する。この斜めイオン注入１６１により、トレンチ１０７の側壁にセルフアラインに、トレンチ１０７の側壁から所定距離だけ離して、ｐ型ベース領域１０４の内部に、ハロー構造を構成するｐ+型領域１１４を選択的に形成する。図１２には、ｎ+型ソース領域１０５に接するｐ+型領域１１４を形成した場合を示す。
【００１３】
また、短チャネル効果を抑制したプレーナゲート型ＭＯＳＦＥＴとして、ｎ-型ソース領域の下部に、ソースからチャネル形成領域への不純物の広がりを抑制するｐ型ハロー領域を設けた装置が提案されている（例えば、下記特許文献１（第０２３４段落）参照。）。
【００１４】
また、短チャネル効果を抑制したトレンチゲート型ＭＯＳＦＥＴとして、ｐ型ベース領域の内部に、ゲート絶縁膜（ゲートトレンチ）から離して、高不純物濃度にｐ型不純物を含む領域を設けた装置が提案されている（例えば、下記特許文献２（第００７９，００９０段落、第１０，１２図）参照。）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１３−０１２６６９号公報
【特許文献２】特開２０１５−１５３８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述した従来の半導体装置の製造方法（図１２参照）では、ｐ+型領域１１４を形成するための斜めイオン注入１６１において、ｐ+型領域１１４の形成領域に対応した部分を開口したイオン注入用マスクを用いていない。その理由は、ｐ+型領域１１４の形成領域に、イオン注入用マスクの陰に隠れて部分的にｐ型不純物が注入されない箇所が生じる虞があるため、斜めイオン注入１６１の注入角度の制御やイオン注入用マスクの位置合わせが難しく、ｐ+型領域１１４の加工精度が低下するからである。
【００１７】
しかしながら、イオン注入用マスクを用いずに斜めイオン注入１６１を行うことで、ハロー構造を構成するｐ+型領域１１４とともに、半導体基板１５０のおもて面全域にわたって、半導体基板１５０のおもて面から所定深さに、半導体基板１５０のおもて面に平行にｐ+型領域１１５が形成される。このようにｐ+型領域１１５が活性領域１１０だけでなくエッジ終端領域１２０にも形成されることで、エッジ終端領域１２０で耐圧が低下し、半導体装置全体の耐圧が低下するという問題がある。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、短チャネル効果を抑制することができるとともに、耐圧低下を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。第２導電型層は、前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分であり、前記半導体基板のおもて面に露出されている。第１導電型層は、前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置されている。トレンチは、前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達する。前記トレンチの内部にゲート絶縁膜を介して、ゲート電極が設けられている。前記第２導電型層の内部に、前記トレンチの側壁に沿って、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して、第２導電型の第２半導体領域が選択的に設けられている。前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域を挟んで前記トレンチの側壁に対向する。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記半導体基板のおもて面に沿って延在する。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記終端領域において前記半導体基板のおもて面側に、耐圧構造が設けられている。第１電極は、前記第１半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。前記第４半導体領域は、前記活性領域側から前記終端領域側へ延在し、前記終端領域よりも前記内側で終端している。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を有することを特徴とする。
【００２１】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。第２導電型層は、前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分であり、前記半導体基板のおもて面に露出されている。第１導電型層は、前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置されている。トレンチは、前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達する。前記トレンチの内部にゲート絶縁膜を介して、ゲート電極が設けられている。前記第２導電型層の内部に、前記トレンチの側壁に沿って、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して、第２導電型の第２半導体領域が選択的に設けられている。前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域を挟んで前記トレンチの側壁に対向する。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記半導体基板のおもて面に沿って延在する。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記終端領域において前記半導体基板のおもて面側に、耐圧構造が設けられている。第１電極は、前記第１半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を有する。前記第４半導体領域は、前記活性領域側から前記終端領域へ延在し、最も内側の前記第５半導体領域の内部で終端している。
【００２２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。第２導電型層は、前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分であり、前記半導体基板のおもて面に露出されている。第１導電型層は、前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第２導電型層よりも前記半導体基板の裏面側に前記第２導電型層に接して配置されている。トレンチは、前記半導体基板のおもて面から前記第２導電型層を深さ方向に貫通して、前記第１導電型層に達する。前記トレンチの内部にゲート絶縁膜を介して、ゲート電極が設けられている。前記第２導電型層の内部に、前記トレンチの側壁に沿って、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第１半導体領域に接して、第２導電型の第２半導体領域が選択的に設けられている。前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域を挟んで前記トレンチの側壁に対向する。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記半導体基板のおもて面に沿って延在する。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記終端領域において前記半導体基板のおもて面側に、耐圧構造が設けられている。第１電極は、前記第１半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。前記耐圧構造は、前記半導体基板のおもて面の表面層に設けられた第２導電型の第５半導体領域を有する。前記第４半導体領域は、前記活性領域側から前記終端領域へ延在する。前記第４半導体領域の前記終端領域に延在する部分は、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置されている。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型層の内部に、前記第２半導体領域と離して、第１の第２導電型領域が選択的に設けられている。前記第１の第２導電型領域は、前記トレンチの底面を覆う。隣り合う前記トレンチの間において前記第１導電型層の内部に、前記トレンチと離して、第２の第２導電型領域が選択的に設けられている。前記第１の第２導電型領域は、前記活性領域から前記終端領域側へ延在し、前記第５半導体領域の内側に隣接することを特徴とする。
【００２４】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程を行う。次に、前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程を行う。次に、活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程を行う。前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程を行う。次に、前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程を行う。次に、前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程を行う。次に、少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程を行う。次に、前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程を行う。前記第８工程では、前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する。前記第３半導体領域の形成とともに、前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成する。前記第４半導体領域を、前記活性領域側から前記終端領域側へ延在させて、前記終端領域よりも内側で終端させる。
【００２５】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程を行う。次に、前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程を行う。次に、活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程を行う。前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程を行う。次に、前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程を行う。次に、前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程を行う。次に、少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程を行う。次に、前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程を行う。前記第６工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第２導電型の第５半導体領域を選択的に形成する。前記第８工程では、前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する。前記第３半導体領域の形成とともに、前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成する。前記第４半導体領域を、前記活性領域側から前記終端領域へ延在させ、最も内側の前記第５半導体領域の内部で終端させる。
【００２６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第１導電型層をエピタキシャル成長させる第１工程を行う。次に、前記第１導電型層の上に第２導電型層をエピタキシャル成長させることで、前記第２導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第２工程を行う。次に、活性領域において前記第２導電型層を深さ方向に貫通して前記第１導電型層に達する所定深さで前記トレンチを形成する第３工程を行う。前記第２導電型層の内部に、前記トレンチの側壁に沿って第１導電型の第１半導体領域を選択的に形成し、前記第２導電型層の、前記第１半導体領域よりも前記半導体基板の裏面側の部分を第２導電型の第２半導体領域として残す第４工程を行う。次に、前記活性領域の周囲を囲む終端領域において前記第２導電型層を除去し、前記半導体基板のおもて面に前記第１導電型層を露出させる第５工程を行う。次に、前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第６工程を行う。次に、少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第７工程を行う。次に、前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第２導電型不純物をイオン注入する第８工程を行う。前記第６工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に設けられた第２導電型の第５半導体領域を形成する。前記第８工程では、前記第２導電型層の内部に、前記第１半導体領域および前記第２半導体領域に接して、かつ前記第２半導体領域を挟んで前記トレンチの側壁に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する。前記第３半導体領域の形成とともに、前記第２導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成する。前記第４半導体領域を、前記活性領域側から前記終端領域へ延在させる。前記第４半導体領域の前記終端領域に延在させた部分を、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置する。
【００２７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、前記酸化膜に、前記活性領域側から外側へ向かう方向に互いに離して複数の開口部を形成する。前記第８工程では、前記半導体基板のおもて面の前記開口部に露出された表面層に、前記第４半導体領域の前記終端領域に延在させた部分を形成することを特徴とする。
【発明の効果】
【００２８】
本発明にかかる半導体装置および半導体装置の製造方法によれば、短チャネル効果を抑制することができるとともに、耐圧低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】図１の切断線Ａ−Ａ’におけるｐ型不純物濃度プロファイルを示す特性図である。
【図１０】図１の切断線Ａ−Ａ’におけるｐ型不純物濃度プロファイルを示す特性図である。
【図１１】従来の半導体装置の耐圧構造を示す断面図である。
【図１２】従来の半導体装置の製造途中の状態を示す断面図である。
【発明を実施するための形態】
【００３０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３１】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、活性領域１０に配置された複数の単位セル（素子の構成単位）のうちの最も外側（チップ（半導体基板５０）端部側）の単位セルからチップ端部までを示す。活性領域１０は、半導体装置がオン状態のときに電流が流れる領域である。
【００３２】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板（半導体チップ）５０に、縦型ＭＯＳＦＥＴを配置した活性領域１０と、ＪＴＥ構造４０を配置したエッジ終端領域２０と、を備える。エッジ終端領域２０は、活性領域１０とチップ（半導体基板５０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板５０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。符号３０は、活性領域１０とエッジ終端領域２０との間の領域（中間領域）である。
【００３３】
活性領域１０の縦型ＭＯＳＦＥＴには、例えば、構造的に低オン抵抗特性を得やすい一般的なトレンチゲート構造が採用されている。トレンチゲート構造は、半導体基板５０のおもて面から所定深さで形成したトレンチ７の内部にゲート絶縁膜８を介して埋め込んだゲート電極９を有する構造（以下、ＭＯＳゲートとする）１０ａである。活性領域１０は、最も外側に配置されたトレンチ７ａの中心間に挟まれた領域である。隣り合うトレンチ７間（メサ領域）には、縦型ＭＯＳＦＥＴのｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６が選択的に設けられている。
【００３４】
具体的には、半導体基板５０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層５１，５２を順にエピタキシャル成長させてなる。トレンチ７は、半導体基板５０のおもて面（ｎ-型炭化珪素層５１側の表面）から深さ方向にｐ型炭化珪素層５２を貫通してｎ-型炭化珪素層５１に達する。深さ方向とは、半導体基板５０のおもて面から裏面へ向かう方向である。ｎ-型炭化珪素層５１の、ｐ型炭化珪素層５２側の表面層には、ｐ型炭化珪素層５２（ｐ型ベース領域４）に接してｎ型領域（以下、ｎ型電流拡散領域とする）３が選択的に設けられている。
【００３５】
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ型電流拡散領域３は、例えば、トレンチ７の内壁（側壁および底面）を覆うように、活性領域１０において半導体基板５０のおもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、活性領域１０から中間領域３０へ延在し、中間領域３０で終端していてもよい。ｎ-型炭化珪素層５１の、ｎ型電流拡散領域３、後述する第１〜３ｐ+型領域１１〜１３、第１，２ＪＴＥ領域４１，４２およびｎ+型ストッパ領域４３以外の部分がｎ-型ドリフト領域２である。
【００３６】
ｎ型電流拡散領域３の内部には、第１〜３ｐ+型領域１１〜１３がそれぞれ選択的に設けられている。第１ｐ+型領域１１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側（ドレイン電極１８側）に深い位置に、ｐ型ベース領域４と離して配置され、かつトレンチ７の底面を覆う。第１ｐ+型領域１１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。
【００３７】
最も外側のトレンチ７ａの底面を覆う第１ｐ+型領域１１（以下、最外周の第１ｐ+型領域１１ａとする）は、後述する段差２１まで延在し、段差２１の底面２１ａに露出されている。段差２１の底面２１ａとは、段差２１の形成によりエッジ終端領域２０に新たに形成された、半導体基板５０のおもて面である。段差２１の底面２１ａに露出とは、段差２１の底面２１ａの表面層に後述するフィールド酸化膜２２に接するように配置されていることである。最外周の第１ｐ+型領域１１ａは、例えば、ｎ型電流拡散領域３および第３ｐ+型領域１３よりも外側へ延在している。
【００３８】
第２ｐ+型領域１２は、隣り合うトレンチ７間（メサ領域）に、第１ｐ+型領域１１およびトレンチ７と離して設けられ、かつｐ型ベース領域４に接する。第２ｐ+型領域１２は、例えば、第１ｐ+型領域１１と略同じ深さ位置に配置された部分１２ａと、ｐ型ベース領域４に接する部分１２ｂと、を深さ方向に隣接して配置した２層構造であってもよい。第２ｐ+型領域１２を当該部分１２ａ，１２ｂとの２層構造にする場合、これらの部分１２ａ，１２ｂは例えば同じ幅および不純物濃度であってもよい。
【００３９】
第３ｐ+型領域１３は、最外周の第１ｐ+型領域１１ａとｐ型炭化珪素層５２との間において、最も外側のトレンチ７ａから後述する段差２１まで延在し、段差２１の側壁２１ｂに露出されている。段差２１の側壁２１ｂとは、段差２１の形成により新たに形成されたｐ型炭化珪素層５２の側面であり、半導体基板５０のおもて面となる。段差２１の側壁２１ｂに露出とは、段差２１の側壁２１ｂの表面層にフィールド酸化膜２２に接するように配置されていることである。
【００４０】
第３ｐ+型領域１３は、例えば、ｎ型電流拡散領域３よりも外側へ延在している。また、第３ｐ+型領域１３は、最外周の第１ｐ+型領域１１ａおよびｐ型炭化珪素層５２に接する。すなわち、中間領域３０において、半導体基板５０のおもて面の表面層には、ドレイン側から最外周の第１ｐ+型領域１１ａ、第３ｐ+型領域１３およびｐ型炭化珪素層５２を深さ方向に順に隣接させたｐ型領域が設けられている。
【００４１】
ｎ型電流拡散領域３を設けずに、ｎ-型炭化珪素層５１の内部に第１〜３ｐ+型領域１１〜１３を選択的に設けてもよい。第１，２ｐ+型領域１１，１２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置に形成されていればよく、第１，２ｐ+型領域１１，１２のドレイン側の面の深さ位置は設計条件に合わせて種々変更可能である。
【００４２】
例えば、第１，２ｐ+型領域１１，１２のドレイン側の面は、トレンチ７の底面よりもドレイン側においてｎ型電流拡散領域３またはｎ-型ドリフト領域２の内部に位置していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に位置していてもよい。第１，２ｐ+型領域１１，１２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に位置することにより、トレンチ７の底面に沿った部分でゲート絶縁膜８に高電界が印加されることを防止することができる。
【００４３】
ｐ型炭化珪素層５２の内部には、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、トレンチ７の側壁のゲート絶縁膜８に接し、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｎ+型ソース領域５およびｐ++型コンタクト領域６のドレイン側の面は、ｐ型炭化珪素層５２の内部で終端している。ｐ++型コンタクト領域６は、深さ方向に第２ｐ+型領域１２に対向する。ｐ++型コンタクト領域６は、例えば、ｐ型炭化珪素層５２を深さ方向に貫通して第２ｐ+型領域１２に達していてもよい。
【００４４】
また、ｐ型炭化珪素層５２の内部には、トレンチ７の側壁付近に、トレンチ７の側壁から所定距離だけ離して、かつトレンチ７の側壁に略平行に、第４ｐ+型領域１４が設けられている。第４ｐ+型領域１４は、ｎ+型ソース領域５に接し、かつｎ型電流拡散領域３および第１，２ｐ+型領域１１，１２に接していない。ｐ型ベース領域４の、トレンチ７の側壁と第４ｐ+型領域１４との間の部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）である。
【００４５】
第４ｐ+型領域１４は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。第４ｐ+型領域１４を設けることで、低オン抵抗化を図るためにチャネル領域の厚さ（＝チャネル長）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。
【００４６】
さらに、ｐ型炭化珪素層５２の内部には、半導体基板５０のおもて面から所定深さに、半導体基板５０のおもて面に平行に、かつトレンチ７と離して第５ｐ+型領域１５が設けられている。第５ｐ+型領域１５は、例えば、同一のメサ領域においてｐ++型コンタクト領域６を挟んで隣り合う第４ｐ+型領域１４間にわたって設けられ、当該ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接する。第５ｐ+型領域１５は、活性領域１０および中間領域３０のみに配置され、エッジ終端領域２０に配置されない。
【００４７】
最も外側の第５ｐ+型領域１５（以下、最外周の第５ｐ+型領域１５ａとする）は、活性領域１０側から、段差２１の側壁２１ｂおよび底面２１ａにそれぞれ平行に、段差２１の底面２１ａに深さ方向に対向する位置まで延在している。最外周の第５ｐ+型領域１５ａは、段差２１の底面２１ａおよび側壁２１ｂから所定深さに配置されており、段差２１の底面２１ａおよび側壁２１ｂに露出されていない。最外周の第５ｐ+型領域１５ａの外側の端部は、中間領域３０で終端している。
【００４８】
ｐ型炭化珪素層５２の、ｎ+型ソース領域５、ｐ++型コンタクト領域６および第４，５ｐ+型領域１４，１５以外の部分がｐ型ベース領域４である。層間絶縁膜１６は、トレンチ７に埋め込まれたゲート電極９を覆うように、活性領域１０において半導体基板５０のおもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分（例えばエッジ終端領域２０と中間領域３０との境界付近）において、層間絶縁膜１６に開口されたコンタクトホールを介してゲート電極パッド（不図示）に電気的に接続されている。
【００４９】
ソース電極１７は、層間絶縁膜１６に開口されたコンタクトホールを介してｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、これらの領域に電気的に接続されている。また、ソース電極１７は、層間絶縁膜１６によってゲート電極９と電気的に絶縁されている。ソース電極１７は、フィールド酸化膜２２上に延在していてもよい。半導体基板５０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）には、活性領域１０からエッジ終端領域２０にわたってドレイン電極１８が設けられている。
【００５０】
エッジ終端領域２０には、エッジ終端領域２０の全域にわたってｐ型炭化珪素層５２が除去されることで、半導体基板５０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした（ドレイン側に凹ませた）段差２１が形成されている。エッジ終端領域２０から中間領域３０の外側の部分までｐ型炭化珪素層５２を除去して、エッジ終端領域２０から中間領域３０まで段差２１が延在していてもよい。すなわち、段差２１の側壁２１ｂが中間領域３０に位置していてもよい。
【００５１】
段差２１の底面２１ａの、活性領域１０側には、上述したように活性領域１０側から延在する最外周の第１ｐ+型領域１１ａが露出されている。段差２１の底面コーナー部２１ｃは、最外周の第１ｐ+型領域１１ａに覆われている。段差２１の底面コーナー部２１ｃとは、段差２１の底面２１ａと側壁２１ｂとの境界である。段差２１の底面２１ａの、最外周の第１ｐ+型領域１１ａよりも外側には、ｎ-型ドリフト領域２が露出されている。
【００５２】
ｎ-型ドリフト領域２の、段差２１の底面２１ａに露出する部分の表面層には、外側に配置されるほど不純物濃度を低くした複数のｐ型領域（ここでは２つ。以下、活性領域１０側から第１，２ＪＴＥ領域４１，４２とする）を隣接して配置したＪＴＥ構造４０が設けられている。第１，２ＪＴＥ領域４１，４２は、最外周の第１ｐ+型領域１１ａよりも不純物濃度が低い。第１ＪＴＥ領域４１は、最外周の第１ｐ+型領域１１ａよりも外側に配置され、最外周の第１ｐ+型領域１１ａに隣接している。
【００５３】
第２ＪＴＥ領域４２は、第１ＪＴＥ領域４１よりも外側に配置され、第１ＪＴＥ領域４１に隣接している。このＪＴＥ構造４０で耐圧構造が構成される。ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域４とｎ型電流拡散領域３との間のｐｎ接合から外側に向かって伸びる空乏層が、第１，２ＪＴＥ領域４１，４２の両方に広がる。エッジ終端領域２０での耐圧は、第１，２ＪＴＥ領域４１，４２とｎ-型ドリフト領域２とのｐｎ接合で確保される。
【００５４】
また、ｎ-型ドリフト領域２の、段差２１の底面２１ａに露出する部分の表面層には、第２ＪＴＥ領域４２よりも外側において、第２ＪＴＥ領域４２と離して、ｎ+型ストッパ領域４３が選択的に設けられている。ｎ+型ストッパ領域４３は、半導体基板５０の側面（すなわちチップ端部）に露出されている。エッジ終端領域２０および中間領域３０において、半導体基板５０のおもて面はフィールド酸化膜２２に覆われている。
【００５５】
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型ドレイン領域となるｎ+型出発基板１を用意する。次に、ｎ+型出発基板１のおもて面に、ｎ-型炭化珪素層５１をエピタキシャル成長させる。次に、ｎ-型炭化珪素層５１の内部の所定深さに、一般的な方法（イオン注入等）により第１〜３ｐ+型領域１１〜１３およびｎ型電流拡散領域３をそれぞれ選択的に形成する。
【００５６】
次に、ｎ-型炭化珪素層５１上に、ｐ型炭化珪素層５２をエピタキシャル成長させる。これにより、ｎ+型出発基板１上にｎ-型炭化珪素層５１およびｐ型炭化珪素層５２を順に堆積した炭化珪素基板（半導体ウエハ）５０が形成される。次に、ｐ型炭化珪素層５２を深さ方向に貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域１１に達するトレンチ７を形成する。次に、ｐ型炭化珪素層５２の内部の所定位置に、一般的な方法（イオン注入等）によりｎ+型ソース領域５およびｐ++型コンタクト領域６をそれぞれ選択的に形成する。ｐ型炭化珪素層５２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。
【００５７】
次に、図３に示すように、エッジ終端領域２０の全域にわたってｐ型炭化珪素層５２をエッチングにより除去してｎ-型炭化珪素層５１を露出させることで、半導体基板５０のおもて面に段差２１を形成する。これにより、段差２１の底面２１ａの活性領域１０側および段差２１の底面コーナー部２１ｃに最外周の第１ｐ+型領域１１ａが露出される。段差２１の側壁２１ｂに、ｐ型ベース領域４および第３ｐ+型領域１３が露出される。このとき、例えば等方性エッチングにより段差２１を形成することで、段差２１の側壁２１ｂの底面２１ａに対する角度θ１が鈍角となる斜度をつけてもよい。
【００５８】
次に、図４に示すように、ｎ-型炭化珪素層５１の、段差２１の底面２１ａに露出させた部分の表面層の所定位置に、一般的な方法（イオン注入等）により第１，２ＪＴＥ領域４１，４２およびｎ+型ストッパ領域４３をそれぞれ選択的に形成する。ｎ-型炭化珪素層５１の、第１〜３ｐ+型領域１１〜１３、ｎ型電流拡散領域３、第１，２ＪＴＥ領域４１，４２およびｎ+型ストッパ領域４３以外の部分がｎ-型ドリフト領域２となる。
【００５９】
次に、図５に示すように、エッジ終端領域２０において段差２１の底面２１ａを覆う酸化膜マスク６１を形成する。すなわち、酸化膜マスク６１の開口部には、活性領域１０から段差２１の底面コーナー部２１ｃまでが露出される。次に、半導体基板５０のおもて面に対して所定の注入角度±θ２で斜めの方向から、トレンチ７の両側壁にそれぞれアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（斜めイオン注入）６２する。トレンチ７の両側壁それぞれに異なる条件の複数回（複数段）の斜めイオン注入６２を行ってもよい。
【００６０】
この斜めイオン注入６２により、トレンチ７の側壁にセルフアラインに、トレンチ７の側壁から所定距離だけ離して、ｐ型ベース領域４の内部に第４ｐ+型領域１４を選択的に形成する。第４ｐ+型領域１４の、トレンチ７の側壁からの距離は、斜めイオン注入６２の注入角度θ２や加速エネルギーにより調整可能である。また、この斜めイオン注入６２により、第４ｐ+型領域１４とともに、酸化膜マスク６１の開口部において半導体基板５０のおもて面の表面層に、半導体基板５０のおもて面から所定深さに、かつ半導体基板５０のおもて面に平行に第５ｐ+型領域１５が形成される。
【００６１】
図５には、トレンチ７の一方の側壁（右側の側壁）に所定の注入角度（＋θ２）で斜めイオン注入６２を行っている状態を示し、トレンチ７の他の側壁（左側の側壁）に注入角度（−θ２）で斜めイオン注入６２を行っている状態を図示省略する（図６〜８においても同様）。トレンチ７の他の側壁に斜めイオン注入６２を行っている状態は、図５において斜めイオン注入６２を示す「左上から右下に向かう矢印」を、「右上から左下へ向かう矢印」に変更したものとなる。
【００６２】
この斜めイオン注入６２時、第５ｐ+型領域１５はトレンチ７の側壁にまで延在するように形成される。このため、この斜めイオン注入６２の後に、ｎ+型ソース領域５の、トレンチ７の側壁に沿った部分で、かつ斜めイオン注入６２によりｐ型に反転した部分を、半導体基板５０のおもて面に対して注入角度を０度以上６０度以下程度とした方向からのイオン注入によりｎ+型に反転させる。
【００６３】
次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。イオン注入で形成したすべての領域とは、ｎ型電流拡散領域３、ｎ+型ソース領域５、ｐ++型コンタクト領域６、第１〜５ｐ+型領域１１〜１５、第１，２ＪＴＥ領域４１，４２およびｎ+型ストッパ領域４３である。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１６、コンタクトホール、ソース電極１７およびドレイン電極１８を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
【００６４】
以上、説明したように、実施の形態１によれば、エッジ終端領域を酸化膜マスクで覆った状態で、ハロー構造を構成する第４ｐ+型領域を形成するための斜めイオン注入を行う。このため、斜めイオン注入により、第４ｐ+型領域とともに形成され、半導体基板のおもて面から所定深さに、半導体基板のおもて面に平行に配置される第５ｐ+型領域がエッジ終端領域に形成されない。これにより、エッジ終端領域の電位が例えばＪＴＥ構造のみで得られる電位から変動しない。斜めイオン注入によりハロー構造を構成する第４ｐ+型領域を形成して短チャネル効果を抑制することができるとともに、斜めイオン注入によるエッジ終端領域の耐圧低下を防止することができる。
【００６５】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、最外周の第５ｐ+型領域１５ｃの、活性領域１０側から外側へ延在する幅を狭くした点である。実施の形態２において、最外周の第５ｐ+型領域１５ｃは、活性領域１０側から段差２１に達しないように設けられている。
【００６６】
図６に示すように、実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、斜めイオン注入６２に用いる酸化膜マスク６３を、段差２１の底面２１ａおよび側壁２１ｂを覆うように形成すればよい。
【００６７】
以上、説明したように、実施の形態２によれば、最外周の第５ｐ+型領域が活性領域側から外側へ延在する幅を狭くした場合においても、実施の形態１と同様の効果を得ることができる。
【００６８】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図７は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、最外周の第５ｐ+型領域１５ｄの外側の端部をエッジ終端領域２０まで延在させて、ＪＴＥ構造４０の第１ＪＴＥ領域４１の内部で終端させた点である。
【００６９】
図７に示すように、実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、斜めイオン注入６２に用いる酸化膜マスク６４を、チップ端部からＪＴＥ構造４０の第１ＪＴＥ領域４１のチップ端部側の一部までを覆うように形成すればよい。すなわち、斜めイオン注入６２時、酸化膜マスク６４の開口部には、活性領域１０から、第１ＪＴＥ領域４１の活性領域１０側の一部までが露出される。
【００７０】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、最外周の第５ｐ+型領域の外側の端部を、ＪＴＥ構造を構成する最も活性領域側のＪＴＥ領域の内部で終端させる。これにより、ＪＴＥ構造を構成する最も活性領域側のＪＴＥ領域の不純物濃度を高くすることができる。このため、エッジ終端領域の幅を変えない場合には、エッジ終端領域の耐圧を向上させることができ、エッジ終端領域の耐圧を変えない場合には、エッジ終端領域を短縮することができる。
【００７１】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図８は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、最外周の第５ｐ+型領域１５ｅの外側の部分１５ｆで、フローティングのｐ+型領域であるフィールドリミッティングリング（ＦＬＲ）を構成した点である。
【００７２】
具体的には、実施の形態４においては、ｎ-型ドリフト領域２の、段差２１の底面２１ａに露出する部分の表面層に、ＪＴＥ構造に代えてｐ型領域４４が設けられている。ｐ型領域４４は、最外周の第１ｐ+型領域１１ａよりも外側に配置され、最外周の第１ｐ+型領域１１ａに隣接している。最外周の第５ｐ+型領域１５ｅは、活性領域１０側からｐ型領域４４の内部まで延在し、例えばｐ型領域４４よりも外側で終端している。
【００７３】
最外周の第５ｐ+型領域１５ｅの外側の部分１５ｆはｐ型領域４４の内部において複数に分離されている。最外周の第５ｐ+型領域１５ｅの外側の部分１５ｆの、分離された各部１５ｆ−１〜１５ｆ−４間の間隔は外側に配置されるほど広くなっていてもよい。最外周の第５ｐ+型領域１５ｅの外側の部分１５ｆの、分離された各部１５ｆ−１〜１５ｆ−４は、フィールドリミッティングリングを構成する。
【００７４】
実施の形態４にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、斜めイオン注入６２に用いる酸化膜マスク６５に、最外周の第５ｐ+型領域１５ｅの外側の部分１５ｆの分離された各部１５ｆ−１〜１５ｆ−４の形成領域にそれぞれ対応した開口部６５−１〜６５−４を形成すればよい。
【００７５】
以上、説明したように、実施の形態４によれば、最外周の第５ｐ+型領域１５ｅの外側の部分でフィールドリミッティングリングを構成した場合においても、実施の形態１〜３と同様の効果を得ることができる。
【００７６】
（実施例）
次に、斜めイオン注入６２により形成される第５ｐ+型領域１５のｐ型不純物濃度プロファイルについて検証した。図９，１０は、図１の切断線Ａ−Ａ’におけるｐ型不純物濃度プロファイルを示す特性図である。図９，１０には、最外周の第５ｐ+型領域１５ａの、半導体基板５０のおもて面から深さ方向のｐ型不純物濃度プロファイルを示す。図９，１０の横軸は半導体基板５０のおもて面からの深さであり、縦軸は最外周の第５ｐ+型領域１５ａのドーピング濃度である。
【００７７】
図９，１０は、上述した実施の形態１にかかる半導体装置の製造方法において、斜めイオン注入６２の注入角度θ２をそれぞれ４５度および６０度としたときの最外周の第５ｐ+型領域１５ａのｐ型不純物のドーピング濃度プロファイルである。図９，１０に示す各試料ともに、トレンチ７の両側壁それぞれに２段の斜めイオン注入６２を行って第５ｐ+型領域１５を形成している。
【００７８】
２段の斜めイオン注入６２のうち、１段目の斜めイオン注入６２は、ドーパントをアルミニウムとし、加速エネルギーを３２０ｋｅＶとし、ドーズ量を３．５×１０12／ｃｍ2とした。２段目の斜めイオン注入６２は、ドーパントをアルミニウムとし、加速エネルギーを２６０ｋｅＶとし、ドーズ量を２．５×１０12／ｃｍ2とした。
【００７９】
図９，１０に示す結果より、斜めイオン注入６２により半導体基板５０のおもて面付近の不純物濃度が１．０×１０17／ｃｍ3程度まで高くなることが確認された。本発明においては、エッジ終端領域２０における半導体基板５０のおもて面付近の不純物濃度が、エッジ終端領域２０全域にわたって一様に１．０×１０17／ｃｍ3程度となることを防止することができる。したがって、エッジ終端領域２０での耐圧低下を防止するにあたって、本発明が有用であることが確認された。
【００８０】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００８１】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、ハロー構造を備えたトレンチゲート構造のＭＯＳ型半導体装置に有用である。
【符号の説明】
【００８２】
１  ｎ+型出発基板
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
４  ｐ型ベース領域
５  ｎ+型ソース領域
６  ｐ++型コンタクト領域
７，７ａ  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  活性領域
１１，１１ａ  第１ｐ+型領域
１２  第２ｐ+型領域
１２ａ，１２ｂ  第２ｐ+型領域の一部
１３  第３ｐ+型領域
１４  第４ｐ+型領域
１５  第５ｐ+型領域
１５ａ，１５ｃ〜１５ｅ  最外周の第５ｐ+型領域
１５ｆ  最外周の第５ｐ+型領域の外側の部分
１５ｆ−１〜１５ｆ−４  最外周の第５ｐ+型領域の外側の、フィールドリミッティングリングを構成する各部
１６  層間絶縁膜
１７  ソース電極
１８  ドレイン電極
２０  エッジ終端領域
２１  半導体基板のおもて面の段差
２１ａ  段差の底面
２１ｂ  段差の側壁
２１ｃ  段差の底面コーナー部
２２  フィールド酸化膜
３０  中間領域
４０  ＪＴＥ構造
４１  第１ＪＴＥ領域
４２  第２ＪＴＥ領域
４３  ｎ+型ストッパ領域
４４  ｐ型領域
５０  半導体基板
５１  ｎ-型炭化珪素層
５２  ｐ型炭化珪素層
６１，６３〜６５  酸化膜マスク
６２  第４，５ｐ+型領域を形成するための斜めイオン注入
６５−１〜６５−４  酸化膜マスクの開口部
θ１  段差の側壁の底面に対する角度
θ２  斜めイオン注入の注入角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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