(57)【要約】【課題】セルの集積密度を向上させる。【解決手段】一実施形態の磁気記憶装置は、磁気抵抗効果素子と、セレクタと、を含む第１メモリセルを備える。上記セレクタは、チタン（Ｔｉ）、ゲルマニウム（Ｇｅ）、及びテルル（Ｔｅ）を含む。【選択図】図９
2019160981.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子と、セレクタと、を含む第１メモリセルを備え、
前記セレクタは、チタン（Ｔｉ）、ゲルマニウム（Ｇｅ）、及びテルル（Ｔｅ）を含む、
磁気記憶装置。
【請求項２】
前記セレクタは、５ａｔ％〜３０ａｔ％の原子比率でゲルマニウム（Ｇｅ）を含む、請求項１記載の磁気記憶装置。
【請求項３】
前記セレクタは、２ａｔ％〜１０ａｔ％の原子比率でチタン（Ｔｉ）を含む、請求項２記載の磁気記憶装置。
【請求項４】
前記セレクタは、アモルファス構造を有する、請求項３記載の磁気記憶装置。
【請求項５】
前記セレクタは、
２端子間スイッチ素子を含み、
１．０Ｖ〜２．０Ｖの閾値電圧を有する、
請求項１記載の磁気記憶装置。
【請求項６】
前記セレクタは、２端子間スイッチ素子を含み、
前記セレクタがスナップバックした際の前記セレクタの電圧降下の変化量は、０Ｖ〜１．３Ｖである、
請求項１記載の磁気記憶装置。
【請求項７】
前記第１メモリセルは、
前記セレクタの下面上に設けられた第１バリア材と、
前記セレクタの上面上に設けられた第２バリア材と、
を更に含む、請求項１記載の磁気記憶装置。
【請求項８】
前記第１バリア材及び前記第２バリア材は、炭素（Ｃ）を含む、請求項７記載の磁気記憶装置。
【請求項９】
前記第１メモリセルは、前記セレクタの側面上に設けられた絶縁体を更に含む、請求項１記載の磁気記憶装置。
【請求項１０】
前記絶縁体は、窒化ケイ素（ＳｉＮ）を含む、請求項９記載の磁気記憶装置。
【請求項１１】
前記セレクタは、前記磁気抵抗効果素子の下方に設けられた、請求項１記載の磁気記憶装置。
【請求項１２】
前記磁気抵抗効果素子と、前記セレクタと、を含む第２メモリセルを更に備え、
前記第１メモリセルは、第１導電体と第２導電体との間を電気的に接続可能であり、
前記第２メモリセルは、前記第２導電体と第３導電体との間を電気的に接続可能であり、
前記第２メモリセルは、前記第１メモリセルの上方に設けられた、
請求項１１記載の磁気記憶装置。
【請求項１３】
前記磁気抵抗効果素子と、前記セレクタと、を含み、前記第１メモリセルと同一のレイヤに設けられた第２メモリセルを更に備え、
前記第１メモリセルは、第１導電体と第２導電体との間を電気的に接続可能であり、
前記第２メモリセルは、前記第１導電体と第３導電体との間を電気的に接続可能であり、
前記第１メモリセルの前記セレクタと、前記第２メモリセルの前記セレクタとは、物理的に連続する１つの材料に含まれる、
請求項１記載の磁気記憶装置。
【請求項１４】
前記磁気抵抗効果素子と、前記セレクタと、を含み、前記第１メモリセル及び前記第２メモリセルと同一のレイヤに設けられた第３メモリセルを更に備え、
前記第３メモリセルは、第４導電体と前記第２導電体との間を電気的に接続可能であり、
前記第１メモリセルのセレクタと、前記第２メモリセルの前記セレクタと、前記第３メモリセルの前記セレクタとは、物理的に連続する１つの材料に含まれる、
請求項１３記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−４９４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
セルの集積密度を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の磁気記憶装置は、磁気抵抗効果素子と、セレクタと、を含む第１メモリセルを備える。上記セレクタは、チタン（Ｔｉ）、ゲルマニウム（Ｇｅ）、及びテルル（Ｔｅ）を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
【図５】第１実施形態に係る磁気記憶装置のメモリセルの特性を説明するためのダイアグラム。
【図６】第１実施形態に係る磁気記憶装置のメモリセルの選択動作を説明するための模式図。
【図７】第１実施形態に係る磁気記憶装置のメモリセルの製造方法を説明するための模式図。
【図８】第１実施形態に係る磁気記憶装置のメモリセルの製造方法を説明するための模式図。
【図９】第１実施形態に係る磁気記憶装置のメモリセルの製造方法を説明するための模式図。
【図１０】第１実施形態に係る磁気記憶装置のメモリセルの製造方法を説明するための模式図。
【図１１】第１実施形態に係る磁気記憶装置のセレクタのアニーリング処理後における特性を説明するためのダイアグラム。
【図１２】第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１３】第３実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を記憶素子として用いた、垂直磁化方式による磁気記憶装置である。
【０００９】
１．１  構成について
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
【００１０】
１．１．１  磁気記憶装置の構成について
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、行（row）、及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【００１２】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【００１３】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【００１４】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【００１５】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
【００１６】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【００１７】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【００１８】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【００１９】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【００２０】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの種類（ＷＬａ及びＷＬｂ）に分類されて示されている。
【００２１】
図２に示すように、メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…ＷＬａ＜Ｍ＞）及びＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…ＷＬｂ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣａ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬａ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｂ＜ｉ、ｊ＞は、ワード線ＷＬｂ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【００２２】
なお、添え字の“ａ”及び“ｂ”はそれぞれ、例えば、ビット線ＢＬに対して下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
【００２３】
メモリセルＭＣａ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬａ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪａ＜ｉ、ｊ＞を含む。メモリセルＭＣｂ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｂ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｂ＜ｉ、ｊ＞を含む。
【００２４】
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
【００２５】
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
【００２６】
次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る磁気記憶装置のメモリセルアレイについての、ワード線に沿う断面構造の一例を示している。
【００２７】
図３に示すように、磁気記憶装置１は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。Ｘ方向とＹ方向とは、例えば、直交する。
【００２８】
半導体基板２０の上部には、例えば、ワード線ＷＬａとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。半導体基板２０の残りの領域上には、例えば、導電体２１の高さまで図示しない絶縁体が設けられる。
【００２９】
導電体２１の上部には、セレクタＳＥＬａに含まれる材料の拡散を防止する複数のバリア材２２が設けられる。バリア材２２は、例えば、炭素（Ｃ）を含む。Ｘ方向に沿って並んで設けられた複数のバリア材２２は、１つの導電体２１に共通接続される。複数のバリア材２２の各々の上部には、セレクタＳＥＬａとして機能する素子２３が設けられる。
【００３０】
素子２３は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。素子２３は、カルコゲナイド（chalcogenide）材料を含む。より具体的には、素子２３は、チタン（Ｔｉ）がドープされたテルル化ゲルマニウム（ＧｅＴｅ）を含む。以下の説明では、「チタン（Ｔｉ）がドープされたテルル化ゲルマニウム（ＧｅＴｅ）」は、便宜的に、「チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）」とも表記する。また、素子２３は、通常状態（例えば、電圧が印加されていない状態）において、アモルファス構造を有する。素子２３は他にも、Ｂ（ボロン）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｓｉ（ケイ素）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、Ａｓ（ヒ素）、Ｐ（リン）、及びＳｂ（アンチモン）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００３１】
素子２３に含まれるゲルマニウム（Ｇｅ）の原子比率は、例えば、５〜３０ａｔ％であることが望ましく、より望ましくは、１０〜２０ａｔ％であることが望ましい。これにより、素子２３は、磁気抵抗効果素子ＭＴＪを適切に選択し得るセレクタＳＥＬとしての電流−電圧特性を備えることができる。加えて、素子２３に含まれるチタン（Ｔｉ）の原子比率は、例えば、２〜１０ａｔ％であることが望ましく、より望ましくは、４〜８ａｔ％であることが望ましい。これにより、素子２３は、磁気抵抗効果素子ＭＴＪの製造の際のアニーリング処理によって加熱されても、２端子間スイッチ素子としての機能を喪失しない（セレクタＳＥＬが破壊されない）程度の熱特性を備えることができる。なお、素子２３の原子比率については、例えば、走査透過型電子顕微鏡（ＳＴＥＭ−ＥＤＸ：Scanning transmission electron microscope- energy dispersive X-ray spectrometry）を用いることによって測定可能である。素子２３の具体的な特性の詳細については、後述する。
【００３２】
複数の素子２３の各々の上部には、セレクタＳＥＬａに含まれる材料の拡散を防止するバリア材２４が設けられる。バリア材２４は、例えば、バリア材２２と同様、炭素（Ｃ）を含む。複数のバリア材２４の各々の上部には、磁気抵抗効果素子ＭＴＪａとして機能する素子２５が設けられる。素子２５の詳細については、後述する。
【００３３】
導電体２１の上部のうちバリア材２２が設けられていない面上と、Ｚ方向に沿ってこの順に積層されたバリア材２２、素子２３、バリア材２４、及び素子２５の側面上とには、例えば、絶縁体２６が設けられる。絶縁体２６は、セレクタＳＥＬａに含まれる材料の拡散を防止する機能を有し、例えば、窒化ケイ素（ＳｉＮ）を含む。なお、絶縁体２６は、窒化ケイ素（ＳｉＮ）の層を設ける手法に限らず、各層の側面上を窒化させる手法によって設けられてもよい。絶縁体２６上には、例えば、素子２５の高さまで絶縁体２７が設けられる。絶縁体２７は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００３４】
複数の素子２５の各々の上部には、ビット線ＢＬとして機能する導電体２８が設けられる。複数の導電体２８は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。Ｘ方向に沿って並んで設けられた複数の導電体２８の各々は、Ｙ方向に沿って並んで設けられた複数の素子２５（一部は図示せず）と共通接続される。絶縁体２６及び２７の上面の残りの領域上には、例えば、導電体２８の高さまで絶縁体２９が設けられる。
【００３５】
複数の導電体２８の各々の上部には、セレクタＳＥＬｂに含まれる材料の拡散を防止する複数のバリア材３０が設けられる。Ｙ方向に沿って並んで設けられた複数のバリア材３０は、１つの導電体２８に共通接続される。バリア材３０は、例えば、炭素（Ｃ）を含む。複数のバリア材３０の各々の上部には、セレクタＳＥＬｂとして機能する素子３１が設けられる。素子３１は、例えば、上述の素子２３と同様に、チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）を含む。複数の素子３１の各々の上部には、セレクタＳＥＬｂに含まれる材料の拡散を防止するバリア材３２が設けられる。バリア材３２は、例えば、素子３０と同様、炭素（Ｃ）を含む。複数のバリア材３２の各々の上部には、磁気抵抗効果素子ＭＴＪｂとして機能する素子３３が設けられる。素子３３の詳細については、素子２５と共に後述する。
【００３６】
導電体２８の上部のうちバリア材３０が設けられていない面上と、絶縁体２９の上部と、Ｚ方向に沿ってこの順に積層されたバリア材３０、素子３１、バリア材３２、及び素子３３の側面上とには、例えば、絶縁体３４が設けられる。絶縁体３４は、セレクタＳＥＬｂに含まれる材料の拡散を防止する機能を有し、例えば、絶縁体２６と同様、窒化ケイ素（ＳｉＮ）を含む。絶縁体３４上には、素子３３の高さまで絶縁体３５が設けられる。絶縁体３５は、例えば、絶縁体２７と同様、二酸化ケイ素（ＳｉＯ２）を含む。
【００３７】
複数の素子３３の各々の上部には、ワード線ＷＬｂとして機能する導電体３６が設けられる。複数の導電体３６は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。Ｙ方向に沿って並んで設けられた複数の導電体３６の各々は、Ｘ方向に沿って並んで設けられた複数の素子３３と共通接続される。絶縁体３４及び３５の上面の残りの領域上には、例えば、導電体３６の高さまで図示しない絶縁体が設けられる。
【００３８】
以上のように構成されることにより、メモリセルアレイ１０は、１つのビット線ＢＬと１つのワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能なクロスポイント型の構造がＺ方向に積層された構造（積層クロスポイント型構造）を有する。
【００３９】
１．１．３  磁気抵抗効果素子の構成について
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図４を用いて説明する。図４は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子をＸＺ平面に沿って切った断面図の一例である。
【００４０】
図４に示すように、素子２５及び３３は、参照層ＲＬ（Reference layer）として機能する強磁性体４１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体４２、及び記憶層ＳＬ（Storage layer）として機能する強磁性体４３を含む。強磁性体４１、非磁性体４２、及び強磁性体４３は、磁気トンネル接合を構成している。
【００４１】
素子２５は、例えば、ワード線ＷＬａ側からビット線ＢＬ側に向けて（Ｚ軸方向に）強磁性体４１、非磁性体４２、及び強磁性体４３の順に、複数の材料が積層される。素子３３は、例えば、ビット線ＢＬ側からワード線ＷＬｂ側に向けて（Ｚ軸方向に）強磁性体４１、非磁性体４２、及び強磁性体４３の順に、複数の材料が積層される。素子２５及び３３は、例えば、強磁性体４１及び４３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子として機能する。
【００４２】
強磁性体４１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４１は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含む。強磁性体４１の磁化方向は、固定されており、図４の例では、強磁性体４３の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体４３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【００４３】
非磁性体４２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。
【００４４】
強磁性体４３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。
【００４５】
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬにスピントルクを注入し、記憶層ＳＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【００４６】
磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は小さくなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００４７】
また、磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、データ“０”を書込む際の書込み電流より大きい書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は大きくなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００４８】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００４９】
１．１．４  メモリセルの電流−電圧特性について
次に、第１実施形態に係る磁気記憶装置のメモリセルの電流−電圧特性（ＩＶ特性とも言う。）について、図５を用いて説明する。
【００５０】
図５は、第１実施形態に係る磁気記憶装置のメモリセルのＩＶ特性を説明するためのダイアグラムである。図５では、横軸に電圧Ｖ、縦軸を電流Ｉとした際の、メモリセルＭＣのＩＶ特性、又はメモリセルＭＣを構成するセレクタＳＥＬ及び磁気抵抗効果素子ＭＴＪ単体のＩＶ特性が示される。なお、縦軸の電流Ｉは、対数表示（ログスケール）で示されている。
【００５１】
図５に示すように、磁気抵抗効果素子ＭＴＪは、Ｐ状態と、ＡＰ状態とで、ＩＶ特性が異なる。すなわち、図５において、Ｐ状態の磁気抵抗効果素子ＭＴＪのＩＶ特性は、線Ｌ１で表され、ＡＰ状態の磁気抵抗効果素子ＭＴＪのＩＶ特性は、線Ｌ２で表される。
【００５２】
より具体的には、磁気抵抗効果素子ＭＴＪは、Ｐ状態及びＡＰ状態のいずれの場合においても、印加される電圧Ｖが増加するに伴って、流れる電流Ｉがほぼ線形に増加する。上述の通り、Ｐ状態の方がＡＰ状態よりも磁気抵抗効果素子ＭＴＪの抵抗値は小さい。このため、同じ電圧Ｖが印加された場合、Ｐ状態の磁気抵抗効果素子ＭＴＪに流れる電流は、ＡＰ状態の磁気抵抗効果素子ＭＴＪに流れる電流よりも大きい。すなわち、線Ｌ１は、線Ｌ２よりも図５において常に上側にプロットされる。
【００５３】
なお、磁気抵抗効果素子ＭＴＪは、過剰な電圧Ｖが印加された場合、トンネルバリア層ＴＢが絶縁破壊（ブレークダウン）することによって磁気抵抗効果素子ＭＴＪとしての機能を喪失する（磁気抵抗効果素子ＭＴＪが破壊される）可能性がある。このため、磁気抵抗効果素子ＭＴＪには、過剰な電圧Ｖが印加されないことが望ましい。具体的には、例えば、磁気抵抗効果素子ＭＴＪには、１．３Ｖより大きな電圧が印加されないこと（０Ｖ以上１．３Ｖ以下の範囲で電圧が印加されること）が望ましい。より好ましくは、磁気抵抗効果素子ＭＴＪには、０．６Ｖより大きな電圧が印加されないこと（０Ｖ以上０．８Ｖ以下の範囲で電圧が印加されること）が望ましい。
【００５４】
セレクタＳＥＬは、図５において線Ｌ３で表されるように、非線形なＩＶ特性を有する。より具体的には、セレクタＳＥＬには、電圧Ｖを０Ｖから徐々に増加させていって閾値電圧Ｖｔｈに至ると、閾値電流Ｉｔｈが流れる（図５における点Ｐ１に対応）。しかしながら、当該閾値電流Ｉｔｈは、磁気抵抗効果素子ＭＴＪ単体に閾値電圧Ｖｔｈが印加された場合の電流と比較して、無視できる程度に小さい。閾値電圧Ｖｔｈは、例えば、１．５Ｖであり、閾値電流Ｉｔｈは、例えば、１μＡである。このため、図２において示されたメモリセルＭＣのように磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとが直列接続された場合、セレクタＳＥＬは、０Ｖから電圧Ｖを増加させていって閾値電圧Ｖｔｈに至るまでの範囲において、磁気抵抗効果素子ＭＴＪへの電流を遮断する絶縁体として機能する。
【００５５】
セレクタＳＥＬに流れる電流が閾値電流Ｉｔｈを超えると、セレクタＳＥＬには、スナップバックが発生する。スナップバックとは、電圧降下量が閾値電圧Ｖｔｈから減少しつつ、閾値電流Ｉｔｈより大きな電流が流れる現象である。セレクタＳＥＬに流れる電流がホールド電流Ｉｈｏｌｄ（＞Ｉｔｈ）に達すると、電圧降下量はホールド電圧Ｖｈｏｌｄ（＜Ｖｔｈ）となる（図５における点Ｐ２に対応）。
【００５６】
スナップバックが発生した後に電圧降下量がホールド電圧Ｖｈｏｌｄに達すると、セレクタＳＥＬは、ホールド電流Ｉｈｏｌｄより大きい電流が流れても、電圧降下量がホールド電圧Ｖｈｏｌｄのままほぼ変化しない状態となる。このような、セレクタＳＥＬの電圧降下量が電流量に依らずホールド電圧Ｖｈｏｌｄで一定とみなせる状態において、メモリセルＭＣのＩＶ特性は、セレクタＳＥＬのＩＶ特性（電圧降下量がＶｈｏｌｄで一定）と、磁気抵抗効果素子ＭＴＪのＩＶ特性と、を横軸方向に足し合わせた形状とみなすことができる。
【００５７】
以上のようなＩＶ特性を有する磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬを直列接続したメモリセルＭＣとしてのＩＶ特性は、図５において、点線Ｌ４及びＬ５で表される。なお、点線Ｌ４は、Ｐ状態の磁気抵抗効果素子ＭＴＪにセレクタＳＥＬを直列接続した場合のＩＶ特性に対応し、点線Ｌ５は、ＡＰ状態の磁気抵抗効果素子ＭＴＪにセレクタＳＥＬを直列接続した場合のＩＶ特性に対応する。
【００５８】
以下では、メモリセルＭＣに定電圧が印加される場合を想定する。この場合、点線Ｌ４及びＬ５に示されるように、メモリセルＭＣに印加された電圧が閾値電圧Ｖｔｈに至るまでは、セレクタＳＥＬによる電圧降下が支配的であり、磁気抵抗効果素子ＭＴＪには電流がほぼ流れない。そして、メモリセルＭＣに印加された電圧が閾値電圧Ｖｔｈを上回ると（セレクタＳＥＬにスナップバックが発生すると）、メモリセルＭＣとしてのＩＶ特性は、図５における点Ｐ１から領域Ｐ３の状態に遷移する。このため、磁気抵抗効果素子ＭＴＪには、スナップバックが発生すると、少なくとも閾値電圧Ｖｔｈとホールド電圧Ｖｈｏｌｄとの差分に相当する電圧（Ｖｔｈ−Ｖｈｏｌｄ）が印加される。
【００５９】
なお、上述の通り、磁気抵抗効果素子ＭＴＪは、トンネルバリア層ＴＢが絶縁破壊を起こし得る大きさの電圧が印加されないことが望ましい。このため、上述の電圧（Ｖｔｈ−Ｖｈｏｌｄ）は、トンネルバリア層ＴＢが絶縁破壊を起こし得る大きさの電圧よりも小さいことが望ましい。チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）は、電圧（Ｖｔｈ−Ｖｈｏｌｄ）の値が０．５〜０．６Ｖ程度であり、上述の条件を満たす。
【００６０】
また、上述の磁気抵抗効果素子ＭＴＪ保護の観点に加え、後述するメモリセルＭＣの選択動作において書込みや読出しの対象とならないメモリセルＭＣへのリーク電流を防止するため、閾値電圧Ｖｔｈは、１．０Ｖ〜２．０Ｖとなることが望ましい。チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）は、閾値電圧Ｖｔｈの値が１．５Ｖ程度であり、上述の条件を満たす。
【００６１】
１．２  メモリセルの選択動作について
次に、第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作について説明する。なお、以下の説明では、書込み対象又は読出し対象のメモリセルＭＣ、すなわち選択ワード線ＷＬ及び選択ビット線ＢＬの組に対応付けられるメモリセルＭＣを選択メモリセルＭＣ（又は選択状態のメモリセルＭＣ）と言う。
【００６２】
図６は、第１実施形態に係る磁気記憶装置のメモリセルの選択動作の概要を説明するための模式図である。図６の例では、ビット線ＢＬ＜０＞及びＢＬ＜１＞と、ワード線ＷＬａ＜０＞、ＷＬｂ＜０＞、ＷＬａ＜１＞、及びＷＬｂ＜１＞との間で接続される８つのメモリセルＭＣが示される。
【００６３】
図６に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。電圧Ｖｓｅｌは、セレクタＳＥＬの閾値電圧Ｖｔｈより大きい電圧である。図６の例では、一例として、選択ワード線ＷＬａ＜０＞に電圧Ｖｓｅｌが印加され、選択ビット線ＢＬ＜１＞に電圧ＶＳＳが印加される場合が示される。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。
【００６４】
選択メモリセルＭＣには、電圧Ｖｓｅｌが印加される。このため、選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ以上の電圧が印加される。これにより、選択メモリセルＭＣ内のセレクタＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流を流すことができる。なお、流す電流の方向を反転させたい場合には、ロウ選択回路１１及びカラム選択回路１２は、選択ビット線ＢＬ＜１＞に電圧Ｖｓｅｌを印加し、選択ワード線ＷＬａ＜０＞に電圧ＶＳＳを印加するように制御すればよい。
【００６５】
また、ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。電圧Ｖｓｅｌ／２は、セレクタＳＥＬがオン状態となる閾値電圧Ｖｔｈよりも小さい電圧である。図６の例では、一例として、ワード線ＷＬｂ＜０＞、ＷＬａ＜１＞、及びＷＬｂ＜１＞、並びにビット線ＢＬ＜０＞に電圧Ｖｓｅｌ／２が印加される場合が示される。選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣ、及び選択ワード線ＷＬと非選択ビット線ＢＬとの間に設けられるメモリセルＭＣは、半選択メモリセルＭＣ（又は半選択状態のメモリセルＭＣ）と言う。半選択メモリセルＭＣには、電圧Ｖｓｅｌ／２が印加される。これにより、半選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ未満の電圧が印加される。このため、半選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６６】
また、非選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣは非選択メモリセルＭＣ（又は非選択状態のメモリセルＭＣ）と言う。非選択ビット線ＢＬと非選択ワード線ＷＬには、いずれも電圧Ｖｓｅｌ／２が印加されるため、非選択メモリセルＭＣには、電圧降下が生じない。このため、非選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６７】
１．３  メモリセルの製造方法について
次に、第１実施形態に係る磁気記憶装置のメモリセルの製造方法について説明する。
【００６８】
図７〜図１０は、第１実施形態に係る磁気記憶装置のメモリセルの製造方法を説明するための模式図である。図７〜図１０では、説明を簡単にするため、メモリセルＭＣの一例として、メモリセルＭＣａが示されている。図７では、セレクタＳＥＬ及び磁気抵抗効果素子ＭＴＪとして機能する予定の材料が積層された後、アニーリング処理がなされる前における状態が示される。図８では、図７の状態の後、アニーリング処理がなされている状態が示される。図９では、図８の後、アニーリング処理が完了した後の状態が示される。図１０では、図９の後、着磁処理がなされることにより磁気抵抗効果素子ＭＴＪとしての機能が備わる状態が示される。以下、図７〜図１０の各状態について順に説明する。
【００６９】
図７に示すように、バリア材２２、素子２３、バリア材２４、強磁性体４１、非磁性体４２、及び強磁性体４３がこの順に積層され、各層の側面上に絶縁体２６が設けられる。積層された各層は、メモリセルＭＣとして機能する予定の部分を除き、例えばイオンビームを用いたエッチングによって除去される。なお、上述のように、強磁性体４１、非磁性体４２、及び強磁性体４３は、素子２３の上方に積層される。これにより、強磁性体４１、非磁性体４２、及び強磁性体４３は、素子２３の下方に積層される場合よりも、エッチングの容易性を向上させることができる。素子２３は、チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）を含み、かつアモルファス構造を有する。強磁性体４１、非磁性体４２、及び強磁性体４３は、磁気抵抗効果素子ＭＴＪａとして機能する予定の材料の組であり、強磁性体４１及び４３は、アモルファス構造を有する。
【００７０】
なお、図７以降の図では、便宜的に、素子２３内に含まれるゲルマニウム原子（Ｇｅ）が“○”で表され、テルル原子（Ｔｅ）が“△”で表され、チタン原子（Ｔｉ）が“□”で表される。
【００７１】
次に、図８に示すように、図７において積層された各層に対して、アニーリング処理が行われる。具体的には、各層に対して外部から熱（例えば、３００℃以上。より望ましくは、３５０℃以上。）が所定の期間で加えられることにより、強磁性体４１及び４３がアモルファス状態から結晶質へ変換される。ここで、非磁性体４２は、強磁性体４１及び４３の結晶構造の配向を制御する役割を果たし得る。すなわち、強磁性体４１及び４３は、非磁性体４２をシードとして結晶構造を成長させ得る。これにより、強磁性体４１及び４３は、非磁性体４２の結晶面と同じ結晶面に配向される。
【００７２】
上述のようなアニーリング処理の間、素子２３も強磁性体４１及び４３と同様に加熱されることにより、テルル化ゲルマニウム（ＧｅＴｅ）が結晶化する可能性がある。しかしながら、素子２３内にチタン（Ｔｉ）がドープされていることにより、テルル化ゲルマニウム（ＧｅＴｅ）の結晶化を抑制することができる。
【００７３】
また、素子２３内に含まれる原子のうち、テルル原子（Ｔｅ）は、高温環境下において他の層に拡散し易く、最終的に揮発し得る。しかしながら、上述の通り、素子２３の周りは、上面上にバリア材２２が、下面上にバリア材２４がそれぞれ設けられ、側面上に絶縁体２６が設けられる。バリア材２２及び２４、並びに絶縁体２６は、テルル原子（Ｔｅ）の拡散を防止する機能を有する。これにより、アニーリング処理の間に素子２３内からテルル原子（Ｔｅ）が拡散することを抑制することができる。
【００７４】
次に、図９に示すように、図８におけるアニーリング処理が終了する。強磁性体４１及び４３は、結晶化が進行したことにより、界面磁気異方性等の諸特性が向上する。一方、素子２３は、テルル原子（Ｔｅ）が消失することなく、かつアモルファス状態を維持する。また、素子２３は、チタン原子（Ｔｉ）がドープされたことにより、アニーリング処理の際に加えられる熱に対して頑健性を有する。これにより、界面における層の平坦性を維持することができる。これにより、素子２３は、セレクタＳＥＬａとしての機能を維持することができる。
【００７５】
次に、図１０に示すように、図９においてアニーリング処理が終了した各層に対して、着磁処理が行われる。具体的には、各層に対して外部から磁場（例えば、強磁性体４１を着磁し得る程度の大きさの磁場）が所定の方向（図１０の例では、Ｚ方向）に加えられることにより、強磁性体４１及び４３が着磁される。これにより、強磁性体４１、非磁性体４２、及び強磁性体４３は、磁気抵抗効果素子ＭＴＪａとしての機能し得る状態となる。
【００７６】
以上で、メモリセルＭＣの製造が終了する。
【００７７】
なお、メモリセルＭＣをＺ方向に積層する場合は、図３に示すように、上層のメモリセルＭＣｂと下層のメモリセルＭＣａとで、セレクタＳＥＬと磁気抵抗効果素子ＭＴＪとが積層される順番が同じになるようにする。これにより、製造容易性を向上させることができる。
【００７８】
１．４  本実施形態に係る効果について
第１実施形態によれば、セルの集積密度を向上させることができる。本効果につき、以下に説明する。
【００７９】
メモリセルＭＣは、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬが直列接続される構成を有する。これにより、選択トランジスタを用いる場合には必要となる選択ゲート線が不要となり、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬをＺ方向に積層することができる。このため、ビット線ＢＬ及びワード線ＷＬの交差する領域にメモリセルＭＣを設けることができ、４Ｆ２の集積密度を実現可能なクロスポイント型構造を構成することができる。また、メモリセルＭＣをＺ方向に積層する場合は、図３に示すように、上層のメモリセルＭＣｂと下層のメモリセルＭＣａとで、セレクタＳＥＬと磁気抵抗効果素子ＭＴＪとが積層される順番が同じになるようにする。これにより、製造容易性を向上させることができる。
【００８０】
また、セレクタＳＥＬは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、及びチタン（Ｔｉ）を含む。これにより、磁気抵抗効果素子ＭＴＪに適用可能な特性を有することができる。図１１を用いて、上記特性について補足する。
【００８１】
図１１は、第１実施形態に係る磁気記憶装置に用いられるセレクタの特性を説明するためのダイアグラムである。図１１では、図５と同様に、横軸に電圧Ｖ、縦軸に電流Ｉをそれぞれとり、アニーリング処理に相当する熱（例えば、３００℃の熱）が加えられた後のセレクタＳＥＬのＩＶ特性が示される。図１１では、チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）を含むセレクタＳＥＬのＩＶ特性が線Ｌ６によって示され、チタン（Ｔｉ）を含まないテルル化ゲルマニウム（ＴｅＧｅ）を含むセレクタＳＥＬのＩＶ特性が線Ｌ７によって示される。
【００８２】
図１１に示すように、チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）は、アニーリング処理後においても、閾値電圧Ｖｔｈ（例えば１．０Ｖ〜２．０Ｖ）未満の電圧が印加された状態では閾値電流Ｉｔｈ（例えば５μＡ）未満の電流しか流れないため、絶縁体として機能する。そして、印加される電圧Ｖが閾値電圧Ｖｔｈを超えると、急激に電流が増加し、導電体として機能する。このように、チタンがドープされたテルル化ゲルマニウム（ＴｉＧｅＴｅ）は、アニーリング処理がされた後においても、図５において説明されたＩＶ特性と同様の特性を維持し得る。
【００８３】
一方、チタンがドープされないテルル化ゲルマニウム（ＧｅＴｅ）は、アニーリング処理後には、閾値電圧Ｖｔｈに至るまでに閾値電流Ｉｔｈを超える大量の電流を流す。すなわち、チタンがドープされないテルル化ゲルマニウム（ＧｅＴｅ）は、アニーリング処理によって、セレクタとしての機能を喪失し得る。
【００８４】
第１実施形態によれば、セレクタＳＥＬは、５ａｔ％〜３０ａｔ％の原子比率でゲルマニウム（Ｇｅ）を含む。これにより、１．０Ｖ〜２．０Ｖの閾値電圧Ｖｔｈを有し、スナップバックした際の電圧降下の変化量が０Ｖ〜１．３Ｖの２端子間スイッチ素子を製造することができる。このため、磁気抵抗効果素子ＭＴＪと直列接続した場合においても、セレクタＳＥＬのオンオフ切替えに伴って磁気抵抗効果素子ＭＴＪを破壊し得る大きさの電圧が印加されることを抑制することができる。
【００８５】
また、上述の通り、セレクタＳＥＬには、テルル化ゲルマニウム（ＧｅＴｅ）にチタン（Ｔｉ）がドープされる。特に、セレクタＳＥＬは、２ａｔ％〜１０ａｔ％の原子比率でチタン（Ｔｉ）を含む。これにより、３００℃程度の熱が加えられても、テルル（Ｔｅ）やゲルマニウム（Ｇｅ）の結晶化を抑制することができる。このため、磁気抵抗効果素子ＭＴＪを結晶化させるために必要なアニーリング処理を行った後においても、セレクタＳＥＬがアモルファス状態を維持することができる。また、アニーリング処理後においても膜の平坦性が維持されるため、繰り返し使用してもセレクタＳＥＬとしての機能を維持することができる。したがって、セレクタＳＥＬ及び磁気抵抗効果素子ＭＴＪが各々の機能を喪失しない状態で動作し得るメモリセルＭＣを製造することができる。
【００８６】
また、セレクタＳＥＬの上面上及び下面上には、バリア材が設けられる。バリア材は、例えば、炭素（Ｃ）を含む。また、セレクタＳＥＬの側面上には、絶縁体が設けられる。絶縁体は、例えば、窒化ケイ素（ＳｉＮ）を含む。これにより、アニーリング処理の際にセレクタＳＥＬ内からテルル原子（Ｔｅ）が拡散し、揮発することを防止することができる。このため、アニーリング処理後にセレクタＳＥＬとしての機能を喪失することを更に抑制することができる。
【００８７】
また、同一のメモリセルＭＣ内において、セレクタＳＥＬは、磁気抵抗効果素子ＭＴＪの下方に設けられる。これにより、メモリセルＭＣとして機能する予定の層を積層した後、残りの部分をエッチングする際における製造容易性を向上させることができる。
【００８８】
２．  第２実施形態
次に、第２実施形態に係る磁気記憶装置について説明する。第１実施形態では、バリア材及びセレクタがワード線に沿って複数個に分割されて設けられる場合について説明した。第２実施形態は、バリア材及びセレクタが、直下のワード線又はビット線と同じ形状を有し、同一のワード線又はビット線に共通接続される複数のメモリセルのセレクタが物理的に連続する１つの材料（ＴｉＧｅＴｅ）に含まれる点において、第１実施形態と相違する。以下では、第１実施形態と異なる点について主に説明する。
【００８９】
２．１  メモリセルアレイの構成について
図１２は、第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図である。図１２は、第１実施形態において説明された図３に対応する。
【００９０】
図１２に示すように、半導体基板２０の上部には、例えば、ワード線ＷＬａとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。半導体基板２０の残りの領域上には、例えば、導電体２１の高さまで図示しない絶縁体が設けられる。
【００９１】
複数の導電体２１の各々の上部に沿って、セレクタＳＥＬａに含まれる材料の拡散を防止するバリア材２２、セレクタＳＥＬａとして機能する素子２３、及びセレクタＳＥＬａに含まれる材料の拡散を防止するバリア材２４がこの順に積層される。すなわち、バリア材２２、素子２３、及びバリア材２４は、導電体２１上において、導電体２１と同様に、Ｘ方向に沿って延びる。
【００９２】
Ｘ方向に沿って延びるバリア材２４の上部には、磁気抵抗効果素子ＭＴＪａとして機能する複数の素子２５が設けられる。
【００９３】
バリア材２４の上部のうち素子２５が設けられていない面上と、Ｚ方向に沿ってこの順に積層されたバリア材２２、素子２３、バリア材２４、及び素子２５の側面上とには、例えば、絶縁体２６が設けられる。絶縁体２６上には、例えば、素子２５の高さまで絶縁体２７が設けられる。
【００９４】
複数の素子２５の各々の上部には、ビット線ＢＬとして機能する導電体２８が設けられる。複数の導電体２８は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。Ｘ方向に沿って並んで設けられた複数の導電体２８の各々は、Ｙ方向に沿って並んで設けられた複数の素子２５（図示せず）と共通接続される。絶縁体２６及び２７の上面の残りの領域上には、例えば、導電体２８の高さまで絶縁体２９が設けられる。
【００９５】
複数の導電体２８の各々の上部に沿って、セレクタＳＥＬｂに含まれる材料の拡散を防止するバリア材３０、セレクタＳＥＬｂとして機能する素子３１、及びセレクタＳＥＬｂに含まれる材料の拡散を防止するバリア材３２がこの順に積層される。すなわち、バリア材３０、素子３１、及びバリア材３２は、導電体２８上において、導電体２８と同様に、Ｙ方向に沿って延びる。
【００９６】
Ｙ方向に沿って延びるバリア材３２の上部には、磁気抵抗効果素子ＭＴＪｂとして機能する複数の素子３３が設けられる。
【００９７】
バリア材３２の上部のうち素子３３が設けられていない面上と、Ｚ方向に沿ってこの順に積層されたバリア材３０、素子３１、バリア材３２、及び素子３３の側面上とには、例えば、絶縁体３４が設けられる。絶縁体３４上には、例えば、素子３３の高さまで絶縁体３５が設けられる。
【００９８】
複数の素子３３の各々の上部には、ワード線ＷＬｂとして機能する導電体３６が設けられる。複数の導電体３６は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。Ｙ方向に沿って並んで設けられた複数の導電体３６の各々は、Ｘ方向に沿って並んで設けられた複数の素子３３と共通接続される。絶縁体３４及び３５の上面の残りの領域上には、例えば、導電体３６の高さまで図示しない絶縁体が設けられる。
【００９９】
以上のように構成されることにより、メモリセルアレイ１０は、１つのビット線ＢＬと１つのワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能なクロスポイント型の構造がＺ方向に積層された構造（積層クロスポイント型構造）を有する。
【０１００】
２．２  本実施形態に係る効果について
第２実施形態によれば、下層において、素子２３は、ＸＹ平面において導電体２１と同じ形状を有する。すなわち、ワード線ＷＬａ上に共通接続される複数のメモリセルＭＣａ内のセレクタＳＥＬａは、物理的に連続する材料（ＴｉＧｅＴｅ）の一部により構成される。これにより、バリア材２２、素子２３、及びバリア材２４は、素子２５と同様のピラー状に加工することを回避することができる。このため、製造容易性が向上し、磁気記憶装置１の歩留りを向上させることができる。
【０１０１】
同様に、上層において、素子３１は、ＸＹ平面において導電体２８と同じ形状を有する。すなわち、ビット線ＢＬ上に共通接続される複数のメモリセルＭＣｂ内のセレクタＳＥＬｂは、物理的に連続する材料（ＴｉＧｅＴｅ）の一部により構成される。これにより、バリア材３０、素子３１、及びバリア材３２は、素子３３と同様のピラー状に加工することを回避することができる。このため、製造容易性が向上し、磁気記憶装置１の歩留りを向上させることができる。
【０１０２】
３．  第３実施形態
次に、第３実施形態に係る磁気記憶装置について説明する。第３実施形態は、バリア材及びセレクタが１枚のプレート状に形成され、下層に構成される複数のメモリセルのセレクタ、又は上層に構成される複数のメモリセルのセレクタが、物理的に連続する１つの材料（ＴｉＧｅＴｅ）に含まれる点において、第１実施形態と相違する。以下では、第１実施形態と異なる点について主に説明する。
【０１０３】
３．１  磁気抵抗効果素子の構成について
図１３は、第３実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図である。図１３は、第１実施形態において説明された図３に対応する。
【０１０４】
図１３に示すように、半導体基板２０の上部には、例えば、ワード線ＷＬａとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。半導体基板２０の残りの領域上には、例えば、導電体２１の高さまで図示しない絶縁体が設けられる。
【０１０５】
導電体２１及び図示しない絶縁体の上部には、セレクタＳＥＬａに含まれる材料の拡散を防止するバリア材２２、セレクタＳＥＬａとして機能する素子２３、及びセレクタＳＥＬａに含まれる材料の拡散を防止するバリア材２４がこの順に積層される。すなわち、バリア材２２、素子２３、及びバリア材２４は、導電体２１上及び図示しない絶縁体上において、一面にわたって設けられる。
【０１０６】
Ｘ方向に沿って延びる導電体２１の上部には、磁気抵抗効果素子ＭＴＪａとして機能する複数の素子２５が設けられる。
【０１０７】
バリア材２４の上部と、素子２５の側面上とには、例えば、絶縁体２６が設けられる。絶縁体２６上には、例えば、素子２５の高さまで絶縁体２７が設けられる。
【０１０８】
複数の素子２５の各々の上部には、ビット線ＢＬとして機能する導電体２８が設けられる。複数の導電体２８は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。Ｘ方向に沿って並んで設けられた複数の導電体２８の各々は、Ｙ方向に沿って並んで設けられた複数の素子２５（図示せず）と共通接続される。絶縁体２６及び２７の上面の残りの領域上には、例えば、導電体２８の高さまで絶縁体２９が設けられる。
【０１０９】
導電体２８及び絶縁体２９の上部には、セレクタＳＥＬｂに含まれる材料の拡散を防止するバリア材３０、セレクタＳＥＬｂとして機能する素子３１、及びセレクタＳＥＬｂに含まれる材料の拡散を防止するバリア材３２がこの順に積層される。すなわち、バリア材３０、素子３１、及びバリア材３２は、導電体２８上及び絶縁体２９上において、一面にわたって設けられる。
【０１１０】
Ｙ方向に沿って延びる導電体２８の上部には、磁気抵抗効果素子ＭＴＪｂとして機能する複数の素子３３が設けられる。
【０１１１】
バリア材３２の上部と、素子３３の側面上とには、例えば、絶縁体３４が設けられる。絶縁体３４上には、例えば、素子３３の高さまで絶縁体３５が設けられる。
【０１１２】
複数の素子３３の各々の上部には、ワード線ＷＬｂとして機能する導電体３６が設けられる。複数の導電体３６は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。Ｙ方向に沿って並んで設けられた複数の導電体３６の各々は、Ｘ方向に沿って並んで設けられた複数の素子３３と共通接続される。絶縁体３４及び３５の上面の残りの領域上には、例えば、導電体３６の高さまで図示しない絶縁体が設けられる。
【０１１３】
以上のように構成されることにより、メモリセルアレイ１０は、１つのビット線ＢＬと１つのワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能なクロスポイント型の構造がＺ方向に積層された構造（積層クロスポイント型構造）を有する。
【０１１４】
３．２  本実施形態に係る効果について
第３実施形態によれば、下層において、素子２３は、ＸＹ平面において一面にわたって設けられる。すなわち、下層に設けられた複数のワード線ＷＬａに対応する全てのメモリセルＭＣａ内のセレクタＳＥＬａは、物理的に連続する材料（ＴｉＧｅＴｅ）の一部により構成される。これにより、バリア材２２、素子２３、及びバリア材２４は、素子２５と同様のピラー状に加工することを回避することができる。このため、製造容易性が向上し、磁気記憶装置１の歩留りを向上させることができる。
【０１１５】
同様に、上層において、素子３１は、ＸＹ平面において一面にわたって設けられる。すなわち、上層に設けられた複数のワード線ＷＬｂに対応する全てのメモリセルＭＣｂ内のセレクタＳＥＬｂは、物理的に連続する材料（ＴｉＧｅＴｅ）の一部により構成される。これにより、バリア材３０、素子３１、及びバリア材３２は、素子３３と同様のピラー状に加工することを回避することができる。このため、製造容易性が向上し、磁気記憶装置１の歩留りを向上させることができる。
【０１１６】
４．  その他
その他、上述の各実施形態及び各変形例は、例えば、以下のように変形可能である。
【０１１７】
上述の各実施形態及び各変形例で述べたメモリセルＭＣでは、磁気抵抗効果素子ＭＴＪの上方にセレクタＳＥＬが設けられる場合について説明したが、これに限られない。例えば、メモリセルＭＣは、セレクタＳＥＬの上方に磁気抵抗効果素子ＭＴＪが設けられてもよい。
【０１１８】
また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬよりも半導体基板２０側に設けられる（記憶層ＳＬが参照層ＲＬの下方に設けられる）ボトムフリー型に対しても同様に適用できる。
【０１１９】
また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、垂直磁化ＭＴＪである場合について説明したが、これに限らず、水平磁気異方性を有する水平磁化ＭＴＪ素子であってもよい。
【０１２０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２１】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１、２８、３６…導電体、２２、２４、３０、３２…バリア材、２３、３１…素子（セレクタ）、２５、３３…素子（磁気抵抗効果素子）、２６、２７、２９、３４、３５…絶縁体、４１、４３…強磁性体、４２…非磁性体。
【図１】
2019160981.tif 000003
【図２】
2019160981.tif 000004
【図３】
2019160981.tif 000005
【図４】
2019160981.tif 000006
【図５】
2019160981.tif 000007
【図６】
2019160981.tif 000008
【図７】
2019160981.tif 000009
【図８】
2019160981.tif 000010
【図９】
2019160981.tif 000011
【図１０】
2019160981.tif 000012
【図１１】
2019160981.tif 000013
【図１２】
2019160981.tif 000014
【図１３】
2019160981.tif 000015