(57)【要約】【課題】信頼性の高い半導体装置を提供するための技術を提供すること。【解決手段】半導体装置の製造方法は、段差が存在する半導体基板の表面に沿って絶縁層を形成する第１工程と、段差の低面側に非導電材を充填して段差を平坦化する第２工程と、段差の高面側に展張する絶縁層の一部にコンタクトホールを形成して半導体基板を露出させる第３工程と、コンタクトホールが形成された絶縁層の表面に導電材を製膜する第４工程と、コンタクトホールの近傍以外に製膜した導電材を除去する第５工程と、を備える。【選択図】図１
2019125623.tif 000002
【特許請求の範囲】
【請求項１】
段差が存在する半導体基板の表面に沿って絶縁層を形成する第１工程と、
前記段差の低面側に非導電材を充填して前記段差を平坦化する第２工程と、
前記段差の高面側に展張する前記絶縁層の一部にコンタクトホールを形成して前記半導体基板を露出させる第３工程と、
前記コンタクトホールが形成された前記絶縁層の表面に導電材を製膜する第４工程と、
前記コンタクトホールの近傍以外に製膜した前記導電材を除去する第５工程と、
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば耐圧を確保するメサ段差あるいは素子同士を分離する溝を備えた半導体装置が知られており、その種の半導体装置は半導体基板の表面に段差を備えている。特許文献１は、その種の半導体装置の製造方法を開示しており、表面に段差が存在する半導体基板の表面に沿って絶縁層を形成する工程と、その絶縁層にコンタクトホールを形成する工程と、コンタクトホールが形成された絶縁層の表面に導電材を製膜する工程と、コンタクトホールの周辺以外に製膜した導電材を除去する工程を備える。コンタクトホールは、段差の高面側に形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−２２５４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の方法によると、導電材の除去工程において、段差部に製膜した導電材が除去しきれないという問題が生じることがある。特に、段差の高面と低面の間の距離が大きく、高面と低面を接続する側面の高さが高い場合は、その側面に沿って製膜された導電材が除去しきれない問題が生じやすい。導電材が除去しきれないと、除去できなかった導電材がその後に剥がれて他の部分に付着し、半導体装置の信頼性を損ねる可能性がある。
【０００５】
本明細書では、信頼性の高い半導体装置を提供するための技術を開示する。
【課題を解決するための手段】
【０００６】
本明細書に開示する半導体装置の製造方法は、段差が存在する半導体基板の表面に沿って絶縁層を形成する第１工程と、段差の低面側に非導電材を充填して段差を平坦化する第２工程と、段差の高面側に展張する絶縁層の一部にコンタクトホールを形成して半導体基板を露出させる第３工程と、コンタクトホールが形成された絶縁層の表面に導電材を製膜する第４工程と、コンタクトホールの近傍以外に製膜した導電材を除去する第５工程と、を備える。
【０００７】
ここでいう、「平坦化」は、段差の高面と低面の高さの差をゼロとするものに限られず、高面と低面の高さの差を小さくすることを含む。段差の高さを小さくすれば、段差に製膜した導電材を除去しきれないとする問題を生じなくすることができる。本明細書では、その問題が生じない高さまで段差の高さを小さくすることを「平坦化」という。
【図面の簡単な説明】
【０００８】
【図１】実施例の半導体装置の断面図である。
【図２】実施例の半導体装置の製造方法を説明する図である。
【図３】実施例の半導体装置の製造方法を説明する図である。
【図４】実施例の半導体装置の製造方法を説明する図である。
【図５】実施例の半導体装置の製造方法を説明する図である。
【図６】実施例の半導体装置の製造方法を説明する図である。
【図７】実施例の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【０００９】
まず、図１を参照して、半導体装置２の構造を説明する。図１は、半導体装置２の素子領域と外周領域の境目における断面図を示す。半導体装置２は、半導体基板１０と、半導体基板１０の表面に形成されたゲートトレンチ２０内に位置するゲート電極２２と、半導体基板１０の表面を被覆する絶縁層３０と、絶縁層３０の表面を被覆する表面電極４０と、半導体基板１０の裏面を被覆する裏面電極５０を備える。絶縁層３０には、コンタクトホール３２が形成されている。表面電極４０は、Ａｌ又はＡｌＳｉの単層電極、又は、ＡｌＳｉ（又はＡｌ）／Ｔｉ／Ｎｉ／Ａｕの積層電極であり、裏面電極５０は、ＡｌＳｉ（又はＡｌ）／Ｔｉ／Ｎｉ／Ａｕ又はＴｉ／Ｎｉ／Ａｕの積層電極である。
【００１０】
半導体基板１０には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistorの略）が形成されている。半導体基板１０は、ドレイン領域１２と、ドリフト領域１４と、ボディ領域１６と、ソース領域１８を有する。なお、半導体基板１０は、ＭＯＳＦＥＴに限らず、例えばＩＧＢＴ（Insulated Gate Bipolar Transistorの略）などのパワー半導体素子であってもよい。
【００１１】
ドレイン領域１２は、ｎ+型の領域である。ドレイン領域１２は、不純物濃度が高い。ドレイン領域１２は、半導体基板１０の裏面に露出する範囲に形成されている。ドレイン領域１２は、裏面電極５０に導通している。
【００１２】
ドリフト領域１４は、ｎ-型の領域である。ドリフト領域１４の不純物濃度は、ドレイン領域１２の不純物濃度より低い。ドリフト領域１４は、ドレイン領域１２の表面に形成されている。ドリフト領域１４は、ドレイン領域１２とボディ領域１６の間に形成されている。
【００１３】
ボディ領域１６は、ｐ型の領域である。ボディ領域１６は、ドリフト領域１４の表面に形成されている。ボディ領域１６は、ドリフト領域１４とソース領域１８及びコンタクトホール３２との間に形成されている。また、ボディ領域１６は、隣り合うゲートトレンチ２０の間に設けられており、隣り合うゲートトレンチ２０の双方の側面に接する。
【００１４】
ソース領域１８は、ｎ+型の領域である。ソース領域１８の不純物濃度は、ドリフト領域１４の不純物濃度より高い。ソース領域１８は、ボディ領域１６の表面側であり、ゲートトレンチ２０の側面に臨む範囲に形成されている。ソース領域１８は、ボディ領域１６によってドリフト領域１４から分離されている。
【００１５】
また、半導体基板１０の外周領域には、凹部６０が形成されている。これによって、半導体基板１０の外周領域にメサ構造が形成されており、外周領域の耐圧特性を改善する。凹部６０は、半導体基板１０の表面からボディ領域１６を貫通してドリフト領域１４まで延びている。凹部６０の表面には、絶縁層３０が形成されている。また、凹部６０内には、非導電層６２が形成されている。非導電層６２は、例えば、ポリイミド等の非導電性の材料で構成される。凹部６０の段差の高面に形成されている絶縁層３０の表面の高さと凹部６０内の非導電層６２の表面の高さは等しい。
【００１６】
ゲートトレンチ２０は、半導体基板１０の表面からソース領域１８及びボディ領域１６を貫通してドリフト領域１４まで延びている。ゲートトレンチ２０の側面は、ソース領域１８、ボディ領域１６、及び、ドリフト領域１４に接する。ゲートトレンチ２０の底面は、ドリフト領域１４に接する。ゲートトレンチ２０は、その内面がゲート絶縁膜２４に覆われ、内部にゲート電極２２が配置されている。ゲート電極２２は、ゲート絶縁膜２４によって半導体基板１０から絶縁され、絶縁層３０によって表面電極４０から絶縁されている。
【００１７】
絶縁層３０は、半導体基板１０の表面に形成されており、半導体基板１０と表面電極４０との間を絶縁している。絶縁層３０の表面には、バリアメタル層３４が形成されている。バリアメタル層３４は、ＴｉＮ等の金属によって構成される。また、半導体基板１０の高面（即ち凹部６０が形成されていない範囲）に形成されている絶縁層３０には、コンタクトホール３２が形成されている。
【００１８】
コンタクトホール３２は、絶縁層３０の表面から半導体基板１０の表面まで延びている。コンタクトホール３２内には、バリアメタル層３４とニッケルシリサイド層３６とタングステン層３８が形成されている。ニッケルシリサイド層３６は、コンタクトホール３２内において半導体基板１０の表面に形成されており、バリアメタル層３４の裏面側に接する。ニッケルシリサイド層３６は、半導体基板１０とオーミック接触している。タングステン層３８は、タングステンにより構成されており、コンタクトホール３２の内部に隙間なく充填されている。タングステン層３８は、コンタクトホール３２内のバリアメタル層３４の表面を覆っている。バリアメタル層３４は、タングステン層３８から半導体基板１０に金属原子が拡散することを防止する。タングステン層３８の表面は、表面電極４０の裏面と接する。従って、ボディ領域１６及びソース領域１８は、コンタクトホール３２内のニッケルシリサイド層３６、バリアメタル層３４、タングステン層３８を介して、表面電極４０と導通している。
【００１９】
続いて、図２〜図７を参照して、半導体装置２の製造方法を説明する。半導体装置２を製造する際には、まず、表面にゲートトレンチ２０と凹部６０が形成された半導体基板１０を準備する。半導体基板１０には、ドレイン領域１２とドリフト領域１４とボディ領域１６とソース領域１８が形成されている。ゲートトレンチ２０内には、ゲート絶縁膜２４とゲート電極２２が形成されている。半導体基板１０を準備する工程、半導体基板１０にゲートトレンチ２０を形成する工程は、エッチング等の既知の工程によって実行されるので、その詳細な説明を省略する。次いで、図２に示すように、半導体基板１０の表面に沿って絶縁層３０を形成する。
【００２０】
次に、凹部６０内にポリイミド等の非導電材を充填して、半導体基板１０の表面に非導電層を形成し、図３に示すように、エッチング法を利用して、凹部６０内以外の非導電層を除去することによって、凹部６０の段差を平坦化し、非導電層６２を形成する。
【００２１】
次いで、図４に示すように、エッチング法を利用して、凹部６０が形成されていない半導体基板１０の表面に形成されている絶縁層３０にコンタクトホール３２を形成して、半導体基板１０の表面の一部を露出させる。さらに、コンタクトホール３２内にニッケル層を形成した後に、半導体基板１０を加熱することによって、ニッケルシリサイド層３６を形成する。
【００２２】
次いで、図５に示すように、絶縁層３０、ニッケルシリサイド層３６、及び、非導電層６２の表面に、窒化チタンを成膜することによって、バリアメタル層３４を形成する。
【００２３】
次いで、図６に示すように、ＣＶＤ法を利用して、バリアメタル層３４上にタングステンを製膜する。そして、図７に示すように、ドライエッチング法を利用して、コンタクトホール３２内以外に製膜されたタングステンを除去して、コンタクトホール３２内にタングステン層３８を形成する。図示を省略しているが、タングステン層３８が形成された後に、バリアメタル層３４及びタングステン層３８の表面に表面電極４０が形成され、ドレイン領域１２の下面に裏面電極５０が形成されることによって、図１に示す半導体装置２が製造される。
【００２４】
（本実施例の効果）
本実施例では、図３に示す工程おいて凹部６０内に非導電層６２が形成された後に、図４以降に示す工程が実行されることによって半導体装置２が製造される。ここで、凹部６０内に非導電層６２が形成されない比較例の構成を想定する。この比較例の構成では、図６に示す工程において、凹部６０内にもタングステンが製膜される。この場合、図７に示す工程において、凹部６０内に製膜されたタングステンが除去しきれない問題が生じやすい。これに対し、本実施例では、凹部６０内に非導電層６２が形成されることによって、凹部６０の段差の高面と底面の高さの差が小さくなるので、タングステンが除去しきれないという問題を生じなくすることができる。従って、信頼性の高い半導体装置２を提供することができる。
【００２５】
また、本実施例では、凹部６０内に非導電層６２を形成する工程のみで上記の問題が生じることを抑制できるので、製造工程の増加を抑えることができる。
【００２６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２７】
２：半導体装置
１０：半導体基板
１２：ドレイン領域
１４：ドリフト領域
１６：ボディ領域
１８：ソース領域
２０：ゲートトレンチ
２２：ゲート電極
２４：ゲート絶縁膜
３０：絶縁層
３２：コンタクトホール
３４：バリアメタル層
３６：ニッケルシリサイド層
３８：タングステン層
４０：表面電極
５０：裏面電極
６０：凹部
６２：非導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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