(57)【要約】【課題】半導体装置の動作特性を向上する。【解決手段】実施形態にかかる半導体装置は、六方晶系の構造を有する炭化珪素基板と、前記炭化珪素基板における（０００１）面又は（０００−１）面である第１面上の一部に設けられたゲート電極と、前記炭化珪素基板と前記ゲート電極との間に介在する絶縁膜と、キャリアが移動するチャネルの少なくとも一部が前記炭化珪素基板の結晶方位における＜１−１００＞方向に延在するように前記炭化珪素基板及び前記ゲート電極に対して配置されたソース及びドレインとからなる素子構造を備えた半導体チップと、少なくとも動作時に前記半導体チップに前記炭化珪素基板の結晶方位における＜１１−２０＞方向の圧縮応力が印加されるように前記半導体チップと固着した実装基板とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
六方晶系の構造を有する炭化珪素基板と、前記炭化珪素基板における（０００１）面又は（０００−１）面である第１面上の一部に設けられたゲート電極と、前記炭化珪素基板と前記ゲート電極との間に介在する絶縁膜と、キャリアが移動するチャネルの少なくとも一部が前記炭化珪素基板の結晶方位における＜１−１００＞方向に延在するように前記炭化珪素基板及び前記ゲート電極に対して配置されたソース及びドレインとからなる素子構造を備えた半導体チップと、
少なくとも動作時に前記半導体チップに前記炭化珪素基板の結晶方位における＜１１−２０＞方向の圧縮応力が印加されるように前記半導体チップと固着した実装基板と、
を備える半導体装置。
【請求項２】
前記半導体チップには、前記実装基板の機械的な復元力により、前記＜１１−２０＞方向の前記圧縮応力が印加されている請求項１に記載の半導体装置。
【請求項３】
前記実装基板は、前記半導体チップが固着された面が前記＜１１−２０＞方向で収縮するように反ることで、前記半導体チップに前記＜１１−２０＞方向の前記圧縮応力を印加する請求項１に記載の半導体装置。
【請求項４】
前記実装基板の線膨張係数は、前記炭化珪素基板の線膨張係数よりも大きく、
前記半導体チップには、前記実装基板と前記炭化珪素基板との前記線膨張係数の差を利用して、前記＜１１−２０＞方向の前記圧縮応力が印加されている請求項１に記載の半導体装置。
【請求項５】
前記実装基板に固着された前記半導体チップを前記炭化珪素基板の前記＜１１−２０＞方向から挟み込む位置に設けられた押圧部材をさらに備え、
前記押圧部材の線膨張係数は、前記炭化珪素基板の線膨張係数よりも大きい
請求項１に記載の半導体装置。
【請求項６】
前記炭化珪素基板は、一部に炭化珪素膜を含む請求項１に記載の半導体装置。
【請求項７】
前記ソースの少なくとも一部は、前記炭化珪素基板における前記第１面に接触し、
前記ゲート電極は、前記炭化珪素基板における前記第１面上の前記一部であって前記ソースが前記第１面に接触する領域以外の領域上に位置し、
前記絶縁膜は、前記炭化珪素基板と前記ゲート電極との間に加え、前記ゲート電極と前記ソースとの間にも介在し、
前記ドレインは、前記炭化珪素基板の前記第１面とは反対側の第２面であって前記炭化珪素基板を挟んで前記ゲート電極と反対側に位置している
請求項１に記載の半導体装置。
【請求項８】
前記ソース及び前記ドレインは、前記炭化珪素基板における前記第１面側の領域であって、前記ゲート電極の下方の領域を挟み込む前記領域に位置する
請求項１に記載の半導体装置。
【請求項９】
六方晶系の構造を有する炭化珪素基板と、
前記炭化珪素基板における（０００１）面又は（０００−１）面である第１面上の一部に設けられたゲート電極と、
前記炭化珪素基板と前記ゲート電極との間に介在する絶縁膜と、
キャリアが移動するチャネルの少なくとも一部が前記炭化珪素基板の結晶方位における＜１−１００＞方向に延在するように前記炭化珪素基板及び前記ゲート電極に対して配置されたソース及びドレインと、
前記炭化珪素基板に設定された素子形成領域であって前記ゲート電極と前記ソースと前記絶縁膜と前記ドレインとを含む前記素子形成領域の少なくとも一部を、前記炭化珪素基板の結晶方位における＜１１−２０＞方向から挟み込むように前記炭化珪素基板に設けられた膨張部と、
を備え、
前記膨張部の線膨張係数は、前記炭化珪素基板の線膨張係数よりも大きい半導体装置。
【請求項１０】
前記膨張部は、前記炭化珪素基板の線膨張係数を増加させる不純物が拡散された拡散領域である請求項９に記載の半導体装置。
【請求項１１】
前記膨張部は、前記炭化珪素基板に形成されたトレンチに埋め込まれた埋込み部材である請求項９に記載の半導体装置。
【請求項１２】
六方晶系の構造を有する炭化珪素基板に、前記炭化珪素基板における（０００１）面又は（０００−１）面である第１面上の一部に設けられたゲート電極と、前記炭化珪素基板と前記ゲート電極との間に介在する絶縁膜と、キャリアが移動するチャネルの少なくとも一部が前記炭化珪素基板の結晶方位における＜１−１００＞方向に延在するように前記炭化珪素基板及び前記ゲート電極に対して配置されたソース及びドレインとからなる素子構造を備えた半導体素子を形成する素子形成工程と、
前記半導体素子が形成された前記炭化珪素基板を、前記炭化珪素基板の結晶方位における＜１１−２０＞方向の圧縮応力が印加されるように実装基板に固着する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍であり、この他に熱伝導率、電子移動度、バンドギャップなどにおいても優れた物性値を有する半導体であることから、従来のＳｉ系パワー半導体素子に比べて飛躍的な性能向上を実現する半導体材料として期待されている。
【０００３】
ＳｉＣ系パワー半導体素子は、一般的に、電流通電時に電子あるいは正孔のみが電気伝導に作用するユニポーラ型半導体素子と、電子と正孔の両者が電気伝導に作用するバイポーラ型半導体素子に大別される。ユニポーラ型半導体素子には、ショットキーバリヤダイオード（ＳＢＤ）、接合電界効果トランジスタ（Ｊ−ＦＥＴ）、金属／酸化膜／半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などが属する。バイポーラ型半導体素子には、ｐｎダイオード、バイポーラ型接合トランジスタ（ＢＪＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯサイリスタ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが属する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第６０９９９８１号公報
【特許文献２】特開２０１６−６２９６８号公報
【特許文献３】特許第３９８７５１４号公報
【非特許文献】
【０００５】
【非特許文献１】水野智久，杉山直治，高木信一，「ひずみの導入により高移動度化した新構造ＳＯＩ−ＭＯＳＦＥＴ」，東芝レビューＶｏｌ．５６（１）（２００１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の実施形態では、動作特性が向上された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、六方晶系の構造を有する炭化珪素基板と、前記炭化珪素基板における（０００１）面又は（０００−１）面である第１面上の一部に設けられたゲート電極と、前記炭化珪素基板と前記ゲート電極との間に介在する絶縁膜と、キャリアが移動するチャネルの少なくとも一部が前記炭化珪素基板の結晶方位における＜１−１００＞方向に延在するように前記炭化珪素基板及び前記ゲート電極に対して配置されたソース及びドレインとからなる素子構造を備えた半導体チップと、少なくとも動作時に前記半導体チップに前記炭化珪素基板の結晶方位における＜１１−２０＞方向の圧縮応力が印加されるように前記半導体チップと固着した実装基板とを備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る半導体素子の概略構成例を示す上視図である。
【図２】図２は、図１におけるＡ−Ａ面の断面構造を示す断面図である。
【図３】図３は、第１の実施形態に係る半導体チップに与える応力を説明するための図である。
【図４】図４は、第１の実施形態に係る半導体素子の他の概略構成例を示す上視図である。
【図５】図５は、第１の実施形態に係る半導体装置の製造方法及び実装状態を示す模式断面図である。
【図６】図６は、第２の実施形態に係る半導体装置の製造方法及び実装状態を示す模式断面図である。
【図７】図７は、第２の実施形態に係る半導体装置の製造方法及び実装状態の変形例を示す模式断面図である。
【図８】図８は、第３の実施形態に係る半導体装置の製造方法及び実装状態を示す模式断面図である。
【図９】図９は、第４の実施形態に係る半導体装置の実装構造例を示す図である。
【図１０】図１０は、第５の実施形態に係る半導体装置の概略構成例を示す図である。
【図１１】図１１は、第５の実施形態の変形例に係る半導体装置の概略構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、例示する実施形態にかかる半導体装置およびその製造方法を詳細に説明する。
【００１０】
上記に記したように、半導体材料としてＳｉＣが用いられたパワー半導体素子は各種の優れた点を有しており、この優れた点を利用して、例えばスイッチング素子であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などを作製する研究が盛んに行なわれている。ただし、これまでの研究では、４Ｈ−ＳｉＣを基板材料として用い、その（０００１）面上にＭＯＳＦＥＴを作り込む構成が主流であったが、このような構成では、シリコン酸化膜（ＳｉＯ２）とＳｉＣ基板との界面に存在する界面準位密度が高いため、理論値に比べて十分なチャネル移動度を実現することが困難であった。
【００１１】
一方で、例えば半導体材料としてＳｉが用いられたＭＯＳＦＥＴ（以下、Ｓｉ−ＭＯＳＦＥＴという）では、チャネル領域にひずみを加えることにより、キャリア移動度を向上させることが可能である。そこで、半導体材料としてＳｉＣが用いられたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴという）においても、チャネル領域にひずみを加えることで、キャリア移動度の向上を期待することができる。
【００１２】
ただし、パワー半導体素子として主に用いられている六方晶系の構造を有する４Ｈ−ＳｉＣに関しては、応力に対してキャリア移動度がどのように変化するかなどの特性が特定されていなかった。そのため従来では、どの結晶軸に対してひずみを与えることが動作特性の向上に有効であるかが不明であった。
【００１３】
本発明者らは、このような事情を鑑み、種々の研究の結果、４Ｈ−ＳｉＣ−ＭＯＳＦＥＴにおいて、＜１１−２０＞及び＜１−１００＞方向に圧縮応力を加えた場合に、電流電圧（Ｉd−Ｖdｓ）特性が変化してオン抵抗が減少することを実験的に見出した。特に、＜１１−２０＞方向に圧縮応力を加えることは、＜１−１００＞方向に圧縮応力を加えることよりも、オン抵抗の減少率が顕著であった。
【００１４】
そこで以下の実施形態では、４Ｈ−ＳｉＣ−ＭＯＳＦＥＴを備える半導体装置に加わる応力方向をデバイスレベル又は実装レベルで制御することで動作特性が向上された半導体装置およびその製造方法について、幾つか例を挙げて説明する。
【００１５】
（第１の実施形態）
まず、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して詳細に説明する。図１は、本実施形態に係る半導体素子の概略構成例を示す上視図であり、図２は、図１におけるＡ−Ａ面の断面構造を示す断面図である。なお、図１及び図２におけるＡ−Ａ面は、（１１−２０）面と平行な面である。また、図１には、個片化された１つのＳｉＣ単結晶基板（以下、ＳｉＣ基板という）１１に、＜１１−２０＞方向に配列する３つの半導体素子１０が形成された半導体チップ１が例示されている。ただし、本実施形態に係る半導体チップ１は、このような構成に限定されず、１つ以上の半導体素子１０がＳｉＣ基板１１に作り込まれた構成であれば、如何様にも変形することができる。
【００１６】
図１及び図２に示すように、個々の半導体素子１０は、ＳｉＣ基板１１と、ゲート電極１７と、ソース電極１８と、ゲート絶縁膜１６と、ドレイン電極１９とを備えた縦型の４Ｈ−ＳｉＣ−ＭＯＳＦＥＴ（以下、縦型ＭＯＳＦＥＴという）の素子構造を有している。
【００１７】
図１及び図２に示す素子構造において、ゲート電極１７は、ＳｉＣ基板１１の上面に相当する（０００１）面の上方の一部に設けられている。ソース電極１８は、ＳｉＣ基板１１の（０００１）面に露出したコンタクト層１５と接触し且つ（０００１）面上のゲート電極１７を覆うように設けられている。なお、図２では、ソース電極１８が２つの領域でＳｉＣ基板１１に接触する構成が例示されているが、ソース電極１８とＳｉＣ基板１１との接触領域の数は２つに限定されず、１つや３つ以上など、種々変形することができる。ゲート絶縁膜１６は、ＳｉＣ基板１１とゲート電極１７との間、及び、ゲート電極１７とソース電極１８との間にそれぞれ介在することで、ゲート電極１７をＳｉＣ基板１１及びソース電極１８から電気的に分離している。ドレイン電極１９は、ＳｉＣ基板１１の下面に相当する（０００−１）面に設けられている。
【００１８】
また、図２に示す素子構造では、ＳｉＣ基板１１が、例えば、（０００１）面側の第１層１２と、（０００−１）面側の第２層１３とから構成されている。例えば、第２層１３のドーパント濃度は、第１層１２のドーパント濃度よりも高い。その場合、低濃度である第１層１２は、キャリアが移動するチャネルが形成されるドリフト層として機能する。ただし、このような層構造に限定されるものではない。例えば、第１層１２及び第２層１３のうち、第１層１２は、例えばエピタキシャル成長法を用いて第２層１３上に形成されたＳｉＣ膜（以下、ＳｉＣエピタキシャル膜という）であってもよい。その場合、ＳｉＣ基板１１が、一部にエピタキシャル膜である第１層１２を含む構成であるとする。
【００１９】
半導体素子１０がｎ型のＭＯＳＦＥＴである場合、第１層１２及び第２層１３には、例えばリン（Ｐ）やヒ素（Ａｓ）などのドナーがドーパントとして拡散されている。一方、半導体素子１０がｐ型のＭＯＳＦＥＴである場合、第１層１２及び第２層１３には、例えばボロン（Ｂ）やアルミニウム（Ａｌ）などのアクセプタがドーパントとして拡散されている。
【００２０】
第１層１２の上層部分には、ゲート電極１７の下方の領域を挟むようにして、２つのウエル領域１４が形成されている。また、各ウエル領域１４の一部には、ソース電極１８と接触し且つ一部がゲート電極１７の下方まで延在するように、コンタクト層１５が形成されている。
【００２１】
ウエル領域１４は、半導体素子１０の閾値電圧を調整するためのドーパントが拡散された領域である。そこで、例えば半導体素子１０がｎ型のＭＯＳＦＥＴである場合、ウエル領域１４にはアクセプタがドープされている一方、半導体素子１０がｐ型のＭＯＳＦＥＴである場合には、ドナーがドープされている。
【００２２】
コンタクト層１５は、ソース電極１８から電気的に連続する領域をウエル領域１４内に形成するための領域である。したがって、例えば半導体素子１０がｎ型のＭＯＳＦＥＴである場合、コンタクト層１５にはドナーがドープされている一方、半導体素子１０がｐ型のＭＯＳＦＥＴである場合には、アクセプタがドープされている。
【００２３】
ゲート電極１７をＳｉＣ基板１１及びソース電極１８から電気的に分離するためのゲート絶縁膜１６には、例えばシリコン酸化膜（ＳｉＯｘ）やシリコン窒化膜（ＳｉＮｙ）などの種々の絶縁膜が用いられてよい。
【００２４】
ゲート電極１７、ソース電極１８及びドレイン電極１９は、それぞれ所定のドーパントがドープされたポリシリコン層や金属又は合金等の導電体を用いて構成された導電体層であってよい。
【００２５】
以上のような素子構造を備える半導体素子１０では、ゲート電極１７に駆動電圧を印加することで、ゲート電極１７下のウエル領域１４及び第１層１２に、コンタクト層１５からウエル領域１４、第１層１２及び第２層１３を介してドレイン電極１９へキャリアが移動するチャネルＣＨが形成される。このような構成において、例えば図３に示すように、＜１１−２０＞方向に圧縮応力を印加すると、上述したように、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗（チャネル抵抗ともいう）が低減する。
【００２６】
そこで本実施形態では、デバイスレベル若しくは実装レベルで半導体素子１０に＜１１−２０＞方向の圧縮応力を印加することが可能な半導体装置の構成例及びその製造方法の例を示す。なお、図３に例示されているような、半導体素子１０を＜１１−２０＞方向から治具１０１にて挟み込む構成は、半導体素子１０に＜１１−２０＞方向の圧縮応力を与える構成の一例であるが、このような構成に限定されるものではない。
【００２７】
また、＜１−１００＞方向に圧縮応力を印加することでも、ＳｉＣ基板１１のオン抵抗を減少させてチャネル抵抗を低減することは可能であるが、より効果的には、＜１１−２０＞方向に圧縮応力を印加することの方が有効であることから、本実施形態では、＜１１−２０＞方向に圧縮応力を印加する場合について説明することとする。
【００２８】
ただし、本実施形態に係る半導体素子１０は、図２に示すような、ソース・ドレインが半導体基板の素子形成面に対して積層方向に配置された縦型ＭＯＳＦＥＴに限られず、図４に例示するような、ソース・ドレインが半導体基板の素子形成面に沿って横方向に配置された横型の４Ｈ−ＳｉＣ−ＭＯＳＦＥＴ（以下、横型ＭＯＳＦＥＴという）２０など、キャリアが移動するチャネルＣＨ（電流パスともいう）の少なくとも一部がＳｉＣ基板１１の結晶方位における＜１−１００＞方向に延在するように構成された種々の半導体素子であってよい。
【００２９】
また、本実施形態では、ＳｉＣ基板１１における（０００１）面側を半導体素子が形成される素子形成面としているが、この（０００１）面とは反対側の（０００−１）面が素子形成面であってもよい。
【００３０】
なお、図４において、符号２１はゲート絶縁膜であり、符号２２はソース領域であり、符号２３はドレイン領域である。ゲート絶縁膜２１は、ゲート絶縁膜１７と同様に、例えばシリコン酸化膜（ＳｉＯｘ）やシリコン窒化膜（ＳｉＮｙ）などの種々の絶縁膜であり、ゲート電極１７をＳｉＣ基板１１から電気的に分離する。ソース領域２２及びドレイン領域２３は、それぞれ不図示の配線層と接続されている。
【００３１】
このような素子構造を備える半導体素子２０では、ゲート電極１７に駆動電圧を印加することで、ゲート電極１７下のウエル領域１４及び第１層１２に、ＳｉＣ基板１１の＜１−１００＞方向に沿ったチャネルＣＨが形成される。従って、上述の図３と同様に、＜１１−２０＞方向に圧縮応力を印加すると、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗（チャネル抵抗ともいう）が低減する。
【００３２】
図５は、本実施形態に係る半導体装置の製造方法及び実装状態（動作時を含む。以下同じ）を示す模式断面図である。図５に示すように、本実施形態に係る半導体装置は、半導体チップ１に常に＜１１−２０＞方向の圧縮応力が印加されるように、半導体チップ１が実装基板４１に実装された構造を備える。具体的には、まず、図５（ａ）に示すように、半導体チップ１を搭載する実装基板４１に機械的負荷を与えることで、実装基板４１のデバイス搭載面が凸状に反るように曲げられる。
【００３３】
つぎに、図５（ｂ）に示すように、実装基板４１の凸状に反っている断面（図示されている断面）を含む平面と、半導体チップ１を構成するＳｉＣ基板１１の結晶方位における（１−１００）面とを一致させた状態で、実装基板４１のデバイス搭載面に半導体チップ１を固定する。この場合、凸状に反ることで面積が拡張されたデバイス搭載面に半導体チップ１が固着されることとなる。
【００３４】
その後、図５（ｃ）に示すように、実装基板４１に与えている機械的負荷を開放した状態で、半導体チップ１を実装基板４１ごと支持基板６１に固定する。すると、拡張されていた実装基板４１のデバイス搭載面が元の面積へ縮小しようとする機械的な復元力により、実装基板４１が曲げられていない通常の状態（動作時を含む。以下同じ）下で、半導体チップ１に常に＜１１−２０＞方向の圧縮応力が加わることとなる。その結果、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減する。それにより、半導体素子１０の動作特性が向上する。
【００３５】
なお、上述の図５に示す例では、半導体チップ１は、例えばフェイスアップの状態、すなわち、半導体チップ１における素子形成面と反対側の面が実装基板４１に向いた状態で、実装基板４１に固着される。ただし、これに限定されず、例えばフェイスダウンの状態、すなわち、半導体チップ１の素子形成面が実装基板４１に向いた状態で、実装基板４１に固着されてもよい。また、図５における支持基板６１は必須の構成ではなく、省略することが可能である。
【００３６】
以上のように、本実施形態は、実装状態で半導体チップ１に常に＜１１−２０＞方向の圧縮応力が印加される構造を有する。それにより、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減するため、動作特性の向上された半導体素子１０を実現することが可能となる。
【００３７】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して詳細に説明する。上述した第１の実施形態では、実装基板４１の曲げに対する復元力を利用して半導体チップ１に＜１１−２０＞方向の圧縮応力が常に加えられる構成を例示したが、このような構成に限定されない。例えば図６に示すように、半導体チップ１を搭載する実装基板４１が使用時の状態（以下、通常の状態という）で曲げられた構成とすることで、半導体チップ１に常に＜１１−２０＞方向の圧縮応力が加えられる構成とすることも可能である。
【００３８】
図６は、第２の実施形態に係る半導体装置の製造方法及び実装状態を示す模式断面図であって、実装基板を支持基板に固定した状態で半導体装置に常に＜１１−２０＞方向の圧縮応力が加えられる構成の一例を示す図である。本例では、まず、図６（ａ）に示すように、曲げられていない状態の実装基板４１に半導体チップ１が搭載される。一方、実装基板４１が固定される支持基板６１には、例えば実装基板４１の端部と対応する位置に凸部６３が設けられている。
【００３９】
実装基板４１を支持基板６１に固定する際には、図６（ｂ）に示すように、実装基板４１の略中央部分（例えば半導体チップ１が搭載された部分の裏面）が支持基板６１に固着される。その際、支持基板６１の搭載面から突出した凸部６３によって実装基板４１の端部が支えられることで、実装基板４１が凹状に反った状態となる。そこで、実装基板４１の凹状に反っている断面（図示されている断面）を含む平面と、半導体チップ１を構成するＳｉＣ基板１１の結晶方位における（１−１００）面とを一致させた状態で、実装基板４１を凹状に反らせつつ、実装基板４１を支持基板６１に固定することで、半導体チップ１に＜１１−２０＞方向の圧縮応力が常に加えられる構成とすることが可能となる。その結果、第１の実施形態と同様に、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減する。
【００４０】
なお、上述の図６に示す例では、半導体チップ１は、例えばフェイスアップの状態で実装基板４１に固着される。ただし、これに限定されず、例えばフェイスダウンの状態で実装基板４１に固着されてもよい。
【００４１】
また、上述では、実装基板４１を凹状に反らすための構成として、支持基板６１に設けられた凸部６３を例示したが、このような構成に限定されない。例えば図７（ａ）に例示するような、接着面が凹状に反っている支持基板７２に対し、図７（ｂ）に示すように、実装基板４１がその接着面と密着するように、実装基板４１を支持基板７２に固定した構成とすることも可能である。なお、図７は、第２の実施形態に係る半導体装置の製造方法及び実装状態の変形例を示す模式断面図である。
【００４２】
以上のような本実施形態に係る構成によっても、第１の実施形態と同様に、実装状態で半導体チップ１に常に＜１１−２０＞方向の圧縮応力が印加される構成となる。それにより、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減するため、動作特性の向上された半導体素子１０を実現することが可能となる。
【００４３】
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００４４】
（第３の実施形態）
上述した第１又は第２の実施形態では、半導体チップ１が搭載されている実装基板４１に機械的負荷を与えて曲げることで、通常状態において半導体チップ１に常に＜１１−２０＞方向の圧縮応力が加えられる構成を例示したが、このような構成に限定されない。例えば図８に示すように、線膨張係数がＳｉＣ基板１１とは異なる実装基板４１を用い、半導体チップ１を実装基板４１に搭載する際の処理温度を半導体チップ１を通常時（例えば動作時や不使用時）の温度とは異なる温度とすることで、実装状態で半導体チップ１に常に＜１１−２０＞方向の圧縮応力が加えられる構成とすることも可能である。
【００４５】
図８は、第３の実施形態に係る半導体装置の製造方法及び実装状態を示す模式断面図であって、線膨張係数がＳｉＣ基板よりも大きい実装基板に半導体装置を搭載することで半導体装置に常に＜１１−２０＞方向の圧縮応力が加えられる構成とした場合の一例を示す図である。図８（ａ）に示す例では、ＳｉＣ基板１１における＜１１−２０＞方向の線膨張係数よりも大きい線膨張係数を持つ実装基板４１に、半導体チップ１が固着される。なお、半導体チップ１は、フェイスアップの状態で実装基板４１に固着されてもよいし、フェイスダウンの状態で実装基板４１に固着されてもよい。また、固着時の処理温度は、通常動作時の温度（例えば常温）よりも高い温度（例えば３５０℃）とする。
【００４６】
このような場合においても、通常時では、実装基板４１及び半導体チップ１がこれらを固着した際の処理温度よりも低い温度（例えば常温）となるため、図８（ｂ）に示すように、固着時に比べ、線膨張係数の大きい実装基板４１の方が線膨張係数の小さい半導体チップ１よりも大きく収縮している。それにより、通常時には、実装基板４１とＳｉＣ基板１１との単位長さあたりの収縮量の差に応じて＜１１−２０＞方向に沿った圧縮応力が半導体チップ１に常に加えられることとなる。
【００４７】
なお、ＳｉＣ基板１１の線膨張係数が概ね４〜４．５（×１０−６／Ｋ）であることを考慮すると、実装基板４１の材料には、例えば線膨張係数が概ね４．５×１０−６／Ｋ以上の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。
【００４８】
以上のような本実施形態に係る構成によっても、第１及び第２の実施形態と同様に、実装状態で半導体チップ１に常に＜１１−２０＞方向の圧縮応力が印加される構成となる。それにより、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減するため、動作特性の向上された半導体素子１０を実現することが可能となる。
【００４９】
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００５０】
（第４の実施形態）
つぎに、第４の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図９は、本実施形態に係る半導体装置の実装構造例を示す図であり、（ａ）はその上視図であり、（ｂ）はその＜１１００＞方向の側視図である。
【００５１】
図９に示すように、本実施形態に係る半導体装置は、半導体チップ１が実装基板８１に固定された押圧部材８３により挟持されることで実装基板８１に搭載された構造を備える。実装基板８１の半導体チップ１が搭載される部分には、くびれ部８２が設けられていてもよい。半導体チップ１を保持する押圧部材８３は、例えば半導体チップ１と接する側と反対側に位置する接合領域８３ａにおいて、実装基板８１に固着されている。この状態では、各押圧部材８３における半導体チップ１に接する側の端が、押圧部材８３の膨張・収縮に応じて自由に移動することが可能となる。
【００５２】
各押圧部材８３には、例えばセラミックスなど、実装基板８１よりも線膨張係数が大きい材料が用いられる。これにより、例えば半導体チップ１が動作時に発する熱や外部環境温度の上昇によって半導体チップ１周辺の温度が上昇した際に、半導体チップ１に対してこれを圧縮する力を加えることが可能となる。そこで、半導体チップ１のＳｉＣ基板１１の結晶方位における＜１１−２０＞方向を２つの押圧部材８３によって挟まれる方向と合せることで、動作時に半導体チップ１に＜１１−２０＞方向の圧縮応力が発生するように構成することが可能となる。
【００５３】
なお、上述の図９に示す例では、半導体チップ１は、フェイスアップの状態で実装基板８１に搭載されても、フェイスダウンの状態で実装基板８１に搭載されてもよい。
【００５４】
以上のような本実施形態に係る構成によっても、上述した実施形態と同様に、動作時に半導体チップ１に常に＜１１−２０＞方向の圧縮応力が印加される構成となる。それにより、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減するため、動作特性の向上された半導体素子１０を実現することが可能となる。
【００５５】
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００５６】
（第５の実施形態）
つぎに、第５の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図１０は、本実施形態に係る半導体装置の概略構成例を示す図であり、（ａ）はその上視図であり、（ｂ）はその（１−１００）面に沿った断面図である。
【００５７】
図１０に示すように、本実施形態に係る半導体装置９０は、ＳｉＣ基板１１における素子形成領域１Ａを挟み込む位置に、素子形成領域１Ａとは異なる不純物が注入された２つの拡散領域９３を備えている。素子形成領域１Ａには、例えば図１及び図２を用いて例示したような１つ以上の半導体素子１０が形成されている。また、拡散領域９３に注入される不純物は、例えば拡散領域９３の線膨張係数をＳｉＣ基板１１の線膨張係数よりも大きくさせる不純物であってよい。
【００５８】
このように素子形成領域１Ａを挟み込む位置にＳｉＣ基板１１よりも線膨張係数が大きい拡散領域９３を設けることで、例えば半導体装置９０が動作時に発する熱や外部環境温度の上昇によって素子形成領域１Ａ周辺の温度が上昇した際に、素子形成領域１Ａに対して圧縮する方向の力が発生することとなる。そこで、素子形成領域１ＡをＳｉＣ基板１１の結晶方位における＜１１−２０＞方向から挟み込む位置に２つの拡散領域（膨張部）９３を設けることで、動作時に素子形成領域１Ａに＜１１−２０＞方向の圧縮応力が発生するように構成することが可能となる。その結果、上述した実施形態と同様に、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減する。それにより、半導体素子１０の動作特性が向上する。
【００５９】
また、上述では、ＳｉＣ基板１１に不純物を注入することで、ＳｉＣ基板１１とは異なる線膨張係数を持つ拡散領域９３を形成する場合を例示したが、これに限定されるものではない。例えば図１１の半導体装置９０Ａに示すように、拡散領域９３の代わりにＳｉＣ基板１１にトレンチを形成し、このトレンチ内にＳｉＣ基板１１とは異なる線膨張係数を持つ剛性の高い埋込み部材（膨張部）９４を埋め込んでもよい。この場合でも、拡散領域９３を形成した場合と同様に、動作時に素子形成領域１Ａに所定方向の圧縮応力を発生させることが可能となる。その結果、上述した実施形態と同様に、ＳｉＣ基板１１の電流電圧特性が変化して＜１−１００＞方向のオン抵抗が減少すると共に、ゲート電極１７の下方に形成されたチャネルＣＨの抵抗が低減する。それにより、半導体素子１０の動作特性が向上する。なお、図１１（ａ）は半導体装置９０Ａの上視図であり、図１１（ｂ）はその（１−１００）面に沿った断面図である。
【００６０】
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００６１】
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
【符号の説明】
【００６２】
１…半導体チップ、１Ａ…素子形成領域、１０，２０…半導体素子、１１…ＳｉＣ基板、１２…第１層、１３…第２層、１４…ウエル領域、１５…コンタクト層、１６，２１…ゲート絶縁膜、１７…ゲート電極、１８…ソース電極、１９…ドレイン電極、２２…ソース領域、２３…ドレイン領域、４１，８１…実装基板、６１，７２…支持基板、６３…凸部、８２…くびれ部、８３…押圧部材、８３ａ…接合領域、９０，９０Ａ…半導体装置、９３…拡散領域、９４…埋込み部材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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