(57)【要約】【課題】以上説明したように、本発明の一側面によれば、光入射のない動作中に検知される暗電流を低減できる半導体受光素子を提供できる。【解決手段】半導体受光素子は、ｎ型半導体領域を含む支持体と、電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられたフォトダイオード構造とを備える。前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。【選択図】図１
2019160835.tif 000002
【特許請求の範囲】
【請求項１】
半導体受光素子であって、
ｎ型半導体領域を含む支持体と、
電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられたフォトダイオード構造と、
を備え、
前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、
前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される、半導体受光素子。
【請求項２】
前記第１スペーサー半導体層及び前記第２スペーサー半導体層は、それぞれ、ｐ導電性及びｎ導電性を有する、請求項１に記載された半導体受光素子。
【請求項３】
前記フォトダイオード構造は、前記ｐ型半導体領域及び前記光吸収層を含む半導体メサを有し、
前記支持体及び前記半導体メサは、前記第１軸の方向に沿って配置され、
前記バリア構造は、前記第１スペーサー半導体層に接続された制御電極を更に備える、請求項１又は請求項２に記載された半導体受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体受光素子に関する。
【背景技術】
【０００２】
非特許文献１は、タイプＩＩの超格子を有する赤外線検知器を開示する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】”Band  engineered  HOT  mid  wave  infrared  detectors  based  on  type-II  InAs/GaSb  strained  layer  superlattices”、  Infrared  Physics  &  Technology、ElSEVIER、2013.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
タイプＩＩの超格子の光吸収層を含む赤外線検知器は、暗電流を低くできる低い動作温度、例えば７７ケルビンにおいて使用される。７７ケルビンより高い温度における動作は、赤外線検知器を冷却する負担を軽くする。
【０００５】
本発明の一側面は、光入射のない動作中に検知されるキャリアレベル（暗電流）を低減できる半導体受光素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体受光素子は、ｎ型半導体領域を含む支持体と、電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられたフォトダイオード構造と、を備え、前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。
【０００７】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【０００８】
以上説明したように、本発明の一側面によれば、光入射のない動作中に検知される暗電流を低減できる半導体受光素子を提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態に係る半導体受光素子を示す図面である。
【図２】図２は、図１に示された半導体受光素子の具体例を示す図面である。
【図３】図３は、半導体受光素子１１の例示によって提供されるバンドダイアグラムを示す図面である。
【図４】図４は、バリア構造１９における電子障壁の制御電極上の電圧に依存した変化を模式的に示す図面である。
【図５】図５は、実験例のフォトダイオード構造及びバンドダイアグラムを模式的に示す図面である。
【図６】図６は、半導体受光素子Ｃ及び半導体受光素子Ｄの暗電流特性を示す図面である。
【図７】図７は、半導体受光素子Ｄの暗電流特性ＤＣ及び光応答特性ＰＣを示す図面である。
【図８】図８は、図７の測定において半導体受光素子Ｄの制御電極への印加電圧（ＶＣＮＴ）及びアノード・カソード間への印加電圧（ＶＯＵＴ）の時間変化を示す図面である。
【発明を実施するための形態】
【００１０】
具体例を説明する。
【００１１】
具体例に係る半導体受光素子は、（ａ）ｎ型半導体領域を含む支持体と、（ｂ）電子障壁を提供するバリア構造、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層、及びｐ型半導体領域を含み、前記支持体上に設けられたフォトダイオード構造と、を備え、前記バリア構造は、第１スペーサー半導体層、第１バリア層及び第２スペーサー半導体層を含み、前記ｐ型半導体領域、前記光吸収層、前記第１スペーサー半導体層、前記第１バリア層、前記第２スペーサー半導体層、及び前記ｎ型半導体領域は、第１軸の方向に配列される。
【００１２】
半導体受光素子によれば、半導体受光素子の狭バンドギャップの半導体は、動作温度に依存した熱的励起により電子正孔対を生成する。該電子正孔対（Ｅ，Ｈ）のうちの電子は、ｎ型半導体領域へ向かう。第１バリア層は、光吸収層とｎ型半導体領域との間に設けられ、ｎ型半導体領域へ向かう電子に対する障壁を提供する。熱的励起された電子のうちの或る量の電子は、電子障壁を乗り越えることができない。これは、結果として、暗電流の低減になる。また、光吸収層は、入射光ＬＩＮに応答してｐｎ接合の空乏層において光キャリアを生成する。光キャリアのうちの或る量の電子は、第１バリア層の電子障壁を越えて光電流となり、ｎ型半導体領域にドリフトする。
【００１３】
具体例に係る半導体受光素子では、前記第１スペーサー半導体層及び前記第２スペーサー半導体層は、それぞれ、ｐ導電性及びｎ導電性を有する。
【００１４】
半導体受光素子によれば、ｐ導電性及びｎ導電性をそれぞれ有する第１スペーサー半導体層及び第２スペーサー半導体層は、バリア構造にｐｎ接合を提供できる。第２スペーサー半導体層の導電型と反対の導電型を有する第１スペーサー半導体層は、第１バリア層を乗り越えない電子の再結合を容易にする。
【００１５】
具体例に係る半導体受光素子では、前記フォトダイオード構造は、前記ｐ型半導体領域及び前記光吸収層を含む半導体メサを有し、前記支持体及び前記半導体メサは、前記第１軸の方向に沿って配置され、前記バリア構造は、前記第１スペーサー半導体層に接続された制御電極を更に備える。
【００１６】
半導体受光素子によれば、必要な場合には、アノード電極及びカソード電極と異なる制御電極をバリア構造に提供できる。制御電極は、第１スペーサー半導体層に接続されて、制御電極とカソード電極との電位差に応じた電界をバリア構造に印加できる。この電界の印加によれば、第１スペーサー半導体層と第２スペーサー半導体層との間の第１バリア層の電子障壁の高さを調整できる。
【００１７】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、赤外線に感応する半導体受光素子に係る実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
図１の（ａ）部は、本実施形態に係る半導体受光素子の構造を示し、図１の（ｂ）部は、図１の（ａ）部に示された構造に対応付けたバンドダイアグラムを示す図面である。半導体受光素子１１は、支持体１３及びフォトダイオード構造１５を備える。支持体１３は、ｎ型半導体領域１７を含む。支持体１３はフォトダイオード構造１５を搭載しており、具体的には、フォトダイオード構造１５が、支持体１３のｎ型半導体領域１７上に設けられている。フォトダイオード構造１５は、電子障壁ＥＢ１を提供するバリア構造１９、赤外線に感応するバンドギャップを有するＩＩＩ−Ｖ化合物半導体を含む光吸収層２１、及びｐ型半導体領域２３を含む。光吸収層２１は、赤外線を感応できるバンドギャップを提供できるＩＩＩ−Ｖ化合物半導体を備える。光吸収層２１は、超格子構造及び／又はバルク半導体を含むことができる。
【００１９】
バリア構造１９は、電子障壁ＥＢ１を提供する。バリア構造１９は、第１スペーサー半導体層２５、第１バリア層２７及び第２スペーサー半導体層２９を含む。半導体受光素子１１では、ｐ型半導体領域２３、光吸収層２１、第１スペーサー半導体層２５、第１バリア層２７、第２スペーサー半導体層２９、及びｎ型半導体領域１７は、第１軸Ａｘ１の方向に配置される。
【００２０】
半導体受光素子１１によれば、半導体受光素子１１の狭バンドギャップの半導体は、動作温度に依存した熱的励起により電子正孔対を生成する。該電子正孔対のうちの電子は、ｎ型半導体領域１７へ向かう。第１バリア層２７は、光吸収層２１とｎ型半導体領域１７との間に設けられ、ｎ型半導体領域１７へ向かう電子に対する障壁（ＥＢ１）を提供する。熱的励起された電子のうちの或る量の電子は、電子障壁ＥＢ１を乗り越えることができない。これは、結果として、暗電流の低減になる。また、光吸収層２１は、入射光ＬＩＮに応答してｐｎ接合の空乏層において光キャリア（Ｅ，Ｈ）を生成する。光キャリアのうちの或る量の電子は、第１バリア層２７の電子障壁ＥＢ１を越えて光電流となり、ｎ型半導体領域１７にドリフトする。電子障壁ＥＢ１は、例えば１００〜３００ｍｅＶであることができる。
【００２１】
本実施例では、第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、それぞれ、ｐ導電性及びｎ導電性を有することができる。
【００２２】
半導体受光素子１１によれば、ｐ導電性及びｎ導電性をそれぞれ有する第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、バリア構造１９にｐｎ接合を提供でき、バリア構造１９は、ｐｎ接合に関連するビルトインポテンシャルを有する。第２スペーサー半導体層２９の導電型と反対の導電型を有する第１スペーサー半導体層２５は、第１バリア層２７を乗り越えない電子の再結合を容易にする。
【００２３】
半導体受光素子１１は、アノード電極３１及びカソード電極３３を備える。
アノード電極３１は、フォトダイオード構造１５に、具体的にはｐ型半導体領域２３に接続される。カソード電極３３は、支持体１３に、具体的にはｎ型半導体領域１７に接続される。
【００２４】
第１バリア層２７は、タイプＩＩの第１超格子構造ＳＬ１を含み、この第１超格子構造ＳＬ１は、光吸収層２１の伝導帯のエネルギーレベルより高いエネルギーレベルＢＬ２７Ｃを伝導帯に有する。第１スペーサー半導体層２５及び第２スペーサー半導体層２９は、それぞれ、エネルギーレベルＢＬ２５Ｃ及びエネルギーレベルＢＬ２９Ｃを伝導帯に有する。
【００２５】
第１バリア層２７のエネルギーレベルＢＬ２７Ｃは、エネルギーレベルＢＬ２５Ｃ及びエネルギーレベルＢＬ２９Ｃより高い。第１バリア層２７の価電子帯のエネルギーレベルＢＬ２７Ｖと第１スペーサー半導体層２５の価電子帯のエネルギーレベルＢＬ２５Ｖとの差は、第１バリア層２７の伝導帯のエネルギーレベルＢＬ２７Ｃと第１スペーサー半導体層２５の伝導帯のエネルギーレベルＢＬ２５Ｃとの差より小さい。また、第１バリア層２７の価電子帯のエネルギーレベルＢＬ２７Ｖと第２スペーサー半導体層２９の価電子帯のエネルギーレベルＢＬ２９Ｖとの差は、第１バリア層２７の伝導帯のエネルギーレベルＢＬ２７Ｃと第２スペーサー半導体層２９の伝導帯のエネルギーレベルＢＬ２９Ｃとの差より小さい。
【００２６】
必要な場合には、半導体受光素子１１は、アノード電極３１及びカソード電極３３と異なる制御電極３７を更に備えるようにしてもよい。制御電極３７は、第１スペーサー半導体層２５に接続される。バリア構造１９に提供された制御電極３７は、第１スペーサー半導体層２５に接続されて、制御電極３７とカソード電極３３との電位差に応じた電界をバリア構造１９に印加できる。この電界の印加によれば、第１スペーサー半導体層２５と第２スペーサー半導体層２９との間の第１バリア層２７の電子障壁の高さを調整できる。
【００２７】
或いは、半導体受光素子１１は、第１スペーサー半導体層２５に接続される制御電極３７を備えなくてもよい。バリア構造１９は、第１スペーサー半導体層２５、第２スペーサー半導体層２９及び第１バリア層２７の半導体材料及び半導体構造によって決まるバンドオフセットを、第１スペーサー半導体層２５及び第２スペーサー半導体層２９と第１バリア層２７との間それぞれの界面に提供できる。
【００２８】
半導体受光素子１１は、必要な場合には、光吸収層２１とｐ型半導体領域２３との間及びｎ型半導体領域１７と光吸収層２１との間の少なくともいずれか一方に設けられたバリア層を含むことができる。本実施例では、半導体受光素子１１は、第２バリア層４１及び第３バリア層４３を含むことができる。具体的には、第２バリア層４１が、光吸収層２１とｐ型半導体領域２３との間に設けられて、電子障壁ＥＢ２を提供する。第３バリア層４３が、ｎ型半導体領域１７及びバリア構造１９と光吸収層２１との間に設けられて、正孔に対する障壁を提供する。第１バリア層２７の電子障壁ＥＢ１は、第２バリア層４１の電子障壁ＥＢ２より低い。第３バリア層４３は、第１バリア層２７の電子障壁ＥＢ１の大きさより大きな正孔障壁ＨＢを有する。第２バリア層４１の超格子構造は、交互に配列された第１半導体層４１ａ及び第２半導体層４１ｂを含む。第３バリア層４３の超格子構造は、交互に配列された第１半導体層４３ａ及び第２半導体層４３ｂを含む。
【００２９】
半導体受光素子１１によれば、第１バリア層２７の電子障壁ＥＢ１より高いオフセットの電子障壁を第２バリア層４１に提供する。第１バリア層２７の低い電子障壁ＥＢ１７は、光吸収層２１からの光電流が第１バリア層２７を乗り越えることを可能にする一方で、第２バリア層４１の高い電子障壁ＥＢ２は、暗電流をしっかりと阻止できる。また、半導体受光素子１１によれば、第１バリア層２７の電子障壁ＥＢ１７の大きさより大きなオフセットの正孔障壁を第３バリア層４３に提供する。第３バリア層４３の高い正孔障壁ＨＢは、暗電流をしっかりと阻止できる。
【００３０】
バリア構造１９の第１スペーサー半導体層２５は、光吸収層２１より小さい厚さを有することができる。半導体受光素子１１によれば、第１スペーサー半導体層２５は、光吸収層２１とｎ型半導体領域１７との間にｐ導電性の薄い領域を提供できる。ｐ導電性の薄い領域は、追加のｐｎ接合をバリア構造１９に提供できる。
【００３１】
バリア構造１９の第１スペーサー半導体層２５は、光吸収層２１より小さいバンドギャップを有することができる。光吸収層より小さいバンドギャップの第１スペーサー半導体層２５は、第１バリア層２８を乗り越えない電子の再結合を容易にする。
【００３２】
図２の（ａ）部は、本実施形態に係る半導体受光素子を模式的に示す平面図であり、図２の（ｂ）部は、図２の（ａ）部に示されたＩＩｂ−ＩＩｂ線に沿って取られた断面を示す図面である。図２の（ａ）部及び（ｂ）部に示されるように、支持体１３は主面１３ａ及び裏面１３ｂを含む。フォトダイオード構造１５は、支持体１３の主面１３ａ上に設けられた半導体メサ３５を有する。支持体１３及び半導体メサ３５は、第１軸Ａｘ１の方向に沿って配置される。半導体メサ３５は、光吸収層２１及びｐ型半導体領域２３を含み、本実施例では、バリア構造１９の第１スペーサー半導体層２５の一部分を含む。具体的には、半導体メサ３５は、光吸収層２１及びｐ型半導体領域２３に加えて、第２バリア層４１及び第３バリア層４３を含む。本実施例では、ｐ型半導体領域２３（及び第２バリア層４１）、光吸収層２１、第３バリア層４３が、第１軸Ａｘ１の方向にそって配置される。
【００３３】
本実施例では、ｐ型半導体領域２３は、第２バリア層４１に加えて、ｐ型タイプＩＩ超格子構造４５及びｐ型キャップ層４７を含む。ｐ型タイプＩＩ超格子構造４５の超格子構造は、交互に配列された第１半導体層４５ａ及び第２半導体層４５ｂを含み、本実施例では、ｐ型キャップ層４７はバルク半導体からなる。アノード電極３１は、ｐ型半導体領域２３のｐ型キャップ層４７に接触を成す。
【００３４】
また、ｎ型半導体領域１７は、ｎ型タイプＩＩ超格子構造４９及びｎ型バルク層５１を含む。ｎ型タイプＩＩ超格子構造４９の超格子構造は、交互に配列された第１半導体層４９ａ及び第２半導体層４９ｂを含む。カソード電極３３は、ｎ型タイプＩＩ超格子構造４９又は支持体１３の裏面１３ｂのいずれかに設けられることができる。
【００３５】
フォトダイオード構造１５は、半導体積層にテラス５３を有することができ、テラス５３は半導体メサＭＳを搭載する。半導体メサＭＳは、半導体メサＭＳの上面３８ａ及び側面３８ｂを有し、側面３８ｂは、半導体メサＭＳの上面３８ａから半導体メサＭＳの底３８ｃまで第１軸Ａｘ１の方向に延在する。
【００３６】
バリア構造１９は、半導体メサＭＳからテラス５３に設けられる。半導体メサＭＳはバリア構造１９の一部分を含み、テラス５３はバリア構造１９の残りを含むことができる。
【００３７】
具体的には、半導体メサＭＳは第１スペーサー半導体層２５の一部分を含み、テラス５３は第１スペーサー半導体層２５の残り、第１バリア層２７及び第２スペーサー半導体層２９を含むことができる。制御電極３７は、テラス５３上に設けられることができて、第１スペーサー半導体層２５に接触を成すことができる。カソード電極３３は、支持体１３の裏面１３ｂに接触を成すことがよい。
【００３８】
或いは、半導体メサＭＳは、バリア構造１９の第１スペーサー半導体層２５、第１バリア層２７及び第２スペーサー半導体層２９の一部を含むことができ、テラス５３は、第２スペーサー半導体層２９の残りを含むことができる。制御電極３７は、半導体受光素子１１に設けられない。カソード電極３３が、テラス５３上に設けられることができて、第２スペーサー半導体層２９に接触を成すことができる。
【００３９】
必要ならは、テラス５３が半導体受光素子１１に設けていなくても良い。半導体メサＭＳは、バリア構造１９の全てを含み、制御電極３７は、半導体受光素子１１に設けられない。
【００４０】
第１スペーサー半導体層２５は、タイプＩＩの超格子構造を有することができる。第１スペーサー半導体層２５の超格子構造は、交互に配列された第１半導体層２５ａ及び第２半導体層２５ｂを含む。第１スペーサー半導体層２５の超格子構造は、光吸収層におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より小さいエネルギー差を、第１スペーサー半導体層２５のバンド構造（伝導帯及び価電子帯）に提供できる。半導体受光素子１１によれば、第１スペーサー半導体層２５の超格子構造は、光吸収層より小さいバンドギャップを形成できる。光吸収層２１より小さいバンドギャップの第１スペーサー半導体層は、第１バリア層２７を乗り越えない電子の再結合を容易にする。具体的には、第１スペーサー半導体層２５は、例えばｐ型のＩｎＡｓ／ＧａＳｂ超格子構造を含むことができる。
【００４１】
第２スペーサー半導体層２９は、タイプＩＩの超格子構造を含むことができる。第２スペーサー半導体層２９の超格子構造は、交互に配列された第１半導体層２９ａ及び第２半導体層２９ｂを含む。第２スペーサー半導体層２９の超格子構造は、第１スペーサー半導体層２５の超格子構造におけるキャリア伝導に係る伝導帯及び価電子帯のエネルギー差より大きいエネルギー差を、第２スペーサー半導体層２９のバンド構造（伝導帯及び価電子帯）に提供できる。半導体受光素子１１によれば、第１スペーサー半導体層２５の超格子構造は、光吸収層より小さいバンドギャップを形成できる。第１スペーサー半導体層２５より大きいバンドギャップの第２スペーサー半導体層２９は、バリア構造１９における空乏層の幅の調整を容易にする。具体的には、第２スペーサー半導体層２９は、例えばｎ型のＩｎＡｓ／ＧａＳｂ超格子構造を含むことができる。
【００４２】
第１バリア層２７の超格子構造は、交互に配列された第１半導体層２７ａ及び第２半導体層２７ｂを含む。具体的には、第１バリア層２７の第１超格子構造は、ＩｎＡｓ／ＧａＳｂ超格子を含むことができる。ＩｎＡｓ／ＧａＳｂ超格子は、伝導帯における電子障壁を第１バリア層２７に提供できると共に、価電子帯に実質的に電位障壁のないバンド構造を第１バリア層２７に提供できる。
【００４３】
光吸収層２１の超格子構造は、交互に配列された第１半導体層２１ａ及び第２半導体層２１ｂを含む。具体的には、光吸収層２１は、ＩｎＡｓ／ＧａＳｂ超格子を有することができる。光吸収層２１のＩｎＡｓ／ＧａＳｂ超格子によれば、半導体受光素子１１が赤外線波長域（３マイクロメートル〜１５マイクロメートル）に光検知能を示すことを可能にする提供できる。
【００４４】
半導体受光素子１１の例示。
支持体１３のベースＢＳ：ｎ型ＧａＳｂ基板。
支持体１３のｎ型半導体領域１７：ｎ型ＧａＳｂエピタキシャル層（５００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
フォトダイオード構造１５。
ｎ型タイプＩＩ超格子構造４９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
バリア構造１９。
第１スペーサー半導体層２５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１８ｃｍ−３）。
第１バリア層２７：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２スペーサー半導体層２９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（１６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第３バリア層４３（正孔障壁層）：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１６ｃｍ−３）。
光吸収層２１：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２バリア層４１（電子障壁層）：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域２３。
ｐ型タイプＩＩ超格子構造４５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層４７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
保護膜４８；シリコン系無機絶縁膜（シリコン酸化物、ＳｉＯ２、１００ｎｍ〜３００ｎｍ）。
【００４５】
図３は、半導体受光素子１１の例示によって提供されるバンドダイアグラムを示す。図３には、支持体１３及びフォトダイオード構造１５における伝導帯ＣＢ及び価電子帯ＶＤ、並びにフェルミ準位ＥＦが示されている。伝導帯ＣＢ及び価電子帯ＶＤは、それぞれ、バルク層を除き、超格子構造によって提供される電子準位及び正孔準位を示す。
【００４６】
光吸収層２１が第２バリア層４１（電子障壁層）と第３バリア層４３（正孔障壁層）との間に位置する。光吸収層２１及び第３バリア層４３（正孔障壁層）が、第２バリア層４１（電子障壁層）とバリア構造１９とのとの間に位置する。バリア構造１９の第１バリア層２７の電子障壁ＥＢ１は、約３００ｍｅＶであることができる。第２バリア層４１（電子障壁層）の電子障壁は、電子障壁ＥＢ１より大きく約１００〜２００ｍｅＶであることができる。第３バリア層４３（正孔障壁層）の正孔障壁は、電子障壁ＥＢ１より大きく約１００〜２００ｍｅＶであることができる。第２電源ＰＳ２が、カソード電極３３と制御電極３７との間に接続される。
特性線、制御電極への印加電圧（Ｖ）。
Ｃ１、ゼロ。
Ｃ２、１５０ｍＶ（このバイアスは、要求に応じて５０〜１５０ｍＶ）の範囲において変更されることができる）。
Ｃ３、３００ｍＶ（このバイアスは、要求に応じて１５０〜３００ｍＶ）の範囲において変更されることができる）。
「ＢＶｉｎ」は、ビルトインポテンシャルを表す。
【００４７】
図４は、バリア構造１９における電子障壁ＥＢ１の制御電極上の電圧に依存した変化を模式的に示す。第１スペーサー半導体層２５は、ｎ型タイプＩＩ超格子構造４９の電位を基準にして正の電圧を受ける。第１バリア層２７の電子障壁ＥＢ１は、印加電圧の増大に伴って低くなる。
【００４８】
図５の（ａ）部及び（ｂ）部は、実験例のフォトダイオード構造及びバンドダイアグラムを模式的に示す図面である。図５の（ａ）部及び（ｂ）部を参照すると、半導体受光素子Ｃ及び半導体受光素子Ｄが示されている。第１電源ＰＳ１が、アノード・カソード間に接続される。第２電源ＰＳ２が、カソード電極３３と制御電極３７との間に接続される。
【００４９】
図５の（ａ）部に示される半導体受光素子Ｃの構造。
フォトダイオード構造１。
ｎ型タイプＩＩ超格子構造２：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
正孔障壁層３：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１〜２×１０１６ｃｍ−３）。
光吸収層４：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
電子障壁層５：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域。
ｐ型タイプＩＩ超格子構造６：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
【００５０】
図５の（ｂ）部に示される半導体受光素子Ｄの構造。
フォトダイオード構造１５。
ｎ型タイプＩＩ超格子構造４９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３５０ｎｍ厚、１×１０１８ｃｍ−３）。
バリア構造１９。
第１スペーサー半導体層２５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１×１０１８ｃｍ−３）。
第１バリア層２７：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（６０ｎｍ厚、０．１〜１×１０１６ｃｍ−３）。
第２スペーサー半導体層２９：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（１６０ｎｍ厚、１×１０１６ｃｍ−３）。
第３バリア層４３：ｎ型ＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚、１×１０１６ｃｍ−３）。
光吸収層２１：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（１０００ｎｍ厚、０．１×１０１６ｃｍ−３）。
第２バリア層４１：アンドープＩｎＡｓ／ＧａＳｂ超格子（３００ｎｍ厚）。
ｐ型半導体領域２３。
ｐ型タイプＩＩ超格子構造４５：ｐ型ＩｎＡｓ／ＧａＳｂ超格子（２５０ｎｍ厚、１〜２×１０１７ｃｍ−３）。
ｐ型キャップ層４７：ｐ型ＧａＳｂバルク（２００ｎｍ厚、１〜３×１０１８ｃｍ−３）。
【００５１】
図６は、半導体受光素子Ｃ及び半導体受光素子Ｄの暗電流特性を示す。横軸は、アノード・カソード間電圧を示し、縦軸は、測定された電流密度を示す。
また、半導体受光素子Ｄでは、制御電極への印加電圧は、ゼロである（第２電源ＰＳ２におけるゼロバイアス条件）。図６において、「Ｃ７７」は、絶対温度７７ケルビンにおける半導体受光素子Ｃの暗電流特性を示す。「Ｄ７７」、「Ｄ１５０」及び「Ｄ２１０」は、それぞれ、絶対温度７７ケルビン、１５０ケルビン及び２１０ケルビンにおける半導体受光素子Ｄの暗電流特性を示す。半導体受光素子Ｄの暗電流特性は、温度７７〜２１０ケルビンの範囲において、半導体受光素子Ｃの暗電流特性（絶対温度７７ケルビン）より優れている。
【００５２】
図７は、半導体受光素子Ｄの暗電流特性ＤＣ及び光応答特性ＰＣを示す。横軸は、アノード・カソード間電圧を示し、縦軸は、測定された電流密度を示す。図７において、暗電流特性及び光応答特性は、絶対温度７７ケルビンにおいて測定される。また、「ＧＦ」、「ＧＨ」及び「ＧＣ」は、それぞれ、制御電極への印加電圧−０．５、−０．３及び０．０ボルトにおける暗電流特性ＤＣ及び光応答特性ＰＣを示す。半導体受光素子Ｄは、制御電極への印加電圧に応じて暗転流のレベルを低減できる。また、半導体受光素子Ｄは、低減されたあ暗電流のレベル（制御電極への印加電圧）において、光入力に応答して光電流を出力できる。
【００５３】
図８は、図７の測定において半導体受光素子Ｄの制御電極への印加電圧（ＶＣＮＴ）及びアノード・カソード間への印加電圧（ＶＯＵＴ）の時間変化を示す。
アノード・カソード間への印加電圧（ＶＯＵＴ）：−１．０ボルト（連続印加）。
制御電極への印加電圧（ＶＣＮＴ）：−０．３ボルト（パルス印加）。
パルスハイ期間（ＴＨ）：１マイクロ秒から１ミリ秒。
パルスロウ期間（ＴＬ）：１ナノ秒から１マイクロ秒。
【００５４】
以上説明したように、本実施形態によれば、バリア構造１９は、半導体受光素子において光入射のない動作中に検知される暗電流を制御電圧の有無及び大きさに応じて低減できる。
【００５５】
引き続き、半導体受光素子１１を作製する方法を説明する。ＧａＳｂウエハ上に分子線エピタキシー法によりフォトダイオード構造１５のためのエピタキシャル膜を成長する。具体的には、以下の半導体膜を含む半導体積層を形成する：ｎ型タイプＩＩ超格子構造４９のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子、第２スペーサー半導体層２９のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子、第１バリア層２７のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子、第１スペーサー半導体層２５のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子、第３バリア層４３のためのｎ型ＩｎＡｓ／ＧａＳｂ超格子、光吸収層２１のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子、第２バリア層４１のためのアンドープＩｎＡｓ／ＧａＳｂ超格子、ｐ型タイプＩＩ超格子構造４５のためのｐ型ＩｎＡｓ／ＧａＳｂ超格子、及びｐ型キャップ層４７のためのｐ型ＧａＳｂ膜。メサを規定する絶縁膜マスクを半導体積層上に形成する。この絶縁膜マスクを用いて半導体積層をエッチングして、半導体メサを形成する。必要な場合には、半導体メサを覆うように形成されたる絶縁膜マスクを用いて半導体積層をエッチングして、半導体テラスを形成する。この後に、シリコン系無機絶縁膜（例えばＳｉＮ膜）を半導体メサ及び半導体テラス上に堆積する。アノード電極及びカソード電極（必要な場合に、制御電極）のための開口をＳｉＮ膜に形成すると共に、メタライズのための金属膜の堆積を行う。これらの工程により、半導体受光素子１１を作製できる。
【００５６】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００５７】
以上説明したように、本実施形態によれば、光入射のない動作中に検知される暗電流を低減できる半導体受光素子を提供できる。
【符号の説明】
【００５８】
１１…半導体受光素子、１３…支持体、１５…フォトダイオード構造、１７…ｎ型半導体領域、１９…バリア構造、２１…光吸収層、２３…ｐ型半導体領域、２５…第１スペーサー半導体層、２７…第１バリア層、２９…第２スペーサー半導体層、Ａｘ１…第１軸。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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