(57)【要約】【課題】特性を悪化させることなく、バンドパスフィルタとバランを含む積層型電子部品を小型化する。【解決手段】積層型電子部品１は、積層された複数の誘電体層と複数の導体層を含む積層体３０と、積層体３０を用いて構成されたバンドパスフィルタ１０およびバラン２０を備えている。バンドパスフィルタ１０は、複数の共振器Ｒ１，Ｒ２，Ｒ３，Ｒ４を含んでいる。バラン２０は、複数のインダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２と複数のキャパシタＣ１１，Ｃ２１，Ｃ２２を含んでいる。積層体３０は、複数のインダクタよりも積層体３０の底面３０Ａにより近い位置に配置されたグランド導体層３３１を含んでいる。複数のインダクタの上方にはグランド導体層はない。複数のキャパシタは、複数の誘電体層の積層方向について、複数のインダクタとグランド導体層３３１との間に配置されている。【選択図】図４
2019050460.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の誘電体層と複数の導体層とを含む積層体と、
前記積層体を用いて構成されたバンドパスフィルタおよびバランを備えた積層型電子部品であって、
前記バンドパスフィルタと前記バランは、前記複数の誘電体層の積層方向に直交する方向について互いに異なる位置に配置され、
前記バンドパスフィルタは、
第１の入出力端と、
第２の入出力端と、
回路構成上、前記第１の入出力端と前記第２の入出力端との間に設けられた複数の共振器とを含み、
前記バランは、
前記第２の入出力端に接続された不平衡入出力端と、
第１の平衡入出力端と、
第２の平衡入出力端と、
回路構成上、前記不平衡入出力端と前記第１の平衡入出力端との間に設けられた第１の移相回路と、
回路構成上、前記不平衡入出力端と前記第２の平衡入出力端との間に設けられた第２の移相回路とを含み、
前記第１の移相回路は、第１のインダクタを含み前記不平衡入出力端と前記第１の平衡入出力端とを接続する第１の経路と、回路構成上、前記第１の経路とグランドとの間に設けられた第１のキャパシタとを含み、
前記第２の移相回路は、第２のキャパシタを含み前記不平衡入出力端と前記第２の平衡入出力端とを接続する第２の経路と、回路構成上、前記第２の経路とグランドとの間に設けられた第２のインダクタとを含み、
前記積層体は、前記積層型電子部品が被実装体に実装される際に前記被実装体に対向する底面と、前記底面とは反対側の上面とを有し、
前記複数の導体層は、グランドに接続されるグランド導体層を含み、
前記グランド導体層は、前記第１および第２のインダクタよりも前記底面により近い位置であって前記複数の誘電体層の積層方向から見たときに前記第１および第２のインダクタと重なる位置に配置され、
前記積層体は、前記第１および第２のインダクタよりも前記上面により近い位置であって前記複数の誘電体層の積層方向から見たときに前記第１および第２のインダクタと重なる位置に配置されてグランドに接続されるいかなる導体層も含まず、
前記第１および第２のキャパシタは、前記複数の誘電体層の積層方向について、前記第１および第２のインダクタと前記グランド導体層との間に配置されていることを特徴とする積層型電子部品。
【請求項２】
前記第１のインダクタと前記第２のインダクタの少なくとも一方は、前記複数の導体層のうちの２つ以上の導体層であって前記複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていることを特徴とする請求項１記載の積層型電子部品。
【請求項３】
前記第１の経路は、更に、第１のインダクタに対して直列に接続された第３のインダクタを含み、
前記第１のキャパシタは、回路構成上、前記第１のインダクタと前記第３のインダクタの接続点とグランドとの間に設けられ、
前記第３のインダクタは、前記第１および第２のキャパシタよりも前記上面により近い位置であって前記複数の誘電体層の積層方向から見たときに前記グランド導体層と重なる位置に配置されていることを特徴とする請求項１または２記載の積層型電子部品。
【請求項４】
前記第３のインダクタは、前記複数の導体層のうちの２つ以上の導体層であって前記複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていることを特徴とする請求項３記載の積層型電子部品。
【請求項５】
前記第２の経路は、更に、第２のキャパシタに対して直列に接続された第３のキャパシタを含み、
前記第２のインダクタは、回路構成上、前記第２のキャパシタと前記第３のキャパシタの接続点とグランドとの間に設けられていることを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
【請求項６】
前記第３のキャパシタは、前記複数の誘電体層の積層方向について、前記第１および第２のインダクタと前記グランド導体層との間に配置されていることを特徴とする請求項５記載の積層型電子部品。
【請求項７】
前記第３のキャパシタは、回路構成上、前記第２のキャパシタと前記第２の平衡入出力端との間に設けられ、
前記第２の移相回路は、更に、回路構成上、前記第２の平衡入出力端とグランドとの間に設けられた第４のインダクタを含み、
前記第４のインダクタは、前記第１および第２のキャパシタよりも前記上面により近い位置であって前記複数の誘電体層の積層方向から見たときに前記グランド導体層と重なる位置に配置されていることを特徴とする請求項５または６記載の積層型電子部品。
【請求項８】
前記第４のインダクタは、前記複数の導体層のうちの２つ以上の導体層であって前記複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていることを特徴とする請求項７記載の積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドパスフィルタとバランを含む積層型電子部品に関する。
【背景技術】
【０００２】
携帯電話機やスマートフォンに代表される小型移動体通信機器、テレビジョン放送用通信機器、無線ＬＡＮ通信機器等の通信機器に使用され得る電子部品の１つとして、バンドパスフィルタがある。通信機器では、不平衡信号を扱うバンドパスフィルタに対して、平衡信号を扱う回路を接続したい場合がある。この場合、一般的には、バンドパスフィルタと、平衡信号を扱う回路の間に、不平衡信号と平衡信号との間の変換を行うバランが設けられる。
【０００３】
一方、特に小型移動体通信機器では、多機能化、小型化が進み、それに伴い、電子部品の小型化および実装の高密度化が進んでいる。
【０００４】
バンドパスフィルタと、これに接続されるバランを必要とする通信機器において、別々の電子部品として構成されたバンドパスフィルタとバランを設けると、これらの占有面積が大きくなり、電子部品の実装の高密度化に反する。
【０００５】
そこで、例えば特許文献１に記載されているように、バンドパスフィルタとバランを一体化した積層型電子部品が提案されている。特許文献１に記載された積層型電子部品では、積層された複数の誘電体層と複数の導体層とを含む積層体内にバンドパスフィルタとバランが設けられている。バンドパスフィルタは、電磁気的に結合した第１の共振器と第２の共振器を有している。バランは、第１のコイルと第２のコイルと第３のコイルと第４のコイルを有している。第１のコイルの一端はバンドパスフィルタに接続されている。第１のコイルの他端は、第２のコイルの一端に接続されている。第３のコイルは第１のコイルに電磁気的に結合し、第４のコイルは第２のコイルに電磁気的に結合している。第３のコイルの一端と第４のコイルの一端は、接地されている。第３のコイルの他端と第４のコイルの他端は、一対の平衡用端子に接続されている。このバランは、いわゆるマーチャントバランである。
【０００６】
特許文献１に記載された積層型電子部品では、バンドパスフィルタとバランは、積層体の複数の誘電体層の積層方向に直交する方向すなわち水平方向にずらして配置されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２５８５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載された積層型電子部品におけるバランでは、結合する第１および第３のコイルの組と、結合する第２および第４のコイルの組は、水平方向にずらして配置されている。そのため、この積層型電子部品では、バランの占有面積が大きくなり、積層型電子部品を小型化することが難しいという問題点がある。
【０００９】
なお、特許文献１に記載された積層型電子部品におけるバランでは、第１および第３のコイルの組と、第２および第４のコイルの組を、積層方向に並べて配置すると、本来、結合すべきではない２つのコイルの間で結合が生じて、特性が悪化する。
【００１０】
また、特許文献１に記載された積層型電子部品におけるバランでは、第１ないし第４のコイルの各々は、他のコイルと結合させる必要があるため、ほぼ全体を１つの層で構成する必要がある。この点からも、バランの占有面積が大きくなる。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、バンドパスフィルタとバランを含む積層型電子部品であって、特性を悪化させることなく、小型化することが可能な積層型電子部品を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の積層型電子部品は、積層された複数の誘電体層と複数の導体層とを含む積層体と、積層体を用いて構成されたバンドパスフィルタおよびバランを備えている。バンドパスフィルタとバランは、複数の誘電体層の積層方向に直交する方向について互いに異なる位置に配置されている。
【００１３】
バンドパスフィルタは、第１の入出力端と、第２の入出力端と、回路構成上、第１の入出力端と第２の入出力端との間に設けられた複数の共振器とを含んでいる。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【００１４】
バランは、第２の入出力端に接続された不平衡入出力端と、第１の平衡入出力端と、第２の平衡入出力端と、回路構成上、不平衡入出力端と第１の平衡入出力端との間に設けられた第１の移相回路と、回路構成上、不平衡入出力端と第２の平衡入出力端との間に設けられた第２の移相回路とを含んでいる。
【００１５】
第１の移相回路は、第１のインダクタを含み不平衡入出力端と第１の平衡入出力端とを接続する第１の経路と、回路構成上、第１の経路とグランドとの間に設けられた第１のキャパシタとを含んでいる。第２の移相回路は、第２のキャパシタを含み不平衡入出力端と第２の平衡入出力端とを接続する第２の経路と、回路構成上、第２の経路とグランドとの間に設けられた第２のインダクタとを含んでいる。
【００１６】
積層体は、積層型電子部品が被実装体に実装される際に被実装体に対向する底面と、底面とは反対側の上面とを有している。複数の導体層は、グランドに接続されるグランド導体層を含んでいる。グランド導体層は、第１および第２のインダクタよりも底面により近い位置であって複数の誘電体層の積層方向から見たときに第１および第２のインダクタと重なる位置に配置されている。積層体は、第１および第２のインダクタよりも上面により近い位置であって複数の誘電体層の積層方向から見たときに第１および第２のインダクタと重なる位置に配置されてグランドに接続されるいかなる導体層も含んでいない。第１および第２のキャパシタは、複数の誘電体層の積層方向について、第１および第２のインダクタとグランド導体層との間に配置されている。
【００１７】
本発明の積層型電子部品において、第１のインダクタと第２のインダクタの少なくとも一方は、複数の導体層のうちの２つ以上の導体層であって複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていてもよい。
【００１８】
また、本発明の積層型電子部品において、第１の経路は、更に、第１のインダクタに対して直列に接続された第３のインダクタを含んでいてもよい。この場合、第１のキャパシタは、回路構成上、第１のインダクタと第３のインダクタの接続点とグランドとの間に設けられている。また、第３のインダクタは、第１および第２のキャパシタよりも上面により近い位置であって複数の誘電体層の積層方向から見たときにグランド導体層と重なる位置に配置されていてもよい。
【００１９】
また、第３のインダクタは、複数の導体層のうちの２つ以上の導体層であって複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていてもよい。
【００２０】
また、本発明の積層型電子部品において、第２の経路は、更に、第２のキャパシタに対して直列に接続された第３のキャパシタを含んでいてもよい。この場合、第２のインダクタは、回路構成上、第２のキャパシタと第３のキャパシタの接続点とグランドとの間に設けられている。また、第３のキャパシタは、複数の誘電体層の積層方向について、第１および第２のインダクタとグランド導体層との間に配置されていてもよい。
【００２１】
また、第３のキャパシタは、回路構成上、第２のキャパシタと第２の平衡入出力端との間に設けられていてもよい。この場合、第２の移相回路は、更に、回路構成上、第２の平衡入出力端とグランドとの間に設けられた第４のインダクタを含んでいてもよい。第４のインダクタは、第１および第２のキャパシタよりも上面により近い位置であって複数の誘電体層の積層方向から見たときにグランド導体層と重なる位置に配置されていてもよい。
【００２２】
また、第４のインダクタは、複数の導体層のうちの２つ以上の導体層であって複数の誘電体層の積層方向について異なる位置に配置された２つ以上の導体層が接続されて構成されていてもよい。
【発明の効果】
【００２３】
本発明の積層型電子部品では、バランは第１および第２のインダクタと第１および第２のキャパシタを含んでいる。本発明によれば、積層体の空間を有効に利用して、第１および第２のインダクタと第１および第２のキャパシタを配置することができる。また、本発明によれば、第１および第２のインダクタが発生する磁束が通過する空間を十分に広くすることが可能になる。これらのことから、本発明によれば、特性を悪化させることなく、バンドパスフィルタとバランを含む積層型電子部品を小型化することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態に係る積層型電子部品の斜視図である。
【図２】図１に示した積層体の内部を示す斜視図である。
【図３】図１に示した積層体の内部を示す平面図である。
【図４】図１に示した積層体の内部を示す側面図である。
【図５】本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。
【図６】図２に示した積層体における３層目の誘電体層のパターン形成面を示す説明図である。
【図７】図２に示した積層体における４層目の誘電体層のパターン形成面を示す説明図である。
【図８】図２に示した積層体における５層目の誘電体層のパターン形成面を示す説明図である。
【図９】図２に示した積層体における６層目の誘電体層のパターン形成面を示す説明図である。
【図１０】図２に示した積層体における７層目の誘電体層のパターン形成面を示す説明図である。
【図１１】図２に示した積層体における８層目の誘電体層のパターン形成面を示す説明図である。
【図１２】図２に示した積層体における９層目の誘電体層のパターン形成面を示す説明図である。
【図１３】図２に示した積層体における１０層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。
【図１４】図２に示した積層体における１７層目の誘電体層のパターン形成面を示す説明図である。
【図１５】図２に示した積層体における１８層目の誘電体層のパターン形成面を示す説明図である。
【図１６】図２に示した積層体における１９層目の誘電体層のパターン形成面を示す説明図である。
【図１７】図２に示した積層体における２０層目の誘電体層のパターン形成面を示す説明図である。
【図１８】図２に示した積層体における２１層目の誘電体層のパターン形成面を示す説明図である。
【図１９】図２に示した積層体における２２層目の誘電体層のパターン形成面を示す説明図である。
【図２０】図２に示した積層体における２３層目の誘電体層のパターン形成面を示す説明図である。
【図２１】図２に示した積層体における２８層目の誘電体層のパターン形成面を示す説明図である。
【図２２】本発明の一実施の形態に係る積層型電子部品におけるバンドパスフィルタの挿入損失および反射損失の周波数特性を示す特性図である。
【図２３】本発明の一実施の形態に係る積層型電子部品の挿入損失および反射損失の周波数特性を示す特性図である。
【図２４】本発明の一実施の形態に係る積層型電子部品におけるバランの振幅バランス特性を示す特性図である。
【図２５】本発明の一実施の形態に係る積層型電子部品の振幅バランス特性を示す特性図である。
【図２６】本発明の一実施の形態に係る積層型電子部品におけるバランの位相バランス特性を示す特性図である。
【図２７】本発明の一実施の形態に係る積層型電子部品の位相バランス特性を示す特性図である。
【発明を実施するための形態】
【００２５】
以下、本発明の一実施の形態に係る積層型電子部品について図面を参照して詳細に説明する。
【００２６】
図１は、本実施の形態に係る積層型電子部品の斜視図である。図１に示したように、本実施の形態に係る積層型電子部品１は、積層体３０を備えている。後で詳しく説明するが、積層体３０は、積層された複数の誘電体層と複数の導体層とを含んでいる。
【００２７】
図２は、積層体３０の内部を示す斜視図である。図３は、積層体３０の内部を示す平面図である。図４は、積層体３０の内部を示す側面図である。
【００２８】
ここで、図１に示したように、Ｘ方向、Ｙ方向およびＺ方向を定義する。Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。本実施の形態では、複数の誘電体層の積層方向をＺ方向とする。
【００２９】
積層体３０は、直方体形状を有している。積層体３０は、積層型電子部品１が実装基板等の被実装体に実装される際に被実装体に対向する底面３０Ａと、底面３０Ａとは反対側の上面３０Ｂと、底面３０Ａと上面３０Ｂを接続する４つの側面３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆを有している。底面３０Ａと上面３０Ｂは、Ｚ方向における積層体３０の両端に位置している。側面３０Ｃ，３０Ｄは、Ｙ方向における積層体３０の両端に位置している。側面３０Ｅ，３０Ｆは、Ｘ方向における積層体３０の両端に位置している。
【００３０】
積層型電子部品１は、更に、積層体３０に対して一体化された６つの端子６１，６２，６３，６４，６５，６６を備えている。３つの端子６１，６２，６３は、積層体３０の底面３０Ａ、側面３０Ｃおよび上面３０Ｂに接している。３つの端子６４，６５，６６は、積層体３０の底面３０Ａ、側面３０Ｄおよび上面３０Ｂに接している。
【００３１】
図５は、本実施の形態に係る積層型電子部品１の回路構成を示す回路図である。図５に示したように、積層型電子部品１は、バンドパスフィルタ１０とバラン２０を備えている。バンドパスフィルタ１０とバラン２０は、いずれも積層体３０を用いて構成されている。
【００３２】
バンドパスフィルタ１０は、第１の入出力端Ｔ１と、第２の入出力端Ｔ２と、回路構成上、第１の入出力端Ｔ１と第２の入出力端Ｔ２との間に設けられた複数の共振器とを含んでいる。本実施の形態では特に、バンドパスフィルタ１０は、複数の共振器として４つの共振器Ｒ１，Ｒ２，Ｒ３，Ｒ４を含んでいる。
【００３３】
共振器Ｒ１〜Ｒ４は、回路構成上隣接する２つの共振器が電磁結合するように構成されている。具体的に説明すると、共振器Ｒ１〜Ｒ４は、共振器Ｒ１，Ｒ２が回路構成上隣接して電磁結合し、共振器Ｒ２，Ｒ３が回路構成上隣接して電磁結合し、共振器Ｒ３，Ｒ４が回路構成上隣接して電磁結合するように構成されている。
【００３４】
共振器Ｒ１〜Ｒ４の各々は、回路構成上互いに反対側に位置する第１端と第２端を有している。共振器Ｒ１の第１端は、第１の入出力端Ｔ１に接続されている。共振器Ｒ４の第１端は、第２の入出力端Ｔ２に接続されている。共振器Ｒ１〜Ｒ４の各々の第２端は、グランドに接続されている。
【００３５】
バンドパスフィルタ１０は、更に、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８を含んでいる。
【００３６】
キャパシタＣ１は、回路構成上、共振器Ｒ１の第１端とグランドとの間に設けられている。キャパシタＣ２は、回路構成上、共振器Ｒ２の第１端とグランドとの間に設けられている。キャパシタＣ３は、回路構成上、共振器Ｒ３の第１端とグランドとの間に設けられている。キャパシタＣ４は、回路構成上、共振器Ｒ４の第１端とグランドとの間に設けられている。
【００３７】
キャパシタＣ５は、回路構成上、共振器Ｒ１の第１端と共振器Ｒ２の第１端との間に設けられている。キャパシタＣ６は、回路構成上、共振器Ｒ２の第１端と共振器Ｒ３の第１端との間に設けられている。キャパシタＣ７は、回路構成上、共振器Ｒ３の第１端と共振器Ｒ４の第１端との間に設けられている。キャパシタＣ８は、回路構成上、共振器Ｒ１の第１端と共振器Ｒ４の第１端との間に設けられている。
【００３８】
バラン２０は、バンドパスフィルタ１０の第２の入出力端Ｔ２に接続された不平衡入出力端Ｔ１０と、第１の平衡入出力端Ｔ１１と、第２の平衡入出力端Ｔ１２と、第１の移相回路２１と、第２の移相回路２２とを含んでいる。
【００３９】
第１の移相回路２１は、回路構成上、不平衡入出力端Ｔ１０と第１の平衡入出力端Ｔ１１との間に設けられている。第２の移相回路２２は、回路構成上、不平衡入出力端Ｔ１０と第２の平衡入出力端Ｔ１２との間に設けられている。
【００４０】
第１の移相回路２１は、不平衡入出力端Ｔ１０と第１の平衡入出力端Ｔ１１とを接続する第１の経路Ｐ１を含んでいる。第１の経路Ｐ１は、直列に接続されたインダクタＬ１１とインダクタＬ１２を含んでいる。インダクタＬ１２は、回路構成上、インダクタＬ１１と第１の平衡入出力端Ｔ１１との間に設けられている。
【００４１】
第１の移相回路２１は、更に、回路構成上、第１の経路Ｐ１とグランドとの間に設けられたキャパシタＣ１１を含んでいる。キャパシタＣ１１は、特に、インダクタＬ１１とインダクタＬ１２の接続点とグランドとの間に設けられている。
【００４２】
インダクタＬ１１は、本発明における第１のインダクタに対応する。インダクタＬ１２は、本発明における第３のインダクタに対応する。キャパシタＣ１１は、本発明における第１のキャパシタに対応する。
【００４３】
なお、第１の経路Ｐ１は、インダクタＬ１２を含んでいなくてもよい。
【００４４】
第２の移相回路２２は、不平衡入出力端Ｔ１０と第２の平衡入出力端Ｔ１２とを接続する第２の経路Ｐ２を含んでいる。第２の経路Ｐ２は、直列に接続されたキャパシタＣ２１とキャパシタＣ２２を含んでいる。キャパシタＣ２２は、回路構成上、キャパシタＣ２１と第２の平衡入出力端Ｔ１２との間に設けられている。
【００４５】
第２の移相回路２２は、更に、回路構成上、第２の経路Ｐ２とグランドとの間に設けられたインダクタＬ２１を含んでいる。インダクタＬ２１は、特に、キャパシタＣ２１とキャパシタＣ２２の接続点とグランドとの間に設けられている。
【００４６】
第２の移相回路２２は、更に、回路構成上、第２の平衡入出力端Ｔ１２とグランドとの間に設けられたインダクタＬ２２を含んでいる。
【００４７】
キャパシタＣ２１は、本発明における第１のキャパシタに対応する。キャパシタＣ２２２は、本発明における第３のキャパシタに対応する。インダクタＬ２１は、本発明における第２のインダクタに対応する。インダクタＬ２２は、本発明における第４のインダクタに対応する。
【００４８】
なお、第２の経路Ｐ２は、キャパシタＣ２２およびインダクタＬ２２を含んでいなくてもよい。
【００４９】
第１の移相回路２１は、バンドパスフィルタ１０の通過帯域内の周波数の信号の位相を、９０度またはそれに近い値だけ遅らせるように設計されている。第２の移相回路２２は、バンドパスフィルタ１０の通過帯域内の周波数の信号の位相を、９０度またはそれに近い値だけ進ませるように設計されている。
【００５０】
図１に示した端子６６は、図５に示した第１の入出力端Ｔ１に対応する。図１に示した端子６３は、図５に示した第１の平衡入出力端Ｔ１１に対応する。図１に示した端子６４は、図５に示した第２の平衡入出力端Ｔ１２に対応する。図１に示した端子６１，６２，６５は、グランドに接続される。
【００５１】
ここで、本実施の形態に係る積層型電子部品１の作用について説明する。バンドパスフィルタ１０は、第１の入出力端Ｔ１と第２の入出力端Ｔ２の一方に与えられた信号のうち、通過帯域内の周波数の信号を選択的に通過させて、第１の入出力端Ｔ１と第２の入出力端Ｔ２の他方から出力する。
【００５２】
バラン２０では、不平衡入出力端Ｔ１０において不平衡信号が入出力され、第１の平衡入出力端Ｔ１１において第１の平衡要素信号が入出力され、第２の平衡入出力端Ｔ１２において第２の平衡要素信号が入出力される。第１の平衡要素信号と第２の平衡要素信号は、平衡信号を構成する。バラン２０は、不平衡信号と平衡信号との間の変換を行う。
【００５３】
バラン２０において、不平衡入出力端Ｔ１０に、バンドパスフィルタ１０の通過帯域内の周波数の信号が入力されたときに、第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の位相差は、１８０度またはそれに近い値になる。
【００５４】
次に、図６ないし図２１を参照して、積層体３０を構成する複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールの構成について説明する。積層体３０は、積層された２８層の誘電体層を有している。以下、この２８層の誘電体層を、下から順に１層目ないし２８層目の誘電体層と呼ぶ。また、１層目ないし２８層目の誘電体層を、符号３１〜５８で表す。
【００５５】
１層目の誘電体層３１と２層目の誘電体層３２には、導体層およびスルーホールは形成されていない。
【００５６】
図６は、３層目の誘電体層３３のパターン形成面を示している。誘電体層３３のパターン形成面には、グランド導体層３３１が形成されている。グランド導体層３３１は、端子６１，６２，６５に接続され、端子６１，６２，６５を介してグランドに接続される。また、誘電体層３３には、グランド導体層３３１に接続されたスルーホール３３Ｔ１，３３Ｔ２，３３Ｔ３，３３Ｔ４，３３Ｔ５，３３Ｔ６が形成されている。
【００５７】
図７は、４層目の誘電体層３４のパターン形成面を示している。誘電体層３４のパターン形成面には、キャパシタ用の導体層３４１，３４２，３４３，３４４，３４５が形成されている。導体層３４４は、矩形の主要部３４４Ａと、この主要部３４４Ａから側方に張り出した枝部３４４Ｂとを含んでいる。
【００５８】
また、誘電体層３４には、スルーホール３４Ｔ１，３４Ｔ２，３４Ｔ３，３４Ｔ４，３４Ｔ５，３４Ｔ６，３４Ｔ７，３４Ｔ８，３４Ｔ１１，３４Ｔ１２，３４Ｔ１３，３４Ｔ１４が形成されている。スルーホール３４Ｔ７は、導体層３４４の枝部３４４Ｂに接続されている。スルーホール３４Ｔ８は、導体層３４５に接続されている。スルーホール３４Ｔ１１，３４Ｔ１２，３４Ｔ１３，３４Ｔ１４は、それぞれ導体層３４１，３４２，３４３，３４４に接続されている。
【００５９】
図６に示したスルーホール３３Ｔ１，３３Ｔ２，３３Ｔ３，３３Ｔ４，３３Ｔ５，３３Ｔ６は、それぞれスルーホール３４Ｔ１，３４Ｔ２，３４Ｔ３，３４Ｔ４，３４Ｔ５，３４Ｔ６に接続されている。
【００６０】
図８は、５層目の誘電体層３５のパターン形成面を示している。誘電体層３５のパターン形成面には、キャパシタ用の導体層３５１，３５２，３５３，３５４が形成されている。
【００６１】
また、誘電体層３５には、スルーホール３５Ｔ１，３５Ｔ２，３５Ｔ３，３５Ｔ４，３５Ｔ５，３５Ｔ６，３５Ｔ７，３５Ｔ８，３５Ｔ１１，３５Ｔ１２，３５Ｔ１３，３５Ｔ１４が形成されている。スルーホール３５Ｔ１２，３５Ｔ１３は、それぞれ導体層３５１，３５２に接続されている。
【００６２】
図７に示したスルーホール３４Ｔ１，３４Ｔ２，３４Ｔ３，３４Ｔ４，３４Ｔ５，３４Ｔ６，３４Ｔ７，３４Ｔ８，３４Ｔ１１，３４Ｔ１２，３４Ｔ１３，３４Ｔ１４は、それぞれスルーホール３５Ｔ１，３５Ｔ２，３５Ｔ３，３５Ｔ４，３５Ｔ５，３５Ｔ６，３５Ｔ７，３５Ｔ８，３５Ｔ１１，３５Ｔ１２，３５Ｔ１３，３５Ｔ１４に接続されている。
【００６３】
図９は、６層目の誘電体層３６のパターン形成面を示している。誘電体層３６のパターン形成面には、キャパシタ用の導体層３６１，３６２が形成されている。
【００６４】
また、誘電体層３６には、スルーホール３６Ｔ１，３６Ｔ２，３６Ｔ３，３６Ｔ４，３６Ｔ５，３６Ｔ６，３６Ｔ７，３６Ｔ８，３６Ｔ１１，３６Ｔ１２，３６Ｔ１３，３６Ｔ１４が形成されている。スルーホール３６Ｔ１１，３６Ｔ１４は、それぞれ導体層３６１，３６２に接続されている。
【００６５】
図８に示したスルーホール３５Ｔ１，３５Ｔ２，３５Ｔ３，３５Ｔ４，３５Ｔ５，３５Ｔ６，３５Ｔ７，３５Ｔ８，３５Ｔ１１，３５Ｔ１２，３５Ｔ１３，３５Ｔ１４は、それぞれスルーホール３６Ｔ１，３６Ｔ２，３６Ｔ３，３６Ｔ４，３６Ｔ５，３６Ｔ６，３６Ｔ７，３６Ｔ８，３６Ｔ１１，３６Ｔ１２，３６Ｔ１３，３６Ｔ１４に接続されている。
【００６６】
図１０は、７層目の誘電体層３７のパターン形成面を示している。誘電体層３７のパターン形成面には、導体層３７１，３７２と、キャパシタ用の導体層３７３が形成されている。導体層３７３は、矩形の主要部３７３Ａと、この主要部３７３Ａから側方に張り出した枝部３７３Ｂとを含んでいる。
【００６７】
また、誘電体層３７には、スルーホール３７Ｔ１，３７Ｔ２，３７Ｔ３，３７Ｔ４，３７Ｔ５，３７Ｔ６，３７Ｔ７，３７Ｔ８，３７Ｔ９，３７Ｔ１１，３７Ｔ１２，３７Ｔ１３，３７Ｔ１４が形成されている。スルーホール３７Ｔ７は、導体層３７３の枝部３７３Ｂに接続されている。スルーホール３７Ｔ９，３７Ｔ１１は、それぞれ導体層３７２，３７１に接続されている。
【００６８】
導体層３７１は、図１に示した端子６６に接続されている。導体層３７２は、図１に示した端子６４に接続されている。
【００６９】
図９に示したスルーホール３６Ｔ１，３６Ｔ２，３６Ｔ３，３６Ｔ４，３６Ｔ５，３６Ｔ６，３６Ｔ７，３６Ｔ８，３６Ｔ１１，３６Ｔ１２，３６Ｔ１３，３６Ｔ１４は、それぞれスルーホール３７Ｔ１，３７Ｔ２，３７Ｔ３，３７Ｔ４，３７Ｔ５，３７Ｔ６，３７Ｔ７，３７Ｔ８，３７Ｔ１１，３７Ｔ１２，３７Ｔ１３，３７Ｔ１４に接続されている。
【００７０】
図１１は、８層目の誘電体層３８のパターン形成面を示している。誘電体層３８のパターン形成面には、キャパシタ用の導体層３８１が形成されている。
【００７１】
また、誘電体層３８には、スルーホール３８Ｔ１，３８Ｔ２，３８Ｔ３，３８Ｔ４，３８Ｔ５，３８Ｔ６，３８Ｔ７，３８Ｔ８，３８Ｔ９，３８Ｔ１０，３８Ｔ１１，３８Ｔ１２，３８Ｔ１３，３８Ｔ１４が形成されている。スルーホール３８Ｔ１０は、導体層３８１に接続されている。
【００７２】
図１０に示したスルーホール３７Ｔ１，３７Ｔ２，３７Ｔ３，３７Ｔ４，３７Ｔ５，３７Ｔ６，３７Ｔ７，３７Ｔ８，３７Ｔ９，３７Ｔ１１，３７Ｔ１２，３７Ｔ１３，３７Ｔ１４は、それぞれスルーホール３８Ｔ１，３８Ｔ２，３８Ｔ３，３８Ｔ４，３８Ｔ５，３８Ｔ６，３８Ｔ７，３８Ｔ８，３８Ｔ９，３８Ｔ１１，３８Ｔ１２，３８Ｔ１３，３８Ｔ１４に接続されている。
【００７３】
図１２は、９層目の誘電体層３９のパターン形成面を示している。誘電体層３９のパターン形成面には、キャパシタ用の導体層３９１，３９２が形成されている。
【００７４】
また、誘電体層３９には、スルーホール３９Ｔ１，３９Ｔ２，３９Ｔ３，３９Ｔ４，３９Ｔ５，３９Ｔ６，３９Ｔ７，３９Ｔ８，３９Ｔ９，３９Ｔ１０，３９Ｔ１１，３９Ｔ１２，３９Ｔ１３，３９Ｔ１４が形成されている。スルーホール３９Ｔ７，３９Ｔ９は、それぞれ導体層３９１，３９２に接続されている。
【００７５】
図１１に示したスルーホール３８Ｔ１，３８Ｔ２，３８Ｔ３，３８Ｔ４，３８Ｔ５，３８Ｔ６，３８Ｔ７，３８Ｔ８，３８Ｔ９，３８Ｔ１０，３８Ｔ１１，３８Ｔ１２，３８Ｔ１３，３８Ｔ１４は、それぞれスルーホール３９Ｔ１，３９Ｔ２，３９Ｔ３，３９Ｔ４，３９Ｔ５，３９Ｔ６，３９Ｔ７，３９Ｔ８，３９Ｔ９，３９Ｔ１０，３９Ｔ１１，３９Ｔ１２，３９Ｔ１３，３９Ｔ１４に接続されている。
【００７６】
図１３は、１０層目ないし１６層目の誘電体層４０〜４６のパターン形成面を示している。誘電体層４０〜４６の各々には、スルーホール４０Ｔ１，４０Ｔ２，４０Ｔ３，４０Ｔ４，４０Ｔ５，４０Ｔ６，４０Ｔ７，４０Ｔ８，４０Ｔ９，４０Ｔ１０，４０Ｔ１１，４０Ｔ１２，４０Ｔ１３，４０Ｔ１４が形成されている。
【００７７】
図１２に示したスルーホール３９Ｔ１，３９Ｔ２，３９Ｔ３，３９Ｔ４，３９Ｔ５，３９Ｔ６，３９Ｔ７，３９Ｔ８，３９Ｔ９，３９Ｔ１０，３９Ｔ１１，３９Ｔ１２，３９Ｔ１３，３９Ｔ１４は、それぞれ、１０層目の誘電体層４０に形成されたスルーホール４０Ｔ１，４０Ｔ２，４０Ｔ３，４０Ｔ４，４０Ｔ５，４０Ｔ６，４０Ｔ７，４０Ｔ８，４０Ｔ９，４０Ｔ１０，４０Ｔ１１，４０Ｔ１２，４０Ｔ１３，４０Ｔ１４に接続されている。誘電体層４０〜４６では、上下に隣接するスルーホール同士が互いに接続されている。
【００７８】
図１４は、１７層目の誘電体層４７のパターン形成面を示している。誘電体層４７のパターン形成面には、インダクタ用の導体層４７８が形成されている。導体層４７８は、互いに反対側の端に位置する第１端と第２端を有している。
【００７９】
また、誘電体層４７には、スルーホール４７Ｔ１，４７Ｔ２，４７Ｔ３，４７Ｔ４，４７Ｔ５，４７Ｔ６，４７Ｔ７，４７Ｔ８，４７Ｔ９，４７Ｔ１０，４７Ｔ１１，４７Ｔ１２，４７Ｔ１３，４７Ｔ１４が形成されている。スルーホール４７Ｔ９は、導体層４７８における第１端の近傍の部分に接続されている。
【００８０】
１６層目の誘電体層４６に形成されたスルーホール４０Ｔ１，４０Ｔ２，４０Ｔ３，４０Ｔ４，４０Ｔ５，４０Ｔ６，４０Ｔ７，４０Ｔ８，４０Ｔ１０，４０Ｔ１１，４０Ｔ１２，４０Ｔ１３，４０Ｔ１４は、それぞれスルーホール４７Ｔ１，４７Ｔ２，４７Ｔ３，４７Ｔ４，４７Ｔ５，４７Ｔ６，４７Ｔ７，４７Ｔ８，４７Ｔ１０，４７Ｔ１１，４７Ｔ１２，４７Ｔ１３，４７Ｔ１４に接続されている。１６層目の誘電体層４６に形成されたスルーホール４０Ｔ９は、導体層４７８における第２端の近傍の部分に接続されている。
【００８１】
図１５は、１８層目の誘電体層４８のパターン形成面を示している。誘電体層４８のパターン形成面には、インダクタ用の導体層４８５，４８８が形成されている。導体層４８５，４８８の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【００８２】
また、誘電体層４８には、スルーホール４８Ｔ１，４８Ｔ２，４８Ｔ３，４８Ｔ４，４８Ｔ５，４８Ｔ６，４８Ｔ７，４８Ｔ８，４８Ｔ９，４８Ｔ１０，４８Ｔ１１，４８Ｔ１２，４８Ｔ１３，４８Ｔ１４，４８Ｔ１５が形成されている。スルーホール４８Ｔ８は、導体層４８５における第１端の近傍の部分に接続されている。スルーホール４８Ｔ１５は、導体層４８５における第２端の近傍の部分に接続されている。スルーホール４８Ｔ９は、導体層４８８における第１端の近傍の部分に接続されている。
【００８３】
図１４に示したスルーホール４７Ｔ１，４７Ｔ２，４７Ｔ３，４７Ｔ４，４７Ｔ５，４７Ｔ６，４７Ｔ７，４７Ｔ８，４７Ｔ１０，４７Ｔ１１，４７Ｔ１２，４７Ｔ１３，４７Ｔ１４は、それぞれスルーホール４８Ｔ１，４８Ｔ２，４８Ｔ３，４８Ｔ４，４８Ｔ５，４８Ｔ６，４８Ｔ７，４８Ｔ８，４８Ｔ１０，４８Ｔ１１，４８Ｔ１２，４８Ｔ１３，４８Ｔ１４に接続されている。図１４に示したスルーホール４７Ｔ９は、導体層４８８における第２端の近傍の部分に接続されている。
【００８４】
図１６は、１９層目の誘電体層４９のパターン形成面を示している。誘電体層４９のパターン形成面には、インダクタ用の導体層４９５，４９８が形成されている。導体層４９５，４９８の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【００８５】
また、誘電体層４９には、スルーホール４９Ｔ１，４９Ｔ２，４９Ｔ３，４９Ｔ４，４９Ｔ５，４９Ｔ６，４９Ｔ７，４９Ｔ８，４９Ｔ９，４９Ｔ１０，４９Ｔ１１，４９Ｔ１２，４９Ｔ１３，４９Ｔ１４，４９Ｔ１５が形成されている。スルーホール４９Ｔ９は、導体層４９８における第１端の近傍の部分に接続されている。スルーホール４９Ｔ１５は、導体層４９５における第１端の近傍の部分に接続されている。
【００８６】
図１５に示したスルーホール４８Ｔ１，４８Ｔ２，４８Ｔ３，４８Ｔ４，４８Ｔ５，４８Ｔ６，４８Ｔ７，４８Ｔ８，４８Ｔ１０，４８Ｔ１１，４８Ｔ１２，４８Ｔ１３，４８Ｔ１４は、それぞれスルーホール４９Ｔ１，４９Ｔ２，４９Ｔ３，４９Ｔ４，４９Ｔ５，４９Ｔ６，４９Ｔ７，４９Ｔ８，４９Ｔ１０，４９Ｔ１１，４９Ｔ１２，４９Ｔ１３，４９Ｔ１４に接続されている。
【００８７】
図１５に示したスルーホール４８Ｔ９は、導体層４９８における第２端の近傍の部分に接続されている。図１５に示したスルーホール４８Ｔ１５は、導体層４９５における第２端の近傍の部分に接続されている。
【００８８】
図１７は、２０層目の誘電体層５０のパターン形成面を示している。誘電体層５０のパターン形成面には、共振器用の導体層５０１，５０２，５０３，５０４と、インダクタ用の導体層５０５，５０６，５０８が形成されている。導体層５０１，５０２，５０３，５０４，５０５，５０６，５０８の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【００８９】
また、誘電体層５０には、スルーホール５０Ｔ１，５０Ｔ２，５０Ｔ３，５０Ｔ４，５０Ｔ５，５０Ｔ６，５０Ｔ７，５０Ｔ８，５０Ｔ９，５０Ｔ１０，５０Ｔ１１，５０Ｔ１２，５０Ｔ１３，５０Ｔ１４，５０Ｔ１５が形成されている。
【００９０】
スルーホール５０Ｔ１，５０Ｔ２，５０Ｔ３，５０Ｔ４は、それぞれ、導体層５０１，５０２，５０３，５０４における第１端の近傍の部分に接続されている。スルーホール５０Ｔ１１，５０Ｔ１２，５０Ｔ１３，５０Ｔ１４は、それぞれ、導体層５０１，５０２，５０３，５０４における第２端の近傍の部分に接続されている。
【００９１】
スルーホール５０Ｔ８は、導体層５０６における第１端の近傍の部分に接続されている。スルーホール５０Ｔ９は、導体層５０８における第１端の近傍の部分に接続されている。スルーホール５０Ｔ１５は、導体層５０５における第１端の近傍の部分に接続されている。
【００９２】
図１６に示したスルーホール４９Ｔ１，４９Ｔ２，４９Ｔ３，４９Ｔ４，４９Ｔ５，４９Ｔ６，４９Ｔ７，４９Ｔ１０，４９Ｔ１１，４９Ｔ１２，４９Ｔ１３，４９Ｔ１４は、それぞれスルーホール５０Ｔ１，５０Ｔ２，５０Ｔ３，５０Ｔ４，５０Ｔ５，５０Ｔ６，５０Ｔ７，５０Ｔ１０，５０Ｔ１１，５０Ｔ１２，５０Ｔ１３，５０Ｔ１４に接続されている。
【００９３】
図１６に示したスルーホール４９Ｔ８は、導体層５０６における第２端の近傍の部分に接続されている。図１６に示したスルーホール４９Ｔ９は、導体層５０８における第２端の近傍の部分に接続されている。図１６に示したスルーホール４９Ｔ１５は、導体層５０５における第２端の近傍の部分に接続されている。
【００９４】
図１８は、２１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、共振器用の導体層５１１，５１２，５１３，５１４と、インダクタ用の導体層５１５，５１６，５１７，５１８が形成されている。導体層５１１〜５１８の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【００９５】
また、誘電体層５１には、スルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４，５１Ｔ５，５１Ｔ７，５１Ｔ８，５１Ｔ１０，５１Ｔ１１，５１Ｔ１２，５１Ｔ１３，５１Ｔ１４，５１Ｔ１５が形成されている。
【００９６】
スルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４は、それぞれ、導体層５１１，５１２，５１３，５１４における第１端の近傍の部分に接続されている。スルーホール５１Ｔ１１，５１Ｔ１２，５１Ｔ１３，５１Ｔ１４は、それぞれ、導体層５１１，５１２，５１３，５１４における第２端の近傍の部分に接続されている。
【００９７】
スルーホール５１Ｔ５は、導体層５１７における第１端の近傍の部分に接続されている。スルーホール５１Ｔ８は、導体層５１６における第１端の近傍の部分に接続されている。スルーホール５１Ｔ１５は、導体層５１５における第１端の近傍の部分に接続されている。
【００９８】
図１７に示したスルーホール５０Ｔ１，５０Ｔ２，５０Ｔ３，５０Ｔ４，５０Ｔ７，５０Ｔ１０，５０Ｔ１１，５０Ｔ１２，５０Ｔ１３，５０Ｔ１４は、それぞれスルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４，５１Ｔ７，５１Ｔ１０，５１Ｔ１１，５１Ｔ１２，５１Ｔ１３，５１Ｔ１４に接続されている。
【００９９】
図１７に示したスルーホール５０Ｔ５は、導体層５１７における第２端の近傍の部分に接続されている。図１７に示したスルーホール５０Ｔ６は、導体層５１８における第１端の近傍の部分に接続されている。図１７に示したスルーホール５０Ｔ８は、導体層５１６における第２端の近傍の部分に接続されている。図１７に示したスルーホール５０Ｔ９は、導体層５１８における第２端の近傍の部分に接続されている。図１７に示したスルーホール５０Ｔ１５は、導体層５１５における第２端の近傍の部分に接続されている。
【０１００】
図１９は、２２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、共振器用の導体層５２１，５２２，５２３，５２４と、インダクタ用の導体層５２５，５２６，５２７が形成されている。導体層５２１〜５２７の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【０１０１】
また、誘電体層５２には、スルーホール５２Ｔ５，５２Ｔ７，５２Ｔ８，５２Ｔ１０，５２Ｔ１５が形成されている。
【０１０２】
スルーホール５２Ｔ５は、導体層５２７における第１端の近傍の部分に接続されている。スルーホール５２Ｔ８は、導体層５２６における第１端の近傍の部分に接続されている。スルーホール５２Ｔ１５は、導体層５２５における第１端の近傍の部分に接続されている。
【０１０３】
図１８に示したスルーホール５１Ｔ７，５１Ｔ１０は、それぞれスルーホール５２Ｔ７，５２Ｔ１０に接続されている。
【０１０４】
図１８に示したスルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４は、それぞれ、導体層５２１，５２２，５２３，５２４における第１端の近傍の部分に接続されている。図１８に示したスルーホール５１Ｔ１１，５１Ｔ１２，５１Ｔ１３，５１Ｔ１４は、それぞれ、導体層５２１，５２２，５２３，５２４における第２端の近傍の部分に接続されている。
【０１０５】
図１８に示したスルーホール５１Ｔ５は、導体層５２７における第２端の近傍の部分に接続されている。図１８に示したスルーホール５１Ｔ８は、導体層５２６における第２端の近傍の部分に接続されている。図１８に示したスルーホール５１Ｔ１５は、導体層５２５における第２端の近傍の部分に接続されている。
【０１０６】
図２０は、２３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、インダクタ用の導体層５３７と、導体層５３６，５３９が形成されている。導体層５３６は、図１に示した端子６３に接続されている。導体層５３７，５３９の各々は、互いに反対側の端に位置する第１端と第２端を有している。
【０１０７】
図１９に示したスルーホール５２Ｔ５は、導体層５３７における第１端の近傍の部分に接続されている。図１９に示したスルーホール５２Ｔ７は、導体層５３９における第１端の近傍の部分に接続されている。図１９に示したスルーホール５２Ｔ８は、導体層５３６に接続されている。図１９に示したスルーホール５２Ｔ１０は、導体層５３７における第２端の近傍の部分に接続されている。図１９に示したスルーホール５２Ｔ１５は、導体層５３９における第２端の近傍の部分に接続されている。
【０１０８】
２４層目ないし２７層目の誘電体層５４〜５７には、導体層およびスルーホールは形成されていない。
【０１０９】
図２１は、２８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、マークとして用いられる導体層５８１が形成されている。
【０１１０】
積層体３０は、１層目の誘電体層３１の一方の面が底面３０Ａになるように、１層目ないし２８層目の誘電体層３１〜５８が積層されて構成される。２８層目の誘電体層５８におけるパターン形成面とは反対側の面は、積層体３０の上面３０Ｂになる。
【０１１１】
以下、図５に示した積層型電子部品１の回路の構成要素と、図６ないし図２１に示した積層体３０の構成要素との対応関係について説明する。
【０１１２】
始めに、バンドパスフィルタ１０に関して説明する。共振器Ｒ１は、図１７ないし図１９に示した導体層５０１，５１１，５２１が、スルーホール５０Ｔ１，５１Ｔ１，５０Ｔ１１，５１Ｔ１１によって接続されて構成されている。共振器Ｒ２は、図１７ないし図１９に示した導体層５０２，５１２，５２２が、スルーホール５０Ｔ２，５１Ｔ２，５０Ｔ１２，５１Ｔ１２によって接続されて構成されている。共振器Ｒ３は、図１７ないし図１９に示した導体層５０３，５１３，５２３が、スルーホール５０Ｔ３，５１Ｔ３，５０Ｔ１３，５１Ｔ１３によって接続されて構成されている。共振器Ｒ４は、図１７ないし図１９に示した導体層５０４，５１４，５２４が、スルーホール５０Ｔ４，５１Ｔ４，５０Ｔ１４，５１Ｔ１４によって接続されて構成されている。
【０１１３】
キャパシタＣ１は、図７に示した導体層３４１と、図６に示したグランド導体層３３１と、図６に示した誘電体層３３によって構成されている。キャパシタＣ２は、図７に示した導体層３４２と、グランド導体層３３１と、誘電体層３３によって構成されている。キャパシタＣ３は、図７に示した導体層３４３と、グランド導体層３３１と、誘電体層３３によって構成されている。キャパシタＣ４は、図７に示した導体層３４４と、グランド導体層３３１と、誘電体層３３によって構成されている。
【０１１４】
キャパシタＣ５は、図７に示した導体層３４１と、図８に示した導体層３５１と、図７に示した誘電体層３４によって構成されている。キャパシタＣ６は、図７に示した導体層３４２，３４３と、図８に示した導体層３５３と、誘電体層３４によって構成されている。キャパシタＣ７は、図７に示した導体層３４４と、図８に示した導体層３５２と、誘電体層３４によって構成されている。キャパシタＣ８は、図７に示した導体層３４１，３４４と、図８に示した導体層３５４と、図９に示した導体層３６１，３６２と、誘電体層３４，３５によって構成されている。
【０１１５】
共振器Ｒ１とキャパシタＣ１，Ｃ５，Ｃ８の各一端は、複数のスルーホールと、図１０に示した導体層３７１を介して、第１の入出力端Ｔ１に対応する端子６６に接続されている。
【０１１６】
共振器Ｒ４を構成する導体層５０４と、キャパシタＣ４，Ｃ７，Ｃ８を構成する導体層３４４は、図７に示したスルーホール３４Ｔ７に接続されている。
【０１１７】
次に、バラン２０に関して説明する。インダクタＬ１１は、図１５ないし図１９に示した導体層４８５，４９５，５０５，５１５，５２５が複数のスルーホールによって直列に接続されて構成されている。インダクタＬ１２は、図１７ないし図１９に示した導体層５０６，５１６，５２６が複数のスルーホールによって直列に接続されて構成されている。インダクタＬ２１は、図１８ないし図２０に示した導体層５１７，５２７，５３７が複数のスルーホールによって直列に接続されて構成されている。インダクタＬ２２は、図１４ないし図１８に示した導体層４７８，４８８，４９８，５０８，５１８が複数のスルーホールによって直列に接続されて構成されている。
【０１１８】
キャパシタＣ１１は、図７に示した導体層３４５と、図６に示したグランド導体層３３１と、図６に示した誘電体層３３によって構成されている。キャパシタＣ２１は、図１０ないし図１２に示した導体層３７３，３８１，３９１と、図１０および図１１に示した誘電体層３７，３８によって構成されている。キャパシタＣ２２は、図１０ないし図１２に示した導体層３７２，３８１，３９２と、誘電体層３７，３８によって構成されている。
【０１１９】
インダクタＬ１１を構成する導体層５２５は、図２０に示した導体層５３９と、複数のスルーホールを介して、図１０に示したスルーホール３７Ｔ７に接続されている。キャパシタＣ２１を構成する導体層３７３もスルーホール３７Ｔ７に接続されている。
【０１２０】
図７に示した導体層３４４の枝部３４４Ｂと、図１０に示した導体層３７３の枝部３７３Ｂと、これらの間のスルーホール３４Ｔ７，３５Ｔ７，３６Ｔ７は、第２の入出力端Ｔ２および不平衡入出力端Ｔ１０に対応する。
【０１２１】
インダクタＬ１２を構成する導体層５２６は、スルーホール５２Ｔ８と、図２０に示した導体層５３６を介して、第１の平衡入出力端Ｔ１１に対応する端子６３に接続されている。
【０１２２】
キャパシタＣ２２を構成する導体層３７２は、第２の平衡入出力端Ｔ１２に対応する端子６４に接続されている。インダクタＬ２２を構成する導体層４７２は、複数のスルーホールと導体層３７２を介して、端子６４に接続されている。
【０１２３】
次に、本実施の形態に係る積層型電子部品１の構造上の特徴について説明する。図４に示したように、バンドパスフィルタ１０とバラン２０は、積層体３０の複数の誘電体層の積層方向すなわちＺ方向に直交する方向であるＸ方向について互いに異なる位置に配置されている。
【０１２４】
グランド導体層３３１は、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２よりも底面３０Ａにより近い位置であってＺ方向から見たときにインダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２と重なる位置に配置されている。
【０１２５】
積層体３０は、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２よりも上面３０Ｂにより近い位置であってＺ方向から見たときにインダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２と重なる位置に配置されてグランドに接続されるいかなる導体層も含んでいない。
【０１２６】
キャパシタＣ１１，Ｃ２１，Ｃ２２は、Ｚ方向について、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２とグランド導体層３３１との間に配置されている。言い換えると、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２は、キャパシタＣ１１，Ｃ２１，Ｃ２２よりも上面３０Ｂにより近い位置であってＺ方向から見たときにグランド導体層３３１と重なる位置に配置されている。
【０１２７】
インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２は、いずれも、積層体３０に含まれる複数の導体層のうちの２つ以上の導体層であってＺ方向について異なる位置に配置された２つ以上の導体層が接続されて構成されている。
【０１２８】
次に、本実施の形態に係る積層型電子部品１の効果について説明する。本実施の形態におけるバラン２０は、マーチャントバランではなく、第１の移相回路２１と第２の移相回路２２とによって構成されたものである。第１および第２の移相回路２１，２２の各々は、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含むＬＣ回路である。
【０１２９】
本実施の形態では、上記の構造上の特徴の説明から理解されるように、バラン２０を構成する複数のインダクタと複数のキャパシタを、積層体３０内の空間を有効に利用して配置することができる。
【０１３０】
また、本実施の形態では、バラン２０を構成する複数のインダクタとグランド導体層３３１の間に、バラン２０を構成する複数のキャパシタが配置されている。そのため、上述のようにバラン２０を構成する複数のインダクタと複数のキャパシタを、積層体３０内の空間を有効に利用して配置しながら、複数のインダクタとグランド導体層３３１との間の距離を大きくすることができる。また、複数のインダクタの上方には、Ｚ方向から見たときに複数のインダクタと重なる位置に配置されてグランドに接続されるいかなる導体層も存在しない。これらのことから、本実施の形態によれば、複数のインダクタの各々が発生する磁束が通過する空間を十分に広くすることができる。
【０１３１】
以上のことから、本実施の形態によれば、特性を悪化させることなく、バンドパスフィルタ１０とバラン２０を含む積層型電子部品１を小型化することが可能になる。
【０１３２】
また、前述のように、本実施の形態では、バラン２０を構成する複数のインダクタの各々は、積層体３０に含まれる複数の導体層のうちの２つ以上の導体層であってＺ方向について異なる位置に配置された２つ以上の導体層が接続されて構成されている。本実施の形態におけるバラン２０を構成する複数のインダクタの各々は、他のインダクタと結合させる必要がないので、本実施の形態のようにＺ方向について異なる位置に配置された２つ以上の導体層を接続して構成することができる。これにより、複数のインダクタの各々の占有面積を小さくすることができる。この点からも、本実施の形態によれば、積層型電子部品１を小型化することが可能になる。
【０１３３】
なお、積層体３０内においてバンドパスフィルタ１０とバラン２０をＺ方向に並べて配置する場合には、積層体３０のＺ方向の寸法をあまり大きくせずに、バランを構成する複数のインダクタの各々が発生する磁束が通過する空間を十分に広くすることは困難である。
【０１３４】
また、もし、バンドパスフィルタ１０をＬＣ回路で構成すると、所望の特性が得られなかったり、所望の特性を得るために多くのインダクタとキャパシタが必要になって積層型電子部品１が大型化したりするという問題が生じる。本実施の形態のように、バンドパスフィルタ１０を、複数の共振器を含む構成とすることにより、積層型電子部品１を大型化させずに、所望の特性のバンドパスフィルタ１０を実現することが可能になる。
【０１３５】
次に、シミュレーションで求めた積層型電子部品１の特性の一例について説明する。図２２は、バラン２０を接続していない状態のバンドパスフィルタ１０単独の挿入損失および反射損失の周波数特性を示している。ここでは、バンドパスフィルタ１０単独の挿入損失を、第１の入出力端Ｔ１に高周波信号を入力したときに第２の入出力端Ｔ２から出力される高周波信号の応答を表すシングルエンデッドＳパラメータを用いて表す。また、バンドパスフィルタ１０の反射損失を、第１の入出力端Ｔ１に高周波信号を入力したときに第１の入出力端Ｔ１から出力される高周波信号の応答を表すシングルエンデッドＳパラメータを用いて表す。図２２において、横軸は周波数を示し、縦軸は挿入損失および反射損失を示している。また、図２２において、符号１０１を付した線は挿入損失の周波数特性を示し、符号１０２を付した線は反射損失の周波数特性を示している。
【０１３６】
図２３は、バンドパスフィルタ１０とバラン２０を含む積層型電子部品１の挿入損失および反射損失の周波数特性を示している。ここでは、積層型電子部品１の挿入損失を、第１の入出力端Ｔ１に不平衡信号を入力したときに第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の差信号の応答を表すミックスト・モードＳパラメータを用いて表す。また、積層型電子部品１の反射損失を、第１の入出力端Ｔ１に高周波信号を入力したときに第１の入出力端Ｔ１から出力される高周波信号の応答を表すシングルエンデッドＳパラメータを用いて表す。図２３において、横軸は周波数を示し、縦軸は挿入損失および反射損失を示している。また、図２３において、符号１１１を付した線は挿入損失の周波数特性を示し、符号１１２を付した線は反射損失の周波数特性を示している。
【０１３７】
図２２および図２３から、バンドパスフィルタ１０単独と積層型電子部品１のいずれも、通過帯域がおよそ３４００〜４６００ＭＨｚのバンドパスフィルタとして機能していることが分かる。
【０１３８】
図２４は、バンドパスフィルタ１０を接続していない状態のバラン２０単独の振幅バランス特性を示している。ここでは、バラン２０単独の振幅バランス特性を、不平衡入出力端Ｔ１０に不平衡信号を入力したときに第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の振幅の差（以下、振幅差と言う。）を用いて表す。振幅差は、第２の平衡要素信号の振幅が第１の平衡要素信号の振幅よりも大きい場合には正の値で表し、第２の平衡要素信号の振幅が第１の平衡要素信号の振幅よりも小さい場合には負の値で表す。図２４において、横軸は周波数を示し、縦軸は振幅差を示している。
【０１３９】
図２５は、バンドパスフィルタ１０とバラン２０を含む積層型電子部品１の振幅バランス特性を示している。ここでは、積層型電子部品１の振幅バランス特性を、第１の入出力端Ｔ１に不平衡信号を入力したときに第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の振幅の差（振幅差）を用いて表す。図２５において、横軸は周波数を示し、縦軸は振幅差を示している。
【０１４０】
図２４と図２５のいずれにおいても前述の通過帯域における振幅差は０（ｄＢ）に近い。従って、バラン２０単独の振幅バランス特性と、積層型電子部品１の振幅バランス特性は、いずれも良好である。
【０１４１】
図２６は、バンドパスフィルタ１０を接続していない状態のバラン２０単独の位相バランス特性を示している。ここでは、バラン２０単独の位相バランス特性を、不平衡入出力端Ｔ１０に不平衡信号を入力したときに第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の位相の差（以下、位相差と言う。）を用いて表す。位相差は、第１の平衡要素信号の位相に対して第２の平衡要素信号の位相が進んでいる大きさを表している。図２４において、横軸は周波数を示し、縦軸は位相差を示している。
【０１４２】
図２７は、バンドパスフィルタ１０とバラン２０を含む積層型電子部品１の位相バランス特性を示している。ここでは、積層型電子部品１の位相バランス特性を、第１の入出力端Ｔ１に不平衡信号を入力したときに第１および第２の平衡入出力端Ｔ１１，Ｔ１２から出力される第１および第２の平衡要素信号の位相の差（位相差）を用いて表す。図２７において、横軸は周波数を示し、縦軸は位相差を示している。
【０１４３】
図２６と図２７のいずれにおいても前述の通過帯域における位相差は１８０度（ｄｅｇ）に近い。従って、バラン２０単独の位相バランス特性と、積層型電子部品１の位相バランス特性は、いずれも良好である。
【０１４４】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、バンドパスフィルタ１０が４つの共振器を含んでいるが、本発明におけるバンドパスフィルタが含む共振器の数は２以上であればよい。
【符号の説明】
【０１４５】
１…積層型電子部品、１０…バンドパスフィルタ、２０…バラン、２１…第１の移相回路、２２…第２の移相回路、３０…積層体。
【図１】
2019050460.tif 000003
【図２】
2019050460.tif 000004
【図３】
2019050460.tif 000005
【図４】
2019050460.tif 000006
【図５】
2019050460.tif 000007
【図６】
2019050460.tif 000008
【図７】
2019050460.tif 000009
【図８】
2019050460.tif 000010
【図９】
2019050460.tif 000011
【図１０】
2019050460.tif 000012
【図１１】
2019050460.tif 000013
【図１２】
2019050460.tif 000014
【図１３】
2019050460.tif 000015
【図１４】
2019050460.tif 000016
【図１５】
2019050460.tif 000017
【図１６】
2019050460.tif 000018
【図１７】
2019050460.tif 000019
【図１８】
2019050460.tif 000020
【図１９】
2019050460.tif 000021
【図２０】
2019050460.tif 000022
【図２１】
2019050460.tif 000023
【図２２】
2019050460.tif 000024
【図２３】
2019050460.tif 000025
【図２４】
2019050460.tif 000026
【図２５】
2019050460.tif 000027
【図２６】
2019050460.tif 000028
【図２７】
2019050460.tif 000029