(57)【要約】【課題】一つの実施形態は、デューティを改善できるレベルシフト回路を提供することを目的とする。【解決手段】一つの実施形態によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタと電位調整回路とを有するレベルシフト回路が提供される。第１のＰＭＯＳトランジスタは、第１のノードがゲートに電気的に接続され、第２のノードがソースに電気的に接続され、出力端子がドレインに電気的に接続されている。第１のＮＭＯＳトランジスタは、第１のノードがゲートに電気的に接続され、出力端子がドレインに電気的に接続されている。第２のＰＭＯＳトランジスタは、第３のノードがゲートに電気的に接続され、第２の電源電位がソースに電気的に接続され、第２のノードがドレインに電気的に接続されている。電位調整回路は、少なくとも第２のノードに電気的に接続されている。【選択図】図１
2019050550.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位の振幅を有する第１信号が入力される第１のノードがゲートに電気的に接続され、第２のノードがソースに電気的に接続され、前記第１の電源電位と異なる第２の電源電位の振幅を有する信号が出力される出力端子がドレインに電気的に接続された第１のＰＭＯＳトランジスタと、
前記第１のノードがゲートに電気的に接続され、前記出力端子がドレインに電気的に接続された第１のＮＭＯＳトランジスタと、
第３のノードがゲートに電気的に接続され、前記第２の電源電位がソースに電気的に接続され、前記第２のノードがドレインに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１の電源電位の振幅を有し前記第１信号に対して論理反転した第２信号が入力される第４のノードがゲートに電気的に接続され、第５のノードがソースに電気的に接続され、前記第３のノードがドレインに電気的に接続された第３のＰＭＯＳトランジスタと、
前記第４のノードがゲートに電気的に接続され、前記第３のノードがドレインに電気的に接続された第２のＮＭＯＳトランジスタと、
前記出力端子がゲートに電気的に接続され、前記第２の電源電位がソースに電気的に接続され、前記第５のノードがドレインに電気的に接続された第４のＰＭＯＳトランジスタと、
少なくとも前記第２のノードに電気的に接続された電位調整回路と、
を備えたレベルシフト回路。
【請求項２】
前記電位調整回路は、前記第２のノードに電気的に接続された充電回路である
請求項１に記載のレベルシフト回路。
【請求項３】
前記充電回路は、前記第２の電源電位と前記第２のノードとの間に電気的に挿入されたスイッチを有する
請求項２に記載のレベルシフト回路。
【請求項４】
前記スイッチは、前記出力端子が第１のレベルから第２のレベルに遷移する第１のタイミングから前記第１のタイミングまでの第１の期間においてオン状態に維持され、前記第１の期間に続く第２の期間においてオフ状態に維持される
請求項３に記載のレベルシフト回路。
【請求項５】
前記スイッチは、前記第１のタイミングより後で、前記出力端子が前記第１のレベルから前記第２のレベルに遷移する第２のタイミングより前から前記第２のタイミングまでの第３の期間においてオン状態に維持され、前記第３の期間に続く第４の期間においてオフ状態に維持される
請求項４に記載のレベルシフト回路。
【請求項６】
前記スイッチの制御ノードに電気的に接続されたパルスジェネレータをさらに備えた
請求項３又は４に記載のレベルシフト回路。
【請求項７】
前記パルスジェネレータは、
第１の入力ノード及び第２の入力ノードを有する論理回路と、
前記第１の入力ノードに接続されたラインと、
前記第２の入力ノードに接続され、遅延素子と、負荷容量として機能するＭＯＳトランジスタとを有するディレイラインと、
を有する
請求項６に記載のレベルシフト回路。
【請求項８】
前記第２のノードは、前記スイッチを介して、前記第２の電源電位に対応した電圧が供給される
請求項３から７のいずれか１項に記載のレベルシフト回路。
【請求項９】
前記電位調整回路は、前記第２のノードと前記第５のノードとに電気的に接続されているプルアップ回路である
請求項１に記載のレベルシフト回路。
【請求項１０】
前記プルアップ回路は、
前記第２の電源電位と前記第２のノードとの間に電気的に挿入された第１のプルアップスイッチと、
前記第２の電源電位と前記第５のノードとの間に電気的に挿入された第２のプルアップスイッチと、
を有する
請求項９に記載のレベルシフト回路。
【請求項１１】
前記レベルシフト回路は、前記第１の電源電位と前記第２の電源電位との電位差に応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせる制御回路をさらに備えた
請求項１０に記載のレベルシフト回路。
【請求項１２】
前記制御回路は、前記第１の電源電位と前記第２の電源電位との電位差が閾値より小さいことに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせる
請求項１１に記載のレベルシフト回路。
【請求項１３】
前記制御回路は、前記第１の電源電位と前記第２の電源電位との電位差が前記閾値より大きいことに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオフさせる
請求項１２に記載のレベルシフト回路。
【請求項１４】
第１の電源電位の振幅を有する第１信号が入力される第１のノードがゲートに電気的に接続され、第２の電源電位がソースに電気的に接続され、第２のノードがドレインに電気的に接続された第１のＰＭＯＳトランジスタと、
前記第１のノードがゲートに電気的に接続され、前記第１の電源電位と異なる第２の電源電位の振幅を有する信号が出力される出力端子がドレインに電気的に接続された第１のＮＭＯＳトランジスタと、
第３のノードがゲートに電気的に接続され、前記第２のノードがソースに電気的に接続され、前記出力端子がドレインに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１の電源電位の振幅を有し前記第１信号に対して論理反転した第２信号が入力される第４のノードがゲートに電気的に接続され、前記第２の電源電位がソースに電気的に接続され、第５のノードがドレインに電気的に接続された第３のＰＭＯＳトランジスタと、
前記第４のノードがゲートに電気的に接続され、前記第３のノードがドレインに電気的に接続された第２のＮＭＯＳトランジスタと、
前記出力端子がゲートに電気的に接続され、前記第５のノードがソースに電気的に接続され、前記第３のノードがドレインに電気的に接続された第４のＰＭＯＳトランジスタと、
前記第２のノードと前記第５のノードとに電気的に接続された電位調整回路と、
を備えたレベルシフト回路。
【請求項１５】
前記電位調整回路は、前記第２のノードの電位をプルアップし、前記第５のノードの電位をプルアップするプルアップ回路である
請求項１４に記載のレベルシフト回路。
【請求項１６】
前記プルアップ回路は、
前記第２の電源電位と前記第２のノードとの間に電気的に挿入された第１のプルアップスイッチと、
前記第２の電源電位と前記第５のノードとの間に電気的に挿入された第２のプルアップスイッチと、
を有する
請求項１５に記載のレベルシフト回路。
【請求項１７】
前記レベルシフト回路は、前記第１の電源電位と前記第２の電源電位との電位差に応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせる制御回路をさらに備えた
請求項１６に記載のレベルシフト回路。
【請求項１８】
前記制御回路は、前記第１の電源電位と前記第２の電源電位との電位差が閾値より小さいことに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせる
請求項１７に記載のレベルシフト回路。
【請求項１９】
前記制御回路は、前記第１の電源電位と前記第２の電源電位との電位差が前記閾値より大きいことに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオフさせる
請求項１８に記載のレベルシフト回路。
【請求項２０】
前記第２の電源電位は、前記第１の電源電位より高い
請求項１に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
レベルシフト回路は、例えば、伝送されるデータ又はクロックのデューティが受信性能に関わる送受信方式に利用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３５０４１７２号公報
【特許文献２】特許第４７２４５７８号公報
【特許文献３】特許第５６４３１５８号公報
【特許文献４】特開２００９−１７７２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、デューティを改善できるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタと電位調整回路とを有するレベルシフト回路が提供される。第１のＰＭＯＳトランジスタは、第１のノードがゲートに電気的に接続され、第２のノードがソースに電気的に接続され、出力端子がドレインに電気的に接続されている。第１のノードは、第１の電源電位の振幅を有する第１信号が入力される。出力端子は、第２の電源電位の振幅を有する信号が出力される。第２の電源電位は、第１の電源電位と異なる。第１のＮＭＯＳトランジスタは、第１のノードがゲートに電気的に接続され、出力端子がドレインに電気的に接続されている。第２のＰＭＯＳトランジスタは、第３のノードがゲートに電気的に接続され、第２の電源電位がソースに電気的に接続され、第２のノードがドレインに電気的に接続されている。第３のＰＭＯＳトランジスタは、第４のノードがゲートに電気的に接続され、第５のノードがソースに電気的に接続され、第３のノードがドレインに電気的に接続されている。第４のノードは、第１の電源電位の振幅を有し、第２信号が入力される。第２信号は、第１信号に対して論理反転した信号である。第２のＮＭＯＳトランジスタは、第４のノードがゲートに電気的に接続され、第３のノードがドレインに電気的に接続されている。第４のＰＭＯＳトランジスタは、出力端子がゲートに電気的に接続され、第２の電源電位がソースに電気的に接続され、第５のノードがドレインに電気的に接続されている。電位調整回路は、少なくとも第２のノードに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図２】図２は、第１の実施形態におけるスイッチの構成例を示す回路図である。
【図３】図３は、第１の実施形態に係るレベルシフト回路の動作例を示す波形図である。
【図４】図４は、第２の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図５】図５は、第２の実施形態におけるパルスジェネレータの構成を示す回路図である。
【図６】図６は、第２の実施形態におけるスイッチの構成を示す回路図である。
【図７】図７は、第２の実施形態に係るレベルシフト回路の動作を示す波形図である。
【図８】図８は、第３の実施形態におけるパルスジェネレータの構成を示す回路図である。
【図９】図９は、第４の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１０】図１０は、第４の実施形態における制御回路の構成を示す回路図である。
【図１１】図１１は、第４の実施形態に係るレベルシフト回路の動作を示す波形図である。
【図１２】図１２は、第４の実施形態に係るレベルシフト回路の他の動作を示す波形図である。
【図１３】図１３は、第５の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１４】図１４は、第６の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１５】図１５は、第７の実施形態に係るレベルシフト回路の構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるレベルシフト回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるレベルシフト回路１について説明する。レベルシフト回路１は、入力された信号のレベルを所定のレベルにシフトさせ、そのシフトさせた信号を出力する。このとき、出力先の回路の初動を安定動作させるためには、レベルシフト回路１の初動を安定して動作させることが望まれる。
【０００９】
例えば、レベルシフト回路１は、図１に示すように構成される。図１は、レベルシフト回路１の構成を示す回路図である。レベルシフト回路１は、入力バッファ１０及びレベルシフタ２０を有する。
【００１０】
入力バッファ１０は、差動入力・差動出力で構成され、正側のインバータＩＮＶ１と負側のインバータＩＮＶ２とを有する。インバータＩＮＶ１とインバータＩＮＶ２とは、電源電位ＶＤＤＡと接地電位ＧＮＤとの間に互いに並列に接続されている。
【００１１】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１を有する。ＰＭＯＳトランジスタＰＭ１は、入力端子Ｔｉｎ１がゲートに電気的に接続され、電源電位ＶＤＤＡがソースに電気的に接続され、ノードＮ１がドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１は、入力端子Ｔｉｎ１がゲートに電気的に接続され、グランド電位ＧＮＤがソースに電気的に接続され、ノードＮ１がドレインに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインとは電気的に接続されている。
【００１２】
インバータＩＮＶ２は、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ３を有する。ＰＭＯＳトランジスタＰＭ４は、入力端子Ｔｉｎ２がゲートに電気的に接続され、電源電位ＶＤＤＡがソースに電気的に接続され、ノードＮ３がドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ３は、入力端子Ｔｉｎ２がゲートに電気的に接続され、グランド電位ＧＮＤがソースに電気的に接続され、ノードＮ３がドレインに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ４のドレインとＮＭＯＳトランジスタＮＭ３のドレインとは電気的に接続されている。
【００１３】
レベルシフタ２０は、差動入力・シングル出力で構成され、ＰＭＯＳトランジスタＰＭ６、インバータＩＮＶ４、ＰＭＯＳトランジスタＰＭ３、インバータＩＮＶ３を有する。ＰＭＯＳトランジスタＰＭ６及びインバータＩＮＶ４が直列接続された構成とＰＭＯＳトランジスタＰＭ３及びインバータＩＮＶ３が直列接続された構成とは、電源電位ＶＤＤＢと接地電位ＧＮＤとの間に互いに並列に接続されている。電源電位ＶＤＤＢは、電源電位ＶＤＤＡと異なる電位である。また、ＰＭＯＳトランジスタＰＭ６及びインバータＩＮＶ３とＰＭＯＳトランジスタＰＭ３及びインバータＩＮＶ４とがクロスカップル接続されている。
【００１４】
ＰＭＯＳトランジスタＰＭ６は、インバータＩＮＶ３のノードＮ０がゲートに電気的に接続され、電源電位ＶＤＤＢがソースに電気的に接続され、インバータＩＮＶ４のノードＮ５がドレインに電気的に接続されている。
【００１５】
インバータＩＮＶ４は、ＰＭＯＳトランジスタＰＭ５及びＮＭＯＳトランジスタＮＭ４を有する。ＰＭＯＳトランジスタＰＭ５は、インバータＩＮＶ２のノードＮ３がゲートに電気的に接続され、ノードＮ５がソースに電気的に接続され、ノードＮ４がドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ４は、インバータＩＮＶ２のノードＮ３がゲートに電気的に接続され、グランド電位ＧＮＤがソースに電気的に接続され、ノードＮ４がドレインに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ５のドレインとＮＭＯＳトランジスタＮＭ４のドレインとは電気的に接続されている。
【００１６】
ＰＭＯＳトランジスタＰＭ３は、インバータＩＮＶ４のノードＮ４がゲートに電気的に接続され、電源電位ＶＤＤＢがソースに電気的に接続され、インバータＩＮＶ３のノードＮ２がドレインに電気的に接続されている。
【００１７】
インバータＩＮＶ３は、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２を有する。ＰＭＯＳトランジスタＰＭ２は、インバータＩＮＶ１のノードＮ１がゲートに電気的に接続され、ノードＮ２がソースに電気的に接続され、ノードＮ０がドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ２は、インバータＩＮＶ１のノードＮ１がゲートに電気的に接続され、グランド電位ＧＮＤがソースに電気的に接続され、ノードＮ０がドレインに電気的に接続されている。ノードＮ０は、出力端子Ｔｏｕｔに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ２のドレインとＮＭＯＳトランジスタＮＭ２のドレインとは電気的に接続されている。
【００１８】
レベルシフト回路１では、入力バッファ１０において、インバータＩＮＶ１は、入力端子Ｔｉｎ１に入力されたクロックφＣＫを論理反転させた電圧信号ＶＮ１としてノードＮ１から出力する。インバータＩＮＶ２は、入力端子Ｔｉｎ２に入力されたクロックφＣＫＢを論理反転させた電圧信号ＶＮ３としてノードＮ３から出力する。クロックφＣＫＢは、クロックφＣＫに対して論理的に反転した関係にあり、電圧信号ＶＮ３は、電圧信号ＶＮ１に対して論理的に反転した関係にある（図３参照）。
【００１９】
レベルシフタ２０は、ＰＭＯＳトランジスタＰＭ６及びインバータＩＮＶ３とＰＭＯＳトランジスタＰＭ３及びインバータＩＮＶ４とのクロスカップル接続により、差動で受けたクロックφＣＫ，φＣＫＢのＨレベルを電源電位ＶＤＤＡに応じたレベルから電源電位ＶＤＤＢに応じたレベルに変換する。このとき、クロスカップル接続におけるＰＭＯＳトランジスタＰＭ６とＰＭＯＳトランジスタＰＭ３との接続相手をトランジスタではなくインバータＩＮＶ３，ＩＮＶ４とすることで、この変換の動作を高速に行うことができる。レベルシフタ２０は、変換後のクロックφＣＫｏｕｔを出力端子Ｔｏｕｔから出力する。
【００２０】
レベルシフト回路１は、例えば、信号処理回路の信号レベル（ＶＤＤＡ）をインターフェースの信号レベル（ＶＤＤＢ）に高速で変換する場合に利用される。このとき、１クロック目のデューティとそれ以降のデューティとが受信性能にかかわる送受信方式の場合は、デューティが５０％であることが望まれる。
【００２１】
しかし、レベルシフト回路１において、入力されるクロックφＣＫ，φＣＫＢの信号レベルの遷移がない状態（粗な状態）から急にクロックφＣＫ，φＣＫＢの信号レベルが遷移する状態（密な状態）に移行すると、出力クロックφＣＫｏｕｔの１クロック目のデューティが電圧条件により変動する。
【００２２】
これは、レベルシフト回路１におけるノードＮ２の電位が不安定であることに起因する。例えば、ＰＭＯＳトランジスタＰＭ２の閾値電圧をＶｔｈＰとするとき、電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである場合、初期状態でＨレベルであるクロックφＣＫをゲートに受けるＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保できずにオフ状態になり、ノードＮ２はハイインピーダンス状態となる。
【００２３】
これにより、クロックφＣＫがＬレベルからＨレベルに遷移したタイミング（動作開始時）では、ノードＮ２の電位が不安定で例えば０Ｖ近くであった場合、出力クロックφＣＫｏｕｔがすぐにたちあがらずに、ノードＮ２に電荷が充電されるのに必要な分遅延したタイミングで立ち上がる傾向にある。これにより、出力クロックφＣＫｏｕｔの１周期目（１クロック目）においてＨパルス幅が小さくなりその分デューティが小さくなるので、例えば、出力先の回路で１クロック目のデータをラッチする場合におけるセットアップ時間又はホールド時間が十分に確保できずに誤ったデータ値をラッチしてしまう可能性がある。
【００２４】
そこで、本実施形態では、出力クロックφＣＫｏｕｔのデータ遷移が行われるべきタイミングの直前にノードＮ２に電荷を充電可能な充電回路（電位調整回路）３０を設けることで、出力クロックφＣＫｏｕｔの１クロック目のデューティ改善を図る。
【００２５】
具体的には、図１に示すように、レベルシフト回路１は、充電回路３０をさらに有する。充電回路３０は、レベルシフタ２０のノードＮ２に電気的に接続されている。充電回路３０は、スイッチＳＷを有する。スイッチＳＷは、電源電位ＶＤＤＢとノードＮ２との間に電気的に挿入されているとともにその制御ノードが制御端子Ｔｓｐに電気的に接続されている。スイッチＳＷは、制御端子Ｔｓｐを介して制御ノードで受けた制御信号φＥＮ１に応じて、オン・オフする。スイッチＳＷは、オンすることで電源電位ＶＤＤＢをノードＮ２に接続し、オフすることで電源電位ＶＤＤＢをノードＮ２から電気的に遮断する。
【００２６】
スイッチＳＷは、例えば、図２に示すように構成される。図２は、スイッチＳＷの構成例を示す図である。スイッチＳＷは、ＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１、及びＰＭＯＳトランジスタＰＭ１２を有する。ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１は、電源電位ＶＤＤＢ及び接地電位ＧＮＤの間でインバータ接続され、制御端子Ｔｓｐがそれぞれのゲートに共通接続されており、ＰＭＯＳトランジスタＰＭ１２のゲートがそれぞれのドレインに共通接続されている。ＰＭＯＳトランジスタＰＭ１１のソースは電源電位ＶＤＤＢに電気的に接続され、ＮＭＯＳトランジスタＮＭ１１のソースは接地電位ＧＮＤに電気的に接続されている。ＰＭＯＳトランジスタＰＭ１２は、電源電位ＶＤＤＢがソースに電気的に接続され、レベルシフタ２０のノードＮ２がドレインに電気的に接続されている。
【００２７】
充電回路３０を含むレベルシフト回路１は、例えば、図３に示すように動作する。図３は、レベルシフト回路１の動作例を示す波形図である。
【００２８】
入力されるクロックφＣＫの１クロック目の立ち上がりタイミングｔ２に対する直前のタイミングｔ１において、制御信号φＥＮ１は、ＬレベルからＨレベルに遷移する。これにより、充電回路３０におけるスイッチＳＷがオンしてノードＮ２に電荷を充電するので、ノードＮ２の電位ＶＮ２がＬレベルからＨレベルへ上昇し、タイミングｔ１２以降Ｈレベルで安定するようになる。ここでＨレベルは、ＶＤＤＢである。
【００２９】
タイミングｔ２において、制御信号φＥＮ１がＨレベルからＬレベルに遷移し、ノードＮ２が電源電位ＶＤＤＢと電気的に遮断されるが、ノードＮ２の電位ＶＮ２が既にＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移すると、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの１クロック目のデューティを改善できる。
【００３０】
その後、ＰＭＯＳトランジスタＰＭ２のリークやゲート電圧値などによりノードＮ２の電位ＶＮ２が（Ｌレベル及びＨレベルの間の）中間レベルへ減衰し得るが、クロックφＣＫの２クロック目の立ち上がりタイミングｔ４に対する直前のタイミングｔ３において、制御信号φＥＮ１は、再びＬレベルからＨレベルに遷移する。これにより、充電回路３０におけるスイッチＳＷがオンしてノードＮ２に電荷を充電するので、ノードＮ２の電位ＶＮ２が中間レベルからＨレベルへ再び上昇し、タイミングｔ３４以降Ｈレベルで安定するようになる。
【００３１】
タイミングｔ４において、制御信号φＥＮ１がＨレベルからＬレベルに遷移し、ノードＮ２が電源電位ＶＤＤＢと電気的に遮断されるが、ノードＮ２の電位ＶＮ２が既にＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移すると、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの２クロック目のデューティも改善できる。
【００３２】
なお、クロックφＣＫの３クロック目以降についての動作（例えば、タイミングｔ５〜ｔ６における動作）は、クロックφＣＫの２クロック目についての動作（すなわち、タイミングｔ３〜ｔ４における動作）と同様の動作になる。また、ノードＮ１、Ｎ３、Ｎ４の電位ＶＮ１、ＶＮ３、ＶＮ４は、図３に示すように安定的に変化している。
【００３３】
以上のように、実施形態では、出力クロックφＣＫｏｕｔのデータ遷移が行われるべきタイミングの直前にノードＮ２に電荷を充電可能な充電回路３０を設ける。これにより、出力クロックφＣＫｏｕｔの１クロック目のデューティとそれ以降のクロックのデューティとを改善できる。
【００３４】
また、実施形態では、充電回路３０は、電源電位ＶＤＤＢとノードＮ２との間に電気的に挿入されたスイッチＳＷを有する。これにより、充電回路３０を簡易な構成で実現できる。
【００３５】
なお、スイッチＳＷは、レベルシフト回路１に内蔵させてもよい。これにより、スイッチＳＷの寄生容量値を削減でき、ノードＮ２の寄生容量を削減できる。
【００３６】
あるいは、レベルシフト回路１ｉに消費電力低減のための工夫を加えてもよい。図３を見ると、ノードＮ２の電位ＶＮ２は、クロックφＣＫの１クロック目の直前に比べると、クロックφＣＫの２クロック目以降に不安定になりにくい。そのため、スイッチＳＷがクロックφＣＫの１クロック目の直前に選択的にオンするように構成しても、ノードＮ２の電位ＶＮ２を十分に安定できると考えられる。
【００３７】
そのような考えに基づき、レベルシフト回路１ｉは、例えば、図４に示すように構成され得る。図４は、第２の実施形態に係るレベルシフト回路１ｉの構成を示す図である。レベルシフト回路１ｉは、充電回路３０（図１参照）に代えて充電回路３０ｉを有する。充電回路３０ｉは、パルスジェネレータＰＧをさらに有する。パルスジェネレータＰＧは、制御端子ＴｓｐとスイッチＳＷとの間に電気的に挿入されている。パルスジェネレータＰＧは、制御端子Ｔｓｐを介して受けた制御信号φＥＮ２を用いてパルス（１パルス）を生成しノードＮ６経由でスイッチＳＷの制御ノードへ供給する。
【００３８】
例えば、パルスジェネレータＰＧは、図５に示すように構成される。図５は、第２の実施形態におけるパルスジェネレータＰＧの構成を示す図である。パルスジェネレータＰＧは、ラインＬ１、ディレイラインＬ２、アンドゲートＡＮＤ、インバータＩＮＶ１４を有する。アンドゲートＡＮＤは、入力ノードＡＮＤａ及び入力ノードＡＮＤｂを有する。ラインＬ１は、制御端子Ｔｓｐと入力ノードＡＮＤａとの間に電気的に接続されている。ディレイラインＬ２は、制御端子Ｔｓｐと入力ノードＡＮＤｂとの間に電気的に接続されている。ディレイラインＬ２は、インバータＩＮＶ１１〜ＩＮＶ１３及び容量素子Ｃ１，Ｃ２を有し、インバータＩＮＶ１１〜ＩＮＶ１３及び容量素子Ｃ１，Ｃ２を用いて制御信号φＥＮ２を遅延させる。
【００３９】
制御信号φＥＮ２のレベルがＨレベルである状態で、パルスジェネレータＰＧは、ラインＬ１でほぼ遅延なしに伝達させた制御信号φＥＮ２とディレイラインＬ２で遅延させた制御信号φＥＮ２との論理積をアンドゲートＡＮＤで取りインバータＩＮＶ１４で論理反転させることでパルス（１パルス）を生成できる。
【００４０】
スイッチＳＷの構成は、図６に示すように簡略化できる。図６は、第２の実施形態におけるスイッチＳＷの構成を示す図である。すなわち、スイッチＳＷは、図２に示す構成のうちＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１を省略し、図６に示すようにＰＭＯＳトランジスタＰＭ１２単独で動作する構成とすることができる。
【００４１】
このとき、レベルシフト回路１ｉは、例えば、図７に示すように動作する。図７は、第２の実施形態に係るレベルシフト回路１ｉの動作を示す波形図である。
【００４２】
タイミングｔ１０１で制御信号φＥＮ２がＬレベルからＨレベルになり、タイミングｔ１０１以降において制御信号φＥＮ２がＨレベルに固定される。これにより、パルスジェネレータＰＧにおいて、ノードＮ７（図５参照）の電位ＶＮ７がＨレベルからＬレベルに下がっていき、ノードＮ８（図５参照）の電位ＶＮ８がＬレベルからＨレベルに上がっていく。これに応じて、タイミングｔ１０１から遅延したタイミングｔ１０２において、ノードＮ９（図５参照）の電位ＶＮ９がＨレベルからＬレベルに遷移し、制御信号φＥＮ２のレベルと電位ＶＮ９との論理積及び論理反転の結果として、ノードＮ６の電位ＶＮ６の波形をローアクティブのパルス状にすることができる。
【００４３】
これにより、クロックφＣＫの立ち上がりタイミングｔ１０３の直前におけるタイミングｔ１０１〜ｔ１０２の期間に、スイッチＳＷを選択的にオンさせることができる。すなわち、制御信号φＥＮ２のレベルが変化してからのスイッチＳＷのオン動作の回数を１回に低減できる（１クロック目の立ち上がりタイミングｔ１０３の直前にスイッチＳＷをオンさせ、２クロック目以降の立ち上がりタイミングｔ１０４，ｔ１０５等の直前にスイッチＳＷをオンさせない）ので、レベルシフト回路１ｉの消費電力を容易に低減できる。
【００４４】
あるいは、図８に示すように、パルスジェネレータＰＧにおける容量素子Ｃ１，Ｃ２をＰＭＯＳトランジスタＰＭ２１，ＰＭ２２、及びＮＭＯＳトランジスタＮＭ２１，ＮＭ２２で置き換えてもよい。図８は、第３の実施形態におけるパルスジェネレータＰＧの構成を示す回路図である。このとき、ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２とＮＭＯＳトランジスタＮＭ２１，ＮＭ２２との一方が省略されていてもよい。
【００４５】
ＰＭＯＳトランジスタＰＭ２１は、ソース・ドレインが電源電位ＶＤＤＢに電気的に共通接続されゲートがノードＮ７に電気的に接続されており、等価的に容量素子として機能し得る。ＮＭＯＳトランジスタＮＭ２１は、ソース・ドレインが接地電位ＧＮＤに電気的に共通接続されゲートがノードＮ７に電気的に接続されており、等価的に容量素子として機能し得る。ＰＭＯＳトランジスタＰＭ２２は、ソース・ドレインが電源電位ＶＤＤＢに電気的に共通接続されゲートがノードＮ８に電気的に接続されており、等価的に容量素子として機能し得る。ＮＭＯＳトランジスタＮＭ２２は、ソース・ドレインが接地電位ＧＮＤに電気的に共通接続されゲートがノードＮ８に電気的に接続されており、等価的に容量素子として機能し得る。これにより、第２の実施形態の容量素子Ｃ１，Ｃ２を用いてパルスジェネレータＰＧを構成する場合に比べて、パルスジェネレータＰＧのレイアウト面積を低減できる。
【００４６】
あるいは、レベルシフト回路１ｊにクロックのデューティ精度をさらに向上するための構成を設けてもよい。図３に示したように、タイミングｔ２に充電回路３０による充電（電位のＨレベルへの一時的なプルアップ）が休止されるので、ノードＮ２の電位ＶＮ２は、タイミングｔ２以降に（Ｌレベル及びＨレベルの間の）中間レベルへ減衰し得る。しかし、タイミングｔ２以降もノードＮ２の電位ＶＮ２を継続的にＨレベルへプルアップし続ければ、中間レベルへの減衰を抑制でき、１クロック目以降においても、１クロック目と同様にノードＮ２の電位を安定化でき、クロックφＣＫｏｕｔの立ち上がりを早くすることができる。したがって、出力クロックφＣＫｏｕｔの１クロック目のデューティとそれ以降のデューティとの精度をさらに向上できると考えられる。
【００４７】
このような考えに基づき、レベルシフト回路１ｊは、例えば、図９に示すように構成され得る。図９は、第４の実施形態に係るレベルシフト回路１ｊの構成を示す図である。レベルシフト回路１ｊは、充電回路３０（図１参照）に代えてプルアップ回路（電位調整回路）３０ｊを有する。プルアップ回路３０ｊは、クロックφＣＫの１クロック目より前から継続的にノードＮ２の電位ＶＮ２をプルアップ可能である。プルアップ回路３０ｊは、ノードＮ２に電気的に接続されている。プルアップ回路３０ｊは、ＰＭＯＳトランジスタＰＭ３１を含むプルアップスイッチＰＳＷ１を有する。ＰＭＯＳトランジスタＰＭ３１は、電源電位ＶＤＤＢとノードＮ２との間に電気的に挿入されている。ＰＭＯＳトランジスタＰＭ３１は、ノードＮ１１がゲートに電気的に接続され、電源電位ＶＤＤＢがソースに電気的に接続され、ノードＮ２がドレインに電気的に接続されている。
【００４８】
回路的なバランスを考慮し、プルアップ回路３０ｊは、ノードＮ５にも電気的に接続されている。プルアップ回路３０ｊは、ＰＭＯＳトランジスタＰＭ３２を含むプルアップスイッチＰＳＷ２をさらに有する。ＰＭＯＳトランジスタＰＭ３２は、電源電位ＶＤＤＢとノードＮ５との間に電気的に挿入されている。ＰＭＯＳトランジスタＰＭ３２は、ノードＮ１１がゲートに電気的に接続され、電源電位ＶＤＤＢがソースに電気的に接続され、ノードＮ５がドレインに電気的に接続されている。
【００４９】
また、電源電位ＶＤＤＡと電源電位ＶＤＤＢの電圧条件が複数ある場合がある。例えば、ＰＭＯＳトランジスタＰＭ２の閾値電圧をＶｔｈＰとするとき、電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである場合、初期状態がＨレベルである電圧信号ＶＮ１（図１１参照）をゲートに受けるＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保できずにオフ状態になり、ノードＮ２はハイインピーダンス状態となる。一方、電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰである場合、ＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保できオン状態になり、ノードＮ２は安定した電位となる。すなわち、電源電位ＶＤＤＡと電源電位ＶＤＤＢとの関係に応じてノードＮ２の電位ＶＮ２のプルアップの有無を切り換えることで、クロックのデューティ精度を向上できる。
【００５０】
このような考えに基づき、レベルシフト回路１ｊは、制御回路４０ｊをさらに有する。制御回路４０ｊは、電源電位ＶＤＤＡと電源電位ＶＤＤＢとの電位差に応じて、プルアップスイッチＰＳＷ１とプルアップスイッチＰＳＷ２とをオンさせる。制御回路４０ｊは、電源電位ＶＤＤＡと電源電位ＶＤＤＢとの電位差が閾値より小さいことに応じて（例えば、電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである場合）、プルアップスイッチＰＳＷ１とプルアップスイッチＰＳＷ２とをオンさせる。制御回路４０ｊは、電源電位ＶＤＤＡと電源電位ＶＤＤＢとの電位差が閾値より大きいことに応じて（例えば、電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰである場合）、プルアップスイッチＰＳＷ１とプルアップスイッチＰＳＷ２とをオフさせる。
【００５１】
具体的には、制御回路４０ｊは、電位差検出器４１ｊを有する。電位差検出器４１ｊは、入力されるクロックφＣＫの１クロック目の立ち上がりの直前までに動作を開始する。電位差検出器４１ｊは、バイアス電位ＶＢＮを受け、バイアス電位ＶＢＮを用いて、電源電位ＶＤＤＡ及び電源電位ＶＤＤＢの電位差を検出する。
【００５２】
電位差検出器４１ｊは、ＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰであればＬレベル（プルアップＯＮ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力する。これに応じて、ＰＭＯＳトランジスタＰＭ３１，ＰＭ３２が、ともにオンし、電圧信号ＶＮ１１がＬレベルになっている期間にＰＭＯＳトランジスタＰＭ３１，ＰＭ３２がオン状態を維持する。これにより、ノードＮ２，Ｎ５の電位が電源電位ＶＤＤＢに対応したＨレベルへプルアップされる。
【００５３】
電位差検出器４１ｊは、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰであればＨレベル（プルアップＯＦＦ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力する。これに応じて、ＰＭＯＳトランジスタＰＭ３１，ＰＭ３２が、ともにオフし、電圧信号ＶＮ１１がＨレベルになっている期間にＰＭＯＳトランジスタＰＭ３１，ＰＭ３２がオフ状態を維持する。これにより、ノードＮ２，Ｎ５の電位がプルアップされない。
【００５４】
例えば、制御回路４０ｊにおける電位差検出器４１ｊは、図１０に示すように構成される。図１０は、第４の実施形態における制御回路４０ｊの構成を示す回路図である。制御回路４０ｊにおける電位差検出器４１ｊは、ＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳトランジスタＮＭ４１、及びシュミットトリガ４１ｊを有する。
【００５５】
ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１は、電源電位ＶＤＤＡ，ＶＤＤＢ及び接地電位ＧＮＤの間に電気的に挿入されている。ＰＭＯＳトランジスタＰＭ４１は、電源電位ＶＤＤＡがゲートに接続されており、電源電位ＶＤＤＢがソースに接続されており、ノードＮ１２がドレインに接続されている。ＮＭＯＳトランジスタＮＭ４１は、バイアス電位ＶＢＮがゲートに接続されており、グランド電位ＧＮＤがソースに接続され、ノードＮ１２がドレインに接続されている。シュミットトリガ４１ｊは、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１の間のノードＮ１２とノートＮ１１との間に電気的に挿入されている。シュミットトリガ４１ｊは、ノードＮ１２が入力ノードに接続され、ノードＮ１１が出力ノードに接続されている。すなわち、ＰＭＯＳトランジスタＰＭ４１のドレインとＮＭＯＳトランジスタＮＭ４１のドレインとは電気的に接続されている。
【００５６】
シュミットトリガ４１ｊは、Ｌ→Ｈ及びＨ→Ｌの回路閾値を変えることによって電源ノイズに起因する検出器の誤判定防止効果がある。
【００５７】
このとき、レベルシフト回路１ｊは、例えば、図１１に示すように動作する。図１１は、第４の実施形態に係るレベルシフト回路１ｊの動作を示す波形図であり、ＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである場合の動作を例示する。
【００５８】
入力されるクロックφＣＫの１クロック目の立ち上がりタイミングｔ２０２より前のタイミングｔ２０１において、制御回路４０ｊにおける電位差検出器４１ｊは、ＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰであることを検出しており、それに応じて、ノードＮ１１にＬレベルの電圧信号ＶＮ１１を継続的に出力している。これにより、プルアップ回路３０ｊにおけるプルアップスイッチＰＳＷ１，ＰＳＷ２がそれぞれオン状態を維持してノードＮ２，Ｎ５をプルアップしている。これにより、ノードＮ２，Ｎ５の電位ＶＮ２，ＶＮ５は、電源電位ＶＤＤＢ側へプルアップされ、安定したＨレベルの電位となっている。
【００５９】
タイミングｔ２０２において、ノードＮ２，Ｎ５の電位ＶＮ２，ＶＮ５がＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移する際の、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの１クロック目のデューティを改善できる。
【００６０】
その後、ＰＭＯＳトランジスタＰＭ２のリークやゲート電圧値などがあっても、プルアップスイッチＰＳＷ１，ＰＳＷ２がノードＮ２，Ｎ５をプルアップしているので、ノードＮ２の電位がＨレベルに安定的に維持され得る。
【００６１】
タイミングｔ２０３においても、ノードＮ２，Ｎ５の電位ＶＮ２，ＶＮ５がＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移する際の、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの２クロック目のデューティを改善できる。
【００６２】
なお、クロックφＣＫの３クロック目以降についての動作（例えば、タイミングｔ２０４における動作）は、クロックφＣＫの２クロック目についての動作（すなわち、タイミングｔ２０３における動作）と同様の動作になる。また、ノードＮ１、Ｎ３、Ｎ４の電位ＶＮ１、ＶＮ３、ＶＮ４は、図１１に示すように安定的に変化している。
【００６３】
あるいは、レベルシフト回路１ｊは、例えば、図１２に示すように動作する。図１２は、第４の実施形態に係るレベルシフト回路１ｊの他の動作を示す波形図であり、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰである場合の動作を例示する。
【００６４】
入力されるクロックφＣＫの１クロック目の立ち上がりタイミングｔ３０２より前のタイミングｔ３０１において、制御回路４０ｊにおける電位差検出器４１ｊは、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰであることを検出しており、それに応じて、ノードＮ１１にＨレベルの電圧信号ＶＮ１１を継続的に出力している。これにより、プルアップ回路３０ｊにおけるプルアップスイッチＰＳＷ１，ＰＳＷ２がそれぞれオフ状態を維持してノードＮ２，Ｎ５をプルアップしないが、ＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保できオン状態になっており、ノードＮ２は安定したＨレベルの電位となっている。それに応じて、ノードＮ５は安定したＨレベルの電位となっている。
【００６５】
タイミングｔ３０２において、ノードＮ２，Ｎ５の電位ＶＮ２，ＶＮ５がＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移する際の、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの１クロック目のデューティを改善できる。
【００６６】
その後、ＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保でき安定的にオフ状態になっているので、ノードＮ２の電位がＨレベルに安定的に維持され得る。
【００６７】
タイミングｔ３０３において、ノードＮ２，Ｎ５の電位ＶＮ２，ＶＮ５がＨレベルで安定しているので、クロックφＣＫがＬレベルからＨレベルに遷移する際の、出力クロックφＣＫｏｕｔの立ちあがりを早くすることができる。これにより、出力クロックφＣＫｏｕｔの２クロック目のデューティを改善できる。
【００６８】
なお、クロックφＣＫの３クロック目以降についての動作（例えば、タイミングｔ３０４における動作）は、クロックφＣＫの２クロック目についての動作（すなわち、タイミングｔ３０３における動作）と同様の動作になる。また、ノードＮ１、Ｎ３、Ｎ４の電位ＶＮ１、ＶＮ３、ＶＮ４は、図１２に示すように安定的に変化している。
【００６９】
あるいは、図１３に示すように、図９，１０に示した制御回路４０ｊよりも構成を簡略化した制御回路４０ｋを設けてもよい。図１３は、第５の実施形態に係るレベルシフト回路の構成を示す回路図である。電源電位ＶＤＤＡと電源電位ＶＤＤＢとの関係があらかじめ決まっていて、外部制御できる場合に適用可能である。
【００７０】
このような考えに基づき、制御回路４０ｋは、ＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳトランジスタＮＭ４１、及びシュミットトリガ４１ｊ（図１０参照）に代えて、ＰＭＯＳトランジスタＰＭ４２及びＮＭＯＳトランジスタＮＭ４２を有する。ＰＭＯＳトランジスタＰＭ４２及びＮＭＯＳトランジスタＮＭ４２は、インバータ接続され、電源電位ＶＤＤＢ及びグランド電位ＧＮＤの間に電気的に挿入されている。ＰＭＯＳトランジスタＰＭ４２は、ノードＮ１３がゲートに接続され、電源電位ＶＤＤＢがソースに接続され、ノードＮ１２がドレインに接続されている。ＮＭＯＳトランジスタＮＭ４２は、ノードＮ１３がゲートに接続され、グランド電位ＧＮＤがソースに接続され、ノードＮ１２がドレインに接続されている。すなわち、ＰＭＯＳトランジスタＰＭ４２のドレインとＮＭＯＳトランジスタＮＭ４２のドレインとは電気的に接続されている。ノードＮ１３には、制御信号φＥＮ３が外部から供給されている。制御信号φＥＮ３は、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰである期間にＬレベルを維持しＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである期間にＨレベルを維持するように外部で生成され制御回路４０ｋに供給され得る。ノードＮ１２には、ノードＮ１３に供給される制御信号φＥＮ３の極性が反転した信号が出力される。
【００７１】
このような構成によっても、制御回路４０ｋは、ＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰであればＬレベル（プルアップＯＮ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力でき、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰであればＨレベル（プルアップＯＦＦ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力できる。また、図９，１０に示した制御回路４０ｊよりも構成を簡略化した制御回路４０ｋを設けるので、制御回路４０ｋの回路面積を削減できる。
【００７２】
図１３に示すレベルシフト回路１ｋには電源電位ＶＤＤＡ＜電源電位ＶＤＤＢ且つＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである場合、初期状態でＨレベルである電圧信号ＶＮ１をゲートに受けるＰＭＯＳトランジスタＰＭ２は、ゲート・ソース間の電位差が十分に確保できずに不完全なオフ状態（弱いオン状態）になる。この場合、ＰＭＯＳトランジスタＰＭ２とともにインバータＩＮＶ３を構成するＮＭＯＳトランジスタＮＭ２がＯＮ状態であると、ＰＭ２の不完全なオフ状態により、リーク電流が増加する懸念がある。
【００７３】
そのようなリーク電流低減のため、レベルシフト回路１ｐは、例えば、図１４に示すように構成され得る。図１４は、第６の実施形態に係るレベルシフト回路１ｐの構成を示す図である。レベルシフト回路１ｐは、レベルシフタ２０（図９参照）に代えてレベルシフタ２０ｐを有する。レベルシフタ２０ｐは、レベルシフタ２０（図９参照）に対して、ＰＭＯＳトランジスタＰＭ２ｐ及びＰＭＯＳトランジスタＰＭ３ｐの接続位置が入れ替わっており、ＰＭＯＳトランジスタＰＭ５ｐ及びＰＭＯＳトランジスタＰＭ６ｐの接続位置が入れ替わっている。すなわち、インバータＩＮＶ３ｐにおけるＰＭＯＳトランジスタＰＭ２ｐ及びＮＭＯＳトランジスタＮＭ２の間にＰＭＯＳトランジスタＰＭ３ｐが電気的に挿入され、インバータＩＮＶ４ｐにおけるＰＭＯＳトランジスタＰＭ５ｐ及びＮＭＯＳトランジスタＮＭ４の間にＰＭＯＳトランジスタＰＭ６ｐが電気的に挿入されている。
【００７４】
インバータＩＮＶ３ｐにおいて、ＰＭＯＳトランジスタＰＭ２ｐは、ノードＮ１がゲートに接続され、電源電位ＶＤＤＢがソースに接続され、ノードＮ２ｐがドレインに接続されている。ＰＭＯＳトランジスタＰＭ３ｐは、ノードＮ４ｐがゲートに接続され、ノードＮ２ｐがソースに接続され、ノードＮ０ｐがドレインに接続されている。すなわち、ＰＭＯＳトランジスタＰＭ２ｐのドレインとＰＭＯＳトランジスタＰＭ３ｐのソースとは電気的に接続されている。また、インバータＩＮＶ４ｐにおいて、ＰＭＯＳトランジスタＰＭ５ｐは、ノードＮ３がゲートに接続され、電源電位ＶＤＤＢがソースに接続され、ノードＮ５ｐがドレインに接続されている。ＰＭＯＳトランジスタＰＭ６ｐは、ノードＮ０ｐがゲートに接続され、ノードＮ５ｐがソースに接続され、ノードＮ４ｐがドレインに接続されている。すなわち、ＰＭＯＳトランジスタＰＭ５ｐのドレインとＰＭＯＳトランジスタＰＭ６ｐのソースとは電気的に接続されている。
【００７５】
これにより、インバータＩＮＶ３ｐ，ＩＮＶ４ｐに対するクロスカップル接続の相手であるＰＭＯＳトランジスタＰＭ３ｐ，ＰＭ６ｐをＶＤＤＢ電位で確実にオフさせてリーク電流を低減できる。
【００７６】
あるいは、図１５に示すように、図９，１０に示した制御回路４０ｊよりも構成を簡略化した制御回路４０ｋを設けてもよい。図１５は、第７の実施形態に係るレベルシフト回路１ｑの構成を示す回路図である。レベルシフト回路１ｑは、制御回路４０ｊ（図１４参照）に代えて制御回路４０ｋを有する。制御回路４０ｋは、ＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳトランジスタＮＭ４１、及びシュミットトリガ４１ｊ（図１０参照）に代えて、ＰＭＯＳトランジスタＰＭ４２及びＮＭＯＳトランジスタＮＭ４２を有する。ＰＭＯＳトランジスタＰＭ４２及びＮＭＯＳトランジスタＮＭ４２は、インバータ接続され、電源電位ＶＤＤＢ及びグランド電位ＧＮＤの間に電気的に挿入されている。ＰＭＯＳトランジスタＰＭ４２は、ノードＮ１３がゲートに接続され、電源電位ＶＤＤＢがソースに接続され、ノードＮ１２がドレインに接続されている。ＮＭＯＳトランジスタＮＭ４２は、ノードＮ１３がゲートに接続され、グランド電位ＧＮＤがソースに接続され、ノードＮ１２がドレインに接続されている。ノードＮ１３には、制御信号φＥＮ３が外部（ホスト又はコア）から供給されている。制御信号φＥＮ３は、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰである期間にＬレベルを維持しＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰである期間にＨレベルを維持するように外部で生成され制御回路４０ｋに供給され得る。
【００７７】
このような構成によっても、制御回路４０ｋは、ＶＤＤＢ−ＶＤＤＡ＜ＶｔｈＰであればＬレベル（プルアップＯＮ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力でき、ＶＤＤＢ−ＶＤＤＡ＞ＶｔｈＰであればＨレベル（プルアップＯＦＦ）を電圧信号ＶＮ１１としてノードＮ１１から継続的に出力できる。また、図９，１０に示した制御回路４０ｊよりも構成を簡略化した制御回路４０ｋを設けるので、制御回路４０ｋの回路面積を削減できる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１，１ｉ，１ｊ，１ｋ，１ｐ，１ｑ  レベルシフト回路、３０，３０ｉ  充電回路、３０ｊ  プルアップ回路、４０ｊ，４０ｋ  制御回路、ＰＧ  パルスジェネレータ、ＰＳＷ１，ＰＳＷ２  プルアップスイッチ、ＳＷ  スイッチ。
【図１】
2019050550.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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