(57)【要約】      （修正有）【課題】トランジスタおよび容量素子の占有面積の小さい半導体装置を提供する。【解決手段】半導体装置において、トランジスタ５１は、基板１００上の凸部を有する絶縁膜１０２と、絶縁膜１０２の凸部上の半導体１０６と、半導体１０６の上面および側面と接する領域を有する導電膜１１６ａおよび導電膜１１６ｂと、半導体１０６上、導電膜１１６ａ上および導電膜１１６ｂ上の絶縁膜１１２と、絶縁膜１１２の上面に接し、半導体１０６の上面および側面に面する導電膜１０４と、を有する。容量素子５０は、導電膜１１６ａと接する絶縁膜１１０の開口部と、開口部の底面および側面と接する領域を有する。導電膜１１６ａと接する領域を有する導電膜１０５と、導電膜１０５を介して開口部の底面および側面と面する領域を有する絶縁膜１１３と、絶縁膜１１３を介して導電膜１０５と面する導電膜１０８と、を有する。【選択図】図１
2019050400.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、
前記トランジスタと電気的に接続する容量素子と、
前記トランジスタと電気的に接続する配線と、
第１の絶縁膜と、
前記トランジスタ上及び前記容量素子上の第２の絶縁膜と、を有し、
前記トランジスタは、半導体層と、前記半導体層上に接するソース電極及びドレイン電極と、前記半導体層上のゲート絶縁膜を介して前記半導体層と重なるゲート電極と、を有し、
前記第１の絶縁膜は、前記ソース電極上、前記ドレイン電極上及び前記ゲート電極上と接し、
前記第１の絶縁膜の第１の開口内に、前記容量素子は設けられ、
前記容量素子は、第１の導電膜と、前記第１の導電膜上の第２の導電膜と、前記第１の導電膜と前記第２の導電膜に挟まれた第３の絶縁膜を有し、
前記第２の絶縁膜は、前記第２の導電膜の上面及び側面並びに前記第３の絶縁膜の側面と接し、
前記配線は、前記第１の絶縁膜の第２の開口内に設けられる半導体装置。
【請求項２】
請求項１において、
前記半導体層は、酸化物半導体を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本
発明の一態様は、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プ
ロセッサに関する。または、半導体膜、半導体装置、表示装置、発光装置、照明装置、蓄
電装置、記憶装置、プロセッサの製造方法に関する。または、半導体装置、表示装置、発
光装置、照明装置、蓄電装置、記憶装置、プロセッサの駆動方法に関する。特に、本発明
の一態様は、酸化物半導体を含む半導体装置、表示装置、または発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
【背景技術】
【０００３】
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用
する場合、大面積基板への形成技術が確立されている非晶質シリコンを用いると好適であ
る。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する
場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると
好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光
処理を行うことで形成する方法が知られる。
【０００４】
近年は、酸化物半導体が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有
する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成
するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体を用い
たトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の
表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を
改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００６】
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク特性
を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
【０００７】
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果
移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−２５７１８７号公報
【特許文献３】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタおよび容量素子を有する半導体装置を提供することを課題の一とする。また
は、容量素子の占有面積の小さい半導体装置を提供することを課題の一とする。または、
トランジスタの占有面積の小さい半導体装置を提供することを課題の一とする。または、
集積度の高い半導体装置を提供することを課題の一とする。
【００１０】
または、占有面積の小さい記憶素子を提供することを課題の一とする。または、集積度の
高い記憶装置を提供することを課題の一とする。または、該記憶素子または該記憶装置を
有するプロセッサを提供することを課題の一とする。
【００１１】
または、高い電界効果移動度を有するトランジスタを提供することを課題の一とする。ま
たは、電気特性の安定したトランジスタを提供することを課題の一とする。または、オフ
時（非導通時）の電流の小さいトランジスタを提供することを課題の一とする。または、
当該トランジスタを有する半導体装置を提供することを課題の一とする。または、新規な
半導体装置を提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、半導体と、半導体の上面および側面と接する領域を有する第１の導電
膜および第２の導電膜と、半導体の上面および側面と接する領域を有する第１の絶縁膜と
、第１の絶縁膜を介して半導体の上面および側面と面する領域を有する第３の導電膜と、
第１の導電膜と接し、第１の導電膜に達する開口部を有する第２の絶縁膜と、開口部の底
面および側面と接する領域を有する第４の導電膜と、第４の導電膜を介して、開口部の底
面および側面と面する領域を有する第３の絶縁膜と、第３の絶縁膜を介して、第４の導電
膜と面する領域を有する第５の導電膜と、を有する半導体装置である。
【００１４】
または、本発明の一態様は、半導体基板と、半導体基板を用いた第１のトランジスタと、
第１のトランジスタと少なくとも一部が重なる領域を有する第２のトランジスタと、容量
素子と、を有し、第２のトランジスタは、半導体と、半導体の上面および側面と接する領
域を有する第１の導電膜および第２の導電膜と、半導体の上面および側面と接する領域を
有する第１の絶縁膜と、第１の絶縁膜を介して半導体の上面および側面と面する領域を有
する第３の導電膜と、を有し、容量素子は、第１の導電膜と接し、第１の導電膜に達する
開口部を有する第２の絶縁膜と、開口部の底面および側面と接する領域を有する第４の導
電膜と、第４の導電膜を介して、開口部の底面および側面と面する領域を有する第３の絶
縁膜と、第３の絶縁膜を介して、第４の導電膜と面する領域を有する第５の導電膜と、を
有する半導体装置である。
【００１５】
または、本発明の一態様は、第１のトランジスタ、第２のトランジスタおよび容量素子を
有し、第１のトランジスタは、第２のトランジスタと電気的に接続され、第２のトランジ
スタは、半導体と、半導体の上面および側面と接する領域を有する第１の導電膜および第
２の導電膜と、半導体の上面および側面と接する領域を有する第１の絶縁膜と、第１の絶
縁膜を介して半導体の上面および側面と面する領域を有する第３の導電膜と、を有し、容
量素子は、第１の導電膜と接し、第１の導電膜に達する開口部を有する第２の絶縁膜と、
開口部の底面および側面と接する領域を有する第４の導電膜と、第４の導電膜を介して、
開口部の底面および側面と面する領域を有する第３の絶縁膜と、第３の絶縁膜を介して、
第４の導電膜と面する領域を有する第５の導電膜と、を有する半導体装置である。
【００１６】
または、本発明の一態様は、半導体と、半導体の上面および側面と接する領域を有する第
１の導電膜および第２の導電膜と、半導体の上面および側面と接する領域を有する第１の
絶縁膜と、第１の絶縁膜を介して半導体の上面および側面と面する領域を有する第３の導
電膜と、第１の導電膜と接する第２の絶縁膜と、第２の絶縁膜上の第４の導電膜と、第２
の絶縁膜上の第３の絶縁膜と、第３の絶縁膜上にあり、第４の導電膜を介して第１の導電
膜と電気的に接続する第５の導電膜と、第５の導電膜と接する第４の絶縁膜と、第４の絶
縁膜を介して第５の導電膜と面する第６の導電膜と、を有する半導体装置である。
【００１７】
または、本発明の一態様は、半導体基板と、半導体基板を用いた第１のトランジスタと、
第１のトランジスタと少なくとも一部が重なる領域を有する第２のトランジスタと、第１
のトランジスタまたは第２のトランジスタと少なくとも一部が重なる領域を有する容量素
子と、を有し、第２のトランジスタは、半導体と、半導体の上面および側面と接する領域
を有する第１の導電膜および第２の導電膜と、半導体の上面および側面と接する領域を有
する第１の絶縁膜と、第１の絶縁膜を介して半導体の上面および側面と面する領域を有す
る第３の導電膜と、を有し、容量素子は、第１の導電膜と接し、第１の導電膜に達する開
口部を有する第２の絶縁膜と、開口部の底面および側面と接する領域を有する第４の導電
膜と、第４の導電膜を介して、開口部の底面および側面と面する領域を有する第３の絶縁
膜と、第３の絶縁膜を介して、第４の導電膜と面する領域を有する第５の導電膜と、を有
する半導体装置である。
【００１８】
または、本発明の一態様は、第１のトランジスタ、第２のトランジスタおよび容量素子を
有し、第１のトランジスタは、第２のトランジスタと電気的に接続され、第２のトランジ
スタは、半導体と、半導体の上面および側面と接する領域を有する第１の導電膜および第
２の導電膜と、半導体の上面および側面と接する領域を有する第１の絶縁膜と、第１の絶
縁膜を介して半導体の上面および側面と面する領域を有する第３の導電膜と、を有し、容
量素子は、第１の導電膜と接し、第１の導電膜に達する開口部を有する第２の絶縁膜と、
開口部の底面および側面と接する領域を有する第４の導電膜と、第４の導電膜を介して、
開口部の底面および側面と面する領域を有する第３の絶縁膜と、第３の絶縁膜を介して、
第４の導電膜と面する領域を有する第５の導電膜と、を有する半導体装置である。
【００１９】
または、本発明の一態様は、半導体は、第１の酸化物半導体層と、第１の酸化物半導体層
よりも電子親和力の大きい第２の酸化物半導体層と、を有する多層膜である上述の半導体
装置である。
【００２０】
または、本発明の一態様は、半導体および第１の絶縁膜の間に、第２の酸化物半導体層よ
りも電子親和力の小さい第３の酸化物半導体層を有する上述の半導体装置である。
【発明の効果】
【００２１】
トランジスタおよび容量素子を有する半導体装置を提供することができる。または、容量
素子の占有面積の小さい半導体装置を提供することができる。または、トランジスタの占
有面積の小さい半導体装置を提供することができる。または、集積度の高い半導体装置を
提供することができる。
【００２２】
または、占有面積の小さい記憶素子を提供することができる。または、集積度の高い記憶
装置を提供することができる。または、該記憶素子または該記憶装置を有するプロセッサ
を提供することができる。
【００２３】
または、高い電界効果移動度を有するトランジスタを提供することができる。または、電
気特性の安定したトランジスタを提供することができる。または、オフ時の電流の小さい
トランジスタを提供することができる。または、当該トランジスタを有する半導体装置を
提供することができる。または、新規な半導体装置を提供することができる。なお、これ
らの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、こ
れらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求
項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載か
ら、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様に係る半導体装置の一例を示す回路図および断面図。
【図２】本発明の一態様に係る半導体装置の一例を示す断面図。
【図３】本発明の一態様に係る半導体装置の一例を示す断面図。
【図４】本発明の一態様に係る半導体装置の一例を示す断面図。
【図５】本発明の一態様に係る半導体装置の一例を示す断面図。
【図６】本発明の一態様に係る半導体装置の一例を示す回路図および断面図。
【図７】本発明の一態様に係る半導体装置の一例を示す断面図。
【図８】本発明の一態様に係る半導体装置の一例を示す断面図。
【図９】本発明の一態様に係る半導体装置の一例を示す断面図。
【図１０】本発明の一態様に係る半導体装置の一例を示す断面図。
【図１１】本発明の一態様に係る半導体装置の一例を示す回路図。
【図１２】本発明の一態様に係るＣＰＵを示すブロック図。
【図１３】本発明の一態様に係る記憶素子の回路図。
【図１４】本発明の一態様に係るＲＦタグのブロック図。
【図１５】本発明の一態様に係るＲＦタグの使用例を示す図。
【図１６】実施の形態に係る、表示装置の上面図および回路図。
【図１７】表示モジュールを説明する図。
【図１８】本発明の一態様に係る電子機器を示す図。
【図１９】酸化物半導体のナノビーム電子回折パターンを示す図。
【図２０】透過電子回折測定装置の一例を示す図。
【図２１】透過電子回折測定による構造解析の一例を示す図。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
【００２６】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
【００２７】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００２８】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２９】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
【００３０】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
【００３１】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が
低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体
である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元
素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水
素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素な
どがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成
する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物
としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族
元素などがある。
【００３２】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【００３３】
＜半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様に係る半導体装置の回路図の一例である。
【００３４】
図１（Ａ）に示す半導体装置は、容量素子５０と、トランジスタ５１と、配線ＢＬと、配
線ＷＬと、配線ＣＬと、を有する。
【００３５】
トランジスタ５１は、ソース、ドレインの一方が配線ＢＬと電気的に接続し、ソース、ド
レインの他方が容量素子５０の一方の電極と電気的に接続し、ゲートが配線ＷＬに電気的
に接続する。また、容量素子５０の他方の電極は、配線ＣＬと電気的に接続する。なお、
トランジスタ５１のソース、ドレインの他方と、容量素子５０の一方の電極の間のノード
をノードＦＮと呼ぶ。
【００３６】
したがって、図１（Ａ）に示す半導体装置は、トランジスタ５１が導通状態（オン）のと
きに配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ５１が非
導通状態（オフ）のときにノードＦＮの電位を保持する機能を有する。即ち、図１（Ａ）
に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノードＦＮと
電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子
などの表示素子を有する場合、図１（Ａ）の半導体装置は表示装置の画素として機能させ
ることもできる。
【００３７】
トランジスタ５１の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御
することができる。トランジスタ５１として、オフ電流の小さいトランジスタを用いるこ
とによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができ
る。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力
の小さい半導体装置を実現することができる。なお、オフ電流の低いトランジスタの一例
として、酸化物半導体を用いたトランジスタが挙げられる。
【００３８】
なお、配線ＣＬには接地電位などの定電位が与えられる。
【００３９】
図１（Ａ）に示す半導体装置を、マトリクス状に配置することで、記憶装置（メモリセル
アレイ）や表示装置（画素アレイ）を構成することができる。
【００４０】
図１（Ａ）に示す半導体装置に対応する断面図の一例を図１（Ｂ）に示す。
【００４１】
図１（Ｂ）に示す半導体装置は、基板１００上にトランジスタ５１および容量素子５０を
有する。なお、一点鎖線の左側にはトランジスタ５１におけるチャネル長方向（長手方向
または長辺方向ともいう。）の断面図を示し、一点鎖線の右側にはトランジスタ５１にお
けるチャネル幅方向（短手方向または短辺方向ともいう。）の断面図を示す。
【００４２】
図１（Ｂ）に示すトランジスタ５１は、基板１００上の凸部を有する絶縁膜１０２と、絶
縁膜１０２の凸部上の半導体１０６と、半導体１０６の上面および側面と接する領域を有
する導電膜１１６ａおよび導電膜１１６ｂと、半導体１０６上、導電膜１１６ａ上および
導電膜１１６ｂ上の絶縁膜１１２と、絶縁膜１１２の上面に接し、半導体１０６の上面お
よび側面に面する導電膜１０４と、を有する。なお、絶縁膜１０２が凸部を有さなくても
構わない。なお、導電膜１０４は、トランジスタ５１のゲート電極として機能する。また
、絶縁膜１１２は、トランジスタ５１のゲート絶縁膜として機能する。また、導電膜１１
６ａおよび導電膜１１６ｂは、トランジスタ５１のソース電極およびドレイン電極として
機能する。
【００４３】
トランジスタ５１において、チャネル幅方向の断面図における半導体１０６の高さ（厚さ
）が、半導体１０６の横幅（幅）の０．８倍以上、好ましくは１倍以上、さらに好ましく
は１．２倍以上、より好ましくは１．５倍以上とする。半導体１０６の高さを上記範囲と
することによって、トランジスタ５１の導通時に、半導体１０６の上面よりも側面を流れ
るドレイン電流の割合を増大させることができる。したがって、トランジスタ５１は、占
有面積に対して大きいオン電流を有するトランジスタである。即ち、求められるオン電流
に対して、トランジスタ５１の占有面積を小さくすることができる。なお、トランジスタ
５１において、チャネル幅方向の断面図における半導体１０６の横幅は、好ましくは４０
ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【００４４】
また、トランジスタ５１は、絶縁膜１０２が凸部を有することによって、導電膜１０４の
電界によって、半導体１０６を電気的に取り囲むことができる構造である（導電膜の電界
によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃ
ｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６の全体（
バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジス
タのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。
また、導電膜１０４の電界によって、半導体１０６のチャネル形成領域の全領域を空乏化
することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流
をさらに小さくすることができる。
【００４５】
なお、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全
部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なく
とも一部（または全部）に設けられている。
【００４６】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および、下面の少
なくとも一部（または全部）と、接している。または、導電膜１１６ａ（または／および
導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少
なくとも一部（または全部）と、接している。
【００４７】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および、下面の少
なくとも一部（または全部）と、電気的に接続されている。または、導電膜１１６ａ（ま
たは／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６など
の半導体の少なくとも一部（または全部）と、電気的に接続されている。
【００４８】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）に、近接して配置されている。または、導電膜１１６ａ（また
は／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの
半導体の少なくとも一部（または全部）に、近接して配置されている。
【００４９】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の横側に配置されている。または、導電膜１１６ａ（または／
および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導
体の少なくとも一部（または全部）の横側に配置されている。
【００５０】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の斜め上側に配置されている。または、導電膜１１６ａ（また
は／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの
半導体の少なくとも一部（または全部）の斜め上側に配置されている。
【００５１】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または
全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の上側に配置されている。または、導電膜１１６ａ（または／
および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導
体の少なくとも一部（または全部）の上側に配置されている。
【００５２】
図１（Ｂ）に示す容量素子５０は、導電膜１１６ａと接する絶縁膜１１０の開口部と、開
口部の底面および側面と接する領域を有し、導電膜１１６ａと接する領域を有する導電膜
１０５と、導電膜１０５を介して開口部の底面および側面と面する領域を有する絶縁膜１
１３と、絶縁膜１１３を介して導電膜１０５と面する導電膜１０８と、を有する。なお、
導電膜１０５は、容量素子５０の一方の電極として機能する。また、導電膜１０８は、容
量素子５０の他方の電極として機能する。
【００５３】
容量素子５０は、絶縁膜１１０の開口部に作製される。したがって、平坦な領域のみに作
製された容量素子と比べて、占有面積あたりの容量を大きくすることができる。即ち、求
められる容量に対して、容量素子５０の占有面積を小さくすることができる。容量増大の
観点から、絶縁膜１１０が厚いこと（開口部の深さが深いこと）が好ましい。なお、導電
膜１０５および絶縁膜１１３を併せた厚さは、開口部の深さおよび幅よりも薄くする。
【００５４】
また、トランジスタ５１および容量素子５０を有する半導体装置は、占有面積が小さいた
め、集積度の高い半導体装置を実現することができる。
【００５５】
なお、導電膜１１６ｂは配線ＢＬと電気的に接続する。また、導電膜１０８は配線ＣＬと
電気的に接続する。また、導電膜１０４は配線ＷＬと電気的に接続する。
【００５６】
以下では、トランジスタ５１および容量素子５０の構成物について、詳細に説明する。
【００５７】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを用い
てもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、
シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓ
ｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が配
置されたものを用いてもよい。
【００５８】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００５９】
絶縁膜１０２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００６０】
絶縁膜１０２は、基板１００からの不純物の拡散を防止する役割を有する。ここで、半導
体１０６が酸化物半導体である場合、絶縁膜１０２は、半導体１０６に酸素を供給する役
割を担うことができる。したがって、絶縁膜１０２は酸素を含む絶縁膜であることが好ま
しい。例えば、化学量論的組成よりも多い酸素を含む絶縁膜であることがより好ましい。
【００６１】
絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐ
ｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  
Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓ
ｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成すればよい。
【００６２】
なお、絶縁膜１０２を積層膜で構成する場合には、それぞれの膜を、上記のような形成方
法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＣＶＤ法で形成し、２
層目をＡＬＤ法で形成してもよい。または、１層目をスパッタリング法で形成し、２層目
をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによ
って、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層
することによって、積層膜全体として、より適切な膜を構成することができる。
【００６３】
つまり、ｎ層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、スパッタリング法、
ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成
する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が同じでも異なっていてもよ
い（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。
または、すべての膜において、形成方法が同じでもよい。
【００６４】
または、基板１００としてシリコン基板を用いた場合、絶縁膜１０２となる絶縁膜は、熱
酸化法によって形成してもよい。
【００６５】
次に、絶縁膜１０２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。
ＣＭＰ処理を行うことで、絶縁膜１０２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下
、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下
のＲａとすることで、半導体１０６の結晶性が向上する場合がある。Ｒａは原子間力顕微
鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００６６】
半導体１０６としては、シリコン膜、ゲルマニウム膜などの第１４族半導体膜、炭化シリ
コン膜、ケイ化ゲルマニウム膜、ヒ化ガリウム膜、リン化インジウム膜、セレン化亜鉛膜
、硫化カドミウム膜、酸化物半導体膜などの化合物半導体膜、および有機半導体膜などを
用いればよい。半導体１０６は、単層、または積層で用いればよい。
【００６７】
なお、半導体１０６としては、酸化物半導体を用いるとトランジスタ５１のオフ電流を小
さくすることができるため好ましい。酸化物半導体の具体例については後述する。
【００６８】
半導体１０６の形成方法としては、例えば、ＣＶＤ法を用いればよい。ＣＶＤ法を用いる
ことで、組成を連続的に変化した半導体１０６となる半導体を形成することができる。
【００６９】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅ
ｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶ
Ｄ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔ
ａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ
）法に分けることができる。
【００７０】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。ＴＣＶＤ法は、プラズマを用いな
いため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
【００７１】
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例
えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜
を形成することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、形成しな
がら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を形成する
ことができる。原料ガスの流量比を変化させながら形成する場合、複数の形成室を用いて
形成する場合と比べて、搬送や圧力調整に掛かる時間の分、形成に掛かる時間を短くする
ことができる。したがって、トランジスタの生産性を高めることができる。ＭＯＣＶＤ法
を用いることが可能な形成装置の具体例については後述する。
【００７２】
または、例えば、スパッタリング法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法を用いて組成が連続
的に変化した膜を形成してもよい。
【００７３】
絶縁膜１０２は、半導体１０６と接する。したがって半導体１０６となる半導体の形成時
に、絶縁膜１０２へダメージを与えない形成方法を用いると好ましい。即ち、該半導体の
形成には、例えば、ＭＯＣＶＤ法などを用いると好ましい。
【００７４】
なお、半導体１０６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、
ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例
えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。ま
たは、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目
をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成して
もよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異な
る機能や性質を持たせることができる。そして、それらの膜を積層することによって、積
層膜全体として、より適切な膜を構成することができる。
【００７５】
つまり、半導体１０６を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成する場合、ｎ層目の膜と、ｎ＋１層目の膜と
で、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜
とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい
。
【００７６】
なお、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶縁膜
１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用
いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせ
ずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例え
ば、半導体１０６と接する絶縁膜１０２と、絶縁膜１０２と接する半導体１０６とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。このように、半導体１０６と絶縁膜１０２の場
合だけでなく、近接して配置されている別々の膜において、同じ形成方法を用いてもよい
。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００７７】
導電膜１１６ａおよび導電膜１１６ｂとしては、例えば、アルミニウム、チタン、クロム
、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀
、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いれば
よい。
【００７８】
導電膜１１６ａおよび導電膜１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよい。
【００７９】
導電膜１１６ａおよび導電膜１１６ｂは、導電膜１１６ａおよび導電膜１１６ｂとなる導
電膜を形成した後で、該導電膜の一部をエッチングすることで形成される。したがって、
該導電膜の形成時に、半導体１０６へダメージを与えない形成方法を用いると好ましい。
即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
【００８０】
なお、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、それぞれの膜
を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法
、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい
。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい
。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または
、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成
してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に
異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって
、積層膜全体として、より適切な膜を構成することができる。
【００８１】
つまり、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、例えば、ｎ
層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、
ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目
の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、
ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜
とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方
法が同じでもよい。
【００８２】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の
積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の
少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を
用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純
物の混入を防ぐことができる。または、例えば、半導体１０６と接する導電膜１１６ａ（
導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する半導体１０６とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。このように、半導体１０６と導電膜１１６ａ（
導電膜１１６ｂ）の場合だけでなく、近接して配置されている別々の膜において、同じ形
成方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これら
に限定されない。
【００８３】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の
積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の
少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一
つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。
これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐ
ことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定さ
れない。
【００８４】
絶縁膜１１２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００８５】
なお、絶縁膜１１２を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【００８６】
つまり、絶縁膜１１２を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００８７】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜
１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の
少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を
用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純
物の混入を防ぐことができる。または、例えば、絶縁膜１１２と接する導電膜１１６ａ（
導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する絶縁膜１１２とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。
【００８８】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜
１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の
少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一
つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、
同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、
大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる
。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８９】
導電膜１０４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタング
ステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００９０】
導電膜１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて形成すればよい。
【００９１】
絶縁膜１１２は、トランジスタのゲート絶縁膜として機能する。したがって導電膜１０４
は、導電膜１０４となる導電膜の形成時に、絶縁膜１１２へダメージを与えない形成方法
を用いると好ましい。即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
【００９２】
なお、導電膜１０４を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【００９３】
つまり、導電膜１０４を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００９４】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜
１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用
いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせ
ずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例え
ば、絶縁膜１１２と接する導電膜１０４と、導電膜１０４と接する絶縁膜１１２とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。
【００９５】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜
１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導
電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一
つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶
縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法
を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさ
せずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本
発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００９６】
絶縁膜１１０としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。または、ポリ
イミド、アクリル、シリコーンなどの樹脂を用いてもよい。
【００９７】
なお、絶縁膜１１０を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【００９８】
つまり、絶縁膜１１０を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００９９】
導電膜１０５としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタング
ステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【０１００】
導電膜１０５となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて形成すればよい。
【０１０１】
なお、導電膜１０５を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【０１０２】
つまり、導電膜１０５を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【０１０３】
絶縁膜１１３としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。または、ポリ
イミド、アクリル、シリコーンなどの樹脂を用いてもよい。
【０１０４】
なお、絶縁膜１１３を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【０１０５】
つまり、絶縁膜１１３を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【０１０６】
導電膜１０８としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタング
ステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【０１０７】
導電膜１０８となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて形成すればよい。
【０１０８】
なお、導電膜１０８を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶ
Ｄ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法な
どのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯ
ＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形
成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し
、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように
、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持た
せることができる。そして、それらの膜を積層することによって、積層膜全体として、よ
り適切な膜を構成することができる。
【０１０９】
つまり、導電膜１０８を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（
ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、Ａ
ＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥ
ＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形
成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、
形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【０１１０】
なお、図１（Ｂ）などにおいて、トランジスタ５１のゲート電極として動作させることが
できる機能を有する導電膜１０４は、チャネル形成領域の上側に配置されていたが、本発
明の一態様は、これに限定されない。チャネル形成領域の下側にも、導電膜が配置されて
もよい。図１（Ｂ）において、導電膜１０７が絶縁膜１０２の下に設けられている場合の
例を、図２（Ａ）に示す。同様に、導電膜１０７が絶縁膜１０２の下に設けられている場
合の例を、図３（Ａ）に示す。なお、導電膜１０７と同時に形成する導電膜１０９を設け
てもよい（図２（Ｂ）および図３（Ｂ）参照。）。導電膜１０９は、導電膜１１６ａと重
なる領域を有している。そのため、その領域を用いて容量素子を構成することが出来る。
なお、導電膜１０９は、導電膜１０５と接続されてもよい。これにより、導電膜１１６ａ
の上下で容量素子が形成されることとなる。
【０１１１】
なお、導電膜１０７は、導電膜１０４と同じ信号や同じ電位が供給されてもよいし、異な
る信号や異なる電位が供給されていてもよい。同じ信号や同じ電位が供給される場合には
、図２（Ａ）、図３（Ａ）などに示すように、開口部を介して、接続されていてもよい。
【０１１２】
なお、導電膜１０７や導電膜１０９は、導電膜１０４と同様の方法で形成してもよい。ま
た、導電膜１０７や導電膜１０９は、導電膜１０４と同様の導電膜を有していてもよい。
【０１１３】
＜酸化物半導体について＞
以下では、半導体１０６に適用可能な酸化物半導体について詳細に説明する。
【０１１４】
半導体１０６に適用可能な酸化物半導体は、インジウムを含む酸化物である。酸化物は、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物
半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、
イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ
素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モ
リブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどが
ある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元
素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物
のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜
鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
【０１１５】
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例
えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
【０１１６】
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネ
ルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上
３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１１７】
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジスタ
の電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密
度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×
１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３
未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃
度も低減することが好ましい。
【０１１８】
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。そのため、酸化物半導体と絶縁膜１０２との間におけるシリコン濃度を、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。ま
た、酸化物半導体と絶縁膜１１２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１
×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１１９】
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある
。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、
酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化
物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１２０】
また、酸化物半導体の水素濃度を低減するために、絶縁膜１０２の水素濃度を低減すると
好ましい。絶縁膜１０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ
３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体の窒素濃度を低減するために、絶縁膜１０２の窒素濃度を低減する
と好ましい。絶縁膜１０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／
ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下と
する。
【０１２１】
また、酸化物半導体の水素濃度を低減するために、絶縁膜１１２の水素濃度を低減すると
好ましい。絶縁膜１１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ
３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体の窒素濃度を低減するために、絶縁膜１１２の窒素濃度を低減する
と好ましい。絶縁膜１１２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／
ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下と
する。
【０１２２】
以下では、酸化物半導体の構造について説明する。
【０１２３】
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌ
ｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体などをいう。
【０１２４】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１２５】
ＣＡＡＣ−ＯＳは、複数の結晶部を有する酸化物半導体の一つであり、ほとんどの結晶部
は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−Ｏ
Ｓに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に
収まる大きさの場合も含まれる。
【０１２６】
ＣＡＡＣ−ＯＳを透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒ
ｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶
粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２７】
ＣＡＡＣ−ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）
すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の
各層は、ＣＡＡＣ−ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
【０１２８】
一方、ＣＡＡＣ−ＯＳを、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ
観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していること
を確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない
。
【０１２９】
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測
される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線
を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（
図１９（Ａ）参照。）。
【０１３０】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳの結晶部は配向性を有してい
ることがわかる。
【０１３１】
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置
を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れ
る場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されること
から、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直
な方向を向いていることが確認できる。
【０１３２】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０１３３】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として
試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属
されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近
傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３４】
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規
則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な
方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３５】
なお、結晶部は、ＣＡＡＣ−ＯＳを形成した際、または加熱処理などの結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上
面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳの形状
をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面また
は上面の法線ベクトルと平行にならないこともある。
【０１３６】
また、ＣＡＡＣ−ＯＳ中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結
晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の
領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−Ｏ
Ｓに不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶
化度の異なる領域が形成されることもある。
【０１３７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法に
よる解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる
場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有
さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３８】
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
【０１３９】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
【０１４０】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
【０１４１】
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
【０１４２】
次に、微結晶酸化物半導体について説明する。
【０１４３】
微結晶酸化物半導体は、ＴＥＭによる観察像では、明確に結晶部を確認することができな
い場合がある。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、ま
たは１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下
、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ
）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観
察像では、結晶粒界を明確に確認できない場合がある。
【０１４４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがっ
て、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合があ
る。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用い
て構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピーク
が検出されない。また、ｎｃ−ＯＳは、結晶部よりも大きいプローブ径（例えば５０ｎｍ
以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパタ
ーンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近
いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポッ
トが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように
（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビ
ーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図
１９（Ｂ）参照。）。
【０１４５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡ
Ｃ−ＯＳと比べて欠陥準位密度が高くなる。
【０１４６】
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−
ＯＳのうち、二種以上を有してもよい。
【０１４７】
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が
可能となる場合がある。
【０１４８】
図２０（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の
試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室
２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子
回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィル
ム室２２を有さなくても構わない。
【０１４９】
また、図２０（Ｂ）に、図２０（Ａ）で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が
、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過し
た電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光
板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターン
を測定することができる。
【０１５０】
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影
することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線
と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７
５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影
される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかって
いれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメ
ラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィル
ム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３
２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１５１】
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダ
は、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質
２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は
、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ
以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる
精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すれば
よい。
【０１５２】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
【０１５３】
例えば、図２０（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置を
変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することがで
きる。このとき、物質２８がＣＡＡＣ−ＯＳであれば、図１９（Ａ）に示したような回折
パターンが観測される。または、物質２８がｎｃ−ＯＳであれば、図１９（Ｂ）に示した
ような回折パターンが観測される。
【０１５４】
ところで、物質２８がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様
の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の
範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率とも
いう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡ
ＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好
ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳと異なる回折パターンが観測される領
域を非ＣＡＡＣ化率と表記する。
【０１５５】
一例として、形成直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃
加熱処理後のＣＡＡＣ−ＯＳを有する各試料の上面に対し、スキャンしながら透過電子回
折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パ
ターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、Ｃ
ＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線
を用いた。
【０１５６】
各試料におけるＣＡＡＣ化率を図２１に示す。形成直後および３５０℃加熱処理後と比べ
て、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温
度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡ
ＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほ
とんどはｎｃ−ＯＳと同様の回折パターンであった。したがって、加熱処理によって、ｎ
ｃ−ＯＳと同様の構造を有する領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化し
ていることが示唆される。
【０１５７】
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能とな
る場合がある。
【０１５８】
酸化物半導体は、酸化物半導体の積層膜であってもよい。例えば、酸化物半導体は、２層
構造、３層構造であってもよい。
【０１５９】
例えば、酸化物半導体が３層構造の場合について、図１（Ｃ）を用いて説明する。
【０１６０】
酸化物半導体層１０６ｂ（中層）は、上述の酸化物半導体についての記載を参照する。酸
化物半導体層１０６ａ（下層）および酸化物半導体層１０６ｃ（上層）は、酸化物半導体
層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半
導体である。酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以
上から酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃが構成されるため、酸化物
半導体層１０６ａと酸化物半導体層１０６ｂとの界面、および酸化物半導体層１０６ｂと
酸化物半導体層１０６ｃとの界面において、界面準位が形成されにくい。
【０１６１】
なお、酸化物半導体層１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１０
０ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔ
ｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％以上とする。また、酸化物半導体層１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎお
よびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以
上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍ
が６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層１０６ｃがＩｎ−Ｍ−Ｚｎ酸化
物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０
ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏ
ｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層１０６ｃは、
酸化物半導体層１０６ａと同種の酸化物を用いても構わない。
【０１６２】
ここで、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの間には、酸化物半導体層
１０６ａと酸化物半導体層１０６ｂとの混合領域を有する場合がある。また、酸化物半導
体層１０６ｂと酸化物半導体層１０６ｃとの間には、酸化物半導体層１０６ｂと酸化物半
導体層１０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる
。そのため、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１
０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続
接合ともいう。）バンド構造となる。
【０１６３】
酸化物半導体層１０６ｂは、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃより
も電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１０６ｂとして、酸化物
半導体層１０６ａおよび酸化物半導体層１０６ｃよりも電子親和力の０．０７ｅＶ以上１
．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅ
Ｖ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下
端のエネルギーとの差である。
【０１６４】
このとき、ゲート電極に電界を印加すると、酸化物半導体層１０６ａ、酸化物半導体層１
０６ｂ、酸化物半導体層１０６ｃのうち、電子親和力の大きい酸化物半導体層１０６ｂに
チャネルが形成される。
【０１６５】
また、トランジスタのオン電流を高くするためには、酸化物半導体層１０６ｃの厚さは小
さいほど好ましい。例えば、酸化物半導体層１０６ｃは、１０ｎｍ未満、好ましくは５ｎ
ｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層１０６ｃは、チャネ
ルの形成される酸化物半導体層１０６ｂへ、隣接する絶縁膜を構成する酸素以外の元素（
シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体
層１０６ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層１０６
ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とす
る。
【０１６６】
また、信頼性を高めるためには、酸化物半導体層１０６ａは厚く、酸化物半導体層１０６
ｃは薄いことが好ましい。具体的には、酸化物半導体層１０６ａの厚さは、２０ｎｍ以上
、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以
上とする。酸化物半導体層１０６ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、
さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、隣接する絶
縁膜と酸化物半導体層１０６ａとの界面からチャネルの形成される酸化物半導体層１０６
ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より
好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合
があるため、酸化物半導体層１０６ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ
以下、さらに好ましくは８０ｎｍ以下とする。
【０１６７】
例えば、酸化物半導体層１０６ｂと酸化物半導体層１０６ａとの間におけるシリコン濃度
を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする
。また、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの間におけるシリコン濃度
を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする
。
【０１６８】
また、酸化物半導体層１０６ｂの水素濃度を低減するために、酸化物半導体層１０６ａお
よび酸化物半導体層１０６ｃの水素濃度を低減すると好ましい。酸化物半導体層１０６ａ
および酸化物半導体層１０６ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ
／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１
０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下
とする。また、酸化物半導体層１０６ｂの窒素濃度を低減するために、酸化物半導体層１
０６ａおよび酸化物半導体層１０６ｃの窒素濃度を低減すると好ましい。酸化物半導体層
１０６ａおよび酸化物半導体層１０６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
【０１６９】
上述の３層構造は一例である。例えば、酸化物半導体層１０６ａまたは酸化物半導体層１
０６ｃのない２層構造としても構わない。
【０１７０】
なお、図４（Ａ）に示すように、半導体１０６および絶縁膜１１２の間に、酸化物半導体
層１１５を配置しても構わない。即ち、酸化物半導体層１１５は、半導体１０６のチャネ
ル幅方向における上面に接する領域および側面に接する領域を有する。酸化物半導体層１
１５が半導体１０６の側面と接する領域を有することによって、半導体１０６の側面を保
護することができる。この場合、酸化物半導体層１１５を有さない場合と比べて、半導体
１０６の側面における界面準位密度を低くすることができる。したがって、酸化物半導体
層１１５を有することで、トランジスタの電気特性の変動が抑制され、信頼性の高い半導
体装置を実現することができる。酸化物半導体層１１５については、酸化物半導体層１０
６ｃについての説明を参照する。
【０１７１】
＜半導体装置の構成例１の変形＞
図５は、図１（Ｂ）に示した半導体装置を変形した例である。
【０１７２】
具体的には、図５は、図１（Ｂ）に示した半導体装置と、容量素子５０の構造が異なる。
【０１７３】
図５に示す容量素子５０は、トランジスタ５１と重なって、導電膜１１６ａと電気的に接
続する導電膜１０５と、導電膜１０５と接する絶縁膜１１３と、絶縁膜１１３を介して導
電膜１０５と面する導電膜１０８と、を有する。なお、導電膜１０５は、容量素子５０の
一方の電極として機能する。また、導電膜１０８は、容量素子５０の他方の電極として機
能する。
【０１７４】
容量素子５０は、トランジスタ５１と重なって作製される。したがって、トランジスタ５
１と同一層に作製された容量素子を用いた場合と比べて、半導体装置の占有面積を増加さ
せずに容量を大きくすることができる。即ち、求められる容量に対して、容量素子５０の
占有面積を実質的に小さくすることができる。
【０１７５】
このように、トランジスタ５１および容量素子５０を有する半導体装置は、占有面積が小
さいため、集積度の高い半導体装置を実現することができる。
【０１７６】
なお、図４（Ｂ）に示すように、半導体１０６および絶縁膜１１２の間に、酸化物半導体
層１１５を配置しても構わない。
【０１７７】
＜半導体装置の構成例２＞
図６（Ａ）は、本発明の一態様に係る半導体装置の回路図の一例である。
【０１７８】
図６（Ａ）に示す半導体装置は、容量素子５０と、トランジスタ５１と、配線ＢＬと、配
線ＷＬと、配線ＣＬと、を有する点、また、これらの接続関係について、図１（Ａ）に示
した半導体装置と同様である。図６（Ａ）に示す半導体装置は、配線ＳＬと、トランジス
タ５２と、を有する点が図１（Ａ）に示した半導体装置と異なる。
【０１７９】
トランジスタ５２は、ソース、ドレインの一方が配線ＢＬと電気的に接続し、ソース、ド
レインの他方が配線ＳＬと電気的に接続し、ゲートがノードＦＮと電気的に接続する。
【０１８０】
したがって、図６（Ａ）に示す半導体装置は、トランジスタ５１が導通状態のときに配線
ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ５１が非導通状態
のときにノードＦＮの電位を保持する機能を有する。即ち、図６（Ａ）に示す半導体装置
は、記憶装置のメモリセルとしての機能を有する点が図１（Ａ）に示した半導体装置と同
様である。
【０１８１】
トランジスタ５１の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御
することができる。トランジスタ５１として、オフ電流の小さいトランジスタを用いるこ
とによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができ
る。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力
の小さい半導体装置を実現することができる。なお、オフ電流の低いトランジスタの一例
として、酸化物半導体を用いたトランジスタが挙げられる。
【０１８２】
なお、配線ＣＬには接地電位などの定電位が与えられる。このとき、ノードＦＮの電位に
よって、トランジスタ５２の見かけ上のしきい値電圧が変動する。見かけ上のしきい値電
圧の変動により、トランジスタ５２の導通状態、非導通状態が変化することで、データを
読み出すことができる。
【０１８３】
図６（Ａ）に示す半導体装置を、マトリクス状に配置することで、記憶装置（メモリセル
アレイ）を構成することができる。
【０１８４】
図６（Ａ）に示す半導体装置に対応する断面図の一例を図６（Ｂ）に示す。
【０１８５】
図６（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置と、トランジスタ５１およ
び容量素子５０を有する点で同様である。したがって、トランジスタ５１および容量素子
５０については、図１（Ｂ）における説明を参照する。
【０１８６】
図６（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置と、トランジスタ５２を有
する点で異なる。
【０１８７】
図６（Ｂ）において、トランジスタ５２は、半導体基板１５０を用いて作製される。トラ
ンジスタ５２は、半導体基板１５０の凸部と、凸部内の不純物領域１６６と、凸部の上面
および側面と接する領域を有する絶縁膜１６２と、絶縁膜１６２を介して凸部の上面およ
び側面と面する導電膜１６４と、導電膜１６４の側面に接する絶縁膜１６０と、を有する
。なお、導電膜１６４は、トランジスタ５２のゲート電極として機能する。また、不純物
領域１６６は、トランジスタ５２のソース領域およびドレイン領域として機能する。なお
、トランジスタ５２は、絶縁膜１６０を有さなくてもよい。トランジスタ５２は、半導体
基板１５０の凸部を利用していることから、ＦＩＮ（フィン）型トランジスタとも呼ばれ
る。なお、半導体基板１５０の凸部の上には、絶縁膜を有してもよい。該絶縁膜は、凸部
を形成するときに、マスクとして機能するものである。
【０１８８】
ここでは、半導体基板１５０が、凸部を有する例を示したが、本発明の一態様に係る半導
体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸型の半導体を形成し
ても構わない。
【０１８９】
トランジスタ５２は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路によって適
切なトランジスタを用いる。
【０１９０】
半導体基板１５０は、半導体１０６と異なるエネルギーギャップを持つ半導体を用いても
よい。例えば、半導体基板１５０を酸化物半導体以外の半導体とし、半導体１０６を酸化
物半導体としてもよい。半導体基板として単結晶シリコンを用いた場合は、高速動作をす
ることが可能なトランジスタ５２とすることができる。また、半導体１０６として酸化物
半導体を用いた場合は、オフ電流の低いトランジスタ５１とすることができる。
【０１９１】
図６（Ｂ）に示す半導体装置は、絶縁膜を介して、トランジスタ５２の上部にトランジス
タ５１を有する。また、トランジスタ５２とトランジスタ５１との間には、配線として機
能する複数の導電膜が配置されている。また各種絶縁膜に埋め込まれた複数の導電膜によ
り、上層と下層にそれぞれ配置された配線や電極が電気的に接続されている。
【０１９２】
このように、複数のトランジスタを積層した構造とすることにより、半導体装置の集積度
を高めることができる。
【０１９３】
＜半導体装置の構成例２の変形＞
図７は、図６（Ｂ）に示した半導体装置を変形した例である。
【０１９４】
具体的には、図７は、図６（Ｂ）に示した半導体装置と、容量素子５０の構造が異なる。
【０１９５】
図７に示す容量素子５０は、トランジスタ５１と重なって、導電膜１１６ａと電気的に接
続する導電膜１０５と、導電膜１０５と接する絶縁膜１１３と、絶縁膜１１３を介して導
電膜１０５と面する導電膜１０８と、を有する。なお、導電膜１０５は、容量素子５０の
一方の電極として機能する。また、導電膜１０８は、容量素子５０の他方の電極として機
能する。
【０１９６】
容量素子５０は、トランジスタ５１と重なって作製される。したがって、トランジスタ５
１と同一層に作製された容量素子を用いた場合と比べて、半導体装置の占有面積を増加さ
せずに容量を大きくすることができる。即ち、求められる容量に対して、容量素子５０の
占有面積を実質的に小さくすることができる。
【０１９７】
このように、トランジスタ５１および容量素子５０を有する半導体装置は、占有面積が小
さいため、集積度の高い半導体装置を実現することができる。
【０１９８】
また、半導体基板１５０に単結晶シリコンを用いた場合、半導体基板１５０の近傍の絶縁
膜の水素濃度が高いことが好ましい。該水素により、シリコンのダングリングボンドを終
端させることで、トランジスタ５２の信頼性を向上させることができる。一方、トランジ
スタ５１に用いる半導体１０６に酸化物半導体を用いた場合、トランジスタ５１の半導体
１０６の近傍の絶縁膜の水素濃度が低いことが好ましい。該水素は、酸化物半導体中にキ
ャリアを生成する要因の一つとなるため、トランジスタ５１の信頼性を低下させる要因と
なる場合がある。したがって、単結晶シリコンを用いたトランジスタ５２、および酸化物
半導体を用いたトランジスタ５１を積層する場合、これらの間に水素をブロックする機能
を有する絶縁膜１０３を配置することは両トランジスタの信頼性を高めるために有効であ
る（図８（Ａ）および図８（Ｂ）参照。）。
【０１９９】
絶縁膜１０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁膜を、単層で、
または積層で用いればよい。
【０２００】
また、酸化物半導体を用いたトランジスタ５１を覆うように、トランジスタ５１上に水素
をブロックする機能を有する絶縁膜１１８を形成することが好ましい（図８（Ａ）および
図８（Ｂ）参照。）。絶縁膜１１８としては、絶縁膜１０３と同様の絶縁膜を用いること
ができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素
、水分などの不純物および酸素の双方に対して膜を透過させない遮断効果が高い。したが
って、トランジスタ５１を覆う絶縁膜１１８として酸化アルミニウム膜を用いることで、
トランジスタ５１に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物
半導体への水および水素の混入を防止することができる。
【０２０１】
なお、トランジスタ５２は、ＦＩＮ型のトランジスタだけでなく、様々なタイプのトラン
ジスタとすることができる。例えば、プレーナ型のトランジスタなどとすることができる
（図９（Ａ）および図９（Ｂ）参照。）。
【０２０２】
トランジスタ５２をトランジスタ５１と同一表面上に作製しても構わない（図１０参照。
）このとき、トランジスタ５２の半導体は、トランジスタ５１の半導体１０６と同一工程
を経て形成することができる。また、トランジスタ５２のそのほかの構成物についても、
トランジスタ５１と同一工程を経て形成することができる。この場合、トランジスタ５１
およびトランジスタ５２を、同一工程を経て作製することができる。即ち、トランジスタ
５１およびトランジスタ５２を異なる工程を経て作製した場合と比べて、半導体装置の作
製工程数を少なくすることができ、半導体装置の生産性を高めることができる。
【０２０３】
＜半導体装置の構成例３＞
図１１は、本発明の一態様に係る半導体装置の回路図の一例である。
【０２０４】
図１１に示す半導体装置は、容量素子６０ａと、容量素子６０ｂと、トランジスタ６１ａ
と、トランジスタ６１ｂと、トランジスタ６２ａと、トランジスタ６２ｂと、インバータ
６３ａと、インバータ６３ｂと、配線ＢＬと、配線ＢＬＢと、配線ＷＬと、配線ＣＬと、
配線ＧＬと、を有する。
【０２０５】
図１１に示す半導体装置は、インバータ６３ａおよびインバータ６３ｂがリング接続する
ことでフリップフロップが構成されるメモリセルである。インバータ６３ｂの出力信号が
出力されるノードをノードＶＮ１とし、インバータ６３ａの出力信号が出力されるノード
をノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで、記憶装置
（メモリセルアレイ）を構成することができる。
【０２０６】
トランジスタ６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース、ド
レインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続する。
トランジスタ６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース
、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接続する
。
【０２０７】
トランジスタ６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソース
、ドレインの他方は容量素子６０ａの一方の電極と電気的に接続し、ゲートは配線ＧＬと
電気的に接続する。ここで、トランジスタ６１ａのソース、ドレインの他方と、容量素子
６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ６１ｂのソ
ース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は容量
素子６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここ
で、トランジスタ６１ｂのソース、ドレインの他方と、容量素子６０ｂの一方の電極と、
の間のノードをノードＮＶＮ２とする。
【０２０８】
容量素子６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６０ｂの他方の電
極は配線ＣＬと電気的に接続する。
【０２０９】
トランジスタ６２ａおよびトランジスタ６２ｂの導通状態、非導通状態の選択は、配線Ｗ
Ｌに与える電位によって制御することができる。トランジスタ６１ａおよびトランジスタ
６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御することが
できる。
【０２１０】
図１１に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
【０２１１】
書き込み時は、まず配線ＢＬおよび配線ＢＬＢにデータ０またはデータ１に対応する電位
を印加する。
【０２１２】
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、配
線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６２ａ、トランジスタ６２ｂ
のしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
【０２１３】
次に、配線ＷＬの電位をトランジスタ６２ａ、トランジスタ６２ｂのしきい値電圧未満と
することで、フリップフロップに書き込んだデータ１が保持される。
【０２１４】
読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤＤとする。次に、配線ＷＬに
ＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジス
タ６２ａおよびインバータ６３ａを介して放電し、接地電位となる。この配線ＢＬと配線
ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ
１を読み出すことができる。
【０２１５】
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし、
その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６２ａ、
トランジスタ６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデ
ータ０が保持される。読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤＤとし
、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配線ＢＬ
はトランジスタ６２ｂおよびインバータ６３ｂを介して放電し、接地電位となる。この配
線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ
０を読み出すことができる。
【０２１６】
したがって、図１１に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ
Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用いて
データを保持するため、図１（Ａ）や図６（Ａ）に示した半導体装置とは異なり、リフレ
ッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。
また、フリップフロップにおいて容量素子を用いないため、高速動作の求められる用途に
好適である。
【０２１７】
また、図１１に示す半導体装置は、トランジスタ６１ａを介して、ノードＶＮ１のデータ
をノードＮＶＮ１に書き込むことが可能である。同様に、トランジスタ６１ｂを介して、
ノードＶＮ２のデータをノードＮＶＮ２に書き込むことが可能である。書き込まれたデー
タは、トランジスタ６１ａまたはトランジスタ６１ｂを非導通状態とすることによって保
持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１およびノードＶＮ２
のデータを保持できる場合がある。
【０２１８】
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図１１に
示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適宜
電源をオンまたはオフすることによって、消費電力の小さい半導体装置を実現することが
できる。例えば、ＣＰＵの記憶領域に図１１に示す半導体装置を用いることで、ＣＰＵの
消費電力を小さくすることもできる。
【０２１９】
なお、ノードＮＶＮ１およびノードＮＶＮ２にデータを保持する期間は、トランジスタ６
１ａおよびトランジスタ６１ｂのオフ電流によって変化することがわかる。したがって、
データの保持期間を長くするためには、トランジスタ６１ａおよびトランジスタ６１ｂに
は、オフ電流の低いトランジスタを用いればよいことになる。または、容量素子６０ａお
よび容量素子６０ｂの容量を大きくすればよいことになる。
【０２２０】
例えば、図１または図５に示したトランジスタ５１および容量素子５０を、トランジスタ
６１ａおよび容量素子６０ａとして用いれば、ノードＮＶＮ１に長期間に渡ってデータを
保持することが可能となる。同様に、図１で示したトランジスタ５１および容量素子５０
を、トランジスタ６１ｂおよび容量素子６０ｂとして用いれば、ノードＮＶＮ２に長期間
に渡ってデータを保持することが可能となる。したがって、トランジスタ６１ａおよびト
ランジスタ６１ｂについては、トランジスタ５１についての記載を参照すればよい。また
、容量素子６０ａおよび容量素子６０ｂについては、容量素子５０についての記載を参照
すればよい。
【０２２１】
また、図６乃至図９を用いて説明したように、図１および図５に示したトランジスタ５１
および容量素子５０は、トランジスタ５２と少なくとも一部を重ねて作製することができ
る。図１１に示すトランジスタ６２ａ、トランジスタ６２ｂ、インバータ６３ａに含まれ
るトランジスタおよびインバータ６３ｂに含まれるトランジスタは、トランジスタ６１ａ
、トランジスタ６１ｂ、容量素子６０ａおよび容量素子６０ｂのいずれかと少なくとも一
部を重ねて作製することができる。したがって、図１１に示す半導体装置は、従来のＳＲ
ＡＭと比べて占有面積を大きく増大させることなく、作製することができる場合がある。
トランジスタ６２ａ、トランジスタ６２ｂ、インバータ６３ａに含まれるトランジスタお
よびインバータ６３ｂに含まれるトランジスタについては、トランジスタ５２についての
記載を参照すればよい。
【０２２２】
以上に示したように、本発明の一態様に係る半導体装置は、占有面積に対して高い性能を
有することがわかる。また、生産性の高い半導体装置であることがわかる。
【０２２３】
＜ＣＰＵ＞
以下では、上述した半導体装置を含むＣＰＵについて説明する。図１２は、上述したトラ
ンジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２２４】
図１２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図１２に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図１２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０２２５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２２６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２２７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０２２８】
図１２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
【０２２９】
図１２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０２３０】
図１３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していてもよい。
【０２３１】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接
地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とす
る。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とす
る。
【０２３２】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０２３３】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えば接地電位線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（接地電位等）または高電源電位（ＶＤＤ等）が入力される構成とすることがで
きる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのでき
る配線（例えば接地電位線）と電気的に接続される。容量素子１２０８の一対の電極のう
ちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接
地電位等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素
子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例え
ば接地電位線）と電気的に接続される。
【０２３４】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０２３５】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
【０２３６】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図１３では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
【０２３７】
なお、図１３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
【０２３８】
また、図１３において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体または基板１１９０にチャ
ネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン
基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００
に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタと
することもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャ
ネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタ
は酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラン
ジスタとすることもできる。
【０２３９】
図１３における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
【０２４０】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
【０２４１】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
【０２４２】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０２４３】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
【０２４４】
ここで、トランジスタ１２０９、トランジスタ１２１０および容量素子１２０８は、図６
（Ａ）に示したトランジスタ５１、トランジスタ５２および容量素子５０に相当するとみ
なせる。したがって、トランジスタ１２０９、トランジスタ１２１０および容量素子１２
０８に、図６乃至図１０で示した構造を適用することができる。また、トランジスタ１２
０９、トランジスタ１２１０および容量素子１２０８については、トランジスタ５１、ト
ランジスタ５２および容量素子５０についての記載を参照してもよい。
【０２４５】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０２４６】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉ
ｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２４７】
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図１４を用
いて説明する。
【０２４８】
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非
接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴
から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証
システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼
性が要求される。
【０２４９】
ＲＦタグの構成について図１４を用いて説明する。図１４は、ＲＦタグの構成例を示すブ
ロック図である。
【０２５０】
図１４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流
を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆
方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止でき
る。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。な
お、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁
結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式
の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０２５１】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化すること
で入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側に
は、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内
部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御す
るための回路である。
【０２５２】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
【０２５３】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
【０２５４】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
【０２５５】
なお、上述の各回路は、適宜、取捨することができる。
【０２５６】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に
係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好
適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電
圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通
信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足
し、誤動作または誤書込みが生じることを抑制することができる。
【０２５７】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
【０２５８】
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図１５を用いて説明する。Ｒ
Ｆタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書
類（運転免許証や住民票等、図１５（Ａ）参照。）、包装用容器類（包装紙やボトル等、
図１５（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図１５（Ｂ）参照。）、乗
り物類（自転車等、図１５（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類
、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表
示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品
に取り付ける荷札（図１５（Ｅ）および図１５（Ｆ）参照。）等に設けて使用することが
できる。
【０２５９】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、
この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒
体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係る
ＲＦタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図るこ
とができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り
付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２６０】
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることが
できる。
【０２６１】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０２６２】
［構成例］
図１６（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図１６（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図１６（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
【０２６３】
画素に用いるトランジスタまたは／および容量素子は、上述したトランジスタまたは／お
よび容量素子を用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例
を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆
動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを
用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
【０２６４】
アクティブマトリクス型表示装置の上面図の一例を図１６（Ａ）に示す。表示装置の基板
５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回
路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線に
よって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線
駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、
走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置さ
れている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅ
ｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御Ｉ
Ｃともいう）に電気的に接続されている。
【０２６５】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
【０２６６】
〔液晶表示装置〕
また、画素の回路構成の一例を図１６（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
【０２６７】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
【０２６８】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０
１３には、異なるゲート信号を与えることができるように分離されている。一方、データ
線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とト
ランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０
１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、
または／および信頼性の高い液晶表示装置を提供することができる。
【０２６９】
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電
気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電
極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を
有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０２７０】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジ
スタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線
５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトラ
ンジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０２７１】
また、容量配線５０１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０２７２】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
【０２７３】
なお、本発明の一態様に係る表示装置は、図１６（Ｂ）に示す画素回路に限定されない。
例えば、図１６（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ
スタ、センサ、または論理回路などを追加してもよい。
【０２７４】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
【０２７５】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２７６】
図１６（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適
用することができる。
【０２７７】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０２７８】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
【０２７９】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の
高い有機ＥＬ表示装置となる。
【０２８０】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
【０２８１】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
【０２８２】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２８３】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２８４】
なお、本発明の一態様に係る表示装置は、図１６（Ｃ）に示す画素構成に限定されない。
例えば、図１６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トラン
ジスタまたは論理回路などを追加してもよい。
【０２８５】
図１６で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（
第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構
成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電
極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構
成とすればよい。
【０２８６】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例と
しては、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）
、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電
流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素
子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、
ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデ
バイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフ
ェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミック
ディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝
度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示
装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一
例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型デ
ィスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍ
ｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、
液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶デ
ィスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子イン
クまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
【０２８７】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図１７
を用いて説明を行う。
【０２８８】
図１７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
セル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８
０１１、タッチパネル８００４などを有さない場合もある。
【０２８９】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０２９０】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８０
０６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２９１】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６
に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチ
パネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に
光センサを設け、光学式のタッチパネルとすることも可能である。または、セル８００６
の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能
である。
【０２９２】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０２９３】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
【０２９４】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
もよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる
場合には、バッテリー８０１１を有さなくてもよい。
【０２９５】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
【０２９６】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２９７】
図１８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０２９８】
図１８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加する
ことができる。
【０２９９】
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
【０３００】
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
【０３０１】
図１８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。
【０３０２】
図１８（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
【符号の説明】
【０３０３】
１０    電子銃室
１２    光学系
１４    試料室
１６    光学系
１８    カメラ
２０    観察室
２２    フィルム室
２４    電子
２８    物質
３２    蛍光板
５０    容量素子
５１    トランジスタ
５２    トランジスタ
６０ａ    容量素子
６０ｂ    容量素子
６１ａ    トランジスタ
６１ｂ    トランジスタ
６２ａ    トランジスタ
６２ｂ    トランジスタ
６３ａ    インバータ
６３ｂ    インバータ
１００    基板
１０２    絶縁膜
１０３    絶縁膜
１０４    導電膜
１０５    導電膜
１０６    半導体
１０６ａ    酸化物半導体層
１０６ｂ    酸化物半導体層
１０６ｃ    酸化物半導体層
１０７    導電膜
１０８    導電膜
１０９    導電膜
１１０    絶縁膜
１１２    絶縁膜
１１３    絶縁膜
１１５    酸化物半導体層
１１６ａ    導電膜
１１６ｂ    導電膜
１１８    絶縁膜
１５０    半導体基板
１６０    絶縁膜
１６２    絶縁膜
１６４    導電膜
１６６    不純物領域
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
４０００    ＲＦタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2019050400.tif 000003
【図２】
2019050400.tif 000004
【図３】
2019050400.tif 000005
【図４】
2019050400.tif 000006
【図５】
2019050400.tif 000007
【図６】
2019050400.tif 000008
【図７】
2019050400.tif 000009
【図８】
2019050400.tif 000010
【図９】
2019050400.tif 000011
【図１０】
2019050400.tif 000012
【図１１】
2019050400.tif 000013
【図１２】
2019050400.tif 000014
【図１３】
2019050400.tif 000015
【図１４】
2019050400.tif 000016
【図１５】
2019050400.tif 000017
【図１６】
2019050400.tif 000018
【図１７】
2019050400.tif 000019
【図１８】
2019050400.tif 000020
【図１９】
2019050400.tif 000021
【図２０】
2019050400.tif 000022
【図２１】
2019050400.tif 000023