(57)【要約】【課題】主電源と別系統の電源で駆動される単独電源動作機能を有する回路を内蔵した半導体装置において、電源投入の順序に関係なく消費電流の低減を図ることが可能な半導体装置、および回路制御方法を提供する。【解決手段】第１の電源、第１の電源に接続され所定の処理を実行する処理回路、および第１の電源が投入されたことを示す投入信号を生成する第１の生成回路を備えた第１の回路と、第２の電源、第２の電源に接続され処理回路から送られた動作条件に基づいて動作する単独動作回路、処理回路から送られた動作条件を記憶する記憶回路、第２の電源の動作状態を示す状態信号を生成する第２の生成回路、および状態信号に基づいて投入信号を保持する保持回路を有し保持回路に投入信号が保持された場合に動作条件が単独動作回路に送られるように制御する制御回路を備えた１つまたは複数の第２の回路と、を含む。【選択図】図１
2019168759.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源、前記第１の電源に接続され所定の処理を実行する処理回路、および前記第１の電源に接続され前記第１の電源が投入されたことを示す投入信号を生成する第１の生成回路を備えた第１の回路と、
第２の電源、前記第２の電源に接続され前記処理回路から送られた動作条件に基づいて動作する単独動作回路、前記第２の電源に接続され前記処理回路から送られた前記動作条件を記憶する記憶回路、前記第２の電源に接続され前記第２の電源の動作状態を示す状態信号を生成する第２の生成回路、および前記第２の電源に接続され前記状態信号に基づいて前記投入信号を保持する保持回路を有し前記保持回路に前記投入信号が保持された場合に前記動作条件が前記単独動作回路に送られるように制御する制御回路を備えた１つまたは複数の第２の回路と、を含む
半導体装置。
【請求項２】
前記処理回路が中央処理装置であり、
前記第１の生成回路が第１のパワーオンリセット回路であり、
前記単独動作回路が発振回路および前記発振回路によって動作するリアルタイムクロック回路であり、
前記記憶回路がレジスタであり、
前記第２の生成回路が第２のパワーオンリセット回路であり、
前記動作条件が前記発振回路および前記リアルタイムクロック回路に対するイネーブル信号および前記リアルタイムクロック回路の周波数情報を含み、
前記保持回路が、データ入力に前記第１のパワーオンリセット回路の出力が接続され、クロック入力に前記第２のパワーオンリセット回路の出力が接続されたＤ型ラッチ回路であり、前記制御回路が前記Ｄ型ラッチ回路、および前記イネーブル信号および前記Ｄ型ラッチ回路の出力を入力とし出力が前記発振回路および前記リアルタイムクロック回路に対するイネーブル信号とされた論理和回路である
請求項１に記載の半導体装置。
【請求項３】
第１の電源、前記第１の電源に接続され所定の処理を実行する処理回路、および前記第１の電源に接続され前記第１の電源が投入されたことを示す投入信号を生成する第１の生成回路を備えた第１の回路と、
第２の電源、前記第２の電源に接続され前記処理回路から送られた動作条件に基づいて動作する単独動作回路、前記第２の電源に接続され前記処理回路から送られた前記動作条件を記憶する記憶回路、前記第２の電源に接続され前記第２の電源の動作状態を示す状態信号を生成する第２の生成回路を備えた１つまたは複数の第２の回路と、を含む半導体装置を制御する回路制御方法であって、
前記第２の電源に接続された保持回路により前記状態信号に基づいて前記投入信号を保持し、
前記保持回路に前記投入信号が保持された場合に前記動作条件が前記単独動作回路に送られるように制御する
回路制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および回路制御方法に関し、特に単独電源動作機能を有する計時回路を内蔵した半導体装置、および該半導体装置を制御する回路制御方法に関する。
【背景技術】
【０００２】
計時回路を内蔵した半導体装置に関する文献として、例えば特許文献１が知られている。特許文献１に係る半導体装置は、メイン電源に接続するメイン電源端子とバックアップ電源に接続するバックアップ電源端子の二種類の電源端子の内の一方を内部電源ノードに切り替え回路で切り替えて接続することで動作する所定の内部回路を有し、切り替え回路は、内部電源ノードの接続先を前記バックアップ電源端子からメイン電源端子に切り替えるときの切り替え遷移時間を、メイン電源端子からバックアップ電源端子に切り替えるときの切り替え遷移時間より長くしている。
【０００３】
特許文献１に開示された半導体装置は、メイン電源とバックアップ電源の２系統の電源を有し、バックアップ電源の無駄な消耗を抑制しつつ、バックアップ電源で動作中にノイズによる不所望な電源切り替えによる内部回路の誤動作を防止することを目的としている。
【０００４】
一方、単独電源動作機能を有する計時回路の一例として、例えばリアルタイムクロック（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ、以下「ＲＴＣ」)回路がある。また、ＲＴＣ回路を内蔵した半導体装置として、例えばＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ、いわゆるマイコン）が知られている。
【０００５】
ＲＴＣ回路を搭載したＭＣＵでは、消費電流を抑えるために、電源電圧の低下を検出してＲＴＣ回路を単独で動作させるモード（以下、「単独動作モード」）を備える場合がある。図３は、ＲＴＣ回路を内蔵した比較例に係るＭＣＵ１００を示している。ＭＣＵ１００は、ＲＴＣ回路の単独動作モードを備えている。図３に示すように、ＭＣＵ１００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を動作させるための第１の電源ＰＷＲ１、第１のレギュレータ回路１２、ＲＴＣ回路４２を動作させるための第２の電源ＰＷＲ２、および第２のレギュレータ回路４０を含んで構成される。
【０００６】
第１のレギュレータ回路１２は主にＣＰＵ１６、第１の発振回路１８、ＦＬＡＳＨ  ＲＡＭ（ＦＬＡＳＨ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２０、第１のレギュレータ回路１２系回路用の第１のパワーオンリセット回路２２を駆動する。一方、第２のレギュレータ回路４０は主に、ＲＴＣ回路４２、第２の発振回路４４、レジスタ４６、第２のレギュレータ回路４０系回路用の第２のパワーオンリセット回路４８を駆動している。
【０００７】
ここで、第１の電源ＰＷＲ１には、ＲＴＣ回路４２の単独動作のために、第１の電源ＰＷＲ１の電圧レベルによって第１のレギュレータ回路１２をパワーダウンさせる電圧レベル検出回路１４が接続されている。ＲＴＣ回路４２の周波数情報（周波数設定データ）、およびＲＴＣ回路４２と第２の発振回路４４のイネーブル信号などの制御データはＣＰＵ１６からレジスタ４６に供給され、第１の電源ＰＷＲ１がパワーダウンしても第２のレギュレータ回路４０側のレジスタ４６に保持される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１６−０５３７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、特にＲＴＣ回路４２を動作させる第２の電源ＰＷＲ２は、一般に大容量のコンデンサや容量の小さなバッテリを使用するため、可能な限りの低消費電流化が求められる。この点、比較例に係るＭＣＵ１００では、第１の電源ＰＷＲ１が先に投入されることを前提としている回路であり、第２の電源ＰＷＲ２が先に投入された場合、ＲＴＣ回路４２は正常な周波数設定データが提供されない状態で動作を開始する。そのため、その後第１の電源ＰＷＲ１が投入されるまでＲＴＣ回路４２が所望の周波数を刻まない状態で電源の電流を消費し続けるという問題があった。
【００１０】
一方、特許文献１に係る半導体装置では、メイン電源とバックアップ電源の電源投入のタイミングは同時になっており、バックアップ用電源が先に投入された場合に発生する誤動作および無駄な消費電流の発生については考慮されていない。
【００１１】
本発明は、上記の点に鑑みてなされたものであり、主電源と別系統の電源で駆動される単独電源動作機能を有する回路を内蔵した半導体装置において、電源投入の順序に関係なく消費電流の低減を図ることが可能な半導体装置、および回路制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、第１の電源、前記第１の電源に接続され所定の処理を実行する処理回路、および前記第１の電源に接続され前記第１の電源が投入されたことを示す投入信号を生成する第１の生成回路を備えた第１の回路と、第２の電源、前記第２の電源に接続され前記処理回路から送られた動作条件に基づいて動作する単独動作回路、前記第２の電源に接続され前記処理回路から送られた前記動作条件を記憶する記憶回路、前記第２の電源に接続され前記第２の電源の動作状態を示す状態信号を生成する第２の生成回路、および前記第２の電源に接続され前記状態信号に基づいて前記投入信号を保持する保持回路を有し前記保持回路に前記投入信号が保持された場合に前記動作条件が前記単独動作回路に送られるように制御する制御回路を備えた１つまたは複数の第２の回路と、を含むものである。
【００１３】
本発明に係る回路制御方法は、第１の電源、前記第１の電源に接続され所定の処理を実行する処理回路、および前記第１の電源に接続され前記第１の電源が投入されたことを示す投入信号を生成する第１の生成回路を備えた第１の回路と、第２の電源、前記第２の電源に接続され前記処理回路から送られた動作条件に基づいて動作する単独動作回路、前記第２の電源に接続され前記処理回路から送られた前記動作条件を記憶する記憶回路、前記第２の電源に接続され前記第２の電源の動作状態を示す状態信号を生成する第２の生成回路を備えた１つまたは複数の第２の回路と、を含む半導体装置を制御する回路制御方法であって、前記第２の電源に接続された保持回路により前記状態信号に基づいて前記投入信号を保持し、前記保持回路に前記投入信号が保持された場合に前記動作条件が前記単独動作回路に送られるように制御するものである。
【発明の効果】
【００１４】
本発明によれば、主電源と別系統の電源で駆動される単独電源動作機能を有する回路を内蔵した半導体装置において、電源投入の順序に関係なく消費電流の低減を図ることが可能な半導体装置、および回路制御方法を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図２】第２の実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図３】比較例に係る半導体装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照し、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る半導体装置の一例としてＭＣＵに適用した形態、本発明に係る単独電源動作機能を有する回路（以下、「単独動作回路」という場合がある）としてＲＴＣ回路に適用した形態を例示して説明する。本実施の形態は、単独動作回路を内蔵したＭＣＵにおいて、単独動作回路の単独動作モード時の消費電流の低減を図っている。
【００１７】
［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体装置、および回路制御方法について説明する。図１に示すように、本実施の形態に係るＭＣＵ１０は、ＣＰＵ系統の第１の電源ＰＷＲ１、第１の電源ＰＷＲ１の電圧を調整する第１のレギュレータ回路１２（図１では、「ＲＥＧ１」と表記）、ＲＴＣ回路系統の第２の電源ＰＷＲ２、第２の電源ＰＷＲ２の電圧を調整する第２のレギュレータ回路４０（図１では、「ＲＥＧ２」と表記）を備えている。第１の電源ＰＷＲ１および第２の電源ＰＷＲ２の回路は省略するが、各々端子Ｔ１、Ｔ２に接続されている。なお、第２の電源ＰＷＲ２は、小容量バッテリとされることもある。
【００１８】
図１に示すように、第１のレギュレータ回路１２の出力には、ＣＰＵ１６、第１の発振回路１８（図１では、「発振回路１」と表記）、ＦＬＡＳＨ  ＲＡＭ２０、および第１のパワーオンリセット回路２２（図１では、「ＰＯＲ１」と表記）が接続されている。また、第１の電源ＰＷＲ１に接続された電圧レベル検出回路１４を備えている。電圧レベル検出回路１４は、第１の電源ＰＷＲ１の電圧レベルが低下した場合に第１のレギュレータ回路１２をパワーダウンさせる。ＣＰＵ１６、第１の発振回路１８、ＦＬＡＳＨ  ＲＡＭ２０、および第１のパワーオンリセット回路２２の各々を含む第１の回路６０が本発明に係る「第１の回路」に相当する。
【００１９】
ＣＰＵ１６は、ＭＣＵ１０における諸処理を実行する、本発明に係る「処理回路」である。第１の発振回路１８はＣＰＵ１６が動作する上で基準となるクロック信号を生成する。ＦＬＡＳＨ  ＲＡＭ２０は、ＣＰＵ１６が実行するプログラムを展開したり、処理結果を記憶する。第１のパワーオンリセット回路２２は、第１の電源ＰＷＲ１が立ち上がった際にパワーオンリセット処理を行う。
【００２０】
一方、第２のレギュレータ回路４０の出力には、ＲＴＣ回路４２（図１では、「ＲＴＣ」と表記）、第２の発振回路４４（図１では、「発振回路２」と表記）、レジスタ４６、第２のパワーオンリセット回路４８（図１では、「ＰＯＲ２」と表記）、およびラッチ回路５０が接続されている。また、レジスタ４６からの信号とラッチ回路５０からの信号を入力とし、出力がＲＴＣ回路４２および第２の発振回路４４に接続されたＯＲ（論理和）回路５２を備えている。ＲＴＣ回路４２、第２の発振回路４４、レジスタ４６、第２のパワーオンリセット回路４８、ラッチ回路５０、およびＯＲ回路５２の各々を含む第２の回路６２が本発明に係る「第２の回路」に相当する。
【００２１】
ＲＴＣ回路４２は、本実施の形態に係る単独動作回路であり、ＣＰＵ１６から出力されレジスタ４６に保持された周波数情報やイネーブル信号等の制御データに基づいて動作する。第２の発振回路４４は、ＲＴＣ回路４２が動作する上で基準となるクロック信号を生成する。レジスタ４６はＣＰＵ１６からの制御データ（イネーブル信号、周波数情報）を記憶する。第２のパワーオンリセット回路４８は、第２の電源ＰＷＲ２が立ち上がった際にパワーオンリセット処理を行う。ラッチ回路５０は、Ｄラッチタイプのラッチ回路であり、データ入力に第１のパワーオンリセット回路２２の出力が接続され、クロック入力に第２のパワーオンリセット回路４８の出力が接続され、Ｑ出力がＯＲ回路５２の入力に接続されている。ＯＲ回路５２の出力は、ＲＴＣ回路４２および第２の発振回路４４に対するイネーブル信号となっている。レジスタ４６に記憶されたＲＴＣ回路４２に対する周波数情報は、直接ＲＴＣ回路５２に供給される。
【００２２】
つまり、本実施の形態に係るＭＣＵ１０は、比較例に係るＭＣＵ１００に対して、第２のレギュレータ回路４０下に、第１のパワーオンリセット回路２２の状態をラッチするラッチ回路５０を追加している。ＲＴＣ回路４２の周波数情報は、ＭＣＵ１００と同様にレジスタ４６からＲＴＣ回路４２に送られる。一方、ＲＴＣ回路４２と第２の発振回路４４に対するイネーブル信号は、ＯＲ回路５２を介して送られる。ＯＲ回路５２は、レジスタ４６からのイネーブル信号と、ラッチ回路５０の出力であるラッチ信号とのＯＲをとり、イネーブル信号としている。
【００２３】
次に、ＭＣＵ１０の動作について説明する。ここで、第１のパワーオンリセット回路２２、および第２のパワーオンリセット回路４８は、電源投入時にハイレベル（以下、「Ｈ」）のリセット信号を発生し、電源が規定の電圧を越えた場合に、Ｌになってリセットを解除する。また、イネーブル信号は、Ｈでイネーブル、ロウレベル（以下、「Ｌ」）でディスイネーブルである。
【００２４】
まず、第１の電源ＰＷＲ１が先に投入され、その後に第２の電源ＰＷＲ２が投入された場合は、ＣＰＵ１６からイネーブル信号、周波数情報等の制御データがレジスタ４６に送られ、レジスタ４６がこれを保持する。この際、ラッチ回路５０のデータ入力には第１のパワーオンリセット回路２２からＬが入力されているので、第２のパワーオンリセット回路４８がＬからＨに遷移する信号がラッチ回路５０のクロック入力に入力されることにより、ラッチ回路５０はＬをラッチする。そのため、レジスタ４６に保持されたデータによりイネーブル信号がＨになって第２の発振回路４４およびＲＴＣ回路４２が動作開始する。その後、第１の電源ＰＷＲ１の電圧レベルが低下し、電圧レベル検出回路１４がこれを検出し、第１のレギュレータ回路１２がパワーダウンした場合、第２のレギュレータ回路４０のみが動作し、レジスタ４６に保持された制御データに基づいてＲＴＣ回路４２が単独で動作することができる。
【００２５】
次に、第２の電源ＰＷＲ２が先に投入された場合、第１のパワーオンリセット回路２２はＬを出力しているため、このＬがラッチ回路５０でラッチされてＯＲ回路５２に入力される。この際、第１の電源ＰＷＲ１が投入されていないことから制御データがレジスタ４６に送られていないのでレジスタ４６からはＬが出力され、ＯＲ回路５２から出力されるイネーブル信号がＬ（無効）になる。このため、ＲＴＣ回路４２および第２の発振回路４４は動作を停止する。このことにより消費電流を抑えることができる。
【００２６】
その後第１の電源ＰＷＲ１が投入されると、上述の通りＣＰＵ１６から制御データ（周波数情報、イネーブル信号等）が送られ、これを受け取ったレジスタ４６に保持される。
ラッチ回路５０の出力はＬのままなのでイネーブル信号はＨ（有効）になり、第２の発振回路４４およびＲＴＣ回路４２は動作を開始することができる。つまり、ＲＴＣ回路４２は、第１の電源ＰＷＲ１を投入後すぐに正しい周波数情報に基づいて計時回路を動作させることが可能になる。
【００２７】
以上詳述したように、本実施の形態では、第２のレギュレータ回路４０下に、第１のパワーオンリセット回路２２の状態を保持するラッチ回路５０を追加し、その出力信号とＣＰＵ１６からのイネーブル信号（第２の発振回路４４のイネーブル信号およびＲＴＣ回路４２のイネーブル信号）とのＯＲをとった信号を、第２の発振回路４４およびＲＴＣ回路４２の新たなイネーブル信号とした。このことにより、第２の電源ＰＷＲ２が先に投入された場合でも、第２の発振回路４４とＲＴＣ回路４２とを停止させ、消費電流を抑えることができる。
【００２８】
［第２の実施の形態］
図２を参照して、本実施の形態に係るＭＣＵ１０Ａについて説明する。本実施の形態は、ＭＣＵに含まれる電源の数を３以上にした形態である。上記実施の形態では２つの電源構成の形態を例示して説明したが、第２の電源ＰＷＲ２の構成を複製することにより複数の電源に対して本実施の形態を適用することができる。図２において、第１の電源ＰＷＲ１と第１の回路６０、および第２の電源と第２の回路６２の部分は図１に示すＭＣＵ１０と同じである。図２示すように、ＭＣＵ１０Ａはさらに第Ｎの回路６２Ｎに含まれる第Ｎの電源までの（Ｎ−２）個の電源を含み、全体としてＮ個の電源を含むように構成されている。第３の回路から第Ｎの回路までの構成は、第２の回路６２と同じなので、詳細な説明を省略する。
【００２９】
主電源であるＣＰＵ１６を動作させるための第１の電源ＰＷＲ１が投入されていない間は、第２の電源ＰＷＲ２から第Ｎの電源ＰＷＲＮに電源が投入されても（１つでも複数でもよい）、ＲＴＣ回路４２からＲＴＣ回路４２Ｎ、および第２発振回路４４から第２の発振回路４４Ｎは動作を停止させられているため、消費電流を抑えることができる。
【００３０】
すなわち、第１の電源ＰＷＲ１に電源が投入されていない状態において、第２の電源ＰＷＲ２から第Ｎの電源ＰＷＲＮに電源が投入された場合、第１のパワーオンリセット回路２２はＬを出力している。このため、第２のパワーオンリセット回路４８から第Ｎのパワーオンリセット回路４８Ｎの信号によりＬがラッチされ、ＲＴＣ回路４２からＲＴＣ回路４２Ｎ、第２の発振回路４４から第２の発振回路４４Ｎは動作を停止する。その後第１の電源ＰＷＲ１が投入されると、上述の通りＣＰＵ１６から第２の回路６０ないし第Ｎの回路６２Ｎの各々が制御データを受け取り、各々のレジスタ４６からレジスタ４６Ｎに保持される。ラッチ回路５０からラッチ回路５０Ｎの出力とＯＲがとられているため、ラッチ回路５０からラッチ回路５０Ｎの出力がＬの状態でも第２電源ＰＷＲ２から第Ｎの電源ＰＷＲＮに接続された回路は動作を開始することができる。
【００３１】
なお、上記各実施の形態では、単独動作回路としてＲＴＣ回路を例示して説明したが、これに限られず、単独動作を目的とする任意の機能回路について適用が可能である。また、上記各実施の形態では、半導体装置としてＭＣＵを例示して説明したが、これに限られず、適用対象とした単独動作回路等に応じた半導体装置とすることができる。
【符号の説明】
【００３２】
１０、１０Ａ、１００  ＭＣＵ
１２    第１のレギュレータ回路
１４    電圧レベル検出回路
１６    ＣＰＵ
１８    第１の発振回路
２０    フラッシュＲＡＭ
２２    第１のパワーオンリセット回路
４０    第２のレギュレータ回路
４２    ＲＴＣ回路
４４    第２の発振回路
４６    レジスタ
４８    第２のパワーオンリセット回路
５０    ラッチ回路
５２    ＯＲ回路
６０    第１の回路
６２    第２の回路
１００  ＭＣＵ
ＰＷＲ１  第１の電源
ＰＷＲ２  第２の電源
Ｔ１、Ｔ２  端子
【図１】
2019168759.tif 000003
【図２】
2019168759.tif 000004
【図３】
2019168759.tif 000005