(57)【要約】【課題】安定して動作する適応バイアス型のボルテージレギュレータを提供する。【解決手段】一対のトランジスタで構成された差動対と、出力トランジスタが出力する出力電流に比例したバイアス電流を差動対に出力する電流調整回路と、差動対に流れる電流に基づいた電流を誤差増幅器の出力端子に出力するソース出力回路及びシンク出力回路と、電流調整回路の電流に基づいてシンク出力回路の電流を制御する位相補償回路と、を有する誤差増幅器を備えた。【選択図】図１
2019160010.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧に基づいた帰還電圧と基準電圧が一致するように出力トランジスタを制御する誤差増幅器を備えたボルテージレギュレータであって、
前記誤差増幅器は、
一対のトランジスタで構成された差動対と、
前記出力トランジスタが出力する出力電流に比例したバイアス電流を前記差動対に出力する電流調整回路と、
前記差動対に流れる電流に基づいた電流を前記誤差増幅器の出力端子に出力するソース出力回路及びシンク出力回路と、
第一端子が前記シンク出力回路に接続され、第二端子が前記電流調整回路に接続された位相補償回路と、を備え、
前記位相補償回路は、前記電流調整回路の電流に基づいて前記シンク出力回路の電流を制御する
ことを特徴とするボルテージレギュレータ。
【請求項２】
前記位相補償回路は、
一方の端子が前記第一端子に接続された抵抗と、
一方の端子が前記抵抗の他方の端子に接続され、他方の端子が前記第二端子に接続されたコンデンサと、
ドレインが前記抵抗の一方の端子に接続され、ゲートが前記抵抗の他方の端子に接続され、ソースが基準端子に接続されたトランジスタと、
を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記位相補償回路は、
ソースが入力端子に接続され、ゲートとドレインが接続された第一トランジスタと、
一方の端子が前記第一端子に接続され、他方の端子が前記第一トランジスタのゲート及びドレインに接続されたコンデンサと、
ドレインが前記コンデンサの他方の端子に接続され、ゲートが前記第二端子に接続され、ソースが基準端子に接続された第二トランジスタと、
を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータに関する。
【背景技術】
【０００２】
従来から、誤差増幅器のバイアス電流を出力トランジスタの出力電流に応じて変化させる適応バイアス機能を備えたボルテージレギュレータが知られている。
【０００３】
図６に、従来の適応バイアス機能を備えたボルテージレギュレータの回路図を示す。
従来のボルテージレギュレータ６０の誤差増幅器６００は、差動対であるトランジスタ６１２、６１３と、トランジスタ６１４、６１５と、バイアス電流源であるトランジスタ６１１と、出力電流をセンスするトランジスタ６２０と、電流調整回路を構成するトランジスタ６２１、６２２と、を備えている。
【０００４】
従来のボルテージレギュレータ６０は、誤差増幅器６００が基準電圧ＶREFと出力端子３の出力電圧ＶOUTを抵抗６、７で分圧した帰還電圧ＶFBの差を増幅した電圧ＶDRVで出力トランジスタ５のゲートを制御することにより、一定の出力電圧ＶOUTを出力する。誤差増幅器６００は、出力電流ＩOUTに応じた電流を出力するトランジスタ６２０と、電流調整回路を介して、バイアス電流を出力電流ＩOUTに応じて変化させる機構を備えている。かかる機構により、出力電流ＩOUTが小さい場合は誤差増幅器６００に流れる電流を抑えて低消費電流にしつつ、出力電流ＩOUTに比例した電流を誤差増幅器６００に流すことで誤差増幅器６００のスルーレートを高めて、高い負荷過渡応答性を実現している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１５８９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の図１に示されたボルテージレギュレータでは、電流調整回路によってボルテージレギュレータの動作が不安定となる場合があった。
【０００７】
出力トランジスタ５のゲートの電圧ＶDRVは、その変化が出力トランジスタ５、抵抗６、７を介した帰還電圧ＶFBとして誤差増幅器６００のトランジスタ６１３に入力され、再び誤差増幅器６００の出力電圧によって制御される（第一の帰還ループと称する）。一方、電圧ＶDRVの変化は、トランジスタ６２０、６２１、６２２から成る電流調整回路によって誤差増幅器６００のバイアス電流を変化させ、入力端子２からトランジスタ６１４を介して流れ込むソース電流と基準端子４へトランジスタ６１２を介して流れ出すシンク電流によって出力トランジスタ５のゲートに帰還される（第二の帰還ループと称する）。
【０００８】
ここで、誤差増幅器６００の出力端子で帰還ループを切断した場合の第二の帰還ループの周波数特性を考える。電圧ＶDRVの変化に対して、誤差増幅器６００の出力端子に流れ込むソース電流の変化は、ミラー効果によりトランジスタ６１４のゲートの極周波数が低い周波数となるため、遅れが生じる。一方、誤差増幅器６００の出力端子から流れ出すシンク電流の変化は、極の影響は受けないため、遅れが生じない。そのため、トランジスタ６１４のゲートの極周波数以上では、電圧ＶDRVの変化に対して誤差増幅器６００の出力端子に帰還される信号はシンク電流の寄与の方が支配的となる。
【０００９】
従って、シンク電流が増加すると電圧ＶDRVは低下して、トランジスタ６２０の電流が増加するのでカレントミラー回路を介してトランジスタ６１２の電流が増加し、更にシンク電流が増加する。即ち、第二の帰還ループは、トランジスタ６１４のゲートの極周波数以上では、正帰還になる。
【００１０】
例えば、出力端子３に発生する低周波数領域の極の寄与等によって、第一の帰還ループのゲインが低下すると、第二の帰還ループの正帰還信号の寄与は無視出来なくなる。そのような場合において、ボルテージレギュレータは、安定性が急激に悪化し、位相余裕度の悪化、及び、発振といった不具合を発生させる可能性がある。これは、適応バイアス機構を備えたボルテージレギュレータに特有の課題である。
【００１１】
本発明は上記課題に鑑みて為され、低消費電流と高負荷過渡応答特性を実現しつつ、電流調整回路による不安定性を回避することが可能なボルテージレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のボルテージレギュレータは、出力電圧に基づいた帰還電圧と基準電圧が一致するように出力トランジスタを制御する誤差増幅器を備えたボルテージレギュレータであって、前記誤差増幅器は、一対のトランジスタで構成された差動対と、前記出力トランジスタが出力する出力電流に比例したバイアス電流を前記差動対に出力する電流調整回路と、前記差動対に流れる電流に基づいた電流を前記誤差増幅器の出力端子に出力するソース出力回路及びシンク出力回路と、前記電流調整回路の電流に基づいて前記シンク出力回路の電流を制御する位相補償回路と、を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明のボルテージレギュレータによれば、電流調整回路とシンク出力回路との間に接続された位相補償回路によって、電流調整回路の帰還ループで発生する正帰還信号の寄与は低下、若しくは、相殺されるため、低消費電流と高負荷過渡応答特性を実現しつつ、安定な適応バイアスボルテージレギュレータを得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態のボルテージレギュレータを示す回路図である。
【図２】本実施形態のボルテージレギュレータの他の例を示す回路図である。
【図３】本実施形態のボルテージレギュレータの他の例を示す回路図である。
【図４】本実施形態のボルテージレギュレータの他の例を示す回路図である。
【図５】位相補償回路の他の例を示す回路図である。
【図６】従来のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
【００１６】
図１は、本発明の実施形態のボルテージレギュレータ１０を示す回路図である。
【００１７】
ボルテージレギュレータ１０は、基準電圧回路１と、入力端子２と、出力端子３と、基準端子４と、出力トランジスタ５と、帰還回路を成す抵抗６、７と、誤差増幅器１００と、を備える。
【００１８】
誤差増幅回路１００は、ＮＭＯＳトランジスタ１０１、１０２、１０３、１０８、１０９と、ＰＭＯＳトランジスタ１０４、１０５、１０６、１０７と、電流調整回路１２０と、位相補償回路１３０と、を備えている。電流調整回路１２０は、ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２２、１２３と、を備えている。位相補償回路１３０は、抵抗１３１と、コンデンサ１３２と、ＮＭＯＳトランジスタ１３３と、を備えている。ここで、ＰＭＯＳトランジスタ１０７は誤差増幅器１００のソース出力回路であり、ＮＭＯＳトランジスタ１０９は誤差増幅器１００のシンク出力回路である。
【００１９】
基準電圧回路１は、入力端子２と基準端子４の間に接続され、ＮＭＯＳトランジスタ１０２のゲートに基準電圧ＶREFを出力し、ＮＭＯＳトランジスタ１０１が一定の第一のバイアス電流Ｉ1を流すように制御する。出力トランジスタ５は、ソースが入力端子２に接続され、ゲートが誤差増幅器１００の出力端子Ｎ１に接続され、ドレインが出力端子３と抵抗６の一方の端子に接続され、出力端子３に出力電圧ＶOUTを出力する。抵抗７は、一方の端子が抵抗６の他方の端子に接続され、他方の端子が基準端子４に接続される。抵抗６と抵抗７の接続点、即ち接点Ｎ２はＮＭＯＳトランジスタ１０３のゲートに接続され、帰還電圧ＶFBを供給する。
【００２０】
ＮＭＯＳトランジスタ１０１は、ドレインがＮＭＯＳトランジスタ１０２、１０３のソースに接続され、ソースが基準端子４に接続される。ＮＭＯＳトランジスタ１０２は、ドレインがＰＭＯＳトランジスタ１０４のゲートとドレインに接続される。ＮＭＯＳトランジスタ１０３は、ドレインがＰＭＯＳトランジスタ１０５のゲートとドレインに接続される。ＰＭＯＳトランジスタ１０４は、ソースが入力端子２に接続され、ゲートがＰＭＯＳトランジスタ１０６のゲートに接続される。ＰＭＯＳトランジスタ１０５は、ソースが入力端子２に接続され、ゲートがＰＭＯＳトランジスタ１０７のゲートに接続される。
【００２１】
ＰＭＯＳトランジスタ１０６は、ソースが入力端子２に接続され、ドレインがＮＭＯＳトランジスタ１０８のゲート及びドレインと位相補償回路１３０の第一端子Ｎ３に接続される。ＮＭＯＳトランジスタ１０８は、ソースが基準端子４に接続される。ＰＭＯＳトランジスタ１０７は、ソースが入力端子２に接続され、ドレインがＮＭＯＳトランジスタ１０９のドレインに接続される。ＮＭＯＳトランジスタ１０９は、ゲートがトランジスタ１０８のゲート及びドレインに接続され、ソースが基準端子４に接続される。ＰＭＯＳトランジスタ１０７のドレインとＮＭＯＳトランジスタ１０９のドレインの接続点は、誤差増幅器１００の出力端子Ｎ１である。
【００２２】
ＮＭＯＳトランジスタ１３３は、ドレインが抵抗１３１の一方の端子と第一端子Ｎ３に接続され、ゲートが抵抗１３１の他方の端子とコンデンサ１３２の一方の端子に接続され、ソースが基準端子４に接続される。コンデンサ１３２の他方の端子は、位相補償回路１３０の第二端子Ｎ４に接続される。
【００２３】
ＰＭＯＳトランジスタ１２１は、ソースが入力端子２に接続され、ゲートが出力端子Ｎ１に接続される。ＮＭＯＳトランジスタ１２２は、ドレインとゲートがＰＭＯＳトランジスタ１２１のドレイン及び位相補償回路１３０の第二端子Ｎ４に接続され、ソースが基準端子４に接続される。ＮＭＯＳトランジスタ１２３は、ドレインがＮＭＯＳトランジスタ１０２、１０３のソースに接続され、ゲートがＮＭＯＳトランジスタ１２２のドレイン及びゲートに接続され、ソースが基準端子４に接続される。
【００２４】
係る構成のボルテージレギュレータ１０の動作について、以下に説明する。
【００２５】
まず、ボルテージレギュレータ１０の基本的な出力動作について説明する。
定常状態において、誤差増幅器１００は、帰還電圧ＶFBが基準電圧ＶREFと一致するように出力トランジスタ５のゲートを負帰還制御する。出力トランジスタ５は、出力端子３に接続される図示しない負荷に電流を供給する出力電流ＩOUTを出力する。出力端子３の出力電圧ＶOUTは、出力電流ＩOUTの大きさに関わらず、誤差増幅器１００の負帰還制御によって一定の電圧となるよう制御される。
【００２６】
誤差増幅器１００の内部では、ＮＭＯＳトランジスタ１０１の流す第一のバイアス電流Ｉ1によって、差動対を成すＮＭＯＳトランジスタ１０２、１０３がバイアスされている。差動対の一方を成すＮＭＯＳトランジスタ１０２の出力電流は、ＰＭＯＳトランジスタ１０４、１０６から成るカレントミラー回路によって位相補償回路１３０とＮＭＯＳトランジスタ１０８に流れ、ＮＭＯＳトランジスタ１０９を介して、出力端子Ｎ１にシンク電流に変換されて出力される。差動対の他方を成すＮＭＯＳトランジスタ１０３の出力電流は、ＰＭＯＳトランジスタ１０５、１０７から成るカレントミラー回路によって、出力端子Ｎ１にソース電流に変換されて出力される。ＰＭＯＳトランジスタ１２１は、ゲートに出力端子Ｎ１に発生する電圧が印加され、出力電流ＩOUTに比例したセンス電流ＩSを出力する。従って、ＮＭＯＳトランジスタ１２２、１２３からなるカレントミラー回路は、センス電流ＩSに比例した第二のバイアス電流Ｉ2をＮＭＯＳトランジスタ１０２、１０３から成る差動対に流れるように動作する。
【００２７】
かかる構成により、出力電流ＩOUTが小さい時、センス電流ＩSとそれに比例した第二のバイアス電流Ｉ2も小さくなるため、誤差増幅器１００に流れる電流が小さくなり、ボルテージレギュレータ１０は低消費電流となる。一方、出力電流ＩOUTが大きい時、センス電流ＩSと第二のバイアス電流Ｉ2も大きくなるため、即ち入力端子２から出力端子Ｎ１に流れるソース電流と出力端子Ｎ１から基準端子４に流れるシンク電流が共に大きくなるため、誤差増幅器１００のスルーレートが高く、帯域幅が広くなり、出力トランジスタ５のゲートを高速に駆動させられるためボルテージレギュレータ１０の負荷過渡応答特性が良くなる。このように、ボルテージレギュレータ１０では、適応バイアス機構を備えることで低消費電流と高負荷過渡応答特性を両立することが可能となる。
【００２８】
次に、誤差増幅器１００の位相補償について説明する。
位相補償回路１３０は、電流調整回路１２０によって流れる第二のバイアス電流Ｉ2の変化によるシンク出力電流の変化を相殺する。即ち、位相補償回路１３０は、第二のバイアス電流Ｉ2の変化の位相を反転した信号を第一端子Ｎ３に出力する。
【００２９】
ここで、出力端子Ｎ１で帰還ループを切断した場合に、出力トランジスタ５を介して出力端子Ｎ１に信号を帰還する経路を第一の帰還ループとする。また、電流調整回路１２０のＰＭＯＳトランジスタ１２１を介して出力端子Ｎ１に信号を帰還する経路を第二の帰還ループとする。尚、第一の帰還ループと第二の帰還ループの各伝播信号は、誤差増幅器１００内で混在して出力端子Ｎ１に伝わるようになっている。
【００３０】
第二の帰還ループの開放時、出力端子Ｎ１の電圧が上昇する位相の入力に対して、ＰＭＯＳトランジスタ１２１の出力するセンス電流ＩSは減少し、ＮＭＯＳトランジスタ１２２、１２３のゲート電圧は低下し、第二のバイアス電流Ｉ2は小さくなる。この時、ＮＭＯＳトランジスタ１０３、ＰＭＯＳトランジスタ１０５を介してＰＭＯＳトランジスタ１０７が出力するソース電流は小さくなり、出力端子Ｎ１の電圧が低下する。このように、誤差増幅器１００のソース出力を介す第二の帰還ループは負帰還となっている。
【００３１】
一方、出力端子Ｎ１の電圧が上昇する位相の入力に対して、ＮＭＯＳトランジスタ１２２、１２３、１０２、ＰＭＯＳトランジスタ１０４を介してＰＭＯＳトランジスタ１０６のドレイン電流は小さくなるので、ＮＭＯＳトランジスタ１０８に流れる電流、即ちＮＭＯＳトランジスタ１０９に流れる電流も小さくなり、出力端子Ｎ１の電圧が上昇する。ここで、位相補償回路１３０のカットオフ周波数以上の周波数においては、コンデンサ１３２を介してＮＭＯＳトランジスタ１２２のゲート電圧とＮＭＯＳトランジスタ１３３のゲート電圧が同位相で変化することから、ＮＭＯＳトランジスタ１３３のゲート電圧も低下し、ＮＭＯＳトランジスタ１３３のドレイン電流が小さくなる。よって、ＰＭＯＳトランジスタ１０７のドレイン電流の減少とＮＭＯＳトランジスタ１３３のドレイン電流の減少が相殺し、ＮＭＯＳトランジスタ１０９のゲート電圧の低下は抑制されるか、若しくは、上昇する。その結果、ＮＭＯＳトランジスタ１０９が出力するシンク電流の減少はソース電流より小さいか、若しくはシンク電流が増加するため、出力端子Ｎ１の電圧は低下する方向となり、誤差増幅器１００のシンク出力を介す第二の帰還ループも負帰還となる。
【００３２】
ここでは出力端子Ｎ１の電圧が上昇する位相の入力について説明したが、出力端子Ｎ１の電圧が低下する位相の入力に対しても、同様のことが言える。
【００３３】
以上説明したように、位相補償回路１３０を備えた本実施形態のボルテージレギュレータ１０によれば、電流調整回路による第二の帰還ループの正帰還信号は、寄与が低下、若しくは相殺される。従って、ボルテージレギュレータ１０は、出力端子３に大きな容量値の安定化容量が接続されて第一の帰還ループのゲインが低下しても、動作の安定性を確保することが可能となる。
【００３４】
かかる構成において、位相補償回路１３０が有効となるカットオフ周波数ｆCC1は、第一の帰還ループにおけるソース出力回路に生じる極周波数ｆp1よりも低周波数とすることが望ましい。カットオフ周波数ｆCC1は、小信号解析により近似的に下式（１）で与えられる。
【数１】
2019160010.tif 000003
ここで、Ｒ1は抵抗１３１の抵抗値、Ｃ1はコンデンサ１３２の容量値、ｇm133はＮＭＯＳトランジスタ１３３のトランスコンダクタンス、ｇm108はＮＭＯＳトランジスタ１０８のトランスコンダクタンスである。
【００３５】
また、一般的な設計において、ソース出力回路の主要極は、ＰＭＯＳトランジスタ１０７のゲート・ドレイン間のミラー効果によりＰＭＯＳトランジスタ１０７のゲートの極となる。よって、カットオフ周波数ｆCC1は、ＰＭＯＳトランジスタ１０７のゲートの極周波数よりも低周波数に設定すればよい。
【００３６】
図２は、本実施形態のボルテージレギュレータ１０の他の例を示す回路図である。なお、図１に示すボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００３７】
図２の誤差増幅器２００は、図１の誤差増幅器１００に対し、ＮＭＯＳトランジスタ１０８を削除して、ＮＭＯＳトランジスタ１３３と共用した。従って、ＮＭＯＳトランジスタ１０９は、ゲートがＰＭＯＳトランジスタ１０６のドレインに接続される。誤差増幅器２００では、ＰＭＯＳトランジスタ１０６の出力する電流は、位相補償回路１３０のみに流れる。それ以外の点では、ボルテージレギュレータ１０の基本的な出力動作、及び、誤差増幅器２００の位相補償は、図１のボルテージレギュレータ１０と同様である。
【００３８】
また、位相補償回路１３０が有効となるカットオフ周波数ｆCC2は、小信号解析により近似的に下式（２）で与えられる。
【数２】
2019160010.tif 000004
図１のボルテージレギュレータ１０と同様に、ＰＭＯＳトランジスタ１０７のゲートの極周波数よりもｆCC2を低周波数に設定すればよい。
【００３９】
このように、図２のボルテージレギュレータ１０によれば、図１で説明した効果に加えて、ＮＭＯＳトランジスタ１０８を削除することが出来る。
【００４０】
図３は、本実施形態のボルテージレギュレータ１０の他の例を示す回路図である。なお、図１のボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００４１】
図３のボルテージレギュレータ１０の誤差増幅器３００は、図１の誤差増幅器１００に対し、差動対を成すＮＭＯＳトランジスタ１０２、１０３の能動負荷回路が、カレントミラー回路を成すＰＭＯＳトランジスタ３０４、３０５に置き換えられている。また、誤差増幅器３００のソース出力回路を成すＰＭＯＳトランジスタ１０７のゲートとドレインの間に抵抗３１０とコンデンサ３１１が備えられている。
【００４２】
図３のように構成された誤差増幅器３００を備えたボルテージレギュレータ１０は、基本的な出力動作、及び、位相補償は図１のボルテージレギュレータ１０と同様である。
【００４３】
従って、図３に示すような誤差増幅器３００で構成されたボルテージレギュレータ１０は、位相補償回路１３０を備えることによって、図１のボルテージレギュレータ１０と同様の効果を得ることが可能となる。
【００４４】
図４は、本実施形態のボルテージレギュレータ１０の他の例を示す回路図である。なお、図１に示すボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図４のボルテージレギュレータ１０は、誤差増幅器４００を備えている。誤差増幅器４００は、ＰＭＯＳトランジスタ４０１、４０２、４０３、４０８、４０９と、ＮＭＯＳトランジスタ４０４、４０５、４０６、４０７、電流調整回路４２０と、位相補償回路１３０と、を備えている。電流調整回路４２０は、ＰＭＯＳトランジスタ４２１、４２３と、ＮＭＯＳトランジスタ４２２と、を備えている。
【００４５】
ＰＭＯＳトランジスタ４０１は、一定の第一のバイアス電流Ｉ1を流す電流源である。ＰＭＯＳトランジスタ４０２とＰＭＯＳトランジスタ４０３は、誤差増幅器４００の入力差動対である。ＰＭＯＳトランジスタ４０９は誤差増幅器４００のソース出力回路であり、ＮＭＯＳトランジスタ４０７は誤差増幅器４００のシンク出力回路である。即ち、誤差増幅器４００は、ＮＭＯＳトランジスタの差動入力段を有する誤差増幅器１００に対して、ＰＭＯＳトランジスタの差動入力段を有する誤差増幅器である。
【００４６】
位相補償回路１３０は、第一端子Ｎ３がＰＭＯＳトランジスタ４０３のドレインに接続され、第二端子Ｎ４がＮＭＯＳトランジスタ４２２のゲート及びドレインに接続される。
【００４７】
図４のボルテージレギュレータ１０の基本的な動作は、図１のボルテージレギュレータ１０と同様なので、説明は省略する。
【００４８】
次に、誤差増幅器４００の位相補償について説明する。
ここでは、誤差増幅器４００の出力端子Ｎ１で帰還ループを切断した場合に出力トランジスタ５を介して出力端子Ｎ１に信号を帰還する経路を第一の帰還ループとする。また、誤差増幅器４００内の電流調整回路４２０のＰＭＯＳトランジスタ４２３、及び、４２１を介して出力端子Ｎ１に信号を帰還する経路を第二の帰還ループとする。
【００４９】
第二の帰還ループの開放時、出力端子Ｎ１の電圧が上昇する位相の入力に対して、ＰＭＯＳトランジスタ４２３の出力する第二のバイアス電流Ｉ2は小さくなる。この時、ＰＭＯＳトランジスタ４０２、ＮＭＯＳトランジスタ４０４、４０６、ＰＭＯＳトランジスタ４０８を介してＰＭＯＳトランジスタ４０９が出力するソース電流は小さくなり、出力端子Ｎ１の電圧が低下する。このように、誤差増幅器４００のソース出力を介す第二の帰還ループは負帰還となっている。
【００５０】
一方、出力端子Ｎ１の電圧が上昇する位相の入力に対して、ＰＭＯＳトランジスタ４０３のドレイン電流は小さくなる。また、ＰＭＯＳトランジスタ４２１の出力するセンス電流ＩSも減少し、ＮＭＯＳトランジスタ４２２のゲート電圧は低下する。この時、位相補償回路１３０のカットオフ周波数以上の周波数においては、コンデンサ１３２を介してＮＭＯＳトランジスタ４２２のゲート電圧とＮＭＯＳトランジスタ１３３のゲート電圧が同位相で変化することから、ＮＭＯＳトランジスタ１３３のゲート電圧も低下し、ＮＭＯＳトランジスタ１３３のドレイン電流が小さくなる。よって、ＰＭＯＳトランジスタ４０３のドレイン電流の減少とＮＭＯＳトランジスタ１３３のドレイン電流の減少が相殺し、ＮＭＯＳトランジスタ４０７のゲート電圧の低下は抑制されるか、若しくは、上昇する。その結果、ＮＭＯＳトランジスタ４０７が出力するシンク電流の減少はソース電流より小さいか、若しくは、シンク電流が増加するため、出力端子Ｎ１の電圧は低下する方向となる。このように誤差増幅器４００のシンク出力を介す第二の帰還ループも負帰還となる。
【００５１】
ここでは、出力端子Ｎ１の電圧が上昇する位相の入力について説明したが、出力端子Ｎ１の電圧が低下する位相の入力に対しても、同様のことが言える。
【００５２】
かかる構成において、位相補償回路１３０が有効となるカットオフ周波数ｆCC3は、小信号解析により近似的に下式（３）で与えられる。
【数３】
2019160010.tif 000005
ここで、Ｒ1は抵抗１３１の抵抗値、Ｃ1はコンデンサ１３２の容量値、ｇm133はＮＭＯＳトランジスタ１３３のトランスコンダクタンス、ｇm405はＮＭＯＳトランジスタ４０５のトランスコンダクタンスである。
【００５３】
また、一般的な設計において、ソース出力回路の主要極はＰＭＯＳトランジスタ４０９のゲート・ドレイン間のミラー効果によりＰＭＯＳトランジスタ４０９のゲートの極となる。よって、ＰＭＯＳトランジスタ４０９のゲートの極周波数よりもｆCC3を低周波数に設定することが望ましい。
【００５４】
以上説明したように、図４に示すような誤差増幅回路４００で構成されたボルテージレギュレータ１０は、位相補償回路１３０を備えることによって、第一の実施形態のボルテージレギュレータ１０と同様の効果を得ることが可能となる。
【００５５】
図５は、位相補償回路の他の例を示す回路図である。なお、図１に示すボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００５６】
位相補償回路５３０は、ＰＭＯＳトランジスタ５３１と、コンデンサ５３２と、ＮＭＯＳトランジスタ５３３と、を備えている。
【００５７】
ＰＭＯＳトランジスタ５３１は、ソースが入力端子２に接続され、ゲートとドレインがコンデンサ５３２の一方の端子に接続される。コンデンサ５３２は、他方の端子が位相補償回路５３０の第一端子Ｎ３に接続される。ＮＭＯＳトランジスタ５３３は、ドレインがコンデンサ５３２の一方の端子に接続され、ゲートが位相補償回路５３０の第二端子Ｎ４に接続され、ソースが基準端子４に接続される。
【００５８】
位相補償回路５３０の具体的な動作について以下に説明する。
誤差増幅回路１００の出力端子Ｎ１の電圧が低下し、センス電流ＩSが増加すると、電流調整回路１２０は第二のバイアス電流Ｉ2を増加させるので、ＮＭＯＳトランジスタ１０４とＰＭＯＳトランジスタ１０４を介してＰＭＯＳトランジスタ１０６の電流が増加する。
【００５９】
一方、センス電流ＩSが増加すると、ＮＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ５３３のゲート電圧が高くなり、ＮＭＯＳトランジスタ５３３のドレイン電流が増加する。従って、ＮＭＯＳトランジスタ５３３のドレイン電圧が低下するので、コンデンサ５３２は、第一端子Ｎ３からＮＭＯＳトランジスタ５３３のドレインに電流が流れる。
【００６０】
従って、ＰＭＯＳトランジスタ１０６の電流の増加は、コンデンサ５３２の電流が相殺するので、ＮＭＯＳトランジスタ１０９のゲート電圧の上昇は抑制されるか、若しくは、低下する。その結果、ＮＭＯＳトランジスタ１０９が出力するシンク電流の増加はソース電流より小さいか、若しくは、シンク電流が減少する。即ち、誤差増幅器の第二の帰還ループは負帰還となる。
【００６１】
以上説明したように、位相補償回路５３０は、位相補償回路１３０と同様の効果を得ることが出来る。
【００６２】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更や組み合わせが可能であることは言うまでもない。
【００６３】
例えば、位相補償回路１３０は、ゲインを調整するためにコンデンサ１３２と直列に抵抗を接続するように構成することも可能である。更には、位相補償回路１３０は、実施形態に説明した機能を有すれば、この構成に限定されることはない。また例えば、誤差増幅器の第一のバイアス電流を流すトランジスタと第二のバイアス電流を流すトランジスタを並列に接続せずに、第一のバイアス電流と第二のバイアス電流を加算した電流を流すカレントミラー回路を設け、加算したバイアス電流を誤差増幅器の差動対に流す構成としてもよい。
【符号の説明】
【００６４】
１  基準電圧回路
２  入力端子
３  出力端子
４  基準端子
５  出力トランジスタ
１００、２００、３００、４００  誤差増幅器
１２０、４２０  電流調整回路
１３０、５３０  位相補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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