(57)【要約】【課題】規格外の高い電圧から負荷を保護するメモリシステムを提供すること。【解決手段】実施形態によれば、メモリシステムは、スイッチ部と検出制御部とを具備する。スイッチ部は、負荷に対する第１電源の供給を遮断するためのスイッチである。検出制御部は、負荷の定格電圧よりも低い電圧の第２電源の供給によって動作し、第１電源の異常を検出してスイッチ部を制御する。【選択図】図６
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【特許請求の範囲】
【請求項１】
負荷に対する第１電源の供給を遮断するスイッチ部と、
前記第１電源が所定の電圧よりも高いことを検出し、検出の結果に応じて前記スイッチ部を制御する検出制御部と、
を具備し、
前記検出制御部は、前記第１電源を分圧した電圧を検出信号として用いるメモリシステム。
【請求項２】
前記第１電源を用いて第２電源を生成する電源部をさらに具備し、
前記検出制御部は、前記第２電源によって動作する、請求項１に記載のメモリシステム。
【請求項３】
前記検出制御部は、前記負荷の定格電圧より低い電圧であっても動作する請求項１または２に記載のメモリシステム。
【請求項４】
前記検出制御部は、前記検出信号の電圧の値が閾値を超える場合、前記負荷に対する前記第１電源の供給を遮断するように前記スイッチ部を制御する請求項３に記載のメモリシステム。
【請求項５】
前記第１電源の電圧値が異常であると判断し得る値に達した際の前記検出信号の電圧値が、前記閾値と対応する、請求項４に記載のメモリシステム。
【請求項６】
前記検出制御部は、前記検出信号の電圧の値が前記閾値を超えた場合に出力を反転させるゲートを具備する請求項４または５に記載のメモリシステム。
【請求項７】
前記スイッチ部は、
前記ゲートの出力に応じてオン／オフが制御されるＰ型ＭＯＳ−ＦＥＴを具備する請求項６に記載のメモリシステム。
【請求項８】
前記負荷は、前記第１電源を用いて前記メモリシステム内の各コンポーネントの動作用電力を生成する電源回路を含む請求項１に記載のメモリシステム。
【請求項９】
前記電源部は、少なくとも定電圧素子と抵抗とを含んで構成される定電圧化を行うための回路によって前記第２電源を生成する請求項２に記載のメモリシステム。
【請求項１０】
前記検出制御部は、前記第１電源を分圧して前記検出信号を生成するための抵抗を具備する請求項３に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
たとえばＳＳＤ（Solid State Drive）などのメモリシステムにおいては、入力電源を受ける電源回路に入力過電圧保護回路が組み込まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１４／０１８１５６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、規格外の高い電圧から負荷を保護するメモリシステムを提供することである。
【課題を解決するための手段】
【０００５】
実施形態によれば、メモリシステムは、スイッチ部と検出制御部とを具備する。スイッチ部は、負荷に対する第１電源の供給を遮断するためのスイッチである。検出制御部は、第１電源が所定の電圧よりも高いことを検出し、検出の結果に応じてスイッチ部を制御する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態のメモリシステムの構成の一例を示す図。
【図２】第１の実施形態の電源制御回路の構成の一例を概略的に示すブロック図。
【図３】第１の実施形態の電源制御回路のより詳細な構成を示す図。
【図４】第１の実施形態の電源制御回路のより詳細な他の構成を示す図。
【図５】実施形態のメモリシステムにおける（Ａ）正常時の電源波形の一例と（Ｂ）過電圧時の電源波形の一例とを示す図。
【図６】第２の実施形態の電源制御回路の構成の一例を概略的に示すブロック図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、繰り返しの説明を省略する場合がある。
図１は、本発明の第１の実施形態にかかるメモリシステム１の構成の一例を示す図である。ここでは、メモリシステム１が、ホスト装置２のメインストレージとして利用されるＳＳＤとして実現されているものと想定する。メモリシステム１は、ＳＳＤに限らず、たとえばハイブリッドディスクドライブなど他の様々な種類のストレージとして実現され得る。メモリシステム１は、ホスト装置２に内蔵されるものであってもよいし、ホスト装置２に外部接続されるものであってもよい。また、以下に説明する本実施形態の手法は、ＳＳＤなどのストレージに限らず、様々な電子機器において適用され得る。
【０００８】
ホスト装置２は、ＰＣ（Personal Computer）やサーバなどの情報処理装置である。メモリシステム１とホスト装置２とを相互接続するためのインタフェースとしては、たとえば、ＰＣＩ Express（ＰＣＩｅ）（登録商標）を使用することができる。
【０００９】
図１に示すように、メモリシステム１は、コントローラ１１、揮発性メモリ１２、不揮発性メモリ１３、コネクタ１４、電源回路１５および電源制御回路１６を有している。
コントローラ１１は、ホスト装置２からのライト／リードコマンドを受け付け、揮発性メモリ１２をキャッシュとして使用しながら、ホスト装置２から転送されるデータの不揮発性メモリ１３への書き込み、ホスト装置２から要求されたデータの不揮発性メモリ１３からの読み出しを行う処理回路である。コントローラ１１は、たとえばＣＰＵ（Central Processing Unit）を内蔵するＳｏＣ（System on Chip）である。不揮発性メモリ１３の所定の領域には、メモリシステム１に目的の動作を行わせるためのプログラムが格納されている。このプログラムは、たとえばメモリシステム１の起動時などに、その一部または全部が揮発性メモリ１２にロードされ、コントローラ１１内のＣＰＵによって実行される。
【００１０】
揮発性メモリ１２は、たとえばＤＲＡＭ（Dynamic RAM[Random Access Memory]）である。また、不揮発性メモリ１３は、たとえばＮＡＮＤ型のフラッシュメモリである。ここでは、メモリシステム１が揮発性メモリ１２を有することを想定するが、揮発性メモリ１２を有しない構成も想定し得る。たとえば、揮発性メモリ１２に相当するストレージがコントローラ１１に内蔵される構成も想定し得る。
【００１１】
コネクタ１４は、たとえばＰＣＩｅ（登録商標）規格に準拠した形状を有する、ホスト装置２とメモリシステム１とを接続するための連結ユニットである。ホスト装置２からのリードコマンド、ライトコマンドおよびユーザデータなどが当該コネクタ１４経由でコントローラ１１に転送される。また、不揮発性メモリ１３から読み出されたユーザデータやコントローラ１１からの応答などが当該コネクタ１４経由でホスト装置２へ転送される。
【００１２】
電源回路１５は、たとえば、コントローラ１１の制御の下、メモリシステム１内の各コンポーネント（コントローラ１１、揮発性メモリ１２および不揮発性メモリ１３）への電源供給を行うＰＭＩＣ（Power Management IC）である。電源回路１５は、コネクタ１４および電源制御回路１６を介してホスト装置２に接続され、ホスト装置２から電力供給を受ける。電源回路１５は、図１に示す電源ラインにより、コントローラ１１、揮発性メモリ１２および不揮発性メモリ１３と接続されており、ホスト装置２から供給された電力を、コントローラ１１、揮発性メモリ１２および不揮発性メモリ１３に供給することができる。
【００１３】
電源制御回路１６は、コネクタ１４と電源回路１５との間に介在させて設けられる。電源制御回路１６は、電源回路１５を含むメモリシステム１の定格電圧を著しく超えた電圧が印加される異常事態に備えて設けられる、過電圧対応用の制御回路である。異常事態が起きる原因としては、たとえば、ホスト装置２側でのＡＣアダプタの差し間違いがある。電源回路の定格電圧を著しく超える電圧が印加されると、電源回路は破壊されてしまうため、当該電源回路に組み込まれる入力過電圧保護回路は動作しなくなってしまう。その結果、負荷である電子回路を保護することができなくなってしまう。
電源制御回路１６は、負荷である電子回路、より詳しくは、電源回路１５およびメモリシステム１内の各コンポーネント（コントローラ１１、揮発性メモリ１２および不揮発性メモリ１３）を保護するように、コネクタ１４から電源回路１５へ至る電源ラインを適応的に遮断する。本実施形態のメモリシステム１は、この電源制御回路１６を備えることによって、規格外の高い電圧から負荷を保護するものであり、以下、この電源制御回路１６について詳述する。
【００１４】
図２は、本発明の第１の実施形態にかかる電源制御回路１６の構成の一例を概略的に示すブロック図である。
図２に示すように、本実施形態にかかる電源制御回路１６は、大きく分けて、スイッチ部（Switch）１６１と、検出制御部（Logic）１６２と、電源部（Regulator）１６３とで構成される。
【００１５】
スイッチ部１６１は、ホスト装置２から（コネクタ１４を介して）入力される電源（第１電源、入力電源ａ１）に対するオン／オフ状態を切り替える。スイッチ部１６１は、通常、オンの状態にある。スイッチ部１６１は、入力電源ａ１が所定の電圧よりも高い場合、検出制御部１６２から受ける制御出力ａ４によってオフの状態に移行する。スイッチ部１６１は、入力電源ａ１の電圧が電源回路１５およびメモリシステム１内の各コンポーネントの最大定格電圧を超える場合、入力電源ａ１の電圧が電源回路１５およびメモリシステム１内の各コンポーネントが破壊される値に到達する前に、負荷に対する電源ラインを遮断する。
【００１６】
検出制御部１６２は、ホスト装置２から入力される電源の異常（所定の電圧よりも高いこと）を検出するために、ホスト装置２から入力される電源を分圧した電圧が閾値を超えたことを検出する。検出制御部１６２は、検出の結果に応じてスイッチ部を制御する。検出制御部１６２は、入力電源ａ１を抵抗（第１抵抗Ｒ２、第２抵抗Ｒ３）で分圧した電圧を検出信号（検出入力ａ３）として受け取る。検出制御部１６２は、検出入力ａ３に基づき、入力電源の電圧が電源回路１５およびメモリシステム１内の各コンポーネントが破壊される値に到達する前に、スイッチ部１６１向けの出力（制御出力ａ４）を反転させる。検出入力ａ３と比較される、制御出力ａ４を反転させる基準値となる閾値は、入力電源ａ１の電圧値が異常であると判断し得る値に達した際の前記検出信号の電圧値と対応するように設定される。
ここで、検出制御部１６２に入力される検出入力ａ３は、入力電源ａ１が抵抗で分圧された電圧である。このため、抵抗Ｒ２，Ｒ３の抵抗値を調整することによって、入力電源ａ１の電圧がメモリシステム１の定格電圧を大幅に超えた場合であっても、検出入力ａ３の電圧が一定の範囲内に収まるように調整することができる。
【００１７】
検出制御部１６２は、メモリシステム１の定格電圧より低い電圧であっても動作する低電圧動作ゲートである。検出制御部１６２は、電源回路１５およびメモリシステム１内の各コンポーネントが動作を開始する前に機能する必要がある。このため、検出制御部１６２に電源供給する電源部１６３は、メモリシステム１の定格電圧より低い電圧であっても動作し、かつ、メモリシステム１の定格電圧を大幅に超える電圧でも壊れることがないように構成される。電源部１６３についてはさらに詳細な構成を後述する。
【００１８】
次に、図３および図４を参照して、電源制御回路１６の動作を説明する。図３は、本発明の第１の実施形態にかかる電源制御回路１６のより詳細な構成を示す図である。図４は、本発明の第１の実施形態にかかる電源制御回路１６のより詳細な他の構成を示す図である。
図３中、入力電源ａ１は、コネクタ１４経由でホスト装置２側から供給される電源（第１電源）である。入力電源ａ１は、メモリシステム１の定格電圧（たとえば＋３．３Ｖ）が供給されることが予定される。また、制御回路電源ａ２は、電源部１６３によって入力電源ａ１を用いて生成される電源（第２電源）であって、検出制御部１６２の動作用として利用される電源である。制御回路電源ａ２は、メモリシステム１の定格電圧よりも低い電圧に設定される。
【００１９】
電源部（Regulator）１６３は、ホスト装置２から入力される電源を用いて検出制御部１６２の動作用の電源（第２電源、制御回路電源ａ２）を生成する。電源部１６３は、定電圧回路を備える。定電圧回路は、たとえば、図３に示すように、ＮＰＮトランジスタＱ３と、定電圧素子（ツェナーダイオード）Ｄ１と、抵抗Ｒ１とで構成される。定電圧回路は、ほかにも、図４に示すように、定電圧素子Ｄ２と、抵抗Ｒ７とで構成され得る。
電源部１６３は、入力電源ａ１について、２Ｖ程度となる定電圧化を行い、制御回路電源ａ２として出力する。すなわち、電源部１６３は、制御回路電源ａ２を生成する。また、電源部１６３は、簡単な構成の回路で、２Ｖ程度となる定電圧化を行うので、入力電源ａ１の電圧がメモリシステム１の定格電圧を大幅に超えても破壊されることがない。
【００２０】
検出制御部１６２は、インバータＧ１および抵抗Ｒ２，Ｒ３を備える。インバータＧ１に入力される検出入力ａ３の電圧は、入力電源ａ１を抵抗Ｒ２，Ｒ３で分圧した電圧である。たとえば、抵抗Ｒ２が４７ｋΩ、抵抗Ｒ３が１０ｋΩの場合、供給電圧が１０Ｖだと検出入力ａ３は１．７５Ｖとなる。インバータＧ１の出力（制御出力ａ４）は、入力電源ａ１がメモリシステム１の各コンポーネントを破壊するような電圧に到達する前に、反転（Ｈ→Ｌ）するように設定される。すなわち、検出制御部１６２は、検出入力ａ３の電圧値が閾値を超えると、インバータＧ１において制御出力ａ４の反転（Ｈ→Ｌ）を行う。
【００２１】
スイッチ部１６１は、たとえば、ＦＥＴＱ１および制御トランジスタＱ２を備える。さらにスイッチ部１６１は、抵抗（Ｒ４，Ｒ５，Ｒ６）を備える。ＦＥＴＱ１は、たとえばＰ型ＭＯＳ−ＦＥＴで構成される。制御トランジスタＱ２は、インバータＧ１の出力（制御出力ａ４）を（抵抗Ｒ４を介して）受け取り、それに応じてオン／オフ状態を切り替える。スイッチ部１６１は、第１電源（入力電源ａ１）に対するオン／オフ状態の切り替えを、制御トランジスタＱ２を介して行う。
制御トランジスタＱ２は、たとえば、ＮＰＮトランジスタで構成される。制御トランジスタＱ２がＮＰＮトランジスタである場合、制御出力ａ４がＨの時、制御トランジスタＱ２はオンの状態である。また、制御トランジスタＱ２がＮＰＮトランジスタである場合、制御出力ａ４がＬの時、制御トランジスタＱ２はオフの状態である。
また、制御トランジスタＱ２は、ＮＰＮトランジスタの代わりに、たとえば、Ｎ型ＭＯＳ−ＦＥＴでも構成され得る。制御トランジスタＱ２がＮ型ＭＯＳ−ＦＥＴである場合、制御出力ａ４がＨの時、制御トランジスタＱ２はオンの状態である。また、制御トランジスタＱ２がＮ型ＭＯＳ−ＦＥＴである場合、制御出力ａ４がＬの時、制御トランジスタＱ２はオフの状態である。
制御トランジスタＱ２がオンの場合、抵抗Ｒ６は接地され、ＦＥＴＱ１のゲート電圧がソースより下がるため、ソース−ドレイン間がオンとなる。これにより、入力電源ａ１が供給電源ａ５として後段の電源回路１５へ供給される。これが、スイッチ部１６１がオンの状態である。
制御トランジスタＱ２がオフの場合、抵抗Ｒ６は接地されないため、ＦＥＴＱ１のゲートとソースとが同電位となり、ソース−ドレイン間は遮断される。これにより、入力電源ａ１は後段の電源回路１５へ供給されない。つまり、供給電源ａ５の電源回路１５への供給は遮断される。これが、スイッチ部１６１がオフの状態である。
【００２２】
また、スイッチ部１６１は、その他の構成として、ＦＥＴＱ１や制御トランジスタＱ２の代わりに、その他のスイッチ機構を備えていてもよい。この、その他のスイッチ機構により、スイッチ部１６１は、インバータＧ１の出力（制御出力ａ４）を受け取り、それに応じて第１電源（入力電源ａ１）に対するオン／オフ状態を切り替える。
【００２３】
図５は、本発明の第１の実施形態のメモリシステムにおける（Ａ）正常時の電源波形の一例と（Ｂ）過電圧時の電源波形の一例とを示す図である。縦軸は電圧、横軸は時間を示している。縦軸のｖ１は検出制御部１６２が動作可能となる電圧である、ｖ２はメモリシステムの定格電圧である。横軸のｔ１からｔ６は時刻である。
正常時とは、たとえばメモリシステム１が定格電圧３．３Ｖ±５％のM.2タイプのＳＳＤである場合に、入力電源ａ１として定格電圧の範囲内である＋３．３Ｖが供給されることであり、また同様に、たとえばメモリシステム１が2.5inchタイプのＳＳＤである場合、入力電源ａ１として定格電圧の範囲内である＋５Ｖが供給されることである。一方、過電圧時とは、たとえばメモリシステム１が定格電圧３．３Ｖ±５％の前者のタイプのＳＳＤである場合に入力電源ａ１として定格電圧の範囲外である＋５Ｖが供給されたり、また同様に、たとえばメモリシステム１が後者のタイプのＳＳＤである場合に入力電源ａ１として定格電圧の範囲外である＋１２Ｖが供給されたりすることである。
【００２４】
図５（Ａ）に示されるように、正常時、供給が開始されてから入力電源ａ１の電圧値が上昇するとともに、若干遅れて、入力電源ａ１を用いて生成される制御回路電源ａ２の電圧値も上昇する（ｔ１−ｔ３）。検出入力ａ３（０−ｔ４）、制御出力ａ４（ｔ１−ｔ３）、供給電源ａ５（ｔ２−ｔ４）も、入力電源ａ１の電圧値の上昇とともに、その電圧値が上昇する。また、入力電源ａ１の電圧値がメモリシステム１の定格電圧（ｖ２）まで上昇するまでの間、スイッチ部１６１はオンの状態である（ｔ２−ｔ４）。
【００２５】
入力電源ａ１の電圧値がメモリシステム１の定格電圧（ｖ２）まで上昇する前に、電源部１６３による制御回路電源ａ２の定電圧化は完了する（ｔ３）。これにより、検出制御部１６２の安定的な動作が開始される。つまり、検出制御部１６２は、電源回路１５およびメモリシステム１の各コンポーネント（コントローラ１１、揮発性メモリ１２および不揮発性メモリ１３）が動作を開始する前に機能する。検出制御部１６２は、入力電源ａ１を分圧した検出入力ａ３が閾値を超えていなければ、制御出力ａ４の反転（Ｈ→Ｌ）を行わない。
【００２６】
その後、制御回路電源ａ２の電圧値は、入力電源ａ１の電圧値が上昇を続けても、一定の値に保たれる（ｔ３−ｔ４）。入力電源ａ１の電圧値は、メモリシステム１の定格電圧（ｖ２）まで上昇すると、その値で安定する（ｔ４）。そのため、入力電源ａ１を分圧した検出入力ａ３が閾値を超えることはなく、検出制御部１６２は、制御信号ａ４の反転（Ｈ→Ｌ）を行わない。よって、スイッチ部１６１はオンの状態に保たれる。その結果、供給電源ａ５の電源回路１５への供給は維持される。
【００２７】
図５（Ｂ）に示されるように、過電圧時も正常時と同様に、供給が開始されてから入力電源ａ１の電圧値が上昇するとともに、若干遅れて、入力電源ａ１を用いて生成される制御回路電源ａ２の電圧値も上昇する（ｔ１−ｔ３）。検出入力ａ３（０−ｔ４）、制御出力ａ４（ｔ１−ｔ３）、供給電源ａ５（ｔ２−ｔ４）も、入力電源ａ１の電圧値の上昇とともに、その電圧値が上昇する。また、入力電源ａ１の電圧値がメモリシステム１の定格電圧（ｖ２）まで上昇するまでの間、スイッチ部１６１はオンの状態である（ｔ２−ｔ４）。
【００２８】
また、過電圧時も正常時と同様に、入力電源ａ１の電圧値がメモリシステム１の定格電圧（ｖ２）まで上昇する前に、電源部１６３による制御回路電源ａ２の定電圧化は完了する（ｔ３）。
その後、制御回路電源ａ２の電圧値は、入力電源ａ１の電圧値が上昇を続けても、一定の値に保たれる（ｔ３−ｔ４）。
【００２９】
一方、過電圧時は正常時と異なり、入力電源ａ１の電圧値は、メモリシステム１の定格電圧（ｖ２）まで上昇してもそのまま上昇が続く（ｔ４−ｔ６）。つまり、入力電源ａ１が分圧された電圧である検出入力ａ３の電圧値も上昇が続く（ｔ４−ｔ６）。検出制御部１６２は、検出入力ａ３の電圧値が閾値を超えると（ｔ５）、制御出力ａ４の反転（Ｈ→Ｌ）を行う。よって、スイッチ部１６１はオフの状態に移行する。その結果、供給電源ａ５の電源回路１５への供給は遮断される。
【００３０】
供給電源ａ５の供給を遮断することで、電源回路１５が破壊されるような当該電源回路１５の定格電圧を著しく超える電圧が、当該電源回路１５へ印加されることを防止できる。すなわち、規格外の高い電圧から負荷を保護することができる。
さらには、図５（Ａ）および（Ｂ）に示されるように、検出制御部１６２は、メモリシステム１の定格電圧（ｖ２）より低い電圧（ｖ１）で動作するので、入力電源ａ１がメモリシステム１の定格電圧（ｖ２）に到達する前にスイッチ部１６１の制御を開始することができる（ｔ２）。
【００３１】
また、図３に示されるように、入力電源ａ１は検出制御部１６２において分圧され、検出制御部１６２が備えるインバータＧ１に検出入力ａ３として入力される。このため、入力電源の電圧がメモリシステム１の定格電圧を大幅に超えた場合であっても、検出制御部１６２が破壊されることがないように、検出制御部１６２を調整することができる。
また、前述したとおり、電源部１６３が、メモリシステム１の定格電圧を大幅に超える電圧でも壊れることがないように構成されており、かつ、検出制御部１６２は、このように構成される電源部１６３が生成する電源および入力電源ａ１を分圧した検出入力ａ３で動作する。このため、入力電源ａ１の電圧値がたとえばメモリシステム１の定格電圧を大幅に超えても、電源面において、検出制御部１６２の動作に支障が出ることがない。
このように、本発明の実施形態のメモリシステム１は、規格外の高い電圧から負荷を保護する。
【００３２】
図６は、本発明の第２の実施形態にかかる電源制御回路１６の構成の一例を概略的に示すブロック図である。
図６に示すように、本実施形態にかかる電源制御回路１６は、大きく分けて、スイッチ部（Switch）１６１と、検出制御部（Logic）１６２とで構成される。第２の実施形態は、検出制御部１６２が、電源制御回路１６の外部から供給される他の電源によって動作する点で、第１の実施形態と異なる。またこれに伴い、本発明の第２の実施形態には電源部１６３が存在しない。
このような構成により、本発明の第２の実施形態においては、入力電源ａ１の電圧値がたとえばメモリシステム１の定格電圧を大幅に超えても、他の電源および入力電源ａ１を分圧した検出入力ａ３によって動作する検出制御部１６２の動作には支障がない。その余の点は第１の実施形態と同様である。
【００３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例示であり、発明の範囲はそれらに限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３４】
１…メモリシステム、２…ホスト装置、１１…コントローラ、１２…揮発性メモリ、１３…不揮発性メモリ、１４…コネクタ、１５…電源回路、１６…電源制御回路、１６１…スイッチ部、１６２…検出制御部、１６３…電源部、ａ１…入力電源、ａ２…制御回路電源、ａ３…検出入力、ａ４…制御出力、ａ５…供給電源、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７…抵抗、Ｑ１…ＦＥＴ、Ｑ２…制御トランジスタ、Ｑ３…ＮＰＮトランジスタ、Ｄ１，Ｄ２…定電圧素子、Ｇ１…インバータ、ｖ１…検出制御部が動作可能となる電圧、ｖ２…メモリシステムの定格電圧、ｔ１…制御回路電源の電圧値が上昇し始める時刻、ｔ２…検出制御部が動作を開始する時刻、ｔ３…電源部による制御回路電源の定電圧化が完了する時刻、ｔ４…入力電源の電圧値がメモリシステムの定格電圧まで上昇する時刻、ｔ５…検出入力の電圧値が閾値を超えてスイッチ部がオフの状態に移行する時刻、ｔ６…入力電源の電圧値が上昇を終える時刻。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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