(57)【要約】【課題】高耐圧と高強度の両立が可能な半導体装置を提供すること。【解決手段】半導体装置は、絶縁体を介して積層された複数の導電層７０を有する積層体１００と、前記積層体内を前記積層体の積層方向に延びる柱状部ＣＬと、前記積層体内を前記積層方向に延びる第１空隙ＳＴと、を備えている。前記絶縁体は、前記柱状部の側面の周囲に設けられた絶縁層７２と、前記絶縁層と前記第１空隙との間に設けられ、前記第１空隙に通じる第２空隙４０と、を有する。前記絶縁層は、前記第２空隙に隣接する端に凸部７２ａをもつ。【選択図】図４
2019050330.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の導電層を有する積層体と、
前記積層体内を前記積層体の積層方向に延びる柱状部と、
前記積層体内を前記積層方向に延びる第１空隙と、
を備え、
前記絶縁体は、
前記柱状部の側面の周囲に設けられた絶縁層と、
前記絶縁層と前記第１空隙との間に設けられ、前記第１空隙に通じる第２空隙と、
を有し、
前記絶縁層は、前記第２空隙に隣接する端に凸部をもつ半導体装置。
【請求項２】
前記積層体は、前記導電層と前記絶縁層との間に設けられた中間膜を有する請求項１記載の半導体装置。
【請求項３】
前記導電層は、タングステン層であり、
前記絶縁層は、シリコン酸化層であり、
前記中間膜は、窒化チタン膜、金属酸化膜、または、前記絶縁層よりも不純物を高濃度に含むシリコン酸化膜である請求項２記載の半導体装置。
【請求項４】
絶縁体を介して積層された複数の導電層を有する積層体と、
前記積層体内を前記積層体の積層方向に延びる柱状部と、
前記積層体内を前記積層方向に延びる第１空隙と、
を備え、
前記絶縁体は、
前記柱状部の側面の周囲に設けられ、不純物を含む絶縁層と、
前記絶縁層と前記第１空隙との間に設けられ、前記第１空隙に通じる第２空隙と、
を有し、
前記絶縁層は、前記絶縁層の厚さ方向に前記不純物の濃度差をもつ半導体装置。
【請求項５】
前記絶縁層は、前記第２空隙に隣接する端に、前記積層方向に対して傾斜した面をもつ請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
基板上に複数の導電層を積層した構造の３次元メモリデバイスにおいて、上下で隣接する導電層の間を空隙にする構造が提案されているが、機械的強度の低下が懸念され得る。そこで、上下で隣接する導電層の間に絶縁層を残しつつ、それら導電層間領域の一部を空隙にする構造が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／００６９６５２号明細書
【特許文献２】米国特許第８９１２５９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高耐圧と高強度の両立が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、絶縁体を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる柱状部と、前記積層体内を前記積層方向に延びる第１空隙と、を備えている。前記絶縁体は、前記柱状部の側面の周囲に設けられた絶縁層と、前記絶縁層と前記第１空隙との間に設けられ、前記第１空隙に通じる第２空隙と、を有する。前記絶縁層は、前記第２空隙に隣接する端に凸部をもつ。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の平面レイアウトを示す模式図。
【図３】図２におけるＡ−Ａ断面図。
【図４】図３におけるＡ部の拡大図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体装置の模式断面図。
【図１９】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。  
図２は、実施形態のメモリセルアレイ１における絶縁層７２が設けられたレイヤーの平面レイアウトを示す模式図である。  
図３は、図２におけるＡ−Ａ断面図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図のＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図１のＸ方向、Ｙ方向、およびＺ方向に対応する。
【００１１】
メモリセルアレイ１は、基板１０と、基板１０上に設けられたソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１２】
基板１０は、例えばシリコン基板である。ソース層ＳＬは、不純物がドープされた半導体層を有し、さらに金属を含む層を有することもできる。基板１０とソース層ＳＬとの間に絶縁層が設けられてもよい。
【００１３】
積層体１００にはスリット（第１空隙）ＳＴが形成されている。スリットＳＴは、積層方向（Ｚ方向）に延び、ソース層ＳＬに達する。さらに、スリットＳＴはＸ方向に延び、積層体１００をＹ方向に複数のブロック２００に分離している。
【００１４】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。図２に示すように、スリットＳＴによって区切られた１つのブロック２００において複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
【００１５】
複数のビット線ＢＬは、図１に示すようにＹ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端部は、コンタクトＣｂを介してビット線ＢＬに接続されている。
【００１６】
図３に示すように、積層体１００がソース層ＳＬ上に設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の導電層７０を有する。
【００１７】
導電層７０は例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。
【００１８】
複数の導電層７０が、絶縁体を介してＺ方向に積層されている。導電層７０間の絶縁体は、絶縁層７２と、空隙（第２空隙）４０とを有する。絶縁体（絶縁層７２および空隙４０）は、ソース層ＳＬと、最下層の導電層７０との間にも設けられている。
【００１９】
絶縁膜４２が最上層の導電層７０上に設けられ、絶縁膜４３が絶縁膜４２上に設けられている。絶縁膜４３は、柱状部ＣＬの上端を覆っている。柱状部ＣＬは、複数の導電層７０および複数の絶縁層７２を貫通して、ソース層ＳＬに達する。
【００２０】
図４は、図３におけるＡ部の拡大図である。
【００２１】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
【００２２】
半導体ボディ２０は例えばシリコン膜であり、半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図１に示すコンタクトＣｂを介してビット線ＢＬに接続している。
【００２３】
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。導電層７０と半導体ボディ２０との間に、導電層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２４】
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
【００２５】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２７】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００２８】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００２９】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００３０】
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、例えばシリコン酸化膜と金属酸化膜との積層膜であってもよい。その積層膜において、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と導電層７０との間に設けられる。
【００３１】
図１に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
【００３２】
複数の導電層７０のうち少なくとも最上層の導電層７０はドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能することが可能であり、少なくとも最下層の導電層７０はソース側選択トランジスタＳＴＳのコントロールゲートとして機能することが可能である。
【００３３】
複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３４】
図２、３に示すように、絶縁層７２は、複数の柱状部ＣＬの側面の周囲に設けられ、複数の柱状部ＣＬの側面を囲んでいる。導電層７０間および導電層７０とソース層ＳＬとの間の空隙４０は、絶縁層７２とスリットＳＴとの間に設けられている。空隙４０は、スリットＳＴに通じている。
【００３５】
図４に示すように、積層体１００はさらに中間膜８１を有する。中間膜８１は、導電層７０と絶縁層７２との間、および柱状部ＣＬの側面と導電層７０との間に設けられている。
【００３６】
中間膜８１のスリットＳＴ側の端は、導電層７０のスリットＳＴ側の端よりも後退し、導電層７０の上面の一部および下面の一部は中間膜８１で覆われずに、空隙４０に露出している。
【００３７】
絶縁層７２は、空隙４０に隣接する端に凸部７２ａをもつ。凸部７２ａの先端は、空隙４０に露出している。凸部７２ａの先端は、鋭角状に形成されている、または丸みを帯びている。
【００３８】
凸部７２ａの先端と絶縁層７２の上面（中間膜８１との界面）との間に斜面が形成され、凸部７２ａの先端と絶縁層７２の下面（中間膜８１との界面）との間に斜面が形成されている。ここで、斜面は、絶縁層７２の上面および下面に対して傾斜した面を言う。
【００３９】
図２に示すように、絶縁層７２の凸部７２ａは、１つのブロック２００に配置された複数の柱状部ＣＬのうちの最もスリットＳＴに近い柱状部ＣＬと、スリットＳＴとの間の領域に位置する。凸部７２ａの先端は、スリットＳＴに沿ってＸ方向に延びている。
【００４０】
例えば、導電層７０はタングステン層であり、絶縁層７２はシリコン酸化層であり、中間膜８１は窒化チタン膜である。または、中間膜８１は金属酸化膜（例えばアルミニウム酸化膜）である。または、中間膜８１は、絶縁層７２（シリコン酸化層）よりも不純物を高濃度に含むシリコン酸化膜である。
【００４１】
導電層７０間の空隙４０は、後述するように、絶縁層７２の一部をスリットＳＴを通じたエッチングによって除去することで形成される。
【００４２】
その後、図３に示すように、絶縁膜４３上に封止膜（絶縁膜）４８を形成し、その封止膜４８でスリットＳＴの上端を塞ぐ。封止膜４８の成膜方法として、例えば、ＣＶＤ（chemical vapor deposition）法などの比較的カバレッジに優れない成膜方法が選択される。このため、スリットＳＴ内には封止膜４８が埋め込まれない。
【００４３】
最上層の導電層７０よりも下方に、導電層７０間の空隙４０と通じる空隙（スリットＳＴ）が残された状態で、スリットＳＴの上端が閉塞される。空隙４０のスリットＳＴ側の開口は、封止膜４８によってカバーされない。
【００４４】
図３に示す例では、スリットＳＴは、最上層の導電層７０の上面よりも上方の絶縁膜４２、４３を貫通し、さらに封止膜４８内にも延びている。または、空隙４０のスリットＳＴ側の開口が封止膜４８でカバーされないように、封止膜４８の一部が、最上層の導電層７０の上面よりも上方のスリットＳＴ内に入り込んでもよい。
【００４５】
スリットＳＴをＹ方向に挟んで対向する導電層７０間の間隔ｄ１（スリットＳＴの幅）は、Ｚ方向で隣り合う導電層７０間の間隔ｄ２（空隙４０の高さ）よりも大きい。
【００４６】
実施形態の半導体装置によれば、積層方向で隣り合う導電層７０間領域の一部を空隙４０にすることで、導電層７０間の耐圧を高め且つ配線容量を低減できる。なおかつ、導電層７０間領域に絶縁層７２を残すことで、積層体１００の機械的強度を高くできる。
【００４７】
ここで比較例として、絶縁層７２における空隙４０に隣接する端面が、積層方向（Ｚ方向）に沿った垂直面である場合、導電層７０間における絶縁層７２の端面に沿った沿面距離は、導電層７０間の間隔となる。
【００４８】
メモリセル密度を高くするには導電層７０の積層数の増大が求められ、なおかつ積層体１００の加工を容易にする観点から積層体１００全体の厚さの増大は抑えることが望ましい。そのため、導電層７０の積層数の増大にともない、積層方向で隣り合う導電層７０の間隔の狭小化も求められ得る。
【００４９】
そのような導電層７０間の間隔の狭小化は、上記比較例の場合における導電層７０間における絶縁層７２の垂直端面に沿った沿面距離を短くし、その絶縁層７２の端面を通じたマイグレーションなどの導電層７０間の電流リークの可能性を高めてしまう。
【００５０】
これに対して、実施形態によれば、図４に示すように、絶縁層７２において空隙４０に隣接する端に凸部７２ａを形成することで、上記比較例の垂直端面の場合に比べて、導電層７０間における絶縁層７２の端面（凸部７２ａ表面）に沿った沿面距離を長くできる。導電層７０間における絶縁層７２の凸部７２ａ表面に沿った沿面距離を、積層方向で隣り合う導電層７０の間隔よりも長くできる。このような構造は、積層方向で隣り合う導電層７０間の耐圧を高める。
【００５１】
さらに、実施形態によれば、スリットＳＴは空隙化され、且つ空隙４０のスリットＳＴ側の端は膜で閉塞されていないため、その膜を通じた導電層７０間の電流リークを防ぐことができる。
【００５２】
また、図３に示す例では、スリットＳＴの上端が最上層の導電層７０の上面よりも上の絶縁膜４２、４３、および封止膜４８にまで延びている。スリットＳＴを挟んで対向する最上層の導電層７０間における、絶縁膜４２、４３、および封止膜４８の表面に沿った沿面距離は、スリットＳＴの幅ｄ１よりも大きい。このような構造は、スリットＳＴを挟んで対向する最上層の導電層７０間の電流リークを抑制する。
【００５３】
次に、図５〜図１５（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。
【００５４】
図５に示すように、ソース層ＳＬが基板１０上に形成され、複数の絶縁層７２と複数の犠牲層７１とを含む積層体１００がソース層ＳＬ上に形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
【００５５】
ソース層ＳＬの表面に絶縁層７２が形成され、その絶縁層７２の上に犠牲層７１が形成される。以降、絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返される。最上層の犠牲層７１上に絶縁膜４２が形成される。
【００５６】
図６に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、図示しないマスクを用いたＲＩＥ（reactive ion etching）で形成される。メモリホールＭＨは、積層体１００を貫通し、ソース層ＳＬに達する。
【００５７】
図７に示すように、メモリホールＭＨの側面および底面にコンフォーマルにメモリ膜３０が形成される。そのメモリ膜３０の内側には、図８に示すようにカバーシリコン膜２０ａがコンフォーマルに形成される。
【００５８】
その後、図９に示すように、積層体１００上にマスク層４５が形成され、ＲＩＥによって、メモリホールＭＨの底面に形成されたカバーシリコン膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバーシリコン膜２０ａで覆われて保護されている。メモリホールＭＨの側面に形成されたメモリ膜３０はＲＩＥのダメージを受けない。
【００５９】
マスク層４５を除去した後、図１０に示すように、メモリホールＭＨ内に半導体膜（シリコン膜）２０ｂが形成される。半導体膜２０ｂは、カバーシリコン膜２０ａの側面、およびソース層ＳＬが露出するメモリホールＭＨの底面に形成される。
【００６０】
カバーシリコン膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバーシリコン膜２０ａおよび半導体膜２０ｂは前述した半導体ボディ２０を構成する。
【００６１】
半導体膜２０ｂの内側には、図１１に示すように、コア膜５０が形成される。このようにして、メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む柱状部ＣＬが形成される。
【００６２】
図１１に示す絶縁膜４２上に堆積した膜は、ＣＭＰ（chemical mechanical polishing）またはエッチバックにより除去される。
【００６３】
その後、図１２に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は、柱状部ＣＬの上端を覆う。そして、図示しないマスクを用いたＲＩＥにより、絶縁膜４３、絶縁膜４２、複数の犠牲層７１、および複数の絶縁層７２を含む積層体１００に、複数のスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通し、ソース層ＳＬに達する。
【００６４】
次に、スリットＳＴを通じて供給されるエッチングガスまたはエッチング液により、犠牲層７１を除去する。例えば、燐酸を含む溶液によって、シリコン窒化層である犠牲層７１が除去される。犠牲層７１が除去され、図１３に示すように、積層方向で隣り合う絶縁層７２の間に空隙７３が形成される。空隙７３は、最上層の絶縁層７２と、絶縁膜４２との間にも形成される。
【００６５】
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、空隙７３が保たれる。
【００６６】
図１４（ａ）は、図１３に示す積層体１００におけるスリットＳＴ付近の一部分の拡大図である。絶縁層７２の間に空隙７３を形成した後、図１４（ｂ）に示すように、空隙７３の内壁に中間膜８１を形成する。
【００６７】
中間膜８１は、絶縁層７２の上面、下面、スリットＳＴ側の端面、および柱状部ＣＬの側面にコンフォーマルに形成される。中間膜８１として例えば窒化チタン膜がＣＶＤで形成され、成膜ガスはスリットＳＴを通じて空隙７３に供給される。
【００６８】
中間膜８１を形成した後、空隙７３内に、図１４（ｃ）に示すように導電層７０が形成される。導電層７０として例えばタングステン層がＣＶＤで形成され、成膜ガスはスリットＳＴを通じて空隙７３に供給される。
【００６９】
導電層７０は、空隙７３を埋めるとともに、スリットＳＴの側壁にも形成される。導電層７０と絶縁層７２との間、および導電層７０と柱状部ＣＬの側面との間に、中間膜８１が設けられている。
【００７０】
この後、スリットＳＴの側壁に形成された導電層７０を除去して、異なる層の導電層７０同士を物理的に分断する。また、スリットＳＴの側壁の導電層７０が除去され、スリットＳＴに対して中間膜８１が露出する。
【００７１】
そして、スリットＳＴを通じて供給される例えば１６０℃ほどに加熱された燐酸を含む溶液（熱燐酸溶液）を用いて、窒化チタン膜である中間膜８１を選択的にエッチングし、図１５（ａ）に示すように、中間膜８１のスリットＳＴ側の端をスリットＳＴから遠ざかる方向に後退させる。
【００７２】
タングステン層である導電層７０およびシリコン酸化層である絶縁層７２は、熱燐酸溶液に対してエッチング耐性をもつ。または、過酸化水素水を含む溶液を用いて、窒化チタン膜である中間膜８１を選択的にエッチングすることも可能である。
【００７３】
中間膜８１の端が、導電層７０の端および絶縁層７２の端よりも後退することで、導電層７０と絶縁層７２との間に、スリットＳＴに通じる隙間（またはナノスリット）４０ａが形成される。隙間４０ａの高さは、中間膜８１の膜厚に相当し、数ｎｍ以上数十ｎｍ以下である。
【００７４】
隙間４０ａを形成した後、スリットＳＴおよび隙間４０ａを通じて供給されるフッ酸を含む溶液（例えば、希釈フッ酸溶液、バッファードフッ酸溶液）によって、絶縁層７２をエッチングする。
【００７５】
絶縁層７２に対するエッチングは、スリットＳＴに露出する端からだけではなく、隙間４０ａに露出する面（上面および下面）からも進行する。したがって、絶縁層７２の端は、図１５（ｂ）に模式的に示す矢印の方向から等方的にエッチングされつつ後退していく。
【００７６】
隙間４０ａの高さ、長さ、容積、エッチング条件（時間、溶液の種類等）を適切に調整することで、絶縁層７２の端は凸形状になる。絶縁層７２の後退により、積層方向で隣り合う導電層７０の間に、スリットＳＴに通じる空隙４０が形成される。そして、絶縁層７２における空隙４０に隣接する端に凸部７２ａが形成される。
【００７７】
絶縁層７２を後退させるとき、柱状部ＣＬの側面はエッチング液にさらされないようにする。柱状部ＣＬの側面は、エッチングされず、エッチングダメージも受けない。そのために、絶縁層７２の端の後退位置は、図２に示すように、複数の柱状部ＣＬのうちの最もスリットＳＴに近い柱状部ＣＬよりもスリットＳＴ側に位置させる。
【００７８】
絶縁層７２を後退させ、空隙４０を形成した後、空隙４０がスリットＳＴと通じた状態を維持したまま、図３に示すように、封止膜４８でスリットＳＴの上端を塞ぐ。封止膜４８として、例えばＣＶＤでシリコン酸化膜が形成される。
【００７９】
前述した例では、犠牲層７１を導電層７０に置換したが、積層体１００を形成するときに絶縁層７２と導電層７０を交互に積層してもよい。この場合、中間膜８１は、図１６（ａ）に示すように、積層体１００を形成するときに、絶縁層７２と導電層７０との間に形成することができる。導電層７０と、柱状部ＣＬの側面との間に、中間膜８１は介在されない。
【００８０】
そして、スリットＳＴを形成した後、図１６（ｂ）に示すように、スリットＳＴを通じたエッチングにより中間膜８１を後退させて、導電層７０と絶縁層７２との間に隙間４０ａを形成する。
【００８１】
その後、スリットＳＴおよび隙間４０ａを通じて供給されるフッ酸を含む溶液によって、絶縁層７２をエッチングする。絶縁層７２に対するエッチングは、スリットＳＴに露出する端からだけではなく、隙間４０ａに露出する面（上面および下面）からも進行する。絶縁層７２の端は、図１６（ｃ）に模式的に示す矢印の方向から等方的にエッチングされ、凸形状を形成しつつ後退していく。
【００８２】
絶縁層７２の後退により、積層方向で隣り合う導電層７０の間に、スリットＳＴに通じる空隙４０が形成される。そして、絶縁層７２における空隙４０に隣接する端に凸部７２ａが形成される。
【００８３】
中間膜８１としては、金属酸化膜を用いることもできる。例えば、アルミニウム酸化膜は、酸化性溶媒を含む溶液を用いて、タングステン層である導電層７０およびシリコン酸化層である絶縁層７２に対して選択的にエッチングして後退させることができる。
【００８４】
また、中間膜８１としては、シリコン酸化層である絶縁層７２よりも不純物を高濃度に含むシリコン酸化膜を用いることができる。この場合、フッ酸を含む溶液を用いて、絶縁層７２および中間膜８１を同時にエッチングする。このエッチングの時、不純物（例えば、ボロン、リンなど）を含む中間膜８１の後退レートを、絶縁層７２の後退レートよりも速くすることが可能であり、中間膜８１端は絶縁層７２の端よりも速く後退して、導電層７０と絶縁層７２との間に隙間を形成することができる。
【００８５】
したがって、絶縁層７２に対するエッチングは、スリットＳＴに露出する端からだけではなく、導電層７０と絶縁層７２との間の隙間に露出する面（上面および下面）からも進行し、絶縁層７２の端は、前述した例と同様に等方的にエッチングされ、凸形状を形成しつつ後退していく。絶縁層７２の後退により、積層方向で隣り合う導電層７０の間に、スリットＳＴに通じる空隙４０が形成される。そして、絶縁層７２における空隙４０に隣接する端に凸部７２ａが形成される。
【００８６】
図１７（ａ）に示すように、中間膜を設けずに、厚さ方向に濃度差（勾配）をもつ不純物を含む絶縁層７２を形成することで、絶縁層７２の端を凸形状にしつつ後退させることができる。
【００８７】
絶縁層７２の上面側領域の不純物濃度および下面側領域の不純物濃度を、それら上面側領域と下面側領域との間の中間領域の不純物濃度よりも高くまたは低くすることで、絶縁層７２を後退させるとき、絶縁層７２の上面側領域および下面側領域のエッチングレートを、中間領域のエッチングレートよりも速くすることができる。
【００８８】
例えば、前述した図５に示すように、シリコン窒化層である犠牲層７１と、シリコン酸化層である絶縁層７２とを交互に積層した場合、絶縁層７２における犠牲層７１との境界付近（上面側領域および下面側領域）に窒素を偏析させることができる。すなわち、絶縁層７２の上面側領域の窒素濃度および下面側領域の窒素濃度を、中間領域の窒素濃度よりも高くすることができる。
【００８９】
このような絶縁層７２における厚さ方向の膜質変調の方法として、例えば、絶縁層７２を形成した後、意図的に絶縁層７２の表面を窒化する。または、絶縁層７２の成膜中に窒素を含むガスを増加して、絶縁層７２における犠牲層７１との界面に窒素が偏析した領域（またはＳｉＯＮ）を形成することができる。
【００９０】
また、犠牲層７１を形成した後、意図的に犠牲層７１の表面を酸化する。または、犠牲層７１の成膜中に酸素を含むガスを増加して、絶縁層７２における犠牲層７１との界面に窒素が偏析した領域（またはＳｉＯＮ）を形成することができる。
【００９１】
その後、スリットＳＴを通じて犠牲層７１を、図１７（ａ）に示すように導電層（タングステン層）７０に置換する。そして、適切なエッチング液を使って絶縁層７２の端をスリットＳＴ側からエッチングすることで、図１７（ｂ）に示すように、絶縁層７２の上面側領域および下面側領域を、中間領域よりも速く後退させることができる。絶縁層７２の端は、凸形状を形成しつつ後退し、積層方向で隣り合う導電層７０の間に、スリットＳＴに通じる空隙４０が形成されるとともに、絶縁層７２における空隙４０に隣接する端に凸部７２ａが形成される。
【００９２】
さらに、前述したボロン、リンや窒素以外の不純物として、例えば、炭素や水素を厚さ方向に濃度差をもって絶縁層７２に含有させることによっても、同様に絶縁層７２の各領域間でエッチングレート差を生じさせることができる。このとき、不純物元素は他の元素と結合した状態で絶縁層７２に含有されていてもよい。例えば、窒素、炭素、水素の各元素は、Ｓｉと結合した−ＮＨ2、−ＣＨ3、−ＯＨなどの基や、Ｈ2Ｏ（水）といった分子の形態で、絶縁層７２中に含有され得る。
【００９３】
図１８は、積層体１００におけるスリットＳＴ付近の一部分の他の構造例を示す模式断面図である。
【００９４】
前述した図１４（ａ）に示す工程で、絶縁層７２の間に空隙７３を形成した後、その空隙７３の内壁に、中間膜８２、金属酸化膜８３、および窒化チタン膜８４を順に形成する。その後、残っている空隙７３内に導電層（タングステン層）７０を形成する。
【００９５】
中間膜８２は、シリコン酸化層である絶縁層７２よりも不純物を高濃度に含むシリコン酸化膜である。金属酸化膜８３は、アルミニウム酸化膜である。
【００９６】
中間膜８２、金属酸化膜８３、および窒化チタン膜８４の積層膜が、導電層７０と絶縁層７２との間、および導電層７０と柱状部ＣＬの側面との間に介在している。
【００９７】
柱状部ＣＬの前述した電荷蓄積膜３２またはブロック絶縁膜３３と、導電層７０との間に中間膜８２が設けられ、その中間膜８２と導電層７０との間に金属酸化膜８３が設けられ、その金属酸化膜８３と導電層７０との間に窒化チタン膜８４が設けられている。
【００９８】
導電層７０と柱状部ＣＬの側面との間の中間膜（シリコン酸化膜）８２および金属酸化膜８３は、ブロック絶縁膜として機能することができる。窒化チタン膜８４は、密着層またはバリアメタルとして機能することができる。
【００９９】
上記空隙７３に導電層７０を形成した後、例えばフッ酸を含む溶液を用いて、絶縁層７２および中間膜８２を同時にエッチングする。このエッチングの時、不純物（例えば、ボロン、リンなど）を含む中間膜８２の後退レートを、絶縁層７２の後退レートよりも速くすることが可能であり、中間膜８２端は絶縁層７２の端よりも速く後退して、導電層７０と絶縁層７２との間に隙間を形成することができる。このエッチングのとき、金属酸化膜８３、窒化チタン膜８４、および導電層７０は、耐性をもつ。
【０１００】
絶縁層７２に対するエッチングは、スリットＳＴに露出する端からだけではなく、導電層７０と絶縁層７２との間の上記隙間に露出する面（上面および下面）からも進行し、絶縁層７２の端は、前述した例と同様に等方的にエッチングされ、凸形状を形成しつつ後退していく。絶縁層７２の後退により、積層方向で隣り合う導電層７０の間に、スリットＳＴに通じる空隙４０が形成される。そして、絶縁層７２における空隙４０に隣接する端に凸部７２ａが形成される。
【０１０１】
導電層７０における空隙４０に向き合う面は、絶縁膜である金属酸化膜８３に覆われている。
【０１０２】
図１９（ａ）及び図１９（ｂ）は、絶縁層７２の端の他の構造例を示す模式断面図である。
図１９（ａ）は、絶縁層７２における空隙４０に隣接する端が、柱状部ＣＬ側に底をもつ横Ｖ字形状の例を示す。また図１９（ｂ）は、絶縁層７２における空隙４０に隣接する端が、積層体１００の積層方向上側にいくにしたがって柱状部ＣＬに近づく斜面である例を示す。なお、絶縁層７２における空隙４０に隣接する端が、積層体１００の積層方向下側にいくにしたがって柱状部ＣＬに近づく斜面を成す構造であってもよい。
図１９（ａ）及び図１９（ｂ）のいずれの場合も、絶縁層７２は、空隙４０に隣接する端に、積層体１００の積層方向に対して傾斜した面をもつ。
【０１０３】
絶縁層７２は、不純物（例えば、ボロン、リン、窒素、炭素、水素など）を含み、絶縁層７２の厚さ方向に不純物の濃度差をもつ。前述した図１７（ａ）及び（ｂ）の例と同様、絶縁層７２の厚さ方向の不純物濃度差（膜質変調）によってエッチングレート差を生じさせることができる。図１９（ａ）及び（ｂ）において、エッチングにより後退していく絶縁層７２の端面の形状変化の推移を破線で模式的に表す。
【０１０４】
図１９（ａ）に示す例では、絶縁層７２の中間領域を、上面側領域および下面側領域よりも速く後退させる。
図１９（ｂ）に示す例では、絶縁層７２の下面側から上面側にいくにしたがってエッチングレートが徐々に速くなるように制御する。または、絶縁層７２の上面側から下面側にいくにしたがってエッチングレートが徐々に速くなるようにしてもよい。
【０１０５】
このような絶縁層７２の端が横Ｖ字形状または斜面の構造は、絶縁層７２の端が積層方向に沿った垂直端面の場合に比べて、積層方向で隣り合う導電層７０間における絶縁層７２の端面に沿った沿面距離を長くでき、導電層７０間の耐圧を高める。
【０１０６】
絶縁層７２の端を後退させるにあたって、柱状部ＣＬの側面がエッチング液またはエッチングガスにさらされないようにする。このような制約の中、柱状部ＣＬから略一定距離の領域において同じ沿面距離を実現するにあたって、絶縁層７２の端における凸形状および横Ｖ字形状は、図１９（ｂ）に示す斜面よりも空隙率を高くすることができる。
【０１０７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
２０…半導体ボディ、４０…空隙、７０…導電層、７２…絶縁層、７２ａ…凸部、８１，８２…中間膜、１００…積層体、２００…ブロック、ＣＬ…柱状部、ＳＴ…スリット
【図１】
2019050330.tif 000003
【図２】
2019050330.tif 000004
【図３】
2019050330.tif 000005
【図４】
2019050330.tif 000006
【図５】
2019050330.tif 000007
【図６】
2019050330.tif 000008
【図７】
2019050330.tif 000009
【図８】
2019050330.tif 000010
【図９】
2019050330.tif 000011
【図１０】
2019050330.tif 000012
【図１１】
2019050330.tif 000013
【図１２】
2019050330.tif 000014
【図１３】
2019050330.tif 000015
【図１４】
2019050330.tif 000016
【図１５】
2019050330.tif 000017
【図１６】
2019050330.tif 000018
【図１７】
2019050330.tif 000019
【図１８】
2019050330.tif 000020
【図１９】
2019050330.tif 000021