(57)【要約】【課題】１枚のウエハから必要数以上にチップが製造されることを防止し、半導体装置の生産性を向上させる。【解決手段】表裏導通型半導体チップ２は、並列接続するように連結された複数の表裏導通型半導体素子３を備える。複数の表裏導通型半導体素子３の各々は、外周部に耐圧保持領域４を有する。隣り合う表裏導通型半導体素子３の間には、表裏導通型半導体素子３を流れる電流の一部が流れる共通通電領域７が設けられている。１枚の半導体ウエハ１には表裏導通型半導体チップ２のパターンが複数形成され、半導体ウエハ１が切削されて複数の表裏導通型半導体チップ２に分割される。【選択図】図２
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【特許請求の範囲】
【請求項１】
並列接続するように連結され、各々が外周部に耐圧保持領域を有する複数の表裏導通型半導体素子と、
隣り合う前記表裏導通型半導体素子の間に設けられ、前記表裏導通型半導体素子を流れる電流の一部が流れる共通通電領域と、を備える、
半導体装置。
【請求項２】
複数の前記表裏導通型半導体素子の面積が全て等しい、
請求項１に記載の半導体装置。
【請求項３】
複数の前記表裏導通型半導体素子の電流容量が全て等しい、
請求項１に記載の半導体装置。
【請求項４】
前記共通通電領域の少なくとも一方の面の表層部には、不純物がイオン注入された不純物領域が形成されていない、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記共通通電領域に、表裏導通型半導体素子の電気的特性を測定するためのモニタパターンを備える、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項６】
複数の前記表裏導通型半導体素子のそれぞれは、
電流が流れる表裏導通領域と、
前記表裏導通領域の通電状態と非通電状態とを切り替えるためのゲートパッドと、を備え、
前記半導体装置は、
複数の前記表裏導通型半導体素子の前記表裏導通領域同士を電気的に接続する通電領域配線パターンと、
複数の前記表裏導通型半導体素子の前記ゲートパッド同士を電気的に接続するゲートパッド配線パターンと、をさらに備える、
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
複数の前記表裏導通型半導体素子のそれぞれの形状が正六角形である、
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
半導体ウエハに、請求項１から請求項７のいずれか一項に記載の半導体装置を複数形成する工程と、
前記半導体ウエハを切削して複数の前記半導体装置に分割する工程と、を備える、
半導体装置の製造方法。
【請求項９】
複数の前記半導体装置は、前記表裏導通型半導体素子の数が異なるものを含む、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
複数の前記半導体装置のそれぞれが備える前記表裏導通型半導体素子の形状が正六角形であり、
前記半導体ウエハを切削する工程において、前記半導体ウエハを切削するブレードまたは前記半導体ウエハが載置されるマウンタは、６０度以下の刻み幅で回転可能である、
請求項８または請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、表裏導通型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
自動車やエアコンなどの様々な電力機器の制御に、表裏導通型の半導体装置が用いられている。表裏導通型の半導体装置の電流容量は、主にチップ面積によって決定される。また、表裏導通型の半導体装置では、導通損失を一定以下に保つために、必要な電流容量に応じたチップ面積を確保する必要がある。このため、電流容量の大きな表裏導通型の半導体装置ではチップ面積が大きくなり、その結果、チップコストが高くなる。
【０００３】
例えば、下記の特許文献１には、導通損失の少ないワイドギャップ半導体を用い、１チップを数個の半導体素子から構成した表裏導通型の半導体装置が開示されている。特許文献１の半導体装置では、欠陥の影響による不良チップを減らすことができるため、低コストなチップを製造することが可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５１７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のように、ワイドギャップ半導体を用いることでチップの低コスト化を図ったとしても、１枚のウエハから製造できるチップの電流容量は一定である。そのため、必要な電流容量に応じて、チップ面積を作り分け、異なるウエハから製造する必要がある。よって、１枚のウエハから必要数以上にチップを製造してしまうと棚残となり、生産性を悪化させるという課題があった。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、１枚のウエハから必要数以上にチップが製造されることを防止し、半導体装置の生産性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、並列接続するように連結され、各々が外周部に耐圧保持領域を有する複数の表裏導通型半導体素子と、隣り合う前記表裏導通型半導体素子の間に設けられ、前記表裏導通型半導体素子を流れる電流の一部が流れる共通通電領域と、を備える。
【発明の効果】
【０００８】
本発明に係る半導体装置は、一定電流容量の表裏導通型半導体素子を連結して共通通電領域を持つ半導体チップを製造するため、単一素子による半導体チップよりも短絡耐量の高いチップを得ることができる。さらに、任意の数の表裏導通型半導体素子を連結して半導体チップを製造するため、１枚のウエハから任意の電流容量の半導体チップを製造することができ、棚残の発生を抑制して生産性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る表裏導通型半導体チップが形成された半導体ウエハを示す図である。
【図２】本発明の実施の形態１に係る表裏導通型半導体チップの構成例を示す図である。
【図３】本発明の実施の形態１に係る表裏導通型半導体チップの構成例を示す図である。
【図４】本発明の実施の形態１に係る表裏導通型半導体チップの共通通電領域の断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図６】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を説明するための平面図である。
【図１０】本発明の実施の形態２に係る表裏導通型半導体チップの構成例を示す図である。
【図１１】本発明の実施の形態２に係る表裏導通型半導体チップの構成例を示す図である。
【図１２】本発明の実施の形態３に係る表裏導通型半導体チップの構成を示す図である。
【図１３】本発明の実施の形態３に係る表裏導通型半導体チップに形成されるモニタパターンの例を示す図である。
【図１４】本発明の実施の形態３に係る表裏導通型半導体チップに形成されるモニタパターンの例を示す図である。
【図１５】本発明の実施の形態４に係る表裏導通型半導体チップが形成された半導体ウエハを示す図である。
【図１６】本発明の実施の形態４に係る表裏導通型半導体チップの構成例を示す図である。
【図１７】本発明の実施の形態１に係る表裏導通型半導体素子の平面図である。
【図１８】本発明の実施の形態４に係る表裏導通型半導体素子の平面図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
図１〜図４は、本発明の実施の形態１に係る半導体装置である表裏導通型半導体装置の構成を説明するための図である。図１は、当該半導体装置を構成する表裏導通型半導体チップ２が形成された半導体ウエハ１の平面図であり、図２および図３は、半導体ウエハ１から製造された表裏導通型半導体チップ２の平面図である。また、図４は、表裏導通型半導体チップ２の断面図であり、図２に示すＡ−Ｂ線に沿った断面に対応している。
【００１１】
図１において、太い実線で囲まれたそれぞれの領域が、表裏導通型半導体チップ２である。表裏導通型半導体チップ２のそれぞれは、一定の電流容量（例えば、１Ａ）を持つ表裏導通型半導体素子３を１つ以上備えている。表裏導通型半導体素子３の電流容量はその形成面積によって決まり、ここでは全ての表裏導通型半導体素子３の電流容量が同一になるように、それらは全て同一面積で形成される。そして、図１に示すように、１枚の半導体ウエハ１から、任意の数の表裏導通型半導体素子３を備えた表裏導通型半導体チップ２が、複数製造される。
【００１２】
図２および図３に示された表裏導通型半導体チップ２は、４つの表裏導通型半導体素子３から構成されている。表裏導通型半導体素子３のそれぞれは、外周部に形成された耐圧保持領域４と、耐圧保持領域４に囲まれた領域に形成された表裏導通領域５と、表裏導通型半導体素子３の表側の面の一部に形成されたゲートパッド６とを備えている。本実施の形態では、表裏導通型半導体素子３が、ゲートパッド６に印加される電圧に応じて通電状態と非通電状態とが切り替わるものとするが、通電状態と非通電状態とを切り替えできないものであってもよい。すなわち、表裏導通型半導体素子３は、ゲートパッド６を有しないものでもよい。
【００１３】
また、表裏導通型半導体チップ２において、隣り合う表裏導通型半導体素子３の間には、表裏導通型半導体素子３を流れる電流の一部が流れる共通通電領域７が設けられている。半導体ウエハ１の状態（図１の状態）では、隣り合う表裏導通型半導体チップ２の境界にも共通通電領域７が存在するが、個々の表裏導通型半導体チップ２に切り分けられる際に、表裏導通型半導体チップ２の端に位置する共通通電領域７は切削される。
【００１４】
図１〜図３から分かるように、１枚の半導体ウエハ１から、表裏導通型半導体チップ２を複数製造することができる。個々の表裏導通型半導体チップ２は、１つまたは複数の表裏導通型半導体素子３を備える。表裏導通型半導体素子３を複数備える表裏導通型半導体チップ２では、複数の表裏導通型半導体素子３は互いに並列接続するように連結されている。よって、表裏導通型半導体チップ２の電流容量は、表裏導通型半導体素子３の数によって調整することができる。
【００１５】
よって、１枚の半導体ウエハ１から、電流容量の異なる複数の表裏導通型半導体チップ２を製造できる。それにより、表裏導通型半導体チップ２が必要数量以上に製造されることを防止でき、余分な棚残の発生が抑制され、生産性を向上させることができる。
【００１６】
また、表裏導通型半導体チップ２が複数の表裏導通型半導体素子３を備える場合、複数の表裏導通型半導体素子３の配置、すなわち連結の方法は、一定でなくてよい。例えば図２および図３のように、同じ数（４個）の表裏導通型半導体素子３を備える表裏導通型半導体チップ２であっても、平面構造（表裏導通型半導体素子３のレイアウト）が互いに異なる場合もある。これにより、１枚のウエハから、効率的に複数の表裏導通型半導体チップ２を製造することができる。
【００１７】
さらに、複数の表裏導通型半導体素子３を備える表裏導通型半導体チップ２において、隣り合う表裏導通型半導体素子３の間に共通通電領域７が設けられており、その分だけ通電面積が広く確保されている。よって、同じ電流容量を持つ従来の表裏導通型半導体チップ（１つの表裏導通型半導体素子で構成されるチップ）よりも通電面積が広くなり、短絡耐量の向上が期待できる。
【００１８】
図４は、図２のＡ−Ｂ線に沿った表裏導通型半導体チップ２の断面図であり、隣り合う２つの表裏導通型半導体素子３の境界部分、すなわち２つの表裏導通型半導体素子３の耐圧保持領域４およびその間の共通通電領域７の断面を示している。なお、図３において隣り合う２つの表裏導通型半導体素子３の境界部分の断面構造も、図４と同様である。
【００１９】
図４のように、表裏導通型半導体素子３は、半導体基板１１の裏側の表層部に形成されたＮ型裏面拡散層１２と、Ｎ型裏面拡散層１２に接続する裏面金属膜１３とを備えている。表裏導通型半導体素子３の耐圧保持領域４には、半導体基板１１の表側の表層部に、表裏導通領域５（図４では不図示）を囲むＰ型耐圧保持拡散層９と、さらにＰ型耐圧保持拡散層９を囲むＮ型耐圧保持拡散層１０とが形成されており、それらの上に表面絶縁膜８が形成されている。共通通電領域７は、表裏導通型半導体素子３の耐圧保持領域４に隣接している。
【００２０】
ここで、ゲートパッド６の電圧を０Ｖにして表裏導通型半導体素子３を非通電状態にし、その状態で、表裏導通領域５に０Ｖ、裏面金属膜１３に高電圧を印加した状態を仮定する。このとき、表裏導通型半導体チップ２の端部（共通通電領域７が切削された部分）では、Ｎ型耐圧保持拡散層１０の電位が裏面金属膜１３と同電位になる。また、Ｐ型耐圧保持拡散層９の電位は、表裏導通領域５側の端部で０Ｖになり、Ｎ型耐圧保持拡散層１０に近づくにつれて高い電位になる。つまり、表裏導通型半導体チップ２の端部に位置する耐圧保持領域４の電位分布は、表裏導通領域５から表裏導通型半導体チップ２の端部へ向かって電位が徐々に上昇する電位分布となる。それにより、耐圧保持領域４は、高電圧を保持することができる。
【００２１】
一方、図４のように、隣り合う表裏導通型半導体チップ２の耐圧保持領域４が共通通電領域７を介して連結された部分では、左側（Ａ側）の表裏導通型半導体チップ２の表裏導通領域５も、右側（Ｂ側）の表裏導通領域５も０Ｖになる。そのため、その間に位置するＰ型耐圧保持拡散層９およびＮ型耐圧保持拡散層１０の電位も０Ｖとなる。このため、隣り合う表裏導通型半導体チップ２の間に共通通電領域７を設けても、耐圧保持能力に問題は生じない。
【００２２】
以下、実施の形態１に係る表裏導通型半導体チップ２の製造方法について説明する。まず、半導体基板１１の表側から、不純物拡散層を形成するための不純物のイオン注入および熱処理を行うことで、耐圧保持領域４および表裏導通領域５を形成する。上記イオン注入の際、共通通電領域７となる半導体基板１１の部分をレジストや酸化膜などでマスクし、不純物がイオン注入されないようにする。耐圧保持領域４および表裏導通領域５が形成されると、半導体基板１１のイオン注入されなかった領域が、共通通電領域７として規定される。
【００２３】
その後、半導体基板１１の裏側から、不純物のイオン注入および熱処理を行うことで、Ｎ型裏面拡散層１２を形成する。さらに、半導体基板１１の表側に表面絶縁膜８を形成し、裏側に裏面金属膜１３を形成することで、図４に示した構成が得られる。なお、表裏導通型半導体素子３は、ゲートパッド６を有するとは限らないため、上の説明ではゲートパッド６の形成工程の説明を省略した。
【００２４】
上で説明した耐圧保持領域４、表裏導通領域５およびＮ型裏面拡散層１２の形成工程は、一般的な表裏導通型半導体素子の製造でも実施されるプロセスである。共通通電領域７は、耐圧保持領域４および表裏導通領域５を形成する不純物をイオン注入しない領域として規定されるため、特別な形成プロセスを必要とせず、イオン注入工程で用いるマスク（レジストや酸化膜）のパターンを変更すること形成できる。つまり、表裏導通型半導体素子３の間に共通通電領域７を設けた場合であっても、表裏導通型半導体素子３の製造コストは、一般的な表裏導通型半導体素子の場合と同等で済む。
【００２５】
半導体ウエハ１に表裏導通型半導体素子３を形成した後は、半導体ウエハ１を切削して、１つまたは複数の表裏導通型半導体素子３を備えた表裏導通型半導体チップ２を切り出すことになるが、それに先立って、半導体ウエハ１上のすべての表裏導通型半導体素子３の電気的特性を１素子ずつ測定して不良素子を特定する。そして、その時の受注数に応じて、半導体ウエハ１上に図１のような表裏導通型半導体チップ２のパターンを決定する。このとき、それぞれの表裏導通型半導体チップ２のパターンに、不良素子と判定された表裏導通型半導体素子３が含まれないようにする。それにより、表裏導通型半導体チップ２の不良を防止することができる。
【００２６】
最後に、決定した表裏導通型半導体チップ２のパターンに応じて半導体ウエハ１を切削する。この工程は、半導体基板１１よりも硬度の高い例えばダイヤモンドのブレードを高速回転させて、マウンタに載置された半導体ウエハ１をカットすることによって行われる。このとき、切削くずの飛散を防ぐために、純水をウエハに掛けながらカットするとよい。
【００２７】
＜実施の形態２＞
例えば図２のような複数の表裏導通型半導体素子３を備える表裏導通型半導体チップ２を用いてモジュールを組み立てる場合、１つ１つの表裏導通型半導体素子３のゲートパッド６および表裏導通領域５に対してワイヤボンドを行う必要があるため、モジュールの組み立て工程が煩雑になるおそれがある。そこで実施の形態２では、上記のワイヤボンドプロセスを省略できるように、表裏導通型半導体チップ２の製造過程で、表裏導通型半導体チップ２に含まれる複数の表裏導通型半導体素子３の表裏導通領域５同士、ならびに、ゲートパッド６同士を電気的に接続させる。
【００２８】
以下、実施の形態２に係る表裏導通型半導体チップ２の製造方法を説明する。まず、実施の形態１と同様の方法で、図５のように、半導体ウエハ１上に複数の表裏導通型半導体素子３を、半導体ウエハ１からの取れ数が最大になるような配置で形成する。そして、その時の受注数に応じて、半導体ウエハ１上に図１のような表裏導通型半導体チップ２のパターンを決定する。
【００２９】
その後、半導体ウエハ１上の全面に、ＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３など、放熱性の高い絶縁膜１６を成膜する。例えば図２に示した表裏導通型半導体チップ２のパターンは、図６のように絶縁膜１６で覆われる。
【００３０】
次に、フォトリソグラフィー技術を用いたエッチングにより絶縁膜１６をパターニングすることによって、表裏導通型半導体素子３上の絶縁膜１６に、表裏導通領域５に達するコンタクトホール１７ａおよびゲートパッド６に達するコンタクトホール１７ｂを形成する。図２に示した表裏導通型半導体チップ２のパターンでは、コンタクトホール１７ａ，１７ｂは、図７のように配置される。また図８に、コンタクトホール１７ａ，１７ｂと絶縁膜１６の下の表裏導通型半導体素子３との位置関係を示す。
【００３１】
図７および図８には、１つの表裏導通領域５の上に円形のコンタクトホール１７ａを複数形成し、１つのゲートパッド６上にも円形のコンタクトホール１７ｂを複数形成した例を示している。しかし、コンタクトホール１７ａ，１７ｂはそれぞれ任意の個数でよく、例えば１つの表裏導通領域５の上に大きなコンタクトホール１７ａを１つのみ形成してもよい。また、コンタクトホール１７ａ，１７ｂの形状は円形に限られず、例えば多角形でもよい。
【００３２】
次に、コンタクトホール１７ａ，１７ｂが形成された絶縁膜１６上に、ＡｌＳｉ、ＡｌＣｕなどの金属膜１８を成膜する。図２に示した表裏導通型半導体チップ２のパターンは、図９のように金属膜１８で覆われる。
【００３３】
そして、フォトリソグラフィー技術を用いたエッチングにより金属膜１８をパターニングすることで、複数の表裏導通型半導体素子３の表裏導通領域５同士を電気的に接続する通電領域配線パターン１４と、複数の表裏導通型半導体素子３のゲートパッド６同士を電気的に接続するゲートパッド配線パターン１５とを形成する。なお、表裏導通領域５とゲートパッド６との間の絶縁を保つため、通電領域配線パターン１４とゲートパッド配線パターン１５とは互い分離される。
【００３４】
図２に示した表裏導通型半導体チップ２のパターンでは、通電領域配線パターン１４およびゲートパッド配線パターン１５は、図１０のように配置される。また、図３に示した表裏導通型半導体チップ２のパターンでは、通電領域配線パターン１４およびゲートパッド配線パターン１５は、図１１のように配置される。通電領域配線パターン１４は、コンタクトホール１７ａを通して、複数の表裏導通型半導体素子３の表裏導通領域５に接続し、ゲートパッド配線パターン１５は、コンタクトホール１７ｂを通して、複数の表裏導通型半導体素子３のゲートパッド６に接続する。
【００３５】
実施の形態２では、表裏導通型半導体チップ２上で、複数の表裏導通型半導体素子３の表裏導通領域５同士が通電領域配線パターン１４を通して電気的に接続され、複数の表裏導通型半導体素子３のゲートパッド６同士がゲートパッド配線パターン１５を通して電気的に接続される。従って、実施の形態２の表裏導通型半導体チップ２を用いてモジュールを組み立てる際には、通電領域配線パターン１４とゲートパッド配線パターン１５に対するワイヤボンドプロセスを行うだけで、表裏導通型半導体チップ２上の全ての表裏導通型半導体素子３の表裏導通領域５およびゲートパッド６との電気的接続を実現できる。よって、実施の形態１の表裏導通型半導体チップ２を用いる場合に比べ、モジュールの組み立て工程を簡略化できる。それにより、チップコストの削減および生産性の向上に寄与できる。また、ワイヤボンドの本数が減ることで、モジュールのサイズの小型化も可能になる。
【００３６】
＜実施の形態３＞
実施の形態３では、表裏導通型半導体チップ２に、表裏導通型半導体素子３の電気的特性を測定することが可能な、導電膜、絶縁膜、拡散層などからなるモニタパターンを設ける。
【００３７】
図１２は、本発明の実施の形態３に係る半導体装置としての表裏導通型半導体チップ２の平面図である。表裏導通型半導体チップ２は、複数の表裏導通型半導体素子３を備えており、表裏導通型半導体素子３の間の共通通電領域７に、特性測定用モニタパッド２０ａ，２０ｂが設けられている。特性測定用モニタパッド２０ａ，２０ｂは、その下層に形成されたモニタパターンの電気的特性を測定するためのものであり、例えばＡｌＳｉやＡｌＣｕなどの導電性の金属膜で形成される。
【００３８】
図４に示したように、共通通電領域７における半導体基板１１の表側の表層部には、イオン注入による拡散層が形成されていない。そのため、表裏導通型半導体素子３の形成における特定の工程で、共通通電領域７に導電膜、絶縁膜、拡散層などからなるモニタパターンを同時に形成しておけば、その工程で表裏導通型半導体素子３内に形成された導電膜、絶縁膜、拡散層などの電気的特性を、特性測定用モニタパッド２０ａ，２０ｂを用いて測定することができる。
【００３９】
図１３および図１４にモニタパターンの例を示す。図１３は、図１２に示すＣ−Ｄ線に沿った断面に対応する共通通電領域７の断面図である。図１４は、図１２に示すＣ−Ｄ線の周辺を拡大した平面図であるが、図１３に示されている層間絶縁膜２１の図示は省略されている。
【００４０】
図１３および図１４の例では、共通通電領域７に、表裏導通型半導体素子３と同時に形成されたモニタパターンとして、Ｎ型拡散層２２およびＰ型拡散層２３が形成されている。Ｎ型拡散層２２は、図１３のようにＰ型拡散層２３の上層部に形成され、特性測定用モニタパッド２０ａ，２０ｂに接続されている。また、図１４のように、Ｎ型拡散層２２は平面視でＰ型拡散層２３に内包されている。
【００４１】
また、モニタパターンが形成された共通通電領域７の上は層間絶縁膜２１（図４の表面絶縁膜８に相当）で覆われており、特性測定用モニタパッド２０ａ，２０ｂは層間絶縁膜２１の上に形成される。特性測定用モニタパッド２０ａ，２０ｂは、層間絶縁膜２１に形成されたコンタクトホールを通してＮ型拡散層２２に接続している。
【００４２】
図１３および図１４の例において、特性測定用モニタパッド２０ａ，２０ｂ間に電位差を生じさせると、Ｎ型拡散層２２の拡散抵抗を測定することができる。例えば、完成後の表裏導通型半導体素子３の特性が、所望の特性とずれていた場合や、平均値から著しく外れていた場合などに、Ｎ型拡散層２２の拡散抵抗を測定することで、Ｎ型拡散層２２と同時に形成された表裏導通型半導体素子３内の拡散層の濃度変化や異物混入などを、抵抗値の異常から検知することができる。
【００４３】
モニタパターンは、図１３および図１４に示したものに限られず、表裏導通型半導体チップ２の動作特性に影響を及ぼさないものであれば、どのようなものでもよい。
【００４４】
また、共通通電領域７には、互いに異なる工程で形成された複数のモニタパターンを設けてもよい。その場合、モニタパターンの数に応じて、特性測定用モニタパッドは３つ以上設けられてもよい。共通通電領域７に複数のモニタパターンを設けた場合、表裏導通型半導体素子３の完成後に、各モニタパターンの電気的特定を測定することで、どの工程で異常が生じたかを特定することができる。
【００４５】
＜実施の形態４＞
実施の形態４では、表裏導通型半導体チップ２を構成する表裏導通型半導体素子３の形状を正六角形にする。
【００４６】
図１５は、実施の形態４に係る表裏導通型半導体チップ２が形成された半導体ウエハの平面図である。また、図１６は、実施の形態４に係る表裏導通型半導体チップ２の構成例を示す平面図である。
【００４７】
本実施の形態では、表裏導通型半導体チップ２を構成する表裏導通型半導体素子３の平面形状を正六角形にしている。正六角形の表裏導通型半導体素子３は一定の電流容量（例えば、１Ａ）を有しており、表裏導通型半導体チップ２は、１つまたは複数の正六角形の表裏導通型半導体素子３により構成される。
【００４８】
ここで、実施の形態４の表裏導通型半導体素子３の特徴を、実施の形態１の表裏導通型半導体素子３と比較して説明する。図１７は実施の形態１に係る四角形の表裏導通型半導体素子３の平面図であり、図１８は実施の形態４に係る正六角形の表裏導通型半導体素子３の平面図である。
【００４９】
図１７の表裏導通型半導体素子３の電流容量と、図１７の表裏導通型半導体素子３の電流容量とが等しいと仮定すると、両者の面積は互いに等しい。しかし、図１７の表裏導通型半導体素子３の縁を結んだ図形が四角形であるのに対し、図１８の表裏導通型半導体素子３の縁を結んだ図形は六角形であるため、外周の長さは図１８の表裏導通型半導体素子３の方が短い。そのため、同じ面積の半導体ウエハ１上に表裏導通型半導体素子３を並べて配置する場合には、図１８の表裏導通型半導体素子３の方がより多くの数を配置できる。よって、実施の形態４では実施の形態１よりもさらに生産性が向上する。
【００５０】
また、図１７の表裏導通型半導体素子３の角部の角度αは、図１８の表裏導通型半導体素子３の角部の角度βよりも小さい（すなわち、α＜β）。表裏導通型半導体素子３に電圧が印加されたとき、表裏導通型半導体素子３の角部には電界は集中しやすいが、その角度が鈍角であるほど電界は緩和される。α＜βの関係から、図１８の表裏導通型半導体素子３からなる表裏導通型半導体チップ２は、図１７の表裏導通型半導体素子３からなる表裏導通型半導体チップ２よりも高い耐圧性能を得ることができる。
【００５１】
半導体ウエハ１から表裏導通型半導体チップ２を切り出すための切削方法は、基本的に実施の形態１と同様でよい。ただし、半導体ウエハ１を切削するブレードまたは半導体ウエハ１を載置するマウンタが、正六角形の表裏導通型半導体素子３の角部の角度βの１／２以下、すなわち６０度以下の刻み幅で回転できることが必要とされる。
【００５２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５３】
１  半導体ウエハ、２  表裏導通型半導体チップ、３  表裏導通型半導体素子、４  耐圧保持領域、５  表裏導通領域、６  ゲートパッド、７  共通通電領域、８  表面絶縁膜、９  Ｐ型耐圧保持拡散層、１０  Ｎ型耐圧保持拡散層、１１  半導体基板、１２  Ｎ型裏面拡散層、１３  裏面金属膜、１４  通電領域配線パターン、１５  ゲートパッド配線パターン、１６  絶縁膜、１７ａ，１７ｂ  コンタクトホール、１８  金属膜、２０ａ，２０ｂ  特性測定用モニタパッド、２１  層間絶縁膜、２２  Ｎ型拡散層、２３  Ｐ型拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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