(57)【要約】【課題】一つの実施形態は、メモリセルを容易に高抵抗状態又は低抵抗状態に変化させることができる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、第１のラインと第２のラインと第１のメモリセルと制御回路とを有する半導体記憶装置が提供される。第１のラインは、第１の方向に延びている。第２のラインは、第２の方向に延びている。第１のメモリセルは、相変化素子を含む。第１のメモリセルは、第１のラインと第２のラインとの間に配されている。制御回路は、予め設定された電圧を有する。制御回路は、第１のメモリセルへの書き込み動作の際、第１の期間に、第１のライン及び第２のラインを介して第１のメモリセルの両端に予め設定された電圧より高い電圧を印加し、第２の期間に、第１のライン及び第２のラインを介して第１のメモリセルの両端に予め設定された電圧を印加する。第２の期間は、第１の期間に続く期間である。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１の方向に延びた第１のラインと、
第２の方向に延びた第２のラインと、
相変化素子を含み、前記第１のラインと前記第２のラインとの間に配された第１のメモリセルと、
予め設定された電圧を有し、前記第１のメモリセルへの書き込み動作の際、第１の期間に、前記第１のライン及び前記第２のラインを介して前記第１のメモリセルの両端に前記予め設定された電圧より高い電圧を印加し、前記第１の期間に続く第２の期間に、前記第１のライン及び前記第２のラインを介して前記第１のメモリセルの両端に前記予め設定された電圧を印加する制御回路と、
を備えた半導体記憶装置。
【請求項２】
前記制御回路は、前記第１の期間に、前記第１のラインを第１の選択電位より高い電位にするとともに前記第２のラインを第２の選択電位にし、前記第２の期間に、前記第１のラインを前記第１の選択電位にするとともに前記第２のラインを前記第２の選択電位にする
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の方向に延びた第３のラインと、
前記第２の方向に延びた第４のラインと、
相変化素子を含み、前記第１のラインと前記第４のラインとの間に配された第２のメモリセルと、
相変化素子を含み、前記第２のラインと前記第３のラインとの間に配された第３のメモリセルと、
をさらに備え、
前記制御回路は、前記第１の期間に、前記第３のラインを第１の非選択電位にするとともに前記第４のラインを第２の非選択電位より高い電位にし、前記第２の期間に、前記第３のラインを前記第１の非選択電位にするとともに前記第４のラインを前記第２の非選択電位にする
請求項２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１の期間に、前記第１のラインを第１の選択電位にするとともに前記第２のラインを第２の選択電位より低い電位にし、前記第２の期間に、前記第１のラインを前記第１の選択電位にするとともに前記第２のラインを前記第２の選択電位にする
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１の方向に延びた第３のラインと、
前記第２の方向に延びた第４のラインと、
相変化素子を含み、前記第１のラインと前記第４のラインとの間に配された第２のメモリセルと、
相変化素子を含み、前記第２のラインと前記第３のラインとの間に配された第３のメモリセルと、
をさらに備え、
前記制御回路は、前記第１の期間に、前記第３のラインを第１の非選択電位より低い電位にするとともに前記第４のラインを第２の非選択電位にし、前記第２の期間に、前記第３のラインを前記第１の非選択電位にするとともに前記第４のラインを前記第２の非選択電位にする
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
相変化素子を含むメモリセルを有する半導体記憶装置では、相変化素子の両端に印加する電圧の大きさ及び変化速度に応じてメモリセルを高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。このとき、メモリセルに格納させるべき情報に応じて、メモリセルを高抵抗状態又は低抵抗状態に変化させることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１４／００２６５６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、メモリセルを容易に高抵抗状態又は低抵抗状態に変化させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のラインと第２のラインと第１のメモリセルと制御回路とを有する半導体記憶装置が提供される。第１のラインは、第１の方向に延びている。第２のラインは、第２の方向に延びている。第１のメモリセルは、相変化素子を含む。第１のメモリセルは、第１のラインと第２のラインとの間に配されている。制御回路は、予め設定された電圧を有する。制御回路は、第１のメモリセルへの書き込み動作の際、第１の期間に、第１のライン及び第２のラインを介して第１のメモリセルの両端に予め設定された電圧より高い電圧を印加し、第２の期間に、第１のライン及び第２のラインを介して第１のメモリセルの両端に予め設定された電圧を印加する。第２の期間は、第１の期間に続く期間である。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体記憶装置の構成を示す図である。
【図２】図２は、実施形態における不揮発性メモリの構成を示す図である。
【図３】図３は、実施形態におけるメモリセルアレイの構成を示す図である。
【図４】図４は、実施形態におけるメモリセルの構成を示す図である。
【図５】図５は、実施形態におけるメモリセルの電圧電流特性を示す図である。
【図６】図６は、実施形態におけるワードライン制御回路の構成を示す図である。
【図７】図７は、実施形態におけるビットライン制御回路の構成を示す図である。
【図８】図８は、実施形態における不揮発性メモリにおける情報の書き換え動作を示す波形図である。
【図９】図９は、実施形態におけるメモリセルへの印加電圧を示す図である。
【図１０】図１０は、実施形態の第１の変形例におけるワードライン制御回路の構成を示す図である。
【図１１】図１１は、実施形態の第１の変形例におけるワードライン制御回路の動作を示す波形図である。
【図１２】図１２は、実施形態の第１の変形例におけるビットライン制御回路の構成を示す図である。
【図１３】図１３は、実施形態の第２の変形例における波形生成回路の構成を示す図である。
【図１４】図１４は、実施形態の第２の変形例における不揮発性メモリにおける情報の書き換え動作を示す波形図である。
【図１５】図１５は、実施形態の第３の変形例における不揮発性メモリにおける情報の書き換え動作を示す波形図である。
【図１６】図１６は、実施形態の第３の変形例におけるメモリセルへの印加電圧を示す図である。
【図１７】図１７は、実施形態の第４の変形例における不揮発性メモリにおける情報の書き換え動作を示す波形図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態に係る半導体記憶装置について説明する。半導体記憶装置は、複数のメモリセルを含む不揮発性メモリを有する。複数のメモリセルのそれぞれは、相変化素子を含む。相変化素子は、相変化材料の２つの異なる相状態を記憶情報とすることができる。相変化材料は、例えば、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）が使用され得る。
【０００９】
メモリセルに格納された情報を書き換える場合、半導体記憶装置は、メモリセルに閾値以上の電圧を印加し相変化素子にスナップバック（急激な抵抗低下）現象が発生するようにする。スナップバック現象が発生すると、相変化素子に大きなセル電流（リセット電流）が流れジュール熱により相変化素子が溶融状態になる。その後、相変化素子の両端に印加する電圧の大きさ及び変化速度に応じてメモリセルを高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。例えば、メモリセルに印加する電圧を急激に低下させると、相変化素子が溶融状態から急冷され結晶性の低い状態（例えば、非晶質状態）で凝固し、高抵抗状態（リセット状態）になり、メモリセルに“０”が格納される。メモリセルに印加する電圧を徐々に低下させると、相変化素子が溶融状態から徐冷され結晶性の高い状態（例えば、結晶状態）で凝固し、低抵抗状態（セット状態）になり、メモリセルに“１”が格納される。メモリセルの高抵抗状態の閾値（電圧）は、メモリセルの低抵抗状態の閾値（電圧）より高い。
【００１０】
情報の書き換え時にメモリセルの両端に印加すべき電圧として、その値の半分がメモリセルの低抵抗状態の閾値（電圧）の設計値より低くなるような電圧Ｖ１が予め設定され得る。
【００１１】
メモリセルに格納された情報を読み出す場合、低抵抗状態の閾値と高抵抗状態の閾値との間のレベルを有するリード電圧をメモリセルに印加する。メモリセルが低抵抗状態にあれば、相変化素子がスナップバック現象を起こして大きなセル電流が流れ、メモリセルが高抵抗状態にあれば、相変化素子がスナップバック現象を起こさないので小さなセル電流が流れるかセル電流がほとんど流れない。これにより、セル電流のレベルを検知することで、メモリセルに格納された情報が“０”か“１”かを検知できる。
【００１２】
相変化素子は、例えばカルコゲナイド系の材料で形成され得るが、カルコゲナイドはバンドギャップが狭い半導体であり、温度が高くなるほど抵抗が低くなる傾向にある。その傾向は、結晶状態より非晶質状態の方が顕著である。このため、半導体記憶装置の使用可能な環境温度を向上させるために、メモリセルについて低抵抗状態の閾値と高抵抗状態の閾値との間の電圧差であるリードマージンを広く確保させることが望まれる。
【００１３】
リードマージンを広く確保するための対策として、高抵抗状態の閾値を上げること（対策１）が考えられる。対策１では、高抵抗状態の閾値が予め設定された電圧Ｖ１より高く設定されると、その電圧Ｖ１をメモリセルの両端に印加してもスナップバック現象が発生しないため、情報の書き換えが困難になる可能性がある。また、半導体記憶装置を低コストで構成するためには、既存の制御を活用できること、すなわち、予め設定された電圧Ｖ１を実質的に変更せずにメモリセルを制御できることが望まれる。
【００１４】
リードマージンを広く確保するための他の対策として、低抵抗状態の閾値を下げること（対策２）が考えられる。対策２では、予め設定された電圧Ｖ１を実質的に変更せずに選択メモリセルを制御できるが、低抵抗状態の閾値が予め設定された電圧Ｖ１の半分より低く設定されると、メモリセルアレイにおける書き換え対象でない非選択のメモリセルにスナップバック現象が発生してしまい、非選択のメモリセルに誤った情報が格納される可能性がある。すなわち、不適正な情報の書き換えが発生する可能性がある。
【００１５】
そこで、実施形態では、半導体記憶装置において、各メモリセルの高抵抗状態の閾値を予め設定された電圧Ｖ１より高く設定し、書き換え時にメモリセルへ一時的に予め設定された電圧Ｖ１より高い電圧を印加してから予め設定された電圧Ｖ１を印加することで、広いリードマージンの確保と適正な情報の書き換えとを両立化させる。
【００１６】
具体的には、半導体記憶装置は、クロスポイント型のメモリデバイスであり、複数のワードライン及び複数のビットラインを有し、ワードライン及びビットラインの交差する位置にメモリセルが配されている。この半導体記憶装置について、各メモリセルの高抵抗状態の閾値を予め設定された電圧Ｖ１より高くなるように設計する。さらに、プログラム時（情報の書き換え時）に、プログラム対象のメモリセル（選択メモリセル）へ高抵抗状態の閾値を越えた電圧が一時的に印加されるよう、選択メモリセルに接続されたワードライン（選択ワードライン）の電圧を一時的にオーバーシュートさせる。その際、半選択のメモリセルがスナップバックしないよう、非選択ビットラインの電圧も一時的にオーバーシュートさせる。これにより、非選択メモリセルが誤ってプログラムされることを避けながら選択メモリセルを確実にプログラムできる。
【００１７】
より具体的には、半導体記憶装置２００は、図１に示すように構成される。図１は、半導体記憶装置２００の構成を示す図である。半導体記憶装置２００は、ホスト３００と通信可能に接続され、ホスト３００に対して外部記憶媒体として機能する。半導体記憶装置２００は、不揮発性メモリ１００及びコントローラ２１０を有する。コントローラ２１０は、ホスト３００からの要求に応じて、又は、自律的に、不揮発性メモリ１００の制御を行う。
【００１８】
コントローラ２１０は、制御部２１１、ホストＩ／Ｆ（インターフェース）２１２、メモリＩ／Ｆ（インターフェース）２１３、ＥＣＣ（誤り訂正）処理部２１４、バッファメモリ２１５、及びバス２１６を有する。制御部２１１、ホストＩ／Ｆ（インターフェース）２１２、メモリＩ／Ｆ（インターフェース）２１３、ＥＣＣ（誤り訂正）処理部２１４、バッファメモリ２１５は、バス２１６を介して互いに通信可能に接続されている。制御部２１１は、例えばＣＰＵ（中央処理演算ユニット）であり、コントローラ２１０における各部を統括的に設御する。ホストＩ／Ｆ２１２は、ホスト３００との通信を媒介する。メモリＩ／Ｆ２１３は、不揮発性メモリ１００とのデータ・指示の受け渡しを媒介する。ＥＣＣ処理部２１４は、不揮発性メモリ１００から読み出されたデータの誤り訂正処理を行う。バッファメモリ２１５は、不揮発性メモリ１００との間で受け渡されるデータ・指示をバッファリングしたり、制御部２１１によるワークエリアとして使用されたりする。
【００１９】
次に、不揮発性メモリ１００について図２〜図４を用いて説明する。図２は、不揮発性メモリ１００の構成を示す図である。図３は、メモリセルアレイ１の構成を示す図である。図４は、メモリセルＭＣの構成を示す回路図である。
【００２０】
不揮発性メモリ１００は、例えば、クロスポイント型のメモリセルアレイ１を有するＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。不揮発性メモリ１００は、メモリセルアレイ１、複数のワードラインＷＬ−１〜ＷＬ−Ｎ、ロウ制御回路２、複数のビットラインＢＬ−１〜ＢＬ−Ｍ、カラム制御回路３、アドレスレシーバー４、アドレスレジスタ５、書込み・読出し・消去用電源生成回路６、電源ドライブ回路７、コマンド制御回路８３、書込みデータ格納用レジスタ８、書き込み制御回路８４、データ復元回路１０、データ入力回路８１、及びデータ出力回路８２を有する。Ｎは４以上の整数とし、Ｍは、２以上の整数とする。
【００２１】
メモリセルアレイ１では、図３に示すように、複数のメモリセルＭＣ（１，１）〜ＭＣ（Ｎ，Ｍ）が配列されている。例えば、Ｎ本のワードラインＷＬ−１〜ＷＬ−ＮとＭ本のビットラインＢＬ−１〜ＢＬ−Ｍとの交差する位置に複数のメモリセルＭＣ（１，１）〜ＭＣ（Ｎ，Ｍ）が２次元的に配列されている。メモリセルアレイ１では、メモリセルＭＣの２次元的な配列（メモリ層）が積層されることでメモリセルＭＣの３次元的な配列が実現されていてよい。
【００２２】
図４に示すように、ワードラインＷＬ及びビットラインＢＬの交差位置に配されたメモリセルＭＣでは、整流素子Ｄ及び相変化素子Ｒが直列に接続されている。整流素子Ｄは、例えば、ダイオードであり、カソードが相変化素子Ｒに接続され、アノードがビットラインＢＬに接続されている。相変化素子Ｒは、一端がワードラインＷＬに接続され、他端が整流素子Ｄに接続されている。
【００２３】
相変化素子Ｒは、互いに結晶性の異なる２つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との２つの抵抗値の状態間で遷移する素子である。２つの抵抗値の状態は、低抵抗状態が結晶性の高い状態（例えば、結晶状態）に対応し、高抵抗状態が結晶性の低い状態（例えば、非晶質状態）に対応する。相変化素子Ｒの両端に印加する電圧の大きさ及び変化速度に応じてメモリセルＲを高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルＭＣに情報が格納される。
【００２４】
例えば、メモリセルＭＣが低抵抗状態にある場合、メモリセルＭＣは、図５に一点鎖線で示す電流電圧特性を有する。このため、メモリセルＭＣに電圧Ｖ１を印加することでメモリセルＭＣに閾値ＶｔｈＬ以上の電圧が印加されスナップバック現象を発生させることができる。
【００２５】
一方、メモリセルＭＣが高抵抗状態にある場合、メモリセルＭＣは、図５に実線で示す電圧電流特性を有する。このため、メモリセルＭＣに電圧Ｖ１を印加してもメモリセルＭＣに閾値ＶｔｈＨ以上の電圧が印加されずスナップバック現象を発生させることが困難になる。このため、メモリセルＭＣに格納された情報を書き換える場合、図５に破線で示すように、メモリセルＭＣへの印加電圧を一時的にオーバーシュートさせ電圧Ｖ１＋ΔＶｏｓ１とする。電圧Ｖ１＋ΔＶｏｓ１では、オーバーシュート分の電圧量をΔＶｏｓ１（＞０）で表している。これにより、メモリセルＭＣに閾値ＶｔｈＨ以上の電圧が印加されスナップバック現象を発生させることができる。
【００２６】
また、メモリセルＭＣに格納された情報を読み出す場合、低抵抗状態の閾値ＶｔｈＬと高抵抗状態の閾値ＶｔｈＨとの間のレベルを有するリード電圧（例えば、Ｖｒ１）をメモリセルＭＣに印加する。メモリセルＭＣが低抵抗状態にあれば、相変化素子がスナップバック現象を起こして大きなセル電流（電流Ｉｌｒｓ）が流れ、メモリセルＭＣが高抵抗状態にあれば、相変化素子Ｒがスナップバック現象を起こさないので小さなセル電流（電流Ｉｈｒｓ）が流れるかセル電流がほとんど流れない。これにより、セル電流のレベルを検知することで、メモリセルＭＣに格納された情報が“０”か“１”かを検知できる。すなわち、低抵抗状態の閾値ＶｔｈＬと高抵抗状態の閾値ＶｔｈＨとの間の電圧差が、リード電圧の取り得る範囲を示すリードマージンＲＭとなる。
【００２７】
なお、図４では、各メモリセルＭＣの構成として、ビットラインＢＬからワードラインＷＬへ向かう方向が整流素子Ｄの順方向となる構成が例示されているが、ビットラインＢＬからワードラインＷＬへ向かう方向が整流素子Ｄの逆方向となる構成であってもよい。また、各メモリセルＭＣ内では、整流素子Ｄ及び相変化素子Ｒの配置が入れ替えられたものであっても良い。
【００２８】
図２に示すアドレスレシーバー４は、外部から供給されたアドレス信号をアドレスレジスタ５に格納する。コマンド制御回路８３は、外部から供給されたコマンドを受け取り、コマンドに応じた指令を各回路へ出す。例えば、コマンド制御回路８３は、書込み・読出し・消去動作における動作電圧や動作タイミング等を制御するための指令を出す。アドレスレジスタ５は、コマンド制御回路８３からの指令に従い、アドレス信号をロウ制御回路２およびカラム制御回路３に送る。
【００２９】
データ入力回路８１は、外部から入力されたデータ（書込みデータ）を書込みデータ格納用レジスタ８に一時的に格納する。書込みデータ格納用レジスタ８は、コマンド制御回路８３からの指令に従い、データを書き込み制御回路８４に送る。書き込み制御回路８４は、電源ドライブ回路７から転送されてきた電圧を制御する。
【００３０】
データ出力回路８２は、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して接続され、ホストに向けて、読み出しデータの出力、書き込み完了の通知、消去完了の通知を行う。
【００３１】
書込み・読出し・消去用電源生成回路６は、書込み・読出し・消去用の電源電圧をそれぞれ生成して電源ドライブ回路７へ供給する。
【００３２】
電源ドライブ回路７は、コマンド制御回路８３からの指令に応じて、書込み・読出し・消去用の電源電圧をロウ制御回路２およびカラム制御回路３に供給する。
【００３３】
図３に示すＮ本のワードラインＷＬ−１〜ＷＬ−Ｎは、複数のメモリセルＭＣ（１，１）〜ＭＣ（Ｎ，Ｍ）の間を行（ロウ）に沿った方向へ延びている。
【００３４】
図２に示すロウ制御回路２は、メモリセルアレイ１のワードラインＷＬの延在方向に隣接する位置に設けられている。ロウ制御回路２は、Ｎ本のワードラインＷＬ−１〜ＷＬ−Ｎに接続されている。ロウ制御回路２は、ワードライン制御回路２１を有する。ワードライン制御回路２１は、アドレス信号をアドレスレジスタ５から受け、アドレス信号に従い、ワードラインＷＬを駆動する。
【００３５】
ワードライン制御回路２１は、例えば、図６に示すように構成される。図６は、ワードライン制御回路２１の構成を示す回路である。ワードライン制御回路２１は、ロウデコーダ２１１、Ｎ個の選択スイッチ２１２−１〜２１２−Ｎ、Ｎ個のインバータ２１３−１〜２１３−Ｎ、Ｎ個の非選択スイッチ２１４−１〜２１４−Ｎ、及び波形生成回路２１５を有する。Ｎ個の選択スイッチ２１２−１〜２１２−Ｎ、Ｎ個のインバータ２１３−１〜２１３−Ｎ、Ｎ個の非選択スイッチ２１４−１〜２１４−Ｎは、Ｎ本のワードラインＷＬ−１〜ＷＬ−Ｎに対応している。
【００３６】
各選択スイッチ２１２−１〜２１２−Ｎは、例えばＮＭＯＳトランジスタであり、ゲートがロウデコーダ２１１に接続され、ソースが波形生成回路２１５に接続され、ドレインが対応するワードラインＷＬに接続されている。各非選択スイッチ２１４−１〜２１４−Ｎは、例えばＮＭＯＳトランジスタであり、ゲートが対応するインバータ２１３に接続され、ソースがグランド電位に接続され、ドレインが対応するワードラインＷＬに接続されている。各インバータ２１３−１〜２１３−Ｎは、入力ノードがロウデコーダ２１１に接続され、出力ノードが対応する非選択スイッチ２１４の制御端子（ゲート）に接続されている。波形生成回路２１５は、オーバーシュートを含む電圧（図８参照）を生成して出力することが可能である。波形生成回路２１５は、例えば、既存の電圧波形を生成する回路に、オーバーシュート成分を生成し既存の電圧波形に加算する回路を追加することで、簡易に追加的に構成され得る。
【００３７】
ロウデコーダ２１１は、アドレスレジスタ５から受けたアドレス信号に応じて、Ｎ個の制御信号φＷＬ−１〜φＷＬ−Ｎのうち選択ワードラインに対応した制御信号をアクティブレベル（例えば、Ｈレベル）にし非選択ワードラインに対応した制御信号をノンアクティブレベル（例えば、Ｌレベル）にする。これに応じて、Ｎ個の選択スイッチ２１２−１〜２１２−Ｎのうち、選択ワードラインＷＬに対応した選択スイッチ２１２がオンして波形生成回路２１５を選択ワードラインＷＬに接続し、非選択ワードラインＷＬに対応した非選択スイッチ２１４がオンしてグランド電位を非選択ワードラインＷＬに接続する。これにより、波形生成回路２１５で生成されたオーバーシュートを含む電圧が選択ワードラインＷＬへ選択的に供給され得る。
【００３８】
図３に示すＭ本のビットラインＢＬ−１〜ＢＬ−Ｍは、複数のメモリセルＭＣ（１，１）〜ＭＣ（Ｎ，Ｍ）の間を列（カラム）に沿った方向へ延びている。
【００３９】
図２に示すカラム制御回路３は、メモリセルアレイ１のビットラインＢＬの延在方向に隣接する位置に設けられている。カラム制御回路３は、Ｍ本のビットラインＢＬ−１〜ＢＬ−Ｍに接続されている。カラム制御回路３は、ビットライン制御回路３１及びセンスアンプ回路３２を有する。ビットライン制御回路３１は、アドレス信号をアドレスレジスタ５から受け、アドレス信号に従い、ビットラインＢＬを駆動する。
【００４０】
ビットライン制御回路３１は、例えば、図７に示すように構成される。図７は、ビットライン制御回路３１の構成を示す回路である。ビットライン制御回路３１は、カラムデコーダ３１１、Ｍ個の選択スイッチ３１２−１〜３１２−Ｍ、Ｍ個のインバータ３１３−１〜３１３−Ｍ、Ｍ個の非選択スイッチ３１４−１〜３１４−Ｍ、及び波形生成回路３１５を有する。Ｍ個の選択スイッチ３１２−１〜３１２−Ｍ、Ｍ個のインバータ３１３−１〜３１３−Ｍ、Ｍ個の非選択スイッチ３１４−１〜３１４−Ｍは、Ｍ本のビットラインＢＬ−１〜ＢＬ−Ｍに対応している。
【００４１】
各選択スイッチ３１２−１〜３１２−Ｍは、例えばＮＭＯＳトランジスタであり、ゲートがカラムデコーダ３１１に接続され、ソースが波形生成回路３１５に接続され、ドレインが対応するビットラインＢＬに接続されている。各非選択スイッチ３１４−１〜３１４−Ｍは、例えばＮＭＯＳトランジスタであり、ゲートが対応するインバータ３１３に接続され、ソースがグランド電位に接続され、ドレインが対応するビットラインＢＬに接続されている。各インバータ３１３−１〜３１３−Ｍは、入力ノードがカラムデコーダ３１１に接続され、出力ノードが対応する非選択スイッチ３１４の制御端子（ゲート）に接続されている。波形生成回路３１５は、オーバーシュートを含まない電圧（図８参照）を生成して端子ＴＭ１から出力するとともにオーバーシュートを含む電圧（図８参照）を生成して端子ＴＭ２から出力することが可能である。波形生成回路３１５は、例えば、既存の電圧波形を生成し端子ＴＭ１から出力する回路に、オーバーシュート成分を生成し既存の電圧波形に加算し端子ＴＭ２から出力する回路を追加することで、簡易に追加的に構成され得る。
【００４２】
カラムデコーダ３１１は、アドレスレジスタ５から受けたアドレス信号に応じて、Ｍ個の制御信号φＢＬ−１〜φＢＬ−Ｍのうち選択ビットラインに対応した制御信号をアクティブレベル（例えば、Ｈレベル）にし非選択ビットラインに対応した制御信号をノンアクティブレベル（例えば、Ｌレベル）にする。これに応じて、Ｍ個の選択スイッチ３１２−１〜３１２−Ｍのうち、選択ビットラインＢＬに対応した選択スイッチ３１２がオンして波形生成回路３１５の端子ＴＭ１を選択ビットラインＢＬに接続し、非選択ビットラインＢＬに対応した非選択スイッチ３１４がオンして波形生成回路３１５の端子ＴＭ２を非選択ビットラインＷＬに接続する。これにより、波形生成回路３１５で生成されたオーバーシュートを含まない電圧が選択ビットラインＢＬへ選択的に供給されるとともに波形生成回路３１５で生成されたオーバーシュートを含む電圧が非選択ビットラインＢＬへ選択的に供給され得る。
【００４３】
図２、図３に示すビットライン制御回路３１は、例えばビットラインＢＬ−ｋを選択し、ｋ列目のメモリセルＭＣ（１，ｋ）〜（Ｎ，ｋ）のうち選択されたメモリセルについて、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを行う。また、ビットライン制御回路３１は、センスアンプ回路３２を介して、読み出されたデータを増幅してレジスタ９１へ出力させる。センスアンプ回路３２は、検出結果Ｓ／Ａ＿ＯＵＴをレジスタ９１へ出力する。
【００４４】
なお、電源ドライブ回路７、書き込み制御回路８４、ワードライン制御回路２１、ビットライン制御回路３１を含む構成は、メモリセルＭＣ（１，ｋ）〜ＭＣ（Ｎ，Ｍ）に対する情報の書き換え時にワードラインＷＬ−１〜ＷＬ−Ｎの電圧及びビットラインＢＬ−１〜ＢＬ−Ｍの電圧を制御するための制御回路ＣＬとみなすことができる。
【００４５】
次に、不揮発性メモリ１００における情報の書き換え動作について図８を用いて説明する。図８は、不揮発性メモリ１００における情報の書き換え動作を示す波形図である。
【００４６】
図８では、電圧Ｖ１を制御回路ＣＬが有しており、各メモリセルＭＣの高抵抗状態の閾値が電圧Ｖ１より高く設定されており、制御回路ＣＬが情報を書き換えるべき選択メモリセルＭＣに高抵抗状態（リセット状態）が格納されている場合について例示する。
【００４７】
期間ＴＰ１において、制御回路ＣＬは、選択ワードラインＷＬ及び選択ビットラインＢＬを介して選択メモリセルＭＣの両端に電圧Ｖ１より高い電圧を印加する。
【００４８】
具体的には、制御回路ＣＬは、期間ＴＰ１に、選択ワードラインＷＬの電位ＶＷＳを選択電位より高い電位（例えば、１／２×Ｖ１＋ΔＶＯＳ１、Ｖ１＞０、ΔＶＯＳ１＞０）にする。制御回路ＣＬは、選択ワードラインＷＬの電位ＶＷＳの波形を基準電位（グランド電位）から選択電位（１／２×Ｖ１）を超えて所定の電位（１／２×Ｖ１＋ΔＶＯＳ１）までオーバーシュートするような波形に制御することで、選択ワードラインＷＬの電位ＶＷＳをその選択電位より高い電位にすることができる。それとともに、制御回路ＣＬは、選択ビットラインＢＬの電位ＶＢＳを選択電位（例えば、−１／２×Ｖ１）にする。
【００４９】
これにより、図９（ａ）に「Ｓ」で示す選択メモリセルＭＣ（ｓ−１，ｋ＋１）の両端には、
１／２×Ｖ１＋ΔＶＯＳ１−（−１／２×Ｖ１）＝Ｖ１＋ΔＶＯＳ１
の電圧が印加される。図９（ａ）は、期間ＴＰ１における各メモリセルＭＣへの印加電圧を示す図である。ΔＶＯＳ１＞０であることを考えると、選択メモリセル「Ｓ」の両端電圧は、
Ｖ１＋ΔＶＯＳ１＞Ｖ１
となり、選択メモリセル「Ｓ」の両端に電圧Ｖ１より高い電圧が印加されることになる。
【００５０】
このとき、図９（ａ）に「Ｆ」で示すメモリセルＭＣ（ｓ−１，ｋ−１），ＭＣ（ｓ−１，ｋ）は、非選択メモリセルＭＣであるが、一端に選択ワードラインＷＬ−（ｓ−１）を介して選択電位ＶＷＳ＝１／２×Ｖ１＋ΔＶＯＳ１が供給され、他端に非選択ビットラインＢＬ−（ｋ−１），ＢＬ−ｋを介して非選択電位ＶＢＵが供給されているので、半選択メモリセル「Ｆ」と呼ぶことにする。仮に、ＶＢＵ＝０（グランド電位）とすると、半選択メモリセル「Ｆ」の両端には、ＶＷＳ−ＶＢＵ＝１／２×Ｖ１＋ΔＶＯＳ１（＞１／２×Ｖ１）が印加されるので、非選択であるにもかかわらずスナップバック現象が発生してしまい、誤った情報が格納される可能性がある。すなわち、不適正な情報の書き換えが発生する可能性がある。
【００５１】
そのため、制御回路ＣＬは、期間ＴＰ１に、非選択ビットラインＢＬの電位ＶＢＵを非選択電位（グランド電位）より高い電位（例えば、ΔＶＯＳ２＞０）にする。制御回路ＣＬは、図８に示すように、非選択ビットラインＢＬの電位ＶＢＳの波形を非選択電位（グランド電位）から所定の電位（ΔＶＯＳ２）までオーバーシュートするような波形に制御することで、非選択ビットラインＷＬの電位ＶＢＳをその非選択電位より高い電位にすることができる。それとともに、制御回路ＣＬは、非選択ワードラインＷＬの電位ＶＷＵを非選択電位（グランド電位）にする。
【００５２】
電位ＶＢＵのオーバーシュート量は、
ΔＶＯＳ２≧ΔＶＯＳ１
とし、電位ＶＷＳのオーバーシュート量以上にすることができる。
【００５３】
これにより、図９に示す半選択メモリセル「Ｆ」の両端には、ＶＷＳ−ＶＢＵ＝１／２×Ｖ１＋（ΔＶＯＳ１−ΔＶＯＳ２（≦１／２×Ｖ１）の電圧が印加されるので、スナップバック現象の発生を防止できる。
【００５４】
なお、図９（ａ）に「Ｈ」で示すメモリセルＭＣ（ｓ，ｋ＋１），ＭＣ（ｓ＋１，ｋ＋１）は、非選択メモリセルＭＣであるが、一端に非選択ワードラインＷＬ−ｓ，ＷＬ−（ｓ＋１）を介して非選択電位ＶＷＵ＝０（グランド電位）が供給され、他端に選択ビットラインＢＬ−（ｋ＋１）を介して選択電位ＶＢＳ＝−１／２×Ｖ１が供給されているので、半選択メモリセル「Ｈ」と呼ぶことにする。半選択メモリセル「Ｈ」の両端には、ＶＷＵ−ＶＢＳ＝＋１／２×Ｖ１が印加されるので、スナップバック現象が発生しない。
【００５５】
また、図９（ａ）に「Ｕ」で示すメモリセルＭＣ（ｋ−１，ｓ），ＭＣ（ｋ，ｓ），ＭＣ（ｋ−１，ｓ＋１），ＭＣ（ｋ，ｓ＋１）は、非選択メモリセルＭＣであり、一端に非選択ワードラインＷＬ−ｓ，ＷＬ−（ｓ＋１）を介して非選択電位ＶＷＵ＝０（グランド電位）が供給され、他端に非選択ビットラインＢＬ−（ｋ−１），ＢＬ−ｋを介して非選択電位ＶＢＳ＝ΔＶＯＳ２が供給されるので、非選択メモリセル「Ｕ」と呼ぶことにする。非選択メモリセル「Ｕ」の両端には、ＶＷＵ−ＶＢＵ＝−ΔＶＯＳ２が印加されるので、スナップバック現象が発生しない。
【００５６】
図８に示す期間ＴＰ２において、制御回路ＣＬは、選択ワードラインＷＬ及び選択ビットラインＢＬを介して選択メモリセルＭＣの両端に電圧Ｖ１を印加する。期間ＴＰ２は、期間ＴＰ１に続く期間である。
【００５７】
具体的には、制御回路ＣＬは、期間ＴＰ２に、選択ワードラインＷＬの電位ＶＷＳを選択電位（１／２×Ｖ１）にするとともに選択ビットラインＢＬの電位ＶＢＳを選択電位（−１／２×Ｖ１）にする。
【００５８】
これにより、図９（ｂ）に示す選択メモリセル「Ｓ」の両端には、
＋１／２×Ｖ１−（−１／２×Ｖ１）＝Ｖ１
の電圧が印加されるが、既にスナップバック現象が発生しているので、選択メモリセル「Ｓ」の情報が書き換え可能な状態になっている。図９（ｂ）は、期間ＴＰ２における各メモリセルＭＣへの印加電圧を示す図である。
【００５９】
また、図９（ｂ）に示す半選択メモリセル「Ｆ」の両端には、
＋１／２×Ｖ１−０＝１／２×Ｖ１
の電圧が印加され、半選択メモリセル「Ｈ」の両端には、
０−（−１／２×Ｖ１）＝１／２×Ｖ１
の電圧が印加され、非選択メモリセル「Ｕ」の両端には、
０−０＝０
の電圧が印加されるので、それぞれ、スナップバック現象が発生しない。
【００６０】
期間ＴＰ３において、制御回路ＣＬは、相変化素子Ｒの両端に印加する電圧の大きさ及び変化速度に応じて選択メモリセルＭＣを高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させる。
【００６１】
具体的には、選択メモリセルＭＣに“０”を格納することがコントローラ２１０（図１参照）から要求されている場合、制御回路ＣＬは、図８に一点鎖線で示すように、選択ワードラインＷＬの電位ＶＷＳを選択電位（＋１／２×Ｖ１）から変化速度ＣＶ１で非選択電位（０）まで変化させる。変化速度ＣＶ１は、相変化素子を溶融状態から急冷させるような変化速度である。それとともに、制御回路ＣＬは、図８に一点鎖線で示すように、選択ビットラインＢＬの電位ＶＢＳを選択電位（−１／２×Ｖ１）から変化速度ＣＶ１’で非選択電位（０）まで変化させる。変化速度ＣＶ１’は、変化速度ＣＶ１に対応した変化速度であり、相変化素子を溶融状態から急冷させるような変化速度である。これにより、選択メモリセルＭＣに含まれる相変化素子が溶融状態から急冷され結晶性の低い状態（例えば、非晶質状態）で凝固し、高抵抗状態（リセット状態）になり、メモリセルＭＣに“０”が格納される。
【００６２】
また、選択メモリセルＭＣに“１”を格納することがコントローラ２１０（図１参照）から要求されている場合、制御回路ＣＬは、図８に実線で示すように、選択ワードラインＷＬの電位ＶＷＳを選択電位（＋１／２×Ｖ１）から変化速度ＣＶ２で非選択電位（０）まで変化させる。変化速度ＣＶ２は、変化速度ＣＶ１より遅い変化速度であり、相変化素子を溶融状態から徐冷させるような変化速度である。それとともに、制御回路ＣＬは、図８に実線で示すように、選択ビットラインＢＬの電位ＶＢＳを選択電位（−１／２×Ｖ１）から変化速度ＣＶ２’で非選択電位（０）まで変化させる。変化速度ＣＶ２’は、変化速度ＣＶ１’より遅い変化速度であり且つ変化速度ＣＶ２に対応した変化速度であり、相変化素子を溶融状態から徐冷させるような変化速度である。これにより、選択メモリセルＭＣに含まれる相変化素子が溶融状態から徐冷され結晶性の高い状態（例えば、結晶状態）で凝固し、低抵抗状態（セット状態）になり、メモリセルＭＣに“１”が格納される。
【００６３】
以上のように、実施形態では、半導体記憶装置２００において、各メモリセルＭＣの高抵抗状態の閾値を予め設定された電圧Ｖ１より高く設定し、書き換え時にメモリセルＭＣへ一時的に電圧Ｖ１より高い電圧を印加してから電圧Ｖ１を印加する。例えば、半導体記憶装置２００は、選択ワードラインの電位を一時的にオーバーシュートさせて選択電位より高い電位にしてから選択電位に維持する。それに伴い、半導体記憶装置２００は、非選択ビットラインの電位を一時的にオーバーシュートさせて非選択電位より高い電位にしてから非選択電位に戻す。これにより、広いリードマージンを確保しながら適正な情報の書き換えを行うことができる。
【００６４】
なお、選択ワードラインＷＬの電位を直接的にオーバーシュートさせる代わりに、選択ワードラインＷＬ自体はフローティング状態にしておき選択ワードラインＷＬに容量結合させた配線の電位を変動させることで、選択ワードラインＷＬの電位をオーバーシュートさせてもよい。
【００６５】
例えば、ワードライン制御回路２１ｉは、図１０に示すように構成されていてもよい。図１０は、実施形態の第１の変形例におけるワードライン制御回路２１ｉの構成を示す図である。ワードライン制御回路２１ｉは、複数の容量素子２１６ｉ−１〜２１６ｉ−Ｎ、駆動ライン２１７ｉ、及び複数の切断スイッチ２１８−１〜２１８−Ｎを有する。複数の容量素子２１６ｉ−１〜２１６ｉ−Ｎは、複数のワードラインＷＬ−１〜ＷＬ−Ｎに対応している。容量素子２１６ｉ−１は、一端が駆動ライン２１７ｉに接続され、他端が対応するワードラインＷＬ−１に接続されている。容量素子２１６ｉ−Ｎは、一端が駆動ライン２１７ｉに接続され、他端が対応するワードラインＷＬ−Ｎに接続されている。複数の切断スイッチ２１８−１〜２１８−Ｎは、複数のワードラインＷＬ−１〜ＷＬ−Ｎに対応している。各切断スイッチ２１８−１〜２１８−Ｎは、例えばＰＭＯＳトランジスタであり、ゲートが制御ノードＮｃ１に接続され、ソースが選択スイッチ２１２−１〜２１２−Ｎのソースに接続され、ドレインが電源電位ＰＷＲに接続されている。制御ノードＮｃ１には、電源ドライブ回路７から切断制御信号φＣＵＴが供給される。
【００６６】
このとき、ワードライン制御回路２１ｉは、図１１に示すように動作し得る。図１１は、実施形態の第１の変形例におけるワードライン制御回路２１ｉの動作を示す波形図である。
【００６７】
タイミングｔ１において、ロウデコーダ２１１は、アドレスレジスタ５から受けたアドレス信号に応じて、Ｎ個の制御信号φＷＬ−１〜φＷＬ−Ｎ（図７参照）のうち選択ワードラインに対応した制御信号φＷＬをアクティブレベル（例えば、Ｈレベル）にし非選択ワードラインに対応した制御信号をノンアクティブレベル（例えば、Ｌレベル）にする。これに応じて、Ｎ個の選択スイッチ２１２−１〜２１２−Ｎのうち、選択ワードラインＷＬに対応した選択スイッチ２１２がオンして切断スイッチ２１８経由で電源電位ＰＷＲを選択ワードラインＷＬに接続し、非選択ワードラインＷＬに対応した非選択スイッチ２１４がオンしてグランド電位を非選択ワードラインＷＬに接続する。
【００６８】
タイミングｔ２において、切断制御信号φＣＵＴがノンアクティブレベル（例えば、Ｌレベル）からアクティブレベル（例えば、Ｈレベル）になると、切断スイッチ２１８がオフして選択ワードラインＷＬをフローティング状態にする。
【００６９】
タイミングｔ３において、波形生成回路２１５で生成されたオーバーシュートを含む電圧φＯＳ＿ＳＲＣが駆動ライン２１７ｉ及び容量素子２１６ｉ経由で選択ワードラインＷＬへ選択的に供給される。
【００７０】
タイミングｔ４において、波形生成回路２１５からの電圧φＯＳ＿ＳＲＣのオーバーシュートが終了し電圧φＯＳ＿ＳＲＣが選択電位に対応したレベルになる。
【００７１】
タイミングｔ５において、切断制御信号φＣＵＴがアクティブレベル（例えば、Ｈレベル）からノンアクティブレベル（例えば、Ｌレベル）に戻ると、切断スイッチ２１８が、オンして選択ワードラインＷＬのフローティング状態を解除し、選択ワードラインＷＬを再び電源電位ＰＷＲへ接続する。
【００７２】
タイミングｔ６において、ロウデコーダ２１１は、選択ワードラインに対応した制御信号φＷＬをノンアクティブレベル（例えば、Ｌレベル）にする。
【００７３】
同様に、図１２に示すように、ビットライン制御回路３１ｉは、複数の容量素子３１６ｉ−１〜３１６ｉ−Ｍ、駆動ライン３１７ｉ、及び複数の切断スイッチ２１８−１〜２１８−Ｎを有する。図１２は、実施形態の第１の変形例におけるビットライン制御回路３１ｉの構成を示す図である。複数の容量素子３１６ｉ−１〜３１６ｉ−Ｍは、複数のビットラインＢＬ−１〜ＷＬ−Ｍに対応している。容量素子３１６ｉ−１は、一端が駆動ライン３１７ｉに接続され、他端が対応するビットラインＢＬ−１に接続されている。容量素子３１６ｉ−Ｍは、一端が駆動ライン３１７ｉに接続され、他端が対応するビットラインＢＬ−Ｍに接続されている。複数の切断スイッチ３１８−１〜３１８−Ｎは、複数のビットラインＢＬ−１〜ＢＬ−Ｍに対応している。各切断スイッチ３１８−１〜３１８−Ｍは、例えばＰＭＯＳトランジスタであり、ゲートが制御ノードＮｃ２に接続され、ソースが選択スイッチ３１２−１〜３１２−Ｍのソースに接続され、ドレインが電源電位ＰＷＲに接続されている。制御ノードＮｃ２には、電源ドライブ回路７から切断制御信号φＣＵＴが供給される。
【００７４】
カラムデコーダ３１１は、アドレスレジスタ５から受けたアドレス信号に応じて、Ｍ個の制御信号φＢＬ−１〜φＢＬ−Ｍ（図８参照）のうち選択ビットラインに対応した制御信号φＢＬをアクティブレベル（例えば、Ｈレベル）にし非選択ビットラインに対応した制御信号をノンアクティブレベル（例えば、Ｌレベル）にする。これに応じて、Ｍ個の選択スイッチ３１２−１〜３１２−Ｍのうち、選択ビットラインＢＬに対応した選択スイッチ３１２がオンして波形生成回路３１５の端子ＴＭ１を選択ビットラインＢＬに接続し、非選択ビットラインＢＬに対応した非選択スイッチ３１４がオンして切断スイッチ３１８経由で電源電位ＰＷＲを非選択ビットラインＢＬに接続する。その後、切断制御信号φＣＵＴがノンアクティブレベル（例えば、Ｌレベル）からアクティブレベル（例えば、Ｈレベル）になると、切断スイッチ３１８がオフして非選択ビットラインＢＬをフローティング状態にする。これにより、波形生成回路３１５で生成されたオーバーシュートを含まない電圧が選択ビットラインＢＬへ選択的に供給されるとともに波形生成回路３１５で生成されたオーバーシュートを含む電圧が駆動ライン３１７ｉ及び容量素子３１６ｉ経由で非選択ビットラインＢＬへ選択的に供給され得る。その後、波形生成回路３１５からの電圧のオーバーシュートが終了しその電圧が選択電位に対応したレベルになる。その後、切断制御信号φＣＵＴがアクティブレベル（例えば、Ｈレベル）からノンアクティブレベル（例えば、Ｌレベル）に戻ると、切断スイッチ３１８が、オンして選択ワードラインＷＬのフローティング状態を解除し、非選択ビットラインＢＬを再び電源電位ＰＷＲへ接続する。その後、ロウデコーダ２１１は、選択ワードラインに対応した制御信号φＷＬをノンアクティブレベル（例えば、Ｌレベル）にする。
【００７５】
このような構成によっても、広いリードマージンを確保しながら適正な情報の書き換えを行うことができる。
【００７６】
あるいは、選択ワードラインの電位を一時的にオーバーシュートさせて選択電位より高い電位にしてから選択電位にする代わりに、選択電位を２種類用意しておき、選択ワードラインの電位を一時的に高めの選択電位にしてから通常の選択電位にしてもよい。
【００７７】
例えば、ワードライン制御回路２１ｊにおける波形生成回路２１５ｊは、図１３に示すように構成され得る。図１３は、実施形態の第２の変形例における波形生成回路２１５ｊの構成を示す図である。
【００７８】
波形生成回路２１５ｊは、信号生成回路２１５ａ、スイッチ２１５ｂ、インバータ２１５ｃ、及びスイッチ２１５ｄを有する。信号生成回路２１５ａは、書き込み制御回路８４から受けた制御信号に応じてイネーブル信号φＥＮを生成する。イネーブル信号φＥＮは、ローアクティブの信号とすることができる。スイッチ２１５ｂは、ＰＭＯＳトランジスタで構成され得る。スイッチ２１５ｂは、イネーブル信号φＥＮを受け、イネーブル信号φＥＮがノンアクティブレベル（例えば、Ｈレベル）の期間にオフして電源電位（１／２×Ｖ１）を出力ノードＮｏｕｔから電気的に遮断し、イネーブル信号φＥＮがアクティブレベル（例えば、Ｌレベル）の期間にオンして電源電位（１／２×Ｖ１）を出力ノードＮｏｕｔに電気的に接続する。インバータ２１５ｃは、イネーブル信号φＥＮを論理反転させたイネーブル信号φＥＮ￣を生成しスイッチ２１５ｄへ供給する。イネーブル信号φＥＮ￣は、ローアクティブの信号とすることができる。スイッチ２１５ｄは、ＰＭＯＳトランジスタで構成され得る。スイッチ２１５ｄは、イネーブル信号φＥＮ￣を受け、イネーブル信号φＥＮがアクティブレベル（例えば、Ｌレベル）の期間にオンして電源電位（１／２×Ｖ１＋ΔＶＯＳ１）を出力ノードＮｏｕｔに電気的に接続し、イネーブル信号φＥＮ￣がノンアクティブレベル（例えば、Ｈレベル）の期間にオフして電源電位（１／２×Ｖ１＋ΔＶＯＳ１）を出力ノードＮｏｕｔから電気的に遮断する。
【００７９】
なお、ビットライン制御回路における波形生成回路に関しても、ワードライン制御回路２１ｊにおける波形生成回路２１５ｊに加えられた変更と同様の構成変更が加えられ得る。
【００８０】
この場合、不揮発性メモリ２００における情報の書き換え動作が、図１４に示すように、次の点で実施形態と異なる。図１４は、実施形態の第２の変形例における不揮発性メモリ２００における情報の書き換え動作を示す波形図である。
【００８１】
期間ＴＰ１ｊにおいて、制御回路ＣＬは、イネーブル信号φＥＮをＨレベルにし、それによって、選択ワードラインＷＬの電位ＶＷＳを選択電位より高い電位（例えば、１／２×Ｖ１＋ΔＶＯＳ１、ΔＶＯＳ１＞０）に維持する。制御回路ＣＬは、選択ワードラインＷＬの電位ＶＷＳを基準電位（グランド電位）から選択電位（１／２×Ｖ１）を超えて所定の電位（１／２×Ｖ１＋ΔＶＯＳ１）まで上昇させて所定の時間維持し、その後、選択ワードラインＷＬの電位ＶＷＳを選択電位（１／２×Ｖ１）にする。それに伴い、制御回路ＣＬは、非選択ビットラインＢＬの電位ＶＢＵを非選択電位（グランド電位）から所定の電位（ΔＶＯＳ２）まで上昇させて所定の時間維持し、その後、非選択ビットラインＢＬの電位ＶＢＵを非選択電位（グランド電位）に戻す。
【００８２】
期間ＴＰ２，ＴＰ３において、制御回路ＣＬは、イネーブル信号φＥＮをＬレベルにする。これに応じて、実施形態と同様の動作が行われ得る。
【００８３】
このような動作によっても、広いリードマージンを確保しながら適正な情報の書き換えを行うことができる。
【００８４】
あるいは、選択ワードラインの電位を一時的にオーバーシュートさせて選択電位より高い電位にしてから選択電位に維持する代わりに、選択ビットラインの電位を一時的にアンダーシュートさせて選択電位より低い電位にしてから選択電位に維持することで、選択メモリセルＭＣへ一時的に電圧Ｖ１より高い電圧を印加してから電圧Ｖ１を印加する動作を実現してもよい。
【００８５】
この場合、不揮発性メモリ２００における情報の書き換え動作が、図１５に示すように、次の点で実施形態と異なる。図１５は、実施形態の第３の変形例における不揮発性メモリ２００における情報の書き換え動作を示す波形図である。
【００８６】
期間ＴＰ１ｋにおいて、制御回路ＣＬは、選択ビットラインＢＬの電位ＶＢＳを選択電位より低い電位（例えば、−１／２×Ｖ１−ΔＶＵＳ１）にする。制御回路ＣＬは、選択ビットラインＢＬの電位ＶＢＳの波形を基準電位（グランド電位）から選択電位（−１／２×Ｖ１）を下回って所定の電位（−１／２×Ｖ１−ΔＶＵＳ１、ΔＶＵＳ１＞０）までアンダーシュートするような波形に制御することで、選択ビットラインＢＬの電位ＶＢＳをその選択電位より低い電位にすることができる。それとともに、制御回路ＣＬは、選択ワードラインＷＬの電位ＶＷＳを選択電位（例えば、１／２×Ｖ１）まで上昇させて維持する。
【００８７】
また、選択ビットラインＢＬの電位ＶＢＳをアンダーシュートさせたことに伴い、制御回路ＣＬは、非選択ワードラインＷＬの電位ＶＷＵを非選択電位（グランド電位）より低い電位（例えば、−ΔＶＵＳ２、ΔＶＵＳ２＞０）にする。制御回路ＣＬは、図１５に示すように、非選択ワードラインＷＬの電位ＶＷＵの波形を非選択電位（グランド電位）から所定の電位（−ΔＶＵＳ２）までアンダーシュートするような波形に制御することで、非選択ワードラインＷＬの電位ＶＷＵをその非選択電位より低い電位にすることができる。電位ＶＷＵのアンダーシュート量（ΔＶＵＳ２）は、電位ＶＢＳのアンダーシュート量（ΔＶＵＳ１）以上にすることができる。
【００８８】
これにより、図１６（ａ）に示す半選択メモリセル「Ｈ」の両端には、ＶＷＵ−ＶＢＳ＝１／２×Ｖ１＋（ΔＶＵＳ１−ΔＶＵＳ２）（≦１／２×Ｖ１）の電圧が印加されるので、スナップバック現象の発生を防止できる。図１６は、実施形態の第３の変形例におけるメモリセルＭＣへの印加電圧を示す図である。
【００８９】
期間ＴＰ２，ＴＰ３における動作は、図１５、図１６（ｂ）に示すように、実施形態と同様である。
【００９０】
このような動作によっても、書き換え時にメモリセルＭＣへ一時的に電圧Ｖ１より高い電圧を印加してから電圧Ｖ１を印加することができ、広いリードマージンを確保しながら適正な情報の書き換えを行うことができる。
【００９１】
あるいは、選択ビットラインの電位を一時的にアンダーシュートさせて選択電位より低い電位にしてから選択電位にする代わりに、選択電位を２種類用意しておき、選択ビットラインの電位を一時的に低めの選択電位にしてから通常の選択電位にしてもよい。
【００９２】
この場合、不揮発性メモリ２００における情報の書き換え動作が、図１７に示すように、次の点で実施形態と異なる。図１７は、実施形態の第４の変形例における不揮発性メモリ２００における情報の書き換え動作を示す波形図である。
【００９３】
期間ＴＰ１ｓにおいて、制御回路ＣＬは、選択ビットラインＢＬの電位ＶＢＳを選択電位より低い電位（例えば、−１／２×Ｖ１−ΔＶＵＳ１＜−１／２×Ｖ１）に維持する。制御回路ＣＬは、選択ビットラインＢＬの電位ＶＢＳを基準電位（グランド電位）から選択電位（−１／２×Ｖ１）を下回って所定の電位（−１／２×Ｖ１−ΔＶＵＳ１）まで下降させて所定の時間維持し、その後、選択ビットラインＢＬの電位ＶＢＳを選択電位（−１／２×Ｖ１）にする。それに伴い、制御回路ＣＬは、非選択ワードラインＷＬの電位ＶＷＵを非選択電位（グランド電位）から所定の電位（−ΔＶＵＳ２）まで下降させて所定の時間維持し、その後、非選択ワードラインＷＬの電位ＶＷＵを非選択電位（グランド電位）に戻す。
【００９４】
期間ＴＰ２，ＴＰ３において、実施形態と同様の動作が行われ得る。
【００９５】
このような動作によっても、広いリードマージンを確保しながら適正な情報の書き換えを行うことができる。
【００９６】
また、整流素子Ｄは、ダイオードなどの整流素子のほか、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗状態”、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素をふくむ化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子はほかにも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでいてもよい。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１００  不揮発性メモリ、２００  半導体記憶装置、ＢＬ，ＢＬ−１〜ＢＬ−Ｍ  ビットライン、ＣＬ  制御回路、ＭＣ，ＭＣ（１，１）〜ＭＣ（Ｎ，Ｍ）  メモリセル、ＷＬ，ＷＬ−１〜ＷＬ−Ｎ  ワードライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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