(57)【要約】      （修正有）【課題】キャリア散乱を抑制して、高い移動度をもつダイヤモンド半導体によるＭＩＳ型半導体装置およびその製造方法を提供する。【解決手段】ＭＩＳ型半導体装置１０１は、半導体層２２がダイヤモンドからなる半導体を含み、絶縁体層２３が窒化ホウ素を含む材料からなり、かつ絶縁体層が半導体層と導電体層２４で挟まれる。【選択図】図１
2019125771.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置。
【請求項２】
前記絶縁体層は窒化ホウ素である、請求項１記載のＭＩＳ型半導体装置。
【請求項３】
前記絶縁体層は窒化ホウ素の単結晶である、請求項１または２記載のＭＩＳ型半導体装置。
【請求項４】
前記絶縁体層は六方晶窒化ホウ素（ｈ−ＢＮ）である、請求項１から３の何れかに記載のＭＩＳ型半導体装置。
【請求項５】
前記半導体層の前記絶縁体層側の表面は炭素以外の元素で終端されているダイヤモンドである、請求項１から４の何れかに記載のＭＩＳ型半導体装置。
【請求項６】
前記半導体層の前記絶縁体側の表面は水素で終端されているダイヤモンドである、請求項１から４の何れかに記載のＭＩＳ型半導体装置。
【請求項７】
前記半導体層の前記絶縁体側の表面粗さＲａは、１０μｍ四方内において０ｎｍ以上１ｎｍ以下である、請求項１から６の何れかに記載のＭＩＳ型半導体装置。
【請求項８】
請求項１から７の何れかに記載のＭＩＳ型半導体装置の構成を有し、
前記絶縁体層をゲート絶縁膜とし、
前記導電体層をゲート電極とし、
さらにソース電極とドレイン電極を具備した、電界効果トランジスタ。
【請求項９】
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置の製造方法。
【請求項１０】
前記絶縁体層は窒化ホウ素である、請求項９記載のＭＩＳ型半導体装置の製造方法。
【請求項１１】
前記絶縁体層は窒化ホウ素の単結晶である、請求項９または１０記載のＭＩＳ型半導体装置の製造方法。
【請求項１２】
前記絶縁体層は六方晶窒化ホウ素である、請求項９から１１の何れかに記載のＭＩＳ型半導体装置の製造方法。
【請求項１３】
ダイヤモンドを形成する工程と前記ダイヤモンド表面を終端処理する工程を含んで前記半導体層が形成される、請求項９から１２の何れかに記載のＭＩＳ型半導体装置の製造方法。
【請求項１４】
前記終端処理は水素により行われる、請求項１３に記載のＭＩＳ型半導体装置の製造方法。
【請求項１５】
前記絶縁体層は、六方晶窒化ホウ素単結晶を劈開して作製された膜を前記半導体層面上に貼り付けることにより形成される、請求項９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。
【請求項１６】
前記絶縁体層は、前記半導体層面上に堆積あるいは成長によって形成される、請求項９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイヤモンド半導体を用いたＭＩＳ型半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
半導体ダイヤモンドは、広いバンドギャップエネルギー（５．４７ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ／ｃｍ）、高いキャリア飽和速度（電子および正孔についてそれぞれ１．５〜２．７×１０７ｃｍ／ｓおよび０．８５〜１．２×１０７ｃｍ／ｓ）、高い熱伝導率（２２Ｗ／ｃｍ・Ｋ）および高いキャリア移動度（電子および正孔についてそれぞれ４５００ｃｍ２／Ｖ・ｓおよび３８００ｃｍ２／Ｖ・ｓ）（非特許文献１〜３参照）といったいくつかの際立った物理的特性を有している。ここで、上記の特性値は室温での値である。
このため、半導体としてダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高い熱限界を示すとして期待されている。
特に、ダイヤモンドを半導体として用いたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置は、高性能インバーターを構成する上でのコア素子として注目されている。
【０００３】
ダイヤモンド半導体は、現在のパワーデバイス用材料の主流として用いられているシリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）に比べてキャリアの移動度が高い。この高移動度のため、ダイヤモンドを半導体として用いたＭＩＳ型半導体装置は、オン抵抗が低くなって損失が抑えられ、またスイッチング時間が短くなって素子を高速に動作させるポテンシャルをもつ。ここで、高性能インバーターに求められる２大性能要素は、低損失と高速動作である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｍａｔｅｒ．Ｔｏｄａｙ，ｖｏｌ．１１，ｎｕｍｂｅｒ １−２，ｐｐ．２２−２８（２００８）
【非特許文献２】Ｓｃｉｅｎｃｅ，ｖｏｌ．２９７，ｐｐ．１６７０−１６７２（２００２）
【非特許文献３】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．１１０，ｐ．２０３５０２（２０１７）
【非特許文献４】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ｖｏｌ．３８，ｐｐ．７８６−７８９（２０１７）
【非特許文献５】Ｊｐｎ．Ｊ．Ａｐｐｌ.  Ｐｈｙｓ.，ｖｏｌ．５１，ｐ．０９０１１２（２０１２）
【非特許文献６】Ｊｐｎ．Ｊ. Ａｐｐｌ. Ｐｈｙｓ.，ｖｏｌ．３８，ｐ．２６４０（１９９９）
【非特許文献７】ＡＣＳ  Ｎａｎｏ，ｖｏｌ．９，ｐｐ．９１６−９２１（２０１５）
【非特許文献８】Ｎａｔ．Ｍａｔｅｒ．，ｖｏｌ．３，ｐｐ．４０４−４０９（２００４）
【非特許文献９】Ｐｈｙｓ．Ｒｅｖ．Ｂ，ｖｏｌ．１３，ｐ．４６０７（１９７６）
【非特許文献１０】Ｎａｔ．  Ｃｏｍｍｕｎ．，ｖｏｌ．４，ｐ．２５４１（２０１３）
【非特許文献１１】Ｐｈｙｓ．Ｒｅｖ．，ｖｏｌ．１４６，ｐ．５４３（１９６６）
【非特許文献１２】Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．４３、ｐｐ．１４６５−１４７１（１９９９）
【非特許文献１３】Ｄｉａｍｏｎｄ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ，ｖｏｌ．１０、ｐｐ．１７４３−１７４８（２００１）
【非特許文献１４】Ｄｉａｍｏｎｄ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ，ｖｏｌ．１１、ｐｐ．３８２−３８６（２００２）
【非特許文献１５】Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，ｖｏｌ．３，ｐ．０４４００１（２０１０）
【非特許文献１６】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．１０３，ｐ．０９２９０５（２０１３）
【非特許文献１７】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，ｖｏｌ．３５，ｐｐ．１３２０−１３２２（２０１４）
【非特許文献１８】Ｓｃｉ．Ｒｅｐ．，ｖｏｌ．４，ｐ．６３９５（２０１４）
【非特許文献１９】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．１０８，ｐ．０１２１０５（２０１６）
【非特許文献２０】Ｓｃｉ．Ｒｅｐ．，ｖｏｌ．６，ｐ．３４７５７（２０１６）
【非特許文献２１】Ｊ．ｏｆ  Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．１２０，ｐ．１２４５０４（２０１６）
【非特許文献２２】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．３９，  ｐｐ．Ｌ９０８−Ｌ９１０（２０００）
【非特許文献２３】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５６，ｐ．１００３０１（２０１７）
【非特許文献２４】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，ｐ．０９０１１１（２０１２）
【非特許文献２５】ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．８７３−８７６（２００７）
【非特許文献２６】Ｊｏｕｒｎａｌ  ｏｆ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．５９，ｐｐ．２８２−２８７（２０１４）
【非特許文献２７】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５６，ｐ．０１ＡＡ０１（２０１７）
【非特許文献２８】Ｐｈｙｓ．Ｒｅｖ．Ｂ，ｖｏｌ．８９，ｐ．２３５４２３（２０１４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、ダイヤモンド半導体は、ＭＩＳ型半導体装置用として優れた材料特性を有する。
しかし、ダイヤモンド半導体を用いてＭＩＳ型半導体装置（電界効果トランジスタ）を作製してみると、キャリアが半導体の表面およびゲート絶縁膜近傍を伝導するときに付加的な散乱が生じ、ダイヤモンドの材料自体がもつ優れた特性が十分に発揮できないという問題が生じる。
実際、ダイヤモンド半導体を用いて電界効果トランジスタを作製して移動度を測定してみると、その室温移動度は、多くの場合２００ｃｍ２／Ｖ・ｓ以下、最高でも４００ｃｍ２／Ｖ・ｓ程度であり（非特許文献３〜６、１２〜２３参照）、ダイヤモンド材料自体がもつ移動度に比べて一桁以上小さいものとなっている。
【０００６】
本発明が解決しようとする課題は、キャリア散乱を抑制して、高い移動度をもつダイヤモンド半導体によるＭＩＳ型半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の構成を下記に示す。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置。
（構成２）
前記絶縁体層は窒化ホウ素である、構成１記載のＭＩＳ型半導体装置。
（構成３）
前記絶縁体層は窒化ホウ素の単結晶である、構成１または２記載のＭＩＳ型半導体装置。
（構成４）
前記絶縁体層は六方晶窒化ホウ素（ｈ−ＢＮ）である、構成１から３の何れかに記載のＭＩＳ型半導体装置。
（構成５）
前記半導体層の前記絶縁体層側の表面は炭素以外の元素で終端されているダイヤモンドである、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成６）
前記半導体層の前記絶縁体層側の表面は水素で終端されているダイヤモンドである、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成７）
前記半導体層の前記絶縁体層側の表面粗さＲａは、１０μｍ四方内において０ｎｍ以上１ｎｍ以下である、構成１から６の何れかに記載のＭＩＳ型半導体装置。
（構成８）
構成１から７の何れかに記載のＭＩＳ型半導体装置の構成を有し、
前記絶縁体層をゲート絶縁体とし、
前記導電体層をゲート電極とし、
さらにソース電極とドレイン電極を具備した、電界効果トランジスタ。
（構成９）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置の製造方法。
（構成１０）
前記絶縁体層は窒化ホウ素である、構成９記載のＭＩＳ型半導体装置の製造方法。
（構成１１）
前記絶縁体層は窒化ホウ素の単結晶である、構成９または１０記載のＭＩＳ型半導体装置の製造方法。
（構成１２）
前記絶縁体層は六方晶窒化ホウ素である、構成９から１１の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１３）
ダイヤモンドを形成する工程と前記ダイヤモンド表面を終端処理する工程を含んで前記半導体層が形成される、構成９から１２の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１４）
前記終端処理は水素により行われる、構成１３に記載のＭＩＳ型半導体装置の製造方法。
（構成１５）
前記絶縁体層は、六方晶窒化ホウ素単結晶を劈開して作製された膜を前記半導体層面上に貼り付けることにより形成される、構成９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１６）
前記絶縁体層は、前記半導体層面上に堆積あるいは成長によって形成される、構成９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁体層内、およびゲート絶縁体層とダイヤモンド半導体層の界面のトラップに捕獲された電荷によるキャリア散乱が抑制され、高い移動度をもつダイヤモンド半導体によるＭＩＳ型半導体装置およびその製造方法を提供することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明のＭＩＳ型半導体装置の構造を示す断面図。
【図２】本発明の半導体層とゲート絶縁体層の結晶構造を示す鳥瞰図。
【図３】本発明のＭＩＳ型半導体装置の構造とその特徴を説明する説明図。
【図４】本発明のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図５】本発明のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図６】実施例１のＭＩＳ型半導体装置の構造を示す断面図。
【図７】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図８】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図９】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図１０】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図１１】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図１２】実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。
【図１３】実施例１で作製したＭＩＳ型半導体装置の上面写真。
【図１４】実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。
【図１５】実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。
【図１６】実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。
【図１７】移動度とキャリア密度を示すマッピング図。
【図１８】シート抵抗の温度依存性を示す特性図。
【発明を実施するための形態】
【００１０】
以下本発明を実施するための形態について図面を参照しながら説明する。
【００１１】
＜構造と特徴＞
本発明のＭＩＳ型半導体装置１０１は、図１に示すように、ダイヤモンド基板２１、薄膜ダイヤモンド半導体層２２、ゲート絶縁体層（ゲート絶縁膜）２３および導電体層（ゲート電極）２４を基本構成要素とし、他に、ソース電極およびその配線２８、ドレイン電極およびその配線２９、ゲート配線２７、絶縁膜２５、低抵抗化層２６を有する構造をもつ。ここで、薄膜ダイヤモンド半導体層２２は後述のように終端処理されているものが好ましい。
ここで、基板がダイヤモンド以外であっても基板上にダイヤモンドからなる薄膜を形成し、それを薄膜ダイヤモンド半導体層２２としてもよい。また、ダイヤモンド基板２１を半導体層として利用し、ダイヤモンド基板２１の表層部を薄膜ダイヤモンド半導体層２２としてもよい。肝要なことは、ダイヤモンドからなる半導体層がゲート絶縁膜２３と接していることである。ここで、ダイヤモンドからなる半導体層（薄膜ダイヤモンド半導体層）２２には、ドーパントが含まれていてもよい。
【００１２】
本発明は材料的に優れた電気的特性を有するダイヤモンドからなる半導体層を有するＭＩＳ型半導体装置に関するものであるが、本発明のＭＩＳ型半導体装置の構造で特徴的なことは、ゲート絶縁体層２３が、窒化ホウ素（ＢＮ）を含むことで、好ましくはＢＮからなることである。
【００１３】
窒化ホウ素の構造体としては、アモルファス構造のアモルファス窒化ホウ素（ａ−ＢＮ）、ｃ軸方向の積層構造の乱れた乱層窒化ホウ素（ｔ−ＢＮ）、立方晶系閃亜鉛鉱型の立方晶窒化ホウ素（ｃ−ＢＮ）、六方晶系グラファイト構造の六方晶窒化ホウ素（ｈ−ＢＮ）および六方晶系ウルツ鉱型構造のウルツ鉱窒化ホウ素（ｗ−ＢＮ）が知られている。
これらのＢＮの中で、ゲート絶縁体層２３としては、ゲート絶縁体層２３中の電荷トラップを減らす観点から、単結晶がより好ましく、六方晶窒化ホウ素（ｈ−ＢＮ）がさらにより好ましい。
【００１４】
これまでに報告されたダイヤモンド半導体を用いたＭＩＳ型半導体装置（ダイヤモンド電界効果トランジスタ）では、ゲート絶縁体層（ゲート絶縁膜）は、多くは非晶質の膜で、主に蒸着法や原子層堆積法（ＡＬＤ法）によって形成されていた。これらの方法によって形成されたゲート絶縁体層は、原子欠損等に起因する電荷トラップ密度が比較的高く、ダイヤモンド半導体層との界面にも比較的高い界面準位が形成される。このようなトラップ（準位）に捕獲された電荷は、キャリアの移動度を低下する要因となる。
【００１５】
発明者は、上記の課題を解決するために、ｈ−ＢＮと水素終端ダイヤモンドの接合界面を用いることを着想し、本発明を考案した。
ダイヤモンドは各炭素原子が周りの４つの原子と共有結合で結び付いた結晶からなる。ダイヤモンドの表面では、結合手が余る。この未結合手は不安定で、表面準位として振る舞う。未結合手は水素と結合させ安定化することができる。この状態を水素終端と呼ぶ。例えば、化学気相合成したダイヤモンドの表面は、合成中に水素プラズマに晒されるため水素終端となる。このような水素終端ダイヤモンド表面を使えば、ダイヤモンド側の表面準位密度は低減できる。一方、ｈ−ＢＮの表面は構造上、未結合手をもたない。そのため、ｈ−ＢＮと水素終端ダイヤモンドの接合界面の界面準位密度は低い。さらに、とくに単結晶ｈ−ＢＮからなる絶縁体層（絶縁膜）中のトラップ密度は小さい。これらのことから、絶縁体層中のトラップや界面準位に捕獲された電荷によるキャリア散乱を低減できる。
【００１６】
また、ｈ−ＢＮの絶縁破壊電界（ｃ軸平行）は約１２ＭＶ／ｃｍ(非特許文献７参照)と大きいため、高密度キャリアの誘起によって低オン抵抗も得られる。さらに、ｈ−ＢＮと水素終端ダイヤモンド（１１１）表面との格子不整合は約０．７％であり、格子欠陥や歪みの少ない界面形成に向いている。これも、ＭＩＳ型半導体装置の特性向上に利する。ここで、参考までに、ｈ−ＢＮと水素終端ダイヤモンド結晶（１１１）の結晶構造鳥瞰模式図を図２に示す。ここで、図２中の１１は炭素、１２は水素、１３はホウ素そして１４は窒素の各原子である。
【００１７】
また、シリコンなどとは異なりダイヤモンドの水素終端表面が、たとえ大気中であっても酸化されずに非常に安定であることは、本発明の製造工程において重要な特性である。
【００１８】
ゲート絶縁体層２３は、ホウ素と窒素からなる１原子ペア層以上３００ｎｍ以下の厚さが好ましく、１ｎｍ以上１００ｎｍ以下がより好ましい。
１原子ペア層未満の稠密でない膜になるとリーク電流が多くなり、ゲート絶縁体層として十分機能しなくなる。トンネル電流を含めたリーク電流を抑制するためには１ｎｍ以上の厚さが好ましい。
一方、厚さが３００ｎｍを超えると、ＭＩＳ型半導体装置として十分な静電容量を得ることが困難になる。
【００１９】
薄膜ダイヤモンド半導体層２２は、結晶面が（１００）または（１１１）の単結晶であることが好ましい。
【００２０】
本発明のＭＩＳ型半導体装置１０１では、薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３との界面が平坦で、原子レベルの平滑性をもっていることが好ましい。
これは、薄膜ダイヤモンド半導体層２２のゲート絶縁体層２３との界面が原子レベルで平滑な界面をもつとその界面でのキャリアの散乱が抑制され、キャリア移動度が向上するためである。
ゲート絶縁体層２３がＢＮの単結晶、特にｈ−ＢＮの単結晶の場合は、原子レベルで平滑な表面を得やすいので、界面の平滑性の観点からも、ＢＮの単結晶、特にｈ−ＢＮは好ましい。
【００２１】
薄膜ダイヤモンド半導体層２２のゲート絶縁膜２３側の表面粗さＲａは小さいほど好ましく、具体的には、０ｎｍ以上１ｎｍ以下が好ましく、０ｎｍ以上０．５ｎｍ以下がより好ましく、０ｎｍ以上０．１ｎｍ以下（原子レベルで平滑な表面）がさらに一層好ましい。
【００２２】
ダイヤモンドおよびｈ−ＢＮはどちらもワイドバンドギャップ（５．４７ｅＶおよび５．９７ｅＶ）（非特許文献１、８参照)をもつことから、高温動作に向いている。ｈ−ＢＮが室温で４Ｗ／ｃｍ・Ｋという銅に匹敵する高い熱伝導率をもつ（非特許文献９）ことも、ダイヤモンドの高い熱伝導率（室温で２２Ｗ／ｃｍ・Ｋ）と合わせて、チャネル部分からの優れた放熱に寄与する。さらに、ｈ−ＢＮは１０００℃の高温において酸化を防ぐコーティング材として働くことが知られている（非特許文献１０）。そのため、ダイヤモンド表面の水素終端を高温で保護する機能も果たす。一方、ダイヤモンドおよびｈ−ＢＮの低い比誘電率（５．７および５．１（ｃ軸平行））（非特許文献３、１１参照)は、高速・高周波動作に望ましい特性である。
【００２３】
なお、ゲート絶縁体層２３は、終端処理された薄膜ダイヤモンド半導体層２２の表面に直接接して、水、炭化水素やレジスト残渣などの層を挟まないことが好ましい。このような層を挟むと、界面準位が発生しやすく、またその界面も原子レベルで平滑なものとはなりにくいためである。
【００２４】
以上の本発明の薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３をもつＭＩＳ型半導体装置の特徴を図３に示す。
ゲート絶縁体層としてＡｌ２Ｏ３などの非晶質膜を用いた従来構造（図３（ａ））では、ゲート絶縁膜２ａ中およびゲート絶縁膜２ａとダイヤモンド半導体１との界面にトラップ（電荷トラップ）５が多く含まれる傾向がある。このため、キャリア伝導４ａは散乱を受け、キャリア移動度は低いものとなる。
一方、ゲート絶縁体層（ゲート絶縁膜）としてＢＮ、好ましくは単結晶ＢＮ、さらにより好ましくは（単結晶の）ｈ−ＢＮを用いた本発明の構造（図３（ｂ））では、ゲート絶縁膜２ｂ中の電荷トラップは少ない傾向がある。このため、キャリア伝導４ｂは散乱が少なく、高いキャリア移動度が得られる。なお、図３中の３はゲート電極を示す。
【００２５】
ダイヤモンド基板２１は、その上に形成する薄膜ダイヤモンド半導体層２２が欠陥の少ない高品質な結晶になるように、結晶欠陥が少なく、清浄度が高く、平坦、平滑な表面をもつことが好ましい。
【００２６】
ゲート電極２４は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイドおよびポリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。ゲート電極２４は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のＭＩＳ半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。
【００２７】
ソース電極とその配線２８、ドレイン電極とその配線２９およびゲート配線２７は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ、Ｃｒ、Ｔａなどを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷやＴｉなどを用いたポリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。
これらの導電膜は、薄膜ダイヤモンド半導体層２２と接する部分でオーミックコンタクトが取れることが好ましい。このため、薄膜ダイヤモンド半導体層２２と接触する部分はＴｉなどを用いるのが好ましい。一方で、Ｔｉは酸化されやすいので、薄膜ダイヤモンド半導体層２２と電気的接触をとる場合は、薄膜ダイヤモンド半導体層２２側からＴｉ、その上にＰｔやＡｕやＷといった材料が積層された導電膜構造とすることが好ましい。
【００２８】
また、ソース電極２８およびドレイン電極２９とのオーミックコンタクトを確実にとり、薄膜ダイヤモンド半導体層２２のチャネル部以外の抵抗を下げるために、低抵抗化層２６を薄膜ダイヤモンド半導体層２２とソース電極２８やドレイン電極２９との界面に形成しておくことが好ましい。
【００２９】
絶縁膜２５は、電気的に絶縁するとともに水分や不純物の拡散を防止して、ＭＩＳ半導体装置１０１の安定動作に一役を担うものである。その材料としては、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＮＯ）膜、炭化シリコン（ＳｉＣ）膜、炭化窒化シリコン（ＳｉＣＮ）膜、炭化窒化酸化シリコン（ＳｉＣＮＯ）膜、アルミナ（Ａｌ２Ｏ３）膜、およびポリイミドなどの有機膜などを挙げることができる。
【００３０】
＜製造方法＞
次に、このＭＩＳ型半導体装置１０１の製造方法を図４および図５を用いて説明する。
まず、図４（ａ）に示すように、ダイヤモンド基板２１を準備する。ダイヤモンド基板としては、例えば、ＩｂタイプあるいはＩＩａタイプで、結晶面が１００あるいは１１１のものを好んで用いることができる。
ここで、ダイヤモンド基板２１の表面は、平坦で原子レベルの平滑な面であることが好ましい。電界効果トランジスタの電気特性としては、薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３との界面の平坦性、平滑性が重要であるが、その界面の平坦性、平滑性を十分高いものにするためには、ダイヤモンド基板２１表面の平坦度、平滑度および清浄度を十分に高めておく必要がある。
【００３１】
その後、図４（ｂ）に示すように、ダイヤモンド基板２１上に終端が水素などとなっている薄膜ダイヤモンド半導体層２２をエピタキシャル成長させる。
水素終端とした薄膜ダイヤモンド半導体層２２は、例えば、ＣＨ４ガスとＨ２ガスを用いたマイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜することができる。
薄膜ダイヤモンド半導体層２２の厚さは１０ｎｍ以上が好ましい。これよりも薄いと、特にＩｂ基板の場合に、基板からの不純物の混入の恐れがある。
【００３２】
薄膜ダイヤモンド半導体層２２には、ドーパントが添加されていてもよい。ホール系のドーパントとしてはホウ素（Ｂ）を、また電子系のドーパントとしてはリン（Ｐ）を挙げることができる。ドーパントの添加量としては、１０１６／ｃｍ３以上１０１９／ｃｍ３以下が好ましい。１０１６／ｃｍ３未満ではドーパント添加の効果が小さく、１０１９／ｃｍ３を超えるとキャリア散乱要因となって移動度などの性能が低下する。
【００３３】
その後、図４（ｃ）に示すように、水素などで終端処理された薄膜ダイヤモンド半導体層２２上に、ｈ−ＢＮ（六方晶窒化ホウ素）などのＢＮを含んだ絶縁膜２３ａを形成する。ここで、絶縁膜２３ａとしては、ＢＮが好ましく、ＢＮの単結晶がさらに好ましく、ｈ−ＢＮ（の単結晶）がより一層好ましい。
絶縁膜２３ａは、劈開して得られたｈ−ＢＮ結晶薄膜の貼合わせ法、熱ＣＶＤやプラズマＣＶＤなどの化学的気相成長法、スパッタリングなどの物理的気相成長法、および物理化学的気相成長法などにより形成することができる。具体例としては、トリエチルボラン（ＴＥＢ）とアンモニア（ＮＨ３）を原料ガスとし、キャリアガスに水素（Ｈ２）を用いた有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＲＦプラズマにより作製した活性窒素と電子銃により加熱供給されたホウ素を用いた分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）などを挙げることができる。
【００３４】
なお、薄膜ダイヤモンド半導体層２２と絶縁膜２３ａとの界面の吸着物の除去と絶縁膜２３ａ表面の清浄化のため、絶縁膜２３ａを形成した後に、不活性ガスと水素（Ｈ２）ガスとの混合ガスを用いたアニールを行うことが好ましい。ここで、不活性ガスとしては、例えば、アルゴン（Ａｒ）を挙げることができる。
【００３５】
その後、ゲート電極２４を形成する（図４（ｄ））。
このゲート電極２４の形成方法としては、ゲート電極２４を構成する導電材料をスパッタリング法、蒸着法、ＣＶＤ法などで絶縁膜２３ａ上に被着させた後、リソグラフィによってレジストパターンを形成し、引き続きエッチングを行って形成する方法が挙げられる。このエッチングとしては、微細加工性の観点からドライエッチングが好んで用いることができるが、ウェットエッチングを用いることもできる。ウェットエッチングの場合は、作製されるＭＩＳ型半導体装置１０１へのダメージを抑制しやすいという特徴がある。
また、リフトオフ用のレジストパターンを絶縁膜２３ａ上に形成した後、ゲート電極２４を構成する導電材料をスパッタリング法、蒸着法、ＣＶＤ法などで堆積させ、リフトオフする方法も挙げることができる。
【００３６】
ここで、スパッタリング法としては、ＤＣスパッタリング法、ＲＦスパッタリング法などを挙げることができるが、スループットの観点からはＲＦスパッタリング法がより好ましい。蒸着法としては、加熱蒸着法や電子線蒸着法などを挙げることができる。ゲート電極２４の材料としてポリシリコンを用いるときは、ポリシリコンの成膜法としてＣＶＤ法を好んで用いることができる。この際、リン（Ｐ）などのドーパントを添加して、低抵抗化しておくことが好ましい。
【００３７】
その後、絶縁膜２５ａをスパッタリング法、ＡＬＤ法、ＣＶＤ法、あるいはＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）などの塗布法によって形成する（図５（ａ））。
ここで、成膜した絶縁膜２５ａには、電気特性の安定化に妨げとなる空孔や所望ではない水が含まれることが多いので、アニールを施しておくことが好ましい。
【００３８】
引き続き、リソグラフィとエッチングによって絶縁膜２５ａおよびゲート絶縁膜２３ａに所望の開口を形成して、それぞれ絶縁膜２５およびゲート絶縁体層（ゲート絶縁膜）２３とする（図５（ｂ））。
【００３９】
その後、電極と半導体層とのオーミック接触をとり、かつ低抵抗とする低抵抗化層２６を開口部の薄膜ダイヤモンド半導体層２２露出面に形成する（図５（ｃ））。低抵抗化層２６は、ＴｉやＭｏなどダイヤモンドと炭化物を形成する金属を堆積させたのちに、アニールによって金属炭化物を形成することで得ることができる。また、水素終端半導体層に対しては、堆積させたＡｕ，Ｐｄ，Ｐｔなどの高仕事関数金属を低抵抗化層とすることができる。
【００４０】
しかる後、導電膜の堆積、リソグラフィおよびエッチングを行ってゲート配線２７、ソース電極およびその配線２８、ドレイン電極およびその配線２９を形成する（図５（ｄ））。
なお、前述の低抵抗化層２６は、これらの電極または／および配線を形成した後にアニールを施すなどして形成してもよい。
以上の工程により、薄膜ダイヤモンド半導体層２２とｈ―ＢＮからなるゲート絶縁体層２３を有するＭＩＳ型半導体装置１０１が作製される。
【００４１】
上記では、単体のＭＩＳ型半導体装置１０１の作製方法を説明したが、ＭＩＳ型半導体装置１０１が複数載置されて集積化されたＭＩＳ型半導体装置も同様にして作製することができる。この場合、各ＭＩＳ型半導体装置１０１間に絶縁層を設け、必要に応じて素子分離を行う。
【００４２】
本発明の半導体装置は、トラップ電荷が少なく、それにともない散乱も少なくなるので高い移動度が得られる。その上で、破壊電圧が高く漏れ電流が少ないので、高い電圧を印加することが可能で、キャリア密度を高くすることができる。
したがって、本発明の半導体装置は、移動度が高く、その上でキャリア密度も高い、移動度とキャリア密度の両特性を高いレベルで兼ね備えた高性能半導体装置である。
さらに、本発明の半導体装置は、後で述べる実施例３に示されるように、低い温度領域でも使用可能なポテンシャルを有している。
【実施例】
【００４３】
以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。
【００４４】
（実施例１）
＜素子構造＞
実施例１のＭＩＳ型半導体装置２０１の素子構造を要部断面構造図である図６を参照しながら説明する。
このＭＩＳ型半導体装置２０１は、ダイヤモンド基板３１、水素終端層３２、ゲート絶縁膜３３、ゲート電極３４、ソースおよびドレインを構成する導電膜３５および３６、層間絶縁膜３７、ゲート電極配線３８、ソース電極配線３９、ドレイン電極配線４０および低抵抗化層４２からなる。そして、ゲート絶縁膜３３に六方晶窒化ホウ素を用いたことを特徴としている。ここで、ゲート絶縁膜３３の膜厚は１５ｎｍである。
【００４５】
ダイヤモンド基板３１には、ゲート絶縁膜３３の直下に位置するチャネル部に水素終端層３２、導電膜３５の直下に位置する炭化チタン（ＴｉＣ）からなる低抵抗化層４２、および残りの表層部に酸素終端層４３の各領域が形成されている。
【００４６】
ゲート電極３４は、ダイヤモンド基板３１側からチタン（Ｔｉ）、金（Ａｕ）およびチタンからなる３層構造膜からなり、それぞれの膜厚は１０ｎｍ、１００ｎｍ、１０ｎｍである。そして、そのゲート電極３４に厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層されたゲート電極配線（ボンディングパッド配線）３８が形成されている。
【００４７】
ソースは、厚さ５ｎｍのＴｉおよび厚さ５ｎｍの白金（Ｐｔ）からなるオーミック接触用の導電膜（それぞれ図６中の３５、３６）とソース配線（ボンディングパッド配線）３９からなる。ここで、ソース配線３９は厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層された構造となっている。また、導電膜３５とダイヤモンド基板３１の境界領域には、炭化チタン（ＴｉＣ）からなる低抵抗化層４２が形成されている。
同様にドレインは、厚さ５ｎｍのＴｉおよび厚さ５ｎｍのＰｔからなるオーミック接触用の導電膜（それぞれ図６中の３５、３６）とドレイン配線（ボンディングパッド配線）４０からなる。ここで、ドレイン配線４０は厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層された構造となっており、導電膜３５とダイヤモンド基板３１の境界領域には、炭化チタン（ＴｉＣ）からなる低抵抗化層４２が形成されている。
【００４８】
＜作製方法＞
以下、素子作製工程を断面図である図７から図１２を参照しながら説明する。
【００４９】
１．基板の準備
ダイヤモンド基板３１としてロシアＴＩＳＮＣＭ研究所製の高温高圧合成ＩＩａ（１１１）ダイヤモンド単結晶基板を準備し、通常の方法で熱混酸および有機洗浄により基板の清浄化を行った。ここで、用いたダイヤモンド基板３１の大きさは２．５ｍｍ×２．５ｍｍ×０．３ｍｍである。
【００５０】
２．オーミック電極の作製
ダイヤモンド基板３１の表面に下層レジストとしてＰＭＧＩ−ＳＦ６Ｓ（Ｍｉｃｒｏｃｈｅｍ製）をスピンコートし、１８０℃で５分ベークした。その後、フォトレジストＡＺ−５２１４Ｅ（メルクパフォーマンスマテリアルズ製）をスピンコートし、１１０℃で２分ベークして、この２層からなるレジスト膜を塗布形成した。
引き続いて、レーザー露光装置（ナノシステムソリューションズ製、ＤＬ−１０００）を用いて、オーミック電極のパターンを描画した。ＴＭＡＨ（水酸化テトラメチルアンモニウム）２．３８％で６０秒現像した後、純水で３０秒洗浄し、その後窒素ブロー乾燥を行ってレジストパターン５１を形成した（図７（ａ））。
【００５１】
その後、電子銃型蒸着装置（アールデック製、ＲＤＥＢ−１２０６Ｋ）によって、ＴｉおよびＰｔを順次蒸着し、導電膜３５ａおよび３６ａを堆積させた（図７（ｂ））。その膜厚は両者とも５ｎｍである。
その後、８０℃設定のウォーターバスにて加熱したＮＭＰ（Ｎ―メチル−２−ピロリドン）中に試料を浸し、リフトオフを行った。さらに、アセトンとＩＰＡ（２−プロパノール）で洗浄した後、窒素ブロー乾燥を行ってオーミック電極用の導電膜３５および３６を形成した。
しかる後、ＭＰ−ＣＶＤ装置（セキテクノトロン製、ＡＸ５２００−Ｓ）内にてＨ２雰囲気（Ｈ２流量５００ｓｃｃｍ、圧力１１ＫＰａ）で３５分間アニールを行って、ダイヤモンド基板３１とＴｉからなる導電膜３５の界面にＴｉＣからなる低抵抗化層４２を形成した（図７（ｃ））。ここで、このアニールは、まず６５０℃までおよそ３１分で上昇させ、その後６５０℃で３５分間保持する設定にした。
【００５２】
３．ダイヤモンド表面の水素終端化とレジスト残渣の除去
その後、ＭＰ−ＣＶＤ装置内で試料を１０分間水素プラズマで処理し、ダイヤモンド基板３１の表面露出部分を水素終端化して、水素終端層３２を形成するとともに、レジスト残渣の除去を行った（図７（ｄ））。ここで、水素プラズマの条件はＨ２流量５００ｓｃｃｍ、圧力４ＫＰａ、ヒーター設定温度６００℃、マイクロ波出力３００Ｗとした。
【００５３】
４．ｈ−ＢＮ（六方晶窒化ホウ素）の貼り付け
まず、準備段階として、シリコン基板上にＰＡＡ（ポリアクリル酸、平均分子量５０００）水溶液（質量比３％）をスピンコートし、１５５℃で２分ベークした．その後、その上にＰＭＭＡ−Ａ６（ポリメチルメタアクリレート）をスピンコートし、１５５℃で２分ベークし、さらにＰＭＭＡ−Ａ６をスピンコートし、１５５℃で５分ベークした。
次に、スコッチテープＴＭ法により、ｈ−ＢＮの劈開を行った。そして、劈開したｈ−ＢＮは１１０℃のホットプレート上で上記作製のＳｉ／ＰＡＡ／ＰＭＭＡ上に転写した。
その後、上記シリコン基板を水に浮かべることでＰＡＡを溶かし、ｈ−ＢＮが乗ったＰＭＭＡ膜をシリコン基板から剥離した。
しかる後、水素終端化処理を終えた試料をステージに乗せ、そのステージの温度を８０℃に設定してｈ−ＢＮとダイヤモンドを貼り合わせた。その貼り合わせの際は、光学顕微鏡を用いてＰＭＭＡ膜上のｈ−ＢＮとダイヤモンドのチャネル領域との位置合わせを行った。
続いて、アセトンによりＰＭＭＡ膜を除去し、ＩＰＡにより洗浄を行った。以上の方法により、ｈ−ＢＮからなる絶縁膜３３ａを試料上の所望の場所に形成した（図８（ａ））。
【００５４】
５．ｈ−ＢＮの整形とアニール
次に、前述のレーザーリソグラフィの手法を用いて、ホールバー形状のレジストパターン５２を形成した（図８（ｂ））。但し、ここでは、レジストはフォトレジストＡＺ５２１４Ｅの一層のみとした。
その後、ＣＣＰ−ＲＩＥ（容量結合型反応性イオンエッチング）装置（サムコ製、ＲＩＥ−２００ＮＬ）により、ゲート絶縁膜３３となる領域以外のｈ−ＢＮのドライエッチングを３分間行って除去した（図８（ｃ））。ここで、プラズマの条件は、Ｎ２流量９６ｓｃｃｍ、ＣＨＦ３流量２ｓｃｃｍ、Ｏ２流量２ｓｃｃｍ、圧力１０Ｐａ、ＲＦ出力３５Ｗとした。
【００５５】
しかる後、プラズマアッシング装置（ヤマト科学製、ＰＢ−６００）により、レジストの変質層の除去を行った、また、そのプラズマアッシングにより、チャネル領域以外のダイヤモンド表面の酸素終端化を行って酸素終端層４３を形成した。この酸素終端層４３の形成により、チャネル領域以外の導通を防ぐことができる。このときのプラズマアッシングの条件は、Ｏ２流量４００ｓｃｃｍ、圧力２００Ｐａ、パワー３００Ｗ、時間は計３分とした。
その後、８０℃設定のウォーターバスで加熱したＮＭＰ中に試料を入れ、エッチングマスクとして用いたレジストパターン５２を除去した。引き続き、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行った。さらに、ダイヤモンドとｈ−ＢＮの界面の吸着物の除去とｈ−ＢＮ表面の清浄化のため、ウェハＲＴＡ（急速加熱アニール）装置（ハイソル製、ＡｃｃｕＴｈｅｒｍｏ  ＡＷ６１０）によりＡｒとＨ２の混合雰囲気の下で３００℃アニールを３０分行った（図８（ｄ））。
【００５６】
６．ゲート電極の作製
前述のレーザーリソグラフィを用いてゲート電極形成用の開口３４ａをもったレジストパターン５３を形成し（図９（ａ））、引き続いて、電子銃型蒸着装置によって、厚さ１０ｎｍのＴｉ、厚さ１００ｎｍのＡｕおよび厚さ１０ｎｍのＴｉを順次蒸着して、導電膜３４ｂを堆積させた（図９（ｂ））。
その後、ＮＭＰ中に試料を浸してリフトオフを行い、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行って所望のゲート電極３４を形成した（図９（ｃ））。
【００５７】
７．Ａｌ２Ｏ３絶縁膜の形成
ＡＬＤ（原子層堆積）装置（Ｐｉｃｏｓｕｎ、ＳＵＮＡＬＥ  Ｒ−１００Ｂ）により、Ａｌ２Ｏ３絶縁膜３７ａを成膜温度１２０℃の下で１００ｎｍ成膜した（図１０（ａ））。
その後、前述のレーザーリソグラフィを用いてコンタクトホール形成用のレジストパターン５４を形成した（図１０（ｂ））。ここで、レジストはフォトレジストＡＺ−５２１４Ｅの一層のみとした。
しかる後、レジストパターン５４をマスクとし、ＴＭＡＨ２．３８％に３０分間浸してＡｌ２Ｏ３のウェットエッチングを行った（図１０（ｃ））。ここで、レジストの膨潤化を防ぐため、５分ごとにＴＭＡＨ２．３８％から試料を取り出し、１分間の純水洗浄と５分間の１１０℃ベークを行った。
引き続いて、８０℃設定のウォーターバスで加熱したＮＭＰ中に試料を入れ、レジストパターン５４を除去し、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行ってコンタクトホールが形成された絶縁膜３７を形成した（図１１（ａ））。
【００５８】
８．配線の作製
前述のレーザーリソグラフィを用いて、ゲート配線、ソース配線、ドレイン配線およびそれぞれのボンディングパッドを形成するためのレジストパターン５５を形成した（図１１（ｂ））。但し、下層レジストとしてはＬＯＲ−５Ａ（Ｍｉｃｒｏｃｈｅｍ製）を用いた。
その後、電子銃型蒸着装置によって、厚さ１０ｎｍのＴｉと厚さ２００ｎｍのＡｕを順次蒸着し、ＴｉとＡｕからなる導電膜３８ａを堆積させた（図１１（ｃ））。
しかる後、ＮＭＰ中に試料を浸してリフトオフを行い、アセトンとＩＰＡでリンスした後、窒素ブロー乾燥を行って、ボンディングパッドを有するゲート電極配線３８、ソース電極配線３９およびドレイン電極配線４０が形成されたＭＩＳ型半導体装置２０１を作製した（図１２）。
作製されたＭＩＳ型半導体装置２０１を上面から撮った光学顕微鏡写真を参考までに図１３に示す。
【００５９】
＜電気特性＞
前述の方法によって作製したＭＩＳ型半導体装置２０１のＦＥＴ（電界効果トランジスタ）の電流電圧特性を調べた結果を図１４に示す。ｐ型のＦＥＴ動作が認められる。ここで、測定器としては、ソースメジャーユニットＢ２９０１Ａ（Ｋｅｙｓｉｇｈｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ製）、ファンクションジェネレータ３３２２０Ａ（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ製）、アンプ１２０１および１２１１（ＤＬ  Ｉｎｓｔｒｕｍｅｎｔｓ製）、デジタルボルトメーター３４４０１Ａ（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ製）を用いた。なお、このＦＥＴのゲート長は２６μｍ、ゲート幅は２μｍ、ホールバー間の距離は８μｍ、ｈ―ＢＮからなるゲート絶縁膜の膜厚は１５ｎｍである。測定温度は３００Ｋとした。
【００６０】
また、超伝導マグネットを備えた無冷媒冷却装置（仁木工芸製）と上記測定器を用いてホール効果測定を行った。その結果得られたキャリア面密度および移動度のゲート電圧依存特性をそれぞれ図１５および図１６に示す。環境温度３００Ｋで１０１２／ｃｍ２オーダーという比較的高いキャリア面密度と、４００ｃｍ２／Ｖ・ｓ以上の高い移動度が得られた。
【００６１】
（実施例２）
実施例１で示した方法と同じ方法で作製した別の試料を用いて、キャリア密度と移動度を測定した。その結果をマッピングし、図１７に示す。ここで、図１７には、各種文献から抽出してきた、ダイヤモンドＦＥＴ（非特許文献３〜６、１２〜２３参照）、空気暴露の水素終端ダイヤモンド（非特許文献１５、２４〜２６参照）およびＮＯ２ガス暴露の水素終端ダイヤモンド（非特許文献２７参照）のマッピング結果も合わせて載せている。
実施例２の試料は、図１７に示したほかの試料とは異なり、高いキャリア密度と高い移動度を両立して得られる高い性能を有していることが示されている。
【００６２】
（実施例３）
実施例１で示した方法と同じ方法で作製した別の試料を用いて、シート抵抗の温度依存性を測定した。その結果を図１８に示す。
ゲートソース間電圧が−２Ｖと−３Ｖを境にして、絶縁体―金属転移が見られる。この境界のキャリア密度は約４×１０１２／ｃｍ２であった。これまで、ダイヤモンドのＦＥＴの絶縁体―金属転移は、一桁高いキャリア密度でしか観測されていない。本発明のＦＥＴで一桁低いキャリア密度で絶縁体―金属転移が見られたことも、系に乱れが少ないことを示している（非特許文献２８参照）。
ゲートソース間電圧ＶＧＳが−２Ｖでは、１７３Ｋ（約−１００℃）でも室温と同じようなシート抵抗を示し、ＶＧＳが−３Ｖ以下では、４Ｋ付近でも室温と同じようなシート抵抗を示している。ＶＧＳが−４Ｖでは、およそ５０Ｋ以下の極低温域でｄＲ／ｄＴ（Ｒはシート抵抗で、Ｔは温度）は正となっている。
図１８に示すように、本発明の半導体装置は、極低温域でも利用可能なポテンシャルを有している。
【産業上の利用可能性】
【００６３】
本発明により、高いキャリア移動度を含めたダイヤモンド半導体材料が本来もつ優れた特性を有するＭＩＳ型半導体装置を提供することが可能になる。
このため、本発明は、高温環境で利用可能なロジック回路、高温環境で利用可能なインバーターなどのパワーデバイスを例とした大電力、高周波、高温対応の半導体装置の道を切り開くものとなっており、産業上大いに利用されることが期待される。
【符号の説明】
【００６４】
１：ダイヤモンド半導体
２ａ：ゲート絶縁膜（Ａｌ２Ｏ３）
２ｂ：ゲート絶縁膜（ｈ−ＢＮ）
３：ゲート電極
４ａ：キャリア伝導
４ｂ：キャリア伝導
５： トラップ（電荷トラップ）
１１：炭素
１２：水素
１３：ホウ素
１４：窒素
２１：ダイヤモンド基板
２２：薄膜ダイヤモンド半導体層
２３：ゲート絶縁体層（ゲート絶縁膜）
２３ａ：絶縁膜
２４：導電体層（ゲート電極）
２５：絶縁膜
２５ａ：絶縁膜
２６：低抵抗化層
２７：ゲート配線
２８：ソース電極及びその配線
２９：ドレイン電極及びその配線
３１：ダイヤモンド基板
３２：水素終端層
３３：ゲート絶縁膜
３３ａ：絶縁膜
３４：ゲート電極
３４ａ：ゲート電極用開口
３４ｂ：導電膜
３５：導電膜
３５ａ：導電膜
３６：導電膜
３６ａ：導電膜
３７：層間絶縁膜（Ａｌ２Ｏ３）
３７ａ：絶縁膜（Ａｌ２Ｏ３）
３８：ゲート電極配線（ボンディングパッド配線）
３８ａ：導電膜
３９：ソース電極配線（ボンディングパッド配線）
４０：ドレイン電極配線（ボンディングパッド配線）
４２：低抵抗化層
４３：酸素終端層
５１，５２，５３，５４，５５：レジストパターン
１０１：ＭＩＳ型半導体装置
２０１：ＭＩＳ型半導体装置
【図１】
2019125771.tif 000003
【図２】
2019125771.tif 000004
【図３】
2019125771.tif 000005
【図４】
2019125771.tif 000006
【図５】
2019125771.tif 000007
【図６】
2019125771.tif 000008
【図７】
2019125771.tif 000009
【図８】
2019125771.tif 000010
【図９】
2019125771.tif 000011
【図１０】
2019125771.tif 000012
【図１１】
2019125771.tif 000013
【図１２】
2019125771.tif 000014
【図１３】
2019125771.tif 000015
【図１４】
2019125771.tif 000016
【図１５】
2019125771.tif 000017
【図１６】
2019125771.tif 000018
【図１７】
2019125771.tif 000019
【図１８】
2019125771.tif 000020