(57)【要約】 【課題】信頼性の低下を抑制することのできる磁気メモリを提供する。【解決手段】本実施形態による磁気メモリは、下面、前記下面に対向する上面、および前記下面および前記上面と異なる側面を有する電極と、前記電極の前記上面に配置された磁気抵抗素子であって、前記電極の前記上面の上方に配置された第１磁性層と、前記電極の前記上面と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する積層構造を備えた磁気抵抗素子と、前記電極の前記側面に配置された第１絶縁膜と、前記磁気抵抗素子の前記積層構造の側面に配置された第１部分と、第２部分と、を有する第２絶縁膜であって、前記第１絶縁膜が前記第２部分と前記電極の前記側面との間に位置する、第２絶縁膜と、を備えている。【選択図】図１
2019160972.tif 000002
【特許請求の範囲】
【請求項１】
下面、前記下面に対向する上面、および前記下面および前記上面と異なる側面を有する電極と、
前記電極の前記上面に配置された磁気抵抗素子であって、前記電極の前記上面の上方に配置された第１磁性層と、前記電極の前記上面と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する積層構造を備えた磁気抵抗素子と、
前記電極の前記側面に配置された第１絶縁膜と、
前記磁気抵抗素子の前記積層構造の側面に配置された第１部分と、第２部分と、を有する第２絶縁膜であって、前記第１絶縁膜が前記第２部分と前記電極の前記側面との間に位置する、第２絶縁膜と、
を備えた磁気メモリ。
【請求項２】
前記磁気抵抗素子は、前記電極の前記上面の一部の領域に配置され、前記第２絶縁膜は、前記電極の前記上面における前記一部の領域以外の領域にも配置された第３部分を更に有し、前記第３部分は、前記第１部分および前記第２部分にそれぞれ接続する請求項１記載の磁気メモリ。
【請求項３】
前記第１絶縁膜は、前記電極の前記上面に平行な面における断面積が前記電極の前記上面から前記下面に向かうにつれて増加する部分を含む請求項１または２記載の磁気メモリ
【請求項４】
前記第１絶縁膜は酸化シリコンを含み、前記第２絶縁膜は窒化シリコンを含む請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記磁気抵抗素子の上方に配置され前記第１磁性層に電気的に接続された配線を更に備えた請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
前記電極の前記下面の一部の領域に電気的に接続された導体を更に備え、前記導体は、前記一部の前記領域に電気的に接続する上面と、前記上面に対向する下面と、前記上面および前記下面と異なる側面とを有し、前記第１絶縁膜は、前記導体の前記側面にも配置される請求項１乃至５のいずれかに記載の磁気メモリ。
【請求項７】
トランジスタを更に備え、前記トランジスタのソース端子およびドレイン端子のうちの一方が前記導体の前記下面に電気的に接続される請求項６記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
一般に、磁気メモリ（以下、ＭＲＡＭ(Magnetic Random Access Memory)とも云う）は、記憶素子としてＭＴＪ(Magnetic Tunnel Junction)素子を有している。このＭＴＪ素子は、基板に配置された電極上に形成される。このＭＴＪ素子は、電極の上方に配置された第１磁性層と、この第１磁性層と電極との間に配置された第２磁性層と、第１磁性層と第２磁性層との間に配置された非磁性層（以下、トンネルバリア層とも云う）と、を備えた積層構造を有している。
【０００３】
このＭＴＪ素子の特性劣化を防止するために、ＭＴＪ素子は、側部が例えば、Ｓｉ３Ｎ４等の絶縁性の保護膜で覆われている。この保護膜は、ＭＴＪ素子の側部の他に、電極のＭＴＪ素子が形成された以外の上面、および基板上に形成された下部絶縁膜の上面を覆う構造を有している。
【０００４】
この保護膜は、後述するように、電極のＭＴＪ素子が形成された以外の上面の領域との密着性が悪く、ＭＴＪ素子の素子特性が劣化し、磁気メモリの信頼性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開明細書第２０１６／００６４６５３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、信頼性の低下を抑制することのできる磁気メモリを提供する。
【課題を解決するための手段】
【０００７】
本実施形態による磁気メモリは、下面、前記下面に対向する上面、および前記下面および前記上面と異なる側面を有する電極と、前記電極の前記上面に配置された磁気抵抗素子であって、前記電極の前記上面の上方に配置された第１磁性層と、前記電極の前記上面と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する積層構造を備えた磁気抵抗素子と、前記電極の前記側面に配置された第１絶縁膜と、前記磁気抵抗素子の前記積層構造の側面に配置された第１部分と、第２部分と、を有する第２絶縁膜であって、前記第１絶縁膜が前記第２部分と前記電極の前記側面との間に位置する、第２絶縁膜と、を備えている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による磁気メモリを示す断面図。
【図２】第２実施形態による磁気メモリの製造方法を示す断面図。
【図３】第２実施形態の製造方法を示す断面図。
【図４】第２実施形態の製造方法を示す断面図。
【図５】第２実施形態の製造方法を示す断面図。
【図６】第２実施形態の製造方法を示す断面図。
【図７】第２実施形態の製造方法を示す断面図。
【図８】第２実施形態の製造方法を示す断面図。
【図９】第２実施形態の製造方法を示す断面図。
【図１０】第２実施形態の製造方法を示す断面図。
【図１１】第２実施形態の製造方法を示す断面図。
【図１２】第２実施形態の製造方法を示す断面図。
【図１３】第２実施形態の製造方法を示す断面図。
【図１４】第２実施形態の製造方法を示す断面図。
【発明を実施するための形態】
【０００９】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１０】
ＭＴＪ素子の側部、電極のＭＴＪ素子が形成された以外の上面、および基板上に形成された下部絶縁膜の上面に、例えばＳｉ３Ｎ４等の絶縁性の保護膜が形成される。この保護膜および下部絶縁膜の上面は、共に絶縁体であるセラミックス材料で構成されている。これらのセラミック材料の結合状態は、イオン結合、共有結合、ファン・デル・ワールス結合が主体となる。セラミックス材料同士の結合は、その界面において結合状態を形成しやすいため、保護膜と下部絶縁膜の上面とが接する部分の密着性は良い。
【００１１】
一方、ＭＴＪ素子の側部の一部および電極の上面は、主に金属材料で構成されており、それらの金属材料の結合状態は、金属結合が主体となる。セラミックス材料からなる保護膜と、ＭＴＪ素子の側面の一部および電極の上面では、界面における結合状態の形成が難しく、保護膜とＭＴＪ素子の側面の一部との密着性、および保護膜と電極の上面との密着性は悪い。
【００１２】
金属材料とセラミックス材料との密着性を上げるためには、金属材料とセラミック材料との間において金属−セラミックス反応層を形成することが考えられる。しかし、ＭＴＪ素子の側面において、金属−セラミックス反応層が形成された場合、その反応層はＭＴＪ素子の特性を劣化させる。これはそもそも、ＭＴＪ素子の側面を酸化などの反応を起こさないために、保護膜を形成するので、保護膜としては、できるだけＭＴＪ素子の側面に露出している材料と反応しない材料が選ばれる。このため、ＭＴＪ素子の側面に金属−セラミックス反応層を形成することは、問題がある。
【００１３】
また、複数のＭＴＪ素子の配置のピッチが狭くなるに伴い、保護膜と下部絶縁膜とが接する面積は減少する、すなわち、保護膜と密着性の良い面積は減少する。一方、保護膜とＭＴＪ素子の側面および電極の上面とが接する面積は、ピッチが狭くなるに伴って増加する、すなわち、保護膜と密着性の悪い面積は増加する。
【００１４】
したがって、ＭＴＪ素子の配置のピッチが狭くなると、全体として保護膜と基板との密着性が低下し、製造工程中やデバイス動作中に保護膜の剥がれが生じる確率が上昇する。製造工程中やデバイス動作中に保護膜が剥がれると、ＭＴＪ素子と保護膜との界面に酸素や水分、腐食性ガスなどが入り込み、ＭＴＪ素子の素子特性が劣化し、結果として磁気メモリの信頼性が低下する。
【００１５】
そこで、本発明者達は、鋭意研究に勤め、これらの課題を解決できる磁気メモリを発明した。この磁気メモリを以下の実施形態として説明する。
【００１６】
本実施形態による磁気メモリは、下面、前記下面に対向する上面、および前記下面および前記上面と異なる側面を有する電極と、前記電極の前記上面に配置された磁気抵抗素子であって、前記電極の前記上面の上方に配置された第１磁性層と、前記電極の前記上面と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する積層構造を備えた磁気抵抗素子と、前記電極の前記側面に配置された第１絶縁膜と、前記磁気抵抗素子の前記積層構造の側面に配置された第１部分と、第２部分と、を有する第２絶縁膜であって、前記第１絶縁膜が前記第２部分と前記電極の前記側面との間に位置する、第２絶縁膜と、を備えている。
【００１７】
（第１実施形態）
第１実施形態による磁気メモリを図１に示す。この実施形態の磁気メモリは、複数（図１では、３個）の磁気抵抗素子、例えばＭＴＪ素子１０１〜１０３を備えている。各ＭＴＪ素子１０ｉ（ｉ＝１，２，３）は、電極６ｉの上面の上方に配置された磁性層（第１磁性層）１２と、この磁性層１２と電極６ｉとの間に配置された磁性層（第２磁性層）１６と、磁性層１２と磁性層１６との間に配置された非磁性層（トンネルバリア層とも云う）１４と、を備えている。電極６ｉ（ｉ＝１，２，３）の直径は、ＭＴＪ素子１０ｉの直径よりも大きい。ここで、電極６ｉ（ｉ＝１，２，３）の直径またはＭＴＪ素子１０ｉの直径は、ＭＴＪ素子１０ｉの積層方向に垂直な平面における最大径を意味する。ここで、最大径とは、上記平面で電極６ｉ（ｉ＝１，２，３）の直径またはＭＴＪ素子１０ｉを切断したときの外周上の任意の２点間の距離の最大値を意味する。すなわち、電極６ｉ（ｉ＝１，２，３）は、この電極６ｉの上面に平行な断面積がＭＴＪ素子１０ｉの上記上面に平行な面における断面積より大きい。したがって、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）は、電極６ｉの上面の一部の領域上に配置される。
【００１８】
各電極６ｉ（ｉ＝１，２，３）の下面の一部に電気的に接続するコンタクトプラグ４ｉが配置され、このコンタクトプラグ４ｉは、対応するＭＴＪ素子１０ｉを選択する選択トランジスタ４０ｉのソース端子およびドレイン端子の一方に電気的に接続される。ここで、「ＡとＢが電気的に接続される」とは、ＡとＢが直接接続されてよいし、ＡとＢとの間に導電体が配置されて間接的に接続されてもよいことを意味する。なお、選択トランジスタ４０ｉ（ｉ＝１，２，３）のゲートは、配線５０に電気的に接続される。
【００１９】
また、各ＭＴＪ素子１０ｉ（ｉ＝１，２，３）の上には、キャップ層２０ｉが配置されている。各ＭＴＪ素子１０ｉ（ｉ＝１，２，３）およびキャップ層２０ｉは、対応する電極６上に配置された積層構造を構成する。
【００２０】
各コンタクトプラグ４ｉ（ｉ＝１，２，３）の側面、電極６ｉの側面、および電極６ｉの下面におけるコンタクトプラグ４ｉと接続しない領域を覆うように、例えば酸化シリコンを含む絶縁膜１００が配置されている。すなわち、絶縁膜１００内に対応する選択トランジスタに電気的に接続する各コンタクトプラグ４ｉ（ｉ＝１，２，３）が配置され、各コンタクトプラグ４ｉ（ｉ＝１，２，３）に電気的に接続する電極６ｉが絶縁膜１００内に埋め込まれた構造を有している。各電極６ｉ（ｉ＝１，２，３）の側面に配置された絶縁膜１００の厚さは、電極６ｉの上面から下方に向かって進むにつれて減少する。すなわち、電極６ｉ（ｉ＝１，２，３）の側面に配置された絶縁膜１００は、電極６ｉの上面に平行な断面積が電極の上面から下面に向かうにつれて増加する部分を含む。そして、隣接するＭＴＪ素子の間の絶縁膜１００には凹部が配置された構造を有している。
【００２１】
絶縁膜１００の側部と、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）およびキャップ層２０ｉを有する積層構造の側部とを覆うように、例えば窒化シリコンを含む保護膜２４が配置される。この保護膜２４は、電極６ｉ（ｉ＝１，２，３）の上面におけるＭＴＪ素子１０ｉが配置された以外の領域にも形成されている。また、この保護膜２４は、隣接するＭＴＪ素子間における絶縁膜１００の凹部に側面および底面に沿って配置される。
【００２２】
保護膜２４の側面を覆うように層間絶縁膜２６が配置される。この層間絶縁膜２６は、保護膜２４の側面を覆うが、保護膜２４の上面およびキャップ層２０ｉ（ｉ＝１，２，３）の上面を覆わないように形成される。
【００２３】
そして、層間絶縁膜２６上には、各キャップ層２０ｉ（ｉ＝１，２，３）の上面に電気的に接続する配線３０ｉが配置される。
【００２４】
（書き込み方法）
このように構成された第１実施形態の磁気メモリにおいて、各ＭＴＪ素子１０ｉ（ｉ＝１，２，３）の書き込みについて説明する。磁性層１２は磁化方向が固定された参照層であり、磁性層１６は磁化方向が可変の記憶層である場合を例にとって説明する。この場合において、磁性層１６の磁化方向を、磁性層１２の磁化方向に反平行（逆方向）から平行（同じ方向）にするときは、磁性層１６から磁性層１２に書き込み電流を流す。このとき、スピン偏極された電子が磁性層１２から非磁性層１４を介して磁性層１６に流れ、磁性層１６の磁化に作用し、磁性層１６の磁化方向が反平行（逆方向）から平行（同じ方向）になる。
【００２５】
これに対して、磁性層１６の磁化方向を、磁性層１２の磁化方向に平行から反平行にするときは、磁性層１２から磁性層１６に書き込み電流を流す。このとき、スピン偏極された電子が磁性層１６から非磁性層１４を介して磁性層１２に流れ、磁性層１２の磁化方向と同じ方向のスピンを有する電子は磁性層１２を通過する。しかし、磁性層１２と磁化方向と逆方向のスピンを有する電子は、磁性層１２と非磁性層１４との界面で反射され、この反射された電子が磁性層１６の磁化に作用し、磁性層１６の磁化方向が平行から平行になる。
【００２６】
なお、磁性層１２が記憶層であり、磁性層１６が参照層である場合は、電流の流す向きは、上述の説明と逆になる。
【００２７】
（読み出し方法）
第１実施形態の磁気メモリの読み出し方法について、ＭＴＪ素子１０１からデータを読み出す場合を例にとって説明する。配線５０に電圧を印加し、選択トランジスタ４０ｉ（ｉ＝１，２，３）をＯＮ状態にする。その後、選択トランジスタ４０１のソース端子およびドレイン端子の一方の端子と配線３０１との間にＭＴＪ素子１０１を介して読み出し電流を流し、この電流に基づいて、ＭＴＪ素子１０１の磁性層１２と磁性層１６の磁化方向が平行であるかまたは反平行であるかを判別する。これにより、ＭＴＪ素子１０１に記憶されたデータの読み出しが行われる。
【００２８】
第１実施形態の磁気メモリは、上述の構造を有しているので、複数のＭＴＪ素子の配置のピッチが狭い場合でも、密着性の良い保護膜２４と絶縁膜１００との接触面積を増やすことが可能となり、密着性が低下するのを抑制することができる。その結果、製造工程中やデバイス動作中に保護膜の剥がれが起こりにくくなり、磁気メモリの信頼性が上昇することができる。
【００２９】
なお、本実施形態においては、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）は、電極６ｉの上面の一部の領域上に配置されていたが、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）は、電極６ｉの上面の全体に配置されていてもよい。すなわち、電極６ｉ（ｉ＝１，２，３）の直径とＭＴＪ素子１０ｉの直径が同じになる。この場合は、保護膜２４は、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）の側部に配置された第１部分と、電極６ｉの側部に配置された第２部分を有し、第１部分と第２部分が連続して接続する構造を有する。
【００３０】
本実施形態の磁気抵抗素子１０１〜１０３は、非磁性層１４が絶縁体であるＭＴＪ（Magnetic Tunnel Junction）素子であったが、非磁性層２１４が金属層であるＧＭＲ（Giant Magneto-Resistance）素子であってもよい。
【００３１】
本実施形態の磁性層１２、１６として、ＣｏＦｅまたはＣｏＦｅＢを用いてもよい。また、磁性層１２、１６は、シンセティック積層構造を有していていてもよい。
【００３２】
本実施形態の磁性層１２、１６としてＣｏＦｅＢおよびＣｏＦｅ以外の磁性層を用いてもよい。
【００３３】
また、本実施形態の磁性層１２，１６として、磁化の向きが磁性層の膜面と垂直方向に向いている垂直磁化材料を用いてもよい。
【００３４】
磁性層１２、１６の磁性材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｎｉ、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、Ｃｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、またはホイスラー合金からなる群より選ばれる少なくとも１種の層またはそれらの積層構造で構成してもよい。ここで、例えば（Ｃｏ，Ｆｅ，Ｎｉ）は、Ｃｏ，Ｆｅ、およびＮｉのうちの少なくとも１つの元素を含むことを意味する。また、ホイスラー合金は、ＸがＣｏを、ＹがＶ、Ｃｒ、Ｍｎ、Ｆｅのうちの少なくとも１つの元素を、ＺがＡｌ、Ｓｉ、Ｇａ、Ｇｅのうちの少なくとも１つの元素を表すと、Ｘ２ＹＺと表す組成を有している。
【００３５】
また、磁性層１２、１６の磁性材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの垂直磁化材料を用いて良い。また、これらの垂直磁化材料を積層した積層構造を有していてもよい。
【００３６】
また、上記磁性材料には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００３７】
非磁性層１４の材料として、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた複合材料を用いることができる。
【００３８】
また、非磁性層１４の材料として、銅、銀、金、バナジウム、クロム、およびルテニウムのうちの少なくとも１つの非磁性金属、もしくは電流狭窄のための絶縁体を含んだ上記非磁性金属を用いてもよい。
【００３９】
（第２実施形態）
次に、第２実施形態の磁気メモリの製造方法について図２乃至図１４を参照して説明する。この製造方法は、図１に示す第１実施形態の磁気メモリを製造する。
【００４０】
図２に示すように、例えば、図示しない３個のトランジスタが形成された半導体基板上に、例えば酸化シリコンを含む第１絶縁層を形成する。この第１絶縁層に各トランジスタのソース端子およびドレイン端子の一方に接続する開口を形成し、この開口を金属材料で埋め込み、コンタクトプラグ４１〜４３を形成する。その後、コンタクトプラグ４１〜４３を覆うように、上記第１絶縁層上に例えば酸化シリコンを含む第２絶縁層を形成する。続いて、第２絶縁層にコンタクトプラグ４１〜４３にそれぞれ通じる開口を形成し、この開口を金属材料で埋め込み、電極（配線）６１〜６３を形成する。続いて、電極６１〜６３の表面を、ＣＭＰ(Chemical Mechanical Polishing)平坦化する。第１絶縁層および第２絶縁層によって絶縁膜１００が構成される。
【００４１】
次に、図３に示すように、電極６ｉ（ｉ＝１，２，３）上に、電極と同じサイズのレジストパターン７ｉを形成する。
【００４２】
続いて、このレジストパターン７ｉ（ｉ＝１，２，３）をマスクとして、例えばＲＩＥ(Reactive Ion Etching)を用いて、電極間に存在する絶縁膜１００をエッチングし、凹部１０２を形成する。凹部１０２は、上面から底面に沿って面積が減少するテーパ形状を有している。
【００４３】
この時、化学エッチングより物理エッチングが強くなるエッチング条件を選ぶことで、絶縁膜１００を削った際のエッチング再付着物（リデポ）１００が電極６ｉ（ｉ＝１，２，３）の側面に付着する。このリデポ１００ａは絶縁膜１００と同種材料で形成される（図４）。その後、図５に示すように、レジストパターン７１〜７３を除去する。
【００４４】
次に、図６に示すように、凹部１０２を埋め込むように埋め込み層８を形成する。埋め込み層８は、後ほど除去するので、磁気メモリの材料、電極の材料、および絶縁膜１００とそれぞれエッチング選択比の取れる材料、例えば、ＳｉやＣ等を用いる。続いて、ＣＭＰを用いて、埋め込み層８の表面を平坦化する。
【００４５】
次に、図７に示すように、電極６１〜６３および埋め込み層８を覆うようにＭＴＪ素子を形成するための材料層１０を順次形成する。この材料層１０は、例えば参照層となる磁性材料層（図示せず）と、この磁性材料層上に設けられトンネルバリア層となる非磁性材料層（図示せず）と、この非磁性材料層上に設けられ例えば記憶層となる磁性材料層（図示せず）と、および磁性材料層上に設けられたキャップ層となる導電材料層と、を備えている。材料層１０上にハードマスク層１７を形成し、ハードマスク層１７上にレジスト層１８を形成する。ハードマスク層１７は、導電性の材料（Ｔａ，Ｗ，ＴｉＮなど）でも絶縁性の材料（例えばＢ４Ｃ，Ｃ，Ａｌ２Ｏ３）でも構わない。なお、本実施形態においては、ハードマスク層１７として導電性の材料を用いる。この場合は、配線例えば図１に示す配線３０１〜３０３との接続のために利用することができる。
【００４６】
続いて、図８に示すように、フォトリソグラフィ技術を用いて、レジスト層１８をＭＴＪ素子の形状にパターニングし、レジストパターン１８ａを形成する。
【００４７】
次に、レジストパターン１８ａをマスクとして異方性エッチング（例えば、ＲＩＥ）法を用いてハードマスク層１７をパターニングし、ハードマスクパターン１７ａを形成する。その後、ハードマスクパターン１７ａをマスクとして異方性エッチング法を用いて材料層１０をパターニングする。その結果、ＭＴＪ素子１０１〜１０３が形成される（図９）。
【００４８】
次に、図１０に示すように、埋め込み層８を除去する。この埋め込み層８が除去された後には、凹部１０２が露出する。埋め込み層８がＳｉである場合には、例えばＳＦ６ガス等を用いたＲＩＥにより、ＭＴＪ素子１０１〜１０３、電極６１〜６３、および絶縁膜１００をエッチングすることなく、埋め込み層８のみ除去できる。また、埋め込み層８がＣである場合には、例えばＯ２ガスを用いたＲＩＥにより、ＭＴＪ素子０１〜１０３、電極６１〜６３、および絶縁膜１００をエッチングすることなく、埋め込み層８のみ除去することができる。
【００４９】
次に、図１１に示すように、半導体基板の全面に保護膜２４を形成する。その結果、電極６１〜６３の側面と、電極６１〜６３の上面うちの対応するＭＴＪ素子１０１〜１０３が形成されていない領域と、ＭＴＪ素子１０１〜１０３の側面と、ハードマスクパターン１７ａの側面および上面が保護膜２４で覆われる。この保護膜２４は、絶縁膜１００の凹部１０２の側面および底面にも形成される。
【００５０】
次に、図１２に示すように、保護膜２４を覆うように層間絶縁膜２６を形成する。このとき、ＭＴＪ素子１０１〜１０３上の層間絶縁膜２６は、他の領域上の層間絶縁膜に比べて盛り上がった形状となる。
【００５１】
続いて、図１３に示すように、ＣＭＰを用いて層間絶縁膜２６の上面を平坦化する。なお、この平坦化工程では、ハードマスクパターン１７ａの上面を露出させない。
【００５２】
次に、図１４に示すように、ＲＩＥ法を用いて層間絶縁膜２６をエッチバックする。このエッチバックは、図１４に示すように、ハードマスクパターン１７ａの上面が露出するまで継続する。このとき、保護膜２４の上面も露出する。
【００５３】
次に、ハードマスクパターン１７ａが導電性材料の場合は、ハードマスクパターン１７ａの上面、保護膜２４の上面、および層間絶縁膜２６の上面を覆うように、上部配線材料層を形成する。ハードマスクパターン１７ａが絶縁性材料の場合は、選択エッチングを用いてまずはハードマスクパターン１７ａを除去し、続いて、ハードマスクパターン１７ａの除去後に形成された開口を埋め込むように、保護膜２４の側面の一部および上面と、層間絶縁膜２６の上面とを覆うように、上部配線材料層を形成する。続いて、上部配線材料層をパターニングすることにより、ＭＴＪ素子１０ｉ（ｉ＝１，２，３）に接続する配線３０ｉを形成し、図１に示す磁気メモリを形成する。
【００５４】
第２実施形態の製造方法によって製造された磁気メモリは、複数のＭＴＪ素子の配置のピッチが狭い場合でも、密着性の良い保護膜２４と絶縁膜１００との接触面積を増やすことが可能となり、密着性が低下するのを抑制することができる。その結果、製造工程中やデバイス動作中に保護膜の剥がれが起こりにくくなり、磁気メモリの信頼性が上昇することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
４１〜４３・・・コンタクトプラグ、６１〜６３・・・電極、７１〜７３・・・レジストパターン、８・・・埋め込み層、１０・・・ＭＴＪ素子材料層、１０１〜１０３・・・ＭＴＪ素子、１２・・・磁性層、１４・・・非磁性層（トンネルバリア層）、１６・・・磁性層、１７・・・ハードマスク層、１７ａ・・・ハードマスクパターン、１８・・・レジストマスク層、１８ａ・・・レジストマスクパターン、２０１〜２０３・・・キャップ層、２４・・・保護膜、２６・・・層間絶縁膜、３０１〜３０３・・・配線、１００・・・絶縁膜、１００ａ・・・エッチング再付着物（リデポ）、１０２・・・凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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