(57)【要約】【課題】  高集積化された半導体デバイスを提供する。【解決手段】  半導体デバイスは、基板上に並べて配置される第１メモリ部、第１周辺回路部、及び第２周辺回路部を含む。前記半導体デバイスは、平面から見る時、第２周辺回路部の一側に提供されて第１メモリ部から横に離隔される第２メモリ部を含む。第１メモリ部は複数の第１メモリセルを含み、第１メモリセルの各々はセルトランジスタ及び該セルトランジスタの一端子に接続されるキャパシターを含む。第２メモリ部は複数の第２メモリセルを含み、第２メモリセルの各々は互いに直列に接続される可変抵抗素子及び選択素子を含む。第２メモリセルは前記基板から前記キャパシターより高い高さに提供される。【選択図】      図７
2019024082.tif 000002
【特許請求の範囲】
【請求項１】
基板上に並べて配置される第１メモリ部、第１周辺回路部、及び第２周辺回路部と、
平面から見る時、前記第２周辺回路部の一側に提供され、前記第１メモリ部から横に離隔される第２メモリ部と、を含み、
前記第１メモリ部は、複数の第１メモリセルを含み、前記第１メモリセルの各々は、セルトランジスタ及び前記セルトランジスタの一端子に接続されるキャパシターを含み、
前記第２メモリ部は、複数の第２メモリセルを含み、前記第２メモリセルの各々は、互いに直列に接続される可変抵抗素子及び選択素子を含み、
前記第２メモリセルは、前記基板から前記キャパシターより高い高さに提供される、半導体デバイス。
【請求項２】
前記第２メモリセルの各々の前記可変抵抗素子及び前記選択素子は、前記基板から前記キャパシターより高い高さに提供される、請求項１に記載の半導体デバイス。
【請求項３】
前記第２メモリ部は、第１導電ライン、及び前記第１導電ラインを横切る第２導電ラインを含み、
前記第２メモリセルは、前記第１導電ラインと前記第２導電ラインとの間に提供され、前記第１導電ラインと前記第２導電ラインとの交差点に各々提供される、請求項２に記載の半導体デバイス。
【請求項４】
前記可変抵抗素子は、結晶質と非晶質との間の可逆的相変化が可能である物質を含み、
前記選択素子は、非晶質のカルコゲナイド物質を含む、請求項２又は３に記載の半導体デバイス。
【請求項５】
前記キャパシターは、
前記セルトランジスタの前記端子に接続される下部電極と、
前記下部電極を覆う上部電極と、
前記下部電極と前記上部電極との間の誘電膜と、を含む、請求項１乃至４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記第１メモリ部上の第１配線部と、
前記第２メモリ部上の第２配線部と、をさらに含み、
前記第１配線部の第１配線パターン、及び前記第２配線部の第２配線パターンは、前記基板から前記キャパシターより高い高さに提供される、請求項１乃至５のいずれか一項に記載の半導体デバイス。
【請求項７】
前記第２配線パターンのうち少なくとも一部は、前記基板から前記第１配線パターンのうち少なくとも一部と同一な高さに提供される、請求項６に記載の半導体デバイス。
【請求項８】
前記第２配線パターンのうち少なくとも一部は、前記基板から前記第２メモリセルより高い高さに提供される、請求項６又は７に記載の半導体デバイス。
【請求項９】
前記第１周辺回路部は、第１周辺トランジスタを含み、前記第２周辺回路部は、第２周辺トランジスタを含み、
前記第２周辺トランジスタは、前記基板から前記第１周辺トランジスタと同一な高さに提供される、請求項１乃至８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記第１周辺トランジスタは、前記第１メモリセルを駆動するための第１周辺回路を構成し、
前記第２周辺トランジスタは、前記第２メモリセルを駆動するための第２周辺回路を構成する、請求項９に記載の半導体デバイス。
【請求項１１】
第１デバイス領域及び第２デバイス領域を含む基板と、
前記第１デバイス領域上の第１メモリ部と、
前記第２デバイス領域上に提供され、平面から見る時、前記第１メモリ部から横に離隔される第２メモリ部と、を含み、
前記第１メモリ部は、キャパシター構造体を含み、
前記第２メモリ部は、
前記基板上に２次元又は３次元的に配列される可変抵抗素子と、
前記可変抵抗素子に各々直列に接続される選択素子と、を含み、
前記可変抵抗素子及び前記選択素子は、前記基板から前記キャパシター構造体より高い高さに提供される、半導体デバイス。
【請求項１２】
前記キャパシター構造体は、
複数の下部電極と、
前記複数の下部電極を共通に覆う上部電極と、
前記複数の下部電極の各々と前記上部電極との間の誘電膜と、を含む、請求項１１に記載の半導体デバイス。
【請求項１３】
前記第２メモリ部は、第１導電ライン、及び前記第１導電ラインを横切る第２導電ラインを含み、
前記可変抵抗素子の各々及び前記選択素子の各々は、前記第１導電ラインのうち対応する第１導電ラインと前記第２導電ラインのうち対応する第２導電ラインとの間で互いに直列に接続される、請求項１１又は１２に記載の半導体デバイス。
【請求項１４】
前記可変抵抗素子の各々及び前記選択素子の各々は、ＰＲＡＭセルを構成する請求項１３に記載の半導体デバイス。
【請求項１５】
前記第１デバイス領域上に提供され、前記第１メモリ部の少なくとも一側に配置される第１周辺回路部と、
前記第２デバイス領域上に提供され、平面から見る時、前記第２メモリ部の少なくとも一側に配置される第２周辺回路部と、をさらに含み、
前記第１周辺回路部の第１周辺トランジスタ、及び前記第２周辺回路部の第２周辺トランジスタは、前記基板から互いに同一な高さに提供される、請求項１１乃至１４のいずれか一項に記載の半導体デバイス。
【請求項１６】
前記第１デバイス領域及び前記第２デバイス領域上に各々提供される第１配線部及び第２配線部をさらに含み、
前記第１配線部の第１配線パターン、及び前記第２配線部の第２配線パターンは、前記基板から前記キャパシター構造体より高い高さに提供される、請求項１５に記載の半導体デバイス。
【請求項１７】
前記第２配線パターンのうち少なくとも一部は、前記基板から前記可変抵抗素子及び前記選択素子より高い高さに提供される、請求項１６に記載の半導体デバイス。
【請求項１８】
前記第１周辺トランジスタは、前記第１配線パターンのうち対応する第１配線パターンに電気的に接続され、前記第２周辺トランジスタは、前記第２配線パターンのうち対応する第２配線パターンに電気的に接続される、請求項１６又は１７に記載の半導体デバイス。
【請求項１９】
前記第１メモリ部は、前記基板と前記第１配線部との間に提供され、
前記第２メモリ部は、前記基板と前記第２配線部との間に提供される、請求項１６乃至１８のいずれか一項に記載の半導体デバイス。
【請求項２０】
前記可変抵抗素子は、結晶質と非晶質との間の可逆的相変化が可能である物質を含み、
前記選択素子は、非晶質のカルコゲナイド物質を含む、請求項１１乃至１９のいずれか一項に記載の半導体デバイス。
【請求項２１】
基板と、
前記基板上に、第１方向に沿って互いに横に配置される第１メモリ部及び第１周辺回路部と、
前記第１メモリ部及び前記第１周辺回路部上に配置される第１配線部と、
前記基板上に、前記第１方向に沿って互いに横に配置される第２メモリ部及び第２周辺回路部と、
前記第１方向に垂直な第２方向に沿って前記第２メモリ部上に配置される第２配線部と、を含む半導体デバイス。
【請求項２２】
前記第１周辺回路部の第１周辺トランジスタ、及び前記第２周辺回路部の第２周辺トランジスタは、前記基板に対して同一な高さに提供される、請求項２１に記載の半導体デバイス。
【請求項２３】
前記第２メモリ部のメモリセルは、前記第１メモリ部のキャパシターより前記基板から高い高さにある、請求項２１又は２２に記載の半導体デバイス。
【請求項２４】
前記第２配線部のラインパターン及びラインコンタクトは、前記第１メモリ部のキャパシターより前記基板から高い高さにある、請求項２１乃至２３のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに係り、より詳細には互いに異なる動作特性を有するメモリセルを有する半導体デバイスに係る。
【背景技術】
【０００２】
半導体デバイスはメモリデバイス及び論理デバイスに区分される。メモリデバイスはデータを格納するデバイスである。一般的に、半導体メモリデバイスは大きく揮発性（ｖｏｌａｔｉｌｅ）メモリデバイスと、不揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリデバイスとに区分される。揮発性メモリデバイスは、電源の供給が中断されると、格納されたデータが消滅するメモリデバイスとして、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等がある。そして、不揮発性メモリデバイスは、電源の供給が中断されても格納されたデータが消滅されないメモリデバイスとして、例えばＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリデバイス（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）等がある。
【０００３】
また、最近では半導体メモリデバイスの高性能化及び低電力化の趨勢に合わせて、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような次世代半導体メモリデバイスが開発されている。このような次世代半導体メモリデバイスを構成する物質は電流又は電圧に応じて、その抵抗値が変わり、電流又は電圧供給が中断されても抵抗値をそのまま維持する特性を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，５５４，１４７号公報
【特許文献２】米国特許第８，８９６，０９６号公報
【特許文献３】米国特許第８，９０１，７０４号公報
【特許文献４】米国特許第８，９３４，２８３号公報
【特許文献５】米国特許第９，５４８，０８５号公報
【特許文献６】米国特許第９、６１９，３５７号公報
【特許文献７】米国特許出願公開第２０１６／００７１５９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする一技術的課題は高集積化された半導体デバイスを提供することにある。本発明が解決しようとする課題は以上で言及された課題に制限されない。
【課題を解決するための手段】
【０００６】
半導体デバイスは、基板上に並べて配置される第１メモリ部と、第１周辺回路部と、第２周辺回路部と、平面から見る時、前記第２周辺回路部の一側に提供され、前記第１メモリ部から横に離隔される第２メモリ部と、を含むことができる。前記第１メモリ部は複数の第１メモリセルを含み、前記第１メモリセルの各々はセルトランジスタ及び前記セルトランジスタの一端子に接続されるキャパシターを含むことができる。前記第２メモリ部は複数の第２メモリセルを含み、前記第２メモリセルの各々は互いに直列に接続される可変抵抗素子及び選択素子を含むことができる。前記第２メモリセルは前記基板から前記キャパシターより高い高さに提供されることができる。
半導体デバイスは、第１デバイス領域及び第２デバイス領域を含む基板と、前記第１デバイス領域上の第１メモリ部と、前記第２デバイス領域上に提供され、平面から見る時、前記第１メモリ部から横に離隔される第２メモリ部と、を含むことができる。前記第１メモリ部はキャパシター構造体を含むことができる。前記第２メモリ部は前記基板上に２次元又は３次元的に配列される可変抵抗素子、及び前記可変抵抗素子に各々直列に接続される選択素子を含むことができる。前記可変抵抗素子及び前記選択素子は前記基板から前記キャパシター構造体より高い高さに提供されることができる。
【発明の効果】
【０００７】
本発明の概念によれば、高集積化された半導体デバイスが容易に提供されることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図である。
【図２】図１の第１メモリ部、第１周辺回路部、第２メモリ部、及び第２周辺回路部の相対的な配置を示す平面図である。
【図３】図１の第１メモリ部に配置されるメモリセルアレイの回路図である。
【図４】図１の第２メモリ部に配置されるメモリセルアレイの回路図である。
【図５】図１の第２メモリ部に配置される単位メモリセルを示す回路図である。
【図６Ａ】本発明の一部の実施形態に係る半導体デバイスの第１デバイス領域の平面図である。
【図６Ｂ】本発明の一部の実施形態に係る半導体デバイスの第２デバイス領域の平面図である。
【図７】図６ＡのＩ−Ｉ’及びＩＩ−ＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿う断面図である。
【図８】図７のＡ部分の拡大図である。
【図９】本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図である。
【図１０】図９の半導体デバイスを示すための、図６ＡのＩ−Ｉ’及びＩＩ−ＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’、及びＩＶ−ＩＶ’に対応する断面図である。
【図１１】本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図である。
【図１２】図１１の半導体デバイスを示すための、図６ＡのＩ−Ｉ’及びＩＩ−ＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’、及びＩＶ−ＩＶ’に対応する断面図である。
【発明を実施するための形態】
【０００９】
以下、添付した図面を参照して本発明の実施形態を説明することによって本発明を詳細に説明する。
【００１０】
図１は本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図であり、図２は図１の第１メモリ部、第１周辺回路部、第２メモリ部、及び第２周辺回路部の相対的な配置を示す平面図である。
【００１１】
図１及び図２を参照すれば、半導体デバイス１０００は第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２を含む基板１００を含む。第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２は基板１００の互いに異なる領域である。
【００１２】
半導体デバイス１０００は、第１デバイス領域Ｒ１上に提供される第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０を含む。第１メモリ部１０及び第１周辺回路部２０は基板１００上に並べて配置される。第１周辺回路部２０は第１メモリ部１０の少なくとも一側（ｏｎｅ  ｓｉｄｅ）に提供される。一例として、平面から見る時、第１周辺回路部２０は第１メモリ部１０の一側（ｏｎｅ  ｓｉｄｅ、１０Ａ）のみに隣接するように配置されるか、第１メモリ部１０の二側１０Ａ、１０Ｂに隣接するように配置されるか、第１メモリ部１０の三側１０Ａ、１０Ｂ、１０Ｃに隣接するように配置されるか、或いは第１メモリ部１０の四側１０Ａ、１０Ｂ、１０Ｃ、１０Ｄを囲むように配置されることができる。第１配線部３０は第１メモリ部１０及び第１周辺回路部２０の上に提供される。第１メモリ部１０及び第１周辺回路部２０は基板１００と第１配線部３０との間に介在する。
【００１３】
半導体デバイス１０００は、第２デバイス領域Ｒ２上に提供される第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０を含む。第２周辺回路部４０は第１メモリ部１０及び第１周辺回路部２０と並べて提供される。第２メモリ部６０は、平面から見る時、第２周辺回路部４０の一側に提供され、第１メモリ部１０から横に（ｌａｔｅｒａｌｌｙ）離隔される。第２メモリ部６０及び第２周辺回路部４０は基板１００上に並べて配置される。第２周辺回路部４０は第２メモリ部６０の少なくとも一側（ｏｎｅ  ｓｉｄｅ）に提供される。一例として、平面から見る時、第２周辺回路部４０は第２メモリ部６０の一側（ｏｎｅ  ｓｉｄｅ、６０Ａ）のみに隣接するように配置されるか、第２メモリ部６０の二側６０Ａ、６０Ｂに隣接するように配置されるか、第２メモリ部６０の三側６０Ａ、６０Ｂ、６０Ｃに隣接するように配置されるか、或いは第２メモリ部６０の四側６０Ａ、６０Ｂ、６０Ｃ、６０Ｄを囲むように配置されることができる。第２配線部５０は第２メモリ部６０及び第２周辺回路部４０の上に提供される。第２メモリ部６０及び第２周辺回路部４０は基板１００と第２配線部５０との間に介在する。
第１メモリ部１０はＤＲＡＭセルアレイ構造を含み、第２メモリ部６０は可変抵抗メモリセルアレイ構造を含む。一例として、第１メモリ部１０及び第２メモリ部６０は別個のメインメモリとして各々機能することができる。他の例として、第１メモリ部１０及び第２メモリ部６０のうち１つはメインメモリとして機能し、第１メモリ部１０及び第２メモリ部６０のうち他の１つはバッファメモリとして機能することができる。
【００１４】
図３は図１の第１メモリ部に配置されるメモリセルアレイの回路図である。図３を参照すれば、第１メモリ部１０はＤＲＡＭセルアレイを含む。具体的に、第１メモリ部１０はワードラインＷＬ、ワードラインＷＬに交差するビットラインＢＬ、及び複数の第１メモリセルＭＣ１を含む。第１メモリセルＭＣ１の各々はワードラインＷＬのうち対応するワードラインＷＬ、及びビットラインＢＬのうち対応するビットラインＢＬに接続される。第１メモリセルＭＣ１の各々は、対応するワードラインＷＬに接続されるセルトランジスタＣＴＲ、及びセルトランジスタＣＴＲの一端子に接続されるキャパシターＣＡを含む。セルトランジスタＣＴＲのドレイン領域は、対応するビットラインＢＬに接続され、セルトランジスタＣＴＲのソース領域はキャパシターＣＡに接続される。セルトランジスタＣＴＲはキャパシターＣＡに流れる電荷の流れを選択的に制御するように構成される。第１メモリセルＭＣ１の各々は、キャパシターＣＡに格納された電荷の有無に応じて０又は１のデータを格納する。
【００１５】
図４は図１の第２メモリ部に配置されるメモリセルアレイの回路図であり、図５は図１の第２メモリ部に配置される単位メモリセルを示す回路図である。
【００１６】
図４及び図５を参照すれば、第２メモリ部６０は可変抵抗メモリセルアレイを含む。可変抵抗メモリセルアレイはＭＲＡＭ、ＰＲＡＭ、及びＲＲＡＭ（登録商標）のうち少なくとも１つのメモリセルアレイを含む。具体的に、第２メモリ部６０は第１導電ラインＣＬ１、第１導電ラインＣＬ１に交差する第２導電ラインＣＬ２、及び第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数の第２メモリセルＭＣ２を含む。第２メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間の交差点に各々提供される。第２メモリセルＭＣ２の各々は、第１導電ラインＣＬ１のうち対応する第１導電ラインＣＬ１と第２導電ラインＣＬ２のうち対応する第２導電ラインＣＬ２との間の交差点に配置され、対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２とに接続される。第２メモリセルＭＣ２の各々は可変抵抗素子ＶＲ及び選択素子ＳＷを含む。可変抵抗素子ＶＲ及び選択素子ＳＷは対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で互いに直列に接続される。一例として、可変抵抗素子ＶＲは対応する第１導電ラインＣＬ１と選択素子ＳＷとの間に接続され、選択素子ＳＷは可変抵抗素子ＶＲと対応する第２導電ラインＣＬ２との間に接続される。他の例として、図５に図示されたことと異なり、可変抵抗素子ＶＲは対応する第２導電ラインＣＬ２と選択素子ＳＷとの間に接続されてもよく、選択素子ＳＷは可変抵抗素子ＶＲと対応する第１導電ラインＣＬ１との間に接続されてもよい。
【００１７】
可変抵抗素子ＶＲはデータ格納素子（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。可変抵抗素子ＶＲは、これに印加される電圧や電流に依存して、２つ以上の安定な抵抗状態の間で可逆的に抵抗状態が変わり、外部電源が供給されない限り、抵抗状態が維持される。第２メモリセルＭＣ２の各々は可変抵抗素子ＶＲの抵抗状態に対応するデータを格納する。選択素子ＳＷは可変抵抗素子ＶＲを通る電荷の流れを選択的に制御するように構成される。一例として、選択素子ＳＷは非線形電流−電圧特性又は整流特性を有し、したがって、第２メモリセルＭＣ２の各々に流れる電流の流れを上方又は下方にさらに容易に導く。他の例として、選択素子ＳＷは印加電圧の大きさに応じて抵抗値が変化される非線形抵抗体を含むことができる。この抵抗体の抵抗値が印加電圧に反比例する場合、相対的に大きい電圧が印加される選択セルでは抵抗値が相対的に小さいので、電流の流れが許容され、相対的に小さい電圧が印加される非選択セルでは抵抗値が相対的に大きいので、電流の流れが許容されない。その他の例として、選択素子ＳＷは非線形（一例として、Ｓ字形）Ｉ−Ｖカーブを有する閾値（ｔｈｒｅｓｈｏｌｄ）スイッチング現象に基づいた素子である。選択素子ＳＷは双方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）特性を有するＯＴＳ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ）素子である。
【００１８】
図示されないが、第２メモリ部６０は第２導電ラインＣＬ２に交差する第３導電ライン、及び第２導電ラインＣＬ２と第３導電ラインとの間に提供される追加的な第２メモリセルＭＣ２をさらに含むことができる。追加的な第２メモリセルＭＣ２は第２導電ラインＣＬ２と第３導電ラインとの間の交差点に各々提供される。この場合、第２メモリ部６０は、第２メモリセルＭＣ２が図１の基板１００の上面に平行である方向及び垂直になる方向に沿って３次元的に配列されるクロスポイント（ｃｒｏｓｓ−ｐｏｉｎｔ）セルアレイ構造を有する。
【００１９】
図１及び図２を再び参照すれば、第１周辺回路部２０は図３の第１メモリセルＭＣ１を駆動させるための第１周辺回路を含む。第１周辺回路は図３のワードラインＷＬに接続されるローデコーダー（Ｒｏｗ  ｄｅｃｏｄｅｒ）、図３のビットラインＢＬに接続されるカラムデコーダー（Ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）、及び入出力センスアンプ（Ｉ／Ｏ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）等を含む。第１配線部３０は図３の第１メモリセルＭＣ１を第１周辺回路に電気的に接続する第１配線パターンを含む。第２周辺回路部４０は図４の第２メモリセルＭＣ２を駆動させるための第２周辺回路を含む。第２周辺回路は図４の第１導電ラインＣＬ１に接続される第１デコーダー回路、第２導電ラインＣＬ２に接続される第２デコーダー回路、及び第１導電ラインＣＬ１又は第２導電ラインＣＬ２に接続される入出力センスアンプ（Ｉ／Ｏ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）等を含む。第２配線部５０は図４の第２メモリセルＭＣ２を第２周辺回路に電気的に接続する第２配線パターンを含む。
【００２０】
図６Ａは本発明の一部の実施形態に係る半導体デバイスの第１デバイス領域の平面図であり、図６Ｂは本発明の一部の実施形態に係る半導体デバイスの第２デバイス領域の平面図である。図７は図６ＡのＩ−Ｉ’及びＩＩ−ＩＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’、及びＩＶ−ＩＶ’に沿う断面図である。図８は図７のＡ部分の拡大図である。
【００２１】
図６Ａ、図６Ｂ、及び図７を参照すれば、第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２を含む基板１００が提供される。支持基板１００は半導体基板（一例として、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板）である。第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２は基板１００の互いに異なる領域である。素子分離膜ＳＴが基板１００上に提供されて活性領域を定義する。活性領域はセル活性領域ＡＣＴ、第１周辺活性領域ＰＡＣＴ１、及び第２周辺活性領域ＰＡＣＴ２を含む。セル活性領域ＡＣＴ及び第１周辺活性領域ＰＡＣＴ１は基板１００の第１デバイス領域Ｒ１上に提供され、第２周辺活性領域ＰＡＣＴ２は基板１００の第２デバイス領域Ｒ２上に提供される。素子分離膜ＳＴは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００２２】
第１メモリ部１０は基板１００の第１デバイス領域Ｒ１上に提供される。第１メモリ部１０は複数のセル活性領域ＡＣＴを含む。平面から見る時、セル活性領域ＡＣＴの各々はバー（ｂａｒ）形状を有し、第１方向Ｄ１及び第２方向Ｄ２に交差する第３方向Ｄ３に長軸が位置されるように配置される。第２方向Ｄ２は第１方向Ｄ１に交差し、第１乃至第３方向Ｄ１、Ｄ２、Ｄ３は基板１００の上面に平行である方向である。
【００２３】
第１メモリ部１０は、基板１００内に提供されてセル活性領域ＡＣＴを横切るゲート構造体ＧＳを含む。ゲート構造体ＧＳは、図３を参照して説明した、ワードラインＷＬに対応する。ゲート構造体ＧＳは第１方向Ｄ１に延在され、第２方向Ｄ２に配列される。ゲート構造体ＧＳの各々は、基板１００内に埋め込まれたゲート電極ＧＥ、ゲート電極ＧＥとセル活性領域ＡＣＴとの間及びゲート電極ＧＥと素子分離膜ＳＴとの間に介在するゲート誘電パターンＧＩ、及びゲート電極ＧＥの上面上のゲートキャッピングパターンＣＡＰを含む。ゲートキャッピングパターンＣＡＰの上面は基板１００の上面と実質的に共面をなす。一部の実施形態によれば、ゲートキャッピングパターンＣＡＰの下面はゲート誘電パターンＧＩの最上部面と接し、ゲートキャッピングパターンＣＡＰの両側壁はセル活性領域ＡＣＴ及び／又は素子分離膜ＳＴと接する。しかし、他の実施形態によれば、図示されたことと異なり、ゲート誘電パターンＧＩはゲートキャッピングパターンＣＡＰとセル活性領域ＡＣＴとの間及び／又はゲートキャッピングパターンＣＡＰと素子分離膜ＳＴとの間に延長される。ゲート電極ＧＥは導電物質を含む。一例として、この導電物質はドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）のうちのいずれか１つである。ゲート誘電パターンＧＩは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。ゲートキャッピングパターンＣＡＰは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００２４】
第１メモリ部１０はセル活性領域ＡＣＴの各々内に提供される第１不純物注入領域ＳＤ１及び第２不純物注入領域ＳＤ２を含む。第２不純物注入領域ＳＤ２は第１不純物注入領域ＳＤ１を介して互いに離隔される。第１不純物注入領域ＳＤ１は１つのセル活性領域ＡＣＴを横切る一対のゲート構造体ＧＳの間のセル活性領域ＡＣＴ内に提供される。第２不純物注入領域ＳＤ２はセル活性領域ＡＣＴ内に提供され、上記一対のゲート構造体ＧＳを介して互いに離隔される。第１不純物注入領域ＳＤ１は第２不純物注入領域ＳＤ２より基板１００の内部に深く形成される。第１不純物注入領域ＳＤ１は第２不純物注入領域ＳＤ２と同一な導電型の不純物を含む。
【００２５】
第１メモリ部１０は基板１００上に提供されてゲート構造体ＧＳを横切るビットライン構造体ＢＬＳを含む。ビットライン構造体ＢＬＳは、図３を参照して説明した、ビットラインＢＬに対応する。ビットライン構造体ＢＬＳは第２方向Ｄ２に延在され、第１方向Ｄ１に配列される。ビットライン構造体ＢＬＳの各々は、第１不純物注入領域ＳＤ１に電気的に接続される導電コンタクト１１０、導電コンタクト１１０上に提供され、第２方向Ｄ２に延在される導電ライン１３０、及び導電コンタクト１１０と導電ライン１３０との間のバリアーパターン１２０を含む。ビットライン構造体ＢＬＳの各々は、導電コンタクト１１０を通じてセル活性領域ＡＣＴのうち対応するセル活性領域ＡＣＴの各々の第１不純物注入領域ＳＤ１に電気的に接続される。導電コンタクト１１０は第１不純物注入領域ＳＤ１と接する。導電コンタクト１１０の底面は基板１００の上面より低い高さに位置する。導電コンタクト１１０の両側壁は導電ライン１３０の両側壁に整列される。ビットライン構造体ＢＬＳの各々は導電ライン１３０の上面上のキャッピングパターン１４０、及び導電ライン１３０の側面上のスペーサーパターン１５０を含む。キャッピングパターン１４０及びスペーサーパターン１５０は導電ライン１３０の上面及び側面に沿って第２方向Ｄ２に延在される。スペーサーパターン１５０はキャッピングパターン１４０、バリアーパターン１２０、及び導電コンタクト１１０の側面を覆い、第１不純物注入領域ＳＤ１と接する。導電コンタクト１１０は、一例としてドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）のうちのいずれか１つを含む。導電ライン１３０及びバリアーパターン１２０の各々は、一例として導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）のうちのいずれか１つを含む。キャッピングパターン１４０及びスペーサーパターン１５０の各々は、一例としてシリコン窒化膜、シリコン酸化膜、及び／又はシリコン酸窒化膜を含む。
【００２６】
第１メモリ部１０は、基板１００上に提供されてビットライン構造体ＢＬＳを覆う第１層間絶縁膜１６０を含む。第１層間絶縁膜１６０はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。第１メモリ部１０は第１層間絶縁膜１６０内に提供される埋め込みコンタクト１７０を含む。埋め込みコンタクト１７０は第１層間絶縁膜１６０を貫通してセル活性領域ＡＣＴの各々の第２不純物注入領域ＳＤ２に各々電気的に接続される。埋め込みコンタクト１７０はドーピングされたシリコン、金属等のような導電物質を含む。
【００２７】
第１メモリ部１０は第１層間絶縁膜１６０上のキャパシター構造体ＣＡＳを含む。キャパシター構造体ＣＡＳは第１層間絶縁膜１６０上に提供され、埋め込みコンタクト１７０に各々接続される下部電極１８０を含む。下部電極１８０は埋め込みコンタクト１７０を通じて第２不純物注入領域ＳＤ２に各々電気的に接続される。下部電極１８０はカップ形状を有するが、本発明の概念はこれに限定されない。キャパシター構造体ＣＡＳは下部電極１８０を構造的に支持する支持構造体１８５を含む。支持構造体１８５は下部電極１８０の側面と接する。キャパシター構造体ＣＡＳは下部電極１８０及び支持構造体１８５を共通に覆う上部電極２００を含む。下部電極１８０及び支持構造体１８５は上部電極２００内に埋め込みされるように提供される。下部電極１８０がカップ形状（一例として、下端が閉じた中空のシリンダー形状）を有する場合、上部電極２００は下部電極１８０の各々の外面及び内面を覆う。キャパシター構造体ＣＡＳは支持構造体１８５と上部電極２００との間、及び下部電極１８０の各々と上部電極２００との間に介在する誘電膜１９０を含む。下部電極１８０の各々、下部電極１８０の各々を覆う上部電極２００、及びこれらの間に介在する誘電膜１９０は、図３を参照して説明した、キャパシターＣＡを構成する。下部電極１８０及び上部電極２００はポリシリコン、金属、金属シリサイド、及び金属窒化膜のうちの少なくとも１つを含む。誘電膜１９０は酸化膜（例えば、シリコン酸化膜）、窒化膜（例えば、シリコン窒化膜）、酸窒化膜（例えば、シリコン酸窒化物）、及び高誘電膜（例えば、ハフニウム酸化膜）の中の少なくとも１つを含む。支持構造体１８５は絶縁性物質を含む。一例として、支持構造体１８５は酸化膜、窒化膜、及び酸窒化膜のうちの少なくとも１つを含む。
【００２８】
第１周辺回路部２０は基板１００の第１デバイス領域Ｒ１上に提供され、第１メモリ部１０の少なくとも一側に配置される。第１周辺回路部２０は第１周辺活性領域ＰＡＣＴ１、及び第１周辺活性領域ＰＡＣＴ１上の第１周辺トランジスタＰＴＲ１を含む。第１周辺トランジスタＰＴＲ１は、第１周辺活性領域ＰＡＣＴ１を横切る第１周辺ゲート電極ＰＧＥ１、基板１００と第１周辺ゲート電極ＰＧＥ１との間の第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲート電極ＰＧＥ１の上面上の第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲート電極ＰＧＥ１の側面上の第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ゲート電極ＰＧＥ１の両側の第１周辺活性領域ＰＡＣＴ１内の第１周辺ソース／ドレイン領域ＰＳＤ１を含む。第１周辺ゲート電極ＰＧＥ１は導電物質を含む。第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、及び第１周辺ゲートスペーサーＰＧＳＰ１は酸化膜、窒化膜、及び／又は酸窒化膜を含む。第１周辺ソース／ドレイン領域ＰＳＤ１は基板１００内に提供される不純物注入領域である。
【００２９】
第１周辺回路部２０は、第１周辺トランジスタＰＴＲ１に電気的に接続される第１周辺コンタクト１０２及び第１周辺配線１０４を含む。第１周辺コンタクト１０２及び第１周辺配線１０４は導電物質を含む。第１周辺トランジスタＰＴＲ１、第１周辺コンタクト１０２、及び第１周辺配線１０４は、図３の第１メモリセルＭＣ１を駆動させるための第１周辺回路を構成する。
【００３０】
第１層間絶縁膜１６０は基板１００の上面に沿って延在されて第１周辺トランジスタＰＴＲ１を覆う。第１周辺コンタクト１０２及び第１周辺配線１０４は第１層間絶縁膜１６０の少なくとも一部を貫通して第１周辺トランジスタＰＴＲ１に電気的に接続される。第１周辺回路部２０は、第１周辺トランジスタＰＴＲ１上の第１層間絶縁膜１６０、及び第１層間絶縁膜１６０上の第２層間絶縁膜１６２を含む。第１周辺コンタクト１０２及び第１周辺配線１０４のうち少なくとも一部は第２層間絶縁膜１６２内に提供される。第２層間絶縁膜１６２はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００３１】
第１配線部３０は基板１００の第１デバイス領域Ｒ１上に提供され、第１メモリ部１０及び第１周辺回路部２０は基板１００と第１配線部３０との間に配置される。第１配線部３０はキャパシター構造体ＣＡＳ及び第２層間絶縁膜１６２上に提供される第１配線パターン２１０及び第１配線コンタクト２１２を含む。第１配線パターン２１０及び第１配線コンタクト２１２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。第１配線パターン２１０及び第１配線コンタクト２１２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。
【００３２】
第１配線パターン２１０及び第１配線コンタクト２１２は、図３の第１メモリセルＭＣ１を第１周辺回路に電気的に接続するように構成される。第１周辺トランジスタＰＴＲ１は、第１配線コンタクト２１２のうち対応する第１配線コンタクト２１２を通じて第１配線パターン２１０のうち対応する第１配線パターン２１０に電気的に接続される。図示されないが、ゲート構造体ＧＳの各々は第１配線コンタクト２１２のうち対応する第１配線コンタクト２１２を通じて第１配線パターン２１０のうち対応する第１配線パターン２１０に電気的に接続され、ビットライン構造体ＢＬＳの各々は第１配線コンタクト２１２のうち対応する第１配線コンタクト２１２を通じて第１配線パターン２１０のうち対応する第１配線パターン２１０に電気的に接続されることができる。キャパシター構造体ＣＡＳの上部電極２００は第１配線コンタクト２１２のうち対応する第１配線コンタクト２１２を通じて第１配線パターン２１０のうち対応する第１配線パターン２１０に電気的に接続される。
【００３３】
第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に提供される。第２周辺回路部４０は第２周辺活性領域ＰＡＣＴ２、及び第２周辺活性領域ＰＡＣＴ２上の第２周辺トランジスタＰＴＲ２を含む。第２周辺トランジスタＰＴＲ２は、第２周辺活性領域ＰＡＣＴ２を横切る第２周辺ゲート電極ＰＧＥ２、基板１００と第２周辺ゲート電極ＰＧＥ２との間の第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲート電極ＰＧＥ２の上面上の第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲート電極ＰＧＥ２の側面上の第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ゲート電極ＰＧＥ２の両側の第２周辺活性領域ＰＡＣＴ２内の第２周辺ソース／ドレイン領域ＰＳＤ２を含む。
【００３４】
第１周辺トランジスタＰＴＲ１及び第２周辺トランジスタＰＴＲ２は基板１００から実質的に同一なレベルに提供される。第２周辺トランジスタＰＴＲ２は基板１００から第１周辺トランジスタＰＴＲ１と実質的に同一な高さに位置する。第１及び第２周辺トランジスタＰＴＲ１、ＰＴＲ２はこれらの構造、物質、及び形成方法のうちの少なくとも１つで互いに同一である。一例として、第１周辺ゲート電極ＰＧＥ１、第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ソース／ドレイン領域ＰＳＤ１は、これらの構造、物質、及び形成方法のうちの少なくとも１つで、第２周辺ゲート電極ＰＧＥ２、第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ソース／ドレイン領域ＰＳＤ２と各々同一である。一部の実施形態によれば、第１周辺ゲート電極ＰＧＥ１、第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ソース／ドレイン領域ＰＳＤ１は、第２周辺ゲート電極ＰＧＥ２、第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ソース／ドレイン領域ＰＳＤ２と各々同時に形成されることができる。
【００３５】
第２周辺回路部４０は、第２周辺トランジスタＰＴＲ２に電気的に接続される第２周辺コンタクト１０６及び第２周辺配線１０８を含む。第２周辺コンタクト１０６及び第２周辺配線１０８は導電物質を含む。第２周辺トランジスタＰＴＲ２、第２周辺コンタクト１０６、及び第２周辺配線１０８は、図４の第２メモリセルＭＣ２を駆動させるための第２周辺回路を構成する。第１層間絶縁膜１６０及び第２層間絶縁膜１６２は基板１００の第２デバイス領域Ｒ２の上に延在されて第２周辺トランジスタＰＴＲ２を順に覆う。第２周辺コンタクト１０６及び第２周辺配線１０８は第１及び第２層間絶縁膜１６０、１６２の少なくとも一部を貫通して第２周辺トランジスタＰＴＲ２に電気的に接続される。第２周辺回路部４０は第２周辺トランジスタＰＴＲ２上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。
【００３６】
第２メモリ部６０は基板１００の第２デバイス領域Ｒ２上に提供され、平面から見る時、第２周辺回路部４０の一側に配置される。第２メモリ部６０及び第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に並べて配置される。平面から見る時、第２周辺回路部４０は第２メモリ部６０の少なくとも一側に提供される。第１層間絶縁膜１６０及び第２層間絶縁膜１６２は基板１００の第２デバイス領域Ｒ２の上に延在されて基板１００の上面を順に覆う。第１層間絶縁膜１６０は基板１００の上面と直接接する。第２メモリ部６０は基板１００の上面上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。
【００３７】
第２メモリ部６０は第２層間絶縁膜１６２上の第１導電ラインＣＬ１及び第２導電ラインＣＬ２を含む。第１導電ラインＣＬ１は第２方向Ｄ２に延在され、第１方向Ｄ１に配列される。第２導電ラインＣＬ２は基板１００の上面に垂直になる方向に沿って第１導電ラインＣＬ１から離隔される。第２導電ラインＣＬ２は第１方向Ｄ１に延在され、第２方向Ｄ２に配列される。第２導電ラインＣＬ２は第１導電ラインＣＬ１を横切る。第１導電ラインＣＬ１及び第２導電ラインＣＬ２は金属（例えば、銅、タングステン、又はアルミニウム）及び／又は金属窒化膜（例えば、タンタル窒化物、チタニウム窒化物、又はタングステン窒化膜）を含む。
【００３８】
第２メモリ部６０は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数のメモリセルＭＣ２を含む。メモリセルＭＣ２は、図４及び図５を参照して説明した第２メモリセルＭＣ２に対応する。メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との交差点に各々提供される。メモリセルＭＣ２は第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列される。メモリセルＭＣ２はメモリセルスタックＭＣＡを構成する。説明を簡易化するために、１つのメモリセルスタックＭＣＡのみが図示されたが、第２メモリ部６０は基板１００の上面に垂直になる方向に積層される複数のメモリセルスタックＭＣＡを含み得る。この場合、メモリセルスタックＭＣＡ及び第１及び第２導電ラインＣＬ１、ＣＬ２に相応する構造が基板１００上に繰り返しに積層される。
【００３９】
図８を参照すれば、メモリセルＭＣ２の各々は対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で直列に接続される可変抵抗素子ＶＲ及び選択素子ＳＷを含む。可変抵抗素子ＶＲは対応する第１導電ラインＣＬ１と選択素子ＳＷとの間に提供されるが、本発明の概念はこれに限定されない。図示されたことと異なり、選択素子ＳＷが対応する第１導電ラインＣＬ１と可変抵抗素子ＶＲとの間に提供されてもよい。
【００４０】
可変抵抗素子ＶＲは抵抗変化に応じて情報を格納する物質を含む。一部の実施形態によれば、可変抵抗素子ＶＲは温度に応じて結晶質と非晶質との間の可逆的相変化が可能な物質を含む。可変抵抗素子ＶＲはカルコゲン（ｃｈａｌｃｏｇｅｎ）元素であるＴｅ及びＳｅのうち少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｉｎ、Ｔｉ、Ｇａ、Ｐ、Ｏ及びＣのうち少なくとも１つが組合された化合物を含むことができる。一例として、可変抵抗素子ＶＲはＧｅＳｂＴｅ、ＧｅＴｅＡｓ、ＳｂＴｅＳｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｅＴｅＳｎ、ＧｅＴｅＳｅ、ＳｂＳｅＢｉ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＩｎＳｅ、ＧａＴｅＳｅ、及びＩｎＳｂＴｅのうち少なくとも１つを含むことができる。他の例として、可変抵抗素子ＶＲはＧｅを含む層とＧｅを含まない層が繰り返しに積層された超格子構造（例えば、ＧｅＴｅ層とＳｂＴｅ層が反複積層された構造）を有することができる。他の実施形態によれば、可変抵抗素子ＶＲはペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は導電性金属酸化物のうち少なくとも１つを含むことができる。一例として、可変抵抗素子ＶＲはニオビウム酸化物（ｎｉｏｂｉｕｍ  ｏｘｉｄｅ）、チタニウム酸化物（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ  ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム−チタニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ストロンチウム−チタニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、及びバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）のうち少なくとも１つを含むことができる。その他の実施形態によれば、可変抵抗素子ＶＲは導電性金属酸化膜とトンネル絶縁膜との二重構造であるか、或いは第１導電性金属酸化膜、トンネル絶縁膜、及び第２導電性金属酸化膜の三重構造である。この場合、トンネル絶縁膜はアルミニウム酸化物（ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）、又はシリコン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）を含む。
【００４１】
選択素子ＳＷは、一例として整流特性を有するシリコンダイオード又は酸化物ダイオードを含む。この場合、選択素子ＳＷはｐ−Ｓｉとｎ−Ｓｉとが接合されたシリコンダイオードに構成されるか、又はｐ−ＮｉＯｘとｎ−ＴｉＯｘが接合されるか、或いはｐ−ＣｕＯｘとｎ−ＴｉＯｘとが接合された酸化物ダイオードで構成されることができる。他の例として、選択素子ＳＷは特定電圧以下では抵抗が高いので、電流が概ね流れないか、或いはその特定電圧以上であれば、抵抗が低くなって電流を流れるようにする酸化物、一例としてＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を含むことができる。その他の例として、選択素子ＳＷは双方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）特性を有するＯＴＳ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ）素子である。この場合、選択素子ＳＷは実質的に非晶質状態であるカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含む。ここで、実質的に非晶質状態というのは対象の一部に局所的に（ｌｏｃａｌｌｙ）結晶粒界が存在するか、或いは局所的に結晶化された部分が存在することを排除しない。カルコゲナイド物質はカルコゲン（ｃｈａｌｃｏｇｅｎ）元素であるＴｅ及びＳｅのうち少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ａｌ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｉｎ、Ｔｉ、Ｇａ及びＰのうち少なくとも１つが組合された化合物を含むことができる。一例として、このカルコゲナイド物質はＡｓＴｅ、ＡｓＳｅ、ＧｅＴｅ、ＳｎＴｅ、ＧｅＳｅ、ＳｎＴｅ、ＳｎＳｅ、ＺｎＴｅ、ＡｓＴｅＳｅ、ＡｓＴｅＧｅ、ＡｓＳｅＧｅ、ＡｓＴｅＧｅＳｅ、ＡｓＳｅＧｅＳｉ、ＡｓＴｅＧｅＳｉ、ＡｓＴｅＧｅＳ、ＡｓＴｅＧｅＳｉＩｎ、ＡｓＴｅＧｅＳｉＰ、ＡｓＴｅＧｅＳｉＳｂＳ、ＡｓＴｅＧｅＳｉＳｂＰ、ＡｓＴｅＧｅＳｅＳｂ、ＡｓＴｅＧｅＳｅＳｉ、ＳｅＴｅＧｅＳｉ、ＧｅＳｂＴｅＳｅ、ＧｅＢｉＴｅＳｅ、ＧｅＡｓＳｂＳｅ、ＧｅＡｓＢｉＴｅ、及びＧｅＡｓＢｉＳｅの中で少なくとも１つを含むことができる。
【００４２】
メモリセルＭＣ２の各々は、可変抵抗素子ＶＲと対応する第１導電ラインＣＬ１との間の第１電極ＥＰ１、可変抵抗素子ＶＲと選択素子ＳＷとの間の第２電極ＥＰ２、及び選択素子ＳＷと対応する第２導電ラインＣＬ２との間の第３電極ＥＰ３を含む。第２電極ＥＰ２は可変抵抗素子ＶＲと選択素子ＳＷとを電気的に接続し、可変抵抗素子ＶＲと選択素子ＳＷとの直接的な接触を防止する。可変抵抗素子ＶＲは第１電極ＥＰ１によって対応する第１導電ラインＣＬ１に電気的に接続され、選択素子ＳＷは第３電極ＥＰ３によって対応する第２導電ラインＣＬ２に電気的に接続される。第１電極ＥＰ１は可変抵抗素子ＶＲを加熱して相変化させるヒーター（ｈｅａｔｅｒ）のように（ｈｅａｔｅｒ）電極である。第１電極ＥＰ１は第１及び第２導電ラインＣＬ１、ＣＬ２より比抵抗が大きい物質を含む。第１乃至第３電極ＥＰ１、ＥＰ２、ＥＰ３の各々はＷ、Ｔｉ、Ａｌ、Ｃｕ、Ｃ、ＣＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ、ＷＮ、ＣｏＳｉＮ、ＷＳｉＮ、ＴａＮ、ＴａＣＮ、及び／又はＴａＳｉＮのうち少なくとも１つを含む。
【００４３】
図７及び図８を参照すれば、メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。メモリセルＭＣ２の最下部面ＬＳはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕと同一であるか、或いはそれより高い高さに位置する。メモリセルＭＣ２の各々の最下部面ＬＳは第１電極ＥＰ１の最下部面に対応する。メモリセルＭＣ２の各々の可変抵抗素子ＶＲ及び選択素子ＳＷはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに提供される。一部の実施形態によれば、第１導電ラインＣＬ１、第２導電ラインＣＬ２、及びメモリセルＭＣ２はキャパシター構造体ＣＡＳが形成された後、形成される。
【００４４】
図６Ａ、図６Ｂ、及び図７を再び参照すれば、第２メモリ部６０は第２層間絶縁膜１６２上に提供されてメモリセルＭＣ２を覆う第３層間絶縁膜１６４を含む。第３層間絶縁膜１６４は第１及び第２導電ラインＣＬ１、ＣＬ２を覆う。第３層間絶縁膜１６４はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００４５】
第２配線部５０は基板１００の第２デバイス領域Ｒ２上に提供され、第２メモリ部６０は基板１００と第２配線部５０との間に配置される。第２配線部５０は第３層間絶縁膜１６４上に提供される第２配線パターン２２０及び第２配線コンタクト２２２を含む。第２配線パターン２２０及び第２配線コンタクト２２２は、メモリセルＭＣ２（即ち、図４の第２メモリセルＭＣ２）を第２周辺回路部４０の第２周辺回路に電気的に接続するように構成される。図示されないが、第２周辺トランジスタＰＴＲ２は第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続される。第１導電ラインＣＬ１の各々は、第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続され、図示されないが、第２導電ラインＣＬ２の各々は、第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続される。
【００４６】
第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。一例として、第２配線パターン２２０のうち最下部の第２配線パターン２２０の下面２２０Ｌはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに位置する。一部の実施形態によれば、第２配線パターン２２０のうち少なくとも一部は基板１００から第１配線パターン２１０のうち少なくとも一部と同一な高さに提供される。一例として、第２配線パターン２２０のうち最下部の第２配線パターン２２０は、基板１００から、第１配線パターン２１０のうち少なくとも一部と同一な高さに提供される。一部の実施形態によれば、第２配線パターン２２０及び第２配線コンタクト２２２はキャパシター構造体ＣＡＳが形成された後、形成される。第２配線パターン２２０及び第２配線コンタクト２２２のうち少なくとも一部は、第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部と同時に形成されることができる。第２配線部５０は、第３層間絶縁膜１６４上に提供されて第２配線パターン２２０及び第２配線コンタクト２２２を覆う第４層間絶縁膜１６６を含む。第４層間絶縁膜１６６はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００４７】
図９は本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図である。図１０は図９の半導体デバイスを示すための、図６ＡのＩ−Ｉ’及びＩＩ−ＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に対応する断面図である。図１乃至図８を参照して説明した半導体デバイスと同一構成に対しては同一な参照番号が提供され、説明を簡易化するために図１乃至図８を参照して説明した半導体デバイスとの差異点を主に説明する。
【００４８】
図９を参照すれば、半導体デバイス１１００は第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２を含む基板１００を含む。半導体デバイス１１００は、第１デバイス領域Ｒ１上に提供される第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０を含む。第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は図１乃至図５を参照して説明したことと実質的に同一である。
【００４９】
半導体デバイス１１００は第２デバイス領域Ｒ２上に提供される第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０を含む。本実施形態によれば、第２周辺回路部４０は第１メモリ部１０及び第１周辺回路部２０と並べて提供される。第２メモリ部６０は、平面から見る時、第２周辺回路部４０の一側に提供され、第１メモリ部１０から横に（ｌａｔｅｒａｌｌｙ）離隔される。第２配線部５０は基板１００と第２メモリ部６０との間に提供される。第２配線部５０及び第２周辺回路部４０は基板１００上に並べて配置される。第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０は、上述した差異点を除外し、図１乃至図５を参照して説明したことと実質的に同一である。
【００５０】
図６Ａ、図６Ｂ、及び図１０を参照すれば、第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は基板１００の第１デバイス領域Ｒ１上に提供される。第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は、図６Ａ、図６Ｂ、及び図７を参照して説明したことと実質的に同一である。
【００５１】
第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に提供される。第２周辺回路部４０は第２周辺活性領域ＰＡＣＴ２、及び第２周辺活性領域ＰＡＣＴ２上の第２周辺トランジスタＰＴＲ２を含む。第２周辺回路部４０は、第２周辺トランジスタＰＴＲ２に電気的に接続される第２周辺コンタクト１０６及び第２周辺配線１０８を含む。第２周辺回路部４０は第２周辺トランジスタＰＴＲ２上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。第１及び第２層間絶縁膜１６０、１６２は基板１００の第１デバイス領域Ｒ１から基板１００の第２デバイス領域Ｒ２の上に延在されて第２周辺トランジスタＰＴＲ２を順に覆う。第２周辺コンタクト１０６及び第２周辺配線１０８は第１及び第２層間絶縁膜１６０、１６２の少なくとも一部を貫通して第２周辺トランジスタＰＴＲ２に電気的に接続される。
【００５２】
第２配線部５０は基板１００の第２デバイス領域Ｒ２上に提供され、第２周辺回路部４０の一側に配置される。第２配線部５０及び第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に並べて配置される。第１層間絶縁膜１６０及び第２層間絶縁膜１６２は基板１００の第２デバイス領域Ｒ２の上に延在されて基板１００の上面を順に覆う。第１層間絶縁膜１６０は基板１００の上面と直接接する。第２配線部５０は基板１００の上面上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。
【００５３】
第２配線部５０は第２層間絶縁膜１６２上に提供される第２配線パターン２２０及び第２配線コンタクト２２２を含む。第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。一例として、第２配線パターン２２０のうち最下部の第２配線パターン２２０の下面２２０Ｌはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕと同一であるか、或いはそれより高い高さに位置する。一部の実施形態によれば、第２配線パターン２２０のうち少なくとも一部は基板１００から第１配線パターン２１０のうち少なくとも一部と同一な高さに提供される。一例として、第２配線パターン２２０のうち最下部の第２配線パターン２２０は、基板１００から、第１配線パターン２１０のうち最下部の第１配線パターン２１０と同一な高さに提供される。本実施形態によれば、第２配線パターン２２０及び第２配線コンタクト２２２はキャパシター構造体ＣＡＳが形成された後、形成される。第２配線パターン２２０及び第２配線コンタクト２２２のうち少なくとも一部は、第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部と同時に形成されることができる。第２配線部５０は、第２層間絶縁膜１６２上に提供されて第２配線パターン２２０及び第２配線コンタクト２２２を覆う第３層間絶縁膜１６４を含む。
【００５４】
第２メモリ部６０は基板１００の第２デバイス領域Ｒ２上に提供され、第２配線部５０は基板１００と第２メモリ部６０との間に配置される。平面から見る時、第２周辺回路部４０は第２メモリ部６０の少なくとも一側に提供される。第２メモリ部６０は第３層間絶縁膜１６４上の第１導電ラインＣＬ１及び第２導電ラインＣＬ２を含む。第２メモリ部６０は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数のメモリセルＭＣ２を含む。メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との交差点に各々提供される。図８を参照して説明したように、メモリセルＭＣ２の各々は、対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で直列に接続される可変抵抗素子ＶＲ及び選択素子ＳＷを含む。メモリセルＭＣ２の各々は、可変抵抗素子ＶＲと対応する第１導電ラインＣＬ１との間の第１電極ＥＰ１、可変抵抗素子ＶＲと選択素子ＳＷとの間の第２電極ＥＰ２、及び選択素子ＳＷと対応する第２導電ラインＣＬ２との間の第３電極ＥＰ３を含む。
【００５５】
メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。メモリセルＭＣ２の最下部面ＬＳはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに位置する。メモリセルＭＣ２の各々の最下部面ＬＳは第１電極ＥＰ１の最下部面に対応する。メモリセルＭＣ２の各々の可変抵抗素子ＶＲ及び選択素子ＳＷはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに提供される。本実施形態によれば、第１導電ラインＣＬ１、第２導電ラインＣＬ２、及びメモリセルＭＣ２はキャパシター構造体ＣＡＳが形成された後、そして第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部が形成された後、形成される。第２メモリ部６０は、第３層間絶縁膜１６４上に提供されてメモリセルＭＣ２を覆う第４層間絶縁膜１６６を含む。第４層間絶縁膜１６６は第１及び第２導電ラインＣＬ１、ＣＬ２を覆う。
【００５６】
第２配線部５０の第２配線パターン２２０及び第２配線コンタクト２２２は、メモリセルＭＣ２（即ち、図４の第２メモリセルＭＣ２）を第２周辺回路部４０の第２周辺回路に電気的に接続するように構成される。第２周辺トランジスタＰＴＲ２は第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続される。第１導電ラインＣＬ１の各々は、第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続され、図示されないが、第２導電ラインＣＬ２の各々は、第２配線コンタクト２２２のうち対応する第２配線コンタクト２２２を通じて第２配線パターン２２０のうち対応する第２配線パターン２２０に電気的に接続されることができる。第２周辺回路部４０、第２メモリ部６０、及び第２配線部５０は、上述した差異点を除外し、図６Ａ、図６Ｂ、図７、及び図８を参照して説明したことと実質的に同一である。
【００５７】
図１１は本発明の一部の実施形態に係る半導体デバイスの内部構造の配置を概略的に示す断面図である。図１２は図１１の半導体デバイスを示すための、図６ＡのＩ−Ｉ’及びＩＩ−ＩＩ’、図６ＢのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に対応する断面図である。図１乃至図８を参照して説明した半導体デバイスと同一構成に対しては同一な参照番号が提供され、説明を簡易化するために図１乃至図８を参照して説明した半導体デバイスとの差異点を主に説明する。
【００５８】
図１１を参照すれば、半導体デバイス１２００は第１デバイス領域Ｒ１及び第２デバイス領域Ｒ２を含む基板１００を含む。半導体デバイス１２００は第１デバイス領域Ｒ１上に提供される第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０を含む。第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は図１乃至図５を参照して説明したことと実質的に同一である。
【００５９】
半導体デバイス１２００は第２デバイス領域Ｒ２上に提供される第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０を含む。本実施形態によれば、第２周辺回路部４０は第１メモリ部１０及び第１周辺回路部２０と並べて提供される。第２メモリ部６０は、平面から見る時、第２周辺回路部４０の一側に提供され、第１メモリ部１０から横に（ｌａｔｅｒａｌｌｙ）離隔される。第２配線部５０は基板１００と第２メモリ部６０との間に提供される下部配線部５０ａ、及び第２メモリ部６０を介して下部配線部５０ａから離隔される上部配線部５０ｂを含む。下部配線部５０ａは第２周辺回路部４０と並べて配置される。第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０は、上述した差異点を除外し、図１乃至図５を参照して説明したことと実質的に同一である。
【００６０】
図６Ａ、図６Ｂ、及び図１２を参照すれば、第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は基板１００の第１デバイス領域Ｒ１上に提供される。第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０は、図６Ａ、図６Ｂ、及び図７を参照して説明したことと実質的に同一である。
【００６１】
第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に提供される。第２周辺回路部４０は第２周辺活性領域ＰＡＣＴ２、及び第２周辺活性領域ＰＡＣＴ２上の第２周辺トランジスタＰＴＲ２を含む。第２周辺回路部４０は第２周辺トランジスタＰＴＲ２に電気的に接続される第２周辺コンタクト１０６及び第２周辺配線１０８を含む。第２周辺回路部４０は第２周辺トランジスタＰＴＲ２上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。第１及び第２層間絶縁膜１６０、１６２は基板１００の第１デバイス領域Ｒ１から基板１００の第２デバイス領域Ｒ２の上に延在されて第２周辺トランジスタＰＴＲ２を順に覆う。第２周辺コンタクト１０６及び第２周辺配線１０８は第１及び第２層間絶縁膜１６０、１６２の少なくとも一部を貫通して第２周辺トランジスタＰＴＲ２に電気的に接続される。
【００６２】
下部配線部５０ａは基板１００の第２デバイス領域Ｒ２上に提供され、第２周辺回路部４０の一側に配置される。下部配線部５０ａ及び第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に並べて配置される。第１層間絶縁膜１６０及び第２層間絶縁膜１６２は基板１００の第２デバイス領域Ｒ２の上に延在されて基板１００の上面を順に覆う。第１層間絶縁膜１６０は基板１００の上面と直接接する。下部配線部５０ａは基板１００の上面上に積層された第１及び第２層間絶縁膜１６０、１６２を含む。
【００６３】
下部配線部５０ａは第２層間絶縁膜１６２上に提供される下部配線パターン２２０ａ及び下部配線コンタクト２２２ａを含む。下部配線パターン２２０ａ及び下部配線コンタクト２２２ａは基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。下部配線パターン２２０ａ及び下部配線コンタクト２２２ａは基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。一例として、下部配線パターン２２０ａのうち最下部の下部配線パターン２２０ａの下面２２０Ｌはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕと同一であるか、或いはそれより高い高さに位置する。一部の実施形態によれば、下部配線パターン２２０ａのうち少なくとも一部は基板１００から第１配線パターン２１０のうち少なくとも一部と同一な高さに提供される。一例として、下部配線パターン２２０ａのうち最下部の下部配線パターン２２０ａは、基板１００から、第１配線パターン２１０のうち最下部の第１配線パターン２１０と同一な高さに提供される。本実施形態によれば、下部配線パターン２２０ａ及び下部配線コンタクト２２２ａはキャパシター構造体ＣＡＳが形成された後、形成される。下部配線パターン２２０ａ及び下部配線コンタクト２２２ａのうち少なくとも一部は、第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部と同時に形成される。下部配線部５０ａは、第２層間絶縁膜１６２上に提供されて下部配線パターン２２０ａ及び下部配線コンタクト２２２ａを覆う第３層間絶縁膜１６４を含む。
【００６４】
第２メモリ部６０は基板１００の第２デバイス領域Ｒ２上に提供され、下部配線部５０ａは基板１００と第２メモリ部６０との間に配置される。平面から見る時、第２周辺回路部４０は第２メモリ部６０の少なくとも一側に提供される。第２メモリ部６０は第３層間絶縁膜１６４上の第１導電ラインＣＬ１及び第２導電ラインＣＬ２を含む。第２メモリ部６０は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数のメモリセルＭＣ２を含む。メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との交差点に各々提供される。図８を参照して説明したように、メモリセルＭＣ２の各々は、対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で直列に接続される可変抵抗素子ＶＲ及び選択素子ＳＷを含む。メモリセルＭＣ２の各々は、可変抵抗素子ＶＲと対応する第１導電ラインＣＬ１との間の第１電極ＥＰ１、可変抵抗素子ＶＲと選択素子ＳＷとの間の第２電極ＥＰ２、及び選択素子ＳＷと対応する第２導電ラインＣＬ２との間の第３電極ＥＰ３を含む。
【００６５】
メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。メモリセルＭＣ２の最下部面ＬＳはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに位置する。メモリセルＭＣ２の各々の最下部面ＬＳは第１電極ＥＰ１の最下部面に対応する。メモリセルＭＣ２の各々の可変抵抗素子ＶＲ及び選択素子ＳＷはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに提供される。本実施形態によれば、第１導電ラインＣＬ１、第２導電ラインＣＬ２、及びメモリセルＭＣ２はキャパシター構造体ＣＡＳが形成された後、そして第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部が形成された後、形成される。第２メモリ部６０は、第３層間絶縁膜１６４上に提供されてメモリセルＭＣ２を覆う第４層間絶縁膜１６６を含む。第４層間絶縁膜１６６は第１及び第２導電ラインＣＬ１、ＣＬ２を覆う。
【００６６】
上部配線部５０ｂは基板１００の第２デバイス領域Ｒ２上に提供され、下部配線部５０ａ及び第２メモリ部６０は基板１００と上部配線部５０ｂとの間に配置される。上部配線部５０ｂは第４層間絶縁膜１６６上に提供される上部配線パターン２２０ｂ及び上部配線コンタクト（図示せず）を含む。上部配線パターン２２０ｂ及び上部配線コンタクトは基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。上部配線パターン２２０ｂ及び上部配線コンタクトは基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。本実施形態によれば、上部配線パターン２２０ｂ及び上部配線コンタクトはキャパシター構造体ＣＡＳが形成された後、そして第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部が形成された後、形成される。上部配線パターン２２０ｂ及び上部配線コンタクトのうち少なくとも一部は、第１配線パターン２１０及び第１配線コンタクト２１２のうち少なくとも一部と同時に形成される。上部配線部５０ｂは、第４層間絶縁膜１６６上に提供されて上部配線パターン２２０ｂ及び上部配線コンタクトを覆う第５層間絶縁膜１６８を含む。第５層間絶縁膜１６８はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
【００６７】
下部配線部５０ａ及び上部配線部５０ｂは図１１の第２配線部５０に対応する。下部配線パターン２２０ａ及び上部配線パターン２２０ｂは第２配線部５０の第２配線パターンに対応し、下部配線コンタクト２２２ａ及び上部配線コンタクトは第２配線部５０の第２配線コンタクトに対応する。下部配線パターン２２０ａ、下部配線コンタクト２２２ａ、上部配線パターン２２０ｂ、及び上部配線コンタクトは、第２メモリ部６０のメモリセルＭＣ２を第２周辺回路部４０の第２周辺回路に電気的に接続するように構成される。第２周辺トランジスタＰＴＲ２は下部配線コンタクト２２２ａのうち対応する下部配線コンタクト２２２ａを通じて（又は、上部配線コンタクトのうち対応する上部配線コンタクトを通じて）下部配線パターン２２０ａのうち対応する下部配線パターン２２０ａに（又は、上部配線パターン２２０ｂのうち対応する上部配線パターン２２０ｂに）電気的に接続される。第１導電ラインＣＬ１の各々は下部配線コンタクト２２２ａのうち対応する下部配線コンタクト２２２ａを通じて（又は、上部配線コンタクトのうち対応する上部配線コンタクトを通じて）下部配線パターン２２０ａのうち対応する下部配線パターン２２０ａに（又は、上部配線パターン２２０ｂのうち対応する上部配線パターン２２０ｂに）電気的に接続される。第２導電ラインＣＬ２の各々は下部配線コンタクト２２２ａのうち対応する下部配線コンタクト２２２ａを通じて（又は、上部配線コンタクトのうち対応する上部配線コンタクトを通じて）下部配線パターン２２０ａのうち対応する下部配線パターン２２０ａ（又は、上部配線パターン２２０ｂのうち対応する上部配線パターン２２０ｂ）に電気的に接続される。
【００６８】
本発明の概念によれば、第１メモリ部１０及び第１周辺回路部２０は基板１００の第１デバイス領域Ｒ１上に並べて配置される。第２メモリ部６０及び第２周辺回路部４０は基板１００の第２デバイス領域Ｒ２上に提供され、第２周辺回路部４０は平面から見る時、第２メモリ部６０の少なくとも一側に配置される。第２周辺回路部４０の第２周辺トランジスタＰＴＲ２は第１周辺回路部２０の第１周辺トランジスタＰＴＲ１と同一な高さに提供され、第２メモリ部６０のメモリセルＭＣ２は第１メモリ部１０のキャパシター構造体ＣＡＳより高い高さに提供される。加えて、第２配線部５０は基板１００の第２デバイス領域Ｒ２上に提供され、第２配線部５０の第２配線パターン２２０及び第２配線コンタクト２２２は第１メモリ部１０のキャパシター構造体ＣＡＳより高い高さに提供される。この場合、互いに異なる動作特性を有する第１メモリ部１０及び第２メモリ部６０が単一基板１００上に容易に提供される。したがって、高集積化された半導体デバイスが容易に提供される。
【００６９】
本発明の実施形態に対する以上の説明は本発明の説明をための例示を提供する。したがって、本発明は以上の実施形態に限定されなく、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組合して実施する等様々な多い修正及び変更が可能であることは明らかである。
【符号の説明】
【００７０】
１０        第１メモリ部
２０        第１周辺回路部
３０        第１配線部
４０        第２周辺回路部
５０        第２配線部
６０        第２メモリ部
１００      基板
１０２      第１周辺コンタクト
１０４      第１周辺配線
１０６      第２周辺コンタクト
１０８      第２周辺配線
１１０      導電コンタクト
１２０      バリアーパターン
１３０      導電ライン
１４０      キャッピングパターン
１５０      スペーサーパターン
１６０      第１層間絶縁膜
１６２      第２層間絶縁膜
１７０      埋め込みコンタクト
１８０      下部電極
１８５      支持構造体
１９０      誘電膜
２００      上部電極
２１０      第１配線パターン
２１２      第１配線コンタクト
２２０      第２配線パターン
２２２      第２配線コンタクト
１０００    半導体デバイス
ＡＣＴ      セル活性領域
ＣＡＳ      キャパシター構造体
ＧＥ        ゲート電極
ＧＳ        ゲート構造体
ＭＣＡ      メモリセルスタック
ＰＡＣＴ１  第１周辺活性領域
ＰＡＣＴ２  第２周辺活性領域
ＰＧＥ１    第１周辺ゲート電極
ＰＧＥ２    第２周辺ゲート電極
ＰＧＳＰ１  第１周辺ゲートスペーサー
ＰＧＳＰ２  第２周辺ゲートスペーサー
ＰＳＤ１    第１周辺ソース／ドレイン領域
ＰＳＤ２    第２周辺ソース／ドレイン領域
ＰＴＲ１    第１周辺トランジスタ
ＰＴＲ２    第２周辺トランジスタ
ＳＤ１      第１不純物注入領域
ＳＤ２      第２不純物注入領域
ＳＴ        素子分離膜
【図１】
2019024082.tif 000003
【図２】
2019024082.tif 000004
【図３】
2019024082.tif 000005
【図４】
2019024082.tif 000006
【図５】
2019024082.tif 000007
【図６Ａ】
2019024082.tif 000008
【図６Ｂ】
2019024082.tif 000009
【図７】
2019024082.tif 000010
【図８】
2019024082.tif 000011
【図９】
2019024082.tif 000012
【図１０】
2019024082.tif 000013
【図１１】
2019024082.tif 000014
【図１２】
2019024082.tif 000015