(57)【要約】      （修正有）【課題】処理チャンバ内の粒子の発生を減少させる装置及び方法を提供する。【解決手段】処理チャンバ１００において、頂部通電電極１１２と底部接地電極１１４との間にプラズマを生成すること（頂部電極は底部電極と平行に配置される）と、頂部通電電極とプラズマとの間の電位差及び／または底部接地電極とプラズマとの間の電位差を最小化するため、膜堆積処理の間、頂部通電電極に一定のゼロＤＣバイアス電圧を印加する。【効果】プラズマと電極との電位差を最小化することによって、電極のシース領域内のイオンの加速が減少し、イオンの電極上の保護コーティング層との衝突力が最小化されるため、粒子の発生が減少する。したがって、基板表面上の粒子の発生は減少する。【選択図】図５
2019024090.tif 000002
【特許請求の範囲】
【請求項１】
頂部電極と底部電極との間にプラズマを生成することと、
膜堆積処理の間、前記頂部電極に一定のゼロＤＣバイアス電圧を印加することと、
を含む、処理チャンバ内の粒子の発生を減少させるための方法。
【請求項２】
前記プラズマが、約５５０Ｗ以上の高周波（ＲＦ）入力電力によって生成される、請求項１に記載の方法。
【請求項３】
前記頂部電極及び前記底部電極が、基板が配置される処理領域の上方に配置される、請求項１に記載の方法。
【請求項４】
前記底部電極が、接地に電気的に接続される、請求項１に記載の方法。
【請求項５】
頂部電極と底部電極との間にプラズマを生成することと、
ＤＣバイアスフィードバック信号を得るために、前記頂部電極に生成されたＤＣバイアス電源をモニタすることと、
膜堆積処理の間、前記頂部電極と前記プラズマとの間の電位差及び／または前記底部電極と前記プラズマとの間の電位差を調整するため、前記ＤＣバイアスフィードバック信号に基づいて、前記頂部電極でＤＣバイアス電圧極性を制御することと
を含む、処理チャンバ内の粒子の発生を減少させる方法。
【請求項６】
前記頂部電極におけるＤＣバイアス電圧極性の前記制御が、前記頂部電極を一定のゼロＤＣバイアス電圧で動作させることを含む、請求項５に記載の方法。
【請求項７】
前記頂部電極を一定のゼロＤＣバイアス電圧で前記動作させることが、前記頂部電極にゼロＤＣバイアス電圧を印加することによって実施される、請求項６に記載の方法。
【請求項８】
前記頂部電極を一定のゼロＤＣバイアス電圧で前記動作させることが、ＤＣバイアス電圧を前記頂部電極から接地に誘導することによって実施される、請求項６に記載の方法。
【請求項９】
前記底部電極が、接地に電気的に接続される、請求項５に記載の方法。
【請求項１０】
チャンバ本体、
前記チャンバ本体の上方に配置されたリッドアセンブリであって、頂部電極及び、前記頂部電極に実質的に平行に位置する底部電極を備えるリッドアセンブリ、
基板処理領域と前記リッドアセンブリとの間に配置されたガス供給プレート、並びに
前記チャンバ本体内部に配置され、前記基板処理領域内で基板を支持する基板支持体を備え、
前記頂部電極が高周波（ＲＦ）電源及びＤＣバイアス変調構成に電気的に接続され、膜堆積処理の間、前記頂部電極を一定のゼロＤＣバイアス電圧で動作させるように、前記ＤＣバイアス変調構成が構成される、
基板を処理するための装置。
【請求項１１】
前記ＤＣバイアス変調構成が、一定のゼロＤＣバイアス電圧を前記頂部電極に印加するように構成されたＤＣ電源及び電力コントローラを含む、請求項１０に記載の装置。
【請求項１２】
前記ＤＣバイアス変調構成が、前記ＤＣ電源に結合され、ＲＦ電源からのＲＦ信号が前記ＤＣ電源に侵入することを防止するように構成されたＲＦフィルタをさらに含む、請求項１０に記載の装置。
【請求項１３】
前記ＤＣバイアス変調構成が、前記頂部電極で生成されたＤＣバイアスを接地に誘導するように構成された電気的構成要素を含む、請求項１０に記載の装置。
【請求項１４】
前記電気的構成要素が、単一ステージ構成または多重ステージ構成の、ローパスフィルタまたはバンドパスフィルタを含む、請求項１３に記載の装置。
【請求項１５】
前記電気的構成要素が、前記ＲＦ電源からのＲＦ信号に対して高インピーダンスパスを提供し、前記頂部電極からのＤＣ信号に対して低インピーダンスパスまたは無インピーダンスパスを提供する、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、一般的には、処理チャンバ内の粒子の発生を減少させる装置及び方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、エッチング、化学気相堆積（ＣＶＤ）、及びスパッタリングといった様々な製造プロセスを実施するために、通常、プラズマチャンバが使用される。一般的に、各処理ガスの混合物が連続的にチャンバに流入し、電源によって当該ガスが励起されてプラズマ状態になる一方で、チャンバ内は真空ポンプによって非常に低い圧力に保たれる。混合処理ガスの成分は、所望の製造プロセスを実行するために選択される。
【０００３】
内部で、ガス供給プレートの上方に配置された２つの平行な電極の間でプラズマが生成される従来型のプラズマ処理チャンバの設計のうちの１つによって、電極のイオン衝突のために、基板表面上に望まない粒子の汚染が生じ得ることが観測されてきた。より高いＲＦ入力電力（例えば５５０Ｗ超）を必要とする堆積プロセス中で、一旦プラズマが作り出されると、高圧の負の自己誘導ＤＣバイアスもまた、通電電極において自然に発生する。プラズマと負の自己誘導ＤＣバイアスとの電位差によって、通電電極またはその付近に、シース電圧が形成される。シース電圧によって、プラズマ内の陽イオンが通電電極に向かって加速させられ、通電電極のイオン衝突という結果が生じる。通電電極に保護コーティング層が含まれる場合、イオン衝突の結果、当該保護コーティング層の一部が剥がれ落ち得、基板表面を汚染し得る。プラズマを生成するのに、より低い入力電力が用いられ得る（したがって粒子汚染を減少させ得る）が、そうすると膜堆積率が減少し、それによってプロセス収率が低下する。
【０００４】
したがって、基板表面を汚染する粒子の発生を効果的に減少させ、高プラズマ出力の場合でも、処理またはハードウェアのコストを顕著に増大させることなく高プロセス収率を維持する装置及びプロセスが、当業界では必要である。
【発明の概要】
【０００５】
本開示の実施形態は、一般的には、処理チャンバ内の粒子の発生を減少させる装置及び方法に関する。一実施形態では、処理チャンバ内の粒子の発生を減少させるための方法が提供される。方法には、頂部電極と底部電極との間にプラズマを生成すること（頂部電極は底部電極と実質的に平行に配置される）、及び、膜堆積プロセスの間、頂部電極に一定のゼロＤＣバイアス電圧を印加すること、が含まれる。
【０００６】
別の一実施形態でも、処理チャンバ内の粒子の発生を減少させるための方法が提供される。方法には、頂部電極と底部電極との間にプラズマを生成すること（頂部電極は底部電極と実質的に平行に配置される）と、ＤＣバイアスフィードバック信号を得るため、頂部電極に生成されるＤＣバイアス電圧をモニタすることと、膜堆積プロセスの間、頂部電極とプラズマとの間の電位差及び／または、底部電極とプラズマとの間の電位差を調整するための当該ＤＣバイアスフィードバック信号に基づいて、頂部電極においてＤＣバイアス電圧極性を制御することと、が含まれる。
【０００７】
更に別の実施形態では、基板を処理するための装置が提供される。装置は、チャンバ本体、チャンバ本体の上方に配置されたリッドアセンブリであって、頂部電極及び頂部電極に実質的に平行に配置された底部電極を備えるリッドアセンブリ、基板処理領域とリッドアセンブリとの間に配置されたガス供給プレート、並びに、チャンバ本体内に配置された基板支持体であって、基板処理領域内で基板を支持する基板支持体を含み、頂部電極は、高周波（ＲＦ）電源及びＤＣバイアス変調構成に電気的に接続され、ＤＣバイアス変調構成は、膜堆積プロセスの間、頂部電極を一定のゼロＤＣバイアス電圧で動作させるように構成される。
【０００８】
本開示の上記の特徴を詳細に理解し得るように、上記で簡単に要約されている本開示のより具体的な説明が、実施形態を参照することによって受けられ得、実施形態の一部は付随する図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容し得ることから、付随する図面は本開示の典型的な実施形態のみを例示しており、従って発明の範囲を限定すると見なすべきではないことに、留意されたい。
【図面の簡単な説明】
【０００９】
【図１】本開示の実施形態による半導体基板の処理に用いられ得る、処理チャンバの概略断面図である。
【図２】本開示の実施形態によるＤＣバイアススキーム（１）〜（５）に関する、粒子測定結果を示す。
【図３】本開示の実施形態によるＤＣバイアススキーム（６）〜（９）に関する、粒子測定結果を示す。
【図４】本開示の一実施形態による、種々のＤＣバイアス電圧で第１の電極（ＦＰ）及び第２の電極（ＳＭＤ）において測定された、イオンエネルギーの変化を示す図である。
【図５】本開示の実施形態による、ＤＣバイアス変調構成に連結されたリッドアセンブリを示す、図１の処理チャンバの概略断面図である。
【発明を実施するための形態】
【００１０】
理解を容易にするため、可能な場合には、図に共通する同一の要素を示すために同一の参照番号を使用した。一実施形態で開示する要素は、具体的な記述がなくても、他の実施形態で有益に利用され得ることが企図されている。
【００１１】
本開示の実施形態は、一般的には、処理チャンバ内の粒子の発生を減少させる装置及び方法に関する。方法には、一般的には、頂部電極と底部電極との間にプラズマを生成することと、膜堆積プロセスの間、頂部電極が一定のゼロＤＣバイアス電圧で動作するように、頂部電極にゼロＤＣバイアス電圧を印加することとが含まれる。別の実施形態では、基板を処理するための装置が提供される。装置には、一般的には、チャンバ本体の上方に配置されたリッドアセンブリが含まれる。リッドアセンブリは、頂部通電電極及び、頂部通電電極と平行に配置された、底部接地電極を有し、両者の間でプラズマ体積が規定される。ローパスフィルタが、リッドアセンブリとＲＦ電源との間に配置され、膜堆積プロセスの間、頂部電極（ＲＦ高温）が一定のゼロＤＣバイアス電圧で動作するように、ＤＣバイアスを接地に誘導するように構成される。
【００１２】
頂部電極にゼロＤＣバイアス電圧を印加することによって、さもなければ、頂部通電電極または底部接地電極の保護コーティング層のイオン衝突によって、基板表面の粒子の汚染の原因になるであろう、頂部通電電極とプラズマとの間の電位差、または底部接地電極とプラズマとの間の電位差が最小化される。本開示及び様々な実施形態の詳細が、以下に記載される。
【００１３】
例示的なチャンバハードウェア
図１は、本開示の実施形態による半導体基板１３０の処理に用いられ得る、処理チャンバ１００の概略断面図である。処理チャンバ１００は、熱またはプラズマをベースにした処理の実施に、特に有用であり得る。処理チャンバ１００には、一般的にチャンバ本体１０２、チャンバ本体１０２の上方に配置されたリッドアセンブリ１０４、及び部分的にチャンバ本体１０２内に配置された基板支持体アセンブリ１０６が含まれる。リッドアセンブリ１０４は、（内部に配置された基板１３０を有する）基板処理領域１５２の上方に、ガス供給プレート１３４及びオプションのブロッカプレート１３２によって基板処理領域１５２から離されて、配置される。ブロッカプレート１３２（使われる場合）及びガス供給プレート１３４はそれぞれ、リッドアセンブリ１０４から基板処理領域１５２へのプラズマの通過を可能にする貫通孔１３３及び１３５を有する。処理チャンバ１００からガスを除去するため、真空システムが使用され得る。真空システムには、チャンバ本体１０２内に配置された真空ポート１１０に連結された真空ポンプ１０８が含まれる。処理チャンバ１００は、処理チャンバ１００内の処理を制御するため、コントローラ１３６を追加で含み得る。
【００１４】
リッドアセンブリ１０４には、第２の電極１１４の相対的に上方に配置された第１の電極１１２が含まれる。第１の電極１１２及び第２の電極１１４は、一対の平行な電極を形成する。第１及び第２の電極１１２、１１４は、高濃度でドープされた、シリコンまたは（アルミニウム、ステンレス鋼などといった）金属から作られ得る。第１及び第２の電極１１２、１１４は、アルミナまたは酸化イットリウムを含む保護層でコーティングされ得る。一実施形態においては、第１の電極１１２は、２つの積層構成要素１１６、１１８を含み得、構成要素１１６の一部は、構成要素１１８によって取り囲まれた円錐形を形成し得る。積層構成要素１１６、１１８及び、積層構成要素１１６、１１８を支持している第２の電極１１４は、その間にプラズマ体積または空洞１２０を画定する。所望であれば、積層構成要素１１６、１１８は、単一の一体化されたユニットとして構築され得る。どちらの場合でも、第１の電極１１２は、第２の電極１１４とは、間に絶縁部材を挟んで、分離され得る。
【００１５】
一実施形態においては、第１の電極１１２は、高周波（ＲＦ）電源１２２及びＤＣバイアス変調構成１５０にそれぞれ接続される。ＲＦ電源１２２は、約０Ｗ〜約３０００Ｗの間で、約４００ｋＨｚ〜約６０ＭＨｚの間の周波数で、動作し得る。一実施例においては、ＲＦ電源１２２は、周波数１３．５６ＭＨｚで動作する。ＤＣバイアス変調構成１５０は、ＤＣ電源１２４、ＤＣ電源１２４に結合されたＲＦフィルタ１２６、及び電力コントローラ１４４を含み得る。ＲＦフィルタ１２６は、例えばＲＦ電源１２２からの信号といったＲＦ信号が、ＤＣ電源１２４に侵入して損傷を与えるのを防止するように構成される。電力コントローラ１４４は、ＤＣ電源１２４に結合され、第１の電極１１２から送信されたＤＣバイアスフィードバック信号に基づいて、ＤＣ電源１２４の設定点を設定するように構成される。ＲＦ電源１２２から供給され、整合回路網１４６によって整調されたＲＦ電力は、第１の電極１１２のイオン衝突のエネルギーを制御するために、第１の電極１１２上のＤＣバイアスを誘導する。図示しないが、ＲＦ電源１２２は、ＤＣ電源１２４と同一の筐体内に配置され得る。
【００１６】
第２の電極１１４は接地に接続されており、それによって第１の電極１１２と第２の電極１１４との間にキャパシタンスを形成する。所望であれば、第２の電極１１４は、電気的にフロートし得る。リッドアセンブリ１０４は、第２の電極１１４内に形成された貫通孔１３１、ブロッカプレート１３２内に形成された貫通孔１３３、次いでガス供給プレート１３４内に形成された貫通孔１３５を通じ、基板１３０の表面へと処理ガスを連続的に提供するための、１または複数のガス注入口１２８もまた、含み得る。処理ガスは、イオン化されたフッ素、塩素、もしくはアンモニアといった、エッチャントもしくはイオン化された活性基、またはオゾンといった酸化剤であり得る。いくつかの実施形態では、処理ガスは、ＮＦ３及びＨｅを含有するプラズマを含み得る。所望であれば、上記の化学物質を含有する遠隔プラズマが、別個のガス取り入れ口（図示せず）を通じてガス供給プレート１３４へと、処理チャンバ１００内に導入され得る。
【００１７】
基板支持体アセンブリ１０６は、処理の間、基板１３０を上で支持する基板支持体１３８を含み得る。基板支持体１３８は、チャンバ本体１０２の底面に形成された、中央に位置する開口部を通って延伸するシャフト１４２によって、アクチュエータ１４０に連結され得る。アクチュエータ１４０は、シャフト１４２付近からの真空漏れを防止するベロー（図示せぬ）によって、チャンバ本体１０２にフレキシブルに封着される。アクチュエータ１４０は、基板支持体１３８が、処理位置と（より低い）移動位置との間で、チャンバ本体１０２内で垂直に動かされることを可能にする。移動位置は、チャンバ本体１０２の側壁内に形成されたスリットバルブの開口部のわずかに下である。
【００１８】
基板支持体１３８は、処理される基板１３０を上で支持するための、平らな、または実質的に平らな表面を有する。基板支持体１３８は、シャフト１４２によってチャンバ本体１０２に連結されているアクチュエータ１４０によって、チャンバ本体１０２内で垂直に動かされ得る。処理される基板１３０の温度を制御するため、操作中、基板支持体１３８は、リッドアセンブリ１０４にごく接近した位置まで上げられ得る。こうして、基板１３０は、供給プレート１３４から発せられる放射または、供給プレート１３４からの対流によって、加熱され得る。
【００１９】
ＤＣバイアス変調による、粒子発生抑制装置
本開示の背景の中で提起されたように基板表面の粒子汚染を減少させる目的で、本発明者らは、種々のＤＣバイアス電力が基板表面上の粒子の数にどのような影響を与えるかを決定するため、同一の処理方策を用い、様々なＤＣバイアススキーム（１）〜（５）で、一連の例示的な窒化物堆積処理を実施した。例示的な窒化物堆積処理は、図１の処理チャンバ１００といった処理チャンバの中で実施された。種々のＤＣバイアススキーム（１）〜（５）（及び図３に関連して以下で記載されるスキーム（６）〜（９））が、図１のＤＣバイアス変調構成１５０または、図５に示すＤＣバイアス変調構成５００を用いて実施された。
【００２０】
様々なＤＣバイアススキーム（１）〜（５）において、例示的な窒化物堆積処理は、チャンバ圧力が約０．７Ｔｏｒｒ、ＲＦ電力（１３．５６ＭＨｚ）が約５７５Ｗ、ＮＦ３流量が約２０ｓｃｃｍ、Ｎ２Ｏ流量が約９００ｓｃｃｍ、Ｈｅ流量が約４０００ｓｃｃｍ、第１の電極１１２の温度が約１５°Ｃ、  第２の電極１１４の温度が約７０°Ｃ、及び、第１及び第２の電極１１２、１１４のそれぞれが約６０ｎｍの厚さの酸化物の保護層（例えば酸化イットリウム）でコーティングされた状態で、約３００秒間実施された。各ＤＣバイアススキーム（１）〜（５）の粒子測定結果が、図２に示される。本発明者らは、第２の電極１１４が電気的に接地され、第１の電極１１２にＤＣバイアス電圧が全く印加されていない場合（即ち、図１の処理チャンバ１００内においてＤＣ電源１２４が全く使用されていない場合）、堆積処理後、ＤＣバイアススキーム（１）の基板表面上の粒子の数が、約４５から約１４５への増加を示すことを観測した。粒子の数の増加は、プラズマ内に生成され、プラズマが生成されたときに第１の電極１１２上に発達した不可避の自己誘導ＤＣバイアス（約＋３１Ｖ）によって負電位を帯びた第１の電極１１２に引き付けられた、陽イオンの結果であると確信される。当該イオンは、第１の電極１１２に向かって加速させられ、堆積処理の間、第１の電極１１２上の保護コーティング層に衝突する。これによって保護コーティング層の一部が剥がれ落ち、基板表面を汚染する原因となる。
【００２１】
ＤＣバイアススキーム（３）〜（５）は、（第２の電極１１４が電気的に接地している状態で）第１の電極１１２に−２５Ｖ、−７５Ｖ、−１５０Ｖの負のＤＣバイアス電圧がそれぞれ印加された場合に、基板表面上の粒子の総数が少しずつ増加することを示す。具体的には、ＤＣバイアススキーム（３）は、堆積処理後の、基板表面上の粒子の数の約２２から約９６への増加を示す。ＤＣバイアススキーム（４）は、堆積処理後の、基板表面上の粒子の数の約１４から約１８９への増加を示す。ＤＣバイアススキーム（５）は、堆積処理後の、基板表面上の粒子の数の約１１から飽和レベルへの増加を示す。ＤＣバイアススキーム（３）〜（５）は、第１の電極１１２に対して負のバイアス電圧を増大させると、主として第１の電極１１２とプラズマとの間の電位差が少しずつ増大することによって、基板表面上により多くの粒子が発生するという明確な傾向を示す。第１の電極１１２とプラズマとの間の電位差が増大する場合、それに従って第１の電極１１２のシース電圧も上昇し、それによって、第１の電極１１２のシース領域中の陽イオンが加速し、イオンの第１の電極１１２上の保護コーティング層との衝突力が増大する結果となる。結果として、基板表面上により多くの粒子の発生が観測される。堆積処理に高入力電力（５５０Ｗ超）が使われる場合、粒子の発生はより問題が大きくなる。なぜならば、より高い入力電力によって、高圧の負の自己誘導ＤＣバイアスもまた、リッドアセンブリの通電された第１の電極１１２において発達するからである。第１の電極１１２における、こうした高圧の負の自己誘導ＤＣバイアス及びシース電圧によって、（第１の電極１１２とプラズマとの電位差により、）第１の電極１１２上の保護コーティング層の高エネルギーのイオン衝突が引き起こされる。したがって、保護コーティング層の一部が第１の電極１１２から剥がれ落ち、基板表面を汚染する。
【００２２】
驚くべきことに、本発明者らは、第１の電極１１２にゼロＤＣバイアス電圧を印加した場合（即ち、堆積処理の間に第２の電極１１４が電気的に接地される一方、第１の電極１１２が堆積処理中に一定のゼロＤＣバイアス電圧で動作された場合）、堆積処理後、ＤＣバイアススキーム（２）の基板表面上の粒子の数が、約８から約６６への相対的に小さい増加のみを示すことを観測した。ＤＣバイアススキーム（２）は、ＤＣバイアススキーム（１）と比較して粒子が１００から約５８へと減少し、改善されていることを示す。実際、ＤＣバイアススキーム（２）における粒子の数の増大は、スキーム（１）〜（５）中で最小であることが判明した。こうして、本発明者らは、第１の電極１１２（ＲＦ高温表面）とプラズマとの間の電位差（Ｖ１ｓｔ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）が減少し、それによって第１の電極におけるシース電圧が低下する（図４参照）ため、堆積処理の間に第１の電極１１２に一定のゼロＤＣバイアス電圧を印加することによって、基板表面上の粒子の発生が大幅に抑制できることを発見した。結果として、第１の電極１１２のシース領域におけるイオンの加速は減少し、イオンの第１の電極１１２の保護コーティング層との衝突力は最小化される。
【００２３】
本発明者らはさらに、種々のＤＣバイアス電力（特に正の電圧）が基板表面上の粒子の数にどのような影響を与えるかを決定するため、上記のように同一の処理方策を用い、様々なＤＣバイアススキーム（６）〜（９）で一連の窒化物堆積処理を実施した。各ＤＣバイアススキーム（６）〜（９）の粒子測定結果が、図３に示される。本発明者らは、第１の電極１１２にＤＣバイアス電圧が全く印加されていない場合（即ち、図１の処理チャンバ１００内においてＤＣ電源１２４が全く使用されていない場合）、堆積処理後、ＤＣバイアススキーム（６）の基板表面上の粒子の数が、約１６から約４０９７への増加を示すことを観測した。粒子の数の増大は、負のＤＣバイアスによる以前の損傷、（第１の電極１１２のイオン衝突を引き起こす）プラズマと第１の電極１１２上に発達した高圧の負の自己誘導ＤＣバイアスとの間の電位差、及び、プラズマの電位が、接地された第２の電極１１４の電位よりも大幅に大きいという事実によって、堆積処理の間、第１の電極１１２にはＤＣバイアス電圧が全く印加されていなくても、第２の電極１１４上の保護コーティング層へのイオン衝突が引き起こされることによる。
【００２４】
ＤＣバイアススキーム（８）〜（９）は、（第２の電極１１４が電気的に接地している状態で）第１の電極１１２に７５Ｖ及び１００Ｖの正のＤＣバイアス電圧がそれぞれ印加された場合に、基板表面上の粒子の総数が大幅に増加することを示す。具体的には、ＤＣバイアススキーム（８）は、堆積処理後の、基板表面上の粒子の数の約２７から約９１０２への大幅な増加を示す。ＤＣバイアススキーム（９）もまた、堆積処理後の、基板表面上の粒子の数の約１１から約３４６９への大幅な増加を示す。ＤＣバイアススキーム（８）〜（９）は、正のＤＣバイアス電圧が第１の電極１１２に印加されたことに起因する、より大きいイオンシース電位を反映して、接地された第２の電極１１４において同規模の電位を生み出すためには、プラズマが正の電位を帯びなくてはならないことから、主として接地された第２の電極１１４とプラズマとの間の電位差のより大幅な増大（第１の電極１１２と比較して。図４参照）によって、第１の電極１１２への正のＤＣバイアス電圧の増大が、基板表面上により多くの粒子を発生させる結果となることを示す。第２の電極１１４とプラズマとの間の電位差が増大する場合、それに従って第２の電極１１４のシース電圧も上昇し、それによって、第２の電極１１４のシース領域中のイオンが加速し、イオンの第２の電極１１４上の保護コーティング層との衝突力が増大する結果となる。結果として、基板表面上により多くの粒子の発生が観測される。
【００２５】
同様に、本発明者らは、第１の電極１１２にＤＣバイアス電圧が全く印加されていない場合（即ち、第１の電極１１２が堆積処理中に一定のゼロＤＣバイアス電圧で動作された場合）、堆積処理後、ＤＣバイアススキーム（７）の基板表面上の粒子の数が、約１５から約７６７への相対的に小さい増加を示すことを観測した。ＤＣバイアススキーム（７）は、電極が以前の負のＤＣバイアスによって損傷を受けていても、ゼロＤＣバイアス電圧を印加することによって、ＤＣバイアススキーム（６）と比較して、やはり粒子の減少は４０８１から約７５２へと改善されるということを示す。実際、ＤＣバイアススキーム（７）における粒子の数の増大は、スキーム（６）〜（９）中で最小であることが判明した。それにより、本発明者らは、堆積処理の間、一定のゼロＤＣバイアス電圧を第１の電極に印加することで、第１の電極１１２とプラズマとの間の電位差（Ｖ１ｓｔ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）と、プラズマと第２の電極１１４（接地表面）及びチャンバ壁（接地表面）との間の電位差（Ｖ２ｎｄ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）とが互いに実質的に同じであり、その結果、第１及び第２の電極１１２、１１４においてシース電圧が約６０Ｖと最小になるため（図４参照）、基板表面上の粒子の発生が大幅に抑制され得ることを発見した。それにより、第１及び第２の電極１１２、１１４の両方が、高ＲＦ入力電力によって、プラズマからの、実質的に同じイオン衝突を受ける。しかし、第１の電極１１２に対してゼロＤＣバイアス電圧が印加されている場合に、両方の電極１１２、１１４に衝突するイオンのエネルギーは、本開示の一実施形態により、第１の電極（ＦＰ）及び第２の電極（ＳＭＤ）上で、種々のＤＣバイアス電圧で測定されたイオンエネルギーの変化を示す図４００である図４に示すように、第１の電極１１２に対して正または負のＤＣバイアスエネルギーが印加されている場合の両方の電極１１２、１１４に衝突するイオンのエネルギーに比べて相対的に小さい。図４は、第１の電極にゼロＤＣバイアス電圧が印加されている場合に第１及び第２の電極上で測定されたイオンエネルギーが約６０Ｖであることを示しており、それは、第１の電極に−１００ＶのＤＣバイアス電圧が印加されている場合に第１の電極で計測されたイオンエネルギー（約１１０Ｖ）または、第１の電極に１００ＶのＤＣバイアス電圧が印加されている場合に第２の電極で計測されたイオンエネルギー（約１６０Ｖ）に比べて、相対的に小さい。
【００２６】
上記のＤＣバイアススキーム（１）〜（９）に基づいて、本発明者らは、電極１１２、１１４上の保護コーティング層は、イオン衝突（そのイオンのエネルギーは第１の電極１１２における自己誘導ＤＣバイアスによって大きく左右される）によって容易に損傷され得ることを解明した。本発明者らは、（正のＤＣバイアス電圧であると負のＤＣバイアス電圧であるとに関わらず）高ＤＣバイアス電圧を第１の電極１１２に印加する結果、基板表面の粒子の汚染がより激しくなることを発見した。しかし、高電力の膜堆積処理の間、一定のゼロＤＣバイアス電圧を第１の電極１１２に印加することは、膜堆積プロファイルに重大な影響を与えることなく、第１の電極１１２（ＲＦ高温）とプラズマとの間の電位差（Ｖ１ｓｔ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）または、プラズマと第２の電極１１４（接地表面）及びチャンバ壁（接地表面）との間の電位差（Ｖ２ｎｄ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）を最小化するのに役立つ。プラズマと電極１１２、１１４との間の電位差を最小化することによって、粒子の発生は減少し得る。なぜならば、ＲＦ入力電力が高い場合（５５０Ｗ超）でも、第１及び第２の電極の両端のシース電圧は最小に保たれるからである。したがって、イオンの第１及び第２の電極１１２、１１４上の保護コーティング層との衝突力は減少し、基板表面上の粒子の発生の減少という結果になる。
【００２７】
所望であれば、ＤＣバイアス電圧の極性を制御することによって第１の電極１１２及び／または第２の電極１１４上のイオン衝突の量を制御するため、ＤＣバイアス電圧は変調され得る。ＤＣバイアスを正確に制御するため、電力コントローラ（例えば図１に示す電力コントローラ１４４）を用い、チャンバ構成、電極の表面積、化学的条件及びプロセス条件といった他の要素の中でも、第１の電極１１２から送信されるＤＣバイアスフィードバック信号、または電極のコーティング品質に基づいて、閉ループＤＣバイアス変調が実施され得る。例えば、第１の電極１１２が（本来的に頑丈なコーティングが不可能な円錐形のため）より脆い保護コーティング層を有しており、第２の電極１１４がより頑丈な保護コーティング層を有している場合、第１の電極１１２への衝突を減少させるため、第１の電極１１２に、わずかに正のＤＣバイアスが供給され得る。例示的な一実施形態においては、電力コントローラ１４４は、第１の電極１１２にＤＣバイアス電圧を印加することなく第１の電極１１２（ＲＦ高温）上の自己誘導ＤＣバイアスをモニタするように構成され得る。ＤＣバイアスフィードバックに応じて、堆積処理の間、適切なＤＣバイアス電圧が第１の電極１１２に印加される。上記のようにＤＣバイアス電圧の極性を制御することによって第１の電極１１２及び／または第２の電極１１４上のイオン衝突の量を制御するため、ＤＣバイアス電圧はゼロであり得、または調整され得る。
【００２８】
基板表面上の粒子の発生の減少をさらに増進するため、様々な手法が実施され得る。例えば、幾つかの実施形態では、より頑丈な保護コーティング層を提供するため、保護コーティング層と下にある電極との間に、ボンディング／接着材が用いられ得る。第１の電極１１２が本来的に頑丈なコーティングが不可能な円錐形のためより脆い保護コーティング層を有し得る一方、第２の電極１１４は、イオン衝突に耐えるためのより頑丈なコーティング能力を可能にする貫通孔１３１を底部に有することによってはるかに良いコーティング品質を有し得るため、ボンディング／接着材は、第１の電極１１２に関して特に有利である。幾つかの実施形態において、堆積処理の間、第２の電極１１４の温度を低下させるため、ガス供給プレート１３４は、（処理能力に影響がない程度の）効果的な冷却処理を受け得る。これは、処理の間に第２の電極１１４が加熱及び冷却され、上に堆積した保護コーティング層がこうした温度循環によって熱ストレスを受け得、その結果、粒子の発生の増大につながり得るからである。（例えばガス供給プレート１３４内に形成されたチャンネル１３７を通じて冷却液を流すことによって）第２の電極１１４の温度を低下させることで、第２の電極１１４の温度変化が減少し、それによって基板表面上の粒子の発生の減少が促進される。
【００２９】
粒子汚染を減少させるためにリッドアセンブリ１０４（これによってプラズマのグロー放電領域が限定される）の通電電極に一定のゼロＤＣバイアス電圧を印加するというコンセプトは、図５に示すもののように様々な手法によって実現され得る。図５は、本開示の実施形態による、ＤＣバイアス変調構成５００に連結されたリッドアセンブリ１０４を示す、図１の処理チャンバ１００の概略断面図である。
【００３０】
一実施形態においては、第１の電極１１２は、高周波（ＲＦ）電源５２２及びＤＣバイアス変調構成５００にそれぞれ電気的に接続される。ＤＣバイアス変調構成５００は、第１の電極１１２と接地との間の位置といった、リッドアセンブリ１０４の外部の任意の位置に配置され得る。図示しないが、ＲＦ電源５２２は、ＤＣバイアス変調構成５００と同一の筐体内に配置され得る。ＤＣバイアス変調構成５００は、一般的に、ＲＦ電源５２２から供給され、整合回路網５２４によって整調されたＲＦ電力が接地に侵入するのを防止し、代わりに第１の電極１１２に行くように、第１の電極１１２で生成された自己誘導ＤＣバイアス及び／または任意のＤＣバイアスを接地に誘導するように構成された、ローパスフィルタとして機能する。第１の電極１１２のＤＣバイアスは接地に誘導されているため、堆積処理の間、ＲＦ入力電力またはプロセスに関わらず、第１の電極１１２は、接地電位で維持され得る（即ち、第１の電極１１２のＤＣバイアス電圧は、常にゼロで保持される）。結果として、第１の電極１１２（ＲＦ高温）とプラズマとの間の電位差（Ｖ１ｓｔ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）または、プラズマと第２の電極１１４（接地表面）及びチャンバ壁（接地表面）（Ｖ２ｎｄ  ｅｌｅｃｔｒｏｄｅ  -  Ｖｐｌａｓｍａ）が減少するか、最小化される。図２〜４に関連して上記したように、プラズマと電極１１２、１１４との間の電位差を最小化することによって、膜堆積プロファイルに大きく影響することなく、粒子の発生を減少させることが可能である。なぜならば、第１及び第２の電極の両端におけるシース電圧が最少に保たれるからである。したがって、イオンの第１及び第２の電極１１２、１１４上に形成された保護コーティング層との衝突力は減少し、基板表面上の粒子の発生が減少するという結果になる。
【００３１】
図５に示す一実施形態においては、ＤＣバイアス変調構成５００には、一般的に、コア要素５２８及び、コア要素５２８の一部の周囲に巻きつけられたコイル５３０が含まれる。ＤＣバイアスのインダクタンス効果を増大させるため、コイル５３０はコア要素５２８の長さにわたって均等に分布し得る。コア要素５２８はインダクタンス効果を強化するために使用されるので、コイル５３０自体は、幾つかの実施形態では、ＤＣバイアス電圧を誘導するため、ＤＣバイアス変調構成５００中にコア要素５２８が存在することなしに使用され得る。コア要素５２８は、高透磁率のロッドまたはチューブ、例えばフェライトロッドを備え得るが、結合構造に応じて、より低周波において有用な他の磁性材料でもあり得る。一実施形態においては、コア要素５２８は、約３インチから約８インチの間の、例えば約５インチの長さを有し、約０．２インチから約２インチの間の、例えば約１インチの直径を有し得る。
【００３２】
この結果によるＤＣバイアス変調構成５００は、１３．５６ＭＨｚの周波数で５０ｄｂの電力減衰を有し得、約２２ｕＨのインダクタンス（１９００オームの抵抗と同等）を有し得る。これによって、ＲＦ信号に対する高インピーダンスが提供され、したがってＲＦ信号がＤＣバイアス変調構成５００を通じて接地に侵入することが妨げられる。しかし、こうした高い値の抵抗は、ＤＣ信号にとって、電気的に閉鎖されていると考えられる。言い換えれば、ＤＣバイアス変調構成５００は、ＤＣバイアス電圧に対してインピーダンスを全く有しない。
【００３３】
コア要素５２８及びコイル５３０はＤＣバイアス変調構成５００の例として示されているが、これらの構成要素によって本明細書に記載される開示の範囲を限定することは意図されていない。代わりに、電気的構成要素または回路が、ＲＦ信号に対する高インピーダンスパス、及び第１の電極１１２から接地までのＤＣ信号に対する低インピーダンスパスまたは無インピーダンスパスを提供できる限り、（単一ステージ構成または多重ステージ構成の）ローパスフィルタまたはバンドパスフィルタとして構成され得る、目的の周波数を遮断するための任意の電気的構成要素または回路が検討される。
【００３４】
要約すると、処理チャンバ内で粒子の発生を減少させる実施形態は、通電電極とプラズマとの間の電位差または、接地電極とプラズマとの間の電位差を最小化するために、チャンバ本体の基板処理領域の上方に配置されたリッドアセンブリの通電電極（プラズマのグロー放電領域を限定するために、接地された電極と平行の関係にある）に一定のゼロＤＣバイアス電圧を印加することによって達成される。プラズマと電極との電位差を最小化することによって、電極のシース領域内のイオンの加速が減少し得、イオンの電極上の保護コーティング層との衝突力が最小化されるため、粒子の発生が減少し得る。結果として、基板表面上の粒子の発生は減少する。
【００３５】
以上の説明は本発明の実施形態を対象としているが、本発明の基本的な範囲を逸脱することなく本発明の他の追加の実施形態を考案することができ、本発明の範囲は、後出の特許請求の範囲によって定められる。
【図１】
2019024090.tif 000003
【図２】
2019024090.tif 000004
【図３】
2019024090.tif 000005
【図４】
2019024090.tif 000006
【図５】
2019024090.tif 000007
【手続補正書】
【提出日】平成30年9月10日(2018.9.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
処理チャンバ内で基板を処理するための方法であって、
第１の電極に高周波（ＲＦ）電力を印加することによって、前記第１の電極と第２の電極との間にプラズマを生成することであって、第１の電極と前記第２の電極が、基板支持表面を有する基板支持体の上方に、当該基板支持体と向かい合って配置される、生成することと、
ＤＣバイアスフィードバック信号を得るために、前記第１の電極に生成されたＤＣバイアス電源をモニタすることと、
基板処理プロセスの間、前記第１の電極を一定のゼロＤＣバイアス電圧で動作させることにより、前記ＤＣバイアスフィードバック信号に基づいて、前記第１の電極でＤＣバイアス電圧極性を制御することと
を含む、処理チャンバ内の基板を処理するための方法。
【請求項２】
前記第１の電極を一定のゼロＤＣバイアス電圧で前記動作させることが、前記第１の電極にゼロＤＣバイアス電圧を印加することによって実施される、請求項１に記載の方法。
【請求項３】
前記第１の電極を一定のゼロＤＣバイアス電圧で前記動作させることが、ＤＣバイアス電圧を前記第１の電極から接地に誘導することによって実施される、請求項１に記載の方法。
【請求項４】
前記ＲＦ電力が、約０Ｗから約３０００Ｗである、請求項１に記載の方法。
【請求項５】
前記第１の電極及び／又は前記第２の電極が、アルミナまたは酸化イットリウムを含む保護層でコーティングされる、請求項１に記載の方法。
【請求項６】
前記基板処理プロセスが、エッチャントもしくはイオン化された活性基を含む処理ガスを用いる、請求項１に記載の方法。
【請求項７】
基板処理チャンバのためのリッドアセンブリであって、
頂部電極及び、前記頂部電極の反対に位置する底部電極を備え、
前記頂部電極が、高周波（ＲＦ）電源及びＤＣバイアス変調構成に電気的に接続するよう動作可能で、前記ＤＣバイアス変調構成が、基板処理プロセスの間、前記頂部電極に一定のゼロＤＣバイアス電圧を供給するように動作可能である、
リッドアセンブリ。
【請求項８】
前記ＤＣバイアス変調構成が、一定のゼロＤＣバイアス電圧を前記頂部電極に印加するように動作可能なＤＣ電源及び電力コントローラを含む、請求項７に記載のリッドアセンブリ。
【請求項９】
前記ＤＣバイアス変調構成が、前記ＤＣ電源に結合されたＲＦフィルタをさらに含む、請求項７に記載のリッドアセンブリ。
【請求項１０】
前記ＤＣバイアス変調構成が、前記頂部電極で生成されたＤＣバイアスを接地に誘導するように動作可能な電気的構成要素を含む、請求項７に記載のリッドアセンブリ。
【請求項１１】
前記電気的構成要素が、コア要素と、前記コア要素の一部の周囲に巻きつけられたコイルとを含む、請求項１０に記載のリッドアセンブリ。
【請求項１２】
前記コア要素が、高透磁率のロッドまたはチューブを含む、請求項１１に記載のリッドアセンブリ。
【請求項１３】
前記電気的構成要素が、単一ステージ構成または多重ステージ構成のバンドパスフィルタを含む、請求項１０に記載のリッドアセンブリ。
【請求項１４】
前記ＲＦ電源が、前記基板処理プロセスの間、約５Ｗ〜５０００ＷのＲＦ電力を供給するように動作可能である、請求項７に記載のリッドアセンブリ。
【請求項１５】
前記頂部電極及び前記底部電極が、前記基板処理チャンバの上部に配置される、請求項７に記載のリッドアセンブリ。
【外国語明細書】
2019024090000001.pdf