(57)【要約】【課題】オン抵抗の増大を防止することができるとともに、短チャネル化によるパンチスルーを防止することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】ｎ型電流拡散領域３の内部には、トレンチ（ゲートトレンチ）７の底面を覆う第１ｐ+型領域２１が設けられている。また、ｎ型電流拡散領域３の内部には、隣り合うトレンチ７に、第１ｐ+型領域２１と離して、かつｐ型ベース領域４に接する第２ｐ+型領域２２が設けられる。ｐ型ベース領域４の内部には、トレンチ７の側壁付近に、トレンチ７および第１，２ｐ+型領域２１，２２と離して、かつｐ型ベース領域４とｎ+型ソース領域５との界面からｎ型電流拡散領域３に達しない深さｄ１で第３ｐ+型領域２３が設けられる。第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂは、第１，２ｐ+型領域２１，２２の間の距離Ａ以下である。【選択図】図１
2019050240.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
前記第２半導体層を深さ方向に貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第１の第２導電型半導体領域と、
隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第２半導体層に接して、かつ前記第１の第２導電型半導体領域と離して選択的に設けられた第２の第２導電型半導体領域と、
前記第２半導体層の内部に選択的に設けられ、前記トレンチの側壁において前記ゲート絶縁膜を介して前記ゲート電極と対向する第１の第１導電型半導体領域と、
前記第２半導体層の内部に、前記第１の第１導電型半導体領域と接して選択的に設けられ、前記第２の第２導電型半導体領域に深さ方向に対向する第３の第２導電型半導体領域と、
前記第２半導体層の、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域以外の部分である第４の第２導電型半導体領域と、
前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第５の第２導電型半導体領域と、
前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第５の第２導電型半導体領域から前記第２の第２導電型半導体領域までの最短距離、または、前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、のうちの短いほうの最短距離は、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間の距離以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、または、前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、のうちの短いほうの最短距離は、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間の距離の０．７倍以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第４の第２導電型半導体領域の不純物濃度は、８×１０16／ｃｍ3以上１．３×１０17／ｃｍ3以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２半導体層の内部に、前記第１の第１導電型半導体領域、前記第３の第２導電型半導体領域および前記第５の第２導電型半導体領域に接して選択的に設けられ、前記第３の第２導電型半導体領域と前記第５の第２導電型半導体領域とを連結する第６の第２導電型半導体領域をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第２の第１導電型半導体領域をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる半導体基板の表面に、第１導電型の第１半導体層をエピタキシャル成長させる第１工程と、
前記第１半導体層の表面よりも深い位置から第１所定深さに達する第１の第２導電型半導体領域を、前記第１半導体層の内部に選択的に形成する第２工程と、
前記第１半導体層の表面から第２所定深さに達する第２の第２導電型半導体領域を、前記第１半導体層の内部に、前記第１の第２導電型半導体領域と離して選択的に形成する第３工程と、
前記第１半導体層の表面に、前記第１の第２導電型半導体領域および前記第２の第２導電型半導体領域に対向する第２導電型の第２半導体層をエピタキシャル成長させる第４工程と、
前記第２半導体層の内部に、第１の第１導電型半導体領域を選択的に形成する第５工程と、
前記第２半導体層の内部に、前記第１の第１導電型半導体領域に接して第３の第２導電型半導体領域を選択的に形成し、前記第２半導体層の、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域以外の部分を第４の第２導電型半導体領域とする第６工程と、
前記第２半導体層の表面から前記第１の第１導電型半導体領域および前記第４の第２導電型半導体領域を貫通して前記第１半導体層に達し、前記第１の第２導電型半導体領域の内部で終端する前記トレンチを形成する第７工程と、
前記第２半導体層の表面に対して斜めの方向から所定の注入角度で前記トレンチの側壁に第２導電型不純物をイオン注入して、前記第２半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第５の第２導電型半導体領域を選択的に形成する第８工程と、
を含み、
前記第８工程では、前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して前記第５の第２導電型半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２半導体層の表面に対して垂直方向から第２導電型不純物を選択的にイオン注入して、前記第２半導体層の内部において前記第３の第２導電型半導体領域と前記第５の第２導電型半導体領域とを連結する、前記第２半導体層よりも不純物濃度の高い第６の第２導電型半導体領域を選択的に形成する第９工程をさらに含み、
前記第９工程では、前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域、前記第３の第２導電型半導体領域および前記第５の第２導電型半導体領域に接する第６の第２導電型半導体領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。また、ワイドバンドギャップ半導体を用いたパワー半導体装置では、低オン抵抗化が求められており、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造は、半導体基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造である。トレンチゲート構造では、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造と比べてセルピッチの短縮により低オン抵抗化が可能である。従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。
【０００４】
図１２は、従来の半導体装置の構造を示す断面図である。図１２に示す従来の半導体装置は、炭化珪素からなる半導体基板１１０を用いて作製されたトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板１１０は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させてなるエピタキシャル基板である。
【０００５】
ｎ型電流拡散領域１０３の内部には、半導体基板１１０のおもて面からトレンチ１０７の底面よりもドレイン側に深い位置に達する第１，２ｐ+型領域１２１，１２２が互いに離して選択的に設けられている。第１ｐ+型領域１２１は、トレンチ１０７の底面を覆う。第２ｐ+型領域１２２は、隣り合うトレンチ１０７間（メサ領域）において、ｐ型ベース領域１０４に接し、かつトレンチ１０７から離して選択的に設けられている。
【０００６】
この従来の半導体装置では、ｐ型ベース領域１０４の厚さｔ１０１を薄くすることで、低オン抵抗化を実現している。また、第１，２ｐ+型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜１０８にかかる電界の抑制と、耐圧（耐電圧）向上と、を実現している。符号１０６，１０９，１１１〜１１３は、それぞれｐ++型コンタクト領域、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
【０００７】
しかしながら、ｐ型ベース領域１０４の厚さｔ１０１（＝チャネル長Ｌ）を薄くすることで短チャネル化されることで、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域１０５とｎ-型ドリフト領域１０２とのパンチスルーによる耐圧低下が生じる。この問題を解決する１つ目の方法として、ｐ型ベース領域１０４の不純物濃度を高くして、ＭＯＳＦＥＴのオフ時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に広がる空乏層の伸びを抑制する方法がある。
【０００８】
また、上記問題を解決する２つ目の方法として、第１，２ｐ+型領域１２１，１２２の間の距離Ａ’を短くして、ｐ型ベース領域１０４の、ｎ-型ドリフト領域１０２側の部分の電圧を下げる方法がある。上記問題を解決する３つ目の方法として、トレンチ１０７から第２ｐ+型領域１２２までの距離Ｂ’を短くして、ＭＯＳＦＥＴのオフ時にｐ型ベース領域１０４とのｐｎ接合からｎ型電流拡散領域１０３の内に広がる空乏層の伸びを抑制する方法がある。
【０００９】
短チャネル効果によるパンチスルーを抑制したトレンチゲート型ＭＯＳＦＥＴとして、チャネル長を決めるｐ型チャネル層の厚さを、ｎ型ドリフト層とｐ型チャネル層との間に形成される空乏層の幅と、ｎ型ソース層とｐ型チャネル層との間に形成される空乏層の幅と、の総和よりも大きくし、かつデバイスのオフ耐圧を保持するｐ型ベース層の厚さよりも十分に薄くした装置が提案されている（例えば、下記特許文献１（第００３２，００３４段落、第１図）参照。）。
【００１０】
また、短チャネル効果およびパンチスルーを抑制したトレンチゲート型ＭＯＳＦＥＴとして、次の装置が提案されている。ｐ型ベース領域の内部に、ゲート絶縁膜（ゲートトレンチ）から離して、高不純物濃度にｐ型不純物を含む領域を設けることで、短チャネル効果を抑制している。当該高不純物濃度にｐ型不純物を含む領域の厚さを所定厚さに設定することで、ゲート絶縁膜から離れた領域におけるパンチスルーを抑制している（例えば、下記特許文献２（第００７９，００８０段落、第１０図）参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１４７２３２号公報
【特許文献２】特開２０１５−１５３８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、パンチスルーによる耐圧低下を抑制する上述した３つの方法では、次の問題が新たに生じる。１つ目の方法では、ｐ型ベース領域１０４の不純物濃度を高くすることでチャネル移動度が低下するため、オン抵抗が増大してしまう。２つ目の方法では、第１，２ｐ+型領域１２１，１２２の間の距離Ａ’を短くすることで寄生抵抗が大きくなるため、オン抵抗が増大してしまう。３つ目の方法では、トレンチ１０７から第２ｐ+型領域１２２までの距離Ｂ’を短くすると、セルピッチを短縮することになるため、プロセス難度が高くなってしまう。
【００１３】
上記特許文献１では、トレンチ間に設けられた、基板おもて面からトレンチ底面よりも深い位置に達するｐ型ベース層で、ｎ型ドリフト層とｎ型ソース層との間での短チャネル効果によるパンチスルーを抑制している。このため、深いｐ型ベース層間の寄生ＪＦＥＴ抵抗増加によるオン抵抗の増加、もしくはトレンチ底面の酸化膜にかかる電界の増大により信頼性低下を招くという問題がある。上記特許文献２では、ｐ型ボディ層とｎ-型ドリフト層とのｐｎ接合の片側の層にシリコン（Ｓｉ）を用いているためアバランシェ電界の低下による耐圧低下という問題がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗の増大を防止することができるとともに、短チャネル化によるパンチスルーを防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。トレンチは、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体層の内部に、前記第２半導体層と離して、第１の第２導電型半導体領域が選択的に設けられている。前記第１の第２導電型半導体領域は、前記トレンチの底面を覆う。隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第２半導体層に接して、かつ前記第１の第２導電型半導体領域と離して、第２の第２導電型半導体領域が選択的に設けられている。
【００１６】
前記第２半導体層の内部に、第１の第１導電型半導体領域が選択的に設けられている。前記第１の第１導電型半導体領域は、前記トレンチの側壁において前記ゲート絶縁膜を介して前記ゲート電極と対向する。前記第２半導体層の内部に、前記第１の第１導電型半導体領域と接して、第３の第２導電型半導体領域が選択的に設けられている。前記第３の第２導電型半導体領域は、前記第２の第２導電型半導体領域に深さ方向に対向する。第４の第２導電型半導体領域は、前記第２半導体層の、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域以外の部分である。前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して、第５の第２導電型半導体領域が選択的に設けられている。前記第５の第２導電型半導体領域は、前記第２半導体層よりも不純物濃度が高い。第１電極は、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第５の第２導電型半導体領域から前記第２の第２導電型半導体領域までの最短距離、または、前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、のうちの短いほうの最短距離は、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間の距離以下であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、または、前記第５の第２導電型半導体領域から前記第３の第２導電型半導体領域までの最短距離、のうちの短いほうの最短距離は、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間の距離の０．７倍以上であることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第４の第２導電型半導体領域の不純物濃度は、８×１０16／ｃｍ3以上１．３×１０17／ｃｍ3以下であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の内部に、前記第１の第１導電型半導体領域、前記第３の第２導電型半導体領域および前記第５の第２導電型半導体領域に接して選択的に設けられ、前記第３の第２導電型半導体領域と前記第５の第２導電型半導体領域とを連結する第６の第２導電型半導体領域をさらに備えることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第２の第１導電型半導体領域をさらに備えることを特徴とする。
【００２２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる半導体基板の表面に、第１導電型の第１半導体層をエピタキシャル成長させる第１工程を行う。次に、前記第１半導体層の表面よりも深い位置から第１所定深さに達する第１の第２導電型半導体領域を、前記第１半導体層の内部に選択的に形成する第２工程を行う。次に、前記第１半導体層の表面から第２所定深さに達する第２の第２導電型半導体領域を、前記第１半導体層の内部に、前記第１の第２導電型半導体領域と離して選択的に形成する第３工程を行う。次に、前記第１半導体層の表面に、前記第１の第２導電型半導体領域および前記第２の第２導電型半導体領域に対向する第２導電型の第２半導体層をエピタキシャル成長させる第４工程を行う。次に、前記第２半導体層の内部に、第１の第１導電型半導体領域を選択的に形成する第５工程を行う。
【００２３】
次に、前記第２半導体層の内部に、前記第１の第１導電型半導体領域に接して第３の第２導電型半導体領域を選択的に形成し、前記第２半導体層の、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域以外の部分を第４の第２導電型半導体領域とする第６工程を行う。次に、前記第２半導体層の表面から前記第１の第１導電型半導体領域および前記第４の第２導電型半導体領域を貫通して前記第１半導体層に達し、前記第１の第２導電型半導体領域の内部で終端する前記トレンチを形成する第７工程を行う。次に、前記第２半導体層の表面に対して斜めの方向から所定の注入角度で前記トレンチの側壁に第２導電型不純物をイオン注入して、前記第２半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第５の第２導電型半導体領域を選択的に形成する第８工程を行う。前記第８工程では、前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して前記第５の第２導電型半導体領域を形成する。
【００２４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体層の表面に対して垂直方向から第２導電型不純物を選択的にイオン注入して、前記第２半導体層の内部において前記第３の第２導電型半導体領域と前記第５の第２導電型半導体領域とを連結する、前記第２半導体層よりも不純物濃度の高い第６の第２導電型半導体領域を選択的に形成する第９工程をさらに含む。前記第９工程では、前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域、前記第３の第２導電型半導体領域および前記第５の第２導電型半導体領域に接する第６の第２導電型半導体領域を形成することを特徴とする。
【００２５】
上述した発明によれば、第５の第２導電型半導体領域から第２の第２導電型半導体領域までの最短距離と、第４の第２導電型半導体領域の不純物濃度と、で第１の第１導電型半導体領域と第２半導体層とがパンチスルーするか否かを決定することができる。このため、第５の第２導電型半導体領域から第２の第２導電型半導体領域までの最短距離を短くすることで、セルピッチを短縮することなく、短チャネル化によるパンチスルーを防止することができる。
【発明の効果】
【００２６】
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗の増大を防止することができるとともに、短チャネル化によるパンチスルーを防止することができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる半導体装置の耐圧特性を示すシミュレーション結果である。
【図３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図１１】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２８】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２９】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図２は、実施の形態１にかかる半導体装置の耐圧特性を示すシミュレーション結果である。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。図１には、１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示す。
【００３０】
また、図１には、活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図３〜１０においても同様）。活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ（半導体基板１０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。
【００３１】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ＭＯＳゲートは、ｐ型ベース領域（第４の第２導電型半導体領域）４、ｎ+型ソース領域（第１の第１導電型半導体領域）５、ｐ++型コンタクト領域（第３の第２導電型半導体領域）６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。
【００３２】
具体的には、トレンチ７は、半導体基板１０のおもて面（ｐ型炭化珪素層３２の表面）から深さ方向にｐ型炭化珪素層３２（ｐ型ベース領域４）を貫通してｎ-型炭化珪素層３１に達する。深さ方向とは、半導体基板１０のおもて面から裏面へ向かう方向である。トレンチ７の内部には、トレンチ７の内壁に沿ってゲート絶縁膜８が設けられている。トレンチ７の内部に埋め込むようにゲート絶縁膜８上にゲート電極９が設けられ、ＭＯＳゲートが構成される。１つのトレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合うトレンチ７間の領域）と、で１つの単位セルが構成される。
【００３３】
ｎ-型炭化珪素層３１のソース側（ソース電極（第１電極）１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域（第２の第１導電型半導体領域）とする）３が設けられている。ｎ型電流拡散領域（第２の第１導電型半導体領域）３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、トレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。
【００３４】
ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、トレンチ７の底面よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に達する。ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｐ型炭化珪素層３２の、後述するｎ+型ソース領域５、ｐ++型コンタクト領域６および第３ｐ+型領域（第５の第２導電型半導体領域）２３以外の部分がｐ型ベース領域４である。すなわち、ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間に、ｎ-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。
【００３５】
ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域（第１，２の第２導電型半導体領域）２１，２２がそれぞれ選択的に設けられている。第１ｐ+型領域２１は、トレンチ７の底面を覆う。第１ｐ+型領域２１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。また、第１ｐ+型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。第２ｐ+型領域２２は、隣り合うトレンチ７間（メサ領域）に、第１ｐ+型領域２１と離して設けられ、かつｐ型ベース領域４に接する。
【００３６】
第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置にあればよく、第１，２ｐ+型領域２１，２２のドレイン側端部の深さ位置は設計条件に合わせて種々変更可能である。例えば、第１，２ｐ+型領域２１，２２のドレイン側端部は、トレンチ７の底面よりもドレイン側においてｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達していてもよいし、ｎ-型ドリフト領域２の内部で終端していてもよい。
【００３７】
このように、第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合をトレンチ７の底面よりもドレイン側に深い位置に形成することで、トレンチ７の底面に沿った部分でゲート絶縁膜８に高電界が印加されることを防止することができる。第２ｐ+型領域２２の、ｐ型ベース領域４とｎ型電流拡散領域３との界面における幅ｗ１は、例えば後述するｐ++型コンタクト領域６の、ｐ型ベース領域４とｎ型電流拡散領域３との界面における幅ｗ２以上であってもよい（０．０μｍ≦ｗ２≦ｗ１）。
【００３８】
ｐ型炭化珪素層３２の内部には、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、トレンチ７の側壁に達しており、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｎ+型ソース領域５のドレイン側端部は、ｐ型炭化珪素層３２の内部で終端している。ｐ++型コンタクト領域６は、深さ方向に第２ｐ+型領域２２に対向する。ｐ++型コンタクト領域６は、半導体基板１０のおもて面からｐ型炭化珪素層３２を深さ方向に貫通して第２ｐ+型領域２２に達していてもよい。ｐ++型コンタクト領域６のドレイン側端部は、第２ｐ+型領域２２の内部で終端していてもよい。
【００３９】
また、ｐ型炭化珪素層３２の内部には、トレンチ７の側壁付近に、トレンチ７の側壁から離して、第３ｐ+型領域２３が選択的に設けられている。第３ｐ+型領域２３を設けることで、ＭＯＳＦＥＴのオフ時にｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合からｎ型電流拡散領域３の内に広がる空乏層の伸びが抑制される。すなわち、第３ｐ+型領域２３は、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーすることを抑制する機能を有する。第３ｐ+型領域２３は、ｎ+型ソース領域５に接し、例えばトレンチ７の側壁に沿って延びる略矩形状の断面形状を有する。第３ｐ+型領域２３のソース側端部は、ｎ+型ソース領域５の内部で終端していてもよい。
【００４０】
第３ｐ+型領域２３のドレイン側端部は、ｐ型ベース領域４の内部で終端している。すなわち、第３ｐ+型領域２３のドレイン側端部は、ｐ型ベース領域４とｎ型電流拡散領域３との界面に達していない。第３ｐ+型領域２３のドレイン側端部がｐ型ベース領域４とｎ型電流拡散領域３との界面に達している、またはｐ型ベース領域４とｎ型電流拡散領域３との界面を越えてｎ型電流拡散領域３の内部で終端している場合、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）抵抗が大きくなるため、好ましくない。
【００４１】
一方、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ+型ソース領域５との界面からの深さｄ１が浅すぎる場合、後述するようにトレンチ７の側壁への斜めの方向からのイオン注入（以下、斜めイオン注入とする）により第３ｐ+型領域２３を形成することが困難となるため、好ましくない。すなわち、第３ｐ+型領域２３は、ｐ型ベース領域４（または、ｐ型ベース領域４およびｎ+型ソース領域５）のトレンチ７の側壁に沿った部分を挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。
【００４２】
また、第３ｐ+型領域２３は、第２ｐ+型領域２２と離して配置されている。第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂと、ｐ型ベース領域４の不純物濃度と、でＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーするか否かが決定される。すなわち、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーするか否かを決定する距離が、従来構造（図１２参照）の上記Ｂ’でなく、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂとなる。このため、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂを短くすることで、セルピッチを短縮することなく、短チャネル化によるパンチスルーを防止することができる。
【００４３】
第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂは、第１，２ｐ+型領域２１，２２の間の距離Ａ以下である（Ｂ／Ａ≦１．０）。その理由は、次の通りである。第１，２ｐ+型領域２１，２２の間の距離Ａと、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂと、のいずれか短い側で、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーするか否かが決定される。また、第１，２ｐ+型領域２１，２２の間の距離Ａを短くした場合、上述したように寄生抵抗が大きくなる。このため、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂを短くすることで、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーするか否かが決定されることが好ましいからである。
【００４４】
好ましくは、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂは、第１，２ｐ+型領域２１，２２の間の距離Ａの０．７倍以上であることがよい（０．７≦Ｂ／Ａ）。その理由は、ｐ型ベース領域４の不純物濃度を一般的なＭＯＳＦＥＴで設定される例えば８×１０16／ｃｍ3以上１．３×１０17／ｃｍ3以下程度としたときに、１６００Ｖ程度の高耐圧を実現可能であるからである（図２参照）。図２には、ｐ型ベース領域４の不純物濃度ごとに、Ｂ／Ａと耐圧との関係を示す。例えば、ｐ型ベース領域４の不純物濃度が８×１０16／ｃｍ3以上１．０×１０17／ｃｍ3以下程度である場合、Ｂ／Ａ＝０．７とすることで、１６００Ｖ以上程度の高耐圧を実現可能である。ｐ型ベース領域４の不純物濃度が１．３×１０17／ｃｍ3程度である場合、０．７≦Ｂ／Ａ≦１．０とすることで、１４００Ｖ以上程度の高耐圧を実現可能である。
【００４５】
第３ｐ+型領域２３からｐ++型コンタクト領域６までの最短距離が、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂよりも短い場合、第３ｐ+型領域２３からｐ++型コンタクト領域６までの最短距離と、ｐ型ベース領域４の不純物濃度と、でＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーするか否かが決定される。
【００４６】
ｐ型ベース領域４の、トレンチ７の側壁と第３ｐ+型領域２３との間の部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）４ａである。チャネル領域４ａの幅は、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１である。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ２は、チャネル長Ｌである。チャネル濃度は、チャネル領域４ａおよび第３ｐ+型領域２３の不純物濃度で決まる。
【００４７】
第３ｐ+型領域２３は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。第３ｐ+型領域２３を設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さｔ２（＝チャネル長Ｌ）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができる。
【００４８】
層間絶縁膜１１は、トレンチ７に埋め込まれたゲート電極９を覆うように基板おもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分でゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、これらの領域に電気的に接続されている。また、ソース電極１２は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。半導体基板１０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）には、ドレイン電極１３が設けられている。
【００４９】
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図３〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図３に示すように、ｎ+型ドレイン領域となるｎ+型出発基板１を用意する。次に、ｎ+型出発基板１のおもて面に、ｎ-型炭化珪素層３１をエピタキシャル成長させる。次に、図４に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、第１ｐ+型領域２１およびｐ+型領域（以下、ｐ+型部分領域とする）２２ａをそれぞれ選択的に形成する。このｐ+型部分領域２２ａは、第２ｐ+型領域２２の一部である。
【００５０】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、第２ｐ+型領域２２のドレイン側端部をｎ型電流拡散領域３の内部で終端させる場合には、ｎ型部分領域３ａの深さを第１ｐ+型領域２１およびｐ+型部分領域２２ａよりも深くし、第１ｐ+型領域２１およびｐ+型部分領域２２ａのドレイン側（ｎ+型出発基板１側）全体をｎ型部分領域３ａで覆う。ｎ-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域３ａと、第１ｐ+型領域２１およびｐ+型部分領域２２ａと、の形成順序を入れ替えてもよい。
【００５１】
次に、図５に示すように、ｎ-型炭化珪素層３１上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分（ｎ-型炭化珪素層３１の表面層）３１ａの、深さ方向にｐ+型部分領域２２ａに対向する部分に、ｐ+型部分領域２２ａに達する深さでｐ+型部分領域２２ｂを選択的に形成する。ｐ+型部分領域２２ｂの幅および不純物濃度は、例えばｐ+型部分領域２２ａと略同じである。ｐ+型部分領域２２ａ，２２ｂが深さ方向に連結されることで、第２ｐ+型領域２２が形成される。
【００５２】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型部分領域２２ｂとｎ型部分領域３ｂとの形成順序を入れ替えてもよい。次に、図６に示すように、ｎ-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ+型出発基板１上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
【００５３】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｐ型炭化珪素層３２の表面層にｎ+型ソース領域５に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ+型ソース領域５を深さ方向に貫通して第２ｐ+型領域２２に達するｐ++型コンタクト領域６を選択的に形成する。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。ｐ型炭化珪素層３２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。この製造プロセスで行うすべてのイオン注入および後述する斜めイオン注入には、レジスト膜をマスクとして用いてもよいし、酸化膜をマスクとして用いてもよい。
【００５４】
次に、図７に示すように、例えば熱酸化法または化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１０のおもて面（ｎ+型ソース領域５とｐ++型コンタクト領域６の表面）に酸化膜４１を形成する。次に、フォトリソグラフィおよびエッチングにより、この酸化膜を選択的に除去して、トレンチ７の形成領域に対応する部分を開口する。次に、酸化膜４１の残部をマスクとしてエッチングを行い、ｎ+型ソース領域５、ｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するトレンチ７を形成する。
【００５５】
次に、図８に示すように、酸化膜４１を除去した後、半導体基板１０のおもて面に対して所定の注入角度θ１で斜めの方向から、トレンチ７の一方の側壁にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（斜めイオン注入）４２する。これにより、トレンチ７の一方の側壁との所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に第３ｐ+型領域２３が選択的に形成される。次に、図９に示すように、半導体基板１０のおもて面に対して所定の注入角度θ２で斜めの方向から、トレンチ７の他方の側壁にアルミニウム等のｐ型不純物を斜めイオン注入４３する。これにより、トレンチ７の他方の側壁との所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に第３ｐ+型領域２３が選択的に形成される。
【００５６】
すなわち、これらの斜めイオン注入４２，４３により、トレンチ７の側壁に対して対称となる注入角度θ１，θ２でそれぞれトレンチ７の両側壁にｐ型不純物を注入する。トレンチ７の他方の側壁への斜めイオン注入４３の注入角度θ２以外の条件は、トレンチ７の一方の側壁への斜めイオン注入４２と同様である。斜めイオン注入４２，４３の加速エネルギーおよびドーズ量は、ｐ型不純物の通過領域であるチャネル領域４ａのトレンチ７の側壁表面付近のｐ型不純物濃度が例えば３．０×１０16／ｃｍ3程度となるように、かつ、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１と、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ+型ソース領域５との界面からドレイン側への所定深さｄ１と、第３ｐ+型領域２３の幅ｗ３と、に基づいて設定する。
【００５７】
斜めイオン注入４２，４３の注入角度θ１，θ２は、例えば、半導体基板１０のおもて面に対して３０度以上６０度以下程度であってもよい。斜めイオン注入４２，４３の加速エネルギーは、例えば１５０ｋｅＶ以上３５０ｋｅＶ以下程度であってもよい。斜めイオン注入４２，４３時、ｎ+型ソース領域５やｐ++型コンタクト領域６にもｐ型不純物がイオン注入されるが、ｎ+型ソース領域５およびｐ++型コンタクト領域６は高不純物濃度であり（例えばｎ+型ソース領域５の不純物濃度は１×１０19／ｃｍ3程度）、第３ｐ+型領域２３の不純物濃度はｎ+型ソース領域５およびｐ++型コンタクト領域６の不純物濃度よりも１桁以上低い。このため、斜めイオン注入４２，４３時に、ｎ+型ソース領域５やｐ++型コンタクト領域６にｐ型不純物がイオン注入されても、ＭＯＳＦＥＴ特性に悪影響しない。このように斜めイオン注入４２，４３により第３ｐ+型領域２３を形成することで、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１を安定して得ることができる。
【００５８】
次に、半導体基板１０のおもて面およびトレンチ７の内壁に沿って図示省略するカーボン（Ｃ）膜を形成する。次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。次に、カーボン膜を除去する。次に、トレンチ７の底面およびトレンチ７の開口部の角を丸めるための熱処理（アニール）を行う。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、コンタクトホール、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
【００５９】
以上、説明したように、実施の形態１によれば、ｐ型ベース領域の内部に、トレンチ側壁から離して、かつｐ型ベース領域とｎ+型ソース領域との界面からｎ型電流拡散領域に達しない深さで第３ｐ+型領域を設ける。これにより、第３ｐ+型領域から第２ｐ+型領域までの最短距離と、ｐ型ベース領域の不純物濃度と、でＭＯＳＦＥＴのオフ時にｎ+型ソース領域とｎ型電流拡散領域とがパンチスルーするか否かを決定することができる。このため、第３ｐ+型領域から第２ｐ+型領域までの最短距離を短くすることで、セルピッチを短縮することなく、短チャネル化によるパンチスルーを防止することができる。
【００６０】
また、実施の形態１によれば、第３ｐ+型領域から第２ｐ+型領域までの最短距離を短くすることで、短チャネル化によるパンチスルーを防止することができるため、ｐ型ベース領域を所定の不純物濃度とすることができ、オン抵抗の増大を防止することができる。また、実施の形態１によれば、第１，２ｐ+型領域の間の距離を短くする必要がないため、オン抵抗の増大を防止することができる。また、実施の形態１によれば、ｐ型ベース領域とｎ+型ソース領域との界面からｎ型電流拡散領域に達しない深さで第３ｐ+型領域を設けることで、オン抵抗の増大を防止することができる。
【００６１】
また、実施の形態１によれば、トレンチの側壁への斜めイオン注入によりｐ型ベース領域の内部に第３ｐ+型領域を形成することで、トレンチの側壁に対してセルフアラインに第３ｐ+型領域を形成することができる。したがって、トレンチの側壁と直交する方向に所定距離だけ離した位置に位置精度よく第３ｐ+型領域を形成することができる。
【００６２】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１０は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第３ｐ+型領域２３とｐ++型コンタクト領域６とを連結するように、第４ｐ+型領域（第６の第２導電型半導体領域）２４を設けた点である。
【００６３】
第４ｐ+型領域２４は、ｐ型ベース領域４の内部において第３ｐ+型領域２３とｐ++型コンタクト領域６との間にｎ+型ソース領域５に接して設けられ、第３ｐ+型領域２３およびｐ++型コンタクト領域６を連結する。第４ｐ+型領域２４は、例えばｐ型ベース領域４とｎ+型ソース領域５との界面に沿って延びる略矩形状の平面形状を有する。第４ｐ+型領域２４の不純物濃度は、例えば第３ｐ+型領域２３の不純物濃度と同じであってもよい。
【００６４】
第３ｐ+型領域２３とｐ++型コンタクト領域６とが第４ｐ+型領域２４を介して連結されていればよく、第４ｐ+型領域２４の、ｐ型ベース領域４とｎ+型ソース領域５との界面からの深さｄ２は設計条件に合わせて種々変更可能である。図１０には、第４ｐ+型領域２４の、ｐ型ベース領域４とｎ+型ソース領域５との界面からの深さｄ２が、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ+型ソース領域５との界面からの深さｄ１よりも浅い場合を示す。
【００６５】
第３ｐ+型領域２３とｐ++型コンタクト領域６とが第４ｐ+型領域２４により連結することで、第３ｐ+型領域２３からｐ++型コンタクト領域６までの最短距離が実質０μｍとなり、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂよりも短くなる。このため、第１，２ｐ+型領域２１，２２の間の距離Ａや、第３ｐ+型領域２３から第２ｐ+型領域２２までの最短距離Ｂの構造寸法に依らず、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域５とｎ型電流拡散領域３とがパンチスルーすることを抑制することができる。
【００６６】
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法に、第４ｐ+型領域２４を形成するためのイオン注入４５を追加すればよい。具体的には、まず、実施の形態１と同様に、半導体基板（半導体ウエハ）１０の作製から、第３ｐ+型領域２３の形成までの工程を順に行う（図３〜９参照）。次に、図１１に示すように、半導体基板１０のおもて面（ｎ+型ソース領域５とｐ++型コンタクト領域６の表面）に、第４ｐ+型領域２４の形成領域が開口したレジスト膜４４を形成する。
【００６７】
次に、レジスト膜４４をマスクとして、半導体基板１０のおもて面に対して垂直方向からｐ型不純物をイオン注入４５する。これにより、半導体基板１０のおもて面からｎ+型ソース領域５よりも深い位置に、ｎ+型ソース領域５、第３ｐ+型領域２３およびｐ++型コンタクト領域６に接する第４ｐ+型領域２４が形成される。第３ｐ+型領域２３と第４ｐ+型領域２４との形成順序を入れ替えてもよい。その後、実施の形態１と同様に、カーボン膜の形成以降の工程を順に行うことで、図１０に示すＭＯＳＦＥＴが完成する。
【００６８】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第３ｐ+型領域とｐ++型コンタクト領域とを第４ｐ+型領域を介して連結することで、第１〜３ｐ+型領域の配置や寸法に依らず、ＭＯＳＦＥＴのオフ時にｎ+型ソース領域とｎ型電流拡散領域とがパンチスルーすることを抑制することができる。
【００６９】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、半導体基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により半導体基板に形成してもよい。
【００７０】
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に適用可能である。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００７１】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。
【符号の説明】
【００７２】
１  ｎ+型出発基板
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
３ａ，３ｂ  ｎ型部分領域
４  ｐ型ベース領域
４ａ  チャネル領域
５  ｎ+型ソース領域
６  ｐ++型コンタクト領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  半導体基板
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
２１  第１ｐ+型領域
２２  第２ｐ+型領域
２２ａ，２２ｂ  ｐ+型部分領域
２３  第３ｐ+型領域
２４  第４ｐ+型領域
３１  ｎ-型炭化珪素層
３１ａ  ｎ-型炭化珪素層の厚さを増した部分
３２  ｐ型炭化珪素層
４１  酸化膜
４２，４３  斜めイオン注入
４４  レジスト膜
４５  イオン注入
Ａ  第１，２ｐ+型領域の間の距離
Ｂ  第３ｐ+型領域から第２ｐ+型領域までの最短距離
ｄ１  第３ｐ+型領域の、ｐ型ベース領域とｎ+型ソース領域との界面からの深さ
ｄ２  第４ｐ+型領域の、ｐ型ベース領域とｎ+型ソース領域との界面からの深さ
Ｌ  チャネル長
ｔ１  第３ｐ+型領域からトレンチの側壁までの距離
ｔ２  チャネル領域の厚さ
ｗ１  第２ｐ+型領域の、ｐ型ベース領域とｎ型電流拡散領域との界面における幅
ｗ２  ｐ++型コンタクト領域の、ｐ型ベース領域とｎ型電流拡散領域との界面における幅
ｗ３  第３ｐ+型領域の幅
θ１，θ２  斜めイオン注入の注入角度
【図１】
2019050240.tif 000003
【図２】
2019050240.tif 000004
【図３】
2019050240.tif 000005
【図４】
2019050240.tif 000006
【図５】
2019050240.tif 000007
【図６】
2019050240.tif 000008
【図７】
2019050240.tif 000009
【図８】
2019050240.tif 000010
【図９】
2019050240.tif 000011
【図１０】
2019050240.tif 000012
【図１１】
2019050240.tif 000013
【図１２】
2019050240.tif 000014