(57)【要約】      （修正有）【課題】半導体デバイスの絶縁破壊電圧を低下させることなく本体領域のオン抵抗を低減させる。【解決手段】能動半導体デバイス内に電荷平衡領域を形成する方法は、半導体デバイスの基板の上面に第１導電型の材料を含むエピタキシャル領域を形成する。エピタキシャル領域は、第１電荷型の自由電荷キャリアを含み、少なくとも部分的にエピタキシャル領域を貫いて複数の凹型特徴部を形成する。原子層堆積を用いて凹型特徴部の底部および側壁の少なくとも一方の上に第２導電型の材料を含む膜を堆積する。第２導電型の材料は、それに関連する第２電荷型の正味静電荷を有する。第２電荷型は、第１電荷型と極性が反対であり、エピタキシャル領域内の自由電荷キャリアの少なくとも一部が堆積された膜に向かって移動し、それにより凹型特徴部に近接したエピタキシャル領域内で電荷平衡領域を形成するように熱処理を行う。電荷平衡領域が凹型特徴部の輪郭をたどる。【選択図】図６
2019024094.tif 000002
【特許請求の範囲】
【請求項１】
能動半導体デバイス内に電荷平衡領域を形成する方法であって、
前記半導体デバイスの基板の上面に第１導電型の材料を含むエピタキシャル領域を形成するステップであって、前記エピタキシャル領域は第１電荷型の自由電荷キャリアを含むものと、
少なくとも部分的に前記エピタキシャル領域を貫いて複数の凹型特徴部を形成するステップと、
原子層堆積を用いて前記凹型特徴部の底部および側壁の少なくとも一方の上に第２導電型の材料を含む膜を堆積するステップであって、前記第２導電型の前記材料はそれに関連する第２電荷型の正味静電荷を有し、前記第２電荷型は前記第１電荷型と極性が反対であるものと、
前記エピタキシャル領域内の前記自由電荷キャリアの少なくとも一部が堆積された前記膜に向かって移動し、それにより前記凹型特徴部に近接した前記エピタキシャル領域内で前記電荷平衡領域を形成するように熱処理を行うステップであって、前記電荷平衡領域が前記凹型特徴部の輪郭をたどるものと、を含む方法。
【請求項２】
前記凹型特徴部の底部および側壁の少なくとも一方の上に堆積された前記膜は金属酸化物を含む、請求項１に記載の方法。
【請求項３】
前記金属酸化物が酸化アルミニウム（Ａｌ２Ｏ３）を含む、請求項２に記載の方法。
【請求項４】
前記複数の凹型特徴部の少なくともサブセットの各々は、その幅よりも少なくとも約２倍大きい前記エピタキシャル領域を貫く深さを有するように形成される、請求項１に記載の方法。
【請求項５】
前記能動半導体デバイスは、電界効果トランジスタ、ショットキーダイオード、ユニポーラダイオード、バイポーラトランジスタ、バイポーラダイオードおよび絶縁ゲートバイポーラトランジスタのうちの少なくとも１つを含み、そして、前記電荷平衡領域は、電界効果トランジスタ、ショットキーダイオード、ユニポーラダイオード、バイポーラトランジスタ、バイポーラダイオードおよび絶縁ゲートバイポーラトランジスタの少なくとも１つの中にドリフト領域を形成する、請求項１に記載の方法。
【請求項６】
前記複数の凹型特徴部の少なくともサブセットの各々は、前記基板の面に対して実質的に垂直の方向に少なくとも部分的に前記エピタキシャル領域を貫いて形成される、請求項１に記載の方法。
【請求項７】
前記複数の凹型特徴部の少なくともサブセットの各々は、少なくとも部分的に充填されていないままである、請求項１に記載の方法。
【請求項８】
前記複数の凹型特徴部の少なくともサブセットの各々を形成することは、前記エピタキシャル領域内にトレンチ、ウェルおよび階段状構造の少なくとも１つを形成することを含む、請求項１に記載の方法。
【請求項９】
前記半導体デバイス内の前記凹型特徴部の深さを制御することによって前記電荷平衡領域の衝撃イオン化を制御するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
熱処理を行うことは、急速熱処理を行うことを含む、請求項１に記載の方法。
【請求項１１】
前記複数の凹型特徴部の少なくともサブセットを形成することは、反応性イオンエッチングを用いて前記複数の凹型特徴部の少なくともサブセットを形成することを含む、請求項１に記載の方法。
【請求項１２】
前記凹型特徴部に近接した堆積された前記膜に向かって移動した前記自由電荷キャリアから形成される前記第１導電型の領域が堆積された前記膜と交互配置されて前記エピタキシャル領域の少なくとも一部にわたって前記第１導電型および前記第２導電型の交互の領域を作り出すように、前記複数の凹型特徴部間の間隔を制御するステップをさらに含む、請求項１に記載の方法。
【請求項１３】
隣接する前記凹型特徴部間のピッチは約１０ミクロン未満である、請求項１２に記載の方法。
【請求項１４】
前記凹型特徴部の少なくとも側壁上に前記第２導電型の材料を含む前記膜を堆積することは、前記複数の凹型特徴部の少なくともサブセットの少なくとも側壁上に形成された絶縁層上に前記膜を堆積することを含む、請求項１に記載の方法。
【請求項１５】
前記凹型特徴部の少なくとも側壁上に前記第２導電型の材料を含む前記膜を堆積することは：
前記複数の凹型特徴部の少なくともサブセットの少なくとも側壁上に形成された酸化物層を除去することと、
前記複数の凹型特徴部の少なくともサブセットの少なくとも側壁上に直接前記膜を堆積させることを含む、請求項１に記載の方法。
【請求項１６】
前記凹型特徴部の底部および側壁上に絶縁層を形成するステップであって、前記第２導電型の材料を含む前記膜が前記凹型特徴部の前記底部および側壁上の前記絶縁層の少なくとも一部に堆積されるものと、をさらに含む、請求項１に記載の方法。
【請求項１７】
半導体デバイスであって、
基板と、
前記基板の上面に形成され、第１の電荷型の自由電荷キャリアを含むエピタキシャル領域と、
少なくとも部分的に前記エピタキシャル領域を貫いて形成された複数の凹型特徴部と、
原子層堆積を用いてその上に堆積される、前記複数の凹型特徴部の少なくともサブセットの各々の底部および側壁の一方と、
第１の電荷型と極性が反対である、第２の電荷型の正味静電荷を有する材料を含む膜と、
前記エピタキシャル領域内に形成された電荷平衡領域であって、前記半導体デバイスの熱処理の間、前記電荷平衡領域は堆積された前記膜に向かって前記エピタキシャル領域から移動する自由電荷キャリアの少なくとも一部を含み、前記電荷平衡領域は前記凹型特徴部の輪郭をたどるものと、を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電気および電子回路に関し、より詳細には、半導体デバイスおよびその製造に関する。
【背景技術】
【０００２】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、およびダイオードを含むがこれらに限定されない半導体デバイスは、このようなデバイスを使用することができるさまざまなアプリケーションとして、当該技術分野において周知である。半導体デバイスが使用される例示的な用途には、通信システム（例えば、無線周波数（ＲＦ）およびマイクロ波）、自動車用エレクトロニクス、電源、高電圧モータなどが含まれる。単純な見解として、半導体デバイスは、通常は単一導電型で形成された本体領域と、本体の少なくとも一部にわたって空乏領域（空乏層とも呼ばれる）を形成する手段とを含む。空乏層は、ゲートまたは他の制御端子とデバイスの本体との間に、正の電圧VＧＢを印加することによって形成することができる。このゲート−本体電圧は、半導体とゲート絶縁体との間の界面（interface）から正に帯電した正孔を押し出し、それにより固定の負に帯電したアクセプタイオンのキャリアフリー領域を露出させる。印加されたゲート−本体電圧が十分に高い場合、デバイスに電流を流すために、高濃度の負電荷キャリアが、ゲート絶縁体／半導体界面近傍の浅い層に位置する反転層に形成される。
【０００３】
本体領域の少なくとも一部（例えば、ドレイン領域）は、デバイスがＯＮモードで動作するときに、半導体デバイス内の電界効果に少なくとも部分的に起因して電荷キャリアを転送するためのドリフト領域として動作することができる。一方、デバイスがＯＦＦモードにあるとき、このドリフト領域は効果的に空乏領域となり、そこに印加される電界強度を低下させ、その結果デバイスの絶縁破壊電圧（breakdown voltage）を上昇させる。ドリフト領域は、高いブロッキング電圧をサポートするように設計されている。
【０００４】
半導体デバイス、特にパワー半導体デバイスの性能を特徴づけるためにしばしば使用される２つの重要な電気的パラメータは、絶縁破壊電圧およびオン抵抗とも呼ばれるオン状態抵抗（on-state resistance）である。絶縁破壊電圧ＶＢＤは、最終的にデバイスを損傷させることになる接合部を流れる電流の指数関数的増加を生じさせることなく、印加できる最大の逆電圧をしばしば定義する（例えば、ダイオード、トランジスタなどにおける）ＰＮ接合のパラメータである。電界効果トランジスタ（ＦＥＴ）のオン状態抵抗ＲＤＳｏｎは、一般に、デバイスが十分に導通（すなわち、「オン」）状態にあるときのデバイスの内部抵抗を指す。
【０００５】
限定されるものではないが、電力用途のような特定の用途では、トランジスタデバイスの絶縁破壊電圧をできるだけ高くし、オン状態抵抗をできるだけ低くすることが一般的に望ましい。しかし、例えばより厚く低ドープのドリフト領域を組み込むことによって絶縁破壊電圧定格（breakdown voltage rating）を高くすることは、より高いオン状態抵抗を引き起こしてしまうので、絶縁破壊電圧およびオン状態抵抗は従来の半導体デバイスの相互排他的な特性（mutually exclusive properties）である。反対に、ドリフト領域のドーピング密度を増加させてオン状態抵抗を減少させると、デバイス内の絶縁破壊電圧が低下させてしまうので望ましくない。
【０００６】
オン抵抗を大幅に増加させることなくデバイス内の絶縁破壊電圧を上げるための技術に関する文献によく記載されている一般的な方法は、一般にスーパージャンクション構造または電荷平衡構造（charge balanced structure）とも呼ばれる電荷平衡領域を含むように、半導体デバイスのドリフト領域を設計することを含んでいる。電荷平衡半導体デバイスにおけるドリフト領域は、空乏領域を２次元に拡張することによって高められる（enhanced）。しかしながら、電荷平衡構造を製造するための従来の方法は、それに関連する実質的な欠点を有している。
【発明の概要】
【０００７】
本発明の１つの実施形態によれば、半導体デバイス内に電荷平衡領域を形成する方法は：前記半導体デバイスの基板の上面に第１導電型の材料を含むエピタキシャル領域を形成するステップと；
少なくとも部分的に前記エピタキシャル領域を貫いて複数の凹型特徴部を形成するステップと；原子層堆積を用いて前記凹型特徴部の少なくとも側壁上に第２導電型の材料を含む膜を堆積するステップと；前記凹型特徴部の側壁の各々の上に堆積された前記膜の少なくとも一部が、前記凹型特徴部の輪郭をたどる前記エピタキシャル層内で前記第２導電型の領域を形成するように熱処理を行うステップと、を含む。
【０００８】
本発明の別の実施形態によれば、半導体デバイス内に電荷平衡領域を形成する方法は：前記半導体デバイスの基板の上面に第１導電型の材料を含むエピタキシャル領域を形成するステップと；少なくとも部分的に前記エピタキシャル領域を貫いて複数の凹型特徴部を形成するステップと；原子層堆積を用いて前記凹型特徴部の少なくとも側壁上に第２導電型の材料を含む膜を堆積するステップであって、前記第２導電型の前記材料はそれに関連する第２電荷型の正味静電荷を有するものと；前記エピタキシャル層内の前記自由電荷キャリアの少なくとも一部が前記堆積膜に向かって移動し、それにより前記凹型特徴部に近接した前記エピタキシャル層内で前記電荷平衡領域を形成するように熱処理を行うステップであって、前記電荷平衡領域が前記凹型特徴部の輪郭をたどるものと、を含む。
【０００９】
本発明のさらに別の実施形態によれば、半導体デバイスは、基板と、前記基板の表面に形成された第１導電型のエピタキシャル領域と、少なくとも部分的に前記エピタキシャル領域を貫いて形成された複数の凹型特徴部とを含む。前記凹型特徴部の少なくとも側壁が、原子層堆積を使用して側壁上に堆積された第２導電型の材料を含む膜を有する。前記半導体デバイスはさらに、前記凹型特徴部に近接した前記エピタキシャル層内に形成された電荷平衡領域を含む。前記電荷平衡領域は、前記凹型特徴部の少なくとも側壁上に堆積された前記膜の少なくとも一部を含み、前記電荷平衡領域は前記凹型特徴部の輪郭をたどる。
【００１０】
本発明の付加的なおよび／または他の実施形態は、添付の図面と関連して理解されるべき、請求項を含む以下の詳細な説明において説明される。
【図面の簡単な説明】
【００１１】
以下の図面は、それらに限定されない例としてのみ提示され、同様の参照番号（それが使用される場合）は幾つかの図面を通して対応する要素を示す。
【００１２】
【図１】例示的なスーパージャンクション構造におけるドリフト層の少なくとも一部を概念的に示す平面図である。
【図２】多重エピタキシャル（すなわち多重エピ（multi-epi））注入方法論（methodology）を使用して形成された従来のスーパージャンクション構造の少なくとも一部を示す断面図である。
【図３】トレンチ補充方法論を使用して形成された従来のスーパージャンクション構造の少なくとも一部を示す断面図である。
【図４】本発明の一実施形態による、半導体デバイスにおける電荷平衡を生成するための例示的な構造の少なくとも一部を示す断面図である。
【図５】本発明の別の実施形態による、半導体デバイスにおける電荷平衡を生成するための例示的な構造の少なくとも一部を示す断面図である。
【図６】本発明の実施形態による、能動半導体デバイス内に電荷平衡領域を形成する例示的な方法の少なくとも一部を示すフロー図である。
【００１３】
ここに記載された図面は、説明的な目的のみのため提示されていることを理解されたい。さらに、商業的に実現可能な実施形態において有用または必要な、一般的であるが十分に理解されている要素および／または特徴は示されていない。これは、説明された実施形態の妨げにならない程度の見方（view）を容易にするためである。
【発明を実施するための形態】
【００１４】
本発明の実施形態は、ここでは、半導体デバイス内の電荷平衡領域の形成に原子層堆積（ＡＬＤ）を利用する例示的な半導体製造方法およびデバイスとの関連で説明される。具体的には、１つまたはそれ以上の実施形態では、デバイスの本体領域に凹型特徴部（recessed features）が形成され、凹型特徴部の１つまたは複数の露出面（たとえば、側壁および底壁）がＡＬＤを用いて等角に（conformally）膜で被覆される。この膜は、エピタキシャル領域の導電型とは反対の導電型の材料を含む。熱処理の間、１つまたはそれ以上の実施形態によれば、凹型特徴部の表面上に堆積された膜の少なくとも一部は、凹型特徴部からエピタキシャル領域に外方拡散（out-diffuses）し、デバイス内に凹型特徴部の輪郭をたどる電荷平衡領域を形成する。１つまたはそれ以上の実施形態による凹型特徴部の高アスペクト比のために、低減されたピッチ（すなわち、隣接する凹型特徴部間の間隔）を有する凹型特徴部を形成することができ、それによりＰおよびＮ領域のドーピング密度を増加させることを可能にし、よってデバイスの絶縁破壊電圧を低下させることなく本体領域のオン抵抗を低減させる。
【００１５】
本発明の実施形態は、これらのまたは任意の他の特定の半導体製造方法および／または半導体デバイスに限定されないことを理解すべきである。むしろ、本発明の実施形態は、半導体デバイス内に電荷平衡領域を有益に生成する技術に、より広く適用可能である。また、本発明の実施形態は縦型（vertical）パワー半導体デバイスに限定されず、それどころか、例えば、他のパワーデバイス、プレーナゲートデバイス、横型（lateral）パワーデバイス、Ｎチャネルデバイス、Ｐチャネルデバイス、横型半導体デバイス、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴｓ）、ダイオード、バイポーラ接合トランジスタ（ＢＪＴｓ）、エンハンスメントモードデバイス、デプレションモードデバイスなどにも適用可能であることを理解すべきである。同様に、ここで記載の技術は、Ｎ型基板材料および／またはＰ型基板材料のいずれかを有するデバイスに適用可能である。したがって、本発明の範囲内に示された例示的な実施形態に対して多くの変更が可能であることは、本願明細書の教示を考慮すると当業者には明らかになるであろう。すなわち、ここに示され記載された実施形態に関する制限は意図されておらず、または推論されるべきではない。
【００１６】
様々な半導体製造技術が、オン抵抗を大幅に増加させることなく、トランジスタデバイス内の絶縁破壊電圧を向上させる試みにおいて用いられている。デバイスの絶縁破壊電圧を高めるための例示的な技術には、主にコストのために商業的にできなくさせられている半導体プロセスにおける普通でない（exotic）材料（例えば、炭化ケイ素（silicon carbide）および窒化ガリウム（gallium nitride））の使用およびスーパージャンクション構造の使用が含まれる。その開示が本願明細書に参考として組み込まれるDavid Coeの米国特許第４、７５４、３１０号に基づきインフィニオン・テクノロジーズ（Infineon Technologies）社によって開発されたスーパージャンクション構造は、高電圧トランジスタデバイスを商業的に製造する１つの方法である。
【００１７】
１つの態様では、スーパージャンクションの概念は、エピタキシャル成長ステップの間のＰ型材料のその後のイオン注入で成長した複数のＮ型ドープエピタキシャル層を使用して、Ｎ型およびＰ型材料の交互のカラム（alternating columns）を形成することを含む。図１Ａは、２次元の場（field）をもたらすＮ型およびＰ型材料の古典的な交互のカラムを示している。電荷平衡領域を製造する一般的な方法では、多重エピタキシャル層の成長に続いて、Ｎ型とＰ型の材料の交互のカラムを形成するためのイオン注入（一般に多層エピタキシャル成長、または多重エピ注入方法）が行われる。具体的には、図１Ａを参照すると、その上面図は例示的なスーパージャンクション構造におけるドリフト層１００の少なくとも一部を示す。ドリフト層１００は、複数で交互のＮ型ピラー１０４およびＰ型ピラー１０６を有するように形成される。Ｎ層１０４およびＰ層１０６の高アスペクト比の領域を交互に配置することによって、空乏化（depletion）によりこれらの領域に形成される空間電荷（space charge）は実質的に平衡し、そしてアバランシェ降伏（avalanche breakdown）の臨界値を超えない。従来のＮ型真性（intrinsic）ドリフト層１０２と比較すると、従来のドリフト層とスーパージャンクションドリフト層１００の両方は十分に空乏化しているため、スーパージャンクションドリフト層は真性領域１０８のように巨視的に（macroscopically）挙動する。この有効な真性領域１０８では、電界Ｅは実質的に一定なので、絶縁破壊電圧は、ドリフト層（すなわち、ＢＶ＝Ｅ・Ｌ）の電場時間長Ｌに比例する。オン抵抗はドリフト層の長さＬに比例するので、オン抵抗は絶縁破壊電圧（すなわち、ＲＯＮ〜ＢＶ）に比例することになる。
【００１８】
図１Ｂは、スーパージャンクションドリフト層１００における電界分布を概念的に示している。図１Ｂに示すように、各垂直ＰＮ接合部（隣接するＮ型ピラー１０４とＰ型ピラー１０６との間）は、空乏化領域内において増加する電位の方向に対して横方向の電界を生成する。電荷および電界はガウスの法則（Gauss’s Law）に従わなければならないことを理解されたい。よって、次の式が成立する。
2019024094.tif 000003
【００１９】
ここで、
2019024094.tif 000004
は電界Ｅｘの発散（divergence）であり、Ｅｘ、ＥｙおよびＥｚは電界のそれぞれｘ、ｙおよびｚ成分であり、ｑは点電荷であり、
2019024094.tif 000005
シリコンの電気定数であり、ＮＤはドナーキャリアの数であり、そしてＮＡはアクセプタキャリアの数である。横方向電界の傾き（slope）の値に応じて、垂直電界の傾きが増加または減少可能であり、それによってデバイスがサポートできる電位を変化させる。絶縁破壊電圧と電荷との強い結合は、Ｎ領域１０４およびＰ領域１０６のそれぞれの幾何学的配置によって生成された横方向電界が存在するために破壊される。
【００２０】
図２は、従来のスーパージャンクションデバイス２００の少なくとも一部を示す断面図である。スーパージャンクションデバイス２００は、エピタキシャル成長ステップの間にホウ素（boron）イオンを注入することにより、多重Ｎ型エピタキシャル層を使用して製造され、交互のＰ型のカラム２０２と、Ｐ型のカラムの間のＮ型の領域２０４とを形成する。注目すべきは、プロセスのアーチファクト（artifact）であるカラム２０２の側壁上のスカロップの特徴（scallop features）である。Ｐ型カラム２０２は、それらに関連する横方向の幅ＷＰ−Ｃｏｌｕｍｎを有する。同様に、Ｎ型領域２０４は、それらに関連する横方向の幅ｘｎを有する。図２において、ｔｅｐｉは垂直方向におけるＮ型エピタキシャル層２０６の厚さを示し、ｔｂｕｆｆｅｒはスーパージャンクションデバイス２００におけるバッファ層２０８の垂直方向の厚さを示す。バッファ層２０８は、カラムの底部と基板との間の電気的絶縁を提供するように機能する。
【００２１】
注入されたホウ素の外方拡散の結果、Ｐ型カラム２０２の有効幅は、スーパージャンクションデバイス２００の最小ピッチ（すなわち、同じ導電型の隣接するカラム間の中心間の間隔）に実質的な制限を課すｘｐまで増加し、それによりスケーリング（scaling）を防止する。この増加したピッチは、望ましくないことに、デバイスのオン抵抗を増加させる。さらに付加的な欠点として、デバイス２００を形成するために使用される多重エピ注入方法においては、非常に長い処理時間と、それに含まれる多くの製造ステップに起因する高コストに苦労することになり、それにより大量の製造上の課題を生じさせる。
【００２２】
電荷平衡領域を製造する別の方法を図３に示す。この方法は、半導体デバイス３００のＮ型ドリフト領域３０４に深いトレンチ（trenches）３０２を形成し、続いて、一般にトレンチリフィル製造方法と呼ばれるＰ型シリコンによるトレンチリフィル（trench refill）を行うことを含む。図３で注目すべきは、トレンチ３０２のテーパ状の側壁（tapered sidewalls）であり、許容されるトレンチリフィルに必要なものである。この側壁が先細りになることで、密度に影響を及ぼす隣接トレンチ間の間隔が増大する。さらに、この方法は、図２に示すデバイス２００を形成するために使用される多重エピ注入法と比較して必要な製造ステップの数を減少させるが、トレンチリフィル方法はトレンチリフィル処理自体に内在する他の要因の中でも隙間形成（void formation）およびスリップ転位（slip dislocations）に起因する欠陥率が高いという欠点を有する。
【００２３】
種々の半導体製造技術が、電荷平衡領域を開発するために使用されてきたが、長い製造時間に伴う高コストやそれぞれの処理方法に伴う欠陥率が高いことに苦労してきた。例えば、先に説明したように、図２および図３に示す多重エピ注入およびトレンチリフィル製造方法の両者では、処理装置およびそれに関連する方法論（methodologies）の固有の限界（limitations）に少なくとも部分的に起因して、密度がほとんどまたは全く改善されない。したがって、コストおよびスーパージャンクションデバイスの性能を向上させる、より高密度の構造（例えば、深い、狭い、高アスペクト比のトレンチ）への拡張を続けることができる製造方法を提供する必要がある。さらに以下で詳細に説明するように、本発明の実施形態は、従来のデバイスおよび／または製造方法論に存在する欠陥を有利に解決する。
【００２４】
図４は、本発明の一実施形態における、能動半導体デバイス（例えば、ＭＯＳＦＥＴ、ダイオード、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）内に電荷平衡領域を作成するための例示的な構造４００の少なくとも一部を示す断面図である。デバイスに形成された電荷平衡領域はゼロ正味の電荷（zero net charge）を有する必要がないことを理解されたい。むしろ、１つまたはそれ以上の実施形態によれば、電荷平衡領域の正味の電荷を所定の値に設定することができる。すなわち、電荷平衡領域は、所定量の電荷不均衡（charge imbalance）を示すように構成されてもよい。構造４００は、（１）トレンチまたはウェル形成段階（trench or well formation phase）、（２）膜堆積段階（film deposition phase）、および（３）熱処理段階（thermal processing phase）の３つの例示的な処理段階の進展（evolution）を含むものとして示されている。これらの段階の各々について、以下にさらに詳細に説明する。
【００２５】
図４に示すように、構造４００は、この実施形態ではＮ型である第１導電型の基板４０２と、基板の少なくとも一部に形成された第１導電型のエピタキシャル層４０４とを含む。エピタキシャル層４０４は、本実施形態ではＮ型の導電型（基板４０２と同様）で形成されているが、Ｐ型エピタキシャル層を代替的に使用することもできる。
【００２６】
構造４００は、第１の段階において、エピタキシャル層４０４を少なくとも部分的に貫いて形成された、この実施形態では深いトレンチ４０６として示された複数の凹型特徴部（recessed features）を含む。トレンチ４０６は、エピタキシャル層４０４の上面から延び、基板４０２の面（plane）に対して実質的に垂直な方向（すなわち、垂直方向の次元）でエピタキシャル層を貫いて連続する。トレンチ４０６は、ピッチ（pitch）と呼ばれる隣接トレンチ間の間隔を比較的狭く（例えば、約１μｍ（ミクロン））して、所望のアスペクト比（例えば、約１００：１）を達成するように構成された反応性イオンエッチング（ＲＩＥ）または別の処理を使用して形成されてもよく、より狭いピッチは有利にはデバイスのサイズを減少させ、そして／またはより高密度の回路をデバイスにおいて製造することを可能にする。より狭いピッチは、デバイスのサイズを有益に減少させ、そして／またはデバイスにおいてより高密度の回路を製造することを可能にする。
【００２７】
本発明の１つまたはそれ以上の実施形態によれば、トレンチ４０６は約１μｍの隣接トレンチ間の間隔（すなわちピッチ）を有するＲＩＥ処理を用いて形成されるが、本発明の実施形態は特定の間隔に限定されない。本発明の実施形態はトレンチ４０６の特定の深さまたは幅に限定されないが、６００ボルト絶縁破壊電圧定格を有する例示的なデバイスの場合、トレンチ４０６は約３０μｍ以上の深さおよび約１μｍ以下の幅を持つように構成される。さらに、本発明の実施形態は、構造４００に形成された特定の数のトレンチ４０６に限定されるものではないことを理解されたい。
【００２８】
第２の製造段階では、材料は、トレンチ４０６の少なくともサブセット（subset）の底部および／または側壁に堆積される。特にアスペクト比が所定値よりも大きい場合、欠陥（例えば、ボイド、ピンホール、クラックなど）の影響を受け易い標準的なトレンチリフィル処理を使用するのではなく、本発明の実施形態はトレンチ４０６の少なくともサブセットの各々の底部および／または側壁上に材料（例えば、誘電体膜）を堆積させるために原子層堆積（ＡＬＤ）を利用する。例えば化学蒸着（ＣＶＤ）を利用する標準的なトレンチリフィル処理では、トレンチの深さが増すので、トレンチの側壁および底部に材料を堆積させることは、実現不可能でないとしても、極めて困難になる。ＡＬＤは、様々な基板材料上に比較的低温（例えば、周囲温度約４００℃）を用いて、一度に単一原子層の多様な材料群を堆積させる方法である。このアプローチは、半導体デバイス内に電荷平衡領域を形成するための幾つかの重要な利点を提供し、それらのいくつかは以下で説明される。
【００２９】
ＡＬＤは、一連の自己制限的表面反応を用いて、オングストローム（Å）または単層レベルで正確な厚さ制御を達成することができる。ほとんどのＡＬＤ処理は、２つの表面反応が起こり、２成分化合物膜を堆積させる２成分反応シーケンス（binary reaction sequences）に基づいている。有限個数の表面部位しかないので、反応は有限数の表面種（surface species）を堆積させることができるだけである。２つの表面反応の各々が自己制限的（self-limiting）であると仮定すると、原子レベル制御で薄膜を堆積させるために２つの反応は連続的方法で実施されてもよい。ＡＬＤの自己制限的性質は、優れたステップ適用範囲（step coverage）をもたらし、トレンチ４０６の底部および側壁のような高アスペクト比構造上で十分に等角（conformal）である。さらにＡＬＤ処理は、温度に敏感な他の半導体製造ステップに影響を与えることなく、標準的な半導体製造処理と一体化することができる。
【００３０】
より詳細には、一旦深いトレンチ４０６が形成されると、この実施形態ではＰ型導電型の第２導電型の素子を含む膜４０８をトレンチの少なくともサブセットの各々の底部および／または側壁に堆積させるためにＡＬＤステップが使用される。ＡＬＤを使用してトレンチ４０６の底部および／または側壁に直接膜４０８を堆積させる前に、例えばトレンチ表面を酸素を含む環境へ露出させることにより生じるトレンチ表面（例えば、底部および側壁）上の自然酸化物を除去するため、エッチングステップ（例えば、フッ化水素（ＨＦ）またはフッ化水素酸エッチング）を実行してもよい。１つまたはそれ以上の実施形態では、堆積膜４０８は、限定されないが、金属酸化物（例えば、三酸化ホウ素（Ｂ２Ｏ３））などの誘電材料である。ＡＬＤと共に使用する場合、高アスペクト比のトレンチが使用される場合であっても、金属酸化物はトレンチ４０６の底部および側壁に堆積できる。構造４００において定められた電荷平衡を達成するための他の適切な材料を同様に使用してもよいことを理解されたい。
【００３１】
第３の製造段階では、例えば約９００℃の温度で約１分間の急速熱処理（ＲＴＰ）を用いて、トレンチ４０６の底部および側壁に堆積された、膜４０８中のドーパント（例えば、ホウ素がドープされた金属酸化物膜の場合にはホウ素）を分離し（disassociate）、そして拡散（すなわち、外方拡散）によってエピタキシャル層４０４内にドーパントを駆動する。具体的には、ＲＴＰの間、上昇した温度により、トレンチ４０６の底部および／または側壁上の堆積膜４０８中のドーパントが、トレンチに近接してトレンチからエピタキシャル層４０４内に局所的に外方拡散する。熱処理の結果、ドーパントは、トレンチ４０６に近接したエピタキシャル層４０４内に第２導電型（この例示的な実施形態ではＰ型導電型）のドープ領域４１０を形成する。
ドープ領域４１０は、エピタキシャル層４０４内のトレンチ４０６の輪郭をたどることになる。このようにして、トレンチ４０６間のエピタキシャル領域４０４と共に、ドープ領域４１０は、デバイス内に電荷平衡領域を形成するＰ型およびＮ型の交互のカラムを形成する。各トレンチ４０６を取り囲むドープ領域４１０を形成するための機構は、高度に制御可能な拡散に主に依存するので、電荷平衡領域を製造するための市販のプロセスと比較して、構造４００においてより正確な電荷平衡度を達成することができる。
【００３２】
熱処理の後、トレンチの構造的完全性を提供するのに適した本質的に任意の材料、例えば酸化物（二酸化ケイ素）、を用いたトレンチ充填（trench fill）処理またはその代替的充填ステップを使用するなどして、トレンチ４０６は任意に充填される。標準的な電荷平衡構造とは異なり、トレンチを充填する材料は、Ｐ型およびＮ型の導電型の交互のカラムを提供するためには使用されない。むしろ、本発明の実施形態によれば、トレンチ４０６は単に、厳密な材料レベルの堆積、およびトレンチの底部および側壁に堆積されたドーパント材料（例えば、ホウ素）の外方拡散の促進を容易にする機構として使用される。その結果、ボイドフリー（void-free）または欠陥フリー（defect-free）の方法でトレンチが充填されることは重要ではない。すなわち、歩留まりはトレンチ充填ステップ（それが使用されるとき）における欠陥の数によって影響されない。
【００３３】
図５は、本発明の別の実施形態による、半導体デバイスにおいて電荷平衡領域を生成するための例示的な構造５００の少なくとも一部を示す断面図である。構造５００は、図４に示す例示的な構造４００としての第１および第２の製造段階に関して類似するが、電荷平衡領域を形成するための機構が異なる。具体的には、１つまたはそれ以上の実施形態によれば、トレンチ４０６の底部および側壁には、そこに形成された例えば二酸化ケイ素（ＳｉＯ２）などの絶縁層５０２が含まれる。絶縁層５０２は、トレンチ４０６の底部および側壁上に堆積されてもよく、また、１つまたはそれ以上の代替実施形態では、トレンチ４０６の露出した表面に形成（例えば、酸化処理を用いて成長させて形成）される自然酸化物（例えば、二酸化シリコン）を絶縁層として使用することができる。
【００３４】
膜５０８は、ＡＬＤを用いて（図４に示す構造４００のように）トレンチ４０６の底部および側壁に直接堆積されるのではなく、絶縁層５０２上に堆積される。この絶縁層５０２は、熱処理中に、膜５０８中のドーパント（例えば、アルミニウム）がエピタキシャル層４０４内に局所的に外方拡散することを防止する。１つまたはそれ以上の実施形態において、膜５０８は、アルミナ材料（例えばＡｌ２Ｏ３）を含む。アルミナ膜５０８は、トレンチ４０６の少なくともサブセットの底部および側壁上の絶縁層５０２上に堆積される。アルミナ材料は、正電荷キャリアをトレンチ４０６の底部および側壁に近接した領域に引き付けるのに適した負の表面電荷特性を有し、それにより構造５００において電荷平衡を達成する。ＡＬＤと共に使用されるときは、高アスペクト比のトレンチ（例えば、約１００：１またはそれ以上）が使用される場合でも、トレンチ４０６の底部および側壁にアルミナを堆積させることができる。構造５００において定められた電荷平衡を達成するための他の適切な材料を同様に使用してもよいことを理解されたい。
【００３５】
より詳細には、図５に示すように、エピタキシャル層４０４は本質的に、この例示的な実施形態では陽性である第１電荷型の自由電荷キャリア５０４を含む。トレンチ４０６の表面上の絶縁層５０２上に堆積された膜５０８は、それに関連する第２電荷型の正味静電荷（net static charge）を有する。なお、第２電荷型は第１電荷型と極性が反対であって、この例では負の静電荷（negative static charge）である。堆積された膜５０８中のドーパントがエピタキシャル層４０４に外方拡散する代わりに、構造５００における熱処理（第３の製造段階）は、エピタキシャル層４０４（正電荷を有する）内の自由電荷キャリア５０４の少なくとも一部が堆積膜５０８（負電荷を有する）に向かって移動し、それによってトレンチ４０６に近接したエピタキシャル層に電荷平衡領域５０６を形成するように構成される。
【００３６】
図４に示す実施形態と一致する方法で、熱処理の後、トレンチの構造的完全性を提供するのに適した任意の材料、例えば酸化物（例えば、二酸化シリコン）を、トレンチ充填処理または別の充填ステップを用いてトレンチ４０６を充填することができる。標準的な電荷平衡構造とは異なって、トレンチを充填する材料は、交互のＰ型およびＮ型の導電型のカラムを直接提供するためには使用されない。むしろ、本発明の実施形態によれば、トレンチ４０６は、トレンチの底部および側壁上の材料の堆積および結果としてのエピタキシャル層内の自由キャリアのトレンチの輪郭を取り囲む領域への引き寄せを容易にするために使用されるだけである。したがって、トレンチがボイドフリーまたは欠陥フリーの状態で充填されることは重要ではない。
【００３７】
構造５００における電荷平衡領域５０６の形成に際しての堆積膜５０８とＮ型エピタキシャル領域４０４との間の電荷平衡は、トレンチ４０６に堆積された材料５０８のパーセンテージの関数として制御され、それは、熱処理持続時間（すなわち、時間）、雰囲気および／または温度として他のパラメータの中から選択される。本発明の１つまたはそれ以上の実施形態による方法論の重要な利点は、従来の電荷平衡構造の製造に使用され得るような上述の方法と比較して、ＡＬＤがより厳密に（tightly）制御されたプロセスであり、それによりデバイス内の電荷バランスを提供するために使用されるＰ型およびＮ型材料の交互領域のそれぞれの大きさが、デバイスのコストおよび性能を改善する、より小さいピッチであり得るということである。
【００３８】
図６は、本発明の実施形態による、能動半導体デバイス内に電荷平衡領域を形成する例示的な方法６００の少なくとも一部を示すフロー図である。当業者に明らかになるように、方法６００は、半導体デバイスの製造に必要なすべてのステップを含んでないことを理解すべきである。むしろ、さらに詳細に上述したように、電荷平衡領域の形成に関連する基本的なステップが提示されている。方法６００にしたがって形成された構造の例示的な実施形態は、図４および５に示されている。
【００３９】
図６に示すように、ステップ６０２において、第１導電型のエピタキシャル領域が基板の上面に形成される。ステップ６０４において、少なくとも部分的にエピタキシャル領域を貫いて凹型特徴部が形成される。本発明の実施形態によれば、凹型特徴部は、高アスペクト比（例えば、約２：１より大きく、より好ましくは約２０：１より大きい）を有する、深いトレンチ、ウェル（well）、階段状特徴部などの形態であってもよい。ステップ６０６において、ＡＬＤを用いて膜が凹型特徴部の底部および／または側壁上に堆積される。先に述べたように、膜は、好ましくは凹型特徴部の露出表面上に直接堆積される。処理中に、保護層（passivation layer）または自然酸化物層（例えば、二酸化ケイ素）を、凹型特徴部の露出表面上に（例えば、酸化により）形成することができる。これにより、当業者に明らかになるように、凹型特徴部の底部および／または側壁上に膜が直接堆積され得るようにするため、１つまたはそれ以上の実施形態では、この保護層はエッチング液（etchant）組成物（例えば、ＨＦエッチング）または代替的エッチング処理を使用して、除去される。この保護層除去処理は、１つまたはそれ以上の実施形態では、ステップ６０６に組み込まれ、かつＡＬＤを用いて膜を堆積する前に行われる。
【００４０】
ステップ６０８において、先に図４と関連して述べたように、凹型特徴部の底部および／または側壁上に堆積された膜中のドーパントの少なくとも一部が拡散処理によってエピタキシャル層内で電荷平衡領域を形成するように、熱処理（例えば、急速熱処理）が行われる。あるいは、電荷平衡領域を形成するための機構として、方法６００がステップ６０８の代わりにステップ６１０を実行してもよい。具体的には、図５に示された例示的な構造５００の場合、ステップ６０８の代替として、ステップ６１０において、凹型特徴部からエピタキシャル層へのドーパントの外方拡散に依存することなく電荷平衡領域が形成され、エピタキシャル領域内の自由電荷キャリアの少なくとも一部が凹型特徴部内の堆積膜に向かって移動し、凹型特徴部に近接したエピタキシャル層内に電荷平衡領域を形成するように、熱処理を行う。
【００４１】
ステップ６１０による機構が電荷平衡領域を形成するために使用される場合、１つまたはそれ以上の実施形態において、ステップ６０６は、凹型特徴部の露出表面（例えば、底面および/または側壁）上に絶縁層（例えば、図５の層５０２）を形成する追加ステップを組み込むことが考えられる。次いで、上述したように、熱処理中のエピタキシャル層への膜中のドーパントの外方拡散を防止するため、この膜はＡＬＤを用いて凹型特徴部の底部および／または側壁上の絶縁層上に堆積される。
【００４２】
明示的に示されていないが、例えば１つまたはそれ以上のアノードおよびカソード領域、ソースおよびドレイン領域、コレクタおよびエミッタ領域などの形成を含むことが暗示されている追加処理ステップが続いて行われる。これは、当業者にはよく知られているように、例えば、ダイオード、電界効果トランジスタ、および／またはバイポーラトランジスタをそれぞれ含んで形成されている能動デバイスのタイプに応じて行われる。
【００４３】
本願明細書に記載された本発明の実施形態の図は様々な実施形態の構造の一般的な理解を提供するために意図され、ここに記載されている構造を使用する可能性のある装置およびシステムのすべての要素および特徴の完全な説明として役立つことを意図されたものではない。多くの他の実施形態が、ここの教示を与えられた当業者に明らかになるであろう。本願の開示範囲から逸脱することなく、構造的および論理的な置換および変更を行うことができるように、他の実施形態が利用され、そこから導出される。図面はまた、単に具象的であり（representational）、縮尺通りに描かれていない。したがって、明細書および図面は、限定的でなく例示的であるとみなされるべきである。
【００４４】
「実施形態（embodiment）」という用語により単独でおよび／または集合的に言及される本発明の実施形態は単に便宜上のものであり、複数の実施形態が存在する場合、本出願の範囲を任意の単一の実施形態または本発明の概念に限定することを意図するものではない。よって、特定の実施形態を例示し説明してきたが、同じ目的を達成するための構成（arrangement）を、示された具体的な実施形態の代わりに使用することができることを理解すべきである。すなわち、この開示が様々な実施形態の任意のおよびすべての適応または変形をカバーする、ということが意図されている。上述の実施形態の組み合わせ、およびここに具体的に記載していない他の実施形態は、本願の教示を与えられた当業者には明らかとなるであろう。
【００４５】
要約は、読み手が迅速に技術的開示の本質を把握することを可能にする要約を要求している米国特許規則37C．F．R．§１．７２(b)項を遵守すべく提供される。要約はまた、特許請求の範囲または意味を解釈または限定するために使用されないという理解の下で提出される。さらに、上述の詳細な説明においては、開示を合理化する目的で、様々な特徴が単一の実施形態に一緒にグループ化されていることが分かる。この開示の方法は、特許請求の範囲に記載される実施形態が各請求項に明示的に記載されたものより多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲が反映するように、本発明の主題（inventive subject matter）は、単一の実施形態の全ての特徴よりも少ない。したがって、以下の特許請求の範囲は発明の詳細な説明に組み込まれ、各請求項は別々に主張される主題として独立している。
【００４６】
ここで提供される本発明の実施形態の教示が与えられると、当業者は、本発明の実施形態の技術の他の実施および適用を考え出すことができるであろう。本発明の例示的な実施形態を添付図面を参照して説明したが、本発明の実施形態はそれら厳密な実施形態に限定されるものではなく、他の様々な変更および修正が添付の特許請求の範囲から逸脱することなく当業者によって行われることを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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