(57)【要約】      （修正有）【課題】メモリセルの誤動作を防止する記憶装置の制御方法を提供する。【解決手段】記憶装置は、第１方向に積層された電極層と、電極層を第１方向に貫くチャネル層と、を備える。電極層は、第１電極層と、第１電極層の上に積層された第２電極層と、第２電極層の上に積層された第３電極層と、を含む。記憶装置は、第１電極層に第１電位を供給し、第２電極層に第２電位を供給し、第３電極層に第３電位を供給する回路をさらに備え、チャネル層が第１電極層と交差する部分にそれぞれメモリセルを有する。メモリセルにデータを書き込む動作は、第２電極層に第２電位を供給する第１ステップと、第１ステップの開始時点もしくは第１ステップの開始時点よりも後に、第３電極層に第３電位を供給する第２ステップと、第２電極層が第２電位に保持されている条件下において、第２ステップの開始時点よりも後に、第１電極層に第１電位を供給する第３ステップと、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電極層と、前記第１電極層の上に積層された第２電極層と、前記第２電極層の上に積層された第３電極層と、を含み、第１方向に積層された電極層と、
前記電極層を前記第１方向に貫くチャネル層と、
前記第１電極層に第１電位を供給し、前記第２電極層に第２電位を供給し、前記第３電極層に第３電位を供給する回路と、
を備え、
前記チャネル層が前記第１電極層と交差する部分にそれぞれメモリセルを有する記憶装置の制御方法であって、
前記メモリセルにデータを書き込む動作は、
前記第２電極層に前記第２電位を供給する第１ステップと、
前記第１ステップの開始時点もしくは前記第１ステップの開始時点よりも後に前記第３電極層に前記第３電位を供給する第２ステップと、
前記第２電極層が前記第２電位に保持されている条件下において、前記第２ステップの開始時点よりも後に前記第１電極層に前記第１電位を供給する第３ステップと、
を含む制御方法。
【請求項２】
前記第２電位は、第１レベルと、前記第１レベルよりも低い第２レベルを含み、
前記第３電位は、前記第３ステップの開始前に立ち下げられ、
前記第２電位は、前記第３電位の立ち下げと同時に、前記第１レベルから前記第２レベルへ立ち下げられる請求項１記載の制御方法。
【請求項３】
前記電極層は、前記第２電極層上に前記第３電極に並んで配置された第４電極をさらに備え、
前記回路は、前記第４電極に第４電位を供給し、
前記メモリセルにデータを書き込む動作において、前記第３電位は、第３レベルと、前記第３レベルよりも低い第４レベルを含み、
前記第２ステップにおいて、前記第３電極に前記第３レベルの前記第３電位が供給された後、前記第３ステップの開始前に立ち下げられ、
前記第３ステップにおいて、前記第３電極に前記第４レベルの前記第３電位が供給され、
前記第２ステップにおいて前記第３電位と同期した前記第４電位が供給され、前記第３ステップの開始前に前記第４電位が立ち下げられる請求項１または２に記載の制御方法。
【請求項４】
前記電極層は、前記第３電極の上に積層された第５電極層をさらに備え、
前記回路は、前記第５電極層に第５電位を供給し、
前記第１ステップにおいて、前記第５電極層に前記第２電位と同期した前記第５電位が供給される請求項１〜３のいずれか１つに記載の制御方法。
【請求項５】
前記電極層は、第６電極層と第７電極層をさらに含み、
前記第１電極層は、前記第２電極層と前記第６電極層との間に位置し、
前記第７電極層は、前記第１電極層と前記第６電極層との間に位置し、
前記回路は、前記第６電極層に第６電位、前記第７電極層に第７電位を供給し、
前記メモリセルにデータを書き込む動作における前記第１ステップにおいて、前記第７電極に前記第２電位と同期した前記第７電位が供給される請求項１〜４のいずれか１つに記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置の制御方法に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、複数の積層された電極層と、それらを積層方向に貫くチャネル層と、を含む３次元構造のメモリセルアレイを有する。複数の電極層にはそれぞれ異なる電位が与えられ、メモリセルアレイは、電極層とチャネル層との間の電位差により駆動される。このような構成のメモリセルアレイの集積度を大きくするには、電極層を薄層化し、その積層数を大きくすること、および、電極層間を電気的に絶縁する層間絶縁膜を薄層化することが有効である。しかしながら、電極層の薄層化は、その電気抵抗を大きくし、層間絶縁膜の薄層化は、電極間の寄生容量を大きくする。このため、メモリセルアレイ内のトランジスタ動作に遅延が生じ、メモリセルを誤動作させる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開公報第２０１５／０２２１３８５Ａ１明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルの誤動作を防止する記憶装置の制御方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された電極層と、前記電極層を前記第１方向に貫くチャネル層と、を備え、前記電極層は、第１電極層と、前記第１電極層の上に積層された第２電極層と、前記第２電極層の上に積層された第３電極層と、を含む。前記記憶装置は、前記第１電極層に第１電位を供給し、前記第２電極層に第２電位を供給し、前記第３電極層に第３電位を供給する回路をさらに備え、前記チャネル層が前記第１電極層と交差する部分にそれぞれメモリセルを有する。前記メモリセルにデータを書き込む動作は、前記第２電極層に第２電位を供給する第１ステップと、前記第１ステップの開始時点もしくは前記第１ステップの開始時点よりも後に、前記第３電極層に第３電位を供給する第２ステップと、前記第２電極層が前記第２電位に保持されている条件下において、前記第２ステップの開始時点よりも後に、前記第１電極層に第１電位を供給する第３ステップと、を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】実施形態に係る記憶装置を示す模式図である。
【図３】実施形態に係る記憶装置の動作を示すタイミングチャートである。
【図４】第１比較例に係る記憶装置の動作を示すタイミングチャートである。
【図５】実施形態の第１変形例に係る記憶装置の動作を示すタイミングチャートである。
【図６】実施形態の第２変形例に係る記憶装置を示す模式断面図である。
【図７】実施形態の第２変形例に係る記憶装置の動作を示すタイミングチャートである。
【図８】第２比較例に係る記憶装置の構成を示す断面図およびその動作を示すタイミングチャートである。
【図９】実施形態の第３変形例に係る記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１のメモリセルアレイＭＣＡを模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルを含む。
【００１０】
図１に示すように、記憶装置１は、導電層（以下、ソース層１０）と、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤと、を備える。選択ゲートＳＧＳは、層間絶縁膜２０を介してソース層１０の上に積層される。ワード線ＷＬは、選択ゲートＳＧＳの上に層間絶縁膜２０を介して積層される。選択ゲートＳＧＤは、ワード線ＷＬの上に層間絶縁膜２０を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれ平面的な広がりを有する。
【００１１】
選択ゲートＳＧＤは、例えば、絶縁層３０により分断される。絶縁層３０は、ワード線ＷＬの上方に設けられ、Ｙ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤＡと選択ゲートＳＧＤＢとが並んで配置される。選択ゲートＳＧＤＡおよびＳＧＤＢは、例えば、複数の選択ゲートＳＧＤをそれぞれ含む。
【００１２】
ソース層１０は、例えば、シリコン基板（図示せず）に設けられるＰ形ウェルである。また、ソース層１０は、シリコン基板（図示せず）上に層間絶縁膜（図示せず）を介して設けられたポリシリコン層や金属層であっても良い。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。層間絶縁膜２０および絶縁層３０は、例えば、酸化シリコンを含む絶縁体である。
【００１３】
記憶装置１は、複数の柱状体ＣＬをさらに備える。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、その積層方向であるＺ方向に延びる。記憶装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬと、ソース線ＳＬと、をさらに備える。
【００１４】
柱状体ＣＬは、それぞれコンタクトプラグＶ１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤＡを共有する柱状体ＣＬのうちの１つと、選択ゲートＳＧＤＢを共有する柱状体ＣＬのうちの１つは、１つのビット線ＢＬに電気的に接続される。ソース線ＳＬは、ソースコンタクトＬＩを介してソース層１０に電気的に接続される。ソースコンタクトＬＩは、例えば、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれの側面に沿ってＹ方向およびＺ方向に延びる平板上の導電体である。
【００１５】
なお、図１では、記憶装置１の構造を示すために、ソースコンタクトＬＩと、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤと、の間に設けられる絶縁層２３、および、選択ゲートＳＧＤと、ビット線ＢＬと、の間に設けられる層間絶縁膜２５を省略している（図６参照）。
【００１６】
図２（ａ）および２（ｂ）は、実施形態に係る記憶装置１を示す模式図である。図２（ａ）は、記憶装置１の構成を示すブロック図である。図２（ｂ）は、Ｘ−Ｚ平面に沿った断面の一部を表す模式図である。
【００１７】
図２（ａ）に示すように、記憶装置１は、メモリセルアレイＭＣＡと、センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵを含む。センスアンプＳＡは、ビット線ＢＬを介してメモリセルアレイＭＣＡに電気的に接続される。ローデコーダＲＤは、ゲート配線ＧＬを介してメモリセルアレイに電気的に接続される。制御部ＣＵは、センスアンプＳＡおよびローデコーダＲＤを介してメモリセルアレイＭＣＡの動作を制御する。
【００１８】
センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵは、例えば、メモリセルアレイＭＣＡの周辺に配置された回路に含まれる。また、センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵは、それぞれ分離された領域として回路内に配置される必要はなく、それぞれの機能を回路全体として含んでいれば良い。
【００１９】
図２（ｂ）に示すように、複数の電極層がソース層１０の上に層間絶縁膜２０を介して積層される。複数の電極層は、ゲート配線ＧＬを介してローデコーダＲＤに電気的に接続される。複数の電極層は、例えば、ローデコーダからそれぞれに供給される電位により、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤとして機能する。この例では、電極層は、ソース層１０側から、選択ゲートＳＧＳＢ、ＳＧＳ、ワード線ＷＬＤＳ０、ＷＬＤＳ１、ＷＬ、ＷＬＤ１、ＷＬＤ０および選択ゲートＳＧＤを含む。ワード線ＷＬＤＳ０、ＷＬＤＳ１、ＷＬＤ１およびＷＬＤ０は、所謂ダミーワード線である。
【００２０】
柱状体ＣＬは、電極層をＺ方向に貫き、例えば、半導体層４０と絶縁層５０と絶縁性コア６０と、を有する。絶縁性コア６０は、柱状体ＣＬの内部においてＺ方向に延びる。半導体層４０は、絶縁性コア６０の側面を囲むように設けられ、絶縁性コア６０に沿ってＺ方向に延びる。絶縁層５０は、電極層と半導体層４０との間においてＺ方向に延在する。絶縁層５０は、半導体層４０の側面を囲むように設けられる。
【００２１】
記憶装置１は、例えば、ソース層１０と柱状体ＣＬとの間に設けられた半導体チャネル７０を含む。半導体チャネル７０は、選択ゲートＳＧＳＢをＺ方向に貫き、ソース層１０と半導体層４０とを電気的に接続する。また、ソースコンタクトＬＩは、電極層を分断し、ソース層１０に接続される。ソースコンタクトＬＩと電極層との間には、絶縁層２３が設けられ、両者を電気的に分離する。
【００２２】
記憶装置１において、半導体層４０がワード線ＷＬを貫く部分には、それぞれメモリセルＭＣが設けられる。絶縁層５０において、半導体層４０と各ワード線ＷＬとの間に位置する部分は、メモリセルＭＣの電荷保持層として機能する。半導体層４０は、複数のメモリセルＭＣに共有されるチャネルとして機能し、各ワード線ＷＬは、メモリセルＭＣの制御ゲートとして機能する。
【００２３】
絶縁層５０は、例えば、ワード線ＷＬから半導体層４０に向かう方向に第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とを積層したＯＮＯ構造を有し、ワード線ＷＬと半導体層４０との電位差により、半導体層４０から注入される電荷を保持し、また、半導体層４０へその電荷を放出する。
【００２４】
また、半導体層４０および半導体チャネル７０が複数の選択ゲートＳＧＳを貫く部分には、選択トランジスタＳＴＳが設けられる。また、半導体層４０が複数の選択ゲートＳＧＤを貫く部分には、選択トランジスタＳＴＤが設けられる。半導体層４０は、選択トランジスタＳＴＤ、ＳＴＳのチャネルとしても機能し、選択ゲートＳＧＳおよびＳＧＤは、それぞれ選択トランジスタＳＴＤ、ＳＴＳのゲート電極として機能する。半導体層４０と選択ゲートＳＧＳとの間、および、半導体層４０と選択ゲートＳＧＤとの間に位置する絶縁層５０の一部は、ゲート絶縁膜として機能する。また、選択ゲートＳＧＳＢと半導体チャネル７０との間には、図示しないゲート絶縁膜が設けられる。
【００２５】
図３は、実施形態に係る記憶装置１の動作を示すタイミングチャートである。例えば、ローデコーダＲＤからワード線ＷＬ、ＷＬＤ０、ＷＬＤ１、選択ゲートＳＧＤＡおよびＳＧＤＢに所定の電位が供給される。以下、ワード線ＷＬ、ＷＬＤ１に第１電位Ｖ１、ワード線ＷＬＤ０に第２電位Ｖ２、選択ゲートＳＧＤＡに第３電位Ｖ３、選択ゲートＳＧＤＢに第４電位Ｖ４が供給されるものとして説明する。
【００２６】
図３に示す例では、時間Ｔ０〜Ｔ６の間にメモリセルＭＣへデータの書き込みが行われる。以下、図３を参照して、メモリセルＭＣへのデータ書き込みの手順を説明する。
【００２７】
データを書き込むメモリセルＭＣは、例えば、選択ゲートＳＧＤＡを貫く半導体層４０に配置されているものとする。以下の説明では、選択ゲートＳＧＤＡをＳＧＤＳＥＬ、それ以外のドレイン側選択ゲート、例えば、選択ゲートＳＧＤＢをＳＧＤＵＳＥＬとする。また、選択ゲートＳＧＤＳＥＬを含む選択トランジスタをＳＴＤＳＥＬとし、選択ゲートＳＧＤＵＳＥＬを含む選択トランジスタをＳＴＤＵＳＥＬとする。さらに、データを書き込むために選択されたメモリセルＭＣにつながったワード線ＷＬをＷＬＳＥＬ、それ以外のワード線ＷＬをＷＬＵＳＥＬとして説明する。
【００２８】
まず、時間Ｔ１において、ワード線ＷＬＤ０に第２電位Ｖ２が供給される。第２電位Ｖ２は、時間Ｔ６まで連続して印加される。
【００２９】
続いて、時間Ｔ２において、選択ゲートＳＧＤＳＥＬおよびＳＧＤＵＳＥＬに、それぞれ第３電位Ｖ３および第４電位Ｖ４が供給される。これにより、選択トランジスタＳＴＤＳＥＬおよび選択トランジスタＳＴＤＵＳＥＬは、共にＯＮ状態となる。ここで、データを書き込むために選択されたメモリセルＭＣのチャネル層（半導体層４０）につながったビット線ＢＬ（Prog）の電位は０Ｖであり、非選択のメモリセルＭＣだけに共有されるチャネル層（半導体層４０）につながったビット線ＢＬ（Inhibit）には、０．２Ｖの電位が供給される。
【００３０】
次に、時間Ｔ３において、選択ゲートＳＧＤＳＥＬおよびＳＧＤＵＳＥＬへの第３電位Ｖ３および第４電位Ｖ４の供給が停止される。これにより、第３電位Ｖ３および第４電位Ｖ４は低下し、選択トランジスタＳＴＤＳＥＬおよびＳＴＤＵＳＥＬはＯＦＦ状態となる。このように、時間Ｔ２〜Ｔ３の間において、選択ゲートＳＧＤＳＥＬおよびＳＧＤＵＳＥＬがＯＮ状態となるため、半導体層４０からキャリアが排出される。これにより、選択トランジスタＳＴＤＵＳＥＬおよびＳＴＳをＯＦＦした状態において、半導体層４０の電位をブーストすることが容易となる。
【００３１】
続いて、時間Ｔ４において、選択されたメモリセルＭＣを含む半導体層４０が貫くワード線ＷＬ、ＷＬＤ１に第１電位Ｖ１が供給される。この時、第１電位Ｖ１は、例えば、メモリセルトランジスタをＯＮさせる電位Ｖpassである。同時に、選択ゲートＳＧＤＳＥＬにも電位Ｖ３’が供給され、選択トランジスタＳＴＤＳＥＬをＯＮさせる。電位Ｖ３’は、電位Ｖ３よりも低く、例えば、０．２Ｖである。
【００３２】
次に、時間Ｔ５において、選択されたメモリセルＭＣにつながったワード線ＷＬＳＥＬの電位を電位Ｖ１’まで上昇させる。電位Ｖ１’は、例えば、プログラム電圧ＶＰＧである。例えば、選択されたメモリセルＭＣの電荷保持層にキャリアを注入することによりデータを書き込むことができる。電位Ｖ１’は、例えば、時間Ｔ６まで印加される。
【００３３】
時間Ｔ１〜Ｔ６において、選択ゲートＳＧＳには、例えば、０．２Ｖの電位が供給される。このため、選択トランジスタＳＴＳは、ＯＦＦ状態にある。時間Ｔ４〜Ｔ６において、選択トランジスタＳＴＤＵＳＥＬは、ＯＦＦ状態となる。したがって、選択ゲートＳＧＤＵＳＥＬを貫く半導体層４０は浮遊電位となる。また、選択ゲートＳＧＤＳＥＬを貫く半導体層４０であっても、ビット線ＢＬ（Inhibit）につながった半導体層４０の電位は０．２Ｖとなる。このため、選択ゲートＳＧＤＳＥＬの第３電位Ｖ３’と半導体層４０との間の電位差が小さくなり、ビット線ＢＬ（Inhibit）につながった選択トランジスタＳＴＤＳＥＬはＯＦＦ状態となる。その結果、ビット線ＢＬ（Inhibit）につながった半導体層４０は浮遊電位となる。このため、選択されたメモリセルＭＣのチャネル層として機能する半導体層４０以外は浮遊電位となり、例えば、ワード線ＷＬに供給される電位に追随してその電位がブーストされる。したがって、ワード線ＷＬにプログラム電圧ＶＰＧが供給されたとしても、ワード線ＷＬと半導体層４０との間の電位差が小さくなり、非選択のメモリセルＭＣにデータが書き込まれることはない。
【００３４】
図４は、第１比較例に係る記憶装置の動作を示すタイミングチャートである。この例では、時間Ｔ４において、ワード線ＷＬＤ０に第２電位Ｖ２が供給される。すなわち、他のワード線ＷＬに供給される第１電位Ｖ１と同期して第２電圧Ｖ２が供給される。ワード線ＷＬＤ０は、選択ゲートＳＧＤに最も近接したワード線ＷＬであり、ワード線ＷＬＤ０と選択ゲートＳＧＤとの間には寄生容量ＣＤＳ（図２（ｂ）参照）が介在する。このため、ワード線ＷＬＤ０の電位変化に伴う誘導電位ＶＦが選択ゲートＳＧＤに誘起される。
【００３５】
例えば、ローデコーダＲＤから選択ゲートＳＧＤに供給される第３電位Ｖ３および第４電位Ｖ４は、選択ゲートＳＧＤの端の引き出し部から供給される。したがって、その端部から離れた場所に位置する選択トランジスタＳＴＤでは、その応答が選択ゲートＳＧＤの寄生抵抗により遅延し、図４中に示す電位ＶＥような遅延波形を生じる。このような場合、時間Ｔ４における選択ゲートＳＧＤＵＳＥＬの電位は十分に低下しておらず、さらに誘導電位ＶＦが重畳されると、ＯＦＦ状態にあるべき選択トランジスタＳＴＤＵＳＥＬがＯＮ状態となる。このため、選択トランジスタＳＴＤＵＳＥＬのチャネル層として機能する半導体層４０は、浮遊電位とはならず、非選択のメモリセルＭＣにデータが書き込まれる場合がある。また、ビット線ＢＬ（Inhibit）にチャネル層（半導体層４０）が接続された選択トランジスタＳＴＤＳＥＬもＯＮ状態となり、非選択のメモリセルＭＣにデータが書き込まれる場合がある。
【００３６】
これに対し、本実施形態では、時間Ｔ１において、ワード線ＷＬＤ０に第２電位Ｖ２が供給され、時間Ｔ６まで保持される。これにより、ワード線ＷＬの電位変動がシールドされ、選択ゲートＳＧＤに誘導電位ＶＦが誘起されることはない。したがって、選択トランジスタＳＴＤの誤動作を抑制することが可能であり、メモリセルＭＣへのデータの誤書き込みを防ぐことができる。
【００３７】
なお、図３に示すタイミングチャートは例示であり、これに限定される訳ではない。例えば、ワード線ＷＬＤ０へ供給される第２電位Ｖ２は、選択ゲートＳＧＤへ供給される第３電圧Ｖ３および第４電圧Ｖ４と同時に供給しても良い。また、第２電位Ｖ２は、第３電圧Ｖ３および第４電圧Ｖ４が立ち下げられる時間Ｔ３よりも前にワード線ＷＬＤ０へ供給されることが好ましい。さらに、ワード線ＷＬＤ１にも第２電位Ｖ２を供給し、ワード線ＷＬの電位変動に対する選択ゲートＳＧＤのシールドを強化しても良い。
【００３８】
図５は、実施形態の第１変形例に係る記憶装置１の動作を示すタイミングチャートである。この例では、ワード線ＷＬＤ０に第３電位Ｖ３および第４電位Ｖ４と同期した第２電位Ｖ２が供給される。すなわち、ワード線ＷＬＤ０には、時間Ｔ２において第２電位Ｖ２が供給され、時間Ｔ３において第２電位Ｖ２は立ち下げられ、電位Ｖ２よりも低い電位Ｖ２’に低減される。
【００３９】
第３電位Ｖ３および第４電位Ｖ４は、時間Ｔ２において選択ゲートＳＧＤに供給され、時間Ｔ３においてその供給が停止される。ワード線ＷＬＤ０と選択ゲートＳＧＤとの間の寄生容量ＣＤＳを介した誘導効果により、例えば、第３電位Ｖ３および第４電位Ｖ４は、第２電位Ｖ２の変化に追随して変化する。これにより、選択トランジスタＳＴＤの応答速度を向上させることができる。これにより、選択ゲートＳＧＤの電位供給端から離れた場所に位置する選択トランジスタＳＴＤに対する選択ゲートＳＧＤの寄生抵抗の影響を低減することができる。
【００４０】
図６は、実施形態の第２変形例に係る記憶装置２を示す模式断面図である。図６に示す記憶装置２では、選択ゲートＳＧＤの最上層の上に選択ゲートＳＧＤＴが設けられる。例えば、ワード線ＷＬの上に積層された複数の選択ゲートＳＧＤには、ローデコーダＲＤから共通の電位が供給される。これに対し、選択ゲートＳＧＤＴには、選択ゲートＳＧＤの電位とは異なる第５電位Ｖ５が供給される。
【００４１】
図７は、記憶装置２の動作を示すタイミングチャートである。選択ゲートＳＧＤＴには、例えば、時間Ｔ１において第５電位Ｖ５が供給され、時間Ｔ６まで保持される。すなわち、第５電位Ｖ５は、例えば、ワード線ＷＬＤ０に供給される第２電位Ｖ２と同期して供給される。
【００４２】
図８（ａ）は、第２比較例に係る記憶装置の構成を示す断面図でありる。図８（ａ）に示すように、この例では、選択ゲートＳＧＤＴが設けられず、選択ゲートＳＧＤの最上層とビット線ＢＬとの間に寄生容量ＣＢＳが介在する。
【００４３】
図８（ｂ）は、第２比較例に係る記憶装置の動作を示すタイミングチャートである。例えば、選択ゲートＳＧＤが選択ゲートＳＧＤＳＥＬであり、ビット線ＢＬが非選択のメモリセルＭＣだけに共有されるチャネル層（半導体層４０）に接続されているビット線ＢＬ（Inhibit）であるとする。
【００４４】
選択ゲートＳＧＤＳＥＬには、時間Ｔ２において第３電位Ｖ３が供給され、時間Ｔ３において立ち下げられる。さらに、時間Ｔ４において第３電位Ｖ３’が供給される。
【００４５】
一方、ビット線ＢＬ（Inhibit）には、電位ＶＢＬ（例えば、０．２Ｖ）が供給される。例えば、ビット線ＢＬ（Inhibit）への電位ＶＢＬの供給を停止し、ビット線ＢＬ（Inhibit）を浮遊電位とすることが好ましい場合がある。しかしながら、電位ＶＢＬの供給を第３電位Ｖ３を立ち下げた直後の時間Ｔ３’において停止すると、ビット線ＢＬ（Inhibit）の電位は、寄生容量ＣＢＳを介して選択ゲートＳＧＤＳＥＬの電位に追随し、低下する。このため、ビット線ＢＬ（Inhibit）の電位は、ＶＢＬから低下し、結果として、ビット線ＢＬ（Inhibit）につながった半導体層４０と選択ゲートＳＧＤＳＥＬとの間の電位差が大きくなる。これにより、選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬ（Inhibit）につながった半導体層４０を共有する非選択のメモリセルＭＣにデータが誤って書き込まれることがある。
【００４６】
これに対し、記憶装置２では、選択ゲートＳＧＤＴを設けることにより、ビット線ＢＬを選択ゲートＳＧＤからシールドし、メモリセルＭＣへの誤書き込みを防ぐことができる。選択ゲートＳＧＤＴに第５電位Ｖ５を供給するタイミングは、図７に示す例に限定される訳ではなく、例えば、時間Ｔ２において、第３電位Ｖ３と同期して供給しても良い。また、第５電位Ｖ５は、第３電位Ｖ３が立ち下げられる時間Ｔ３よりも前に供給されることが好ましい。
【００４７】
図９は、実施形態の第３変形例に係る記憶装置１の動作を示すタイミングチャートである。この例では、選択ゲートＳＧＳとワード線ＷＬとの間に位置するワード線ＷＬＳ０（図２（ｂ）参照）に、ローデコーダＲＤから第７電位Ｖ７が供給される。この時、選択ゲートＳＧＳには、第６電位Ｖ６が供給されている。第６電位Ｖ６は、例えば、０Ｖであり、選択トランジスタＳＴＳは、ＯＦＦ状態にある。また、ワード線ＷＬＳ０と選択ゲートＳＧＳとの間には、寄生容量ＣＳＳが介在する（図２（ｂ）参照）。
【００４８】
図９に示すように、第７電位Ｖ７は、時間Ｔ１において供給され時間Ｔ６まで保持される。これにより、ワード線ＷＬの電位変化に対して選択ゲートＳＧＳをシールドし、選択トランジスタＳＴＳの誤動作を防ぐことができる。すなわち、ワード線ＷＬの電位変化により誘導される選択ゲートＳＧＳの電位変動を抑制し、選択トランジスタＳＴＳがＯＮすることを防ぐことができる。
【００４９】
第７電位Ｖ７をワード線ＷＬＳ０に供給するタイミングは、図９の例に限定される訳ではなく、例えば、時間Ｔ２であっても良い。好ましくは、ワード線ＷＬに第１電位Ｖ１が供給される時間Ｔ４の前に供給される。また、ワード線ＷＬＳ０とワード線ＷＬとの間に位置するワード線ＷＬＳ１にも第７電位Ｖ７を供給し、選択ゲートＳＧＳのシールドを強化しても良い。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１、２…記憶装置、  １０…ソース層、  ２０、２５…層間絶縁膜、  ２３、３０、５０…絶縁層、  ４０…半導体層、  ６０…絶縁性コア、  ７０…半導体チャネル、  ＢＬ…ビット線、  ＣＢＳ、ＣＤＳ、ＣＳＳ…寄生容量、  ＣＬ…柱状体、  ＣＵ…制御部、  ＧＬ…ゲート配線、  ＬＩ…ソースコンタクト、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＲＤ…ローデコーダ、  ＳＡ…センスアンプ、  ＳＧＤ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＤＴ、ＳＧＳ、ＳＧＳＢ…選択ゲート、  ＳＬ…ソース線、  ＳＴＤ、ＳＴＳ…選択トランジスタ、  Ｖ１…コンタクトプラグ、  ＷＬ、ＷＬＤ０、ＷＬＤ１、ＷＬＳ０、ＷＬＳ１…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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