(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの上面から突出したフィンＦＡを覆うように、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが形成されている。フィンＦＡのうち、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所は、メモリセルＭＣのソース領域およびドレイン領域の一部となるシリサイド層Ｓ１によって挟まれている。そして、このシリサイド層Ｓ１は、フルシリサイド層として形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の一部であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する第１突出部と、
前記第１方向に直交する第２方向に延在し、且つ、第１ゲート絶縁膜を介して、前記第１突出部の第１箇所の上面および側面を覆うように形成された第１ゲート電極と、
前記第１箇所を前記第１方向において挟むように形成された、第１ソース領域の一部を構成する第１シリサイド層、および、第１ドレイン領域の一部を構成する第２シリサイド層と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１シリサイド層は、前記第１ソース領域の９０％以上を構成し、
前記第２シリサイド層は、前記第１ドレイン領域の９０％以上を構成している、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ソース領域は、前記第１突出部内に形成された第１半導体領域を含み、
前記第１ドレイン領域は、前記第１突出部内に形成された第２半導体領域を含み、
前記第１半導体領域は、前記第１シリサイド層よりも前記第１ゲート電極の近くに位置しており、
前記第２半導体領域は、前記第２シリサイド層よりも前記第１ゲート電極の近くに位置している、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１シリサイド層および前記第２シリサイド層の各々は、ＮｉおよびＳｉを含む、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１シリサイド層および前記第２シリサイド層の各々は、ＮｉＳｉからなる、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１シリサイド層および前記第２シリサイド層の各々は、ＮｉＳｉ２またはＣｏＳｉ２からなる、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は電荷蓄積層を有し、
前記第１ゲート電極、前記第１ゲート絶縁膜、前記第１ソース領域および前記第１ドレイン領域は、不揮発性メモリセルを構成している、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記不揮発性メモリセルは、更に、
前記第２方向に延在し、且つ、第２ゲート絶縁膜を介して、前記第１突出部の第２箇所の上面および側面を覆うように形成された第２ゲート電極、
を有し、
前記第２ゲート電極は、前記第１ゲート電極に隣接して形成されており、
前記第１シリサイド層および前記第２シリサイド層は、前記第１箇所および前記第２箇所を、前記第１方向において挟むように形成されている、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作は、ＳＳＩ方式によって行われる、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、更に、
前記半導体基板の一部であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する第２突出部と、
前記第２方向に延在し、且つ、第３ゲート絶縁膜を介して、前記第２突出部の第３箇所の上面および側面を覆うように形成された第３ゲート電極と、
前記第２突出部の第４箇所の上面および側面を覆うように形成された第１エピタキシャル層と、
前記第２突出部の第５箇所の上面および側面を覆うように形成された第２エピタキシャル層と、
前記第１エピタキシャル層内および前記第４箇所内に形成された第３半導体領域と、
前記第２エピタキシャル層内および前記第５箇所内に形成された第４半導体領域と、
前記第１エピタキシャル層上に形成された第３シリサイド層と、
前記第２エピタキシャル層上に形成された第４シリサイド層と、
を有し、
前記第４箇所および前記第５箇所は、前記第１方向において前記第３箇所を挟むように位置しており、
前記第３半導体領域は、第２ソース領域の一部を構成しており、
前記第４半導体領域は、第２ドレイン領域の一部を構成している、半導体装置。
【請求項１１】
（ａ）半導体基板の上面の一部を後退させることで、前記半導体基板の一部であって、後退させた前記半導体基板の前記上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する第１突出部を形成する工程、
（ｂ）前記第１方向に直交する第２方向に延在し、且つ、第１ゲート絶縁膜を介して、前記第１突出部の第１箇所の上面および側面を覆うように、第１ゲート電極を形成する工程、
（ｃ）前記第１箇所を、前記第１方向において挟むように、第１ソース領域の一部を構成する第１シリサイド層、および、第１ドレイン領域の一部を構成する第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１箇所を前記第１方向において挟む、前記第１突出部の第２箇所上および前記第１突出部の第３箇所上に、それぞれ金属膜を堆積する工程、
（ｃ２）前記金属膜に対して熱処理を施すことで、前記金属膜と前記第２箇所とを反応させて前記第１シリサイド層を形成し、前記金属膜と前記第３箇所とを反応させて前記第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｃ１）工程で堆積する前記金属膜の膜厚は、前記第２方向における前記第１突出部の幅の２〜６倍である、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ）工程後であって前記（ｃ１）工程前に、イオン注入法によって、前記第２箇所内および前記第３箇所内に、炭素または窒素を導入する工程を有する、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記金属膜は、ＮｉおよびＰｔを含む、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１シリサイド層および前記第２シリサイド層の各々は、ＮｉおよびＳｉを含む、半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ３）前記第１箇所を前記第１方向において挟む、前記第１突出部の第２箇所および前記第１突出部の第３箇所を、前記第１箇所の上面よりも低い位置まで後退させる工程、
（ｃ４）後退させた前記第２箇所上に、ＣＶＤ法によって前記第１シリサイド層を形成し、後退させた前記第３箇所上に、ＣＶＤ法によって前記第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１シリサイド層および前記第２シリサイド層の各々は、ＮｉＳｉ２またはＣｏＳｉ２からなる、半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、
前記第１シリサイド層は、前記第１ソース領域の９０％以上を構成し、
前記第２シリサイド層は、前記第１ドレイン領域の９０％以上を構成する、半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、更に、
（ｄ）前記（ｂ）工程後であって前記（ｃ）工程前に、イオン注入法によって、前記第１突出部内に、前記第１ソース領域の一部となる第１半導体領域、および、前記第１ドレイン領域の一部となる第２半導体領域を形成する工程、
を有し、
前記（ｃ）工程後に、前記第１半導体領域は、前記第１シリサイド層よりも前記第１ゲート電極の近くに位置し、前記第２半導体領域は、前記第２シリサイド層よりも前記第１ゲート電極の近くに位置している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン型トランジスタが知られている。フィン型トランジスタ（ＦＩＮＦＥＴ：FIN Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有しており、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリ用トランジスタとして用い、更に制御用トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
【０００４】
特許文献１には、ＦＩＮＦＥＴにおいて、フィンの表面にシリサイド層を形成することが記載されている。
【０００５】
特許文献２には、ソース領域の表面およびドレイン領域の表面を覆うシリサイド層を、２度の加熱工程を行って形成することで、シリサイド層の異常成長を防ぐことが記載されている。
【０００６】
特許文献３には、ＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルを、ＦＩＮＦＥＴ構造で形成した際に、フィンの表面を覆うシリサイド層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／０００１１６９号明細書
【特許文献２】特開２０１１−２１０７９０号公報
【特許文献３】特開２００６−０４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者は、半導体装置の性能を向上させるために、特許文献３に開示されているような、不揮発性メモセルの書き込みにＳＳＩ（Source Side Injection）方式を採用した場合に、電子の注入効率を向上させることで、メモリセルの書き換え時間の短縮を図ることを検討した。特に、本願発明者は、ＦＩＮＦＥＴ構造の不揮発性メモリを形成した際、ソース領域およびドレイン領域に形成されるシリサイド層と、電子の注入効率との関係について検討を行った。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、半導体基板の一部であって、半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する第１突出部と、第１方向に直交する第２方向に延在し、且つ、第１ゲート絶縁膜を介して、第１突出部の第１箇所の上面および側面を覆うように形成された第１ゲート電極と、を有する。また、半導体装置は、第１箇所を第１方向において挟むように形成された、第１ソース領域の一部を構成する第１シリサイド層、および、第１ドレイン領域の一部を構成する第２シリサイド層と、を有する。
【００１２】
一実施の形態である半導体装置の製造方法は、（ａ）半導体基板の上面の一部を後退させることで、半導体基板の一部であって、後退させた半導体基板の上面から突出し、且つ、半導体基板の主面に沿う第１方向に延在する第１突出部を形成する工程、を有する。また、半導体装置の製造方法は、（ｂ）第１方向に直交する第２方向に延在し、且つ、第１ゲート絶縁膜を介して、第１突出部の第１箇所の上面および側面を覆うように、第１ゲート電極を形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）前記第１箇所を、前記第１方向において挟むように、第１ソース領域の一部を構成する第１シリサイド層、および、第１ドレイン領域の一部を構成する第２シリサイド層を形成する工程、を有する。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】実施の形態１である半導体装置を示す平面図である。
【図３】実施の形態１である半導体装置を示す斜視図である。
【図４】実施の形態１である半導体装置を示す断面図である。
【図５】実施の形態１である半導体装置の製造工程を説明する斜視図である。
【図６】図５に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図７】図５に続く半導体装置の製造工程を説明する斜視図である。
【図８】図７に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図９】図７に続く半導体装置の製造工程を説明する斜視図である。
【図１０】図９に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１１】図９に続く半導体装置の製造工程を説明する斜視図である。
【図１２】図１１に続く半導体装置の製造工程を説明する斜視図である
【図１３】図１２に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１４】図１２に続く半導体装置の製造工程を説明する斜視図である。
【図１５】図１４に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１６】図１４に続く半導体装置の製造工程を説明する斜視図である。
【図１７】図１６に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する断面図である。
【図１９】図１７に続く半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図である。
【図２１】図２０に続く半導体装置の製造工程を説明する断面図である。
【図２２】図２１に続く半導体装置の製造工程を説明する断面図である。
【図２３】図２２に続く半導体装置の製造工程を説明する断面図である。
【図２４】図２３に続く半導体装置の製造工程を説明する断面図である。
【図２５】図２４に続く半導体装置の製造工程を説明する断面図である。
【図２６】図２５に続く半導体装置の製造工程を説明する断面図である。
【図２７】図２６に続く半導体装置の製造工程を説明する断面図である。
【図２８】図２７に続く半導体装置の製造工程を説明する断面図である。
【図２９】図２８に続く半導体装置の製造工程を説明する断面図である。
【図３０】図２９に続く半導体装置の製造工程を説明する断面図である。
【図３１】図３０に続く半導体装置の製造工程を説明する断面図である。
【図３２】図３１に続く半導体装置の製造工程を説明する断面図である。
【図３３】図３２に続く半導体装置の製造工程を説明する断面図である。
【図３４】図３３に続く半導体装置の製造工程を説明する断面図である。
【図３５】図３４に続く半導体装置の製造工程を説明する断面図である。
【図３６】図３５に続く半導体装置の製造工程を説明する断面図である。
【図３７】図３６に続く半導体装置の製造工程を説明する断面図である。
【図３８】図３７に続く半導体装置の製造工程を説明する断面図である。
【図３９】図３８に続く半導体装置の製造工程を説明する断面図である。
【図４０】図３９に続く半導体装置の製造工程を説明する断面図である。
【図４１】図４０に続く半導体装置の製造工程を説明する断面図である。
【図４２】図４１に続く半導体装置の製造工程を説明する断面図である。
【図４３】図４２に続く半導体装置の製造工程を説明する断面図である。
【図４４】図４３に続く半導体装置の製造工程を説明する断面図である。
【図４５】図３５の製造工程の詳細を説明する断面図である。
【図４６】図４５に続く半導体装置の製造工程を説明する断面図である。
【図４７】図４６に続く半導体装置の製造工程を説明する断面図である。
【図４８】不揮発性メモリのメモリセルの等価回路図である。
【図４９】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５０】本願発明者による実験データである。
【図５１】実施の形態２である半導体装置の製造工程を説明する断面図である。
【図５２】図５１に続く半導体装置の製造工程を説明する断面図である。
【図５３】実施の形態３である半導体装置を説明する断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１８】
（実施の形態１）
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、不揮発性メモリ回路Ｃ１、ＣＰＵ（Central Processing Unit）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有する。
【００１９】
不揮発性メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）およびフラッシュメモリなど有し、半導体素子として、例えばＭＯＮＯＳ型トランジスタが形成されている領域である。
【００２０】
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２１】
ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２２】
アナログ回路Ｃ４は、アナログ回路を有し、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する中耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
【００２３】
Ｉ／Ｏ回路Ｃ５は、入出力回路を有し、半導体素子として、アナログ回路Ｃ４とほぼ同様の中耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２４】
＜半導体装置のデバイス構造＞
以下に、図２〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４は、本実施の形態における半導体装置の断面図である。なお、図３ではウェルの図示を省略する。
【００２５】
図２および図３において、領域１Ａは、半導体装置のうち、図１の不揮発性メモリ回路Ｃ１の一部であり、領域１Ｂおよび領域１Ｃは、半導体装置のうち、ＣＰＵ回路Ｃ２の一部である。
【００２６】
図２は、領域１Ａにおける複数のメモリセルＭＣ、領域１Ｂにおけるｎ型トランジスタＱＮ、および、領域１Ｃにおけるｐ型トランジスタＱＰの平面図を示している。
【００２７】
図３は、領域１Ａにおける１つのメモリセルＭＣ、領域１Ｂにおけるｎ型トランジスタＱＮ、および、領域１Ｃにおけるｐ型トランジスタＱＰの斜視図を示している。
【００２８】
図２および図３に示すように、領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して直交している。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離部ＳＴＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、メモリセルＭＣを形成するための活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離部ＳＴＩで分離されている。
【００２９】
領域１Ｂには、Ｘ方向に延在するフィンＦＢが形成されており、領域１Ｃには、Ｘ方向に延在するフィンＦＣが形成されている。すなわち、Ｘ方向はフィンＦＢおよびフィンＦＣの長辺方向であり、Ｙ方向はフィンＦＢおよびフィンＦＣの短辺方向である。フィンＦＢおよびフィンＦＣは、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＢおよびフィンＦＣの下端部分は、半導体基板ＳＢの主面を覆う素子分離部ＳＴＩで囲まれている。フィンＦＢは、半導体基板ＳＢの一部であり、ｎ型トランジスタＱＮを形成するための活性領域である。フィンＦＣは、半導体基板ＳＢの一部であり、ｐ型トランジスタＱＰを形成するための活性領域である。
【００３０】
なお、フィンＦＡ、フィンＦＢおよびフィンＦＣは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡ、フィンＦＢおよびフィンＦＣのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、フィンＦＢおよびフィンＦＣのそれぞれの断面形状は、直方体であるか、または台形である。
【００３１】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。すなわち、制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧは、それぞれゲート絶縁膜ＧＦ１およびゲート絶縁膜ＯＮを介して、フィンＦＡの上面および側面を覆い、素子分離部ＳＴＩ上にも形成されている。
【００３２】
フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われた箇所を、Ｘ方向において挟むように、制御ゲート電極ＣＧ側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００３３】
メモリセルＭＣは、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１、メモリゲート電極ＭＧ、ゲート絶縁膜ＯＮ、ドレイン領域ＭＤおよびソース領域ＭＳを有するＭＩＳＦＥＴであり、不揮発性メモリセルである。
【００３４】
ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤを軸としてＸ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳを軸としてＸ方向に線対称となっている。
【００３５】
フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置されている。すなわち、ゲート電極Ｇ１は、ゲート絶縁膜ＧＦ２を介して、フィンＦＢの上面および側面を覆い、素子分離部ＳＴＩ上にも形成されている。フィンＦＢのうちゲート電極Ｇ１に覆われている箇所を、Ｘ方向において挟むように、ドレイン領域ＬＤ１およびソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型の導電性を有する半導体領域である。
【００３６】
また、ドレイン領域ＬＤ１およびソース領域ＬＳ１を構成するフィンＦＢの側面および上面は、エピタキシャル成長法により形成されたエピタキシャル層（半導体層）ＥＰ１により覆われている。エピタキシャル層ＥＰ１は、Ｙ方向に沿う断面において菱形の形状を有しており、エピタキシャル層ＥＰ１の一部は素子分離部ＳＴＩ上にも形成されている。すなわち、エピタキシャル層ＥＰ１の側面であって、フィンＦＢに接していない側面は、下部の側面および上部の側面を有している。下部の側面は素子分離部ＳＴＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢから離れるような傾斜を有しており、上部の側面は素子分離部ＳＴＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢに近付くような傾斜を有している。下部の側面の上端と、上部の側面の下端は接続されている。
【００３７】
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰ１の左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰ１の上端および下端に比べて、上端および下端の間の中心部の方が大きい。
【００３８】
また、このようなエピタキシャル層ＥＰ１は、例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）からなる。
【００３９】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ゲート絶縁膜ＧＦ２、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有するＭＩＳＦＥＴである。
【００４０】
フィンＦＣ上には、Ｙ方向に延在するゲート電極Ｇ２が配置されている。すなわち、ゲート電極Ｇ２は、ゲート絶縁膜ＧＦ３を介して、フィンＦＣの上面および側面を覆い、素子分離部ＳＴＩ上にも形成されている。フィンＦＣのうちゲート電極Ｇ２に覆われた箇所を、Ｘ方向において挟むように、ドレイン領域ＬＤ２およびソース領域ＬＳ２が形成されている。ドレイン領域ＬＤ２およびソース領域ＬＳ２は、ｐ型の導電性を有する半導体領域である。
【００４１】
また、ドレイン領域ＬＤ２およびソース領域ＬＳ２を構成するフィンＦＣの側面および上面は、エピタキシャル成長法により形成されたエピタキシャル層（半導体層）ＥＰ２により覆われている。エピタキシャル層ＥＰ２は、Ｙ方向に沿う断面において菱形の形状を有しており、エピタキシャル層ＥＰ２の一部は素子分離部ＳＴＩ上にも形成されている。すなわち、エピタキシャル層ＥＰ２の側面であって、フィンＦＣに接していない側面は、下部の側面および上部の側面を有している。下部の側面は素子分離部ＳＴＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＣから離れるような傾斜を有しており、上部の側面は素子分離部ＳＴＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＣに近付くような傾斜を有している。下部の側面の上端と、上部の側面の下端は接続されている。
【００４２】
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰ２の左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰ２の上端および下端に比べて、上端および下端の間の中心部の方が大きい。
【００４３】
また、このようなエピタキシャル層ＥＰ２は、例えばＳｉＧｅ（シリコンゲルマニウム）からなる。
【００４４】
ｐ型トランジスタＱＰは、ゲート電極Ｇ２、ゲート絶縁膜ＧＦ３、ドレイン領域ＬＤ２およびソース領域ＬＳ２を有するＭＩＳＦＥＴである。
【００４５】
各メモリセルＭＣ上、ｎ型トランジスタＱＮ上およびｐ型トランジスタＱＰ上には、層間絶縁膜ＩＬ１、ＩＬ２が形成されており、層間絶縁膜ＩＬ１、ＩＬ２にはプラグＰＧ１、ＰＧ２が形成されている。なお、図２および図３では、層間絶縁膜ＩＬ１、ＩＬ２の図示を省略している。各メモリセルＭＣのドレイン領域ＭＤおよびソース領域ＭＳは、それぞれプラグＰＧ１を介して、ビット線となる配線Ｍ１およびソース線となる配線Ｍ１に電気的に接続されている。また、ｎ型トランジスタＱＮのドレイン領域ＬＤ１およびソース領域ＬＳ１、並びに、ｐ型トランジスタＱＰのドレイン領域ＬＤ２およびソース領域ＬＳ２は、それぞれプラグＰＧ２を介して、配線Ｍ１に電気的に接続されている。
【００４６】
次に、図４を用いて、本実施の形態の半導体装置の断面構造を説明する。
【００４７】
図４の領域１Ａは、図２のＡ−Ａ線の断面図であり、メモリセルＭＣのゲート長方向（Ｘ方向）の断面図である。
【００４８】
図４の領域１Ｂは、図２のＢ−Ｂ線の断面図であり、ｎ型トランジスタＱＮのゲート長方向（Ｘ方向）の断面図である。
【００４９】
図４の領域１Ｃは、図２のＣ−Ｃ線の断面図であり、ｐ型トランジスタＱＰのゲート長方向（Ｘ方向）の断面図である。
【００５０】
図４に示すように、フィンＦＡを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェルＰＷ１が形成されており、フィンＦＢを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェルＰＷ２が形成されており、フィンＦＣを含む半導体基板ＳＢには、ｎ型の導電性を有する半導体領域であるウェルＮＷが形成されている。
【００５１】
まず、領域１Ａに示すメモリセルＭＣの断面構造について説明する。
【００５２】
領域１Ａに示すように、素子分離部ＳＴＩから突出しているフィンＦＡ上部において、フィンＦＡの上面上には、ゲート絶縁膜ＧＦ１を介して制御ゲート電極ＣＧが形成されており、Ｘ方向において制御ゲート電極ＣＧと隣り合う領域には、絶縁膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、絶縁膜ＯＮで電気的に分離されている。また、絶縁膜ＯＮはメモリゲート電極ＭＧの一方の側面および底面を覆うように連続的に形成されている。
【００５３】
ゲート絶縁膜ＧＦ１は、例えば酸化シリコンからなる絶縁膜である。また、ゲート絶縁膜ＧＦ１を、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）で形成してもよい。このような高誘電率膜は金属酸化膜からなり、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜ＧＦ１の膜厚は、例えば１〜２ｎｍである。
【００５４】
制御ゲート電極ＣＧは、例えばｎ型の導電性を有する多結晶シリコンからなる導電性膜である。
【００５５】
絶縁膜ＯＮは、絶縁膜Ｘ１、絶縁膜Ｘ１上に形成された電荷蓄積層ＣＳＬ、および、電荷蓄積層ＣＳＬ上に形成された絶縁膜Ｘ２の積層膜からなる。絶縁膜Ｘ１は、例えばフィンＦＡの上面および側面を熱酸化することで形成された酸化シリコン膜であり、４ｎｍの膜厚を有する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ性絶縁膜であり、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成された窒化シリコン膜であり、７ｎｍの膜厚を有する。絶縁膜Ｘ２は、例えばＣＶＤ法を用いて形成された酸化シリコン膜または酸窒化シリコン膜であり、９ｎｍの膜厚を有する。すなわち、絶縁膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦ１の膜厚よりも大きい。
【００５６】
また、電荷蓄積層ＣＳＬは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化させた絶縁膜で形成してもよい。
【００５７】
メモリゲート電極ＭＧは、例えばｎ型の導電性を有する多結晶シリコン膜からなる導電性膜である。
【００５８】
制御ゲート電極上およびメモリゲート電極ＭＧ上には、シリサイド層Ｓ２が形成されている。シリサイド層Ｓ２は、例えばニッケルシリサイド（ＮｉＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。また、シリサイド層Ｓ２に、プラチナ（Ｐｔ）が添加されていてもよい。
【００５９】
制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１、メモリゲート電極ＭＧ、絶縁膜ＯＮおよびシリサイド層Ｓ２を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
【００６０】
領域１ＡのフィンＦＡには、図２および図３で示したメモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤが、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所を、Ｘ方向において挟むように形成されている。ソース領域ＭＳおよびドレイン領域ＭＤは、それぞれ図４の領域１Ａに示すｎ−型半導体領域であるエクステンション領域ＥＸ１、ｎ＋型半導体領域である拡散領域Ｄ１、および、シリサイド層Ｓ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高い。エクステンション領域ＥＸ１および拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸ１は、拡散領域Ｄ１およびシリサイド層Ｓ１よりもメモリセルＭＣのチャネル領域側に位置している。なお、本実施の形態では、ソース領域ＭＳおよびドレイン領域ＭＤの一部として拡散領域Ｄ１を形成しているが、拡散領域Ｄ１は形成しなくてもよい。
【００６１】
本実施の形態におけるシリサイド層Ｓ１は、フィンＦＡの表面だけでなく、フィンＦＡの内部にも形成されており、所謂フルシリサイド層として形成されている。つまり、ソース領域ＭＳおよびドレイン領域ＭＤとなるフィンＦＡはフルシリサイド化されている。言い換えれば、フィンＦＡのうち、素子分離部ＳＴＩの上面よりも上部の箇所は、ほぼ全てシリサイド化されている。具体的には、フィンＦＡのうち、素子分離部ＳＴＩの上面よりも上部の箇所の９０％以上がシリサイド化されており、シリサイド層Ｓ１として構成されている。このため、ソース領域ＭＳおよびドレイン領域ＭＤの９０％以上はシリサイド層Ｓ１によって構成され、ソース領域ＭＳおよびドレイン領域ＭＤの１０％未満がエクステンション領域ＥＸ１などの半導体領域によって構成されている。これにより、メモリセルＭＣの書き込み動作時に、電荷蓄積層ＣＳＬへのホットエレクトロンの注入効率が向上するため、メモリセルＭＣの書き換え時間を短縮することができる。
【００６２】
また、本実施の形態では、シリサイド層Ｓ１中、または、エクステンション領域ＥＸ１が形成されるフィンＦＡ中には、シリサイド層Ｓ１が過剰に成長することを抑制する目的で、炭素または窒素などが導入されている。
【００６３】
このようなシリサイド層Ｓ１は、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）を含む膜からなり、例えばニッケルシリサイド（ＮｉＳｉ）からなる。
【００６４】
また、シリサイド層Ｓ１の形成方法については、フィンＦＡのＹ方向の断面図である図４５〜図４７を用いて、後で詳細に説明する。
【００６５】
フィンＦＡ上および素子分離部ＳＴＩ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。また、フィンＦＡと層間絶縁膜ＩＬ１との間には、例えば窒化シリコン膜からなるエッチングストッパー膜が形成されていてもよい。層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ上のシリサイド層Ｓ２、メモリゲート電極ＭＧ上のシリサイド層Ｓ２、および、サイドウォールスペーサＳＷのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【００６６】
層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１には、ソース領域ＭＳおよびドレイン領域ＭＤと電気的に接続するコンタクトホールＣＨが形成されている。コンタクトホールＣＨ内にはプラグＰＧ１が形成されており、プラグＰＧ１は、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
【００６７】
次に、領域１Ｂに示すｎ型トランジスタＱＮの構造について説明する。
【００６８】
領域１Ｂに示すように、ゲート絶縁膜ＧＦ２は、Ｘ方向において、２つのサイドウォールスペーサＳＷの間のフィンＦＢを露出する開口部の底面および側面に沿って形成されている。
【００６９】
ゲート電極Ｇ１は、ゲート絶縁膜ＧＦ２を介して、開口部に埋め込まれて形成されている。このように、本実施の形態のゲート電極Ｇ１は、所謂、ゲートラスト構造で形成されている。
【００７０】
ゲート絶縁膜ＧＦ２は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜ＧＦ２の膜厚は、例えば１〜２ｎｍである。
【００７１】
また、ゲート絶縁膜ＧＦ２とフィンＦＢとの間に、フィンＦＢの上面および側面を熱酸化して、膜厚が１ｎｍ程度の酸化シリコン膜を形成してもよい。
【００７２】
ゲート電極Ｇ１は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【００７３】
ゲート電極Ｇ１およびゲート絶縁膜ＧＦ２を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
【００７４】
フィンＦＢには、ｎ型トランジスタＱＮのソース領域ＬＳ１およびドレイン領域ＬＤ１が、フィンＦＢのうちゲート電極Ｇ１に覆われている箇所を、Ｘ方向において挟むように形成されている。ソース領域ＬＳ１およびドレイン領域ＬＤ１は、それぞれｎ−型半導体領域であるエクステンション領域ＥＸ２、および、ｎ＋型半導体領域である拡散領域Ｄ２を有する。拡散領域Ｄ２は、エクステンション領域ＥＸ２に比べて不純物濃度が高い。エクステンション領域ＥＸ２および拡散領域Ｄ２は互いに接しており、エクステンション領域ＥＸ２は、拡散領域Ｄ２よりもｎ型トランジスタＱＮのチャネル領域側に位置している。
【００７５】
また、サイドウォールスペーサＳＷの横のフィンＦＢの側面および上面は、エピタキシャル成長法により形成されたエピタキシャル層ＥＰ１により覆われている。上記の拡散領域Ｄ２は、フィンＦＢだけでなく、エピタキシャル層ＥＰ１にも形成されている。
【００７６】
次に、領域１Ｃに示すｐ型トランジスタＱＰの構造について説明する。
【００７７】
領域１Ｃに示すように、ゲート絶縁膜ＧＦ３は、Ｘ方向において、２つのサイドウォールスペーサＳＷの間のフィンＦＣを露出する開口部の底面および側面に沿って形成されている。
【００７８】
ゲート電極Ｇ２は、ゲート絶縁膜ＧＦ３を介して、開口部に埋め込まれて形成されている。このように、本実施の形態のゲート電極Ｇ２は、所謂、ゲートラスト構造で形成されている。
【００７９】
ゲート絶縁膜ＧＦ３は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜ＧＦ２の膜厚は、例えば１〜２ｎｍである。
【００８０】
また、ゲート絶縁膜ＧＦ３とフィンＦＣとの間に、フィンＦＣの上面および側面を熱酸化して、膜厚が１ｎｍ程度の酸化シリコン膜を形成してもよい。
【００８１】
ゲート電極Ｇ２は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【００８２】
ゲート電極Ｇ２およびゲート絶縁膜ＧＦ３を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
【００８３】
フィンＦＣには、ｐ型トランジスタＱＰのソース領域ＬＳ２およびドレイン領域ＬＤ２が、フィンＦＣのうちゲート電極Ｇ２に覆われている箇所を、Ｘ方向において挟むように形成されている。ソース領域ＬＳ２およびドレイン領域ＬＤ２は、それぞれｐ−型半導体領域であるエクステンション領域ＥＸ３、および、ｐ＋型半導体領域である拡散領域Ｄ３を有する。拡散領域Ｄ３は、エクステンション領域ＥＸ３に比べて不純物濃度が高い。エクステンション領域ＥＸ３および拡散領域Ｄ３は互いに接しており、エクステンション領域ＥＸ３は、拡散領域Ｄ３よりもｐ型トランジスタＱＰのチャネル領域側に位置している。
【００８４】
また、サイドウォールスペーサＳＷの横のフィンＦＣの側面および上面は、エピタキシャル成長法により形成されたエピタキシャル層ＥＰ２により覆われている。上記の拡散領域Ｄ３は、フィンＦＣだけでなく、エピタキシャル層ＥＰ２にも形成されている。
【００８５】
フィンＦＢ上およびフィンＦＣ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。また、フィンＦＡと層間絶縁膜ＩＬ１との間には、例えば窒化シリコン膜からなるエッチングストッパー膜が形成されていてもよい。層間絶縁膜ＩＬ１、ゲート電極Ｇ１、ゲート電極Ｇ２およびサイドウォールスペーサＳＷのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【００８６】
層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１には、ソース領域ＬＳ１、ドレイン領域ＬＤ１、ソース領域ＬＳ２およびドレイン領域ＬＤ２と電気的に接続するコンタクトホールＣＨが形成されている。コンタクトホールＣＨ内にはプラグＰＧ２が形成されており、プラグＰＧ２は、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
【００８７】
エピタキシャル層ＥＰ１を含む拡散領域Ｄ２とプラグＰＧ２との間、および、エピタキシャル層ＥＰ２を含む拡散領域Ｄ３とプラグＰＧ２との間には、シリサイド層Ｓ３が形成されている。シリサイド層Ｓ３は、例えばＴｉＳｉ２（チタンシリサイド）からなる。シリサイド層Ｓ３は、プラグＰＧ２の直下、つまり、コンタクトホールＣＨの底部に形成されており、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ１の上面、および、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ２の上面は、シリサイド層Ｓ３から露出している。シリサイド層Ｓ３は、半導体からなるエピタキシャル層ＥＰ１とプラグＰＧ２との接続抵抗を低減する役割を有する。
【００８８】
メモリセルＭＣ、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰを覆う層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３には、配線用の溝が形成されており、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ３内にプラグＰＧ１、ＰＧ２と接続する１層目の配線Ｍ１が形成されている。この第１配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【００８９】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線が形成されるが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【００９０】
ここで、本実施の形態の各領域１Ａ〜１Ｃのソース領域およびドレイン領域の構造について説明する。
【００９１】
領域１Ｂおよび領域１Ｃに形成されたエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面であって、シリサイド層Ｓ３を介してプラグＰＧ２に接続された面の位置は、領域１Ａのシリサイド層Ｓ１の上面であって、プラグＰＧ１に接続された面の位置よりも高い。これは、フィンＦＡ上に形成されたシリサイド層Ｓ１の膜厚よりも、フィンＦＢ上またはフィンＦＣ上に形成されたエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの膜厚の方が大きいためである。
【００９２】
このように、厚いエピタキシャル層ＥＰ１、ＥＰ２を形成することで、本実施の形態では、ｎ型トランジスタＱＮのソース領域ＬＳ１およびドレイン領域ＬＤ１、並びに、ｐ型トランジスタＱＰのソース領域ＬＳ２およびドレイン領域ＬＤ２のそれぞれの断面積を増大させている。これにより、ソース領域ＬＳ１、ドレイン領域ＬＤ１、ソース領域ＬＳ２およびドレイン領域ＬＤ２の抵抗を低減している。また、領域１Ａでは、半導体よりも低抵抗なシリサイド層Ｓ１によりフィンＦＡを覆うことで、ソース領域ＭＳおよびドレイン領域ＭＤの抵抗を低減している。
【００９３】
このように領域１Ａと、領域１Ｂおよび領域１Ｃとで、ソース領域およびドレイン領域を低抵抗化するための構造が異なるのは、応力の発生を防ぐ必要があるためである。すなわち、ＦＩＮＦＥＴのソース領域およびドレイン領域を低抵抗化するためには、ソース領域およびドレイン領域を覆うエピタキシャル層を形成することが考えられるが、メモリセルＭＣでは、ソース領域ＭＳおよびドレイン領域ＭＤにエピタキシャル層を形成すると素子内に応力が発生し、これにより記憶装置としての性能および信頼性が低下する問題がある。
【００９４】
そこで、本実施の形態では、メモリセルＭＣが形成されたフィンＦＡに対しては、シリサイド層Ｓ１を形成することでソース・ドレイン領域の低抵抗化を実現し、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰが形成されたフィンＦＢ、ＦＣに対しては、体積の大きいエピタキシャル層ＥＰ１、ＥＰ２を形成することで、ソース・ドレイン領域の低抵抗化を実現している。
【００９５】
以上より、メモリセルＭＣ、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれの低抵抗化を実現し、かつ、メモリセルの性能が低下することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【００９６】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４８および図４９を参照して説明する。
【００９７】
図４８は、不揮発性メモリのメモリセルＭＣの等価回路図である。図４９は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４９の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図４８に示すメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、および、ウェルＰＷ１に印加する電圧Ｖｂが記載されている。
【００９８】
なお、図４９の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極ＭＧ下の絶縁膜ＯＮ中の電荷蓄積層ＣＳＬへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００９９】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式を用いることができる。例えば図４９の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
【０１００】
この際、ホットエレクトロンは、フィンＦＡのうち２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）に覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲートＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１０１】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図４９の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルの電荷蓄積層ＣＳＬ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１０２】
読出し時には、例えば図４９の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１０３】
＜半導体装置の主要な特徴について＞
本実施の形態の半導体装置の主要な特徴は、領域１ＡのメモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤに形成されるシリサイド層Ｓ１が、フルシリサイド層として形成されている点である。そして、各シリサイド層Ｓ１が、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所を、Ｘ方向において挟むように形成されている。具体的には、図４および図４７に示されるように、フィンＦＡの表面だけでなくフィンＦＡの内部もシリサイド化されており、フィンＦＡのうち、素子分離部ＳＴＩの最上面よりも上部の箇所の９０％以上が、シリサイド層Ｓ１として構成されている。よって、ソース領域ＭＳおよびドレイン領域ＭＤの９０％以上はシリサイド層Ｓ１によって構成されている。なお、本実施の形態では、このようなシリサイド層Ｓ１をフルシリサイド層と称する。
【０１０４】
このように、シリサイド層Ｓ１をフルシリサイド層とすることで、ソース領域ＭＳおよびドレイン領域ＭＤの抵抗を低くすることができる。すなわち、フィンＦＡの表面にのみシリサイド層が形成されている場合には、フィンＦＡの内部はシリサイド層よりも抵抗が高い半導体層である。このため、ソース領域ＭＳおよびドレイン領域ＭＤの抵抗が高くなる。従って、本実施の形態のシリサイド層Ｓ１のように、フィンＦＡの表面だけでなくフィンＦＡの内部もシリサイド化することで、ソース領域ＭＳおよびドレイン領域ＭＤの抵抗を低くすることができる。
【０１０５】
更に、本願発明者の検討によれば、シリサイド層Ｓ１をフルシリサイド層とすることによって、メモリセルＭＣの書き込み動作において、特に上記のＳＳＩ方式による書き込み動作において、メモリセルＭＣの書き換え時間を短縮することができることが判った。
【０１０６】
この理由は、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所（メモリセルＭＣのチャネル領域）と、シリサイド層Ｓ１との界面にショットキー障壁ができることで、書き込み動作時には、ショットキー障壁を越えたホットエレクトロンがチャネル領域に流れるためである。つまり、従来のメモリセルＭＣでは、拡散領域Ｄ１の表面にのみシリサイド層が形成されているため、上記のようなショットキー障壁が存在していなかった。このショットキー障壁を越えたホットエレクトロンは、従来のメモリセルＭＣで発生するホットエレクトロンよりもエネルギーが高いため、電荷蓄積層ＣＳＬに捕獲されやすくなる。このため、電荷蓄積層ＣＳＬに注入される電子の量が増えることになる。従って、メモリセルＭＣの書き込み時間を短縮することができ、メモリセルセルＭＣの書き込み速度が向上する。よって、半導体装置の性能を向上させることができる。
【０１０７】
図５０は本願発明者による実験データである。縦軸はメモリセルＭＣの閾値電圧の変化量を示しており、閾値電圧の変化量が大きいということは、電荷蓄積層ＣＳＬに注入された電子が多いということを意味する。横軸は書き込み動作の時間を示している。なお、図５０の縦軸および横軸の値は、実測値でなく相対値で表示している。また、図５０では、本実施の形態のメモリセルＭＣを実線で示し、従来のメモリセル（拡散領域Ｄ１の表面にのみシリサイド層が形成されているメモリセル）を破線で示している。
【０１０８】
図５０のデータから判るように、本実施の形態のメモリセルＭＣは、従来のメモリセルと比較して、電荷蓄積層ＣＳＬに注入される電子の効率が良い。
【０１０９】
また、メモリセルＭＣでのデータの書き換え時間を短縮できるので、絶縁膜ＯＮが書き込み毎に受ける電気的ストレスが減少する。従って、メモリセルＭＣの書き換え耐性を向上し、メモリセルＭＣのリテンション特性も改善することができる。よって、半導体装置の信頼性も向上させることができる。
【０１１０】
また、エネルギーの高いホットエレクトロンは、電荷蓄積層ＣＳＬ中の深い準位（絶縁膜Ｘ１と電荷蓄積層ＣＳＬとの界面から上方の位置）に到達することができる。このため、電荷蓄積層ＣＳＬに注入された電子の保持特性が向上する。この点からも、メモリセルＭＣのリテンション特性も改善することができる。よって、半導体装置の信頼性を更に向上させることができる。
【０１１１】
＜半導体装置の製造工程について＞
以下に、図５〜図４７を用いて、本実施の形態の半導体装置の製造方法について説明する。
【０１１２】
まず、図５〜図１８を用いて、図２に示される領域１ＡのフィンＦＡ、領域１ＢのフィンＦＢおよび領域１ＣのフィンＦＣの形成工程を説明する。なお、図５、図７、図９、図１１、図１２、図１４および図１６は、本実施の形態の半導体装置の形成工程中の斜視図であり、図６、図８、図１０、図１３、図１５、図１７および図１８は、本実施の形態の半導体装置の形成工程中の断面図である。
【０１１３】
図５および図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法またはＣＶＤ法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ２の膜厚は、２０〜１００ｎｍ程度である。導電性膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成される。導電性膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。次に、フォトリソグラフィ技術およびエッチング法を用いて、領域１Ａ〜１Ｃの導電性膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の導電性膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。
【０１１４】
次に、図７および図８に示すように、複数の導電性膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および導電性膜ＳＩ１のそれぞれの上面を露出させることで、導電性膜ＳＩ１の側面に残ったハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う導電性膜ＳＩ１同士の間を完全に埋め込んでおらず、各導電性膜ＳＩ１を囲むように環状に形成されている。
【０１１５】
その後、ウェットエッチング法を用いて、導電性膜ＳＩ１を除去する。
【０１１６】
次に、図９および図１０に示すように、領域１ＡのハードマスクＨＭ１を覆い、領域１Ｂおよび領域１ＣのハードマスクＨＭ１を露出するレジストパターンＰＲ１を形成する。続いて、ウェットエッチングを行うことで、領域１Ｂおよび領域１ＣのハードマスクＨＭ１の表面を一部除去する。これにより、領域１Ｂおよび領域１ＣのハードマスクＨＭ１の幅を細くする。なお、本願でいう幅とは、半導体基板ＳＢの主面に沿う方向におけるパターンなどの長さを指す。
【０１１７】
ハードマスクＨＭ１は、フィンを形成するために用いられるマスクである。このため、上記のようにして領域１ＡのハードマスクＨＭ１の幅と、領域１Ｂおよび領域１ＣのハードマスクＨＭ１の幅とに差を設けることで、領域１Ａに形成するフィンＦＡの幅と、領域１Ｂおよび領域１Ｃに形成するフィンＦＢおよびフィンＦＣの幅とに差を設けることができる。
【０１１８】
その後、アッシング処理などによって、レジストパターンＰＲ１を除去する。
【０１１９】
次に、図１１に示すように、領域１Ａ〜１Ｃにおいて、各ハードマスクＨＭ１の一部を覆うレジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、レジストパターンＰＲ２から露出している。
【０１２０】
次に、図１２および図１３に示すように、レジストパターンＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１の一部を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置されている。
【０１２１】
その後、アッシング処理などによって、レジストパターンＰＲ２を除去する。
【０１２２】
次に、図１４および図１５に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、絶縁膜ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、フィンＦＢおよびフィンＦＣを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡ、フィンＦＢおよびフィンＦＣが形成される。
【０１２３】
次に、図１６および図１７に示すように、半導体基板ＳＢの上に、フィンＦＡ、フィンＦＢ、フィンＦＣ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびハードマスクＨＭ１の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、ハードマスクＨＭ１の上面を露出させる。これにより、上記絶縁膜からなる素子分離部ＳＴＩが形成される。
【０１２４】
次に、図１８に示すように、ハードマスクＨＭ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。続いて、素子分離部ＳＴＩの上面に対しエッチング処理を施すことで、素子分離部ＳＴＩの上面を高さ方向に後退させる。これにより、フィンＦＡ、フィンＦＢおよびフィンＦＣの側面の一部および上面を露出させる。
【０１２５】
その後、フォトリソグラフィ法およびイオン注入法などを用いて、半導体基板ＳＢの主面に不純物を導入することにより、領域１ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、領域１ＢのフィンＦＢ内にｐ型ウェルＰＷ２を形成し、領域１ＣのフィンＦＣ内にｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ１およびｐ型ウェルＰＷ２を形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。ｎ型ウェルＮＷを形成するための不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板ＳＢの一部に広がって形成される。
【０１２６】
以上のようにして、領域１ＡにフィンＦＡが形成され、領域１ＢにフィンＦＢが形成され、領域１ＣにフィンＦＣが形成される。
【０１２７】
以降の製造工程を、図１９〜図４７を用いて説明する。図１９〜図４７に示す領域１Ａ、領域１Ｂおよび領域１Ｃは、図４で説明した箇所に対応しており、それぞれ、図２のＡ−Ａ線、図２のＢ−Ｂ線および図２のＣ−Ｃ線に対応する断面を示している。
【０１２８】
図１９は、絶縁膜ＩＦ３、導電性膜ＳＩ２および絶縁膜ＩＦ４の形成工程を示している。まず、フィンＦＡ、フィンＦＢおよびフィンＦＣを覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成された酸化シリコン膜であり、２ｎｍ程度の膜厚を有する。続いて、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３上に導電性膜ＳＩ２を堆積する。その後、例えばＣＭＰ法を用いて、導電性膜ＳＩ２の上面を平坦化することにより、平坦な上面を有する導電性膜ＳＩ２を形成する。その後、導電性膜ＳＩ２上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ４を形成する。導電性膜ＳＩ２は例えば多結晶シリコン膜からなり、絶縁膜ＩＦ４は例えば窒化シリコン膜からなる。上記のように導電性膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡの上面上およびフィンＦＢの上面上に導電性膜ＳＩ２が残っている。
【０１２９】
図２０は、制御ゲート電極ＣＧの形成工程を示している。まず、フォトリソグラフィ法およびドライエッチング法を用いて、領域１Ａの絶縁膜ＩＦ４を選択的にパターニングする。この時、領域１Ｂおよび領域１Ｃの絶縁膜ＩＦ４はパターニングされない。続いて、パターニングした絶縁膜ＩＦ４をマスクとして、導電性膜ＳＩ２にドライエッチングを行うことで、領域１Ａに制御ゲート電極ＣＧを形成する。その後、制御ゲート電極ＣＧから露出している絶縁膜ＩＦ３を除去することで、制御ゲート電極ＣＧ下にゲート絶縁膜ＧＦ１を形成する。
【０１３０】
図２１は、絶縁膜ＯＮの形成工程を示している。絶縁膜ＯＮは、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２の積層膜からなる。まず、例えば熱酸化法を用いて、制御ゲート電極ＣＧから露出したフィンＦＡの上面および側面に、絶縁膜Ｘ１を形成する。絶縁膜Ｘ１は、例えば酸化シリコン膜であり、４ｎｍの膜厚を有する。次に、例えばＣＶＤ法を用いて、絶縁膜Ｘ１上に、電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ性絶縁膜であり、例えば窒化シリコン膜であり、７ｎｍの膜厚を有する。次に、例えばＣＶＤ法を用いて、電荷蓄積層ＣＳＬ上に、絶縁膜Ｘ２を形成する。絶縁膜Ｘ２は、例えば酸化シリコン膜または酸窒化シリコン膜であり、９ｎｍの膜厚を有する。また、電荷蓄積層ＣＳＬは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化した金属窒化物からなる膜で形成してもよい。
【０１３１】
領域１Ａに示すように、フィンＦＡの長辺方向（Ｘ方向）において、絶縁膜ＯＮは、フィンＦＡの上面上、制御ゲート電極ＣＧの側面上、および、絶縁膜ＩＦ４の側面上に形成されている。すなわち、絶縁膜ＯＮは、フィンＦＡの長辺方向（Ｘ方向）において、Ｌ字状に形成されている。
【０１３２】
図２２は、導電性膜ＳＩ３の形成工程を示している。絶縁膜ＯＮ上に、例えばＣＶＤ法を用いて、導電性膜ＳＩ３を堆積する。導電性膜ＳＩ３は、例えば多結晶シリコン膜からなる。その後、この導電性膜ＳＩ３にＣＭＰ処理を施し、制御ゲート電極ＣＧの上の絶縁膜ＯＮを露出させる。すなわち、絶縁膜ＯＮをストッパーとして、導電性膜ＳＩ３を研磨する。これにより、領域１Ａに示すように、制御ゲート電極ＣＧと隣接する領域に、導電性膜ＳＩ３が選択的に形成される。また、領域１Ｂおよび領域１Ｃでは、導電性膜ＳＩ３は除去され、絶縁膜ＯＮが露出している。
【０１３３】
図２３は、導電性膜ＳＩ３の上面を後退させる工程を示している。領域１Ａに示されるように、導電性膜ＳＩ３にドライエッチング処理またはウェットエッチング処理を施すことで、導電性膜ＳＩ３の上面の高さを下げる。ここで、絶縁膜ＯＮがエッチングストッパーとして機能しているため、レジストパターン等のマスクは不要である。このエッチング処理後に、導電性膜ＳＩ３の上面の高さは、制御ゲート電極ＣＧの上面とほぼ等しい高さになる。
【０１３４】
図２４は、絶縁膜ＩＦ５およびメモリゲート電極ＭＧの形成工程を示している。まず、図２３で後退した導電性膜ＳＩ３上に、ＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ５を形成する。その後、異方性ドライエッチングを施すことにより、領域１Ａに形成されている導電性膜ＳＩ３上に絶縁膜ＩＦ５が残るように、絶縁膜ＩＦ５をサイドウォールスペーサ状に加工する。この時、領域１Ｂおよび領域１Ｃの絶縁膜ＩＦ５は除去される。そして、この絶縁膜ＩＦ５をマスクとして、異方性ドライエッチングを施すことで、絶縁膜ＩＦ５から露出した導電性膜ＳＩ３を除去する。これによって、制御ゲート電極ＣＧの両方の側面に、絶縁膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【０１３５】
図２５は、制御ゲート電極ＣＧの両方の側面に形成されたメモリゲート電極ＭＧのうち、一方を除去する工程を示している。まず、制御ゲート電極ＣＧの片方の側面に形成されたメモリゲート電極ＭＧを覆うレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、ドライエッチングおよびウェットエッチングを行うことで、レジストパターンに覆われていない絶縁膜ＩＦ５およびメモリゲート電極ＭＧを除去する。これにより、メモリセルＭＣのソース領域側にのみメモリゲート電極ＭＧが残される。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜ＯＮを、ドライエッチングおよびウェットエッチングによって除去する。これにより、領域１Ａに示すように、メモリゲート電極ＭＧとフィンＦＡとの間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、選択的に絶縁膜ＯＮが残される。なお、領域１Ｂおよび領域１Ｃに形成されていた絶縁膜ＯＮは、この工程により除去される。
【０１３６】
図２６は、ダミーゲート電極ＤＧおよびエクステンション領域ＥＸ１〜ＥＸ３の形成工程を示している。まず、領域１Ｂおよび領域１Ｃにおいて、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ４および導電性膜ＳＩ２をパターニングすることにより、ゲート電極ＤＧを形成する。その後、ダミーゲート電極ＤＧから露出する絶縁膜ＩＦ３は除去される。
【０１３７】
次に、例えばヒ素（Ａｓ）またはリン（Ｐ）を、イオン注入法により、フィンＦＡおよびＦＢ内に導入することにより、フィンＦＡ内にｎ−型のエクステンション領域ＥＸ１（半導体領域ＥＸ１）を形成し、フィンＦＢ内にｎ−型のエクステンション領域ＥＸ２（半導体領域ＥＸ２）を形成する。次に、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を、イオン注入法により、フィンＦＣ内に導入することにより、フィンＦＣ内にｐ−型のエクステンション領域ＥＸ３（半導体領域ＥＸ３）を形成する。
【０１３８】
領域１Ａのエクステンション領域ＥＸ１は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの上面および側面に注入されるので、エクステンション領域ＥＸ１は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域ＥＸ１は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとに、平面視で一部重なる。
【０１３９】
領域１Ｂのエクステンション領域ＥＸ２は、ダミーゲート電極ＤＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲート電極ＤＧから露出したフィンＦＢの上面および側面に注入されるので、エクステンション領域ＥＸ２は、ダミーゲート電極ＤＧの両側に、ダミーゲート電極ＤＧを挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域ＥＸ２は、ダミーゲート電極ＤＧと平面視で一部重なる。
【０１４０】
領域１Ｃのエクステンション領域ＥＸ３は、ダミーゲート電極ＤＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲート電極ＤＧから露出したフィンＦＣの上面および側面に注入されるので、エクステンション領域ＥＸ３は、ダミーゲート電極ＤＧの両側に、ダミーゲート電極ＤＧを挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域ＥＸ３は、ダミーゲート電極ＤＧと平面視で一部重なる。
【０１４１】
図２７は、絶縁膜ＩＦ６の形成工程を示している。メモリセルＭＣ、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰを覆うように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば窒化シリコンからなる絶縁膜ＩＦ６を形成する。
【０１４２】
次に、図２８に示すように、領域１Ｂを露出し、領域１Ａおよび領域１Ｃを覆うレジストパターンＰＲ３を形成する。続いて、レジストパターンＰＲ３をマスクとしてドライエッチングを行うことで、領域１Ｂの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離部ＳＴＩ、フィンＦＢおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。また、領域１Ｂにおいて、ダミーゲート電極ＤＧの側面、および、絶縁膜ＩＦ４の側面には、絶縁膜ＩＦ６からなるサイドウォールスペーサＳＷが形成される。
【０１４３】
次に、レジストパターンＰＲ３、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷから露出するフィンＦＢの上面を後退させる。これにより、後退したフィンＦＢの上面は、素子分離部ＳＴＩの上面よりも高い位置となり、且つ、ダミーゲート電極ＤＧの直下のフィンＦＢの上面よりも低い位置となる。
【０１４４】
その後、アッシング処理などによって、レジストパターンＰＲ３を除去する。
【０１４５】
図２９は、エピタキシャル層ＥＰ１の形成工程を示している。エピタキシャル成長法を用いて、領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷから露出するフィンＦＢの上面上および側面上に、エピタキシャル層ＥＰ１を形成する。エピタキシャル層ＥＰ１は、例えばＳｉ（シリコン）を主体とする層であり、ここでは例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）からなる。この時、領域１Ａおよび領域ＩＣは絶縁膜ＩＦ６に覆われているため、エピタキシャル層ＥＰ１は形成されない。
【０１４６】
エピタキシャル層ＥＰ１は、図３を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＢの側面を覆っている。図２９では、エピタキシャル層ＥＰ１はＸ方向におけるフィンＦＢの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ１が覆っていてもよい。
【０１４７】
図３０は、絶縁膜ＩＦ７の形成工程を示している。まず、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば窒化シリコン膜からなる絶縁膜ＩＦ７を形成する。領域１Ａおよび領域１Ｃでは、絶縁膜ＩＦ６の表面を覆うように絶縁膜ＩＦ７が形成されるが、図では絶縁膜ＩＦ７は絶縁膜ＩＦ６と一体となっているものとして、領域１Ａおよび領域１Ｃの絶縁膜ＩＦ７の図示を省略する。
【０１４８】
次に、図３１に示すように、領域１Ｃを露出し、領域１Ａおよび領域１Ｂを覆うレジストパターンＰＲ４を形成する。続いて、レジストパターンＰＲ４をマスクとしてドライエッチングを行うことで、領域１Ｃの絶縁膜ＩＦ７の一部を除去し、これにより、素子分離部ＳＴＩ、フィンＦＣおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。また、領域１Ｃにおいて、ダミーゲート電極ＤＧの側面、および、絶縁膜ＩＦ４の側面には、絶縁膜ＩＦ７からなるサイドウォールスペーサＳＷが形成される。
【０１４９】
次に、レジストパターンＰＲ４、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷから露出するフィンＦＣの上面を後退させる。これにより、後退したフィンＦＣの上面は、素子分離部ＳＴＩの上面よりも高い位置となり、且つ、ダミーゲート電極ＤＧの直下のフィンＦＣの上面よりも低い位置となる。
【０１５０】
その後、アッシング処理などによって、レジストパターンＰＲ４を除去する。
【０１５１】
図３２は、エピタキシャル層ＥＰ２の形成工程を示している。エピタキシャル成長法を用いて、領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷから露出するフィンＦＣの上面上および側面上に、エピタキシャル層ＥＰ２を形成する。エピタキシャル層ＥＰ２は、例えばＳｉ（シリコン）を主体とする層であり、ここでは例えばＳｉＧｅ（シリコンゲルマニウム）からなる。この時、領域１Ａおよび領域ＩＢは絶縁膜ＩＦ６または絶縁膜ＩＦ７に覆われているため、エピタキシャル層ＥＰ２は形成されない。
【０１５２】
エピタキシャル層ＥＰ２は、図３を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＣの側面を覆っている。図３２では、エピタキシャル層ＥＰ２はＸ方向におけるフィンＦＣの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ２が覆っていてもよい。
【０１５３】
図３３は、絶縁膜ＩＦ８の形成工程を示している。まず、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば窒化シリコン膜からなる絶縁膜ＩＦ８を形成する。領域１Ａでは、絶縁膜ＩＦ６の表面を覆うように絶縁膜ＩＦ８が形成されるが、図では絶縁膜ＩＦ８は絶縁膜ＩＦ６と一体となっているものとして、領域１Ａの絶縁膜ＩＦ８の図示を省略する。また、領域１Ｂでは、絶縁膜ＩＦ７の表面を覆うように絶縁膜ＩＦ８が形成されるが、図では絶縁膜ＩＦ８は絶縁膜ＩＦ７と一体となっているものとして、領域１Ｂの絶縁膜ＩＦ８の図示を省略する。
【０１５４】
図３４は、サイドウォールスペーサＳＷ、ｎ＋型の拡散領域Ｄ１（半導体領域Ｄ１）、ｎ＋型の拡散領域Ｄ２（半導体領域Ｄ２）およびｐ＋型の拡散領域Ｄ３（半導体領域Ｄ３）の形成工程を示している。まず、フォトリソグラフィ法および異方性ドライエッチングを用いることで、領域１Ａの絶縁膜ＩＦ６の一部を選択的に除去し、これにより、素子分離部ＳＴＩ、フィンＦＡ、絶縁膜ＩＦ４および絶縁膜ＩＦ５のそれぞれの上面を露出させる。ここで、領域１Ａにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ４および絶縁膜ＩＦ５の側面には、サイドウォールスペーサＳＷが形成される。
【０１５５】
次に、領域１Ａおよび領域１Ｂにおいて、フォトリソグラフィ法およびイオン注入法を用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）を、サイドウォールスペーサＳＷの横のフィンＦＡおよびフィンＦＢに導入することで、ｎ＋型の拡散領域Ｄ１およびｎ＋型の拡散領域Ｄ２を形成する。なお、拡散領域Ｄ１はエクステンションＥＸ１よりも高い不純物濃度を有し、拡散領域Ｄ２はエクステンションＥＸ２よりも高い不純物濃度を有する。
【０１５６】
このようにして、メモリセルＭＣでは、ドレイン領域ＭＤおよびソース領域ＭＳの一部として機能する拡散領域Ｄ１が形成され、ｎ型トランジスタＱＮでは、ドレイン領域ＬＤ１およびソース領域ＬＳ１の一部として機能する拡散領域Ｄ２が形成される。
【０１５７】
なお、領域１ＡのメモリセルＭＣでは、拡散領域Ｄ１は形成されていなくてもよいが、本実施の形態では、領域１Ａに拡散領域Ｄ１を形成する場合を示している。
【０１５８】
また、領域１Ａにおいて、サイドウォールスペーサＳＷをマスクとして、イオン注入法によって、フィンＦＡ中に炭素または窒素などを導入してもよい。これによって、後の工程でフィンＦＡにシリサイド層Ｓ１を形成する際に、シリサイド層Ｓ１が過剰に成長することを抑制することができる。すなわち、シリサイド層Ｓ１の成長が、エクステンション領域ＥＸ１を越えて、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所（メモリセルＭＣのチャネル領域）にまで達することを抑制することができる。従って、炭素または窒素などは、シリサイド層Ｓ１の形成領域だけでなく、エクステンション領域ＥＸ１にも導入されていることが好ましい。また、このような炭素または窒素などの導入領域を形成するためのイオン注入は、ドーズ量を１×１０１５／ｃｍ２とし、注入エネルギーを５ｋｅＶとし、半導体基板ＳＢに対して垂直な角度で行うか、または、半導体基板ＳＢに対する垂線から１〜１０度を傾けた角度で行うことが好ましい。
【０１５９】
次に、領域１Ｃにおいて、フォトリソグラフィ法およびイオン注入法を用いて、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を、サイドウォールスペーサＳＷの横のフィンＦＣに導入することで、ｐ＋型の拡散領域Ｄ３を形成する。なお、拡散領域Ｄ３はエクステンションＥＸ３よりも高い不純物濃度を有する。
【０１６０】
このようにして、ｐ型トランジスタＱＰでは、ドレイン領域ＬＤ２およびソース領域ＬＳ２の一部として機能する拡散領域Ｄ３が形成される。
【０１６１】
図３５は、シリサイド層Ｓ１の形成工程を示している。上述のように、領域１Ａのシリサイド層Ｓ１は、フルシリサイド層として形成されている。シリサイド層Ｓ１は、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）を含む膜からなり、例えばニッケルシリサイド（ＮｉＳｉ）からなる。
【０１６２】
図４５〜図４７は、シリサイド層Ｓ１がフルシリサイド層として形成される工程を、より詳細に説明するための図面であり、図２のＤ−Ｄ線に沿ったフィンＦＡのＹ方向の断面図である。
【０１６３】
図４５は、フィンＦＡの上面上および側面上に、薄いシリサイド層ＳＳを形成する工程を示している。このような薄いシリサイド層ＳＳを形成するには、まず、半導体基板ＳＢをスパッタリング装置内に設置する。次に、アルゴン（Ａｒ）などを用いた不活性ガス雰囲気に、半導体基板ＳＢを晒すことで、フィンＦＡの上面上および側面上に付着している、１〜３ｎｍ程度の自然酸化膜を除去する。続いて、同スパッタリング装置内にて、半導体基板ＳＢに対して熱処理を施す。この熱処理は、例えば２００℃で９０秒程度のＲＴＡ（Rapid Thermal Annealing）である。
【０１６４】
続いて、上記熱処理工程の終了後、６０秒以内に、半導体基板ＳＢの主面に対し、スパッタリング法により金属膜ＭＳ１を堆積する。金属膜ＭＳ１は、ＮｉおよびＰｔを含む膜であり、例えばＰｔ濃度が５ａｔｏｍ％程度であるＮｉＰｔからなる。このように、上記熱処理により加熱された半導体基板ＳＢの温度（例えば２００℃）が低下する前にスパッタリングを行う。高温状態の半導体基板ＳＢに対してスパッタリング法により金属膜ＭＳ１を成膜すると、高温状態のフィンＦＡの表面の一部と金属膜ＭＳ１の一部とが反応して、薄いシリサイド層ＳＳが、フィンＦＡの側面および上面を覆うように形成される。シリサイド層ＳＳは、例えばＮｉＳｉ（ニッケルシリサイド）とＰｔ（白金）とを含む。つまり、シリサイド層ＳＳは、ＮｉＰｔシリサイド層である。
【０１６５】
このとき、金属膜ＭＳ１は、フィンＦＡの側面および上面を連続的に覆ってはおらず、フィンＦＡを覆う金属膜ＭＳ１は、複数に分離している。すなわち、フィンＦＡの上面の全体および素子分離部ＳＴＩの上面の全体は、金属膜ＭＳ１によって覆われているのに対し、フィンＦＡの側面は、フィンＦＡの側面に対して垂直な方向に延在する柱状の複数の金属膜ＭＳ１により部分的に覆われている。つまり、フィンＦＡの側面を覆う金属膜ＭＳ１は、フィンＦＡの側面に沿う方向において互いに離間して並ぶ複数の膜（パターン）により構成されている。
【０１６６】
フィンＦＡの側面に形成された金属膜ＭＳ１が柱状となっているのは、スパッタリング法により形成する金属膜ＭＳ１が、フィンＦＡの側面のような、半導体基板ＳＢの主面に対して垂直に近い角度で形成された面に対して成膜され難いことと、フィンＦＡの側面がシリサイド層ＳＳにより覆われていることとに起因する。フィンＦＡの側面に形成された柱状の複数の金属膜ＭＳ１同士は互いに離間しているため、金属膜ＭＳ１が応力を有していたとしても、フィンＦＡがその応力により影響を受けることを防ぐことができる。
【０１６７】
ここで、堆積される金属膜ＭＳ１の膜厚は６０ｎｍ程度である。また、フィンＦＡのうち素子分離部ＳＴＩの最上面より上部の箇所の高さは、４０〜８０ｎｍ程度である。また、フィンＦＡのＹ方向の幅は、１０〜３０ｎｍ程度である。本実施の形態では、フィンＦＡのＹ方向における幅が上記範囲である場合に、金属膜ＭＳ１の膜厚が６０ｎｍ程度であれば、すなわち、金属膜ＭＳ１の膜厚がフィンＦＡのＹ方向の幅の２〜６倍程度であれば、後の工程でシリサイド層Ｓ１をフルシリサイド層として形成することができる。
【０１６８】
次に、図４６および図４７に示すように、２回の熱処理を行うことで、フィンＦＡをフルシリサイド化する。
【０１６９】
まず、図４６に示すように、第１熱処理として、２４０〜３００℃で３５〜６０秒程度のＲＴＡを行うことで、金属膜ＭＳ１とフィンＦＡの上面および側面とを反応させることにより、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）を主に含むシリサイド層ＭＳ２を形成する。これによって、フィンＦＡのうち、素子分離部ＳＴＩの最上面より上部の箇所の５０％以上がシリサイド層ＭＳ２となる。このようなシリサイド層ＭＳ２を形成するためには、フィンＦＡの高さおよび幅によって、第１熱処理の時間および温度を調整することで可能となる。その後、硫酸を含む薬液によるウェットエッチング処理を行うことによって、未反応の金属膜ＭＳ１を除去する。
【０１７０】
次に、図４７に示すように、第２熱処理として、５００℃で１０〜１５秒程度のＲＴＡを行うことで、シリサイド層ＭＳ２とフィンＦＡの上面および側面とを反応させることにより、ＮｉＳｉ（モノニッケルシリサイド）を主に含むシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、シリサイド層ＭＳ２と比較して、フィンＦＡの表面部だけでなくフィンＦＡの内部にまで形成されており、より低い抵抗を有する。これによって、フィンＦＡのうち素子分離部ＳＴＩの最上面より上部の箇所の９０％以上がシリサイド層Ｓ１となる。すなわち、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧで覆われている箇所を、Ｘ方向において挟むように、シリサイド層Ｓ１が形成される。
【０１７１】
また、図３４で説明したように、フィンＦＡに炭素または窒素などが導入されている場合には、シリサイド層Ｓ１の過剰成長が抑制される。
【０１７２】
なお、領域１Ｂおよび領域１Ｃでは、フィンＦＢ、フィンＦＣ、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２などは、絶縁膜ＩＦ７または絶縁膜ＩＦ８に覆われているため、領域１Ｂおよび領域１Ｃに金属膜ＭＳ１が堆積され、上記熱処理が行われたとしても、フィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２のそれぞれの表面がシリサイド化されることはない。また、シリサイド層Ｓ１の最上面の位置は、エピタキシャル層ＥＰ１、ＥＰ２の最上面の位置よりも低い。
【０１７３】
図３６は、層間絶縁膜ＩＬ１の形成工程を示している。まず、メモリセルＭＣ、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰを覆うように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ１を研磨する。この研磨処理によって、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびダミーゲート電極ＤＧ上に形成されていた、層間絶縁膜ＩＬ１、絶縁膜ＩＦ４および絶縁膜ＩＦ５が除去される。このようにして、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧの各上面が露出する。
【０１７４】
なお、層間絶縁膜ＩＬ１を形成する前に、エッチングストッパー膜として、半導体基板ＳＢ上に、窒化シリコン膜などを形成してもよい。
【０１７５】
図３７は、領域１Ｃにおいて露出したダミーゲート電極ＤＧの除去工程を示している。まず、半導体基板ＳＢ上に、例えばＣＶＤ法によりハードマスクＨＭ２を形成した後、フォトリソグラフィ法およびエッチング法を用いて、領域１ＣのハードマスクＨＭ２を選択的に除去し、これにより領域１Ｃのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ２は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜からなる
続いて、領域１Ｃにおいて、ハードマスクＨＭ２から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。
【０１７６】
次に、図３８に示すように、領域１Ｃのダミーゲート電極ＤＧが除去された溝内に、ゲート絶縁膜ＧＦ３と、ゲート電極Ｇ２とを形成する。まず、ハードマスクＨＭ２上を含む半導体基板ＳＢ上に、例えばＣＶＤ法またはＡＬＤ（Atomic layer Deposition）法を用いて、ゲート絶縁膜ＧＦ３を形成する。ゲート絶縁膜ＧＦ３は、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜からなる。ゲート絶縁膜ＧＦ３は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０１７７】
続いて、例えばスパッタリング法を用いて、ゲート絶縁膜ＧＦ３上に、ゲート電極Ｇ２となる金属膜を形成する。この金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【０１７８】
その後、例えばＣＭＰ法によりハードマスクＨＭ２上の不要なゲート絶縁膜ＧＦ３および金属膜を除去することで、領域１Ｃのダミーゲート電極ＤＧが除去された溝内に、ゲート絶縁膜ＧＦ３と、ゲート電極Ｇ２とが埋め込まれように形成される。
【０１７９】
その後、ウェットエッチング処理などによって、ハードマスクＨＭ２を除去する。
【０１８０】
図３９は、領域１Ｂにおいて露出したダミーゲート電極ＤＧの除去工程を示している。まず、半導体基板ＳＢ上に、例えばＣＶＤ法によりハードマスクＨＭ３を形成した後、フォトリソグラフィ法およびエッチング法を用いて、領域１ＢのハードマスクＨＭ３を選択的に除去し、これにより領域１Ｂのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ３は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜からなる
続いて、領域１Ｂにおいて、ハードマスクＨＭ３から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。
【０１８１】
次に、図４０に示すように、領域１Ｂのダミーゲート電極ＤＧが除去された溝内に、ゲート絶縁膜ＧＦ２と、ゲート電極Ｇ１とを形成する。まず、ハードマスクＨＭ３上を含む半導体基板ＳＢ上に、例えばＣＶＤ法またはＡＬＤ法を用いて、ゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２は、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜からなる。ゲート絶縁膜ＧＦ２は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０１８２】
続いて、例えばスパッタリング法を用いて、ゲート絶縁膜ＧＦ２上に、ゲート電極Ｇ１となる金属膜を形成する。この金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【０１８３】
その後、例えばＣＭＰ法によりハードマスクＨＭ３上の不要なゲート絶縁膜ＧＦ２および金属膜を除去することで、領域１Ｂのダミーゲート電極ＤＧが除去された溝内に、ゲート絶縁膜ＧＦ２と、ゲート電極Ｇ１とが埋め込まれように形成される。
【０１８４】
その後、ウェットエッチング処理などによって、ハードマスクＨＭ３を除去する。
【０１８５】
図４１は、絶縁膜ＩＦ９およびシリサイド層Ｓ２の形成工程を示している。まず、半導体基板ＳＢ上に、例えばＣＶＤ法により絶縁膜ＩＦ９を形成した後、フォトリソグラフィ法およびエッチング法を用いて、領域１Ａの絶縁膜ＩＦ９を選択的に除去する。これにより、領域１Ｂのゲート電極Ｇ１、および、領域１Ｃのゲート電極Ｇ２は、絶縁膜ＩＦ９に覆われる。
【０１８６】
続いて、領域１Ａにおいて、絶縁膜ＩＦ９から露出している制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上に、シリサイド層Ｓ２を形成する。シリサイド層Ｓ２は、例えばニッケルシリサイド（ＮｉＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。また、シリサイド層Ｓ２に、プラチナ（Ｐｔ）が添加されていてもよい。シリサイド層Ｓ２の形成方法としては、まず、半導体基板ＳＢ上に金属膜を形成し、熱処理を施すことによって、金属膜と、制御ゲート電極ＣＧの多結晶シリコン、および、メモリゲート電極ＭＧの多結晶シリコンとを反応させる。その後、未反応の金属膜をウェットエッチングなどにより除去し、再び熱処理を施すことで、シリサイド層Ｓ２が形成される。
【０１８７】
次に、図４２に示すように、絶縁膜ＩＦ９上を含む半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。続いて、層間絶縁膜ＩＬ２の上面をＣＭＰ法などにより平坦化する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、ＩＬ１を貫通するコンタクトホールＣＨを複数形成する。なお、領域１Ｂおよび領域１ＣのコンタクトホールＣＨは、絶縁膜ＩＦ９も貫通している。
【０１８８】
領域１Ａにおいて、コンタクトホールＣＨの底部には、シリサイド層Ｓ１の上面の一部が露出している。領域１Ｂにおいて、コンタクトホールＣＨの底部には、エピタキシャル層ＥＰ１（拡散領域Ｄ２）の上面の一部が露出している。領域１Ｃにおいて、コンタクトホールＣＨの底部には、エピタキシャル層ＥＰ２（拡散領域Ｄ３）の上面の一部が露出している。
【０１８９】
また、図示していない領域において、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の一部を露出するコンタクトホールＣＨが形成されている。これらのコンタクトホールＣＨは、層間絶縁膜ＩＬ１を貫通していない。また、半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。
【０１９０】
次に、図４３に示すように、領域１ＡのコンタクトホールＣＨ内にプラグＰＧ１を形成し、領域１Ｂおよび領域１ＣのコンタクトホールＣＨ内にプラグＰＧ２を形成する。プラグＰＧ１、ＰＧ２は、例えばチタン膜および窒化チタン膜を含むバリアメタル膜と、例えばタングステン膜を含む導電性膜との積層構造である。まず、コンタクトホールＣＨ内に、ＣＶＤ法またはスパッタリング法を用いて、チタン膜および窒化チタン膜を順次形成する。次に、バリアメタル膜上に、ＣＶＤ法またはスパッタリング法を用いて、タングステン膜を含む導電性膜を形成する。続いて、例えばＣＭＰ法を用いて、コンタクトホールＣＨ外部のバリアメタル膜および上記導電性膜を除去することで、コンタクトホールＣＨ内に、バリアメタル膜及び上記導電性膜からなるプラグＰＧ１、ＰＧ２が埋め込まれる。
【０１９１】
その後、半導体基板ＳＢに熱処理を施すことで、領域１Ｂおよび領域１Ｃにおいて、エピタキシャル層ＥＰ１、ＥＰ２と、バリアメタル膜が反応し、シリサイド層Ｓ３が形成される。すなわち、シリサイド層Ｓ３は、ＴｉＳｉ２（チタンシリサイド）膜からなる。
【０１９２】
ここで、半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。これは、半導体基板ＳＢの主面に対するシリサイド層Ｓ１の上面の高さが、半導体基板ＳＢの主面に対するエピタキシャル層ＥＰ１、ＲＰ２のそれぞれの上面の高さよりも低いためである。
【０１９３】
エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面の高さがシリサイド層Ｓ１の上面の高さよりも高いのは、エピタキシャル層ＥＰ１、ＥＰ２を大きい体積で形成することにより、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰにおいて、ソース領域ＬＳ１、ドレイン領域ＬＤ１、ソース領域ＬＳ２およびドレイン領域ＬＤ２の抵抗を低減している。
【０１９４】
ここで、領域１Ａのシリサイド層Ｓ１は、半導体層に比べて抵抗値が低い材料からなるため、大きな体積および膜厚を有していなくてもメモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤを十分に低抵抗化することができる。
【０１９５】
これに対し、エピタキシャル層ＥＰ１、ＥＰ２はシリサイド層Ｓ１に比べて高抵抗である。よって、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰにおいて、ソース領域ＬＳ１、ドレイン領域ＬＤ１、ソース領域ＬＳ２およびドレイン領域ＬＤ２を低抵抗化するためには、シリサイド層Ｓ１に比べて大きな体積および膜厚が必要となる。更に、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面上に、シリサイド層Ｓ３を形成することで、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰにおいて、ソース領域ＬＳ１、ドレイン領域ＬＤ１、ソース領域ＬＳ２およびドレイン領域ＬＤ２を低抵抗化することができる。言い換えれば、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰにおいては、シリサイド層Ｓ３はシリサイド層Ｓ１のようにフルシリサイド化されておらず、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面上のみに、シリサイド層Ｓ３が形成されている。
【０１９６】
次に、図４４に示すように、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を主体とする層間絶縁膜ＩＬ３を形成する。次に、層間絶縁膜ＩＬ３に、配線用の溝を形成し、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ３内にプラグＰＧ１、ＰＧ２と接続する１層目の配線Ｍ１が形成される。
【０１９７】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１９８】
（実施の形態２）
実施の形態２の半導体装置およびその製造方法を、図５１および図５２を用いて以下に説明する。
【０１９９】
実施の形態１では、図３５および図４５〜図４７で説明したように、フィンＦＡの上面および側面に金属膜ＭＳ１を堆積し、その後、２回の熱処理を施すことで、フィンＦＡをフルシリサイド化してシリサイド層Ｓ１を形成していた。
【０２００】
実施の形態２では、フィンＦＡの上面を後退させて、その後、後退させたフィンＦＡ上に、ＣＶＤ法によって、シリサイド層Ｓ４を成長させることを主な特徴としている。
【０２０１】
図５１および図５２は、実施の形態１の図３４に続く半導体装置の製造工程を示している。また、実施の形態２では、領域１Ａ以外の領域については実施の形態１と同様であるため、領域１Ａについてのみ説明を行う。
【０２０２】
まず、図５１に示すように、領域１ＡのフィンＦＡに対して、選択的にドライエッチング処理を施す。これにより、領域１ＡのサイドウォールスペーサＳＷから露出しているフィンＦＡの上面が、素子分離部ＳＴＩの最上面付近の高さになるまで後退する。すなわち、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所を、Ｘ方向において挟んでいた２つの箇所の上面を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成されているフィンＦＡの上面よりも低い位置まで後退させる。
【０２０３】
また、この時、領域１Ａにおいて、制御ゲート電極ＣＧの上面および側面、並びに、メモリゲート電極ＭＧの上面および側面は、それぞれ絶縁性のサイドウォールスペーサＳＷ、絶縁膜ＩＦ４、および、絶縁膜ＩＦ５で覆われている。更に、図３４に示されるように、領域１Ｂおよび領域１Ｃは、絶縁膜ＩＦ７または絶縁膜ＩＦ８によって覆われている。従って、フィンＦＡに対するドライエッチング処理は、追加のレジストパターンを設けることなく、自己整合で行うことができる。
【０２０４】
次に、後退させたフィンＦＡの表面に、ＣＶＤ法によって、ＮｉＳｉ２を含むシリサイド層Ｓ４をエピタキシャル成長させる。このＣＶＤ法では、ニッケル（Ｎｉ）を含むガスと、シリコン（Ｓｉ）を含むガスとの混合ガスが用いられる。このような混合ガスに用いられるガスは、例えば、Ｎｉ（ＰＦ３）４ガス、Ｓｉ３Ｈ８ガスおよびＨ２ガスである。また、このＣＶＤ法による成膜温度は、４００〜５００℃程度である。
【０２０５】
また、このシリサイド層Ｓ４は、シリコン（Ｓｉ）が露出しているフィンＦＡの表面にのみ成長し、絶縁膜からなる素子分離部ＳＴＩの表面には成長しない。また、図３４に示されるように、領域１Ｂおよび領域１Ｃは、絶縁膜ＩＦ７または絶縁膜ＩＦ８によって覆われているため、シリサイド層Ｓ４は領域１Ｂおよび領域１Ｃには形成されない。
【０２０６】
その後は、実施の形態１の図３６以降と同様の工程を経ることで、実施の形態２の半導体装置が製造される。
【０２０７】
ここで、フィンＦＡの表面に、シリサイド層Ｓ４がエピタキシャル成長する理由を説明する。フィンＦＡを構成するＳｉ、および、シリサイド層Ｓ４を構成するＮｉＳｉ２は立方晶であり、シリコン（Ｓｉ）の格子定数は５．４３０Åであり、ＮｉＳｉ２の格子定数は５．４０６Åである。すなわち、ＳｉおよびＮｉＳｉ２は立方晶であり、互いの格子定数はほぼ同じである。従って、上記ＣＶＤ法によって、フィンＦＡを構成するＳｉの表面に、ＮｉＳｉ２をエピタキシャル成長させることができる。なお、シリサイド層Ｓ４の膜厚は、上記ＣＶＤ法による成膜時間を調整することで、任意に設定することができる。従って、実施の形態２のシリサイド層Ｓ４の膜厚を、実施の形態１のシリサイド層Ｓ１の膜厚と同程度とすることもできる。
【０２０８】
以上のように、実施の形態２によっても、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤに、それぞれ、フルシリサイド層としてシリサイド層Ｓ４を形成することができる。すなわち、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われている箇所を、Ｘ方向において挟むように、２つのシリサイド層Ｓ４が形成されている。従って、実施の形態１と同様の効果を得る事ができる。
【０２０９】
また、シリサイド層Ｓ４は、ＮｉＳｉ２に代えて、ＣｏＳｉ２を適用してもよい。ＣｏＳｉ２も立方晶であり、その格子定数は５．３５６Åである。このため、ＣｏＳｉ２の格子定数も、シリコン（Ｓｉ）の格子定数である５．４３０Åとほぼ同じである。従って、ＣＶＤ法を用いて、フィンＦＡを構成するＳｉの表面に、ＣｏＳｉ２をエピタキシャル成長させることができる。
【０２１０】
なお、実施の形態２のＮｉＳｉ２またはＣｏＳｉ２を含むシリサイド層Ｓ４は、実施の形態１のＮｉＳｉを含むシリサイド層Ｓ１よりも若干高抵抗である。従って、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤの抵抗を少しでも下げたい場合には、実施の形態１の半導体装置が好ましい。しかしながら、実施の形態２のシリサイド層Ｓ４の形成工程は、実施の形態１の形成工程と比較して、追加のマスクを必要とせず、少ない工程数で行うことができる。従って、製造工程を簡略化して、製造コストを抑制したい場合には、実施の形態２の半導体装置が好ましい。
【０２１１】
（実施の形態３）
実施の形態３の半導体装置およびその製造方法を、図５３を用いて以下に説明する。
【０２１２】
実施の形態１では、図４などで説明したように、領域１ＡのメモリセルＭＣは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとを有していた。
【０２１３】
実施の形態３では、領域１ＡのメモリセルＭＣは、制御ゲート電極ＣＧを有しておらず、メモリゲート電極ＭＧのみを有するシングルゲート構造である。
【０２１４】
このようなメモリセルＭＣのメモリゲート電極ＭＧは、例えば、領域１Ａに導電性膜ＳＩ２からなる制御ゲート電極ＣＧを形成せずに、図２１で説明した絶縁膜ＯＮを形成し、この絶縁膜ＯＮ上に、図２２で説明した導電性膜ＳＩ３を形成し、その後、導電性膜ＳＩ３と絶縁膜ＯＮとをパターニングすることで形成できる。
【０２１５】
実施の形態３においても、実施の形態１と同様に、シリサイド層Ｓ１をフルシリサイド層として形成できる。すなわち、フィンＦＡのうちメモリゲート電極ＭＧに覆われている箇所を、Ｘ方向において挟むように、２つのシリサイド層Ｓ１が形成されている。従って、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤの抵抗を低くすることができ、半導体装置の性能を向上させることができる。
【０２１６】
また、実施の形態３の半導体装置でも、実施の形態２で説明した技術を適用することができ、実施の形態２と同様の効果を得ることができる。
【０２１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１８】
１Ａ    領域（不揮発性メモリセル回路）
１Ｂ    領域（ＣＰＵ回路）
１Ｃ    領域（ＣＰＵ回路）
Ｃ１〜Ｃ５    回路
ＣＧ    制御ゲート電極
ＣＨ    コンタクトホール
ＣＨＰ    半導体チップ
ＣＳＬ    電荷蓄積層
Ｄ１〜Ｄ３    拡散領域（半導体領域）
ＤＧ    ダミーゲート電極
ＥＸ１〜ＥＸ３    エクステンション領域（半導体領域）
ＦＡ、ＦＢ、ＦＣ    フィン
Ｇ１、Ｇ２    ゲート電極
ＧＦ１〜ＧＦ３    ゲート絶縁膜
ＨＭ１〜ＨＭ３    ハードマスク
ＩＦ１〜ＩＦ９    絶縁膜
ＩＬ１〜ＩＬ３    層間絶縁膜
ＬＤ１、ＬＤ２    ドレイン領域
ＬＳ１、ＬＳ２    ソース領域
ＭＣ    メモリセル
ＭＤ    ドレイン領域
ＭＧ    メモリゲート電極
ＭＳ    ソース領域
ＭＳ１    金属膜
ＭＳ２    シリサイド層
ＮＷ    ウェル
ＯＮ    絶縁膜（ゲート絶縁膜）
ＰＧ１、ＰＧ２    プラグ
ＰＲ１〜ＰＲ４    レジストパターン
ＰＷ１、ＰＷ２    ウェル
ＱＮ    ｎ型トランジスタ
ＱＰ    ｐ型トランジスタ
Ｓ１〜Ｓ４    シリサイド層
ＳＢ    半導体基板
ＳＩ１〜ＳＩ３    導電性膜
ＳＳ    シリサイド層
ＳＴＩ    素子分離部
Ｘ１、Ｘ２    絶縁膜
【図１】
2019050314.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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