(57)【要約】      （修正有）【課題】クロックを共有する半導体パッケージを提供する。【解決手段】低電力消費特性を有する電子システムに適するようにクロックを共有する半導体パッケージ（メモリシステム３００）は、下部パッケージ基板上に実装されるメモリコントローラ１１０を含む下部パッケージ、下部パッケージに積層され、上部パッケージ基板上に実装されるメモリ装置１２０を含む上部パッケージ、そして下部パッケージ及び上部パッケージを電気的に連結する多数の垂直相互連結を含む。メモリコントローラとメモリ装置と間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、メモリコントローラの伝送部２１２から出力され、下部パッケージ基板又は上部パッケージ基板に形成された信号ライン３３１及び３３２で分岐され、メモリ装置の受信部２２２及び２２４は、分岐された第１データクロックを共有して受信する。【選択図】図４
2019125373.tif 000002
【特許請求の範囲】
【請求項１】
下部パッケージ基板上に実装されるメモリコントローラを含む下部パッケージと、
前記下部パッケージに積層され、上部パッケージ基板上に実装されるメモリ装置を含む上部パッケージと、
前記下部パッケージと前記上部パッケージとを電気的に連結する複数の垂直相互連結と、を含み、
前記メモリコントローラと前記メモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、前記メモリコントローラから出力されて分岐され、前記分岐された第１データクロックは、前記メモリ装置に提供される、ことを特徴とする半導体パッケージ。
【請求項２】
前記メモリコントローラから出力される第１データクロックは、前記下部パッケージ基板に形成された配線で分岐されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記メモリコントローラから出力される第１データクロックは、前記上部パッケージ基板に形成された配線で分岐されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１データクロックは、第１相補データクロックと共に互いに相補的位相を有する差動信号の形態で構成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記分岐された第１データクロックは、前記メモリ装置のｎ（ｎは、２以上の自然数）個のパッドに伝送されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記メモリ装置は、前記ｎ個のパッド各々、と連結される受信部を含み、
前記受信部は、前記分岐された第１データクロックを受信し、前記チャネルに利用されるｎ個の第１データクロックを、前記メモリ装置内部に提供することを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記メモリコントローラは、前記チャネルに利用されるｍ個（ｍは、２以上の自然数）のデータクロックを生成するデータクロック生成部と、前記ｍ個のデータクロックを伝送する伝送部と、を含み、
前記伝送部において、前記第１データクロックを伝送する伝送部以外の残りの伝送部は、ディセーブルされることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記チャネルに利用される第２データクロックが、前記メモリコントローラから出力されて分岐され、前記分岐された第２データクロックは、前記メモリ装置内部に提供されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記メモリコントローラは、前記チャネルに利用される所定のデータビットで構成されるｎ（ｎは２以上の自然数）個のデータグループが、前記分岐された第１データクロックに同期され、前記メモリ装置に提供されるように、前記ｎ個のデータグループの伝送を制御することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
下部パッケージ基板内に埋め込まれるメモリコントローラを含む下部パッケージと、
上部パッケージ基板上に実装されるメモリ装置を含む上部パッケージと、
前記下部パッケージの上部表面に隣接して形成され、前記メモリコントローラの連結端子と、前記メモリ装置の連結端子とを電気的に連結する上部再配線インタポーザと、を含み、
前記メモリコントローラと前記メモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、前記メモリコントローラから出力されて分岐され、前記分岐された第１データクロックは、前記メモリ装置に提供される、ことを特徴とする半導体パッケージ。
【請求項１１】
前記メモリコントローラから出力される第１データクロックは、前記上部再配線インタポーザに形成された配線で分岐されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
前記メモリコントローラから出力される第１データクロックは、前記上部パッケージ基板に形成された配線で分岐されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１３】
前記半導体パッケージは、
前記下部パッケージの下部表面に隣接して形成される下部再配線インタポーザをさらに含み、
前記下部再配線インタポーザは、前記上部再配線インタポーザの端子と、前記下部再配線インタポーザの端子とを連結するビア構造物で構成される垂直相互連結を含むことを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１４】
前記メモリコントローラから出力される第１データクロックは、前記下部再配線インタポーザに形成された配線で分岐されることを特徴とする請求項１３に記載の半導体パッケージ。
【請求項１５】
前記メモリコントローラから出力される第１データクロックは、前記上部パッケージ基板に形成された配線で分岐されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１６】
前記第１データクロックは、第１相補データクロックと共に互いに相補的位相を有する差動信号の形態で構成されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１７】
前記分岐された第１データクロックは、前記メモリ装置のｎ（ｎは、２以上の自然数）個のパッドに伝送されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１８】
前記メモリ装置は、前記ｎ個のパッド各々、と連結される受信部を含み、
前記受信部は、前記分岐された第１データクロックを受信し、前記チャネルに利用されるｎ個のデータクロックを、前記メモリ装置内部に提供することを特徴とする請求項１７に記載の半導体パッケージ。
【請求項１９】
前記メモリコントローラは、前記チャネルに利用されるｍ個（ｍは、２以上の自然数）のデータクロックを生成するデータクロック生成部と、前記ｍ個のデータクロックを伝送する伝送部と、を含み、
前記伝送部において、前記第１データクロックを伝送する伝送部以外の残りの伝送部は、ディセーブルされることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記メモリコントローラは、前記チャネルに利用される所定のデータビットで構成されるｎ（ｎは、２以上の自然数）個のデータグループが、前記分岐された第１データクロックに同期され、前記メモリ装置に提供されるように、前記ｎ個のデータグループの伝送を制御することを特徴とする請求項１０に記載の半導体パッケージ。
【請求項２１】
インタポーザと、
前記インタポーザ上に実装されるメモリコントローラと、
前記インタポーザ上に、前記メモリコントローラと水平方向に並んで実装されるメモリ装置と、を含み、
前記メモリコントローラと前記メモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、前記メモリコントローラから出力されて分岐され、前記分岐された第１データクロックは、前記メモリ装置に提供される、ことを特徴とする半導体パッケージ。
【請求項２２】
前記メモリコントローラから出力される第１データクロックは、前記インタポーザに形成された配線で分岐されることを特徴とする請求項２１に記載の半導体パッケージ。
【請求項２３】
前記半導体パッケージは、パッケージ基板上に実装されることを特徴とする請求項２１に記載の半導体パッケージ。
【請求項２４】
前記メモリコントローラから出力される第１データクロックは、前記パッケージ基板の基板ベースに形成された配線で分岐されることを特徴とする請求項２３に記載の半導体パッケージ。
【請求項２５】
前記第１データクロックは、第１相補データクロックと共に互いに相補的位相を有する差動信号の形態で構成されることを特徴とする請求項２１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに係り、さらに詳細には、低電力消費特性を有する電子システムに適した、クロックを共有する半導体パッケージに関する。
【背景技術】
【０００２】
低電力ダブルデータレート（ＬＰＤＤＲ：ｌｏｗ  ｐｏｗｅｒ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）などのモバイル向け（ｍｏｂｉｌｅ−ｏｒｉｅｎｔｅｄ）半導体メモリ装置は、スマートフォン、タブレットＰＣ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、ウルトラブック（ｕｌｔｒａ  ｂｏｏｋ）などのモバイル電子機器に主に使用される。該モバイル電子機器で行われるマルチタスキング支援のために、モバイル運営体制（ＯＳ）の容量が大きくなるにつれ、より一層の低電力消耗特性を有しながら、高速動作性能を発揮するモバイル電子機器が要望される。
【０００３】
該モバイル電子機器に、アプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）がマルチコアのうち一つとして搭載される場合、ＬＰＤＤＲ  ＳＤＲＡＭのような半導体メモリ装置は、ＡＰの作業用メモリとしても活用される。該ＬＰＤＤＲ  ＳＤＲＡＭは、ライト動作モード又はリード動作モードにおいて、ＡＰから提供されるシステムクロックとデータクロックとを受信できる。該システムクロックは、データ入出力動作を遂行するために印加されるコマンドやアドレスの伝送レートに係わるクロックであり、該データクロックは、複数データの入出力レートに係わるクロックである。該データクロックは、該システムクロックより迅速である。
【０００４】
該モバイル電子機器の動作速度に全く支障をきたさない範囲で、ＡＰから出力されるデータクロックの数を低減できるならば、出力されないデータクロックは、クロッキングされないので、それにより、該モバイル電子機器の電力消耗量を削減できるであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、低電力消費特性を有する電子システムに適した、クロックを共有する半導体パッケージを提供するところにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態による半導体パッケージは、下部パッケージ基板上に実装されるメモリコントローラを含む下部パッケージ、下部パッケージに積層され、上部パッケージ基板上に実装されるメモリ装置を含む上部パッケージ、そして下部パッケージ及び上部パッケージを電気的に連結する複数の垂直相互連結を含み、メモリコントローラとメモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、メモリコントローラから出力されて分岐され、分岐された第１データクロックは、メモリ装置に提供される。
本発明の実施形態による半導体パッケージは、下部パッケージ基板内に埋め込まれるメモリコントローラを含む下部パッケージ、上部パッケージ基板上に実装されるメモリ装置を含む上部パッケージ、そして下部パッケージの上部表面に隣接して形成され、メモリコントローラの連結端子と、メモリ装置の連結端子とを電気的に連結する上部再配線インタポーザを含み、メモリコントローラとメモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、メモリコントローラから出力されて分岐され、分岐された第１データクロックは、メモリ装置に提供される。
本発明の実施形態による半導体パッケージは、インタポーザ、インタポーザ上に実装されるメモリコントローラ、そしてインタポーザ上にメモリコントローラと水平方向に並んで実装されるメモリ装置を含み、メモリコントローラとメモリ装置との間の独立したデータインタフェースであるチャネルに利用される第１データクロックは、メモリコントローラから出力されて分岐され、分岐された第１データクロックは、メモリ装置に提供される。
【発明の効果】
【０００７】
本発明の半導体パッケージによれば、メモリコントローラとメモリ装置との間のチャネルに利用されるデータクロックのうち１つのデータクロックがメモリコントローラから出力されて分岐され、残りのデータクロックは、出力されないようにノンクロッキング動作がなされるので、電力消費が最小化されるか、あるいは低減される。また、分岐されたデータクロックがメモリ装置に共有して受信されることにより、残りのデータクロックに割り当て予定の信号配線空間を、データ信号配線に利用することができるので、データ信号配線間の離隔空間がさらに広くなり、データ信号忠実度が向上される。
【図面の簡単な説明】
【０００８】
【図１】本発明の概念について説明するメモリシステムを概略的に示すブロック図である。
【図２】図１のメモリシステムの一部を示す具体的なブロック図である。
【図３】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図４】図３のメモリシステムの一部を示す具体的なブロック図である。
【図５】（Ａ）は、本発明の実施形態によるメモリシステムを含むパッケージ・オン・パッケージ（ＰｏＰ：ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）半導体パッケージの構成を示したブロック図であり、（Ｂ）は、本発明の実施形態によるメモリシステムを含むパッケージ・オン・パッケージ（ＰｏＰ：ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）半導体パッケージの構成を示したブロック図である。
【図６】（Ａ）は、本発明の実施形態によるメモリシステムを含むＰｏＰ半導体パッケージの構成を示したブロック図であり、（Ｂ）は、本発明の実施形態によるメモリシステムを含むＰｏＰ半導体パッケージの構成を示したブロック図である。
【０００９】
【図１５】本発明の実施形態によるメモリシステムを含むＰｏＰ半導体パッケージの構成を示したブロック図である。
【図７】（Ａ）は、本発明の実施形態によるメモリシステムを含む半導体パッケージを示した概念図であり、（Ｂ）は、本発明の実施形態によるメモリシステムを含む半導体パッケージを示した概念図である。
【図８】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図９】図８のメモリシステムの一部を示す具体的なブロック図である。
【図１０】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図１１】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図１２】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図１３】本発明の実施形態によるメモリシステムについて説明するブロック図である。
【図１４】モバイル電子機器に適用された本発明の応用例を図示したブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の概念について説明するメモリシステムを概略的に示すブロック図である。
図１を参照すれば、メモリシステム１００は、メモリコントローラ１１０とメモリ装置１２０とを含み得る。メモリシステム１００は、所謂パソコン（ＰＣ：ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）又はモバイル電子機器内に含まれる形でも具現される。該モバイル電子機器は、ラップトップコンピュータ、移動電話機、スマートフォン、タブレットＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ＥＤＡ（ｅｎｔｅｒｐｒｉｓｅ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルスチールカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ＰＮＤ（ｐｅｒｓｏｎａｌ  ｎａｖｉｇａｔｉｏｎ  ｄｅｖｉｃｅ  ｏｒ  ｐｏｒｔａｂｌｅ  ｎａｖｉｇａｔｉｏｎ  ｄｅｖｉｃｅ）、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ  ｇａｍｅ  ｃｏｎｓｏｌｅ）、モバイルインタネット装置（ＭＩＤ：ｍｏｂｉｌｅ  ｉｎｔｅｒｎｅｔ  ｄｅｖｉｃｅ）、ウェアラブルコンピュータ、事物インタネット（ＩｏＴ：ｉｎｔｅｒｎｅｔ  ｏｆ  ｔｈｉｎｇｓ）装置、万物インタネット（ＩｏＥ：ｉｎｔｅｒｎｅｔ  ｏｆ  ｅｖｅｒｙｔｈｉｎｇ）装置又はドローン（ｄｒｏｎｅ）としても具現される。
【００１１】
メモリコントローラ１１０は、集積回路（ＩＣ）、システム・オン・チップ（ＳｏＣ：ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）、アプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）、モバイルＡＰ、チップセット（ｃｈｉｐｓｅｔ）、又はチップの集合としても具現される。メモリコントローラ１１０は、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、中央処理ユニット（ＣＰＵ：ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、グラフィック処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＧＰＵ）及び／又はモデムを含み得る。一部実施形態において、メモリコントローラ１１０は、モデムの機能と、ＡＰの機能とを遂行できる。
【００１２】
メモリ装置１２０は、揮発性メモリ装置を以ってしても具現される。該揮発性メモリ装置は、ＲＡＭ、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）又はＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）によっても具現されるが、それらに限定されない。例示的には、メモリ装置１２０は、Ｗｉｄｅ  Ｉ／Ｏ  ＤＲＡＭ、ＬＰＤＤＲ（ｌｏｗ  ｐｏｗｅｒ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）  ＤＲＡＭなどによっても具現される。
【００１３】
揮発性メモリ装置は、電源が中断されるとき、保存されたデータをなくしてしまう。それと対照的に、磁気ランダムアクセスメモリ（ＭＲＡＭ：ｍａｇｎｅｔｉｃ  ＲＡＭ）のような不揮発性メモリ装置は、電源供給が中断された後にも保存されたデータを維持できる。従って、電源不良又は電源遮断によるデータの消失を望まない場合、不揮発性メモリ装置が好んで使用される。特に、ＳＴＴ−ＭＲＡＭ（ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ＭＲＡＭ）がメモリを構成する場合、ＤＲＡＭが有する迅速な応答時間の長所に加え、ＭＲＡＭが有する不揮発性長所が付加される。ＳＴＴ−ＭＲＡＭセルは、ＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）素子と選択トランジスタとを含み得る。該ＭＴＪ素子は、２層の磁性層（固定層（ｆｉｘｅｄ  ｌａｙｅｒ）、自由層（ｆｒｅｅ  ｌａｙｅｒ））と、磁性層間のトンネル層とを基本的に含み得る。該固定層の磁化方向は、固定されており、該自由層の磁化方向は、条件により、該固定層の磁化方向と同じであるか、あるいは逆方向にもなる。
【００１４】
一実施形態により、メモリ装置１２０は、不揮発性メモリ装置によっても具現される。例示的には、メモリ装置１２０は、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、フラッシュ（ｆｌａｓｈ）メモリ、ＭＲＡＭ、ＳＴＴ−ＭＲＡＭ、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭｙ）、抵抗メモリ（ＲＲＡＭ（登録商標）：ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ナノチューブＲＲＡＭ（ｎａｎｏｔｕｂｅ  ＲＲＡＭ）、ポリマーＲＡＭ（ＰｏＲＡＭ：ｐｏｌｙｍｅｒ  ＲＡＭ）、ナノ浮遊ゲートメモリ（ＮＦＧＭ：ｎａｎｏ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｍｅｍｏｒｙ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、分子電子メモリ素子（ｍｏｌｅｃｕｌａｒ  ｅｌｅｃｔｒｏｎｉｃｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）又は絶縁抵抗変化メモリ（ｉｎｓｕｌａｔｏｒ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）で以って具現される。
【００１５】
メモリコントローラ１１０は、メモリ装置１２０に保存されたデータを読み取り、及び／又は、メモリ装置１２０にデータを書き込むように、メモリ装置１２０を制御できる。メモリコントローラ１１０は、メモリ装置１２０に、コマンドとアドレスとを提供することにより、メモリ装置１２０に対する書き込み動作又は読み取り動作を制御できる。また、書き込み動作のためのデータと、読み取られたデータとがメモリコントローラ１１０とメモリ装置１２０との間で送受信される。
メモリコントローラ１１０は、データ入出力を制御するために、複数のデータクロック対（ＷＣＫ０，ＷＣＫＢ０），（ＷＣＫ１，ＷＣＫＢ１）を生成するデータクロック生成部１１１を含み、生成されたデータクロック対（ＷＣＫ０，ＷＣＫＢ０），（ＷＣＫ１，ＷＣＫＢ１）を、信号ライン１３１〜１３４を介して、メモリ装置１２０に印加できる。第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、互いに相補的位相を有する差動信号の形態で構成され、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）も、互いに相補的位相を有する差動信号の形態で構成され得る。
【００１６】
メモリコントローラ１１０は、第１ポートＣ１及び第２ポートＣ２を介して、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１信号ライン１３１及び第２信号ライン１３２に伝送できる。メモリ装置１２０は、第１信号ライン１３１及び第２信号ライン１３２に伝送される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１ポートＭ１及び第２ポートＭ２を介して受信できる。メモリ装置１２０は、第１データバス１３５を介して、メモリコントローラ１１０から、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第１データグループＤＱ［０：７］を受信できる。メモリ装置１２０は、受信された第１データグループＤＱ［０：７］を、メモリセルアレイ１２１のメモリセルに、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）の動作速度で保存できる。
【００１７】
メモリコントローラ１１０は、第３ポートＣ３及び第４ポートＣ４を介して、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第３信号ライン１３３及び第４信号ライン１３４に伝送できる。メモリ装置１２０は、第３信号ライン１３３及び第４信号ライン１３４に伝送される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第３ポートＭ３及び第４ポートＭ４を介して受信できる。メモリ装置１２０は、第２データバス１３６を介して、メモリコントローラ１１０から、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に同期される第２データグループＤＱ［８：１５］を受信できる。メモリ装置１２０は、受信された第２データグループＤＱ［８：１５］を、メモリセルアレイ１２１のメモリセルに、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）の動作速度で保存できる。
【００１８】
第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、各々、第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］とから構成されたバイト単位のデータ入出力を制御するように説明されているが、それに限定されない。第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］は、メモリコントローラ１１０とメモリ装置１２０とのデータインタフェース観点から、１つのチャネルを構成できる。該チャネルは、独立したデータインタフェースを意味する。本実施形態においては、１つのチャネルに、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とが提供される例について説明されているが、それに限定されない。
【００１９】
図２は、図１のメモリシステムの一部を示す具体的なブロック図である。
図１と連繋させ、図２を参照すれば、メモリコントローラ１１０は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とを伝送する第１伝送部２１２と第２伝送部２１４とを含み得る。第１伝送部２１２は、データクロック生成部１１１で生成された第１データクロック対ＷＣＫ０，ＷＣＫＢ０を、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力できる。第２伝送部２１４は、データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力できる。
【００２０】
メモリコントローラ１１０の第１ポートＣ１乃至第４ポートＣ４と、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４との間には、第１信号ライン１３１乃至第４信号ライン１３４がラウト（ｒｏｕｔｅ）されている。メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１信号ライン１３１及び第２信号ライン１３２を介して、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力され、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、第３信号ライン１３３及び第４信号ライン１３４を介して、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力され得る。
【００２１】
メモリ装置１２０は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とを受信する第１受信部２２２と第２受信部２２４とを含み得る。第１受信部２２２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第２受信部２２４は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を受信できる。
【００２２】
メモリ装置１２０は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第１データグループＤＱ［０：７］を、第１データバス１３５を介して、メモリコントローラ１１０から受信できる。メモリ装置１２０は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に同期される第２データグループＤＱ［８：１５］を、第２データバス１３６を介して、メモリコントローラ１１０から受信できる。
【００２３】
メモリ装置１２０において、第１データグループＤＱ［０：７］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）の動作速度で、メモリセルアレイ１２１のメモリセルに保存され、第２データグループＤＱ［８：１５］は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）の動作速度で、メモリセルアレイ１２１のメモリセルに保存され得る。第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］は、１つのチャネルに含まれるように、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）の動作速度と、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）の動作速度は、同一であり得る。例示的には、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、同一の、例えば、１．６ＧＨｚ、３．２ＧＨｚ、６．４ＧＨｚというクロック周波数を有し得る。
【００２４】
第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とのクロック周波数が増大すれば、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とを伝送する第１伝送部２１２及び第２伝送部２１４において、クロッキングによる電流消耗量が増大してしまう。また、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とを受信する第１受信部２２２及び第２受信部２２４において、クロッキングによる電流消耗量が増大してしまう。そのような電流消耗量は、メモリコントローラ１１０とメモリ装置１２０とで消費する電力を増加させ、結果として、メモリシステム１００の消費電力を増加させてしまう。
【００２５】
ところで、メモリ装置１２０において、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）とのうち一つを共有して受信し、第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］とのデータ書き込み動作を遂行できるならば、メモリコントローラ１１０の第１伝送部２１２及び第２伝送部２１４のうち何れか一つは、クロッキングする必要がないであろう。例示的には、第２伝送部２１４がクロッキングされなくなれば、第２伝送部２１４のノンクロッキング動作により、メモリコントローラ１１０の電流消耗量が減り、メモリシステム１００の消費電力を低減できるであろう。他の例として、第１伝送部２１２がクロッキングしなくなれば、第１伝送部２１２のノンクロッキング動作により、メモリコントローラ１１０の電流消耗量が減り、メモリシステム１００の消費電力を低減できるであろう。また、第１データクロック対（ＷＣＫ０，ＷＣＫＢ１）がメモリ装置１２０に共有して受信される場合、ノンクロッキングされる第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に割り当て予定された半導体パッケージの信号配線空間を、第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］との信号配線に利用できるので、データ信号配線間の空間がさらに広くなる。それにより、第１データグループＤＱ［０：７］と第２データグループＤＱ［８：１５］との信号忠実度（ｓｉｇｎａｌ  ｉｎｔｅｇｒｉｔｙ）が向上するであろう。
【００２６】
図３は、本発明の実施形態によるメモリシステムについて説明するブロック図である。
図３のメモリシステム３００は、図１のメモリシステム１００と比較し、メモリコントローラ１１０の第１ポートＣ１乃至第４ポートＣ４と、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４との間に連結される信号ライン３３１，３３２のラウティングが異なり、メモリコントローラ１１０に制御回路３１０が追加される点において相異があるが、残り構成要素は、ほぼ同一である。以下、図１との差異を中心に説明する。
【００２７】
図３を参照すれば、メモリコントローラ１１０は、第１ポートＣ１及び第２ポートＣ２を介して、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１信号ライン３３１及び第２信号ライン３３２に伝送できる。メモリ装置１２０は、第１信号ライン３３１及び第２信号ライン３３２に伝送される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１ポートＭ１乃至第４ポートＭ４を介して受信できる。
【００２８】
メモリコントローラ１１０において、データクロック生成部１１１は、データ入出力を制御するための第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）及び第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を生成できる。データクロック生成部１１１で生成された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１ポートＣ１及び第２ポートＣ２を介して、第１信号ライン３３１及び第２信号ライン３３２に出力されるが、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、第３ポートＣ３及び第４ポートＣ４に出力されない。メモリコントローラ１１０は、制御回路３１０を利用し、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）がメモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力されないように制御できる。
【００２９】
メモリ装置１２０は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第１データグループＤＱ［０：７］を、第１データバス１３５を介して、メモリコントローラ１１０から受信できる。メモリ装置１２０は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第２データグループＤＱ［８：１５］を、第２データバス１３６を介して、メモリコントローラ１１０から受信できる。
【００３０】
図４は、図３のメモリシステムの一部を示す具体的なブロック図である。
図３と連繋させ、図４を参照すれば、メモリコントローラ１１０は、第１伝送部２１２と第２伝送部２１４とを含み得る。第１伝送部２１２は、データクロック生成部１１１で生成された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力できる。第２伝送部２１４は、制御回路３１０から提供される制御信号ＤＩＳＡＢＬＥに応答してディセーブルされる。それにより、データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力されない。
【００３１】
メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２と、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４との間には、第１信号ライン３３１及び第２信号ライン３３２がラウトされている。メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１信号ライン３３１及び第２信号ライン３３２を介して、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２と、第３ポートＭ３及び第４ポートＭ４にも入力される。
【００３２】
メモリ装置１２０は、第１受信部２２２と第２受信部２２４とを含み得る。第１受信部２２２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第２受信部２２４は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信できる。第１受信部２２２は、受信された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１データグループＤＱ［０：７］と相関する第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）として、装置１２０内部に提供できる。第２受信部２２４は、受信された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、メモリ装置１２０内部に提供するが、第２受信部２２４から出力されるデータクロック対は、第２データグループＤＱ［８：１５］と相関する第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）として提供できる。
【００３３】
メモリ装置１２０は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第１データグループＤＱ［０：７］を、第１データバス１３５を介して、メモリコントローラ１１０から受信できる。メモリ装置１２０は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期される第２データグループＤＱ［８：１５］を、第２データバス１３６を介して、メモリコントローラ１１０から受信できる。メモリ装置１２０に受信された第１データグループＤＱ［０：７］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）の動作速度で、メモリセルアレイ１２１のメモリセルに保存され、第２データグループＤＱ［８：１５］は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）の動作速度で、メモリセルアレイ１２１のメモリセルに保存され得る。
【００３４】
メモリ装置１２０において、第１データグループＤＱ［０：７］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）により、メモリセルアレイ１２１のメモリセルに保存され、第２データグループＤＱ［８：１５］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）により、メモリセルアレイ１２１のメモリセルに保存され得る。
【００３５】
メモリ装置１２０の動作周波数が高くなるにつれ、データとデータストローブ信号とのタイミングマージンｔＤＱＳＳがタイトになる。それと同時に、ＰＣＢ（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）上において、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が伝達される信号ライン３３１，３３２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２と連結される長さと、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４と連結される長さとが一致せず、入力キャパシタンス値も異なるので、常時スキューを有することになる。それにより、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に連結された第１受信部２２２から出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に連結された第２受信部２２４から出力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、スキューを有してしまう。そのようなスキューにより、第１データグループＤＱ［０：７］又は第２データグループＤＱ［８：１５］の書き込み動作時、タイミングマージン不足で誤動作が誘発されてしまう。
【００３６】
メモリコントローラ１１０は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が伝送される信号ライン３３１，３３２によるスキューを考慮し、第１データバス１３５に伝送された第１データグループＤＱ［０：７］と、第２データバス１３６に伝送される第２データグループＤＱ［８：１５］とが第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）に同期されるように、第１データグループＤＱ［０：７］及び／又は第２データグループＤＱ［８：１５］の伝送を制御できる。
【００３７】
例示的には、メモリコントローラ１１０は、制御回路３１０を利用し、第１データグループＤＱ［０：７］及び／又は第２データグループＤＱ［８：１５］の伝送時点を選択的に遅延させ得る。また、メモリコントローラ１１０の制御回路３１０は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が伝送される信号ライン３３１，３３２によるスキューが存在しても、第１データグループＤＱ［０：７］及び第２データグループＤＱ［８：１５］の書き込み動作時、タイミングマージンが十分であると判断されれば、第１データグループＤＱ［０：７］及び第２データグループＤＱ［８：１５］の伝送時点が同じになるように制御できる。
【００３８】
図５（Ａ）及び図５（Ｂ）は、本発明の実施形態によるメモリシステムを含むパッケージ・オン・パッケージ（ＰｏＰ：ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）半導体パッケージの構成を示したブロック図である。
図５（Ａ）及び図５（Ｂ）のＰｏＰ半導体パッケージ５００ａ，５００ｂは、図３のメモリシステム３００を含み得る。
【００３９】
図５（Ａ）を参照すれば、ＰｏＰ半導体パッケージ５００ａは、下部パッケージ５００Ｂと上部パッケージ５００Ｔとを含み得る。下部パッケージ５００Ｂは、下部パッケージ基板５１０上に実装されたメモリコントローラ１１０を含み得る。メモリコントローラ１１０は、導電性バンプ５１１により、下部パッケージ基板５１０上にも実装される。導電性バンプ５１１は、例えば、無鉛スズ系ソルダボールが利用される。メモリコントローラ１１０は、封止物質（ｅｎｃａｐｓｕｌａｔｉｏｎ  ｍａｔｅｒｉａｌ）５１２によって封止され得る。封止物質５１２は、例えば、エポキシモールディングコンパウンド（ＥＭＣ：ｅｐｏｘｙ  ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）であり得る。
【００４０】
メモリコントローラ１１０の周囲には、多数の垂直相互連結（ｖｅｒｔｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）５４０が配置される。多数の垂直相互連結５４０は、封止物質５１２を貫通して延長され得る。垂直相互連結５４０は、垂直方向に積層された下部パッケージ５００Ｂと上部パッケージ５００Ｔとを電気的に連結できる任意の導電体を意味する。一部実施形態において、垂直相互連結５４０は、ソルダバンプ又は導電プラグでもある。
【００４１】
上部パッケージ５００Ｔは、上部パッケージ基板５２０上に実装されたメモリ装置１２０を含み得る。メモリ装置１２０は、ボンディングワイヤ５３０ａ，５３０ｂにより、上部パッケージ基板５２０に電気的に連結され得る。メモリ装置１２０は、封止物質５２２によって封止され得る。封止物質５２２は、例えば、エポキシモールディングコンパウンドであり得る。
【００４２】
先に、図３で説明したように、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１信号ライン３３１及び第２信号ライン３３２を介して、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２と、第３ポートＭ３及び第４ポートＭ４とに入力される。第１データクロックＷＣＫ０と第１相補データクロックＷＣＫＢ０は、互いに相補的位相を有する差動信号であるので、説明の便宜のために、本実施形態においては、第１データクロックＷＣＫ０が伝送される第１信号ライン３３１について説明する。第１データクロックＷＣＫ０が伝送される第１信号ライン３３１に係わる説明は、第１相補データクロックＷＣＫＢ０が伝送される第２信号ライン３３２に同一に適用される。
【００４３】
下部パッケージ５００Ｂのメモリコントローラ１１０は、導電性バンプ５１１を介して、第１データクロックＷＣＫ０を出力できる。導電性バンプ５１１は、メモリコントローラ１１０の第１ポートＣ１（図３）に対応する。導電性バンプ５１１は、下部パッケージ基板５１０に形成された第１配線５１４を介して、第１垂直相互連結５４０ａ及び第２垂直相互連結５４０ｂと電気的に連結され得る。第１垂直相互連結５４０ａ及び第２垂直相互連結５４０ｂは、各々、上部パッケージ基板５２０に形成された第２配線５２４ａ，５２４ｂを介して、第１ボンディングワイヤ５３０ａ及び第２ボンディングワイヤ５３０ｂと電気的にも連結される。第２配線５２４ａ，５２４ｂは、上部パッケージ基板５２０の内部及び／又は表面に形成され得る。第１ボンディングワイヤ５３０ａ及び第２ボンディングワイヤ５３０ｂは、メモリ装置１２０の第１パッド５５０ａ及び第２パッド５５０ｂに電気的に連結され得る。メモリ装置１２０の第１パッド５５０ａは、第１ポートＭ１（図３）に対応し、メモリ装置１２０の第２パッド５５０ｂは、第３ポートＭ３（図３）に対応する。
【００４４】
図３と連繋させれば、ＰｏＰ半導体パッケージ５００ａは、メモリコントローラ１１０の第１ポートＣ１から出力された第１データクロックＷＣＫ０が、下部パッケージ基板５１０に形成された第１配線５１４において分岐されることが分かる。第１配線５１４において分岐された第１データクロックＷＣＫ０は、第１垂直相互連結５４０ａ、第２配線５２４ａ、そして第１ボンディングワイヤ５３０ａで構成される信号ライン３３１を介して、メモリ装置１２０の第１ポートＭ１に提供され、第２垂直相互連結５４０ｂ、第２配線５２４ｂ、そして第２ボンディングワイヤ５３０ｂで構成される信号ライン３３１を介して、メモリ装置１２０の第３ポートＭ３に提供され得る。
【００４５】
図５（Ｂ）を参照すれば、ＰｏＰ半導体パッケージ５００ｂは、図５（Ａ）のＰｏＰ半導体パッケージ５００ａと比較し、メモリコントローラ１１０から出力される第１データクロックＷＣＫ０が、上部パッケージ基板５２０に形成された第２配線５２４において分岐され、メモリ装置１２０に提供されるという相異があり、残りの構成要素は、ほぼ同一である。以下、図５（Ａ）との差異を中心に説明する。
【００４６】
下部パッケージ５００Ｂのメモリコントローラ１１０は、導電性バンプ５１１を介して、第１データクロックＷＣＫ０を出力できる。導電性バンプ５１１は、下部パッケージ基板５１０に形成された第１配線５１４を介して、垂直相互連結５４０と電気的に連結され得る。垂直相互連結５４０は、上部パッケージ基板５２０に形成された第２配線５２４を介して、第１ボンディングワイヤ５３０ａ及び第２ボンディングワイヤ５３０ｂと電気的にも連結され得る。第１ボンディングワイヤ５３０ａ及び第２ボンディングワイヤ５３０ｂは、メモリ装置１２０の第１パッド５５０ａ及び第２パッド５５０ｂに電気的にも連結され得る。
【００４７】
図３と連繋させれば、ＰｏＰ半導体パッケージ５００ｂは、メモリコントローラ１１０の第１ポートＣ１から出力された第１データクロックＷＣＫ０が、下部パッケージ基板５１０に形成された第１配線５１４と、垂直相互連結５４０を介して、上部パッケージ基板５２０に形成された第２配線５２４とに伝達され、第２配線５２４において分岐され、メモリ装置１２０にも提供されることが分かる。第２配線５２４において分岐された第１データクロックＷＣＫ０は、第１ボンディングワイヤ５３０ａを介して、メモリ装置１２０の第１ポートＭ１に提供され、第２ボンディングワイヤ５３０ｂを介して、メモリ装置１２０の第３ポートＭ３にも提供され得る。
【００４８】
図６（Ａ）、図６（Ｂ）、乃至図１５は、本発明の実施形態によるメモリシステムを含むＰｏＰ半導体パッケージの構成を示したブロック図である。
図６（Ａ）、図６（Ｂ）、乃至図１５のＰｏＰ半導体パッケージ６００ａ，６００ｂ，６００ｃは、図３のメモリシステム３００を含み得る。
【００４９】
図６（Ａ）を参照すれば、ＰｏＰ半導体パッケージ６００ａは、上部パッケージ６００Ｔ及び下部パッケージ６００Ｂを含み得る。
上部パッケージ６００Ｔは、上部パッケージ基板６２０上に実装されたメモリ装置１２０を含み得る。メモリ装置１２０は、第１、第２ボンディングワイヤ６３０ａ，６３０ｂにより、上部パッケージ基板６２０に電気的にも連結され得る。メモリ装置１２０は、封止物質６２２によって封止され得る。
【００５０】
下部パッケージ６００Ｂは、下部パッケージ基板６１０内に埋め込まれたメモリコントローラ１１０を含み得る。下部パッケージ６００Ｂは、上部表面及び下部表面に隣接し、上部再配線インタポーザ（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｉｎｔｅｒｐｏｓｅｒ）６１４及び下部再配線インタポーザ６１２を有し得る。上部再配線インタポーザ６１４及び下部再配線インタポーザ６１２は、メモリコントローラ１１０の連結端子６１１ａ，６１１ｂを、上部パッケージ６００Ｔ及び／又は外部装置と電気的に連結するように構成され得る。
【００５１】
図６（Ａ）において、上部再配線インタポーザ６１４と下部再配線インタポーザ６１２は、各々、１層によってなるように図示されているが、複層によってもなり得る。上部再配線インタポーザ６１４は、上部再配線層と称され、下部再配線インタポーザ６１２は、上部再配線層と称される。半導体が高集積化されることにより、印刷回路基板においては、そのような集積度を受容できない場合が頻繁に発生し、それを解決するために、インタポーザを半導体チップとパッケージ基板との間に介在させるパッケージ構造物が使用されている。シリコン基板を使用するインタポーザは、微細加工に有利であるが、製造に手がかかり、高コストであるために、相対的に廉価な再配線インタポーザが使用される。上部再配線インタポーザ６１４及び下部再配線インタポーザ６１２は、絶縁体であるパッシベーション層を、蒸着によって形成し、導電体配線をパターニング又はメッキを介して形成することによって得られる。
【００５２】
下部パッケージ基板６１０内には、上部再配線インタポーザ６１４の端子と、下部再配線インタポーザ６１２の端子とを連結するビア構造物が、垂直相互連結６４０としても提供される。図６（Ａ）においては、ビア構造物の垂直相互連結６４０がピラー（柱）形態を有するように図示されているが、垂直相互連結６４０は、テーパ（ｔａｐｅｒｅｄ）形態をも有し得、２段以上の多段が結合された形態をも有し得る。上部再配線インタポーザ６１４の端子は、上部パッケージ６００Ｔとの連結端子６６２と接続され、下部再配線インタポーザ６１２の端子は、外部装置との連結端子６６０とも接続され得る。
【００５３】
下部パッケージ６００Ｂのメモリコントローラ１１０は、連結端子６１１ａを介して、第１データクロックＷＣＫ０を出力できる。連結端子６１１ａは、メモリコントローラ１１０の第１ポートＣ１（図３）に対応する。連結端子６１１ａは、下部再配線インタポーザ６１２に形成された第１配線６１６を介して、第１垂直相互連結６４０ａ及び第２垂直相互連結６４０ｂと電気的に連結され得る。第１垂直相互連結６４０ａ及び第２垂直相互連結６４０ｂは、各々、上部再配線インタポーザ６１４に形成された第２配線６１８ａ，６１８ｂ、及び上部パッケージ２００Ｔとの連結端子６６２を介して、上部パッケージ基板６２０に形成された第３配線６２４ａ，６２４ｂと電気的に連結され得る。上部パッケージ基板６２０に形成された第３配線６２４ａ，６２４ｂは、第１ボンディングワイヤ６３０ａ及び第２ボンディングワイヤ６３０ｂを介して、メモリ装置１２０の第１パッド６５０ａ及び第２パッド６５０ｂに電気的に連結され得る。メモリ装置１２０の第１パッド６５０ａは、第１ポートＭ１（図３）に対応し、メモリ装置１２０の第２パッド６５０ｂは、第３ポートＭ３（図３）に対応する。
【００５４】
図３と連繋させれば、ＰｏＰ半導体パッケージ６００ａは、メモリコントローラ１１０の第１ポートＣ１から出力された第１データクロックＷＣＫ０が、下部再配線インタポーザ６１２に形成された第１配線６１６で分岐され、メモリ装置１２０の第１ポートＭ１と第３ポートＭ３にも提供され得ることが分かる。
【００５５】
図６（Ｂ）を参照すれば、ＰｏＰ半導体パッケージ６００ｂは、図６（Ａ）のＰｏＰ半導体パッケージ６００ａと比較し、メモリコントローラ１１０から出力される第１データクロックＷＣＫ０が、上部再配線インタポーザ６１４に形成された第２配線６１８で分岐され、メモリ装置１２０に提供される点で相異があり、残りの構成要素は、ほぼ同一である。以下、図６（Ａ）との差異を中心に説明する。
【００５６】
下部パッケージ６００Ｂのメモリコントローラ１１０は、連結端子６１１ｂを介して、第１データクロックＷＣＫ０を出力できる。連結端子６１１ｂは、メモリコントローラ１１０の第１ポートＣ１（図３）に対応する。連結端子６１１ｂは、上部再配線インタポーザ６１４に形成された第２配線６１８を介して、上部パッケージ２００Ｔとの連結端子６６２ａ，６６２ｂと電気的に連結され、上部パッケージ２００Ｔとの連結端子６６２ａ，６６２ｂは、上部パッケージ基板６２０に形成された第３配線６２４ａ，６２４ｂと電気的にも連結される。上部パッケージ基板６２０に形成された第３配線６２４ａ，６２４ｂは、第１ボンディングワイヤ６３０ａ及び第２ボンディングワイヤ６３０ｂを介して、メモリ装置１２０の第１パッド６５０ａ及び第２パッド６５０ｂに電気的にも連結され得る。
【００５７】
図３と連繋させれば、ＰｏＰ半導体パッケージ６００ｂは、メモリコントローラ１１０の第１ポートＣ１から出力された第１データクロックＷＣＫ０が、上部再配線インタポーザ６１４に形成された第２配線６１８で分岐され、メモリ装置１２０の第１ポートＭ１と第３ポートＭ３にも提供されることが分かる。
【００５８】
図１５を参照すれば、ＰｏＰ半導体パッケージ６００ｃは、図６（Ａ）のＰｏＰ半導体パッケージ６００ａと比較し、メモリコントローラ１１０から出力される第１データクロックＷＣＫ０が、上部パッケージ基板６２０に形成された第３配線６２４で分岐され、メモリ装置１２０に提供される点で相異があり、残りの構成要素は、ほぼ同一である。以下、図６（Ａ）との差異を中心に説明する。
【００５９】
下部パッケージ６００Ｂのメモリコントローラ１１０は、連結端子６１１ｂを介して、第１データクロックＷＣＫ０を出力できる。連結端子６１１ｂは、メモリコントローラ１１０の第１ポートＣ１（図３）に対応する。連結端子６１１ｂは、上部再配線インタポーザ６１４に形成された第２配線６１８を介して、上部パッケージ２００Ｔとの連結端子６６２と電気的に連結され、上部パッケージ２００Ｔとの連結端子６６２は、上部パッケージ基板６２０に形成された第３配線６２４と電気的にも連結され得る。上部パッケージ基板６２０に形成された第３配線６２４は、第１ボンディングワイヤ６３０ａ及び第２ボンディングワイヤ６３０ｂを介して、メモリ装置１２０の第１パッド６５０ａ及び第２パッド６５０ｂに電気的にも連結され得る。
【００６０】
図３と連繋させれば、ＰｏＰ半導体パッケージ６００ｃは、メモリコントローラ１１０の第１ポートＣ１から出力された第１データクロックＷＣＫ０が、上部パッケージ基板６２０に形成された第３配線６２４で分岐され、メモリ装置１２０の第１ポートＭ１と第３ポートＭ３にも提供されることが分かる。
【００６１】
図７（Ａ）及び図７（Ｂ）は、本発明の実施形態によるメモリシステムを含む半導体パッケージを示した概念図である。図７（Ａ）及び図７（Ｂ）の半導体パッケージ７００ａ，７００ｂは、図３のメモリシステム３００を含み得る。
図７（Ａ）を参照すれば、インタポーザ７１０上に、メモリコントローラ１１０とメモリ装置１２０とが水平方向に並んで実装される。メモリコントローラ１１０及び／又はメモリ装置１２０は、マイクロバンプ７１２により、インタポーザ７１０上に直接実装される。
【００６２】
メモリ装置１２０は、サブパッケージ基板上に順次に積層された複数の半導体チップを含み得る。複数の半導体チップは、図７（Ａ）において、垂直方向にも積層される。複数の半導体チップは、２個乃至１６個の半導体チップを含み得る。複数の半導体チップは、ＴＳＶ（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ）構造を含み得、ＴＳＶ構造を介して、互いに電気的にも連結され得る。また、複数の半導体チップは、ＴＳＶ構造を介して、サブパッケージ基板に電気的にも連結される。該サブパッケージ基板は、例えば、印刷回路基板、セラミックス基板又はインタポーザでもあり得る。例えば、メモリ装置１２０は、広帯域メモリ（ＨＢＭ：ｈｉｇｈ  ｂａｎｄｗｉｄｔｈ  ｍｅｍｏｒｙ）を含み得る。
【００６３】
メモリコントローラ１１０においては、動作時に相当な熱が発生してしまう。メモリコントローラ１１０で発生する熱を円滑に除去するために、メモリコントローラ１１０上部に、放熱部材７２０が提供される。放熱部材７２０は、例えば、ヒートシンク（ｈｅａｔ  ｓｉｎｋ）、ヒートスプレッダ（ｈｅａｔ  ｓｐｒｅａｄｅｒ）、ヒートパイプ（ｈｅａｔ  ｐｉｐｅ）又は水冷式冷却板（ｌｉｑｕｉｄ  ｃｏｏｌｅｄ  ｃｏｌｄ  ｐｌａｔｅ）でもあり得る。放熱部材７２０は、熱伝逹物質層により、メモリコントローラ１１０とも結合される。該熱伝逹物質層は、絶縁物質からなるか、或いは絶縁物質を含み、電気的絶縁性を維持できる物質からなり得る。該熱伝逹物質層は、例えば、エポキシ樹脂を含み得る。該熱伝逹物質層は、例えば、ミネラルオイル（ｍｉｎｅｒａｌ  ｏｉｌ）、グリース（ｇｒｅａｓｅ）、ギャップフィラパティ（ｇａｐ  ｆｉｌｌｅｒ  ｐｕｔｔｙ）、相変化ゲル（ｐｈａｓｅ  ｃｈａｎｇｅ  ｇｅｌ）、相変化物質パッド（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ  ｐａｄｓ）又は粉末充填エポキシ（ｐａｒｔｉｃｌｅ  ｆｉｌｌｅｄ  ｅｐｏｘｙ）でもあり得る。
【００６４】
メモリコントローラ１１０とメモリ装置１２０は、モールディング部材７３０によっても封止される。モールディング部材７３０は、放熱部材７２０とメモリ装置１２０との上部面を露出させることができる。
【００６５】
図７（Ａ）に示した実施形態においては、インタポーザ７１０自体がパッケージ基板としても使用される。インタポーザ７１０が、少数の単位再配線インタポーザを含めば、柔軟性を有し得、そのような場合、柔軟性を必要とする多様な電子製品にも応用される。インタポーザ７１０の下面には、外部連結端子７４０が付着される。
【００６６】
図３と連繋させれば、半導体パッケージ７００ａは、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２から出力された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が、インタポーザ７１０に形成された第１信号ライン３３１及び第２信号ライン３３２の中途において各々、分岐され、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２、並びに第３ポートＭ３及び第４ポートＭ４に提供されることが分かる。
【００６７】
図７（Ｂ）を参照すれば、パッケージ基板７５０上に、半導体パッケージ７００ａ（図７（Ａ））が実装されることにより、半導体パッケージ７００ｂが得られる。パッケージ基板７５０は、例えば、印刷回路基板、セラミックス基板又はインタポーザであり得る。パッケージ基板７５０が印刷回路基板である場合、パッケージ基板７５０は、基板ベース７５４、そして上面及び下面に各々、形成された上面パッド７５２及び下面パッド７５６を含み得る。上面パッド７５２及び下面パッド７５６は、各々、基板ベース７５４の上面及び下面を覆うソルダレジスト層によって露出され得る。基板ベース７５４は、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも１つの物質からなり得る。
【００６８】
パッケージ基板７５０の下面には、外部連結端子７６０が付着される。外部連結端子７６０は、例えば、下面パッド７５６上に付着される。外部連結端子７６０は、例えば、ソルダボール又はバンプであり得る。外部連結端子７６０は、半導体パッケージ７００ｂと外部装置とを電気的に連結できる。
【００６９】
基板ベース７５４内には、上面パッド７５２と下面パッド７５６とを電気的に連結する内部配線が形成される。上面パッド７５２及び下面パッド７５６は、基板ベース７５４の上面及び下面に、銅箔（Ｃｕ  ｆｏｉｌ）を被せた後、パターニングされた回路配線において、各々、ソルダレジスト層によって露出された部分であり得る。基板ベース７５４の上面、下面又は内部には、内部配線が形成される。また、基板ベース７５４の内部には、上面パッド７５２と下面パッド７５６とを電気的に連結する貫通ビアが形成され得る。
【００７０】
図３と連繋させれば、半導体パッケージ７００ｂは、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２から出力された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が、基板ベース７５４に形成された第１信号ライン３３１及び第２信号ライン３３２の中途において分岐され、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２と、第３ポートＭ３及び第４ポートＭ４とに提供され得ることが分かる。
【００７１】
図８は、本発明の実施形態によるメモリシステムについて説明するブロック図である。
図８のメモリシステム８００は、図３のメモリシステム３００と比較し、メモリコントローラ１１０の第１ポートＣ１乃至第４ポートＣ４と、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４との間に連結される信号ライン３３３，３３４のラウティングが異なる点で相異があり、残りの構成要素は、ほぼ同一である。以下、図３との差異を中心に説明する。
【００７２】
図８を参照すれば、メモリコントローラ１１０は、第３ポートＣ３及び第４ポートＣ４を介して、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第３信号ライン３３３及び第４信号ライン３３４に伝送できる。メモリ装置１２０は、第３信号ライン３３３及び第４信号ライン３３４に伝送される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第１ポートＭ１乃至第４ポートＭ４を介して受信できる。
【００７３】
メモリコントローラ１１０において、データクロック生成部１１１は、データ入出力を制御するための第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）及び第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を生成できる。データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、第３ポートＣ３及び第４ポートＣ４を介して、第３信号ライン３３３及び第４信号ライン３３４に出力されるが、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１ポートＣ１及び第２ポートＣ２に出力されない。メモリコントローラ１１０は、制御回路３１０を利用し、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力されないように制御できる。
【００７４】
メモリ装置１２０は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に同期される第１データグループＤＱ［０：７］を、第１データバス１３５を介して、メモリコントローラ１１０から受信できる。メモリ装置１２０は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に同期される第２データグループＤＱ［８：１５］を、第２データバス１３６を介して、メモリコントローラ１１０から受信できる。
【００７５】
図９は、図８のメモリシステムの一部を示す具体的なブロック図である。
図８と連繋させ、図９を参照すれば、メモリコントローラ１１０は、第１伝送部２１２と第２伝送部２１４とを含み得る。第１伝送部２１２は、制御回路３１０に提供される制御信号ＤＩＳＡＢＬＥに応答してディセーブルされる。それにより、データクロック生成部１１１で生成された第１データクロック対ＷＣＫ０，ＷＣＫＢ０は、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力されない。第２伝送部２１４は、データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力できる。
【００７６】
メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４と、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４との間には、第３信号ライン３３３及び第４信号ライン３３４がラウトされている。メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４に出力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、第３信号ライン３３３及び第４信号ライン３３４を介して、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２と第３ポートＭ３及び第４ポートＭ４とに入力され得る。
【００７７】
メモリ装置１２０は、第１受信部２２２と第２受信部２２４とを含み得る。第１受信部２２２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第２データクロック対ＷＣＫ１，ＷＣＫＢ１を受信し、第２受信部２２４は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を受信できる。第１受信部２２２は、受信された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第１データグループＤＱ［０：７］と相関する第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）として、装置１２０内部に提供できる。第２受信部２２４は、受信された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）を、第２データグループＤＱ［８：１５］と相関する第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）として提供できる。
【００７８】
メモリ装置１２０において、第１データグループＤＱ［０：７］は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）によって受信された後、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）により、メモリセルアレイ１２１のメモリセルに保存され得、第２データグループＤＱ［８：１５］は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）によって受信された後、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）により、メモリセルアレイ１２１のメモリセルに保存され得る。
【００７９】
メモリコントローラ１１０は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）が伝送される信号ライン３３３，３３４によるスキューを考慮し、第１データバス１３５に伝送される第１データグループＤＱ［０：７］と、第２データバス１３６に伝送される第２データグループＤＱ［８：１５］とが第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）に同期されるように、第１データグループＤＱ［０：７］及び／又は第２データグループＤＱ［８：１５］の伝送を制御できる。メモリコントローラ１１０は、制御回路３１０を利用し、第１データグループＤＱ［０：７］及び／又は第２データグループＤＱ［８：１５］の伝送時点を選択的に遅延させ得る。また、メモリコントローラ１１０の制御回路３１０は、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）が伝送される信号ライン３３３，３３４によるスキューが存在しても、第１データグループＤＱ［０：７］及び第２データグループＤＱ［８：１５］の書き込み動作時、タイミングマージンが十分であると判断されれば、第１データグループＤＱ［０：７］及び第２データグループＤＱ［８：１５］の伝送時点が同じになるように制御できる。
【００８０】
図８及び図９のメモリシステム８００は、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図１５、図７（Ａ）、乃至図７（Ｂ）を参照して説明した半導体パッケージ５００ａ，５００ｂ，６００ａ，６００ｂ，６００ｃ，７００ａ，７００ｂのうち何れか一つに含まれ得る。それにより、メモリコントローラ１１０からメモリ装置１２０に提供される第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）は、図５（Ａ）のＰｏＰ半導体パッケージ５００ａの下部パッケージ基板５１０に形成された信号ラインの途中で分岐されるか、図５ＢのＰｏＰ半導体パッケージ５００ｂの上部パッケージ基板５２０に形成された信号ラインの途中で分岐されるか、図６（Ａ）のＰｏＰ半導体パッケージ６００ａの下部再配線インタポーザ６１２に形成された信号ラインの途中で分岐されるか、図６（Ｂ）のＰｏＰ半導体パッケージ６００ｂの上部再配線インタポーザ６１４に形成された信号ラインの途中で分岐されるか、図１５のＰｏＰ半導体パッケージ６００ｃの上部パッケージ基板６２０に形成された信号ラインの途中で分岐されるか、図７（Ａ）の半導体パッケージ７００ａのインタポーザ７１０に形成された信号ラインの途中で分岐されるか、或いは図７（Ｂ）の半導体パッケージ７００ｂの基板ベース７５４に形成された信号ラインの途中で分岐され得る。
【００８１】
図１０及び図１１は、本発明の実施形態によるメモリシステムについて説明するブロック図である。
図１０を参照すれば、メモリシステム１０００は、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２から出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、第１信号ライン１０３１及び第２信号ライン１０３２を介して、メモリ装置１２０の第１ポートＭ１乃至第８ポートＭ８に提供できる。メモリコントローラ１１０とメモリ装置１２０との間には、第１データバス１０３５を介して、第１データグループＤＱ［０：７］が伝送され、第２データバス１０３６を介して、第２データグループＤＱ［８：１５］が伝送され、第３データバス１０３７を介して、第３データグループ（ＤＱ［１６：２３］）が伝送され、第４データバス１０３８を介して、第４データグループ（ＤＱ［２４：３１］）が伝送される。
【００８２】
メモリコントローラ１１０において、データクロック生成部１１１は、データ入出力を制御するための第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）、乃至第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）を生成できる。データクロック生成部１１１で生成された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１ポートＣ１及び第２ポートＣ２を介して、第１信号ライン１０３１及び第２信号ライン１０３２に出力されるが、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）、乃至第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）は、第３ポートＣ３乃至第８ポートＣ８に出力されない。メモリコントローラ１１０は、制御回路３１０を利用し、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）乃至第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）が、メモリコントローラ１１０の第３ポートＣ３乃至第８ポートＣ８に出力されないように制御できる。
【００８３】
図１１を参照すれば、メモリコントローラ１１０は、第１伝送部１１１２、第２伝送部１１１４、第３伝送部１１１６及び第４伝送部１１１８を含み得る。第１伝送部１１１２は、データクロック生成部１１１で生成された第１データクロック対ＷＣＫ０，ＷＣＫＢ０を、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力できる。第２伝送部１１１４、第３伝送部１１１６及び第４伝送部１１１８は、制御回路３１０に提供される制御信号ＤＩＳＡＢＬＥに応答してディセーブルされる。それにより、データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）乃至第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）は、メモリコントローラ１１０の第３ポートＣ３乃至第８ポートＣ８に出力されない。
【００８４】
メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２と、メモリ装置１２０の第１ポートＭ１乃至第８ポートＭ８との間には、第１信号ライン１０３１及び第２信号ライン１０３２がラウトされている。メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１信号ライン１０３１及び第２信号ライン１０３２を介して、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２、第３ポートＭ３及び第４ポートＭ４、第５ポートＭ５及び第６ポートＭ６、並びに、第７ポートＭ７及び第８ポートＭ８にも入力される。
【００８５】
メモリ装置１２０は、第１受信部１１２２、第２受信部１１２４、第３受信部１１２６及び第４受信部１１２８を含み得る。第１受信部１１２２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第１データグループＤＱ［０：７］と相関する第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）として、メモリ装置１２０内部に提供できる。第２受信部１１２４は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第２データグループＤＱ［８：１５］と相関する第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）として、メモリ装置１２０内部に提供できる。第３受信部１１２６は、メモリ装置１２０の第５ポートＭ５及び第６ポートＭ６に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第３データグループ（ＤＱ［１６：２３］）と相関する第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）として、メモリ装置１２０内部に提供できる。第４受信部１１２８は、メモリ装置１２０の第７ポートＭ７及び第８ポートＭ８に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第４データグループ（ＤＱ［２４：３１］）と相関する第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）として、メモリ装置１２０内部に提供できる。
【００８６】
メモリ装置１２０において、第１データグループＤＱ［０：７］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）により、メモリセルアレイ１２１のメモリセルに保存され、第２データグループＤＱ［８：１５］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）により、メモリセルアレイ１２１のメモリセルに保存され、第３データグループ（ＤＱ［１６：２３］）は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）により、メモリセルアレイ１２１のメモリセルに保存され、第４データグループＤＱ［１６：３１］は、第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）によって受信された後、第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）により、メモリセルアレイ１２１のメモリセルに保存され得る。
【００８７】
メモリコントローラ１１０は、第１データクロック対ＷＣＫ０，ＷＣＫＢ０が伝送される信号ライン１０３１，１０３２によるスキューを考慮し、第１データバス１０３５に伝送される第１データグループＤＱ［０：７］、第２データバス１０３６に伝送される第２データグループＤＱ［８：１５］、第３データバス１０３７に伝送される第３データグループＤＱ［１６：２３］、そして第４データバス１０３８に伝送される第４データグループＤＱ［２４：３１］が、第１データクロック対ＷＣＫ０，ＷＣＫＢ０に同期されるように、第１データグループＤＱ［０：７］、第２データグループＤＱ［８：１５］、第３データグループＤＱ［１６：２３］及び／又は第４データグループＤＱ［２４：３１］の伝送を制御できる。
【００８８】
図１０及び図１１のメモリシステム１０００は、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図１５、図７（Ａ）、乃至図７（Ｂ）を参照して説明した半導体パッケージ５００ａ，５００ｂ，６００ａ，６００ｂ，６００ｃ，７００ａ，７００ｂのうち何れか一つに含まれてもよい。それにより、メモリコントローラ１１０からメモリ装置１２０に提供される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、図５（Ａ）のＰｏＰ半導体パッケージ５００ａの下部パッケージ基板５１０に形成された信号ラインの途中で分岐されるか、図５（Ｂ）のＰｏＰ半導体パッケージ５００ｂの上部パッケージ基板５２０に形成された信号ラインの途中で分岐されるか、図６（Ａ）のＰｏＰ半導体パッケージ６００ａの下部再配線インタポーザ６１２に形成された信号ラインの途中で分岐されるか、図６（Ｂ）のＰｏＰ半導体パッケージ６００ｂの上部再配線インタポーザ６１４に形成された信号ラインの途中で分岐されるか、図１５のＰｏＰ半導体パッケージ６００ｃの上部パッケージ基板６２０に形成された信号ラインの途中で分岐されるか、図７（Ａ）の半導体パッケージ７００ａのインタポーザ７１０に形成された信号ラインの途中で分岐されるか、或いは図７（Ｂ）の半導体パッケージ７００ｂの基板ベース７５４に形成された信号ラインの途中で分岐され得る。
【００８９】
図１２及び図１３は、本発明の実施形態によるメモリシステムについて説明するブロック図である。
図１２及び図１３のメモリシステム１２００は、図１０及び図１１で説明されたメモリシステム１０００と比較し、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２から出力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）が、第１信号ライン１０３１及び第２信号ライン１０３２を介して、メモリ装置１２０の第１ポートＭ１乃至第４ポートＭ４に提供され、メモリコントローラ１１０の第５ポートＣ５及び第６ポートＣ６から出力される第３データクロック対（ＷＣＫ２，ＷＣＫＢ）が、第３信号ライン１０３３及び第４信号ライン１０３４を介して、メモリ装置１２０の第５ポートＭ５乃至第８ポートＭ８に提供される点で相異があり、残りの構成要素は、同一である。以下、図１０及び図１１との差異を中心に説明する。
【００９０】
メモリシステム１２００において、データクロック生成部１１１で生成された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）は、第１ポートＣ１及び第２ポートＣ２を介して、第１信号ライン１０３１及び第２信号ライン１０３２に出力され、第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）は、第５ポートＣ４及び第６ポートＣ６を介して、第３信号ライン１０３３及び第４信号ライン１０３４に出力されるが、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）及び第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）は、第３ポートＣ３及び第４ポートＣ４にも、第７ポートＣ７及び第８ポートＣ８にも、出力されない。メモリコントローラ１１０は、制御回路３１０を利用し、第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）及び第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）が、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４にも、及び第７ポートＣ７及び第８ポートＣ８に出力されないように、制御できる。
【００９１】
メモリコントローラ１１０において、第１伝送部１１１２は、データクロック生成部１１１で生成された第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を、メモリコントローラ１１０の第１ポートＣ１及び第２ポートＣ２に出力し、第３伝送部１１１６は、データクロック生成部１１１で生成された第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）を、メモリコントローラ１１０の第５ポートＣ４及び第６ポートＣ６に出力できる。第２伝送部１１１４及び第４伝送部１１１８は、制御回路３１０から提供される制御信号ＤＩＳＡＢＬＥに応答してディセーブルされる。それにより、データクロック生成部１１１で生成された第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）及び第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）は、メモリコントローラ１１０の第３ポートＣ３及び第４ポートＣ４にも、第７ポートＣ７及び第８ポートＣ８にも、出力されない。
【００９２】
メモリ装置１２０において、第１受信部１１２２は、メモリ装置１２０の第１ポートＭ１及び第２ポートＭ２に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第１データグループＤＱ［０：７］と相関する第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）として、メモリ装置１２０内部に提供できる。第２受信部１１２４は、メモリ装置１２０の第３ポートＭ３及び第４ポートＭ４に入力される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）を受信し、第２データグループＤＱ［８：１５］と相関する第２データクロック対（ＷＣＫ１，ＷＣＫＢ１）として、メモリ装置１２０内部に提供できる。第３受信部１１２６は、メモリ装置１２０の第５ポートＭ５及び第６ポートＭ６に入力される第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）を受信し、第３データグループＤＱ［１６：２３］と相関する第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）として、メモリ装置１２０内部に提供できる。第４受信部１１２８は、メモリ装置１２０の第７ポートＭ７及び第８ポートＭ８に入力される第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）を受信し、第４データグループＤＱ［２４：３１］と相関する第４データクロック対（ＷＣＫ３，ＷＣＫＢ３）として、メモリ装置１２０内部に提供できる。
【００９３】
図１２及び図１３のメモリシステム１２００は、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図１５、図７（Ａ）、乃至図７（Ｂ）を参照して説明した半導体パッケージ５００ａ，５００ｂ，６００ａ，６００ｂ，６００ｃ，７００ａ，７００ｂのうち何れか一つに含まれ得る。それにより、メモリコントローラ１１０からメモリ装置１２０に提供される第１データクロック対（ＷＣＫ０，ＷＣＫＢ０）と、第３データクロック対（ＷＣＫ２，ＷＣＫＢ２）は、図５（Ａ）のＰｏＰ半導体パッケージ５００ａの下部パッケージ基板５１０に形成された信号ラインの途中で分岐されるか、図５（Ｂ）のＰｏＰ半導体パッケージ５００ｂの上部パッケージ基板５２０に形成された信号ラインの途中で分岐されるか、図６（Ａ）のＰｏＰ半導体パッケージ６００ａの下部再配線インタポーザ６１２に形成された信号ラインの途中で分岐されるか、図６（Ｂ）のＰｏＰ半導体パッケージ６００ｂの上部再配線インタポーザ６１４に形成された信号ラインの途中で分岐されるか、図１５のＰｏＰ半導体パッケージ６００ｃの上部パッケージ基板６２０に形成された信号ラインの途中で分岐されるか、図７（Ａ）の半導体パッケージ７００ａのインタポーザ７１０に形成された信号ラインの途中で分岐されるか、あるいは図７（Ｂ）の半導体パッケージ７００ｂの基板ベース７５４に形成された信号ラインの途中で分岐され得る。
【００９４】
図１４は、モバイル電子機器に適用された本発明の応用例を図示したブロック図である。
図１４を参照すれば、モバイル電子機器１４００は、移動電話機（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン又はタブレットＰＣのような無線インタネット機能を有する装置であり得る。モバイル電子機器１４００は、システム・オン・チップ（ＳｏＣ）１４１０を含む。ＳｏＣ  １４１０は、パッケージ・オン・チップ（ＰｏＰ）の形態に作製され得る。ＳｏＣ  １４１０は、アプリケーションプロセッサ（ＡＰ）のようなメモリコントローラ１１０と、ワイドＩＯメモリ又はＬＰＤＤＲｘメモリのようなメモリ装置１２０とを含み得る。該ＬＰＤＤＲｘメモリは、低電力ダブルデータレート（ＤＤＲ）ＳＤＲＡＭを意味し、ｘは、３以上の自然数を示す。ＳｏＣ  １４１０は、図１乃至図１３に図示された実施形態を利用して具現され得る。
【００９５】
無線送受信器１４２０は、アンテナ１４２１を介して、無線信号を送受信できる。例えば、無線送受信器１４２０は、アンテナ１４２１を介して受信された無線信号を、ＳｏＣ  １４１０が処理できる信号に変換できる。ＳｏＣ  １４１０は、無線送受信器１４２０から受信された信号を、メモリコントローラ１１０でデータ処理し、処理されたデータを、メモリ装置１２０に保存するか、あるいはディスプレイ装置１４３０を介して、ディスプレイできる。無線送受信器１４２０は、ＳｏＣ  １４１０から出力された信号を無線信号に変換して、変換された無線信号を、アンテナ１４２１を介して、外部に出力できる。
【００９６】
入力装置１４３０は、ＳｏＣ  １４１０の動作を制御するための信号、又はＳｏＣ  １４１０によって処理されるべきデータを入力できる装置であり、タッチパッド（ｔｏｕｃｈ  ｐａｄ）・コンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）又はキーボードによっても具現される。ＳｏＣ  １４１０は、メモリ装置１２０から出力されたデータ、無線送受信器１４２０から出力された無線信号、入力装置１４４０から出力されたデータが、ディスプレイ装置１４３０を介して、ディスプレイされるようにディスプレイ装置１４３０を制御できる。
【００９７】
本開示は、図面に図示された実施形態を参照して説明されたが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であることを理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【００９８】
本発明の、クロックを共有する半導体パッケージ及び電子システムは、例えば、携帯電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【００９９】
１００，３００，８００，１０００，１２００        メモリシステム
１１０        メモリコントローラ
１１１        データクロック生成部
１２０        メモリ装置
１２１        メモリセルアレイ
１３１、１３２、１３３、１３４        第１、第２、第３、第４信号ライン
１３５、１３６        第１、第２データバス
２１２、２１４        第１、第２伝送部
２２２、２２４        第１、第２受信部
３１０        制御回路
３３１、３３２        第１、第２信号ライン
３３３、３３４        第３、第４信号ライン
５００ａ、５００ｂ        ＰｏＰ半導体パッケージ
５００Ｂ、５００Ｔ        下部、上部パッケージ
５１０、５２０        下部、上部パッケージ基板
５１１        導電性バンプ
５１２，５２２        封止物質
５１４        第１配線
５２４ａ、５２４ｂ        第２配線
５３０ａ、５３０ｂ        第１、第２ボンディングワイヤ
５４０、５４０ａ、５４０ｂ        垂直相互連結、第１垂直相互連結、第２垂直相互連結
５５０ａ、５５０ｂ        第１、第２パッド
６００ａ、６００ｂ、６００ｃ        ＰｏＰ半導体パッケージ
６００Ｂ、６００Ｔ        下部、上部パッケージ
６１０、６２０        下部、上部パッケージ基板
６１１ａ、６１１ｂ        連結端子
６１２、６１４        下部、上部再配線インタポーザ
６１６        第１配線
６１８ａ、６１８ｂ        第２配線
６２２        封止物質
６２４ａ、６２４ｂ、６２４        第３配線
６３０ａ、６３０ｂ        第１、第２ボンディングワイヤ
６４０、６４０ａ、６４０ｂ        垂直相互連結、第１垂直相互連結、第２垂直相互連結
６５０ａ、６５０ｂ        第１、第２パッド
６６０、６６２、６６２ａ、６６２ｂ        連結端子
７００ａ、７００ｂ        半導体パッケージ
７１０        インタポーザ
７１２        マイクロバンプ
７２０        放熱部材
７３０        モールディング部材
７４０、７６０        外部連結端子
７５０        パッケージ基板
７５２、７５６        上面、下面パッド
７５４        基板ベース
１０３１、１０３２        第１、第２信号ライン
１０３３、１０３４        第３、第４信号ライン
１０３５、１０３６、１０３７、１０３８        第１、第２、第３、第４データバス
１１１２、１１１４、１１１６、１１１８        第１、第２、第３、第４伝送部
１１２２、１１２４、１１２６、１１２８        第１、第２、第３、第４受信部
１４００      モバイル電子機器
１４１０        ＳｏＣ
１４２０        無線送受信器
１４２１        アンテナ
１４３０        入力装置
１４４０        ディスプレイ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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