(57)【要約】【課題】  増幅トランジスタの出力信号のばらつきを抑制する。【解決手段】  検出する電位が現れる第１導電型の第１半導体領域と、第１半導体領域とＰＮ接合を成す第２導電型の第２半導体領域と、第１半導体領域が接続されたゲートを有する増幅トランジスタと、第１半導体領域の電位をリセットするリセットトランジスタと、を備え、リセットトランジスタのソースおよびドレインの一方は第１半導体領域に接続され、リセットトランジスタのソースおよびドレインの他方は第２半導体領域に接続されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
検出する電位が現れる第１導電型の第１半導体領域と、
前記第１半導体領域とＰＮ接合を成す第２導電型の第２半導体領域と、
前記第１半導体領域が接続されたゲートを有する増幅トランジスタと、
前記第１半導体領域の電位をリセットするリセットトランジスタと、を備え、
前記リセットトランジスタのソースおよびドレインの一方は前記第１半導体領域に接続され、前記リセットトランジスタのソースおよびドレインの他方は前記第２半導体領域に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２半導体領域に接続された電位供給部を備える、請求項１に記載の半導体装置。
【請求項３】
前記電位供給部は、導電部材を介して前記第２半導体領域に接続されている、請求項２に記載の半導体装置。
【請求項４】
前記導電部材は、前記第２半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域を介して前記第２半導体領域に接続されている、請求項３に記載の半導体装置。
【請求項５】
前記電位供給部は前記リセットトランジスタがオンである期間に第１電位を供給し、前記リセットトランジスタがオフである期間に前記第１電位とは異なる第２電位を供給する、請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記電位供給部は前記第２半導体領域に接地電位を供給する、請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記第２半導体領域に接続された電位供給部を第１電位供給部として、前記第１半導体領域に接続された第２電位供給部を有する、請求項２乃至４のいずれか１項、または請求項６に記載の半導体装置。
【請求項８】
前記第２電位供給部は、前記第１電位供給部が前記第２半導体領域に供給する電位とは異なる電位を前記第１半導体領域に供給する、請求項２乃至４のいずれか１項、請求項６または７に記載の半導体装置。
【請求項９】
前記第２電位供給部は、容量を介して前記第１半導体領域に接続されている、請求項２乃至４のいずれか１項、または請求項６乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２電位供給部は、前記増幅トランジスタから信号線への信号の出力のオンとオフを制御する、請求項２乃至４のいずれか１項、または請求項６乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１半導体領域および前記第２半導体領域を有する半導体基板の中に設けられた光電変換部を備え、前記検出する情報は前記光電変換部に入射した光である、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記光電変換部で生成された電荷を前記第１半導体領域へ転送する転送ゲートを備える、請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１半導体領域および前記第２半導体領域を有する半導体基板の上に設けられた光電変換層を備え、前記光電変換層に入射した光に応じて前記検出する電位が変化する、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１半導体領域は浮遊拡散領域であり、前記第２半導体領域はウェル領域である、請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記増幅トランジスタはソースフォロワ回路を構成する、請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
請求項１乃至１５のいずれか１項に記載の半導体装置を備える機器であって、
前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報を表示する表示装置、前記半導体装置で得られた情報を記憶する記憶装置、および、前記半導体装置から出力され信号に基づいて制御される機械装置の少なくともいずれかをさらに備えることを特徴とする機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置に関する。
【背景技術】
【０００２】
カメラのイメージセンサ等に用いられる半導体装置は、増幅トランジスタに接続されたノードの電位をリセットするリセットトランジスタを備える。特許文献１に記載の固体撮像装置では、増幅トランジスタのゲートにゼロバイアス容量が接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２０１１／０５８６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の固体撮像装置には、リセットトランジスタのばらつきや、リセット電圧のばらつきによって、増幅トランジスタ１０６の出力信号がばらつくという課題がある。本発明は増幅トランジスタ１０６の出力信号のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するための手段の１つの観点は、検出する電位が現れる第１導電型の第１半導体領域と、前記第１半導体領域とＰＮ接合を成す第２導電型の第２半導体領域と、前記第１半導体領域が接続されたゲートを有する増幅トランジスタ１０６と、前記第１半導体領域の電位をリセットするリセットトランジスタと、を備え、前記リセットトランジスタのソースおよびドレインの一方は前記第１半導体領域に接続され、前記リセットトランジスタのソースおよびドレインの他方は前記第２半導体領域に接続されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、増幅トランジスタの出力信号のばらつきを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置を説明するための模式図。
【図２】半導体装置を説明するための模式図。
【図３】半導体装置を説明するための模式図。
【図４】半導体装置を説明するための模式図。
【図５】半導体装置を説明するための模式図。
【図６】半導体装置を説明するための模式図。
【図７】半導体装置を説明するための模式図。
【図８】半導体装置を説明するための模式図。
【図９】半導体装置を説明するための模式図。
【図１０】半導体装置を説明するための模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明を実施するための形態を説明する。また、本実施形態は以下に説明される実施形態のみに限定されない。本実施形態の趣旨を超えない範囲で、以下に説明される実施形態の一部の構成が変更されても本発明の範疇である。また、以下のいずれかの実施形態の一部の構成を、他の実施形態に追加した例、あるいは他の実施形態の一部の構成と置換した形態も、本発明の範疇である。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そして、共通する構成を断りなく複数の図面を相互に参照して説明する場合がある。また、共通の符号を付した構成については説明を省略する場合がある。
【０００９】
＜第１実施形態＞
図１（ａ）は、第１実施形態の半導体装置ＡＰＲの全体の回路構成を模式的に示す図である。図１（ａ）は、４行４列の行列状に配された１６個の画素１００を示している。１つの画素１００は、ダイオード１１９、リセットトランジスタ１０８、増幅トランジスタ１０６、選択トランジスタ１０７を含むユニットである。画素１００の選択トランジスタ１０７は画素１００になくてもよい。１つの列に含まれる複数の画素１００が、１つの出力信号線１３０に接続される。本例では、選択トランジスタ１０７が出力信号線１３０に接続されるが、選択トランジスタ１０７が省略される場合には、増幅トランジスタ１０６が出力信号線１３０に接続される。
【００１０】
行駆動回路２０１から各行に設けられた共通電極１０１に、駆動電圧Ｖｓが供給される。行駆動回路２０１から各行の画素１００に対して、電位供給線（Ｖｒｅｓ線）１３２、リセット信号線（ｐＲＥＳ線）１３３、行選択信号線（ｐＳＥＬ線）１３４が配される。電位供給線（Ｖｒｅｓ線）１３２は、リセットトランジスタ１０８のノードＣに供給される電位を伝搬する配線である。リセット信号線（ｐＲＥＳ線）１３３は、リセット信号ｐＲＥＳを伝達する配線である。行選択信号線（ｐＳＥＬ線）１３４は、行選択信号ｐＳＥＬを伝達する配線である。各配線は、アルミニウム、銅、および／またはタングステンなどの金属を主成分とする導電部材である。画素１００内のリセットトランジスタ１０８のゲートにはリセット信号ｐＲＥＳが供給される。このリセット信号ｐＲＥＳによって、画素１００内のノードＢがリセット電圧Ｖｒｅｓにリセットされる。本実施形態において、リセット電圧Ｖｒｅｓは、電位供給部１７０から供給され、画素リセットとゼロバイアスリセットを行うように、その電圧値が制御される。
【００１１】
画素１００内の選択トランジスタ１０７のゲートに行選択信号ｐＳＥＬが供給される。この行選択信号ｐＳＥＬによって、選択トランジスタ１０７が制御される。１つの行に含まれる複数の画素１００は共通のリセット信号線、駆動信号線に接続される。なお、図１（ａ）では、異なる行に供給される駆動信号を区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。他の図面でも同様である。
【００１２】
図１（ａ）は、光電変換部１２０の共通電極１０１の平面構造を模式的に示している。複数の画素の光電変換部１２０の端子は、共通電極１０１によって構成される。共通電極１０１は、光電変換部１２０のノードＡを構成する。図１（ａ）が示すように、本実施形態において、ローリングシャッター動作時は、駆動電圧Ｖｓは固定電圧である。また、グローバルシャッター動作時は、駆動電圧Ｖｓは駆動モードに応じて制御される。
【００１３】
それぞれの出力信号線１３０は、列回路１４０に接続される。列駆動回路１４１は、列回路１４０を列ごとに駆動する。具体的には、列駆動回路１４１は、駆動信号ＣＳＥＬを複数の列回路１４０に供給している。なお、異なる列に供給される駆動信号を区別するために、（ｍ）、（ｍ＋１）などの列を表す符号を付している。他の図面でも同様である。このような構成により、行ごとに並列に読み出された信号を、順次、増幅部２０３、ＡＤ変換部２０４に出力することができる。
【００１４】
次に列回路１４０について説明するが、列回路１４０の構成は一例にすぎない。図１（ｂ）は、ｍ列目およびｍ＋１列目の列回路１４０の等価回路を示している。他の列の列回路１４０は図示されていない。出力信号線１３０の信号は、列アンプ３０１によって増幅される。列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳに接続されている。また、列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮに接続されている。Ｓ／Ｈスイッチ３０３およびＳ／Ｈスイッチ３０５は、それぞれ、駆動信号ｐＴＳおよび駆動信号ｐＴＮによって制御される。このような構成により、増幅トランジスタ１０６の閾値ばらつきを含むダークレベル信号Ｎを容量ＣＴＮに、増幅トランジスタ１０６の閾値ばらつきを含む光信号Ｓを容量ＣＴＳに、それぞれ保持する。
【００１５】
容量ＣＴＳは、水平転送スイッチ３０７を介して水平信号線３１１に接続されている。容量ＣＴＮは、水平転送スイッチ３０９を介して水平信号線３１３に接続されている。水平転送スイッチ３０７および３０９は、列駆動回路１４１からの駆動信号ＣＳＥＬによって制御される。
【００１６】
水平信号線３１１と水平信号線３１３とはいずれも増幅部２０３に接続されている。増幅部２０３は、水平信号線３１１の信号と水平信号線３１３の信号との差分をＡＤ変換部２０４に出力する。信号Ｓと信号Ｎの差分をとることで、増幅トランジスタ１０６の閾値ばらつきを除去することができる。アナログ−デジタル変換器（ＡＤＣ）２０４は、入力されたアナログ信号をデジタル信号に変換する。
【００１７】
なお、列回路１４０はアナログ−デジタル変換回路であってもよい。この場合、アナログ−デジタル変換回路は、メモリやカウンタなどのデジタル信号を保持する保持部を有する。保持部には、ノイズ信号および光信号とノイズ信号がそれぞれデジタル信号に変換されて保持される。
【００１８】
図２（ａ）を用いて、画素１００の詳細を説明する。図２（ａ）には、半導体装置ＡＰＲの画素１００の等価回路が示されている。図３（ａ）、（ｂ）には、半導体装置ＡＰＲの画素１００の断面構造が模式的に示されている。実施形態の半導体装置ＡＰＲは、半導体基板２００と、半導体基板２００の上に積層された光電変換層１０３を含む。半導体基板２００には、光電変換層１０３で生じた信号電荷に基づく信号を受ける回路部が配される。いくつかの実施形態においては、半導体装置ＡＰＲが複数の画素１００を含む。これらの実施形態においては、複数の画素１００に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅手段を含んでいてもよい。
【００１９】
図３（ａ）、（ｂ）において、半導体基板２００の上には共通電極１０１が配される。共通電極１０１と半導体基板２００との間に画素電極１０５が配される。共通電極１０１と画素電極１０５との間にブロッキング層１０２、光電変換層１０３、ブロッキング層１０４が配される。ブロッキング層１０２は信号電荷の注入阻止層であり、ブロッキング層１０４は信号電荷と極性の異なる電荷の注入阻止層である。本実施形態においては、信号電荷はホールとするが、電子を信号電荷としても、各バイアスの設定等を電子用に設定することにより、同様の効果を得られる。
【００２０】
図２（ａ）は、本実施形態になる半導体装置ＡＰＲの画素１００の構成を模式的に示している。画素１００は、光電変換部１２０、増幅トランジスタ１０６、選択トランジスタ１０７、リセットトランジスタ１０８を含む。光電変換部１２０は、共通電極１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、画素電極１０５を含む。図２（ａ）は１つの画素１００だけを示しているが、本実施形態の半導体装置ＡＰＲは、複数の画素１００を含む。
【００２１】
画素電極１０５は、ノードＢを介して、半導体基板２００内の浮遊拡散領域１１０に接続される。光電変換によって生じた電荷に基づく電位が、画素電極１０５、ノードＢおよび浮遊拡散領域１１０に現れる。画素電極１０５、ノードＢおよび浮遊拡散領域１１０に現れた電位が検出すべき電位である。検出すべき電位を増幅トランジスタ１０６によって信号として読み出すことにより、光を検知できる。浮遊拡散領域１１０はフローティングディフュージョンとも称することができ、浮遊拡散領域１１０と増幅トランジスタ１０６との組み合わせた回路はフローティングディフュージョンアンプと呼ぶことができる。浮遊拡散領域１１０は、第１導電型（Ｎ型）の半導体領域（第１半導体領域）である。浮遊拡散領域１１０は、ウェル領域１０９の中に形成される。ウェル領域１０９は、第１導電型とは極性の異なる第２導電型（Ｐ型）の半導体領域（第２半導体領域）である。ウェル領域１０９は、画素エリア全体に、共通に設ける。浮遊拡散領域１１０とウェル領域１０９はＰＮ接合を成しており、所定の容量を持ったダイオード１１９（図１（ａ）参照）を形成する。本例のウェル領域１０９はＰ型であるため、図２（ａ）にはウェル領域１０９にＰＷＬと記載している。浮遊拡散領域１１０はウェル領域１０９とともにダイオード構造（ＰＮ接合構造）を成すために十分な程度に高い不純物濃度を有するため、ここでは浮遊拡散領域１１０をＮ＋型として記載している。
【００２２】
行駆動回路２０１は、ウェル領域１０９に接続された電位供給部１７０を備える。電位供給部１７０は、ノードＣを介して、半導体基板２００内のコンタクト領域１１１、およびリセットトランジスタ１０８のドレインに接続される。電位供給部１７０は、上述したように、導電部材である電位供給線（Ｖｒｅｓ線）１３２を介してウェル領域１０９に接続されている。
【００２３】
さらに、電位供給線１３２は、コンタクト領域１１１を介してウェル領域１０９に接続されている。コンタクト領域１１１は、ウェル領域１０９と同じ第２導電型（Ｐ型）であり、かつ、ウェル領域１０９よりも高不純物濃度のＰ＋型の半導体領域（第３半導体領域）である。コンタクト領域１１１は、ウェル領域１０９の中に形成される。ウェル領域１０９は、コンタクト領域１１１を介して、リセット電位Ｖｒｅｓが制御される。浮遊拡散領域１１０は、リセットトランジスタ１０８を介して、その電位が制御される。コンタクト領域１１１は導電部材と半導体基板とのコンタクト抵抗を低減する目的で設けられるものであり、コンタクト領域１１１を設けなくてもコンタクト抵抗が十分に低ければ、コンタクト領域１１１は省略可能である。第１実施形態においては、コンタクト領域１１１、およびリセットトランジスタ１０８のドレインに電位供給部１７０が接続され、電位供給部１７０によりウェル領域１０９の電位および浮遊拡散領域１１０の電位を制御する。
【００２４】
光電変換部１２０は、図２（ａ）のノードＡに接続された端子と、ノードＢに接続された端子を含むフォトダイオードを形成する。本実施形態においてはホールを信号電荷とするため、ノードＡがフォトダイオードのカソード、ノードＢがアノードとなる。ノードＡには、電位供給部１６０を介して、バイアス電圧Ｖｓが印加される。
【００２５】
ノードＢは、増幅トランジスタ１０６のゲートに接続される。したがって、浮遊拡散領域１１０は増幅トランジスタ１０６のゲートに接続される。ノードＢはリセットトランジスタ１０８のソースに接続される。増幅トランジスタ１０６のゲートは、増幅部の入力ノードである。このような構成により、増幅部において光電変換部１２０からの信号を増幅することができる。
【００２６】
ここでは、ホールを信号電荷として検出する例を示したため、ノードＢはリセットトランジスタ１０８のソースに接続されるが、電子を信号電荷として検出する場合には、ノードＢはリセットトランジスタ１０８のドレインに接続される。つまり、リセットトランジスタ１０８のソースおよびドレインの一方が浮遊拡散領域１１０に接続される。そして、リセットトランジスタ１０８のソースおよびドレインの他方がウェル領域１０９に接続されていればよい。
【００２７】
増幅トランジスタ１０６のドレインは、電源電圧Ｖｄｄ（例えば３．３Ｖ）が供給されたノードに接続される。増幅トランジスタ１０６のソースは、選択トランジスタ１０７を介して、出力信号線１３０に接続される。出力信号線１３０には、電流源１５０が接続される。増幅トランジスタ１０６および電流源１５０はソースフォロワ回路を構成し、光電変換部１２０からの信号を出力信号線１３０に出力する。出力信号線１３０には、さらに列回路１４０が接続される。出力信号線１３０に出力された画素１００からの信号は、列回路１４０に入力される。共通電極１０１はノードＡを介して、電位供給部１６０に接続される。電位供給部１６０は、共通電極１０１に、バイアス電圧Ｖｓを供給する。
【００２８】
本実施形態においては、上述したようにコンタクト領域１１１、およびリセットトランジスタ１０８のドレインに電位供給部１７０が接続され、電位供給部１７０によりウェル領域１０９の電位および浮遊拡散領域１１０の電位を制御することを特徴とする。リセットトランジスタ１０８をオンにすることにより、ウェル領域１０９と浮遊拡散領域１１０を短絡して、ウェル領域１０９と浮遊拡散領域１１０を略等電位にする、つまり、ゼロバイアスリセットを行うことができる。ウェル領域１０９と浮遊拡散領域１１０に同じ電源（電位供給部１７０）から供給することで、ゼロバイアスリセットによる画素ごと暗電流のばらつきを抑えることができる。
【００２９】
次に、本実施形態の半導体装置ＡＰＲの平面構造、断面構造について説明する。
【００３０】
図２（ｂ）は、２行２列の行列状に配された４個の画素１００の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。ここでは画素電極１０５より上部に積層される光電変換層１０３は省略している。
【００３１】
図３（ａ）、（ｂ）は、図２（ｂ）におけるＸ−Ｙの一点破線に沿った半導体装置ＡＰＲの画素１００の断面構造を模式的に示している。また、図６は、図２（ｂ）におけるＸ’−Ｙ’の一点破線に沿った半導体装置ＡＰＲの画素１００の断面構造を模式的に示している。なお、図２（ａ）と同じ機能を有する部分には同じ符号を付してある。トランジスタについては対応するゲートに符号が付されている。ここでは画素電極１０５の上部に積層される光電変換部も表示している。
【００３２】
以下、図２（ｂ）、図３（ａ）、（ｂ）を用いて画素の構造について説明する。半導体装置ＡＰＲは半導体基板２００を含む。半導体基板２００に、Ｐ型の半導体領域であるウェル領域１０９が設けられる。本例のウェル領域１０９はＰ型であるため、図２（ａ）にはウェル領域１０９にＰＷと記載している。本実施例において、画素エリア全体に、共通にウェル領域１０９を設ける。ウェル領域１０９中に画素トランジスタのソースおよびドレインを含めた、Ｎ型の半導体領域である浮遊拡散領域１１０が配される。画素トランジスタとは、例えば、増幅トランジスタ１０６、選択トランジスタ１０７であり、ＮＭＯＳトランジスタである。また、ウェル領域１０９中にウェル領域１０９に電圧を供給するためのコンタクトを形成する、Ｐ型の半導体領域である、コンタクト領域１１１が配される。また、半導体基板２００の上に、画素トランジスタのゲート、および、配線を構成する導電部材を含む複数の配線層２０２が配される。
【００３３】
半導体基板２００の上には、共通電極１０１が配される。共通電極１０１と半導体基板２００との間に画素電極１０５が配される。画素電極１０５は接続部２１９を介して、増幅トランジスタ１０６のゲートに接続される。そして、共通電極１０１と画素電極１０５との間に光電変換層１０３が配される。共通電極１０１と光電変換層１０３との間に第１のブロッキング層１０２が配される。光電変換層１０３と画素電極１０５との間に第２のブロッキング層１０４が配される。第１のブロッキング層１０２は、光電変換部１２０が逆バイアス状態の時に、ホールが共通電極１０１から光電変換層１０３に注入されるのを阻止する働きを有する。第２のブロッキング層１０４は、電子が画素電極１０５から光電変換層１０３に注入されるのを阻止する働きを有する。これにより、暗電流が低減される。
【００３４】
図２（ａ）および図３（ａ）、（ｂ）が示す通り、各画素１００の光電変換部１２０は、共通電極１０１と、ブロッキング層１０２と、光電変換層１０３と、第２のブロッキング層１０４と画素電極１０５とを少なくとも含む。
【００３５】
共通電極１０１は、図１（ａ）が示す通り、行ごとに電気的に絶縁されている。一方で、図３（ａ）、（ｂ）が示す通り、１つの行に含まれる複数の画素１００の共通電極１０１は、共通の導電部材で構成される。また、各画素１００の画素電極１０５は、他の画素１００の画素電極から電気的に絶縁されている。つまり、複数の画素に対してそれぞれ個別に複数の画素電極が設けられている。  本実施形態においては、電源Ｖｄｄは専用電源線１３５から各行の画素に供給されているが、共通電極の電源Ｖｓから電源Ｖｄｄを供給してもよい。そうすることにより電源Ｖｄｄの専用電源線を省くことができ、より画素の面積を縮小できる。そのためには、信号電荷をホールとし、画素トランジスタがＮＭＯＳトランジスタであり、不図示の共通電極の電源Ｖｓを固定にする場合など、電源電圧Ｖｄｄと電極電圧Ｖｓの電圧値が共有すればよい。電源Ｖｓを固定にする場合とは、例えば、後述のように、ローリングシャッター動作のみで、グローバルシャッター動作を行わない場合などである。
【００３６】
電位供給線（Ｖｒｅｓ線）１３２はコンタクト領域１１１およびリセットトランジスタ１０８のドレインに接続される。ウェル領域１０９は、コンタクト領域１１１を介して電位Ｖｒｅｓが供給される。つまり、ウェル領域１０９は、電位供給線１３２によって電位が制御される。このような構成により、電位供給線１３２はウェル領域１０９の電位および浮遊拡散領域１１０の電位を制御することができる。
【００３７】
光電変換部１２０の具体的な構成について詳細に説明する。光電変換部１２０の共通電極１０１は、光の透過率の高い導電部材で構成される。例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などのインジウム、またはスズを含む化合物や、ＺｎＯなどの化合物が、共通電極１０１の材料として用いられる。このような構成によれば、多くの光を光電変換層１０３に入射させることができる。そのため、感度を向上させることができる。他の例として、所定の量の光が透過する程度の薄さを有するポリシリコンや金属を、共通電極１０１として用いてもよい。金属は抵抗が低いため、金属を共通電極１０１の材料に用いた実施形態は、低消費電力化あるいは高速化に有利である。
【００３８】
共通電極１０１と光電変換層１０３との間には、第１のブロッキング層１０２が配される。第１のブロッキング層１０２には、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３に用いられる半導体よりも不純物濃度の高いＮ型あるいはＰ型の半導体を用いることができる。例えば、光電変換層１０３にａ−Ｓｉが用いられる場合、第１のブロッキング層１０２には、比較的不純物濃度の高いａ−Ｓｉが用いられる。不純物濃度の違いによりフェルミ準位の位置が異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成し、電極からの電荷の注入を防止する。信号電荷と極性の異なる電荷に対しては、速やかに注入を行う構造になっている。本実施形態においては、信号電荷がホールであるため、ホールの注入を阻止するため第１のブロッキング層１０２はＮ型とする。もしくは、光電変換層１０３とは異なる材料で第１のブロッキング層１０２を構成することができる。このような構成によればヘテロ接合が形成される。材料の違いによりバンドギャップが異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成することができる。
【００３９】
光電変換層１０３は、光電変換層１０３に入射した光を光電変換する。光電変換層１０３の少なくとも一部が、上記の光電変換の機能を持っていればよい。光電変換層１０３は、真性のアモルファスシリコン（以下、ａ−Ｓｉ）、不純物濃度が比較的低いａ−Ｓｉなどの半導体材料で形成される。あるいは、光電変換層１０３は、化合物半導体材料で形成されてもよい。例えば、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＶＩ族化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ−ＶＩ族化合物半導体が挙げられる。あるいは、光電変換層１０３は、有機半導体材料で形成されてもよい。例えば、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物などを用いることができる。さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３に用いることができる。量子ドットは、２０．０ｎｍ以下の粒径を有する粒子である。
【００４０】
光電変換層１０３が半導体材料で構成される場合、当該半導体材料の不純物濃度が低いか、あるいは、当該半導体材料は真性であるとよい。このような構成によれば、光電変換層１０３に空乏層を十分に広げることができるため、高感度化、低ノイズ化などの効果を得ることができる。
【００４１】
光電変換層１０３と画素電極１０５との間には、第２のブロッキング層１０４が配される。第２のブロッキング層１０４には、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３に用いられる半導体よりも不純物濃度の高い半導体を用いることができる。例えば、光電変換層１０３にａ−Ｓｉが用いられる場合、第１のブロッキング層１０２に不純物濃度の高いａ−Ｓｉが用いられる。不純物濃度の違いによりフェルミ準位の位置が異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成し、電極からの電荷の注入を阻止する。本例においては信号電荷をホールとするので、ホールと反対極性の電子の注入を阻止するため第２のブロッキング層１０４はＰ型とする。
【００４２】
ブロッキング層の半導体材料は、シリコン、ゲルマニウム、ガリウム砒素などの無機半導体材料、および、有機半導体材料から選択されうる。光電変換層１０３を形成する半導体材料と、ブロッキング層を形成する半導体材料とが異なっていてもよい。あるいは、蓄積層を形成する半導体材料のバンドギャップとブロッキング層を形成する半導体材料のバンドギャップとが異なっていてもよい。バンドギャップは、伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の最低のエネルギー準位と、価電子帯（ｖａｌｅｎｃｅ  ｂａｎｄ）の最高のエネルギー準位との差である。ブロッキング層を形成する材料は半導体材料に限定されない。
【００４３】
単層で構成された光電変換層１０３が、互いに異なる特性を有する第１の部分と第２の部分とを含んでもよい。このような構成により、第１の部分および第２の部分が、それぞれ、光電変換層１０３およびブロッキング層として機能しうる。例えば、光電変換層１０３が半導体材料で形成される実施形態では、第１の部分の不純物濃度と第２の部分の不純物濃度とが異なる半導体材料を利用してもよい。
【００４４】
もしくは、光電変換層１０３とは異なる材料でブロッキング層を構成することができる。このような構成によればヘテロ接合が形成される。材料の違いによりバンドギャップが異なるため、電子およびホールのうち一方に対してのみポテンシャルバリアを形成することができる。
【００４５】
第１のブロッキング層１０２と第２のブロッキング層１０４は、光電変換部１２０がダイオード特性を有するように構成される。つまり、第１のブロッキング層１０２にＮ型の半導体を用いた場合、第２のブロッキング層にはＰ型の半導体を用いる。このとき信号電荷はホールである。
【００４６】
画素電極１０５は金属などの導電部材で構成される。画素電極１０５には、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられる。このような構成によれば、画素電極１０５と、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。したがって、製造プロセスを簡略化することができる。
【００４７】
図３（ｃ）には、ウェル領域１０９の変形例を示す。図３（ａ）、（ｂ）の例では、画素エリア全体に、共通にウェル領域１０９を設けるので画素サイズが小さい（２．５μｍ未満）場合に好適である。そして、全画素同時にウェル領域１０９の電位を制御できるので、後述のグローバルシャッター動作を行うことができる。これに対して、図３（ｃ）の変形例は、行ごとの画素にウェル領域１０９を設けているので画素サイズが大きい（２．５μｍ以上）に好適である。この場合は、ウェル領域１０９の電位を制御する場合、行ごとにウェル領域１０９の電位を制御できるので、後述のグローバルシャッター動作のほか、ローリングシャッター動作も行うことができる。
【００４８】
［光電変換部の機能とグローバルシャッター動作の説明］
次に、本実施形態における画素１００の動作、ならびに、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４の機能について詳しく説明する。
【００４９】
図４（ａ）、（ｂ）は、光電変換部１２０におけるエネルギーバンドとバイアス電圧を印加した場合のポテンシャルを模式的に示している。図４（ａ）は光電変換モード（信号電荷蓄積モード）に対応し、図４（ｂ）はグローバルシャッターモードを示す。
【００５０】
図４（ａ）、（ｂ）には、共通電極１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、画素電極１０５のエネルギーバンドが示されている。本実施形態において第１のブロッキング層１０２は、共通電極１０１からホールが光電変換層１０３に注入することを阻止している。また第２のブロッキング層１０４は、画素電極１０５から電子が光電変換層１０３に注入することを阻止している。
【００５１】
図４（ａ）、（ｂ）では、第１のブロッキング層１０２と光電変換層１０３と第２のブロッキング層１０４がホモ接合を構成している。つまり、それぞれ同じ半導体材料で形成される。ブロッキング特性を実現するために、光電変換層１０３の不純物濃度と第１のブロッキング層１０２、第２ブロッキング層１０４の不純物濃度とが異なる。例えば、第１のブロッキング層１０２はＮ型の半導体材料で形成され、光電変換層１０３は真性半導体で形成され、第２のブロッキング層１０４がＰ型の半導体材料で形成される。
【００５２】
図４（ａ）、（ｂ）の縦軸は電子に対するポテンシャルを表しており、上側ほど電子に対するポテンシャルが高く、下側ほど電圧が高くなる。Ｅｆ１、Ｅｆ２は、各電極におけるフェルミ準位を示している。第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４に関しては、伝導帯と価電子帯との間のバンドギャップが示されている。
【００５３】
図４（ａ）の光電変換（信号電荷蓄積）モードでは、光電変換部１２０で光電変換を行い、信号電荷を画素電極１０５に蓄積している状態のポテンシャルを示す。これらのモードの切り替えは駆動電圧Ｖｓを制御することによって行う。光電変換によって生じた電子およびホールが、それぞれ、黒丸および白丸で示されている。この実施形態では信号電荷はホールである。光電変換部１２０には、共通電極１０１に駆動電圧Ｖｓ１（例えばＶｄｄと同じ３．３Ｖ）が印加され、逆バイアス状態に設定される。このとき光電変換層１０３は空乏状態になる。光電変換層１０３で光電変換された電荷のうちホールは、バイアス電圧により画素電極１０５にドリフトし、所望の蓄積期間中に信号電荷として蓄積され、蓄積された信号電荷量に応じてノードＢの電位は上昇する。光電変換部１２０は逆バイアス状態であり、第１のブロッキング層１０２により、ホールが共通電極１０１から光電変換層１０３に注入されないので、暗電流の発生を抑えることができる。電荷蓄積が進むと、光電変換層１０３はフラットバンド状態に向かって変化する。
【００５４】
一方、光電変換層１０３で発生した電子は、バイアス電圧により、共通電極１０１に向かってドリフトして、光電変換部１２０の外部に排出されるため、電子は信号に寄与しない。第２のブロッキング層１０４により、電子が画素電極１０５から光電変換層１０３に注入されないので、光電変換層１０３に蓄積された信号電荷が漏出することはない。
【００５５】
図４（ｂ）のグローバルシャッターモードでは、光電変換部１２０のポテンシャルがほぼフラットになるようにバイアスする。このとき共通電極１０１に駆動電圧Ｖｓ２（例えばＶｒｅｓと同じ１．５Ｖ）を印加する。ホール蓄積なのでＶｓ２＜Ｖｓ１の関係がある。このフラットバンドに近い状態では、共通電極１０１からの電子の注入はほとんどなく、また光電変換層１０３にかかるバイアスも小さい。そのため、注入された電子が画素電極１０５（ノードＢ）に蓄積された信号電荷のホールと再結合して漏出することもなく、光電変換層１０３で光生成した信号電荷のホールが、画素電極１０５に蓄積されることもない。光電変換部１２０は不感状態となり、光照射中も画素電極のノードＢに蓄積された信号電荷を保持することができる。本実施形態の動作を行うことで、全画素同時に信号蓄積開始（一括リセット）と、信号蓄積終了（一括シャッター）を行うことができ、いわゆるグローバルシャッター動作を実現できる。ただし本実施形態では、図２（ａ）の画素回路を用いているので、ノードＢの信号読み出し中は、光電変換による信号電荷をノードＢに蓄積することはできない。尚、信号電荷を保持するメモリを持つことで、ノードＢの信号読み出し中でも、光電変換による信号電荷をノードＢに蓄積することが可能である。
【００５６】
［ゼロバイアスリセットについての説明］
以下、図面を用いて本実施形態におけるゼロバイアスリセットについて述べる。図４（ｃ）は、画素電極１０５が接続される浮遊拡散領域１１０の暗時のＩＶ特性を示す模式図である。浮遊拡散領域１１０とウェル領域１０９はダイオードを構成している。縦軸がダイオードに流れる電流、横軸がダイオードに印加されるバイアス電圧Ｖｂである。
【００５７】
図４（ｃ）において、点Ｐ１は逆バイアス状態を示し、Ｐ２はゼロバイアス状態、Ｐ３は順バイアス状態を示す。ダイオード１１９はＰ型の半導体領域とＮ型の半導体領域を電気的に分離するために、点Ｐ１の逆バイアス状態に設定される。しかしながら、ＰＮ接合には欠陥が生じやすく、その欠陥を介してリーク電流が流れる。リーク電流はＰ型の半導体領域とＮ型の半導体領域の間に印加された逆バイアス電圧に依存するので、点Ｐ１ではリーク電流が多くなる。図４（ｃ）では、リーク電流による成分も含めて示してある。リーク電流は光電変換時（信号蓄積時）の暗電流となり、Ｓ／Ｎを劣化させる。
【００５８】
リーク電流が最も問題になるのは、画素１００をリセットした直後、信号蓄積始めの期間である。そこでリーク電流の影響を最小にするためには、Ｎ＋型の半導体領域（浮遊拡散領域１１０）とＰ型の半導体領域（ウェル領域１０９）との間のバイアス電圧Ｖｂが０Ｖになるように、点Ｐ２に設定するのが好ましい。これをゼロバイアスリセット、あるいはゼロバイアス駆動と言う。
【００５９】
［セミグローバルシャッター動作の説明］
次に、本実施形態における半導体装置ＡＰＲの駆動方法について説明する。図５（ａ）は、本実施形態の半導体装置ＡＰＲに用いられる駆動信号のタイミングチャートを示している。図５（ａ）には、簡単のためｎ行目とｎ＋１行目の２行分の信号読み出し動作に対応した駆動信号が示されている。
【００６０】
行選択信号ｐＳＥＬは選択トランジスタ１０７のゲートに供給される。電位供給線Ｖｒｅｓの電圧はリセットトランジスタ１０８のドレインとウェル領域１０９に供給される。リセット信号ｐＲＥＳはリセットトランジスタ１０８のゲートに供給される。駆動信号ｐＴＳはＳ／Ｈスイッチ３０３に供給される。駆動信号ｐＴＮはＳ／Ｈスイッチ３０５に供給される。駆動信号ＣＳＥＬは列回路１４０に供給される。
【００６１】
行選択信号ｐＳＥＬ、リセット信号ｐＲＥＳ、駆動信号ｐＴＳ、駆動信号ｐＴＮがハイレベルの時に、対応するトランジスタまたはスイッチがオンする。行選択信号ｐＳＥＬ、リセット信号ｐＲＥＳ、駆動信号ｐＴＳ、駆動信号ｐＴＮがローレベルの時に、対応するトランジスタまたはスイッチがオフする。
【００６２】
電位供給部１７０はリセットトランジスタ１０８がオンである、期間（時刻ｔ７〜ｔ８）にハイレベルの電位を供給する。リセットトランジスタ１０８がオフである、期間（時刻ｔ３〜ｔ６）および時刻ｔ９〜ｔ１２の期間にローレベルの電位を供給する。
【００６３】
セミグローバルシャッター動作において、電位供給線Ｖｒｅｓは全行同時に制御される。
【００６４】
時刻ｔ１から時刻ｔ２の間、光電変換部１２０を、図４（ａ）に示される光電変換モード領域になるように、全行の共通電極１０１に電圧Ｖｓ１（例えば３．３Ｖ）を印加する。また同時に、電位供給線Ｖｒｅｓはハイレベル（たとえば１．５Ｖ）となり、ゼロバイアスリセットとなる。この間全画素一括で光電変換が行われ、光信号電荷が画素電極に蓄積される（一括露光）。
【００６５】
時刻ｔ２において、光電変換部１２０が、一括シャッターモードになるように、全行の共通電極１０１に電圧Ｖｓ２（例えば１．５Ｖ）を印加する。この間全画素一括で光電変換部の感度がゼロとなる。
【００６６】
時刻ｔ３において、電位供給線Ｖｒｅｓがローレベル（例えば０Ｖ）になり、画素トランジスタが動作可能となる。本実施例においては、画素領域全体に、共通にウェル領域１０９を設け、すべての画素トランジスタはウェル領域１０９中に形成される。ウェル領域１０９は、画素トランジスタのバックゲートを兼ねているので、画素トランジスタを動作させる場合には、Ｖｒｅｓをローレベル（例えば０Ｖ）にする必要がある。このとき、ゼロバイアスリセットではなくなる。また、同時に駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１００の選択トランジスタ１０７がオンする。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。
【００６７】
駆動信号ｐＴＳ（ｎ）が、時刻ｔ４においてハイレベルになり、時刻ｔ５においてローレベルになる。これにより、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【００６８】
時刻ｔ６において、電位供給線Ｖｒｅｓがハイレベル（例えば１．５Ｖ）になる。このとき、再びゼロバイアスリセットとなる。
【００６９】
時刻ｔ７において、駆動信号ｐＲｅｓ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０８がオンする。これによりｎ行目の画素１００のノードＢの電位供給線Ｖｒｅｓのリセット電圧にリセットされる。その後、ｔ８において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０８はオフする。
【００７０】
時刻ｔ９において、電位供給線Ｖｒｅｓがローレベル（例えば０Ｖ）になり、画素トランジスタが動作可能となる。このとき、ゼロバイアスリセットではなくなる。
【００７１】
その後、時刻ｔ１０において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ１１においてローレベルになる。これにより、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【００７２】
時刻ｔ１２において、電位供給線Ｖｒｅｓがハイレベル（例えば１．５Ｖ）になり、ゼロバイアスリセットとなる。
【００７３】
時刻ｔ１３において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。
【００７４】
列回路１４０に読み出されたノイズ信号Ｎと光信号Ｓは、駆動信号ＣＳＥＬに基づいて、列ごとに増幅部２０３に出力される。増幅部２０３は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換部（ＡＤＣ）２０４に出力する。
【００７５】
時刻ｔ１４において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、ｎ＋１行目の画素１００の選択トランジスタ１０７がオンする。以降、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ２から時刻ｔ１３と同様なので、説明を省略する。
【００７６】
各行の信号読み出し中、全行の共通電極１０１には電圧Ｖｓ２が印加されており、シャッター状態に設定される。
【００７７】
以下同様に最後の行まで信号を読み出す。
【００７８】
その後再び光電変換部１２０を、光電変換モードになるように、全行の共通電極１０１に電圧Ｖｓ１（例えば３．３Ｖ）を印加する。この間全画素一括で光電変換モードに設定される（一括露光）。
【００７９】
本実施形態において、上述したように、電位供給線Ｖｒｅｓがローレベルの時刻ｔ３からｔ６および時刻ｔ９からｔ１２はゼロバイアス状態から外れる。そのため、この間は暗電流が発生する。ウェル領域１０９は全画素共通であり、電位供給線Ｖｒｅｓは全画素一括で制御されるため、ｎ行目で発生した暗電流は、（ｎ＋１）行目で信号として読み出される。以降の読み出し行でも同様に暗電流が発生し、信号として読み出される。尚、本実施例では、セミグローバルシャッター動作を説明したが、信号電荷を保持するメモリを持つことでグローバルシャッター動作も可能である。
【００８０】
［ローリングシャッター動作の説明］
図５（ａ）でセミグローバルシャッター動作の説明を行ったが、図３（ｃ）に示した本実施形態の変形例においてはローリングシャッター動作も行うことができる。以下、ローリングシャッター動作の説明を行う。
【００８１】
図５（ｂ）は、本実施形態の半導体装置ＡＰＲに用いられるローリングシャッター動作における駆動信号のタイミングチャートを示している。図５（ｂ）には、簡単のためｎ行目とｎ＋１行目の２行分の信号読み出し動作に対応した駆動信号が示されている。
【００８２】
ここで、駆動電圧Ｖｓ（不図示）は、光電変換部のノードＡに供給されている。ローリングシャッター動作では、駆動電圧Ｖｓは、光電変換部１２０が常に弱バイアス状態で光電変換モードとなるように固定値（Ｖｄｄと同じ３．３Ｖ）に設定される。
【００８３】
時刻ｔ１より前には、ｎ行目の画素１００の光電変換部１２０、および、（ｎ＋１）行目の画素１００の光電変換部１２０は信号電荷を蓄積している状態である。また、同時に電位供給線Ｖｒｅｓ（ｎ）、および、電位供給線Ｖｒｅｓ（ｎ＋１）は、ハイレベル（例えば１．５Ｖ）であり、ゼロバイアスリセット状態となる。
【００８４】
時刻ｔ１において、電位供給線Ｖｒｅｓ（ｎ）がローレベル（例えば０Ｖ）になり、画素トランジスタが動作可能となる。このとき、ゼロバイアスリセット状態ではなくなる。また、同時に行選択信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１００の選択トランジスタ１０７がオンする。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。
【００８５】
時刻ｔ２において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、時刻ｔ４においてローレベルになる。この間に、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【００８６】
時刻ｔ４において、電位供給線Ｖｒｅｓ（ｎ）がハイレベル（例えば１．５Ｖ）になり、ゼロバイアスリセット状態となる。
【００８７】
時刻ｔ５において、駆動信号ｐＲｅｓ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０８がオンする。これによりｎ行目の画素１００のノードＢの電位供給線Ｖｒｅｓ（ｎ）のリセット電圧にリセットされる。その後、ｔ６において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０８はオフする。
【００８８】
時刻ｔ７において、電位供給線Ｖｒｅｓ（ｎ）はローレベル（例えば０Ｖ）になり、ゼロバイアスリセット状態ではなくなる。
【００８９】
その後すみやかに時刻ｔ８において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ９においてローレベルになる。この間に、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。光電変換部１２０が光電変換モードになった状態で光が入射していると、光により電荷が生成され始めるので、時刻ｔ８と時刻ｔ９の間隔は狭い方がよい。
【００９０】
時刻ｔ１０において、電位供給線Ｖｒｅｓ（ｎ）はハイレベル（例えば１．５Ｖ）になり、ゼロバイアスリセット状態となる。
【００９１】
この後、ｎ行目の画素１００は、次のフレームの信号電荷の蓄積を開始する。信号電荷の蓄積中の、光電変換部１２０のエネルギーバンドの状態が、図４（ａ）に示されている。
【００９２】
時刻ｔ１１において、行選択信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。
【００９３】
列回路１４０に読み出されたノイズ信号Ｎと光信号Ｓは、駆動信号ＣＳＥＬに基づいて、列ごとに増幅部２０３に出力される。増幅部２０３は信号Ｓと信号Ｎとの差分をＡＤ変換部２０４に出力する。
【００９４】
以降、図５（ｂ）に示すように、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ１から時刻ｔ１１と同様なので、説明を省略する。
【００９５】
上述したように、電位供給線Ｖｒｅｓ（ｎ）がローレベルの時刻ｔ１からｔ４および時刻ｔ７からｔ１０はゼロバイアス状態から外れる。そのため、この間は暗電流が発生する。本変形例において、ウェル領域１０９は行ごとに設けられ、電位供給線Ｖｒｅｓは行ごとに制御されるため、ｎ行目で発生した暗電流は、（ｎ＋１）行で信号として読み出されない。以降の読み出し行でも同様である。これは、上述のセミグローバルシャッター動作を図３（ｃ）に示した変形例で行った場合も同様である。図３（ｃ）に示した変形例では、図３（ａ）、（ｂ）の例よりも暗電流の発生期間を短くし、信号への影響を抑制することができる。
【００９６】
＜第２実施形態＞
［画素回路の説明］
図６（ａ）は、第２実施形態の半導体装置ＡＰＲの画素１００の構成を模式的に示している。図２（ａ）と同じ機能を有する部分には、同じ符号を付してある。第１実施形態と異なる部分のみを説明する。
【００９７】
第２実施形態においては、ウェル領域１０９に接続された電位供給部１７０を第１電位供給部として、浮遊拡散領域１１０に接続された電位供給部１８０を有する。電位供給部１８０は、電位供給部１７０がウェル領域１０９に供給する電位とは異なる電位を浮遊拡散領域１１０に供給する。第２実施形態は、ノードＢのバイアスを制御する制御容量１１２を備える。制御容量１１２は容量値Ｃｐに設定されている。図６（ａ）に示すように、制御容量１１２の第一の端子はノードＢに接続される。制御容量１１２の第２の端子は、電位供給部１８０に接続され、電圧Ｖｐが供給される。このように、電位供給部１８０は、制御容量１１２を介して浮遊拡散領域１１０に接続されている。電位供給部１８０は、制御容量１１２を介してノードＢの電圧を制御する。ウェル領域１０９およびリセットトランジスタ１０８のドレインにはノードＣを介して、電位供給部１７０から接地電位が供給される。
【００９８】
第２実施形態においては、上述したようにリセットトランジスタ１０８のドレインおよびウェル領域１０９にノードＣを介して接地電位が供給され、電位供給部１８０により制御容量１１２を介してノードＢの電圧を制御する。リセットトランジスタ１０８のドレインおよびウェル領域１０９にノードＣを介して接地電位が供給されることで、ゼロバイアスリセットによる暗電流低減の画素ごとのばらつきを抑えることができる。また、電位供給部１８０によりノードＢの電圧を制御することで、画素トランジスタを動作させて信号読み出しを行うことができる。
【００９９】
次に、第２実施形態の半導体装置ＡＰＲの平面構造、断面構造について説明する。
【０１００】
図７（ａ）は、第２実施形態の２行２列の行列状に配された４個の画素１００の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。ここでは画素電極１０５より上部に積層される光電変換部は省略している。
【０１０１】
図７（ｂ）は、図７（ａ）におけるＸ−Ｙの一点破線に沿った半導体装置ＡＰＲの画素１００の断面構造を模式的に示している。図２（ａ）と同じ機能を有する部分には、同じ符号を付してある。第１実施形態と異なる部分のみを説明する。トランジスタについては、対応するゲートに符号が付されている。ここでは画素電極１０５の上部に積層される光電変換部も表示している。
【０１０２】
以下、図７（ａ）、図７（ｂ）を用いて画素１００の構造について説明する。制御容量１１２は、上電極５０１および下電極５０２とを含む。上電極５０１および下電極５０２は、間に絶縁体を介して互いに対向している。このような構成により、制御容量１１２の容量値の設計自由度を高くすることができる。リソグラフィーなどの半導体プロセスを用いることにより、簡単に上電極５０１および下電極５０２の平面形状を決めることができるからである。なお、これ以外の構造を制御容量１１２に用いてもよい。他の例として、所定の値より大きな容量値を持つＰＮ接合容量を用いてもよい。
【０１０３】
また、制御容量１１２の上電極５０１、および下電極５０２は、光電変換部１２０の画素電極１０５よりも下の配線層２０２に配されている。上電極５０１および下電極５０２は、平面視において、共通電極１０１あるいは画素電極１０５と少なくとも部分的に重なっている。このような構成によれば、画素のサイズを小さくすることができる。また、上電極５０１および下電極５０２は、それぞれ、リセットトランジスタ１０８および増幅トランジスタ１０６のいずれとも重なっていない部分を含んでいる。
【０１０４】
第２実施形態の制御容量１１２は、例えば、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量である。具体的には、上電極５０１および下電極５０２は、それぞれ、金属などの導電部材によって構成されている。あるいは、制御容量１１２は、ＰＩＰ（Ｐｏｌｙ−Ｓｉ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙ−Ｓｉ）容量であってもよい。具体的には、上電極５０１および下電極５０２は、それぞれ、ポリシリコンによって構成される。あるいは、制御容量１１２は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量であってもよい。具体的には、上電極５０１が金属や高濃度にドープされたポリシリコンなどの金属的な性質を示す導電部材で構成され、下電極５０２が半導体領域で構成される。
【０１０５】
バイアス電位を供給する電位供給線１３６は制御容量１１２の下電極５０２に接続される。リセット電位Ｖｒｅｓを供給する電位供給線１３２はリセットトランジスタ１０８のドレインおよびウェル領域１０９に接続される。
【０１０６】
［セミグローバルシャッター動作の説明］
次に、第２実施形態における半導体装置ＡＰＲの駆動方法について説明する。
【０１０７】
図６（ｂ）は、本実施形態の半導体装置ＡＰＲに用いられる駆動信号のタイミングチャートを示している。図６（ｂ）には、簡単のためｎ行目とｎ＋１行目の２行分の信号読み出し動作に対応した駆動信号が示されている。基本的に第１実施形態のセミグローバルシャッター動作と同様なので、第１実施形態と異なる部分のみの説明を行う。
【０１０８】
第２実施形態のセミグローバルシャッター動作において、電位供給線１３２からは、リセット電位Ｖｒｅｓとして、接地電位がノードＣに供給される。
【０１０９】
時刻ｔ１から時刻ｔ２の間、光電変換部１２０を、図４（ａ）に示される光電変換モード領域になるように、全行の共通電極１０１に電圧Ｖｓ１（例えば３．３Ｖ）を印加する。また同時に、Ｖｐ（ｎ）はローレベルとなり、制御容量１１２を介してノードＢの電位が振り下げられる。このとき、ゼロバイアスリセットとなる。この間全画素一括で光電変換が行われ、光信号電荷が画素電極に蓄積される（一括露光）。
【０１１０】
時刻ｔ２において、光電変換部１２０が、一括シャッターモードになるように、全行の共通電極１０１に電圧Ｖｓ２（例えば０Ｖ）を印加する。この間全画素一括で光電変換部の感度がゼロとなる。
【０１１１】
時刻ｔ３において、Ｖｐ（ｎ）がハイレベルになり、制御容量１１２を介してノードＢの電位が振り上げられる。このとき、増幅トランジスタ１０６が動作可能となる。また、ゼロバイアスリセットではなくなる。同時に駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１００の選択トランジスタ１０７がオンする。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。
【０１１２】
駆動信号ｐＴＳ（ｎ）が、時刻ｔ４においてハイレベルになり、時刻ｔ５においてローレベルになる。これにより、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【０１１３】
時刻ｔ６において、Ｖｐがローレベルになり、制御容量１１２を介してノードＢの電位が振り下げられる。このとき、再びゼロバイアスリセットとなる。
【０１１４】
時刻ｔ７において、駆動信号ｐＲｅｓ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０８がオンする。これによりｎ行目の画素１００のノードＢがリセットされる。その後、ｔ８において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０８はオフする。
【０１１５】
時刻ｔ９において、Ｖｐがハイレベルになり、制御容量１１２を介してノードＢの電位が振り上げられる。このとき、増幅トランジスタ１０６が動作可能となる。このとき、ゼロバイアスリセットではなくなる。
【０１１６】
その後、時刻ｔ１０において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ１１においてローレベルになる。これにより、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【０１１７】
時刻ｔ１２において、Ｖｐがローレベルになり、制御容量１１２を介してノードＢの電位が振り下げられる。このとき、ゼロバイアスリセットとなる。
【０１１８】
時刻ｔ１３において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。
【０１１９】
列回路１４０に読み出されたノイズ信号Ｎと光信号Ｓは、駆動信号ＣＳＥＬに基づいて、列ごとに増幅部２０３に出力される。増幅部２０３は信号Ｓと信号Ｎとの差分をＡＤ（アナログ−デジタル）変換部２０４に出力する。
【０１２０】
時刻ｔ１４において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、ｎ＋１行目の画素１００の選択トランジスタ１０７がオンする。以降、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ２から時刻ｔ１３と同様なので、説明を省略する。
【０１２１】
各行の信号読み出し中、全行の共通電極１０１には電圧Ｖｓ２が印加されており、シャッター状態に設定される。以下、同様に最後の行まで信号を読み出す。
【０１２２】
その後再び光電変換部１２０を、光電変換モードになるように、全行の共通電極１０１に電圧Ｖｓ１（例えば０Ｖ）を印加する。この間全画素一括で光電変換モードに設定される（一括露光）。
【０１２３】
上述したように、Ｖｐ（ｎ）がハイレベルの時刻ｔ３からｔ６および時刻ｔ９からｔ１２はゼロバイアス状態から外れる。そのため、この間は暗電流が発生する。本実施例において、Ｖｐは行ごとに制御されるため、ｎ行目で発生した暗電流は、（ｎ＋１）行で信号として読み出されない。以降の読み出し行でも同様である。第２実施形態は、第１実施形態よりも暗電流の発生期間を短くし、信号への影響を抑制することができる。尚、第１実施形態と同様にセミグローバルシャッター動作を説明したが、信号電荷を保持するメモリを持つことでグローバルシャッター動作も可能である。
【０１２４】
＜第３実施形態＞
第３実施形態では、選択トランジスタ１０７を用いずに行選択ができる構成を示す。第２実施形態と同じ部分については、説明を省略し、異なる部分のみを説明する。第３実施形態においては、電位供給部１８０が制御容量１１２を介してノードＢを制御することで、行選択を行う。つまり、電位供給部１８０は、増幅トランジスタ１０６から出力信号線１３０への信号の出力のオンとオフを制御する。これにより第２実施形態に対して選択トランジスタを省略し、ｐＳＥＬ制御線を省略することができる。
【０１２５】
以下、図面を用いて本変形例における制御容量１１２と電位供給部１８０の機能について詳述する。図８（ｂ）は、増幅トランジスタ１０６および電流源１５０により構成される画素ソースフォロワ回路の入力電圧（ＦＤ電圧）Ｖｆｄと出力電圧Ｖｏｕｔの関係を示す模式図である。Ｖｍｉｎは画素ソースフォロワ回路がリニアリティを確保できるダイナミックレンジの最小値、Ｖｍａｘはダイナミックレンジの最大値を示す。Ｐ型半導体基板をＧＮＤ（０Ｖ）に設定しており、Ｖｍｉｎは１．５Ｖ、Ｖｍａｘは２．５Ｖとする。
【０１２６】
第３実施形態では、ホールを信号電荷としている。画素電極１０５、浮遊拡散領域１１０のリセット電圧は、回路のリニアリティを確保するためＶｍｉｎ以上に設定する必要がある。そこでリセット電圧を１．５として、画素電極１０５、浮遊拡散領域１１０をリセットする。ホールが浮遊拡散領域１１０に蓄積されるに従い、浮遊拡散領域１１０の電圧は上昇する。読み出し回路のダイナミックレンジで決まる飽和電圧はＶｍａｘの２．５Ｖとなる。
【０１２７】
リセット直後の画素電極１０５が接続された浮遊拡散領域１１０の電位は１．５Ｖであり、Ｐ型の半導体基板２００の電位は０Ｖであり、１．５Ｖの逆バイアス状態となり、非常にリーク電流が多い条件になってしまう。一方ゼロバイアスリセットを行うため、０Ｖ近傍にリセット電位を設定すると、読出し系のダイナミックレンジから外れてしまう。
【０１２８】
そこで第３実施形態は、リセット電圧が読み出し回路のダイナミックレンジに収まる値（本実施形態では１．５Ｖ）に設定する。そして、信号蓄積中は、制御容量１１２と電位供給部１８０の制御により、画素電極１０５、浮遊拡散領域１１０の電位を振り下げて、動作点を０Ｖ付近にシフトさせる。読出しのときは画素電極１０５、浮遊拡散領域１１０の電位を振り上げて、シフトを元に戻し、通常のダイナミックレンジに収まるようにして信号を読み出す。これによりリーク電流を低減しつつ、信号読み出しも正しくできるようになる。信号読出し時のＦＤ電位は画素ソースフォロワ回路のダイナミックンジを気にすることなく、画素電極１０５のゼロバイアスリセット動作を行うことができる。
【０１２９】
制御容量１１２と、電位供給部１８０の制御によるノードＢの電圧の制御量（不利下げ幅、振り上げ幅）は、電圧Ｖｐの変化量ｄＶｐに対して、制御容量１１２の容量値ＣｐとノードＢが有する容量の容量値ＣＢとの比に応じて決まる。ノードＢの電圧の変化量ｄＶＢは、ｄＶＢ＝ｄＶｐ×Ｃｐ／（Ｃｐ＋Ｃｂ）と表される。ノードＢが有する容量の容量値には、光電変換部１２０が有する容量の容量値、ノードＢ周辺の他の寄生容量等の容量値を含む。第３実施形態においては、ノードＢが有する容量の容量値は、光電変換部１２０が有する容量の容量値が支配的である。制御容量１１２の容量値Ｃｐは、適宜設計されることにより、ノードＢの電圧の変化量ｄＶＢを制御することができる。
【０１３０】
第３実施形態では信号電荷がホールで画素トランジスタがＮＭＯＳトランジスタの場合で説明したが、信号電荷が電子で画素トランジスタがＰＭＯＳトランジスタの構成でも同様の効果を得ることができる。
【０１３１】
［セミグローバルシャッター動作の説明］
図８（ａ）は、第３実施形態の半導体装置ＡＰＲに用いられるセミグローバルシャッター動作における駆動信号のタイミングチャートを示している。基本的に実施例２のセミグローバルシャッター動作と同様なので、実施例２と異なる部分のみの説明を行う。
【０１３２】
時刻ｔ３において、Ｖｐ（ｎ）がハイレベルＶｐ２（例えば１．５Ｖ）になる。このとき制御容量１１２を介してノードＢの電位が振り上げられる。図８（ｂ）で説明したように、この動作によりノードＢ、浮遊拡散領域１１０はゼロバイアスリセット状態から、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジに入る読み出し状態に設定される。このときｎ行目の画素ソースフォロワ回路は動作状態となる。その他の行の画素ソースフォロワ回路は非動作状態となっている。つまりＶｐ（ｎ）をハイレベルＶｐ２（例えば１．５Ｖ）に設定することで、ｎ行目を選択する選択動作を行っている。
【０１３３】
時刻ｔ４において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、時刻ｔ５においてローレベルになる。この間に、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【０１３４】
時刻ｔ７において、リセット信号ｐＲＥＳ（ｎ）がハイレベルになり、時刻ｔ８においてローレベルになる。この間に、Ｖｐ（ｎ）はハイレベルＶｐ２（例えば１．５Ｖ）に維持されているので、ノードＢと浮遊拡散領域１１０の信号電荷がリセットされる。
【０１３５】
その後、時刻ｔ１０において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ１１においてローレベルになる。この間に、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【０１３６】
時刻ｔ１２において、Ｖｐ（ｎ）がローレベルＶｒ１（例えば０Ｖ）になる。このとき制御容量１１２を介してノードＢ、浮遊拡散領域１１０の電位が振り下げられる。この動作によりノードＢ、浮遊拡散領域１１０はゼロバイアスリセット状態に設定され、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジから外れる。これによりｎ行目の画素ソースフォロワ回路は非動作状態となり、非選択動作を実現することができる。
【０１３７】
Ｖｐ（ｎ）の電圧をＶｐ１、Ｖｐ２と制御する動作により、選択トランジスタ１０７の働きを代用できるので、選択トランジスタ１０７、ｐＳＥＬ信号線を省略することができる。画素面積をさらに低減することができる。
【０１３８】
＜第４実施形態＞
図９は第４実施形態における半導体装置ＡＰＲの断面図を示している。第４実施形態は、浮遊拡散領域１１０とウェル領域１０９を有する半導体基板２００の中に設けられた光電変換部１２０を備える。光電変換部１２０に入射した光に応じて、浮遊拡散領域１１０の電位が変化する点では第１〜３実施形態と同様である。
【０１３９】
図９（ａ）の例では、光電変換部１２０は、Ｐ型の半導体領域であるウェル領域１０９と、Ｎ型の半導体領域であり、ウェル領域１０９とＰＮ接合を成す電荷蓄積領域１１３とを含む。光電変換によって生成された電荷は、電荷蓄積領域１１３に蓄積され、転送信号ＴＸによってオンとオフが制御される転送ゲート１５１を介して浮遊拡散領域１１０に転送される。浮遊拡散領域１１０に転送された電荷量と、浮遊拡散領域１１０とウェル領域１０９で構成されたＰＮ接合の接合容量に応じた電位が浮遊拡散領域１１０に現れる。このように図９（ａ）の例では、転送ゲート１５１をゲート、電荷蓄積領域１１３をソース、浮遊拡散領域１１０をドレインとする転送トランジスタを半導体基板２００が備える。
【０１４０】
図９（ｂ）の例では、光電変換部１２０は、Ｐ型の半導体領域であるウェル領域１０９と、Ｎ型の半導体領域であり、ウェル領域１０９とＰＮ接合を成す浮遊拡散領域１１０とを含む。浮遊拡散領域１１０は光電変換部１２０の光電変換領域を兼ねており、浮遊拡散領域１１０における光電変換によって生成された電荷は、浮遊拡散領域１１０に蓄積される。
【０１４１】
図９（ａ）、図９（ｂ）の両方において、ウェル領域１０９とリセットトランジスタ１０８のソース（またはドレイン）が接続されている。そして、浮遊拡散領域１１０とリセットトランジスタ１０８のドレイン（またはソース）とが接続されている。リセットトランジスタ１０８のゲートに入力されたリセット信号ｐＲＥＳによってリセットトランジスタ１０８がオンになると、浮遊拡散領域１１０とウェル領域１０９にリセット電位Ｖｒｅｓが供給され、ゼロバイアスリセットがなされる。図９（ａ）、図９（ｂ）の両方において、ウェル領域１０９とリセットトランジスタ１０８との接続は、Ｐ型のウェル領域１０９よりも不純物濃度が高いＰ＋型のコンタクト領域１１を介して行われている。コンタクト領域１１は、第１〜３実施形態のコンタクト領域１１１と同様の機能や構造を有しうる。
【０１４２】
他の例として、電荷蓄積領域１１３と、転送ゲート１５１を有する半導体層（光電変換層）を、半導体層とは別の半導体基板に積層することもできる。この時、別の半導体基板には行駆動回路２０１や列回路１４０、列駆動回路１４１、増幅部２０３、ＡＤ変換部２０４等を設けることができる。リセットトランジスタ１０８や増幅トランジスタ１０６は、浮遊拡散領域１１０が設けられた半導体層に設けてもよいし、別の半導体基板に設けてもよい。
【０１４３】
＜第５実施形態＞
図１０は、半導体装置ＡＰＲを説明する模式図である。図１０には、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体装置ＡＰＲは、半導体基板２００を含む半導体デバイスＩＣのほかに、半導体デバイスＩＣを実装するためのパッケージＰＫＧを含む。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。上述した実施形態の半導体装置ＡＰＲは光電変換装置である。半導体デバイスＩＣは、画素回路ＰＸＣがマトリックス配列された画素領域ＰＸとその周辺の周辺領域ＰＲを有する。周辺領域ＰＲには周辺回路を設けることができる。
【０１４４】
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ、機械装置ＭＣＨＮの少なくともいずれかをさらに備え得る。光学系ＯＰＴは半導体装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは半導体装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの光電変換装置である。処理装置ＰＲＣＳは半導体装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの光電変換装置である。表示装置ＤＳＰＬは半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路や演算回路とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。機械装置ＭＣＨＮは、半導体装置ＡＰＲから出力され信号に基づいて制御されてもよい。
【０１４５】
図１０に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。あるは、機器ＥＱＰは内視鏡や放射線診断機器などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器であってもよい。
【０１４６】
本実施形態による半導体装置ＡＰＲを用いれば、半導体装置の高性能化が可能となる。そのため、半導体装置ＡＰＲを機器ＥＱＰに搭載して機器ＥＱＰの外部の撮影や外部環境の測定を行う際に優れた画質や測定精度を得ることができる。また、機器ＥＱＰに搭載可能なように信頼性を高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の半導体装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの性能を高める上で有利である。
【０１４７】
上述した実施形態では光電変換部１２０を用いて光を検知する半導体装置を例示したが、光に限らず、電磁波、放射線、機械量、熱、化学物質などを検出する様々なセンサに適用できる。
【符号の説明】
【０１４８】
１１０  浮遊拡散領域
１０９  ウェル領域
１１１  コンタクト領域
１０６  増幅トランジスタ
１０８  リセットトランジスタ
１３０  出力信号線
１７０  電位供給部
１３２  電位供給線
１８０  電位供給部
１１２  制御容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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