(57)【要約】      （修正有）【課題】導体トレースの経路指定がさらに複雑な多層基板の需要に対応する。【解決手段】導体スタッドビアから作製された第１の相互接続層１１８ａが、第１の導体トレース層１１４ａ上に形成される。流体成形コンパウンドが正圧で注入された結果、１組の第１の導体レイアウト１１４ａと導体スタッドビア１１８ａで密に充填されて、成形コンパウンドが固化した後にコンパウンドな複合構造または第１の絶縁体層１２０を形成し、成形コンパウンドは、第１の導体レイアウト１１４ａおよび導体スタッドビア１１８ａに強力に接着し、湿式処理中、流体は導体／成形コンパウンドの界面に入ることができない。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板であって、
キャリア上の第１の導体トレース層であって、複数の導体レイアウトを含む第１の導体トレース層、
前記第１の導体トレース層上の第１の相互接続層であって、前記第１の導体トレース層の複数の領域と接続された相互接続スタッドを含む第１の相互接続層、
前記第１の導体トレース層と前記第１の相互接続層を、樹脂充填剤およびシリカ充填剤を含む成形コンパウンド内に封入する第１の成形封止体であって、前記第１の成形封止体の表面は、前記相互接続スタッドが露出するように平坦化されている、第１の成形封止体、および、
前記第１の成形封止体の平坦化された表面上の第２の導体トレース層であって、前記相互接続スタッドが、前記第１の導体トレース層および第２の導体トレース層の選択された領域と接続されている、第２の導体トレース層、を備える、半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージング用の半導体基板に関する。
【背景技術】
【０００２】
従来の半導体ダイは、リードフレームに取り付けられる。これらのリードフレームは、通常、銅基板をフォトレジスト層で被覆し、マスクを使用してフォトレジスト層上にパターンを露光させ、フォトレジスト層をポジまたはネガの状態で除去し、次いで銅をエッチング除去して、パターンづけされたリードフレームを提供することによって形成される。しかし、エッチングによって形成された、このようにパターンづけされたリードフレームは、従来のリードフレームよりも微細で近接した相互接続トレースを必要とするダイでの使用には適していない。エッチングは、元々アンダカッティングの原因となり、このように形成される微細な導電トレースは、ハイ・スループット製造において信頼性の問題を有することがある。
【０００３】
Ａｄｖａｎｐａｃｋ  Ｓｏｌｕｔｉｏｎｓに譲渡された米国特許第７，７９５，０７１号明細書には、半導体パッケージング向けの単層パターンづけされた基板を形成するための方法が記載されている。１組のパターンづけされた導体レイアウトが、スチール・キャリア上に形成され、絶縁材料が、型に注入されて導体トレースを封止する。スチール・キャリアを取り外した後に、１組のパターンづけされた導体レイアウトを含む基板が形成される。有利には、パターンづけされた導体レイアウトは、互いに電気的に絶縁されるが、従来のリードフレーム上では、各ダイに対応する各導体レイアウトは、隣接するレイアウトに電気的に接続される。
【０００４】
したがって、集積回路の将来設計をサポートするため、導体トレースの経路指定がさらに複雑な多層基板を形成する必要があることが分かる。有利には、これらの多層基板により、信号回路、電力回路、デジタル回路、アナログ回路などについて別々の導体層を使用できるようになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，７９５，０７１号明細書
【発明の概要】
【課題を解決するための手段】
【０００６】
以下に、本発明を基本的に理解するための簡略化した概要を提示する。この概要は、本発明を広範囲に概観するものではなく、本発明の重要な特徴を識別するものでもない。むしろ、後に続く詳細な説明の前置きとして一般化された形で、本発明の発明性のある概念のいくつかを提示するものである。
【０００７】
本発明は、犠牲キャリア上に形成された２層以上のビルドアップ構造層を含む基板を実現しようとするものである。各ビルドアップ構造層は、導体トレース層および／または相互接続層を含む。各ビルドアップ構造層は、樹脂コンパウンド内で成形される。次いで、多層基板は、最も外側の導体トレース層を形成し、キャリアを除去することによって完成する。
【０００８】
一実施形態では、本発明は、導電性を有し、化学エッチングが可能な犠牲キャリアと、この犠牲キャリア上に形成された第１の導電トレース層と、第２の導電トレース層と、第１の導電トレース層と第２の導電トレース層の間に配置された相互接続層とを備え、第１の導電トレース層と第２の導電トレース層の間の選択された領域をスタッドビアが接続する、多層基板を実現する。
【０００９】
多層基板の一実施形態では、第１の導電トレース層および相互接続層が成形コンパウンド内に封入される。樹脂成形物の上面は研磨され、この研磨された表面に接着層が付着される。接着層は、導体シード層、ポリイミド層、または編組み状のガラス・ファイバ積層板でもよい。したがって、多層基板は、２層以上のビルドアップ層を備え、このビルドアップ層のそれぞれは、導体トレース層、相互接続層、および接着層によって構成されており、したがって、最も外側の層は導体トレース層である。
【００１０】
他の実施形態では、本発明は、多層半導体基板を製造するための方法を提供する。この方法は、第１の導体トレース層を犠牲キャリア上に形成するステップであって、この第１の導体トレース層が複数の導体レイアウトを含むステップと、相互接続層を第１の導体トレース層上に形成するステップであって、この相互接続層が、第１の導体トレース層の選択された領域と接続するスタッドビアを備えるステップと、第１の導体トレース層および相互接続層を成形コンパウンド内に封入するステップと、平坦にするために、また相互接続スタッドビアを露出させるために、成形されて封入されたものの表面を研磨するステップと、研磨された封入されたものの表面上に接着層を付着させるステップと、上記ステップを繰り返して、多層基板の追加のビルドアップ構造を形成するステップであって、したがって、２層以上のビルドアップ構造層が存在するステップと、最も外側の導体トレース層を上部接着層上に形成するステップとを含む。
【００１１】
他の実施形態では、この方法はさらに、最も外側の導体トレース層を絶縁層で封止するステップと、外部の電気接続のために、この絶縁層を選択的に除去して、最も外側の導体トレース層の領域を露出させるステップとを含む。
【００１２】
キャリアの内部が除去されて、基板の周りの補強用リング、または第１の導体トレース層内に含まれる１組の導体レイアウトを残すことが好ましい。第１の導体トレース層は、ソルダーマスクで封止され、外部の電気接続のために、このソルダーマスクを選択的に除去することによって、第１の導体トレース層上での領域が露出されることが好ましい。
【００１３】
添付図面を参照しながら、本発明の非限定的な実施形態として、本発明を説明することになる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｂ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｃ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｄ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｅ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｆ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｇ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｈ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｉ】本発明の一実施形態による、２層基板の構造を示す図である。
【図１Ｊ】本発明の一実施形態による、２層基板の構造を示す図である。
【図２Ａ】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図２Ｂ】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図２Ｃ】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図２Ｄ】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図３】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図４】図１Ｊに示す多層基板を使用して、半導体パッケージを形成するための方法を示す図である。
【図５】本発明の他の実施形態による、２層基板の構造を示す図である。
【図６】本発明の他の実施形態による、２層基板の構造を示す図である。
【図７Ａ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図７Ｂ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図７Ｃ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図７Ｄ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図７Ｅ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図７Ｆ】本発明のさらに他の実施形態による、３層基板の構造を示す図である。
【図８】本発明によって得られる、完成基板の平面図である。
【発明を実施するための形態】
【００１５】
ここで、添付図面を参照して、本発明の１つまたは複数の特定の代替実施形態を説明する。しかし、このような具体的な詳細を用いることなく本発明を実施してもよいことが、当業者には明白になろう。本発明を曖昧にしないよう、詳細によっては長々と説明しないことがある。各図に共通の、同じまたは同様の特徴に言及するとき、参照を簡単にするため、共通の参照番号または一連の番号が、各図全体を通して使用されることになる。
【００１６】
図１Ａ〜１Ｊには、本発明の一実施形態による２層の導体トレース層を含む多層基板１０５が、徐々にビルドアップされる様子が示してある。図１Ａに示すように、プロセス１００での第１ステップは、第１の表面および反対側の第２の表面を有するキャリア１１０を提供することである。キャリア１１０は、鋼など、ヤング率の高い低コストの材料から作製され、導電性であり、化学エッチングに適していることが好ましい。キャリア１１０のこれらの特性により、多層基板１０５の製造中には部分的に、かつ／または半導体ダイ１０が封入された後では完全に、キャリアを犠牲的に除去することができるようになる。キャリア１１０は、たとえばアニールすることによって、応力解放または部分的な応力解放がなされることが好ましい。
【００１７】
後続のプロセス・ステップは、キャリア１１０の表面をフォトレジストで被覆するステップと、マスクを用いてフォトレジストを露出させるステップと、このフォトレジストを選択的にエッチング除去するステップと、パターンづけされたフォトレジストを得るステップとを含む。銅などの第１の導体材料１１４をパターンづけされたフォトレジスト上に付着させ、次いでこのフォトレジストを除去することによって、パターンづけされた第１の導体トレース層１１４ａがキャリア１１０上に形成される。したがって、パターンづけされた第１の導体トレース層１１４ａは、いくつかの半導体ダイと接続するための複数の第１の導体レイアウトを含む。第１の導体材料１１４は銅であり、適切な付着プロセスは電気めっきであることが好ましい。図１Ｂには、第１の導体トレース層１１４ａの切断面の拡大部分が示してある。参照を容易にするため、パターンづけされた第１の導体トレース層と第１の導体レイアウトは、同じ参照番号１１４ａによって識別される。同様のフォトリソグラフィ・プロセスにより、また、相互接続スタッドビアを画定する、結果として得られるパターンづけされたフォトレジストに第２の導体材料１１８を付着させることにより、図１Ｃに示すように、導体スタッドビア１１８から作製された第１の相互接続層１１８ａが、第１の導体トレース層１１４ａ上にこのように形成される。あるいは、第１の導体トレース層１１４ａおよび第１の相互接続層１１８ａは、減法フォトリソグラフィ・プロセスによって形成される。加法、半加法、または半減法プロセスの様々な組合せを採用して、必要とされるパターンづけされた構造を作製することができる。導体トレースを電気的に絶縁するため、また導体トレース／スタッドビアを絶縁材料内に入れるために、１組の第１の導体トレース層１１４ａと導体スタッドビア１１８ａが空洞内に配置され、または何組かの第１の導体レイアウト１１４ａと導体スタッドビア１１８ａが、複数の空洞内に配置される。好ましくは流体状態にまで予熱された絶縁または誘電成形コンパウンドが、溶融温度で１つまたは複数の空洞に注入される。好ましくは、流体成形コンパウンドが正圧で注入され、その結果、この成形コンパウンドは１組の第１の導体レイアウト１１４ａと導体スタッドビア１１８ａで密に充填されて、成形コンパウンドが固化した後にコンパクトな複合構造または第１の絶縁体層１２０を形成し、結果として、成形コンパウンドは、第１の導体レイアウト１１４ａおよび導体スタッドビア１１８ａに強力に接着し、したがって、湿式処理中、流体は導体／成形コンパウンドの界面に入ることができない。図１Ｄに示すような半完成基板が、このようにして得られる。第１の絶縁体層１２０は、樹脂充填剤およびシリカ充填剤の基質を含む成形コンパウンドを備えることが好ましい。第１の絶縁体層１２０が形成された後に、シリカ充填剤が樹脂内に埋め込まれることが好ましい。
【００１８】
図１Ｄに示す半完成基板がマシニング・センタに移動され、図１Ｅに示すように、研磨された表面１２２上に全ての導体スタッドビア１１８ａが露出する深さにまで研磨することによって、第１の絶縁体層１２０の自由表面が平坦に作製される。導体スタッドビア１１８ａの露出した表面が、（図１Ｅで分かるように）第１の絶縁体層１２０の裏面と面一であるか、または凹んでいることが好ましく、その結果、第１の絶縁体層１２０は、導体スタッドビアの縁部を画定し、この導体スタッドビアを互いに絶縁する。研磨された後、成形コンパウンド内のシリカ充填剤も露出する。具体的には、研磨された表面１２２はここで、シリカ充填剤に挿入された樹脂を含み、図１Ｆに示すように、研磨された表面１２２は、導体シード層１２４を付着させるための強力な接着力を実現することが分かった。あるいは、研磨中の材料除去の速度を速めることにより、表面のシリカ充填剤が樹脂から抽出されて、研磨された表面１２２上に複数の凹みを形成する。凹みのある研磨された表面１２２は、表面積が増大して、次の隣接層の接着ビルドアップを改善する。第１の導体材料１１４が銅であるとき、導体シード１２４の材料も銅である。銅シード層１２４を付着させるための適切な方法は、無電解めっき、電解めっき、スパッタリング、ＣＶＤ、またはＰＶＤである。
【００１９】
フォトリソグラフィ・プロセスを使用することにより、この場合、パターンづけされたフォトレジストが、導体シード層１２４上に形成され、図１Ｇに示されるように、このパターンづけされたフォトレジスト上に銅を電気めっきすることにより、パターンづけされた第２の導体トレース層１２８ａが得られる。第２の導体トレース層１２８ａは、複数の第２の導体レイアウト１２８ａから作製され、したがって、これら各々の第２の導体レイアウト１２８ａは、関連する第１の導体スタッドビア１１８ａを介して、関連する第１の導体レイアウト１１４ａのそれぞれと電気的に接続される。
【００２０】
図１Ｈに示すように、第２の絶縁層または誘電体層１３０を用いて封止することによって、パターンづけされた第２の導体トレース層１２８ａが完成する。第２の絶縁体層１３０は、写真画像形成可能なポリマー材料を含むソルダーマスクであることが好ましい。第２の絶縁体層１３０は、パターンづけされた第２の導体トレース層１２８ａ上にスクリーン印刷されていることが好ましい。次いで、第２の絶縁体層１３０は、マスクを通してレーザ放射などの放射に曝され、選択的に除去されることによって、図１Ｉに示すように、第２の導体トレース層１２８ａの選択された領域１２８ｂが、外部電気接続のために露出される。はんだづけ性のための、露出した第２の導体トレース層１２８ｂへのさらなる処理には、スズ層またはニッケル／金層を付着させるステップが含まれ得る。
【００２１】
図１Ｉに示すように、キャリア１１０は、成形された第１の絶縁体層１２０よりも大きい。有利には、キャリア１１０の内部１１０ａは、たとえばエッチングによって部分的に犠牲になり除去され、その結果、図１Ｊに示すように、リング１１０ｂが残り、完成基板１０５が得られる。キャリア１１０を除去した後、第１の導体トレース層１１４ａが、第１の絶縁体層１２０の表面とともに露出される。第１の導体レイアウト１１４ａの表面が、（図１Ｊで分かるように）第１の絶縁体層１２０の上面と面一であるか、または凹んでいることが好ましく、その結果、絶縁体層１２０は、第１の導体レイアウト１１４ａの縁部を画定し、第１の導体レイアウトを互いに絶縁する。前述の通り、キャリア１１０は、ヤング率が高い材料から作製され、応力が解放されており、キャリアのリング１１０ｂを基板１０５上に残すことによって、キャリア・リング１１０ｂは、完成基板１０５の平坦度を維持する助けとなり、同時に、取扱いおよび後続の製造のための剛性を完成基板１０５に与える。他の実施形態では、内部開口１１０ａは、１組の成形された第１の絶縁体層１２０よりも小さく、その結果、基板全体の周りにキャリア・リングをただ残す代わりに、複数の開口１１０ａがキャリア１１０上に形成される。さらに、成形された領域１２０の外側の周辺領域では、（図８で分かるように）位置決め孔または基準孔１６０を有するキャリア・リング１１０ｂが形成され、さらに、キャリア１１０が、使用前に応力解放されていない場合、内部１１０ａがエッチング除去される前に、応力解放スロット１７０（図８に示す）を周辺領域に打ち抜き加工または形成してもよい。有利には、位置決め／基準孔または応力解放スロットを有するキャリアの周辺領域は、第１の絶縁体層１２０の前述の射出成型または圧縮成形、完成半導体パッケージの個片化、または他の中間製造プロセスでの他の使用法のためのクランピング領域を画定し、その結果、必要とされるクランピング領域は、第１および第２の導体トレース、ならびに相互接続スタッドビアを含むデリケートな成形領域から離れて配置され、したがって、後続のプロセスが成形領域に損傷を与えないことを確実にする。
【００２２】
説明を簡単にするために、図２Ａには、キャリア・リング１１０ｂが、成形された第１の絶縁体層１２０の周りに形成されている様子が示してある。図２Ａに示すように、半導体ダイ１０が、はんだバンプ２０および金属ピラー２４の接続部を介して、第１の導体レイアウト１１４ａに接続されている。ダイ１０の取付けはまた、アンダーフィル複合物３０によって強化されている。図２Ｂでは、ダイ１０が基板１０５に取り付けられた後、ダイ全体が成型物４０内に封入される。成型物４０は、第１の絶縁体層１２０の材料と特性が同様または同一の材料から作製されて、特性の差によって生成される応力を最小限に抑えることが好ましい。はんだボール２２はまた、外部の電気接続のために、露出した第２の導体レイアウト１２８ｂと接触して配置してもよい。図２Ｃでは、封入されたダイが、切離し線ＸＸおよびＹＹに沿って切断されて、本発明のプロセス１００によって得られる基板１０５を含む完成半導体パッケージ１５０を提供する。
【００２３】
はんだバンプ接続を使用する代わりに、図３に示すように、ダイ１０を第１の導体レイアウト１１４ａにワイヤボンディングしてもよく、基板１０５を含む他の完成半導体パッケージ１５０ａが、上記プロセス１００によって得られる。さらに、図４に示すように、完成半導体パッケージ１５０ｃは、様々な半導体製造技法を使用して作製されるダイを含め、２つ以上のダイ、容器またはパッケージを含んでもよい。
【００２４】
図１Ｊおよび２Ｃに戻ると、それぞれの第１の導体レイアウト１１４ａの周りでは、周辺導体１１４ｂのいくつかが、第１の導体レイアウト１１４ａの残りと電気的に接続されておらず、電気めっきを制御するために設けられている。たとえば、導体１１４ｂは「電流泥棒」として働いて、均一な電気めっきの厚さを実現するため、スタッドビア１１８および／または第２の導体トレース層１２８ａを電気めっきしている間に電流分布を変更することがある。あるいは、基板領域全体にわたる複合の熱膨張係数（ＣＴＥ）を変更することにより、基板１０５上での応力分布を変更するための導体１１４ｂが設けられる。
【００２５】
図５および６には、前述の実施形態の構造の変形形態が示してある。たとえば、図５に示すように、導体シード層１２４を付着させる前に、成形された第１の絶縁体層１２０の研磨された表面１２２に接着層１２３が加えられて、第２の導体トレース層１２８ａの接着を改善する。接着層１２３は、ポリイミドまたは編組み状のガラス・ファイバの積層板であることが好ましい。図６では、基板１０５の上面にソルダーマスク１４０が付着され、その結果、外部の電気接続のために、第１の導体トレース層１１４ａの選択された領域が露出される。
【００２６】
図７Ａ〜７Ｆには、３つの導体トレース層を備える多層基板１０５ａが徐々にビルドアップされる様子が示してある。図７Ａには、図１Ｇに示した半完成基板の構造体を引き続きビルドアップする様子が示してある。図７Ａに示すように、第２の導体スタッドビア２１８を含む第２の相互接続層２１８が、フォトリソグラフィ・プロセスおよび電気めっきプロセスによって、パターンづけされた第２の導体トレース層１２８ａ上に形成される。図７Ｂには、第２の導体トレース層１２８ａによってビルドアップされない導体シード層１２４が、化学エッチングによって除去される。
【００２７】
図７Ｃでは、半完成基板上の成形された第１の絶縁体層１２０が、第２の絶縁体成形物２２０でオーバーモールドされる。第１の絶縁体層と同様に、第２の絶縁体層成形物はまた、樹脂充填剤および埋め込まれた無機シリカ充填剤の基質を含む。第２の絶縁体成形物２２０は、第１の絶縁体成形物１２０とサイズが同じでもよい。図７Ｃに示すように、第２の絶縁体成形物２２０は相対的に大きく、いわゆる「モールドオーバモールド」で第１の絶縁体成形物１２０を封入する。
【００２８】
図１Ｅと同様に、第２の絶縁体成形物２２０の自由表面が研磨されて、平面２２２をもたらす。研磨された成形物表面２２２はまた、付着される第２の導体シード層２２４、およびビルドアップされる第３の導体トレース層２２８ａにとって良好な接着をもたらす。第３の導体トレース層２２８ａが、完成基板の最も外側の導体トレース層であるとき、この最も外側の導体トレース層は、ソルダーマスクによって封止され、次いで、外部の電気接続のために、図７Ｆで分かるように、この最も外側の導体トレース層の選択された領域が露出される。
【００２９】
図７Ｅには、キャリア１１０の内部が部分的にエッチング除去されて、第１の導体トレース層１１４ａを露出させ、その結果、基板上での処理が完了する前に、補強リング１１０ｂが基板１０５上に残る様子が示してある。基板１０５ａ上での処理が完了した後、補強リング１１０ｂを形成することが可能である。結果として得られる基板１０５ａは、互いに隣接する複数の絶縁体層を含み、各絶縁体層が、対応する（導体要素）導体トレース層および内部に埋め込まれた相互接続層を有する。隣接する絶縁層の接触面と平行な分割面が、２つの絶縁体層の中間に存在し、したがって、ある絶縁体層内の導体トレース要素は、分割面を横切って隣接の絶縁体層にまで到達することはない。しかし、対応する各絶縁体層内の導体トレース要素は、互いに電気的に接続され、その結果、基板１０５ａの上面が、この基板の裏面に電気的に接続される。具体的には、ある絶縁体層内の相互接続層が、隣接している絶縁層の導体トレース層に、電気的および物理的に接続される。
【００３０】
図８には、図１Ｊまたは７Ｆによって上部から見た、基板１０５、１０５ａの平面図が示してある。図８を見ると分かるように、キャリア１１０内の開口１１０ａを通して、第１の導体トレース層１１４ａは、１組の９つの導体レイアウト１１４ａが成形物１２０、２２０内に封入されている様子を示す。前に述べたように、各導体レイアウト１１４ａ内では、「電流泥棒」として設けられた独立型の導体１１４ｂが存在していて、電気めっき中の電流分布を調整し、さらに、これら独立型の導体１１４ｂを使用して、基板全体にわたる複合の熱膨張係数を修正して、処理中の熱変化に起因するどんなゆがみも最小限に抑えることができる。基板１０５、１０５ａの周りのクランピング領域では、すなわち、補強リング１１０ｂの厚さ方向に沿って、位置決め孔または基準孔１６０、および応力解放スロット１７０が存在する。
【００３１】
前述に各図面には、２つおよび３つの導体トレース層を有する多層基板を形成する様子が示してある。導体トレース層および相互接続スタッドビア層とともに追加の各ビルドアップ層を形成し、これら２つの構成要素層を成形コンパウンド内に封入することによって、４つ以上の導体トレース層を有する多層基板を得ることが可能である。本発明の場合、多層基板により、さらに複雑な相互接続の経路指定が可能になって、新規半導体チップのパッケージングをサポートする。有利には、たとえば信号妨害を軽減するために、多層導体トレースも別々に指定して、様々なタイプの信号または電力を運ぶことができる。導体レイアウトの形状サイズは、エッチングの特性によって限定されないので、本発明による多層基板は、回路の小型化をも推進する。
【００３２】
具体的な実施形態を説明し、図示してきたが、本発明の範囲から逸脱することなく、多くの変更、修正、変形、およびそれらの組合せを本発明に加えることもできることが理解される。たとえば、パターンづけされたスタッドビア層を形成して、導体トレース層と、基板のビルドアップ構造において２つ以上の層だけ離れて配置された導体トレース層とを接続することが可能であり、この特徴により、従来のリードフレームでは不可能である、追加レベルの相互接続の経路指定が実現されることになる。
【図１Ａ】
2019050397.tif 000003
【図１Ｂ】
2019050397.tif 000004
【図１Ｃ】
2019050397.tif 000005
【図１Ｄ】
2019050397.tif 000006
【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
2019050397.tif 000009
【図１Ｈ】
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【図１Ｉ】
2019050397.tif 000011
【図１Ｊ】
2019050397.tif 000012
【図２Ａ】
2019050397.tif 000013
【図２Ｂ】
2019050397.tif 000014
【図２Ｃ】
2019050397.tif 000015
【図２Ｄ】
2019050397.tif 000016
【図３】
2019050397.tif 000017
【図４】
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【図５】
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【図６】
2019050397.tif 000020
【図７Ａ】
2019050397.tif 000021
【図７Ｂ】
2019050397.tif 000022
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【手続補正書】
【提出日】平成30年12月20日(2018.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板であって、  キャリア上の第１の導体トレース層であって、複数の導体レイアウトを含む第１の導体トレース層、  前記第１の導体トレース層上の第１の相互接続層であって、前記第１の導体トレース層の複数の領域と接続された相互接続スタッドを含む第１の相互接続層、  前記第１の導体トレース層と前記第１の相互接続層を、樹脂充填剤およびシリカ充填剤を含む成形コンパウンド内に封入する第１の成形封止体であって、前記第１の成形封止体の表面は、前記相互接続スタッドが露出するように平坦化されている、第１の成形封止体、および、  前記第１の成形封止体の平坦化された表面上の第２の導体トレース層であって、前記相互接続スタッドが、前記第１の導体トレース層および第２の導体トレース層の選択された領域と接続されている、第２の導体トレース層、を備える、半導体基板。
【請求項２】
前記第１の成形封入体の研磨された表面上に接着層を備え、前記第２の導体トレース層は前記接着層上に形成される、請求項１に記載の半導体基板。
【請求項３】
前記第２の導体トレース層を封止する絶縁層であって、前記第２の導体トレース層の領域を露出させるために選択的に除去される前記絶縁層、をさらに備える、請求項１に記載の半導体基板。
【請求項４】
前記第１の導体トレース層の周囲または前記第１の導体トレース層内に含まれる１組の導体レイアウトの周りのキャリア上の複数の導体をさらに備える、請求項１に記載の半導体基板。
【請求項５】
前記第１の導体トレース層を露出するキャリアが除去されており、 前記第１の導体トレース層を封止するソルダーマスク層であって、前記第１の導体トレース層の領域を露出させるために選択的に除去される前記ソルダーマスク層、をさらに備える、請求項１に記載の半導体基板。
【請求項６】
前記第２の導体トレース層上の第２の相互接続層であって、前記第２の導体トレース層の選択された領域に接続する相互接続スタッドを備える前記第２の相互接続層と、 前記第２の導体トレース層及び前記第２の相互接続層を、前記第１の成形封止体上で樹脂充填剤及びシリカ充填剤を含む成形コンパウンド内に封入する第２の成形封止体とを、さらに備える、請求項１に記載の半導体基板。
【請求項７】
前記キャリアが複数の導体レイアウトを露出するように除去されている、請求項４に記載の半導体基板。
【請求項８】
追加の導体トレース層及び相互接続層と、 さらなる成形封止体であって、前記成形封止体の表面が、第２の導体トレース層を形成する前の半導体基板の追加のビルドアップ層を形成するように研磨される成形封止体を、さらに備える、請求項１に記載の半導体基板。
【請求項９】
追加の導体トレース層と相互接続層と、 複数の成形された成形封止体であって、成形された成形封止体の表面は半導体基板の追加のビルドアップ層を成形するように研磨される、成形された成形封止体を、さらに備える、請求項６に記載の半導体基板。
【請求項１０】
前記追加のビルドアップ層が形成される前に、前記成形封止体の研磨された表面上に接着層を、さらに備える、請求項８に記載の半導体基板。
【請求項１１】
前記追加のビルドアップ層が形成される前に、成形された前記成形封止体の研磨された表面上に接着層を、さらに備える、請求項９に記載の半導体基板。
【請求項１２】
半導体基板の製造方法であって、キャリア上の第１の導体トレース層を形成するステップであって、前記第１の導体トレース層が複数の導体レイアウトを含むステップと、前記第１の導体トレース層上に第１の相互接続層を形成するステップであって、前記第１の相互接続層が前記第１の導体トレース層の領域を選択的に接続する相互接続スタッドを備えるステップと、第１の成形封止体を形成するために樹脂充填剤およびシリカ充填剤を備える成形コンパウンド中に、前記第１の導体トレース層および前記相互接続層を封止するステップと、前記第１の成形封止体の表面を平坦に研磨し、相互接続スタッドを露出させるステップと、前記相互接続スタッドが前記第１の導体トレース層と第２の導体トレース層の間の領域を選択的に接続するように、前記第１の成形封止体の前記研磨された表面上に前記第２の導体トレース層を形成するステップを、備える、半導体基板の製造方法。
【請求項１３】
前記第１の成形封止体の前記研磨された表面上に接続層を付着し、前記接続層上に前記第２の導体トレース層を形成するステップを、さらに備える、請求項１２に記載の製造方法。
【請求項１４】
前記第２の導体トレース層を絶縁層で封止するステップと、前記第２の導体トレース層の領域を露出させるために前記絶縁層を選択的に除去するステップを、さらに備える、請求項１２に記載の製造方法。
【請求項１５】
前記第１の導体トレース層の周囲または前記第１の導体トレース層中に位置する一組の導体レイアウト周りのキャリア上に、複数の導体を形成するステップを、さらに備える、請求項１２に記載の製造方法。
【請求項１６】
前記第１の導体トレース層を露出するためにキャリアを除去するステップと、前記第１の導体トレース層をソルダーマスク層で封止するステップと、前記第１の導体トレース層の領域を露出するためにソルダーマスク層を選択的に除去するステップを、さらに備える、請求項１２に記載の製造方法。
【請求項１７】
前記第２の導体トレース層上に第２の相互接続層を形成するステップであって、前記第２の相互接続層が前記第２の導体トレース層の領域を選択的に接続する相互接続スタッドを備えるステップと、前記第１の成形封止体上に第２の成形封止体を形成するために、樹脂充填剤とシリカ充填剤を備える、成形コンパウンド内の前記第２の導体トレース層と前記第２の相互接続層を封止するステップを、さらに備える、請求項１２に記載の製造方法。
【請求項１８】
射出成形または圧縮成形を備える前記第１の導体トレース層と前記第１の相互接続層を封止する、請求項１２に記載の製造方法。
【請求項１９】
射出成形または圧縮成形を備える前記第２の導体トレース層と前記第２の相互接続層を封止する、請求項１７に記載の製造方法。
【請求項２０】
前記複数の導体レイアウトを露出させるためにキャリアを除去するステップを、さらに備える、請求項１５に記載の製造方法。
【請求項２１】
前記第２の導体トレース層を形成するより前に前記半導体基板の追加のビルドアップ層を形成するために、 前記導体トレース層と前記相互接続層を形成し、成形封止体を形成し、前記成形封止体の表面を研磨するステップを繰り返すステップを、さらに備える、請求項１２に記載の製造方法。
【請求項２２】
前記半導体基板の追加のビルドアップ層を形成するために、 前記導体トレース層と前記相互接続層を形成し、成形された成形封止体を形成し、成形された前記成形封止体の表面を研磨するステップを繰り返すステップを、さらに備える、請求項１７に記載の製造方法。
【請求項２３】
前記追加のビルドアップ層を形成するより前に、成形封止体の研磨された表面上に接着層を付着させるステップを、さらに備える、請求項２１に記載の製造方法。
【請求項２４】
前記追加のビルドアップ層を形成するより前に、成形された前記成形封止体の前記研磨された表面上に接着層を付着させるステップを、さらに備える、請求項２２に記載の製造方法。