(57)【要約】【課題】半導体集積回路の電源インピーダンスの増加を抑制する。【解決手段】コネクタ３は、電源線３ｂとグランド線３ｃ１と容量素子３ｅとを有する。電源線３ｂの一端は基板２に搭載された半導体集積回路２ａの電源端子に電気的に接続され、他端は半導体集積回路２ａに電源電圧を供給する基板４の電源線４ａに電気的に接続される。グランド線３ｃ１の一端は半導体集積回路２ａのグランド端子に電気的に接続され、他端は基板４のグランド線４ｂに電気的に接続される。容量素子３ｅは、第１の端子が電源線３ｂに接続され、第２の端子がグランド線３ｃ１に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が第１の基板に搭載された半導体集積回路の電源端子に電気的に接続され、他端が前記半導体集積回路に電源電圧を供給する第２の基板の第１の電源線に電気的に接続される第２の電源線と、
一端が前記半導体集積回路のグランド端子に電気的に接続され、他端が前記第２の基板の第１のグランド線に電気的に接続される第２のグランド線と、
第１の端子が前記第２の電源線に接続され、第２の端子が前記第２のグランド線に接続された容量素子と、
を有するコネクタ。
【請求項２】
前記第２の電源線と前記第２のグランド線には、前記容量素子を含む複数の容量素子が並列に接続されている、
請求項１に記載のコネクタ。
【請求項３】
前記容量素子は、前記第２の電源線の一端と他端の中央の位置に配置されている、
請求項１に記載のコネクタ。
【請求項４】
半導体集積回路が搭載された第１の基板と、
第１の電源線と、第１のグランド線とを有し、前記半導体集積回路に電源電圧を供給する第２の基板と、
前記第１の基板と前記第２の基板とを電気的に接続するコネクタと、
前記コネクタに設けられ、一端が前記半導体集積回路の電源端子に電気的に接続され、他端が前記第１の電源線に電気的に接続される第２の電源線と、
前記コネクタに設けられ、一端が前記半導体集積回路のグランド端子に電気的に接続され、他端が前記第１のグランド線に電気的に接続される第２のグランド線と、
前記コネクタに設けられ、第１の端子が前記第２の電源線に接続され、第２の端子が前記第２のグランド線に接続された第１の容量素子と、
を有する半導体装置。
【請求項５】
前記第２の基板は、前記第１の電源線と前記第２の電源線とを接続する第２の容量素子を有する、請求項４に記載の半導体装置。
【請求項６】
前記第１の基板は、前記電源端子に接続される第３の電源線と、前記グランド端子に接続される第３のグランド線と、前記第３の電源線と前記第３の電源線とを接続する第３の容量素子と、を有する請求項４または５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コネクタ及び半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路を搭載した基板と、半導体集積回路に対して電源電圧や信号を供給する基板とをコネクタにより電気的に接続した半導体装置がある。
なお、半導体集積回路の電源線とグランド線とをバイパスキャパシタ（デカップリングキャパシタ、カップリングキャパシタともいう）を介して接続することで、ノイズを抑制することが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１８９１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような半導体装置の電源供給側の基板において、半導体集積回路の電源端子に電気的に接続される電源線と半導体集積回路のグランド端子に電気的に接続されるグランド線とを接続するバイパスキャパシタが設けられる場合がある。電源供給側の基板は、半導体集積回路が搭載される基板よりも製造精度が低く、電源供給側の基板においてバイパスキャパシタを半導体集積回路側により近づけて配置することが難しい。そのため、半導体集積回路が搭載される基板にバイパスキャパシタが設けられた場合、隣接するバイパスキャパシタ間の間隔が大きくなる傾向にある。
【０００５】
隣接する第１のバイパスキャパシタと第２のバイパスキャパシタの間隔が大きくなると、第１のバイパスキャパシタの一端から電源線、第２のバイパスキャパシタ及びグランド線を介して第１のバイパスキャパシタの他端へと至るループが大きくなる。そしてこのループに含まれる電源線とグランド線による配線インダクタンスの合計値（以下ループインダクタンスという）が大きくなり、そのループにおいて並列共振（反共振ともいう）の影響が大きくなる。並列共振の影響が大きくなると、一部の周波数帯で半導体集積回路の電源インピーダンスが大きくなってしまうという問題がある。この問題は、半導体集積回路が搭載される基板にバイパスキャパシタが設けられない場合も、半導体集積回路内においてバイパスキャパシタと同様の機能を有するキャパシタがある場合には同様に生じる。
【０００６】
１つの側面では、本発明は、半導体集積回路の電源インピーダンスの増加を抑制するコネクタ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
１つの実施態様では、一端が第１の基板に搭載された半導体集積回路の電源端子に電気的に接続され、他端が半導体集積回路に電源電圧を供給する第２の基板の第１の電源線に電気的に接続される第２の電源線と、一端が半導体集積回路のグランド端子に電気的に接続され、他端が第２の基板の第１のグランド線に電気的に接続される第２のグランド線と、第１の端子が第２の電源線に接続され、第２の端子が第２のグランド線に接続された容量素子と、を有するコネクタが提供される。
【０００８】
また、１つの実施形態では、半導体装置が提供される。
【発明の効果】
【０００９】
１つの側面では、本発明は、半導体集積回路の電源インピーダンスの増加を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態のコネクタ及び半導体装置の一例を示す図である。
【図２】第２の実施形態のコネクタ及び半導体装置の一例を示す図である。
【図３】第２の実施形態の半導体装置の部分拡大図である
【図４】第２の実施形態のコネクタの一例を示す斜視図である。
【図５】第２の実施形態の半導体装置の変形例１の部分拡大図である。
【図６】第２の実施形態の半導体装置の変形例２の部分拡大図である。
【図７】シミュレーションに用いる半導体装置の等価回路の例を示す図である。
【図８】電源インピーダンスのシミュレーション結果の一例を示す図である。
【図９】第２の実施形態の半導体装置の変形例３の部分拡大図である。
【図１０】シミュレーションに用いる半導体装置の等価回路の例を示す図である。
【図１１】電源インピーダンスのシミュレーション結果の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
［第１の実施形態］
図１は、第１の実施形態のコネクタ及び半導体装置の一例を示す図である。半導体装置１は、半導体集積回路２ａが搭載された基板２と、半導体集積回路２ａに電源電圧を供給する基板４と、基板２と基板４とを電気的に接続するコネクタ３とを有する。
【００１２】
基板２には、半導体集積回路２ａの電源端子に接続された電源線２ｂ、半導体集積回路２ａのグランド端子に接続されたグランド線２ｃ、半導体集積回路２ａの複数の信号端子に接続された信号線２ｄ１，２ｄ２，２ｄ３，２ｄ４，２ｄ５が形成されている。なお、図１では半導体集積回路２ａの電源端子、グランド端子、複数の信号端子は図示が省略されているが、これらの端子は、たとえば、フリップチップ接続により、電源線２ｂ、グランド線２ｃまたは信号線２ｄ１〜２ｄ５に電気的に接続される。
【００１３】
さらに、基板２は、一方の端子が電源線２ｂに接続され、他方の端子がグランド線２ｃに接続された容量素子２ｅを有する。容量素子２ｅは、バイパスキャパシタとして機能する。
【００１４】
コネクタ３は、基板３ａ上に形成された電源線３ｂ、グランド線３ｃ１，３ｃ２、信号線３ｄ１，３ｄ２，３ｄ３，３ｄ４，３ｄ５を有する。さらに、コネクタ３は、一方の端子が電源線３ｂに接続され、他方の端子がグランド線３ｃ１に接続された容量素子３ｅを有する。容量素子３ｅは、バイパスキャパシタとして機能する。
【００１５】
基板４には、電源線４ａ、グランド線４ｂ、信号線４ｃ１，４ｃ２，４ｃ３，４ｃ４，４ｃ５が形成されている。電源線４ａは、半導体集積回路２ａへ電源電圧を供給する供給源（以下では電源という）に接続され、グランド線４ｂは、基準電位（以下では０Ｖとするが、特に０Ｖに限定されない）となる端子（以下では、グランド（ＧＮＤ：Ground）という）に接続される。なお、電源は基板４に設けられていてもよいし、基板４の外部に設けられていてもよい。さらに、基板４は、一方の端子が電源線４ａに接続され、他方の端子がグランド線４ｂに接続された容量素子４ｄを有する。容量素子４ｄは、バイパスキャパシタとして機能する。
【００１６】
なお、図示を省略しているが信号線４ｃ１〜４ｃ５の一端には、たとえば、各種電子部品が接続される。
このような半導体装置１において、コネクタ３の電源線３ｂの一端は、基板４の電源線４ａに電気的に接続され、電源線３ｂの他端は、基板２の電源線２ｂを介して半導体集積回路２ａの電源端子に電気的に接続される。コネクタ３のグランド線３ｃ１，３ｃ２の一端は、基板４のグランド線４ｂに電気的に接続され、グランド線３ｃ１，３ｃ２の他端は、基板２のグランド線２ｃを介して半導体集積回路２ａのグランド端子に電気的に接続される。また、コネクタ３の信号線３ｄ１〜３ｄ５のそれぞれの一端は、基板４の信号線４ｃ１〜４ｃ５の何れかに電気的に接続され、信号線３ｄ１〜３ｄ５のそれぞれの他端は、基板２の信号線２ｄ１〜２ｄ５の何れかに電気的に接続される。
【００１７】
ところで、コネクタ３に上記のような容量素子３ｅがない場合、容量素子２ｅと容量素子４ｄの間隔が大きくなる。これにより、容量素子２ｅの一端から電源線２ｂ，３ｂ，４ａ、容量素子４ｄ及びグランド線４ｂ，３ｃ１，３ｃ２，２ｃを介して容量素子２ｅの他端へと至る大きなループ５ａが形成される。電源供給側の基板４は、基板２よりも製造精度が低く、容量素子４ｄを半導体集積回路２ａ側により近づけて配置することが難しいことが、ループ５ａが大きくなる要因の１つである。
【００１８】
たとえば容量素子４ｄが、図１のｘ方向に０．６ｍｍ、ｙ方向に０．３ｍｍの大きさのバイパスキャパシタである場合、その周囲のクリアランス（他の素子の配置を禁止する領域）を含めた実効的な実装範囲はｘ方向に２.０ｍｍ、ｙ方向に１．０ｍｍ程度となる。また、配線ピッチが０．３５ｍｍなどのコネクタ３と基板４との接続部から、容量素子４ｄを接続できるように電源線４ａとグランド線４ｂとの間隔を広げる領域を考慮すると、容量素子４ｄの配置可能位置は、接続部からｙ方向に３．０ｍｍ程度離れてしまう。
【００１９】
このような大きなループ５ａでは、ループインダクタンスが大きくなり、ループ５ａにおいて並列共振の影響が大きくなる。並列共振の影響が大きくなると、一部の周波数帯で半導体集積回路２ａの電源インピーダンスが大きくなってしまうという問題がある。たとえば、負荷側の半導体集積回路２ａの動作に伴う電源電圧変動の周波数が、その周波数帯に含まれる場合、半導体集積回路２ａの電源インピーダンスが大きくなり、大きな電圧降下が生じる。それによって、半導体集積回路２ａの誤作動を招く可能性がある。
【００２０】
これに対して、第１の実施形態のコネクタ３には、電源線３ｂとグランド線３ｃ１とを接続する容量素子３ｅが設けられているため、隣接するバイパスキャパシタ間の間隔が、コネクタ３に容量素子３ｅがない場合よりも小さくなる。これにより、形成されるループ（たとえば、図１のループ５ｂ）も、ループ５ａよりも小さくなる。したがって、ループインダクタンスもループ５ａの場合よりも小さくなり、並列共振の影響が大きくなることを抑制できる。これにより、半導体集積回路２ａの電源インピーダンスの増加を抑制できる。
【００２１】
ところで、図１に示すように、第１の実施形態のコネクタ３では、容量素子３ｅは、電源線３ｂの一端と他端の中央の位置に配置されている。コネクタ３の基板２との接続部から容量素子２ｅまでのｙ方向（電源線３ｂに沿った方向）の距離、及びコネクタ３と基板４との接続部から基板４の容量素子４ｄまでのｙ方向の距離は、半導体装置１によって多種多様である。
【００２２】
このため、容量素子３ｅを、電源線３ｂの一端または他端の一方に寄った位置に配置した場合、容量素子２ｅ，４ｄの一方と容量素子３ｅとの間隔に比べて、他方と容量素子３ｅとの間隔が極端に長くなってしまう可能性がある。
【００２３】
しかし、図１に示すように、容量素子３ｅを、電源線３ｂの一端と他端の中央の位置に配置することで、容量素子２ｅ，４ｄの一方と容量素子３ｅとの間隔に比べて、他方と容量素子３ｅとの間隔が極端に長くなる可能性を低減できる。
【００２４】
［第２の実施形態］
次に第２の実施形態について説明する。図２は、第２の実施形態のコネクタ及び半導体装置の一例を示す図である。
【００２５】
半導体装置１０は、ＦＰＣ（Flexible Printed Circuits）基板２０と、コネクタ３０と、ＰＣＢ（Printed Circuit Board）基板４０を有する。
ＦＰＣ基板２０は、半導体集積回路の一例としてＬＳＩ２１ａ，２１ｂを搭載している。また、ＦＰＣ基板２０は、信号線が設けられている信号線領域２２と、図示しない電源線とグランド線とを接続するバイパスキャパシタ２３ａ，２３ｂとを含む。なお、ＬＳＩ２１ａ，２１ｂは、ＶＬＳＩ（Very Large Scale Integration）やＵＬＳＩ（Ultra Large Scale Integration）などであってもよい。
【００２６】
ＰＣＢ基板４０は、ＬＳＩ２１ａ，２１ｂに電源電圧を供給する基板である。ＰＣＢ基板４０は、信号線が設けられている信号線領域４１を含む。また、ＰＣＢ基板４０には、電源線４２ａ，４２ｂ，４２ｃ，４２ｄとグランド線４３ａ，４３ｂ，４３ｃ，４３ｄが形成されている。また、ＰＣＢ基板４０は、バイパスキャパシタ４４ａ，４４ｂ，４４ｃ，４４ｄを有する。
【００２７】
バイパスキャパシタ４４ａは、電源線４２ａとグランド線４３ａとを接続する。バイパスキャパシタ４４ｂは、電源線４２ｂとグランド線４３ｂとを接続する。バイパスキャパシタ４４ｃは、電源線４２ｃとグランド線４３ｃとを接続する。バイパスキャパシタ４４ｄは、電源線４２ｄとグランド線４３ｄとを接続する。
【００２８】
なお、ＰＣＢ基板４０は、ＦＰＣ基板２０よりも製造精度が低く、各素子の周囲に設定されるクリアランスは、ＦＰＣ基板２０におけるクリアランスよりも大きい。
コネクタ３０は、ＦＰＣ基板２０とＰＣＢ基板４０とを電気的に接続する。コネクタ３０の内部構造の例については後述する。
【００２９】
なお、ＬＳＩ２１ａ，２１ｂのような半導体集積回路を搭載する基板としては、ＦＰＣ基板２０に限定されず、様々な基板を適用することができる。ＰＣＢ基板４０についても同様である。
【００３０】
図３は、第２の実施形態の半導体装置の部分拡大図である。図３は、図２に示した半導体装置１０の点線部分を拡大した図である。
ＦＰＣ基板２０には、ＬＳＩ２１ａの複数の信号端子に接続された信号線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ、ＬＳＩ２１ａの電源端子に接続された電源線２４、ＬＳＩ２１ａのグランド端子に接続されたグランド線２５が形成されている。なお、図３ではＬＳＩ２１ａの電源端子、グランド端子、複数の信号端子は図示が省略されているが、これらの端子は、たとえば、フリップチップ接続により、信号線２２ａ〜２２ｅ、電源線２４またはグランド線２５に電気的に接続される。
【００３１】
さらに、ＦＰＣ基板２０は、一方の端子が電源線２４に接続され、他方の端子がグランド線２５に接続されたバイパスキャパシタ２３ａを有する。
コネクタ３０は、基板３１上に形成された電源線３２、グランド線３３ａ，３３ｂ、信号線３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅを有する。電源線３２、グランド線３３ａ，３３ｂ、信号線３４ａ〜３４ｅの配線ピッチは、たとえば、０．３５ｍｍ程度である。さらに、コネクタ３０は、一方の端子が電源線３２に接続され、他方の端子がグランド線３３ａに接続されたバイパスキャパシタ３５，３６，３７を有する。バイパスキャパシタ３５，３６，３７は、たとえば、０４０２サイズ（０．４ｍｍ×０．２ｍｍ）のチップキャパシタである。第２の実施形態のコネクタ３０では、バイパスキャパシタ３６は、電源線３２の一端と他端の中央の位置に配置されている。バイパスキャパシタ３５は、電源線３２の一端と他端の中央よりもＦＰＣ基板２０側に配置されている。バイパスキャパシタ３７は、電源線３２の一端と他端の中央よりもＰＣＢ基板４０側に配置されている。
【００３２】
ＰＣＢ基板４０には、信号線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ、電源線４２ｂ、グランド線４３ｂが形成されている。
図示を省略しているが信号線４１ａ〜４１ｅの一端には、たとえば、各種電子部品が接続される。電源線４２ｂは、ＬＳＩ２１ａへ電源電圧を供給する電源に接続され、グランド線４３ｂは、ＧＮＤに接続される。なお、電源はＰＣＢ基板４０に設けられていてもよいし、ＰＣＢ基板４０の外部に設けられていてもよい。さらに、ＰＣＢ基板４０は、一方の端子が電源線４２ｂに接続され、他方の端子がグランド線４３ｂに接続されたバイパスキャパシタ４４ｂを有する。ＰＣＢ基板４０は、ＦＰＣ基板２０よりも製造精度が低く、ＦＰＣ基板２０よりも各素子の周囲に設定されるクリアランスの大きさが大きい。そのため、バイパスキャパシタ４４ｂは、バイパスキャパシタ２３ａよりもコネクタ３０に近づけられない。
【００３３】
このような半導体装置１０において、たとえば、ＰＣＢ基板４０の電源線４２ｂの端部には電極が設けられており、コネクタ３０の電源線３２の一端はその電極に接続されることにより電源線４２ｂに電気的に接続される。また、たとえば、ＦＰＣ基板２０の電源線２４の端部には電極が設けられており、コネクタ３０の電源線３２の他端はその電極に接続されることにより電源線２４を介してＬＳＩ２１ａの電源端子に電気的に接続される。また、たとえば、ＰＣＢ基板４０のグランド線４３ｂの端部には電極が設けられており、コネクタ３０のグランド線３３ａ，３３ｂの一端はその電極に接続されることでグランド線４３ｂに電気的に接続される。また、たとえば、ＦＰＣ基板２０のグランド線２５の端部には電極が設けられており、コネクタ３０のグランド線３３ａ，３３ｂの他端はその電極に接続されることでグランド線２５を介してＬＳＩ２１ａのグランド端子に電気的に接続される。また、たとえば、ＰＣＢ基板４０の信号線４１ａ〜４１ｅのそれぞれの端部には電極が設けられており、コネクタ３０の信号線３４ａ〜３４ｅのそれぞれの一端はそれらの電極の何れかに接続されることで、信号線４１ａ〜４１ｅの何れかに電気的に接続される。また、たとえば、ＦＰＣ基板２０の信号線２２ａ〜２２ｅのそれぞれの端部には電極が設けられており、コネクタ３０の信号線３４ａ〜３４ｅのそれぞれの他端はそれらの電極の何れかに接続されることで、信号線２２ａ〜２２ｅの何れかに電気的に接続される。
【００３４】
以上のような第２の実施形態のコネクタ３０では、３箇所にバイパスキャパシタ３５〜３７が設けられている。これにより、単に、電源線３２の一端と他端の中央の位置にバイパスキャパシタ３６を設ける場合よりも、隣接するバイパスキャパシタ間の間隔を小さくできる。たとえば、図３に示すように、バイパスキャパシタ３７とバイパスキャパシタ４４ｂの間隔は、バイパスキャパシタ３６とバイパスキャパシタ４４ｂの間隔よりも小さい。同様に、バイパスキャパシタ３５とバイパスキャパシタ２３ａの間隔は、バイパスキャパシタ３６とバイパスキャパシタ２３ａの間隔よりも小さい。これにより、形成されるループの大きさもより小さくなり、ループインダクタンスをより低減でき、並列共振の影響が大きくなることを抑制できる。これにより、ＬＳＩ２１ａの電源インピーダンスの増加を抑制できる。
【００３５】
なお、コネクタ３０に配置するバイパスキャパシタ数を４つ以上としてもよい。
また、コネクタ３０は、複数（図３の例では３つ）のバイパスキャパシタ３５〜３７を有するため、静電容量を大きくでき、高いノイズ抑制効果を見込むことができる。これにより、コネクタ３０は、ノイズ抑制の要求性能を満たすために各基板に配置するバイパスキャパシタの数を減らすことができる。すなわち、コネクタ３０は、各基板における電子部品の配置の自由度を高めることができる。
【００３６】
以下、コネクタの立体構造の一例について図４を用いて説明する。図４は、第２の実施形態のコネクタの一例を示す斜視図である。図４には、図３に示したコネクタ３０の一部の立体構造の一例が示されている。図４において図３と同じ要素については同一符号が付されている。
【００３７】
コネクタ３０の電源線３２、グランド線３３ａ，３３ｂ、信号線３４ａ〜３４ｃは、図４に示すような板状の構造となっており、バイパスキャパシタ３５〜３７は、その板状の電源線３２とグランド線３３ｂの上部に接続されている。なお、電源線３２、グランド線３３ａ，３３ｂ、信号線３４ａ〜３４ｃは、たとえば、樹脂によって固定されている。
【００３８】
また、図４に示すように基板３１上には、たとえば樹脂製の支持部３８が設けられており、支持部３８の上にＦＰＣ基板２０が配置される。また、ＦＰＣ基板２０には、図３に示した電源線２４、グランド線２５、信号線２２ａ〜２２ｅの端部に設けられた複数の電極（たとえば、図４の電極２６ａ，２６ｂ）が形成されている。この複数の電極のそれぞれが、コネクタ３０の電源線３２、グランド線３３ａ，３３ｂ、信号線３４ａ〜３４ｃの何れかに接続（または接触）する。
【００３９】
（変形例１）
次に、半導体装置１０の変形例について図５を用いて説明する。図５は、第２の実施形態の半導体装置の変形例１の部分拡大図である。図５に示す半導体装置１０ａは、半導体装置１０の変形例であり、図５では図３に示した半導体装置１０と対応する部分が図示されている。なお、図５において、図３に示した半導体装置１０と同様の要素については同一符号が付されている。
【００４０】
変形例１の半導体装置１０ａのコネクタ３０ａでは、図３に示したコネクタ３０におけるバイパスキャパシタ３７が設けられていない。
以上のようなコネクタ３０ａでは、２箇所にバイパスキャパシタ３５，３６が設けられている。これにより、単に、電源線３２の一端と他端の中央の位置にバイパスキャパシタ３６を設ける場合よりも、ＦＰＣ基板２０にあるバイパスキャパシタ２３ａと隣接するバイパスキャパシタ間の間隔を小さくできる。たとえば、バイパスキャパシタ３５とバイパスキャパシタ２３ａの間隔は、バイパスキャパシタ３６とバイパスキャパシタ２３ａの間隔よりも小さい。これにより、形成されるループの大きさもより小さくなり、ループインダクタンスをより低減でき、並列共振の影響が大きくなることを抑制できる。これにより、ＬＳＩ２１ａの電源インピーダンスの増加を抑制できる。
【００４１】
また、コネクタ３０ａは、複数（図５の例では２つ）のバイパスキャパシタ３５，３６を有するため、静電容量を大きくでき、高いノイズ抑制効果を見込むことができる。これにより、コネクタ３０ａは、ノイズ抑制の要求性能を満たすために各基板に配置するバイパスキャパシタの数を減らすことができる。すなわち、コネクタ３０ａは、各基板における電子部品の配置の自由度を高めることができる。
【００４２】
なお、コネクタ３０ａは、コネクタ３０よりもバイパスキャパシタの数が少ないため、コネクタ３０よりも製造コストを抑えることができる。
（変形例２）
次に、半導体装置１０の別の変形例について図６を用いて説明する。図６は、第２の実施形態の半導体装置の変形例２の部分拡大図である。図６に示す半導体装置１０ｂは、半導体装置１０の変形例であり、図６では図３に示した半導体装置１０と対応する部分が図示されている。なお、図６において、図３に示した半導体装置１０と同様の要素については同一符号が付されている。
【００４３】
変形例２の半導体装置１０ｂのコネクタ３０ｂでは、図３に示したコネクタ３０におけるバイパスキャパシタ３６，３７が設けられていない。
以上のようなコネクタ３０ｂでは、バイパスキャパシタを設けない場合よりも、隣接するバイパスキャパシタ間の間隔を小さくできる。特に、バイパスキャパシタ３５とバイパスキャパシタ４４ｂの間隔をより小さくできる。これにより、形成されるループの大きさもより小さくなり、ループインダクタンスをより低減でき、並列共振の影響が大きくなることを抑制できる。これにより、ＬＳＩ２１ａの電源インピーダンスの増加を抑制できる。
【００４４】
また、コネクタ３０ｂは、コネクタ３０よりもバイパスキャパシタの数が少ないため、コネクタ３０よりも製造コストを抑えることができる。
なお、上記のコネクタ３０，３０ａ，３０ｂにおいて配置されるバイパスキャパシタ３５〜３７の数や位置は一例であって上記の例に限らない。
【００４５】
（シミュレーション例）
次に、シミュレーションによる、第２の実施形態（上記の変形例１，２を含む）のコネクタ３０，３０ａ，３０ｂの効果の検証例を説明する。
【００４６】
図７は、シミュレーションに用いる半導体装置の等価回路の例を示す図である。
図７（１）は、図３に示した半導体装置１０の等価回路５０ａ、図７（２）は、図５に示した半導体装置１０ａの等価回路５０ｂ、図７（３）は、図６に示した半導体装置１０ｂの等価回路５０ｃの例を示している。また、比較のために、図７（４）には、コネクタにバイパスキャパシタが設けられていない半導体装置の等価回路５０ｄが示されている。
【００４７】
等価回路５０ａ〜５０ｄにおいて、回路部５１はＦＰＣ基板２０の等価回路を表し、回路部５２，５２ａ，５２ｂはコネクタ３０，３０ａ，３０ｂの等価回路を表し、回路部５２ｃは、バイパスキャパシタが設けられていないコネクタの等価回路を表す。また、回路部５３は、ＰＣＢ基板４０の等価回路を表す。なお、電流源ＩとキャパシタＣ１を含む回路部５１ａはＬＳＩ２１ａの等価回路を表す。
【００４８】
また、キャパシタＣ２は、ＦＰＣ基板２０に設けられたバイパスキャパシタ２３ａを表し、キャパシタＣ６は、ＰＣＢ基板４０に設けられたバイパスキャパシタ４４ｂを表す。また、キャパシタＣ３は、コネクタ３０，３０ａ，３０ｂに設けられたバイパスキャパシタ３５を表し、キャパシタＣ４は、コネクタ３０，３０ａに設けられたバイパスキャパシタ３６を表す。キャパシタＣ５は、コネクタ３０に設けられたバイパスキャパシタ３７を表す。
【００４９】
インダクタＬ１は、電源線２４，３２において、バイパスキャパシタ２３ａとバイパスキャパシタ３５との間の部分の配線インダクタンスを表す。インダクタＬ２は、グランド線２５，３３ａにおいて、バイパスキャパシタ２３ａとバイパスキャパシタ３５との間の部分の配線インダクタンスを表す。インダクタＬ３は、電源線３２において、バイパスキャパシタ３５とバイパスキャパシタ３６との間の部分の配線インダクタンスを表す。インダクタＬ４は、グランド線３３ａにおいて、バイパスキャパシタ３５とバイパスキャパシタ３６との間の部分の配線インダクタンスを表す。インダクタＬ５は、電源線３２において、バイパスキャパシタ３６とバイパスキャパシタ３７との間の部分の配線インダクタンスを表す。インダクタＬ６は、グランド線３３ａにおいて、バイパスキャパシタ３６とバイパスキャパシタ３７との間の部分の配線インダクタンスを表す。インダクタＬ７は、電源線３２，４２ｂにおいて、バイパスキャパシタ３７とバイパスキャパシタ４４ｂとの間の部分の配線インダクタンスを表す。インダクタＬ８は、グランド線３３ａ，４３ｂにおいて、バイパスキャパシタ３７とバイパスキャパシタ４４ｂとの間の部分の配線インダクタンスを表す。インダクタＬ９は、電源線４２ｂにおいて、バイパスキャパシタ４４ｂと電源との間の部分の配線インダクタンスを表す。インダクタＬ１０は、グランド線４３ｂにおいて、バイパスキャパシタ４４ｂとＧＮＤの間の部分の配線インダクタンスを表す。
【００５０】
抵抗Ｒは、電源インピーダンスを表す。
次にＬＳＩ２１ａの電源インピーダンスの変化を、たとえば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて、シミュレーションした結果を、図８を用いて説明する。図８は、電源インピーダンスのシミュレーション結果の一例を示す図である。
【００５１】
図８に示すシミュレーション結果のグラフの縦軸は、電源インピーダンス（単位はΩ）を表し、横軸は図７に示したような等価回路５０ａ〜５０ｄにおいて、入力端子ＩＮから入力される信号の周波数を表す。波形６０は、図７に示した等価回路５０ａにおけるＬＳＩ２１ａの電源インピーダンスの変化を示し、波形６１は、図７に示した等価回路５０ｂにおけるＬＳＩ２１ａの電源インピーダンスの変化を示す。また、波形６２は、図７に示した等価回路５０ｃにおけるＬＳＩ２１ａの電源インピーダンスの変化を示し、波形６３は、図７に示した等価回路５０ｄにおけるＬＳＩ２１ａの電源インピーダンスの変化を示す。
【００５２】
なお、シミュレーションにおいては、配線インダクタンスを１ｍｍ当たり１ｎＨとしている。また、電源とコネクタ３０，３０ａ，３０ｂ，３０ｃとの距離は５０ｍｍとしている。この条件のもと、インダクタＬ１，Ｌ２，Ｌ７，Ｌ８のインダクタンス値を３ｎＨ、インダクタＬ３，Ｌ４，Ｌ５，Ｌ６のインダクタンス値を２ｎＨとし、インダクタＬ９，Ｌ１０のインダクタンス値を５０ｎＨとしている。また、キャパシタＣ１のキャパシタンス値を１０ｐＦとし、キャパシタＣ２のキャパシタンス値を０．０２２μＦとし、キャパシタＣ６のキャパシタンス値を４．７μＦとしている。また、抵抗Ｒの抵抗値を０．１Ωとしている。
【００５３】
また、半導体装置１０のキャパシタＣ３のキャパシタンス値を０．０４７μＦとし、半導体装置１０ａ，１０ｂのシミュレーションにおいては、キャパシタＣ３のキャパシタンス値を０．１μＦとしている。また、半導体装置１０，１０ａのキャパシタＣ４のキャパシタンス値を０．１μＦとし、半導体装置１０のキャパシタＣ５のキャパシタンス値を０．１μＦとしている。
【００５４】
図８に示すように、コネクタにバイパスキャパシタを設けることで、コネクタにバイパスキャパシタを設けない場合よりも、ＬＳＩ２１ａの電源インピーダンスのピーク値が半桁から１桁程度減少していることが確認できる。
【００５５】
（変形例３）
次に、半導体装置１０の別の変形例について図９を用いて説明する。図９は、第２の実施形態の半導体装置の変形例３の部分拡大図である。図９に示す半導体装置１０ｃは、半導体装置１０の変形例であり、図９では図３に示した半導体装置１０と対応する部分が図示されている。なお、図９において、図３に示した半導体装置１０と同様の要素については同一符号が付されている。
【００５６】
変形例３の半導体装置１０ｃでは、ＦＰＣ基板２０ａにバイパスキャパシタが設けられていない。
しかし、図７に示したように、ＦＰＣ基板２０ａのＬＳＩ２１ａにはバイパスキャパシタとして機能するキャパシタがある。
【００５７】
したがって、コネクタ３０にバイパスキャパシタ３５〜３７がない場合には、ＬＳＩ２１ａのキャパシタと、バイパスキャパシタ４４ｂとの間に大きなループが形成され、並列共振の影響が大きくなる。
【００５８】
そのため、コネクタ３０にバイパスキャパシタ３５〜３７を設けることで、大きなループが形成されることが抑制され、第２の実施形態の半導体装置１０と同様の効果が得られる。
【００５９】
（シミュレーション例）
次に、シミュレーションによる、変形例３の半導体装置１０ｃにおけるコネクタ３０の効果の検証例を説明する。
【００６０】
図１０は、シミュレーションに用いる半導体装置の等価回路の例を示す図である。なお、図１０において、図７に示した要素と同じ要素については同一符号が付されている。
図１０（１）は、図９に示した半導体装置１０ｃの等価回路７０ａを示している。また、比較のために、図１０（２）には、コネクタにバイパスキャパシタが設けられていない半導体装置の等価回路７０ｂが示されている。
【００６１】
ＦＰＣ基板２０ａを示す回路部７１には、バイパスキャパシタが設けられていない。しかし、ＬＳＩ２１ａを示す回路部５１ａのキャパシタＣ１がバイパスキャパシタとして機能する。
【００６２】
次に図１０の等価回路７０ａ，７０ｂを用いてＬＳＩ２１ａの電源インピーダンスの変化をシミュレーションした結果を、図１１を用いて説明する。図１１は、電源インピーダンスのシミュレーション結果の一例を示す図である。
【００６３】
図１１に示すシミュレーション結果のグラフの縦軸は、電源インピーダンス（単位はΩ）を表し、横軸は図１０に示したような等価回路７０ａ，７０ｂにおいて、入力端子ＩＮから入力される信号の周波数を表す。波形８０は、図１０に示した等価回路７０ａにおけるＬＳＩ２１ａの電源インピーダンスの変化を示し、波形８１は、図１０に示した等価回路７０ｂにおけるＬＳＩ２１ａの電源インピーダンスの変化を示す。
【００６４】
なお、シミュレーションにおいては、配線インダクタンスを１ｍｍ当たり１ｎＨとしている。また、電源とコネクタ３０ａとの距離は５０ｍｍとしている。この条件のもと、インダクタＬ１，Ｌ２，Ｌ７，Ｌ８のインダクタンス値を３ｎＨとし、インダクタＬ３，Ｌ４，Ｌ５，Ｌ６のインダクタンス値を２ｎＨとし、インダクタＬ９，Ｌ１０のインダクタンス値を５０ｎＨとしている。また、キャパシタＣ１のキャパシタンス値を１０ｐＦとし、キャパシタＣ２のキャパシタンス値を０．０２２μＦとし、キャパシタＣ６のキャパシタンス値を４．７μＦとしている。また、抵抗Ｒを０．１Ωとしている。また、キャパシタＣ３のキャパシタンス値を０．００１μＦとし、キャパシタＣ４のキャパシタンス値を０．０１μＦとし、キャパシタＣ５のキャパシタンス値を０．１μＦとしている。
【００６５】
図１１に示すように、ＦＰＣ基板２０ａにバイパスキャパシタが設けられていない場合にも、波形８１に示すように、並列共振により、電源インピーダンスに大きなピーク値が現れる。しかし、コネクタ３０にバイパスキャパシタ３５〜３７を設けることで、波形８０に示すように電源インピーダンスのピーク値が減少することが確認できる。
【００６６】
なお、上記のように、キャパシタＣ３〜Ｃ５のうち、ＦＰＣ基板２０ａに最も近いキャパシタＣ３のキャパシタンス値が最も小さい。これにより、バイパスキャパシタ３６を小型化でき、寄生インダクタンスや寄生抵抗を小さくでき、より高周波に対応できるようになる。
【００６７】
以上、実施形態に基づき、本発明の半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００６８】
１  半導体装置
２，３ａ，４  基板
２ａ  半導体集積回路
２ｂ，３ｂ，４ａ  電源線
２ｃ，３ｃ１，３ｃ２，４ｂ  グランド線
２ｄ１，２ｄ２，２ｄ３，２ｄ４，２ｄ５，３ｄ１，３ｄ２，３ｄ３，３ｄ４，３ｄ５，４ｃ１，４ｃ２，４ｃ３，４ｃ４，４ｃ５  信号線
２ｅ，３ｅ，４ｄ  容量素子
３  コネクタ
５ａ，５ｂ  ループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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