(57)【要約】【課題】ＭＯＮＯＳトランジスタである第１トランジスタの信頼性を向上させつつ、第２トランジスタの特性のチャネル幅依存性の変化を抑制することができる。【解決手段】一実施形態に係る半導体装置は、第１主面に第１領域及び第２領域を有する半導体基板と、第２領域上に形成された絶縁膜と、絶縁膜上に形成された半導体層と、第１領域に形成されたメモリトランジスタ領域と、半導体層の第２主面に形成された第１トランジスタ領域と、メモリトランジスタ領域を取り囲む第１素子分離膜と、第１トランジスタ領域を取り囲む第２素子分離膜とを備える。第１凹部の底とメモリトランジスタ領域に位置する第１主面との距離である第１リセス量は、第２凹部の底と第１トランジスタ領域に位置する第２主面との距離である第２リセス量よりも大きい。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１主面に第１領域及び第２領域を有する半導体基板と、
前記第１主面の前記第２領域上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記第１主面の前記第１領域に形成されたメモリトランジスタ領域と、
前記半導体層の第２主面に形成された第１トランジスタ領域と、
前記メモリトランジスタ領域を取り囲み、かつ第１上面と、前記第１上面に対向する第１底面とを有する第１素子分離膜と、
前記第１トランジスタ領域を取り囲み、かつ第２上面と、前記第２上面に対向する第２底面とを有する第２素子分離膜とを備え、
前記第１上面の前記メモリトランジスタ領域側の端部には、前記第１上面から前記第２底面に向かって窪む第１凹部が形成され、
前記第２上面の前記第１トランジスタ領域側の端部には、前記第２上面から前記第２底面に向かって窪む第２凹部が形成され、
前記第１凹部の底と前記メモリトランジスタ領域に位置する前記第１主面との距離である第１リセス量は、前記第２凹部の底と前記第１トランジスタ領域に位置する前記第２主面との距離である第２リセス量よりも大きい、半導体装置。
【請求項２】
前記第１主面の前記第１領域に形成された第２トランジスタ領域と、
前記第２トランジスタ領域を取り囲み、かつ第３上面と、前記第３上面に対向する第３底面とを有する第３素子分離膜をさらに備え、
前記第３上面の前記第２トランジスタ領域側の端部には、前記第３上面から前記第３底面に向かって窪む第３凹部が設けられ、
前記第３凹部の底と前記第２トランジスタ領域に位置する前記第１主面との距離である第３リセス量は、前記第２リセス量よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第１リセス量は、前記第３リセス量よりも大きい、請求項２に記載の半導体装置。
【請求項４】
前記第１リセス量及び前記第３リセス量は、前記半導体層の厚さよりも大きく、
前記第２リセス量は前記半導体層の厚さよりも小さい、請求項３に記載の半導体装置。
【請求項５】
前記第１主面の前記第１領域に形成された第３トランジスタ領域と、
前記第３トランジスタ領域を取り囲み、かつ第４上面と、前記第４上面に対向する第４底面とを有する第４素子分離膜をさらに備え、
前記第４上面の前記第３トランジスタ領域側の端部には、前記第４上面から前記第４底面に向かって窪む第４凹部が設けられ、
前記第１リセス量は、前記第４凹部の底と前記第３トランジスタ領域に位置する前記第１主面の距離である第４リセス量よりも大きい、請求項４に記載の半導体装置。
【請求項６】
前記第４リセス量は、前記第２リセス量よりも大きい、請求項５に記載の半導体装置。
【請求項７】
前記第４リセス量は前記半導体層の厚さよりも小さい、請求項６に記載の半導体装置。
【請求項８】
第１主面に第１領域及び第２領域が形成された半導体基板と、前記第１主面の前記第２領域上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記第１主面の前記第１領域に形成されたメモリトランジスタ領域と、前記半導体層の第２主面に形成された第１トランジスタ領域と、前記メモリトランジスタ領域を取り囲み、かつ第１上面と、前記第１上面に対向する第１底面と有する第１素子分離膜と、前記第１トランジスタ領域を取り囲み、かつ第２上面と、前記第２上面に対向する第２底面とを有する第２素子分離膜とを備える半導体装置の製造方法であって、
前記メモリトランジスタ領域上に開口を有し、かつ前記第１トランジスタ領域を覆う第３マスクを形成する工程と、
前記第３マスクを用いて第１ウェットエッチングを行う工程とを備え、
前記第１ウェットエッチングにより、前記メモリトランジスタ領域上にある前記絶縁膜が除去されるとともに、前記メモリトランジスタ領域側の端部に位置する前記第１上面が前記第１底面側に向かって窪むように前記第１素子分離膜が部分的に除去される、半導体装置の製造方法。
【請求項９】
前記半導体装置は、
前記第１主面の前記第１領域に形成された第２トランジスタ領域と、
前記第２トランジスタ領域を取り囲み、かつ第３上面と、前記第３上面に対向する第３底面とを有する第３素子分離膜がさらに備え、
前記第３マスクは、前記第２トランジスタ領域上に位置する開口をさらに有し、
前記第１ウェットエッチングにより、前記第２トランジスタ領域上にある前記絶縁膜が除去されるとともに、前記第２トランジスタ領域側の端部に位置する前記第３上面が前記第３底面側に向かって窪むように前記第３素子分離膜が部分的に除去される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１主面の前記第１領域上及び前記第２主面上に第４ゲート絶縁膜を形成する工程と、
前記メモリトランジスタ領域上に位置する開口を有し、かつ前記第１トランジスタ領域及び前記第２トランジスタ領域を覆う第４マスクを形成する工程と、
前記第４マスクを用いて前記メモリトランジスタ領域に対する第３チャネル注入を行う工程と、
前記第３チャネル注入の後に、前記第４マスクを用いて第２ウェットエッチングを行う工程とを備え、
前記第２ウェットエッチングにより、前記メモリトランジスタ領域上にある前記第４ゲート絶縁膜が除去されるとともに、前記メモリトランジスタ領域側の端部に位置する前記第１上面が前記第１底面側に向かって窪むように前記第１素子分離膜が部分的に除去される、請求項９に記載の半導体装置。
【請求項１１】
前記メモリトランジスタ領域上及び前記第２トランジスタ領域上に開口を有し、かつ前記第１トランジスタ領域を覆う第１マスクを形成する工程と、
前記第１マスクを用いて前記メモリトランジスタ領域及び前記第２トランジスタ領域に対して第１ウェル注入を行う工程と、
前記第２トランジスタ領域上に開口を有し、かつ前記メモリトランジスタ領域及び前記第１トランジスタ領域を覆う第２マスクを形成する工程と、
前記第２マスクを用いて前記第２トランジスタ領域に対する第１チャネル注入を行う工程とをさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第３マスクを用いて前記メモリトランジスタ領域及び前記第２トランジスタ領域に対して第１ウェル注入を行う工程と、
前記第３マスクを用いて前記第２トランジスタ領域に対して第１チャネル注入を行うとともに、前記第３マスクを用いて前記メモリトランジスタ領域に対して第２チャネル注入を行う工程とをさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１主面の前記第１領域上及び前記第２主面上に第４ゲート絶縁膜を形成する工程と、
前記第１トランジスタ領域上に開口を有し、前記メモリトランジスタ領域を覆う第５マスクを形成する工程と、
前記第５マスクを用いて第３ウェットエッチングを行う工程とをさらに備え、
前記第３ウェットエッチングにより、前記第１トランジスタ領域上にある前記第４ゲート絶縁膜が除去されるとともに、前記第１トランジスタ領域側に位置する前記第２上面が前記第２底面側に向かって窪むように前記第２素子分離膜が部分的に除去され、
前記第３ウェットエッチングが行われる時間は、前記第１ウェットエッチングが行われる時間よりも短い、請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第３ウェットエッチングが行われた後に、前記半導体層をエッチング可能な薬液を用いて前記第１トランジスタ領域を洗浄する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
第１主面に第１領域及び第２領域が形成された半導体基板と、前記第１主面の前記第２領域上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記第１主面の前記第１領域に形成されたメモリトランジスタ領域と、前記半導体層の第２主面に形成された第１トランジスタ領域と、前記第２主面に形成された第２トランジスタ領域と、前記メモリトランジスタ領域を取り囲み、かつ第１上面と、前記第１上面に対向する第１底面と有する第１素子分離膜と、前記第１トランジスタ領域を取り囲み、かつ第２上面と、前記第２上面に対向する第２底面とを有する第２素子分離膜と、前記第２トランジスタ領域を取り囲み、かつ第３上面と、前記第３上面に対向する第３底面とを有する第３素子分離膜とを備える半導体装置の製造方法であって、
前記第２トランジスタ領域上に開口を有し、かつ前記メモリトランジスタ領域及び前記第１トランジスタ領域を覆う第２マスクを形成する工程と、
前記第２マスクを用いて前記第２トランジスタ領域に対する第１チャネル注入を行う工程と、
前記第２マスクを用いて第１ウェットエッチングを行う工程と、
前記第１主面の前記第１領域上及び前記第２主面上に第４ゲート絶縁膜を形成する工程と、
前記メモリトランジスタ領域上に開口を有し、かつ前記第１トランジスタ領域及び前記第２トランジスタ領域を覆う第４マスクを形成する工程と、
前記第４マスクを用いて前記メモリトランジスタ領域に対する第３チャネル注入を行う工程と、
前記第４マスクを用いて第２ウェットエッチングを行う工程とを備え、
前記第１ウェットエッチングにより、前記第２トランジスタ領域上にある前記絶縁膜が除去されるとともに、前記第２トランジスタ領域側の端部に位置する前記第３上面が前記第３底面側に向かって窪むように前記第３素子分離膜が部分的に除去され、
前記第２ウェットエッチングにより、前記メモリトランジスタ領域上にある前記第４ゲート絶縁膜が除去されるともに前記メモリトランジスタ領域側の端部に位置する前記第１上面が前記第１底面側に向かって窪むように前記第１素子分離膜が部分的に除去される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、特許文献１（特開２０１３−２１９１８１号公報）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、支持基板と、ＢＯＸ（Buried  Oxide）膜と、ＳＯＩ（Silicon  On  Insulator）層とを有するＳＯＩ基板と、ＳＴＩ（Shallow  Trench  Isolation）とを有している。
【０００３】
支持基板は、ＳＯＩ領域と、バルクシリコン領域とを含む第１主面を有している。ＢＯＸ膜は、ＳＯＩ領域に位置する第１主面上に配置されている。素子分離領域は、例えばＳＴＩ（Shallow  Trench  Isolation）である。ＳＴＩは、ＳＯＩ領域とバルクシリコン領域を画するように配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１９１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の半導体装置において、ＳＯＩ基板は、バルクシリコン領域に位置する第１主面上に配置されているＢＯＸ膜及びＳＯＩ層を除去することにより形成されている。そのため、特許文献１に記載の半導体装置において、ＳＴＩの上面は、素子分離領域バルクシリコン領域に位置する第１主面よりも上方にせりあがっている（逆リセス形状となっている）。
【０００６】
バルクシリコン領域に位置する第１主面にＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Silicon）トランジスタが形成される場合、ＭＯＮＯＳトランジスタの信頼性（保持特性）を確保する観点からは、ＭＯＮＯＳトランジスタが形成されるアクティブ領域側に位置するＳＴＩの端部にリセスが形成されることが好ましい。すなわち、ＳＴＩが、ＭＯＮＯＳトランジスタが形成されるアクティブ領域側に位置する端部において窪んでいることが好ましい。
【０００７】
このようなリセスは、ＳＯＩ基板の全面を、フッ素（ＨＦ）等のシリコン酸化膜をエッチング可能な薬液を用いてエッチングすることにより形成することができる。しかしながら、このような方法によると、ＳＯＩ層側に位置するＳＴＩの端部においても、同様のリセスが形成されてしまう。ＳＯＩ層側に位置するＳＴＩの端部にこのようなリセスが形成される場合、ＳＯＩ層に形成されるトランジスタの特性のチャネル幅依存性が変わってしまう。
【０００８】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態に係る半導体装置は、第１主面に第１領域及び第２領域を有する半導体基板と、第１主面の第２領域上に形成された絶縁膜と、絶縁膜上に形成された半導体層と、第１主面の第１領域に形成されたメモリトランジスタ領域と、半導体層の第２主面に形成された第１トランジスタ領域と、メモリトランジスタ領域を取り囲み、かつ、第１上面と、第１上面に対向する第１底面とを有する第１素子分離膜と、第１トランジスタ領域を取り囲み、かつ、第２上面と、第２上面に対向する第２底面とを有する第２素子分離膜とを備える。第１上面のメモリトランジスタ領域側の端部には、第１上面から第２底面に向かって窪む第１凹部が形成される。第２上面の第１トランジスタ領域側の端部には、第２上面から第２底面に向かって窪む第２凹部が形成される。第１凹部の底とメモリトランジスタ領域に位置する第１主面との距離である第１リセス量は、第２凹部の底と第１トランジスタ領域に位置する第２主面との距離である第２リセス量よりも大きい。
【発明の効果】
【００１０】
一実施形態に係る半導体装置によると、ＭＯＮＯＳトランジスタである第１トランジスタの信頼性を向上させつつ、第２トランジスタの特性のチャネル幅依存性の変化を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の概略レイアウト図である。
【図２】第１実施形態に係る半導体装置の断面図である。
【図３】第１実施形態に係る半導体装置のメモリトランジスタ領域ＡＲ１における拡大断面図である。
【図４】第１実施形態に係る半導体装置の第１トランジスタ領域ＡＲ２における拡大第面図である。
【図５】第１実施形態に係る半導体装置野第２トランジスタ領域ＡＲ３における拡大断面図である。
【図６】第１実施形態に係る半導体装置の第３トランジスタ領域ＡＲ４における拡大断面図である。
【図７】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図８】第１実施形態に係る半導体装置の基板準備工程Ｓ１における断面図である。
【図９】第１実施形態に係る半導体装置の素子分離膜形成工程Ｓ２における断面図である。
【図１０】第１実施形態に係る半導体装置の半導体層除去工程Ｓ３における断面図である。
【図１１】第１実施形態に係る半導体装置の第１イオン注入工程Ｓ４における断面図である。
【図１２】第１実施形態に係る半導体装置の第１イオン注入工程Ｓ４においてウェル領域ＷＲ１及びウェル領域ＷＲ３を形成するイオン注入を行う際の断面図である。
【図１３】第１実施形態に係る半導体装置の第１イオン注入工程Ｓ４においてチャネル領域ＣＲ３を形成するイオン注入を行う際の断面図である。
【図１４】第１実施形態に係る半導体装置の第１エッチング工程Ｓ５における断面図である。
【図１５】第１実施形態に係る半導体装置の第１ゲート絶縁膜形成工程Ｓ６における断面図である。
【図１６】第１実施形態に係る半導体装置の第２イオン注入工程Ｓ７における断面図である。
【図１７】第１実施形態に係る半導体装置の第２エッチング工程Ｓ８における断面図である。
【図１８】第１実施形態に係る半導体装置の第２ゲート絶縁膜形成工程Ｓ９における断面図である。
【図１９】第１実施形態に係る半導体装置の第３エッチング工程Ｓ１０における断面図である。
【図２０】第１実施形態に係る半導体装置の第３ゲート絶縁膜形成工程Ｓ１１における断面図である。
【図２１】第１実施形態に係る半導体装置のゲート電極形成工程Ｓ１２における断面図である。
【図２２】第１実施形態に係る半導体装置の第３イオン注入工程Ｓ１３における断面図である。
【図２３】第１実施形態に係る半導体装置のサイドウォールスペーサ形成工程Ｓ１４における断面図である。
【図２４】比較例に係る半導体装置のチャネル長方向に垂直な断面における第１トランジスタＴｒ１の断面図である。
【図２５】第１実施形態に係る半導体装置のチャネル長方向に垂直な断面における第１トランジスタＴｒ１の断面図である。
【図２６】第２実施形態に係る半導体装置の第１イオン注入工程Ｓ４においてチャネル領域ＣＲ１及びチャネル領域ＣＲ３を形成するイオン注入を行う際の断面図である。
【図２７】第３実施形態に係る半導体装置の第１エッチング工程Ｓ５における断面図である。
【発明を実施するための形態】
【００１２】
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一の符号を付し、重複する説明は繰り返さない。
【００１３】
（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１４】
図１に示されるように、第１実施形態に係る半導体装置は、不揮発性メモリ回路ＮＶＭと、ロジック回路ＬＯＧと、入出力回路ＩＯＣとを有している。
【００１５】
不揮発性メモリ回路ＮＶＭは、複数の第１トランジスタＴｒ１と、複数の第３トランジスタＴｒ３とにより構成されている。第１トランジスタＴｒ１は、ＭＯＮＯＳトランジスタである。第３トランジスタＴｒ３は、第１トランジスタを選択するための選択トランジスタである。
【００１６】
ロジック回路ＬＯＧは、例えばＣＰＵ（Central  Processing  Unit）等である。ロジック回路ＬＯＧは、第２トランジスタＴｒ２により構成されている。より具体的には、ロジック回路ＬＯＧは、ｎ型の第２トランジスタＴｒ２と、ｐ型の第２トランジスタＴｒ２とを組み合せたＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）回路により構成されている。入出力回路ＩＯＣは、第４トランジスタＴｒ４により構成されている。
【００１７】
第１実施形態に係る半導体装置は、ＳＯＩ基板ＳＵＢを有している。第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、ＳＯＩ基板ＳＵＢに形成されている。
【００１８】
不揮発性メモリ回路ＮＶＭを構成するトランジスタ（すなわち、第１トランジスタＴｒ１及び第３トランジスタＴｒ３）は、第１領域ＦＳ１ａに形成されている。ロジック回路ＬＯＧを構成するトランジスタ（すなわち、第２トランジスタＴｒ２）は、表面ＦＳ２に形成されている。入出力回路ＩＯＣを構成するトランジスタ（すなわち、第４トランジスタＴｒ４）は、第１領域ＦＳ１ａに配置されている。
【００１９】
図２に示されるように、ＳＯＩ基板ＳＵＢは、半導体基板ＢＳＵＢ、絶縁膜ＢＯＸ及び半導体層ＳＩＬを有している。
【００２０】
半導体基板ＢＳＵＢは、例えばシリコン（Ｓｉ）の単結晶により形成されている。絶縁膜ＢＯＸは、例えば二酸化珪素（ＳｉＯ２）により形成されている。半導体層ＳＩＬは、例えばシリコンの単結晶により形成されている。半導体基板ＢＳＵＢは、表面ＦＳ１（第１主面）と、裏面ＢＳとを有している。表面ＦＳ１は、第１領域ＦＳ１ａと、第２領域ＦＳ１ｂとを有している。裏面ＢＳは、表面ＦＳ１の反対面である。
【００２１】
半導体層ＳＩＬ及び絶縁膜ＢＯＸは、半導体基板ＢＳＵＢ上に形成されている。より具体的には、絶縁膜ＢＯＸは、第２領域ＦＳ１ｂ上に配置されている。半導体層ＳＩＬは、絶縁膜ＢＯＸ上に配置されている。半導体層ＳＩＬは、表面ＦＳ２（第２主面）を有している。半導体層ＳＩＬは、厚さＴを有している。
【００２２】
ＳＯＩ基板ＳＵＢには、溝ＴＲ１と、溝ＴＲ２と、溝ＴＲ３と、溝ＴＲ４とが形成されている。より具体的には、溝ＴＲ１、溝ＴＲ３及び溝ＴＲ４は、第１領域ＦＳ１ａに形成されており、溝ＴＲ２は、表面ＦＳ２に形成されている。溝ＴＲ１、溝ＴＲ３及び溝ＴＲ４は、表面ＦＳ１から裏面ＢＳに向かって延在している。溝ＴＲ２は、表面ＦＳ２から半導体基板ＢＳＵＢに向かって延在している。溝ＴＲ２の底面は、半導体基板ＢＳＵＢに達している。
【００２３】
第１実施形態に係る半導体装置は、第１素子分離膜ＩＳＬ１と、第２素子分離膜ＩＳＬ２と、第３素子分離膜ＩＳＬ３と、第４素子分離膜ＩＳＬ４とを有している。第１素子分離膜ＩＳＬ１、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４は、半導体基板ＢＳＵＢに配置されている。第２素子分離膜ＩＳＬ２は、半導体層ＳＩＬに配置されている。より具体的には、第１素子分離膜ＩＳＬ１、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４は第１領域ＦＳ１ａに配置されており、第２素子分離膜ＩＳＬ２は、表面ＦＳ２に配置されている。
【００２４】
このことを別の観点からいえば、第１素子分離膜ＩＳＬ１、第２素子分離膜ＩＳＬ２、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４は、溝ＴＲ１、溝ＴＲ２、溝ＴＲ３及び溝ＴＲ４にそれぞれ埋め込まれている。
【００２５】
図３に示されるように、第１素子分離膜ＩＳＬ１は、上面ＩＳＬ１ａと、底面ＩＳＬ１ｂと、側面ＩＳＬ１ｃとを有している。底面ＩＳＬ１ｂは、上面ＩＳＬ１ａと対向している面である。側面ＩＳＬ１ｃは、メモリトランジスタ領域ＡＲ１側に位置している。側面ＩＳＬ１ｃは、メモリトランジスタ領域ＡＲ１に位置する表面ＦＳ１に対して、鋭角をなすように傾斜している。すなわち、第１素子分離膜ＩＳＬ１は、上面ＩＳＬ１ａ側から底面ＩＳＬ１ｂ側に向かうにしたがって、幅が狭くなっている。上面ＩＳＬ１ａは、凹部ＩＳＬ１ｄを有している。凹部ＩＳＬ１ｄは、上面ＩＳＬ１ａの側面ＩＳＬ１ｃ側の端部に位置している。凹部ＩＳＬ１ｄにおいて、上面ＩＳＬ１ａは、底面ＩＳＬ１ｂ側に向かって窪んでいる。
【００２６】
図４に示されるように、第２素子分離膜ＩＳＬ２は、上面ＩＳＬ２ａと、底面ＩＳＬ２ｂと、側面ＩＳＬ２ｃとを有している。底面ＩＳＬ２ｂは、上面ＩＳＬ２ａと対向している面である。側面ＩＳＬ２ｃは、第１トランジスタ領域ＡＲ２側に位置している。側面ＩＳＬ２ｃは、第１トランジスタ領域ＡＲ２に位置する表面ＦＳ２に対して、鋭角をなすように傾斜している。すなわち、第２素子分離膜ＩＳＬ２は、上面ＩＳＬ２ａ側から底面ＩＳＬ２ｂ側に向かうにしたがって、幅が狭くなっている。上面ＩＳＬ２ａは、凹部ＩＳＬ２ｄを有している。凹部ＩＳＬ２ｄは、上面ＩＳＬ２ａの側面ＩＳＬ２ｃ側の端部に位置している。凹部ＩＳＬ２ｄにおいて、上面ＩＳＬ２ａは、底面ＩＳＬ２ｂ側に向かって窪んでいる。
【００２７】
図５に示されるように、第３素子分離膜ＩＳＬ３は、上面ＩＳＬ３ａと、底面ＩＳＬ３ｂと、側面ＩＳＬ３ｃとを有している。底面ＩＳＬ３ｂは、上面ＩＳＬ３ａと対向している面である。側面ＩＳＬ３ｃは、第２トランジスタ領域ＡＲ３側に位置している。側面ＩＳＬ３ｃは、第２トランジスタ領域ＡＲ３に位置する表面ＦＳ１に対して、鋭角をなすように傾斜している。すなわち、第３素子分離膜ＩＳＬ３は、上面ＩＳＬ３ａ側から底面ＩＳＬ３ｂ側に向かうにしたがって、幅が狭くなっている。上面ＩＳＬ３ａは、凹部ＩＳＬ３ｄを有している。凹部ＩＳＬ３ｄは、上面ＩＳＬ３ａの側面ＩＳＬ３ｃ側の端部に位置している。凹部ＩＳＬ３ｄにおいて、上面ＩＳＬ３ａは、底面ＩＳＬ３ｂ側に向かって窪んでいる。
【００２８】
図６に示されるように、第４素子分離膜ＩＳＬ４は、上面ＩＳＬ４ａと、底面ＩＳＬ４ｂと、側面ＩＳＬ４ｃとを有している。底面ＩＳＬ４ｂは、上面ＩＳＬ４ａと対向している面である。側面ＩＳＬ４ｃは、第３トランジスタ領域ＡＲ４側に位置している。側面ＩＳＬ４ｃは、第３トランジスタ領域ＡＲ４に位置する表面ＦＳ１に対して、鋭角をなすように傾斜している。すなわち、第４素子分離膜ＩＳＬ４は、上面ＩＳＬ４ａ側から底面ＩＳＬ４ｂ側に向かうにしたがって、幅が狭くなっている。上面ＩＳＬ４ａは、凹部ＩＳＬ４ｄを有している。凹部ＩＳＬ４ｄは、上面ＩＳＬ４ａの側面ＩＳＬ４ｃ側の端部に位置している。凹部ＩＳＬ４ｄにおいて、上面ＩＳＬ４ａは、底面ＩＳＬ４ｂ側に向かって窪んでいる。
【００２９】
第１領域ＦＳ１ａには、メモリトランジスタ領域ＡＲ１と、第２トランジスタ領域ＡＲ３と、第３トランジスタ領域ＡＲ４とが形成されている。メモリトランジスタ領域ＡＲ１には、第１トランジスタＴｒ１が形成される。第２トランジスタ領域ＡＲ３には、第３トランジスタＴｒ３が形成される。第３トランジスタ領域ＡＲ４には、第４トランジスタＴｒ４が形成される。
【００３０】
表面ＦＳ２には、第１トランジスタ領域ＡＲ２が形成されている。第１トランジスタ領域ＡＲ２は、第２トランジスタＴｒ２が形成される。
【００３１】
メモリトランジスタ領域ＡＲ１は、平面視において、第１素子分離膜ＩＳＬ１に取り囲まれている。第１トランジスタ領域ＡＲ２は、平面視において、第２素子分離膜ＩＳＬ２に取り囲まれている。第２トランジスタ領域ＡＲ３は、平面視において、第３素子分離膜ＩＳＬ３に取り囲まれている。第３トランジスタ領域ＡＲ４は、平面視において、第４素子分離膜ＩＳＬ４に取り囲まれている。
【００３２】
凹部ＩＳＬ１ｄの底とメモリトランジスタ領域ＡＲ１に位置する表面ＦＳ１との間の距離を、第１リセス量とする（図３参照）。凹部ＩＳＬ２ｄの底と第１トランジスタ領域ＡＲ２に位置する表面ＦＳ２との間の距離を、第２リセス量とする（図４参照）。第１リセス量は、第２リセス量よりも大きい。なお、凹部ＩＳＬ２ｄの底が第１トランジスタ領域ＡＲ２に位置する表面ＦＳ２よりも上方にある場合には、第２リセス量は、負の値を取るものとする。
【００３３】
凹部ＩＳＬ３ｄの底と第２トランジスタ領域ＡＲ３に位置する表面ＦＳ１との間の距離を、第３リセス量とする（図５参照）。第３リセス量は、第１リセス量よりも小さく、第２リセス量よりも大きいことが好ましい。凹部ＩＳＬ４ｄの底と第３トランジスタ領域ＡＲ４に位置する表面ＦＳ１との間の距離を、第４リセス量とする（図６参照）。第４リセス量は、第３リセス量よりも小さく、第２リセス量よりも大きいことが好ましい。第４リセス量は、厚さＴ以下であることが好ましい。第３リセス量は、厚さＴ以上であることが好ましい。
【００３４】
このことを別の観点からいえば、第１リセス量、第２リセス量、第３リセス量及び第４リセス量は、第２リセス量＜第４リセス量≦厚さＴ≦第３リセス量＜第１リセス量との関係を充足していることが好ましい。
【００３５】
第１リセス量及び第３リセス量の範囲は、例えば２０ｎｍ以上３０ｎｍ以下である。第２リセス量及び第４リセス量の範囲は、数ｎｍ以上厚さＴ以下である。
【００３６】
半導体基板ＢＳＵＢは、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ウェル領域ＷＲ１とを有している。ウェル領域ＷＲ１は、チャネル領域ＣＲ１を含んでいる。ソース領域ＳＲ１及びドレイン領域ＤＲ１の導電型は、ウェル領域ＷＲ１（チャネル領域ＣＲ１）の導電と反対である。
【００３７】
ソース領域ＳＲ１及びドレイン領域ＤＲ１は、メモリトランジスタ領域ＡＲ１にある表面ＦＳ１に形成されている。ソース領域ＳＲ１とドレイン領域ＤＲ１は、互いに離間して形成されている。ウェル領域ＷＲ１は、ソース領域ＳＲ１及びドレイン領域ＤＲ１を取り囲むようにメモリトランジスタ領域ＡＲ１にある表面ＦＳ１に形成されている。ソース領域ＳＲ１とドレイン領域ＤＲ１とに挟み込まれるウェル領域ＷＲ１の部分が、チャネル領域ＣＲ１となっている。
【００３８】
ソース領域ＳＲ１は、第１部分ＳＲ１ａと、第２部分ＳＲ１ｂとを有している。第１部分ＳＲ１ａは、第２部分ＳＲ１ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＳＲ１ａにおける不純物濃度は、第２部分ＳＲ１ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ソース領域ＳＲ１は、ＬＤＤ（Lightly  Doped  Diffusion）構造を有している。
【００３９】
ドレイン領域ＤＲ１は、第１部分ＤＲ１ａと、第２部分ＤＲ１ｂとを有している。第１部分ＤＲ１ａは、第２部分ＤＲ１ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＤＲ１ａにおける不純物濃度は、第２部分ＤＲ１ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ドレイン領域ＤＲ１は、ＬＤＤ構造を有している。
【００４０】
半導体基板ＢＳＵＢは、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ウェル領域ＷＲ３とを有している。ウェル領域ＷＲ３は、チャネル領域ＣＲ３を含んでいる。ソース領域ＳＲ３及びドレイン領域ＤＲ３の導電型は、ウェル領域ＷＲ３（チャネル領域ＣＲ３）の導電型と反対である。
【００４１】
ソース領域ＳＲ３及びドレイン領域ＤＲ３は、第２トランジスタ領域ＡＲ３にある表面ＦＳ１に形成されている。ソース領域ＳＲ３とドレイン領域ＤＲ３は、互いに離間して形成されている。ウェル領域ＷＲ３は、ソース領域ＳＲ３及びドレイン領域ＤＲ３を取り囲むように第２トランジスタ領域ＡＲ３にある表面ＦＳ１に形成されている。ソース領域ＳＲ３とドレイン領域ＤＲ３とに挟み込まれるウェル領域ＷＲ３の部分が、チャネル領域ＣＲ３となっている。
【００４２】
ソース領域ＳＲ３は、第１部分ＳＲ３ａと、第２部分ＳＲ３ｂとを有している。第１部分ＳＲ３ａは、第２部分ＳＲ３ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＳＲ３ａにおける不純物濃度は、第２部分ＳＲ３ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ソース領域ＳＲ３は、ＬＤＤ構造を有している。
【００４３】
ドレイン領域ＤＲ３は、第１部分ＤＲ３ａと、第２部分ＤＲ３ｂとを有している。第１部分ＤＲ３ａは、第２部分ＤＲ３ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＤＲ３ａにおける不純物濃度は、第２部分ＤＲ３ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ドレイン領域ＤＲ３は、ＬＤＤ構造を有している。
【００４４】
半導体基板ＢＳＵＢは、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ウェル領域ＷＲ４とを有している。ウェル領域ＷＲ４は、チャネル領域ＣＲ４を含んでいる。ソース領域ＳＲ４及びドレイン領域ＤＲ４の導電型は、ウェル領域ＷＲ４（チャネル領域ＣＲ４）の導電型と反対である。
【００４５】
ソース領域ＳＲ４及びドレイン領域ＤＲ４は、第３トランジスタ領域ＡＲ４にある表面ＦＳ１に形成されている。ソース領域ＳＲ４とドレイン領域ＤＲ４は、互いに離間して形成されている。ウェル領域ＷＲ４は、ソース領域ＳＲ４及びドレイン領域ＤＲ４を取り囲むように第３トランジスタ領域ＡＲ４にある表面ＦＳ１に形成されている。ソース領域ＳＲ４とドレイン領域ＤＲ４とに挟み込まれるウェル領域ＷＲ４の部分が、チャネル領域ＣＲ４となっている。
【００４６】
ソース領域ＳＲ４は、第１部分ＳＲ４ａと、第２部分ＳＲ４ｂとを有している。第１部分ＳＲ４ａは、第２部分ＳＲ４ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＳＲ４ａにおける不純物濃度は、第２部分ＳＲ４ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ソース領域ＳＲ４は、ＬＤＤ構造を有している。
【００４７】
ドレイン領域ＤＲ４は、第１部分ＤＲ４ａと、第２部分ＤＲ４ｂとを有している。第１部分ＤＲ４ａは、第２部分ＤＲ４ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＤＲ４ａにおける不純物濃度は、第２部分ＤＲ４ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ドレイン領域ＤＲ４は、ＬＤＤ構造を有している。
【００４８】
半導体層ＳＩＬは、ソース領域ＳＲ２と、ドレイン領域ＤＲ２と、ウェル領域ＷＲ２とを有している。ウェル領域ＷＲ２は、チャネル領域ＣＲ２を含んでいる。ソース領域ＳＲ２及びドレイン領域ＤＲ２の導電型は、ウェル領域ＷＲ２（チャネル領域ＣＲ２）の導電型と反対である。
【００４９】
ソース領域ＳＲ２及びドレイン領域ＤＲ２は、第１トランジスタ領域ＡＲ２にある表面ＦＳ２に形成されている。ソース領域ＳＲ２とドレイン領域ＤＲ２は、互いに離間して形成されている。ウェル領域ＷＲ２は、ソース領域ＳＲ２及びドレイン領域ＤＲ２を取り囲むように第１トランジスタ領域ＡＲ２にある表面ＦＳ２に形成されている。ソース領域ＳＲ２とドレイン領域ＤＲ２とに挟み込まれるウェル領域ＷＲ２の部分が、チャネル領域ＣＲ２となっている。
【００５０】
ソース領域ＳＲ２は、第１部分ＳＲ２ａと、第２部分ＳＲ２ｂとを有している。第１部分ＳＲ２ａは、第２部分ＳＲ２ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＳＲ２ａにおける不純物濃度は、第２部分ＳＲ２ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ソース領域ＳＲ２は、ＬＤＤ構造を有している。
【００５１】
ドレイン領域ＤＲ２は、第１部分ＤＲ２ａと、第２部分ＤＲ２ｂとを有している。第１部分ＤＲ２ａは、第２部分ＤＲ２ｂよりもチャネル領域ＣＲ１側に配置されている。第１部分ＤＲ２ａにおける不純物濃度は、第２部分ＤＲ２ｂにおける不純物濃度よりも低い。このことを別の観点からいえば、ドレイン領域ＤＲ２は、ＬＤＤ構造を有している。
【００５２】
第１実施形態に係る半導体装置は、第１ゲート絶縁膜ＧＯ１と、第２ゲート絶縁膜ＧＯ２と、第３ゲート絶縁膜ＧＯ３と、第４ゲート絶縁膜ＧＯ４とを有している。
【００５３】
第１ゲート絶縁膜ＧＯ１は、メモリトランジスタ領域ＡＲ１上に形成されている。より具体的には、第１ゲート絶縁膜ＧＯ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１とにより挟み込まれているウェル領域ＷＲ１（チャネル領域ＣＲ１）上に形成されている。
【００５４】
より具体的には、第１ゲート絶縁膜ＧＯ１は、メモリトランジスタ領域ＡＲ１上に形成されている第１酸化物膜と、第１酸化物膜上に形成されている窒化物膜と、窒化物膜上に形成されている第２酸化物膜とにより構成される積層膜である。すなわち、第１ゲート絶縁膜ＧＯ１は、ＯＮＯ（Oxide  Nitride  Oxide）膜である。第１酸化物膜及び第２酸化物膜は、例えば二酸化珪素により形成されている。窒化物膜は、例えば窒化珪素（Ｓｉ３Ｎ４）により形成されている。
【００５５】
第２ゲート絶縁膜ＧＯ２は、第１トランジスタ領域ＡＲ２上に形成されている。より具体的には、第２ゲート絶縁膜ＧＯ２は、ソース領域ＳＲ２とドレイン領域ＤＲ２とにより挟み込まれているウェル領域ＷＲ２（チャネル領域ＣＲ２）上に形成されている。
【００５６】
第２ゲート絶縁膜ＧＯ２は、例えば二酸化珪素により形成されている。第２ゲート絶縁膜ＧＯ２は、ハフニウム（Ｈｆ）等の誘電率を高める元素を含有していてもよい。
【００５７】
第３ゲート絶縁膜ＧＯ３は、第２トランジスタ領域ＡＲ３上に形成されている。より具体的には、第３ゲート絶縁膜ＧＯ３は、ソース領域ＳＲ３とドレイン領域ＤＲ３とにより挟み込まれているウェル領域ＷＲ３（チャネル領域ＣＲ３）上に形成されている。
【００５８】
第４ゲート絶縁膜ＧＯ４は、第３トランジスタ領域ＡＲ４上に形成されている。より具体的には、第４ゲート絶縁膜ＧＯ４は、ソース領域ＳＲ４とドレイン領域ＤＲ４とにより挟み込まれているウェル領域ＷＲ４（チャネル領域ＣＲ４）上に形成されている。第３ゲート絶縁膜ＧＯ３及び第４ゲート絶縁膜ＧＯ４は、例えば、二酸化珪素により形成されている。
【００５９】
第１実施形態に係る半導体装置は、ゲート電極ＧＥ１と、ゲート電極ＧＥ２と、ゲート電極ＧＥ３と、ゲート電極ＧＥ４とを有している。ゲート電極ＧＥ１は、第１ゲート絶縁膜ＧＯ１上に形成されている。ゲート電極ＧＥ２は、第２ゲート絶縁膜ＧＯ２上に形成されている。ゲート電極ＧＥ３は、第３ゲート絶縁膜ＧＯ３上に形成されている。ゲート電極ＧＥ４は、第４ゲート絶縁膜ＧＯ４上に形成されている。ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３及びゲート電極ＧＥ４は、例えば不純物がドープされた多結晶のシリコンにより形成されている。
【００６０】
第１トランジスタＴｒ１は、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ウェル領域ＷＲ１（チャネル領域ＣＲ１）と、第１ゲート絶縁膜ＧＯ１と、ゲート電極ＧＥ１とにより構成されている。第２トランジスタＴｒ２は、ソース領域ＳＲ２と、ドレイン領域ＤＲ２と、ウェル領域ＷＲ２（チャネル領域ＣＲ２）と、第２ゲート絶縁膜ＧＯ２と、ゲート電極ＧＥ２とにより構成されている。
【００６１】
第３トランジスタＴｒ３は、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ウェル領域ＷＲ３（チャネル領域ＣＲ３）と、第３ゲート絶縁膜ＧＯ３と、ゲート電極ＧＥ３とにより構成されている。第４トランジスタＴｒ４は、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ウェル領域ＷＲ４（チャネル領域ＣＲ４）と、第４ゲート絶縁膜ＧＯ４と、ゲート電極ＧＥ４とにより構成されている。
【００６２】
第１実施形態に係る半導体装置は、サイドウォールスペーサＳＷＳを有している。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥ１（ゲート電極ＧＥ２、ゲート電極ＧＥ３及びゲート電極ＧＥ４）の側方かつ第１部分ＳＲ１ａ及び第１部分ＤＲ１ａ（第１部分ＳＲ２ａ及び第１部分ＤＲ２ａ、第１部分ＳＲ３ａ及び第１部分ＤＲ３ａ並びに第１部分ＳＲ４ａ及び第１部分ＤＲ４ａ）の上方に形成されている。サイドウォールスペーサＳＷＳは、例えば二酸化珪素、窒化珪素等により形成されている。
【００６３】
（第１実施形態に係る半導体装置の製造方法）
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
【００６４】
図７に示されるように、第１実施形態に係る半導体装置の製造方法は、基板準備工程Ｓ１と、素子分離膜形成工程Ｓ２と、半導体層除去工程Ｓ３と、第１イオン注入工程Ｓ４とを有している。
【００６５】
第１実施形態に係る半導体装置の製造方法は、第１エッチング工程Ｓ５と、第１ゲート絶縁膜形成工程Ｓ６と、第２イオン注入工程Ｓ７と、第２エッチング工程Ｓ８と、第２ゲート絶縁膜形成工程Ｓ９とをさらに有している。
【００６６】
第１実施形態に係る半導体装置は、第３エッチング工程Ｓ１０と、第３ゲート絶縁膜形成工程Ｓ１１と、ゲート電極形成工程Ｓ１２と、第３イオン注入工程Ｓ１３と、サイドウォールスペーサ形成工程Ｓ１４と、第４イオン注入工程Ｓ１５とをさらに有している。
【００６７】
図８に示されるように、基板準備工程Ｓ１においては、ＳＯＩ基板ＳＵＢの準備が行われる。基板準備工程Ｓ１において準備されるＳＯＩ基板ＳＵＢにおいては、絶縁膜ＢＯＸは、表面ＦＳ１の全面にわたって半導体基板ＢＳＵＢ上に配置されている。半導体層ＳＩＬは、絶縁膜ＢＯＸ上に配置されている。
【００６８】
図９に示されるように、素子分離膜形成工程Ｓ２においては、第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２、溝ＴＲ１、溝ＴＲ２、溝ＴＲ３及び溝ＴＲ４並びに第１素子分離膜ＩＳＬ１、第２素子分離膜ＩＳＬ２、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４が形成される。
【００６９】
素子分離膜形成工程Ｓ２においては、第１に、第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２が形成される。第１絶縁膜ＤＬ１は、半導体層ＳＩＬ上に形成される。第２絶縁膜ＤＬ２は、第１絶縁膜ＤＬ１上に形成される。第１絶縁膜ＤＬ１は、例えば二酸化珪素により形成される。第２絶縁膜ＤＬ２は、例えば窒化珪素により形成される。第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２は、第１素子分離膜ＩＳＬ１、第２素子分離膜ＩＳＬ２、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４が形成される位置に開口が設けられている。
【００７０】
第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２の形成は、例えばＣＶＤ（Chemical  Vapor  Deposition）により第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料を成膜するとともに、成膜された第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料を、フォトリソグラフィ及びエッチングによりパターンニングすることにより行われる。
【００７１】
素子分離膜形成工程Ｓ２においては、第２に、溝ＴＲ１、溝ＴＲ２、溝ＴＲ３及び溝ＴＲ４が形成される。溝ＴＲ１、溝ＴＲ２、溝ＴＲ３及び溝ＴＲ４の形成は、第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２をマスクとして、ＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングを行うことにより行われる。
【００７２】
素子分離膜形成工程Ｓ２においては、第３に、第１素子分離膜ＩＳＬ１、第２素子分離膜ＩＳＬ２、第３素子分離膜ＩＳＬ３及び第４素子分離膜ＩＳＬ４が形成される。第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４の形成においては、まず、第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４を構成する材料が、ＣＶＤ等により溝ＴＲ１〜溝ＴＲ４にそれぞれ埋め込まれる。次に、溝ＴＲ１〜溝ＴＲ４からはみ出した第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４を構成する材料が、ＣＭＰ（Chemical  Mechanical  Polishing）等で除去される。なお、溝ＴＲ１〜溝ＴＲ４からはみ出した第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４を構成する材料を除去した後には、第２絶縁膜ＤＬ２は、除去される。
【００７３】
図１０に示されるように、半導体層除去工程Ｓ３においては、第１領域ＦＳ１ａ上にある半導体層ＳＩＬ及び第１絶縁膜ＤＬ１が部分的に除去される。半導体層除去工程Ｓ３においては、第１領域ＦＳ１ａにある絶縁膜ＢＯＸは、厚さが減少するが、残存する。第１領域ＦＳ１ａ上にある第１絶縁膜ＤＬ１及び半導体層ＳＩＬの除去は、例えばＲＩＥ等の異方性エッチングにより行われる。
【００７４】
以上により、半導体基板ＢＳＵＢと、絶縁膜ＢＯＸと、半導体層ＳＩＬとを有し、第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４が設けられたＳＯＩ基板ＳＵＢが準備される。
【００７５】
図１１に示すように、第１イオン注入工程Ｓ４においては、ウェル領域ＷＲ１、ウェル領域ＷＲ２、ウェル領域ＷＲ３及びウェル領域ＷＲ４の形成が行われる。また、第１イオン注入工程Ｓ４においては、チャネル領域ＣＲ２、チャネル領域ＣＲ３及びチャネル領域ＣＲ４が形成される。すなわち、第１イオン注入工程Ｓ４においては、チャネル領域ＣＲ１は形成されない。ウェル領域ＷＲ１〜ウェル領域ＷＲ４及びチャネル領域ＣＲ２〜チャネル領域ＣＲ４の形成は、イオン注入により行われる。以下においては、ウェル領域を形成するためのイオン注入をウェル注入といい、チャネル領域を形成するためのイオン注入をチャネル注入ということがある。
【００７６】
ウェル領域ＷＲ１及びウェル領域ＷＲ３の形成は、第１ウェル注入により行われる。第１ウェル注入は、図１２に示されるように、第１領域ＦＳ１ａ及び表面ＦＳ２上に形成され、かつメモリトランジスタ領域ＡＲ１及び第２トランジスタ領域ＡＲ３上に開口が設けられた第１マスクＭ１を用いて行われる。これに対し、チャネル領域ＣＲ３の形成は、第１チャネル注入により行われる。図１３に示されるように、第１チャネル注入は、第１領域ＦＳ１ａ及び表面ＦＳ２上に形成され、かつ第２トランジスタ領域ＡＲ３上に開口が設けられた第２マスクＭ２を用いて行われる。第１マスクＭ１及び第２マスクＭ２は、例えばフォトレジストである。
【００７７】
なお、ウェル領域ＷＲ１〜ウェル領域ＷＲ４及びチャネル領域ＣＲ２〜チャネル領域ＣＲ４を形成するためのイオン注入が行われた後には、活性化アニールが行われる。
【００７８】
ウェル領域ＷＲ２及びチャネル領域ＣＲ２を形成するためのイオン注入においては、半導体層ＳＩＬ上に形成された第１絶縁膜ＤＬ１が注入スルー膜として機能する。また、ウェル領域ＷＲ１、ウェル領域ＷＲ３及びウェル領域ＷＲ４並びにチャネル領域ＣＲ３及びチャネル領域ＣＲ４を形成するためのイオン注入においては、第１領域ＦＳ１ａ上に残存した絶縁膜ＢＯＸが注入スルー膜として機能する。
【００７９】
図１４に示されるように、第１エッチング工程Ｓ５においては、メモリトランジスタ領域ＡＲ１上及び第２トランジスタ領域ＡＲ３上にある絶縁膜ＢＯＸが除去される。
【００８０】
絶縁膜ＢＯＸの除去は、第１領域ＦＳ１ａ及び表面ＦＳ２上に形成され、かつメモリトランジスタ領域ＡＲ１及び第２トランジスタ領域ＡＲ３上に開口が設けられた第３マスクＭ３を用いたウェットエッチング（第１ウェットエッチング）により行われる。第３マスクＭ３は、例えばフォトレジストである。第１エッチング工程Ｓ５において行われるウェットエッチングに用いられる薬液は、例えばフッ酸（ＨＦ）等の二酸化珪素をエッチング可能な薬液である。
【００８１】
第１エッチング工程Ｓ５において絶縁膜ＢＯＸが除去される際に、側面ＩＳＬ１ｃ側の端部に位置する上面ＩＳＬ１ａが底面ＩＳＬ１ｂ側に向かって窪むように第１素子分離膜ＩＳＬ１が部分的に除去されるとともに、側面ＩＳＬ２ｃ側の端部に位置する上面ＩＳＬ２ａが底面ＩＳＬ２ｂ側に向かって窪むように第３素子分離膜ＩＳＬ３が部分的に除去される。その結果、第１エッチング工程Ｓ５においては、第１リセス量及び第３リセス量が増加する。
【００８２】
図１５に示されるように、第１ゲート絶縁膜形成工程Ｓ６においては、第４ゲート絶縁膜ＧＯ４が形成される。第４ゲート絶縁膜ＧＯ４の形成は、第１領域ＦＳ１ａ及び表面ＦＳ２に対する熱酸化により行われる。第１ゲート絶縁膜形成工程Ｓ６においては、第３トランジスタ領域ＡＲ４上のみならず、メモリトランジスタ領域ＡＲ１上、第１トランジスタ領域ＡＲ２上及び第２トランジスタ領域ＡＲ３上にも、第４ゲート絶縁膜ＧＯ４が形成される。第２トランジスタ領域ＡＲ３上に形成された第４ゲート絶縁膜ＧＯ４は、最終的には、第３ゲート絶縁膜ＧＯ３となる。
【００８３】
図１６に示されるように、第２イオン注入工程Ｓ７においては、チャネル領域ＣＲ１の形成が行われる。チャネル領域ＣＲ１は、第１領域ＦＳ１ａ上及び表面ＦＳ２上に形成され、かつメモリトランジスタ領域ＡＲ１上に開口が設けられた第４マスクＭ４を用いたイオン注入（第３チャネル注入）により形成される。第４マスクＭ４は、例えばフォトレジストである。なお、チャネル領域ＣＲ１を形成するためのイオン注入においては、メモリトランジスタ領域ＡＲ１上に形成された第４ゲート絶縁膜ＧＯ４が、注入スルー膜として機能する。なお、チャネル領域ＣＲ１を形成するためのイオン注入が行われた後には、活性化アニールが行われる。
【００８４】
図１７に示されるように、第２エッチング工程Ｓ８においては、メモリトランジスタ領域ＡＲ１上に形成されている第４ゲート絶縁膜ＧＯ４の除去が行われる。第４ゲート絶縁膜ＧＯ４の除去は、第４マスクＭ４を用いたウェットエッチング（第２ウェットエッチング）により行われる。第２エッチング工程Ｓ８におけるウェットエッチングに用いられる薬液は、例えばフッ酸等である。
【００８５】
第２エッチング工程Ｓ８においてメモリトランジスタ領域ＡＲ１上にある第４ゲート絶縁膜ＧＯ４が除去される際に、側面ＩＳＬ１ｃ側の端部に位置する上面ＩＳＬ１ａが底面ＩＳＬ１ｂ側に向かってさらに窪むように、第１素子分離膜ＩＳＬ１が部分的に除去される。その結果、第２エッチング工程Ｓ８が終了した段階における第１リセス量は、第１エッチング工程Ｓ５が終了した段階と比較して、さらに増加している。
【００８６】
図１８に示されるように、第２ゲート絶縁膜形成工程Ｓ９においては、第１ゲート絶縁膜ＧＯ１が形成される。第２ゲート絶縁膜形成工程Ｓ９においては、まず、第１ゲート絶縁膜ＧＯ１を構成する材料の成膜が行われる。より具体的には、第１酸化物膜、窒化物膜及び第２酸化物膜を構成する材料が、ＣＶＤ等により順次成膜される。第２ゲート絶縁膜形成工程Ｓ９においては、次に、成膜された第１ゲート絶縁膜ＧＯ１を構成する材料を、フォトリソグラフィ及びエッチングを用いてパターンニングする。
【００８７】
図１９に示されるように、第３エッチング工程Ｓ１０においては、第１トランジスタ領域ＡＲ２上にある第４ゲート絶縁膜ＧＯ４が除去される。第１トランジスタ領域ＡＲ２上にある第４ゲート絶縁膜ＧＯ４の除去は、第１領域ＦＳ１ａ上及び表面ＦＳ２上に形成され、かつ第１トランジスタ領域ＡＲ２上に開口が設けられた第５マスクＭ５を用いたウェットエッチング（第３ウェットエッチング）により行われる。第５マスクＭ５は、例えばフォトレジストである。第３エッチング工程Ｓ１０におけるウェットエッチングに用いられる薬液は、例えば、フッ酸である。第３エッチング工程Ｓ１０において行われるウェットエッチングの時間は、第１エッチング工程Ｓ５において行われるウェットエッチングの時間よりも短い。第３ウェットエッチングにより第１トランジスタ領域ＡＲ２上にある第４ゲート絶縁膜ＧＯ４が除去される際に、側面ＩＳＬ４ｃ側の端部に位置する上面ＩＳＬ４ａが底面ＩＳＬ４ｂ側に窪むように、第４素子分離膜ＩＳＬ４が部分的に除去される。
【００８８】
第３エッチング工程Ｓ１０においては、第３ウェットエッチングにより第１トランジスタ領域ＡＲ２上にある第４ゲート絶縁膜ＧＯ４が除去された後に、洗浄が行われる。この洗浄は、例えばＳＰＭ（硫酸過酸化水素水）を用いて行われる。この洗浄で半導体層ＳＩＬが部分的に除去されることにより、第１トランジスタ領域ＡＲ２にある表面ＦＳ２の位置が、半導体基板ＢＳＵＢ側に近づく。そのため、第３エッチング工程Ｓ１０において、第２リセス量は、第３ウェットエッチングを行った後の段階では一旦増加するが、洗浄を行った後の段階では増加していない。
【００８９】
したがって、第３エッチング工程Ｓ１０が終了した段階において、第４リセス量＜第３リセス量＜第３リセス量＜第１リセス量となっている。なお、第３エッチング工程Ｓ１０以降に各素子分離膜のリセス量を変化させる工程は存しないため、この関係は、第３エッチング工程Ｓ１０以降も維持される。
【００９０】
図２０に示されるように、第３ゲート絶縁膜形成工程Ｓ１１においては、第２ゲート絶縁膜ＧＯ２が形成される。第２ゲート絶縁膜ＧＯ２は、第１トランジスタ領域ＡＲ２にある表面ＦＳ２を熱酸化することにより行われる。
【００９１】
図２１に示されるように、ゲート電極形成工程Ｓ１２においては、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３及びゲート電極ＧＥ４の形成が行われる。ゲート電極形成工程Ｓ１２においては、まず、ゲート電極ＧＥ１〜ゲート電極ＧＥ４を構成する材料が、例えばＣＶＤにより成膜される。ゲート電極形成工程Ｓ１２においては、次に、成膜されたゲート電極ＧＥ１〜ゲート電極ＧＥ４を構成する材料が、フォトリソグラフィ及びエッチングを用いてパターンニングされる。
【００９２】
図２２に示されるように、第３イオン注入工程Ｓ１３においては、第１部分ＳＲ１ａ〜第１部分ＳＲ４ａ及び第１部分ＤＲ１ａ〜第１部分ＤＲ４ａの形成が行われる。第１部分ＳＲ１ａ〜第１部分ＳＲ４ａ及び第１部分ＤＲ１ａ〜第１部分ＤＲ４ａの形成は、第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４及びゲート電極ＧＥ１〜ゲート電極ＧＥ４をマスクとするイオン注入により行われる。
【００９３】
図２３に示されるように、サイドウォールスペーサ形成工程Ｓ１４においては、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサ形成工程Ｓ１４においては、まず、サイドウォールスペーサＳＷＳを構成する材料が、ＣＶＤ等により第１領域ＦＳ１ａ及び表面ＦＳ２上に成膜される。サイドウォールスペーサ形成工程Ｓ１４においては、次に、成膜されたサイドウォールスペーサＳＷＳを構成する材料を、ゲート電極ＧＥ１〜ゲート電極ＧＥ４の上面が露出するまでエッチバックする。
【００９４】
第４イオン注入工程Ｓ１５においては、第２部分ＳＲ１ｂ〜第２部分ＳＲ４ｂ及び第２部分ＤＲ１ｂ〜第２ＤＲ４ｂの形成が行われる。第２部分ＳＲ１ｂ〜第２部分ＳＲ４ｂ及び第２部分ＤＲ１ｂ〜第２ＤＲ４ｂの形成は、第１素子分離膜ＩＳＬ１〜第４素子分離膜ＩＳＬ４、ゲート電極ＧＥ１〜ゲート電極ＧＥ４及びサイドウォールスペーサＳＷＳをマスクとするイオン注入により行われる。以上により、図２に示される第１実施形態に係る半導体装置の構造が形成される。
【００９５】
（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。
【００９６】
図２４に示されるように、比較例に係る半導体装置においては、凹部ＩＳＬ１ｄが形成されていない。そのため、比較例に係る半導体装置においては、メモリトランジスタ領域ＡＲ１側に位置する第１素子分離膜ＩＳＬ１の端部が、メモリトランジスタ領域ＡＲ１側に覆い被さるように突出している。
【００９７】
その結果、比較例に係る半導体装置においては、第１トランジスタＴｒ１の実効的なチャネル幅が狭くなる。これは、メモリトランジスタ領域ＡＲ１に対するイオン注入が、メモリトランジスタ領域ＡＲ１側に覆い被さるように突出する第１素子分離膜ＩＳＬ１の端部により遮られてしまうためである。チャネル幅が狭くなるほど、第１トランジスタＴｒ１のオン抵抗が上昇（オン電流が減少）するとともに、第１トランジスタＴｒ１の信頼性（保持特性）が低下する。
【００９８】
他方で、第１実施形態に係る半導体装置においては、第１素子分離膜ＩＳＬ１は、凹部ＩＳＬ１ｄを有している。そのため、図２５に示されるように、第１実施形態に係る半導体装置においては、メモリトランジスタ領域ＡＲ１側に位置する第１素子分離膜ＩＳＬ１の端部が、メモリトランジスタ領域ＡＲ１側に覆い被さるように突出しておらず、第１トランジスタＴｒ１の実効的なチャネル幅を拡幅することができる。
【００９９】
第１素子分離膜ＩＳＬ１と半導体基板ＢＳＵＢとの間には、熱膨張係数の違いがあるため、第１素子分離膜ＩＳＬ１が形成されることにより、チャネル領域ＣＲ１に残留応力が生じる。この残留応力は、第１ゲート絶縁膜ＧＯ１内における電子の準位に変動を生じさせるため、第１トランジスタＴｒ１の信頼性（保持特性）を低下させる原因となりえる。
【０１００】
また、第１実施形態に係る半導体装置においては、メモリトランジスタ領域ＡＲ１側に位置する第１素子分離膜ＩＳＬ１の端部が凹部ＩＳＬ１ｄを有していることにより、第１素子分離膜ＩＳＬ１の形成に伴う残留応力が、部分的に開放される。そのため、第１実施形態に係る半導体装置によると、第１トランジスタＴｒ１の信頼性（保持特性）を改善することができる。
【０１０１】
素子分離膜の形状の変化は、当該素子分離膜に取り囲まれているアクティブ領域に形成されているトランジスタの特性のチャネル幅依存性に影響を与える。第１実施形態に係る半導体装置においては、第２リセス量が第１リセス量よりも小さくなっているため、第２トランジスタＴｒ２の特性のチャネル幅依存性の変化を抑制することができる。
【０１０２】
第１実施形態に係る半導体装置において、第３リセス量が第２リセス量よりも大きい場合には、第３トランジスタＴｒ３の実効的なチャネル幅を拡幅し、第３トランジスタＴｒ３のオン電流を増加（オン抵抗を減少）させることができる。
【０１０３】
第２リセス量が厚さＴよりも大きい場合、第１トランジスタ領域ＡＲ２側に位置する第２素子分離膜ＩＳＬ２の端部における窪みから絶縁膜ＢＯＸ又は半導体基板ＢＳＵＢが露出する。そのため、第１実施形態に係る半導体装置において、第２リセス量が厚さＴよりも小さい場合、半導体層ＳＩＬと絶縁膜ＢＯＸ及び半導体基板ＢＳＵＢとの間の耐圧不良の発生を抑制することができる。
【０１０４】
他方で、メモリトランジスタ領域ＡＲ１及び第２トランジスタ領域ＡＲ３は、半導体基板ＢＳＵＢに配置されているため、第１リセス量及び第３リセス量が厚さＴよりも大きくても、上記のような耐圧不良の問題は生じない。
【０１０５】
（第１実施形態に係る半導体装置の製造方法の効果）
以下に、第１実施形態に係る半導体装置の効果を説明する。
【０１０６】
第１実施形態に係る半導体装置の製造方法によると、第１トランジスタＴｒ１の信頼性（保持特性）を改善しつつ、第２トランジスタＴｒ２の特性のチャネル幅依存性の変化を抑制することができる半導体装置を得ることができる。
【０１０７】
第１実施形態に係る半導体装置の製造方法おいては、メモリトランジスタ領域ＡＲ１に対するチャネル注入と、メモリトランジスタ領域ＡＲ１上にある第４ゲート絶縁膜ＧＯ４の除去とで、共通するマスク（第４マスクＭ４）が用いられている。そのため、第１実施形態に係る半導体装置の製造方法によると、第１イオン注入工程Ｓ４においてチャネル注入を行うための専用のマスクを形成することを省略できる（すなわち、製造コストを低減することができる）。
【０１０８】
第１実施形態に係る半導体装置の製造方法においては、メモリトランジスタ領域ＡＲ１上に第４ゲート絶縁膜ＧＯ４が形成された状態でメモリトランジスタ領域ＡＲ１に対するチャネル注入（チャネル領域ＣＲ１を形成するためのイオン注入）が行われるため、第４ゲート絶縁膜ＧＯ４がチャネル注入の際の注入スルー膜として機能する。そのため、メモリトランジスタ領域ＡＲ１に対するチャネル注入を安定して行うことができる。
【０１０９】
（第２実施形態の構成）
第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と同様である。
【０１１０】
（第２実施形態に係る半導体装置の製造方法）
以下に、第２実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
【０１１１】
第２実施形態に係る半導体装置の製造方法は、基板準備工程Ｓ１と、素子分離膜形成工程Ｓ２と、半導体層除去工程Ｓ３と、第１イオン注入工程Ｓ４と、第１エッチング工程Ｓ５とを有している。
【０１１２】
第２実施形態に係る半導体装置の製造方法は、第１ゲート絶縁膜形成工程Ｓ６と、第２イオン注入工程Ｓ７と、第２エッチング工程Ｓ８と、第２ゲート絶縁膜形成工程Ｓ９とをさらに有している。
【０１１３】
第２実施形態に係る半導体装置は、第３エッチング工程Ｓ１０と、第３ゲート絶縁膜形成工程Ｓ１１と、ゲート電極形成工程Ｓ１２と、第３イオン注入工程Ｓ１３と、サイドウォールスペーサ形成工程Ｓ１４と、第４イオン注入工程Ｓ１５とをさらに有している。
【０１１４】
これらの点に関しては、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。しかしながら、第２実施形態に係る半導体装置の製造方法は、第１イオン注入工程Ｓ４及び第２イオン注入工程Ｓ７の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
【０１１５】
上記のとおり、第１実施形態に係る半導体装置の製造方法では、第３マスクＭ３は、第１ウェットエッチングに用いられている。
【０１１６】
他方で、図２６に示されるように、第２実施形態に係る半導体装置の製造方法では、第３マスクＭ３は、第１ウェットエッチングのみならず、チャネル領域ＣＲ１及びチャネル領域ＣＲ３を用いるためのイオン注入にも用いられる（このうち、チャネル領域ＣＲ１を形成するためのイオン注入を、第２チャネル注入という）。したがって、第２実施形態に係る半導体装置の製造方法では、第１マスクＭ１及び第２マスクＭ２の形成を行う必要はない。
【０１１７】
第２実施形態に係る半導体装置の製造方法では、第１チャネル注入と第２チャネル注入とが同一のマスク（第３マスクＭ３）を用いて行われるため、第１イオン注入工程Ｓ４が終了した段階におけるチャネル領域ＣＲ１及びチャネル領域ＣＲ３の不純物濃度は同一となっている。
【０１１８】
そのため、チャネル領域ＣＲ１の不純物濃度は、第２イオン注入工程Ｓ７において（第３チャネル注入により）調整される。より具体的には、チャネル領域ＣＲ１の不純物濃度が不足している場合、第１イオン注入工程Ｓ４においてチャネル領域ＣＲ１に注入されたイオンと同種のイオンを、第２イオン注入工程Ｓ７において追加的に注入する（例えば、第１イオン注入工程Ｓ４においてホウ素（Ｂ）イオンが注入されている場合、第２イオン注入工程Ｓ７においてホウ素イオンを追加的に注入する）。
。
【０１１９】
他方で、チャネル領域ＣＲ１の不純物濃度が過剰である場合、第２イオン注入工程Ｓ７において、チャネル領域ＣＲ１の実効的な不純物濃度を低下させるイオンを追加的に注入する（例えば、第１イオン注入工程Ｓ４においてホウ素イオンが注入されている場合、第２イオン注入工程Ｓ７においてヒ素（Ａｓ）イオン、リン（Ｐ）イオンを追加的に注入する）。
【０１２０】
（第２実施形態に係る半導体装置の製造方法の効果）
以下に、第２実施形態に係る半導体装置の効果を説明する。
【０１２１】
第２実施形態に係る半導体装置の製造方法においては、第２マスクＭ２を用いる必要がない。そのため、第２実施形態に係る半導体装置の製造方法によると、製造工程に必要とされるマスク枚数を減らすことができ、製造コストを低減することができる。
【０１２２】
（第３実施形態の構成）
第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と同様である。
【０１２３】
（第３実施形態に係る半導体装置の製造方法）
以下に、第３実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
【０１２４】
第３実施形態に係る半導体装置の製造方法は、基板準備工程Ｓ１と、素子分離膜形成工程Ｓ２と、半導体層除去工程Ｓ３と、第１イオン注入工程Ｓ４と、第１エッチング工程Ｓ５とを有している。
【０１２５】
第３実施形態に係る半導体装置の製造方法は、第１ゲート絶縁膜形成工程Ｓ６と、第２イオン注入工程Ｓ７と、第２エッチング工程Ｓ８と、第２ゲート絶縁膜形成工程Ｓ９とをさらに有している。
【０１２６】
第３実施形態に係る半導体装置は、第３エッチング工程Ｓ１０と、第３ゲート絶縁膜形成工程Ｓ１１と、ゲート電極形成工程Ｓ１２と、第３イオン注入工程Ｓ１３と、サイドウォールスペーサ形成工程Ｓ１４と、第４イオン注入工程Ｓ１５とをさらに有している。
【０１２７】
これらの点に関しては、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。しかしながら、第３実施形態に係る半導体装置の製造方法は、第１エッチング工程Ｓ５の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
【０１２８】
上記のとおり、第１実施形態に係る半導体装置の製造方法では、第１エッチング工程Ｓ５は、メモリトランジスタ領域ＡＲ１及び第２トランジスタ領域ＡＲ３上に開口が設けられた第３マスクＭ３を用いて行われる（図１４参照）。
【０１２９】
他方で、図２７に示されるように、第３実施形態に係る半導体装置の製造方法では、第１エッチング工程Ｓ５は、第３マスクＭ３を用いることなく、第１イオン注入工程Ｓ４においてチャネル領域ＣＲ３を形成するために用いられた第２マスクＭ２を共用することにより行われる。すなわち、第３実施形態に係る半導体装置の製造方法においては、第３マスクＭ３を形成する必要がない。
【０１３０】
第３実施形態に係る半導体装置の製造方法においては、第２トランジスタ領域ＡＲ３にのみ開口を有する第２マスクＭ２を用いて第１エッチング工程Ｓ５が行われるため、第１エッチング工程Ｓ５により第１リセス量は増加しない。しかしながら、第１リセス量は、第２エッチング工程Ｓ８においても増加するため、第３実施形態に係る半導体装置の製造方法によっても、第１リセス量は、第２リセス量よりも大きくなる。なお、第３実施形態に係る半導体装置の製造方法において第１リセス量を第３リセス量よりも大きくしようとする場合には、第２エッチング工程Ｓ８におけるエッチング時間を、第１エッチング工程Ｓ５におけるエッチング時間よりも長くすることが好ましい。
【０１３１】
（第３実施形態に係る半導体装置の製造方法の効果）
以下に、第３実施形態に係る半導体装置の効果を説明する。
【０１３２】
第３実施形態に係る半導体装置の製造方法においては、第３マスクＭ３を用いる必要がない。そのため、第３実施形態に係る半導体装置の製造方法によると、製造工程に必要とされるマスク枚数を減らすことができ、製造コストを低減することができる。
【０１３３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３４】
ＡＲ１  メモリトランジスタ領域、ＡＲ２  第１トランジスタ領域、ＡＲ３  第２トランジスタ領域、ＡＲ４  第３トランジスタ領域、ＢＯＸ  絶縁膜、ＢＳ  裏面、ＢＳＵＢ  半導体基板、ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４  チャネル領域、ＤＬ１  第１絶縁膜、ＤＬ２  第２絶縁膜、ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４  ドレイン領域、ＤＲ１ａ，ＤＲ２ａ，ＤＲ３ａ，ＤＲ４ａ  第１部分、ＤＲ１ｂ，ＤＲ２ｂ，ＤＲ３ｂ，ＤＲ４ｂ  第２部分、ＦＳ１，ＦＳ２  表面、ＦＳ１ａ  第１領域、ＦＳ１ｂ  第２領域、ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４  ゲート電極、ＧＯ１  第１ゲート絶縁膜、ＧＯ２  第２ゲート絶縁膜、ＧＯ３  第３ゲート絶縁膜、ＧＯ４  第４ゲート絶縁膜、ＩＯＣ  入出力回路、ＩＳＬ１  第１素子分離膜、ＩＳＬ１ａ  上面、ＩＳＬ１ｂ  底面、ＩＳＬ１ｃ  側面、ＩＳＬ１ｄ  凹部、ＩＳＬ２  第２素子分離膜、ＩＳＬ２ａ  上面、ＩＳＬ２ｂ  底面、ＩＳＬ２ｃ  側面、ＩＳＬ２ｄ  凹部、ＩＳＬ３  第３素子分離膜、ＩＳＬ３ａ  上面、ＩＳＬ３ｂ  底面、ＩＳＬ３ｃ  側面、ＩＳＬ３ｄ  凹部、ＩＳＬ４  第４素子分離膜、ＩＳＬ４ａ  上面、ＩＳＬ４ｂ  底面、ＩＳＬ４ｃ  側面、ＩＳＬ４ｄ  凹部、ＬＯＧ  ロジック回路、Ｍ１  第１マスク、Ｍ３  第３マスク、Ｍ４  第４マスク、Ｍ５  第５マスク、ＮＶＭ  不揮発性メモリ回路、ＳＩＬ  半導体層、ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４  ソース領域、ＳＲ１ａ，ＳＲ２ａ，ＳＲ３ａ，ＳＲ４ａ  第１部分、ＳＲ１ｂ，ＳＲ２ｂ，ＳＲ３ｂ，ＳＲ４ｂ  第２部分、ＳＵＢ  半導体基板、ＳＷＳ  サイドウォールスペーサ、Ｓ１  基板準備工程、Ｓ２  素子分離膜形成工程、Ｓ３  半導体層除去工程、Ｓ４  第１イオン注入工程、Ｓ５  第１エッチング工程、Ｓ６  第１ゲート絶縁膜形成工程、Ｓ７  第２イオン注入工程、Ｓ８  第２エッチング工程、Ｓ９  第２ゲート絶縁膜形成工程、Ｓ１０  第３エッチング工程、Ｓ１１  第３ゲート絶縁膜形成工程、Ｓ１２  ゲート電極形成工程、Ｓ１３  第３イオン注入工程、Ｓ１４  サイドウォールスペーサ形成工程、Ｓ１５  第４イオン注入工程、Ｔ  厚さ、Ｔｒ１  第１トランジスタ、Ｔｒ２  第２トランジスタ、Ｔｒ３  第３トランジスタ、Ｔｒ４  第４トランジスタ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４  溝、ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４  ウェル領域。
【図１】
2019160827.tif 000003
【図２】
2019160827.tif 000004
【図３】
2019160827.tif 000005
【図４】
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【図５】
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【図６】
2019160827.tif 000008
【図７】
2019160827.tif 000009
【図８】
2019160827.tif 000010
【図９】
2019160827.tif 000011
【図１０】
2019160827.tif 000012
【図１１】
2019160827.tif 000013
【図１２】
2019160827.tif 000014
【図１３】
2019160827.tif 000015
【図１４】
2019160827.tif 000016
【図１５】
2019160827.tif 000017
【図１６】
2019160827.tif 000018
【図１７】
2019160827.tif 000019
【図１８】
2019160827.tif 000020
【図１９】
2019160827.tif 000021
【図２０】
2019160827.tif 000022
【図２１】
2019160827.tif 000023
【図２２】
2019160827.tif 000024
【図２３】
2019160827.tif 000025
【図２４】
2019160827.tif 000026
【図２５】
2019160827.tif 000027
【図２６】
2019160827.tif 000028
【図２７】
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