(57)【要約】【課題】配線上にプラグを適切かつ容易に形成することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に延びる第１直線部と、前記第１直線部に対して屈曲した第１屈曲部とを含む第１配線を備える。前記装置はさらに、前記第１方向に延び、前記第１方向と垂直な第２方向に前記第１直線部と隣接する第２直線部と、前記第２直線部に対して屈曲した第２屈曲部とを含む第２配線を備える。前記装置はさらに、前記第１屈曲部上に設けられた、または、前記第１直線部上において、前記第１配線の端部と前記第２配線の端部との間の第１隙間の前記第２方向に設けられた第１プラグを備える。前記装置はさらに、前記第２屈曲部上に設けられた、または、前記第２直線部上において、前記第１配線の端部と前記第２配線の端部との間の第２隙間の前記第２方向に設けられた第２プラグを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１直線部と、前記第１直線部に対して屈曲した第１屈曲部とを含む第１配線と、
前記第１方向に延び、前記第１方向と垂直な第２方向に前記第１直線部と隣接する第２直線部と、前記第２直線部に対して屈曲した第２屈曲部とを含む第２配線と、
前記第１屈曲部上に設けられた、または、前記第１直線部上において、前記第１配線の端部と前記第２配線の端部との間の第１隙間の前記第２方向に設けられた第１プラグと、
前記第２屈曲部上に設けられた、または、前記第２直線部上において、前記第１配線の端部と前記第２配線の端部との間の第２隙間の前記第２方向に設けられた第２プラグと、
を備える半導体装置。
【請求項２】
前記第１屈曲部は、前記第１直線部に対して前記第２直線部側に屈曲しており、
前記第２屈曲部は、前記第２直線部に対して前記第１直線部側に屈曲している、
請求項１に記載の半導体装置。
【請求項３】
前記第１直線部下に設けられた第１下部プラグと、
前記第２直線部下に設けられた第２下部プラグと、
をさらに備え、
前記第１プラグの上面の面積および下面の面積はそれぞれ、前記第１下部プラグの上面の面積および下面の面積よりも大きく、
前記第２プラグの上面の面積および下面の面積はそれぞれ、前記第２下部プラグの上面の面積および下面の面積よりも大きい、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１方向に延び、前記第２方向に前記第２直線部と隣接する第３直線部と、前記第３直線部に対して屈曲した第３屈曲部とを含む第３配線と、
前記第１方向に延び、前記第２方向に前記第３直線部と隣接する第４直線部と、前記第４直線部に対して屈曲した第４屈曲部とを含む第４配線と、
前記第３屈曲部上に設けられた、または、前記第３直線部上において、前記第３配線の端部と前記第４配線の端部との間の第３隙間の前記第２方向に設けられた第３プラグと、
前記第４屈曲部上に設けられた、または、前記第４直線部上において、前記第３配線の端部と前記第４配線の端部との間の第４隙間の前記第２方向に設けられた第４プラグと、
をさらに備え、
前記第４隙間は、前記第１隙間の前記第２方向に位置する、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１方向に延び、前記第２方向に前記第１直線部と隣接する第３直線部と、前記第３直線部に対して屈曲した第３屈曲部とを含む第３配線と、
前記第１方向に延び、前記第２方向に前記第２直線部と隣接する第４直線部と、前記第４直線部に対して屈曲した第４屈曲部とを含む第４配線と、
前記第３屈曲部上に設けられた第３プラグと、
前記第４屈曲部上に設けられた第４プラグと、
をさらに備える請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記第３屈曲部は、前記第３直線部に対して前記第４直線部側に屈曲しており、
前記第４屈曲部は、前記第４直線部に対して前記第３直線部側に屈曲している、
請求項５に記載の半導体装置。
【請求項７】
前記第３屈曲部の曲率半径は、前記第１屈曲部の曲率半径よりも大きく、
前記第４屈曲部の曲率半径は、前記第２屈曲部の曲率半径よりも大きい、
請求項５または６に記載の半導体装置。
【請求項８】
前記第１プラグは、前記第１直線部上において、前記第１配線の端部と前記第２配線の端部との間の前記第１隙間の前記第２方向、かつ、前記第３配線の端部と前記第４配線の端部との間の第３隙間の前記第２方向に設けられており、
前記第２プラグは、前記第２直線部上において、前記第１配線の端部と前記第２配線の端部との間の前記第２隙間の前記第２方向、かつ、前記第３配線の端部と前記第４配線の端部との間の第４隙間の前記第２方向に設けられている、
請求項５から７のいずれか１項に記載の半導体装置。
【請求項９】
第１方向に延びる第１直線部と、前記第１方向に延び、前記第１方向と異なる第２方向に前記第１直線部と隣接する第２直線部と、前記第１および第２直線部に対して屈曲した第１屈曲部と、前記第１および第２直線部に対して屈曲した第２屈曲部とを含む第１環状配線を形成し、
前記第１環状配線を少なくとも第１箇所と第２箇所とで切断することにより、前記第１直線部と前記第１屈曲部とを含む第１配線と、前記第２直線部と前記第２屈曲部とを含む第２配線とを形成し、
第１プラグを、前記第１屈曲部上に形成するか、または前記第１直線部上において前記第１配線の端部と前記第２配線の端部との間の第１隙間の前記第２方向に形成し、
第２プラグを、前記第２屈曲部上に形成するか、または前記第２直線部上において前記第１配線の端部と前記第２配線の端部との間の第２隙間の前記第２方向に形成する、
ことを含む半導体装置の製造方法。
【請求項１０】
前記第１環状配線上にエッチング用の膜を形成し、
前記膜に第１および第２開口部を形成し、
前記第１開口部を用いて、前記第１環状配線を前記第１箇所で切断するとともに、前記第１環状配線と隣接する第２環状配線を第３箇所で切断し、
前記第２開口部を用いて、前記第１環状配線を前記第２箇所で切断するとともに、前記第１環状配線と隣接する前記第２環状配線または第３環状配線を第４箇所で切断する、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
第１チップと第２チップとを備え、
前記第１チップは、直線状または曲線状に延びる線状部を含む配線と、前記線状部上に設けられたプラグと、前記プラグより上方に設けられ、前記プラグと電気的に接続された第１パッドとを備え、
前記第２チップは、前記第１パッド上に設けられた第２パッドを備える、
半導体装置。
【請求項１２】
前記線状部は少なくとも、直線状に延びる直線部と、前記直線部に対して屈曲した屈曲部とを含み、
前記プラグは、前記直線部または前記屈曲部上に設けられている、
請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の配線上にプラグを形成する場合には、プラグを正しい位置に形成しやすくするために、この配線を構成するパッド上にプラグを形成するのが一般的である。しかしながら、このようなパッドは半導体装置の小型化の妨げとなり得るため、パッドを用いずにプラグを適切かつ容易に形成できるようになれば望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線上にプラグを適切かつ容易に形成することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１方向に延びる第１直線部と、前記第１直線部に対して屈曲した第１屈曲部とを含む第１配線を備える。前記装置はさらに、前記第１方向に延び、前記第１方向と垂直な第２方向に前記第１直線部と隣接する第２直線部と、前記第２直線部に対して屈曲した第２屈曲部とを含む第２配線を備える。前記装置はさらに、前記第１屈曲部上に設けられた、または、前記第１直線部上において、前記第１配線の端部と前記第２配線の端部との間の第１隙間の前記第２方向に設けられた第１プラグを備える。前記装置はさらに、前記第２屈曲部上に設けられた、または、前記第２直線部上において、前記第１配線の端部と前記第２配線の端部との間の第２隙間の前記第２方向に設けられた第２プラグを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の柱状部の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図である。
【図４】第１実施形態のビット線の付近の構造を説明するための断面図である。
【図５】第１実施形態の半導体装置の構造や製造方法を説明するための平面図である。
【図６】第２実施形態の半導体装置の構造や製造方法を説明するための平面図である。
【図７】第３実施形態の半導体装置の構造や製造方法を説明するための平面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。アレイチップ１は第１チップの例であり、回路チップ２は第２チップの例である。
【０００９】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁層１２（例えばシリコン窒化膜）と、絶縁層１２上の絶縁層１３（例えばシリコン酸化膜）と、メモリセルアレイ１１下の層間絶縁膜１４とを備えている。
【００１０】
回路チップ２は、絶縁層１５を介してアレイチップ１下に設けられている。回路チップ２は、層間絶縁膜１６と、層間絶縁膜１６下の基板１７とを備えている。基板１７は例えば、シリコン基板などの半導体基板である。図１は、基板１７の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１７の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。なお、±Ｙ方向は第１方向の例であり、±Ｘ方向は第２方向の例である。
【００１１】
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、バックゲートＢＧと、選択ゲートＳＧとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、バックゲートＢＧは、コンタクトプラグ２４を介してバックゲート配線層２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されている。
【００１２】
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１７上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。絶縁層１５内に設けられた複数の金属パッド３６は、配線層３５上に設けられている。アレイチップ１は、これらの金属パッド３６上に設けられ、複数の配線を含む配線層３７を備えている。本実施形態の各ワード線ＷＬは、配線層３７と電気的に接続されている。
【００１３】
アレイチップ１はさらに、不図示のビアプラグを介して配線層３７と電気的に接続されたパッド３８と、パッド３８上に設けられた外部接続電極３９と、外部接続電極３９上に設けられた外部接続パッド４０とを備えている。外部接続パッド４０は、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
【００１４】
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
【００１５】
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１４上に交互に積層された複数のワード線ＷＬと複数の絶縁層４１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層４１は、例えばシリコン酸化膜である。
【００１６】
柱状部ＣＬは、ブロック絶縁膜４２と、電荷蓄積層４３と、トンネル絶縁膜４４と、チャネル半導体層４５と、コア絶縁膜４６とを備えている。電荷蓄積層４３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層４１の側面にブロック絶縁膜４２を介して形成されている。チャネル半導体層４５は、例えばシリコン層であり、電荷蓄積層４３の側面にトンネル絶縁膜４４を介して形成されている。ブロック絶縁膜４２、トンネル絶縁膜４４、およびコア絶縁膜４６の例は、シリコン酸化膜や金属絶縁膜である。
【００１７】
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１８】
図３は、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを示している。図３はさらに、アレイウェハＷ１の下面に設けられた第１絶縁層４７および複数の第１金属パッド４９と、回路ウェハＷ２の上面に設けられた第２絶縁層４８および複数の第２金属パッド５０とを示している。各第１金属パッド４９は、配線層３７の下面に設けられ、各第２金属パッド５０は、配線層３５の上面に設けられている。第１および第２金属パッド４９、５０はそれぞれ、第１および第２パッドの例である。また、アレイウェハＷ１は、絶縁層１３上に基板１８を備えている。
【００１９】
なお、図３では、層間絶縁膜１４の下面に第１絶縁層４７が形成されているが、第１絶縁層４７は層間絶縁膜１４に含まれ一体化していてもよい。同様に、図３では、層間絶縁膜１６の上面に第２絶縁層４８が形成されているが、第２絶縁層４８は層間絶縁膜１６に含まれ一体化していてもよい。その場合、層間絶縁膜１４および１６の表面はプラズマ等によって改質されている。
【００２０】
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、第１絶縁層４７と第２絶縁層４８とが接着され、絶縁層１５が形成される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、第１金属パッド４９と第２金属パッド５０とが接合され、複数の金属パッド３６が形成される。
【００２１】
その後、基板１８をＣＭＰ（Chemical Mechanical Polishing）やウェットエッチングにより除去し、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、外部接続電極３９と外部接続パッド４０は、基板１８の除去後にパッド３８上に形成される。
【００２２】
なお、金属パッド３６や配線層３７の付近の構造の詳細については、図４等を参照して後述する。
【００２３】
図４は、第１実施形態のビット線ＢＬの付近の構造を説明するための断面図である。
【００２４】
図４は、図１と同様に、柱状部ＣＬ、プラグ２８、ビット線ＢＬ、配線層３７、および金属パッド３６を示している。ただし、図４の上方向と下方向は、図１の上方向と下方向とは逆になっている点に留意されたい。図４は、図１の半導体装置を上下反転させた状態を示している。これは、後述する図５〜図７でも同様である。
【００２５】
プラグ２８は、柱状部ＣＬ上に設けられたコンタクトプラグ５２と、コンタクトプラグ５２上に設けられた下部ビアプラグ５１とを含み、ビット線ＢＬが、下部ビアプラグ５１上に設けられている。本実施形態の半導体装置はさらに、ビット線ＢＬ上に設けられた上部ビアプラグ６１を備え、配線層３７内のある配線が、上部ビアプラグ６１上に設けられている。本実施形態の半導体装置はさらに、この配線上に設けられたビアプラグ６２を備え、金属パッド３６が、ビアプラグ６２上に設けられている。金属パッド３６は、ビアプラグ６２上に設けられた第１金属パッド４９と、第１金属パッド４９上に設けられた第２金属パッド５０とを含んでいる。
【００２６】
本実施形態の半導体装置は、図４に示す構造物を複数組備えており、各構造物は、柱状部ＣＬ、コンタクトプラグ５２、下部ビアプラグ５１、ビット線ＢＬ、上部ビアプラグ６１、配線層３７内の配線、ビアプラグ６２、および金属パッド３６を備えている。このような下部ビアプラグ５１、ビット線ＢＬ、および上部ビアプラグ６１の例は、図５〜図７を参照して後述する。
【００２７】
図５は、第１実施形態の半導体装置の構造や製造方法を説明するための平面図である。
【００２８】
図５は、１２本のビット線ＢＬと、ビット線ＢＬ下に設けられた１２個の下部ビアプラグ５１と、ビット線ＢＬ上に設けられた１２個の上部ビアプラグ６１とを示している。例えば、ビット線ＢＬａ〜ＢＬｄはそれぞれ、下部ビアプラグ５１ａ〜５１ｄと、上部ビアプラグ６１ａ〜６１ｄとに電気的に接続されている。
【００２９】
これらのビット線ＢＬは例えば、６本の環状配線（ループ配線）７１を切断位置７２で切断することにより形成可能である。また、これらの環状配線７１は例えば、Ｙ方向に延びる複数の芯材の側面に環状配線７１を形成し、その後に芯材を除去することにより形成可能である。図５では、環状配線７１ａが切断位置７１ａと切断位置７１ｂで切断され、環状配線７１ｂが切断位置７１ｂと切断位置７１ｃで切断されている。
【００３０】
その結果、各環状配線７１は、Ｙ方向に直線状に延びる直線部７３と、直線部７３に対して屈曲した屈曲部７４とを含む２本のビット線ＢＬに分断されている。本実施形態の屈曲部７４は、直線部７３から曲線状（例えばＵ字形やＪ字形）に延びているが、直線部７３に対して屈曲していれば直線部７３から直線状に延びていてもよい。例えば、屈曲部７４は、直線部７３からＸ方向に直線状に延びていてもよい。直線部７３および屈曲部７４は、線状部の例であり、各ビット線ＢＬは、線状部を含む配線の例である。
【００３１】
例えば、ビット線ＢＬａは、Ｙ方向に延びる直線部７３ａと、直線部７３ａに対して屈曲した屈曲部７４ａとを含んでいる。ビット線ＢＬｂは、Ｙ方向に延び、Ｘ方向に直線部７３ａと隣接する直線部７３ｂと、直線部７３ｂに対して屈曲した屈曲部７４ｂとを含んでいる。ビット線ＢＬｃは、Ｙ方向に延び、Ｘ方向に直線部７３ｂと隣接する直線部７３ｃと、直線部７３ｃに対して屈曲した屈曲部７４ｃとを含んでいる。ビット線ＢＬｄは、Ｙ方向に延び、Ｘ方向に直線部７３ｃと隣接する直線部７３ｄと、直線部７３ｄに対して屈曲した屈曲部７４ｄとを含んでいる。これは、その他のビット線ＢＬでも同様である。ビット線ＢＬａ〜ＢＬｄはそれぞれ、第１〜第４配線の例である。また、±Ｙ方向は第１方向の例であり、±Ｘ方向は第２方向の例である。
【００３２】
ビット線ＢＬａとビット線ＢＬｂは同じ環状配線７１ａから形成されたため、屈曲部７４ａは、直線部７３ａに対して直線部７３ｂ側に屈曲しており、屈曲部７４ｂは、直線部７３ｂに対して直線部７３ａ側に屈曲している。同様に、ビット線ＢＬｃとビット線ＢＬｄは同じ環状配線７１ｂから形成されたため、屈曲部７４ｃは、直線部７３ｃに対して直線部７３ｄ側に屈曲しており、屈曲部７４ｄは、直線部７３ｄに対して直線部７３ｃ側に屈曲している。
【００３３】
図５は、各直線部７３の幅Ｗ１と、直線部７３間の幅Ｗ２と、各切断位置７２の幅Ｗ３とを示している。例えば、幅Ｗ２は、幅Ｗ１と同じ程度の長さを有し、幅Ｗ３は、幅Ｗ１または幅Ｗ２の４倍程度の長さを有する。
【００３４】
本実施形態では、環状配線７１上にエッチング用の膜（図示せず）を形成し、この膜に複数の開口部を形成し、これらの開口部を用いたエッチングにより各環状配線７１を２本のビット線ＢＬに切断する。上記の膜の例は、レジスト膜やハードマスク膜である。図５の切断位置７２は、これらの開口部に相当する。よって、各開口部は、図５に示すように２本の環状配線７１上（より詳細には、２本の直線部７３上）に形成される。
【００３５】
仮に各開口部を１本の直線部７３上に形成するとすると、各開口部の幅Ｗ３は１／２倍になるが、このような狭い開口部は、開口部の加工や位置合わせが困難である。しかしながら、本実施形態の各開口部は２本の直線部７３上に形成されるため、この問題を緩和することが可能となる。本実施形態では、切断位置（開口部）７１ａは、直線部７２ａ上とこれに隣接する直線部上とに設けられ、切断位置７１ｂは、直線部７２ｂ上と直線部７２ｃ上とに設けられ、切断位置７１ｃは、直線部７２ｄ上とこれに隣接する直線部上とに設けられている。
【００３６】
上部ビアプラグ６１ａ〜６１ｄはそれぞれ、直線部７３ａ〜７３ｄ上ではなく、屈曲部７４ａ〜７４ｄ上に設けられている。屈曲部７４の幅は、直線部７３の幅Ｗ１の約３倍である。よって、本実施形態によれば、上部ビアプラグ６１を屈曲部７４上に形成することで、上部ビアプラグ６１を直線部７３上に形成するのに比べて、上部ビアプラグ６１を正しい位置に容易に形成することが可能となる。一方、下部ビアプラグ５１ａ〜５１ｄはそれぞれ、直線部７３ａ〜７３ｄ下に設けられている。これは、その他のビット線ＢＬでも同様である。
【００３７】
図５は、ビット線ＢＬａの一方の端部とビット線のＢＬｂの一方の端部との間の隙間Ｇａと、ビット線ＢＬａの他方の端部とビット線のＢＬｂの他方の端部との間の隙間Ｇｂとを示している。さらに、図５は、ビット線ＢＬｃの一方の端部とビット線のＢＬｄの一方の端部との間の隙間Ｇｃと、ビット線ＢＬｃの他方の端部とビット線のＢＬｄの他方の端部との間の隙間Ｇｄとを示している。
【００３８】
これらの隙間Ｇａ〜Ｇｂは、各環状配線７１を２つの切断位置７２で切断することにより生じる。よって、隙間Ｇｂは切断位置７２ａ内に位置し、隙間Ｇａ、Ｇｄは切断位置７２ｂ内に位置し、隙間Ｇｃは切断位置７２ｃ内に位置している。隙間Ｇａ、Ｇｄは共に切断位置７２ｂ内に位置しているため、隙間Ｇｄは隙間ＧａのＸ方向に位置している。切断位置７２ａは第１開口部の例であり、隙間Ｇｂは切断の第１箇所の例であり、隙間Ｇｂに隣接する隙間は切断の第３箇所の例である。また、切断位置７２ｂは第２開口部の例であり、隙間Ｇａは切断の第２箇所の例であり、隙間Ｇｄは切断の第４箇所の例である。
【００３９】
以上の構造は、その他のビット線ＢＬでも同様である。本実施形態のビット線ＢＬの構造は、ビット線ＢＬａ〜ＢＬｄと同様の構造がＸ方向に周期的に繰り返すように構成されている。
【００４０】
なお、上部ビアプラグ６１ａ〜６１ｄはそれぞれ、直線部７３ａ〜７３ｄ上において、隙間Ｇａ〜Ｇｄの＋Ｘ方向または−Ｘ方向に設けられていてもよい。この場合にも、上部ビアプラグ６１を正しい位置に容易に形成することが可能となる。このような上部ビアプラグ６１の詳細は、図６を参照して後述する。
【００４１】
以上のように、本実施形態の上部ビアプラグ６１は、ビット線ＢＬの屈曲部７４上に形成される。よって、本実施形態によれば、上部ビアプラグ６１を適切かつ容易にビット線ＢＬ上に形成することが可能となる。
【００４２】
また、本実施形態では、上部ビアプラグ６１をビット線ＢＬ上に形成するにもかかわらず、上部ビアプラグ６１とビット線ＢＬとを広い面積で接触させやすい。よって、本実施形態によれば、上部ビアプラグ６１とビット線ＢＬとの接触抵抗を低減することが可能となる。
【００４３】
また、本実施形態では、ビット線ＢＬを含む配線層内にパッドを形成する必要がなくなり、上部ビアプラグ６１をパッド上ではなくビット線ＢＬ上に直接形成する。よって、本実施形態によれば、このようなパッドを省略することで、半導体装置を小型化することが可能となる。
【００４４】
なお、本実施形態の上部ビアプラグ６１は、直線部７３上に設けてもよいし、屈曲部７４上に設けてもよい。これにより、ビット線ＢＬを含む配線層内にパッドを形成することを不要とすることができる。しかしながら、ビット線ＢＬが細い場合には、直線部７３上の正しい位置に上部ビアプラグ６１を形成することが難しくなる。例えば、直線部７３の位置と上部ビアプラグ６１の位置との合わせずれが生じると、直線部７３同士のショートや、直線部７３と上部ビアプラグ６１との接続不良が生じるおそれがある。ビット線ＢＬは、メモリが２次元構造から３次元構造になることや、貼合プロセスにより形成されることで、より細くなる傾向にあり、ショートや接続不良がより生じやすくなる。よって、本実施形態の上部ビアプラグ６１は、直線部７３上に設けるよりも、屈曲部７４上に設ける方がより望ましい。一方、ショートや接続不良を抑制可能な場合などには、本実施形態の上部ビアプラグ６１を直線部７３上に設けることが考えられる。
【００４５】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造や製造方法を説明するための平面図である。
【００４６】
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構造を有している。ただし、本実施形態の各上部ビアプラグ６１の上面の面積および下面の面積はそれぞれ、各下部ビアプラグ５１の上面の面積および下面の面積よりも大きく設定されている。図６において、各上部ビアプラグ６１の上面および下面はそれぞれ、各上部ビアプラグ６１の＋Ｚ方向および−Ｚ方向の面である。同様に、各下部ビアプラグ５１の上面および下面はそれぞれ、各下部ビアプラグ５１の＋Ｚ方向および−Ｚ方向の面である。
【００４７】
さらに、本実施形態の上部ビアプラグ６１ａは、直線部７３ａ上において、隙間Ｇａの＋Ｘ方向に設けられており、本実施形態の上部ビアプラグ６１ｂは、直線部７３ｂ上において、隙間Ｇｂの−Ｘ方向に設けられている。隙間Ｇａ、Ｇｂの位置の詳細については、図５を参照されたい。一方、本実施形態の上部ビアプラグ６１ｃ、６１ｄはそれぞれ、第１実施形態と同様に、屈曲部７４ｃ、７４ｄ上に設けられている。本実施形態では、このような構造がＸ方向に周期的に繰り返されている。
【００４８】
本実施形態の上部ビアプラグ６１の下面の面積は大きいため、上部ビアプラグ６１をビット線ＢＬ上に形成しやすいという利点がある。一方、本実施形態の上部ビアプラグ６１の下面や上面の面積は大きいため、本実施形態の上部ビアプラグ６１に第１実施形態の上部ビアプラグ６１と同様の配置を採用すると、上部ビアプラグ６１ａと上部ビアプラグ６１ｄとが接触する可能性や、上部ビアプラグ６１ｂと上部ビアプラグ６１ｃとが接触する可能性がある。
【００４９】
そのため、本実施形態の上部ビアプラグ６１ａ、６１ｂはそれぞれ、直線部７３ａ、７３ｂ上において、隙間Ｇａ、Ｇｂの＋Ｘ方向または−方向に設けられている。よって、本実施形態によれば、上部ビアプラグ６１同士の接触を回避しつつ、上部ビアプラグ６１を適切かつ容易にビット線ＢＬ上に形成することが可能となる。
【００５０】
（第３実施形態）
図７は、第３実施形態の半導体装置の構造や製造方法を説明するための平面図である。本実施形態については、第１および第２実施形態との相違点を中心に説明し、第１および第２実施形態との共通点の説明は省略する。
【００５１】
本実施形態のビット線ＢＬは、６本の環状配線（ループ配線）８１を切断位置８２で切断することにより形成可能である。また、これらの環状配線８１は、Ｙ方向に延びる複数の第１芯材の側面に複数の第２芯材を形成し、その後に第１芯材を除去し、第２芯材の側面に環状配線８１を形成し、その後に第２芯材を除去することにより形成可能である。図７では、環状配線８１ａが切断位置８２ａと切断位置８２ｂで切断され、環状配線８１ｂも切断位置８２ａと切断位置８２ｂで切断されている。環状配線８１ｂは環状配線８１ａを包囲しており、これはその他の環状配線８１でも同様である。
【００５２】
その結果、各環状配線８１は、Ｙ方向に直線状に延びる直線部８３と、直線部８３に対して屈曲した屈曲部８４とを含む２本のビット線ＢＬに分断されている。本実施形態の屈曲部８４は、直線部８３から曲線状（例えばＵ字形やＪ字形）に延びているが、直線部８３に対して屈曲していれば直線部８３から直線状に延びていてもよい。例えば、屈曲部８４は、直線部８３からＸ方向に直線状に延びていてもよい。直線部８３および屈曲部８４は、線状部の例であり、各ビット線ＢＬは、線状部を含む配線の例である。
【００５３】
例えば、ビット線ＢＬｂは、Ｙ方向に延びる直線部８３ｂと、直線部８３ｂに対して屈曲した屈曲部８４ｂとを含んでいる。ビット線ＢＬｃは、Ｙ方向に延び、Ｘ方向に直線部８３ｂと隣接する直線部８３ｃと、直線部８３ｃに対して屈曲した屈曲部８４ｃとを含んでいる。ビット線ＢＬｂ、ＢＬｃは、環状配線８１ａから形成されたものである。また、ビット線ＢＬａは、Ｙ方向に延び、−Ｘ方向に直線部８３ｂと隣接する直線部８３ａと、直線部８３ａに対して屈曲した屈曲部８４ａとを含んでいる。ビット線ＢＬｄは、Ｙ方向に延び、Ｘ方向に直線部８３ｃと隣接する直線部８３ｄと、直線部８３ｄに対して屈曲した屈曲部８４ｄとを含んでいる。ビット線ＢＬａ、ＢＬｄは、環状配線８１ｂから形成されたものである。これは、その他のビット線ＢＬでも同様である。本実施形態のビット線ＢＬｂ、ＢＬｃ、ＢＬａ、ＢＬｄはそれぞれ、第１〜第４配線の例である。
【００５４】
ビット線ＢＬｂとビット線ＢＬｃは同じ環状配線８１ａから形成されたため、屈曲部８４ｂは、直線部８３ｂに対して直線部８３ｃ側に屈曲しており、屈曲部８４ｃは、直線部８３ｃに対して直線部８３ｂ側に屈曲している。同様に、ビット線ＢＬａとビット線ＢＬｄは同じ環状配線８１ｂから形成されたため、屈曲部８４ａは、直線部８３ａに対して直線部８３ｄ側に屈曲しており、屈曲部８４ｄは、直線部８３ｄに対して直線部８３ａ側に屈曲している。また、環状配線８１ｂは環状配線８１ａを包囲しているため、屈曲部８４ａ、８４ｄの曲率半径は、屈曲部８４ｂ、８４ｃの曲率半径よりも大きくなっている。
【００５５】
本実施形態では、環状配線８１上にエッチング用の膜（図示せず）を形成し、この膜に複数の開口部を形成し、これらの開口部を用いたエッチングにより各環状配線８１を２本のビット線ＢＬに切断する。上記の膜の例は、レジスト膜やハードマスク膜である。図７の切断位置８２は、これらの開口部に相当する。よって、各開口部は、図７に示すように２本の環状配線８１上（より詳細には、２本の直線部８３上）に形成される。
【００５６】
本実施形態の半導体装置は、ビット線ＢＬｂの一方の端部とビット線のＢＬｃの一方の端部との間の隙間Ｇｂを切断位置８２ｂ内に備え、ビット線ＢＬｂの他方の端部とビット線のＢＬｃの他方の端部との間の隙間Ｇｃを切断位置８２ａ内に備えている。本実施形態の半導体装置はさらに、ビット線ＢＬａの一方の端部とビット線のＢＬｄの一方の端部との間の隙間Ｇａを切断位置８２ｂ内に備え、ビット線ＢＬａの他方の端部とビット線のＢＬｄの他方の端部との間の隙間Ｇｄを切断位置８２ａ内に備えている。
【００５７】
これらの隙間Ｇａ〜Ｇｂは、各環状配線８１を２つの切断位置８２で切断することにより生じる。よって、隙間Ｇａ、Ｇｂは切断位置８２ｂ内に位置し、隙間Ｇｃ、Ｇｄは切断位置８２ａ内に位置している。隙間Ｇａ、Ｇｂは共に切断位置８２ｂ内に位置しているため、隙間Ｇａは隙間ＧｂのＸ方向に位置している。隙間Ｇｃ、Ｇｄは共に切断位置８２ａ内に位置しているため、隙間Ｇｃは隙間ＧｄのＸ方向に位置している。本実施形態の切断位置８２ｂは第１開口部の例であり、隙間Ｇｂは切断の第１箇所の例であり、隙間Ｇａは切断の第３箇所の例である。さらに、本実施形態の切断位置８２ａは第２開口部の例であり、隙間Ｇｃは切断の第２箇所の例であり、隙間Ｇｄは切断の第４箇所の例である。
【００５８】
本実施形態では、上部ビアプラグ６１ｂが、直線部８３ｂ上において、隙間Ｇａ、Ｇｂの−Ｘ方向に設けられ、上部ビアプラグ６１ｃが、直線部８３ｃ上において、隙間Ｇｃ、Ｇｄの＋Ｘ方向に設けられている。また、上部ビアプラグ６１ａが屈曲部８４ａ上に設けられ、上部ビアプラグ６１ｄが屈曲部８４ｄ上に設けられている。よって、本実施形態によれば、第１および第２実施形態と同様に、これらの上部ビアプラグ６１を正しい位置に容易に形成することが可能となる。これは、その他のビット線ＢＬでも同様である。
【００５９】
上部ビアプラグ６１ａ上の右向きの矢印は、上部ビアプラグ６１ａの形成位置が矢印の方向（＋Ｘ方向）にずれた場合を示している。本実施形態の上部ビアプラグ６１ａは、屈曲部８４ａの頂部よりも右側に位置しているため、このようなずれが生じてもショートを起こしにくい。同様に、本実施形態の上部ビアプラグ６１ｄは、屈曲部８４ｄの頂部よりも右側に位置しているため、このようなずれが生じてもショートを起こしにくい。そのため、このような上部ビアプラグ６１ａ、６１ｄの配置は例えば、上部ビアプラグ６１ａ、６１ｄの形成位置が＋Ｘ方向にずれる傾向にある場合に効果的である。一方、上部ビアプラグ６１ａ、６１ｄの形成位置が−Ｘ方向にずれる傾向にある場合には、上部ビアプラグ６１ａ、６１ｄを屈曲部８４ａ、８４ｄの頂部よりも左側に配置してもよい。
【００６０】
以上の構造は、その他のビット線ＢＬでも同様である。本実施形態のビット線ＢＬの構造は、ビット線ＢＬａ〜ＢＬｄと同様の構造がＸ方向に周期的に繰り返すように構成されている。
【００６１】
以上のように、本実施形態の上部ビアプラグ６１は、ビット線ＢＬの屈曲部８４上に形成されるか、ビット線ＢＬの直線部８３上においてビット線ＢＬ間の隙間に隣接して形成される。よって、本実施形態によれば、第１および第２実施形態と同様に、上部ビアプラグ６１を適切かつ容易にビット線ＢＬ上に形成することが可能となる。
【００６２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６３】
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁層、１３：絶縁層、１４：層間絶縁膜、
１５：絶縁層、１６：層間絶縁膜、１７：基板、１８：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：バックゲート配線層、
２６：コンタクトプラグ、２７：選択ゲート配線層、２８：プラグ、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：金属パッド、３７：配線層、
３８：パッド、３９：外部接続電極、４０：外部接続パッド、
４１：絶縁層、４２：ブロック絶縁膜、４３：電荷蓄積層、４４：トンネル絶縁膜、
４５：チャネル半導体層、４６：コア絶縁膜、４７：第１絶縁層、
４８：第２絶縁層、４９：第１金属パッド、５０：第２金属パッド、
５１、５１ａ〜５１ｄ：下部ビアプラグ、５２：コンタクトプラグ、
６１、６１ａ〜６１ｄ：上部ビアプラグ、６２：ビアプラグ、
７１、７１ａ〜７１ｄ：環状配線、７２、７２ａ〜７２ｃ：切断位置、
７３、７３ａ〜７３ｄ：直線部、７４、７４ａ〜７４ｄ：屈曲部、
８１、８１ａ、８１ｂ：環状配線、８２、８２ａ、８２ｂ：切断位置、
８３、８３ａ〜８３ｄ：直線部、８４、８４ａ〜８４ｄ：屈曲部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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