(57)【要約】【課題】低オン抵抗値を図りつつ、ソース電極のうちのＳｉＣとのコンタクト部近傍の高温化を抑制して素子破壊を抑制できるＳｉＣ半導体装置を提供する。【解決手段】ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面、つまりソース電極１３のうちのＳｉＣとのコンタクト部からｐ型ディープ層３の上面までの距離Ｌを１．５μｍ以上とする。これにより、ソース電極１３のうちのＳｉＣとのコンタクト部近傍が自己発熱箇所から離れるようにする。【選択図】図１
2019165164.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成された第２導電型の炭化珪素からなる第２導電型のディープ層（３）と、
前記第１導電型層上に形成され、前記ディープ層に挟まれて配置されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成された第１導電型の炭化珪素からなるＪＦＥＴ部（２ａ）と、
前記ディープ層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の炭化珪素からなる電流分散層（４）と、
前記電流分散層の上に形成され、チャネル領域を形成する第２導電型のベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）と、
前記ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）と、を備える半導体素子を有し、
前記ソース電極のうち前記ソース領域とのコンタクト部から前記ディープ層までの距離（Ｌ）が１．５μｍ以上とされている炭化珪素半導体装置。
【請求項２】
前記ディープ層の上には、前記電流分散層に加えて、一方向に延設されている第２導電型の炭化珪素からなる連結層（５）が形成され、該連結層によって前記ベース領域と前記ディープ層とが連結されている請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記連結層の幅は、前記ベース領域の幅よりも狭くされている請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ（９）が形成され、前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成された、トレンチゲート構造の前記半導体素子を有し、
複数本の前記トレンチゲート構造が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ（９）が形成され、前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成された、トレンチゲート構造の前記半導体素子を有し、
複数本の前記トレンチゲート構造が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に対して交差する方向を長手方向として、複数本が延設されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ベース領域は、前記電流分散層の表層部に形成されていると共に、一方向において複数離れて並べられた状態とされており、
前記ソース領域は、前記ベース領域の表層部に形成されていると共に、該ベース領域内で終端しており、
前記ベース領域のうち前記電流分散層と前記ソース領域との間に位置している部分の表面側が前記チャネル領域とされる、プレーナ構造の前記半導体素子を有し、
前記ゲート電極は、前記ベース領域が複数離れて並べられた一方向に対して交差する方向を長手方向として延設され、
前記ＪＦＥＴ部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記ディープ層について、厚さをＤｐ、第２導電型不純物濃度をＮｐとし、
前記第１導電型層について、厚さをＤｂ、第１導電型不純物濃度をＮｂ、幅をＷｂとして、
前記第１導電型層および前記ディープ層は、
Ｗｐ×Ｎｐ×Ｄｐ＞Ｗｄ×Ｎｄ×Ｄｄ
を満たす関係とされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなる第１導電型層（２）を形成することと、
前記第１導電型層の上に、第２導電型の炭化珪素からなるディープ層（３）を形成すると共に前記ディープ層に挟まれる第１導電型の炭化珪素からなるＪＦＥＴ部（２ａ）を形成することと、
前記ディープ層と前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の炭化珪素からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の炭化珪素からなる連結層（５）を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の炭化珪素からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することと、含み、
前記電流分散層を形成すると共に前記連結層を形成することと、前記ベース領域を形成すること、および、前記ソース領域を形成することにおいては、前記ソース電極のうち前記ソース領域とのコンタクト部から前記ディープ層までの距離が１．５μｍ以上となるように、前記電流分散層と前記連結層の厚みと、前記ベース領域の厚み、および、前記ソース領域の厚みを設定する炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要となるが、負荷短絡時に高いドレイン電圧が印加されたときに半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。
【０００３】
これに対して、特許文献１において、第１導電型のソース抵抗制御領域を備えることで、室温では低オン抵抗を実現しつつ、半導体素子が自己発熱によって高熱になると高オン抵抗化して大電流が流れることが抑制されるようにした半導体装置が提案されている。この半導体装置では、ドリフト層の表層部に、第２導電型の第１ウェル領域と、第１ウェル領域に隣接したウェルギャップ領域と、ウェルギャップ領域に隣接して形成された第２導電型の第２ウェル領域が備えられている。さらに、ウェルギャップ領域内にソース抵抗制御領域が備えられている。そして、第１ウェル領域の表層部の一部からウェルギャップ領域の表層部の一部まで連続的に第１導電型のソースコンタクト領域が備えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１８３１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳｉＣ半導体装置では、規格化オン抵抗がより小さいため、高いドレイン電圧が印加されたときに大電流が流れ、発熱箇所の温度が直ぐに上昇して、ＳｉＣ半導体装置の耐量が低下してしまう。特に、特許文献１に記載の構造では、発熱箇所となるソース抵抗制御領域が半導体表面近傍に形成されており、素子破損箇所となるソース電極のうちのＳｉＣとのコンタクト部近傍で発熱されることになるため、短時間でコンタクト部が高温になり、破損に至ることになる。
【０００６】
一般的に、半導体装置では、過電流検出機能が備えられ、過電流が検出されたときに、ゲート電圧の印加を遮断して、半導体装置の通電をオフすることで、素子破損が生じることを抑制している。ただし、過電流が検出されてから半導体装置の通電をオフするまでにある程度時間を要し、その間にソース電極のうちのＳｉＣとのコンタクト部近傍が高温化すると、素子破損を回避できない。
【０００７】
本発明は上記点に鑑みて、低オン抵抗値を図りつつ、ソース電極のうちのＳｉＣとのコンタクト部近傍の高温化を抑制して素子破壊を抑制できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる第１導電型層（２）と、第１導電型層の上に形成されていると共に基板の法線方向から見て少なくとも線状部分を有して構成された第２導電型のＳｉＣからなる第２導電型のディープ層（３）と、第１導電型層上に形成され、ディープ層に挟まれて配置されていると共に基板の法線方向から見て少なくとも線状部分を有して構成された第１導電型のＳｉＣからなるＪＦＥＴ部（２ａ）と、ディープ層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型のＳｉＣからなる電流分散層（４）と、電流分散層の上に形成され、チャネル領域を形成する第２導電型のベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも高濃度の第１導電型のＳｉＣからなるソース領域（７）と、ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域およびベース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）とを備える半導体素子を有している。このような構成において、ソース電極のうちソース領域とのコンタクト部からディープ層までの距離（Ｌ）が１．５μｍ以上とされている。
【０００９】
このように、ソース電極のうちソース領域とのコンタクト部からディープ層までの距離が１．５μｍ以上となるようにすることで、ソース電極のうちのＳｉＣとのコンタクト部近傍が自己発熱箇所から離れるようにしている。これにより、低オン抵抗値を図りつつ、ソース電極のうちのＳｉＣとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】ｐ型ディープ層を形成していない構造の縦型ＭＯＳＦＥＴにおいて、自己発熱時の温度の経時変化を調べたときのシミュレーションモデルの断面図である。
【図３Ａ】図２のシミュレーションモデルを用いて過電流状態にしてから所定時間経過した後の温度分布を調べた結果を示す図である。
【図３Ｂ】図３Ａに続く温度分布を調べた結果を示す図である。
【図４】負荷短絡による過電流状態になってから１μｓ経過したときの各部の温度分布を調べたときのシミュレーションモデルの断面図である。
【図５Ａ】距離Ｌを２．４μｍとした場合の温度分布を示した図である。
【図５Ｂ】距離Ｌを８．９μｍとした場合の温度分布を示した図である。
【図５Ｃ】距離Ｌを１２．９μｍとした場合の温度分布を示した図である。
【図５Ｄ】距離Ｌを２０．９μｍとした場合の温度分布を示した図である。
【図６】距離Ｌと破壊時間との関係についてシミュレーションにより調べた結果を示す図である。
【図７Ａ】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｂ】図７Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｃ】図７Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｄ】図７Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｅ】図７Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｆ】図７Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｇ】図７Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図７Ｈ】図７Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図８】第２実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図９】第３実施形態にかかるＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子としてｎチャネルタイプの反転型の縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１４】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型低濃度層２が形成されている。ｎ−型低濃度層２の上には、ｎ型ＳｉＣで構成されたＪＦＥＴ部２ａおよびｐ型ＳｉＣで構成されたｐ型ディープ層３が形成されている。ｎ−型低濃度層２は、第１導電型層に相当するものであり、ｎ＋型基板１から離れた位置、つまりｎ＋型基板１と反対側においてＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状、つまり線状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされることでｐ型ディープ層３も短冊状とされている。
【００１５】
ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えば、ｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型低濃度層２は、例えば、ｎ型不純物濃度が６．０×１０１５〜２．０×１０１６／ｃｍ３とされ、ここでは１．０×１０１６／ｃｍ３とされている。また、ｎ−型低濃度層２は、例えば厚さが６〜１３μｍとされ、ここでは８．０μｍとされている。なお、後述するように、図１に示す縦型ＭＯＳＦＥＴの１セル分の横幅、具体的には図１の左右方向の長さは、例えば３．６μｍとされており、ｎ−型低濃度層２の幅は、１セル分で３．６μｍ、半セル分でその半分の１．８μｍとされている。
【００１６】
また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が１．０×１７〜５．０×１０１７／ｃｍ３とされ、ここでは２．０×１０１７／ｃｍ３とされている。また、ＪＦＥＴ部２ａは、例えば幅が０．５〜１．４μｍ、ここでは１．２μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が３．０×１０１７〜３．０×１０１８／ｃｍ３、ここでは１．３〜１．４×１０１８／ｃｍ３とされている。また、ｐ型ディープ層３は、例えば厚さが０．２〜２．０μｍとされ、ここでは１．０μｍとされている。また、ｐ型ディープ層３の幅は、縦型ＭＯＳＦＥＴの１セルのピッチからＪＦＥＴ部２ａの幅分を差し引いた長さの半分とされ、例えば１．１〜１．５５μｍとされ、ここでは１．２μｍとされている。
【００１７】
また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。
【００１８】
ｎ型電流分散層４は、後述するようにチャネル領域を通じて流れる電流が幅方向に拡散できるようにする層である。ｎ型電流分散層４は、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３の方が高濃度とされている。例えば、ｐ型連結層５は、ｐ型不純物濃度が１．５×１０１８／ｃｍ３とされ、厚さが１．２μｍとされている。
【００１９】
なお、本明細書では、便宜上、ｎ−型低濃度層２、ＪＦＥＴ部２ａおよびｎ型電流分散層４という別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。
【００２０】
ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ＋型ソース領域７およびｐ＋型コンタクト領域８が形成されている。ｎ＋型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されており、ｐ＋型コンタクト領域８は、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。
【００２１】
ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えば、ｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．３μｍとされている。また、ｎ＋型ソース領域７は、例えば、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、厚さが０．５μｍとされている。ｐ＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。
【００２２】
また、ｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ＋型ソース領域７の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ＋型ソース領域７が配置されている。
【００２３】
ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。ゲートトレンチ９の幅については任意であるが、ＪＦＥＴ部２ａの幅がゲートトレンチ９の幅よりも小さくなるようにすると好ましい。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチ、つまり隣り合うゲートトレンチ９の配置間隔が縦型ＭＯＳＦＥＴの１セル分のピッチとなるセルピッチとされる。そして、例えば、セルピッチの半分となるハーフセルピッチが１．８μｍとされている。なお、上記したように、ゲートトレンチ９の幅については任意であるが、ここではハーフセルピッチよりも小さくしてある。
【００２４】
また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。
【００２５】
また、ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３などが形成されている。ソース電極１３は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ＋型ソース領域７およびｐ＋型コンタクト領域８と電気的に接触させられている。
【００２６】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００２７】
このような構造により、図１に示す縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が構成されている。このような構成のＳｉＣ半導体装置では、ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面、つまりソース電極１３のうちのＳｉＣとのコンタクト部からｐ型ディープ層３の上面までの距離Ｌが１．５μｍ以上、好ましくは２μｍ以上となるようにしてある。すなわち、ｎ＋型ソース領域７の厚さと、ｐ型ベース領域６の厚さ、および、ｎ型電流分散層４やｐ型連結層５の厚さを調整して距離Ｌが１．５μｍ以上となるようにしてある。例えば、本実施形態の場合、ｎ＋型ソース領域７の厚さが０．５μｍ、ｐ型ベース領域６の厚さが０．３μｍ、ｎ型電流分散層４やｐ型連結層５の厚さが１．２μｍとされることで、距離Ｌが２．０μｍとなるようにしている。このような構造とされていることから、理由については後述するが、ＳｉＣ半導体装置の耐量を高くすることが可能となり、素子破損を抑制できるという効果が得られる。
【００２８】
次に、図１に示す縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の作動について説明しつつ、素子破損を抑制できるという効果が得られる理由について説明する。
【００２９】
本実施形態のＳｉＣ半導体装置は、縦型ＭＯＳＦＥＴのソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１〜１．５Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン−ソース間に電流を流すという動作を行う。
【００３０】
具体的には、ドレイン電圧Ｖｄが例えば１〜１．５［Ｖ］のように通常作動時に印加される電圧である場合、ｐ型ディープ層３側からＪＦＥＴ部２ａへ若干空乏層が伸びるものの、ＪＦＥＴ部２ａの幅よりも十分に小さい幅しか伸びない。このため、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、ＪＦＥＴ部２ａにおける電流経路が狭くならないようにできるため、低オン抵抗を図ることが可能となる。
【００３１】
一方、負荷短絡などが生じた時や縦型ＭＯＳＦＥＴをオフに切り替える時には、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなる。例えば、負荷短絡が発生したときの定格電圧は６５０Ｖ、縦型ＭＯＳＦＥＴをオフに切り替える時の定格電圧は１４００Ｖが見込まれている。このとき、縦型ＭＯＳＦＥＴに大電流が流れ得るが、上記のような構成としていることから、ＳｉＣ半導体装置の耐量を高くすることが可能となり、素子破損を回避することが可能となる。以下、この理由について説明する。
【００３２】
ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなるときには、ｐ型ディープ層３側からＪＦＥＴ部２ａに伸びる空乏層やｎ−型低濃度層２およびＪＦＥＴ部２ａ側からｐ型ディープ層３に伸びる空乏層の幅が増加する。このとき、ｐ型ディープ層３側から伸びる空乏層によってＪＦＥＴ部２ａがピンチオフされるような設計とすれば、大電流が流れることが抑制されるため、素子破損を抑制できる。しかしながら、ＪＦＥＴ部２ａがピンチオフされる設計としなかったとしても、ソース電極１３のうちＳｉＣとのコンタクト部が高温化することを抑制できれば、素子破損を回避できる。
【００３３】
すなわち、ＳｉＣ半導体装置では、図示しない過電流検出機能により、縦型ＭＯＳＦＥＴに流れる電流が所定の閾値よりも大きくなる過電流状態を検出している。そして、過電流状態が検出されると、ゲート電圧Ｖｇの印加を停止し、縦型ＭＯＳＦＥＴを遮断する。この縦型ＭＯＳＦＥＴが遮断されるまでに掛かる時間よりも、ＳｉＣ半導体装置が破壊されるまでに掛かる時間（以下、破壊時間という）を長くできれば、素子破損を回避することができる。そして、縦型ＭＯＳＦＥＴにおける素子破損は、ソース電極１３のうちＳｉＣとのコンタクト部が高温になることで電極材料が溶融してしまうために生じているため、コンタクト部が高温化し難い構造とすることで素子破壊を回避することができる。
【００３４】
これに対して、上記したように、本実施形態のＳｉＣ半導体装置では、距離Ｌを長く設定しており、距離Ｌを１．５μｍ以上、好ましくは２μｍ以上に設計している。図１に示す縦型ＭＯＳＦＥＴでは、ＪＦＥＴ部２ａやｐ型ディープ層３およびその下方に位置するｎ−型低濃度層２が自己発熱箇所となる。このため、自己発熱箇所をソース電極１３のうちのＳｉＣとのコンタクト部から離すことが可能となる。また、負荷短絡時などに自己発熱が生じても、自己発熱箇所から離れたソース電極１３のうちのＳｉＣとのコンタクト部が伝熱によって高温化するまでに時間が掛かるようにでき、破壊時間を長くすることができる。したがって、ソース電極１３のうちのＳｉＣとのコンタクト部が伝熱によって高温化する前に、過電流検出機能によって過電流状態が検出され、縦型ＭＯＳＦＥＴが遮断されるようにでき、素子破損を回避することが可能となる。
【００３５】
また、ｐ型連結層５の幅をｐ型ディープ層３の幅よりも狭くしてあるので、ドレイン電圧が高くなったときに空乏層の広がりがｐ型ディープ層３内で止まり、ｐ型連結層５に空乏層が届かないようにできる。ｐ型連結層５内に空乏層が届くと、ｐ型連結層５のうちｐ型ディープ層３の近傍に高電界が加わり、そこで自己発熱が生じる可能性があるが、ｐ型連結層５内に空乏層が届かないようにすることで、自己発熱が生じることを抑制できる。これにより、自己発熱箇所がソース電極１３のうちＳｉＣとのコンタクト部に近づくことを抑制でき、より素子破損を抑制することが可能となる。
【００３６】
特に、縦型ＭＯＳＦＥＴをオフに切り替える際には、高いドレイン電圧Ｖｄが加わるため、ｐ型ディープ層３内に広がる空乏層の伸び量が大きくなるが、ｐ型連結層５まで届かないようにするのが好ましい。具体的には、ｐ型ディープ層３内に広がる空乏層がｐ型連結層５に届かないようにするためには、数式１を満たす条件が成り立てば良い。なお、数式１では、ｐ型ディープ層３について、厚さをＤｐ、幅をＷｐ、ｐ型不純物濃度をＮｐとしている。また、ｎ−型低濃度層２について、厚さをＤｂ、幅をＷｄ、ｎ型不純物濃度をＮｄとしている。
【００３７】
（数１）
Ｗｐ×Ｎｐ×Ｄｐ＞Ｗｄ×Ｎｄ×Ｄｄ
数式１の右辺は、ｐ型ディープ層３の空間電荷ｑｐ、左辺は、ｎ−型低濃度層２の空間電荷ｑｄに相当し、数式１は、空間電荷ｐｄよりも多い空間電荷ｑｐが保持されていることを意味している。
【００３８】
本実施形態の場合、ｐ型ディープ層３については、例えば、厚さＤｐを１．０μｍ、幅Ｗｄを１．２μｍ、ｐ型不純物濃度を２．０×１０１７／ｃｍ３としている。また、ｎ−型低濃度層２については、例えば、厚さＤｂを８．０μｍ、幅Ｗｄを１．８μｍ、ｎ型不純物濃度を１．０×１０１６／ｃｍ３としている。このため、本実施形態の縦型ＭＯＳＦＥＴは、上記した数式１の条件を満たしており、ドレイン電圧Ｖｄが高くなったときにｐ型ディープ層３内に広がる空乏層がｐ型連結層５に届かないようにできる構造となっている
【００３９】
次に、距離Ｌを１．５μｍ以上、好ましくは２μｍ以上としている理由について、図２、図３Ａ、図３Ｂ、図４および図５Ａ〜図５Ｄを参照して説明する。
【００４０】
まず、本実施形態のようなｐ型ディープ層３を形成していない構造の縦型ＭＯＳＦＥＴにおいて、自己発熱時の温度の経時変化をシミュレーションにより調べた。図２は、シミュレーションに用いたモデル図であり、図３Ａおよび図３Ｂは、シミュレーション結果を示す図である。具体的には、図３Ａおよび図３Ｂは、順に、負荷短絡による過電流状態になってから０．２μｓ、０．４μｓ、０．６μｓ、１μｓ、２μｓ、３μｓ、時間が経過したときの各部の温度分布を示している。なお、このシミュレーションにおいては、ＳｉＣの熱抵抗を０．５ｃｍ２Ｋ／Ｗとし、ソース電極１３とＳｉＣとのコンタクト抵抗を２５０Ω・（μｍ）２として、ゲート電圧Ｖｇを２０Ｖ、ドレイン電圧Ｖｄを６５０Ｖ、ソース電圧Ｖｓを０Ｖとしている。
【００４１】
これらの図に示すように、過電流状態になってからの時間変化に伴って各部の温度が上昇していく。そして、このシミュレーションでは、ｐ型ディープ層３が備えられていないことから、ソース電極１３のうちＳｉＣとのコンタクト部が高温化してしまい、２μｓ経過後には１２００℃以上という電極材料の溶融温度以上の温度まで上昇するという結果となった。これにより、２μｓ以降は、素子破損によって縦型ＭＯＳＦＥＴの電流が遮断された状態となり、３μｓのタイミングでは縦型ＭＯＳＦＥＴの温度が再び低下していた。
【００４２】
このように、ｐ型ディープ層３を備えていない構造においては、短い破壊時間でソース電極１３のうちＳｉＣとのコンタクト部が高温化するため、素子破損を回避することができない。
【００４３】
これに対して、本実施形態のようにｐ型ディープ層３を形成してあると、ＪＦＥＴ部２ａの近傍、より詳しくはＪＦＥＴ部２ａの下部が自己発熱箇所となる。そして、距離Ｌを長くするほど、自己発熱箇所をよりソース電極１３のコンタクト部から離れた位置に移動させることが可能となり、ソース電極１３のうちＳｉＣとのコンタクト部から自己発熱箇所を離すことが可能となる。
【００４４】
次に、距離Ｌを変化させた場合において、負荷短絡による過電流状態になってから１μｓ経過したときの各部の温度分布を調べた。図４は、シミュレーションに用いたモデル図である。また、図４に示したモデル図のうちの距離Ｌを変化させて温度分布を調べた結果を示したのが図５Ａ〜図５Ｄである。各図に示されるように、距離Ｌを長くするほど、ソース電極１３のうちＳｉＣとのコンタクト部から離れた位置が最も高温となっていて、コンタクト部の近傍は温度が低くなっていることが分かる。また、１μｓ経過時に最も温度が高くなっている部位でも７００℃を少し超える程度の温度であり、電極材料の溶融温度には至らない状態となっている。
【００４５】
さらに、距離Ｌと破壊時間との関係についてシミュレーションにより調べた。ここでも、ＳｉＣの熱抵抗を０．５ｃｍ２Ｋ／Ｗとし、ソース電極１３とＳｉＣとのコンタクト抵抗を２５０Ω・（μｍ）２として、ゲート電圧Ｖｇを２０Ｖ、ドレイン電圧Ｖｄを６５０Ｖ、ソース電圧Ｖｓを０Ｖとした。そして、距離Ｌを１．５μｍ、４．７５μｍ、８μｍ、１２μｍ、２０μｍと変化させて、シミュレーションを行った。図６は、その結果を示している。なお、図中に、距離Ｌごとのオン抵抗についても記した。オン抵抗については、距離Ｌを長くした分、ｎ型電流分散層４の厚みを厚くしたとして算出してある。
【００４６】
この図に示すように、距離Ｌと破壊時間とは相関があり、距離Ｌが長いほど破壊時間が長くなると言う結果となった。各プロットに基づいて近似直線を描くことができ、この近似直線に描かれる距離Ｌと破壊時間との相関関係に基づき、破壊時間が過電流検出機能によって過電流状態が検出されてから縦型ＭＯＳＦＥＴが遮断されるまでに掛かる時間よりも長くできれば良い。
【００４７】
ここで、ＳｉＣ半導体装置における縦型ＭＯＳＦＥＴにおいて、過電流検出機能によって過電流状態が検出されてから縦型ＭＯＳＦＥＴが遮断されるまでに掛かる時間は、４μｓ以下と見込まれている。このため、破壊時間が４μｓ以上にできれば、ＳｉＣ半導体装置における素子破損を回避することが可能になる。これに対して、図６に示されるように、距離Ｌが１．５μｍとした場合を含めて、すべての場合において破壊時間が４μｓを超えている。このため、少なくとも距離Ｌを１．５μｍ以上にすることで破壊時間を４μｓ以上にすることが可能となる。好ましくは、距離Ｌを２μｍ以上に設定すれば、ｎ型電流分散層４の厚みの誤差などの製造誤差などを加味しても、破壊時間を４μｓ以上にすることが可能となる。
【００４８】
したがって、本実施形態の構成のＳｉＣ半導体装置とすることで、低オン抵抗値を図りつつ、ソース電極１３のうちのＳｉＣとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
【００４９】
なお、距離Ｌについては、ＳｉＣ表面からｐ型ディープ層３の上面までの距離であり、この間に配置される各構成の厚み等には依らないと考えられる。参考として、ｎ＋型ソース領域７をより深い位置まで形成した場合についても、距離Ｌと破壊時間との関係を調べたが、ほぼｎ＋型ソース領域７を深くしていない場合に描かれる近似直線上となる関係になった。したがって、距離Ｌは、ＳｉＣ表面からｐ型ディープ層３の上面までの間に配置される各構成の厚みなどには依らずに、破壊時間との関係を決めるパラメータとなると言える。
【００５０】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図７Ａ〜図７Ｈに示す製造工程中の断面図を参照して説明する。
【００５１】
〔図７Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、ＣＶＤ（chemical vapor deposition）などによるエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型低濃度層２を形成したのち、さらにＳｉＣからなるＪＦＥＴ部２ａおよびｐ型ディープ層３を形成する。ＪＦＥＴ部２ａおよびｐ型ディープ層３については、ｎ−型低濃度層２へのｐ型不純物のイオン注入もしくはｎ−型低濃度層２上へのエピタキシャル成長などによって形成している。
【００５２】
ｐ型不純物のイオン注入によってＪＦＥＴ部２ａおよびｐ型ディープ層３を形成する場合には、ｎ−型低濃度層２のうちのｐ型ディープ層３の形成予定位置以外の部分にはｐ型不純物が注入されないようにマスクした状態でｐ型不純物のイオン注入を行う。このようにすることで、ｎ−型低濃度層２のうちｐ型不純物が注入された部分によってｐ型ディープ層３が形成され、注入されなかった部分、つまりｎ−型低濃度層２のうちｐ型ディープ層３によって挟まれた部分によってＪＦＥＴ部２ａを構成できる。なお、ＪＦＥＴ部２ａをｎ−型低濃度層２とは異なる不純物濃度で構成することもできる。その場合、ｎ−型低濃度層２の上にＪＦＥＴ部２ａを構成するｎ型不純物層をエピタキシャル成長しておき、ｎ型不純物層に対してｐ型不純物をイオン注入するようにすれば、ＪＦＥＴ部２ａをｎ−型低濃度層２と異なる不純物濃度で構成できる。
【００５３】
また、ＪＦＥＴ部２ａおよびｐ型ディープ層３をｎ−型低濃度層２上へのエピタキシャル成長によって形成する場合には、次のような手法が挙げられる。まず、ｐ型ディープ層３をエピタキシャル成長させた後、ＪＦＥＴ部２ａの形成予定領域をエッチングしてトレンチを形成し、そのトレンチ内を埋め込むようにｎ型不純物層をエピタキシャル成長させることによってＪＦＥＴ部２ａを形成する。逆に、ＪＦＥＴ部２ａを形成したのち、ｐ型ディープ層３の形成予定領域をエッチングしてトレンチを形成し、そのトレンチ内を埋め込むようにｐ型不純物層をエピタキシャル成長させることによってｐ型ディープ層３を形成しても良い。
【００５４】
さらに、ｐ型ディープ層３をエピタキシャル成長させた後に、ＪＦＥＴ部２ａの形成予定領域が開口する図示しないマスクを用いてｎ型不純物をイオン注入することで、ＪＦＥＴ部２ａを形成することもできる。
【００５５】
〔図７Ｂに示す工程〕
ｐ型ディープ層３やＪＦＥＴ部２ａの表面にｎ型電流分散層４をエピタキシャル成長させる。
【００５６】
〔図７Ｃに示す工程〕
ｎ型電流分散層４のうちＪＦＥＴ部２ａから離れた位置、つまりｐ型連結層５の形成予定領域が開口する図示しないマスクを形成したのち、このマスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行う。これにより、ｐ型連結層５の形成予定領域においてｎ型電流分散層４が除去されてトレンチ２１が形成される。
【００５７】
〔図７Ｄに示す工程〕
トレンチ２１を埋め込むように、ｐ型不純物層をエピタキシャル成長させる。そして、ＣＭＰ（chemical mechanical polishing）などによってｐ型不純物層のうちのｎ型電流分散層４よりも上に形成されている部分を研磨除去し、ｐ型連結層５を形成する。
【００５８】
〔図７Ｅに示す工程〕
ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる。
【００５９】
〔図７Ｆに示す工程〕
ｎ＋型ソース領域７の一部にｐ型不純物をイオン注入することでｐ＋型コンタクト領域８を形成する。
【００６０】
〔図７Ｇに示す工程〕
ｎ＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。
【００６１】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ−Ｓｉを残すことでゲート電極１１を形成する。
【００６２】
〔図７Ｈに示す工程〕
ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ型ディープ層３およびｎ＋型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３を形成する。
【００６３】
その後、ｎ＋型基板１の裏面側にドレイン電極１４を形成することで、図１に示した本実施形態にかかるＳｉＣ半導体装置が完成する。
【００６４】
以上説明したように、本実施形態のＳｉＣ半導体装置では、距離Ｌを１．５μｍ以上、好ましくは２μｍ以上とすることで、ソース電極１３のうちのＳｉＣとのコンタクト部近傍が自己発熱箇所から離れるようにしている。これにより、低オン抵抗値を図りつつ、ソース電極１３のうちのＳｉＣとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
【００６５】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部２ａおよびｐ型ディープ層３の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
上記第１実施形態では、ＪＦＥＴ部２ａおよびｐ型ディープ層３をトレンチゲート構造の長手方向に沿う短冊状に形成している。これに対して、本実施形態では、図８に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにＪＦＥＴ部２ａおよびｐ型ディープ層３をレイアウトしている。
【００６７】
このように、トレンチゲート構造とＪＦＥＴ部２ａおよびｐ型ディープ層３とが交差するレイアウトとなるようにしても、第１実施形態と同様の効果を得ることができる。なお、この場合でも、ＪＦＥＴ部２ａやｐ型ディープ層３の幅とは、短冊状となる各線状部分での幅のことを示すことになる。
【００６８】
（第２実施形態の変形例）
第２実施形態のように、トレンチゲート構造とＪＦＥＴ部２ａおよびｐ型ディープ層３が短冊状で互いに交差するレイアウトとなる場合に限らず、他のレイアウトとすることもできる。例えば、ｐ型ディープ層３を四角形などの枠体形状で構成し、各ｐ型ディープ層３を格子状に並べた構造としても良い。なお、この場合、ｐ型ディープ層３の幅とは、枠体形状のうちの線状部分での幅のことを示すことになる。
【００６９】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第２実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７０】
本実施形態では、図９に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対して、ソース電極１３のうちＳｉＣとのコンタクト部からｐ型ディープ層３の上面までの距離Ｌを１．５μｍ以上、好ましくは２μｍ以上とする。プレーナ構造の縦型ＭＯＳＦＥＴでは、図９の断面とされた一方向において、ｎ型電流分散層４の表層部にｐ型ベース領域６が複数離れて並べられ、各ｐ型ベース領域６内で終端するようにｐ型ベース領域６の表層部にｎ＋型ソース領域７が形成されている。
【００７１】
そして、ｐ型ベース領域６のうちｎ＋型ソース領域７とｎ型電流分散層４との間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１０を介してゲート電極１１が形成された構造とされる。なお、ゲート電極１１のレイアウトについては様々な形状にできるが、ここではゲート電極１１を複数のｐ型ベース領域６が並ぶ一方向に対して交差する方向、具体的には図９の紙面垂直方向を長手方向とした短冊状に延設したレイアウトとしている。
【００７２】
このような構造においても、距離Ｌを１．５μｍ以上、好ましくは２μｍ以上とすることで、第１実施形態と同様の効果を得ることができる。なお、図９の断面とされる一方向において、ｐ型ベース領域６が複数離れた状態となっているが、図９とは別段面においてｐ型ベース領域６が繋がっていて一体となっていても良い。
【００７３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７４】
例えば、ＪＦＥＴ部２ａの幅は深さ方向の全域において一定である必要は無く、例えばドレイン電極１４側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。また、ＪＦＥＴ部２ａのレイアウトについては、第１〜第３実施形態などで説明したように、ｎ＋型基板１の法線方向から見て、少なくとも線状部分が備えられていれば良い。
【００７５】
また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
【００７６】
また、各部の寸法や不純物濃度についても一例を示したに過ぎず、適宜変更可能である。例えば、チャネル抵抗を低減するために、第１実施形態と比較して、ｐ型ベース領域６の不純物濃度を高く設定しつつｐ型ベース領域６の厚みを小さくする短チャネル構造としても良い。なお、ソース電極１３のうちＳｉＣとのコンタクト部から自己発熱箇所までの距離Ｌについては、ＳｉＣの熱抵抗に基づくものであり、各部の寸法や不純物濃度が変化しても、１．５μｍ以上、好ましくは２μｍ以上あれば、素子破損を抑制可能である。
【００７７】
また、第１実施形態等では、ｐ型ディープ層３をソース電極１３に接続することでソース電位とする構造について説明した。これに対して、ｐ型ディープ層３をｐ型ベース領域６から分離した構造とし、ｐ型ディープ層３への電圧印加に伴ってＪＦＥＴ部２ａの空乏層の伸び量を調整する第２ゲートとして機能させるようにしても良い。その場合、ｐ型ディープ層３は、ゲート電極１１に電気的に接続してゲート電圧が印加される構成としたり、ドレイン電極１４に接続してドレイン電圧が印加される構成とすることができる。
【００７８】
また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００７９】
２    ｎ−型低濃度層
２ａ  ＪＦＥＴ部
３    ｐ型ディープ層
４    ｎ型電流分散層
６    ｐ型ベース領域
７    ｎ＋型ソース領域
１０  ゲート絶縁膜
１１  ゲート電極
１３  ソース電極
１４  ドレイン電極
【図１】
2019165164.tif 000003
【図２】
2019165164.tif 000004
【図３Ａ】
2019165164.tif 000005
【図３Ｂ】
2019165164.tif 000006
【図４】
2019165164.tif 000007
【図５Ａ】
2019165164.tif 000008
【図５Ｂ】
2019165164.tif 000009
【図５Ｃ】
2019165164.tif 000010
【図５Ｄ】
2019165164.tif 000011
【図６】
2019165164.tif 000012
【図７Ａ】
2019165164.tif 000013
【図７Ｂ】
2019165164.tif 000014
【図７Ｃ】
2019165164.tif 000015
【図７Ｄ】
2019165164.tif 000016
【図７Ｅ】
2019165164.tif 000017
【図７Ｆ】
2019165164.tif 000018
【図７Ｇ】
2019165164.tif 000019
【図７Ｈ】
2019165164.tif 000020
【図８】
2019165164.tif 000021
【図９】
2019165164.tif 000022