(57)【要約】【課題】ノイズ耐性の高い信号処理回路を実現する。【解決手段】第１入力端子を含む第１前段回路（１０）と、第２入力端子を含む第２前段回路（２０）とを備え、第１前段回路には、一端が第１入力端子に接続する抵抗素子（Ｒ１）と、一方電極がグラウンドに接続する容量素子（Ｃ１）とが設けられ、第１抵抗素子の他端と第１容量素子の他方電極とが接続され、第１前段回路の出力ノード（Ｋ１）および第２前段回路の出力ノード（Ｋ２）が後段回路（３０）に接続されている。【選択図】図３
2019198046.tif 000002
【特許請求の範囲】
【請求項１】
差動入力の一方を受け付ける第１入力端子を含む第１前段回路と、差動入力の他方を受け付ける第２入力端子を含む第２前段回路と、差動出力アンプを含む後段回路と、前記後段回路に接続されたアナログデジタル変換回路とを備え、
前記第１前段回路は、一端が前記第１入力端子に接続する第１抵抗素子と、一方電極が接地された第１容量素子とを含み、
前記第１抵抗素子の他端と前記第１容量素子の他方電極とが接続され、
前記第１前段回路の出力ノードおよび前記第２前段回路の出力ノードが、前記後段回路に接続されている信号処理回路。
【請求項２】
前記後段回路は、一端が前記差動出力アンプの負出力端子に接続する第２抵抗素子と、一方電極が接地された第２容量素子とを含み、
前記第２抵抗素子の他端と、前記第２容量素子の他方電極と、前記アナログデジタル変換回路の２つの入力端子の一方とが接続されている請求項１記載の信号処理回路。
【請求項３】
前記第１前段回路および前記第２前段回路の回路構成が同一である請求項１または２に記載の信号処理回路。
【請求項４】
前記第２前段回路は、一端が前記第１入力端子に接続する第３抵抗素子と、一方電極が接地された第３容量素子とを含み、
前記第３抵抗素子の他端と前記第３容量素子の他方電極とが接続されている請求項２に記載の信号処理回路。
【請求項５】
前記後段回路は、一端が前記差動出力アンプの正出力端子に接続する第４抵抗素子と、一方電極が接地された第４容量素子とを含み、
前記第４抵抗素子の他端と、前記第４容量素子の他方電極と、前記アナログデジタル変換回路の２つの入力端子の他方とが接続されている請求項４に記載の信号処理回路。
【請求項６】
前記差動出力アンプの負出力端子および正入力端子が第５抵抗素子を介して接続されるとともに、前記差動出力アンプの正出力端子および負入力端子が第６抵抗素子を介して接続されている請求項５に記載の信号処理回路。
【請求項７】
前記第１抵抗素子および前記第３抵抗素子の抵抗値が同一であり、前記第２抵抗素子および前記第４抵抗素子の抵抗値が同一であり、
前記第１容量素子および前記第３容量素子の容量値が同一であり、前記第２容量素子および前記第４容量素子の容量値が同一である請求項６に記載の信号処理回路。
【請求項８】
前記第１前段回路の出力ノードが、第７抵抗素子を介して前記差動出力アンプの正入力端子に接続されるとともに、前記第２前段回路の出力ノードが、第８抵抗素子を介して前記差動出力アンプの負入力端子に接続されている請求項６に記載の信号処理回路。
【請求項９】
前記第１前段回路および前記第２前段回路が第５容量素子を介して接続されている請求項６に記載の信号処理回路。
【請求項１０】
前記第１入力端子および第２入力端子には、外部機器からのアナログ信号が供給される請求項１〜９のいずれか１項に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換（アナログデジタル変換）を行う信号処理回路に関する。
【背景技術】
【０００２】
特許文献１に、差動入力信号のＡＤ変換に差動アンプを用いる構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２０１７１号公報（２００６年１月１９日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成では、ノイズの除去効果が低く、入力レンジの拡大および高分解能化に対応できないという問題がある。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る信号処理装置は、差動入力の一方を受け付ける第１入力端子を含む第１前段回路と、差動入力の他方を受け付ける第２入力端子を含む第２前段回路と、差動出力アンプを含む後段回路と、前記後段回路に接続されたアナログデジタル変換回路とを備え、前記第１前段回路は、一端が前記第１入力端子に接続する第１抵抗素子と、一方電極が接地された第１容量素子とを含み、前記第１抵抗素子の他端と前記第１容量素子の他方電極とが接続され、前記第１前段回路の出力ノードおよび前記第２前段回路の出力ノードが前記後段回路に接続されている。
【０００６】
前記構成によれば、第１抵抗素子および第１容量素子がローパスフィルタを構成するため、第１入力端子に入力される信号に混入する高周波ノイズを除去することができる。また、差動出力アンプによって差動入力信号の同相ノイズを除去することができる。これにより、入力レンジの拡大および高分解能化が可能となる。
【０００７】
前記後段回路は、一端が前記差動出力アンプの負出力端子に接続する第２抵抗素子と、一方電極が接地された第２容量素子とを含み、前記第２抵抗素子の他端と、前記第２容量素子の他方電極と、前記アナログデジタル変換回路の２つの入力端子の一方とが接続されていてもよい。
【０００８】
前記第１前段回路および前記第２前段回路の回路構成が同一であってもよい。
【０００９】
前記第２前段回路は、一端が前記第１入力端子に接続する第３抵抗素子と、一方電極が接地された第３容量素子とを含み、前記第３抵抗素子の他端と前記第３容量素子の他方電極とが接続されていてもよい。
【００１０】
前記後段回路は、一端が前記差動出力アンプの正出力端子に接続する第４抵抗素子と、一方電極が接地された第４容量素子とを含み、前記第４抵抗素子の他端と、前記第４容量素子の他方電極と、前記アナログデジタル変換回路の２つの入力端子の他方とが接続されていてもよい。
【００１１】
前記差動出力アンプの負出力端子および正入力端子が第５抵抗素子を介して接続されるとともに、前記差動出力アンプの正出力端子および負入力端子が第６抵抗素子を介して接続されていてもよい。
【００１２】
前記第１抵抗素子および前記第３抵抗素子の抵抗値が同一であり、前記第２抵抗素子および前記第４抵抗素子の抵抗値が同一であり、前記第１容量素子および前記第３容量素子の容量値が同一であり、前記第２容量素子および前記第４容量素子の容量値が同一であってもよい。
【００１３】
前記第１前段回路の出力ノードが、第７抵抗素子を介して前記差動出力アンプの正入力端子に接続されるとともに、前記第２前段回路の出力ノードが、第８抵抗素子を介して前記差動出力アンプの負入力端子に接続されていてもよい。
【００１４】
前記第１前段回路および前記第２前段回路が第５容量素子を介して接続されていてもよい。
【００１５】
前記第１入力端子および第２入力端子には、外部機器からのアナログ信号が供給される構成でもよい。
【発明の効果】
【００１６】
本発明の一態様によれば、入力レンジの拡大および高分解能化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る信号処理回路の構成を示すブロック図である。
【図２】（ａ）〜（ｃ）は、本実施形態に係る信号処理回路の動作を示すグラフである。
【図３】実施例１に係る信号処理回路の構成を示す回路図である。
【図４】実施例２に係る信号処理回路の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
§１  適用例
図１は、本実施形態に係る信号処理回路の構成を示すブロック図である。図２（ａ）〜図２（ｃ）は、本実施形態に係る信号処理回路の動作を示すグラフである。
【００１９】
図１に示すように、信号処理回路５は、外部機器６（例えば、センサ）からのアナログ差動入力信号Ｓ１・Ｓ２のプラス側（Ｓ１）を受け付ける前段回路１０と、アナログ差動入力信号のマイナス側（Ｓ２）を受け付ける前段回路２０と、差動出力アンプＡ３を含む後段回路３０と、後段回路３０に接続されたＡＤ変換回路４０とを備える。
【００２０】
前段回路１０はローパスフィルタＦ１を含み、前段回路２０はローパスフィルタＦ２を含む。入力信号Ｓ１はローパスフィルタＦ１を介して差動出力アンプＡ３の正入力端子に入力され、入力信号Ｓ２はローパスフィルタＦ２を介して差動出力アンプＡ３の負入力端子に入力される。
【００２１】
差動出力アンプＡ３は、Ｖｏｃｍを中心電圧として負出力信号および正出力信号を生成するものであり、正出力信号および負出力信号の差は、正入力信号および負入力信号の差に対応した値である。差動出力アンプＡ３の負出力信号は、ローパスフィルタＦ３を介してＡＤ変換回路４０に入力され、差動出力アンプＡ３の正出力信号は、ローパスフィルタＦ４を介してＡＤ変換回路４０に入力される。なお、差動出力アンプＡ３の負出力信号は、差動出力アンプＡ３の正入力端子にフィードバックされ、差動出力アンプＡ３の正出力信号は、差動出力アンプＡ３の負入力端子にフィードバックされる。
【００２２】
ＡＤ変換回路４０は、差動出力アンプＡ３の負出力信号および正出力信号の差をＡＤ変換し、デジタル出力信号ＤＳを生成する。デジタル出力信号ＤＳは、制御ユニット７（例えば、ＰＬＣ：プログラマグルロジックコントローラ）に入力される。
【００２３】
図２（ａ）に示すように、例えば、ＡＤ変換回路４０の分解能を２５００００（１８ビット相当）、差動入力信号Ｓ１・Ｓ２（入力値）のレンジを−１２．５〔Ｖ〕〜＋１２．５〔Ｖ〕とする場合、デジタル出力信号ＤＳ（出力値）のレンジは、−１２５０００〜＋１２５０００となる。ＡＤ変換回路４０のサンプリング周期は、例えば５〔μｓ〕〜１０〔μｓ〕とする。
【００２４】
信号処理回路５によって、図２（ｂ）のようなアナログ差動入力信号Ｓ１・Ｓ２は、図２（ｃ）のようなデジタル出力信号ＤＳに変換される。例えば、時刻ｔ１において、Ｓ１＝＋１０〔Ｖ〕、Ｓ２＝０〔Ｖ〕、ＤＳ＝１０００００となる。
【００２５】
図２（ｂ）（ｃ）に示すように、ローパスフィルタＦ１は、入力信号Ｓ１に混入する高周波ノイズを除去し、ローパスフィルタＦ２は、入力信号Ｓ２に混入する高周波ノイズを除去する。差動出力アンプＡ３は、差動入力信号Ｓ１・Ｓ２の同相ノイズを除去する。
【００２６】
差動出力アンプＡ３を用いる（シングルエンド出力ではなく差動出力とする）ことで、差動出力アンプＡ３およびアナログデジタル変換回路４０間の経路の同相ノイズ（例えば、高分解分解能であるＡＤ変換回路４０で生じる）を除去することができる。
【００２７】
ローパスフィルタＦ３は、差動出力アンプＡ３の負出力信号に混入する高周波ノイズ（例えば、高分解分解能であるＡＤ変換回路４０で生じる）を除去し、ローパスフィルタＦ４は、差動出力アンプＡ３の正出力信号に混入する高周波ノイズ（例えば、高分解分解能であるＡＤ変換回路４０で生じる）を除去する。
【００２８】
差動出力アンプＡ３の負出力信号は、差動出力アンプＡ３の正入力端子にフィードバックされるため、差動出力アンプＡ３の負出力端子およびアナログデジタル変換回路４０間の経路のノイズ（例えば、高分解分解能であるＡＤ変換回路４０で生じる）を除去することができる。差動出力アンプＡ３の正出力信号は、差動出力アンプＡ３の負入力端子にフィードバックされるため、差動出力アンプＡ３の正出力端子およびアナログデジタル変換回路４０間の経路のノイズ（例えば、高分解分解能であるＡＤ変換回路４０で生じる）を除去することができる。
【００２９】
以上のように、信号処理回路５は、ノイズの除去機能（ノイズ耐性）が高いため、入力レンジの拡大および高分解能化が可能となる。
【００３０】
§２  構成例
図３は、実施例１に係る信号処理回路の構成を示す回路図である。図３に示すように、信号処理回路５（例えば、アナログ入力ユニット）は、前段回路１０・２０と、後段回路３０と、ＡＤ変換回路４０と、基準電圧生成回路５０とを備える。
【００３１】
前段回路１０は、プラス側の入力端子ｉ１（第１入力端子）、抵抗素子Ｒ１・Ｒ１１・Ｒ１２・Ｒ１３、容量素子Ｃ１およびオペアンプＡ１を含む。抵抗素子Ｒ１の一端は入力端子ｉ１に接続され、容量素子Ｃ１の一方電極は接地され、抵抗素子Ｒ１の他端と、容量素子Ｃ１の他方電極とが接続される。抵抗素子Ｒ１（第１抵抗素子）および容量素子Ｃ１（第１容量素子）はローパスフィルタＦ１を構成する。抵抗素子Ｒ１の他端は、抵抗素子Ｒ１１を介して接地されともに、抵抗素子Ｒ１２を介してオペアンプＡ１の正入力端子ｐ１に接続される。オペアンプＡ１の負入力端子ｎ１は、抵抗素子Ｒ１３を介してオペアンプＡ１の出力端子ｚ１に接続される。抵抗素子１２・１３およびオペアンプＡ１は、例えばバッファ回路として機能する。オペアンプＡ１の出力端子ｚ１は、前段回路１０の出力ノードＫ１に繋がる。入力端子ｉ１は電圧信号入力用であり、入力端子Ｉ１（プラス側）は電流信号入力用である。
【００３２】
前段回路２０は、マイナス側の入力端子ｉ２（第２入力端子）、抵抗素子Ｒ３・Ｒ２１・Ｒ２２・Ｒ２３、容量素子Ｃ３およびオペアンプＡ２を含む。抵抗素子Ｒ３の一端は入力端子ｉ２に接続され、容量素子Ｃ３の一方電極は接地され、抵抗素子Ｒ３の他端と、容量素子Ｃ３の他方電極とが接続される。抵抗素子Ｒ３（第３抵抗素子）および容量素子Ｃ３（第３容量素子）はローパスフィルタＦ２を構成する。抵抗素子Ｒ３の他端は、抵抗素子Ｒ２１を介して接地されともに、抵抗素子Ｒ２２を介してオペアンプＡ２の正入力端子ｐ２に接続される。オペアンプＡ２の負入力端子ｎ２は、抵抗素子Ｒ２３を介してオペアンプＡ２の出力端子ｚ２に接続される。出力端子ｚ２は、抵抗素子２２・２３およびオペアンプＡ２は、例えばバッファ回路として機能する。オペアンプＡ２の出力端子ｚ２は、前段回路２０の出力ノードＫ２に繋がる。入力端子ｉ２は電圧信号入力用であり、入力端子Ｉ２（マイナス側）は電流信号入力用である。入力端子Ｉ２は、フューズＪおよび抵抗素子を介して入力端子ｉ２に接続する。
【００３３】
前段回路２０の抵抗素子Ｒ３の他端は、容量素子Ｃ５（第５容量素子）介して前段回路１０の抵抗素子Ｒ１の他端に接続される。こうすれば、前段回路１０および前段回路２０間の信号処理の均衡を担保することができる。
【００３４】
後段回路３０は、抵抗素子Ｒ２・Ｒ４・Ｒ５・Ｒ６・Ｒ７・Ｒ８、容量素子Ｃ２・Ｃ４、および差動出力アンプＡ３を含む。前段回路１０の出力ノードＫ１は抵抗素子Ｒ７（第７抵抗素子）を介して差動出力アンプＡ３の正入力端子ｐ３に接続され、前段回路２０の出力ノードＫ２は抵抗素子Ｒ８（第８抵抗素子）を介して差動出力アンプＡ３の負入力端子ｎ３に接続される。差動出力アンプＡ３は、Ｖｏｃｍを中心電圧として負出力信号および正出力信号を生成するものであり、正出力信号および負出力信号の差は、正入力信号および負入力信号の差に対応した値である。
【００３５】
抵抗素子Ｒ２の一端は、差動出力アンプＡ３の負出力端子ｘ３に接続され、容量素子Ｃ２の一方電極は接地され、抵抗素子Ｒ２の他端と、容量素子Ｃ２の他方電極と、ＡＤ変換回路４０の正入力端子ｐ４とが接続される。抵抗素子Ｒ２（第２抵抗素子）および容量素子Ｃ２（第２容量素子）はローパスフィルタＦ３を構成する。
【００３６】
抵抗素子Ｒ４の一端は、差動出力アンプＡ３の正出力端子ｙ３に接続され、容量素子Ｃ４の一方電極は接地され、抵抗素子Ｒ４の他端と、容量素子Ｃ４の他方電極と、ＡＤ変換回路４０の負入力端子ｎ４とが接続される。抵抗素子Ｒ４（第４抵抗素子）および容量素子Ｃ４（第４容量素子）はローパスフィルタＦ４を構成する。
【００３７】
差動出力アンプＡ３の負出力端子ｘ３は、抵抗素子Ｒ５を介して差動出力アンプＡ３の正入力端子ｐ３にフィードバック接続され、差動出力アンプＡ３の正出力端子ｙ３は、抵抗素子Ｒ６を介して差動出力アンプＡ３の負入力端子ｎ３にフィードバック接続される。
【００３８】
基準電圧生成回路５０は、レファレンスＩＣ６０、抵抗素子Ｒ３０・Ｒ３１およびオペアンプＡ５・Ａ６を含み、差動出力アンプＡ３の中心電圧Ｖｏｃｍと、ＡＤ変換回路４０の参照電圧Ｖｒｅｆとを生成する。
【００３９】
レファレンスＩＣ６０の出力は、オペアンプＡ５の正入力端子ｐ５に接続され、オペアンプＡ５の出力である参照電圧ＶｒｅｆがＡＤ変換回路４０に入力される。オペアンプＡ５の出力端子ｚ５は、その負入力端子ｎ５に接続される。
【００４０】
レファレンスＩＣ６０の出力は、抵抗素子Ｒ３０を介してオペアンプＡ６の正入力端子ｐ６に接続され、正入力端子ｐ６は、抵抗素子Ｒ３１を介して接地され、オペアンプＡ６の出力であるＶｏｃｍが、中心電圧として差動出力アンプＡ３に入力される。オペアンプＡ６の出力端子ｚ６は、その負入力端子ｎ６に接続される。
【００４１】
Ｖｏｃｍ＝１．２５〔Ｖ〕、Ｖｒｅｆ＝２．５〔Ｖ〕とすれば、図２（ｂ）（ｃ）のｔ１（Ｓ１＝＋１０〔Ｖ〕、Ｓ２＝０〔Ｖ〕）では、例えば、差動出力アンプＡ３の正入力信号＝１．０〔Ｖ〕、差動出力アンプＡ３の負入力信号＝０〔Ｖ〕、差動出力アンプＡ３の正出力信号＝２．２５〔Ｖ〕、差動出力アンプＡ３の負出力信号＝０．２５〔Ｖ〕となる。ＡＤ変換回路４０は、Ｖｒｅｆ＝２．５〔Ｖ〕を＋１２５０００に対応させため、差動出力アンプＡ３の正出力信号および負出力信号の差が２．０〔Ｖ〕のｔ１では、デジタル出力値は１０００００となる。
【００４２】
実施例１では、前段回路１０および前段回路２０を同一の回路構成とし、抵抗素子Ｒ１の抵抗値＝抵抗素子Ｒ３の抵抗値、容量素子Ｃ１の容量値＝容量素子Ｃ３の容量値、抵抗素子Ｒ１１の抵抗値＝抵抗素子Ｒ２１の抵抗値、抵抗素子Ｒ１２の抵抗値＝抵抗素子Ｒ２２の抵抗値、抵抗素子Ｒ１３の抵抗値＝抵抗素子Ｒ２３の抵抗値としてもよい。また、後段回路３０では、抵抗素子Ｒ２の抵抗値＝抵抗素子Ｒ４の抵抗値、容量素子Ｃ２の容量値＝容量素子Ｃ４の容量値、抵抗素子Ｒ５の抵抗値＝抵抗素子Ｒ６の抵抗値、抵抗素子Ｒ７の抵抗値＝抵抗素子Ｒ８の抵抗値としてもよい。こうすれば、外部機器のマイナス側の出力を入力端子ｉ１（＋）に接続し、外部機器のプラス側の出力を入力端子ｉ２（−）に接続しても動作可能となる。
【００４３】
〔実施例２〕
図３の実施例１では、差動出力アンプＡ３の負出力端子ｘ３を、ローパスフィルタ３を介してＡＤ変換回路４０の正入力端子ｐ４に接続し、差動出力アンプＡ３の正出力端子ｙ３を、ローパスフィルタ４を介してＡＤ変換回路４０の負入力端子ｎ４に接続しているが、これに限定されない。図４のように、差動出力アンプＡ３およびアナログデジタル変換回路４０間の経路のノイズを低減するため、差動出力アンプＡ３の負出力端子ｘ３を、ローパスフィルタ３を介してＡＤ変換回路４０の負入力端子ｎ４に接続し、差動出力アンプＡ３の正出力端子ｙ３を、ローパスフィルタ４を介してＡＤ変換回路４０の正入力端子ｐ４に接続する構成でもよい。
【００４４】
本実施形態に上述限定されるものではなく、例えば、図１のローパスフィルタＦ２・Ｆ３・Ｆ４を除いた構成も可能であるし、図２のオペアンプＡ１・Ａ２を除いた構成も可能である。異なる実施例それぞれに開示された技術的手段を適宜組み合わせて得られる構成も実施形態に含まれる。
【符号の説明】
【００４５】
１０  前段回路
２０  前段回路
３０  後段回路
４０  ＡＤ変換回路
Ａ３  差動出力アンプ
ｉ１  入力端子（プラス側）
ｉ２  入力端子（マイナス側）
Ｋ１  出力ノード
Ｋ２  出力ノード
Ｒ１〜Ｒ８  抵抗素子
Ｃ１〜Ｃ５  容量素子
【図１】
2019198046.tif 000003
【図２】
2019198046.tif 000004
【図３】
2019198046.tif 000005
【図４】
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