(57)【要約】【課題】信頼性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、積層体と、導電部材と、第１半導体ピラーと、第２半導体ピラーと、絶縁層と、を備える。前記積層体は、複数の電極膜が第１方向に沿って相互に離隔して配列されている。前記積層体の第２方向の端部の形状は、前記電極膜毎にテラスが形成された階段状である。前記導電部材は前記半導体基板に接続されている。前記第１半導体ピラーは、前記積層体における前記端部を除く部分内に配置され、前記第１方向に延び、前記半導体基板に接続されている。前記第２半導体ピラーは、前記積層体の前記端部内に配置され、前記第１方向に延び、前記半導体基板に接続されている。前記絶縁層は、前記半導体基板と前記積層体との間であって、前記導電部材と前記第２半導体ピラーとの間に配置されている。【選択図】図２
2019050269.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域の第１方向側に設けられ、複数の電極膜が前記第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
前記半導体基板の第２領域の前記第１方向側に設けられ、前記半導体基板に接続された導電部材と、
前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、前記半導体基板に接続された第１半導体ピラーと、
前記積層体の前記端部内に設けられ、前記第１方向に延び、前記半導体基板に接続された第２半導体ピラーと、
前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
前記第２半導体ピラーと前記電極膜との間に設けられた絶縁部材と、
前記半導体基板と前記積層体との間であって、前記導電部材と前記第２半導体ピラーとの間に設けられた絶縁層と、
を備えた半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の第１領域の第１方向側に設けられ、複数の電極膜が前記第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
前記半導体基板の第２領域の前記第１方向側に設けられ、前記半導体基板に接続された導電部材と、
前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、前記半導体基板に接続された第１半導体ピラーと、
前記積層体の前記端部内に設けられ、前記第１方向に延び、前記半導体基板に接続された第２半導体ピラーと、
前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
前記第２半導体ピラーと前記電極膜との間に設けられた絶縁部材と、
を備え、
前記導電部材と前記第２半導体ピラーとの間における前記半導体基板と前記半導体基板に最も近い前記電極膜との距離は、前記導電部材と前記第１半導体ピラーとの間における前記半導体基板と前記半導体基板に最も近い前記電極膜との距離よりも長い半導体記憶装置。
【請求項３】
前記半導体基板と前記積層体との間に設けられ、電荷を蓄積可能な電荷蓄積膜をさらに備えた請求項１または２に記載の半導体記憶装置。
【請求項４】
前記電荷蓄積膜は、
第１絶縁層と、
第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられ、電荷を蓄積可能な電荷蓄積層と、
を有した請求項３記載の半導体記憶装置。
【請求項５】
前記導電部材は、前記積層体から見て、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に配置され、前記平面に沿って拡がる請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、信頼性の確保が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２３６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、積層体と、導電部材と、第１半導体ピラーと、第２半導体ピラーと、電荷蓄積部材と、絶縁部材と、絶縁層と、を備える。前記積層体は、前記半導体基板の第１領域の第１方向側に配置され、複数の電極膜が前記第１方向に沿って相互に離隔して配列されている。前記積層体の前記第１方向に対して交差した第２方向の端部の形状は、前記電極膜毎にテラスが形成された階段状である。前記導電部材は、前記半導体基板の第２領域の前記第１方向側に配置され、前記半導体基板に接続されている。前記第１半導体ピラーは、前記積層体における前記端部を除く部分内に配置され、前記第１方向に延び、前記半導体基板に接続されている。前記第２半導体ピラーは、前記積層体の前記端部内に配置され、前記第１方向に延び、前記半導体基板に接続されている。前記電荷蓄積部材は、前記第１半導体ピラーと前記電極膜との間に配置されている。前記絶縁部材は、前記第２半導体ピラーと前記電極膜との間に配置されている。前記絶縁層は、前記半導体基板と前記積層体との間であって、前記導電部材と前記第２半導体ピラーとの間に配置されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】（ａ）は図１に示すＢ−Ｂ’線による断面図であり、（ｂ）は図１に示すＣ−Ｃ’線による断面図である。
【図４】図３（ｂ）の領域Ｄを示す断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態における絶縁層１３の形成方法を示す断面図である。
【図６】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
【図７】（ａ）は図６（ａ）の領域Ｅを示す断面図であり、（ｂ）は図６（ｂ）の領域Ｆを示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３（ａ）は図１に示すＢ−Ｂ’線による断面図であり、（ｂ）は図１に示すＣ−Ｃ’線による断面図である。
図４は、図３（ｂ）の領域Ｄを示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図においても同様である。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００８】
図１に示すように、本実施形態に係る半導体記憶装置１においては、導電形がｐ形のシリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。
【０００９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａ（図２参照）に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０内から上面１０ａに向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１０】
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
【００１１】
シリコン基板１０の上層部分の一部には、導電形がｎ形のｎウェル１１が形成されており、ｎウェル１１の上層部分の一部には、導電形がｐ形のｐウェル１２が形成されている。ｎウェル１１及びｐウェル１２はシリコン基板１０の一部である。ｐウェル１２の上層部分の一部には、絶縁層１３が形成されている。絶縁層１３は、例えば、シリコン酸化物（ＳｉＯ）からなり、例えば、シリコン基板１０の上層部分が熱酸化されたものである。ｐウェル１２の上層部分の他の一部には、導電形がｎ＋形のｎ＋形コンタクト領域１４が形成されている。
【００１２】
ｐウェル１２上及び絶縁層１３上には、複数の積層体２０が設けられている。複数の積層体２０はＹ方向に沿って配列されている。積層体２０間には、導電板２１が設けられている。導電板２１の形状は、ＸＺ平面に沿って拡がる板状である。ｎ＋形コンタクト領域１４は導電板２１の直下域に形成されており、導電板２１の下端に接続されている。
【００１３】
図２、図３（ａ）及び（ｂ）に示すように、積層体２０においては、複数の絶縁膜２２及び複数の電極膜２３が１層ずつ交互に積層されている。積層体２０のＸ方向の中央部をセル部２０ａという。セル部２０ａには、全ての段の電極膜２３が配置されている。一方、積層体２０のＸ方向の両端部２０ｂの形状は、電極膜２３毎にテラスが設けられた階段状である。積層体２０の上部におけるＹ方向の中央部には、Ｘ方向に延びるシリコン酸化部材２４が設けられている。シリコン酸化部材２４によって、最上段の電極膜２３が２つに分割されている。なお、上から複数段の電極膜２３がシリコン酸化部材２４によってそれぞれ２つに分割されていてもよい。
【００１４】
積層体２０のセル部２０ａ内には、例えばｉ形（真性）のポリシリコンからなるシリコンピラー２５が設けられている。シリコンピラー２５の形状は、下部２５ａが閉塞した略円筒形である。シリコンピラー２５の下部２５ａは、最下段の電極膜２３によって囲まれている。下部２５ａの側面上には、シリコン酸化膜２６が設けられている。シリコンピラー２５における下部２５ａを除く部分、すなわち、下から２段目以上の電極膜２３によって囲まれた部分を上部２５ｂという。上部２５ｂ内には、例えばシリコン酸化物からなるコア部材３１（図４参照）が設けられている。上部２５ｂの側面上には、メモリ膜２７が設けられている。
【００１５】
積層体２０の両端部２０ｂ内には、例えばｉ形（真性）のポリシリコンからなるシリコンピラー２８が設けられている。シリコンピラー２８の直径は、シリコンピラー２５の直径よりも大きい。シリコンピラー２８の形状は、下部２８ａが閉塞した略円筒形である。下部２８ａは最下段の電極膜２３によって囲まれている。下部２８ａの側面上には、シリコン酸化膜２９が設けられている。シリコンピラー２８における下部２８ａを除く部分、すなわち、下から２段目以上の電極膜２３によって囲まれた部分を上部２８ｂという。上部２８ｂの厚さは、シリコンピラー２５の上部２５ｂの厚さと略同じである。上部２８ｂ内には、例えばシリコン酸化物からなるコア部材３１（図４参照）が設けられている。上部２８ｂの側面上には、メモリ膜３０が設けられている。
【００１６】
図４に示すように、メモリ膜３０においては、シリコンピラー２８の上部２８ｂ側から順に、トンネル絶縁膜３２、電荷蓄積膜３３及びブロック絶縁膜３４が設けられている。トンネル絶縁膜３２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜３３は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。
【００１７】
ブロック絶縁膜３４は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。本実施形態においては、ブロック絶縁膜３４は、シリコン酸化層３５及びアルミニウム酸化層３６からなる二層膜である。トンネル絶縁膜３２、電荷蓄積膜３３及びシリコン酸化層３５の形状は、シリコンピラー２８の上部２８ｂを囲む円筒形である。アルミニウム酸化層３６は、電極膜２３の下面上、上面上、並びに、シリコンピラー２５及び２８に対向した側面上に設けられている。
【００１８】
メモリ膜２７の膜構成は、メモリ膜３０の膜構成と同じである。メモリ膜２７の膜厚は、メモリ膜３０の膜厚と略等しい。但し、メモリ膜２７内に配置されたコア部材３１は、メモリ膜３０内に配置されたコア部材３１よりも細い。従って、メモリ膜２７の内径はメモリ膜３０の内径よりも小さく、メモリ膜２７の外径もメモリ膜３０の外径よりも小さい。
【００１９】
電極膜２３には、例えばタングステン（Ｗ）からなる本体部３８と、バリアメタル層３９とが設けられている。バリアメタル層３９は、例えば、チタン（Ｔｉ）層及びチタン窒化層（ＴｉＮ）が積層された２層膜であり、本体部３８の上面上、下面上、及び、シリコンピラー２５及び２８に対向した側面上に設けられている。
【００２０】
図１及び図２に示すように、絶縁層１３は、積層体２０の両端部２０ｂの直下域に形成されており、セル部２０ａの直下域には配置されていない。絶縁層１３は、シリコン基板１０と積層体２０の間であって、導電板２１とシリコンピラー２８との間に配置されており、導電板２１とシリコンピラー２５の間には配置されていない。このため、導電板２１とシリコンピラー２８との間におけるｐウェル１２と最下段の電極膜２３との距離Ｌｂは、導電板２１とシリコンピラー２５との間におけるｐウェル１２と最下段の電極膜２３との距離Ｌａよりも長い。すなわち、Ｌｂ＞Ｌａである。また、Ｚ方向から見て、シリコンピラー２５は絶縁層１３の外縁の外側に配置されている。シリコンピラー２５の下端は、ｐウェル１２に接続されている。一方、Ｚ方向から見て、シリコンピラー２８は絶縁層１３の外縁の内側に配置されている。シリコンピラー２８の下端は絶縁層１３を貫通して、ｐウェル１２に接続されている。
【００２１】
また、積層体２０の上方及び側方には、積層体２０を覆うように、例えばシリコン酸化物からなる層間絶縁膜４０が設けられている。積層体２０上には、Ｙ方向に延びるビット線４１が設けられている。ビット線４１は、プラグ４２を介して、シリコンピラー２５の上端に接続されている。一方、シリコンピラー２８の上端は、どこにも接続されていない。また、シリコン基板１０の上層部分及び層間絶縁膜４０内における積層体２０の周囲には、ＣＭＯＳ等の回路素子が形成されており、周辺回路を構成している。層間絶縁膜４０内における積層体２０の周囲には、ｐウェル１２に接続されたコンタクト（図示せず）が設けられている。
【００２２】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
本実施形態に係る半導体記憶装置１においては、シリコンピラー２５と電極膜２３との交差部分毎に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）からなるメモリセルが形成される。このメモリセルの閾値電圧を切り替えることにより、データを記憶する。一方、シリコンピラー２８は積層体２０の支柱として機能し、メモリセルは形成しない。以下、メモリセルに対するデータの書き込み、読み出し、及び消去の方法について説明する。
【００２３】
書込動作においては、選択された電極膜２３に正の書込電位を印加し、選択されたシリコンピラー２５にビット線４１を介して接地電位を印加することにより、シリコンピラー２５からトンネル絶縁膜３２を介して電荷蓄積膜３３に電子を注入する。電荷蓄積膜３３内に電子が蓄積されることにより、選択されたメモリセルの閾値電圧が上昇する。このようにして、選択されたメモリセルにデータが書き込まれる。
【００２４】
読出動作においては、最下段の電極膜２３に正のオン電位を印加することにより、最下段の電極膜２３とシリコンピラー２５との交差部分に形成されるトランジスタ４５、及び、最下段の電極膜２３とｐウェル１２との間に形成されるトランジスタ４６を導通状態とすると共に、読出対象となるメモリセルの電極膜２３に読出電位を印加する。そして、ビット線４１と導電板２１との間に電圧を印加する。これにより、ビット線４１から、プラグ４２、シリコンピラー２５、ｐウェル１２、ｎ＋形コンタクト領域１４を介して、導電板２１に電流が流れる。このとき流れる電流の大きさは、読出対象となるメモリセルの状態に依存する。従って、ビット線４１と導電板２１との間に流れる電流を検出することにより、メモリセルの閾値電圧を判定することができる。このようにして、選択されたメモリセルのデータが読み出される。
【００２５】
このとき、積層体２０の両端部２０ｂの直下域においては、ｐウェル１２と最下段の電極膜２３との間に絶縁層１３が介在しており、セル部２０ａの直下域においては、絶縁層１３が介在していない。このため、最下段の電極膜２３とｐウェル１２との間に形成されるトランジスタ４６のうち、両端部２０ｂの直下域に形成されるトランジスタ４６ｂの閾値Ｖｔｈ＿４６ｂは、セル部２０ａの直下域に形成されるトランジスタ４６ａの閾値Ｖｔｈ＿４６ａよりも高い。例えば、トランジスタ４６ｂの閾値Ｖｔｈ＿４６ｂはトランジスタ４５の閾値Ｖｔｈ＿４５よりも高く、トランジスタ４６ａの閾値Ｖｔｈ＿４６ａはトランジスタ４５の閾値Ｖｔｈ＿４５よりも低い。すなわち、Ｖｔｈ＿４６ｂ＞Ｖｔｈ＿４５＞Ｖｔｈ＿４６ａである。従って、最下段の電極膜２３にオン電位を印加した場合に、トランジスタ４６ｂの導通の程度はトランジスタ４６ａの導通の程度よりも低い。このため、導電板２１に印加された電位は、シリコンピラー２８に伝達されにくい。
【００２６】
消去動作においては、１つの積層体２０に属する全ての電極膜２３に接地電位を印加すると共に、積層体２０の周囲に配置されたコンタクト（図示せず）から、ｐウェル１２を介して、シリコンピラー２５に正の消去電位を印加する。これにより、電荷蓄積膜３３に蓄積されていた電子がトンネル絶縁膜３２を介してシリコンピラー２５に引き出される。この結果、電荷蓄積膜３３に蓄積されていた電子が消失し、そのメモリセルの閾値電圧が低下する。このようにして、ある積層体２０に属する全てのメモリセルのデータを一括して消去する。
【００２７】
次に、本実施形態における絶縁層１３の形成方法について説明する。
図５（ａ）〜（ｄ）は、本実施形態における絶縁層１３の形成方法を示す断面図である。
先ず、図５（ａ）に示すように、シリコン基板１０を用意する。
【００２８】
次に、図５（ｂ）に示すように、シリコン基板１０上における両端部２０ｂが形成される予定の領域を除く領域に、レジストマスク５１を形成する。次に、レジストマスク５１をマスクとして、シリコン基板１０の上面１０ａに対して、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、シリコン基板１０の上面１０ａにおいて、両端部２０ｂが形成される予定の領域がエッチバックされ、セル部２０ａが形成される予定の領域よりも低くなる。次に、レジストマスク５１を除去する。
【００２９】
次に、図５（ｃ）に示すように、酸化雰囲気中において熱処理を施す。これにより、シリコン基板１０の上層部分が熱酸化されて、シリコン酸化物からなる絶縁層１３が形成される。
【００３０】
次に、図５（ｄ）に示すように、シリコン基板１０上における両端部２０ｂが形成される予定の領域に、レジストマスク５２を形成する。次に、レジストマスク５２をマスクとして、シリコン酸化物に対してウェットエッチングを施す。次に、レジストマスク５２を除去する。
【００３１】
これにより、両端部２０ｂが形成される予定の領域を除く領域において、絶縁層１３が除去される。この結果、絶縁層１３は両端部２０ｂが形成される予定の領域のみに残留する。このとき、Ｚ方向において、セル部２０ａにおけるシリコン基板１０の上面１０ａの位置と、両端部２０ｂにおける絶縁層１３の上面の位置は、相互に略等しくなる。
【００３２】
このようにして、絶縁層１３が形成される。その後、イオン注入法により、ｎウェル１１及びｐウェル１２を形成する。なお、ｎウェル１１及びｐウェル１２を形成した後、絶縁層１３を形成してもよい。
【００３３】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、積層体２０の両端部２０ｂの直下域に絶縁層１３が設けられているため、トランジスタ４６ｂの閾値Ｖｔｈ＿４６ｂがトランジスタ４６ａのＶｔｈ＿４６ａよりも高い。これにより、読出動作において、最下段の電極膜２３にオン電位を印加しても、トランジスタ４６ｂが十分に導通せず、導電板２１に印加された電位がシリコンピラー２８に伝達されにくい。このため、シリコンピラー２８と電極膜２３との間に高い電圧が印加されにくく、メモリ膜３０が損傷を受けにくい。この結果、本実施形態に係る半導体記憶装置は、信頼性が高い。
【００３４】
これに対して、仮に、絶縁層１３が設けられていないと、読出動作において、トランジスタ４６ｂが導通し、導電板２１に印加された電位がほぼそのままシリコンピラー２８に印加される。上述の如く、シリコンピラー２８の直径はシリコンピラー２５の直径よりも大きいが、シリコンピラー２８はシリコンピラー２５と同じ工程で形成される。この工程の条件は、メモリセルを構成するシリコンピラー２５に対して最適化されているため、シリコンピラー２８の形状精度は、シリコンピラー２５の形状精度よりも低くなる。この結果、シリコンピラー２８の形状はいびつになりやすく、メモリ膜３０の膜厚は不均一になりやすい。このため、メモリ膜３０に電位が繰り返し印加されると、電界集中が生じ、メモリ膜３０が破壊される場合がある。このため、半導体記憶装置の信頼性が低下してしまう。
【００３５】
また、本実施形態においては、Ｚ方向において、セル部２０ａにおけるシリコン基板１０の上面１０ａの位置と、両端部２０ｂにおける絶縁層１３の上面の位置を相互に略等しくしている。このため、セル部２０ａと両端部２０ｂとの境界において、電極膜２３等に段差が形成されることを抑制できる。この結果、本実施形態に係る半導体記憶装置１は形状精度が高く、信頼性が高い。
【００３６】
更に、絶縁層１３は、周辺回路を形成するための熱酸化工程を利用して形成することができる。このため、絶縁層１３を形成するために、追加の工程を設ける必要がない。
【００３７】
（第２の実施形態）
次に、第２の実施形態について説明する。
図６（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
図６（ａ）が示す断面は、図１に示すＢ−Ｂ’線による断面に相当し、（ｂ）が示す断面は図１に示すＣ−Ｃ’線による断面に相当する。
図７（ａ）は、図６（ａ）の領域Ｅを示す断面図であり、図７（ｂ）は、図６（ｂ）の領域Ｆを示す断面図である。
【００３８】
図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２においては、シリコン基板１０と最下段の電極膜２３との間に、絶縁膜２２の替わりに電荷蓄積膜６０が設けられている。電荷蓄積膜６０は、セル部２０ａ及び両端部２０ｂの双方に設けられている。両端部２０ｂにおいては、電荷蓄積膜６０は絶縁層１３と最下段の電極膜２３との間に配置されている。
【００３９】
図７（ａ）及び（ｂ）に示すように、電荷蓄積膜６０においては、下方から上方に向かって、シリコン酸化層６１、シリコン窒化層６２及びシリコン酸化層６３がこの順に積層されている。シリコン窒化層６２は、電荷、例えば電子を蓄積することができる。シリコン酸化層６１及び６３は、シリコン窒化層６２に蓄積された電子が漏出することを抑制する。シリコン窒化層６２における両端部２０ｂに配置された部分６２ｂに含まれる電子は、シリコン窒化層６２におけるセル部２０ａに配置された部分６２ａに含まれる電子よりも多い。
【００４０】
半導体記憶装置２を製造する際に、シリコン窒化層６２には自然に電子が蓄積される。そして、半導体記憶装置２の完成後、消去動作を行い、シリコン窒化層６２におけるセル部２０ａに配置された部分６２ａから電子を除去する。これにより、部分６２ｂに含まれる電子量は、部分６２ａに含まれる電子量よりも多くなる。
【００４１】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
本実施形態に係る半導体記憶装置２においては、シリコン窒化層６２の部分６２ｂに含まれる電子量が、部分６２ａに含まれる電子量よりも多い。また、両端部２０ｂの直下域には絶縁層１３が設けられているため、セル部２０ａの直下域と比較して、ｐウェル１２と最下段の電極膜２３との距離が長い。このため、最下段の電極膜２３とｐウェル１２との間に形成されるトランジスタ４６のうち、積層体２０の両端部２０ｂの直下域に形成されるトランジスタ４６ｂの閾値Ｖｔｈ＿４６ｂは、セル部２０ａの直下域に形成されるトランジスタ４６ａの閾値Ｖｔｈ＿４６ａよりも高い。例えば、閾値Ｖｔｈ＿４６ｂはトランジスタ４５の閾値Ｖｔｈ＿４５よりも高く、閾値Ｖｔｈ＿４６ａは閾値Ｖｔｈ＿４５よりも低い。従って、読出動作において、最下段の電極膜２３にオン電位を印加したときに、トランジスタ４６ｂの導通の程度は、トランジスタ４６ａの導通の程度よりも低い。
【００４２】
本実施形態によれば、読出動作において、トランジスタ４６ａは十分に導通してメモリセルに対する読出動作が実行される。一方、トランジスタ４６ｂは導通しにくく、導電板２１に印加された電位がシリコンピラー２８に印加されることを抑制できる。この結果、読出動作に伴い、メモリ膜３０に高電圧が印加されることを抑制できる。これにより、メモリ膜３０の損傷を防止して、半導体記憶装置２の信頼性を高めることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４３】
なお、電荷蓄積膜６０においては、シリコン窒化層６２の替わりに、ハフニウム酸化層（ＨｆＯ）又はジルコニア酸化層（ＺｒＯ）を設けてもよい。
【００４４】
以上説明した実施形態によれば、信頼性が高い半導体記憶装置を実現することができる。
【００４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４６】
１、２：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：ｎウェル、１２：ｐウェル、１３：絶縁層、１４：ｎ＋形コンタクト領域、２０：積層体、２０ａ：セル部、２０ｂ：端部、２１：導電板、２２：絶縁膜、２３：電極膜、２４：シリコン酸化部材、２５：シリコンピラー、２５ａ：下部、２５ｂ：上部、２６：シリコン酸化膜、２７：メモリ膜、２８：シリコンピラー、２８ａ：下部、２８ｂ：上部、２９：シリコン酸化膜、３０：メモリ膜、３１：コア部材、３２：トンネル絶縁膜、３３：電荷蓄積膜、３４：ブロック絶縁膜、３５：シリコン酸化層、３６：アルミニウム酸化層、３８：本体部、３９：バリアメタル層、４０：層間絶縁膜、４１：ビット線、４２：プラグ、４５、４６ａ、４６ｂ：トランジスタ、５１、５２：レジストマスク、６０：電荷蓄積膜、６１：シリコン酸化層、６２：シリコン窒化層、６２ａ、６２ｂ：部分、６３：シリコン酸化層、Ｌａ、Ｌｂ：距離
【図１】
2019050269.tif 000003
【図２】
2019050269.tif 000004
【図３】
2019050269.tif 000005
【図４】
2019050269.tif 000006
【図５】
2019050269.tif 000007
【図６】
2019050269.tif 000008
【図７】
2019050269.tif 000009