(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢの上面から突出するフィンＦＡの上面上には、ゲート絶縁膜ＧＦ１を介して制御ゲート電極ＣＧと、ゲート絶縁膜ＯＮを介してメモリゲート電極ＭＧとが形成されている。制御ゲート電極ＣＧの横のフィンＦＡには半導体領域Ｄ１が形成されている。半導体領域Ｄ１上には、絶縁膜ＳＮ、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１および絶縁膜ＳＮには、半導体領域Ｄ１に達するプラグＰＧ１が形成されている。ここで、制御ゲート電極ＣＧと層間絶縁膜ＩＬ２との間には、キャップ膜ＣＰ１が形成されており、プラグＰＧ１はキャップ膜ＣＰ１の直上にも位置している。【選択図】図３７
2019050255.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一部分であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面上および側面上に、第１ゲート絶縁膜を介して形成され、且つ、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部の前記上面上および側面上に、第２ゲート絶縁膜を介して形成され、前記第１ゲート電極の第１側面に前記第２ゲート絶縁膜を介して隣接し、且つ、前記第２方向に延在する第２ゲート電極と、
前記第１側面と反対側の前記第１ゲート電極の第２側面に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサの横の前記第１突出部に形成された半導体領域と、
前記半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上および前記第１ゲート電極上に形成された第２層間絶縁膜と、
前記半導体領域に達するように、前記第２層間絶縁膜、前記第１層間絶縁膜および前記第１絶縁膜に形成されたプラグと、
を有し、
前記第１ゲート電極と前記第２層間絶縁膜との間に、キャップ膜が形成されており、
前記プラグは、前記キャップ膜の直上にも位置しており、
前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第１絶縁膜および前記キャップ膜と異なる材料からなる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は、前記第１ゲート電極の底面および側面に形成されており、
前記キャップ膜と前記第２ゲート電極との間には、前記第１ゲート絶縁膜が形成されており、
前記第１ゲート絶縁膜は、前記第１絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記キャップ膜と前記第２ゲート電極との間には、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜が形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２ゲート電極上にはシリサイド層が形成されている、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１層間絶縁膜および前記第２層間絶縁膜は、酸化シリコンからなり、
前記第１絶縁膜および前記キャップ膜は、窒化シリコンからなり、
前記第１ゲート絶縁膜は、金属酸化物からなる、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記金属酸化物は、ハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ゲート絶縁膜は、電荷蓄積層を有し、
前記第１ゲート電極、前記第１ゲート絶縁膜、前記第２ゲート電極、前記第２ゲート絶縁膜および前記半導体領域は、不揮発性メモリを構成している、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
互いに隣接する２つ前記不揮発性メモリは、前記半導体領域に対して対称に形成されており、
前記プラグは、隣接する前記不揮発性メモリの各々の前記キャップ膜の直上に位置している、半導体装置。
【請求項９】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿った第１方向に延在する第１突出部を形成する工程、
（ｃ）前記第１突出部の上面上および側面上に、第１絶縁膜を介してダミーゲート電極を形成する工程、
（ｄ）前記第１突出部の上面上および側面上と、前記ダミーゲート電極の第１側面上とに、第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜を介して、前記第１突出部の上面上および側面上と、前記第１側面とは反対側の前記ダミーゲート電極の第２側面上とに、第２ゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後に、前記第１突出部の上面上、および、前記ダミーゲート電極の前記第２側面上に、サイドウォールスペーサを形成する工程、
（ｇ）前記サイドウォールスペーサの横の前記第１突出部に、イオン注入によって、半導体領域を形成する工程、
（ｈ）前記半導体領域上に、第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜上に、第１層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記ダミーゲート電極および前記第１絶縁膜を除去することで、前記サイドウォールスペーサと前記第２ゲート絶縁膜との間の前記第１突出部を露出する開口部を形成する工程、
（ｋ）前記開口部内に、第１ゲート絶縁膜を形成する工程、
（ｌ）前記開口部内に、前記第１ゲート絶縁膜を介して、第１ゲート電極を埋め込む工程、
（ｍ）前記第１ゲート電極の上面を後退させる工程、
（ｎ）前記（ｍ）工程後に、前記開口部内を埋め込むように、前記第１ゲート電極上にキャップ膜を形成する工程、
（ｏ）前記（ｎ）工程後に、前記第１層間絶縁膜上および前記キャップ膜上に、第２層間絶縁膜を形成する工程、
（ｐ）前記第２層間絶縁膜、前記第１層間絶縁膜および前記第２絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程、
を有し、
前記コンタクトホールは、前記キャップ膜の直上にも位置しており、
前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第２絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記キャップ膜と、前記第２ゲート電極との間には、前記第１ゲート絶縁膜が形成されており、
前記第１ゲート絶縁膜は、前記第２絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記キャップ膜と、前記第２ゲート電極との間には、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜が形成されている、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第２ゲート電極上にはシリサイド層が形成されている、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記（ｐ）工程において、前記第２層間絶縁膜および前記第１層間絶縁膜をエッチングする際に、前記第２絶縁膜および前記キャップ膜がエッチングストッパとして機能する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｐ）工程は、
（Ｐ１）前記第２層間絶縁膜および前記第１層間絶縁膜をエッチングする工程、
（Ｐ２）前記（Ｐ１）工程後に、前記キャップ膜の一部をエッチングすると同時に、前記第２絶縁膜をエッチングして前記半導体領域に達する前記コンタクトホールを形成する工程、
を有し、
前記（Ｐ１）工程では、前記第２絶縁膜および前記キャップ膜がエッチングストッパとして機能し、
前記（Ｐ２）工程では、前記第１ゲート絶縁膜がエッチングストッパとして機能する、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記第１および第２層間絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜および前記キャップ膜は、窒化シリコンからなり、
前記第１ゲート絶縁膜は、金属酸化物からなる、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記金属酸化物は、ハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜である、半導体装置の製造方法。
【請求項１７】
請求項９記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜は、電荷蓄積層を有し、
前記第１ゲート電極、前記第１ゲート絶縁膜、前記第２ゲート電極、前記第２ゲート絶縁膜および前記半導体領域は、不揮発性メモリを構成している、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
互いに隣接する２つの前記不揮発性メモリは、前記半導体領域に対して対称に形成されており、
前記コンタクトホールは、隣接する前記不揮発性メモリの各々の前記第１ゲート電極上に形成された前記キャップ膜の直上に位置している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：FIN Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリおよびＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲート電極あるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１には、不揮発性メモリの制御ゲート電極の上部に絶縁膜を設けることで、制御ゲート電極とコンタクトプラグとの短絡を防止する技術が開示されている。
【０００５】
特許文献２には、ＦＩＮＦＥＴにてゲートラスト構造のゲート電極を適用し、このゲート電極の上部に絶縁膜を設けることで、ドレイン領域へのコンタクトプラグと、ゲート電極との短絡を防止する技術が開示されている。
【０００６】
特許文献３には、不揮発性メモリをＦＩＮＦＥＴ構造で形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１０／０８２３８９号
【特許文献２】米国特許出願公開第２０１３／０２５６７６７号明細書
【特許文献３】特開２０１７−０４５８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
不揮発性メモリをＦＩＮＦＥＴ構造で形成し、更に、不揮発性メモリの制御ゲート電極をゲートラスト構造で形成した場合、ドレイン領域へのコンタクトホールを形成する工程において、コンタクトホール形成用のマスクがずれた場合に、コンタクトホール内に埋め込まれるプラグと、制御ゲート電極とが短絡する恐れがある。ドレイン領域と制御ゲート電極とには、それぞれ個別に電圧が印可されるため、このような短絡の恐れは、不揮発性メモリの信頼性の低下に繋がる。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、半導体基板の一部分であって、半導体基板の上面から突出しする第１突出部を有する。また、半導体装置およびその製造方法は、第１突出部の上面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、第１突出部の上面上に、第２ゲート絶縁膜を介して形成され、第１ゲート電極の一方の側面に第２ゲート絶縁膜を介して隣接する第２ゲート電極とを有する。また、半導体装置およびその製造方法は、第１ゲート電極の他方の側面に形成されたサイドウォールスペーサと、サイドウォールスペーサの横の第１突出部に形成された半導体領域と、半導体領域上に形成された第１絶縁膜と、第１絶縁膜上に形成された第１層間絶縁膜とを有する。また、半導体装置およびその製造方法は、第１層間絶縁膜上および第１ゲート電極上に形成された第２層間絶縁膜と、半導体領域に達するように、第２層間絶縁膜、第１層間絶縁膜および第１絶縁膜に形成されたプラグとを有する。そして、第１ゲート電極と第２層間絶縁膜との間に、キャップ膜が形成されており、プラグはキャップ膜上にも位置しており、第１および第２層間絶縁膜は、第１絶縁膜およびキャップ膜とは異なる材料からなる。
【００１２】
また、一実施の形態である半導体装置の製造方法は、半導体基板を準備する工程、半導体基板の一部を後退させることで、半導体基板の一部分であって、半導体基板の上面から突出し、且つ、半導体基板の主面に沿った第１方向に延在する第１突出部を形成する工程、並びに、第１突出部の上面上および側面上に、第１絶縁膜を介してダミーゲート電極を形成する工程を有する。また、半導体装置の製造方法は、第１突出部の上面上および側面上と、ダミーゲート電極の第１側面上とに、第２ゲート絶縁膜を形成する工程、並びに、第２ゲート絶縁膜を介して、第１突出部の上面上および側面上と、第１側面とは反対側のダミーゲート電極の第２側面上とに、第２ゲート電極を形成する工程を有する。また、半導体装置の製造方法は、第１突出部の上面上、および、ダミーゲート電極の第２側面上に、サイドウォールスペーサを形成する工程、サイドウォールスペーサの横の第１突出部に、イオン注入によって、半導体領域を形成する工程、半導体領域上に、第２絶縁膜を形成する工程、並びに、第２絶縁膜上に、第１層間絶縁膜を形成する工程を有する。また、半導体装置の製造方法は、ダミーゲート電極および第１絶縁膜を除去することで、サイドウォールスペーサと第２ゲート絶縁膜との間の第１突出部を露出する開口部を形成する工程、開口部内に、第１ゲート絶縁膜を形成する工程、開口部内に、第１ゲート絶縁膜を介して、第１ゲート電極を埋め込む工程、並びに、第１ゲート電極の上面を後退させる工程を有する。また、半導体装置の製造方法は、開口部内を埋め込むように、第１ゲート電極上にキャップ膜を形成する工程、第１層間絶縁膜上およびキャップ膜上に、第２層間絶縁膜を形成する工程、並びに、第２層間絶縁膜、第１層間絶縁膜および第２絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程を有する。そして、コンタクトホールは、キャップ膜の直上にも位置しており、第１層間絶縁膜および第２層間絶縁膜は、第２絶縁膜およびキャップ膜とは異なる材料からなる。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】実施の形態１である半導体装置を示す平面図である。
【図３】実施の形態１である半導体装置を示す斜視図である。
【図４】実施の形態１である半導体装置を示す断面図である。
【図５】実施の形態１である半導体装置の製造工程を説明する斜視図である。
【図６】図５に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図７】図５に続く半導体装置の製造工程を説明する斜視図である。
【図８】図７に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図９】図７に続く半導体装置の製造工程を説明する斜視図である。
【図１０】図９に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１１】図９に続く半導体装置の製造工程を説明する斜視図である。
【図１２】図１１に続く半導体装置の製造工程を説明する斜視図である。
【図１３】図１２に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１４】図１２に続く半導体装置の製造工程を説明する斜視図である。
【図１５】図１４に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１６】図１４に続く半導体装置の製造工程を説明する斜視図である。
【図１７】図１６に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する断面図である。
【図１９】図１７に続く半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図である。
【図２１】図２０に続く半導体装置の製造工程を説明する断面図である。
【図２２】図２１に続く半導体装置の製造工程を説明する断面図である。
【図２３】図２２に続く半導体装置の製造工程を説明する断面図である。
【図２４】図２３に続く半導体装置の製造工程を説明する断面図である。
【図２５】図２４に続く半導体装置の製造工程を説明する断面図である。
【図２６】図２５に続く半導体装置の製造工程を説明する断面図である。
【図２７】図２６に続く半導体装置の製造工程を説明する断面図である。
【図２８】図２７に続く半導体装置の製造工程を説明する断面図である。
【図２９】図２８に続く半導体装置の製造工程を説明する断面図である。
【図３０】図２９に続く半導体装置の製造工程を説明する断面図である。
【図３１】図３０に続く半導体装置の製造工程を説明する断面図である。
【図３２】図３１に続く半導体装置の製造工程を説明する断面図である。
【図３３】図３２に続く半導体装置の製造工程を説明する断面図である。
【図３４】不揮発性メモリのメモリセルの等価回路図である。
【図３５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３６】図３３に続く半導体装置の製造工程を説明する断面図である。
【図３７】図３６に続く半導体装置の製造工程を説明する断面図である。
【図３８】実施の形態１の変形例である半導体装置を示す平面図である。
【図３９】実施の形態１の変形例である半導体装置を示す断面図である。
【図４０】実施の形態１の変形例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１８】
（実施の形態１）
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、不揮発性メモリ回路Ｃ１、ＣＰＵ（Central Processing Unit）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有する。
【００１９】
不揮発性メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）およびフラッシュメモリなどを有し、半導体素子として、例えばＭＯＮＯＳ型トランジスタが形成されている領域である。
【００２０】
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２１】
ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２２】
アナログ回路Ｃ４は、アナログ回路を有し、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する中耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
【００２３】
Ｉ／Ｏ回路Ｃ５は、入出力回路を有し、半導体素子として、アナログ回路Ｃ４とほぼ同様の中耐圧ＭＩＳＦＥＴが形成されている領域である。
【００２４】
＜半導体装置のデバイス構造＞
以下に、図２〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４は、本実施の形態における半導体装置の断面図である。なお、図３ではウェルの図示を省略する。
【００２５】
図２および図３において、領域Ａは図１の不揮発性メモリ回路Ｃ１の一部であり、領域ＢはＣＰＵ回路Ｃ２の一部である。
【００２６】
図２は、領域Ａにおける複数のメモリセルＭＣ、および、領域Ｂにおけるｎ型トランジスタＱＮの平面図を示している。
【００２７】
図３は、領域Ａにおける１つのメモリセルＭＣ、および、領域Ｂにおけるｎ型トランジスタＱＮの斜視図を示している。なお、ＣＰＵ回路Ｃ２にはｐ型の低耐圧ＭＩＳＦＥＴも形成されているが、ここではその説明を省略する。
【００２８】
図２および図３に示すように、領域Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離部ＳＴＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、メモリセルＭＣを形成するための活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離部ＳＴＩで分離されている。
【００２９】
領域Ｂには、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＢの下端部分は、半導体基板ＳＢの主面を覆う素子分離部ＳＴＩで囲まれている。フィンＦＢは、半導体基板ＳＢの一部であり、ｎ型トランジスタＱＮを形成するための活性領域である。
【００３０】
なお、フィンＦＡおよびフィンＦＢは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡおよびフィンＦＢのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡおよびフィンＦＢのそれぞれの断面形状は、直方体であるか、または台形である。本実施の形態では、フィンＦＡおよびフィンＦＢのそれぞれの側面が、半導体基板ＳＢの主面に対して垂直な場合で図示している。
【００３１】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。すなわち、制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧは、それぞれゲート絶縁膜ＧＦ１およびゲート絶縁膜ＯＮを介して、フィンＦＡの上面上および側面上と、素子分離部ＳＴＩ上とに形成されている。フィンＦＡには、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の導電型を有する半導体領域である。
【００３２】
メモリセルＭＣは、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１、メモリゲート電極ＭＧ、ゲート絶縁膜ＯＮ、ドレイン領域ＭＤおよびソース領域ＭＳを有するＭＩＳＦＥＴであり、不揮発性記憶素子である。
【００３３】
ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤを軸としてＸ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳを軸としてＸ方向に線対称となっている。
【００３４】
フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置されている。すなわち、ゲート電極Ｇ１は、ゲート絶縁膜ＧＦ２を介して、フィンＦＢの上面上および側面上と、素子分離部ＳＴＩ上とに形成されている。フィンＦＢには、ゲート電極Ｇ１を挟むように、ドレイン領域ＬＤおよびソース領域ＬＳが形成されている。ドレイン領域ＬＤおよびソース領域ＬＳは、ｎ型の導電性を有する半導体領域である。
【００３５】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤおよびソース領域ＬＳを有するＭＩＳＦＥＴである。
【００３６】
各メモリセルＭＣ上およびｎ型トランジスタＱＮ上には、層間絶縁膜ＩＬ１、ＩＬ２が形成されており、層間絶縁膜ＩＬ１、ＩＬ２にはプラグＰＧ１〜ＰＧ３が形成されている。なお、図２および図３では、層間絶縁膜ＩＬ１、ＩＬ２の図示を省略している。各メモリセルＭＣのドレイン領域ＭＤは、プラグＰＧ１を介して、ビット線となる配線Ｍ１に電気的に接続されており、各メモリセルＭＣのソース領域ＭＳは、プラグＰＧ２を介して、ソース線となる配線Ｍ１に電気的に接続されている。また、ｎ型トランジスタＱＮのドレイン領域ＬＤおよびソース領域ＬＳは、それぞれ、プラグＰＧ３を介して、配線Ｍ１に電気的に接続されている。
【００３７】
次に、図４を用いて、本実施の形態の半導体装置の断面構造を説明する。
【００３８】
図４の領域１Ａは、図２のＡ−Ａ線の断面図であり、メモリセルＭＣのゲート長方向（Ｘ方向）の断面図である。
【００３９】
図４の領域２Ａは、図２のＢ−Ｂ線の断面図であり、制御ゲート電極ＣＧのゲート幅方向（Ｙ方向）の断面図である。
【００４０】
図４の領域３Ａは、図２のＣ−Ｃ線の断面図であり、メモリゲート電極ＭＧのゲート幅方向（Ｙ方向）の断面図である。
【００４１】
図４の領域１Ｂは、図２のＤ−Ｄ線の断面図であり、ｎ型トランジスタＱＮのゲート長方向（Ｘ方向）の断面図である。
【００４２】
図４に示すように、、フィンＦＡおよびフィンＦＢの下部は、半導体基板ＳＢの主面上に形成された素子分離部ＳＴＩで囲まれている。つまり、各フィン同士の間は、素子分離部ＳＴＩで分離されている。また、フィンＦＡを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェルＰＷ１が形成されている。同様に、フィンＦＢを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェルＰＷ２が形成されている。
【００４３】
まず、領域１Ａ〜領域３Ａに示すメモリセルＭＣの構造について説明する。
【００４４】
領域１Ａ〜領域３Ａに示すように、素子分離部ＳＴＩから突出しているフィンＦＡ上部において、フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦ１を介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において制御ゲート電極ＣＧと隣り合う領域には、絶縁膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、絶縁膜ＯＮで電気的に分離されている。また、絶縁膜ＯＮはメモリゲート電極ＭＧの一方の側面および底面を覆うように連続的に形成されている。
【００４５】
領域１Ａおよび領域２Ａに示すように、ゲート絶縁膜ＧＦ１は、フィンＦＡの短辺方向（Ｙ方向）において、フィンＦＡの上面、フィンＦＡの側面および素子分離部ＳＴＩの上面に沿って延在している。また、領域１Ａに示すように、ゲート絶縁膜ＧＦ１は、フィンＦＡの長辺方向（Ｘ方向）において、サイドウォールスペーサＳＷと絶縁膜ＯＮとの間のフィンＦＡを露出する開口部ＯＰ１の底面および側面に沿って形成されている。すなわち、ゲート絶縁膜ＧＦ１は、制御ゲート電極ＣＧの両側面および底面を覆うように連続的に形成されている。
【００４６】
領域１Ａおよび領域２Ａに示すように、制御ゲート電極ＣＧは、フィンＦＡの短辺方向（Ｙ方向）において、ゲート絶縁膜ＧＦ１を介して、フィンＦＡの上面、フィンＦＡ側面および素子分離部ＳＴＩの上面に沿って延在している。また、領域１Ａに示すように、制御ゲート電極ＣＧは、フィンＦＡの長辺方向（Ｘ方向）において、ゲート絶縁膜ＧＦ１を介して、開口部ＯＰ１の下部に埋め込まれて形成されている。また、制御ゲート電極ＣＧ上にはキャップ膜ＣＰ１が形成されており、キャップ膜ＣＰ１は、ゲート絶縁膜ＧＦ１を介して、開口部ＯＰ１の上部に埋め込まれて形成されている。すなわち、開口部ＯＰ１内には、ゲート絶縁膜ＧＦ１を介して、制御ゲート電極ＣＧとキャップ膜ＣＰ１とが埋め込まれている。このように、本実施の形態の制御ゲート電極ＣＧは、所謂、ゲートラスト構造で形成されている。
【００４７】
本実施の形態の主要な特徴の１つは、開口部ＯＰ１の底面および側面に形成されているゲート絶縁膜ＧＦ１が、制御ゲート電極ＣＧの側面だけでなく、キャップ膜ＣＰ１の側面にも形成されている点である。この特徴については、後で詳しく説明する。
【００４８】
ゲート絶縁膜ＧＦ１は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）からなる。このような高誘電率膜は金属酸化膜からなり、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜ＧＦ１の膜厚は、例えば１〜２ｎｍである。
【００４９】
また、ゲート絶縁膜ＧＦ１とフィンＦＡとの間に、フィンＦＡの上面および側面を熱酸化して、膜厚が１ｎｍ程度の酸化シリコン膜を形成してもよい。
【００５０】
制御ゲート電極ＣＧは、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【００５１】
キャップ膜ＣＰ１は、例えば窒化シリコン膜からなる。また、キャップ膜ＣＰ１の膜厚は１０〜３０ｎｍ程度である。
【００５２】
領域１Ａおよび領域３Ａに示すように、メモリゲート電極ＭＧとフィンＦＡとの間に、ゲート絶縁膜として絶縁膜ＯＮが形成されている。絶縁膜ＯＮは、絶縁膜Ｘ１、絶縁膜Ｘ１上に形成された電荷蓄積層ＣＳＬ、および、電荷蓄積層ＣＳＬ上に形成された絶縁膜Ｘ２の積層膜からなる。絶縁膜Ｘ１は、例えばフィンＦＡの上面および側面を熱酸化することで形成された酸化シリコン膜であり、４ｎｍの膜厚を有する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ性絶縁膜であり、例えばＣＶＤ法を用いて形成された窒化シリコン膜であり、７ｎｍの膜厚を有する。絶縁膜Ｘ２は、例えばＣＶＤ法を用いて形成された酸化シリコン膜または酸窒化シリコン膜であり、９ｎｍの膜厚を有する。すなわち、絶縁膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦ１の膜厚よりも大きい。
【００５３】
また、電荷蓄積層ＣＳＬは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化させた絶縁膜で形成してもよい。
【００５４】
領域１Ａおよび領域３Ａに示すように、メモリゲート電極ＭＧは、フィンＦＡの短辺方向（Ｙ方向）において、絶縁膜ＯＮを介して、フィンＦＡの上面、フィンＦＡの側面および素子分離部ＳＴＩの上面に沿って延在している。また、領域１Ａに示すように、メモリゲート電極ＭＧは、フィンＦＡの長辺方向（Ｘ方向）において、絶縁膜ＯＮを介して、フィンＦＡの上面上および制御ゲート電極ＣＧの側面上に形成されている。なお、メモリゲート電極ＭＧは、例えばｎ型の導電性を有する多結晶シリコン膜からなる。
【００５５】
メモリゲート電極ＭＧの上面上にはシリサイド層Ｓ２が形成されている。シリサイド層Ｓ２は、例えばニッケルシリサイド（ＮｉＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。また、シリサイド層Ｓ２に、プラチナ（Ｐｔ）が添加されていてもよい。
【００５６】
領域１Ａに示すように、制御ゲート電極ＣＧ、キャップ膜ＣＰ１、ゲート絶縁膜ＧＦ１、メモリゲート電極ＭＧ、シリサイド層Ｓ２および絶縁膜ＯＮを含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
【００５７】
領域１ＡのフィンＦＡには、図２および図３で示したメモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤが、制御ゲート電極ＣＧ下およびメモリゲート電極ＭＧ下のフィンＦＡの上面を挟むように形成されている。図４において、ソース領域ＭＳおよびドレイン領域ＭＤの各々は、エクステンション領域ＥＸ１および拡散領域Ｄ１として示されている。すなわち、ソース領域ＭＳおよびドレイン領域ＭＤの各々は、図４の領域１Ａに示すｎ型の半導体領域であるエクステンション領域ＥＸ１、および、ｎ型の半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高い。エクステンション領域ＥＸ１および拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸ１は、拡散領域Ｄ１よりもメモリセルＭＣのチャネル領域側に位置している。
【００５８】
ソース領域ＭＳの拡散領域Ｄ１上、および、ドレイン領域ＭＤの拡散領域Ｄ１上には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。また、シリサイド層Ｓ１には、プラチナ（Ｐｔ）が添加されていてもよい。
【００５９】
フィンＦＡ上および素子分離部ＳＴＩ上には、例えば窒化シリコン膜からなるエッチングストッパ膜ＳＮ（絶縁膜ＳＮ）が形成されており、絶縁膜ＳＮ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。また、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ上のキャップ膜ＣＰ１、メモリゲート電極ＭＧ上のシリサイド層Ｓ２、および、サイドウォールスペーサＳＷのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【００６０】
層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１および絶縁膜ＳＮには、ドレイン領域ＭＤと電気的に接続するプラグＰＧ１、および、ソース領域ＭＳと電気的に接続するプラグＰＧ２が形成されている。プラグＰＧ１およびプラグＰＧ２は、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
【００６１】
図２に示したように、プラグＰＧ１は、フィンＦＡ上に形成されており、フィンＦＡの長辺方向（Ｘ方向）において、プラグＰＧ１の口径は、隣接する２つの制御ゲート電極ＣＧ間の距離と同程度となっている。このため、マスクずれなどの理由により、プラグＰＧ１は制御ゲート電極ＣＧ上に形成されることもあるが、制御ゲート電極ＣＧ上にはキャップ膜ＣＰ１が形成されているため、プラグＰＧ１と制御ゲート電極ＣＧとが接触することを防止できる。
【００６２】
また、プラグＰＧ２は、フィンＦＡの短辺方向（Ｙ方向）に延びるように形成されており、フィンＦＡの短辺方向（Ｙ方向）で互いに隣接する各メモリセルＭＣのソース領域ＭＳに接続している。すなわち、プラグＰＧ２がソース配線の役割を果たしている。このため、プラグＰＧ２の上層の配線である第１配線Ｍ１を引き回すことなく、各メモリセルＭＣのソース領域ＭＳを接続できるので、第１配線Ｍ１のレイアウトの自由度を高めることができる。
【００６３】
次に、領域１Ｂに示すｎ型トランジスタＱＮの構造について説明する。
【００６４】
領域１Ｂに示すように、ゲート絶縁膜ＧＦ２は、フィンＦＢの長辺方向（Ｘ方向）において、２つのサイドウォールスペーサＳＷの間のフィンＦＢを露出する開口部ＯＰ２の底面および側面に沿って形成されている。
【００６５】
ゲート電極Ｇ１は、ゲート絶縁膜ＧＦ２を介して、開口部ＯＰ２の下部に埋め込まれて形成されている。また、ゲート電極Ｇ１上にはキャップ膜ＣＰ２が形成されており、キャップ膜ＣＰ２は、ゲート絶縁膜ＧＦ２を介して、開口部ＯＰ２の上部に埋め込まれて形成されている。すなわち、開口部ＯＰ２内には、ゲート絶縁膜ＧＦ２を介して、ゲート電極Ｇ１とキャップ膜ＣＰ２とが埋め込まれている。このように、本実施の形態のゲート電極Ｇ１は、所謂、ゲートラスト構造で形成されている。
【００６６】
ゲート絶縁膜ＧＦ２は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜ＧＦ２の膜厚は、例えば１〜２ｎｍである。
【００６７】
また、ゲート絶縁膜ＧＦ２とフィンＦＢとの間に、フィンＦＢの上面および側面を熱酸化して、膜厚が１ｎｍ程度の酸化シリコン膜を形成してもよい。
【００６８】
ゲート電極Ｇ１は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【００６９】
キャップ膜ＣＰ２は、例えば窒化シリコン膜からなる。また、キャップ膜ＣＰ２の膜厚は１０〜３０ｎｍ程度である。
【００７０】
ゲート電極Ｇ１、キャップ膜ＣＰ２およびゲート絶縁膜ＧＦ２を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
【００７１】
フィンＦＢには、ｎ型トランジスタＱＮのソース領域ＬＳおよびドレイン領域ＬＤが、ゲート電極Ｇ１下のフィンＦＢを挟むように形成されている。図４において、ソース領域ＬＳおよびドレイン領域ＬＤの各々は、エクステンション領域ＥＸ２および拡散領域Ｄ２として示されている。すなわち、ソース領域ＬＳおよびドレイン領域ＬＤは、それぞれｎ型の半導体領域であるエクステンション領域ＥＸ２、および、ｎ型の半導体領域である拡散領域Ｄ２を有する。拡散領域Ｄ２は、エクステンション領域ＥＸ２に比べて不純物濃度が高い。エクステンション領域ＥＸ２および拡散領域Ｄ２は互いに接しており、エクステンション領域ＥＸ２は、拡散領域Ｄ２よりもｎ型トランジスタＱＮのチャネル領域側に位置している。
【００７２】
ソース領域ＬＳの拡散領域Ｄ２上、および、ドレイン領域ＬＤの拡散領域Ｄ２上には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。また、シリサイド層Ｓ１には、プラチナ（Ｐｔ）が添加されていてもよい。
【００７３】
フィンＦＢ上および素子分離部ＳＴＩ上には、例えば窒化シリコン膜からなるエッチングストッパ膜ＳＮ（絶縁膜ＳＮ）が形成されており、絶縁膜ＳＮ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。また、層間絶縁膜ＩＬ１、ゲート電極Ｇ１上のキャップ膜ＣＰ２、および、サイドウォールスペーサＳＷのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【００７４】
層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１および絶縁膜ＳＮには、ドレイン領域ＬＤおよびソース領域ＬＳと電気的に接続するプラグＰＧ３が形成されている。プラグＰＧ３は、例えば、チタン膜、窒化チタン膜またはこれらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
【００７５】
メモリセルＭＣおよびｎ型トランジスタＱＮを覆う層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３には、配線用の溝が形成されており、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ３内にプラグＰＧ１〜ＰＧ３と接続する１層目の配線Ｍ１が形成されている。この第１配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【００７６】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線が形成されるが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【００７７】
＜半導体装置の製造工程について＞
以下に、図５〜図３３を用いて、本実施の形態の半導体装置の製造方法について説明する。
【００７８】
まず、図５〜図１８を用いて、図１に示す不揮発性メモリ回路Ｃ１の一部である領域ＡのフィンＦＡ、および、ＣＰＵ回路Ｃ２の一部である領域ＢのフィンＦＢの形成工程を説明する。なお、図５、図７、図９、図１１、図１２、図１４および図１６は、本実施の形態の半導体装置の形成工程中の斜視図であり、図６、図８、図１０、図１３、図１５、図１７および図１８は、本実施の形態の半導体装置の形成工程中の断面図である。
【００７９】
図５および図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ２の膜厚は、２０〜１００ｎｍ程度である。導電性膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成される。導電性膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。次に、フォトリソグラフィ技術およびエッチング法を用いて、領域Ａおよび領域Ｂの導電性膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の導電性膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。
【００８０】
次に、図７および図８に示すように、複数の導電性膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および導電性膜ＳＩ１のそれぞれの上面を露出させることで、導電性膜ＳＩ１の側面に残ったハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う導電性膜ＳＩ１同士の間を完全に埋め込んでおらず、各導電性膜ＳＩ１を囲むように環状に形成されている。
【００８１】
その後、ウェットエッチング法を用いて、導電性膜ＳＩ１を除去する。
【００８２】
次に、図９および図１０に示すように、領域ＡのハードマスクＨＭ１を覆い、領域ＢのハードマスクＨＭ１を露出するレジストパターンＰＲ１を形成する。続いて、ウェットエッチングを行うことで、領域ＢのハードマスクＨＭ１の表面を一部除去する。これにより、領域ＢのハードマスクＨＭ１の幅を細くする。なお、本願でいう幅とは、半導体基板ＳＢの主面に沿う方向におけるパターンなどの長さを指す。
【００８３】
ハードマスクＨＭ１は、フィンを形成するために用いられるマスクである。このため、上記のようにして領域ＡのハードマスクＨＭ１の幅と領域ＢのハードマスクＨＭ１の幅とに差を設けることで、領域Ａに形成するフィンの幅と、領域Ｂに形成するフィンの幅とに差を設けることができる。
【００８４】
その後、アッシング処理などによって、レジストパターンＰＲ１を除去する。
【００８５】
次に、図１１に示すように、領域Ａおよび領域Ｂにおいて、各ハードマスクＨＭ１の一部を覆うレジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、レジストパターンＰＲ２から露出している。
【００８６】
次に、図１２および図１３に示すように、レジストパターンＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１の一部を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置されている。
【００８７】
その後、アッシング処理などによって、レジストパターンＰＲ２を除去する。
【００８８】
次に、図１４および図１５に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、絶縁膜ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡおよびフィンＦＢを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡおよびフィンＦＢが形成される。
【００８９】
次に、図１６および図１７に示すように、半導体基板ＳＢの上に、フィンＦＡ、フィンＦＢ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびハードマスクＨＭ１の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、ハードマスクＨＭ１の上面を露出させる。これにより、上記絶縁膜からなる素子分離部ＳＴＩが形成される。
【００９０】
次に、図１８に示すように、ハードマスクＨＭ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。続いて、素子分離部ＳＴＩの上面に対しエッチング処理を施すことで、素子分離部ＳＴＩの上面を高さ方向に後退させる。これにより、フィンＦＡおよびフィンＦＢの側面の一部および上面を露出させる。
【００９１】
その後、フォトリソグラフィ法およびイオン注入法などを用いて、半導体基板ＳＢの主面に不純物を導入することにより、領域ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、領域ＢのフィンＦＢ内にｐ型ウェルＰＷ２を形成する。ｐ型ウェルＰＷ１およびｐ型ウェルＰＷ２を形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板ＳＢの一部に広がって形成される。
【００９２】
以上のようにして、領域ＡにフィンＦＡが形成され、領域ＢにフィンＦＢが形成される。
【００９３】
以降の製造工程を、図１９〜図３３を用いて説明する。図１９〜図３３に示す領域１Ａ、領域２Ａ、領域３Ａおよび領域１Ｂは、図４で説明した箇所に対応しており、それぞれ、図２のＡ−Ａ線、図２のＢ−Ｂ線、図２のＣ−Ｃ線および図２のＤ−Ｄ線に対応する断面を示している。
【００９４】
図１９は、図１７に続く製造工程を示しており、図１８の製造工程が終了した時点での領域１Ａ、領域２Ａ、領域３Ａおよび領域１Ｂの状態を示している。
【００９５】
図２０は、絶縁膜ＩＦ３、導電性膜ＳＩ２および絶縁膜ＩＦ４の形成工程を示している。まず、フィンＦＡおよびフィンＦＢの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成された酸化シリコン膜であり、２ｎｍ程度の膜厚を有する。続いて、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３上に導電性膜ＳＩ２を堆積する。その後、例えばＣＭＰ法を用いて、導電性膜ＳＩ２の上面を平坦化することにより、平坦な上面を有する導電性膜ＳＩ２を形成する。その後、導電性膜ＳＩ２上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ４を形成する。導電性膜ＳＩ２は、例えば多結晶シリコン膜からなり、絶縁膜ＩＦ４は、例えば窒化シリコン膜からなる。上記のように導電性膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡの上面上およびフィンＦＢの上面上に導電性膜ＳＩ２が残っている。
【００９６】
図２１は、制御ゲート電極ＣＧの形成工程を示している。まず、絶縁膜ＩＦ４上に、領域１Ａおよび領域２Ａにおいて制御ゲート電極ＣＧの形成領域を覆い、領域１Ｂ全体を覆い、且つ、領域３Ａを露出するパターンを有するレジストパターンＰＲ３を選択的に形成する。このレジストパターンＰＲ３をマスクとして、ドライエッチングを行うことで、絶縁膜ＩＦ４をパターニングする。続いて、導電性膜ＳＩ２にドライエッチングを行うことで、ダミーゲート電極ＤＣＧを形成する。その後、ダミーゲート電極ＤＣＧから露出している絶縁膜ＩＦ３は除去される。この時、領域３Ａでは、絶縁膜ＩＦ４、導体性膜ＳＩ２および絶縁膜ＩＦ３が除去され、フィンＦＡの上面および側面と、素子分離部ＳＴＩの上面とが露出される。
【００９７】
その後、アッシング処理などによって、レジストパターンＰＲ３は除去される。
【００９８】
図２２は、絶縁膜ＯＮおよび導電性膜ＳＩ３の形成工程を示している。絶縁膜ＯＮは、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２の積層膜からなる。まず、例えば熱酸化法を用いて、ダミーゲート電極ＤＣＧから露出したフィンＦＡの上面および側面に、絶縁膜Ｘ１を形成する。絶縁膜Ｘ１は、例えば酸化シリコン膜であり、４ｎｍの膜厚を有する。次に、例えばＣＶＤ法を用いて、絶縁膜Ｘ１上に、電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ性絶縁膜であり、例えば窒化シリコン膜であり、７ｎｍの膜厚を有する。次に、例えばＣＶＤ法を用いて、電荷蓄積層ＣＳＬ上に、絶縁膜Ｘ２を形成する。絶縁膜Ｘ２は、例えば酸化シリコン膜または酸窒化シリコン膜であり、９ｎｍの膜厚を有する。また、電荷蓄積層ＣＳＬは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化した金属酸化物からなる膜で形成してもよい。
【００９９】
領域１Ａに示すように、フィンＦＡの長辺方向（Ｘ方向）において、絶縁膜ＯＮは、フィンＦＡの上面上、ダミーゲート電極ＤＣＧの側面上、および、絶縁膜ＩＦ４の側面上に形成されている。すなわち、絶縁膜ＯＮは、フィンＦＡの長辺方向（Ｘ方向）において、Ｌ字状に形成されている。また、領域３Ａに示すように、フィンＦＡの短辺方向（Ｙ方向）において、絶縁膜ＯＮは、フィンＦＡの上面上および側面上と、素子分離部ＳＴＩの上面上に形成されている。
【０１００】
次に、絶縁膜ＯＮ上に、例えばＣＶＤ法を用いて、導電性膜ＳＩ３を堆積する。導電性膜ＳＩ３は、例えば多結晶シリコン膜からなる。その後、この導電性膜ＳＩ３にＣＭＰ処理を施し、ダミーゲート電極ＤＣＧの上の絶縁膜ＯＮを露出させる。すなわち、絶縁膜ＯＮをストッパとして、導電性膜ＳＩ３を研磨する。これにより、領域１Ａおよび領域３Ａに示すように、ダミーゲート電極ＤＣＧと隣接する領域に、導電性膜ＳＩ３が選択的に形成される。なお、領域１Ｂでは、導電性膜ＳＩ３は除去され、絶縁膜ＯＮが露出している。
【０１０１】
図２３は、導電性膜ＳＩ３の上面を後退させる工程を示している。領域１Ａおよび領域３Ａに示されるように、導電性膜ＳＩ３にドライエッチング処理またはウェットエッチング処理を施すことで、導電性膜ＳＩ３の上面の高さを下げる。ここで、領域２Ａおよび領域１Ｂでは、絶縁膜ＯＮがエッチングストッパとして機能している。このエッチング処理後に、導電性膜ＳＩ３の上面の高さは、ダミーゲート電極ＤＣＧの上面とほぼ等しい高さになる。
【０１０２】
図２４は、絶縁膜ＩＦ５およびメモリゲート電極ＭＧの形成工程を示している。まず、図２３で後退した導電性膜ＳＩ３上に、ＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ５を形成する。その後、異方性ドライエッチングを施すことにより、領域１Ａに形成されている導電性膜ＳＩ３上に絶縁膜ＩＦ５が残るように、絶縁膜ＩＦ５をサイドウォールスペーサ状に加工する。この時、領域２Ａおよび領域１Ｂの絶縁膜ＩＦ５は除去される。そして、この絶縁膜ＩＦ５をマスクとして、異方性ドライエッチングを施すことで、絶縁膜ＩＦ５から露出した導電性膜ＳＩ３を除去する。これによって、ダミーゲート電極ＤＣＧの両方の側面に、絶縁膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【０１０３】
図２５は、ダミーゲート電極ＤＣＧの両方の側面に形成されたメモリゲート電極ＭＧのうち、一方を除去する工程を示している。まず、ダミーゲート電極ＤＣＧの片方の側面に形成されたメモリゲート電極ＭＧを覆うレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、ドライエッチングおよびウェットエッチングを行うことで、レジストパターンに覆われていない絶縁膜ＩＦ５およびメモリゲート電極ＭＧを除去する。これにより、メモリセルＭＣのソース領域側にのみメモリゲート電極ＭＧが残される。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜ＯＮを、ドライエッチングおよびウェットエッチングによって除去する。これにより、領域１Ａおよび領域３Ａに示すように、メモリゲート電極ＭＧとフィンＦＡとの間、および、メモリゲート電極ＭＧとダミーゲート電極ＤＣＧとの間に、選択的に絶縁膜ＯＮが残される。なお、領域２Ａおよび領域１Ｂに形成されていた絶縁膜ＯＮは、この工程により除去される。
【０１０４】
図２６は、ダミーゲート電極ＤＧ１、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２の形成工程を示している。まず、領域１Ｂにおいて、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ４および導電性膜ＳＩ２をパターニングすることにより、ダミーゲート電極ＤＧ１を形成する。その後、ダミーゲート電極ＤＧ１から露出する絶縁膜ＩＦ３は除去される。
【０１０５】
次に、例えばヒ素（Ａｓ）またはリン（Ｐ）を、イオン注入法により、フィンＦＡおよびＦＢ内に導入することにより、フィンＦＡ内にｎ型のエクステンション領域ＥＸ１（半導体領域ＥＸ１）を形成し、フィンＦＢ内にｎ型のエクステンション領域ＥＸ２（半導体領域ＥＸ２）を形成する。
【０１０６】
エクステンション領域ＥＸ１は、ダミーゲート電極ＤＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲート電極ＤＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの上面および側面に注入されるので、エクステンション領域ＥＸ１は、ダミーゲート電極ＤＣＧおよびメモリゲート電極ＭＧの両側に、ダミーゲート電極ＤＣＧおよびメモリゲート電極ＭＧを挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域ＥＸ１は、ダミーゲート電極ＤＣＧとメモリゲート電極ＭＧとに、平面視で一部重なる。
【０１０７】
エクステンション領域ＥＸ２は、ダミーゲート電極ＤＧ１に対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲート電極ＤＧ１から露出したフィンＦＢの上面および側面に注入されるので、エクステンション領域ＥＸ２は、ダミーゲート電極ＤＧ１の両側に、ダミーゲート電極ＤＧ１を挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域ＥＸ２は、ダミーゲート電極ＤＧ１と平面視で一部重なる。
【０１０８】
図２７は、サイドウォールスペーサＳＷ、ｎ型の拡散領域Ｄ１（半導体領域Ｄ１）、ｎ型の拡散領域Ｄ２（半導体領域Ｄ２）およびシリサイド層Ｓ１の形成工程を示している。まず、フィンＦＡおよびフィンＦＢ上に、ＣＶＤ法を用いることで、例えば窒化シリコン膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、領域１Ａに示すように、ダミーゲート電極ＤＣＧおよび絶縁膜ＩＦ４の側面上、および、メモリゲート電極ＭＧおよび絶縁膜ＩＦ５の側面上にサイドウォールスペーサＳＷを形成する。また、領域１Ｂに示すように、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ４の側面上にサイドウォールスペーサＳＷを形成する。前述の異方性ドライエッチングによって、領域２Ａおよび領域３Ａでは、サイドウォールスペーサＳＷ形成用の絶縁膜は除去されて、絶縁膜ＩＦ４および絶縁膜ＩＦ５が露出している。なお、サイドウォールスペーサＳＷは、酸化シリコン膜と窒化シリコン膜との積層膜としてもよい。
【０１０９】
次に、イオン注入法により、例えばヒ素（Ａｓ）またはリン（Ｐ）を、サイドウォールスペーサＳＷの横のフィンＦＡおよびフィンＦＢに導入することで、ｎ型の拡散領域Ｄ１およびｎ型の拡散領域Ｄ２を形成する。なお、拡散領域Ｄ１はエクステンション領域ＥＸ１よりも高い不純物濃度を有し、拡散領域Ｄ２はエクステンション領域ＥＸ２よりも高い不純物濃度を有する。
【０１１０】
このようにして、メモリセルＭＣでは、ドレイン領域ＭＤおよびソース領域ＭＳの一部として機能する拡散領域Ｄ１およびエクステンション領域ＥＸ１が形成され、ｎ型トランジスタＱＮでは、ドレイン領域ＬＤおよびソース領域ＬＳの一部として機能する拡散領域Ｄ２およびエクステンション領域ＥＸ２が形成される。
【０１１１】
次に、領域１Ａおよび領域１Ｂに示すように、ソース領域ＭＳの拡散領域Ｄ１上、ドレイン領域ＭＤの拡散領域Ｄ１上、ソース領域ＬＳの拡散領域Ｄ２上、および、ドレイン領域ＬＤの拡散領域Ｄ２上に、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層Ｓ１を形成する。また、シリサイド層Ｓ１には、プラチナ（Ｐｔ）が添加されていてもよい。シリサイド層Ｓ１の形成方法としては、まず、半導体基板ＳＢ上にニッケル膜を形成し、熱処理を施すことによって、ニッケル膜と、拡散領域Ｄ１および拡散領域Ｄ２のシリコンとを反応させることで、Ｎｉ２Ｓｉ膜が形成される。その後、未反応の金属膜をウェットエッチングなどにより除去し、再び熱処理を施すことで、ＮｉＳｉ膜が形成される。
【０１１２】
図２８は、絶縁膜ＳＮおよび層間絶縁膜ＩＬ１の形成工程を示している。まず、ＣＶＤ法を用いて、ダミーゲート電極ＤＣＧ上、メモリゲート電極ＭＧ上およびダミーゲート電極ＤＧ１上を覆うように、半導体基板ＳＢ上に、例えば窒化シリコン膜からなる絶縁膜ＳＮを形成する。続いて、ＣＶＤ法を用いて、絶縁膜ＳＮ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ法などを用いて、絶縁膜ＳＮおよび層間絶縁膜ＩＬ１を研磨する。この研磨処理によって、ダミーゲート電極ＤＣＧ上、メモリゲート電極ＭＧ上およびダミーゲート電極ＤＧ１上に形成されていた、層間絶縁膜ＩＬ１、絶縁膜ＳＮ、絶縁膜ＩＦ４および絶縁膜ＩＦ５が除去される。このようにして、ダミーゲート電極ＤＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１の各上面が露出する。
【０１１３】
また、サイドウォールスペーサＳＷの横の拡散領域Ｄ１上および拡散領域Ｄ２上には、絶縁膜ＳＮおよび層間絶縁膜ＩＬ１が残されている。
【０１１４】
図２９は、ダミーゲート電極ＤＣＧおよびダミーゲート電極ＤＧ１の除去工程を示している。まず、ダミーゲート電極ＤＣＧおよびダミーゲート電極ＤＧ１を除去する領域を開口するパターンを有するハードマスクＨＭ２を形成する。ハードマスクＨＭ２は、例えば酸化シリコン膜のような絶縁膜、または、窒化チタン膜のような金属膜からなる。次に、ドライエッチング法およびウェットエッチング法などを用いて、ハードマスクＨＭ２から露出しているダミーゲート電極ＤＣＧおよびダミーゲート電極ＤＧ１を除去し、ダミーゲート電極ＤＣＧ下およびダミーゲート電極ＤＧ１下に形成されていた絶縁膜ＩＦ３も除去する。これにより、領域１Ａでは、サイドウォールスペーサＳＷおよび絶縁膜ＯＮの間で、少なくともフィンＦＡが露出する開口部ＯＰ１が形成され、領域１Ｂでは、２つのサイドウォールスペーサＳＷの間で、少なくともフィンＦＢが露出する開口部ＯＰ２が形成される。
【０１１５】
図３０は、ゲート絶縁膜ＧＦ１、ゲート絶縁膜ＧＦ２、制御ゲート電極ＣＧおよびゲート電極Ｇ１の形成工程を示している。まず、領域１Ａでは、開口部ＯＰ１の側面および底面に沿って、高誘電率膜を形成する。この時、領域１Ｂでは、開口部ＯＰ２内の側面および底面に沿って、高誘電率膜が形成される。次に、高誘電率膜を介して、開口部ＯＰ１内および開口部ＯＰ２内を埋め込むように、金属膜が形成される。その後、ＣＭＰ法を用いて、開口部ＯＰ１外部および開口部ＯＰ２外部に形成されている上記金属膜、上記高誘電率膜およびハードマスクＨＭ２を研磨して除去する。これによって、開口部ＯＰ１内には、上記高誘電率膜からなるゲート絶縁膜ＧＦ１、および、上記金属膜からなる制御ゲート電極ＣＧが形成され、開口部ＯＰ２内には、上記高誘電率膜からなるゲート絶縁膜ＧＦ２、および、上記金属膜からなるゲート電極Ｇ１が形成される。
【０１１６】
上記高誘電率膜は、ＣＶＤ法またはＡＬＤ（Atomic layer Deposition）法を用いて形成され、酸化シリコンよりも誘電率が高い絶縁材料膜からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜からなる金属酸化膜である。また、このような高誘電率膜の膜厚は、例えば１〜２ｎｍである。
【０１１７】
また、上記高誘電率膜の形成に先立って、半導体基板ＳＢを熱酸化することで、上記高誘電率膜とフィンＦＡとの間、および、上記高誘電率膜とフィンＦＢとの間に、膜厚が１ｎｍ程度の酸化シリコン膜を形成してもよい。この場合、この酸化シリコン膜は、ゲート絶縁膜ＧＦ１の一部、およびゲート絶縁膜ＧＦ１の一部として機能する。
【０１１８】
上記金属膜は、ＣＶＤ法またはスパッタリング法を用いて形成され、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
【０１１９】
図３１は、制御ゲート電極ＣＧの上面と、ゲート電極Ｇ１の上面とを後退させる工程を示している。領域１Ａ、領域２Ａおよび領域１Ｂに示すように、ドライエッチングまたはウェットエッチングなどを用いて、制御ゲート電極ＣＧの上面と、ゲート電極Ｇ１の上面とを後退させる。この時、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が、開口部ＯＰ１の側面および開口部ＯＰ２の側面に残されるようにする。すなわち、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２に対する選択比が十分に高い条件で、制御ゲート電極ＣＧの上面およびゲート電極Ｇ１の上面をエッチングする。
【０１２０】
図３２は、キャップ膜ＣＰ１およびキャップ膜ＣＰ２の形成工程を示している。まず、半導体基板ＳＢ上に、ＣＶＤ法を用いることで、例えば窒化シリコン膜からなる絶縁膜を形成する。その後、ＣＭＰ法を用いて上記絶縁膜を研磨することで、開口部ＯＰ１外部および開口部ＯＰ２外部の上記絶縁膜を除去し、開口部ＯＰ１内部および開口部ＯＰ２内部に上記絶縁膜からなるキャップ膜ＣＰ１およびキャップ膜ＣＰ２を形成する。すなわち、後退させた制御ゲート電極ＣＧの上面上およびゲート電極Ｇ１の上面上に、それぞれキャップ膜ＣＰ１およびキャップ膜ＣＰ２が形成される。
【０１２１】
また、領域１Ａに示すように、キャップ膜ＣＰ１とメモリゲート電極ＭＧとの間には、ゲート絶縁膜ＧＦ１および絶縁膜ＯＮが存在している。
【０１２２】
また、後で詳細に説明するが、キャップ膜ＣＰ１は、層間絶縁膜ＩＬ２にドレイン領域ＭＤへのコンタクトホールＣＨを形成する際に、コンタクトホールＣＨが制御ゲート電極ＣＧに達することを防止する目的で形成されている。従って、コンタクトホールＣＨ形成時のエッチングの選択比を考慮して、キャップ膜ＣＰ１の材料は、層間絶縁膜ＩＬ２とは異なる材料であることが望ましい。
【０１２３】
図３３は、シリサイド層Ｓ２の形成工程を示している。シリサイド層Ｓ２は、例えばニッケルシリサイド（ＮｉＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなり、メモリゲート電極ＭＧの上面に形成される。また、シリサイド層Ｓ２に、プラチナ（Ｐｔ）が添加されていてもよい。シリサイド層Ｓ２の形成方法としては、まず、半導体基板ＳＢ上に金属膜を形成し、熱処理を施すことによって、金属膜と、メモリゲート電極ＭＧの多結晶シリコンとを反応させる。その後、未反応の金属膜をウェットエッチングなどにより除去し、再び熱処理を施すことで、シリサイド層Ｓ２が形成される。
【０１２４】
なお、本実施の形態においては、シリサイド層Ｓ２の形成は必須ではないが、メモリゲート電極ＭＧの低抵抗化が要求される場合には、メモリゲート電極ＭＧ上にシリサイド層Ｓ２を形成することが好ましい。
【０１２５】
その後、図４に示されるように、層間絶縁膜ＩＬ２、プラグＰＧ１〜ＰＧ３、層間絶縁膜ＩＬ３および配線Ｍ１が形成される。まず、例えばＣＶＤ法を用いて、層間絶縁膜ＩＬ１、メモリセルＭＣおよびｎ型トランジスタＱＮを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１および絶縁膜ＳＮに、コンタクトホールを形成し、コンタクトホール内にプラグＰＧ１〜ＰＧ３を形成する。プラグＰＧ１は、メモリセルＭＣのドレイン領域ＭＤと電気的に接続され、プラグＰＧ２は、メモリセルＭＣのソース領域ＭＳと電気的に接続され、プラグＰＧ３は、ｎ型トランジスタＱＮのドレイン領域ＬＤおよびソース領域ＬＳと電気的に接続される。プラグＰＧ１〜ＰＧ３は、例えば、チタン膜、窒化チタン膜またはこれらの積層膜からなるバリアメタル膜と、タングステン（Ｗ）を主体とする導電性膜とからなる。
【０１２６】
次に、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を主体とする層間絶縁膜ＩＬ３を形成する。次に、層間絶縁膜ＩＬ３に、配線用の溝を形成し、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ３内にプラグＰＧ１〜ＰＧ３と接続する１層目の配線Ｍ１が形成される。
【０１２７】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２８】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３４および図３５を参照して説明する。
【０１２９】
図３４は、不揮発性メモリのメモリセルＭＣの等価回路図である。図３５は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３５の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図３４に示すメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、および、ウェルＰＷ１に印加する電圧Ｖｂが記載されている。
【０１３０】
なお、図３５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極ＭＧ下の絶縁膜ＯＮ中の電荷蓄積層ＣＳＬへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１３１】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式を用いることができる。例えば図３５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
【０１３２】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）下のチャネル領域で発生し、メモリゲート電極ＭＧの下の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１３３】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図３５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルの電荷蓄積層ＣＳＬ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１３４】
読出し時には、例えば図３５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１３５】
＜半導体装置とその製造方法の主要な特徴について＞
次に、本実施の形態の半導体装置とその製造方法の主要な特徴および効果について、主に図３６および図３７を用いて説明する。
【０１３６】
まず、上述の図２で説明したように、プラグＰＧ１の口径は、隣接する２つの制御ゲート電極ＣＧ間の距離と同程度となっている。ここで、マスクずれなどの理由により、プラグＰＧ１は制御ゲート電極ＣＧ上に形成されることもある。しかし、本実施の形態では、制御ゲート電極ＣＧ上にはキャップ膜ＣＰ１が形成されているため、プラグＰＧ１と制御ゲート電極ＣＧとが接触することを防止することができる。すなわち、本実施の形態では、プラグＰＧ１と制御ゲート電極ＣＧとが短絡する恐れを考慮して、隣接する２つの制御ゲート電極ＣＧ間の距離を、プラグＰＧ１の口径よりも十分に大きくする必要がない。従って、本実施の形態のメモリセルＭＣでは、隣接する２つの制御ゲート電極ＣＧ間の距離を縮めることができるので、半導体装置の微細化を図ることができる。
【０１３７】
図３６は、マスクずれによって、コンタクトホールＣＨが、制御ゲート電極ＣＧ上に形成された場合を示す断面図である。また、図３６は、図３３から図４に至る途中の工程であり、層間絶縁膜ＩＬ２を形成した後、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１および絶縁膜ＳＮに、プラグＰＧ１を埋め込むためのコンタクトホールＣＨを形成する時の工程を示している。
【０１３８】
図３６に示すように、コンタクトホールＣＨの形成工程は、まず、レジストパターンＰＲ４をマスクとして、酸化シリコン膜を主体とする層間絶縁膜ＩＬ２、ＩＬ１に対して、例えばＣ４Ｆ６、ＡｒおよびＯ２を含む混合ガスを用いて、第１ドライエッチング処理を行う。この時、絶縁膜ＳＮおよびキャップ膜ＣＰ１は、酸化シリコン膜に対してエッチング選択比の高い窒化シリコン膜などの絶縁膜で形成されているため、絶縁膜ＳＮおよびキャップ膜ＣＰ１がエッチングストッパ膜として機能している。
【０１３９】
次に、絶縁膜ＳＮに対して、例えばＣＨＦ３、ＡｒおよびＯ２を含む混合ガスを用いて、第２ドライエッチング処理を行う。絶縁膜ＳＮが除去されることで、コンタクトホールＣＨがドレイン領域ＭＤ（シリサイド層Ｓ１）に到達する。ここで、半導体ウェハ面内で、絶縁膜ＳＮが残される箇所がないように、第２ドライエッチング処理はオーバーエッチングで行っている。また、図３６のようにマスクずれが発生している場合、コンタクトホールＣＨはキャップ膜ＣＰ１の直上にも位置している。このため、制御ゲート電極ＣＧ上のキャップ膜ＣＰ１もオーバーエッチングの影響を受け、キャップ膜ＣＰ１の膜厚方向だけでなく、キャップ膜ＣＰ１のフィンの長辺方向（図２のＸ方向）にもエッチングが進行する場合がある。そうすると、コンタクトホールＣＨが、メモリゲート電極ＭＧに達する恐れが出てくる。ここでは、コンタクトホールＣＨが、メモリゲート電極ＭＧの上部に形成されたシリサイド層Ｓ２に達する恐れがある。
【０１４０】
ここで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＯＮが形成されているが、絶縁膜ＯＮに含まれる電荷蓄積層ＣＳＬも窒化シリコン膜で形成されているため、絶縁膜ＯＮもオーバーエッチングにより削られる恐れがある。つまり、上記のオーバーエッチングが大きい場合には、コンタクトホールＣＨがメモリゲート電極ＭＧに達する恐れ、または、コンタクトホールＣＨがメモリゲート電極ＭＧに非常に近い位置まで達する恐れがある。
【０１４１】
従って、図３７に示すように、コンタクトホールＣＨ内にプラグＰＧ１を埋め込んだ際に、ドレイン領域ＭＤと電気的に接続するプラグＰＧ１と、メモリゲート電極ＭＧとの間の絶縁耐圧が著しく低下する、または、プラグＰＧ１とメモリゲート電極ＭＧとが短絡するなどの不具合が発生する。
【０１４２】
本実施の形態では、ゲート絶縁膜ＧＦ１を、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間だけでなく、キャップ膜ＣＰ１とメモリゲート電極ＭＧ（シリサイド層Ｓ２）との間にも形成している。すなわち、上述の図３１の工程において、制御ゲート電極ＣＧの上面を後退させる際に、開口部ＯＰ１上部のゲート絶縁膜ＧＦ１も後退させることも可能であるが、本実施の形態では、あえて開口部ＯＰ１上部のゲート絶縁膜ＧＦ１を残している。ゲート絶縁膜ＧＦ１は上述のように、酸化シリコン膜および窒化シリコン膜とは異なる材料である金属酸化物で構成されているので、上記のオーバーエッチングに対するエッチングストッパとして機能することができる。従って、コンタクトホールＣＨが、メモリゲート電極ＭＧに達する恐れを抑制することができるので、プラグＰＧ１とメモリゲート電極とが短絡する恐れを抑制することができる。このため、半導体装置の信頼性を向上させることができる。
【０１４３】
（変形例）
実施の形態１の変形例を、図３８〜図４０を用いて以下に説明する。
【０１４４】
図３８は、図２に対応するメモリセルＭＣの平面図であり、図３９および図４０は、それぞれ図３６および図３７に対応するメモリセルＭＣの断面図である。
【０１４５】
実施の形態１と同様に、メモリセルＭＣは、ドレイン領域ＭＤ（拡散領域Ｄ１）に対して対称に設けられている。このため、一つのコンタクトホールＣＨを２つのメモリセルＭＣで共有している。
【０１４６】
図３８に示すように、本変形例の隣接する２つの制御ゲート電極ＣＧ間の距離は、実施の形態１の隣接する２つの制御ゲート電極ＣＧ間の距離よりも小さい。言い換えれば、本変形例のコンタクトホールＣＨ（プラグＰＧ１）の口径は、実施の形態１のコンタクトホールＣＨ（プラグＰＧ１）の口径と同じであるが、隣接する２つの制御ゲート電極ＣＧ間の距離よりも大きい。
【０１４７】
すなわち、図３９に示すように、コンタクトホールＣＨは、キャップ膜ＣＰ１を介して、隣接する２つの制御ゲート電極ＣＧの直上に位置している。そして、図４０に示すように、コンタクトホールＣＨ内にはプラグＰＧ１が埋め込まれて形成される。
【０１４８】
このような場合でも、隣接する２つの制御ゲート電極ＣＧ上には、それぞれキャップ膜ＣＰ１が形成されているため、プラグＰＧ１と制御ゲート電極ＣＧとが接触することを防止することができる。また、キャップ膜ＣＰ１とメモリゲート電極ＭＧとの間には、ゲート絶縁膜ＧＦ１が形成されているため、プラグＰＧ１とメモリゲート電極とが短絡する恐れを抑制することができる。
【０１４９】
すなわち、隣接する２つの制御ゲート電極ＣＧ間の距離が、コンタクトホールＣＨ（プラグＰＧ１）の口径以下の長さであっても、プラグＰＧ１とメモリゲート電極とが短絡する恐れを抑制することができる。
【０１５０】
従って、本変形例の半導体装置は、実施の形態１と同様の効果を得る事ができるだけでなく、実施の形態１と比較して、隣接する２つの制御ゲート電極ＣＧ間の距離を、更に縮めることができる。
【０１５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５２】
Ａ、１Ａ〜３Ａ    領域（不揮発性メモリセル回路）
Ｂ、１Ｂ    領域（ＣＰＵ回路）
Ｃ１〜Ｃ５    回路
ＣＧ    制御ゲート電極
ＣＨ    コンタクトホール
ＣＨＰ    半導体チップ
ＣＰ１、ＣＰ２    キャップ膜（エッチングストッパ膜）
ＣＳＬ    電荷蓄積層
Ｄ１、Ｄ２    拡散領域（半導体領域）
ＤＣＧ    ダミーゲート電極
ＤＧ１    ダミーゲート電極
ＥＸ１、ＥＸ２    エクステンション領域（半導体領域）
ＦＡ、ＦＢ    フィン
Ｇ１    ゲート電極
ＧＦ１、ＧＦ２    ゲート絶縁膜
ＨＭ１、ＨＭ２    ハードマスク
ＩＦ１〜ＩＦ５    絶縁膜
ＩＬ１〜ＩＬ３    層間絶縁膜
ＬＤ    ドレイン領域
ＬＳ    ソース領域
ＭＣ    メモリセル
ＭＤ    ドレイン領域
ＭＧ    メモリゲート電極
ＭＳ    ソース領域
ＯＮ    絶縁膜（ゲート絶縁膜）
ＯＰ１、ＯＰ２    開口部
ＰＧ１〜ＰＧ３    プラグ
ＰＲ１〜ＰＲ４    レジストパターン
ＰＷ１、ＰＷ２    ウェル
ＱＮ    ｎ型トランジスタ
Ｓ１、Ｓ２    シリサイド層
ＳＢ    半導体基板
ＳＩ１〜ＳＩ３    導電性膜
ＳＮ    絶縁膜（エッチングストッパ膜）
ＳＴＩ    素子分離部
Ｘ１、Ｘ２    絶縁膜
【図１】
2019050255.tif 000003
【図２】
2019050255.tif 000004
【図３】
2019050255.tif 000005
【図４】
2019050255.tif 000006
【図５】
2019050255.tif 000007
【図６】
2019050255.tif 000008
【図７】
2019050255.tif 000009
【図８】
2019050255.tif 000010
【図９】
2019050255.tif 000011
【図１０】
2019050255.tif 000012
【図１１】
2019050255.tif 000013
【図１２】
2019050255.tif 000014
【図１３】
2019050255.tif 000015
【図１４】
2019050255.tif 000016
【図１５】
2019050255.tif 000017
【図１６】
2019050255.tif 000018
【図１７】
2019050255.tif 000019
【図１８】
2019050255.tif 000020
【図１９】
2019050255.tif 000021
【図２０】
2019050255.tif 000022
【図２１】
2019050255.tif 000023
【図２２】
2019050255.tif 000024
【図２３】
2019050255.tif 000025
【図２４】
2019050255.tif 000026
【図２５】
2019050255.tif 000027
【図２６】
2019050255.tif 000028
【図２７】
2019050255.tif 000029
【図２８】
2019050255.tif 000030
【図２９】
2019050255.tif 000031
【図３０】
2019050255.tif 000032
【図３１】
2019050255.tif 000033
【図３２】
2019050255.tif 000034
【図３３】
2019050255.tif 000035
【図３４】
2019050255.tif 000036
【図３５】
2019050255.tif 000037
【図３６】
2019050255.tif 000038
【図３７】
2019050255.tif 000039
【図３８】
2019050255.tif 000040
【図３９】
2019050255.tif 000041
【図４０】
2019050255.tif 000042