(57)【要約】【課題】低オン抵抗値と低飽和電流を両立することができる半導体装置を提供する。【解決手段】ＪＦＥＴ部２ａを高濃度としつつ、両側から張り出したｐ型ディープ層３によってＪＦＥＴ部２ａを挟んで幅狭な構造とする。さらに、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度を設定する。【選択図】図１
2019165217.tif 000002
【特許請求の範囲】
【請求項１】
半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２）と、
前記第１導電型層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、６１）と、
前記第１導電型層上に形成され、前記第２導電型領域に挟まれて配置されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成されたＪＦＥＴ部（２ａ）と、
前記第２導電型領域の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、
前記第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）と、を有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第２導電型領域から伸びる空乏層の伸び量を抑制しつつ電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記第２導電型領域のうち前記ＪＦＥＴ部を挟んでいる部分（３）の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
を満たしている半導体装置。
【請求項２】
前記第２導電型領域は、
前記第１導電型層の上に形成されたディープ層（３）と、
前記ソース電極に接続され、前記チャネル領域が形成されるベース領域（６）と、
前記ディープ層の上に形成され、前記ディープ層と前記ベース領域とを連結する第２導電型の連結層（５）と、を有し、
前記ディープ層および前記ＪＦＥＴ部の上には、前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（４）が備えられ、該電流分散層の上に前記ベース領域が形成されており、
前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記ＪＦＥＴ部および前記電流分散層を通じて電流を流し、前記ドレイン電圧が前記通常作動時よりも高い電圧になると、前記ＪＦＥＴ部が前記電流分散層よりも先にピンチオフさせられる請求項１に記載の半導体装置。
【請求項３】
前記ＪＦＥＴ部および前記第２導電型領域と前記第１導電型層との間には、前記第１導電型層よりも高不純物濃度とされた第１導電型の高濃度層（２０）が形成されている請求項２に記載の半導体装置。
【請求項４】
前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ（９）が形成され、
前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されており、
前記ＪＦＥＴ部における前記線状部分での幅が前記ゲートトレンチの幅よりも小さくされている請求項２または３に記載の半導体装置。
【請求項５】
前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部は、前記線状部分が前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項４に記載の半導体装置。
【請求項６】
前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部は、前記線状部分が前記トレンチゲート構造の長手方向に対して交差する方向を長手方向として、複数本が延設されている請求項４記載の半導体装置。
【請求項７】
前記ＪＦＥＴ部のうちの前記線状部分での幅が０．３μｍ以下とされている請求項１ないし６いずれか１つに記載の半導体装置。
【請求項８】
前記半導体はワイドバンドギャップ半導体である請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２）を形成することと、
前記第１導電型層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記第１導電型層上に、前記ディープ層に挟まれて配置されると共に前記基板の法線方向から見て少なくとも線状部分を有するＪＦＥＴ部（２ａ）を形成することと、
前記ディープ層と前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の半導体からなる連結層（５）を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することと、含み、
前記ＪＦＥＴ部を形成することでは、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加する際には、前記ディープ層から伸びる空乏層の伸び量が抑制されることで前記ソース電極および前記ドレイン電極の間に電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記ディープ層の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
を満たすように前記ＪＦＥＴ部を形成する反転型の半導体素子を備えた半導体装置の製造方法。
【請求項１０】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２）を形成することと、
前記第１導電型層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記第１導電型層上に、前記ディープ層に挟まれて配置されると共に前記基板の法線方向から見て少なくとも線状部分を有するＪＦＥＴ部（２ａ）を形成することと、
前記ディープ層と前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ソース領域の形成後に、前記ソース領域の表面から前記ディープ層に至り、前記ベース領域と前記ディープ層とを連結する連結層として機能すると共に、第２導電型のコンタクト領域として機能する第２導電型領域（６１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することと、含み、
前記ＪＦＥＴ部を形成することでは、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加する際には、前記ディープ層から伸びる空乏層の伸び量が抑制されることで前記ソース電極および前記ドレイン電極の間に電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記ディープ層の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
を満たすように前記ＪＦＥＴ部を形成する反転型の半導体素子を備えた半導体装置の製造方法。
【請求項１１】
前記第２導電型領域を形成することは、前記ソース領域の表面から前記ディープ層に至るトレンチ（６０）を形成したのち、該トレンチ内に第２導電型半導体を埋め込むことで前記第２導電型領域を形成することである請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２導電型領域を形成することは、第２導電型不純物をイオン注入することにより、前記ソース領域の表面から前記ディープ層に至る前記第２導電型領域を形成することである請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記ＪＦＥＴ部を形成することは、前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチ内にエピタキシャル成長により前記第１導電型層よりも高不純物濃度とされた第１導電型半導体で埋め込むことで前記ＪＦＥＴ部を形成することであり、
同じエピタキシャル成長装置を用いて温度を保って、
前記ＪＦＥＴ部を形成することを行った後、前記第１導電型半導体のうち前記ＪＦＥＴ部となる部分以外の部分を水素エッチングによってエッチングバックして除去し、その後に連続して、前記電流分散層を形成することと、前記ベース領域を形成することと、前記ソース領域を形成することとを行う、請求項１０ないし１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記ＪＦＥＴ部を形成することは、前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチ内にエピタキシャル成長により前記第１導電型層よりも高不純物濃度とされた第１導電型半導体で埋め込むことで前記ＪＦＥＴ部を形成することである請求項９ないし１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記ＪＦＥＴ部を形成することでは、前記エピタキシャル成長における成長初期には、第１導電型不純物ドーパントを供給せずに前記半導体の原料ガスを供給し、成長初期の段階の後に、前記第１導電型不純物ドーパントの供給を開始する請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体は炭化珪素であり、
前記ＪＦＥＴ部を形成することでは、前記成長初期における前記第１導電型不純物ドーパントを供給せずに前記半導体の原料ガスを供給することを５〜６０秒間行い、その後に、前記第１導電型不純物ドーパントの供給を開始する請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
【背景技術】
【０００２】
半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に高いドレイン電圧が印加されたときに半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流の電流値が大きくなる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。
【０００３】
これに対して、特許文献１において、低オン抵抗値と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度が異なった濃度となるようにした構造が提案されている。具体的には、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成によれば、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、低オン抵抗値と低飽和電流を両立することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７３６６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くすると、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。
【０００６】
また、ＪＦＥＴ部分においてｐ型層部分が大きい方が、ドレイン面に対するゲート絶縁膜の領域が実効的に小さくなるため、帰還容量が小さくなるというメリットがあるが、上記したように、ＪＦＥＴ抵抗が増大するという課題がある。
【０００７】
本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２）と、第１導電型層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、６１）と、第１導電型層上に形成され、第２導電型領域に挟まれて配置されていると共に基板の法線方向から見て少なくとも線状部分を有して構成されたＪＦＥＴ部（２ａ）と、第２導電型領域の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）とを有し、ゲート電極に対してゲート電圧を印加すると共にドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することでチャネル領域を形成し、ソース領域およびＪＦＥＴ部を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子を備える。このような構成において、ＪＦＥＴ部は、ドレイン電圧として通常作動時の電圧が印加されているときには第２導電型領域から伸びる空乏層の伸び量を抑制しつつ電流を流し、ドレイン電圧として通常作動時の電圧よりも高い電圧が印加されると空乏層によってピンチオフさせられ、ＪＦＥＴ部のうちの線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、第２導電型領域のうちＪＦＥＴ部を挟んでいる部分（３）の第２導電型不純物濃度をＮａ、素電荷をｑ、半導体の誘電率をεとして、
９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａを満たしている。
【０００９】
このような構成によれば、通常作動時には、ＪＦＥＴ部内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗化を図ることが可能となる。さらに、通常作動時のドレイン電圧よりも少し高い電圧となったときにＪＦＥＴ部がピンチオフされるため、低飽和電流を維持することができ、負荷短絡等による半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができる半導体装置とすることが可能となる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。
【図３】第１実施形態の構造と比較構造とについて、Ｖｄ−Ｉｄ特性図である。
【図４】第１実施形態の構造と従来構造について、ドレイン電圧Ｖｄに対するゲート−ドレイン間容量Ｃｇｄの特性となるＶｄ−Ｃｇｄ特性を比較した結果を示した図である。
【図５Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｂ】図５Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｃ】図５Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｄ】図５Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｅ】図５Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｆ】図５Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｇ】図５Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｈ】図５Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｉ】図５Ｈに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｊ】図５Ｉに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】第２実施形態にかかるＳｉＣ半導体装置の断面図である。
【図７Ａ】第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。
【図７Ｂ】第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。
【図８】第３実施形態にかかるＳｉＣ半導体装置の断面図である。
【図９】第４実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１０】第５実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図１１】第５実施形態の変形例で説明するＳｉＣ半導体装置の上面レイアウト図である。
【図１２】第６実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１３Ａ】第７実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。
【図１３Ｂ】図１３Ａに続くＳｉＣ半導体装置の製造方法を示した断面図である。
【図１３Ｃ】図１３Ｂに続くＳｉＣ半導体装置の製造方法を示した断面図である。
【図１４Ａ】第８実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。
【図１４Ｂ】図１４Ａに続くＳｉＣ半導体装置の製造方法を示した断面図である。
【図１４Ｃ】図１４Ｂに続くＳｉＣ半導体装置の製造方法を示した断面図である。
【図１５】第９実施形態で一例として説明するＪＦＥＴ部を構成するｎ型不純物層の成長プロファイルを示したタイムチャートである。
【図１６】ＪＦＥＴ部の深さとｎ型不純物濃度との関係を示した図である。
【図１７】第９実施形態で好ましい例として説明するＪＦＥＴ部を構成するｎ型不純物層の成長プロファイルを示したタイムチャートである。
【図１８Ａ】第１０実施形態で説明する幅が狭いトレンチを形成する際のＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｂ】図１８Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｃ】図１８Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｄ】図１８Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｅ】図１８Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｆ】図１８Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１８Ｇ】図１８Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ａ】第１１実施形態で説明するＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｂ】図１９Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｃ】図１９Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｄ】図１９Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｅ】図１９Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｆ】図１９Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｇ】図１９Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｈ】図１９Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９Ｉ】図１９Ｈに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１４】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型低濃度層２が形成されている。ｎ−型低濃度層２の上には、ｎ型ＳｉＣで構成されたＪＦＥＴ部２ａおよびｐ型ＳｉＣで構成されたｐ型ディープ層３が形成されている。ｎ−型低濃度層２は、第１導電型層に相当するものであり、ｎ＋型基板１から離れた位置、つまりｎ＋型基板１と反対側においてＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状、つまり線状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされることでｐ型ディープ層３も短冊状とされている。
【００１５】
ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えば、ｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型低濃度層２は、例えば、ｎ型不純物濃度が６．０×１０１５〜２．０×１０１６／ｃｍ３とされ、ここでは１．０×１０１６／ｃｍ３とされている。また、ｎ−型低濃度層２は、例えば厚さが６〜１３μｍとされ、ここでは８．０μｍとされている。
【００１６】
また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が３．０×１０１７〜３．０×１０１８／ｃｍ３、ここでは１．３〜１．４×１０１８／ｃｍ３とされている。また、ＪＦＥＴ部２ａは、例えば幅が０．３μｍ以下とされ、ここでは０．１μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が５．０×１７〜２．０×１０１８／ｃｍ３とされ、ここでは例えば１．１〜１．２×１０１８／ｃｍ３とされている。また、ｐ型ディープ層３は、例えば厚さが１．０μｍとされている。
【００１７】
また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。
【００１８】
ｎ型電流分散層４は、後述するようにチャネル領域を通じて流れる電流が幅方向に拡散できるようにする層である。ｎ型電流分散層４は、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３の方が高濃度とされている。例えば、ｐ型連結層５は、ｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．６μｍとされている。
【００１９】
なお、本明細書では、便宜上、ｎ−型低濃度層２、ＪＦＥＴ部２ａおよびｎ型電流分散層４という別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。
【００２０】
ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ＋型ソース領域７およびｐ＋型コンタクト領域８が形成されている。ｎ＋型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されており、ｐ＋型コンタクト領域８は、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。このｐ＋型コンタクト領域８を通じてｐ型ベース領域６が後述するソース電極１３と電気的に接続されている。
【００２１】
ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．３μｍとされている。また、ｎ＋型ソース領域７は、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、ｐ＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。
【００２２】
また、ｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ＋型ソース領域７の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ＋型ソース領域７が配置されている。
【００２３】
ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。ゲートトレンチ９の幅については任意であるが、ＪＦＥＴ部２ａの幅がゲートトレンチ９の幅よりも小さくなるようにすると好ましい。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチ、つまり隣り合うゲートトレンチ９の配置間隔が縦型ＭＯＳＦＥＴの１セル分のピッチとなるセルピッチとされる。そして、例えば、セルピッチの半分となるハーフセルピッチが１．５５μｍとされている。なお、上記したように、ゲートトレンチ９の幅については任意であるが、ここではハーフセルピッチよりも小さくしてある。
【００２４】
また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。
【００２５】
また、ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３などが形成されている。ソース電極１３は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ＋型ソース領域７およびｐ＋型コンタクト領域８と電気的に接触させられている。
【００２６】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００２７】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１〜１．５Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
【００２８】
このとき、ＪＦＥＴ部２ａを高濃度としつつ、両側から張り出したｐ型ディープ層３によって挟まれて幅狭な構造としていることから、このＪＦＥＴ部２ａが空乏層調整層として機能することで、次の作動を行うことになる。
【００２９】
具体的には、図２の一点鎖線で示すように、ドレイン電圧Ｖｄが例えば１〜１．５［Ｖ］のように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側からＪＦＥＴ部２ａへ伸びる空乏層は、ＪＦＥＴ部２ａの幅よりも小さい幅しか伸びない。つまり、ＪＦＥＴ部２ａが空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【００３０】
また、ＪＦＥＴ部２ａのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ＪＦＥＴ部２ａが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
【００３１】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側からＪＦＥＴ部２ａへ伸びる空乏層がＪＦＥＴ部２ａの幅よりも伸びる。そして、ｎ型電流分散層４よりも先にＪＦＥＴ部２ａが即座にピンチオフされる。このとき、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度を設定する。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００３２】
したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３３】
特に、ｐ型ディープ層３をｐ型ベース領域６よりもゲート電極１１の中心線側に張り出させ、ＪＦＥＴ部２ａの幅が狭くなるようにしている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型低濃度層２に伸びてくる空乏層の伸びがｐ型ディープ層３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１０に掛かる電界を低下させることが可能となり、信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ−型低濃度層２やＪＦＥＴ部２ａのｎ型不純物濃度を比較的濃くすることができ、より低オン抵抗化を図ることが可能となる。
【００３４】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【００３５】
なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部２ａについては、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【００３６】
シミュレーションにより、ＪＦＥＴ部２ａの幅を狭くすると共にｎ型不純物濃度が高くされた本実施形態の構造と従来構造とについて、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの特性であるＶｄ−Ｉｄ特性を比較した。従来構造は、ｐ型ディープ層３を備えずにｐ型連結層５をｐ型ディープ層３と同じ深さまで形成し、ＪＦＥＴ部２ａのｎ型不純物濃度を本実施形態よりも低くした構造としてある。図３は、そのシミュレーションによる比較結果を示したものであり、ゲート電圧を２０［Ｖ］、ソース電圧Ｖｓを０［Ｖ］とし、ドレイン電圧Ｖｄを変化させた場合の特性を示している。
【００３７】
この図に示されるように、従来構造では、ドレイン電圧Ｖｄが高いときのドレイン電流Ｉｄ、つまり飽和電流値が大きな値であった。これに対して、本実施形態の構造では、ドレイン電圧Ｖｄが高くなっても飽和電流値があまり大きな値にならず、例えばドレイン電圧Ｖｄ＝６５０［Ｖ］においてドレイン電流Ｉｄ＝１８６３［Ａ／ｃｍ２］となり、従来構造に対して十分に低下していた。また、オン抵抗については、３．３［ｍΩｃｍ２］と低い値とすることができた。
【００３８】
このように、本実施形態のＳｉＣ半導体装置によれば、ドレイン電圧Ｖｄが高電圧になっても、ドレイン電流Ｉｄを低下させられる。このため、低飽和電流を実現することができる。
【００３９】
一方、図４は、本実施形態の構造と従来構造について、ドレイン電圧Ｖｄに対するゲート−ドレイン間容量Ｃｇｄの特性となるＶｄ−Ｃｇｄ特性を比較した結果を示している。この図に示されるように、ゲート−ドレイン間容量Ｃｇｄが、従来構造では３０［ｐＦ］程度であったものが、本実施形態の構造とすることで３０［ｆＦ］と４桁も低減された。このことから、本実施形態の構造とすることで、ゲート−ドレイン間容量Ｃｇｄを低減することが可能となり、スイッチング速度の向上も図ることが可能となる。
【００４０】
したがって、上記したように、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。さらに、スイッチング速度の向上を図ることも可能なＳｉＣ半導体装置とすることができる。
【００４１】
また、ＪＦＥＴ部２ａやｐ型ディープ層３などのｎ型不純物濃度や寸法の一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａやｐ型ディープ層３については、所望のピンチオフ条件を満たすように不純物濃度や寸法を設定している。
【００４２】
具体的には、ＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度や寸法は、縦型ＭＯＳＦＥＴよりもＪＦＥＴ部２ａが先にピンチオフする条件に設定されている。すなわち、ＪＦＥＴ部２ａの幅をＷ、ｎ型不純物濃度をＮｄ、ｐ型ディープ層３のｐ型不純物濃度をＮａ、素電荷をｑ、ＳｉＣの誘電率をεとして、次式が成り立つようにしてある。
【００４３】
（数１）
９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
【００４４】
この数式は、低オン抵抗および低飽和電流を両立できる条件として設定したものである。上限値はピンチオフ条件として設定した電圧値を示しており、ＪＦＥＴ部２ａがプロセスの活性化率やイオン化率を考慮しても確実にピンチオフするドレイン電圧を規定している。
【００４５】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５Ａ〜図５Ｊに示す製造工程中の断面図を参照して説明する。
【００４６】
〔図５Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、エピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型低濃度層２を形成したのち、さらにＳｉＣからなるｐ型ディープ層３を形成する。ｐ型ディープ層３については、ｎ−型低濃度層２の表層部へのｐ型不純物のイオン注入もしくはｎ−型低濃度層２上へのエピタキシャル成長によって形成している。
【００４７】
〔図５Ｂに示す工程〕
ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させた図示しないマスクを形成し、そのマスクを用いてｐ型ディープ層３を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ−型低濃度層２を露出させる。
【００４８】
〔図５Ｃに示す工程〕
ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で選択的に埋め込みエピタキシャル成長を行うことによって、ＪＦＥＴ部２ａを形成する。これにより、トレンチ３ａ内を埋め尽くすようにＪＦＥＴ部２ａが形成される。この後、図示しないマスクを除去する。また、必要に応じて、ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面の平坦化を行う。
【００４９】
〔図５Ｄに示す工程〕
ｐ型ディープ層３やＪＦＥＴ部２ａの表面にｎ型電流分散層４をエピタキシャル成長させる。
【００５０】
〔図５Ｅに示す工程〕
ｎ型電流分散層４のうちＪＦＥＴ部２ａから離れた位置にｐ型不純物をイオン注入し、活性化することでｐ型連結層５を形成する。
【００５１】
〔図５Ｆに示す工程〕
ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる。
【００５２】
〔図５Ｇに示す工程〕
ｎ＋型ソース領域７の一部にｐ型不純物をイオン注入することでｐ＋型コンタクト領域８を形成する。
【００５３】
〔図５Ｈに示す工程〕
ｎ＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。
【００５４】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ−Ｓｉを残すことでゲート電極１１を形成する。
【００５５】
〔図５Ｉに示す工程〕
ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ＋型コンタクト領域８およびｎ＋型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３を形成する。
【００５６】
〔図５Ｊに示す工程〕
ｎ＋型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００５７】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部２ａを高濃度としつつ、両側から張り出したｐ型ディープ層３によってＪＦＥＴ部２ａを挟んで幅狭な構造としている。このため、通常作動時には、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗化を図ることが可能となる。
【００５８】
また、ＪＦＥＴ部２ａのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ＪＦＥＴ部２ａが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
【００５９】
さらに、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度を設定する。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００６０】
したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００６１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部２ａおよびｐ型ディープ層３とｎ−型低濃度層２との間の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６２】
図６に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部２ａおよびｐ型ディープ層３とｎ−型低濃度層２との境界位置に高濃度ｎ型層２０を備えた構造としている。
【００６３】
高濃度ｎ型層２０は、ｎ−型低濃度層２よりも高濃度とされている。ここでは、高濃度ｎ型層２０をＪＦＥＴ部２ａと同じ不純物濃度で構成しているが、ＪＦＥＴ部２ａと異なる不純物濃度とされていても良い。高濃度ｎ型層２０の厚さについては、例えば０．０７μｍとされている。
【００６４】
このように、高濃度ｎ型層２０をＪＦＥＴ部２ａとｐ型ディープ層３との間に配置した場合、高濃度ｎ型層２０を備えている分、オン抵抗の低下が図れる。また、高濃度ｎ型層２０が備えられていない場合、ｐ型ディープ層３からｎ−型低濃度層２側に伸びる空乏層の広がりが高濃度ｎ型層２０を備えている場合よりも大きくなり、ＪＦＥＴ部２ａの近傍におけるｎ−型低濃度層２の電流経路が狭まる可能性がある。
【００６５】
したがって、本実施形態のように高濃度ｎ型層２０を備えることで、ＪＦＥＴ部２ａの近傍においてｎ−型低濃度層２の電流経路が狭まることを抑制でき、より低オン抵抗化を図ることが可能となる。
【００６６】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、第１実施形態とほぼ同じである。すなわち、第１実施形態で説明したｎ−型低濃度層２の形成後に、続けてｎ型不純物となるガスの導入量を増やす等によって高濃度ｎ型層２０を形成し、その後、図５Ｂ以降の各工程を行えば、本実施形態のＳｉＣ半導体装置を製造することができる。
【００６７】
（第１、第２実施形態の変形例）
上記第１実施形態と第２実施形態で説明した構造において、図７Ａや図７Ｂに示すように、ＪＦＥＴ部２ａがｐ型ディープ層３よりも下方、より詳しくはｎ−型低濃度層２に突き出すように構成されていても良い。
【００６８】
これらの構造としても、第１、第２実施形態と同様の効果を得ることができるのに加えて、ｎ−型低濃度層２よりも高濃度とされたＪＦＥＴ部２ａが突き出している分、オン抵抗の低減が図れる。さらに、図７Ａの構造の場合、ｐ型ディープ層３からｎ−型低濃度層２側に伸びる空乏層の広がりがＪＦＥＴ部２ａの突き出した部分によって抑制される。したがって、ＪＦＥＴ部２ａの近傍においてｎ−型低濃度層２の電流経路が狭まることを抑制でき、より低オン抵抗を図ることが可能となる。
【００６９】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してスーパージャンクション構造を適用したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してスーパージャンクション構造を適用した場合について説明するが、第２実施形態のような高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７０】
図８に示すように、本実施形態では、ｐ型ディープ層３よりも下方において、ｎ−型低濃度層２側に伸びるｐ型カラム層４０が備えられている。図８では、ｐ型カラム層４０がｎ＋型基板１に接する構造としているが、ｎ＋型基板１から離れた構造であっても良い。
【００７１】
このように、ｐ型カラム層４０を形成することで、ｎ−型低濃度層２をｎ型カラム層とするＰＮ接合のスーパージャンクション構造が構成されている。このようなスーパージャンクション構造を有する縦型ＭＯＳＦＥＴにおいて、ＪＦＥＴ部２ａおよびｐ型ディープ層３を第１実施形態のような構成とすることで、第１実施形態と同様の効果を得ることができる。
【００７２】
なお、本実施形態の構造のＳｉＣ半導体装置も、基本的には第１実施形態のものと同様の製造方法によって製造できる。ｐ型カラム層４０については、ｎ−型低濃度層２に対してトレンチを形成したのち、埋め込みエピタキシャル成長を行い、さらにエッチバックしてｐ型カラム層４０の表面の平坦化を行うことで形成できる。これ以外については、第１実施形態と同様の方法により、本実施形態のＳｉＣ半導体装置を製造できる。
【００７３】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してソース電極１３のコンタクト構造を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してソース電極１３のコンタクト構造を変更した場合について説明するが、第２、第３実施形態の構造の縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７４】
図９に示すように、ｎ＋型ソース領域７を挟んでトレンチゲート構造の反対側にコンタクトトレンチ５０が形成されている。そして、このコンタクトトレンチ５０の底面においてｐ型ベース領域６の表層部にｐ＋型コンタクト領域８が形成されている。このような構造は、ｎ＋型ソース領域７を形成した後に、エッチングによってコンタクトトレンチ５０を形成し、その後にｐ＋型コンタクト領域８を形成するためのイオン注入を行うことによって実現できる。
【００７５】
このように、ｎ＋型ソース領域７の一部を除去して形成したコンタクトトレンチ５０によって、ソース電極１３とｐ型ベース領域６とのコンタクトを図るようにしても良い。
【００７６】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してＪＦＥＴ部２ａの上面レイアウトを変更したものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してレイアウト構成を変更した場合について説明するが、第２〜第４実施形態の構造の縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７７】
上記第１実施形態では、ＪＦＥＴ部２ａをトレンチゲート構造の長手方向に沿って短冊状に形成している。これに対して、本実施形態では、図１０に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにＪＦＥＴ部２ａをレイアウトすることで、トレンチゲート構造とＪＦＥＴ部２ａとが格子状にレイアウトされた構造としている。
【００７８】
このように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなるようにしても、第１実施形態と同様の効果を得ることができる。なお、この場合も、ＪＦＥＴ部２ａの幅とは、格子状を構成する各線状部分での幅のことを示すことになる。
【００７９】
（第５実施形態の変形例）
第５実施形態のように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなる場合に限らず、他のレイアウトとなるようにすることもできる。例えば、図１１に示すように、ＪＦＥＴ部２ａを四角形などの枠体形状で構成し、各ＪＦＥＴ部２ａを格子状に並べた構造としても良い。なお、この場合、ＪＦＥＴ部２ａの幅とは、枠体形状のうちの線状部分での幅のことを示すことになる。
【００８０】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構造の縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第１、第３〜第５実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００８１】
具体的には、図１２に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対しても、高濃度としたＪＦＥＴ部２ａを備える構造を適用できる。プレーナ構造の場合、ｎ−型低濃度層２の上に高濃度ｎ型層２０やｐ型ベース領域６を形成し、ｐ型ベース領域６の表層部にｎ＋型ソース領域７を形成した構造とされる。また、ｐ型ベース領域６に挟まれるようにＪＦＥＴ部２ａが形成されている。そして、ｐ型ベース領域６のうちｎ＋型ソース領域７とＪＦＥＴ部２ａとの間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１０を介してゲート電極１１が形成された構造とされる。
【００８２】
このような構造においても、少なくともｐ型ベース領域６の間のＪＦＥＴ部２ａを高濃度としつつ、所定のピンチオフ条件を満たす幅で構成することで、第２実施形態と同様の効果を得ることができる。
【００８３】
また、本実施形態の場合、高濃度ｎ型層２０をｎ−型低濃度層２の上面に形成している。このため、ｐ型ベース領域６からｎ−型低濃度層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。
【００８４】
（第７実施形態）
第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対してＪＦＥＴ部２ａの形成方法を変更したものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２〜第６実施形態それぞれの構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００８５】
本実施形態では、第１実施形態で説明した図５Ａ〜図５Ｃに示す埋め込みエピタキシャル成長に代えて、他の手法によってＪＦＥＴ部２ａを形成する。
【００８６】
具体的には、図１３Ａに示すように、ｎ＋型基板１の上にｎ−型低濃度層２およびｐ型ディープ層３をエピタキシャル成長させる。続いて、図１３Ｂに示すように、所定領域、すなわちＪＦＥＴ部２ａの形成予定領域が開口するマスク３０をｐ型ディープ層３の上に形成する。そして、図１３Ｃに示すように、マスク３０の上からｎ型不純物をイオン注入すると共に活性化アニールを施すことでＪＦＥＴ部２ａを形成する。その後、マスク３０を除去した後、図５Ｄ〜図５Ｊと同様の工程を行う。これにより、図１と同様の構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。
【００８７】
このように、ＪＦＥＴ部２ａをイオン注入によって形成することもできる。このような製造方法によってＳｉＣ半導体装置を製造しても、第１実施形態と同様の効果を奏することができる。
【００８８】
（第８実施形態）
第８実施形態について説明する。本実施形態は、第１〜第７実施形態に対してｐ型連結層５およびｐ＋型コンタクト領域８の形成方法を変更したものであり、その他については第１〜第７実施形態と同様であるため、第１〜第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２〜第７実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００８９】
まず、第１実施形態で説明した図５Ａ〜図５Ｄに示す工程まで行う。続いて、図１４Ａに示すように、ｎ型電流分散層４に対してｐ型連結層５を形成することなく、ｐ型ベース領域６やｎ＋型ソース領域７を形成し、更にトレンチゲート構造を形成する。この後、図１４Ｂに示すように、トレンチゲート構造から離れた位置において、ｎ＋型ソース領域７やｐ型ベース領域６およびｎ型電流分散層４を貫通してｐ型ディープ層３に達するトレンチ６０を形成する。そして、図１４Ｃに示すように、埋め込みエピタキシャル成長によって、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１を形成する。
【００９０】
このように、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１をエピタキシャル成長によって形成するようにしても良い。
【００９１】
（第９実施形態）
第９実施形態について説明する。本実施形態は、第１〜６、８実施形態におけるＪＦＥＴ部２ａのより好ましい製造工程を提供するものであり、その他については第１実施形態で説明した方法と同様であるため、その方法と異なる部分についてのみ説明する。
【００９２】
上記第１実施形態では、図５Ｂ、図５Ｃに示すようにｐ型ディープ層３を除去してトレンチ３ａを形成し、このトレンチ３ａを埋め尽くすエピタキシャル成長を行うことでＪＦＥＴ部２ａを形成する場合について説明した。しかしながら、例えば０．１μｍ以下の幅狭のトレンチ３ａをエピタキシャル成長によって埋め込む場合、トレンチ３ａの底部において、それよりも浅い位置と比較して、ＪＦＥＴ部２ａのｎ型不純物濃度が高くなることがあることが確認された。
【００９３】
例えば、ＪＦＥＴ部２ａを形成する際には、図１５に示す成長プロファイルを適用することができる。まず、図５Ｂに示す工程まで行った試料をエピタキシャル成長装置内に設置し、昇温期間を経て、試料を所定温度に加熱する。例えば、昇温期間においては、エピタキシャル成長装置内にキャリアガスとなるＨ２（水素）を導入しつつ４０分程度の加熱を行い、試料の温度を１６５０℃まで上昇させる。そして、温度を一定に保ちながら、ｎ型ドーパントとなるＮ２（窒素）、ＳｉＣ原料ガスとなるＳｉＨ４（シラン）、Ｃ３Ｈ８（プロパン）を同時に供給する。
【００９４】
このようなプロセスとする場合でも、ＪＦＥＴ部２ａを形成できるが、ＪＦＥＴ部２ａの深さ方向におけるｎ型濃度プロファイルを確認すると、図１６に示すようにトレンチ３ａの底部において、それよりも浅い部分よりもｎ型不純物濃度が高くなる。このため、例えばＪＦＥＴ部２ａのｎ型不純物濃度が狙い値に対して、トレンチ３ａの底部においては濃くなり、それよりも浅い部分では薄くなる。そして、濃い部分のｎ型不純物濃度が約４×１０１８ｃｍ−３、薄い部分のｎ型不純物濃度が約１．０×１０１７ｃｍ−３となり、１桁以上の差となっている。
【００９５】
したがって、本実施形態では、ＪＦＥＴ部２ａのｎ型不純物濃度をより狙い値に近づけられるように、図１７に示す成長プロファイルに従ってＪＦＥＴ部２ａを形成する。
【００９６】
具体的には、上記した図１５のプロファイルとほぼ同様のプロファイルによってＪＦＥＴ部２ａを形成するが、昇温期間を経てＪＦＥＴ部２ａをエピタキシャル成長させる際に、成長初期の段階には、ｎ型ドーパントとなるＮ２については供給しない。つまり、成長初期に、ＳｉＣ原料ガスとなるＳｉＨ４とＣ３Ｈ８のみを導入してｎ型ドーパントとなるＮ２を導入しないアンドープ期間を設ける。例えば、幅０．１μｍのトレンチ３ａ内にＪＦＥＴ部２ａを埋め込む場合、エピタキシャル成長を２分程度行うことで埋め込むことができるが、成長初期の５〜６０秒間、例えば１０秒間をアンドープ期間とする。そして、成長初期の段階の後、アンドープ期間が経過すると、ディレイドープとしてｎ型ドーパントとなるＮ２の供給も開始する。
【００９７】
このようにしてＪＦＥＴ部２ａを形成すると、トレンチ３ａの底部において、ｎ型不純物濃度が濃くなることが抑制され、ＪＦＥＴ部２ａの全域においてｎ型不純物濃度を概ね狙い値で均一にすることができた。
【００９８】
このように、ＪＦＥＴ部２ａをエピタキシャル成長させる際にアンドープ期間を設けることにより、ＪＦＥＴ部２ａのｎ型不純物濃度が均一にならなくなることを抑制できる。よって、ＪＦＥＴ部２ａのｎ型不純物濃度をより狙い値に近づけられ、より良好な特性のＳｉＣ半導体装置とすることが可能となる。
【００９９】
なお、上記図５Ｃに示す工程では、ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で選択的に埋め込みエピタキシャル成長を行うことによってＪＦＥＴ部２ａを形成しているが、マスクを除去してＪＦＥＴ部２ａを形成しても良い。その場合、ＪＦＥＴ部２ａを形成するためのｎ型ＳｉＣがトレンチ３ａ外にも形成されることになるが、ＪＦＥＴ部２ａの形成が完了した後、ｎ型ＳｉＣのうちのトレンチ３ａの外部に形成された部分をエッチバックして除去すれば良い。本実施形態のように、キャリアガスとしてＨ２を用いている場合、それをエッチングガスとしても用いることができる。このため、ＪＦＥＴ部２ａの形成が完了したら、ｎ型ドーパントとなるＮ２やＳｉＣ原料ガスとなるＳｉＨ４とＣ３Ｈ８の供給を停止した後にも、Ｈ２の供給を続けることで、ＪＦＥＴ部２ａの形成時に形成されたｎ型ＳｉＣの不要部分をエッチバックできる。さらに、このようにしてｎ型ＳｉＣの不要部分をエッチバックできることから、同じエピタキシャル成長装置をそのまま用いて、温度を保って降温させることなく連続的にｎ型電流分散層４をエピタキシャル成長させることもできる。勿論、その後に引き続き、同じエピタキシャル成長装置をそのまま用いて、降温させることなくｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させ、図１４Ｂに示すようにトレンチ６０を形成するようにもできる。このようにすれば、製造工程の簡略化が図れ、製造コストの削減が図れる。
【０１００】
（第１０実施形態）
第１０実施形態について説明する。本実施形態では、第１実施形態で説明したＪＦＥＴ部２ａが埋め込まれるトレンチ３ａのより好ましい形成工程を提供するものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。この方法は、第１実施形態に限らず、第２〜６、８、９実施形態についても適用できる。
【０１０１】
図５Ｂに示す工程として説明したように、トレンチ３ａを形成する際には、ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させたマスクを配置し、そのマスクを用いたエッチングを行うという工程を行う。これによってトレンチ３ａを形成できるが、トレンチ３ａの幅が狭くなると、ｉ線露光機を用いる場合の最小形成線幅、例えば０．３μｍよりも狭くなることがあり、狭い幅のトレンチ３ａを良好に形成できなくなることがある。このため、トレンチ３ａの形成工程として、図１８Ａ〜図１８Ｇに示す工程を行うと好ましい。なお、トレンチ３ａの形成工程以外については、第１実施形態と同様であるため、トレンチ３ａの形成工程のみを説明する。
【０１０２】
〔図１８Ａに示す工程〕
まず、上記した図５Ａに示す工程を行ってｎ＋型基板１の上にｎ−型低濃度層２およびｐ型ディープ層３を形成する。そして、ｐ型ディープ層３の上に、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅの略）膜で構成される第１マスク膜７０を成膜する。
【０１０３】
〔図１８Ｂに示す工程〕
第１マスク膜７０の上にレジスト７１を成膜したのち、図示しない露光用マスクを用いてレジスト７１を露光し、更に現像してレジストマスクを形成する。このとき、トレンチ３ａの形成予定位置と対応する位置に、トレンチ３ａよりも幅広な開口部７１ａを形成する。開口部７１ａの幅については任意であるが、例えばトレンチ３ａの幅を０．１μｍとする場合には、開口部７１ａの幅を０．３μｍ程度としている。
【０１０４】
〔図１８Ｃに示す工程〕
レジスト７１をマスクとして第１マスク膜７０をエッチングする。これにより、第１マスク膜７０に、レジスト７１の開口部７１ａと同等幅の開口部７０ａが形成される。
【０１０５】
〔図１８Ｄに示す工程〕
レジスト７１を剥離し、第１マスク膜７０を露出させる。
【０１０６】
〔図１８Ｅに示す工程〕
開口部７１ａ内における第１マスク膜７０の側面およびｐ型ディープ層３の表面上に加えて第１マスク膜７０の表面上に、第２マスク膜７２を成膜する。このとき、第２マスク膜７２の膜厚については、開口部７０ａの幅からトレンチ３ａの狙い幅を差し引いた値の半分の厚みとなるようにしている。例えば、開口部７０ａの幅を０．３μｍとし、トレンチ３ａの狙い幅を０．１μｍとする場合であれば、第２マスク膜７２の膜厚を０．１μｍとしている。
【０１０７】
〔図１８Ｆに示す工程〕
異方性エッチングにより、第２マスク膜７２を除去する。これにより、第１マスク膜７０の表面上および開口部７０ａ内におけるｐ型ディープ層３の表面上において第２マスク膜７２が除去され、開口部７０ａ内における第１マスク膜７０の側面にのみ第２マスク膜７２が残る。このため、第２マスク膜７２による開口部７２ａが形成され、その開口部７２ａの幅がトレンチ３ａの狙い幅と同等になり、開口部７０ａよりも線幅が狭窄された開口部７２ａを形成することができる。
【０１０８】
〔図１８Ｇに示す工程〕
第１マスク膜７０および第２マスク膜７２をマスクとして用いて、ｐ型ディープ層３のうち開口部７２ａから露出している部分をエッチングする。これにより、トレンチ３ａを狙い幅、例えば０．１μｍの幅で良好に形成することが可能となる。
【０１０９】
以上説明したように、トレンチ３ａを狭い幅で形成する際には、第１マスク膜７０に形成した開口部７０ａ内に第２マスク膜７２を配置することで、より線幅の狭い開口部７２ａを得るようにする。これにより、ｉ線露光機の解像度を上回る寸法、つまり最小形成線幅よりも幅を狭くしたトレンチ３ａを良好に形成することが可能となる。
【０１１０】
なお、このようなトレンチ形成工程については、ＪＦＥＴ部２ａを形成する場合に限らず、他の用途のトレンチ形成の際に適用しても良い。
【０１１１】
（第１１実施形態）
本実施形態では、上記各実施形態において、セル領域を囲む外周領域に外周耐圧構造を共に形成する場合の一例を示す。ここでは、第１実施形態の構造の縦型ＭＯＳＦＥＴをセル領域に形成する場合を例に挙げて説明するが、第１実施形態以外の各実施形態についても同様である。
【０１１２】
以下、図１９Ａ〜図１９Ｉを参照して、セル領域および外周領域を含めたＳｉＣ半導体装置の製造方法について説明するが、セル領域に関する部分については第１実施形態を参照して簡単に説明する。
【０１１３】
まず、図１９Ａに示す工程として、図５Ａに示す工程と同様、半導体基板として、ｎ＋型基板１を用意したのち、ｎ＋型基板１の主表面上に−型低濃度層２を形成する。そして、ｐ型ディープ層３を形成するのと同時に、ｐ型リサーフ層８１の下層部８１ａおよびｐ型ガードリング層８２を形成する。
【０１１４】
次に、図１９Ｂ、図１９Ｃに示す工程として、図５Ｂ、図５Ｃに示す工程のようにセル領域においてトレンチ３ａの形成やＪＦＥＴ部２ａの形成を行う。また、図１９Ｄに示す工程として、図５Ｄに示す工程のようにｎ型電流分散層４をエピタキシャル成長させる際に、外周領域にも同時にエピタキシャル成長させる。そして、図１９Ｅに示す工程として、図５Ｅに示す工程のようにｐ型連結層５を形成する際のイオン注入時に、ｐ型リサーフ層８１の上層部８１ｂも同時に形成する。
【０１１５】
続いて、図１９Ｆに示す工程として、図５Ｆに示す工程のようにｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる際に、外周領域にも同時に形成する。そして、図１９Ｇに示す工程として、図５Ｇに示す工程のようにセル領域においてｐ＋型コンタクト領域８を形成する。
【０１１６】
さらに、図１９Ｈに示す工程として、図５Ｈに示す工程のようにゲートトレンチ９を形成する際に同時に、外周領域においてｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に至る外周トレンチ８３を形成する。そして、ゲート絶縁膜１０を形成する際に同時に外周トレンチ８３内にも絶縁膜８４を形成する。なお、ゲート電極１１の形成時に外周領域にもＰｏｌｙ−Ｓｉがデポジションされるが、エッチバックして除去している。
【０１１７】
その後、図１９Ｉに示す工程として、図５Ｉに示す工程のように層間絶縁膜１２を形成する際に外周トレンチ８３内にも形成する。なお、この後にセル領域ではソース電極１３などを形成するが、外周領域では必要箇所以外はパターニング時に電極材料が除去されるようにする。最後に、ｎ＋型基板１の裏面側にドレイン電極１４を形成することで、本実施形態にかかるＳｉＣ半導体装置が完成する。
【０１１８】
このように、第１実施形態等の構成の縦型ＭＯＳＦＥＴの形成の際に外周領域における外周耐圧構造も同時に形成することができる。これにより、ＳｉＣ半導体装置の製造工程の簡略化を図ることが可能となる。
【０１１９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１２０】
例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。
【０１２１】
また、ＪＦＥＴ部２ａの幅は深さ方向の全域において一定である必要は無く、例えばドレイン電極１４側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。また、ＪＦＥＴ部２ａのレイアウトについては、第１、第５実施形態などで説明したように、ｎ＋型基板１の法線方向から見て、少なくとも線状部分が備えられていれば良く、その線状部分における幅が上記したピンチオフ条件を満たすようにすれば良い。
【０１２２】
また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
【０１２３】
同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、ＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。
【０１２４】
一例を示すと、ハーフセルピッチを広くすることなど、ハーフセルピッチを変えることができ、例えば３μｍとすることができる。また、ｎ型電流分散層４やｐ型連結層５の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．４μｍとし、それぞれのｎ型不純物濃度やｐ型不純物濃度を６．０×１０１７／ｃｍ３とすることもできる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．６μｍとし、ｐ型不純物濃度を２．０×１０１８／ｃｍ３とすることもできる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。
【０１２５】
また、上記第８実施形態では、トレンチ６０を埋め込むことでｐ型層６１を形成したが、これと同様の構造をイオン注入で形成することもできる。すなわち、ｎ型電流分散層４、ｐ型ベース領域６およびｎ＋型ソース領域７を連続してエピタキシャル成長させたのち、ｎ＋型ソース領域７の上にｐ型層６１の形成予定領域が開口するマスクを配置し、そのマスクを用いてｐ型不純物をイオン注入する。このようにすれば、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１を同一マスクにて同時に形成することができるため、製造工程の簡略化が図れ、製造コストの削減が図れる。
【０１２６】
また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【０１２７】
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用することができる。具体的には、ワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。
【符号の説明】
【０１２８】
２    ｎ−型低濃度層
２ａ  ＪＦＥＴ部
３    ｐ型ディープ層
４    ｎ型電流分散層
６    ｐ型ベース領域
７    ｎ＋型ソース領域
１０  ゲート絶縁膜
１１  ゲート電極
１３  ソース電極
１４  ドレイン電極
【図１】
2019165217.tif 000003
【図２】
2019165217.tif 000004
【図３】
2019165217.tif 000005
【図４】
2019165217.tif 000006
【図５Ａ】
2019165217.tif 000007
【図５Ｂ】
2019165217.tif 000008
【図５Ｃ】
2019165217.tif 000009
【図５Ｄ】
2019165217.tif 000010
【図５Ｅ】
2019165217.tif 000011
【図５Ｆ】
2019165217.tif 000012
【図５Ｇ】
2019165217.tif 000013
【図５Ｈ】
2019165217.tif 000014
【図５Ｉ】
2019165217.tif 000015
【図５Ｊ】
2019165217.tif 000016
【図６】
2019165217.tif 000017
【図７Ａ】
2019165217.tif 000018
【図７Ｂ】
2019165217.tif 000019
【図８】
2019165217.tif 000020
【図９】
2019165217.tif 000021
【図１０】
2019165217.tif 000022
【図１１】
2019165217.tif 000023
【図１２】
2019165217.tif 000024
【図１３Ａ】
2019165217.tif 000025
【図１３Ｂ】
2019165217.tif 000026
【図１３Ｃ】
2019165217.tif 000027
【図１４Ａ】
2019165217.tif 000028
【図１４Ｂ】
2019165217.tif 000029
【図１４Ｃ】
2019165217.tif 000030
【図１５】
2019165217.tif 000031
【図１６】
2019165217.tif 000032
【図１７】
2019165217.tif 000033
【図１８Ａ】
2019165217.tif 000034
【図１８Ｂ】
2019165217.tif 000035
【図１８Ｃ】
2019165217.tif 000036
【図１８Ｄ】
2019165217.tif 000037
【図１８Ｅ】
2019165217.tif 000038
【図１８Ｆ】
2019165217.tif 000039
【図１８Ｇ】
2019165217.tif 000040
【図１９Ａ】
2019165217.tif 000041
【図１９Ｂ】
2019165217.tif 000042
【図１９Ｃ】
2019165217.tif 000043
【図１９Ｄ】
2019165217.tif 000044
【図１９Ｅ】
2019165217.tif 000045
【図１９Ｆ】
2019165217.tif 000046
【図１９Ｇ】
2019165217.tif 000047
【図１９Ｈ】
2019165217.tif 000048
【図１９Ｉ】
2019165217.tif 000049