(57)【要約】【課題】ノイズ対策および貫通電流防止対策を実現したトーテムポール回路用駆動装置を提供する。【解決手段】パルス生成回路１６は、ハイサイド用の論理入力信号ＨＩＮおよびローサイド用の論理入力信号ＬＩＮを入力し、論理入力信号ＨＩＮからセット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを生成し、論理入力信号ＬＩＮから制御信号ＬＩＮ２を生成する。ハイサイド電位検出回路１８は、ハイサイド基準電位ＶＳを検出し、デッドタイムの期間中にハイサイド電位判定回路１９がハイサイド基準電位ＶＳの上昇を検出すると、イベント信号生成回路２０がイベント信号ＥＶＥＮＴを出力する。パルス生成回路１６がイベント信号ＥＶＥＮＴを受けると、リセット信号ＲＥＳＥＴを再生成するとともに、その再生成の時点からイベント信号が発生しない場合のデッドタイムに等しい期間経過後に制御信号ＬＩＮ２を出力する。【選択図】図１
2019198031.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドパワーデバイスおよびローサイドパワーデバイスを縦続接続したトーテムポール回路を駆動するトーテムポール回路用駆動装置において、
前記ハイサイドパワーデバイスを駆動するハイサイド駆動回路と、
前記ローサイドパワーデバイスを駆動するローサイド駆動回路と、
外部から入力されたハイサイド用論理入力信号の第１のエッジおよび第２のエッジに基づいて前記ハイサイドパワーデバイスをオンさせるセット信号およびオフさせるリセット信号および外部から入力されたローサイド用論理入力信号から前記ローサイドパワーデバイスをオンおよびオフさせる制御信号を生成するパルス生成回路と、
前記セット信号および前記リセット信号を前記ハイサイド駆動回路に伝達するレベルシフト回路と、
ハイサイド基準電位を検出するハイサイド電位検出回路と、
前記ハイサイド電位検出回路が検出した前記ハイサイド基準電位の検出値と基準電圧との比較結果を示す判定信号を出力するハイサイド電位判定回路と、
前記判定信号に基づきイベント信号を出力するイベント信号生成回路と、
を備え、前記パルス生成回路は、前記ハイサイド用論理入力信号が前記ハイサイドパワーデバイスのオフを指示しているときに前記イベント信号が入力されると、前記イベント信号の入力から所定時間経過するまで前記ローサイドパワーデバイスをオンさせる前記制御信号を出力しないようにした、トーテムポール回路用駆動装置。
【請求項２】
前記パルス生成回路は、前記ハイサイド用論理入力信号を反転する第１のインバータと、前記第１のインバータの出力信号と前記イベント信号とを入力する第１のＡＮＤ回路と、前記第１のＡＮＤ回路の出力信号の立上りエッジのタイミングで所定時間ローサイド停止信号を出力する立上りエッジトリガ回路と、前記立上りエッジトリガ回路のローサイド停止信号を反転する第２のインバータと、前記第２のインバータの出力信号と前記ローサイド用論理入力信号とを入力して前記制御信号を出力する第２のＡＮＤ回路とを有する、請求項１記載のトーテムポール回路用駆動装置。
【請求項３】
前記ハイサイド基準電位の検出値が前記基準電圧を超えたことを前記判定信号が示すと、前記イベント信号生成回路が前記イベント信号を出力する、請求項１記載のトーテムポール回路用駆動装置。
【請求項４】
前記パルス生成回路は、前記ハイサイド用論理入力信号が前記ハイサイドパワーデバイスのオフを指示しているときに前記イベント信号が入力されると、前記リセット信号を再生成して出力する、請求項１記載のトーテムポール回路用駆動装置。
【請求項５】
前記所定時間が、前記イベント信号が発生しない場合のデッドタイムに等しい、請求項１または２記載のトーテムポール回路用駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのパワーデバイスを縦続接続したトーテムポール回路を駆動するためのトーテムポール回路用駆動装置に関する。
【背景技術】
【０００２】
スイッチング電源装置では、２つのパワーデバイスを縦続接続したトーテムポール回路を有し、そのトーテムポール回路のハイサイドおよびローサイドのパワーデバイスは、それぞれ独立した駆動回路によって駆動される回路構成が採られている。このような回路構成の装置として、ＨＶドライバＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）が知られている。
【０００３】
ＨＶドライバＩＣは、ハイサイドのパワーデバイスをオンまたはオフさせる信号を生成するパルス生成回路と、レベルシフト回路と、このレベルシフト回路を介して伝達された信号によってハイサイドのパワーデバイスを駆動するハイサイド駆動回路とを備えている。ＨＶドライバＩＣは、また、ローサイドのパワーデバイスを駆動するローサイド駆動回路を備えている。レベルシフト回路は、パルス生成回路によってグランド電位を基準に生成された信号をレベルシフトしてハイサイドに設置されたハイサイド駆動回路に伝達するものである。レベルシフト回路では、入力信号の変化に伴い、グランド電位とＨＶドライバＩＣのハイサイド電源電位との間で変化する振幅の信号が発生する。ハイサイド駆動回路は、そのような振幅の電圧を受け入れてハイサイドのパワーデバイスのオンまたはオフ駆動を行う。
【０００４】
一方、ローサイドのパワーデバイスをオンまたはオフさせる信号は、グランド電位を基準に生成された信号であるので、レベルシフトすることなくローサイド駆動回路に直接入力される。
【０００５】
トーテムポール回路の出力端子、すなわち、ローサイドのパワーデバイスとハイサイドのパワーデバイスとの接続点は、負荷に接続されている。このため、そのトーテムポール回路の出力端子には、負荷および寄生インダクタンスに起因する外来ノイズが重畳されてしまうことがある。このようなとき、トーテムポール回路の出力端子の電位は、オーバーシュートやアンダーシュート状態となって、ハイサイドのパワーデバイスの高圧電位以上の電位になったり、グランド電位以下の電位になったりする。
【０００６】
トーテムポール回路の出力端子の電位がグランド電位よりも低くなるタイミングのときに、パルス生成回路から信号が出力されるようなことがあると、レベルシフト回路は、その信号を正常にハイサイド駆動回路に伝達することができなくなる。その場合、ハイサイドのパワーデバイスは、オフすべきタイミングのときにオフできずにオンのままであったり、オンすべきタイミングのときにオンできずにオフのままであったりして、本来のスイッチング機能を維持することができなくなる。特に、スイッチング機能の不調によって、ハイサイドのパワーデバイスおよびローサイドのパワーデバイスが同時にオンとなる場合には、貫通電流が流れてしまうことになる。
【０００７】
ハイサイドのパワーデバイスを駆動する信号が正常に伝達されないことで生じるレベルシフト回路の誤動作を確実に回避する技術が提案されている（例えば、特許文献１参照）。この特許文献１に記載の技術によれば、トーテムポール回路の出力端子の電位、すなわち、ハイサイドのハイサイド基準電位を検出し、パワーデバイスを駆動する信号の伝達を阻害するような電位の変化の判定が行われる。ここで、パワーデバイスを駆動する信号の伝達を阻害するような電位の変化が判定されると、パルス生成回路にパワーデバイスを駆動する信号の再生成を要求する。このパワーデバイスを駆動する信号の再生成によって、ハイサイド駆動回路への信号の伝達を確実に行うことができる。
【０００８】
また、ハイサイドおよびローサイドのパワーデバイスが同時にオンとなることを回避するために、ハイサイドおよびローサイドのパワーデバイスの一方がオフしたことを確認してから他方をオンにする技術が提案されている（例えば、特許文献２参照）。この特許文献２に記載の技術によれば、ハイサイドおよびローサイドのパワーデバイスの一方に供給されるオフ信号を検出して他方のパワーデバイスのオン動作を有効にするようにしている。このとき、ローサイドのパワーデバイスに供給されるオフ信号が有効になってから、上位装置から供給されるハイサイドのパワーデバイスのオン信号をレベルシフトするようにしている。これにより、ハイサイドのパワーデバイスは、ローサイドのパワーデバイスがオフしてからオン状態に移行される。一方、上位装置から供給されるローサイドのパワーデバイスのオン信号を有効にするには、ハイサイドのパワーデバイスに供給されるオフ信号をレベルシフトして遅延した信号およびトーテムポール回路の出力端子の電位が使われる。すなわち、ハイサイドのパワーデバイスに供給されるオフ信号をレベルシフトして遅延した信号およびトーテムポール回路の出力端子の電位のいずれかがローレベルに低下したことを確認してから、ローサイドのパワーデバイスがオン状態に移行される。このためには、ハイサイドのオフ信号をレベルダウンするレベルシフト回路、遅延回路およびＮＡＮＤ回路が用いられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第６１９４９５９号公報
【特許文献２】特開２００５−３０４２２６号公報（図５）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載の貫通電流回避技術では、特許文献１のようなノイズによる誤動作の対策は考慮されていない。このため、特許文献２に対し単純にノイズ対策回路も付加しようとすると、レベルシフト回路、遅延回路およびＮＡＮＤ回路の増加もあいまって駆動回路の規模が大きくなり過ぎるという問題点があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、規模増大を最小限に抑えつつ、ノイズ対策および貫通電流防止対策の両方が実現できるトーテムポール回路用駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では、上記の課題を解決するために、ハイサイドパワーデバイスおよびローサイドパワーデバイスを縦続接続したトーテムポール回路を駆動するトーテムポール回路用駆動装置が提供される。このトーテムポール回路用駆動装置は、ハイサイドパワーデバイスを駆動するハイサイド駆動回路と、ローサイドパワーデバイスを駆動するローサイド駆動回路と、外部から入力されたハイサイド用論理入力信号の第１のエッジおよび第２のエッジに基づいてハイサイドパワーデバイスをオンさせるセット信号およびオフさせるリセット信号および外部から入力されたローサイド用論理入力信号からローサイドパワーデバイスをオンおよびオフさせる制御信号を生成するパルス生成回路と、セット信号およびリセット信号をハイサイド駆動回路に伝達するレベルシフト回路と、ハイサイド基準電位を検出するハイサイド電位検出回路と、ハイサイド電位検出回路が検出したハイサイド基準電位の検出値と基準電圧との比較結果を示す判定信号を出力するハイサイド電位判定回路と、判定信号に基づきイベント信号を出力するイベント信号生成回路と、を備えている。パルス生成回路は、ハイサイド用論理入力信号がハイサイドパワーデバイスのオフを指示しているときにイベント信号が入力されると、イベント信号の入力から所定時間経過するまでローサイドパワーデバイスをオンさせる制御信号を出力しないようにしている。
【発明の効果】
【００１３】
上記構成のトーテムポール回路用駆動装置は、デッドタイムの期間中にノイズ等に起因してハイサイド基準電位が所定電圧以上に上昇すると、ローサイド用のパワーデバイスをオンさせるタイミングを通常より遅くする制御信号を生成するので、確実に貫通電流を防止できるという利点がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係るトーテムポール回路用駆動装置を適用したスイッチング電源装置を示す回路図である。
【図２】パルス生成回路の一例を示す回路図である。
【図３】立上りエッジトリガ回路の一例を示す回路図である。
【図４】ハイサイド電位判定回路の一例を示す回路図である。
【図５】イベント信号生成回路の一例を示す回路図である。
【図６】トーテムポール回路用駆動装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、スイッチング電源装置のトーテムポール回路用駆動装置に適用した場合を例に図面を参照して詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、以下の説明において、端子名とその端子における電圧、信号等は、同じ符号を用いることがある。
【００１６】
図１は本発明の実施の形態に係るトーテムポール回路用駆動装置１を適用したスイッチング電源装置を示す回路図である。
スイッチング電源装置は、図１に示したように、ハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱを縦続接続して構成したトーテムポール回路を有している。本実施の形態では、ハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱは、それぞれＮチャネルのパワーＭＯＳトランジスタで構成している。しかし、ハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のような他のパワーデバイスであってもよい。
【００１７】
ハイサイドパワーデバイスＨＱのドレインは、高圧電源１０の正極端子に接続され、ローサイドパワーデバイスＬＱのソースおよび高圧電源１０の負極端子は、グランドＧＮＤに接続されている。ローサイドパワーデバイスＬＱのソースは、グランドＧＮＤに直接接続されているが、抵抗を介してグランドＧＮＤに接続するようにしてもよい。ハイサイドパワーデバイスＨＱのソースとローサイドパワーデバイスＬＱのドレインとの接続点、すなわち、トーテムポール回路の出力端子は、負荷１１の一方の端子に接続されている。負荷１１の他方の端子は、グランドＧＮＤに接続されている。
【００１８】
トーテムポール回路は、ハイサイド駆動回路１２およびローサイド駆動回路１３を有するトーテムポール回路用駆動装置（ＨＶドライバＩＣ）１に接続されている。すなわち、ハイサイドパワーデバイスＨＱのゲートは、ハイサイド駆動回路１２の出力端子ＨＯに接続され、ローサイドパワーデバイスＬＱのゲートは、ローサイド駆動回路１３の出力端子ＬＯに接続されている。ハイサイド駆動回路１２は、その基準電位端子がトーテムポール回路の出力端子およびハイサイド電源１４の負極端子に接続され、電源端子がハイサイド電源１４の正極端子に接続されている。ローサイド駆動回路１３は、その基準電位端子がグランドＧＮＤおよびローサイド電源１５の負極端子に接続され、電源端子がローサイド電源１５の正極端子に接続されている。ここで、ローサイド電源電位は、グランドＧＮＤを基準としたＶＣＣで示され、ハイサイド基準電位およびハイサイド電源電位は、それぞれグランドＧＮＤを基準としたＶＳ，ＶＢで示している。
【００１９】
トーテムポール回路用駆動装置１は、また、パルス生成回路１６と、レベルシフト回路１７と、ハイサイド電位検出回路１８と、ハイサイド電位判定回路１９と、イベント信号生成回路２０とを備えている。
【００２０】
パルス生成回路１６は、図示しない上位装置からハイサイド制御用の論理入力信号ＨＩＮおよびローサイド制御用の論理入力信号ＬＩＮを入力し、ハイサイド用のセット信号ＳＥＴおよびリセット信号ＲＥＳＥＴと、ローサイド用の制御信号ＬＩＮ２とを生成する。パルス生成回路１６は、また、その電源端子がローサイド電源１５の正極端子に接続され、基準電位端子がグランドＧＮＤおよびローサイド電源１５の負極端子に接続されている。
【００２１】
レベルシフト回路１７は、高耐圧のＭＯＳトランジスタＨＶＮ１，ＨＶＮ２と、抵抗ＬＳＲ１，ＬＳＲ２と、クランプ用のダイオードＤ１，Ｄ２とを有している。ＭＯＳトランジスタＨＶＮ１のゲートは、セット信号ＳＥＴを出力するパルス生成回路１６のセット信号出力端子に接続されている。ＭＯＳトランジスタＨＶＮ２のゲートは、リセット信号ＲＥＳＥＴを出力するパルス生成回路１６のリセット信号出力端子に接続されている。ＭＯＳトランジスタＨＶＮ１のドレインは、抵抗ＬＳＲ１の一方の端子に接続され、抵抗ＬＳＲ１の他方の端子は、ハイサイド駆動回路１２の電源端子に接続されている。ＭＯＳトランジスタＨＶＮ２のドレインは、抵抗ＬＳＲ２の一方の端子に接続され、抵抗ＬＳＲ２の他方の端子は、ハイサイド駆動回路１２の電源端子に接続されている。ＭＯＳトランジスタＨＶＮ１のドレインと抵抗ＬＳＲ１との接続点は、ハイサイド駆動回路１２の入力端子に接続されるとともに、ダイオードＤ１のカソード端子に接続されている。ＭＯＳトランジスタＨＶＮ２のドレインと抵抗ＬＳＲ２との接続点は、ハイサイド駆動回路１２の入力端子に接続されるとともに、ダイオードＤ２のカソード端子に接続されている。ダイオードＤ１，Ｄ２のアノード端子は、トーテムポール回路の出力端子に接続されている。ＭＯＳトランジスタＨＶＮ１，ＨＶＮ２のソースは、グランドＧＮＤに接続されている。
【００２２】
ハイサイド電位検出回路１８は、ハイサイド基準電位ＶＳを検出するもので、本実施の形態では、検出手段として抵抗性フィールドプレート（ＲＦＰ：Resistant Field Plate）を利用している。この抵抗性フィールドプレートは、ハイサイド回路の高耐圧領域デバイスにおいて、耐圧領域ＨＶＪＴ（High Voltage Junction Terminal）の電界緩和を目的に形成されているものである（例えば、国際公開第２０１３／０６９４０８号参照）。ハイサイド電位検出回路１８は、抵抗性フィールドプレートに分岐点を設けて２つの抵抗ＲＦＰ１，ＲＦＰ２に分割し、一方の端子は、トーテムポール回路の出力端子（ハイサイド基準電位ＶＳ）に接続され、他方の端子は、グランドＧＮＤに接続されている。抵抗性フィールドプレートの分岐点は、ハイサイド電位判定回路１９の入力端子に接続され、ハイサイド基準電位ＶＳの変化を表す検出信号ＳＥＮＳＥを出力する。
【００２３】
ハイサイド電位判定回路１９は、ハイサイド電位検出回路１８が検出した検出信号ＳＥＮＳＥを入力し、ハイサイド基準電位ＶＳが外来ノイズの影響を受けて変化（ハイサイドパワーデバイスＨＱをオフさせたはずなのにハイサイド基準電位ＶＳが再上昇）しているかどうかを判定するための信号ＭＰＬＳを出力する。このハイサイド電位判定回路１９も、電源端子がローサイド電源１５の正極端子に接続され、基準電位端子がグランドＧＮＤおよびローサイド電源１５の負極端子に接続されている。
【００２４】
イベント信号生成回路２０は、ハイサイド電位判定回路１９が出力した信号ＭＰＬＳを入力し、イベント信号ＥＶＥＮＴを生成する。生成されたイベント信号ＥＶＥＮＴは、パルス生成回路１６に供給される。パルス生成回路１６では、ハイサイド制御用の論理入力信号ＨＩＮがＬレベルであると、イベント信号ＥＶＥＮＴが入力されてから所定時間経過後にローサイド用の制御信号ＬＩＮ２が生成され、ローサイド駆動回路１３に供給される。なお、この所定時間は通常動作におけるデッドタイム（一方のパワーデバイスがオフしてから他方のパワーデバイスがオンするまでの時間。予め、貫通電流が発生しない程度に長く、かつ負荷の駆動に支障が生じない程度に短く設定されている。）と同程度の時間とすればよい。
【００２５】
ここで、ハイサイド制御用の論理入力信号ＨＩＮがハイサイドパワーデバイスＨＱをオフした時点で、ハイサイド電位判定回路１９がハイサイド基準電位ＶＳの低下を検出してハイ（Ｈ）レベルの信号ＭＰＬＳを出力しているとする。このようなときに、ハイサイド駆動回路１２がノイズ等に起因してＨレベルの信号を出力するような異常動作状態になってしまい、ハイサイド基準電位ＶＳが再びＨレベルに戻るようなことがあると、信号ＭＰＬＳがロー（Ｌ）レベルに変化し、イベント信号生成回路２０はこれを受けてイベント信号ＥＶＥＮＴを出力する。なお、通常はハイサイド制御用の論理入力信号ＨＩＮがＬレベルならば、信号ＭＰＬＳがＨレベルに固定されて、イベント信号ＥＶＥＮＴが生成されることはない。しかし、ハイサイド制御用の論理入力信号ＨＩＮがＬレベルのときにイベント信号ＥＶＥＮＴが出力されるようなことがあると、パルス生成回路１６は、ローサイドパワーデバイスＬＱをオンさせるタイミングを通常よりも遅くさせるようにする。すなわち、パルス生成回路１６は、イベント信号ＥＶＥＮＴを受けると、リセット信号ＲＥＳＥＴを再生成するとともに、リセット信号ＲＥＳＥＴの再生成から所定時間経過後にローサイドパワーデバイスＬＱをオンする。このように、ノイズ混入のためにリセット信号ＲＥＳＥＴがハイサイド駆動回路１２に正常に伝達できなくても、それを検知して改めてリセット信号ＲＥＳＥＴを再生成するので、ノイズ等による誤動作を回避することができる。また、リセット信号ＲＥＳＥＴが再生成されると、所定時間経過するまでローサイドパワーデバイスＬＱをオンさせないようにするため、貫通電流を確実に防止することができる。
【００２６】
次に、パルス生成回路１６、ハイサイド電位判定回路１９およびイベント信号生成回路２０の具体例と、パルス生成回路１６およびイベント信号生成回路２０で使用される立上りエッジトリガ回路の具体例とについて説明する。
【００２７】
図２はパルス生成回路の一例を示す回路図、図３は立上りエッジトリガ回路の一例を示す回路図、図４はハイサイド電位判定回路の一例を示す回路図、図５はイベント信号生成回路の一例を示す回路図、図６はトーテムポール回路用駆動装置１の動作を示すタイミングチャートである。
【００２８】
パルス生成回路１６は、図２に示したように、入力端子としてＨＩＮ端子、ＥＶＥＮＴ端子およびＬＩＮ端子を有し、出力端子としてＳＥＴ端子、ＲＥＳＥＴ端子およびＬＩＮ２端子を有している。ＨＩＮ端子は、立上りエッジトリガ回路２１の入力に接続され、立上りエッジトリガ回路２１の出力は、ＳＥＴ端子に接続されている。ＨＩＮ端子は、また、インバータ２２の入力に接続されている。インバータ２２の出力は、立上りエッジトリガ回路２３の入力に接続され、立上りエッジトリガ回路２３の出力は、ＯＲ回路２４の一方の入力に接続され、ＯＲ回路２４の出力は、ＲＥＳＥＴ端子に接続されている。インバータ２２の出力は、また、ＡＮＤ回路２５の一方の入力に接続され、ＡＮＤ回路２５の他方の入力は、ＥＶＥＮＴ端子に接続され、ＡＮＤ回路２５の出力は、ＯＲ回路２４の他方の入力に接続されている。ＡＮＤ回路２５の出力は、また、立上りエッジトリガ回路２６の入力に接続され、立上りエッジトリガ回路２６の出力は、インバータ２７の入力に接続されている。インバータ２７の出力は、ＡＮＤ回路２８の一方の入力に接続され、ＡＮＤ回路２８の他方の入力は、ＬＩＮ端子に接続され、ＡＮＤ回路２８の出力は、ＬＩＮ２端子に接続されている。
【００２９】
このパルス生成回路１６では、立上りエッジトリガ回路２１，２３，２６を有しているが、これらの構成は同じであるので、ここでは、立上りエッジトリガ回路２１の回路構成の例を代表して説明する。
【００３０】
立上りエッジトリガ回路２１は、図３に示したように、ハイサイド制御用の論理入力信号ＨＩＮが入力されるＨＩＮ端子を有し、このＨＩＮ端子は、インバータ３１の入力に接続されている。このインバータ３１の出力は、ｎＭＯＳトランジスタ３２およびｐＭＯＳトランジスタ３３のゲートに接続されている。ｎＭＯＳトランジスタ３２のソースは、グランドＧＮＤに接続され、ｎＭＯＳトランジスタ３２のドレインは、ｐＭＯＳトランジスタ３３のドレインに接続されている。ｐＭＯＳトランジスタ３３のソースは、ローサイド電源電位ＶＣＣを供給するローサイド電源１５の正極端子に接続されている。ｎＭＯＳトランジスタ３２およびｐＭＯＳトランジスタ３３からなるＣＭＯＳインバータ回路の出力は、コンデンサ３４の一端に接続され、コンデンサ３４の他端は、グランドＧＮＤに接続されている。ＣＭＯＳインバータ回路の出力は、また、比較器３５の非反転入力に接続されている。比較器３５の反転入力には、基準電圧源３６の正極端子が接続され、基準電圧源３６の負極端子は、グランドＧＮＤに接続されている。比較器３５の出力は、インバータ３７の入力に接続され、インバータ３７の出力は、ＡＮＤ回路３８の一方の入力に接続され、ＡＮＤ回路３８の他方の入力は、ＨＩＮ端子に接続されている。ＡＮＤ回路３８の出力は、セット信号ＳＥＴを出力するＳＥＴ端子に接続されている。
【００３１】
ここでは、立上りエッジトリガ回路２１について説明したが、リセット信号ＲＥＳＥＴを生成する立上りエッジトリガ回路２３も同じ構成および同じ回路素子定数を有している。ただし、立上りエッジトリガ回路２６は、立上りエッジトリガ回路２１，２３と同じ構成であるが、コンデンサ３４または基準電圧源３６の回路素子定数を立上りエッジトリガ回路２１のものと変更している。このように、立上りエッジトリガ回路２１，２３，２６の構成は同じであるので、立上りエッジトリガ回路２３，２６の動作説明では、図３を参照することにする。
【００３２】
ハイサイド電位判定回路１９は、図４に示したように、ハイサイド電位検出回路１８が検出した検出信号ＳＥＮＳＥを入力するＳＥＮＳＥ端子を有している。このＳＥＮＳＥ端子は、保護用ダイオード４１のアノードと、保護用ダイオード４２のカソードと、比較器４３の反転入力とに接続されている。保護用ダイオード４１のカソードは、ローサイド電源電位ＶＣＣを供給するローサイド電源１５の正極端子であるＶＣＣ端子に接続され、保護用ダイオード４２のアノードは、ＧＮＤ端子に接続されている。比較器４３の非反転入力は、基準電圧源４４の正極端子に接続され、基準電圧源４４の負極端子は、グランドＧＮＤに接続されている。比較器４３の出力は、ＭＰＬＳ端子に接続されている。この比較器４３は、また、電源端子がＶＣＣ端子に接続され、グランド端子がＧＮＤ端子に接続されている。なお、比較器４３は、基準電圧源４４が２つの異なる電圧を有するヒステリシス比較器である。
【００３３】
イベント信号生成回路２０は、図５に示したように、ハイサイド電位判定回路１９のＭＰＬＳ端子に接続されるＭＰＬＳ端子を有している。このＭＰＬＳ端子は、インバータ５１の入力に接続され、インバータ５１の出力は、立上りエッジトリガ回路５２の入力に接続され、立上りエッジトリガ回路５２の出力は、ＥＶＥＮＴ端子に接続されている。この立上りエッジトリガ回路５２は、図３に示した立上りエッジトリガ回路２１と同じ回路構成を有しており、したがって、以下の立上りエッジトリガ回路５２の動作説明には、図３を参照することにする。
【００３４】
次に、以上の構成を有する半導体装置の動作について図６のタイミングチャートを参照しながら説明する。
まず、正常動作のとき、パルス生成回路１６は、論理入力信号ＨＩＮの立上りエッジのタイミングでセット信号ＳＥＴを出力し、論理入力信号ＨＩＮの立下りエッジのタイミングでリセット信号ＲＥＳＥＴを出力する。
【００３５】
すなわち、立上りエッジトリガ回路２１では、Ｈレベルの論理入力信号ＨＩＮが入力されると、そのＨレベルの論理入力信号ＨＩＮは、ＡＮＤ回路３８の他方の入力に印加される。このとき、ＡＮＤ回路３８の一方の入力には、Ｈレベルの信号が印加されているので、ＡＮＤ回路３８は、論理入力信号ＨＩＮの立上りエッジのタイミングで立上るセット信号ＳＥＴを出力する。
【００３６】
Ｈレベルの論理入力信号ＨＩＮは、また、インバータ３１に入力されて、Ｌレベルに反転されている。このＬレベルの信号は、ｎＭＯＳトランジスタ３２をオフするとともにｐＭＯＳトランジスタ３３をオンし、コンデンサ３４を充電する。コンデンサ３４の充電電圧が、基準電圧源３６の電位を超えると、比較器３５は、Ｈレベルの信号を出力し、このＨレベルの信号は、インバータ３７によってＬレベルの信号に反転される。これにより、ＡＮＤ回路３８は、Ｌレベルのセット信号ＳＥＴを出力する。
【００３７】
Ｌレベルの論理入力信号ＨＩＮが入力されると、そのＬレベルの論理入力信号ＨＩＮがＡＮＤ回路３８の他方の入力に印加されるので、ＡＮＤ回路３８の出力はＬレベルとなる。また、Ｌレベルの論理入力信号ＨＩＮはインバータ３１に入力されて、Ｈレベルに反転されている。このＨレベルの信号は、ｎＭＯＳトランジスタ３２をオンするとともにｐＭＯＳトランジスタ３３をオフし、コンデンサ３４を放電する。コンデンサ３４の充電電圧が、基準電圧源３６の電位を下回ると、比較器３５は、Ｌレベルの信号を出力し、このＬレベルの信号は、インバータ３７によってＨレベルの信号に反転される。このＨレベルの信号はＡＮＤ回路３８の一方の入力に印加されるが、他方の入力がＬレベルとなっているので、ＡＮＤ回路３８の出力はＬレベルのままで変わらない。
【００３８】
したがって、この立上りエッジトリガ回路２１は、論理入力信号ＨＩＮが入力されると、その論理入力信号ＨＩＮの立上りエッジのタイミングで立上り、かつ、所定のオン幅を有するようなセット信号ＳＥＴを出力する。このセット信号ＳＥＴは、レベルシフト回路１７を介してハイサイド駆動回路１２に伝達されると、ハイサイド駆動回路１２は、その出力端子ＨＯにハイサイドパワーデバイスＨＱをオンする信号を出力する。ハイサイドパワーデバイスＨＱがオンすると、ハイサイド基準電位ＶＳが高くなり、そのハイサイド基準電位ＶＳは、ハイサイド電位検出回路１８によって検出される。ハイサイド電位検出回路１８によって検出された検出信号ＳＥＮＳＥは、ハイサイド電位判定回路１９に入力される。ハイサイド電位判定回路１９では、ハイサイド基準電位ＶＳに比例した高い値の検出信号ＳＥＮＳＥが入力されると、比較器４３は、Ｌレベルの信号ＭＰＬＳを出力する。このＬレベルの信号ＭＰＬＳは、イベント信号生成回路２０に入力され、イベント信号生成回路２０は、信号ＭＰＬＳの立下りエッジのタイミングで立上り、かつ、所定のオン幅を有するようなイベント信号ＥＶＥＮＴを出力する。論理入力信号ＨＩＮがＨレベルとなっているこの段階では、パルス生成回路１６にイベント信号ＥＶＥＮＴが入力されても、ＡＮＤ回路２５の一方の入力に論理入力信号ＨＩＮがインバータ２２によって反転されたＬレベルの信号が入力されているので、ＡＮＤ回路２５の出力に変化はない。
【００３９】
次に、論理入力信号ＨＩＮがＬレベルになると、その信号は、インバータ２２により反転されてＨレベルの信号になる。この信号が立上りエッジトリガ回路２３に入力されると、立上りエッジトリガ回路２１と同じ動作によって所定のオン幅を有するリセット信号ＲＥＳＥＴが出力される。このリセット信号ＲＥＳＥＴは、レベルシフト回路１７を介してハイサイド駆動回路１２に伝達されると、ハイサイド駆動回路１２は、その出力端子ＨＯにハイサイドパワーデバイスＨＱをオフする信号を出力する。ハイサイドパワーデバイスＨＱがオフすると、ハイサイドパワーデバイスＨＱに流れていた電流がローサイドパワーデバイスＬＱの図示しないボディダイオードに転流する（直後にローサイドパワーデバイスＬＱがオンすると、電流はローサイドパワーデバイスＬＱに流れるようになる。）ため、ハイサイド基準電位ＶＳが低くなる。ハイサイド電位検出回路１８がハイサイド基準電位ＶＳを検出し、ハイサイド電位判定回路１９が低下した検出信号ＳＥＮＳＥを入力すると、ハイサイド電位判定回路１９は、Ｈレベルの信号ＭＰＬＳを出力する。このＨレベルの信号ＭＰＬＳは、イベント信号生成回路２０に入力されるが、イベント信号生成回路２０では、インバータ５１によってＬレベルにされて立上りエッジトリガ回路５２に入力されるだけなので、その出力であるイベント信号ＥＶＥＮＴは、Ｌレベルのままで変化はない。そして、イベント信号ＥＶＥＮＴが入力される立上りエッジトリガ回路２６の出力信号ＬＳＴＰはＬレベルのままであり、信号ＬＳＴＰが入力されるインバータ２７の出力はＨレベルのままである。
【００４０】
論理入力信号ＨＩＮがＬレベルになってからデッドタイムｔｄｔの時間経過後にＨレベルの論理入力信号ＬＩＮが入力されると、パルス生成回路１６は、その時点でＨレベルの制御信号ＬＩＮ２を出力する。
【００４１】
次に、ハイサイド駆動回路１２がリセット信号ＲＥＳＥＴ（図６のリセット信号ＲＳ１）を入力してハイサイドパワーデバイスＨＱをオフしたタイミングで、ハイサイドパワーデバイスＨＱをオフしたことにより生じるノイズ等によって異常動作状態に陥ることがある場合ついて説明する。Ｌレベルの論理入力信号ＨＩＮが入力されハイサイド基準電位ＶＳが低下するタイミングで、ノイズ等に起因して、ハイサイド基準電位ＶＳが再度立上がってしまうことがある。これは、ハイサイド基準電位ＶＳの低下速度が速すぎると、ハイサイド基準電位ＶＳを基準とするハイサイド駆動回路１２の各動作点の電位配置が一瞬不安定になることがあり、その結果、ハイサイド駆動回路１２のちょっとしたアンバランスやノイズが疑似セット信号ＳＥＴを生じさせてしまうことがあるからである。この場合、ハイサイド駆動回路１２は、ハイサイドパワーデバイスＨＱを再度オンする信号を出力してしまう。
【００４２】
このとき、ハイサイド基準電位ＶＳは、ハイサイド電位検出回路１８およびハイサイド電位判定回路１９によって監視されていて、ハイサイド電位判定回路１９は、Ｌレベルの論理入力信号ＨＩＮの入力によるハイサイド基準電位ＶＳの低下を検出すると、Ｈレベルの信号ＭＰＬＳを出力する。
【００４３】
この信号ＭＰＬＳは、イベント信号生成回路２０に入力され、信号ＭＰＬＳの立上りエッジのタイミングでは、インバータ５１によりＬレベルに反転されるので、立上りエッジトリガ回路５２の動作に変化はなく、イベント信号ＥＶＥＮＴは、Ｌレベルのままである。
【００４４】
その後、ハイサイド駆動回路１２の異常動作状態によりハイサイド基準電位ＶＳが再上昇してしまうと、ハイサイド電位判定回路１９は、Ｌレベルの信号ＭＰＬＳを出力する。この信号ＭＰＬＳは、イベント信号生成回路２０に入力され、信号ＭＰＬＳの立下りエッジのタイミングでインバータ５１によりＨレベルに反転される。このインバータ５１が出力する信号の立上りエッジのタイミングで、立上りエッジトリガ回路５２は、所定のオン幅を有するＨレベルのイベント信号ＥＶＥＮＴを出力する。
【００４５】
このＨレベルのイベント信号ＥＶＥＮＴは、パルス生成回路１６に入力される。このとき、ＡＮＤ回路２５は、その一方の入力に、既にＬレベルになっている論理入力信号ＨＩＮをインバータ２２で反転したＨレベルの信号が入力されているので、他方の入力にＨレベルのイベント信号ＥＶＥＮＴが入力されると、Ｈレベルの信号を出力する。このＨレベルのイベント信号ＥＶＥＮＴは、ＯＲ回路２４を介してＲＥＳＥＴ端子からリセット信号ＲＥＳＥＴ（図６のリセット信号ＲＳ２）として出力される。このリセット信号ＲＥＳＥＴは、レベルシフト回路１７を介してハイサイド駆動回路１２に伝達されると、ハイサイド駆動回路１２は、出力端子ＨＯの信号をＬレベルにする。これにより、ハイサイドパワーデバイスＨＱは、正常動作のときより遅れるものの、確実にオフされる。これは、万が一異常動作が再度発生した（ハイサイドパワーデバイスＨＱが再度オンしてハイサイド基準電位ＶＳがＨレベルに戻った）としても、「ハイサイド基準電位ＶＳがＨレベルに戻ったことをハイサイド電位判定回路１９が判定する。→イベント信号生成回路２０がイベント信号ＥＶＥＮＴを生成する。→パルス生成回路１６がリセット信号ＲＥＳＥＴの再生成とローサイドパワーデバイスＬＱをオンさせるタイミングの遅延をする。」というシーケンスが、ハイサイドパワーデバイスＨＱがオフされるまで繰り返されるからである。
【００４６】
パルス生成回路１６のＡＮＤ回路２５が出力したＨレベルのイベント信号ＥＶＥＮＴは、また、立上りエッジトリガ回路２６に入力され、立上りエッジトリガ回路２６から、所定のオン幅を有するローサイド停止信号ＬＳＴＰが出力される。なお、この所定のオン幅は、イベント信号が発生しない場合のデッドタイムｔｄｔに等しくするとよい。このローサイド停止信号ＬＳＴＰが、インバータ２７によってＬレベルに反転された後、ＡＮＤ回路２８の一方の入力に入力されるので、ＡＮＤ回路２８から出力される制御信号ＬＩＮ２はＬレベルである。所定時間経過後に、立上りエッジトリガ回路２６から出力されるローサイド停止信号ＬＳＴＰがＬレベルに反転すると、ＡＮＤ回路２８の一方の入力に入力されているインバータ２７の出力信号は、Ｈレベルに反転する。これにより、ＡＮＤ回路２８は、Ｈレベルの制御信号ＬＩＮ２を出力する。すなわち、制御信号ＬＩＮ２は、デッドタイムｔｄｔの期間中にイベント信号ＥＶＥＮＴが発生した場合に、その時点から（例えばデッドタイムｔｄｔの時間に等しい）所定時間経過後に遅れて出力される。この制御信号ＬＩＮ２は、ローサイド駆動回路１３に入力され、ローサイド駆動回路１３は、その出力端子ＬＯからローサイドパワーデバイスＬＱをオンする信号を出力する。
【符号の説明】
【００４７】
１  トーテムポール回路用駆動装置
１０  高圧電源
１１  負荷
１２  ハイサイド駆動回路
１３  ローサイド駆動回路
１４  ハイサイド電源
１５  ローサイド電源
１６  パルス生成回路
１７  レベルシフト回路
１８  ハイサイド電位検出回路
１９  ハイサイド電位判定回路
２０  イベント信号生成回路
２１  立上りエッジトリガ回路
２２  インバータ
２３  立上りエッジトリガ回路
２４  ＯＲ回路
２５  ＡＮＤ回路
２６  立上りエッジトリガ回路
２７  インバータ
２８  ＡＮＤ回路
３１  インバータ
３２  ｎＭＯＳトランジスタ
３３  ｐＭＯＳトランジスタ
３４  コンデンサ
３５  比較器
３６  基準電圧源
３７  インバータ
３８  ＡＮＤ回路
４１  保護用ダイオード
４２  保護用ダイオード
４３  比較器
４４  基準電圧源
５１  インバータ
５２  立上りエッジトリガ回路
Ｄ１，Ｄ２  ダイオード
ＨＯ  出力端子
ＨＱ  ハイサイドパワーデバイス
ＨＶＮ１，ＨＶＮ２  ＭＯＳトランジスタ
ＬＯ  出力端子
ＬＱ  ローサイドパワーデバイス
ＬＳＲ１，ＬＳＲ２  抵抗
ＲＦＰ１，ＲＦＰ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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