(57)【要約】【課題】電気的特性の劣化やチップサイズの増加を抑制しつつ、オンとオフを繰り返す温度サイクルに起因する電極の劣化を抑制することができる絶縁ゲート型半導体装置を提供する。【解決手段】半導体チップ上に複数の単位セルを並列配置したマルチチャネル構造の絶縁ゲート型半導体装置であって、半導体チップに主電流を流す主電極層９が、複数の単位セルのそれぞれのゲート電極７ａ〜７ｅ間において半導体チップに金属学的に接合する電極間領域９１と、その電極間領域９１に連続し、複数の単位セルのそれぞれのゲート電極７ａ〜７ｅ上に層間絶縁膜８を介して設けられた電極上領域９２とに分割定義され、半導体チップを覆う保護膜１０に開孔された開口部１０ａ露出する主電極層９の電極上領域９２に対する電極間領域９１の面積比が、保護膜１０の下に位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比よりも大きい。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体チップ上に複数の単位セルを並列配置したマルチチャネル構造の絶縁ゲート型半導体装置であって、
前記半導体チップに主電流を流す主電極層が、前記複数の単位セルのそれぞれの前記ゲート電極間において前記半導体チップに金属学的に接合する電極間領域と、該電極間領域に連続し、前記複数の単位セルのそれぞれのゲート電極上に層間絶縁膜を介して設けられた電極上領域とに分割定義され、
前記半導体チップを覆う保護膜に開孔された第１開口部に露出する前記主電極層の前記電極上領域に対する前記電極間領域の面積比が、前記保護膜の下に位置する前記主電極層の前記電極上領域に対する前記電極間領域の面積比よりも大きいことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記単位セルが、
前記半導体チップの一部を構成し、前記主電流となるキャリアを輸送する第１導電型の電荷輸送領域と、
前記電荷輸送領域上に設けられ、前記電荷輸送領域に注入されるキャリアの量を制御する第２導電型の注入制御領域と、
前記注入制御領域の表面にゲート絶縁膜を介して設けられ、前記注入制御領域の表面電位を静電的に制御する前記ゲート電極と、
前記注入制御領域にｐｎ接合をなすように隣接して設けられた、前記電荷輸送領域よりも高濃度の第１導電型の主電極領域と、
前記ゲート電極上に設けられた前記層間絶縁膜と
を有し、前記主電極層が、前記ゲート電極間において前記主電極領域にオーミック接触することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記複数の単位セルのそれぞれの前記ゲート電極が互いに平行に延伸する平面パターンを有し、
前記第１開口部に位置する前記ゲート電極の幅に対する前記ゲート電極の間隔の比率が、前記保護膜の下に位置する前記ゲート電極の幅に対する前記ゲート電極の間隔の比率よりも小さいことを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記複数の単位セルのそれぞれの前記ゲート電極に電気的に接続されるゲートパッド部を露出する第２開口部が前記保護膜に設けられ、
前記第１開口部の面積が、前記第２開口部の面積よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項５】
前記複数の単位セルに飽和電流が流れることを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
前記主電極層をエミッタ電極とする絶縁ゲート型バイポーラトランジスタが構成されていることを特徴とする請求項１〜５のいずれか１項に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用スイッチング素子に好適な絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
イグナイタ等の電力用スイッチング素子として電力用半導体装置（パワー半導体デバイス）が知られている。このような電力用半導体装置では、オン・オフに応じて発熱及び放熱を繰り返す熱サイクル（温度サイクル）が発生し、デバイスにダメージを与える。特に、温度サイクルが最も大きく、大電力が印可される電極にクラック等の劣化を発生させる。
【０００３】
従来、ソース電極配線と外部リードとを接続するリードボンディング部側の単位セルのサイズを、ゲート電極と外部リードとを接続するリードボンディング部側の単位セルのサイズより大きく設定することが提案されている（特許文献１参照。）。また、発熱量が大きく放熱性の悪いチップ中央部では、単位セルを疎に配置し、発熱量が小さく放熱性のよいチップ周辺部では、単位セルを密に配置することが提案されている（特許文献２参照。）。しかしながら、特許文献１及び２では、絶縁ゲート型半導体装置の全体を覆う保護膜下に位置する単位セルと、保護膜の開口部に位置する単位セルとの関係については考慮されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１１２５４１号公報
【特許文献２】特開２００４−３６３３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、電気的特性の劣化やチップサイズの増加を抑制しつつ、オンとオフを繰り返す温度サイクルに起因する電極の劣化を抑制することができる絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体チップ上に複数の単位セルを並列配置したマルチチャネル構造の絶縁ゲート型半導体装置であって、半導体チップに主電流を流す主電極層が、複数の単位セルのそれぞれのゲート電極間において半導体チップに金属学的に接合する電極間領域と、その電極間領域に連続し、複数の単位セルのそれぞれのゲート電極上に層間絶縁膜を介して設けられた電極上領域とに分割定義され、半導体チップを覆う保護膜に開孔された開口部に露出する主電極層の電極上領域に対する電極間領域の面積比が、保護膜の下に位置する主電極層の電極上領域に対する電極間領域の面積比よりも大きい絶縁ゲート型半導体装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、電気的特性の劣化やチップサイズの増加を抑制しつつ、オンとオフを繰り返す温度サイクルに起因する電極の劣化を抑制することができる絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る絶縁ゲート型半導体装置を適用した点火装置の一例を示す回路図である。
【図２】本発明の実施形態に係る絶縁ゲート型半導体装置の一例を示す平面図である。
【図３】図２のＡ−Ａ方向から見た垂直方向の断面図である。
【図４】図３のＡ−Ａ方向から見た水平方向の断面図である。
【図５】図２の領域Ｃの図４と同一水平レベルの水平方向の断面図である。
【図６】図２のＢ−Ｂ方向から見た垂直方向の断面図である。
【図７】比較例に係る絶縁ゲート型半導体装置の一例を示す断面図である。
【図８Ａ】本発明の実施形態に係る絶縁ゲート型半導体装置の平面図である。
【図８Ｂ】図８Ａの領域Ｄの光学顕微鏡写真である。
【図９】図８ＢのＥ−Ｅ方向から見た断面の走査型電子顕微鏡写真である。
【図１０】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す工程断面図である。
【図１１】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。
【発明を実施するための形態】
【０００９】
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
本明細書において、絶縁ゲート型半導体装置の「一方の主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「他方の主電極領域」とは、ＦＥＴやＳＩＴにおいては上記一方の主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記一方の主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記一方の主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
【００１１】
このように、「一方の主電極領域」がソース領域であれば、「他方の主電極領域」はドレイン領域を意味し、一方と他方の主電極領域の間を「主電流」が流れる。例えばＩＧＢＴの場合は主電流にはコレクタ電流が該当し、「一方の主電極領域」がエミッタ領域であれば、「他方の主電極領域」はコレクタ領域を意味する。「一方の主電極領域」がアノード領域であれば、「他方の主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「一方の主電極領域」の機能と「他方の主電極領域」の機能を交換可能な場合がある。更に、本明細書において単に「主電極領域」と記載する場合は、技術的に適切な一方の主電極領域又は他方の主電極領域のいずれか一方の半導体領域を意味する包括的な表現である。同様に、本明細書において単に「主電極層」と記載する場合は、一方の主電極領域に接続される「一方の主電極層」又は他方の主電極領域に接続される「他方の主電極層」のいずれか一方の導電体層を意味する包括的な表現である。
【００１２】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１３】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１４】
本発明の実施形態に係る絶縁ゲート型半導体装置１０１は、例えば図１に示すように、自動車等の内燃機関の点火に用いられる点火装置のイグナイタ（スイッチング素子）に適用可能である。本発明の実施形態に係る点火装置は、絶縁ゲート型半導体装置１０１、点火コイル１０２、点火プラグ１０３及び電源１０４を備える。点火コイル１０２は、一次コイルＣ１と、一次コイルＣ１と並列配置された電磁的に相互誘導する位置に設けられた二次コイルＣ２とを備える。
【００１５】
二次コイルＣ２及び点火プラグ１０３は、電源１０４に並列に接続された第１の直列回路（Ｃ２，１０３）を構成する。第１の直列回路（Ｃ２，１０３）は電源１０４の電源電圧側（正電位側）の端子と接地電位（負電位側）側の端子の間に並列に接続されている。一次コイルＣ１と絶縁ゲート型半導体装置１０１は、第１の直列回路（Ｃ２，１０３）に並列に接続された第２の直列回路（Ｃ１，１０１）を構成する。
【００１６】
本発明の実施形態に係る点火装置は更に、絶縁ゲート型半導体装置１０１のゲート端子Ｇに接続された抵抗Ｒ１と、抵抗Ｒ１に接続され抵抗Ｒ１を介して絶縁ゲート型半導体装置１０１にゲート電圧を供給する制御信号発生部１００を備える。制御信号発生部１００は、例えば、自動車に搭載された電子制御ユニット（ＥＣＵ）に内蔵される。制御信号発生部１００は、絶縁ゲート型半導体装置１０１のオンとオフの切り換えを制御するスイッチング制御信号を発生する。制御信号発生部１００は、発生したスイッチング制御信号を、抵抗Ｒ１を介して絶縁ゲート型半導体装置１０１のゲート端子Ｇに供給する。
【００１７】
点火コイル１０２は、点火プラグ１０３を放電させる高電圧を電気信号として点火プラグ１０３に供給する。点火コイル１０２は、変圧器として機能してよく、例えばイグニッションコイルである。一次コイルＣ１の一端は二次コイルＣ２の一端と接続され、更に電源１０４の正極側に接続されている。一次コイルＣ１は、二次コイルＣ２よりも巻き線数が少なく、二次コイルＣ２とコアを共有する。二次コイルＣ２の他端は点火プラグ１０３の中心電極側に接続されている。二次コイルＣ２は、一次コイルＣ１に発生する起電力に応じて、起電力（相互誘導起電力）を発生させる。二次コイルＣ２は、発生させた起電力を点火プラグ１０３に供給して放電させる。
【００１８】
電源１０４は、例えば自動車のバッテリで構成することができる。電源１０４は、点火コイル１０２に電圧を供給する。電源１０４は、例えば一次コイルＣ１及び二次コイルＣ２の一端に予め定められた定電圧（例えば１４Ｖ）を供給する。
【００１９】
点火プラグ１０３は、放電により電気的に火花を発生させる。点火プラグ１０３は、例えば、１０ｋＶ程度以上の印加電圧により放電する。点火プラグ１０３は、内燃機関に設けられ、燃焼室の混合気等の燃焼ガスを点火する。点火プラグ１０３は、例えば、シリンダの外部からシリンダ内部の燃焼室まで貫通する貫通孔に設けられ、貫通孔を封止するように固定される。この場合、点火プラグ１０３の一端は燃焼室内に露出し、他端はシリンダ外部から電気信号を受け取る。
【００２０】
絶縁ゲート型半導体装置１０１は、制御信号発生部１００から供給されるスイッチング制御信号に応じて、点火コイル１０２の一次コイルＣ１の他端及び基準電位の間の導通及び非導通を切り換える。絶縁ゲート型半導体装置１０１は、例えば、スイッチング制御信号が高電位電圧（オン電圧）であることに応じて、一次コイルＣ１及び基準電位の間を導通させ、低電位電圧（オフ電圧）であることに応じて、一次コイルＣ１及び基準電位の間を非導通にさせる。ここで、基準電位は、自動車の制御システムの全体に対する基準電位でよく、また、自動車内における絶縁ゲート型半導体装置１０１に対応する基準電位でもよい。基準電位は、絶縁ゲート型半導体装置１０１をオフにする低電位電圧でもよく、例えば接地電位（０Ｖ）である。
【００２１】
本発明の実施形態では、絶縁ゲート型半導体装置１０１として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である場合を例示する。絶縁ゲート型半導体装置１０１は、制御信号発生部１００に接続されるゲート端子Ｇと、一次コイルＣ１の他端に接続される第１主電極端子（コレクタ端子）Ｃと、基準電位と接続される第２主電極端子（エミッタ端子）Ｅとを有する。絶縁ゲート型半導体装置１０１は、ゲート端子Ｇに入力するスイッチング制御信号に応じて、エミッタ端子Ｅ及びコレクタ端子Ｃの間を電気的に接続又は切断する。
【００２２】
絶縁ゲート型半導体装置１０１は、スイッチング制御信号が高電位電圧となるとオン状態となる。これにより、電源１０４から点火コイル１０２の一次コイルＣ１を介して主電流（コレクタ電流）Ｉｃが流れる。なお、主電流Ｉｃの時間変化ｄＩｃ／ｄｔは、一次コイルＣ１のインダクタンス及び電源１０４の供給電圧に応じて定まり、予め設定された電流値まで増加する。例えば、主電流Ｉｃは、数Ａ、十数Ａ、又は数十Ａ程度まで増加する。
【００２３】
一方、スイッチング制御信号が低電位電圧となると、絶縁ゲート型半導体装置１０１はオフ状態となり、主電流（コレクタ電流）は急激に減少する。主電流の急激な減少により、一次コイルＣ１の両端電圧は、自己誘電起電力により急激に増加し、二次コイルＣ２の両端電圧に数十ｋＶ程度に至る誘導起電力を発生させる。点火装置は、このような二次コイルＣ２の電圧を点火プラグ１０３に供給することにより、点火プラグ１０３を放電させて燃焼ガスを点火する。
【００２４】
次に、図２〜図６を用いて、図１に示した絶縁ゲート型半導体装置１０１の構成を説明する。本発明の実施形態に係る絶縁ゲート型半導体装置１０１は、図２の平面図に示すように、例えば矩形の平面形状を有する半導体チップを基礎として構成されている。図２の平面図及び図３の断面図に示すように、本発明の実施形態に係る絶縁ゲート型半導体装置１０１を構成している半導体チップの上面は保護膜１０で被覆されている。図３及び図６の断面図に示す保護膜１０下に位置する主電極層（エミッタ電極）９及びランナ電極１３を、図２の平面図では破線のパターンとして模式的に示している。図２に示すように、主電極層９の平面パターンは、第２開口部１０ｂを囲む凹部を有するＣ字状をなしている。ランナ電極１３の平面パターンは、主電極層９の周囲を囲むように枠状をなしている。
【００２５】
保護膜１０には、第１開口部１０ａ及び第２開口部１０ｂが矩形の平面パターンでそれぞれ設けられている。第１開口部１０ａの面積は、第２開口部１０ｂの面積よりも大きい。第１開口部１０ａには主電極層９の一部が矩形の平面パターンとして露出し、露出した主電極層９の一部がエミッタパッド部として定義される。エミッタパッド部は図１に示したエミッタ端子Ｅに相当する。本発明の実施形態に係る絶縁ゲート型半導体装置１０１がパッケージ等に収容される場合、開口部１０ａに露出した主電極層９の一部であるエミッタパッド部が、パッケージに設けられる端子とワイヤボンディング等により電気的に接続される。
【００２６】
第２開口部１０ｂにはゲートパッド部１２が矩形の平面パターンとして露出する。ゲートパッド部１２は、ランナ電極１３と接続される電極パッドである。ゲートパッド部１２は、ランナ電極１３と個別に形成されていてもよく、ランナ電極１３の一部をなすようにランナ電極１３と一体的に形成されていてもよい。ゲートパッド部１２は図１に示したゲート端子Ｇに相当する。本発明の実施形態に係る絶縁ゲート型半導体装置１０１がパッケージ等に収容される場合、ゲートパッド部１２は、パッケージに設けられる端子とワイヤボンディング等により電気的に接続される。
【００２７】
図２に示した保護膜１０の第１開口部１０ａ付近のＡ−Ａ方向から見た垂直方向の断面を図３に示す。本発明の実施形態に係る絶縁ゲート型半導体装置１０１は、図３に示すように、半導体チップ上に複数の単位セルを並列配置したマルチチャネル構造を有する。本発明の実施形態に係る絶縁ゲート型半導体装置１０１の単位セルは、ｎ型の電荷輸送領域（ドリフト領域）２と、ｐ型の注入制御領域（ベース領域）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈと、ｎ＋型の主電極領域（エミッタ領域）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈと、絶縁ゲート電極構造（６，７ａ，７ｂ，７ｃ，７ｄ，７ｅ）と、層間絶縁膜８とをそれぞれ有する。
【００２８】
エミッタ領域４ａ〜４ｈを「一方の主電極領域」としたときに、下面（裏面）側に定義される「他方の主電極領域」となるｐ＋型のコレクタ領域１上には、ｎ型の電荷輸送領域２が設けられる。電荷輸送領域２は、半導体チップの一部を構成し、電荷輸送領域２に注入された多数キャリアをドリフト電界で輸送することが可能な半導体領域である。例えば、電荷輸送領域２となるｎ型の半導体基板（Ｓｉウェハ）の裏面に、硼素（Ｂ）等のｐ型を呈する不純物イオンを注入、若しくはｐ型の不純物元素を熱拡散してｐ＋型の拡散層からなるコレクタ領域１を形成してもよい。或いは、ｐ＋型の半導体基板（Ｓｉウェハ）からなるコレクタ領域１上にｎ型の電荷輸送領域２をエピタキシャル成長してもよい。コレクタ領域１の裏面側にはコレクタ電極となる裏面電極（図示省略）が配置されていてもよい。コレクタ領域１の裏面はコレクタ端子Ｃに接続されている。
【００２９】
電荷輸送領域２の上部には、ｐ＋型のウェル領域３ａ〜３ｄが選択的に設けられている。ウェル領域３ａ〜３ｄの両端の上部には、電荷輸送領域２よりも高濃度でｎ＋型の主電極領域４ａ〜４ｈが選択的に設けられている。電荷輸送領域２の上部には、ウェル領域３ａ〜３ｄよりも低濃度でｐ型の注入制御領域５ａ〜５ｈが設けられている。注入制御領域５ａ〜５ｈは、ウェル領域３ａ〜３ｄの両端の主電極領域４ａ〜４ｈにｐｎ接合をなすように隣接して設けられている。注入制御領域５ａ〜５ｈは、電荷輸送領域２に注入される多数キャリアの量を制御する。
【００３０】
ウェル領域３ａ〜３ｄの両端の主電極領域４ａ〜４ｈに接して注入制御領域５ａ〜５ｈのそれぞれが設けられていることにより、ウェル領域３ａは注入制御領域５ａ，５ｂと共通のｐ型領域となる。同様に、ウェル領域３ｂは注入制御領域５ｃ，５ｄと共通のｐ型領域となり、ウェル領域３ｃは注入制御領域５ｅ，５ｆと共通のｐ型領域となり、ウェル領域３ｄは注入制御領域５ｇ，５ｈと共通のｐ型領域となる。
【００３１】
電荷輸送領域２と、電荷輸送領域２を挟む注入制御領域５ａ〜５ｈの上には、ゲート絶縁膜６を介してゲート電極７ａ〜７ｅが配置されている。ゲート絶縁膜６及びゲート電極７ａ〜７ｅにより、絶縁ゲート電極構造（６，７ａ〜７ｅ）が構成されている。絶縁ゲート電極構造（６，７ａ〜７ｅ）は、注入制御領域５ａ〜５ｈの表面電位を静電的に制御して、電荷輸送領域２に注入される多数キャリアの量を制御する。ゲート電極７ａ〜７ｅは、紙面の奥で図２に示したランナ電極１３に接続され、ゲート電極７ａ〜７ｅは、ランナ電極１３を介してゲート端子Ｇに接続される。
【００３２】
ゲート絶縁膜６としては、例えばシリコン酸化膜（ＳｉＯ２膜）が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
【００３３】
ゲート電極７ａ〜７ｅの材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコンが使用可能であるが、ポリシリコンの他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、又は高融点金属とポリシリコンとのシリサイドが使用可能である。更にゲート電極７ａ〜７ｅの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
【００３４】
ゲート電極７ａ〜７ｅ上には、ゲート電極７ａ〜７ｅを覆うように、層間絶縁膜８が配置されている。層間絶縁膜８としては、燐シリカガラス（ＰＳＧ）、ホウ素シリカガラス（ＢＳＧ）、ホウ素燐シリカガラス（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ３）膜等が使用可能である。更に、層間絶縁膜８としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。
【００３５】
ゲート電極７ａ〜７ｅを覆う層間絶縁膜８には、ウェル領域３ａ〜３ｄの一部及びウェル領域３ａ〜３ｄの両端の主電極領域４ａ〜４ｈの一部をそれぞれ露出するようにコンタクトホールが開孔されている。この層間絶縁膜８のコンタクトホールを介して主電極層９が、ウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈに金属学的に接合するように設けられている。図３の断面においては、主電極層９はウェル領域３ａ〜３ｄ、主電極領域４ａ〜４ｈ及び層間絶縁膜８の上に連続した一体の導体層として配置されている。主電極層９は、ウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈにオーミック接触する。主電極層９の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌを主成分とする合金等が使用可能である。
【００３６】
図３に示した断面範囲において、ウェル領域３ａ〜３ｄ、主電極領域４ａ〜４ｈ及び層間絶縁膜８の上に連続した主電極層９は、層間絶縁膜８の上部が凸部となるような周期的な凹凸形状を示している。即ち、主電極層９は、ゲート電極７ａ〜７ｅ上の部分が凸部となるような周期的な凹凸形状を示している。このため、主電極層９は、複数の単位セルのそれぞれのゲート電極７ａ〜７ｅ間でウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈに接する凹部となる電極間領域９１と、電極間領域９１に連続して、複数の単位セルのそれぞれのゲート電極７ａ〜７ｅ上に層間絶縁膜８を介して設けられた凸部となる電極上領域９２とに分割して定義できる。
【００３７】
図３に示すように、主電極層９の上面の一部には保護膜１０が配置されている。保護膜１０は本発明の実施形態に係る絶縁ゲート型半導体装置１０１の最上層に位置し、本発明の実施形態に係る絶縁ゲート型半導体装置１０１の表面を異物から保護する機能を有する。保護膜１０は更に、温度サイクルに起因する主電極層９の伸縮を抑制し、主電極層９の劣化を低減する機能も有する。保護膜１０の材料としては、例えばＳｉ３Ｎ４膜、ポリイミド膜、又は有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）のいずれかの単層膜、又はこれらを積層した複合膜で構成できる。
【００３８】
図３に示した保護膜１０の左側の端部には、図２に示した主電極層９の一部を露出する矩形の開口部１０ａの一辺が示され、保護膜１０に開口部１０ａが開孔されていることを示している。保護膜１０の開口部１０ａの端部がゲート電極７ｃ上に位置しているが、保護膜１０の開口部１０ａの端部はこれに限定されない。例えば、保護膜１０の開口部１０ａの端部がゲート電極７ｃ，７ｄ間に位置していてもよい。
【００３９】
図３の左側に示す第１開口部１０ａに位置する単位セルにおけるゲート電極７ａ，７ｂの相互の間隔Ｓ１は、図３の右側に示す保護膜１０の下に位置する単位セルにおけるゲート電極７ｄ，７ｅの相互の間隔Ｓ２に対して相対的に広い。また、第１開口部１０ａに位置する単位セルにおけるゲート電極７ａ，７ｂの幅Ｗ１と、保護膜１０の下に位置する単位セルにおけるゲート電極７ｄ，７ｅの幅Ｗ２は互いに同一である。なお、ゲート電極７ａ，７ｂの幅Ｗ１とゲート電極７ｄ，７ｅの幅Ｗ２は互いに異なっていてもよい。
【００４０】
第１開口部１０ａに位置するゲート電極７ａ，７ｂの幅Ｗ１に対するゲート電極７ａ，７ｂの間隔Ｓ１の比率Ｓ１／Ｗ１は、保護膜１０の下に位置するゲート電極７ｄ，７ｅの幅Ｗ２に対するゲート電極７ｄ，７ｅの間隔Ｓ２の比率Ｓ２／Ｗ２よりも大きい。また、第１開口部１０ａに位置するゲート電極７ａ，７ｂをそれぞれ含む単位セルのセルピッチは、保護膜１０の下に位置するゲート電極７ｄ，７ｅをそれぞれ含む単位セルのセルピッチよりも広い。
【００４１】
図４は、図３に示したゲート電極７ａ〜７ｅを切る水平レベルに沿った断面図である。図４において、ゲート電極７ａ〜７ｅ及び主電極層９上に配置される図３に示した保護膜１０の開口部１０ａの端部の位置を一点鎖線Ｌ１で模式的に示している。図４に示すように、ゲート電極７ａ〜７ｅは、ストライプ状に互いに平行に延伸する平面パターンを有する。
【００４２】
図５は、図２に示した保護膜１０の開口部１０ａの角部付近の領域Ｃにおける、図４と同一水平レベルの水平方向の断面図である。図５において、保護膜１０の開口部１０ａの端部を一点鎖線Ｌ２で模式的に示している。図５の右下側に示すように、第１開口部１０ａに位置するゲート電極７ｈの幅Ｗ１に対するゲート電極７ｈの間隔Ｓ１の比率Ｓ１／Ｗ１は、保護膜１０の下に位置する単位セルにおけるゲート電極７ｆ，７ｇ，７ｈの幅Ｗ２に対するゲート電極７ｆ，７ｇ，７ｈの間隔Ｓ２の比率Ｓ２／Ｗ２よりも大きい。
【００４３】
図６は、図２に示した絶縁ゲート型半導体装置１０１の端部付近のＢ−Ｂ方向から見た垂直方向の断面図である。図６に示すように、絶縁ゲート型半導体装置１０１を構成している半導体チップの端部付近にエッジ側絶縁膜１１が電荷輸送領域２を覆うように設けられている。エッジ側絶縁膜１１の一部を覆うようにゲート電極７ｉが配置されている。ゲート電極７ｉは図６に示すように、エッジ側絶縁膜１１の端部の段差部を介して、電荷輸送領域２の上面からエッジ側絶縁膜１１の上面の一部を覆うように設けられている。
【００４４】
ランナ電極１３は、エッジ側絶縁膜１１の上方に位置するゲート電極７ｉの上に選択的に配置され、ゲート電極７ｉに金属学的に接合している。具体的な接続構造の図示を省略しているが、ランナ電極１３は、ゲート電極７ａ〜７ｅにも金属学的に接合し、ゲート電極７ａ〜７ｅ，７ｉとゲート端子Ｇとを電気的に接続する。ゲート電極７ｉがエッジ側絶縁膜１１の一部の上を覆うように形成されるので、エッジ側絶縁膜１１は、ゲート電極７ｉが段差によってヒビ、欠け、又は割れ等が発生しない程度の厚さで形成される。エッジ側絶縁膜１１は、例えば、数百ｎｍ程度の厚さで形成される。
【００４５】
本発明の実施形態に係る絶縁ゲート型半導体装置１０１は、オン状態になるとオン電流を構成する主電流が絶縁ゲート型半導体装置１０１の抵抗によるジュール熱を発熱し、オフ状態になると放熱する。このような温度サイクルは、電荷輸送領域２上に設けられたゲート電極７ａ〜７ｅと、層間絶縁膜８と、主電極層９と、保護膜１０との線膨張係数の違いにより積層膜に亀裂等の劣化を発生させる場合がある。
【００４６】
例えば、半導体基体（１，２）とゲート電極７ａ〜７ｅの材料をＳｉ、層間絶縁膜８の材料をＢＰＳＧ、主電極層９の材料をＡｌ−Ｓｉ、保護膜１０の材質を窒化ケイ素（Ｓｉ３Ｎ４）とする。このとき、Ｓｉの線膨張係数αＳｉ＝３．９×１０−６／Ｋ、ＢＰＳＧの線膨張係数αＢＰＳＧ＝０．５〜０．７×１０−６／Ｋ、Ａｌ−Ｓｉの線膨張係数αＡｌ−Ｓｉ＝２０×１０−６／Ｋ、Ｓｉ３Ｎ４の線膨張係数αＳｉＮ＝２．６×１０−６／Ｋである。即ち、Ａｌ−Ｓｉの線膨張係数αＡｌ−Ｓｉは他の積層膜の線膨張係数αＳｉ，αＢＰＳＧ，αＳｉＮと比較して１０倍程度大きい。特に、層間絶縁膜８としてのＢＰＳＧ膜上にＡｌ−Ｓｉ膜を形成した場合、線膨張係数の比αＡｌ−Ｓｉ／αＢＰＳＧは３０〜４０程度になる。
【００４７】
一方、Ａｌ−Ｓｉ膜上に保護膜１０としてＳｉ３Ｎ４膜を形成すると、Ｓｉ３Ｎ４膜の線膨張係数αＳｉＮが小さいためＡｌ−Ｓｉ膜の温度サイクルによる伸縮は抑えられ劣化も小さくなる。しかし、主電極層９は基準電位に接続するためのボンディングワイヤが必要であり、図３に示すように保護膜１０の開口部１０ａに主電極層９の一部が露出する部分が存在する。この結果、開口部１０ａのゲート電極７ａ〜７ｅ上に層間絶縁膜８を介して積層された主電極層９の部分が最も劣化が進行しやすくなる。
【００４８】
このような主電極層９の劣化は、層間絶縁膜８を介さないゲート電極７ａ〜７ｅ間では発生しにくいため、ゲート電極７ａ〜７ｅ間に位置する主電極層９の面積比を大きくすれば主電極層９全体の劣化の進行が遅くなる。一方、図３から分かるように主電流はゲート電極７ａ〜７ｅ下に集中して半導体チップの主面に垂直方向（縦方向）に流れる。このため、ゲート電極７ａ〜７ｅの面積比を小さくするとオン抵抗は大きくなり、飽和電流とトランスコンダクタンスは小さくなるため、絶縁ゲート型半導体装置１０１のスイッチ本来の性能が低下する。
【００４９】
そこで、本発明の実施形態では、既に延べたように、図３に示した主電極層９のゲート電極７ａ〜７ｅ上の部分が凸部となる凹凸形状を基礎として、主電極層９を、ゲート電極７ａ〜７ｅ間の電極間領域９１と、ゲート電極７ａ〜７ｅ上に設けられた電極上領域９２とに分けて定義する。そして、保護膜１０の第１開口部１０ａに露出する位置における主電極層９の電極上領域９２に対する電極間領域９１の面積比を、保護膜１０の下に位置する主電極層９の電極間領域９１に対する電極上領域９２の面積の比よりも大きくする。即ち、本発明の実施形態では、保護膜１０の第１開口部１０ａに位置するゲート電極７ａ，７ｂの幅Ｗ１に対するゲート電極７ａ，７ｂの間隔Ｓ１の比率Ｓ１／Ｗ１を、保護膜１０の下に位置するゲート電極７ｄ，７ｅの幅Ｗ２に対するゲート電極７ｄ，７ｅの間隔Ｓ２の比率Ｓ２／Ｗ２よりも大きくする。
【００５０】
ここで、比較例に係る絶縁ゲート型半導体装置を対比して説明する。比較例に係る絶縁ゲート型半導体装置は、図７に示すように、保護膜１０の第１開口部１０ａに位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比が、保護膜１０の下に位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比と等しい点が、本発明の実施形態の絶縁ゲート型半導体装置と異なる。
【００５１】
比較例に係る絶縁ゲート型半導体装置では、保護膜１０の第１開口部１０ａに位置するゲート電極７ａ，７ｂの幅Ｗ１に対するゲート電極７ａ，７ｂの間隔Ｓ１の比率Ｓ１／Ｗ１が、保護膜１０の下に位置するゲート電極７ｄ，７ｅの幅Ｗ２に対するゲート電極７ｄ，７ｅの間隔Ｓ３の比率Ｓ３／Ｗ２と同一（Ｓ３／Ｗ２＝Ｓ１／Ｗ１）である。第１開口部１０ａに位置するゲート電極７ａ，７ｂの幅Ｗ１と、保護膜１０の下に位置するゲート電極７ｄ，７ｅの幅Ｗ２が互いに同一である。また、第１開口部１０ａに位置するゲート電極７ａ，７ｂの間隔Ｓ１と、保護膜１０の下に位置するゲート電極７ｄ，７ｅの間隔Ｓ３が互いに同一である。
【００５２】
ＩＧＢＴのチップサイズが同じ場合、ゲート電極７ａ〜７ｅの幅Ｗ１（＝Ｗ２）と間隔Ｓ１（＝Ｓ３）の合計が小さいほど飽和電流が大きくなるが、ゲート電極７ａ〜７ｅの幅Ｗ１（＝Ｗ２）を小さくすると主電極領域４ａ〜４ｈの幅が小さくなり、飽和電流も小さくなる。このため、飽和電流を流すためにはゲート電極７ａ〜７ｅの間隔Ｓ１（＝Ｓ３）を小さくする方が好ましい。一方、ゲート電極７ａ〜７ｅの間隔Ｓ１（＝Ｓ３）を小さくすると、層間絶縁膜８の比率が増加し、主電極層９が劣化し易くなる。主電極層９の劣化を防止するためにチップ全体のゲート電極７ａ〜７ｅの間隔Ｓ１（＝Ｓ３）を大きくすると、飽和電流密度が小さくなるため、チップサイズが増大する。
【００５３】
これに対して、本発明の実施形態に係る絶縁ゲート型半導体装置１０１によれば、保護膜１０の第１開口部１０ａに位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比を、保護膜１０の下に位置する主電極層９の電極間領域９１に対する電極上領域９２の面積の比よりも局所的に大きくする。これにより、主電極層９の最も劣化しやすい部分である、第１開口部１０ａに位置するゲート電極７ｄ，７ｅ上の主電極層９の電極上領域９２の面積を小さくすることができ、温度サイクルによる主電極層９の劣化は軽減される。一方、第１開口部１０ａに位置する単位セルでは、主電極領域４ａ〜４ｄを拡大すると主電流が流れにくくなるが、チップ全体の単位セルの主電極領域４ａ〜４ｈを拡大する場合と比較して主電流の低下を低減することができ、電気的特性の劣化を抑制することができる。或いは、電気的特性の劣化を抑制するためのチップサイズの増加を抑制することができる。
【００５４】
図８Ａは、本発明の実施形態に係る絶縁ゲート型半導体装置１０１の模式的平面図である。図８Ａでは、保護膜１０が除去されたものについて示している。絶縁ゲート型半導体装置１０１は、ＩＧＢＴが配置されたＩＧＢＴ部（素子部）３２と、ＩＧＢＴを制御する制御ＩＣ部３１とを備えている。絶縁ゲート型半導体装置１０１の外周部の表面には、ｎ型のチャネルストッパ３３が設けられている。また、ｎ型チャネルストッパ３３とＩＧＢＴ部３２及び制御ＩＣ部３１との間には、耐圧構造部３４が設けられている。耐圧構造部３４には、半導体基板上に絶縁膜を介して形成される保護ダイオード３５が設けられている。保護ダイオード３５の一端は、ｎ型チャネルストッパ３３等と金属配線で接続され（不図示）、保護ダイオード３５の他端は、ＩＧＢＴのゲート電極と金属配線で接続される（不図示）。即ち、保護ダイオード３５は、ＩＧＢＴのゲート・コレクタ間に接続される。保護膜１０の第１開口部１０ａにはＡｌからなるボンディングワイヤ２１が接続されている。保護膜１０の第２開口部１０ｂには、Ａｌからなるボンディングワイヤ２２が接続されている。
【００５５】
図８Ｂは、図８Ａの領域Ｄの光学顕微鏡写真である。図８Ｂにおいて、保護膜１０の第１開口部１０ａの領域が黒色で観察され、第１開口部１０ａの領域のＡｌ−Ｓｉが一様に劣化していることが分かる。一方、保護膜１０の第１開口部１０ｂの領域は、単位セルが配置されておらず発熱し難いため、黒色とはならず、Ａｌ−Ｓｉが劣化していないことが分かる。
【００５６】
図９は、図８ＢのＥ−Ｅ方向から見た垂直方向の断面のＳＥＭ写真である。図９に示すように、ゲート電極７上にＢＰＳＧからなる層間絶縁膜８が配置され、層間絶縁膜８上にＡｌ−Ｓｉからなる主電極層９が配置されている。図９において、主電極層９のゲート電極７上に層間絶縁膜８を介して配置された部分（電極上領域）にクラック９ａ〜９ｃが観察される。一方、主電極層９のゲート電極７間に配置された部分（電極間領域）にはクラックが発生していない。
【００５７】
次に、図１０〜図１５を参照しながら、本発明の実施形態に係る絶縁ゲート型半導体装置１０１の製造方法の一例を説明する。なお、以下に述べる本発明の実施形態に係る絶縁ゲート型半導体装置１０１の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５８】
まず、ｎ型のＳｉからなる半導体基板（Ｓｉ基板）を用意する。このＳｉ基板の裏面（下面）に、ｐ型を呈する不純物イオンをイオン注入する。その後、熱処理を行うことにより注入されたｐ型を呈する不純物イオンを活性化及び熱拡散させる。この結果、図１０に示すように、Ｓｉ基板の裏面にｐ＋型のコレクタ領域（他方の主電極領域）１を有し、他方の主電極領域１上にｎ型の電荷輸送領域２が定義される。なお、電荷輸送領域２は、他方の主電極領域１の上面にエピタキシャル成長してもよい。
【００５９】
次に、電荷輸送領域２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜を露光・現像等の処理によりパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを電荷輸送領域２の上面に選択的にイオン注入する。その後、フォトレジスト膜を除去して熱処理することにより、電荷輸送領域２の上にｐ型のウェル領域３ａ〜３ｄを周期的な繰り返しパターンとして形成する。
【００６０】
次に、電荷輸送領域２の上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて、主電極領域４ａ〜４ｈのパターンに位置合わせしてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｎ型を呈する不純物イオンを電荷輸送領域２の上面に、ｐ型を呈する不純物イオンよりも浅い射影飛程で選択的にイオン注入する。その後、フォトレジスト膜を除去する。次に、電荷輸送領域２の上面に新たなフォトレジスト膜を塗布し、同様にフォトレジスト膜を注入制御領域５ａ〜５ｈのパターンに位置合わせしてパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを電荷輸送領域２の上面に、ｎ型を呈する不純物イオンと同定度の射影飛程で選択的にイオン注入する。その後、フォトレジスト膜を除去して熱処理することにより、図１１に示すように、ｐ型のウェル領域３ａ〜３ｄのそれぞれの両端の位置にｎ＋型の主電極領域４ａ〜４ｈ及びｐ型の注入制御領域５ａ〜５ｈを一部が重複するように形成する。
【００６１】
次に、図１２に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、電荷輸送領域２、ウェル領域３ａ〜３ｄ、主電極領域４ａ〜４ｈ及び注入制御領域５ａ〜５ｈの上面に、ＳｉＯ２膜等のゲート絶縁膜６を形成する。
【００６２】
次に、ＣＶＤ法等により、ゲート絶縁膜６の上面に、燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）を堆積する。フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層及びゲート絶縁膜６の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１３に示すように、ドープドポリシリコン層（ＤＯＰＯＳ層）からなるゲート電極７ａ〜７ｅのパターンが形成される。また、ゲート電極７ａ〜７ｅの直下以外のゲート絶縁膜６が除去されて、ウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈの上面が露出する。
【００６３】
ここで、図３に示した第１開口部１０ａに位置することとなるゲート電極７ａ，７ｂの間隔Ｓ１が、保護膜１０の下に位置することとなるゲート電極７ｄ，７ｅの間隔Ｓ２よりも広くなるようにゲート電極７ａ〜７ｅを形成する。これにより、ゲート電極７ａ，７ｂの幅Ｗ１に対するゲート電極７ａ，７ｂの間隔Ｓ１の比率Ｓ１／Ｗ１を、ゲート電極７ｄ，７ｅの幅Ｗ２に対するゲート電極７ｄ，７ｅの間隔Ｓ２の比率Ｓ２／Ｗ２よりも大きくなる。
【００６４】
次に、ＣＶＤ法等により、ウェル領域３ａ〜３ｄ、主電極領域４ａ〜４ｈ及びゲート電極７ａ〜７ｅの上面に層間絶縁膜８を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜８の一部を選択的に除去することで、ウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈの上面を露出させる。なお、図示を省略するが、例えば紙面上の奥の位置において、ゲート電極７ａ〜７ｅの一部が露出するように、ゲートコンタクトホールも層間絶縁膜に開孔される。ゲート電極７ａ〜７ｅにゲート表面配線が接続される構造であれば、紙面上の奥の位置、又は手前の位置等でゲート表面配線の一部が露出するように、ゲートコンタクトホールが層間絶縁膜に開孔されても良い。
【００６５】
次に、スパッタリング法又は蒸着法等により、層間絶縁膜８、ウェル領域３ａ〜３ｄ及び主電極領域４ａ〜４ｈ上にＡｌ−Ｓｉ膜等の金属層を全面に堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ−Ｓｉ膜等の金属層をパターニングして主電極層９及びゲート表面電極（図示省略）のパターンを形成する。この結果、主電極層９とゲート表面電極のパターンは分離される。次に、図３に示すようにＳｉ３Ｎ４膜等からなる保護膜１０を堆積することで、本発明の実施形態に係る絶縁ゲート型半導体装置１０１が完成する。
【００６６】
以上説明したように、本発明の実施形態に係る絶縁ゲート型半導体装置１０１の製造方法によれば、電気的特性の劣化やチップサイズの増加を抑制しつつ、オンとオフを繰り返す温度サイクルに起因する電極の劣化を抑制することができる絶縁ゲート型半導体装置１０１を実現可能となる。
【００６７】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６８】
例えば、本発明の実施形態の絶縁ゲート型半導体装置として、単位セルのゲート電極７ａ〜７ｅが、ストライプ状に互いに平行に延伸する平面パターンを有する場合を例示したが、これに限定されない。例えば単位セルのゲート電極がドット状等の平面パターンを有していてもよく、半導体チップ上に複数の単位セルを並列配置したマルチチャネル構造であればよい。その場合、第１開口部１０ａに位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比を、保護膜１０の下に位置する主電極層９の電極上領域９２に対する電極間領域９１の面積比よりも大きくすればよい。
【００６９】
例えば、本発明の実施形態の絶縁ゲート型半導体装置として、プレーナ型の縦型ＩＧＢＴを例示したが、トレンチゲート型の縦型ＩＧＢＴや、プレーナ型又はトレンチゲート型の縦型ＭＯＳＦＥＴにも本発明の絶縁ゲート型半導体装置は適用可能である。更に、パワー半導体素子は、縦型ＭＯＳＳＩＴ、プレーナ型ＭＯＳＳＩＴであってもよく、より一般的には、縦型ＭＩＳトランジスタやプレーナ型ＭＩＳトランジスタであってもよい。更に、本発明の実施形態の絶縁ゲート型半導体装置は、ＳＩサイリスタであってもよい。また、本発明の実施形態の絶縁ゲート型半導体装置は、例えば自動車等の内燃機関に用いられるイグナイタとして好適であるが、これ以外の種々のスイッチング素子にも適用可能である。
【００７０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７１】
１…主電極領域（コレクタ領域）
２…電荷輸送領域（ドリフト領域）
３ａ，３ｂ，３ｃ，３ｄ…ウェル領域
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ…主電極領域（エミッタ領域）
５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ…注入制御領域（ベース領域）
６…ゲート絶縁膜
７，７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ…ゲート電極
９ａ，９ｂ，９ｃ…クラック
８…層間絶縁膜
９…主電極層（エミッタ電極）
１０…保護膜
１０ａ…第１開口部
１０ｂ…第２開口部
１１…エッジ側絶縁膜
１２…ゲートパッド部
１３…ランナ電極
２１，２２…ボンディングワイヤ
３１…制御ＩＣ部
３２…ＩＧＢＴ部３２
３３…チャネルストッパ３３
３４…耐圧構造部
３５…保護ダイオード
９１…電極間領域
９２…電極上領域
１００…制御信号発生部
１０１…絶縁ゲート型半導体装置
１０２…点火コイル
１０３…点火プラグ
１０４…電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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