(57)【要約】【課題】ソース・ドレイン電極とゲート電極の重畳部の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供する。【解決手段】ゲート電極と、ソース電極及びドレイン電極と、酸化物半導体からなる活性層と、前記ゲート電極と前記活性層との間に設けられたゲート絶縁膜と、を備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極は第１重畳部を有し、前記活性層のチャネル領域と前記ゲート電極は第２重畳部を有し、前記第１重畳部の前記ゲート絶縁膜の膜厚Ｔ１と、前記第２重畳部の前記ゲート絶縁膜の膜厚Ｔ２について、Ｔ１＞Ｔ２であることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。【選択図】  図１
2019165053.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
ソース電極及びドレイン電極と、
酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に設けられたゲート絶縁膜と、を備え、
前記ゲート電極と前記ソース電極及び前記ドレイン電極は第１重畳部を有し、
前記活性層のチャネル領域と前記ゲート電極は第２重畳部を有し、
前記第１重畳部の前記ゲート絶縁膜の膜厚Ｔ１と、前記第２重畳部の前記ゲート絶縁膜の膜厚Ｔ２について、Ｔ１＞Ｔ２であることを特徴とする、
電界効果型トランジスタ。
【請求項２】
前記ゲート電極と同一層の第１配線と、前記ソース電極及び前記ドレイン電極と同一層の第２配線と、をさらに備え、
前記第１配線と前記第２配線は第３重畳部を有し、
前記第１重畳部の前記ゲート絶縁膜の膜厚Ｔ１と、前記第３重畳部の前記ゲート絶縁膜の膜厚Ｔ３について、Ｔ３＞Ｔ１であることを特徴とする、
請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート絶縁膜が、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含む酸化物膜であることを特徴とする、
請求項１または請求項２に記載の電界効果型トランジスタ。
【請求項４】
駆動信号に応じて光出力が制御される光制御素子と、
請求項１乃至３のいずれか１項に記載の電界効果型トランジスタを含み、前記光制御素子を駆動する駆動回路と、を備えることを特徴とする
表示素子。
【請求項５】
前記光制御素子が、エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子及び電気泳動素子のいずれかを含む
請求項４に記載の表示素子。
【請求項６】
画像データに応じた画像を表示する画像表示装置であって、
マトリックス状に配置された複数の請求項４または５に記載の表示素子と、
前記複数の表示素子における各電界効果型トランジスタにゲート電圧を個別に印加するための複数の配線と、
前記画像データに応じて、前記各電界効果型トランジスタのゲート電圧を前記複数の配線を介して個別に制御する表示制御装置と、を備えることを特徴とする
画像表示装置。
【請求項７】
請求項６に記載の画像表示装置と、
表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する画像データ作成装置と、を備えることを特徴とする
システム。
【請求項８】
請求項１乃至３のいずれか１項に記載の電界効果型トランジスタの製造方法であって、
（Ｉ）前記ゲート絶縁膜となる絶縁膜前駆体層を形成する工程と、
（ＩＩ）前記絶縁膜前駆体層または前記絶縁膜前駆体層を転化してなる第１絶縁膜をパターニングする工程と、
（ＩＩＩ）前記ゲート電極と、前記絶縁膜前駆体層または前記第１絶縁膜の上に、第２の絶縁膜前駆体層を形成する工程と、を順に含むことを特徴とする
電界効果型トランジスタの製造方法。
【請求項９】
請求項１乃至３のいずれか１項に記載の電界効果型トランジスタの製造方法であって、
（Ｉ）前記ゲート絶縁膜となる絶縁膜前駆体層を形成し、第２絶縁膜に転化する工程と、
（ＩＩ）前記第２絶縁膜を部分的にエッチングして除去する工程と、を順に含むことを特徴とする
電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ、表示素子、画像表示装置、システム、及び製造方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）、有機ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＯＬＥＤ）、電子ペーパー等の平面薄型ディスプレイ（Flat Panel Display：ＦＰＤ）は、非晶質シリコンや多結晶シリコンを活性層に用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を含む駆動回路により駆動されている。そして、ＦＰＤの開発においては、チャネル形成領域のキャリア移動度が高く、素子間のばらつきの小さい酸化物半導体層を用いてＴＦＴを作製し、電子デバイス、光デバイスなどに応用する技術が注目されている。例えば、酸化物半導体層として酸化亜鉛（ＺｎＯ）、Ｉｎ２Ｏ３、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどを用いた電界効果型トランジスタが提案されている。
【０００３】
ＴＦＴのゲート電極とソース電極またはドレイン電極との交差領域に生じる寄生容量（Ａ）はより小さい方が好ましい。また、ソース線とデータ線の交差領域に生じる寄生容量（Ｂ）はより小さい方が好ましい。
【０００４】
寄生容量（Ａ）を低減するためのトランジスタ構造及び製造方法として、自己整合型トランジスタが知られている。一般に、自己整合型トランジスタは、半導体層の一部に抵抗率の低いソース領域及びドレイン領域を形成するプロセスを必要とし、プロセス上の困難さがある。自己整合型トランジスタに限らず、ソース・ドレイン領域やソース・ドレイン電極と半導体との接触領域に高抵抗部分があると、トランジスタ性能の低下を招く恐れがある。
【０００５】
寄生容量（Ｂ）を低減するためのトランジスタ構造及び製造方法として、交差領域の絶縁膜の膜厚を厚くする方法が知られている（特許文献１参照）、また、半導体保護層形成時に交差領域絶縁膜に保護層を積層する方法が知られている（特許文献２参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ソース・ドレイン電極とゲート電極の重畳部の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る電界効果型トランジスタは、ゲート電極と、ソース電極及びドレイン電極と、酸化物半導体からなる活性層と、前記ゲート電極と前記活性層との間に設けられたゲート絶縁膜と、を備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極は第１重畳部を有し、前記活性層のチャネル領域と前記ゲート電極は第２重畳部を有し、前記第１重畳部の前記ゲート絶縁膜の膜厚Ｔ１と、前記第２重畳部の前記ゲート絶縁膜の膜厚Ｔ２について、Ｔ１＞Ｔ２であることを特徴とする。
【発明の効果】
【０００８】
開示の電界効果型トランジスタによれば、ソース・ドレイン電極とゲート電極の重畳部の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る電界効果型トランジスタと配線の一例の断面図
【図２】第１の実施の形態に係る電界効果型トランジスタの製造工程の一例の断面図（その１）
【図３】第１の実施の形態に係る電界効果型トランジスタの製造工程の一例の断面図（その２）
【図４】第１の実施の形態の変形例に係る電界効果型トランジスタと配線の断面図
【図５】第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程の断面図（その１）
【図６】第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程の断面図（その２）
【図７】第１の実施の形態の他の変形例に係る電界効果型トランジスタと配線の断面図
【図８】第１の実施の形態の他の変形例に係る電界効果型トランジスタの断面図と平面図
【図９】第１の実施の形態の他の変形例に係る配線の断面図と平面図
【図１０】第１の実施の形態の他の変形例に係る電界効果型トランジスタの製造工程の断面図（その１）
【図１１】第１の実施の形態の他の変形例に係る電界効果型トランジスタの製造工程の断面図（その２）
【図１２】第１の実施の形態のさらに他の変形例に係る電界効果型トランジスタと配線の断面図
【図１３】第１の実施の形態のさらに他の変形例に係る電界効果型トランジスタの製造工程の断面図（その１）
【図１４】第１の実施の形態のさらに他の変形例に係る電界効果型トランジスタの製造工程の断面図（その２）
【図１５】第２の実施の形態に係るテレビジョン装置の構成を示すブロック図
【図１６】第２の実施の形態に係るテレビジョン装置の説明図（その１）
【図１７】第２の実施の形態に係るテレビジョン装置の説明図（その２）
【図１８】第２の実施の形態に係るテレビジョン装置の説明図（その３）
【図１９】第２の実施の形態に係る表示素子の説明図
【図２０】第２の実施の形態に係る有機ＥＬ素子と電界効果型トランジスタの配置の説明図
【図２１】第２の実施の形態に係る有機ＥＬ素子と電界効果型トランジスタの配置の変形例の説明図
【図２２】第２の実施の形態に係る有機ＥＬ素子の説明図
【図２３】第２の実施の形態に係るテレビジョン装置の説明図（その４）
【図２４】第２の実施の形態に係る他の表示素子の説明図（その１）
【図２５】第２の実施の形態に係る他の表示素子の説明図（その２）
【発明を実施するための形態】
【００１０】
本発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１１】
＜第１の実施の形態＞
図１（ａ）は、第１の実施の形態に係る電界効果型トランジスタの一例の断面図である。図１（ａ）を参照すると、本実施の形態の電界効果型トランジスタは、基板２１と、ゲート電極となる導電層２５と、ゲート絶縁膜２６と、ソース電極となる導電層２３と、ドレイン電極となる導電層２４と、半導体層２２とを有するボトムゲート／トップコンタクト型の電界効果型トランジスタである。また、必要に応じて、ゲート絶縁膜２６上に、導電層２３（ソース電極）と、導電層２４（ドレイン電極）と、半導体層２２の一部または全部を被覆するパッシベーション層（不図示）が形成されている。
【００１２】
本実施の形態の電界効果型トランジスタでは、絶縁性の基板２１上に導電層２５（ゲート電極）が形成され、導電層２５（ゲート電極）を覆うようにゲート絶縁膜２６が形成されている。導電層２５（ゲート電極）の上方におけるゲート絶縁膜２６の表面に、凹部２６ａが形成されている。ゲート絶縁膜２６上に、凹部２６ａの内壁面に沿い、凹部２６ａの外部にまで至る領域において、活性層である半導体層２２が形成されている。凹部２６ａの外部における半導体層２２を覆うように、ゲート絶縁膜２６の上層に導電層２３（ソース電極）及び導電層２４（ドレイン電極）が形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）は、半導体層２２のチャネル領域となる所定の間隔を隔てて形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間における半導体層２２の領域がチャネル領域となる。
【００１３】
チャネル領域と導電層２５（ゲート電極）が領域Ｒ１において重畳部を有する。導電層２３（ソース電極）及び導電層２４（ドレイン電極）と、導電層２５（ゲート電極）は、領域Ｒ２において重畳部を有する。領域Ｒ１におけるゲート絶縁膜２６の膜厚Ｔ２と、領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ１＞Ｔ２である。
【００１４】
図１（ｂ）は、第１の実施の形態に係る配線の一例の断面図である。基板２１に、導電層２５（ゲート電極）と同一の層であり、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。導電層２５（ゲート配線）の上層にゲート絶縁膜２６が形成されている。ゲート絶縁膜２６の上層に、導電層２３（ソース電極）と同一の層であり、ソース電極に接続された配線（ソース配線）となる導電層２３が形成されている。また、ゲート絶縁膜２６の上層に、導電層２４（ドレイン電極）と同一の層であり、ドレイン電極に接続された配線（ドレイン配線）となる導電層２４が形成されている。但し、導電層２４（ドレイン配線）は図１（ｂ）の断面には現れていない。
【００１５】
導電層２５（ゲート配線）と導電層２３（ソース配線）が領域Ｒ３において重畳部を有する。領域Ｒ３におけるゲート絶縁膜２６の膜厚Ｔ３と、上記の領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ３＞Ｔ１である。
【００１６】
なお、ゲート配線となる導電層２５、ソース配線となる導電層２３及びドレイン配線となる導電層２４等の配線は必要に応じて適宜形成される。電界効果型トランジスタの電気特性を計測するための端子となる導電膜、または、後述する駆動回路に含まれる電界効果型トランジスタ間を電気的に接続する導電膜、または、駆動回路に含まれる電界効果型トランジスタと光制御素子を電気的に接続する導電膜、または、画像データ作成装置と駆動回路に含まれる電界効果型トランジスタを電気的に接続する導電膜等である。
【００１７】
以下、電界効果型トランジスタの各構成要素について、詳しく説明する。
【００１８】
〈基板〉
基板２１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。基板２１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材、セラミック基材、プラスチック基材、フィルム基材等を用いることができる。例えば、ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、無アルカリガラス、シリカガラスなどが挙げられる。また、プラスチック基材やフィルム基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等が挙げられる。なお、基板２１としては、表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄などの前処理が行われることが好ましい。
【００１９】
〈ゲート電極〉
ゲート電極となる導電層２５は、基板２１上の所定領域に形成されている。導電層２５（ゲート電極）は、ゲート電圧を印加するための電極である。導電層２５（ゲート電極）は、ゲート絶縁膜２６と接し、ゲート絶縁膜２６を介して半導体層２２と対向する。導電層２５（ゲート電極）と同一層に、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。
【００２０】
導電層２５（ゲート電極）の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、白金、パラジウム、金、銀、銅、亜鉛、アルミニウム、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物などが挙げられる。
【００２１】
また、導電層２５（ゲート電極）の材料として、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ、スズ（Ｓｎ）が添加されたＩｎ２Ｏ３（ＩＴＯ）、ガリウム（Ｇａ）が添加されたＺｎＯ、アルミニウム（Ａｌ）が添加されたＺｎＯ、アンチモン（Ｓｂ）が添加されたＳｎＯ２等の導電性酸化物、これらの複合化合物、これらの混合物を用いてもよい。導電層２５（ゲート電極）の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
【００２２】
〈ゲート絶縁膜〉
ゲート絶縁膜２６としては、基板２１とパッシベーション層（不図示）との間に形成された絶縁膜であれば、特に制限はなく、目的に応じて適宜選択することができる。図１（ａ）では、ゲート絶縁膜２６は、導電層２５（ゲート電極）と半導体層２２との間に設けられ、導電層２５（ゲート電極）と半導体層２２とを絶縁している。
【００２３】
ゲート絶縁膜２６の材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、無機絶縁材料、有機絶縁材料などが挙げられる。前記無機絶縁材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン、酸化イットリウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、窒化ケイ素、窒化アルミニウム、これらの混合物などが挙げられる。前記有機絶縁材料としては、例えば、ポリイミド、ポリアミド、ポリアクリレート、ポリビニルアルコール、ノボラック樹脂などが挙げられる。
【００２４】
前記無機絶縁材料として、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含む酸化物膜を好ましく用いることができる。必要に応じて、その他の成分を含有してもよい。
【００２５】
前記酸化物膜に含まれるアルカリ土類金属は、１種類であってもよいし、２種類以上であってもよい。アルカリ土類金属としては、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）が挙げられる。ランタノイドとしては、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。
【００２６】
前記酸化物は、常誘電体アモルファス酸化物であることが好ましい。常誘電体アモルファス酸化物は、大気中において安定であり、かつ広範な組成範囲で安定的にアモルファス構造を形成することができる。但し、前記酸化物の一部に結晶が含まれていてもよい。
【００２７】
ゲート絶縁層がアモルファス材料で形成されていることは、結晶粒界に起因するリーク電流を低減できる点で好ましい形態である。またゲート絶縁層が常誘電体であることは、トランジスタのトランスファ特性におけるヒステリシスを低減させる点で好ましい。
【００２８】
アルカリ土類金属酸化物は大気中の水分や二酸化炭素と反応しやすく、容易に水酸化物や炭酸塩に変化してしまい、単独では電子デバイスへの応用は適さない。又、Ｇａ、Ｓｃ、Ｙ、及びランタノイド等の単純酸化物は結晶化しやすく、リーク電流が問題となる。しかし、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含む酸化物は、大気中において安定でかつ広範な組成領域で常誘電性のアモルファス膜を形成できるため、ゲート絶縁層に適している。ただしＣｅはランタノイドの中で特異的に４価になりアルカリ土類金属との間でペロブスカイト構造の結晶を形成するため、アモルファス相を得るためには第Ｂ元素がＣｅではないことが好ましい。
【００２９】
アルカリ土類金属酸化物とＧａ酸化物の間にはスピネル構造等の結晶相が存在するが、これらの結晶はペロブスカイト構造結晶と比較して、非常に高温でないと析出しない（一般には１０００℃以上）。又、アルカリ土類金属酸化物とＳｃ、Ｙ、及びランタノイドからなる酸化物との間には安定な結晶相の存在が報告されておらず、高温の後工程を経てもアモルファス相からの結晶析出は希である。更に、アルカリ土類金属と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドとを含む酸化物を３種類以上の金属元素で構成すると、アモルファス相は更に安定する。
【００３０】
高誘電率膜を作製するという観点からすると、Ｂａ、Ｓｒ、Ｌｕ、Ｌａ等の元素の組成比を高めることが好ましい。又、前記酸化物は、大気中の水分、酸素に対する優れたバリア性にも優れているため、パッシベーション層としての機能を持たせることも可能である。
【００３１】
前記酸化物は、更に、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ、及びＴａの少なくとも何れかである第Ｃ元素を含むことが好ましい。これによってアモルファス相が更に安定化し、又、熱安定性及び緻密性をより向上させることができる。
【００３２】
前記酸化物からなる絶縁膜は、前記酸化物前駆体層をあらかじめ形成したのち、オーブンなどの加熱工程により転化して製造することができる。前記酸化物前駆体層は、例えば、前駆体形成用塗布液を塗布し溶剤を除去して形成することができる。このように、塗布法により前駆体層を形成し加熱により転化して絶縁膜を形成する製造方法は、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などの製造装置に比べ大型基板に適合しやすい点で好ましい。
【００３３】
ゲート絶縁膜２６の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、３０ｎｍ〜３μｍが好ましく、５０ｎｍ〜１μｍがより好ましい。但し、ゲート絶縁膜２６の膜厚に関しては、上記のように領域によってＴ１＞Ｔ２となっており、さらに好ましくは、Ｔ３＞Ｔ１となっている。
【００３４】
〈ソース電極、ドレイン電極、ソース配線、ドレイン配線〉
導電層２３（ソース電極）及び導電層２４（ドレイン電極）、並びに導電層２３（ソース配線）及び導電層２４（ドレイン配線）は、ゲート絶縁膜２６上に形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）は、ゲート絶縁膜２６と接するように、所定の間隔を隔てて形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）は、導電層２５（ゲート電極）へのゲート電圧の印加に応じて電流を取り出すための電極である。
【００３５】
導電層２３（ソース電極）及び導電層２４（ドレイン電極）、並びに導電層２３（ソース配線）及び導電層２４（ドレイン配線）の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、白金、パラジウム、金、銀、銅、亜鉛、アルミニウム、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物などが挙げられる。また、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ、スズ（Ｓｎ）が添加されたＩｎ２Ｏ３（ＩＴＯ）、ガリウム（Ｇａ）が添加されたＺｎＯ、アルミニウム（Ａｌ）が添加されたＺｎＯ、アンチモン（Ｓｂ）が添加されたＳｎＯ２等の導電性酸化物、これらの複合化合物、これらの混合物、などが挙げられる。
【００３６】
導電層２３（ソース電極）及び導電層２４（ドレイン電極）、並びに導電層２３（ソース配線）及び導電層２４（ドレイン配線）の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
【００３７】
〈半導体層（活性層）〉
半導体層２２は、少なくとも導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間に形成され、ゲート絶縁膜２６、導電層２３（ソース電極）、及び導電層２４（ドレイン電極）と接している。ここで、「間」とは、半導体層２２が導電層２３（ソース電極）及び導電層２４（ドレイン電極）と共に、電界効果型トランジスタを機能させる位置であり、そのような位置であれば、特に制限はなく、目的に応じて適宜選択することができる。
【００３８】
半導体層２２の材料としては、目的に応じて適宜選択することができ、酸化物半導体が用いられる。酸化物半導体としては、インジウム、亜鉛、スズ、ガリウム、及びチタンの少なくともいずれかを含有することが好ましい。前記酸化物半導体としては、例えば、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３などが挙げられる。また、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ系酸化物、Ｚｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物等、複数の金属を含む酸化物を用いることもできる。
【００３９】
酸化物半導体を用いることは、高い電界効果移動度ならびに低いオフ電流を実現できる点から好ましい。半導体層２２の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、５ｎｍ〜１μｍが好ましく、１０ｎｍ〜０．５μｍがより好ましい。
【００４０】
次に、本実施の形態の電界効果型ドランジスタの製造方法について説明する。図２は第１の実施の形態に係る電界効果型トランジスタの製造工程の一例の断面図（その１）である。まず、図２（ａ）に示されるように、基板２１に、例えばスパッタリング法によりＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。次に、基板２１及び導電層２５（ゲート電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｂを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００４１】
次に、図２（ｂ）に示されるように、フォトリソグラフィ工程により、図１中のゲート絶縁膜２６の凹部２６ａを開口するパターンとなるように、絶縁膜２６ｂの上層にフォトレジスト２７ａをパターン形成する。
【００４２】
次に、図２（ｃ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ａのパターンに対応する絶縁膜２６ｃを残して、他の部分の絶縁膜２６ｂを除去する。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ａを除去する。
【００４３】
次に、図２（ｄ）に示されるように、基板２１、導電層２５（ゲート電極）及び絶縁膜２６ｃ上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｃと一体化したゲート絶縁膜２６を形成する。絶縁膜２６ｃに対応する部分のゲート絶縁膜２６が厚膜化しており、厚膜化した領域の内側に凹部２６ａが設けられている。
【００４４】
次に、図２（ｅ）に示されるように、例えばスパッタリング法により、凹部２６ａの内壁面を被覆してゲート絶縁膜２６の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。半導体層のパターン形成にはシャドウマスクを用いた成膜を用いてもよい。続いて、例えば真空蒸着法により半導体層２２及びゲート絶縁膜２６の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。以上の工程により、図１（ａ）に示されるボトムゲート／トップコンタクトの電界効果型トランジスタを製造することができる。
【００４５】
次に、本実施の形態の電界効果型ドランジスタの別の製造方法について説明する。図３は第１の実施の形態に係る電界効果型トランジスタの製造工程の一例の断面図（その２）である。まず、図３（ａ）に示されるように、基板２１に、例えばスパッタリング法によりＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。次に、基板２１及び導電層２５（ゲート電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｄを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００４６】
次に、図３（ｂ）に示されるように、フォトリソグラフィ工程により、図１中のゲート絶縁膜２６の凹部２６ａを開口するパターンとなるように、絶縁膜２６ｄの上層にフォトレジスト２７ｂをパターン形成する。
【００４７】
次に、図３（ｃ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｂのパターンに対応して絶縁膜２６ｄを薄膜化することで、ゲート絶縁膜２６を形成する。フォトレジスト２７ｂに対応する部分のゲート絶縁膜２６が相対的に厚膜化されており、厚膜化した領域の内側に凹部２６ａが設けられている。
【００４８】
次に、図３（ｄ）に示されるように、例えばスパッタリング法により、凹部２６ａの内壁面を被覆してゲート絶縁膜２６の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。半導体層のパターン形成にはシャドウマスクを用いた成膜を用いてもよい。続いて、例えば真空蒸着法により半導体層２２及びゲート絶縁膜２６の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。以上の工程により、図１（ａ）に示されるボトムゲート／トップコンタクトの電界効果型トランジスタを製造することができる。
【００４９】
本実施の形態の電界効果型トランジスタによると、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供できる。ソース・ドレイン電極とゲート電極の重畳部や配線間の重畳部の絶縁膜の膜厚が厚くなっていることで、寄生容量が低減されている。チャネル領域を形成するゲート絶縁膜部分の容量は大きく、トランジスタのオフ状態で酸化物半導体の完全空乏状態が実現され、オフ電流が低い。ソース・ドレイン電極とゲート電極の重畳部はゲート絶縁膜が厚く、絶縁性がより確実に担保される。酸化物半導体層の膜厚を極端に薄くすることなく、また、酸化物半導体層のキャリア濃度を高く設定して、ソース・ドレイン電極と酸化物半導体との接触抵抗を低減しつつ、トランジスタ特性において高いオンオフ比を実現することができる。
【００５０】
上記の半導体層とソース・ドレイン電極の電気的接触を良好にするためには、半導体層の膜厚が少なくとも１０ｎｍ以上であることが好ましい。これにより、半導体層の膜厚制御が容易になるという利点もある。半導体層とソース・ドレイン電極の電気的接触を良好にするために、半導体層のキャリア濃度は１０１６〜１０１７［ｃｍ−３］以上、好ましくは１０１８［ｃｍ−３］以上が望ましい。さらにトランジスタのスイッチング特性（低いオフ電流、高いオンオフ比）を実現するには、ゲート容量を大きくする方が良く、そのために高誘電率絶縁体を用いることが好ましい。ゲート容量を大きくするために、ゲート絶縁膜を単純に薄くすると、寄生容量が増大し、リーク電流が増大する可能性がある。また、半導体層を薄くして完全空乏状態を実現しようとすると、薄い半導体層とソース・ドレイン電極との電気的接触が悪化する。
【００５１】
＜変形例＞
図４は第１の実施の形態の変形例に係る電界効果型トランジスタと配線の断面図である。図４（ａ）を参照すると、本変形例の電界効果型トランジスタは、基板２１と、ゲート電極となる導電層２５と、ゲート絶縁膜２６と、ソース電極となる導電層２３と、ドレイン電極となる導電層２４と、活性層である半導体層２２とを有するボトムゲート／ボトムコンタクト型の電界効果型トランジスタである。また、必要に応じて、ゲート絶縁膜２６上に、導電層２３（ソース電極）と、導電層２４（ドレイン電極）と、半導体層２２の一部または全部を被覆するパッシベーション層（不図示）が形成されている。
【００５２】
本変形例の電界効果型トランジスタでは、絶縁性の基板２１上に導電層２５（ゲート電極）が形成され、導電層２５（ゲート電極）を覆うようにゲート絶縁膜２６が形成されている。導電層２５（ゲート電極）の上方におけるゲート絶縁膜２６の表面に、凹部２６ａが形成されている。凹部２６ａの外部におけるゲート絶縁膜２６の上層に、導電層２３（ソース電極）及び導電層２４（ドレイン電極）が形成されている。ゲート絶縁膜２６上に、凹部２６ａの内壁面に沿い、凹部２６ａの外部においては導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上に乗り上げる状態で、半導体層２２が形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）は、半導体層２２のチャネル領域となる所定の間隔を隔てて形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間における半導体層２２の領域がチャネル領域となる。
【００５３】
チャネル領域と導電層２５（ゲート電極）が領域Ｒ１において重畳部を有する。導電層２３（ソース電極）及び導電層２４（ドレイン電極）と、導電層２５（ゲート電極）は、領域Ｒ２において重畳部を有する。領域Ｒ１におけるゲート絶縁膜２６の膜厚Ｔ２と、領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ１＞Ｔ２である。
【００５４】
図４（ｂ）は、第１の実施の形態の変形例に係る配線の一例の断面図である。基板２１に、導電層２５（ゲート電極）と同一の層であり、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。導電層２５（ゲート配線）の上層にゲート絶縁膜２６が形成されている。ゲート絶縁膜２６の上層に、導電層２３（ソース電極）と同一の層であり、ソース電極に接続された配線（ソース配線）となる導電層２３が形成されている。また、ゲート絶縁膜２６の上層に、導電層２４（ドレイン電極）と同一の層であり、ドレイン電極に接続された配線（ドレイン配線）となる導電層２４が形成されている。但し、導電層２４（ドレイン配線）は図４（ｂ）の断面には現れていない。
【００５５】
導電層２５（ゲート配線）と導電層２３（ソース配線）が領域Ｒ３において重畳部を有する。領域Ｒ３におけるゲート絶縁膜２６の膜厚Ｔ３と、上記の領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ３＞Ｔ１である。
【００５６】
なお、ゲート配線となる導電層２５、ソース配線となる導電層２３及びドレイン配線となる導電層２４等の配線は必要に応じて適宜形成される。電界効果型トランジスタの電気特性を計測するための端子となる導電膜、または、後述する駆動回路に含まれる電界効果型トランジスタ間を電気的に接続する導電膜、または、駆動回路に含まれる電界効果型トランジスタと光制御素子を電気的に接続する導電膜、または、画像データ作成装置と駆動回路に含まれる電界効果型トランジスタを電気的に接続する導電膜等である。
【００５７】
電界効果型トランジスタの各構成要素については、上記と同様であるので説明を省略する。
【００５８】
次に、本変形例の電界効果型ドランジスタの製造方法について説明する。図５は第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程の一例の断面図（その１）である。まず、図５（ａ）に示されるように、基板２１に、例えばスパッタリング法によりＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。次に、基板２１及び導電層２５（ゲート電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｅを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００５９】
次に、図５（ｂ）に示されるように、フォトリソグラフィ工程により、図４中のゲート絶縁膜２６の凹部２６ａを開口するパターンとなるように、絶縁膜２６ｅの上層にフォトレジスト２７ｃをパターン形成する。
【００６０】
次に、図５（ｃ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｃのパターンに対応する絶縁膜２６ｆを残して、他の部分の絶縁膜２６ｅを除去する。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ｃを除去する。
【００６１】
次に、図５（ｄ）に示されるように、基板２１、導電層２５（ゲート電極）及び絶縁膜２６ｆ上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｆと一体化したゲート絶縁膜２６を形成する。絶縁膜２６ｆに対応する部分のゲート絶縁膜２６が厚膜化しており、厚膜化した領域の内側に凹部２６ａが設けられている。
【００６２】
次に、図５（ｅ）に示されるように、例えば真空蒸着法によりゲート絶縁膜２６の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。続いて、例えばスパッタリング法により、凹部２６ａの内壁面を被覆して、ゲート絶縁膜２６、導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。半導体層のパターン形成にはシャドウマスクを用いた成膜を用いてもよい。以上の工程により、図４（ａ）に示されるボトムゲート／ボトムコンタクトの電界効果型トランジスタを製造することができる。
【００６３】
次に、本変形例の電界効果型ドランジスタの別の製造方法について説明する。図６は第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程の一例の断面図（その２）である。まず、図６（ａ）に示されるように、基板２１に、例えばスパッタリング法によりＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。次に、基板２１及び導電層２５（ゲート電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｇを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００６４】
次に、図６（ｂ）に示されるように、フォトリソグラフィ工程により、図４中のゲート絶縁膜２６の凹部２６ａを開口するパターンとなるように、絶縁膜２６ｇの上層にフォトレジスト２７ｄをパターン形成する。
【００６５】
次に、図６（ｃ）に示されるように、ウェットエッチング、またはドライエッチング等のエッチング処理を行い、フォトレジスト２７ｄのパターンに対応して絶縁膜２６ｇを薄膜化することで、ゲート絶縁膜２６を形成する。フォトレジスト２７ｄに対応する部分のゲート絶縁膜２６が相対的に厚膜化されており、厚膜化した領域の内側に凹部２６ａが設けられている。
【００６６】
次に、図６（ｄ）に示されるように、例えば真空蒸着法によりゲート絶縁膜２６の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。続いて、例えばスパッタリング法により、凹部２６ａの内壁面を被覆して、ゲート絶縁膜２６、導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。半導体層のパターン形成にはシャドウマスクを用いた成膜を用いてもよい。以上の工程により、図４（ａ）に示されるボトムゲート／ボトムコンタクトの電界効果型トランジスタを製造することができる。
【００６７】
本変形例の電界効果型トランジスタによると、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供できる。ソース・ドレイン電極とゲート電極の重畳部や配線間の重畳部の絶縁膜の膜厚が厚くなっていることで、寄生容量が低減されている。チャネル領域を形成するゲート絶縁膜部分の容量は大きく、トランジスタのオフ状態で酸化物半導体の完全空乏状態が実現され、オフ電流が低い。ソース・ドレイン電極とゲート電極の重畳部はゲート絶縁膜が厚く、絶縁性がより確実に担保される。酸化物半導体層の膜厚を極端に薄くすることなく、また、酸化物半導体層のキャリア濃度を高く設定して、ソース・ドレイン電極と酸化物半導体との接触抵抗を低減しつつ、トランジスタ特性において高いオンオフ比を実現することができる。
【００６８】
＜第２の変形例＞
図７は第１の実施の形態の他の変形例（第２の変形例）に係る電界効果型トランジスタと配線の断面図である。図７（ａ）を参照すると、本変形例の電界効果型トランジスタは、基板２１と、ソース電極となる導電層２３と、ドレイン電極となる導電層２４と、活性層である半導体層２２と、ゲート絶縁膜２６と、ゲート電極となる導電層２５と、を有するトップゲート／ボトムコンタクト型の電界効果型トランジスタである。また、必要に応じて、ゲート絶縁膜２６上に、導電層２５（ゲート電極）の一部または全部を被覆するパッシベーション層（不図示）が形成されている。
【００６９】
本変形例の電界効果型トランジスタでは、絶縁性の基板２１上に、導電層２３（ソース電極）及び導電層２４（ドレイン電極）が所定の間隔を隔てて形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間の領域における基板２１の上層に、端部が導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上に乗り上げる状態で、半導体層２２が形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間における半導体層２２の領域がチャネル領域となる。導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２を覆うようにゲート絶縁膜２６が形成されている。半導体層２２のチャネル領域の上方におけるゲート絶縁膜２６の表面に、凹部２６ａ２が形成されている。ゲート絶縁膜２６上に、凹部２６ａ２の内壁面に沿い、凹部２６ａ２の外部にまで至る領域において、ゲート電極となる導電層２５が形成されている。
【００７０】
チャネル領域と導電層２５（ゲート電極）が領域Ｒ１において重畳部を有する。導電層２３（ソース電極）及び導電層２４（ドレイン電極）と、導電層２５（ゲート電極）は、領域Ｒ２において重畳部を有する。領域Ｒ１におけるゲート絶縁膜２６の膜厚Ｔ２と、領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ１＞Ｔ２である。
【００７１】
図７（ｂ）は、第１の実施の形態の他の変形例（第２の変形例）に係る配線の一例の断面図である。基板２１に、導電層２３（ソース電極）と同一の層であり、ソース電極に接続された配線（ソース配線）となる導電層２３が形成されている。また、基板２１に、導電層２４（ドレイン電極）と同一の層であり、ドレイン電極に接続された配線（ドレイン配線）となる導電層２４が形成されている。導電層２３（ソース配線）及び導電層２４（ドレイン配線）の上層にゲート絶縁膜２６が形成されている。ゲート絶縁膜２６の上層に、導電層２５（ゲート電極）と同一の層であり、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。但し、導電層２４（ドレイン配線）は図７（ｂ）の断面には現れていない。
【００７２】
導電層２５（ゲート配線）と導電層２３（ソース配線）が領域Ｒ３において重畳部を有する。領域Ｒ３におけるゲート絶縁膜２６の膜厚Ｔ３と、上記の領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ３＞Ｔ１である。
【００７３】
なお、ゲート配線となる導電層２５、ソース配線となる導電層２３及びドレイン配線となる導電層２４等の配線は必要に応じて適宜形成される。電界効果型トランジスタの電気特性を計測するための端子となる導電膜、または、後述する駆動回路に含まれる電界効果型トランジスタ間を電気的に接続する導電膜、または、駆動回路に含まれる電界効果型トランジスタと光制御素子を電気的に接続する導電膜、または、画像データ作成装置と駆動回路に含まれる電界効果型トランジスタを電気的に接続する導電膜等である。
【００７４】
電界効果型トランジスタの各構成要素については、上記と同様であるので説明を省略する。
【００７５】
図８（ａ）は第１の実施の形態の他の変形例（第２の変形例）に係る電界効果型トランジスタの断面図であり、図８（ｂ）は平面図である。基板２１に、導電層２３（ソース電極）及び導電層２４（ドレイン電極）が所定の間隔を隔てて形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間の領域における基板２１の上層に、端部が導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上に乗り上げる状態で、半導体層２２が形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間の方向に直交する方向において、半導体層２２は、導電層２３（ソース電極）及び導電層２４（ドレイン電極）よりも幅広に形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間における半導体層２２の領域がチャネル領域となる。導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２を覆うようにゲート絶縁膜２６が形成され、ゲート絶縁膜２６上にゲート電極となる導電層２５が形成されている。図８（ｃ）は図８（ｂ）とは別の例の平面図である。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間の方向に直交する方向において、導電層２３（ソース電極）及び導電層２４（ドレイン電極）は、半導体層２２よりも幅広に形成されている。上記の点を除いて、図８（ｂ）と同様の構成である。チャネル領域と導電層２５（ゲート電極）が領域Ｒ１において重畳部を有する。導電層２３（ソース電極）及び導電層２４（ドレイン電極）と、導電層２５（ゲート電極）は、領域Ｒ２において重畳部を有する。領域Ｒ１におけるゲート絶縁膜２６の膜厚をＴ２とし、領域Ｒ２におけるゲート絶縁膜２６の膜厚をＴ１としたとき、Ｔ１＞Ｔ２となっている。
【００７６】
図９（ａ）は第１の実施の形態の他の変形例（第２の変形例）に係る配線の断面図であり、図９（ｂ）は平面図である。基板２１に、導電層２３（ソース電極）と同一の層であり、ソース電極に接続された配線（ソース配線）となる導電層２３が形成されている。また、基板２１に、導電層２４（ドレイン電極）と同一の層であり、ドレイン電極に接続された配線（ドレイン配線）となる導電層２４が形成されている。導電層２３（ソース配線）及び導電層２４（ドレイン配線）の上層にゲート絶縁膜２６が形成されている。ゲート絶縁膜２６の上層に、導電層２５（ゲート電極）と同一の層であり、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。但し、導電層２４（ドレイン配線）は図９（ａ）の断面には現れていない。導電層２５（ゲート配線）と導電層２３（ソース配線）が領域Ｒ３において重畳部を有する。領域Ｒ３におけるゲート絶縁膜２６の膜厚をＴ３としたとき、上記の領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ３＞Ｔ１となっている。
【００７７】
次に、本変形例の電界効果型ドランジスタの製造方法について説明する。図１０は第１の実施の形態の他の変形例（第２の変形例）に係る電界効果型トランジスタの製造工程の一例の断面図（その１）である。まず、図１０（ａ）に示されるように、基板２１に、例えばスパッタリング法により全面にＩＴＯ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。続いて、例えばスパッタリング法により、基板２１、導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。
【００７８】
次に、図１０（ｂ）に示されるように、導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｈを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００７９】
次に、図１０（ｃ）に示されるように、フォトリソグラフィ工程により、図７中のゲート絶縁膜２６の凹部２６ａ２を開口するパターンとなるように、絶縁膜２６ｈの上層にフォトレジスト２７ｅをパターン形成する。
【００８０】
次に、図１０（ｄ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｅのパターンに対応する絶縁膜２６ｉを残して、他の部分の絶縁膜２６ｈを除去する。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ｅを除去する。
【００８１】
次に、図１０（ｅ）に示されるように、基板２１、半導体層２２及び絶縁膜２６ｉ上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｉと一体化したゲート絶縁膜２６を形成する。絶縁膜２６ｉに対応する部分のゲート絶縁膜２６が厚膜化しており、厚膜化した領域の内側に凹部２６ａ２が設けられている。
【００８２】
次に、図１０（ｆ）に示されるように、例えばスパッタリング法により凹部２６ａ２の内壁面を被覆して、ゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。以上の工程により、図７（ａ）に示されるトップゲート／ボトムコンタクトの電界効果型トランジスタを製造することができる。
【００８３】
次に、本変形例の電界効果型ドランジスタの別の製造方法について説明する。図１１は第１の実施の形態の他の変形例（第２の変形例）に係る電界効果型トランジスタの製造工程の一例の断面図（その２）である。まず、図１１（ａ）に示されるように、基板２１に、例えばスパッタリング法により全面にＩＴＯ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。続いて、例えばスパッタリング法により、基板２１、導電層２３（ソース電極）及び導電層２４（ドレイン電極）の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。
【００８４】
次に、図１１（ｂ）に示されるように、導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｊを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００８５】
次に、図１１（ｃ）に示されるように、フォトリソグラフィ工程により、図７中のゲート絶縁膜２６の凹部２６ａ２を開口するパターンとなるように、絶縁膜２６ｊの上層にフォトレジスト２７ｆをパターン形成する。
【００８６】
次に、図１１（ｄ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｆのパターンに対応して絶縁膜２６ｊを薄膜化することで、ゲート絶縁膜２６を形成する。フォトレジスト２７ｆに対応する部分のゲート絶縁膜２６が相対的に厚膜化されており、厚膜化した領域の内側に凹部２６ａ２が設けられている。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ｆを除去する。
【００８７】
次に、図１１（ｅ）に示されるように、例えばスパッタリング法により凹部２６ａ２の内壁面を被覆して、ゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。以上の工程により、図７（ａ）に示されるトップゲート／ボトムコンタクトの電界効果型トランジスタを製造することができる。
【００８８】
本変形例の電界効果型トランジスタによると、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供できる。ソース・ドレイン電極とゲート電極の重畳部や配線間の重畳部の絶縁膜の膜厚が厚くなっていることで、寄生容量が低減されている。チャネル領域を形成するゲート絶縁膜部分の容量は大きく、トランジスタのオフ状態で酸化物半導体の完全空乏状態が実現され、オフ電流が低い。ソース・ドレイン電極とゲート電極の重畳部はゲート絶縁膜が厚く、絶縁性がより確実に担保される。酸化物半導体層の膜厚を極端に薄くすることなく、また、酸化物半導体層のキャリア濃度を高く設定して、ソース・ドレイン電極と酸化物半導体との接触抵抗を低減しつつ、トランジスタ特性において高いオンオフ比を実現することができる。
【００８９】
＜第３の変形例＞
図１２は第１の実施の形態のさらに他の変形例（第３の変形例）に係る電界効果型トランジスタと配線の断面図である。図１２（ａ）を参照すると、本変形例の電界効果型トランジスタは、基板２１と、活性層である半導体層２２と、ソース電極となる導電層２３と、ドレイン電極となる導電層２４と、ゲート絶縁膜２６と、ゲート電極となる導電層２５と、を有するトップゲート／トップコンタクト型の電界効果型トランジスタである。また、必要に応じて、ゲート絶縁膜２６上に、導電層２５（ゲート電極）の一部または全部を被覆するパッシベーション層（不図示）が形成されている。
【００９０】
本変形例の電界効果型トランジスタでは、絶縁性の基板２１上に半導体層２２が形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）が、所定の間隔を隔てられながら、端部が半導体層２２の上に乗り上げる状態で形成されている。導電層２３（ソース電極）及び導電層２４（ドレイン電極）の間における半導体層２２の領域がチャネル領域となる。導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２を覆うようにゲート絶縁膜２６が形成されている。半導体層２２のチャネル領域の上方におけるゲート絶縁膜２６の表面に、凹部２６ａ２が形成されている。ゲート絶縁膜２６上に、凹部２６ａ２の内壁面に沿い、凹部２６ａ２の外部にまで至る領域において、ゲート電極となる導電層２５が形成されている。
【００９１】
チャネル領域と導電層２５（ゲート電極）が領域Ｒ１において重畳部を有する。導電層２３（ソース電極）及び導電層２４（ドレイン電極）と、導電層２５（ゲート電極）は、領域Ｒ２において重畳部を有する。領域Ｒ１におけるゲート絶縁膜２６の膜厚Ｔ２と、領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ１＞Ｔ２である。
【００９２】
図１２（ｂ）は、第１の実施の形態のさらに他の変形例（第３の変形例）に係る配線の一例の断面図である。基板２１に、導電層２３（ソース電極）と同一の層であり、ソース電極に接続された配線（ソース配線）となる導電層２３が形成されている。また、基板２１に、導電層２４（ドレイン電極）と同一の層であり、ドレイン電極に接続された配線（ドレイン配線）となる導電層２４が形成されている。導電層２３（ソース配線）及び導電層２４（ドレイン配線）の上層にゲート絶縁膜２６が形成されている。ゲート絶縁膜２６の上層に、導電層２５（ゲート電極）と同一の層であり、ゲート電極に接続された配線（ゲート配線）となる導電層２５が形成されている。但し、導電層２４（ドレイン配線）は図１２（ｂ）の断面には現れていない。
【００９３】
導電層２５（ゲート配線）と導電層２３（ソース配線）が領域Ｒ３において重畳部を有する。領域Ｒ３におけるゲート絶縁膜２６の膜厚Ｔ３と、上記の領域Ｒ２におけるゲート絶縁膜２６の膜厚Ｔ１に関して、Ｔ３＞Ｔ１である。
【００９４】
なお、ゲート配線となる導電層２５、ソース配線となる導電層２３及びドレイン配線となる導電層２４等の配線は必要に応じて適宜形成される。電界効果型トランジスタの電気特性を計測するための端子となる導電膜、または、後述する駆動回路に含まれる電界効果型トランジスタ間を電気的に接続する導電膜、または、駆動回路に含まれる電界効果型トランジスタと光制御素子を電気的に接続する導電膜、または、画像データ作成装置と駆動回路に含まれる電界効果型トランジスタを電気的に接続する導電膜等である。
【００９５】
電界効果型トランジスタの各構成要素については、上記と同様であるので説明を省略する。
【００９６】
次に、本変形例の電界効果型ドランジスタの製造方法について説明する。図１３は第１の実施の形態のさらに他の変形例（第３の変形例）に係る電界効果型トランジスタの製造工程の一例の断面図（その１）である。まず、図１３（ａ）に示されるように、例えばスパッタリング法により、基板２１の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。続いて、例えば真空蒸着法により半導体層２２の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、所定の間隔を隔てられながら、端部が半導体層２２の上に乗り上げる状態で、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。
【００９７】
次に、図１３（ｂ）に示されるように、半導体層２２、導電層２３（ソース電極）及び導電層２４（ドレイン電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｋを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【００９８】
次に、図１３（ｃ）に示されるように、フォトリソグラフィ工程により、図１２中のゲート絶縁膜２６の凹部２６ａ２を開口するパターンとなるように、絶縁膜２６ｋの上層にフォトレジスト２７ｇをパターン形成する。
【００９９】
次に、図１３（ｄ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｇのパターンに対応する絶縁膜２６ｌを残して、他の部分の絶縁膜２６ｋを除去する。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ｇを除去する。
【０１００】
次に、図１３（ｅ）に示されるように、基板２１、半導体層２２及び絶縁膜２６ｌ上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｌと一体化したゲート絶縁膜２６を形成する。絶縁膜２６ｌに対応する部分のゲート絶縁膜２６が厚膜化しており、厚膜化した領域の内側に凹部２６ａ２が設けられている。
【０１０１】
次に、図１３（ｆ）に示されるように、例えばスパッタリング法により凹部２６ａ２の内壁面を被覆して、ゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。以上の工程により、図１２（ａ）に示されるトップゲート／トップコンタクトの電界効果型トランジスタを製造することができる。
【０１０２】
次に、本変形例の電界効果型ドランジスタの別の製造方法について説明する。図１４は第１の実施の形態のさらに他の変形例（第３の変形例）に係る電界効果型トランジスタの製造工程の一例の断面図（その２）である。まず、図１４（ａ）に示されるように、例えばスパッタリング法により、基板２１の上層に全面に酸化物半導体を堆積し、フォトリソグラフィ及びエッチング処理によりパターン加工して、半導体層２２を形成する。続いて、例えば真空蒸着法により半導体層２２の上層に全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、所定の間隔を隔てられながら、端部が半導体層２２の上に乗り上げる状態で、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成する。
【０１０３】
次に、図１４（ｂ）に示されるように、半導体層２２、導電層２３（ソース電極）及び導電層２４（ドレイン電極）上にゲート絶縁膜となる絶縁膜前駆体層を形成し、加熱により転化して、絶縁膜２６ｍを形成する。なお、絶縁膜の形成にはスパッタリング法やＣＶＤ法を用いることもできる。
【０１０４】
次に、図１４（ｃ）に示されるように、フォトリソグラフィ工程により、図１２中のゲート絶縁膜２６の凹部２６ａ２を開口するパターンとなるように、絶縁膜２６ｍの上層にフォトレジスト２７ｈをパターン形成する。
【０１０５】
次に、図１４（ｄ）に示されるように、ウェットエッチング、または、ドライエッチング等のエッチング処理を行い、フォトレジスト２７ｈのパターンに対応して絶縁膜２６ｍを薄膜化することで、ゲート絶縁膜２６を形成する。フォトレジスト２７ｈに対応する部分のゲート絶縁膜２６が相対的に厚膜化されており、厚膜化した領域の内側に凹部２６ａ２が設けられている。続いて、レジスト剥離処理、または、アッシング処理等によりフォトレジスト２７ｈを除去する。
【０１０６】
次に、図１４（ｅ）に示されるように、例えばスパッタリング法により凹部２６ａ２の内壁面を被覆して、ゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ及びエッチング処理によりＡｌ合金膜を所定のゲート電極のパターンに加工して、ゲート電極となる導電層２５を形成する。以上の工程により、図１２（ａ）に示されるトップゲート／トップコンタクトの電界効果型トランジスタを製造することができる。
【０１０７】
本変形例の電界効果型トランジスタによると、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量を低減し、性能に優れた電界効果型トランジスタを提供できる。ソース・ドレイン電極とゲート電極の重畳部や配線間の重畳部の絶縁膜の膜厚が厚くなっていることで、寄生容量が低減されている。チャネル領域を形成するゲート絶縁膜部分の容量は大きく、トランジスタのオフ状態で酸化物半導体の完全空乏状態が実現され、オフ電流が低い。ソース・ドレイン電極とゲート電極の重畳部はゲート絶縁膜が厚く、絶縁性がより確実に担保される。酸化物半導体層の膜厚を極端に薄くすることなく、また、酸化物半導体層のキャリア濃度を高く設定して、ソース・ドレイン電極と酸化物半導体との接触抵抗を低減しつつ、トランジスタ特性において高いオンオフ比を実現することができる。
【０１０８】
＜実施例＞
以下、本発明の実施例について説明するが、本発明は下記実施例に何ら限定されるものではない。
【０１０９】
（実施例１）
以下のように、図１に示されるボトムゲート／トップコンタクト型の電界効果型トランジスタを作製した。まず、基板２１としてガラス基材を用い、酸素プラズマ処理等の前処理を施した後、スパッタリング法を用いてＡｌ合金膜を形成した。フォトリソグラフィ、エッチングによりゲート電極となる導電層２５を所望の形状にパターニングした。
【０１１０】
次に、基板２１と導電層２５の上に、ゲート絶縁膜２６となる絶縁膜前駆体層を形成した（絶縁膜前駆体層形成工程１）。具体的には以下の方法で行った。シクロヘキシルベンゼン１．２ｍＬに、２−エチルヘキサン酸ランタントルエン溶液（Ｌａ含量７質量％、Ｗａｋｏ  １２２−０３３７１、株式会社ワコーケミカル製）１．９５ｍＬと、２−エチルヘキサン酸ストロンチウムトルエン溶液（Ｓｒ含量２質量％、Ｗａｋｏ  １９５−０９５６１、株式会社ワコーケミカル製）０．５７ｍＬと、２−エチルヘキサン酸酸化ジルコニウムミネラルスピリット溶液（Ｚｒ含量１２質量％、Ｗａｋｏ  ２６９−０１１１６、株式会社ワコーケミカル製）０．０９ｍＬとを混合し、ゲート絶縁膜前駆体形成用塗布液を作製した。上記の基板２１上に、ゲート絶縁膜前駆体形成用塗布液を滴下し、所定の条件でスピンコートした。その基板をオーブンで１２０℃１時間加熱することで、ゲート絶縁膜前駆体層を形成した。なお、この工程で得られるゲート絶縁膜前駆体層は、ゲート絶縁膜として機能はしない。
【０１１１】
次に、基板２１をオーブンにより４００℃で３時間加熱して、上記のゲート絶縁膜前駆体層を転化して絶縁膜２６ｂとした（転化工程１）。さらに、フォトリソグラフィ、エッチングにより所望の形状にパターニングして絶縁膜２６ｃとした（パターニング工程）。上記のゲート絶縁膜前駆体形成用塗布液を用いて全面に塗布し（絶縁膜前駆体層形成工程２）、さらに転化する（転化工程２）ことで、絶縁膜２６ｃと一体となったゲート絶縁膜２６を形成した。
【０１１２】
次に、特許文献３の実施例に記載の方法で、シャドウマスクを用いてスパッタリング法によりゲート絶縁膜２６を形成した基板２１にＭｇ−Ｉｎ系酸化物半導体からなる半導体層２２をパターン形成した。ターゲットには、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は２×１０−５Ｐａとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を０．３Ｐａとした。得られた酸化物半導体層の膜厚は３０ｎｍであった。
【０１１３】
次に、半導体層２２を形成した基板２１に、真空蒸着法を用いて全面にＡｕ膜を形成し、フォトリソグラフィとエッチングを行って、所望の形状の導電層２３（ソース電極）と導電層２４（ドレイン電極）を形成した。以上により、ボトムゲート／トップコンタクトの電界効果型トランジスタを作製した。
【０１１４】
（トランジスタ性能評価）
得られた電界効果型トランジスタについて、半導体パラメータ・アナライザ装置（アジレントテクノロジー社製、半導体パラメータ・アナライザＢ１５００Ａ）を用いて、トランジスタ性能評価を実施した。ソース・ドレイン電極間の電圧Ｖｄｓを１０Ｖとし、ゲート電圧をＶｇ＝−１５Ｖから＋１５Ｖに変化させて、電流−電圧特性（伝達特性）を評価した。また、ソース電極とゲート電極間で、容量を評価した。また、ソース・ドレイン電極間で電流電圧特性を評価し、ＩＶ曲線の線形性を評価した。線形である場合を○、非線形である場合を×とした。結果を表１に示す。また、電界効果型トランジスタのオンオフ比、ソース・ドレイン電極とゲート電極間のリーク電流（ゲートリーク電流）、ソース・ドレイン電極とゲート電極間の寄生容量（ゲートソース間容量）を示す。
【０１１５】
（比較例１）
実施例１において、（絶縁膜前駆体層形成工程２、転化工程２）を実施しないこと、を除いて、実施例１と同様にして電界効果型トランジスタを作成した。また、実施例１と同様にして、トランジスタ性能を評価した。結果を表２に示す。
【０１１６】
（比較例２）
実施例１において、（パターニング工程）を実施しないこと、を除いて、実施例１と同様にして電界効果型トランジスタを作成した。また、実施例１と同様にして、トランジスタ性能を評価した。結果を表２に示す。
【０１１７】
（比較例３）
実施例１において、半導体層２２の膜厚を７ｎｍとしたことと、（パターニング工程）を実施しないことを除いて、実施例１と同様にして電界効果型トランジスタを作成した。また、実施例１と同様にして、トランジスタ性能を評価した。結果を表２に示す。
【０１１８】
（実施例２）
実施例１において、半導体層２２の形成工程と、導電層２３（ソース電極）及び導電層２４（ドレイン電極）の形成工程の順序を入れ替えたことを除いて、実施例１と同様にして、電界効果型トランジスタを製造した。これにより、図４に示されるボトムゲート／ボトムコンタクト型の電界効果型トランジスタを作製した。実施例１と同様にして、トランジスタ性能を評価した。結果を表１に示す。
【０１１９】
（実施例３）
以下のように、図７に示されるトップゲート／ボトムコンタクト型の電界効果型トランジスタを作製した。まず、基板２１としてガラス基材を用い、酸素プラズマ処理等の前処理を施した後、スパッタリング法を用いてＩＴＯ膜を形成した。フォトリソグラフィ、エッチングによりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成した。
【０１２０】
次に、特許文献３の実施例に記載の方法で、スパッタリング法により導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成した基板２１に全面にＭｇ−Ｉｎ系酸化物半導体からなる半導体層２２を形成した。ターゲットには、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は２×１０−５Ｐａとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を０．３Ｐａとした。得られた酸化物半導体層の膜厚は２０ｎｍであった。次いでフォトリソグラフィとエッチングを行って、半導体層２２を所望の形状にパターン形成した。
【０１２１】
次に、プラズマＣＶＤ（Plasma Chemical Vapor Deposition）法により導電層２３（ソース電極）、導電層２４（ドレイン電極）及び半導体層２２を被覆して全面に３００ｎｍの厚みになるようにＳｉＯ２を成膜し、ゲート絶縁膜２６を形成した。
【０１２２】
次に、フォトリソグラフィ、エッチングにより（パターニング工程）、半導体層２２のチャネル領域の上方におけるゲート絶縁膜２６を薄膜化して凹部２６ａ２を形成し、ゲート絶縁膜２６の膜厚を制御した。
【０１２３】
次に、スパッタリング法によりゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ、エッチングによりゲート電極となる導電層２５を所望の形状にパターニングした。以上により、トップゲート／ボトムコンタクトの電界効果型トランジスタを作製した。実施例１と同様にして、トランジスタ性能を評価した。結果を表１に示す。
【０１２４】
（実施例４）
以下のように、図１２に示されるトップゲート／トップコンタクト型の電界効果型トランジスタを作製した。まず、基板２１としてガラス基材を用い、酸素プラズマ処理等の前処理を施した後、特許文献３の実施例に記載の方法で、スパッタリング法により基板２１に全面にＭｇ−Ｉｎ系酸化物半導体からなる半導体層２２を形成した。ターゲットには、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は２×１０−５Ｐａとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を０．３Ｐａとした。得られた酸化物半導体層の膜厚は２０ｎｍであった。次いでフォトリソグラフィとエッチングを行って、半導体層２２を所望の形状にパターン形成した。
【０１２５】
次に、半導体層２２の上層に、真空蒸着法を用いて全面にＡｕ層を形成し、フォトリソグラフィ及びエッチング処理によりパターン加工して、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を形成した。
【０１２６】
次に、プラズマＣＶＤ法により半導体層２２、導電層２３（ソース電極）及び導電層２４（ドレイン電極）を被覆して全面に３００ｎｍの厚みになるようにＳｉＯ２を成膜し、ゲート絶縁膜２６を形成した。
【０１２７】
次に、フォトリソグラフィ、エッチングにより（パターニング工程）、半導体層２２のチャネル領域の上方におけるゲート絶縁膜２６を薄膜化して凹部２６ａ２を形成し、ゲート絶縁膜２６の膜厚を制御した。
【０１２８】
次に、スパッタリング法によりゲート絶縁膜２６の上層に全面にＡｌ合金膜を形成し、フォトリソグラフィ、エッチングによりゲート電極となる導電層２５を所望の形状にパターニングした。以上により、トップゲート／トップコンタクトの電界効果型トランジスタを作製した。実施例１と同様にして、トランジスタ性能を評価した。結果を表１に示す。
【０１２９】
【表１】
2019165053.tif 000003
【０１３０】
【表２】
2019165053.tif 000004
【０１３１】
実施例１〜実施例４の製造方法および電界効果型トランジスタでは、ソース・ドレイン電極とゲート電極の重畳部のゲート絶縁膜厚を厚くすることができた結果、ソース・ドレイン電極とゲート電極間のリーク電流並びに寄生容量を低減することができている。また、チャネル領域のゲート絶縁膜の膜厚を薄く制御したことによりゲート絶縁容量が適切に制御され、低いオフ電流（高いオンオフ比）を実現できている。また、ソース・ドレイン電極間の電流電圧曲線が線形な形状となっている。
【０１３２】
一方、比較例１では、低いオフ電流（高いオンオフ比）を実現できているが、ソース・ドレイン電極とゲート電極の重畳部のゲート絶縁膜厚は薄く容量が大きいため、寄生容量が大きい。
【０１３３】
比較例２では、寄生容量は実施例１と同等に低くできている一方で、チャネル領域のゲート絶縁容量が低いために、トランジスタオフ状態を十分に制御できておらず、オフ電流が高い（オンオフ比が低い）。
【０１３４】
比較例３では、ソース・ドレイン電極とゲート電極の重畳部のゲート絶縁膜厚が厚くなっており、寄生容量ならびにリーク電流低減が図られている。また、酸化物半導体層厚が薄いことで、チャネル領域のキャリア数が減少した結果、低いゲート容量でも低いオフ電流が実現できている。（オンオフ比が比較的高い）。一方で、酸化物半導体層のキャリア数が少なく、また、膜厚が薄いため、ソース・ドレイン電極との電気的接触が不安定となり、ソース・ドレイン電極間の電流電圧曲線が非線形な形状となっている。これは、金属と酸化物半導体の接触界面の接触抵抗が電圧に依存していることを示しており、金属と酸化物半導体の接触界面は、非オーミック性の接触であることが推測される。電流−電圧特性がこのような振る舞いを示すトランジスタを駆動回路に用いると、トランジスタに印可される電圧のわずかな変動によって電流が大きく変化してしまい、駆動回路への適用が困難となる。
【０１３５】
＜第２の実施の形態＞
（表示素子）
本発明の表示素子は、少なくとも、光制御素子と、前記光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。
【０１３６】
＜光制御素子＞
前記光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子などが挙げられる。
【０１３７】
＜駆動回路＞
前記駆動回路としては、本発明の前記電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。
【０１３８】
＜その他の部材＞
前記その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【０１３９】
前記表示素子は、本発明の前記電界効果型トランジスタを有しており、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量が低減され、性能に優れた電界効果型トランジスタを用いた表示装置である。
【０１４０】
（画像表示装置）
本発明の画像表示装置は、少なくとも、複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。
【０１４１】
＜複数の表示素子＞
前記複数の表示素子としては、マトリックス状に配置された複数の本発明の前記表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。
【０１４２】
＜複数の配線＞
前記複数の配線は、前記複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
【０１４３】
＜表示制御装置＞
前記表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを前記複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
【０１４４】
＜その他の部材＞
前記その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【０１４５】
前記画像表示装置は、本発明の前記表示素子を有しているため、ソース・ドレイン電極とゲート電極の重畳部の寄生容量、配線間の寄生容量が低減され、性能に優れた電界効果型トランジスタを用いた画像表示装置である。
【０１４６】
（システム）
本発明のシステムは、少なくとも、本発明の前記画像表示装置と、画像データ作成装置とを有する。前記画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する。
【０１４７】
前記システムは、本発明の前記画像表示装置を備えているため、画像情報を高精細に表示することが可能となる。
【０１４８】
以下、本発明の表示素子、画像表示装置、及びシステムを、図を用いて説明する。まず、本発明のシステムとしてのテレビジョン装置を、図１５を用いて説明する。
【０１４９】
図１５において、テレビジョン装置１００は、主制御装置１０１、チューナ１０３、ＡＤコンバータ（ＡＤＣ）１０４、復調回路１０５、ＴＳ（Transport Stream）デコーダ１０６、音声デコーダ１１１、ＤＡコンバータ（ＤＡＣ）１１２、音声出力回路１１３、スピーカ１１４、映像デコーダ１２１、映像・ＯＳＤ合成回路１２２、映像出力回路１２３、画像表示装置１２４、ＯＳＤ描画回路１２５、メモリ１３１、操作装置１３２、ドライブインターフェース（ドライブＩＦ）１４１、ハードディスク装置１４２、光ディスク装置１４３、ＩＲ受光器１５１、及び通信制御装置１５２を備える。
【０１５０】
映像デコーダ１２１と、映像・ＯＳＤ合成回路１２２と、映像出力回路１２３と、ＯＳＤ描画回路１２５とが、画像データ作成装置を構成する。
【０１５１】
主制御装置１０１は、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭなどから構成され、テレビジョン装置１００の全体を制御する。
【０１５２】
前記フラッシュＲＯＭには、前記ＣＰＵにて解読可能なコードで記述されたプログラム、及び前記ＣＰＵでの処理に用いられる各種データなどが格納されている。
【０１５３】
また、ＲＡＭは、作業用のメモリである。
【０１５４】
チューナ１０３は、アンテナ２１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。
【０１５５】
ＡＤＣ１０４は、チューナ１０３の出力信号（アナログ情報）をデジタル情報に変換する。
【０１５６】
復調回路１０５は、ＡＤＣ１０４からのデジタル情報を復調する。
【０１５７】
ＴＳデコーダ１０６は、復調回路１０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。
【０１５８】
音声デコーダ１１１は、ＴＳデコーダ１０６からの音声情報をデコードする。
【０１５９】
ＤＡコンバータ（ＤＡＣ）１１２は、音声デコーダ１１１の出力信号をアナログ信号に変換する。
【０１６０】
音声出力回路１１３は、ＤＡコンバータ（ＤＡＣ）１１２の出力信号をスピーカ１１４に出力する。
【０１６１】
映像デコーダ１２１は、ＴＳデコーダ１０６からの映像情報をデコードする。
【０１６２】
映像・ＯＳＤ合成回路１２２は、映像デコーダ１２１の出力信号とＯＳＤ描画回路１２５の出力信号を合成する。
【０１６３】
映像出力回路１２３は、映像・ＯＳＤ合成回路１２２の出力信号を画像表示装置１２４に出力する。
【０１６４】
ＯＳＤ描画回路１２５は、画像表示装置１２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置１３２、ＩＲ受光器１５１からの指示に応じて表示情報が含まれる信号を生成する。
【０１６５】
メモリ１３１には、ＡＶ（Audio-Visual）データ等が一時的に蓄積される。
【０１６６】
操作装置１３２は、例えば、コントロールパネルなどの入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置１０１に通知する。
【０１６７】
ドライブＩＦ１４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（AT Attachment Packet Interface）に準拠している。
【０１６８】
ハードディスク装置１４２は、ハードディスクと、該ハードディスクを駆動するための駆動装置などから構成されている。駆動装置は、ハードディスクにデータを記録するとともに、ハードディスクに記録されているデータを再生する。
【０１６９】
光ディスク装置１４３は、光ディスク（例えば、ＤＶＤなど）にデータを記録するとともに、光ディスクに記録されているデータを再生する。
【０１７０】
ＩＲ受光器１５１は、リモコン送信機２２０からの光信号を受信し、主制御装置１０１に通知する。
【０１７１】
通信制御装置１５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。
【０１７２】
図１６は、本発明の画像表示装置の一例を示す概略構成図である。図１６において、画像表示装置１２４は、表示器３００と、表示制御装置４００とを有する。表示器３００は、図１７に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子３０２がマトリックス状に配置されたディスプレイ３１０を有する。また、ディスプレイ３１０は、図１８に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・、Ｘｎ−２、Ｘｎ−１）と、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）とを有する。よって、走査線とデータ線とによって、表示素子を特定することができる。
【０１７３】
以下、本発明の表示素子を図１９を用いて説明する。図１９は、本発明の表示素子の一例を示す概略構成図である。前記表示素子は、一例として図１９に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子３５０と、該有機ＥＬ素子３５０を発光させるためのドライブ回路３２０とを有している。即ち、ディスプレイ３１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。また、ディスプレイ３１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。
【０１７４】
図２０には、表示素子３０２における有機ＥＬ素子３５０とドライブ回路としての電界効果型トランジスタ２０との位置関係の一例が示されている。ここでは、電界効果型トランジスタ２０の横に有機ＥＬ素子３５０が配置されている。なお、電界効果型トランジスタ１０及びキャパシタ（図示せず）も同一基材上に形成されている。
【０１７５】
図２０には図示されていないが、半導体層２２の上部に保護膜を設けることも好適である。前記保護膜の材料としては、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、フッ素系ポリマー等、適宜利用できる。
【０１７６】
また、例えば、図２１に示されるように、電界効果型トランジスタ２０の上に有機ＥＬ素子３５０が配置されてもよい。この場合には、ゲート電極となる導電層２５に透明性が要求されるので、導電層２５（ゲート電極）には、ＩＴＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、Ｇａが添加されたＺｎＯ、Ａｌが添加されたＺｎＯ、Ｓｂが添加されたＳｎＯ２などの導電性を有する透明な酸化物が用いられる。なお、符号３６０は層間絶縁膜（平坦化膜）である。この層間絶縁膜にはポリイミドやアクリル系の樹脂等を利用できる。
【０１７７】
図２２は、有機ＥＬ素子の一例を示す概略構成図である。図２２において、有機ＥＬ素子３５０は、陰極３１２と、陽極３１４と、有機ＥＬ薄膜層３４０とを有する。
【０１７８】
陰極３１２の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Indium Tin Oxide）などが挙げられる。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金は、充分厚ければ高反射率電極となり、極薄膜（２０ｎｍ程度未満）では半透明電極となる。図２２では陽極側から光を取り出しているが、陰極を透明、または半透明電極とすることによって陰極側から光を取り出すことができる。
【０１７９】
陽極３１４の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、銀（Ａｇ）−ネオジウム（Ｎｄ）合金などが挙げられる。なお、銀合金を用いた場合は、高反射率電極となり、陰極側から光を取り出す場合に好適である。
【０１８０】
有機ＥＬ薄膜層３４０は、電子輸送層３４２と、発光層３４４と、正孔輸送層３４６とを有する。電子輸送層３４２は、陰極３１２に接続され、正孔輸送層３４６は、陽極３１４に接続されている。陽極３１４と陰極３１２との間に所定の電圧を印加すると、発光層３４４が発光する。
【０１８１】
ここで、電子輸送層３４２と発光層３４４が１つの層を形成してもよく、また、電子輸送層３４２と陰極３１２との間に電子注入層が設けられてもよく、更に、正孔輸送層３４６と陽極３１４との間に正孔注入層が設けられてもよい。
【０１８２】
また、基材側から光を取り出すいわゆる「ボトムエミッション」の場合について説明したが、基材と反対側から光を取り出す「トップエミッション」であってもよい。
【０１８３】
図１９におけるドライブ回路３２０について説明する。ドライブ回路３２０は、２つの電界効果型トランジスタ１０及び２０と、キャパシタ３０を有する。
【０１８４】
電界効果型トランジスタ１０は、スイッチ素子として動作する。電界効果型トランジスタ１０のゲート電極Ｇは、所定の走査線に接続され、電界効果型トランジスタ１０のソース電極Ｓは、所定のデータ線に接続されている。また、電界効果型トランジスタ１０のドレイン電極Ｄは、キャパシタ３０の一方の端子に接続されている。
【０１８５】
電界効果型トランジスタ２０は、有機ＥＬ素子３５０に電流を供給する。電界効果型トランジスタ２０のゲート電極Ｇは、電界効果型トランジスタ１０のドレイン電極Ｄと接続されている。そして、電界効果型トランジスタ２０のドレイン電極Ｄは、有機ＥＬ素子３５０の陽極３１４に接続され、電界効果型トランジスタ２０のソース電極Ｓは、所定の電流供給線に接続されている。
【０１８６】
キャパシタ３０は、電界効果型トランジスタ１０の状態、即ちデータを記憶する。キャパシタ３０の他方の端子は、所定の電流供給線に接続されている。
【０１８７】
そこで、電界効果型トランジスタ１０が「オン」状態になると、信号線Ｙ２を介して画像データがキャパシタ３０に記憶され、電界効果型トランジスタ１０が「オフ」状態になった後も、電界効果型トランジスタ２０を画像データに対応した「オン」状態に保持することによって、有機ＥＬ素子３５０は駆動される。
【０１８８】
図２３は、本発明の画像表示装置の他の一例を示す概略構成図である。図２３において、画像表示装置は、表示素子３０２と、配線（走査線、データ線、電流供給線）と、表示制御装置４００とを有する。表示制御装置４００は、画像データ処理回路４０２と、走査線駆動回路４０４と、データ線駆動回路４０６とを有する。画像データ処理回路４０２は、映像出力回路１２３の出力信号に基づいて、ディスプレイにおける複数の表示素子３０２の輝度を判断する。走査線駆動回路４０４は、画像データ処理回路４０２の指示に応じてｎ本の走査線に個別に電圧を印加する。データ線駆動回路４０６は、画像データ処理回路４０２の指示に応じてｍ本のデータ線に個別に電圧を印加する。
【０１８９】
また、上記実施形態では、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、例えば、光制御素子がエレクトロクロミック素子であってもよい。この場合は、上記ディスプレイは、エレクトロクロミックディスプレイとなる。
【０１９０】
また、前記光制御素子が液晶素子であってもよく、この場合ディスプレイは、液晶ディスプレイとなり、図２４に示されるように、表示素子３０２'に対する電流供給線は不要となる。また、図２５に示されるように、ドライブ回路３２０'は、電界効果型トランジスタ１０及び２０と同様の１つの電界効果型トランジスタ４０により構成することができる。電界効果型トランジスタ４０において、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。また、ドレイン電極Ｄが、キャパシタ３６１及び液晶素子３７０の画素電極に接続されている。
【０１９１】
また、前記光制御素子は、電気泳動素子、無機ＥＬ素子、エレクトロウェッティング素子であってもよい。
【０１９２】
以上、本発明のシステムがテレビジョン装置である場合について説明したが、これに限定されるものではなく、画像及び情報を表示する装置として画像表示装置１２４を備えていればよい。例えば、コンピュータ（パソコンを含む）と画像表示装置１２４とが接続されたコンピュータシステムであってもよい。
【０１９３】
また、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Personal Digital Assistant）などの携帯情報機器、スチルカメラやビデオカメラなどの撮像機器における表示手段に画像表示装置１２４を用いることができる。また、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に画像表示装置１２４を用いることができる。さらに、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に画像表示装置１２４を用いることができる。
【０１９４】
以上、本発明を実施するための形態について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【０１９５】
２１  基板
２２  半導体層
２３  導電層
２４  導電層
２５  導電層
２６  ゲート絶縁膜
２６ａ、２６ａ２  凹部
２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆ、２６ｇ、２６ｈ、２６ｉ、２６ｊ、２６ｋ、２６ｌ、２６ｍ  絶縁膜
２７ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ、２７ｆ、２７ｇ、２７ｈ  フォトレジスト
【先行技術文献】
【特許文献】
【０１９６】
【特許文献１】特開２０１６−１５４２２９号公報
【特許文献２】特開２０１４−２２５６８７号公報
【特許文献３】特開２０１０−７４１４８号公報
【図１】
2019165053.tif 000005
【図２】
2019165053.tif 000006
【図３】
2019165053.tif 000007
【図４】
2019165053.tif 000008
【図５】
2019165053.tif 000009
【図６】
2019165053.tif 000010
【図７】
2019165053.tif 000011
【図８】
2019165053.tif 000012
【図９】
2019165053.tif 000013
【図１０】
2019165053.tif 000014
【図１１】
2019165053.tif 000015
【図１２】
2019165053.tif 000016
【図１３】
2019165053.tif 000017
【図１４】
2019165053.tif 000018
【図１５】
2019165053.tif 000019
【図１６】
2019165053.tif 000020
【図１７】
2019165053.tif 000021
【図１８】
2019165053.tif 000022
【図１９】
2019165053.tif 000023
【図２０】
2019165053.tif 000024
【図２１】
2019165053.tif 000025
【図２２】
2019165053.tif 000026
【図２３】
2019165053.tif 000027
【図２４】
2019165053.tif 000028
【図２５】
2019165053.tif 000029