(57)【要約】      （修正有）【課題】メモリホールを容易に形成でき、製造歩留りを向上させることが可能な記憶装置を提供する。【解決手段】記憶装置は、導電層ＳＬ（ソース線）と、導電層上に設けられた第１電極層ＷＬ（ワード線）と、導電層と第１電極層との間に設けられ、第１電極層とは異なる材料を含む第２電極層ＳＧＳと、導電層から第１電極層に向かう第１方向に第１電極層及び第２電極層を貫いて延び、導電層に接続された端部を有する半導体ピラー２０と、半導体ピラーに沿って第１方向に延びる第１絶縁膜３０と、導電層と第１絶縁膜との間に設けられた第２絶縁膜４３と、第１絶縁膜と第２電極層との間に設けられた第３絶縁膜４５と、を備える。第２絶縁膜、第３絶縁膜、第２電極層および導電層は、第１の元素を含み、第２絶縁膜および第３絶縁膜は、第１の元素の酸化物もしくは窒化物を含む。【選択図】図２
2019050268.tif 000002
【特許請求の範囲】
【請求項１】
導電層と、
前記導電層上に設けられた第１電極層と、
前記導電層と前記第１電極層との間に設けられ、前記第１電極層とは異なる材料を含む第２電極層と、
前記導電層から前記第１電極層に向かう第１方向に前記第１電極層および前記第２電極層を貫いて延び、前記導電層に接続された端部を有する半導体ピラーと、
前記半導体ピラーと前記第１電極層との間、および、前記半導体ピラーと前記第２電極層との間、および、前記半導体ピラーと前記導電層との間に位置する部分を含み、前記半導体ピラーに沿って前記第１方向に延びる第１絶縁膜と、
前記導電層と前記第１絶縁膜との間に設けられた第２絶縁膜と、
前記第１絶縁膜と前記第２電極層との間に設けられた第３絶縁膜と、
を備え、
前記第２絶縁膜、前記第３絶縁膜、前記第２電極層および前記導電層は、第１の元素を含み、
前記第２絶縁膜および前記第３絶縁膜は、前記第１の元素の酸化物もしくは窒化物を含む記憶装置。
【請求項２】
前記導電層と前記第２電極層との間に設けられ、前記第１絶縁膜および前記第２絶縁膜に接する第１層間絶縁膜をさらに備え、
前記第１層間絶縁膜は、前記第２絶縁膜に接する部分において、前記第２絶縁膜の外縁よりも内側に位置し、前記第１絶縁膜に接する端面を有する請求項１記載の記憶装置。
【請求項３】
前記第１電極層と前記第２電極層との間に設けられ、前記第１絶縁膜および前記第３絶縁膜に接する第２層間絶縁膜をさらに備え、
前記第２層間絶縁膜は、前記第３絶縁膜に接する部分において、前記第３絶縁膜の外縁よりも内側に位置し、前記第１絶縁膜に接する端面を有する請求項１または２に記載の記憶装置。
【請求項４】
前記導電層および前記第２電極層は、ポリシリコンを含む請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
導電層と、
前記導電層上に積層された複数の電極層と、
前記電極層の積層方向に前記複数の電極層を貫いて延び、前記導電層に接続された端部を有する半導体ピラーと、
前記半導体ピラーと前記複数の電極層との間、および、前記半導体ピラーと前記導電層との間に位置する部分を含み、前記半導体ピラーに沿って前記積層方向に延びる第１絶縁膜と、
前記導電層と前記第１絶縁膜との間に設けられた第２絶縁膜と、
を備え、
前記第２絶縁膜および前記導電層は、第１の元素を含み、
前記第２絶縁膜は、前記第１の元素の酸化物もしくは窒化物を含む記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置では、複数の電極層を積層した構造を有し、メモリセルは、複数の電極層をその積層方向に貫くメモリホールが各電極層と交差する部分に設けられる。このような記憶装置の記憶容量を大きくするには、電極層の積層数を大きくすることが好ましい。しかしながら、電極層の積層数が大きくなるにつれて、メモリホールの形成が難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４３１４１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリホールを容易に形成でき、製造歩留りを向上させることが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、導電層と、前記導電層上に設けられた第１電極層と、前記導電層と前記第１電極層との間に設けられ、前記第１電極層とは異なる材料を含む第２電極層と、前記導電層から前記第１電極層に向かう第１方向に前記第１電極層および前記第２電極層を貫いて延び、前記導電層に接続された端部を有する半導体ピラーと、前記半導体ピラーと前記第１電極層との間、および、前記半導体ピラーと前記第２電極層との間、および、前記半導体ピラーと前記導電層との間に位置する部分を含み、前記半導体ピラーに沿って前記第１方向に延びる第１絶縁膜と、前記導電層と前記第１絶縁膜との間に設けられた第２絶縁膜と、前記第１絶縁膜と前記第２電極層との間に設けられた第３絶縁膜と、を備える。前記第２絶縁膜、前記第３絶縁膜、前記第２電極層および前記導電層は、第１の元素を含み、前記第２絶縁膜および前記第３絶縁膜は、前記第１の元素の酸化物もしくは窒化物を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置を示す模式断面図である。
【図２】第１実施形態に係る記憶装置の一部を示す模式断面図である。
【図３】第１実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】図６に続く製造過程を示す模式断面図である。
【図８】比較例に係る記憶装置の製造過程を示す模式断面図である。
【図９】第１実施形態の変形例に係る記憶装置を示す模式断面図である。
【図１０】第２実施形態に係る記憶装置を示す模式断面図である。
【図１１】第２実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図１２】図１１に続く製造過程を示す模式断面図である。
【図１３】図１２に続く製造過程を示す模式断面図である。
【図１４】図１３に続く製造過程を示す模式断面図である。
【図１５】図１４に続く製造過程を示す模式断面図である。
【図１６】図１５に続く製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、例えば、３次元配置されたメモリセルＭＣを含むＮＡＮＤ型不揮発性記憶装置である。
【００１０】
図１に示すように、記憶装置１は、回路ＤＣと、回路ＤＣの上に設けられたメモリセルアレイＭＣＡと、を含む。また、記憶装置１は、ソース線ＳＬと、配線層ＩＬと、をさらに含む。ソース線ＳＬは、回路ＤＣとメモリセルアレイＭＣＡとの間に配置される。配線層ＩＬは、メモリセルアレイＭＣＡの上方に設けられる。
【００１１】
回路ＤＣは、例えば、基板１０の上層に設けられたトランジスタＴｒと、Ｄ１配線およびＤ２配線と、を含む。基板１０は、例えば、シリコン基板である。
【００１２】
メモリセルアレイＭＣＡは、ソース線ＳＬの上に積層された複数の電極層を含む。電極層は、複数のワード線ＷＬと、選択ゲートＳＧＳと、選択ゲートＳＧＤと、を含む。ワード線ＷＬは、選択ゲートＳＧＳと選択ゲートＳＧＤとの間に配置される。
【００１３】
メモリセルアレイＭＣＡは、半導体ピラー２０と絶縁膜３０とをさらに含む。半導体ピラー２０は、複数の電極層をその積層方向（Ｚ方向）に貫く。半導体ピラー２０は、その下端においてソース線ＳＬに接続される。絶縁膜３０は、半導体ピラー２０に沿ってＺ方向に延在し、半導体ピラー２０と各電極層との間に位置する部分を含む。
【００１４】
メモリセルＭＣは、半導体ピラー２０がワード線ＷＬと交差する部分に設けられる。半導体ピラー２０とワード線ＷＬとの間に位置する絶縁膜３０の部分は、メモリセルＭＣの電荷保持部として機能する。半導体ピラー２０が選択ゲートＳＧＳと交差する部分には、ソース側選択トランジスタＳＴＳが設けられる。また、半導体ピラー２０が選択ゲートＳＧＤと交差する部分には、ドレイン側選択トランジスタＳＴＤが設けられる。
【００１５】
ソース線ＳＬは、例えば、Ｘ方向およびＹ方向に広がる板状に設けられ、金属層４０と、半導体層５０と、を含む。半導体層５０は、金属層４０の上に設けられ、半導体ピラー２０の下端は、半導体層５０に接続される。
【００１６】
配線層ＩＬは、例えば、Ｍ０配線、Ｍ１配線およびＭ２配線を含む。また、配線層ＩＬは、半導体ピラー２０に電気的に接続されるビット線ＢＬを含む。ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、例えば、図示しない部分において複数のＭ０配線にそれぞれ接続される。
【００１７】
一方、回路ＤＣのＤ２配線は、例えば、メモリセルアレイＭＣＡの周辺に設けられたコンタクトプラグＣＰを介してＭ０配線に接続される。また、ソース線ＳＬも別のコンタクトプラグＣＰを介してＭ０配線に接続される。
【００１８】
さらに、記憶装置１は、Ｘ方向において隣り合うワード線ＷＬ間、選択ゲートＳＧＳ間および選択ゲートＳＧＤ間に設けられたスリットＳＴを有する。スリットＳＴの内部には、例えば、接続導体ＣＢが設けられる。接続導体ＣＢは、例えば、Ｙ方向およびＺ方向に広がる板状の導体であり、ソース線ＳＬに接続される。また、接続導体ＣＢは、図示しない部分において、例えば、Ｍ０配線に接続される。
【００１９】
配線層ＩＬにおいて、例えば、Ｍ０配線は、Ｍ１配線およびＭ２配線を介して相互に接続される。これにより、メモリセルアレイＭＣＡの各要素は、回路ＤＣに電気的に接続され、記憶装置１を動作させることができる。
【００２０】
図２は、第１実施形態に係る記憶装置１の一部を示す模式断面図である。図２は、ソース線ＳＬと半導体ピラー２０との接続領域を示す断面図である。半導体ピラー２０は、その下端２０Ｂにおいて半導体層５０に接続される。図２に示すように、下端２０Ｂは、半導体層５０中に位置する。
【００２１】
半導体層５０と選択ゲートＳＧＳとの間には、層間絶縁膜２１が設けられる。また、選択ゲートＳＧＳとワード線ＷＬとの間には、層間絶縁膜２５が設けられる。半導体ピラー２０は、例えば、絶縁性コア６０の周りを囲むように設けられる。絶縁性コア６０は、層間絶縁膜２１、選択ゲートＳＧＳ、層間絶縁膜２５およびワード線ＷＬを貫いてＺ方向に延びる。
【００２２】
図２に示すように、絶縁膜３０は、例えば、ワード線ＷＬから半導体ピラー２０に向かう方向に、第１膜３３と、第２膜３５と、第３膜３７と、を積層した構造を有する。第１膜３３および第３膜３７は、例えば、シリコン酸化膜であり、第２膜３５は、例えば、シリコン窒化膜である。絶縁膜３０は、第１膜３３と第３膜３７との間に電荷をトラップする機能を有する。そして、第１膜３３は、例えば、ブロック絶縁膜として機能し、第３膜３７は、例えば、トンネル絶縁膜として機能する。
【００２３】
絶縁膜３０は、半導体ピラー２０と半導体層５０との間に位置する部分を有する。この例では、絶縁膜３０と半導体層５０との間に絶縁膜４３が設けられる。また、絶縁膜３０と選択ゲートＳＧＳとの間に絶縁膜４５が設けられる。絶縁膜４３は、半導体層５０を酸化もしくは窒化することにより形成される。絶縁膜４５は、選択ゲートＳＧＳを酸化もしくは窒化することにより形成される。例えば、半導体層５０および選択ゲートＳＧＳは、シリコン元素（Ｓｉ）を含む半導体であり、絶縁膜４３および４５は、例えば、酸化シリコンもしくは窒化シリコンを含む。
【００２４】
層間絶縁膜２１は、絶縁膜４３の上端に接し、例えば、Ｘ方向において絶縁膜４３の外縁４３ｄよりも内側に位置し、絶縁膜３０に接する端面２１ｐを有する。また、層間絶縁膜２５は、絶縁膜４５の上端に接し、例えば、Ｘ方向において絶縁膜４５の外縁４５ｄよりも内側に位置し、絶縁膜３０に接する端面２５ｐを有する。
【００２５】
次に、図３〜図７を参照して第１実施形態に係る記憶装置１の製造方法を説明する。図３（ａ）〜図７（ｂ）は、記憶装置１の製造過程を示す模式断面図である。
【００２６】
図３（ａ）に示すように、層間絶縁膜１５の上に金属層４０および半導体層５０を積層する。層間絶縁膜１５は、回路ＤＣを覆う絶縁膜であり、例えば、ＴＥＯＳ−ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜である。金属層４０は、例えば、ＣＶＤを用いて形成されるタングステン層である。半導体層５０は、例えば、ＣＶＤを用いて形成されるポリシリコン層である。
【００２７】
さらに、層間絶縁膜２１、２５、犠牲膜２７および半導体層３１を半導体層５０の上に形成する。層間絶縁膜２１は、例えば、シリコン酸化膜であり、ＣＶＤを用いて半導体層５０の上に形成される。半導体層３１は、例えば、ポリシリコン層であり、ＣＶＤを用いて、層間絶縁膜２１の上に形成される。
【００２８】
続いて、半導体層３１の上に層間絶縁膜２５と犠牲膜２７とを交互に積層する。層間絶縁膜２５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。犠牲膜２７は、例えば、ＣＶＤを用いて形成されるシリコン窒化膜である。なお、図３（ａ）および以下の各図に記載された層間絶縁膜２５および犠牲膜２７は、便宜上、実際の積層数よりも少なく表示されている。
【００２９】
図３（ｂ）に示すように、最上層の犠牲膜２７の上面から半導体層５０に至る深さのメモリホールＭＨ１を形成する。例えば、層間絶縁膜２５および犠牲膜２７を選択的に除去し、半導体層３１に至る深さｄ１を有するメモリホールＭＨ１を形成する。その後、メモリホールＭＨ１の底部において、半導体層３１および層間絶縁膜２１を選択的に除去し、半導体層５０に達するまでメモリホールＭＨ１を延ばす。この場合、層間絶縁膜２１のＺ方向の厚さは、層間絶縁膜２５のＺ方向の厚さよりも薄いことが好ましい。
【００３０】
層間絶縁膜２５および犠牲膜２７は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて選択的に除去される。この際、半導体層３１をエッチングストップ膜として用いることにより、メモリホールＭＨ１の底面位置の制御性を向上させることができる。例えば、半導体層３１および層間絶縁膜２１は、順にエッチングされるが、そのエッチング速度は、層間絶縁膜２５および犠牲膜２７のエッチング速度よりも遅くできる。これにより、例えば、半導体層５０が除去され、メモリホールＭＨ１の底面に金属層４０が露出されることを回避できる。
【００３１】
図３（ｃ）に示すように、メモリホールＭＨ１の底部において、半導体層３１および５０を熱酸化した絶縁膜４３および４５を形成する。絶縁膜４３および４５は、例えば、酸化シリコン層である。絶縁膜４３は、メモリホールＭＨ１の底面に形成され、絶縁膜４５は、半導体層３１の端面上に形成される。なお、絶縁膜４３および４５は、熱酸化に限らず、例えば、酸素ラジカルによる酸化、もしくは、窒素ラジカルによる窒化を用いて形成しても良い。すなわち、絶縁膜４３および４５は、窒化シリコン膜であってもも良い。
【００３２】
図４（ａ）に示すように、メモリホールＭＨ１の内部に犠牲層４７を埋め込む。犠牲層４７は、例えば、アモルファスシリコン層である。例えば、ＣＶＤを用いてアモルファスシリコン層を形成し、メモリホールＭＨ１の内部を埋め込み、犠牲膜２７の上面を覆う。その後、メモリホールＭＨ１を埋め込んだ部分を残して、アモルファスシリコン層を除去する。アモルファスシリコン層は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて除去される。
【００３３】
図４（ｂ）に示すように、層間絶縁膜５５および犠牲膜５７を、犠牲層４７を露出させた犠牲膜２７の表面上に積層する。層間絶縁膜５５は、例えば、シリコン酸化膜であり、犠牲膜５７は、例えば、シリコン窒化膜である。層間絶縁膜５５および犠牲膜５７は、交互に積層される。
【００３４】
図５（ａ）に示すように、層間絶縁膜５５および犠牲膜５７を選択的に除去し、メモリホールＭＨ２を形成する。層間絶縁膜５５および犠牲膜５７は、例えば、異方性ＲＩＥを用いて除去される。また、メモリホールＭＨ２は、メモリホールＭＨ１を埋め込んだ犠牲層４７に連通するように形成される。
【００３５】
図５（ｂ）に示すように、犠牲層４７を選択的に除去することにより、メモリホールＭＨ１とメモリホールＭＨ２とをつないだメモリホールＭＨを形成する。犠牲層４７は、例えば、ウェットエッチングを用いて選択的に除去される。この時、メモリホールＭＨ１の底面に設けられた絶縁膜４３は、犠牲層４７のエッチング液により半導体層５０がエッチングされることを防ぐ。また、絶縁膜４５は、犠牲層４７のエッチング液により半導体層３１がエッチングされることを防ぐ。このように、メモリホールＭＨ１とメモリホールＭＨ２をつなぐ２段階の形成方法を用いることにより、アスペクト比の大きいメモリホールＭＨを容易に形成することができる。
【００３６】
図６（ａ）に示すように、メモリホールＭＨの内面を覆う絶縁膜３０を形成する。絶縁膜３０は、例えば、ＡＬＤ（Atomic Layer Deposition）を用いて形成される。
【００３７】
図６（ｂ）に示すように、メモリホールＭＨの底面において、絶縁膜３０および絶縁膜４３を選択的に除去する。絶縁膜３０および絶縁膜４３は、例えば、異方性ＲＩＥを用いて除去される。この時、メモリホールＭＨ１に対するメモリホールＭＨ２のアライメントずれに起因して、絶縁膜３０および絶縁膜４３のそれぞれの一部がメモリホールＭＨの底面上に残る。
【００３８】
また、絶縁膜３０および絶縁膜４３のエッチング過程において、半導体層５０の一部もエッチングされる。このため、絶縁膜３０および絶縁膜４３をエッチングした後のメモリホールＭＨの底面ＭＨＢは、絶縁膜４３よりも下方のレベルに位置する。この時、メモリホールＭＨの底面ＭＨＢは、金属層４０に達することなく、半導体層５０中に位置するように形成される。
【００３９】
図７（ａ）に示すように、メモリホールＭＨの内面を覆う半導体ピラー２０を形成する。半導体ピラー２０は、例えば、ＣＶＤを用いて形成されるポリシリコン層である。半導体ピラー２０は、メモリホールＭＨの底面ＭＨＢにおいて半導体層５０に接する。これにより、半導体ピラー２０とソース線ＳＬとの間のコンタクト抵抗を低減できる。
【００４０】
図７（ｂ）に示すように、絶縁性コア６０をメモリホールＭＨの内部を埋め込むように形成する。絶縁性コア６０は、例えば、酸化シリコンであり、ＣＶＤを用いて形成される。続いて、犠牲膜２７および５７を金属膜、例えば、タングステン膜に置き換えることにより、ワード線ＷＬおよび選択ゲートＳＧＤを形成し、メモリセルアレイＭＣＡを完成させる。
【００４１】
図８（ａ）および（ｂ）は、比較例に係る記憶装置２の製造過程を示す模式断面図である。図８（ａ）は、犠牲層４７に連通するメモリホールＭＨ２示す断面図である。図８（ｂ）は、メモリホールＭＨ１とメモリホールＭＨ２とをつないだメモリホールＭＨを示す断面図である。
【００４２】
図８（ａ）に示すように、この例では、犠牲層４７と半導体層５０との間に絶縁膜４３が設けられず、半導体層３１と犠牲層４７との間に絶縁膜４５が設けられない。このため、犠牲層４７のエッチング過程において、半導体層３１および半導体層５０がエッチングされること回避できない。
【００４３】
結果として、図８（ｂ）に示すように、犠牲層４７を除去した後に、半導体層３１および半導体層５０がエッチングされたスペース３１ｓおよび５０ｓが形成される。これにより、例えば、メモリホールＭＨの底面に金属層４０が露出され、半導体ピラー２０が金属層４０に接するように形成される。その結果、半導体ピラー２０とソース線ＳＬとの間のコンタクト抵抗が大きくなる怖れがある。さらに、半導体層３１および半導体層５０のＸ方向およびＹ方向へのエッチングの進行により、隣接するメモリホールＭＨ間がつながり、図８（ｂ）に示す積層構造が倒壊する恐れもある。
【００４４】
これに対し、本実施形態に係る記憶装置１では、絶縁膜４３および４５を設けることにより、半導体層３１および半導体層５０のエッチングを防ぎ、このような不具合を回避できる。これにより、記憶装置１の製造歩留りを向上させることができる。
【００４５】
図９は、第１実施形態の変形例に係る記憶装置３を示す模式断面図である。記憶装置３は、図３（ａ）〜図７（ｂ）に示す製造過程と同じ工程を通して形成される。
【００４６】
図９に示すように、記憶装置３は、半導体層５０と絶縁膜３０との間に絶縁膜４３を有するが、選択ゲートＳＧＳと絶縁膜３０との間に絶縁膜４５が設けられない構造を有する。このような構造は、例えば、図３（ａ）に示す積層構造において、半導体層３１を省略することにより形成することができる。この例では、選択ゲートＳＧＳは、ワード線ＷＬおよび選択ゲートＳＧＤと同じ材料を含む。また、絶縁膜４３は、犠牲層４７のエッチング液による半導体層５０のエッチングを防ぐ。
【００４７】
［第２実施形態］
図１０は、第２実施形態に係る記憶装置４を示す模式断面図である。記憶装置４のソース線ＳＬは、金属層４０、半導体層５０、７０および８０を含む。半導体層７０は、半導体ピラー２０の側面２０ｓに接し、ソース線ＳＬは、半導体層７０を介して半導体ピラー２０に電気的に接続される。
【００４８】
図１０に示すように、半導体層５０は、金属層４０の上に設けられ、半導体層７０は、半導体層５０の上に設けられる。半導体層８０は、半導体層７０の上に設けられる。半導体層５０、７０および８０は、例えば、シリコン層である。
【００４９】
選択ゲートＳＧＳは、層間絶縁膜２１を介して半導体層８０の上に設けられる。また、複数のワード線ＷＬは、層間絶縁膜２５を介して選択ゲートＳＧＳの上に積層される。さらに、図示しない選択ゲートＳＧＤが、ワード線ＷＬの上方に設けられる。
【００５０】
メモリホールＭＨは、複数のワード線ＷＬ、選択ゲートＳＧＳ、層間絶縁膜２１、２５および半導体層７０、８０を貫通して半導体層５０に至る深さに設けられる。メモリホールＭＨの内部には、半導体ピラー２０、絶縁膜３０および絶縁性コア６０が設けられる。絶縁膜３０は、例えば、第１膜３３、第２膜３５および第３膜３７を含む積層構造を有する。
【００５１】
半導体層５０と絶縁膜３０との間には、絶縁膜９３が設けられ、半導体層８０と絶縁膜３０との間には、絶縁膜９５が設けられる。さらに、選択ゲートＳＧＳと絶縁膜３０との間には、絶縁膜９７が設けられる。
【００５２】
層間絶縁膜２１は、絶縁膜９５の上端に接する。また、層間絶縁膜２１の端面２１ｐは、例えば、Ｘ方向において絶縁膜９５の外縁９５ｄよりも内側に位置し、絶縁膜３０に接する。また、層間絶縁膜２５は、絶縁膜９７の上端に接する。さらに、層間絶縁膜２５の端面２５ｐは、例えば、Ｘ方向において絶縁膜９７の外縁９７ｄよりも内側に位置し、絶縁膜３０に接する。
【００５３】
次に、図１１〜図１６を参照して、第２実施形態に係る記憶装置４の製造方法を説明する。図１１（ａ）〜図１６（ｂ）は、記憶装置４の製造過程を示す模式断面図である。
【００５４】
図１１（ａ）に示すように、金属層４０の上に半導体層５０、７３および８０を積層する。半導体層５０と半導体層７３との間には、絶縁膜７５を形成する。また、半導体層７３と半導体層８０との間には、絶縁膜７７を形成する。
【００５５】
金属層４０は、層間絶縁膜を介して基板１０の上方に設けられる（図１参照）。半導体層５０、７３および８０は、例えば、ＣＶＤを用いて形成されるポリシリコン層である。絶縁膜７５および７７は、例えば、シリコン酸化膜である。
【００５６】
半導体層８０の上に層間絶縁膜２１を介して半導体層３１を形成する。さらに、半導体層３１の上に、層間絶縁膜２５と犠牲膜２７とを交互に積層する。半導体層３１は、例えば、低抵抗のポリシリコン層であり、層間絶縁膜２１および２５は、例えば、シリコン酸化膜である。犠牲膜２７は、例えば、シリコン窒化膜である。
【００５７】
図１１（ｂ）に示すように、最上層の層間絶縁膜２５から半導体層５０に至る深さのメモリホールＭＨ１を形成する。メモリホールＭＨ１は、例えば、異方性ＲＩＥを用いて形成される。メモリホールＭＨ１の形成過程において、半導体層３１は、エッチングストップ層として機能する。さらに、半導体層３１、層間絶縁膜２１、半導体層８０、絶縁膜７７、半導体層７３および絶縁膜７５は、それぞれ選択的に順にエッチングされる。これにより、メモリホールＭＨ１の底面を半導体層５０の内部に位置させることが容易となる。
【００５８】
図１２（ａ）に示すように、メモリホールＭＨ１の底部に絶縁膜９３、９４、９５および９７を形成する。絶縁膜９３、９４、９５および９７は、例えば、メモリホールＭＨ１の内面に露出した半導体層５０、７３、８０および半導体層３１をそれぞれ熱酸化することにより形成される。絶縁膜９３、９４、９５および９７は、例えば、シリコン酸化膜である。
【００５９】
図１２（ｂ）に示すように、メモリホールＭＨ１の内部に犠牲層４７を形成する。犠牲層４７は、例えば、ＣＶＤを用いて形成されるアモルファスシリコン層である。例えば、メモリホールＭＨ１の内部を埋め込み、最上層である層間絶縁膜２５を覆うようにアモルファスシリコン層を形成した後、層間絶縁膜２５の上に形成された部分をＣＭＰを用いて除去することにより、メモリホールＭＨ１の内部を埋め込んだ犠牲層４７が形成される。
【００６０】
図１３に示すように、層間絶縁膜２５および犠牲膜２７を積層した積層体の上に層間絶縁膜５５および犠牲膜５７を交互に積層する。続いて、層間絶縁膜５５の最上層から犠牲層４７に連通するメモリホールＭＨ２を形成する。メモリホールＭＨ２は、例えば、異方性ＲＩＥを用いて層間絶縁膜５５および犠牲膜５７を選択的に除去することにより形成される。
【００６１】
図１４（ａ）に示すように、メモリホールＭＨ１を埋め込んだ犠牲層４７を選択的に除去する。絶縁膜９３、９４、９５および９７は、犠牲層４７を除去する過程において、半導体層５０、７３、８０および３１が犠牲層４７のエッチング液によりエッチングされないようにそれぞれを保護する。なお、図１４（ａ）、および、それ以降の図では、便宜上、層間絶縁膜５５および犠牲膜５７を省略している。
【００６２】
図１４（ｂ）に示すように、半導体ピラー２０、絶縁膜３０および絶縁性コア６０をメモリホールＭＨ１の内部に形成する。半導体ピラー２０、絶縁膜３０および絶縁性コア６０は、図示しないメモリホールＭＨ２の内部にも形成される（図７（ｂ）参照）。なお、本実施形態では、メモリホールＭＨ１の底面において、半導体ピラー２０を形成するために絶縁膜３０の一部を選択的に除去する必要はなく（図６（ｂ）参照）、絶縁膜３０、半導体ピラー２０および絶縁性コア６０は、メモリホールＭＨ１およびＭＨ２の内部において順に形成される。
【００６３】
続いて、層間絶縁膜２１、２５、犠牲膜２７、半導体層８０、３１、図示しない層間絶縁膜５５および犠牲膜５７を分断するように、スリットＳＴを形成する。この際、半導体層３１および絶縁膜７７は、エッチングストップ層として機能する。例えば、半導体層３１は、層間絶縁膜２５、５５、犠牲層２７および５７を除去する際のエッチングストップ層として機能する。さらに、絶縁膜７７は、スリットＳＴの底面を半導体層７３の上面のレベルに位置させるためのエッチングストップ層として機能する。すなわち、スリットＳＴは、その底面に半導体層７３の上面が露出されるように形成される。
【００６４】
図１５（ａ）に示すように、スリットＳＴの内壁上に絶縁膜１１０を形成する。例えば、スリットＳＴの内面を覆う絶縁膜を形成した後、異方性ＲＩＥを用いてスリットＳＴの底面を覆う部分を除去することにより、絶縁膜１１０が形成される。
【００６５】
図１５（ｂ）に示すように、スリットＳＴを介して半導体層７３を選択的に除去する。半導体層７３は、例えば、ウェットエッチングを用いて除去される。この際、絶縁膜７５、７７および１１０は、半導体層５０、８０および３１が半導体層７３のエッチング液によりエッチングされないように保護する。
【００６６】
図１６（ａ）に示すように、半導体層７３の除去により形成されたスペース７３ｓにおいて、絶縁膜３０、７５および７７を除去し、半導体ピラー２０の側面２０ｓを露出させる。絶縁膜３０、７５および７７は、例えば、スリットＳＴを介して供給されるエッチング液により除去される。絶縁膜１１０は、例えば、シリコン窒化膜であり、絶縁膜３０、７５および７７を除去した後もスリットＳＴの内壁上に残る厚さに形成される。
【００６７】
図１６（ｂ）に示すように、スペース７３ｓの内部に半導体層７０を形成する。例えば、スぺース７３ｓの内部に露出された半導体ピラー２０、半導体層５０および８０のそれぞれの表面上にシリコン層を堆積させ、スペース７３ｓの内部を埋め込む。これにより、半導体層７０が形成される。半導体層７０は、半導体ピラー２０、半導体層５０および８０に電気的に接続されるように形成される。
【００６８】
続いて、絶縁膜１１０を除去した後、犠牲膜２５および５５を選択的に除去する。その後、犠牲膜２５および５５を除去したスペース内に、例えば、金属層を形成する。この結果、複数のワード線ＷＬが形成される。さらに、スリットＴ内に絶縁膜６５を形成し、記憶装置４を完成させる（図１０参照）。
【００６９】
本実施形態に係る記憶装置４でも、絶縁膜９３、９４、９５および９７を設けることにより、犠牲層４７の除去過程において、半導体層３１、５０、７３および８０のエッチングを防ぐことができる。これにより、半導体ピラー２０が金属層４０の上に絶縁膜３０を介して形成されるために生じる不具合、例えば、金属原子の半導体ピラー２０への拡散を防ぐことができる。また、隣接するメモリホールＭＨ間がつながることによる積層構造の倒壊を回避することもできる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１、２、３、４…記憶装置、  １０…基板、  １５、２１、２５、５５…層間絶縁膜、  ２０…半導体ピラー、  ２０Ｂ…下端、  ２０ｓ…側面、  ２１ｐ、２５ｐ…端面、  ２７、５７…犠牲膜、  ３０、４３、４５、７５、７７、９３、９４、９５、９７、１１０…絶縁膜、  ３１、５０、７０、７３、８０…半導体層、  ３１ｓ、７３ｓ…スペース、  ３３…第１膜、  ３５…第２膜、  ３７…第３膜、  ４０…金属層、  ４３ｄ、４５ｄ、９５ｄ、９７ｄ…外縁、  ４７…犠牲層、  ６０…絶縁性コア、  ＢＬ…ビット線、  ＣＢ…接続導体、  ＣＰ…コンタクトプラグ、  Ｄ１、Ｄ２、Ｍ０、Ｍ１、Ｍ２…配線、  ＤＣ…回路、  ＩＬ…配線層、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＭＨ、ＭＨ１、ＭＨ２…メモリホール、  ＭＨＢ…底面、  ＳＧＤ、ＳＧＳ…選択ゲート、  ＳＬ…ソース線、  ＳＴ…スリット、  ＳＴＤ、ＳＴＳ…選択トランジスタ、  Ｔｒ…トランジスタ、  ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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