(57)【要約】 【課題】寄生容量が低く、広帯域の信号に対して周波数特性の損失が小さな受信回路を提供する。【解決手段】本実施形態による受信回路は、受信信号を入力する第１および第２入力部を備える。第１および第２信号線は、第１および第２入力部のそれぞれに接続され、受信信号を伝達する。第１回路は、第１および第２信号線に接続され、第１および第２入力部における入力インピーダンスを所定値に設定する終端機能、および、送信信号を第１および第２信号線に入力して試験を行う自己試験機能を兼ね備える。第１および第２容量素子は、第１および第２信号線に設けられ、受信信号の交流成分を通過させ少なくとも直流成分の伝達を抑制する。第２回路は、第１および第２信号線に接続され、或る周波数帯域における受信信号の強度を補償する。第１および第２出力部は、第２回路で補償された受信信号を出力する。【選択図】図１
2019165410.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を入力する第１および第２入力部と、
前記第１および第２入力部のそれぞれに接続され、前記受信信号を伝達する第１および第２信号線と、
前記第１および第２信号線に接続され、前記第１および第２入力部における入力インピーダンスを所定値に設定する終端機能、および、送信信号を前記第１および第２信号線に入力して試験を行う自己試験機能を兼ね備えた第１回路と、
前記第１および第２信号線に設けられ、前記受信信号の交流成分を通過させ少なくとも直流成分の伝達を抑制する第１および第２容量素子と、
前記第１および第２信号線に接続され、或る周波数帯域における前記受信信号の強度を補償する第２回路と、
前記第２回路で補償された前記受信信号を出力する第１および第２出力部とを備えた受信回路。
【請求項２】
前記第１回路は、
前記第１信号線とグランドとの間に直列接続された第１抵抗素子および第１トランジスタと、
前記第２信号線と前記グランドとの間に直列接続された第２抵抗素子および第２トランジスタと、
前記第１抵抗素子と前記第１トランジスタとの間の第１ノードと電源との間に接続された第３トランジスタと、
前記第２抵抗素子と前記第２トランジスタとの間の第２ノードと電源との間に接続された第４トランジスタと、
前記第１〜第４トランジスタのゲート電極に接続され、前記第１トランジスタと前記第３トランジスタを相補に動作させ、前記第２トランジスタと前記第４トランジスタを相補に動作させ、前記第１および第２トランジスタを並行動作させ、並びに、前記第３および第４トランジスタを並行動作させる論理回路とを備えている、請求項１に記載の受信回路。
【請求項３】
前記第１抵抗素子および前記第１トランジスタは前記終端機能を有し、
前記第２抵抗素子および前記第２トランジスタは前記終端機能を有し、
前記第１および第３トランジスタは前記自己試験機能を有し、
前記第２および第４トランジスタは前記自己試験機能を有する、請求項２に記載の受信回路。
【請求項４】
前記第１および第２トランジスタはＮ型ＭＯＳトランジスタであり、
前記第３および第４トランジスタはＰ型ＭＯＳトランジスタである、請求項２または請求項３に記載の受信回路。
【請求項５】
前記第１〜第４トランジスタはＮ型ＭＯＳトランジスタである、請求項２または請求項３に記載の受信回路。
【請求項６】
受信信号を入力する第１および第２入力部と、
前記第１および第２入力部のそれぞれに接続され、前記受信信号を伝達する第１および第２信号線と、
前記第１および第２信号線に接続され、前記第１および第２入力部における入力インピーダンスを所定値に設定する第１回路と、
前記第１および第２信号線に設けられ、前記受信信号の交流成分を通過させ直流成分の伝達を抑制する第１および第２容量素子と、
電源とグランドとの間に接続され、前記第１および第２信号線から前記第１および第２容量素子を介して前記受信信号における第１周波数帯域及び該第１周波数帯域よりも低い第２周波数帯域のうち前記第１周波数帯域の第１受信信号を受けて、該第１受信信号の強度を補償する第２回路と、
前記電源と前記グランドとの間に前記第２回路に対して並列接続され、前記第１および第２容量素子を介さずに前記第１および第２信号線から前記受信信号における第２周波数帯域の第２受信信号を受けて、該第２受信信号の強度を補償する第３回路と、
前記第１または第３回路で補償された前記第１および第２受信信号を出力する第１および第２出力部とを備えた受信回路。
【請求項７】
前記第１および第２信号線と前記第３回路との間に接続され、前記第２受信信号を前記第３回路へ伝達する第４回路をさらに備えた、請求項６に記載の受信回路。
【請求項８】
前記第２回路は、
前記電源と前記グランドとの間に直列接続された第５トランジスタおよび第１定電流源と、
前記電源と前記グランドとの間に直列接続された第６トランジスタおよび第２定電流源とを備え、
前記第３回路は、
前記電源と前記グランドとの間に直列接続された第７トランジスタおよび第３定電流源と、
前記電源と前記グランドとの間に直列接続された第８トランジスタおよび第４定電流源とを備え、
前記第５トランジスタのゲート電極は、前記第１信号線における前記第１容量素子の前記第１入力部と反対側の一端に接続され、
前記第６トランジスタのゲート電極は、前記第２信号線における前記第２容量素子の前記第２入力部と反対側の一端に接続され、
前記第７トランジスタのゲート電極は、前記バッファ回路を介して前記第１信号線における前記第１容量素子の前記第１入力部側の他端に接続され、
前記第８トランジスタのゲート電極は、前記バッファ回路を介して前記第２信号線における前記第２容量素子の前記第２入力部側の他端に接続されている、請求項７に記載の受信回路。
【請求項９】
前記バッファ回路は、
前記電源と前記グランドとの間に直列接続された第５電流源および第９トランジスタと、
前記電源と前記グランドとの間に直列接続された第６電流源および第１０トランジスタとを備え、
前記第９トランジスタのゲート電極は、前記第１信号線に接続され、
前記第１０トランジスタのゲート電極は、前記第２信号線に接続され、
前記第５電流源と前記第９トランジスタとの間の第１ノードは前記第７トランジスタのゲート電極に接続され、
前記第６電流源と前記第１０トランジスタとの間の第２ノードは前記第８トランジスタのゲート電極に接続されている、請求項８に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、受信回路に関する。
【背景技術】
【０００２】
ＰＣＩ  Ｅｘｐｒｅｓｓ（ＰＣＩ−ＳＩＧの登録商標）（以下、ＰＣＩｅ）規格に準拠したデータ転送インタフェースは、複数世代に亘る広帯域の信号に対応するために、受信回路にサイズの大きなＡＣカップリング容量素子やバイパススイッチ等を用いている。データ転送インタフェースにおいて、広帯域の信号の周波数特性を好適に設定することが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許４２５９７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
広帯域の信号に対して周波数特性の損失が小さな受信回路を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による受信回路は、受信信号を入力する第１および第２入力部を備える。第１および第２信号線は、第１および第２入力部のそれぞれに接続され、受信信号を伝達する。第１回路は、第１および第２信号線に接続され、第１および第２入力部における入力インピーダンスを所定値に設定する終端機能、および、送信信号を第１および第２信号線に入力して試験を行う自己試験機能を兼ね備える。第１および第２容量素子は、第１および第２信号線に設けられ、受信信号の交流成分を通過させ少なくとも直流成分の伝達を抑制する。第２回路は、第１および第２信号線に接続され、或る周波数帯域における受信信号の強度を補償する。第１および第２出力部は、第２回路で補償された受信信号を出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による受信回路を示すブロック図。
【図２】送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎと信号Ｖ１〜Ｖ４との関係を示す真理値表。
【図３】終端回路およびＢＩＳＴ回路をそれぞれ別個に設けた比較例の受信回路を示す図。
【図４】第２実施形態による受信回路を示すブロック図。
【図５】第２実施形態による送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎと信号Ｖ１〜Ｖ４との関係を示す真理値表。
【図６】第３実施形態による受信回路を示すブロック図。
【図７】第３実施形態による受信回路の周波数特性を示すグラフ。
【図８】１つにまとめた補償回路ＣＴＬＥを有する受信回路を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による受信回路１を示すブロック図である。受信回路１は、例えば、受信回路１の外部装置（例えばホスト装置）からの信号を受け取り、このデータを増幅器４へ転送するデータ転送インタフェースであり、ＰＣＩｅ規格に準拠している。受信回路１は、例えば、ＰＣＩｅの世代Ｇ１〜Ｇ４に対応する広範の周波数帯域の信号を有線で受信することができるように構成されている。
【０００９】
受信回路１の外部装置からのデータが高周波信号として受信回路１へ送られる。増幅器４は、受信回路１から出力された信号の信号差を増幅する。内部回路（図示せず）は、増幅器４で増幅された信号の論理を識別して信号処理する。内部回路は、例えば、メモリコントローラまたはメモリデバイスを含む。メモリデバイスは、例えば、メモリセルを三次元的に配置した立体型メモリセルアレイを有する不揮発性のフラッシュメモリや、メモリセルを二次元的に配置したＮＡＮＤ型フラッシュメモリでよい。
【００１０】
受信回路１は、同一半導体パッケージまたは同一半導体チップで構成してもよく、あるいは、増幅器４、送信回路５、及び内部回路の少なくとも一部とともに同一半導体パッケージまたは同一半導体チップで構成してもよい。
【００１１】
受信回路１は、第１および第２入力部Ｉ１、Ｉ２と、第１および第２信号線ＳＬ１、ＳＬ２と、終端・試験回路ＴＴと、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２と、補償回路ＣＴＬＥ（Continuous Time Linear Equalizer）と、第１および第２出力部Ｏ１、Ｏ２とを備えている。
【００１２】
第１および第２入力部Ｉ１、Ｉ２は、外部装置から極性が異なる受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎを入力する。第１および第２入力部Ｉ１、Ｉ２は、入力端子であってもよく、あるいは、第１および第２信号線ＳＬ１、ＳＬ２の一端部であってもよい。
【００１３】
第１および第２信号線ＳＬ１、ＳＬ２は、第１および第２入力部Ｉ１、Ｉ２のそれぞれに接続されており、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎを伝達する。第１および第２信号線ＳＬ１、ＳＬ２は、それぞれ第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を介して補償回路ＣＴＬＥのトランジスタＭ１０、Ｍ２０のゲート電極に接続されている。
【００１４】
第１および第２容量素子としての第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２は、第１および第２信号線ＳＬ１、ＳＬ２の途中に設けられている。第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２は、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの交流成分（高周波成分）を通過させ、直流成分の伝達を抑制する。これにより、第１および第２信号線ＳＬ１、ＳＬ２は、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎから直流成分を除いた交流成分を補償回路ＣＴＬＥへ伝達する。第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２は、例えば、ＰＣＩｅの世代Ｇ１〜Ｇ４に対応する低域から高域までの広範の周波数帯域の信号を通過させることができるように或る程度大きな容量を有する。
【００１５】
第２回路としての補償回路ＣＴＬＥは、第１および第２信号線ＳＬ１、ＳＬ２に接続され、例えば、高周波数帯域における受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの強度（ゲイン）をブーストし補償する。これにより、補償回路ＣＴＬＥは、低周波数帯域だけでなく、高周波数帯域の受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの信号差（電圧差）を増幅して第１および第２出力部Ｏ１、Ｏ２から出力することができる。尚、信号の補償は、特定の周波数帯域の信号差（電圧差）を増幅（ブースト）して、広帯域の信号の強度（ゲイン）を一定に近づけることである。即ち、信号の補償は、周波数特性の損失を補償することである。
【００１６】
補償回路ＣＴＬＥは、負荷Ｚ１０、Ｚ２０と、Ｎ型トランジスタＭ１０、Ｍ２０と、定電流源ＣＳ１０、ＣＳ２０と、抵抗素子Ｒ１０と、容量素子Ｃ１０とを備えている。負荷Ｚ１０、Ｎ型トランジスタＭ１０および定電流源ＣＳ１０は、電源ＰＳとグランドＧＮＤとの間に直列に接続されている。負荷Ｚ２０、Ｎ型トランジスタＭ２０および定電流源ＣＳ２０も、電源ＰＳとグランドＧＮＤとの間に直列に接続され、負荷Ｚ１０、Ｎ型トランジスタＭ１０および定電流源ＣＳ１０の電流パスに対して並列に接続されている。抵抗素子Ｒ１０および容量素子Ｃ１０は、トランジスタＭ１０のソースとトランジスタＭ２０のソースとの間に互いに並列に接続されている。トランジスタＭ１０のドレインおよびトランジスタＭ２０のドレインは、それぞれ第１および第２出力部Ｏ１、Ｏ２に接続されている。これにより、トランジスタＭ１０、Ｍ２０の各ドレイン電圧が第１および第２出力部Ｏ１、Ｏ２から出力される。このように、補償回路ＣＴＬＥは、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの差動回路として機能し、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの波形整形を行う。
【００１７】
第１回路としての終端・試験回路ＴＴは、第１および第２信号線ＳＬ１、ＳＬ２に接続されている。終端・試験回路ＴＴは、第１および第２入力部Ｉ１、Ｉ２における入力インピーダンスを、例えば、５０オームに設定する終端機能を有する。尚且つ、終端・試験回路ＴＴは、同一回路、同一チップまたは同一装置内に設けられた送信回路５からの送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎを第１および第２信号線ＳＬ１、ＳＬ２に入力して試験を行う自己試験（ＢＩＳＴ（Built-In Self Test））機能を兼ね備えている。
【００１８】
終端・試験回路ＴＴは、第１〜第４トランジスタＭ１〜Ｍ４と、第１および第２抵抗素子Ｒ１、Ｒ２と、論理回路ＬＣとを備えている。第１抵抗素子Ｒ１および第１トランジスタＭ１は、第１信号線ＳＬ１とグランドＧＮＤとの間に直列接続されている。第２抵抗素子Ｒ２および第２トランジスタＭ２は、第２信号線ＳＬ２とグランドＧＮＤとの間に直列接続されている。例えば、第１および第２抵抗素子Ｒ１、Ｒ２の抵抗値は共に５０オームである。
【００１９】
第３トランジスタＭ３は、第１抵抗素子Ｒ１と第１トランジスタＭ１との間の第１ノードＮ１と電源ＰＳとの間に接続されている。第４トランジスタＭ４は、第２抵抗素子Ｒ２と第２トランジスタＭ２との間の第２ノードＮ２と電源ＰＳとの間に接続されている。
【００２０】
本実施形態において、第１および第２トランジスタＭ１、Ｍ２は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第３および第４トランジスタＭ３、Ｍ４は、Ｐ型ＭＯＳＦＥＴである。よって、第１および第３トランジスタＭ１、Ｍ３はインバータとして機能し、第２および第４トランジスタＭ２、Ｍ４もインバータとして機能する。
【００２１】
受信回路１が外部装置からのデータを受信する通常動作において、第１および第２トランジスタＭ１、Ｍ２は導通状態であり、第３および第４トランジスタＭ３、Ｍ４は、非導通状態となっている。これにより、第１および第２抵抗素子Ｒ１、Ｒ２は、それぞれ第１および第２信号線ＳＬ１、ＳＬ２とグランドＧＮＤとの間に接続され、入力インピーダンスを５０オームにする。即ち、通常動作において、終端・試験回路ＴＴは、終端回路として機能する。
【００２２】
一方、受信回路１がＢＩＳＴ機能を実行しているときには、第１および第３トランジスタＭ１、Ｍ３は、送信信号ＴＸ＿Ｐに基づいて論理回路ＬＣで生成された同相信号Ｖ１、Ｖ３によって相補動作し、インバータとして機能する。これにより、第１および第３トランジスタＭ１、Ｍ３は、送信信号ＴＸ＿Ｐに応じて、高レベル電圧（電源電圧）または低レベル電圧（グランド電圧）を第１信号線ＳＬ１に伝達することができる。また、第２および第４トランジスタＭ２、Ｍ４は、送信信号ＴＸ＿Ｎに基づいて論理回路ＬＣで生成された同相信号Ｖ２、Ｖ４によって相補動作し、インバータとして機能する。これにより、第２および第４トランジスタＭ２、Ｍ４は、送信信号ＴＸ＿Ｎに応じて、高レベル電圧（電源電圧）または低レベル電圧（グランド電圧）を第２信号線ＳＬ２に伝達することができる。
【００２３】
送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎは、同一回路内、同一チップ内または同一装置内に設けられた送信回路５からの送信信号であり、互いに逆論理の信号である。終端・試験回路ＴＴは、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎを第１および第２信号線ＳＬ１、ＳＬ２に試験的に入力し、受信回路１等の受信機能を試験する。このように、同一装置等に設けられた送信回路５からの送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎを受信回路１へ入力することを、ＩＬＢ（Internal Loop Back）ともいう。第１実施形態による受信回路１は、ＩＬＢを用いて上記ＢＩＳＴ機能を実行する。
【００２４】
論理回路ＬＣは、第１〜第４トランジスタＭ１〜Ｍ４のゲート電極に接続され、送信回路５からの送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎに基づいて信号Ｖ１〜Ｖ４を第１〜第４トランジスタＭ１〜Ｍ４のゲート電極に印加する。本実施形態において、論理回路ＬＣは、送信信号ＴＸ＿Ｐに基づいて第１および第３トランジスタＭ１、Ｍ３のゲート電極に同一論理（第１論理）の信号を出力し、送信信号ＴＸ＿Ｎに基づいて第２および第４トランジスタＭ２、Ｍ４のゲート電極に同一論理（第２論理）の信号を出力する。第１論理と第２論理とは互いに逆論理の信号である。これにより、論理回路ＬＣは、ＢＩＳＴ機能において、第１および第３トランジスタＭ１、Ｍ３を相補に動作させ、第２および第４トランジスタＭ２、Ｍ４を相補に動作させる。このように、第１および第３トランジスタＭ１、Ｍ３はインバータとして機能し、第２および第４トランジスタＭ２、Ｍ４はインバータとして機能する。尚、論理回路ＬＣは、信号Ｖ１またはＶ３のいずれか一方を出力し、かつ、信号Ｖ２またはＶ４のいずれか一方を出力するだけでもよい。この場合、出力される信号Ｖ１またはＶ３の一方を第１および第３トランジスタＭ１、Ｍ３のゲート電極に接続するように配線し、出力される信号Ｖ２またはＶ４の一方を第２および第４トランジスタＭ２、Ｍ４のゲート電極に接続するように配線してもよい。
【００２５】
また、上記送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎは逆相の信号である。従って、論理回路ＬＣは、第１および第２トランジスタＭ１、Ｍ２を互いに相補的に並行動作させ、並びに、第３および第４トランジスタＭ３、Ｍ４を互いに相補的に並行動作させる。これにより、終端・試験回路ＴＴは、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎの周波数に基づいた周波数で、第１および第３トランジスタＭ１、Ｍ３からなるインバータと第２および第４トランジスタＭ２、Ｍ４からなるインバータとを互い違いに動作させ、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎに応じた高レベル電圧と低レベル電圧を信号線ＳＬ１、ＳＬ２に印加することができる。
【００２６】
図２は、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎと信号Ｖ１〜Ｖ４との関係を示す真理値表である。論理回路ＬＣは、この真理値表に従った回路構成を有する。回路構成自体は、この真理値表に従う限り、特に限定しない。送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎは、互いに逆論理の信号として送信回路５から出力され、受信回路１の終端・試験回路ＴＴに入力される。
【００２７】
信号Ｖ１、Ｖ３は、送信信号ＴＸ＿Ｐの論理によって決定される同相信号である。例えば、送信信号ＴＸ＿Ｐがデータ“０（第１論理）”であるときに、信号Ｖ１、Ｖ３は、データ“１（第２論理）”となり、送信信号ＴＸ＿Ｐがデータ“１”であるときに、信号Ｖ１、Ｖ３は、データ“０”となる。
【００２８】
信号Ｖ１、Ｖ３がデータ“１”のとき、図１の第１トランジスタＭ１が導通状態となり、第３トランジスタＭ３が非導通状態となる。これにより、第１信号線ＳＬ１は、グランドＧＮＤに接続されて低レベル電圧になる。信号Ｖ１、Ｖ３がデータ“０”のとき、第３トランジスタＭ３が導通状態となり、第１トランジスタＭ１が非導通状態となる。これにより、第１信号線ＳＬ１は、電源ＰＳに接続されて高レベル電圧になる。
【００２９】
信号Ｖ２、Ｖ４は、送信信号ＴＸ＿Ｎの論理によって決定される同相信号である。送信信号ＴＸ＿Ｎがデータ“０”であるときに、信号Ｖ２、Ｖ４は、データ“１と”なり、送信信号ＴＸ＿Ｎがデータ“１”であるときに、信号Ｖ２、Ｖ４は、データ“０”となる。
【００３０】
信号Ｖ２、Ｖ４がデータ“１”のとき、図１の第２トランジスタＭ２が導通状態となり、第４トランジスタＭ４が非導通状態となる。これにより、第２信号線ＳＬ２は、グランドＧＮＤに接続されて低レベル電圧になる。信号Ｖ２、Ｖ４がデータ“０”のとき、第４トランジスタＭ４が導通状態となり、第２トランジスタＭ２が非導通状態となる。これにより、第２信号線ＳＬ２は、電源ＰＳに接続されて高レベル電圧になる。
【００３１】
このように、論理回路ＬＣは、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎに基づいて第１〜第４トランジスタＭ１〜Ｍ４を動作させることができる。
【００３２】
ＢＩＳＴ機能を用いた試験動作において、終端・試験回路ＴＴは、論理回路ＬＣを介して送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎに基づいた信号を、外部装置からのデータに代えて、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎとして第１および第２信号線ＳＬ１、ＳＬ２に伝達することができる。一方、外部装置からのデータを受信する通常動作においては、終端・試験回路ＴＴは、第１および第２抵抗素子Ｒ１、Ｒ２をそれぞれ第１および第２信号線ＳＬ１、ＳＬ２とグランドＧＮＤとの間に接続して入力インピーダンスを所定値（例えば、５０オーム）に終端させることができる。即ち、終端・試験回路ＴＴは、終端機能およびＢＩＳＴ機能を兼ね備えている。
【００３３】
ここで、第１および第２トランジスタＭ１、Ｍ２は、終端回路の構成要素として用いられ、ＢＩＳＴ機能を構成する回路（以下、ＢＩＳＴ回路ともいう）の構成要素としても用いられる。即ち、第１および第２トランジスタＭ１、Ｍ２は、終端回路およびＢＩＳＴ回路に兼用されている。
【００３４】
もし、終端回路およびＢＩＳＴ回路をそれぞれ別個に設けた場合、図３に示すように、終端回路を構成するトランジスタＴｒ１、Ｔｒ２とは別に、ＢＩＳＴ機能に用いられるインバータ回路Ｉｎｖ１、Ｉｎｖ２が必要となる。インバータ回路Ｉｎｖ１はトランジスタＴｒ３，Ｔｒ４を含み、Ｉｎｖ２はトランジスタＴｒ５，Ｔｒ６を含む。図３は、終端回路およびＢＩＳＴ回路をそれぞれ別個に設けた比較例の受信回路を示す図である。この場合、終端回路およびＢＩＳＴ回路を構成するトランジスタは、Ｔｒ１〜Ｔｒ６の６個となり、本実施形態による終端・試験回路ＴＴを構成するトランジスタ数（Ｍ１〜Ｍ４）よりも２個多くなる。また、ＢＩＳＴ機能では、様々な周波数の送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎを受信して、受信回路１等の試験を行う必要がある。このため、トランジスタＴｒ３〜Ｔｒ６のサイズ（ゲート幅／ゲート長）は、比較的大きく設計されている。さらに、終端回路のトランジスタＴｒ１、Ｔｒ２のサイズも、抵抗素子Ｒ１、Ｒ２をグランドＧＮＤに低抵抗で接続することから、比較的大きな電流を流せるように大きく設計されている。この場合、トランジスタＴｒ１〜Ｔｒ６は大きな寄生容量となり得る。従って、終端回路およびＢＩＳＴ回路をそれぞれ別個に設けると、受信回路全体のレイアウト面積が大きくなり、かつ、第１および第２信号線ＳＬ１、ＳＬ２の寄生容量が大きくなってしまう。
【００３５】
これに対し、本実施形態による受信回路１では、第１および第２トランジスタＭ１、Ｍ２は、終端回路およびＢＩＳＴ回路に兼用されている。これにより、本実施形態による終端・試験回路ＴＴを構成するトランジスタ数は、図３に示した比較例よりも２個少なくなる。上述の通り、終端回路およびＢＩＳＴ回路を構成するトランジスタ（Ｔｒ１〜Ｔｒ６）のサイズは大きいので、本実施形態による受信回路１は、受信回路全体のレイアウト面積および寄生容量を大きく削減することができる。
【００３６】
次に、本実施形態による受信回路１の動作を説明する。
【００３７】
（ＢＩＳＴ機能）
ＢＩＳＴ機能では、送信回路５からの送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎを用いて、論理回路ＬＣが信号Ｖ１〜Ｖ４を生成する。論理回路ＬＣは、第１および第３トランジスタＭ１、Ｍ３からなるインバータおよび第２および第４トランジスタＭ２、Ｍ４からなるインバータを動作させる。送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎは互いに逆相の信号であるので、第１〜第４トランジスタＭ１〜Ｍ４は、送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎの周波数に基づいた周波数で、高レベル電圧と低レベル電圧を信号線ＳＬ１、ＳＬ２に互い違いに印加する。これにより、受信回路１、増幅器４等が正常に機能しているか否かの試験を行うことができる。
【００３８】
（通常動作）
ＢＩＳＴ機能で試験した後、通常動作では、受信回路１は、外部装置からのデータを受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎとして受信する。このとき、論理回路ＬＣは、第１および第２トランジスタＭ１、Ｍ２を導通状態とし、第３および第４トランジスタＭ３、Ｍ４を非導通状態とする。これにより、終端・試験回路ＴＴは、終端回路として第１および第２信号線ＳＬ１、ＳＬ２の入力インピーダンスを所定値（５０オーム）に設定する。
【００３９】
以上のように、本実施形態によれば、第１および第２トランジスタＭ１、Ｍ２は、終端回路およびＢＩＳＴ回路に兼用されている。これにより、本実施形態による終端・試験回路ＴＴを構成するトランジスタ数は比較的少なくなり、受信回路１全体のレイアウト面積が減少し、第２信号線ＳＬ１、ＳＬ２の寄生容量が削減される。また、ＡＣカップリング容量素子Ｃ１、Ｃ２の容量はＰＣＩｅの世代Ｇ１〜Ｇ４に対応する大きさに設定されている。従って、受信回路１は、広帯域の信号を受信することができる。即ち、受信回路１は、寄生容量を低下させ、広帯域の信号に対する周波数特性の損失を小さくすることができる。
【００４０】
（第２実施形態）
図４は、第２実施形態による受信回路１２ａを示すブロック図である。第２実施形態では、第３および第４トランジスタＭ３ａ、Ｍ４ａがＮ型ＭＯＳＦＥＴで構成されている点で第１実施形態と異なる。即ち、第２実施形態では、第１〜第４トランジスタＭ１、Ｍ２、Ｍ３ａ、Ｍ４ａが全てＮ型ＭＯＳＦＥＴである。一方、論理回路ＬＣは、第１〜第４トランジスタＭ１、Ｍ２、Ｍ３ａ、Ｍ４ａの動作を第１実施形態のそれらの動作と同様にするように構成されている。論理回路ＬＣの真理値表は、図５に示す通りである。
【００４１】
図５は、第２実施形態による送信信号ＴＸ＿Ｐ、ＴＸ＿Ｎと信号Ｖ１〜Ｖ４との関係を示す真理値表である。論理回路ＬＣは、この真理値表に従った回路構成を有する。回路構成自体は、この真理値表に従う限り、特に限定しない。
【００４２】
第２実施形態によれば、信号Ｖ１、Ｖ３は、送信信号ＴＸ＿Ｐの論理によって決定される互いに逆極性の第１信号対である。例えば、送信信号ＴＸ＿Ｐがデータ“０”であるときに、信号Ｖ１、Ｖ３は、それぞれデータ“１”、データ“０”となり、送信信号ＴＸ＿Ｐがデータ“１”であるときに、信号Ｖ１、Ｖ３は、それぞれデータ“０”、データ“１”となる。
【００４３】
信号Ｖ１、Ｖ３がそれぞれデータ“１”、データ“０”のとき、図４の第１トランジスタＭ１が導通状態となり、第３トランジスタＭ３ａが非導通状態となる。これにより、第１信号線ＳＬ１は、グランドＧＮＤに接続されて低レベル電圧になる。信号Ｖ１、Ｖ３がそれぞれデータ“０”、データ“１”のとき、第３トランジスタＭ３ａが導通状態となり、第１トランジスタＭ１が非導通状態となる。これにより、第１信号線ＳＬ１は、電源ＰＳに接続されて高レベル電圧になる。
【００４４】
信号Ｖ２、Ｖ４は、送信信号ＴＸ＿Ｎの論理によって決定される互いに逆極性の第２信号対である。送信信号ＴＸ＿Ｎがデータ“０”であるときに、信号Ｖ２、Ｖ４は、それぞれデータ“１”、データ“０”となり、送信信号ＴＸ＿Ｎがデータ“１”であるときに、信号Ｖ２、Ｖ４は、それぞれデータ“０”、データ“１”となる。
【００４５】
信号Ｖ２、Ｖ４がそれぞれデータ“１”、データ“０”のとき、図４の第２トランジスタＭ２が導通状態となり、第４トランジスタＭ４ａが非導通状態となる。これにより、第２信号線ＳＬ２は、グランドＧＮＤに接続されて低レベル電圧になる。信号Ｖ２、Ｖ４がそれぞれデータ“０”、データ“１”のとき、第４トランジスタＭ４ａが導通状態となり、第２トランジスタＭ２が非導通状態となる。これにより、第２信号線ＳＬ２は、電源ＰＳに接続されて高レベル電圧になる。
【００４６】
このように、第２実施形態によれば、第３および第４トランジスタＭ３ａ、Ｍ４ａの導電型、および、論理回路ＬＣの構成が第１実施形態と異なるものの、第１〜第４トランジスタＭ１、Ｍ２、Ｍ３ａ、Ｍ４ａの動作自体は、第１実施形態と同様となる。また、第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００４７】
（第３実施形態）
図６は、第３実施形態による受信回路１３を示すブロック図である。第３実施形態では、補償回路が周波数帯域ごとに第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌの２つに分割されている。第３実施形態による受信回路１３は、第１補償回路（第３実施形態では、第２回路）ＣＴＬＥ＿Ｈ、第２補償回路（第３実施形態では、第３回路）ＣＴＬＥ＿Ｌ、バッファ回路ＢＵＦ、終端回路（第３実施形態では、第１回路）ＴＥＲ、を少なくとも備える。
【００４８】
第１補償回路ＣＴＬＥ＿Ｈは、電源ＰＳとグランドＧＮＤとの間に接続されている。第１補償回路ＣＴＬＥ＿Ｈは、第１および第２信号線ＳＬ１、ＳＬ２から第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を介して高周波数帯域（第１周波数帯域）の第１受信信号を受けて、該第１受信信号の強度（ゲイン）をブーストし補償する。これにより、第１補償回路ＣＴＬＥ＿Ｈは、高周波数帯域の第１受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの信号差（電圧差）を補償して第１および第２出力部Ｏ１、Ｏ２から出力する。
【００４９】
第１補償回路ＣＴＬＥ＿Ｈは、Ｎ型トランジスタＭ１０Ｈ、Ｍ２０Ｈと、定電流源ＣＳ１０Ｈ、ＣＳ２０Ｈと、抵抗素子Ｒ１０Ｈと、容量素子Ｃ１０Ｈとを備えている。負荷Ｚ１０、Ｎ型トランジスタ（第５トランジスタ）Ｍ１０Ｈおよび第１定電流源ＣＳ１０Ｈは、電源ＰＳとグランドＧＮＤとの間に直列に接続されている。負荷Ｚ２０、Ｎ型トランジスタ（第６トランジスタ）Ｍ２０Ｈおよび第２定電流源ＣＳ２０Ｈも、電源ＰＳとグランドＧＮＤとの間に直列に接続され、負荷Ｚ１０、Ｎ型トランジスタＭ１０Ｈおよび定電流源ＣＳ１０Ｈの電流パスに対して並列に接続されている。抵抗素子Ｒ１０Ｈおよび容量素子Ｃ１０は、トランジスタＭ１０ＨのソースとトランジスタＭ２０Ｈのソースとの間に互いに並列に接続されている。トランジスタＭ１０ＨのドレインおよびトランジスタＭ２０Ｈのドレインは、それぞれ第１および第２出力部Ｏ１、Ｏ２に接続されている。さらに、トランジスタＭ１０Ｈのゲート電極は、第１信号線ＳＬ１に接続されている。トランジスタＭ２０Ｈのゲート電極は、第２信号線ＳＬ２に接続されている。これにより、トランジスタＭ１０Ｈ、Ｍ２０Ｈの各ドレイン電圧が第１および第２出力部Ｏ１、Ｏ２から出力される。このように、補償回路ＣＴＬＥ＿Ｈは、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの差動回路として機能し、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの特に高周波数帯域の波形整形を行う。
【００５０】
第２補償回路ＣＴＬＥ＿Ｌは、電源ＰＳとグランドＧＮＤとの間に第１補償回路ＣＴＬＥ＿Ｈに対して並列に接続されている。第２補償回路ＣＴＬＥ＿Ｌは、第１および第２信号線ＳＬ１、ＳＬ２から第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を介さずに低周波数帯域（第２周波数帯域）の第２受信信号を受けて、該第２受信信号の強度（ゲイン）をブーストし補償する。これにより、第２補償回路ＣＴＬＥ＿Ｌは、低周波数帯域の第２受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの信号差（電圧差）を補償して第１および第２出力部Ｏ１、Ｏ２から出力する。
【００５１】
第２補償回路ＣＴＬＥ＿Ｌは、Ｎ型トランジスタＭ１０Ｌ、Ｍ２０Ｌと、定電流源ＣＳ１０Ｌ、ＣＳ２０Ｌと、抵抗素子Ｒ１０Ｌとを備えている。負荷Ｚ１０、Ｎ型トランジスタ（第７トランジスタ）Ｍ１０Ｌおよび第３定電流源ＣＳ１０Ｌは、電源ＰＳとグランドＧＮＤとの間に直列に接続されている。負荷Ｚ２０、Ｎ型トランジスタ（第８トランジスタ）Ｍ２０Ｌおよび第４定電流源ＣＳ２０Ｌも、電源ＰＳとグランドＧＮＤとの間に直列に接続され、負荷Ｚ１０、Ｎ型トランジスタＭ１０Ｌおよび定電流源ＣＳ１０Ｌの電流パスに対して並列に接続されている。抵抗素子Ｒ１０Ｌは、トランジスタＭ１０ＬのソースとトランジスタＭ２０Ｌのソースとの間に接続されている。トランジスタＭ１０ＬのドレインおよびトランジスタＭ２０Ｌのドレインは、それぞれ第１および第２出力部Ｏ１、Ｏ２に接続されている。さらに、トランジスタＭ１０Ｌのゲート電極は、バッファ回路ＢＵＦを介して第１信号線ＳＬ１に接続されている。トランジスタＭ２０Ｌのゲート電極は、バッファ回路ＢＵＦを介して第２信号線ＳＬ２に接続されている。これにより、トランジスタＭ１０Ｌ、Ｍ２０Ｌの各ドレイン電圧が第１および第２出力部Ｏ１、Ｏ２から出力される。このように、補償回路ＣＴＬＥ＿Ｌは、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの差動回路として機能し、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの特に低周波数帯域の波形整形を行う。
【００５２】
このように、第２補償回路ＣＴＬＥ＿Ｌは、電源ＰＳとグランドＧＮＤとの間に第１補償回路ＣＴＬＥ＿Ｈに対して並列接続されている。高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐは、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を介して第１補償回路ＣＴＬＥ＿Ｈにおいて補償される。低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐは、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を介さずに、第２補償回路ＣＴＬＥ＿Ｌにおいて補償される。即ち、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２は、高周波数帯域の信号を通過させればよく、直流成分を含め低周波数帯域の信号についてはカットしてもよい。従って、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２は、低周波数帯域を含めた広帯域の信号を通過させるような大きな容量素子である必要が無く、高周波数帯域の信号を通過させることができる小さな容量素子であればよい。これにより、受信回路１３の寄生容量およびレイアウト面積を小さくすることができる。
【００５３】
バッファ回路ＢＵＦは、第１および第２信号線ＳＬ１、ＳＬ２と第２補償回路ＣＴＬＥ＿Ｌとの間に接続されている。バッファ回路ＢＵＦは、低周波数帯域における第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐを第２補償回路ＣＴＬＥ＿Ｌへ伝達するバッファとして機能する。
【００５４】
バッファ回路ＢＵＦは、Ｐ型トランジスタＭ９、Ｍ１０と、定電流源ＣＳ５、ＣＳ６とを備えている。定電流源（第５電流源）ＣＳ５およびトランジスタ（第９トランジスタ）Ｍ９は、電源ＰＳとグランドＧＮＤとの間に直列接続されている。トランジスタＭ９のゲート電極は、入力部Ｉ１とＡＣカップリング容量素子Ｃ１との間の第１信号線ＳＬ１に接続されている。定電流源ＣＳ５とトランジスタＭ９との間の第３ノードＮ３はトランジスタ（第７トランジスタ）Ｍ１０Ｌのゲート電極に接続されている。定電流源（第６電流源）ＣＳ６およびトランジスタ（第１０トランジスタ）Ｍ１０は、電源ＰＳとグランドＧＮＤとの間に直列接続されている。トランジスタＭ１０のゲート電極は、入力部Ｉ２とＡＣカップリング容量素子Ｃ２との間の第２信号線ＳＬ２に接続されている。定電流源ＣＳ６とトランジスタＭ１０との間の第４ノードＮ４は、トランジスタ（第８トランジスタ）Ｍ２０Ｌのゲート電極に接続されている。
【００５５】
前述したように、トランジスタＭ９、Ｍ１０それぞれのゲートは、入力部Ｉ１とＡＣカップリング容量素子Ｃ１との間の第１信号線ＳＬ１、並びに、入力部Ｉ２とＡＣカップリング容量素子Ｃ２との間の第２信号線ＳＬ２に接続されている。従って、低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐは、ＡＣカップリング容量素子Ｃ１、Ｃ２によってカットされる前に、トランジスタＭ９、Ｍ１０のゲート電極に入力される。これにより、トランジスタＭ９、Ｍ１０は、低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐを受けてゲイン１倍で動作する。一方、トランジスタＭ９、Ｍ１０は、高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐではゲイン１倍で動作する必要はない。なぜなら、高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐについては並列構成されている第１補償回路ＣＴＬＥ＿Ｈによって増幅されて出力に伝達されるためである。従って、バッファ回路ＢＵＦは、高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐをカットして、低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐをゲイン１倍で第２補償回路ＣＴＬＥ＿Ｌに伝達する。
【００５６】
終端回路ＴＥＲは、第１および第２信号線ＳＬ１、ＳＬ２に接続されている。終端回路ＴＥＲは、抵抗素子Ｒ１、Ｒ２と、Ｎ型トランジスタＭ１、Ｍ２とを備えている。抵抗素子Ｒ１およびトランジスタＭ１の接続関係は、第１実施形態のそれらの接続関係と同様でよい。抵抗素子Ｒ２およびトランジスタＭ２の接続関係も、第１実施形態のそれらの接続関係と同様でよい。これにより、終端回路ＴＥＲは、第１および第２入力部Ｉ１、Ｉ２における入力インピーダンスを所定値（例えば、５０オーム）に設定する。尚、第３実施形態では、図１に示したトランジスタＭ３、Ｍ４は設けられていない。
【００５７】
第３実施形態のその他の構成は、第１または第２実施形態の対応する構成と同様でよい。第３実施形態に第１または第２実施形態の終端・試験回路ＴＴ、ＴＴａを適用する場合、図６に示す終端回路ＴＥＲに代えて、図１または図４に示す終端・試験回路ＴＴ、ＴＴａが設けられる。尚、第３実施形態において、ＢＩＳＴ回路の図示は省略されている。第３実施形態のＢＩＳＴ回路の構成は、図３に示すインバータ回路Ｉｎｖ１、Ｉｎｖ２であってもよいし、第１または第２実施形態の終端・試験回路ＴＴ、ＴＴａであってもよい。
【００５８】
次に、第３実施形態による受信回路１３の動作を説明する。
【００５９】
受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐの高周波数帯域の成分は、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２を通過して、第１補償回路ＣＴＬＥ＿Ｈに入力される。一方、高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐは、バッファ回路ＢＵＦによってカットされるため、第２補償回路ＣＴＬＥ＿Ｌにはほとんど入力されない。これにより、第１補償回路ＣＴＬＥ＿Ｈが、高周波数帯域の第１受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐを増幅して補償し、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの高周波数帯域の波形整形を行う。
【００６０】
受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐの低周波数帯域の成分は、第１および第２ＡＣカップリング容量素子Ｃ１、Ｃ２においてカットされ、第１補償回路ＣＴＬＥ＿Ｈには入力されない。一方、低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐは、バッファ回路ＢＵＦを介して、第２補償回路ＣＴＬＥ＿Ｌへ伝達される。これにより、第２補償回路ＣＴＬＥ＿Ｌが、低周波数帯域の第２受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐを増幅して補償し、受信信号ＩＮ＿Ｐ、ＩＮ＿Ｎの高周波数帯域の波形整形を行う。
【００６１】
第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌは、負荷Ｚ１０、Ｚ２０とグランドＧＮＤとの間に並列に接続されており、出力部Ｏ１、Ｏ２を共有する。すなわち、第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌからの出力信号の和が出力部Ｏ１、Ｏ２から出力される。従って、受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐの高周波数帯域の成分は、第１補償回路ＣＴＬＥ＿Ｈからの出力信号が支配的となり、受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐの低周波数帯域の成分は、第２補償回路ＣＴＬＥ＿Ｌからの出力信号が支配的となる。
【００６２】
図７（Ａ）および図７（Ｂ）は、第３実施形態による受信回路１３の周波数特性を示すグラフである。縦軸は、受信回路１３のゲインを示す。横軸は、受信信号ＩＮ＿Ｎ、ＩＮ＿Ｐの周波数を示す。尚、縦軸は、対数表示である。
【００６３】
グラフのラインＬ１は、第１補償回路ＣＴＬＥ＿Ｈの周波数特性を示す。ラインＬ２は、第２補償回路ＣＴＬＥ＿Ｌの周波数特性を示す。ラインＬｔは、受信回路１３全体の周波数特性、即ち、Ｌ１およびＬ２の周波数特性の和を示す。
【００６４】
例えば、図７（Ａ）では、周波数ｆａより低周波数帯域においては、第２補償回路ＣＴＬＥ＿Ｌからの出力信号が第１補償回路ＣＴＬＥ＿Ｈからのそれよりも支配的である。従って、受信回路１３全体の出力信号は、ほとんど第２補償回路ＣＴＬＥ＿Ｌからの出力信号に従う。よって、ラインＬｔは、ほぼラインＬ２に沿っている。
【００６５】
周波数ｆａより高周波数帯域においては、第１補償回路ＣＴＬＥ＿Ｈからの出力信号が第２補償回路ＣＴＬＥ＿Ｌからのそれよりも支配的となる。従って、受信回路１３全体の出力信号は、ほとんど第１補償回路ＣＴＬＥ＿Ｈからの出力信号に従う。よって、ラインＬｔは、ほぼラインＬ１に沿っている。
【００６６】
このように、第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌは、周波数特性を互いに補い合う。その結果、受信回路１３は、全体として、高くかつフラットなゲインを得ることができる。
【００６７】
例えば、図７（Ｂ）では、周波数ｆｂより低周波数帯域においては、第２補償回路ＣＴＬＥ＿Ｌからの出力信号が第１補償回路ＣＴＬＥ＿Ｈからのそれよりも支配的である。ここで、周波数ｆｂは周波数ｆａより高い周波数である。周波数ｆｂより高周波数帯域においては、第１補償回路ＣＴＬＥ＿Ｈからの出力信号が第２補償回路ＣＴＬＥ＿Ｌからのそれよりも支配的となる。
【００６８】
従って、図７（Ｂ）に示す例においても、第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌは、周波数特性を互いに補い合うことができる。従って、受信回路１３は、全体として、高くかつフラットなゲインを得ることができる。尚、周波数ｆａ、ｆｂの設定は、ＡＣカップリング容量素子Ｃ１、Ｃ２の容量あるいは抵抗素子Ｒ１０Ｈ、容量素子Ｃ１０Ｈ、抵抗素子Ｒ１０Ｌなどによって変更することができる。
【００６９】
ここで、もし、図８に示すように、単一の補償回路ＣＴＬＥを利用する場合、広範の周波数信号、特に低域の周波数帯を通過させることができるように、ＡＣカップリング容量素子Ｃ１、Ｃ２の容量を非常に大きくする必要がある。図８は、単一の補償回路ＣＴＬＥを有する他の比較例の受信回路を示す図である。この場合、ＡＣカップリング容量素子Ｃ１、Ｃ２で非常に大きな容量を使用していると、容量素子のレイアウト面積が大きくなるため、信号線ＳＬ１、ＳＬ２とグランドとの間の容量素子の寄生容量が大きくなる。このため、ＰＣＩｅ規格の世代Ｇ３、Ｇ４に対応した高周波数帯域において、周波数特性（ゲイン）の損失が増大する。
【００７０】
これに対処するために、バイパススイッチＳＷ１、ＳＷ２が設けられている。バイパススイッチＳＷ１、ＳＷ２は、それぞれＡＣカップリング容量素子Ｃ１、Ｃ２に対して並列に接続されている。バイパススイッチＳＷ１、ＳＷ２は、ＡＣカップリング容量素子Ｃ１、Ｃ２を介することなく、低周波数帯域の信号を低インピーダンスで補償回路ＣＴＬＥへ伝達する。これにより、ＡＣカップリング容量素子Ｃ１、Ｃ２は高周波数帯域の信号を通過させればよいので、その容量を小さくすることができる。
【００７１】
しかし、ＡＣカップリング容量素子Ｃ１、Ｃ２の容量が小さくなるものの、バイパススイッチＳＷ１、ＳＷ２が信号線ＳＬ１、ＳＬ２の寄生容量を増大させる。従って、依然として、図８に示す受信回路では、ＰＣＩｅ規格の世代Ｇ１〜Ｇ４の広範な周波数帯域の信号に対して周波数特性の損失が大きな問題となる。
【００７２】
これに対し、第３実施形態による補償回路は、高周波数帯域に対応した第１補償回路ＣＴＬＥ＿Ｈと、低周波数帯域に対応した第２補償回路ＣＴＬＥ＿Ｌとに分割され、かつ、ＡＣカップリング容量素子Ｃ１、Ｃ２の前後で互いに並列に接続されている。これにより、ＡＣカップリング容量素子Ｃ１、Ｃ２は、低周波数帯域の信号を通過させる必要が無く、高周波数帯域の信号を通過させればよい。従って、ＡＣカップリング容量素子Ｃ１、Ｃ２の容量は極力小さくすることができる。尚且つ、低周波数帯域の信号をバイパスするためのバイパススイッチＳＷ１、ＳＷ２は不要となる。さらに、第１および第２補償回路ＣＴＬＥ＿Ｈ、ＣＴＬＥ＿Ｌは、広範な周波数帯域において周波数特性を互いに補い合う。従って、第３実施形態による受信回路１３は、寄生容量を低く、かつ、ＰＣＩｅ規格の世代Ｇ１〜Ｇ４の広範な周波数帯域の信号に対して周波数特性の損失を小さくすることができる。
【００７３】
第３実施形態の一部の構成は、第１または第２実施形態の一部の構成と組み合わされてもよい。これにより、第３実施形態は、第１または第２実施形態と同様の効果を得ることができる。
【００７４】
尚、図８には、バイアス回路ＢＣが示されている。バイアス回路ＢＣは、ＰＣＩｅの世代Ｇ３、Ｇ４に対応するために、終端回路ＴＥＲに接続されている。バイアス回路ＢＣは、抵抗素子Ｒ１、Ｒ２に接続されたＰ型トランジスタＴｒ７、Ｔｒ８を備えている。トランジスタＴｒ７、Ｔｒ８は、グランドＧＮＤとは異なるバイアス電圧Ｖｂｉａｓを生成してＡＣカップリング容量素子Ｃ１、Ｃ２よりも前の信号線ＳＬ１、ＳＬ２に印加することができる。これにより、受信回路１をＰＣＩｅの世代Ｇ１、Ｇ２に対応させる場合、終端回路ＴＥＲが信号線ＳＬ１、ＳＬ２の電位をグランドＧＮＤの電位にする。受信回路１をＰＣＩｅの世代Ｇ３、Ｇ４に対応させる場合、バイアス回路ＢＣがＡＣカップリング容量素子Ｃ１、Ｃ２よりも前の信号線ＳＬ１、ＳＬ２の電位をバイアス電圧Ｖｂｉａｓの電位にする。尚、いずれの場合にも、入力インピーダンスは、例えば、５０オームに設定される。このような、図８に示す回路では、バイアス回路ＢＣの構成および世代毎の制御が必要となる。しかし、本実施形態ではバイアス回路ＢＣの構成および世代毎の制御を必要とせず、終端回路ＴＥＲ等の構成変更で広範な周波数帯域の信号に対して周波数特性の損失を小さくすることができる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
１  受信回路、Ｉ１，Ｉ２  入力部、ＳＬ１，ＳＬ２  信号線、ＴＴ  終端・試験回路、Ｃ１，Ｃ２  ＡＣカップリング容量素子、ＣＴＬＥ  補償回路、Ｏ１、Ｏ２  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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