(57)【要約】【課題】並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とを可能とするスイッチング素子駆動装置を得ること。【解決手段】スイッチング素子駆動装置１は、並列に接続された複数のスイッチング素子１１，１２を駆動する。スイッチング素子駆動装置１は、パルス信号を出力するパルス信号出力部であるＰＷＭ回路２と、パルス信号を遅延させて複数のスイッチング素子１１，１２へ個別に出力可能とする遅延部である遅延回路３，４と、を備える。複数のスイッチング素子１１，１２のそれぞれに対応する複数のパルス信号のうちの少なくとも２つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも２つでオンの期間が重なっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列に接続された複数のスイッチング素子を駆動する駆動装置であって、
パルス信号を出力するパルス信号出力部と、
前記パルス信号を遅延させて前記複数のスイッチング素子へ個別に出力可能とする遅延部と、
を備え、
前記複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも２つの遅延量が異なっていて、かつ前記複数のパルス信号のうちの少なくとも２つでオンの期間が重なっていることを特徴とするスイッチング素子駆動装置。
【請求項２】
前記複数のパルス信号において、遅延させるパルス信号を順次異ならせることを特徴とする請求項１に記載のスイッチング素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチング素子を駆動するスイッチング素子駆動装置に関する。
【背景技術】
【０００２】
並列に接続された複数のスイッチング素子を駆動するスイッチング素子駆動装置が知られている。並列に接続された複数のスイッチング素子では、スイッチング素子ごとのオンおよびオフの動作のタイミングのばらつきにより、スイッチング素子同士におけるスイッチング損失の偏りが生じることがある。スイッチング損失は、スイッチング素子のオンおよびオフに伴う電力損失である。スイッチング損失が集中したスイッチング素子は、過熱による不具合を生じ得る。動作のタイミングのばらつきの要因の１つがスイッチング素子の個体差であることから、各スイッチング素子の駆動のためのパルス信号を同期させたとしても、オン動作のタイミングのばらつきとオフ動作のタイミングのばらつきとが生じることになる。この場合、各スイッチング素子へ分散されるはずの電流が、最も早いタイミングでオン動作を行うスイッチング素子と、最も遅いタイミングでオフ動作を行うスイッチング素子とに流れることで、特定のスイッチング素子にスイッチング損失が集中することになる。
【０００３】
特許文献１には、スイッチング素子を順次選択することにより、スイッチング素子を１つずつ動作させる並列駆動回路が開示されている。特許文献１の技術によると、スイッチング素子の順次駆動により、オン動作におけるスイッチング損失とオフ動作におけるスイッチング損失とが特定のスイッチング素子に集中することを低減させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２８９９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１の技術によると、各スイッチング素子におけるオン状態の期間を重ならせずに各スイッチング素子を動作させる。各スイッチング素子におけるオン状態の期間が分散されることで、スイッチング素子全体では、スイッチング素子がオン状態である間に生じる導通損失が増大することになる。導通損失は、スイッチング素子の内部抵抗に起因して発生する電力損失である。そのため、特許文献１の技術では、スイッチング損失の偏りを低減するとともに導通損失を低減することが困難であるという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とを可能とするスイッチング素子駆動装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明にかかるスイッチング素子駆動装置は、並列に接続された複数のスイッチング素子を駆動する。本発明にかかるスイッチング素子駆動装置は、パルス信号を出力するパルス信号出力部と、パルス信号を遅延させて複数のスイッチング素子へ個別に出力可能とする遅延部と、を備える。複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも２つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも２つでオンの期間が重なっている。
【発明の効果】
【０００８】
本発明によれば、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とが可能となるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１にかかるスイッチング素子駆動装置の概略構成を示す図
【図２】図１に示すスイッチング素子駆動装置の動作を説明する図
【発明を実施するための形態】
【００１０】
以下に、本発明の実施の形態にかかるスイッチング素子駆動装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１にかかるスイッチング素子駆動装置１の概略構成を示す図である。スイッチング素子駆動装置１は、並列に接続された複数のスイッチング素子を駆動する。実施の形態１では、複数のスイッチング素子は、２つのスイッチング素子１１，１２とする。
【００１２】
スイッチング素子１１，１２は、スイッチング機能を備える半導体素子であるＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）あるいはＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）である。スイッチング素子１１，１２は、電力変換装置に搭載される。電力変換装置は、スイッチング素子１１，１２のオンとオフとを繰り返すことにより、直流から交流、または交流から直流への電力変換を行う。
【００１３】
スイッチング素子駆動装置１は、パルス信号を出力するパルス信号出力部であるパルス幅変調（Pulse  Width  Modulation，ＰＷＭ）回路２と、ＰＷＭ回路２に接続された遅延部である遅延回路３，４とを備える。遅延回路３と遅延回路４とは、並列に接続されている。遅延回路３，４は、入力されたパルス信号を遅延させて、スイッチング素子１１，１２へ個別に出力可能とする。遅延回路３は、スイッチング素子１１の駆動のためのパルス信号を出力する。遅延回路４は、スイッチング素子１２の駆動のためのパルス信号を出力する。
【００１４】
スイッチング素子駆動装置１は、遅延回路３からのパルス信号をスイッチング素子１１へ出力する。スイッチング素子１１は、遅延回路３からのパルス信号にしたがって動作する。スイッチング素子駆動装置１は、遅延回路４からのパルス信号をスイッチング素子１２へ出力する。スイッチング素子１２は、遅延回路４からのパルス信号にしたがって動作する。
【００１５】
図２は、図１に示すスイッチング素子駆動装置１の動作を説明する図である。図２には、ＰＷＭ回路２から出力されるパルス信号Ｐ０と、遅延回路３から出力されるパルス信号Ｐ１と、遅延回路４から出力されるパルス信号Ｐ２とのタイムチャートを示している。
【００１６】
図２に示すように、パルス信号Ｐ０におけるある単発のパルスの立ち上がりが時刻ｔ１かつ立ち下がりが時刻ｔ３であって、その次の単発のパルスの立ち上がりが時刻ｔ５かつ立ち下がりが時刻ｔ７であるとする。かかる２つのパルスのうち先のパルスを第１のパルス、後のパルスを第２のパルス、と称する。
【００１７】
遅延回路３は、第１のパルスがＰＷＭ回路２から入力されると、第１のパルスを遅延させずに出力する。パルス信号Ｐ１の立ち上がりは時刻ｔ１かつ立ち下がりは時刻ｔ３となる。一方、遅延回路４は、第１のパルスがＰＷＭ回路２から入力されると、第１のパルスの立ち上がりを遅延させる。遅延回路４は、第１のパルスの立ち下がりも、立ち上がりと同様に遅延させる。パルス信号Ｐ２の立ち上がりは、遅延回路４による遅延量だけ時刻ｔ１よりも後の時刻ｔ２となる。パルス信号Ｐ２の立ち下がりは、遅延回路４による遅延量だけ時刻ｔ３よりも後の時刻ｔ４となる。
【００１８】
パルス信号Ｐ１の立ち上がりのタイミングである時刻ｔ１からパルス信号Ｐ２の立ち下がりのタイミングである時刻ｔ４までの１サイクルの期間Ｔ１のうち、時刻ｔ２から時刻ｔ３までの期間は、パルス信号Ｐ１とパルス信号Ｐ２とがオンである期間である。また、期間Ｔ１では、パルス信号Ｐ１の遅延量はゼロであり、パルス信号Ｐ２の遅延量はゼロ以外とされており、パルス信号Ｐ１とパルス信号Ｐ２との２つにおける遅延量が互いに異なっている。これにより、パルス信号Ｐ１とパルス信号Ｐ２との立ち上がりのタイミングが異なり、かつ立ち下がりのタイミングが異なる。なお、２つにおける遅延量が異なるとは、一方の遅延量がゼロである場合を含むものとする。
【００１９】
次に、遅延回路３は、第２のパルスがＰＷＭ回路２から入力されると、第２のパルスの立ち上がりを遅延させる。遅延回路３は、第２のパルスの立ち下がりも、立ち上がりと同様に遅延させる。パルス信号Ｐ１の立ち上がりは、遅延回路３による遅延時間分だけ時刻ｔ５よりも後の時刻ｔ６となる。パルス信号Ｐ１の立ち下がりは、遅延回路３による遅延時間分だけ時刻ｔ７よりも後の時刻ｔ８となる。一方、遅延回路４は、第２のパルスがＰＷＭ回路２から入力されると、第２のパルスを遅延させずに出力する。パルス信号Ｐ２の立ち上がりは時刻ｔ５かつ立ち下がりは時刻ｔ７となる。
【００２０】
パルス信号Ｐ２の立ち上がりのタイミングである時刻ｔ５からパルス信号Ｐ１の立ち下がりのタイミングである時刻ｔ８までの１サイクルの期間Ｔ２のうち、時刻ｔ６から時刻ｔ７までの期間は、パルス信号Ｐ１とパルス信号Ｐ２とがオンである期間である。また、期間Ｔ２では、パルス信号Ｐ２の遅延量はゼロであり、パルス信号Ｐ１の遅延量はゼロ以外とされており、パルス信号Ｐ１とパルス信号Ｐ２との２つにおける遅延量が互いに異なっている。これにより、パルス信号Ｐ１とパルス信号Ｐ２との立ち上がりのタイミングが異なり、かつ立ち下がりのタイミングが異なる。
【００２１】
このように、スイッチング素子駆動装置１は、スイッチング素子１１，１２へ出力される各パルス信号Ｐ１，Ｐ２についての遅延の有無の切り換えにより、各パルス信号Ｐ１，Ｐ２がいずれもオンである期間を含めるとともに、各パルス信号Ｐ１，Ｐ２の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせる。スイッチング素子駆動装置１は、期間Ｔ１および期間Ｔ２と同様の動作を、期間Ｔ２よりも後の期間においても繰り返す。
【００２２】
各パルス信号Ｐ１，Ｐ２がいずれもオンである期間が含まれることにより、スイッチング素子駆動装置１は、各スイッチング素子１１，１２のオン状態の期間が重なりを持つように各スイッチング素子１１，１２を駆動する。このため、スイッチング素子１１，１２全体では、各スイッチング素子１１，１２のオン状態の期間が重なりを持たないように各スイッチング素子１１，１２を動作させる場合に比べて、導通損失を低減することができる。
【００２３】
各パルス信号Ｐ１，Ｐ２の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせることにより、スイッチング素子駆動装置１は、パルス信号Ｐ１，Ｐ２を同期させることによって生じ得るスイッチング損失の偏りを低減することができる。
【００２４】
スイッチング素子駆動装置１は、期間Ｔ１ではパルス信号Ｐ２を遅延させ、期間Ｔ２ではパルス信号Ｐ１を遅延させる。スイッチング素子駆動装置１は、期間Ｔ１および期間Ｔ２と同様の動作を繰り返すことで、パルス信号Ｐ１とパルス信号Ｐ２とを交互に遅延させる。すなわち、スイッチング素子駆動装置１は、各パルス信号Ｐ１，Ｐ２において、遅延させるパルス信号を順次異ならせる。
【００２５】
期間Ｔ１においては、パルス信号Ｐ２の遅延により、スイッチング素子１１がスイッチング素子１２よりも先にオン動作を行うとともに、スイッチング素子１２がスイッチング素子１１よりも後にオフ動作を行う。次の期間Ｔ２においては、パルス信号Ｐ１の遅延により、スイッチング素子１２がスイッチング素子１１よりも先にオン動作を行うとともに、スイッチング素子１１がスイッチング素子１２よりも後にオフ動作を行う。このように、遅延させるパルス信号を順次異ならせることで、スイッチング素子駆動装置１は、オン動作におけるスイッチング損失とオフ動作におけるスイッチング損失とが特定のスイッチング素子に集中することを低減させる。
【００２６】
なお、パルス信号出力部は、ＰＷＭ回路２に限られず、パルス信号を出力するものであれば良い。パルス信号出力部は、変調機能を持たないパルス発生器であっても良く、一定の間隔のパルス信号を出力するクロック等であっても良い。スイッチング素子駆動装置１は、２つよりも多くのスイッチング素子を駆動するものであっても良い。２つよりも多くのスイッチング素子を駆動する場合も、複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも２つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも２つでオンの期間が重なっていることで、導通損失の低減とスイッチング損失の偏りの低減とが可能となる。
【００２７】
実施の形態１によると、スイッチング素子駆動装置１は、複数のスイッチング素子へ出力される各パルス信号についての遅延の有無の切り換えにより、各パルス信号がいずれもオンである期間を含めるとともに、各パルス信号の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせる。スイッチング素子駆動装置１は、いずれもオンである期間を含む各パルス信号により各スイッチング素子を駆動することで、導通損失を低減することができる。スイッチング素子駆動装置１は、立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせた各パルス信号により各スイッチング素子を駆動することで、スイッチング損失の偏りを低減することができる。これにより、スイッチング素子駆動装置１は、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とが可能となるという効果を奏する。
【００２８】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００２９】
１  スイッチング素子駆動装置、２  ＰＷＭ回路、３，４  遅延回路、１１，１２  スイッチング素子。
【図１】
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【図２】
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