(57)【要約】【課題】ＦＥＴの電流の変動を抑制する。【解決手段】波形整形回路１−１は、可変ゲート電圧回路１１−１、１２−１を備える。可変ゲート電圧回路１１−１は、ＦＥＴ１ａのドレイン電流またはソース電流に基づいて、ＦＥＴ１ａのゲートに印加する正または負の値をもつパルス電圧（ゲート電圧Ｖｇｓ）の最小電圧を制御する。可変ゲート電圧回路１２−１は、ＦＥＴ１ａのドレイン電流またはソース電流に基づいて、パルス電圧（ゲート電圧Ｖｇｓ）の最大電圧を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタのドレイン電流またはソース電流に基づいて、前記電界効果トランジスタのゲートに印加する正または負の値をもつパルス電圧の最小電圧を制御する第１の可変ゲート電圧回路と、
前記ドレイン電流または前記ソース電流に基づいて、前記パルス電圧の最大電圧を制御する第２の可変ゲート電圧回路と、
を有する波形整形回路。
【請求項２】
前記ドレイン電流または前記ソース電流が低下する場合、前記第１の可変ゲート電圧回路は、前記最小電圧を下降させ、前記第２の可変ゲート電圧回路は、前記最大電圧を上昇させる、請求項１に記載の波形整形回路。
【請求項３】
前記第１の可変ゲート電圧回路は、
並列に接続された第１の容量素子と第１の抵抗素子を有し、第１の端子に入力電圧が印加され、第２の端子に前記電界効果トランジスタのゲート端子が電気的に接続された第１の並列回路と、
第１のツェナーダイオードと、
前記第１の並列回路の前記第２の端子と、前記第１のツェナーダイオードのアノードとの間に直列に接続された１または複数の第２のツェナーダイオードと、
それぞれが、前記１または複数の第２のツェナーダイオードの何れかのカソードに一端が接続され他端が前記第２の端子に接続された複数の第１のスイッチと、
前記ドレイン電流または前記ソース電流に基づいて、前記複数の第１のスイッチのオンオフを制御する第１のスイッチ制御回路と、を有し、
前記第２の可変ゲート電圧回路は、
並列に接続された第２の容量素子と第２の抵抗素子を有し、第３の端子が基準電位となり、第４の端子に前記第１のツェナーダイオードのカソードが接続された第２の並列回路と、
アノードが前記基準電位となる第３のツェナーダイオードと、
前記第２の並列回路の前記第４の端子と、前記第３のツェナーダイオードのカソードとの間に直列に接続された１または複数の第４のツェナーダイオードと、
それぞれが、前記１または複数の第４のツェナーダイオードの何れかのカソードに一端が接続され他端が基準電位となる複数の第２のスイッチと、
前記ドレイン電流または前記ソース電流に基づいて、前記複数の第２のスイッチのオンオフを制御する第２のスイッチ制御回路と、
を有する請求項１または２に記載の波形整形回路。
【請求項４】
電界効果トランジスタと、
前記電界効果トランジスタのドレイン電流またはソース電流に基づいて、前記電界効果トランジスタのゲートに印加する正または負の値をもつパルス電圧の最小電圧を制御する第１の可変ゲート電圧回路と、前記ドレイン電流または前記ソース電流に基づいて、前記パルス電圧の最大電圧を制御する第２の可変ゲート電圧回路とを備える波形整形回路と、
を有する半導体装置。
【請求項５】
スイッチング動作によりパルス状の交流信号を出力する電界効果トランジスタと、
前記電界効果トランジスタの前記スイッチング動作を制御するパルス電圧である制御信号を出力する制御回路と、
前記電界効果トランジスタのドレイン電流またはソース電流に基づいて、前記電界効果トランジスタのゲートに印加する正または負の値をもつ前記制御信号の最小電圧を制御する第１の可変ゲート電圧回路と、前記ドレイン電流または前記ソース電流に基づいて、前記制御信号の最大電圧を制御する第２の可変ゲート電圧回路とを備える波形整形回路と、
を有するスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形整形回路、半導体装置及びスイッチング電源装置に関する。
【背景技術】
【０００２】
ＡＣ（Alternating Current）／ＤＣ（Direct Current）コンバータまたは、ＤＣ／ＤＣコンバータとして用いられるスイッチング電源装置や、増幅器などの半導体装置には、ＦＥＴ（Field effect transistor）が用いられる。
【０００３】
ＦＥＴには、たとえば、Ｓｉ（シリコン）−ＭＯＳ（metal-oxide-semiconductor）ＦＥＴが広く使用されている。また、近年では、ＨＥＭＴ（High Electron Mobility Transistor）と呼ばれる高電子移動度トランジスタが開発されている。ＨＥＭＴの代表的なものに、オン抵抗の小さい窒化ガリウム（ＧａＮ）の化合物半導体を用いたＧａＮ−ＨＥＭＴがある。
【０００４】
一方、ＦＥＴの電流は環境温度によって変動する。ＦＥＴの電流が変動すると、その電流を用いる回路の誤作動を招く恐れがある。なお、環境温度によってＦＥＴの閾値電圧も変動する。ＦＥＴの温度上昇を抑制するための方法として、ＦＥＴの温度を熱電対などにより検出し、ＦＥＴの温度が上昇したら、ＦＥＴを含む装置に設けられた放熱フィンへ当てる風量を大きくする方法がある。
【０００５】
なお、スイッチング電源装置では、出力電圧及びＦＥＴの電流に応じて、制御ＩＣ（Integrated Circuit）でＦＥＴのゲート電圧（パルス電圧）のデューティ比を変更して、出力電圧やＦＥＴの電流の変動が最小になるように制御している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−８７２１５号公報
【特許文献２】特開平０５−１９８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のような、ゲート電圧のデューティ比の変更は、スイッチング電源装置の出力電圧の変動を抑制する場合には有効である。しかし、ＦＥＴの電流の変動に対しては、制御ＩＣから出力されるゲート電圧は最大電圧と最小電圧が一定であるため、デューティ比の変更を行っても電流の変動を抑制する効果は低かった。
【０００８】
１つの側面では、本発明は、環境温度によるＦＥＴの電流の変動を抑制する波形整形回路、半導体装置及びスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
１つの実施態様では、電界効果トランジスタのドレイン電流またはソース電流に基づいて、前記電界効果トランジスタのゲートに印加する正または負の値をもつパルス電圧の最小電圧を制御する第１の可変ゲート電圧回路と、前記ドレイン電流または前記ソース電流に基づいて、前記パルス電圧の最大電圧を制御する第２の可変ゲート電圧回路と、を有する波形整形回路が提供される。
【００１０】
また、１つの実施態様では、半導体装置が提供される。
さらに、１つの実施態様では、スイッチング電源装置が提供される。
【発明の効果】
【００１１】
１つの側面では、環境温度によるＦＥＴの電流の変動を抑制できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態の波形整形回路の一例を示す図である。
【図２】ＦＥＴの電流電圧特性の一例を示す図である。
【図３】第２の実施の形態の波形整形回路の一例を示す図である。
【図４】可変ゲート電圧回路の一例を示す図である。
【図５】可変ゲート電圧回路が決定する出力電圧の電圧範囲の一例を示す図である。
【図６】ドレイン電流監視回路の一例を示す図である。
【図７】シミュレーション結果の一例を示す図である（対策前）。
【図８】シミュレーション結果の一例を示す図である（対策後）。
【図９】スイッチング電源装置の一例を示す図である。
【図１０】ＰＦＣ装置の一例を示す図である。
【図１１】サーバ用電源装置の一例を示す図である。
【図１２】直流昇圧装置の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の波形整形回路の一例を示す図である。波形整形回路１−１は、ＦＥＴ１ａのドレイン電流またはソース電流の変化に応じて、ＦＥＴ１ａのゲート端子に印加するゲート電圧（パルス電圧）の波形整形を行いつつ、ゲート電圧の最大電圧または最小電圧のレベル可変制御を行う回路である。
【００１４】
波形整形回路１−１は、ゲート電圧制御回路１０−１を有し、ゲート電圧制御回路１０−１には、可変ゲート電圧回路１１−１、１２−１が含まれる。また、図１の例では、波形整形回路１−１は、ドレイン電流監視回路２とソース電流監視回路３を有するように図示されているが、ドレイン電流監視回路２とソース電流監視回路３の、いずれか一方が備えられていればよい。
【００１５】
なお、図１に示す例では、ドレイン電流監視回路２やソース電流監視回路３が、波形整形回路１−１に含まれるように図示されているが、波形整形回路１−１に含まれていなくてもよい。
【００１６】
ドレイン電流監視回路２は、ＦＥＴ１ａのドレイン電流を監視して監視結果を出力する。たとえば、ドレイン電流監視回路２は、監視したドレイン電流を電圧に変換し、電流検出信号ｄ１０を出力する。
【００１７】
ソース電流監視回路３は、ＦＥＴ１ａのソース電流を監視して監視結果を出力する。たとえば、ソース電流監視回路３は、監視したソース電流を電圧に変換し、電流検出信号ｄ２０を出力する。
【００１８】
なお、ＦＥＴ１ａは、図１の例ではｎチャネル型のＦＥＴであり、たとえば、ＧａＮ−ＨＥＭＴである。ＦＥＴ１ａは、Ｓｉ−ＭＯＳＦＥＴ、ＧａＡｓ（ガリウム砒素）−ＭＯＳＦＥＴなどの化合物ＦＥＴであってもよい。
【００１９】
ゲート電圧制御回路１０−１は、最大電圧と最小電圧が一定レベルの入力電圧Ｖｉｎを受信する。入力電圧Ｖｉｎは、たとえば、スイッチング電源装置の制御ＩＣ１ｂから出力される。可変ゲート電圧回路１１−１は、ＦＥＴ１ａのドレイン電流またはソース電流に基づいて、入力電圧Ｖｉｎから生成され、ＦＥＴ１ａのゲート端子に印加する正または負の値をもつゲート電圧Ｖｇｓの最小電圧を制御する。
【００２０】
また、可変ゲート電圧回路１２−１は、ＦＥＴ１ａのドレイン電流またはソース電流に基づいて、ゲート電圧Ｖｇｓの最大電圧を制御する。
たとえば、ゲート電圧制御回路１０−１は、ドレイン電流またはソース電流が低下する場合、可変ゲート電圧回路１１−１はゲート電圧Ｖｇｓの最小電圧を下降させ、可変ゲート電圧回路１２−１はゲート電圧Ｖｇｓの最大電圧を上昇させる。
【００２１】
なお、波形整形回路１−１は、ＦＥＴ１ａの電流変化を検出する場合、ドレイン電流またはソース電流のいずれか一方の変化を検出すればよい。
図２は、ＦＥＴの電流電圧特性の一例を示す図である。波形グラフｇ１、ｇ２は、低温及び高温時におけるＦＥＴ１ａのドレイン電流Ｉｄのドレイン電圧依存性及びゲート電圧依存性を示す波形である。
【００２２】
波形グラフｇ１の縦軸はドレイン電流Ｉｄ、横軸はドレイン電圧Ｖｄｓである。波形グラフｇ２の縦軸はドレイン電流Ｉｄ、横軸はゲート電圧Ｖｇｓである。
波形グラフｇ１において、ドレイン電圧ＶｄｓがＶｄｓ０のとき、低温時のドレイン電流ＩｄはＩｄＬであり、高温時のドレイン電流ＩｄはＩｄＨである。同様に、波形グラフｇ２（ドレイン電圧Ｖｄｓ＝Ｖｄｓ０）において、ゲート電圧ＶｇｓがＶｇｓＬのとき、低温時のドレイン電流ＩｄはＩｄＬであり、高温時のドレイン電流ＩｄはＩｄＨである。
【００２３】
このように、ＦＥＴ１ａのドレイン電流Ｉｄは、環境温度によって変動する。この例では、低温から高温へ温度が変化するとＦＥＴ１ａのドレイン電流Ｉｄが減少することが分かる（図２では、ドレイン電流Ｉｄの変化について示しているが、ソース電流も環境温度によって同様に変化する）。
【００２４】
なお、一般的に、ゲート電圧Ｖｇｓが閾値電圧付近のドレイン電流Ｉｄは、環境温度が高くなるほど増大し、閾値電圧より十分高いゲート電圧Ｖｄｓにおけるドレイン電流Ｉｄは、環境温度が高くなるほど減少する。また、閾値電圧自体も、波形グラフｇ２に示すように、環境温度が高くなるほど小さくなっている（図２の例では負の値となっている）。
【００２５】
波形整形回路１−１は、ＦＥＴ１ａのドレイン電流Ｉｄの減少を検出すると、たとえば、ゲート電圧Ｖｇｓの最小電圧を下降させ、最大電圧を上昇させる。
たとえば、ゲート電圧Ｖｇｓの最大電圧がＶｇｓＬで、ドレイン電流ＩｄがＩｄＬのとき、環境温度が上昇し、ドレイン電流ＩｄがＩｄＨに減少する場合、可変ゲート電圧回路１２−１は、ゲート電圧Ｖｇｓの最大値をＶｇｓＨに上昇させる。これにより、図２に示すようにドレイン電流Ｉｄの電流減少分を回復させることができ、ドレイン電流Ｉｄの変動を抑制することができる。
【００２６】
一方、ゲート電圧Ｖｇｓの最小電圧がＶｍｉｎＬで、ドレイン電流Ｉｄが０のとき、環境温度が上昇しＦＥＴ１ａの閾値電圧が下がった場合、ドレイン電流Ｉｄが上昇する。そのため、可変ゲート電圧回路１１−１は、ゲート電圧Ｖｇｓの最小電圧をＶｍｉｎＨに下降させる。これにより、図２に示すようにドレイン電流Ｉｄの電流増加分を減らすことができ、ドレイン電流Ｉｄの変動を抑制することができる。
【００２７】
このような制御が行われることで、低温から高温へ温度が変化してＦＥＴ１ａのドレイン電流Ｉｄが減少する場合であっても、波形整形回路１−１は、ドレイン電流Ｉｄの変動を抑制することができる。なお、上記では低温から高温へ温度が変化した場合の制御について示したが、高温から低温へ温度が変化した場合も同様なレベル可変制御が行われて、ドレイン電流Ｉｄの変動が抑制される。
【００２８】
このように、波形整形回路１−１は、ＦＥＴ１ａのドレイン電流Ｉｄに基づいてゲート電圧Ｖｇｓの最小電圧と最大電圧を制御する。これにより、環境温度によるＦＥＴ１ａのドレイン電流Ｉｄの変動を抑制することが可能になる。なお、波形整形回路１−１は、ＦＥＴ１ａのソースに基づいてゲート電圧Ｖｇｓの最小電圧または最大電圧を制御しても同様の効果が得られる。
【００２９】
また、環境温度の上昇によりＦＥＴ１ａの閾値電圧が小さくなっても、波形整形回路１−１は、ドレイン電流またはソース電流の減少を検出することで、パルス電圧Ｖｉｎの最小電圧を下降し、ゲート電圧Ｖｇｓの最小電圧を閾値電圧以下にすることができる。波形整形回路１−１は、たとえば、ゲート電圧Ｖｇｓの最小電圧を、図１に示すような負の電圧にすることができる。これにより、ＦＥＴ１ａを確実にオフすることができる。
【００３０】
なお、上記では、ＦＥＴ１ａがｎチャネル型のＦＥＴであるものとして説明したが、ＦＥＴ１ａがｐチャネル型のＦＥＴであってもよい。その場合、上記ゲート電圧Ｖｇｓの最小電圧と最大電圧の制御は、逆にすればよい。
【００３１】
（第２の実施の形態）
図３は、第２の実施の形態の波形整形回路の一例を示す図である。図１に示した第１の実施の形態の波形整形回路１−１と同じ要素については同一符号が付されている。また、第２の実施の形態では、ドレイン電流の監視を行ってゲート電圧のレベル制御を行うものとし、ドレイン電流監視回路２を有するものとする。
【００３２】
波形整形回路１−２は、ゲート電圧制御回路１０−２及びドレイン電流監視回路２を有する。ゲート電圧制御回路１０−２には、可変ゲート電圧回路１１−２、１２−２が含まれる。
【００３３】
可変ゲート電圧回路１１−２には、波形整形部１１、スイッチＳＷＮ及びＡＤＣ（ＡＣ／ＤＣコンバータ）１１ｄが含まれる。可変ゲート電圧回路１２−２には、波形整形部１２、スイッチＳＷＰ及びＡＤＣ１２ｄが含まれる。なお、ＡＤＣ１１ｄ、１２ｄは、ドレイン電流監視回路２側に設けられてもよい。
【００３４】
ＡＤＣ１１ｄは、スイッチＳＷＮのオンオフを制御するスイッチ制御回路の一例であり、ドレイン電流監視回路２から出力された電流検出信号ｄ１１に基づいて、スイッチＳＷＮのオンオフ制御を行うためのデジタル信号を生成して出力する。
【００３５】
ＡＤＣ１２ｄは、スイッチＳＷＰのオンオフを制御するスイッチ制御回路の一例であり、ドレイン電流監視回路２から出力された電流検出信号ｄ１２に基づいて、スイッチＳＷＰのオンオフ制御を行うためのデジタル信号を生成して出力する。
【００３６】
スイッチＳＷＮ、ＳＷＰは、ＡＤＣ１１ｄ、１２ｄが出力するデジタル信号に基づいてスイッチングを行う。波形整形部１１、１２は、スイッチＳＷＮ、ＳＷＰのスイッチングに基づいて、出力電圧Ｖｏｕｔ（ＦＥＴ１ａのゲート電圧Ｖｇｓ）の所定電圧範囲を決定する。
【００３７】
図４は、可変ゲート電圧回路の一例を示す図である。可変ゲート電圧回路１１−２において、波形整形部１１は、キャパシタ１１ａ、抵抗素子１１ｂ、ツェナーダイオード１１ｃ０及びツェナーダイオード群１１ｃを含む。ツェナーダイオード群１１ｃは、ツェナーダイオード１１ｃ１、・・・、１１ｃｉを含む。スイッチＳＷＮは、スイッチｓｗｎ１、ｓｗｎ２、・・・、ｓｗｎｉを含む。なお、ツェナーダイオード群１１ｃは１つのツェナーダイオードであってもよい。
【００３８】
可変ゲート電圧回路１２−２において、波形整形部１２は、キャパシタ１２ａ、抵抗素子１２ｂ、ツェナーダイオード１２ｃ０及びツェナーダイオード群１２ｃを含む。ツェナーダイオード群１２ｃは、ツェナーダイオード１２ｃ１、・・・、１２ｃｉを含む。スイッチＳＷＰは、スイッチｓｗｐ１、ｓｗｐ２、・・・、ｓｗｐｉを含む。ツェナーダイオード群１２ｃは１つのツェナーダイオードであってもよい。
【００３９】
各回路素子の接続関係は以下の通りである。
キャパシタ１１ａの一端は、可変ゲート電圧回路１１−２の入力端子と抵抗素子１１ｂの一端に接続される。キャパシタ１１ａの他端は、抵抗素子１１ｂの他端、スイッチｓｗｎ１、・・・、ｓｗｎｉの端子ａ、ツェナーダイオード１１ｃ１のアノード及び可変ゲート電圧回路１１−２の出力端子に接続される。
【００４０】
ツェナーダイオード１１ｃ１、・・・、１１ｃｉはシリアルに接続され、ツェナーダイオード１１ｃ１、・・・、１１ｃｉのカソードは、スイッチｓｗｎ１、・・・、ｓｗｎｉの端子ｂに接続される。
【００４１】
たとえば、ツェナーダイオード１１ｃ１のカソードは、スイッチｓｗｎ１の端子ｂと、ツェナーダイオード１１ｃ２のアノードに接続される。ツェナーダイオード１１ｃ２のカソードは、スイッチｓｗｎ２の端子ｂと、ツェナーダイオード１１ｃ３（図示せず）のアノードに接続される。また、ツェナーダイオード１１ｃｉのカソードは、スイッチｓｗｎｉの端子ｂと、ツェナーダイオード１１ｃ０のアノードに接続される。
【００４２】
ＡＤＣ１１ｄの入力端子には、電流検出信号ｄ１１が入力される。ＡＤＣ１１ｄの出力端子は、スイッチｓｗｎ１、・・・、ｓｗｎｉの端子ｃ（スイッチ開閉制御用のコモン端子）に接続される。
【００４３】
ツェナーダイオード１１ｃ０のカソードは、キャパシタ１２ａの一端、抵抗素子１２ｂの一端及びツェナーダイオード１２ｃ１のカソードに接続される。キャパシタ１２ａの他端と抵抗素子１２ｂの他端は、基準電位である要素（以下ＧＮＤという）に接続される。
【００４４】
ツェナーダイオード１２ｃ１、・・・、１２ｃｉは、シリアルに接続され、ツェナーダイオード１２ｃ１、・・・、１２ｃｉのアノードは、スイッチｓｗｐ１、・・・、ｓｗｐｉの端子ａに接続される。
【００４５】
たとえば、ツェナーダイオード１２ｃ１のアノードは、スイッチｓｗｐ１の端子ａと、ツェナーダイオード１２ｃ２のカソードに接続される。ツェナーダイオード１２ｃ２のアノードは、スイッチｓｗｐ２の端子ａと、ツェナーダイオード１２ｃ３（図示せず）のカソードに接続される。また、ツェナーダイオード１２ｃｉのアノードは、スイッチｓｗｐｉの端子ａと、ツェナーダイオード１２ｃ０のカソードに接続される。ツェナーダイオード１２ｃ０のアノードは、ＧＮＤに接続される。
【００４６】
ＡＤＣ１２ｄの入力端子には、電流検出信号ｄ１２が入力される。ＡＤＣ１２ｄの出力端子は、スイッチｓｗｐ１、・・・、ｓｗｐｉの端子ｃ（スイッチ開閉制御用のコモン端子）に接続される。また、スイッチｓｗｐ１、・・・、ｓｗｐｉの端子ｂは、ＧＮＤに接続される。
【００４７】
なお、可変ゲート電圧回路１１−２の出力端子が波形整形回路１−２の出力端子となり、ＦＥＴ１ａのゲート端子に電気的に接続される。
図４に示すような可変ゲート電圧回路１１−２において、ツェナーダイオード群１１ｃは、入力に対して順方向バイアスに接続され、出力電圧Ｖｏｕｔ（ＦＥＴ１ａのゲート電圧Ｖｇｓ）の最小電圧を決定する。
【００４８】
このような波形整形回路１−２では、ここで、正のパルス電圧である入力電圧Ｖｉｎが入力端子に入力される場合、Ｖｉｎ＞０のとき、キャパシタ１１ａと抵抗素子１１ｂによる並列回路に電流が流れる。また、ツェナーダイオード１１ｃ０と、ツェナーダイオード群１１ｃにおいて後述のスイッチ制御によって有効になるツェナーダイオードとにおける寄生容量によって、キャパシタ１２ａと抵抗素子１２ｂによる並列回路に電荷が誘起される。また、ツェナーダイオード１１ｃ０と、ツェナーダイオード群１１ｃにおいて有効になるツェナーダイオードからなる直列回路の両端の電圧がフォワード電圧を越えたとき、キャパシタ１２ａと抵抗素子１２ｂによる並列回路に電流が流れる。入力電圧Ｖｉｎが０Ｖに下がると、キャパシタ１２ａと抵抗素子１２ｂによる並列回路から入力端子側または出力端子側へ放出される電流はツェナーダイオード１１ｃ０などによって遮断される。
【００４９】
このときキャパシタ１１ａ側に蓄積されていた電荷を補償するため、出力端子側から入力端子側へ電流が流れ、出力端子側の電圧が負に傾く。出力端子が負側の所定電圧より下がろうとすると、ツェナーダイオード１１ｃ０と有効となるツェナーダイオードのツェナー電圧（降伏電圧ともいう）の和によって下限値が制限され、出力端子の負側の電圧が確定する。
【００５０】
たとえば、ツェナーダイオード群１１ｃに接続されるスイッチＳＷＮにおけるスイッチｓｗｎ１、・・・、ｓｗｎｉを、この順番でオンしていくと、有効になるツェナーダイオードが減り、ツェナーダイオード群１１ｃ全体でみたときのツェナー電圧が正方向に変化する。スイッチｓｗｎ１、・・・、ｓｗｎｉが全てオンの状態から、スイッチｓｗｎｉから順にオフしていくと、逆に有効になるツェナーダイオードが増え、ツェナーダイオード群１１ｃ全体でみたときのツェナー電圧が負方向に大きくなる。
【００５１】
したがって、ドレイン電流が低下した場合、ＡＤＣ１１ｄは、スイッチｓｗｎ１、・・・、ｓｗｎｉを制御して、有効になるツェナーダイオードを増やすことで、ツェナー電圧が負方向に大きくなり、出力電圧Ｖｏｕｔの最小電圧を下降させることができる。
【００５２】
なお、ツェナーダイオードの閾値電圧は小さいので、ツェナーダイオード群１１ｃが出力電圧Ｖｏｕｔの最大電圧の制御に大きく寄与することはない。
一方、ツェナーダイオード群１２ｃは、入力に対して逆方向バイアスに接続され、入力される出力電圧Ｖｏｕｔの最大電圧を決定する。
【００５３】
たとえば、ツェナーダイオード群１２ｃに接続されるスイッチＳＷＰにおけるスイッチｓｗｐ１、・・・、ｓｗｐｉを、この逆の順番でオンしていくと、有効になるツェナーダイオードが減り、ツェナーダイオード群１２ｃ全体でみたときのツェナー電圧が正方向に小さくなる。スイッチｓｗｐ１、・・・、ｓｗｐｉが全てオンの状態から、この順番で順にオフしていくと、逆に有効になるツェナーダイオードが増え、ツェナーダイオード群１２ｃ全体でみたときのツェナー電圧が負方向に大きくなる。
【００５４】
したがって、ドレイン電流が低下した場合、ＡＤＣ１２ｄは、スイッチｓｗｐ１、・・・、ｓｗｐｉを制御して、有効になるツェナーダイオードを増やすことで、ツェナー電圧が負方向に大きくなる。ツェナーダイオード群１２ｃは、ツェナーダイオード群１１ｃとは接続が逆であるため、この場合、出力電圧Ｖｏｕｔの最大電圧を上昇させることができる。
【００５５】
図５は、可変ゲート電圧回路が決定する出力電圧の電圧範囲の一例を示す図である。縦軸は出力電圧Ｖｏｕｔ、横軸は時間である。可変ゲート電圧回路１１−２は、ＦＥＴ１ａのドレイン電流の変化に基づいて出力電圧Ｖｏｕｔの最小電圧を制御する。
【００５６】
図５の例では、可変ゲート電圧回路１１−２は、ＦＥＴ１ａのドレイン電流が低下するにつれて、電圧Ｖｖａｌｌｅｙ１から電圧Ｖｖａｌｌｅｙ２、電圧Ｖｖａｌｌｅｙ２から電圧Ｖｖａｌｌｅｙ３へと出力電圧Ｖｏｕｔの最小電圧を下降制御している。
【００５７】
また、可変ゲート電圧回路１２−２は、ＦＥＴ１ａのドレイン電流の変化に基づいて出力電圧Ｖｏｕｔの最大電圧を制御する。図５の例では、可変ゲート電圧回路１２−２は、ＦＥＴ１ａのドレイン電流が低下するにつれて、電圧Ｖｐｅａｋ１から電圧Ｖｐｅａｋ２、電圧Ｖｐｅａｋ２から電圧Ｖｐｅａｋ３へと出力電圧Ｖｏｕｔの最大電圧を上昇制御している。
【００５８】
図６は、ドレイン電流監視回路の一例を示す図である。ドレイン電流監視回路２は、クランプ回路２１ａ、２１ｂ、増幅回路２２ａ、２２ｂ、ピークホールド回路２３ａ、バレイホールド回路２３ｂ、保護回路２４ａ、２４ｂ及び抵抗素子２５を有する。
【００５９】
クランプ回路２１ａ、２１ｂは、ＦＥＴ１ａがオフ時には高い電圧が印加されるため、後段に接続される回路に過電圧が印加されないように入力電位をクランプし、ＦＥＴ１ａがオン状態のときにドレイン端子に印加される電圧を検出して出力する。
【００６０】
増幅回路２２ａ、２２ｂは、入力信号を増幅する。ピークホールド回路２３ａは、ドレイン電流の最大値を保持する。バレイホールド回路２３ｂは、ドレイン電流の最小値を保持する。保護回路２４ａ、２４ｂは、後段に接続される回路に規定以上の電圧が印加されないように過電圧保護を行う。
【００６１】
クランプ回路２１ａは、ダイオード２１ａ１、２１ａ２及びＦＥＴ２１ａ３、２１ａ４を含む。増幅回路２２ａは、オペアンプ２２ａ１を含む。ピークホールド回路２３ａは、ダイオード２３ａ１、２３ａ２、２３ａ３、２３ａ４、抵抗素子２３ａ５、２３ａ６、２３ａ７、２３ａ８及びキャパシタ２３ａ９、２３ａ１０、２３ａ１１を含む。保護回路２４ａは、ツェナーダイオード２４ａ１を含む。
【００６２】
また、クランプ回路２１ｂは、ダイオード２１ｂ１、２１ｂ２及びＦＥＴ２１ｂ３、２１ｂ４を含む。増幅回路２２ｂは、オペアンプ２２ｂ１を含む。バレイホールド回路２３ｂは、ダイオード２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４、抵抗素子２３ｂ５、２３ｂ６、２３ｂ７、２３ｂ８及びキャパシタ２３ｂ９、２３ｂ１０、２３ｂ１１を含む。保護回路２４ｂは、ツェナーダイオード２４ｂ１を含む。
【００６３】
各回路素子の接続関係は以下の通りである。
抵抗素子２５の一端は、ＦＥＴ２１ａ３のドレイン端子及びＦＥＴ２１ｂ３のドレイン端子に接続される。抵抗素子２５の他端は、ＦＥＴ１ａのドレイン端子、ＦＥＴ２１ａ４のドレイン端子及びＦＥＴ２１ｂ４のドレイン端子に接続される。
【００６４】
ＦＥＴ２１ａ３のゲート端子は、ダイオード２１ａ１のカソードに接続され、ダイオード２１ａ１のアノードはＧＮＤに接続される。ＦＥＴ２１ａ４のゲート端子は、ダイオード２１ａ２のカソードに接続され、ダイオード２１ａ２のアノードはＧＮＤに接続される。
【００６５】
ＦＥＴ２１ａ３のソース端子は、オペアンプ２２ａ１の正側入力端子（＋）に接続され、ＦＥＴ２１ａ４のソース端子は、オペアンプ２２ａ１の負側入力端子（−）に接続される。また、オペアンプ２２ａ１には、正側電源電圧Ｖ１及び負側電源電圧Ｖ２が印加される。
【００６６】
オペアンプ２２ａ１の出力端子は、ダイオード２３ａ１のアノードと、ダイオード２３ａ２のアノードに接続される。ダイオード２３ａ２のカソードは、キャパシタ２３ａ９の一端と、抵抗素子２３ａ５の一端に接続され、キャパシタ２３ａ９の他端と、抵抗素子２３ａ５の他端はＧＮＤに接続される。
【００６７】
ダイオード２３ａ１のカソードは、抵抗素子２３ａ６の一端に接続され、抵抗素子２３ａ６の他端は、ダイオード２３ａ３のアノードと、ダイオード２３ａ４のアノードに接続される。ダイオード２３ａ４のカソードは、キャパシタ２３ａ１０の一端と、抵抗素子２３ａ７の一端に接続され、キャパシタ２３ａ１０の他端と、抵抗素子２３ａ７の他端はＧＮＤに接続される。
【００６８】
ダイオード２３ａ３のカソードは、抵抗素子２３ａ８の一端、キャパシタ２３ａ１１の一端及びツェナーダイオード２４ａ１のカソードに接続され、電流検出信号ｄ１２が出力される。抵抗素子２３ａ８の他端、キャパシタ２３ａ１１の他端及びツェナーダイオード２４ａ１のアノードは、ＧＮＤに接続される。
【００６９】
ＦＥＴ２１ｂ３のゲート端子は、ダイオード２１ｂ１のカソードに接続され、ダイオード２１ｂ１のアノードはＧＮＤに接続される。ＦＥＴ２１ｂ４のゲート端子は、ダイオード２１ｂ２のカソードに接続され、ダイオード２１ｂ２のアノードはＧＮＤに接続される。
【００７０】
ＦＥＴ２１ｂ３のソース端子は、オペアンプ２２ｂ１の正側入力端子（＋）に接続され、ＦＥＴ２１ｂ４のソース端子は、オペアンプ２２ｂ１の負側入力端子（−）に接続される。また、オペアンプ２２ｂ１には、正側電源電圧Ｖ１及び負側電源電圧Ｖ２が印加される。
【００７１】
オペアンプ２２ｂ１の出力端子は、ダイオード２３ｂ１のカソードと、ダイオード２３ｂ２のアノードに接続される。ダイオード２３ｂ２のカソードは、キャパシタ２３ｂ９の一端と、抵抗素子２３ｂ５の一端に接続され、キャパシタ２３ｂ９の他端と、抵抗素子２３ｂ５の他端はＧＮＤに接続される。
【００７２】
ダイオード２３ｂ１のアノードは、抵抗素子２３ｂ６の一端に接続され、抵抗素子２３ｂ６の他端は、ダイオード２３ｂ３のアノードと、ダイオード２３ｂ４のアノードに接続される。ダイオード２３ｂ４のカソードは、キャパシタ２３ｂ１０の一端と、抵抗素子２３ｂ７の一端に接続され、キャパシタ２３ｂ１０の他端と、抵抗素子２３ｂ７の他端はＧＮＤに接続される。
【００７３】
ダイオード２３ｂ３のカソードは、抵抗素子２３ｂ８の一端、キャパシタ２３ｂ１１の一端及びツェナーダイオード２４ｂ１のカソードに接続され、電流検出信号ｄ１１が出力される。抵抗素子２３ｂ８の他端、キャパシタ２３ｂ１１の他端及びツェナーダイオード２４ｂ１のアノードはＧＮＤに接続される。
【００７４】
図７は、シミュレーション結果の一例を示す図である。図７では、波形整形回路１−２による制御を実施する前のシミュレーション結果が示されている。
波形グラフｇ１１はドレイン電流の波形であり、縦軸はドレイン電流〔Ａ〕、横軸は時間〔μｓ〕である。波形グラフｇ１２はゲート電圧の波形であり、縦軸はゲート電圧〔Ｖ〕、横軸は時間〔μｓ〕である。また、点線波形は環境温度が２７℃のときの状態を示し、実線波形は環境温度が１５０℃のときの状態を示している。
【００７５】
温度が２７℃から１５０℃に上昇した場合、波形整形回路１−２による制御を実施する前では、ゲート電圧の上下限の電圧に変化はなく固定である。このため、温度が２７℃のときに、パルス状のドレイン電流のピーク値は１８Ａ近傍にあるが、温度が１５０℃まで上昇すると、パルス状のドレイン電流のピーク値は１６Ａ近傍にまで低下していることが分かる。
【００７６】
このように、対策前ではゲート電圧の上下限の電圧は固定のため、温度が上昇するとドレイン電流が変化してしまう。
図８は、シミュレーション結果の一例を示す図である。図８では、波形整形回路１−２による制御を実施した後のシミュレーション結果が示されている。
【００７７】
波形グラフｇ２１はドレイン電流の波形であり、縦軸はドレイン電流〔Ａ〕、横軸は時間〔ｍｓ〕である。波形グラフｇ２２はゲート電圧の波形であり、縦軸はゲート電圧〔Ｖ〕、横軸は時間〔ｍｓ〕である。また、点線波形は環境温度が２７℃のときの状態を示し、実線波形は環境温度が１５０℃のときの状態を示している。
【００７８】
温度が２７℃から１５０℃に上昇した場合、波形整形回路１−２による制御を実施した場合では、ゲート電圧の上下限の電圧は変化している。このため、温度が２７℃のときに、パルス状のドレイン電流のピーク値は１６Ａ近傍にあるが、温度が１５０℃まで上昇した場合でも、パルス状のドレイン電流のピーク値は１６Ａ近傍に位置している。すなわち、温度上昇前と比べてドレイン電流は一致していることが分かる。
【００７９】
このように、波形整形回路１−２では、温度の上昇に伴い、ゲート電圧の上下限の電圧を適応的に変化させるため、温度が上昇した場合でもドレイン電流を温度上昇前と一致させることができ、ＦＥＴを流れる電流変動を抑制することができる。
【００８０】
（波形整形回路の半導体装置への適用例）
以下、上記のような波形整形回路の半導体装置への適用例を示す。半導体装置の例として、以下では、スイッチング電源装置、ＰＦＣ（Power Factor Correction：力率改善）装置、サーバ用電源装置及び直流昇圧装置を挙げる。
【００８１】
図９は、スイッチング電源装置の一例を示す図である。上述の波形整形回路が適用された半導体装置の一例としてスイッチング電源装置３０が示されている。スイッチング電源装置３０は、ＡＣアダプタとして利用可能である。
【００８２】
スイッチング電源装置３０の１次側回路部には、コモンモードフィルタ３１ｂ、ダイオードブリッジ３１ｃ、キャパシタ３２、１次側制御ＩＣ３３、ゲート電圧制御回路３４ａ、ドレイン電流監視回路３４ｂ、ソース電流監視回路３４ｃ及びトランジスタ３５が含まれる。
【００８３】
なお、ゲート電圧制御回路３４ａ、ドレイン電流監視回路３４ｂ及びソース電流監視回路３４ｃは、波形整形回路に含まれる回路要素である。また、図９では、ドレイン電流監視回路３４ｂ及びソース電流監視回路３４ｃの両方を示しているが、いずれか一方の回路が設けられればよい。
【００８４】
スイッチング電源装置３０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス３７を有する。
２次側回路部には、キャパシタ４１、４２ｃ、抵抗素子４２ｂ、４２ｄ、ダイオード４２ａ、４２ｅ、トランジスタ４３、ゲート電圧制御回路４４ａ、ドレイン電流監視回路４４ｂ、ソース電流監視回路４４ｃ及び２次側制御ＩＣ４５が含まれる。
【００８５】
なお、ゲート電圧制御回路４４ａ、ドレイン電流監視回路４４ｂ及びソース電流監視回路４４ｃは、波形整形回路に含まれる回路要素である。また、図９では、ドレイン電流監視回路４４ｂ及びソース電流監視回路４４ｃの両方を示しているが、いずれか一方の回路が設けられればよい。
【００８６】
スイッチング電源装置３０は、さらにバイアス安定化回路４６及びフォトカプラ４７を有する。なお、トランジスタ３５、４３は、ｎチャネル型のＭＯＳＦＥＴであり、たとえば、ＧａＮ−ＨＥＭＴである。
【００８７】
コモンモードフィルタ３１ｂは、交流電源３１ａに接続して交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ３１ｃは、ノイズ除去後の交流電圧を整流して整流信号を出力する。キャパシタ３２は、ダイオードブリッジ３１ｃが出力する整流信号を平滑化する。
【００８８】
１次側制御ＩＣ３３は、電源電圧が動作可能な電圧に達すると、トランジスタ３５のスイッチング動作を制御するための制御電圧（制御信号）を出力する。また、１次側制御ＩＣ３３は、ＶＣＣ端子、ＧＡＴＥ端子、ＩＦＢ端子、ＦＢ端子及びＧＮＤ端子を有する。
【００８９】
ＶＣＣ端子は、１次側制御ＩＣ３３の電源電圧が印加される端子である。ＶＣＣ端子には、キャパシタ３２の一端、ダイオードブリッジ３１ｃの出力端子及びトランス３７の１次巻き線３７ａの一端が接続される。キャパシタ３２の他端はＧＮＤに接続される。
【００９０】
ＧＡＴＥ端子は、トランジスタ３５をスイッチングするための制御電圧を出力する端子である。ＧＡＴＥ端子は、ゲート電圧制御回路３４ａの入力端子に接続される。
ＩＦＢ端子は、トランジスタ３５のドレイン端子からソース端子へ流れる電流をフィードバック検出するための端子である。ＩＦＢ端子は、トランジスタ３５のソース端子及びソース電流監視回路３４ｃの入力端子に接続される。ソース電流監視回路３４ｃは、トランジスタ３５のソース端子とＧＮＤとの間に配置され、トランジスタ３５のソース電流の監視結果をゲート電圧制御回路３４ａへ出力する。
【００９１】
なお、１次側制御ＩＣ３３は、ＩＦＢ端子に入力される電流が異常値であるときには、たとえば、ＧＡＴＥ端子から出力される制御電圧を所定レベルにして、ゲート電圧制御回路３４ａを介して、トランジスタ３５のスイッチング動作を停止させる。
【００９２】
ＦＢ端子は、フォトカプラ４７から出力されるフィードバック電圧を受信する端子である。１次側制御ＩＣ３３は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。ＧＮＤ端子は、ＧＮＤに接続される。
【００９３】
ドレイン電流監視回路３４ｂは、トランス３７の１次巻き線３７ａとトランジスタ３５のドレイン端子との間に配置され、トランジスタ３５のドレイン電流の監視結果をゲート電圧制御回路３４ａに出力する。
【００９４】
トランジスタ３５は、ドレイン電流監視回路３４ｂを介してトランス３７の１次巻き線３７ａに接続されたドレイン端子と、ソース電流監視回路３４ｃを介してＧＮＤに接続されたソース端子と、ゲート電圧制御回路３４ａから出力されるゲート電圧が印加されるゲート端子を有する。トランジスタ３５は、ゲート電圧制御回路３４ａから供給されるゲート電圧に応じてオンまたはオフする。
【００９５】
ゲート電圧制御回路３４ａは、１次側制御ＩＣ３３から出力された制御電圧を受信する。また、ゲート電圧制御回路３４ａは、ドレイン電流監視回路３４ｂからの電流検出信号またはソース電流監視回路３４ｃからの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【００９６】
トランス３７は、１次巻き線３７ａ、２次巻き線３７ｂ、コア３７ｃを有する。図９では模式的に図示されているが、１次巻き線３７ａ、２次巻き線３７ｂは、コア３７ｃに巻き付けられている。なお、各巻き線の一端の近傍に示されている黒丸は各巻き線の巻き始めの位置を示している。
【００９７】
１次巻き線３７ａの一端は、ダイオードブリッジ３１ｃの出力端子、キャパシタ３２の一端及び１次側制御ＩＣ３３のＶＣＣ端子に接続され、他端はドレイン電流監視回路３４ｂを介してトランジスタ３５のドレイン端子に接続される。
【００９８】
２次巻き線３７ｂの一端は、キャパシタ４１の一端と、スイッチング電源装置３０の出力端子に接続される。キャパシタ４１の他端はＧＮＤに接続される。キャパシタ４１は、出力電圧に生じるリップル電圧を低減するために設けられている。
【００９９】
２次巻き線３７ｂの他端は、ダイオード４２ａのアノード、抵抗素子４２ｄの一端及びダイオード４２ｅのカソードに接続され、さらにドレイン電流監視回路４４ｂを介してトランジスタ４３のドレイン端子に接続される。
【０１００】
ドレイン電流監視回路４４ｂは、トランス３７の１次巻き線３７ｂとトランジスタ４３のドレイン端子との間に配置され、トランジスタ４３のドレイン電流の監視結果をゲート電圧制御回路４４ａに出力する。
【０１０１】
トランジスタ４３は、ドレイン電流監視回路４４ｂを介して２次巻き線３７ｂの一端に接続されたドレイン端子と、ソース電流監視回路４４ｃを介してＧＮＤに接続されたソース端子と、ゲート電圧制御回路４４ａから供給されるゲート電圧が印加されるゲート端子を有する。トランジスタ４３は、ゲート電圧に基づいて、スイッチング動作を行う。
【０１０２】
ソース電流監視回路４４ｃは、トランジスタ４３のソース端子とＧＮＤとの間に配置され、トランジスタ４３のソース電流の監視結果をゲート電圧制御回路４４ａへ出力する。２次側制御ＩＣ４５は、トランジスタ４３のドレイン電圧に基づいて、トランジスタ４３のスイッチング動作を制御するための制御電圧を出力する。２次側制御ＩＣ４５は、ＶＣＣ端子、Ｄｒａｉｎ端子、ＧＡＴＥ端子及びＧＮＤ端子を有する。
【０１０３】
ＶＣＣ端子は、キャパシタ４２ｃの一端と、抵抗素子４２ｂの一端に接続される。キャパシタ４２ｃの他端はＧＮＤに接続され、抵抗素子４２ｂの他端はダイオード４２ａのカソードに接続される。ＶＣＣ端子には、ダイオード４２ａ、抵抗素子４２ｂ、キャパシタ４２ｃによって生成される電源電圧が印加され、２次側制御ＩＣ４５は、その電源電圧によって動作する。
【０１０４】
Ｄｒａｉｎ端子は、トランジスタ４３のドレイン電圧を検出するために設けられた抵抗素子４２ｄを介して２次巻き線３７ｂの一端と、ドレイン電流監視回路４４ｂを介してトランジスタ４３のドレイン端子に接続される。
【０１０５】
ＧＡＴＥ端子には、ゲート電圧制御回路４４ａの入力端子が接続され、ＧＡＴＥ端子から制御電圧が出力される。ＧＮＤ端子には、ＧＮＤが接続される。
ゲート電圧制御回路４４ａは、２次側制御ＩＣ４５から出力された制御電圧を受信する。また、ゲート電圧制御回路４４ａは、ドレイン電流監視回路４４ｂからの電流検出信号またはソース電流監視回路４４ｃからの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１０６】
ダイオード４２ｅは、トランジスタ４３のスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード４２ｅのアノードは、ＧＮＤに接続され、またソース電流監視回路４４ｃを介してトランジスタ４３のソース端子に接続される。ダイオード４２ｅのカソードは、ドレイン電流監視回路４４ｂを介してトランジスタ４３のドレイン端子に接続される。
【０１０７】
ダイオード４２ａ、抵抗素子４２ｂ及びキャパシタ４２ｃは、２次側制御ＩＣ４５を動作させるための直流電圧である電源電圧を生成する。
ダイオード４２ａのアノードは、２次巻き線３７ｂの一端に接続され、カソードは、抵抗素子４２ｂの一端に接続される。抵抗素子４２ｂの他端は、キャパシタ４２ｃの一端及び２次側制御ＩＣ４５のＶＣＣ端子に接続される。
【０１０８】
バイアス安定化回路４６は、出力電圧のバイアスの安定化を行ってフォトカプラ４７の入力レベルに基づく信号を生成する。フォトカプラ４７は、バイアス安定化回路４６からの出力信号をスイッチング電源装置３０の出力電圧（直流電圧）とその期待値との誤差を示す誤差信号として出力する。１次側制御ＩＣ３３は、その誤差信号を出力電圧のフィードバック電圧として受けて、デューティ比を適切な値へ調整する。
【０１０９】
図１０は、ＰＦＣ装置の一例を示す図である。ＰＦＣ装置５０は、交流電源５１ａからの高調波の抑制を図って力率を改善する。ＰＦＣ装置５０は、コモンモードフィルタ５１ｂ、ダイオードブリッジ５１ｃ、制御ＩＣ５２、ゲート電圧制御回路５３ａ、ドレイン電流監視回路５３ｂ、ソース電流監視回路５３ｃ、トランジスタ５４、キャパシタ５５、インダクタ５６、ダイオード５７、抵抗素子５８ａ、５８ｂ及び負荷５９を有する。トランジスタ５４は、ｎチャネル型ＭＯＳトランジスタであり、たとえば、ＧａＮ−ＨＥＭＴである。
【０１１０】
なお、ゲート電圧制御回路５３ａ、ドレイン電流監視回路５３ｂ及びソース電流監視回路５３ｃは、波形整形回路に含まれる回路要素である。また、図１０では、ドレイン電流監視回路５３ｂ及びソース電流監視回路５３ｃの両方を示しているが、いずれか一方の回路が設けられればよい。
【０１１１】
各回路素子の接続関係において、コモンモードフィルタ５１ｂの入力側には交流電源５１ａが接続され、出力側にはダイオードブリッジ５１ｃの入力端子が接続される。ダイオードブリッジ５１ｃの出力端子には、キャパシタ５５の一端及びインダクタ５６の一端が接続される。キャパシタ５５の他端は、ＧＮＤに接続される。
【０１１２】
インダクタ５６の他端は、ドレイン電流監視回路５３ｂを介してトランジスタ５４のドレイン端子と、ダイオード５７のアノードに接続される。ダイオード５７のカソードは、負荷５９の一端及び抵抗素子５８ａの一端に接続される。負荷５９の他端はＧＮＤに接続される。
【０１１３】
制御ＩＣ５２のＧＡＴＥ端子は、ゲート電圧制御回路５３ａの入力端子に接続される。ゲート電圧制御回路５３ａの出力端子は、トランジスタ５４のゲート端子に接続される。制御ＩＣ５２のＦＢ端子は、抵抗素子５８ａの他端及び抵抗素子５８ｂの一端に接続され、抵抗素子５８ｂの他端はＧＮＤに接続される。トランジスタ５４のソース端子は、ソース電流監視回路５３ｃを介してＧＮＤに接続される。
【０１１４】
ドレイン電流監視回路５３ｂは、インダクタ５６の一端とダイオード５７のアノードの接続点と、トランジスタ５４のドレイン端子との間に配置され、トランジスタ５４のドレイン電流の監視結果をゲート電圧制御回路５３ａへ出力する。
【０１１５】
ソース電流監視回路５３ｃは、トランジスタ５４のソース端子とＧＮＤとの間に配置され、トランジスタ５４のソース電流の監視結果をゲート電圧制御回路５３ａへ出力する。
ゲート電圧制御回路５３ａは、制御ＩＣ５２から出力された制御電圧を受信する。また、ゲート電圧制御回路５３ａは、ドレイン電流監視回路５３ｂからの電流検出信号またはソース電流監視回路５３ｃからの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１１６】
ここで、コモンモードフィルタ５１ｂは、交流電源５１ａからの交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ５１ｃは、ノイズ除去後の交流電圧を整流する。キャパシタ５５は、整流された入力電圧を平滑化する。インダクタ５６は、昇圧インダクタであって、平滑化された電圧を所定値まで昇圧する。また、インダクタ５６を通じて流れる信号は、ダイオード５７へ流れ、ダイオード５７は、インダクタ５６から出力された信号を整流する。
【０１１７】
制御ＩＣ５２は、ＧＡＴＥ端子及びＦＢ端子を有する。ＧＡＴＥ端子は、トランジスタ５４をスイッチングするための制御電圧を出力する端子である。ＦＢ端子は、抵抗素子５８ａ、５８ｂによって出力電圧が分圧されたフィードバック電圧を受信する端子である。制御ＩＣ５２は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。
【０１１８】
トランジスタ５４は、ゲート電圧制御回路５３ａから出力されたゲート電圧に基づきスイッチング動作を行う。トランジスタ５４がオフのときには、インダクタ５６から出力された信号は、ダイオード５７を通じて負荷５９へ流れる。トランジスタ５４がオンのときには、インダクタ５６から出力された信号は、ソース電流監視回路５３ｃを介してＧＮＤに流れる。
【０１１９】
図１１は、サーバ用電源装置の一例を示す図である。サーバ用電源装置６は、ＰＦＣ回路６０及び絶縁型ＤＣ／ＤＣコンバータ７０、８０を備える。絶縁型ＤＣ／ＤＣコンバータ７０と、絶縁型ＤＣ／ＤＣコンバータ８０は、バス（たとえば、１２Ｖバス）６ａ、６ｂを介して接続される。
【０１２０】
ＰＦＣ回路６０は、ダイオード６１ａ、６１ｂ、６１ｃ、６１ｄ、インダクタ６２、トランジスタ６３、ダイオード６４、キャパシタ６５、ドレイン電流監視回路６６ｂ及びソース電流監視回路６６ｃを含む。ダイオード６１ａ、６１ｂ、６１ｃ、６１ｄでダイオードブリッジが形成されている。また、トランジスタ６３の駆動制御を行う回路として、ゲート電圧制御回路６６ａ及びＰＦＣ制御ＩＣ６７が配置される。
【０１２１】
なお、ゲート電圧制御回路６６ａ、ドレイン電流監視回路６６ｂ及びソース電流監視回路６６ｃは、波形整形回路に含まれる回路要素である。また、図１１では、ドレイン電流監視回路６６ｂ及びソース電流監視回路６６ｃの両方を示しているが、いずれか一方の回路が設けられればよい。
【０１２２】
絶縁型ＤＣ／ＤＣコンバータ７０は、トランス７１、トランジスタ７２ａ、７２ｂ、キャパシタ７５及びソース電流監視回路７３ａ１、７３ｂ１を含む。トランス７１は、１次巻き線７１ａと２次巻き線７１ｂを含む（コアの図示は省略）。また、トランジスタ７２ａの駆動制御を行う回路として、ゲート電圧制御回路７３ａ及び１次側制御ＩＣ７４ａが配置され、トランジスタ７２ｂの駆動制御を行う回路として、ゲート電圧制御回路７３ｂ及び２次側制御ＩＣ７４ｂが配置される。
【０１２３】
なお、ゲート電圧制御回路７３ａ及びソース電流監視回路７３ａ１は、波形整形回路に含まれる回路要素である。また、図１１では、ソース電流監視回路７３ａ１を設けているが、ドレイン電流監視回路をトランジスタ７２ａのドレイン端子に設けてもよい。
【０１２４】
ゲート電圧制御回路７３ｂ及びソース電流監視回路７３ｂ１は、波形整形回路に含まれる回路要素である。また、図１１では、ソース電流監視回路７３ｂ１を設けているが、ドレイン電流監視回路をトランジスタ７２ｂのドレイン端子に設けてもよい。
【０１２５】
絶縁型ＤＣ／ＤＣコンバータ８０は、トランス８１、トランジスタ８２ａ、８２ｂ、キャパシタ８５及びソース電流監視回路８３ａ１、８３ｂ１を含む。トランス８１は、１次巻き線８１ａと２次巻き線８１ｂを含む（コアの図示は省略）。また、トランジスタ８２ａの駆動制御を行う回路として、ゲート電圧制御回路８３ａ及び１次側制御ＩＣ８４ａが配置され、トランジスタ８２ｂの駆動制御を行う回路として、ゲート電圧制御回路８３ｂ及び２次側制御ＩＣ８４ｂが配置される。
【０１２６】
なお、ゲート電圧制御回路８３ａ及びソース電流監視回路８３ａ１は、波形整形回路に含まれる回路要素である。また、図１１では、ソース電流監視回路８３ａ１を設けているが、ドレイン電流監視回路をトランジスタ８２ａのドレイン端子に設けてもよい。
【０１２７】
ゲート電圧制御回路８３ｂ及びソース電流監視回路８３ｂ１は、波形整形回路に含まれる回路要素である。また、図１１では、ソース電流監視回路８３ｂ１を設けているが、ドレイン電流監視回路をトランジスタ８２ｂのドレイン端子に設けてもよい。
【０１２８】
トランジスタ６３、７２ａ、７２ｂ、８２ａ、８２ｂは、ＮＭＯＳトランジスタであり、たとえば、ＧａＮ−ＨＥＭＴである。
各回路素子の接続関係において、交流電源６１の一端は、ダイオード６１ａのアノードと、ダイオード６１ｃのカソードに接続される。交流電源６１の他端は、ダイオード６１ｂのアノードと、ダイオード６１ｄのカソードに接続される。
【０１２９】
ダイオード６１ａのカソードは、ダイオード６１ｂのカソードと、インダクタ６２の一端に接続される。インダクタ６２の他端は、ドレイン電流監視回路６６ｂを介してトランジスタ６３のドレイン端子と、ダイオード６４のアノードに接続される。ダイオード６４のカソードは、キャパシタ６５の一端と、トランス７１の１次巻き線７１ａの一端に接続される。１次巻き線７１ａの他端は、トランジスタ７２ａのドレイン端子に接続される。
【０１３０】
ダイオード６１ｃのアノードは、ダイオード６１ｄのアノード、ソース電流監視回路６６ｃを介してトランジスタ６３のソース端子、キャパシタ６５の他端及びソース電流監視回路７３ａ１を介してトランジスタ７２ａのソース端子に接続される。
【０１３１】
トランジスタ６３のゲート端子は、ゲート電圧制御回路６６ａの出力端子に接続され、ゲート電圧制御回路６６ａの入力端子は、ＰＦＣ制御ＩＣ６７の出力端子に接続される。
トランス７１の２次巻き線７１ｂの一端は、キャパシタ７５の一端と、バス６ｂに接続される。２次巻き線７１ｂの他端は、トランジスタ７２ｂのドレイン端子に接続される。トランジスタ７２ｂのソース端子は、ソース電流監視回路７３ｂ１を介してキャパシタ７５の他端と、バス６ａに接続される。
【０１３２】
トランジスタ７２ａのゲート端子は、ゲート電圧制御回路７３ａの出力端子に接続され、ゲート電圧制御回路７３ａの入力端子は、１次側制御ＩＣ７４ａの出力端子に接続される。トランジスタ７２ｂのゲート端子は、ゲート電圧制御回路７３ｂの出力端子に接続され、ゲート電圧制御回路７３ｂの入力端子は、２次側制御ＩＣ７４ｂの出力端子に接続される。
【０１３３】
トランス８１の１次巻き線８１ａの一端は、バス６ｂに接続され、１次巻き線８１ａの他端は、トランジスタ８２ａのドレイン端子に接続される。トランジスタ８２ａのソース端子は、ソース電流監視回路８３ａ１を介してバス６ａに接続される。
【０１３４】
トランス８１の２次巻き線８１ｂの一端は、キャパシタ８５の一端と、出力端子の一端に接続され、２次巻き線８１ｂの他端は、トランジスタ８２ｂのドレイン端子に接続される。トランジスタ８２ｂのソース端子は、ソース電流監視回路８３ｂ１を介してキャパシタ８５の他端と、出力端子の他端に接続される。
【０１３５】
トランジスタ８２ａのゲート端子は、ゲート電圧制御回路８３ａの出力端子に接続され、ゲート電圧制御回路８３ａの入力端子は、１次側制御ＩＣ８４ａの出力端子に接続される。トランジスタ８２ｂのゲート端子は、ゲート電圧制御回路８３ｂの出力端子に接続され、ゲート電圧制御回路８３ｂの入力端子は、２次側制御ＩＣ８４ｂの出力端子に接続される。
【０１３６】
ＰＦＣ回路６０は、交流電源６１からの高調波の抑制を図って力率を改善する。ＰＦＣ制御ＩＣ６７は、トランジスタ６３をスイッチングするための制御電圧を出力する。
ドレイン電流監視回路６６ｂは、インダクタ６２の一端とダイオード６４のアノードの接続点と、トランジスタ６３のドレイン端子との間に配置され、トランジスタ６３のドレイン電流の監視結果をゲート電圧制御回路６６ａへ出力する。
【０１３７】
ソース電流監視回路６６ｃは、トランジスタ６３のソース端子と、ラインＬ１との間に配置され、トランジスタ６３のソース電流の監視結果をゲート電圧制御回路６６ａへ出力する。なお、ラインＬ１は、ダイオード６１ｃ、６１ｄのアノード及びキャパシタ６５の一端に接続される配線である。
【０１３８】
ゲート電圧制御回路６６ａは、ＰＦＣ制御ＩＣ６７から出力された制御電圧を受信する。また、ゲート電圧制御回路６６ａは、ドレイン電流監視回路６６ｂからの電流検出信号またはソース電流監視回路６６ｃからの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１３９】
絶縁型ＤＣ／ＤＣコンバータ７０は、トランス７１を用いて入力側と出力側との電気的絶縁を図って、ＰＦＣ回路６０から出力されるＤＣ電圧を所定のＤＣ電圧に変換する。１次側制御ＩＣ７４ａは、トランジスタ７２ａをスイッチングするための制御電圧を出力し、２次側制御ＩＣ７４ｂは、トランジスタ７２ｂをスイッチングするための制御電圧を出力する。
【０１４０】
ソース電流監視回路７３ａ１は、トランジスタ７２ａのソース端子と、ラインＬ１との間に配置され、トランジスタ７２ａのソース電流の監視結果をゲート電圧制御回路７３ａへ出力する。
【０１４１】
ゲート電圧制御回路７３ａは、１次側制御ＩＣ７４ａから出力された制御電圧を受信する。また、ゲート電圧制御回路７３ａは、ソース電流監視回路７３ａ１からの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１４２】
ソース電流監視回路７３ｂ１は、トランジスタ７２ｂのソース端子と、ラインＬ２との間に配置され、トランジスタ７２ｂのソース電流の監視結果をゲート電圧制御回路７３ｂへ出力する。なお、ラインＬ２は、キャパシタ７５の一端及びバス６ａに接続されている配線である。
【０１４３】
ゲート電圧制御回路７３ｂは、２次側制御ＩＣ７４ｂから出力された制御電圧を受信する。また、ゲート電圧制御回路７３ｂは、ソース電流監視回路７３ｂ１からの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１４４】
絶縁型ＤＣ／ＤＣコンバータ８０は、トランス８１を用いて入力側と出力側との電気的絶縁を図って、絶縁型ＤＣ／ＤＣコンバータ７０から出力されるＤＣ電圧を、ＣＰＵ（Central Processing Unit）等のプロセッサの所定の動作電圧に変換する。１次側制御ＩＣ８４ａは、トランジスタ８２ａをスイッチングするための制御電圧を出力し、２次側制御ＩＣ８４ｂは、トランジスタ８２ｂをスイッチングするための制御電圧を出力する。
【０１４５】
ソース電流監視回路８３ａ１は、トランジスタ８２ａのソース端子と、ラインＬ３との間に配置され、トランジスタ８２ａのソース電流の監視結果をゲート電圧制御回路８３ａへ出力する。なお、ラインＬ３は、バス６ａに接続されている配線である。
【０１４６】
ゲート電圧制御回路８３ａは、１次側制御ＩＣ８４ａから出力された制御電圧を受信する。また、ゲート電圧制御回路８３ａは、ソース電流監視回路８３ａ１からの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１４７】
ソース電流監視回路８３ｂ１は、トランジスタ８２ｂのソース端子と、ラインＬ４との間に配置され、トランジスタ８２ｂのソース電流の監視結果をゲート電圧制御回路８３ｂへ出力する。なお、ラインＬ４は、キャパシタ８５の一端及び出力端子の一端が接続されている負極性側の配線である。
【０１４８】
ゲート電圧制御回路８３ｂは、２次側制御ＩＣ８４ｂから出力された制御電圧を受信する。また、ゲート電圧制御回路８３ｂは、ソース電流監視回路８３ｂ１からの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１４９】
図１２は、直流昇圧装置の一例を示す図である。直流昇圧装置９０は、直流電源９１から出力される直流電圧の昇圧を行う。直流昇圧装置９０は、直流電源９１、制御ＩＣ９２、ゲート電圧制御回路９３ａ、ドレイン電流監視回路９３ｂ、ソース電流監視回路９３ｃ、トランジスタ９４、インダクタ９５、ダイオード９６、抵抗素子９７ａ、９７ｂ及び負荷９８を有する。トランジスタ９４は、ＮＭＯＳトランジスタであり、たとえば、ＧａＮ−ＨＥＭＴである。
【０１５０】
なお、ゲート電圧制御回路９３ａ、ドレイン電流監視回路９３ｂ及びソース電流監視回路９３ｃは、波形整形回路に含まれる回路要素である。また、図１２では、ドレイン電流監視回路９３ｂ及びソース電流監視回路９３ｃの両方を示しているが、いずれか一方の回路が設けられればよい。
【０１５１】
各回路素子の接続関係において、直流電源９１の正極性端子は、インダクタ９５の一端に接続され、直流電源９１の負極性端子はＧＮＤに接続される。インダクタ９５の他端は、ドレイン電流監視回路９３ｂを介してトランジスタ９４のドレイン端子と、ダイオード９６のアノードに接続される。ダイオード９６のカソードは、負荷９８の一端及び抵抗素子９７ａの一端に接続される。負荷９８の他端はＧＮＤに接続される。
【０１５２】
制御ＩＣ９２のＧＡＴＥ端子は、ゲート電圧制御回路９３ａの入力端子に接続される。ゲート電圧制御回路９３ａの出力端子は、トランジスタ９４のゲート端子に接続される。制御ＩＣ９２のＦＢ端子は、抵抗素子９７ａの他端及び抵抗素子９７ｂの一端に接続され、抵抗素子９７ｂの他端はＧＮＤに接続される。トランジスタ９４のソース端子は、ソース電流監視回路９３ｃを介してＧＮＤに接続される。
【０１５３】
ドレイン電流監視回路９３ｂは、インダクタ９５の一端とダイオード９６のアノードの接続点と、トランジスタ９４のドレイン端子との間に配置され、トランジスタ９４のドレイン電流の監視結果をゲート電圧制御回路９３ａへ出力する。
【０１５４】
ソース電流監視回路９３ｃは、トランジスタ９４のソース端子とＧＮＤとの間に配置され、トランジスタ９４のソース電流の監視結果をゲート電圧制御回路９３ａへ出力する。
ゲート電圧制御回路９３ａは、制御ＩＣ９２から出力された制御電圧を受信する。また、ゲート電圧制御回路９３ａは、ドレイン電流監視回路９３ｂからの電流検出信号またはソース電流監視回路９３ｃからの電流検出信号に基づいて、制御電圧の上下限を適応的に制御して、制御後の電圧信号をゲート電圧として出力する。
【０１５５】
ここで、インダクタ９５は、昇圧インダクタであって、直流電圧を所定値まで昇圧する。また、インダクタ９５を通じて流れる信号は、ダイオード９６へ流れ、ダイオード９６は、インダクタ９５から出力された信号を整流する。
【０１５６】
制御ＩＣ９２は、ＧＡＴＥ端子及びＦＢ端子を有する。ＧＡＴＥ端子は、トランジスタ９４をスイッチングするための制御電圧を出力する端子である。ＦＢ端子は、抵抗素子９７ａ、９７ｂによって出力電圧が分圧されたフィードバック電圧を受信する端子である。制御ＩＣ９２は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。
【０１５７】
トランジスタ９４は、ゲート電圧制御回路９３ａから出力されたゲート電圧に基づきスイッチング動作を行う。トランジスタ９４がオフのときには、インダクタ９５から出力された信号は、ダイオード９６を通じて負荷９８へ流れる。トランジスタ９４がオンのときには、インダクタ９５から出力された信号は、ソース電流監視回路９３ｃを介してＧＮＤに流れる。
【０１５８】
以上説明したように、波形整形回路１−１、１−２は、ＦＥＴのゲート駆動制御において、ＦＥＴのドレイン電流またはソース電流に基づいて、ゲートに印加する正または負の値をもつパルス電圧の最小電圧及び最大電圧の制御を行う。これにより、ＦＥＴの環境温度に依存する電流変動を抑制することができる。
【０１５９】
なお、上記では、ＦＥＴに流れる電流監視として、主にドレイン電流を監視する場合について説明したが、ソース電流の監視によって検出したソース電流に基づいてゲート電圧の制御を行ってもよい。
【０１６０】
ソース電流の監視を行う場合、ＦＥＴのゲート構造がＭＯＳやＭＩＳ（Metal Insulator Semiconductor）構造、あるいはダイオード構造であっても、ゲート端子に印加される電圧が順方向電圧以下であれば基本的にはゲート電流成分を無視することができるため、ドレイン電流監視と同じ動作となる。また、ソース電流監視では、クランプ回路は不要となる。
【０１６１】
一方、ＦＥＴのゲート構造がＰＮダイオード構造やショットキィダイオード構造になっている場合、これらダイオードの順方向電圧以上の電圧が印加されると、ソース端子側にはドレイン電流とゲート電流の両方が流れるため、制御量に誤差が生じる可能性がある。このため、ＦＥＴのゲート構造がＰＮダイオード構造やショットキィダイオード構造の場合には、ドレイン電流監視が適している。したがって、基本的には、ＦＥＴのゲート構造によって制御量に誤差が生じることのないドレイン電流監視が好ましい。
【０１６２】
以上、実施の形態に基づき、本発明の波形整形回路、半導体装置及びスイッチング電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１６３】
１−１  波形整形回路
１ａ  ＦＥＴ
１ｂ  制御ＩＣ
１０−１  ゲート電圧制御回路
１１−１、１２−１  可変ゲート電圧回路
２  ドレイン電流監視回路
３  ソース電流監視回路
ｄ１０、ｄ２０  電流検出信号
Ｖｉｎ  パルス電圧
Ｖｇｓ  ゲート電圧
【図１】
2019165596.tif 000003
【図２】
2019165596.tif 000004
【図３】
2019165596.tif 000005
【図４】
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【図５】
2019165596.tif 000007
【図６】
2019165596.tif 000008
【図７】
2019165596.tif 000009
【図８】
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【図９】
2019165596.tif 000011
【図１０】
2019165596.tif 000012
【図１１】
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【図１２】
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