(57)【要約】【課題】本開示は、下位分割アーキテクチャおよび／またはスライスアーキテクチャにおける線形性を向上させることができる技術および回路を提供する。【解決手段】本開示は、ＡＤＣまたはＤＡＣへの使用に好適なステージを提供し、このＡＤＣまたはＤＡＣにおいてステージは、熱雑音が低減された合成出力を協働して形成することが可能である複数のスライスを備える一方、各スライスはスライスごとに十分に小さい静電容量を有することによって、スライスに与えられるデジタル符号の変化に対して高速で応答する。これによって、ノイズ性能を損なわずに高速変換を達成することが可能になる。スライスは下位分割されて最上位ビットと最下位ビットとの間のスケーリング不整合を低減することができる。新規なシャフリング方式が実装され、これによって大型の複雑なシャフラを実装する必要を伴うことなくスライスのサブ区分間でシャフリングが生じ得る。【選択図】図９
2019165440.tif 000002
【特許請求の範囲】
【請求項１】
第１の部分および第２の部分を含むデジタルワードに応答する剰余形成サンプリングデジタルアナログ変換器であって、
並列に構成された複数の協働するデジタルアナログ変換器を備え、
前記複数の協働するデジタルアナログ変換器は、データワード生成器から個別のデータワードを受け取り、
前記データワードは共有部および付加部を含み、
前記共有部は、前記データワード生成器によるシャフリングの後の前記デジタルワードの前記第１の部分を表し、
前記付加部は、前記デジタルワードの前記第２の部分に属する値を符号化する、剰余形成サンプリングデジタルアナログ変換器。
【請求項２】
前記データワード生成器は少なくとも２つのシャフラを備え、
前記少なくとも２つのシャフラは、
前記データワードの前記第１の部分を受け取るように、かつ前記協働するデジタルアナログ変換器の第１のグループの変換エレメントに対する共有されるシャフリングされたデータ信号を生成するように構成された第１のシャフラと、
前記デジタルワードの前記第２の部分の少なくとも一部を受け取るように、かつ前記デジタルワードの前記第１の部分に属しないビットに関連するシャフリングされたデータ信号を生成するように構成された第２のシャフラと、を備え、
前記シャフリングされたデータ信号を用いて前記第１のグループの変換エレメントを制御する、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項３】
前記データワード生成器は縦続接続されたシャフラを備え、
前記縦続接続されたシャフラは、
第１のグループの変換エレメントを制御する複数のビットを受け取る第１のシャフラと、
第２のグループの変換エレメントの一部を制御するビットを受け取り、前記第１のグループの変換エレメントの最下位ビットを受け取る第２のシャフラと、を備える、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項４】
前記第２のシャフラは前記第１のシャフラからのデータ信号も受け取る、請求項３に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項５】
前記第２のシャフラは前記第１のシャフラへの入力を供給する、請求項４に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項６】
前記第２のグループの変換エレメントと関連付けられるビット値に基づいて制御される、各協働するデジタルアナログ変換器における前記第１のグループの変換エレメントのうちの少なくとも１つのエレメントは、前記協働するデジタルアナログ変換器の各動作に対する前記複数の前記協働するデジタルアナログ変換器中の異なる変換エレメントにシャフリングされる、請求項５に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項７】
前記データワード生成器への入力は、出力のディザリングと較正処理とのうちの１つ以上に使用するために前記複数の協働するデジタルアナログ変換器に既知の信号を注入する少なくとも１つの付加的なビット信号をさらに含む、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項８】
前記複数の協働するデジタルアナログ変換器は複数のスライスを備え、
各スライスは複数の変換エレメントを備え、
前記変換エレメントは第１のグループの変換エレメントおよび第２のグループの変換エレメントに下位分割されており、
前記第１のグループの変換エレメントおよび前記第２のグループの変換エレメントは介在する構成要素によって互いに接続されており、
各スライス中の前記第１のグループの変換エレメントのうちの少なくとも１つの変換エレメントは、データワードに基づくビット値に応じて制御され、前記ビット値の重みは前記複数のスライスの少なくとも一部における前記第２のグループの変換エレメントに適合する、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項９】
前記第１のグループの変換エレメントは、前記第１のグループの変換エレメントの最下位ビットの分解能にワードをデジタル化するように動作可能であり、
前記第１のグループの変換エレメントのうちの少なくとも１つの変換エレメントは、前記第２のグループの変換エレメントの前記データワードに基づくビット値に応じて制御され、前記最下位ビットの分解能に等しいサイズを有する、請求項８に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１０】
前記第１のグループの変換エレメントに対する二進符号化された値を表すビット値は、前記データワード生成器によってサーモメータ符号化または単項符号化形式に変換され、前記第１のグループの変換エレメントのうちの複数の変換エレメントに対するエレメント制御信号にシャフリングされ、
前記第１のグループの変換エレメントのうちの前記変換エレメントは、各スライス内でシャフリング方式またはランダム化方式で選択される、請求項２に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１１】
前記第１のグループの変換エレメントのうちの少なくとも１つのエレメントを除いて、各協働するデジタルアナログは内部の前記変換エレメントに対して同じシャフリングされたデータワードを受け取る、請求項２に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１２】
前記協働するデジタルアナログ変換器はスイッチトキャパシタから形成されている、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１３】
前記剰余形成サンプリングデジタルアナログ変換器はアナログデジタル変換器の剰余形成ステージである、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１４】
前記協働するデジタルアナログ変換器の各々は主デジタルアナログ変換器部を含み、
前記協働するデジタルアナログ変換器の少なくとも一部は下位デジタルアナログ変換器部を含み、前記主デジタルアナログ変換器部は前記データワードの前記第１の部分を変換し、前記第１の部分は前記デジタルワードの上位部を表し、前記下位デジタルアナログ変換器は前記デジタルワードの下位のビットを変換する、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１５】
前記複数の協働するデジタルアナログ変換器は、Ｌ個の変換器のバンクから選択されたＫ個の変換器を備え、
ＫおよびＬは整数であり、
ＬはＫより大きく、
前記Ｋ個の変換器の選択は動的に選択される、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１６】
前記付加部の位置は、前記協働するデジタルアナログ変換器内でシャフリングされる、請求項１に記載の剰余形成サンプリングデジタルアナログ変換器。
【請求項１７】
デジタルアナログ変換器であって、
複数のＤＡＣスライスを備え、
各スライスは主ＤＡＣ部および下位ＤＡＣ部に区分されており、
前記主ＤＡＣ部は、デジタルワードの複数の最上位ビットと関連付けられるアナログ値を出力し、
前記下位ＤＡＣ部は複数の下位ビットと関連付けられる値を出力し、前記下位ＤＡＣ部に関連するビット値の一部は、前記ＤＡＣスライスの前記主ＤＡＣ部中にわたってシャフリングされる、デジタルアナログ変換器。
【請求項１８】
前記デジタルアナログ変換器はサンプリングキャパシタ電荷共有デジタルアナログ変換器である、請求項１７に記載のデジタルアナログ変換器。
【請求項１９】
各スライスの前記主ＤＡＣ部は、静電容量に関して公称上同一である、またはサンプリングモード時のサンプリング時定数に関して公称上同一である、請求項１７に記載のデジタルアナログ変換器。
【請求項２０】
デジタルワードをアナログ値に変換するデジタルアナログ変換器であって、
前記デジタルワードは第１の部分および第２の部分を含み、
前記デジタルアナログ変換器は複数の公称上揃っているセルを備え、
各公称上揃っているセルは、セルデータワードに応答して前記公称上揃っているセルを第１の値と第２の値との一方に切り換え、
データワード生成器は、前記デジタルワードに応答してセルデータ信号を生成し、セルに前記第１の値または前記第２の値のいずれかを選択させ、
前記セルは、第１のインデックスおよび第２のインデックスを有する二次元アドレスによってアドレス指定され、
前記データワード生成器は、前記第１のインデックス内で前記第１の部分をシャフリングすることによって前記デジタルワードの前記第１の部分に対してシャフリング動作を実行する、デジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権データ
本出願は、「ＡＮＡＬＯＧ  ＴＯ  ＤＩＧＩＴＡＬ  ＣＯＮＶＥＲＴＥＲ  ＳＴＡＧＥ」と題する米国特許出願第１５／９１６，００９号の優先権を主張し、参照によってその全体が本明細書に組み込まれる。
【０００２】
本開示は、デバイスの伝達特性を向上させる装置および方法に関する。本明細書に開示される技術を用いて、アナログデジタル変換器およびデジタルアナログ変換器の積分非線形性（ＩＮＬ）誤差を低減することが可能である。このようなデバイスを用いるシステムは、低減された積分非線形性による向上を呈することが期待され得る。
【背景技術】
【０００３】
アナログデジタル変換器（ＡＤＣ）およびデジタルアナログ変換器（ＤＡＣ）の製造中のランダムな変動によって、それらのデバイス内のエレメントを、当該エレメントが変換結果になす寄与の点で効率的にオーバーウェイトまたはアンダーウェイトとすることができる。本開示は、下位分割アーキテクチャおよび／またはスライスアーキテクチャにおける線形性を向上させることができる技術および回路を提供する。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の実施形態のいくつかについての簡単な説明
本開示の第１の態様において、剰余形成デジタルアナログ変換器が提供される。このような変換器は、パイプライン方式アナログデジタル変換器内の剰余形成ステージに用いられ得る。デジタルアナログ変換器は、アナログ値に変換されるデジタル値を表すデータワードに応答する。デジタルアナログ変換器は、並列に構成された少なくとも２つの協働するデジタルアナログ変換器を備える。データワード生成器は、データワードを受け取って協働するデジタルアナログ変換器の各々に対するデータワードを生成するように構成されている。
【０００５】
有利には、協働するデジタルアナログ変換器のうちの所与の１つの内部の、スイッチトキャパシタまたは電流源などの変換エレメントは、第１の計数方式、例えば第１のインデックスを用いて特定され得る。有利には、協働するデジタルアナログ変換器の個々のものは、第２の計数方式、例えば第２のインデックスを用いて特定され得る。
【０００６】
好ましくは、協働するデジタルアナログ変換器の各々に提供されるビットパターンを表す共有部は、一次元のシャフリング動作によって形成される。
【０００７】
データワードは、データワード生成器によって第１のデータワード部と付加（または第２の）データワード部とに変換される第１の部分を有する。第１のデータワード部は、シャフリング動作が適用された後の第１の部分のデジタルワードを表す。
【０００８】
デジタルワードは、二進ワード、２ワードより小さい基数、単項符号化ワード、または複数のビットが各ビットをアナログ内に符号化する第１の伝達関数を有する混合された単項符号化ワードであって少なくとも１つのビットが第１の伝達関数とは異なる第２の伝達関数を有する単項符号化ワードであり得る。
【０００９】
デジタルワードはまた、第２の部分を含む。第２の部分は、例えば、第１の部分におけるビットよりも下位のビットを表し得る。第２の部分におけるビットの一部はデータワードの付加部によって表すことができ、付加部は、第１のインデックスと第２のインデックスとのうちの他方のものを用いてシャフリングされている。
【００１０】
例において、個々のセルは、Ｘ軸およびＹ軸を有する矩形のアレイ以内に配置されているとみなし得る。第１のシャフリング動作は、Ｘ軸に沿ってセルをシャフリングし得る。第１のシャフトは共有データを表し、したがって、各Ｘ軸シャフリングについて、Ｙ軸の所与のコラム内のセルのすべては同じ値を有する。
【００１１】
さらなる例において、先行する例に基づいて、１つのコラムまたは少ない数のコラムを用いてデジタルワードの第２の部分中のデータを変換することができる。第２の部分は、第２の部分がコラム内で一定であるのとは反対にコラム内で変化するデータを含むため、デジタルワードの共有部の一部を形成しない。
【００１２】
ロウおよびコラムに対する呼称は、本発明の範囲を逸脱することなく交換することができる。同様にセルは、矩形のアレイをなして構成される必要はない。異なる半径を有する円弧または円などの他の規則で構成されたエレメントの物理的アレイはまた、セルが二つのインデックスによってアドレス指定され得るグループを形成する。
【００１３】
本開示の実施形態において、各スライスが複数のエレメントを含む複数のスライスを備えた装置が提供され、エレメントは第１のグループのエレメントと第２のグループのエレメントと下位分割される。第１のグループのエレメントと第２のグループのエレメントとは、出力ノードに対するそれらの寄与が重み付けされるように、中間コンポーネントによって互いに接続される。各スライス内の第１のエレメントグループのエレメントのうちの１つは、複数のスライスの少なくとも一部の第２のグループのエレメントについてのビット値に関するビット値に応答して制御される。
【００１４】
したがって、介在するコンポーネントによって与えられる境界を越えて、出力ワードを形成するタスクの一部を転送することが可能である。このことを活用して、揃って動作するときのスライス上における第１のグループのエレメントの実効分解能を増加させることができる。このことをシャフリング方式において活用して、第１のグループのエレメントと第２のグループのエレメントとの間で平均最下位ビット値を等しくすることができる。
【００１５】
本開示の第２の態様によれば、各スライスが主ＤＡＣ部と下位ＤＡＣ部とに区分される複数のＤＡＣスライスを含むデジタルアナログ変換器が提供される。主ＤＡＣ部は、デジタルワードの複数の最上位ビットに関連するアナログ値を出力するように適応されており、下位ＤＡＣ部は、複数のより下位のビットに関連付けられた値を出力するように適応されている。下位ＤＡＣに関連付けられたビット値の一部は、ＤＡＣスライスの主ＤＡＣ部中にわたってシャフリングされる。このようなシャフリングによって、主ＤＡＣ部と下位ＤＡＣ部との間の利得またはスケーリング誤差を低減することが可能になる。
【００１６】
本開示の第３の態様によれば、ＤＡＣ内またはＤＡＣを含むＡＤＣ内の線形性を向上させる方法が提供され、この場合に、ＤＡＣは複数のスライスを備え、各スライスは主ＤＡＣと下位ＤＡＣとに分割され、方法は、スライスの各々にわたって共有シャフリングパターンで主ＤＡＣの複数のビットに対する値をシャフリングすることと、主ＤＡＣにわたって下位ＤＡＣ内のビット値の一部に関連する値をシャフリングすることと、を含む。
【００１７】
本開示ならびにその特徴および利点のより完全な理解を提供するために、同様の参照符号が同様の部分を表す添付の図面を併せて考慮した以下の説明を参照する。
【図面の簡単な説明】
【００１８】
【図１】サンプリングキャパシタ方式デジタルアナログ変換器を備えるアナログデジタル変換器を概略的に示す。
【図２】１０ビットサンプリングＤＡＣの回路図である。
【図３】２ステージパイプライン方式アナログデジタル変換器の回路図である。
【図４】第１のステージが小ＤＡＣを含む変形されたパイプライン変換機器の回路図である。
【図５】スイッチトキャパシタＤＡＣなどの理想的なＤＡＣに入力される出力電圧対デジタルワードのプロットである。
【図６】ビット重み誤差がＤＡＣからの出力電圧に反復するシステム誤差をいかにして導入するかを示すための、ＤＡＣからのビット重み誤差を有するＤＡＣについての出力電圧対デジタル入力ワードのプロットである。
【図７】いかにして個々の単位セルを用いてＢ０、Ｂ１などに対する複合キャパシタを生成することができるかということ、および変形された方式を示す。
【図８】ビット重みＢ０、Ｂ１などを表すためのセルのグループの割当てにおけるシャフラの出力の例を概略的に示す。
【図９】剰余を形成するように動作可能なスライス方式ＡＤＣステージを示す。
【図１０】単位セルを示す。
【図１１】図９の実施形態をより詳細に示す。
【図１２】ＤＡＣスライスのサンプリング部内のセルに対する簡単なアドレス指定方式を概略的に示す。
【図１３】シャフラ設計を単純化する二次元アドレス指定方式を概略的に示す。
【図１４】スライス中の分解能が任意の個々のスライスの分解能を超える第１の符号化方式を示す。
【図１５】シャフリングの一レベルを有する符号化方式を示す。
【図１６】２ステージシャフリング方式を用いる本開示のさらなる実施形態を示す。
【図１７】２ステージシャフリング方式をより詳細に例示する図である。
【図１８】本開示の別の実施形態を構成するシャフラのさらなる構成を概念的に示す。
【図１９】シャフリングされたスライスＤＡＣのさらなる実施の回路図である。
【図２０】シャフリングされたスライスＤＡＣの実施をさらに詳細に示す。
【図２１】スライス方式ＤＡＣへの入力ワードの例、および当該ワードがいかにして符号化され、ＤＡＣスライスを制御するために用いられるかを示す。
【図２２】剰余形成ステージがＡＤＣプロセスの速度を増加させる小変換器を含むＡＤＣを示す。
【図２３】本開示の実施形態を構成するＡＤＣセクションのさらなる変形例を示す。
【図２４】本開示の実施形態を構成するＡＤＣ剰余形成セクションのさらなる変形例を示す。
【図２５】本開示の実施形態の内部構成をより詳細に示す。
【図２６】パイプライン方式アナログデジタル変換器の一部としてアナログ剰余を形成するようにＤＡＣ動作可能なスライス方式アーキテクチャの一般化された表現であり、本開示の実施形態を構成する。
【図２７】外部基準への変形された接続を備える実施形態を示す。
【図２８】８つのサンプリングＤＡＣスライスを備えるスライス方式ＡＤＣを示す。
【図２９】スワッピング方式または時間インターリーブ方式で動作可能なスライス方式ＡＤＣを示す
【図３０】図２９に示すＡＤＣについてのタイミング図である。
【図３１】本開示の実施形態についてのレイアウト図である。
【図３２】本開示の実施形態を構成する差動ＡＤＣの概略図である。
【発明を実施するための形態】
【００１９】
ＡＤＣは広く用いられる。例えば、ＡＤＣは、電気通信機器、カメラ、オーディオ機器、ゲームコンソール、産業システム、医療装置、自動車用途、航空宇宙用途および多くの他の用途、および光強度、音、圧力、速度、電圧、電流、無線信号などを表し得るアナログ値がデジタル量に変換されて当該デジタル量がデータプロセッサ、組み込みデジタル回路、コンピュータなどによって処理されるシステムにおいて見ることができる。
【００２０】
アナログ領域からデジタル領域への変換に要求される速度と、要求される分解能のピット数とは、非常に大きく変化し得る。ＡＤＣの伝達関数は、例えば、微分非線形誤差および積分非線形誤差が小さくなるように、線形かつ単調に確立されるべきである。
【００２１】
デジタル領域とアナログ領域との間の変換を要し、ＤＡＣは良好な線形性を呈するべきである。一般に（ただし必要ではない）、デジタルアナログ変換器は二進入力ワードに応じて制御される。ここで、ＤＡＣへの入力ワードは、一般にデータワードと呼ばれる。二進入力ワードは、入力ワード内の幅（すなわち、ビット数）を最小化しながら線形応答を得る可能性を提供する。繰り返すが、良好な線形性を求めて、微分非線形誤差および積分非線形誤差は小さいべきである。
【００２２】
しかし、現実の変換器は、それらＡＤＣまたはＤＡＣが非線形応答を呈し得るものである。本開示は、少なくとも統計に基づいて、デジタル領域とアナログ領域との間の信号変換に用いられる、アナログデジタル変換器またはデジタルアナログ変換器である装置の応答を線形化する方法を提供する。
【００２３】
例えば、例えば１４ビットより大きい良好な分解能で１０〜１００ＭＨｚの信号帯域幅を用いて動作する、高変換スループットを有するＡＤＣを提供する要望が存在する。本開示は、これらの種類の優位な性能レベルを達成する構造を提供する。しかし、この性能を達成することは困難であり、いかに困難であるかを理解し、したがって本開示の発明態様の本質を理解するために、サンプリング回路およびデジタルアナログ変換器に関する物理周辺の基本的な限定のいくつかを調べる前に、普及している変換器アーキテクチャの構造の概要を提供することは有益である。
【００２４】
ＡＤＣの特に普及している変形例は、サンプルアンドホールド回路と、サンプリングされたアナログ信号値に対してビットテスト値をテストするように駆動される容量電荷共有ＤＡＣとの両方として作用する、スイッチトキャパシタアレイを用いる。ＡＤＣは差動回路として設けられることが多い。本開示は、シングルエンド方式の変換器（それらはより簡単である）を考えることから始めるが、説明するコメントおよび検討は差動ＡＤＣに等しく当てはまる。
【００２５】
図１は、全体が１０で示される、サンプリングスイッチトキャパシタ電荷再分配デジタルアナログ変換器を備える先行技術の構成を概略的に示し、当該構成は、アナログデジタル変換器１４を実装した集積回路内に設けられ、全体が１２で示される外部基準回路から第１の基準電圧ＶＲＥＦ１を受け取る。この文脈において「外部の」は、基準回路１２（またはそのすべてではないもの）がスイッチトキャパシタ電荷再分配デジタルアナログ変換器１０として同じシリコンダイ上に設けられないことを意味する。ただし、ユーザから見てすべてのコンポーネントが同じチップスケールパッケージまたは集積回路によって提供されるように、基準回路の全部または一部はアナログデジタル変換器１４を保持するダイと共通にパッケージされ得る。基準回路は、バッファ１８によってバファされることが多い（ただし、必要ではない）基準電圧発生器１６を備える。バッファ１８の出力における出力電圧は、バッファまたは電圧基準源などの回路の他の部分が、ＡＤＣを備えた、またはＡＤＣと共通にパッケージされたシリコンダイ上に設けられても、チップスケールパッケージに外付けされる比較的大きいストレージキャパシタ１９の装備によってさらに安定化され得る。ＤＡＣ１０はまた、すべての他の電圧が基準とするローカルの０Ｖ、グランドまたはＶｓｓであり得るＶＲＥＦ２を受け取る。
【００２６】
完全さのために、逐次近似レジスタＡＤＣの一部としての電荷再分配デジタルアナログ変換器の動作の簡単な説明を、ここで提供する。電荷再分配デジタルアナログ変換器は、本例において３つのキャパシタ２０、２２および２４が示される複数のキャパシタを備える。他のキャパシタは、キャパシタ２２とキャパシタ２４との間に存在し得る。冗長性を有しない変換器において、キャパシタは二進重み付けされ、二進数列に従う。したがって、３つのキャパシタのみが存在してキャパシタ２４が「１Ｃ」という概念的で任意の値を有するとすれば、キャパシタ２２は「２Ｃ」という値を有し、キャパシタ２０は「４Ｃ」という値を有する。各キャパシタは二進ワードでビットを表現するとみなすことができ、本例においてはキャパシタ２０である最大のキャパシタは４の重みを有する最上位ビットＭＳＢを表現する一方、最小のキャパシタ２４は１の重みを有する最下位ビットＬＳＢを表す。ＡＤＣに用いられるこのようなキャパシタアレイは、通常、１２ビットと１６ビットとの間の分解能を提供し、これはキャパシタの対応する数を意味する。場合によっては、ＭＳＢとＬＳＢとの間のスケーリング問題を回避するために、キャパシタアレイは、１回以上分割または区分され得る。このことは、アレイの各セグメント内のキャパシタ間の再スケーリングを効率的に可能にし、ＤＡＣの最大のキャパシタが、例えば、１６ビット変換器に対する最小のキャパシタのサイズの２１５倍となる必要性を回避する。図示しないが、スイッチトキャパシタアレイまたはそのセグメントは、通常、カレー内の最下位キャパシタに等しい値を有する付加的な終端キャパシタによって終端される。完全さのために、図２を参照して、分割されたアレイについて後述する。
【００２７】
図１を続け、いくらかの冗長性、すなわち変換プロセス中に不適切なビット決定から回復する能力を提供するために、「重み」（すなわち、キャパシタの相対的な静電容量）またはアレイ内のキャパシタの数を変化させることが可能である。これによって、設計者が各ビットテスト区間のセットリング時間を低減してより早い変換レートを達成することが可能になる。冗長性は、例えば、アレイ内に少なくとも１つの付加的なキャパシタを時々挿入することによって達成することができ、したがってキャパシタは二進重み付けされながらも重みの二進列には続かない。冗長性を提供するさらなる手法は、アレイ内のキャパシタの「基数」を２（二進の重み付けを表す）から１．８などのより小さい数に変化させることである。１キャパシタの対する比は、２ではなく１．８になる。これによって、変換プロセスが進行するにつれて不適切なビット決定が補正されるように冗長性がアレイに挿入される。いずれの場合も、変換が進行するにつれていずれかの符号の誤差（すなわち、誤差は結果をアンダーウェイトまたはオーバーウェイトにした）が補正されることが可能になるように、冗長性が実装される。
【００２８】
図１に示すように、キャパシタ２０、２２、２４の各々は、「上部プレート」とも呼ばれる第１のプレートを有し、第１のプレートは導体３０に接続されており、導体３０自体は比較器３２の第１の入力に接続されている。各キャパシタはまた、「下部プレート」とも呼ばれる第２のプレートを有し、第２のプレートは電子スイッチに接続されている。Ｂ０と呼ばれるＭＳＢを表す第１のキャパシタ２０は第１のスイッチ４０に接続されており、次の最上位ビットＢ１を表す第２のキャパシタ２２は第２のスイッチ４２に接続されており、ビットＢ２に対応する第３のキャパシタ２４は第３のスイッチ４４に接続されている。スイッチを位置スイッチとして概略的に示すが、実際には、スイッチは、スイッチコントローラ（図示せず）によって、三位置ブレークビフォーメークスイッチ機能を実施するように制御されるスイッチごとの３つの電界効果トランジスタとして実装され得る。スイッチ４０は、キャパシタ２０の下部プレートを信号入力ＶＩＮに接続する第１の位置または第１のモードで動作可能であるとみなすことができる。第２の位置または第２のモードにおいて、スイッチ４０はキャパシタ２０の下部プレートをＶＲＥＦ１に接続するように動作可能であり、第３の位置または第３のモードにおいて、スイッチ４０はローカルグランドまたは「負の」電源レールに相当することが多い第２の入力ＶＲＥＦ２に接続する。第２のスイッチ４２および第３のスイッチ４４は同様に構成されており、比較器の第２の入力は、本例においては、導体５０を介してローカルグランドにも接続されている。前述したように、簡単化のために、３つのキャパシタおよびそれらの関連付けられたスイッチのみが図示されているが、より多くのキャパシタおよびスイッチをＡＤＣ内に設けることができる。
【００２９】
本例に記載のアナログデジタル変換器の動作のサンプルまたはトラックフェーズにおいて、スイッチ４０、４２および４４がＶＩＮに接続される一方、さらなるスイッチ５２が、導体３０、すなわちキャパシタの上部プレートを、グランドまたは何らかの他の適切な基準もしくはバイアス電圧に接続するために閉じられる。これによって、キャパシタ２０、２２および２４は電圧ＶＩＮで（またはスイッチ５２が（ＶＲＥＦ１−ＶＲＥＦ２）／２などのバイアス電圧に接続する場合にはＶＩＮ−Ｖｂｉａｓに）充電される。次いで、アナログデジタル変換器は変換フェーズに移行して、導体３０上の電圧をフローティングにするためにスイッチ５２が開かれ、スイッチ４０、４２および４４がＶＲＥＦ２に初期接続される。次いで、ビットテストシーケンスが開始し得る。最初は、第１のビットＢ０、すなわち最上位ビットは、キャパシタ２０の下部プレートをＶＲＥＦ１に接続することによってテストされる。これによって、キャパシタが電位分割器を形成する際にキャパシタ間の電荷再分配が生じる。結果として、比較器への第１の入力における電圧が変化し、セトリング時間が経過した後に、第１の入力における電圧が第２の入力における電圧より大きいか、または小さいかを判定するために、比較器３２がストローブされる（すなわち、比較器３２の出力が調べられる）。ＶＩＮの電圧が（ＶＲＥＦ１）／２に等価な値を超えるように、ＶＩＮの電圧が十分に大きかった場合には、比較器の第１の入力における電圧は比較器の第２の入力における電圧を超え、最上位ビットは保持されて、キャパシタ２０はＶＲＥＦ１に接続されたままであり、そうでない場合にはビットは破棄されてスイッチ４０はＭＳＢキャパシタ２０の下部プレートをＶＲＥＦ２に再度接続するように動作する。プロセスは次のビットテストに進み、すなわち第２のビットＢ１をテストし、この場合にキャパシタ２２の下部プレートはＶＲＥＦ１に接続され（スイッチ４０の状態は、第１のビットテスト後にスイッチ４０が置かれたいずれの位置からも変化しないままである）、セトリング時間の後に、スイッチ４２を現状のまま置くべきか、またはリセットしてキャパシタ２２の下部プレートをＶＲＥＦ２に再度接続すべきかを確かめるために比較器３２の出力が調べられる。次いで、スイッチ４２が当該比較器の結果としてリセットされ、または孤立して置かれ、テストは第３のビットＢ２を表す次の比較器２４へと移り、スイッチ４４はＶＲＥＦ２からＶＲＥＦ１へ変更される。セトリング時間の後に、スイッチ４４を現在の位置に置くべきか、またはリセットすべきかを確かめるために、再度比較器の出力が調べられる。テストシーケンスの最後に、スイッチ４０、４２および４４の位置を調べることができ、これらが変換された結果を表す。
【００３０】
シーケンスを３つより多いキャパシタを含むように拡張することができるのは明らかである。同様に、シーケンスは冗長性を有するスイッチトキャパシタアレイを含むように拡張することができ、これが付加的な冗長キャパシタを含むことによるか、２より小さい基数を用いることによるかにかかわらないが、その場合にスイッチシーケンスを調べて二進ワードにさらに変換する必要がある。ＡＤＣはシングルエンド方式の装置として説明されているが、上記の説明は差動変換器に拡張され得る。さらに、用語「ビットテスト」は、初期の逐次近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ−ｒｅｇｉｓｔｅｒ，ＳＡＲ）変換器に由来し、この場合に各ビットテスト中に１つのビットのみが決定され得る。最新の設計ではビットテスト中に複数のビットを決定することが可能であり、本明細書で用いられる用語「ビットテスト」は、所与のテスト期間に１より多いビットを決定することを含む。
【００３１】
上述したように、ＤＡＣは、例えば図２に示すように、下位分割されたキャパシタとして実施され得る。下位分割されたキャパシタアレイは、全体に７０が付され、第１のキャパシタアレイ７２および第２のキャパシタアレイ７４を備える。第１のキャパシタアレイ７２は、図１を参照して説明したようにサンプリングキャパシタＤＡＣ７３を形成するように構成されており、ビットＢ０〜Ｂ４を表す、キャパシタＣ０〜Ｃ４を備える。それぞれ値１６Ｃ、８Ｃ、４Ｃ、２ＣおよびＣを有するＣ０〜Ｃ４の上部プレートは共有導体７８に接続されており、共有導体７８はノード８４に接続しており、ノード８４には、比較器が接続されていてよく、および／または剰余増幅器が接続されていてよい。剰余増幅器の目的は後述する。キャパシタＣ０〜Ｃ４は、それぞれの三位置スイッチＳ０〜Ｓ４を有し、キャパシタＣ０〜Ｃ４が、（スイッチ８２がサンプリングスイッチとして作用して）Ｒｅｆ１またはＲｅｆ２への入力電圧ＶＩＮをサンプリングするように接続され得るようになっている。キャパシタＣ０〜Ｃ４は、公称上、例えば１０ビット変換器の５つの最上位ビットを表すように二進重み付けされ得る。キャパシタのうちの１つ以上は繰り返される重みとして提供されることによって、ビット数を５から４または３に低減するが、変換器が不適切なビットテスト決定から回復し得るように変換器が冗長性を含むことを可能にし得る。完全さのために、スイッチＳ４を形成する３つの個々のＦＥＴ（電界効果トランジスタ）を吹き出し領域７９により詳細に示す。各トランジスタは、ＳＡＲスイッチコントローラ（図示せず）からのそれぞれのスイッチ制御信号で駆動される。ＳＡＲスイッチコントローラは状態機械として実施され得る。第１のキャパシタアレイ（または下位アレイ）７２内のキャパシタＣ０〜Ｃ４は、入力信号ＶＩＮをサンプリングすることが可能であるように構成されて示されているが、これは必須ではない。第１のアレイ内のキャパシタのうちのいくつかは、ＶＩＮのサンプリングに関与しなくてもよい。
【００３２】
第２のキャパシタアレイ７４は、それぞれ重み１６Ｃ、８Ｃ、４Ｃ、２ＣおよびＣを有するキャパシタＣ５〜Ｃ９を備え、下位ＤＡＣ７５として作用する。下位ＤＡＣ７５は、結合キャパシタ７６によってサンプリングキャパシタＤＡＣ７３に接続されている。キャパシタＣ５〜Ｃ９は、ＤＡＣの５つの最下位ビットを形成し得る。本例において、下位ＤＡＣは、下位ＤＡＣ内のキャパシタがＶＩＮへの接続を有しないように、サンプリングＤＡＣではない。下位ＤＡＣは、所望により入力信号をサンプリングするように構成され得る。
【００３３】
区分は、キャパシタ間のスケーリングを変更し、ＤＡＣを実装するのに要するスペースを減少させる。例えば、区分を伴わず冗長性を有しない１０個のキャパシタのアレイの場合には、キャパシタの重みは、Ｃ９＝１、Ｃ８＝２、Ｃ７＝４、Ｃ６＝８、Ｃ５＝１６、Ｃ４＝３２など、Ｃ０＝５１２までのパターンに従う。したがって、このようなアレイのキャパシタが必要とする合計の面積は、単位キャパシタの面積の１０２３倍になる。アレイが各々５つのキャパシタを含む２つのアレイに下位分割されるのであれば、アレイを単位サイズを有する結合キャパシタ７６によって結合することができ、その場合にＣ９＝１、Ｃ８＝２、．．．Ｃ５＝１６、Ｃ４＝１、Ｃ３＝２など、Ｃ０＝１６までとなり、したがって、アレイのキャパシタが単位キャパシタの面積の６３倍の面積を占有することが分かる。これはスペース、したがってコストの相当な節減である。これはまた、最小のビットＢ９を表すキャパシタＣ９と最大のビットＢ０を表すキャパシタＣ０との間のスケーリングを向上させる。
【００３４】
下位分割のものであれ、非下位分割のものであれ、任意のスイッチトキャパシタアレイにおいて、ビットテストには時間がかかる。図１を再度参照すると、スイッチ４０、４２および４４のうちの任意のものをスイッチングすることは、循環する電流の流れを生じる結果となることは明らかである。したがって、キャパシタ２０の下部プレートの電圧が増加するようにスイッチ４０がＶＲＥＦ２からＶＲＥＦ１へ切り換えられる場合には、キャパシタ２０からキャパシタ２２および２４と関連付けられたスイッチとを介してＶＲＥＦ２へと、一時的な循環する電流の流れが存在する。電流は、次いで、基準回路１２のストレージキャパシタ１９を通って流れ、端子ＶＲＥＦ１およびスイッチ４０を通って第１のキャパシタ２０の下部プレートに戻る。
【００３５】
この電流はまた、集積回路の外部ピンとノードＶＲＥＦ１およびＶＲＥＦ２との間の集積回路のボンドワイヤに沿って、さらにはプリント回路基板内の電圧基準への導体配線に沿って、または共通パッケージされた装置内のボンドワイヤに沿って流れる。配線およびボンドワイヤはそれぞれ寄生インダクタンスおよび寄生抵抗を呈する。これらの望ましくないインピーダンスは、図１の鎖線６２内に囲まれたインダクタＬＰおよび抵抗器ＲＰによって、さらにはスイッチト却下したはりきっからグランドまでの経路における同様の寄生成分ＬＰ’およびＲＰ’によっても示される。さらに、ストレージキャパシタ１９もインダクタンスおよび抵抗を呈し、またこれらの寄生成分がＬＰおよびＲＰの値内に表れ得る。同様にスイッチ４０、４２および４４も、ＲＰの値内にやはり表れ得る抵抗を呈する。
【００３６】
基準回路は、任意の好適な実装技術の高精度電圧基準である基準電圧発生器１６を備え、基準電圧発生器１６は任意選択によりバッファ１８の入力に出力を提供する。バッファ１８は、基準電圧発生器１６を、アナログデジタル変換器内のスイッチトキャパシタデジタルアナログ変換器１０に電流を供給しなくてよいように保護する。まさにその本質から、バッファ１８は、例えば、ＡＤＣが１つの変換を完了して他の変換がスケジューリングされるまで待機しているため、アナログデジタル変換器が非アクティブであっても電力を消費する。
【００３７】
スイッチ４０、４２および４４の各動作において、循環電流は、種々のキャパシタ、寄生インダクタおよび寄生抵抗を通って流れる。キャパシタとインダクタとの組み合わせは、リンギングし得るＬＣ回路（インダクタ−キャパシタ）を形成する可能性がある。これを回避するために、少なくとも臨界制動される、またはほぼ臨界制動されるべきである。臨界制動に対するＲＰの抵抗Ｒｃｒｉｔｉｃａｌ（図１を参照）はＲＰ＝（４Ｌ／Ｃ）１／２である。臨界制動時の回路に対する時定数Ｔｃｒｉｔｉｃａｌは（４Ｌ／Ｃ）１／２である。スイッチトキャパシタアレイのセトリング時間は、Ｔｃｒｉｔｉｃａｌによって決定されるように、サンプリングＤＡＣの寄生インダクタンスＬＰおよびキャパシタンスＣによって制限される。
【００３８】
Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ  Ｉｎｃ．によって製造されるいくつかのＡＤＣは、基準電圧「オンチップ」のコピーをもたらし、ＬＰを流れる任意の循環電流を回避することができる。したがって、基準電圧がＡＤＣ内の、スイッチトキャパシタ電荷再分配デジタルアナログ変換器と同じ集積回路内にもたらされることによって、Ｌの値を減少させる。このような技術を本開示の実施形態に用いることができる。
【００３９】
サンプリングステージの性能の検討に戻り、スイッチＳ０〜Ｓ４のトランジスタは、オンに切り換わると、ＲΩの結合された一定のインピーダンスを提供し得る。Ｒは、典型的には数オームから数百オームのオーダーである。一定の値のＲを仮定すると、選択すべきＣの値を検討できるようになる。次の節では、サンプリング速度と雑音との間のトレードオフと、サンプリング回路内の小さい成分の変動がいかにしてアナログデジタル変換器のいくつかのＬＳＢに等価な誤差を導入するかについて議論する。
【００４０】
入力信号をサンプリングすると、サンプリングキャパシタ上にサンプリングされた電圧はＶＩＮに漸近する。完全に放電されたキャパシタから開始する場合には、サンプリングされた電圧Ｖｓが以下のように表される。
【００４１】
【数１】
2019165440.tif 000003
【００４２】
ｔは時間、Ｃはサンプリングキャパシタの値、Ｒは電流流路において接続されたスイッチの抵抗である。
【００４３】
分解能がフルスケール値の百分率で表される場合、分解能は次のようであることが分かる。
【００４４】
【表１】
2019165440.tif 000004
【００４５】
したがって、ＲＣ時定数の１０倍だけ待つことは、サンプリングされた電圧が１ＬＳＢより大きい誤差を生じるため、１４ビット分解能を実現するのに十分ではない。
【００４６】
通常、１６ビット変換器の場合にサンプル回路は少なくとも時定数の１２倍の間サンプリングし、１８ビット変換器の場合にサンプル回路は少なくとも時定数の１４倍の間サンプリングし、２０ビット変換器の場合にサンプル回路は少なくとも時定数の１５倍の間サンプリングする。
【００４７】
オン状態の抵抗ＲＯＮの観点でのトランジスタスイッチの性能は、製造プロセスによって制限される。トランジスタを並列に配置する、またはＲＯＮを低減するために幅広のトランジスタを作製することは可能であるが、トランジスタのゲートからサンプリングキャパシタへの電荷注入のコスト上昇を招き、そのことはトランジスタのチャネル寄生容量に対するゲートの特徴として捉えられる。その結果、幅広のトランジスタスイッチを作製してスイッチに接続されるキャパシタの値と比較してＲＯＮを低減することは、電荷注入問題が悪化してアナログデジタル変換器の精度を劣化させるため、手放しの成功にはならない。しかし、以下でわかるように、本開示の実施形態によってオン抵抗の増加を許容、しかも意図的に許容しながら、なおも良好な速度および雑音性能が維持される。
【００４８】
時定数をより小さくする別の方法は、サンプリングキャパシタをより小さくすることである。しかし、これは、熱（ジョンソン−ナイキスト）雑音の形態の別の基本的な問題にぶつかる。キャパシタ上の二乗平均平方根熱雑音ＮＲＭＳは次のように表され得る。
【００４９】
【数２】
2019165440.tif 000005
【００５０】
ＫＢはボルツマン定数である。Ｔはケルビン温度である。Ｃはファラッド単位による静電容量である。
【００５１】
この雑音はキャパシタによってそのようには引き起こされず、スイッチ抵抗に起因するキャパシタ上の電荷量の熱力学的変動によって引き起こされる。キャパシタが導通回路から切り離されると、このランダムな変動がキャパシタによって捕捉される。
【００５２】
３００Ｋにおけるキャパシタ上の二乗平均平方根ＲＭＳ（（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ，ＲＭＳ）熱雑音ＮＲＭＳを、キャパシタサイズの範囲に対して以下に列挙する。
【００５３】
【表２】
2019165440.tif 000006
【００５４】
サンプリング回路内で許容され得る最小のキャパシタサイズは、入力分解能または有効ビット数（ｅｆｆｅｃｔｉｖｅ  ｎｕｍｂｅｒ  ｏｆ  ｂｉｔ，ＥＮＯＢ）の関数として計算され得る。ＡＤＣについて信号対雑音比が以下で表され得ることは当業者に知られている。
【００５５】
【数３】
2019165440.tif 000007
【００５６】
Ｖｉｎｐｐは入力信号のピークのピーク値を表す。
【００５７】
最大（ピーク）の入力値はＶＲＥＦに等しくなり得るため、量子化雑音寄与も存在する。ＡＤＣにおける不確かさは±１／２ＬＳＢである。これが誤差であるか否かは、アナログ入力信号中の３つの要素からなると仮定され、その場合に有効ビット数ＥＮＯＢは、以下となる。
【００５８】
【数４】
2019165440.tif 000008
【００５９】
ＡＤＣは、１８ビット分解能で５Ｖのフルスケール範囲において入力をサンプリングするものであるとする。ＬＳＢ値は５÷２１８＝１９μＶである。ただし、量子化ノイズを考慮する時までにサンプリング雑音を約１１μＶＲＭＳまでさらに低減する必要がある。これは、雑音が１より小さいＬＳＢとなる場合に約４０ｐＦの入力静電容量を示す。フルスケールのダイナミックレンジが低減される場合には、ＬＳＢサイズは相応に低減され、入力静電容量はビットに関して表現される同じ雑音性能を得るように増加しなければならない。
【００６０】
ＡＤＣがその変換を行うのにいくらかの時間を要するときにサンプルを連続して取ることができないため、サンプリングステージの速度は、考慮される必要がある唯一の要因ではない。
【００６１】
前述で注記したように、基準電圧間でキャパシタをスイッチングすることによってビットをテストするプロセスは、ＤＡＣ内の電荷再分配を生じ、電荷はトランジスタスイッチを流れ抜け、したがってＲＣ時定数に従う。また、基準電圧間でのキャパシタのスイッチングは、基準電圧から急峻な電荷引き抜きを生じ、これが基準電圧とキャパシタとの間の導体／配線のインダクタンスと、またキャパシタ自体の静電容量と相互作用して、リンギングをもたらす。
【００６２】
リンギングとキャパシタ間電荷再分配との両方が変換レートを制限する。リンギングには、１ＬＳＢ（またはＡＤＣ内の冗長さが補正されるように合理的に期待され得る誤差の大きさ）などの適切な値より低下する時間を与える必要があり、電荷再分配はまた、適切な値への漸近線である必要がある。幸運にも、ビットテストにおいてビットを設定した後、ビットテストの結果を見るように比較器をストロービングするまでに、変換器が時定数の１４〜１６倍を待つ必要がなくてもよいことが分かる。実際、例えば冗長性を有する変換器において時定数の約４倍という、ずっと短い時間待つことは妥当である。これによって、３つの冗長ビットを有する１８ビット変換器の変換時間に、さらに時定数の（１８＋３）４＝８４倍を加算し得ることが分かる。１０ΩのＲＯＮと４０ｐＦの静電容量とを用いた極めて単純な見積もりでは、サンプリングキャパシタが逐次近似変換器のビットテストに関与した場合であって、入力信号の各サンプリングに対して平均で時定数の１４倍のセトリング時間が許容される場合に、これはおよそ以下の変換レートを示唆する。１／（１０×４０×１０−１２×（１４＋８４））≒２５ＭＨｚ。
【００６３】
パイプライン化によってビットテストをＡＤＣの異なるステージ間に分割することが可能になる。サンプルの取得と結果の出力との間の変換時間はパイプライン化によって向上しないが、２ステージパイプラインではスループットまたは変換レートがほぼ２倍になる。パイプライン化の他の利益は信号の増幅であり、これによって比較器がより高速の決定を行うことができる。図３は、２ステージパイプライン方式ＡＤＣを示す。第１のステージ１５０は、入力信号をサンプリングし、それを例えば最上位の５〜１０ビットを表す第１のデジタル値Ｄ１に変換する。第１のステージ１５０は、Ｄ１のアナログ等価物とサンプリングされた実際の入力信号との差を表すアナログの剰余Ａ１も形成する。アナログの剰余は、剰余増幅器（ＲＡ）１６０によって増幅され、利得を得た剰余は第２のＡＤＣ１５２に提供され、第２のＡＤＣ１５２は剰余を変換して、Ｄ１およびＤ２をまとめることによって形成される出力ワードの最下位部を表す結果Ｄ２をもたらし得る。
【００６４】
また、パイプライン化は、パイプラインの異なるステージが、異なる分解能および／または異なるアナログデジタル変換器技術で形成されることを可能にする。
【００６５】
変換の速度、したがってスループットは、ビットテストのいくつかを迅速に実行することによって、例えば、フラッシュＡＤＣを用いて最初の２つ、３つまたは４つのテストを実行し、そして逐次近似探索（または何らかの他のＡＤＣストレテジ）を用いて残りのビットテストを実行することによって、増加し得る。このような構成を図４に示し、フラッシュＡＤＣなどの小ＡＤＣ１５１は、ビットテストの２つまたは３つを迅速に、かつ精度を低下させて実行し、結果をそのビットテストに対する開始点として第１のＡＤＣ１５０に渡すことができる。不適切な決定などの誤差は、誤差が剰余に符号化されるため、回復することができ、第２のＡＤＣ１５２によって除去される。こうして、小ＤＡＣの雑音性能は臨界より小さく、したがって小ＤＡＣはより高速で機能することができるようになる。
【００６６】
雑音の代償を招かずによりいっそう高いサンプリングレートで機能させる要望がなおも存在する。問題は、前述したように、容易な解決手法がないことである。より小さいサンプリングキャパシタによってＲＣ時定数が減少する、したがってより高いスループットが可能になるが、その代わりに熱雑音が増加する。
【００６７】
また、ＤＡＣを下位アレイに区分することによって不揃いを最小化するようにすべてのワークが処理されるにもかかわらず、キャパシタサイズの不揃いに由来する剰余の問題が存在する。不揃いは他のＤＡＣ技術においても生じ、したがって本明細書における議論は他のＤＡＣタイプにも適用可能である。例示的な８ビットデジタルアナログ変換器の場合、当該変換器のビットの各々は二進重みに関連付けられる。本例において、ビットは、Ｂ０を最上位ビットとし、Ｂ７を最下位ビットとして、Ｂ０〜Ｂ７で示される。
【００６８】
ビットは、スイッチトキャパシタアレイ内で電荷共有に関与するキャパシタを選択するスイッチ、または制御された方法で出力値の形成に関与する電流ＤＡＣ内の電流源を選択するスイッチなどの、それぞれの制御回路に関連付けられる。しかし、コンポーネントが適切にスケーリングされない場合には、このことがＤＡＣの応答、またはＡＤＣなどのＤＡＣを含む任意の装置の応答に、繰り返しの誤差パターンを引き起こす。
【００６９】
例示的な８ビットＤＡＣを符号００００  ００００〜０００１  １１１１で駆動し、ビット重みをそれぞれ１２８、６４、３２、１６、８、４、２および１として結果をプロットするものとする。理想的な場合には、ＤＡＣの出力と入力符号とは、図５に示すように線形の関係を有する。
【００７０】
ビット重みは、キャパシタが所望のサイズ比を有するようにキャパシタをスケーリングすることによって形成される。スケーリングは、「単位」正方形を互いに接続することによって達成され得る。個々の単位正方形が導電配線によって接続される場合には、配線の静電容量は静電容量比の形成に影響を与え得る。単位正方形が連続的に形成される場合には、キャパシタの値に対するキャパシタと周縁の長さの変化は、プレートのエッジにおける周縁電界の寄与によって静電容量の変動をもたらし得る。さらに、熱膨張、外力、例えばプロセスの変動による誘電体厚さの変化、誘電体またはスルー温度に影響を与えるキャパシタ間電圧は、単一の集積回路内でキャパシタに異なる影響を与え得る他の要因である。
【００７１】
単なる例示として、ビット５に関連付けられたキャパシタ、すなわち４Ｃの理想の重みを有するキャパシタに生じる正味の誤差は結果として５Ｃの重みを有するものとする。結果は、図６に示すように、伝達特性における系統だった変動となる。
【００７２】
このサイズの誤差は、良好に構成されたＤＡＣまたはＡＤＣには見られず、誤差のこの大きさは、単に問題を例示するために選択された。図６に示すタイプの一般的に系統だった誤差は、一般に数ｐｐｍの領域にある。
【００７３】
それにもかかわらず、ＤＡＣおよびＡＤＣのユーザの要求は、線形性ならびに速度の増加を求めるものである。
【００７４】
先に進む前に、スイッチトキャパシタアレイを用いる最新の高性能ＤＡＣおよびＡＤＣはアレイの個々のキャパシタを区分することを、完全さのために指摘することは価値がある。この手法は、統計に基づいて不揃い誤差を低減するために「シャフリング」を用いることを可能にすることによって、スケーリング誤差を顕著に低減する。
【００７５】
図２に示す例においてＢ０〜Ｂ４によって関連付けられたキャパシタ間のスケーリングは、適切な数の単位セル中のキャパシタの各々を作製し、次いで個々の単位セルとビット重みとの間の関連付けをランダム化することによって向上し得る。ランダム化は、ＤＡＣにおいてワード変化が生じるたびに行い得る。
【００７６】
図２を参照すると、ビットＢ４は「Ｃ」の重みを有する静電容量に関連付けられ、Ｂ３は、２Ｃの重みを有する静電容量に関連付けられ、Ｂ２は４Ｃの重みを有し、Ｂ１は８Ｃの重みを有し、Ｂ０は１６Ｃの重みを有する。したがって、合計では、ビットＢ０〜Ｂ４は、１６＋８＋４＋２＋１＝３１Ｃの静電容量を要する。
【００７７】
したがって、図７に示すように、部分ａ）等価回路は０〜３０までラベル付けされた３１個のセルとして実施され得る。各セルは、図２のセルＢ４と同一である。
【００７８】
図７において、部分ａ）Ｂ０は、セル０〜１５の連続的なブロックにわたるように示されている。Ｂ１は、セル１６〜２３などの連続的なブロックにわたるビットとビットを表すセルとの間に一定の対応関係がある場合には、このようにアレイを区分することは何の利益ももたらさない。
【００７９】
しかし、グループ化が固定されず、動的に（その都度）なされて、入力ワードと相関がない場合には、セルの任意の重み誤差はＡＤＣの動作中に統計的に平均化され、重み誤差はよりランダムな雑音のように見えるようになり、少なくとも下位化される。
【００８０】
図８は、シャフラの結果として単位セルをビットに割り当てる例を示し、シャフラは有利にも、相対的なビット重みを維持しながらセルを擬似ランダム的にビットに割り当てる。
【００８１】
Ｂ０は１６ｃの重みを有し得る。したがって、セルのうちの１６個は、Ｂ０のビット信号に応答してランダムに割り当てられ得る。
【００８２】
ここで、セル１、５、６、８、１０、１１、１４、１５、１６、１７、１９、２２、２４、２５、２８および２９がＢ０と関連付けられる。
【００８３】
セル０、３、４、１２、１８、２６、２７および３０はＢ１と関連付けられる一方、Ｂ２はセル２、１３、２０、２１によって形成され、Ｂ３はセル７および２３によって形成され、セル９はＢ４に割り当てられる。セルのスイッチは、ビットデータワードの状態に応じて、ＶＲＥＦ１およびＶＲＥＦ２（図２の領域７９に確認される）に設定される。新たな入力ワードを変換する場合、シャフラは、セルとビットと間の関係をランダム（または擬似ランダムに）に再割り当てし、１６個のセルをＢ０に割り当て、さらに８個をＢ１に、さらに４個をＢ２に、２個をＢ３に、そして１個をＢ４に割り当てる。
【００８４】
図７に戻り、本発明者等は、制御線およびスイッチドライバの数を低減するように単純化を行い得ることに気付いた。図７に示す構成は、セル（例えば、すべてバーのもの）の大部分（全部ではない）を２倍のサイズ、すなわち図７の部分ｂ）に示すように値２Ｃを有するように作製することによって、（トランジスタスイッチが低インピーダンスであることを保証するために）セルの数、したがってスイッチ、スイッチドライバ／レベルシフタの数を低減するように変更することができる。つまり、Ｃの付加的な単位セルは、既存のセルに追加して、または「２Ｃ」セルの一部を置き換えて、さらなるランダム化を図って設けられ得るということになる。
【００８５】
二進重み付けされたステージを等しい重み、または大部分が等しい重みのキャパシタ（例えば、大部分＝２Ｃであり、１個、２個または数個＝１Ｃである）の区分されたアレイに変換すると、シャフリングを用いて各キャパシタの重みを、平均で等しく見えるようにすることができる。
【００８６】
速度および線形性を向上させるために利用され得るこれらの技術のすべてとは無関係に、本発明者等は、ノイズ性能の向上がより大きい静電容量の使用を示唆する一方、速度性能の向上がより小さい静電容量の使用を示唆するため、雑音の問題を部分的に速度から切り離すようにアーキテクチャの変更をなし得ることに気づいた。本発明者等は、線形性を向上させ得ることにも気付いた。発明者等は、これらの問題が、例えば、区分された変換器内の１つの変換器、またはそれ自体で変換器である例であり得るＡＤＣブロック内でスライスとして協働するスイッチトキャパシタアレイから形成された複数のＤＡＣの使用によって軽減され得ることに気づいた。さらに、シャフリング方式は、複数のスライスにわたるように向上し得る
【００８７】
したがって、ＡＤＣは、スライスの複数のチャネルに分割され得る。スライスを用いてＡＤＣ変換を実行して比較的迅速ではあるが雑音の代償を伴って中間の結果に達することができるように、比較的小さい値の静電容量を用いてスライスを形成することができる。１つ以上の他のスライスによって中間の結果を用いて剰余を形成することができる。１つ以上の他のスライスは、剰余が向上した熱雑音指数を有するように、より大きい値のＣを有し得る、またはより大きい値のＣを合成するように並列に機能し得る。
【００８８】
複数の並列のサンプリングステージを動作させることは、ステージの負荷を単に相互接続するほどには簡単でない。それは、高速のＡＤＣにおける多くのことと同様に、この仕事を困難にする基本的な物理のいくつかを看過している。
【００８９】
ステージは、それらのＲＣ時定数を許容可能な値の範囲内に設定するように「揃って」いる必要がある。「許容可能」を構成するものの制限は、入力信号をサンプリングする時間枠と、さらには電荷再分配およびリンギングがチャネルまたはスライスの１ＬＳＢ付近でセトリングすることを可能にする時間枠とに依存する。ＤＣ信号の文脈におけるＲＣ時定数不揃いの問題に関する前述の議論は、ＡＣ信号とのＲＣ時定数不揃いが検討される本開示の次の設営の有益な導入であった。
【００９０】
サンプリング問題をより詳細に調べると、これは、やはり、変換器のダイナミックレンジと変換器の帯域幅との相関関係である。
【００９１】
変換器が、正弦波であるＶｉｎｐｕｔをサンプリングするものであり、１０ＭＨｚで５Ｖのダイナミックレンジを有すると仮定する。これは、２．５Ｖの振幅と、２π×１０×１０６ラジアン毎秒の各周波数を有する。
【００９２】
【数５】
2019165440.tif 000009
【００９３】
電圧の変換の最大レートはゼロクロス点付近で生じ、２．５×２×π×１０×１０６＝１５７×１０６ボルト毎秒である。
【００９４】
その場合に、１ピコ秒のサンプリングスキュー（タイミング誤差）であれば１５７μＶの誤差に相当する。５Ｖのダイナミックレンジで１８ビットの分解能の場合には、ＬＳＢサイズは１９μＶである。したがって１ｐｓというこの小さいタイミングスキューは８．３ＬＳＢの誤差を導入する。このタイミングスキューは、ステージ間またはスライス間のＲＣ時定数の変動と相互作用して、各スライス上にサンプリングされた電圧の不揃い誤差を増大させる。
【００９５】
これに対処するために、本発明者等は、各スライスに対して集積回路リソグラフィ精度を用いて、各サンプリング構成内のキャパシタおよびトランジスタが一斉にスケーリングして揃ったＲＣサンプリング時定数を保持し、サンプリングスイッチがタイミングスキューを最小化するように実質的に位置共有することを保証するアーキテクチャを選択した。
【００９６】
スライスがスイッチトキャパシタアレイから形成される実施形態において、各スライスはサンプリングＤＡＣを含み、サンプリングステージは、１つのスライス内の所与の電気的位置に、スライスの他のものの等価なキャパシタおよびトランジスタと実質的に同じであるキャパシタおよびトランジスタを有するように、揃っている。
【００９７】
本開示の実施形態において、キャパシタのプレートの１つをＶＩＮ、ＶＲＥＦ１およびＶＲＥＦ２に接続する単位サイズのトランジスタに関連付けられた単位サイズキャパシタＣを含む単位セルは、それぞれ繰り返し用いられてスライスを形成する。各単位セルは、公称上、その電気的性能が他の各単位セルと同一である。セルは、永続的に、またはグループへのセルの動的な割り当ての一部として、またはこれらの手法を混合したものとして、グループにまとめられ得る。図７の部分ｂ）に示すように、２つのセルを永続的に「２Ｃ」セルにまとめてグループ化することができる。２つのセルが動的にグループにまとめられて４Ｃの静電容量を有するＣ２を形成し得る、８つのセルがグループにまとめられてＣ１を形成し得る、などである。所望により、セルはグループにまとめられる必要はなく、二進列の重みを形成する。セルはグループ化されて、冗長性を提供するキャパシタを形成し得る。セルはまた直列に接続されて、Ｃ／２、Ｃ／３、Ｃ／４などの実効静電容量を形成し得る。
【００９８】
スライスは、図２に示すＣ５〜Ｃ９を備えるものなどの下位ＤＡＣに接続され得る。
【００９９】
図９は、本開示の実施形態を構成する回路（例えば、第１のＡＤＣまたは第１のＡＤＣステージ）２００を概略的に示す。この回路は、複数のサンプリング回路と複数のデジタルアナログ変換器とを備える。この回路は、アナログデジタル変換器の全体を形成することが可能であるが、図３または図４に示すようなパイプライン方式変換器などのマルチステージ変換器の「ステージ」として用いられることのほうが多く、この場合に図パイプラインは２つ以上のステージを有し得る。本実施形態において、スイッチトキャパシタアレイは、各サンプリングＤＡＣが回路２００の１つのスライス２１０．１〜２１０．ｎとして作用するサンプリングデジタルアナログ変換器を形成するために用いられる。スライス２１０．１〜２１０．ｎは、有利にも、１つ以上のスライス２１０．１〜２１０．ｎをＳＡＲロジック２１４と関連付けることができるように、またスライスのうちの他のものをＳＡＲ出力に応じて更新することができるように、再構成可能である。この文脈において、「に応じて更新される」は、スライスのうちの異なるものが更新され得る。またはそれぞれの値に設定され得る可能性を含む。さしあたって、第１のスライス２１０．１は比較器２１２に結合されており、比較器２１２はその出力をＳＡＲロジック２１４に提供する。ＳＡＲコントローラは、本例ではスライス２１０．１を用いてアナログデジタル変換を実行してデジタル出力ワードの複数のビットを分解するようにサンプリングＤＡＣスライス２１０．１を駆動する構成の状態機械であり得る。
【０１００】
残りのスライス２１０．２〜２１０．ｎの一部または全部は、スライス２１０．１を用いて入力ＶＩＮを同時にサンプリングし、協働して剰余ＤＡＣ２２０を形成して、ＶＩＮとＶｄａｃとの差を表すアナログ出力電圧Ｖｒｅｓｉｄｕｅを形成し、ここでＶｄａｃは第１のＤＡＣスライス２１０．１によって形成されたアナログデジタル変換の「結果」を用いて駆動されるときの剰余ＤＡＣ２２０により生成される電圧であり、ＳＡＲロジック２１４によって駆動されるとＰビット変換に到達し、ここでＰはスライス２１０．１のビットの実効分解能である。
【０１０１】
第１のＤＡＣスライス２１０．１は図１に示す非下位分割スイッチトキャパシタアレイ、図２に示す区分または下位分割スイッチトキャパシタアレイ、またはサンプリングキャパシタと、関連のＤＡＣとから形成され得る。図２に示す下位分割されたアレイがその相対的なコンパクトさゆえに一般に用いられるものとし、本説明のこの部分の目的で、スライス２１０．１は図２に示すものとどうようの下位分割されたアレイを備える。
【０１０２】
このような構成において、図２に示すサンプリングＤＡＣステージ７３は下位ＤＡＣ（ステージ）７５に接続されている。その他のスライスは、第１のスライス２１０．１と同一である、すなわちサンプリングＤＡＣステージと下位ＤＡＣとの両方を含むように形成され得る。ただし、結合静電容量が調整されてグランドに結合される、または下位ＤＡＣの静電容量を複製する静電容量と直列に配置される限り、短縮された下位ＤＡＣを用いること、または下位ＤＡＣをすべてまとめて省略することも可能である。前述で注記したように、サンプリングＤＡＣステージ（キャパシタＤＡＣ）７３内のあらゆるキャパシタが入力ＶＩＮをサンプリングする必要はない。
【０１０３】
使用時に、スライス２１０．１〜２１０．ｎの各々はＶＩＮに結合され、ＶＩＮをサンプリングするために用いられる。スライスのサンプリングスイッチ（図２のスイッチ８２を参照）は、サンプリングスイッチがサンプリングスイッチの「ホールド」命令を同時に受け取ることを保証するように、また各スイッチが他の各スイッチと同じプロセス、電圧および温度（ｐｒｏｃｅｓｓ，ｖｏｌｔａｇｅ，ａｎｄ  ｔｅｍｐｅｒａｔｕｒｅ，ＰＶＴ）の変動を受けることを保証するように、位置共有される。このことは、各サンプリングＤＡＣ回路が他の各サンプリングＤＡＣ回路と同じ電気的性能、例えば揃ったＲＣ時定数、同じスキューレートによる導通と非導通との間の同時のスイッチの遷移、を有し、これによって、共有入力信号を取得（例えば、サンプルアンドホールド）するように同時に動作するときにＤＡＣスライス２１０．１〜２１０．ｎ間の位相シフトを回避することを保証することに役立つ。
【０１０４】
入力信号を取得した後に、第１のＤＡＣスライス２１０．１を用いて、サンプリングされた信号の逐次近似ルーチン変換を形成することができる。このような変換は、例えば、ＤＡＣスライス２１０．１によって実行されるＰビット変換の最初の２、３ビットのほぼ瞬時の変換を提供するフラッシュＡＤＣの形態をなす、さらなるＡＤＣの使用を含み得る。ＳＡＲ変換は、結果に冗長性を提供する付加的なビットの包含を含むこともでき、当該変換は、２より小さい基数を用いて実行されることも可能であり、その複数のビットは、単一のビットテスト期間において、例えば、比較器に代えて３レベル量子化器を用いることにより決定されることが可能である。ビットテストが進行するにつれて、Ｐビット出力ワードの最上位ビットのステータスは、Ｐビット出力ワードの最下位ビットのステータスより前に既知となる。これによって、ＳＡＲロジック２１４からの出力が剰余ＤＡＣ２２０内のスライス２１０．２〜２１０．ｎに提供されてそれらのＤＡＣスライスに１ビットずつビットをセットすることが可能になり、これによって、各スライス内のキャパシタを適切な構成にスイッチングすることによって引き起こされる電圧遷移が可能になり、これによって導入され得るリンギングが、剰余ＤＡＣ２２０からの出力が剰余増幅器２３０により利得を得る前に減衰する時間を有し得る。
【０１０５】
電圧遷移の大きさを低減するために、剰余ＤＡＣ２２０内のスライス２１０．２〜２１０．ｎにおけるビットの設定は、遷移が揃って生じないように時間的に互い違いにされ得る。さらに、例えば最上位ビットと準最上位ビットとに関する、初期の遷移の大きさは、スライス２１０．２〜２１０．ｎの半分を、当該スライスの最上位ビットを設定して初期設定することにより、また、当該スライスの残りの半分を、当該スライスの最上位ビットを未設定にして初期設定することにより低減され得る。これにより、第１のビットテストの結果として、統計的に、半分のＤＡＣスライスが遷移する必要がありそうである。同じ技術を準最上位ビットなどに用いることができる。代替手法は、使用時に入力信号がナイキスト周波数限界と比較してオーバーサンプリングされ得るという事実に基づくことができ、したがって、統計的に入力ワードの最初の数ビットは一サンプルと直後の一サンプルとの間で変化していないようである。
【０１０６】
ビットテストのうちのいくつかに剰余ＤＡＣ内の１つ以上のＤＡＣを関与させることも可能である。言い換えると、ＤＡＣスライス２１０．１のみを用いてアナログデジタル変換を実行する場合には、１つのＤＡＣスライスのみが同時に１つのビットテストを実行することができる。ただし、ＤＡＣスライスのうちの３つ、例えば剰余ＤＡＣ２２０のうちの２１０．２、２１０．３および２１０．４がＳＡＲロジック２１４に結合されたそれぞれの比較器（図示せず）とともに機能することが一時的に可能である場合、図９に示す構成は同時に２つのビットテストを実行することによって、第１のＡＤＣステージ２００がＰビットを変換するのに要する時間を低減することができる。
【０１０７】
スライス構成の使用によって、各ＤＡＣスライス２１０．１〜２１０．ｎがその内部により小さいキャパシタンスを有することが可能になり、それによって各ＤＡＣスライスのＲＣ時定数が減少し、結果として変換がより迅速に実行され得る。この説明における前述において、３００Ｋにおいてキャパシタと関連付けられた熱雑音を表にした。これを用いて、５Ｖのダイナミックレンジを１８ビット分解能で変換するようにした実施例では、ＤＡＣの最小キャパシタンスは少なくとも約４０ｐＦである必要があることを示した。ただし、ＤＡＣスライスのすべてがそれぞれ４ｐＦの実効キャパシタンスを有するように形成されている場合に、ＤＡＣスライス２１０．２〜２１０．ｎを接続して剰余ＤＡＣを形成することによってそれらのキャパシタンスを並列に配置する。したがって、１０個のＤＡＣスライス２１０．２〜２１０．１１が剰余ＤＡＣ２２０に設けられるのであれば、それらを並列に接続することによって、各剰余ＤＡＣが４ｐＦのＤＡＣスライスであることに関連付けられた優位なサンプリング時間およびセットリング速度を有するとしても、４０ｐＦの実効キャパシタンスを生成する。さらに、第１のＤＡＣスライス２１０．１の出力における剰余は、それがキャパシタのバンクの熱雑音の低減にも寄与し得るように、剰余ＤＡＣ２２０の出力にも接続され得ることを注記しておく。
【０１０８】
前述したように、サンプリングＤＡＣは繰り返される単位セルから形成され得る。図１０に、値１Ｃを有する１つのこのような単位セル２７０を示す。単位セルは、１Ｃの値を有するキャパシタ２７２を備える。そのプレートの１つは、図１０における最上位のプレートであり、共有導体７８（図２）に接続されている。キャパシタの最下位のプレートは、トランジスタ２７４、２７６および２７８から形成される三路スイッチによって接続されて最下位プレートを分離させ、ＶＩＮ、ＶＲＥＦ１（典型的には図１中の基準回路１２などの高精度電圧基準からのもの）またはＶＲＥＦ２（典型的には０Ｖまたはグランド）に接続する。トランジスタの各々は、図９中のＳＡＲロジック２１４などのスイッチコントローラ２７９によって制御される。キャパシタを入力ノードＶＩＮに接続するトランジスタ２７４は抵抗器２８０を備えた直列をなすことができ、これによって、単位セルがＶＩＮにおいて入力信号をサンプリングしているときに単位セルによって示される「オン」抵抗をより正確に定義する。トランジスタ２７４は、トランジスタ２７４のゲートソース間電圧ＶｇｓをＶＩＮに対して一定に保持するために、トランジスタ２７４のゲート制御信号をブートストラップ回路２８２によって変更されてもよい。単位セル２７０は、２Ｃの重みなどを形成するように並列に配置された単位セル２７０ａおよび２７０ｂによって表されるように、他の単位セルと並列に配置されてスイッチとキャパシタとの適切にスケーリングされた組み合わせを形成し得る。
【０１０９】
その場合には、このスライス方式アーキテクチャを利用するようにシャフリング方式を向上させる問題が起こる。
【０１１０】
シャフリングはスライス方式アーキテクチャにおいて適用され得るが、サンプリングＤＡＣが結合キャパシタ７６によって第１の下位アレイ７２と第２の下位アレイ７４とに下位分割される場合、結合キャパシタはシャフリングによって得られる平均化に干渉する。
【０１１１】
例えば各下位アレイ７２および下位アレイ７４が３つの単位セルから形成されるとすれば、下位アレイ７２に適用されるシャフリングは、各セルの実効的な値が、Ｃ１に非常に近いＳ１になるように、任意の重み誤差を統計的に不明瞭にする。同様に、アレイ７４内のセルをシャフリングするとすれば、各セルの実効的な値がＣ１に非常に近いＳ２になるように、任意の重み誤差が不明瞭になる結果となる。ただし、Ｓ１とＳ２とは同一になりにくく、非常に近くなる。
【０１１２】
複数のスライスを有することによって、第１の下位アレイのＬＳＢより小さい、すなわちＢ４より小さいビット値を、異なるデータワードでスライスを駆動することによって符号化することが可能になる。
【０１１３】
本発明者等は、Ｓ１とＳ２とが従来のシャフリング方式におけるよりも値が近くなるように結合キャパシタによって形成される境界を越えて少なくとも部分的に拡がるようにシャフリングの利益を与えることに気づいた。
【０１１４】
図１１は、図９のスライスをより詳細に示す。この議論の目的で、スライス２１０．１〜２１０．Ｎは、スライス２１０．１がステージのＡＤＣを形成するように、またスライス２１０．２〜２１０．ＮがサンプリングＤＡＣスライスＤＳ１〜ＤＳＸを形成するように、機能的に分割されている。
【０１１５】
スイッチのカウントダウンを維持するために、各ＤＡＣスライスの第１の下位アレイ７２は、一般に２倍の重み（２Ｃ）単位セルを用いるサーモメータ符号化方式で形成され、セル０〜セル１４は図７の部分ｂ）に関して説明したとおりである。単一の重みセルであるセル１５も、図７の部分ｂ）に関して説明したとおりに設けられる。本例において、Ｂ４はその値が非常に小さく単一の１Ｃセルによって表されなければならないビットであるため、このセルは常にＢ４を形成する。さらなる単一の重みセルＳ４も設けられる。これは、第１のグループのエレメント（本例では、第１の下位アレイ７２のキャパシタ）のうちの１つのエレメントであるとみみなすことができ、当該エレメントは、スライスの第２のグループのエレメント（下位アレイ７４）に適用されるデータワードに基づくビット値に応じて制御可能である。
【０１１６】
第１の下位アレイ７２は、第１の下位アレイ７２がＤＡＣ変換の最上位ビットを扱うことからスライス内の主ＤＡＣであるとみなすことができ、下位アレイ７４は下位ＤＡＣを形成するものとみなすことができる。
【０１１７】
サンプリングにおいて含まれない下位アレイ７４は、（本例では）二進重み付けされたキャパシタから形成されているが、これらは主（第１の）下位アレイ７２内で同様の単位セルに分割され得る。
【０１１８】
スライスの下位アレイ内のセルは、より複雑なシャフリング方式に関与することに利用可能になる。図１２に示すように、スライスの第１の下位アレイ７２のセルは、１〜１２８（または０〜１２７）に順次番号付けされ、シャフラが制御する一次元のアレイを形成する。
【０１１９】
ただし、スライス方式アーキテクチャによって、設計者がセルの二次元アレイを採用し、Ｘ軸などの第１のインデックスに従ってシャフリングを制御し、さらにはＹ軸などの第２の軸に従ってセルの低減されたコホートにシャフリングを適用することが可能になる。本手法によって、複雑な（および大きい）シャフラを実装する必要を伴わずに拡張されたシャフリング性能を得ることが可能になる。
【０１２０】
図１３は、シャフラ設計を容易にする二次元のアドレス指定方式を示し、サンプリングＤＡＣスライス内の各セルは、１つのインデックスによってアドレス指定され、各スライスは別のインデックスによってアドレス指定される。本手法を用いて、分解能を高める、および／またはＡＤＣのより多くのビットにわたって揃い誤差を低減することができる。
【０１２１】
図１４に示す単純な手法において、ＡＤＣからのＢ０の値は、各スライスＤＳ１〜ＤＳ８のＢ０に適用され得る。同様に、ＡＤＣからのＢ１は、常に、スライスなどにおけるキャパシタＢ１に向かう。
【０１２２】
ビットＢ５、Ｂ６およびＢ７は、両端を含む０〜７の間でＳ４に対するスイッチがＢ５、Ｂ６およびＢ７に応じて設定されるように、スライスにＳ４を個々に設定することによって符号化され得る。したがって、各スライスにおいて水平方向に符号化されたＢ５、Ｂ６およびＢ７のビット値は、次に、本例ではＳ４を用いてスライスＤＳ２〜ＤＳ８にわたって垂直に符号化され得る。本アプローチは１つのセル２９０を残すが、これは必要ではない。図１４に示すように当該セルは「０」に設定することができ、またはディザーを適用するなどのタスクに用いてもよい。
【０１２３】
図１５は、図１４に示す構成がいかにして第１のレベルのシャフリングを含むように変更され得るかを示す。ビット０〜３は、次に、シャフラに提供され、図１１のセル０〜セル１４である「２Ｃ」セル間でそれらの値をランダム化するようにする。各スライスは、Ｂ０、Ｂ１、Ｂ２およびＢ３の値を符号化するために、セル０〜１４を選択するための同じシャフリングされたデータワードを備えることができる。
【０１２４】
ＡＤＣ２００は、その変換を実行し、デジタルワード３０００を出力する。デジタルワード３０００は、二進符号化方式、単項符号化方式、または混合された符号化方式であり得る。図１５に示す例において、デジタルワード３０００は、ワードの第１の部分を表すビットＢ０〜Ｂ４と第２の部分を表すビットＢ５およびＢ６とを有する二進ワードとして図式的に表される。
【０１２５】
データワード生成器３０５は、デジタルワードを受け取る。デジタルワードが二進符号化されている場合、データワード生成器は、ワードの第１の部分に対する二進データを単項符号化形式３０６または擬似単項化形式に変換するように構成される。この文脈において「擬似単項」は、データワード内のビットの大部分が同じ重みで符号化されるが、１または小さい数は符号化されて異なる重みを表すことを意味する。ここでビットＢ０〜Ｂ３は、図７の部分ｂ）の２Ｃセルに供給するために、単項符号化形式に変換される。
【０１２６】
単項符号化への変換に続いて（必要ならば）、データワード生成器３０５は、シャフリング動作３０８を実行してシャフリングされた出力３０９を提供する。
【０１２７】
データ生成器は、Ｓ４に符号化されることとなるＢ５およびＢ６からのデータを処理してもよい。したがって、データワード生成器３０５の出力は、Ｂ０〜Ｂ３からの（またはＢ０〜Ｂ４からの）データを受け取るように割り当てられたＤＳ１〜ＤＳ８内のセルのコラムが各ＤＡＣに対して同一に設定されるように、ＤＳ１〜ＤＳ８によって共有される第１の部分３１２を含むデータワードである。第１の部分３１２は、水平のシャフリング動作の結果である。データワードは、各ＤＡＣ内とは同じでない１つ以上のコラムのデータを含む付加部３１４も含む。
【０１２８】
本例において、Ｂ４にはシャフリングが適用されない。Ｂ５の値は、スライスのうちの４つにおけるセルＳ４によって符号化され、Ｂ６はスライスのうちの２つにおけるセルＳ４の値によって符号化される。符号化は静的であり得る。本例において、Ｂ５はスライスＤＳ５、ＤＳ６、ＤＳ７およびＤＳ８内のＳ４によって符号化される。したがって、これらのスライスにおけるＳ４は、Ｂ５が「１」であれば「１」であり、Ｂ５が「０」であれば「０」である。同様に、Ｂ６は、ＤＡＣ  ＤＳ３およびＤＳ４内のＳ４によって符号化される。ＤＡＣ  ＤＳ１およびＤＳ２内のＳ４は常に０に設定される。
【０１２９】
下位ＤＡＣビット（第２のアレイ７４）のうちの一部を主ＤＡＣ（第１の下位アレイ７２）内に移動させることによって、変換器は、主ＤＡＣ内の情報と下位ＤＡＣ内に実装されるように用いられる情報との間で整合する向上した重みと、下位ＤＡＣのビットＢ５、Ｂ６およびＢ７とスライスの各々の内部でサンプリングＤＡＣとして作用する第１のアレイのＢ０、Ｂ１、Ｂ２、Ｂ３およびＢ４との間の利得誤差の除去（または少なくとも最下位の低減）とを達成する。例えば、各スライス内の予備サンプリングキャパシタＳ４の使用によるサンプリングＤＡＣ  ＤＳ１〜ＤＳ８の垂直方向の間のビットＢ５、Ｂ６およびＢ７の値を符号化することによって、下位ＤＡＣ内のビットＢ５、Ｂ６およびＢ７は、ディザリングおよび冗長性などの他のタスクに利用可能になる。
【０１３０】
図１６は、本開示のさらなる実施形態のためのハードウェア概略図を示す。２つのシャフラ３２０および３２２は、データワード生成器内に設けられている。シャフラ３２０は、ＤＡＣスライス２１０．１〜２１０．９から形成されたサンプリングＤＡＣ  ＤＳ１〜ＤＳ８の主ＤＡＣ部に対する単項変換された信号Ｂ０〜Ｂ３を受け取る。
【０１３１】
これらのビットは、シャフラ３２０上で動作する。ただし、シャフラ３２０出力の２つのコラムセレクト信号は、第２のシャフラ３２２への入力として提供される。第１のシャフラ３２０はまた、Ｂ０、Ｂ１およびＢ２を符号化するために用いられるセルの２８個のコラムを選択し、これらのコラムを直接駆動する。
【０１３２】
ＤＡＣスライスを直接シャフラ３２０によってシャフリングされる際に駆動するために用いられない２つのコラム信号、ならびにビットＢ４、Ｂ５およびＢ６のデータ信号は、第２のシャフラ３２２に提供され、第２のシャフラ３２２は、図１３に示すように、セルアレイの垂直（Ｙ）方向にセル選択をシャフリングする。
【０１３３】
第２のシャフラ３２２は、第２のシャフラ３２２がアクセスする相対的なセル重みを考慮するように構成されなければならない。したがって、シャフラ３２２によって可能になるビットの合計の重みがシャフラによって計算され、２倍の重みセルＢ３と単一の重みセルＢ４およびＳ４とから適宜選択される。
【０１３４】
図１７に示す例において、第１のシャフラ３２０は、２つの０が第１のシャフラから第２のシャフラ３２２に渡されているように、第１のシャフラ３００によって直接駆動される２８個のセル内にＢ０〜Ｂ３が符号化されているように、その選択を行った。
【０１３５】
第２のシャフラ３２２は、第１のシャフラ３２０から、およびＢ４、Ｂ５およびＢ６から単項符号化された情報を受け取り、当該情報を用いて、Ｂ４と示された単一の重みセルにわたって、また単一の重みセルのＳ４コラムにわたって、２倍の重みセルの２つのコラムのセル選択をシャフリングする。このシャフリングは、第１のシャフラの水平の（Ｘ方向）シャフリングと比較して垂直の（Ｙ方向）シャフリングであるとみなすことができる。繰り返すが、シャフラを含むデータワード生成器３０５からのデータワードは、ＤＡＣ  ＤＳ１〜ＤＳ８のすべてに共通である第１の部分３１２と垂直シャフリングデータの結果を表す付加部３１４とを含む。
【０１３６】
図１６および図１７を参照して説明したこのシャフリング方式は、区分されたＤＡＣのアレイの積分非線形性能を向上させる。テスト装置に対するテストにおいて、２ステージシャフリング方式が実装された場合に、ＩＮＬはほぼ４のファクターだけ減少した。
【０１３７】
本発明者等は、シャフラの順序を変更することができることに気づいた。図１８は、最下位ビットシャフラ３５０がビットＢ４、Ｂ５およびＢ６を受け取る構成を示す。ビットＢ５およびＢ６は、下位分割されたＤＡＣアレイの結合キャパシタの一方側のビットに相当し、ビットＢ０〜Ｂ３は下位分割されたＤＡＣアレイのサンプリング側のビットに相当する（ただし、本技術は非サンプリングＤＡＣにも用いることができる）。ビットＢ０〜Ｂ３は、例えば重み２Ｃの単位セル（８つのＤＡＣにわたって＝１６ｃ）を用いて、単項符号方式に変換されている。
【０１３８】
最下位ビットシャフラ３５０は、ＤＳ１〜ＤＳ８によって形成されたスライス方式ＤＡＣの１つ以上のコラム、本例では１つのコラム、において垂直にシャフリングすることが可能であるように構成されている。このことは、最下位ビットシャフラが８つのセルにわたって制御することを意味する。これらのセルが２倍の重みセルである場合には、シャフラは１６Ｃの重みに対して制御する。したがって、シャフラ３５０は、Ｂ４、Ｂ５およびＢ６に対応する単項符号化された表現である４ビット入力ワードと、本例では永続的に０に設定され、シャフラ３５０がその入力に適用する下位ビットシャフラ重み付けにおいてＢ６に等しい重みを有する付加入力とを受け取る。
【０１３９】
最下位ビットシャフラ３５０からの出力は、第１のシャフラである最上位ビットシャフラ３５２内で最上位ビットと結合され、最上位ビットシャフラ３５２は、Ｂ０、Ｂ１、Ｂ２およびＢ３データを受け取り、さらには最下位ビットシャフラに応答し、入力データに基づくセル選択方式のコラムを提供する。
【０１４０】
図１９は、データワード生成器３０５内の２つのシャフラ３５０および３５２の出力がいかにして効率的なハードウェア解決手法において実施され得るかを示す。各セル、すなわちキャパシタおよび関連付けられたスイッチは、それぞれのマルチプレクサによって駆動される。本例では、２倍の重みセル、例えば図７の部分ｂ）の０〜１４、のうちの第１のものが、図１９において３６０としてラベル付けされ、セルのトランジスタスイッチが信号ゲートの出力に応答して制御される。信号ゲート３６２は、ブールＡＮＤ関数によって、またはインバータおよびＯＲ関数によって、または１つの入力がシャフラ３５２の出力を受け取り、第２の入力が「０」を受け取り、セレクト入力が最下位ビットシャフラの出力のうちの１つから駆動されるマルチプレクサによって実施することができる。
【０１４１】
最下位ビットシャフラ３５０の第１の出力は、ＤＳ１と関連付けられた信号ゲート３６２の各々に対する制御として提供される。同様に、出力のうちの別のものは、ＤＳ８まで、ＤＳ２の信号ゲートなどの方にのみ向かう。
【０１４２】
図２０は、図１９の実施をより詳細に示す。特に、各スライス（ここでは、図面の簡略化のためにＤＳ１を形成するスライスのみを示す）の第１の下位アレイ７２内のセルは、それぞれのマルチプレクサＭＸ１、ＭＸ２、ＭＸ３などによって制御される。マルチプレクサの各々の第１の入力は、第２のシャフラ３５２のそれぞれの出力に接続されている。マルチプレクサの各々の第２の出力は、互いに接続されているとともに、第１のシャフラ３５０のそれぞれの出力に接続されている。マルチプレクサは、シャフラコントローラ３５３からのマルチプレクサセレクト信号によって制御される。
【０１４３】
使用時に、第２のシャフラ３５２の入力のうちの１つが、垂直シャフリングに使用されるＤＡＣ  ＤＳ１〜ＤＳ８内のセルのコラムを予約するために、常に「０」に設定される。シャフラ３５２は、この予約されたコラムを単位セルのコラムのうちの１つにランダムにシャフリングする。シャフラコントローラ３５３は、マルチプレクサを駆動して、予約されたコラムに割り当てられているセルのコラムの方に向けられる第１のシャフラ３５０の出力を選択し、その他のコラムに対して第２のシャフラの出力を選択する。
【０１４４】
結果として得られる動作を、図２１を参照して次に説明する。
【０１４５】
図２１は、図面の左側を下に向かうＤＡＣスライスＤＳ１およびＤＳ８を示す。当該図面は、順次接続されたシャフラ３５０および３５２も示す。入力が二進重み付けされたビットＢ０〜Ｂ６である場合、単項の重み（サーモメータ符号化と同様）に変換され、次いで第１のシャフラ３５２によってキャパシタセルにわたってランダムに拡がる。
【０１４６】
ＤＡＣスライスＤＳ１〜ＤＳ８内のキャパシタセルの相対的な重みを、図２１の最下部に沿って示す。本例では、合計で３２Ｃとなる、重み２Ｃを有する１５個のセルと、重み１Ｃを有する２つのセルとが存在する。３０ＣはＢ０〜Ｂ３を符号化し、２ＣはＢ４〜Ｂ６および予備情報を符号化する。
【０１４７】
図１４を参照して説明した例において、Ｂ４（１Ｃと等価な重み）は常に単一サイズのキャパシタセルに符号化され、下位ＤＡＣからの値はＳ４キャパシタセルにわたって垂直に符号化された。ただし、図１９および図２０に示され、図２１を参照して説明された回路において、Ｂ４ならびにＢ５およびＢ６の値は、「２Ｃ」セルの垂直コラムのうちの任意の所与の１つにマッピングされないような方法で関与するが、代わりにランダム化された方式でセルのコラムにマッピングされ、次いで図２１に陰影が施されたコラム３７０によって示されるように、同様に垂直にシャフリングされる。
【０１４８】
ランダム化されたコラム３７０に適用される少量の垂直シャフリングと、単一の重みの対をなす「１Ｃ」コラムにも適用され得る任意の垂直シャフリングとを除いて、同じシャフリングがスライスの各々に対して適用され得ることを表すために、スライス間のシャフリングのほとんどが一方向のみである、すなわち図２１では「水平である」ため、このシャフリングは実施するのに比較的簡単である。したがって、シャフラ３５０および３５２を含むデータワード生成器３０５によって提供されるデータワードは、共有部３１２および付加部３１４を備える。
【０１４９】
このシャフリング方式は、さらに、セル間のサイズ誤差の影響を低減し、ＩＮＬ誤差の更なる向上をもたらす。
【０１５０】
スライス方式アーキテクチャの使用は、有利にも、各々がより低い静電容量を有して入力信号のより速い変換を与えながらもそれらの出力を結合してより大きい実効静電容量としたがってより少ない雑音とを提供することができるスライスによって、雑音性能を犠牲にすることなく速度向上を得るように採用することができる。さらに、スライス間におけるキャパシタサイズのランダムな変動は、各スライス内とスライス間の両方でシャフリングの使用を併せて、低減されたＩＮＬ問題を提供する。
【０１５１】
さらに、ＡＤＣ部２００においてより多い雑音を受容することによって、この雑音は剰余まで伝搬しないため、速度向上を得ることができる。
【０１５２】
図２２は、図９の変形例を示し、３ビットフラッシュ変換器などのＡＤＣ２８５を用いて、ＳＡＲ変換器の３つの最上位ビットをより迅速に設定する。３ビットより少ない、または３ビットより多いビットがフラッシュ変換器（ＡＤＣ）２８５によって変換され得る。
【０１５３】
電圧剰余は、次いで、さらなるアナログデジタル変換器２４０に提供される前に、剰余増幅器２３０によって利得を得ることができる。なお、図２３に示すように、剰余増幅器２３０は必ずしも設けられる必要がない。
【０１５４】
図２４は、本明細書に記載の構成の任意のものに適用され得る変更示し、この場合に第２のＡＤＣ２４０は、剰余ＤＡＣ２２０内のスイッチ位置を変更することが可能とされ得る。これによって、ＡＤＣ２４０は、剰余増幅器にとって、または第２のＡＤＣ内の比較器にとって、線形性を損なわずに扱うには剰余が不都合に大きすぎる場合に、剰余（および第１のＡＤＣ２００からのデジタルワード）を変更することが可能となり得る。本例では、第２のＡＤＣ２４０は、比較器２４０ａ、ＳＡＲコントローラ２４０ｂおよびＤＡＣ２４０ｃを備えるＳＡＲ  ＡＤＣとして実施される。同様に、スイッチ位置をＳＡＲテストの一環として変更することができる。
【０１５５】
図２５は、図９の回路構成をより詳細に概略的に示す。この例において、スライス２１０．１〜２１０．ｎの各々は、下位ＤＡＣと併せてサンプリングＤＡＣを形成する区分されたキャパシタアレイを備える。サンプリングＤＡＣは同一である、または第１の下位アレイのサンプリングに関与するそれらの部分以外が同一である。さらに、図２５に示すこの構成において、下位ＤＡＣも同一である。ただし、このことが当てはまる必要はない。下位ＤＡＣは、所望により、より低い分解能で形成され得る。例えば、ＤＡＣスライス２１０．１は８ビットスライスであり、剰余ＤＡＣ２２０に８つのＤＡＣスライス２１０．２〜２１０．９が設けられる場合に、その主ＤＡＣに５ビット（Ｎ＝５）を備え、その下位ＤＡＣに３ビット（Ｍ＝３）を備え、これらの８つの剰余ＤＡＣは異なるデータワードを用いて効果的に駆動され、前述したように、下位または主ＤＡＣ内にさらに３ビットの分解能を提供して剰余ＤＡＣを８ビット装置に戻す。したがって、スライス２１０．２〜２１０．ｎの下位ＤＡＣは、所望により短縮化または省略され得る。これに代えて、図２５に示すようにスライスがすべて同じである場合には、剰余ＤＡＣは、パイプライン方式アナログデジタル変換器内の次のステージに供給する剰余ＤＡＣの出力信号に下位ＬＳＢディザーを適用するように駆動され得る。これらの手法を併せて採用することができる。
【０１５６】
図２５ａに示す構成において、剰余ＤＡＣ２２０内のＳＡＲロジック２１４とスライス２１０．２〜２１０．ｎの各々との間にデータ操作ブロック２５０が設けられる。データ操作ブロックは、ＤＡＣスライス２１０．２〜２１０．ｎの各々に対するデータワードを個々に設定することを可能にする。したがって、異なるワードを意図的に選択することによって、拡大された分解能またはディザーの組み込み、または前述のシャフリングを提供する。データ操作ブロックは、少なくともデータワード生成器３０５の動作を実行する。
【０１５７】
図２６はスライス方式アーキテクチャの包括的な表現であり、この場合に各スライス２１０．１〜２１０．ｎは、サンプリングＤＡＣ部２１０．１ａ，２１０．２ａなど２１０．ｎａまでと下位ＤＡＣ２１０．１ｂ，２１０．２ｂ，２１０．３ｂなどとに分割される。スライスサンプリングＤＡＣ２１０．２ａ〜２１０．ｎａは互いに同一である。サンプリングＤＡＣ２１０．１ａは、サンプリングＤＡＣ２１０．２ａ〜２１０．ｎａと同じであっても同じでなくてもよいが、有利には非常に近い電気的特性を有する。これは、他のスライスと同じ単位セル構成でサンプリングＤＡＣ２１０．１ａを形成することによって最もよく達成される。非サンプリングＤＡＣは同じである必要はない。下位ＤＡＣ２１０．１ｂは、例えば他の下位ＤＡＣより多いビットで構成され得る。実際、スライスのすべてに下位ＤＡＣを備える必要はない。ここでは、サンプリングＤＡＣ２１０．ｎａに関連付けられた下位ＤＡＣが省略されている。
【０１５８】
本開示において前述で注記したが、ボンドワイヤに沿ったキャパシタ間の電流の流れは電圧基準を擾乱させ得る。実際、図１に示す構成において、電圧基準は、それに作用する擾乱を低減するためにバッファ増幅器によってバッファされた。本明細書に記載の構成は、ビットテストシーケンス中の電圧基準の擾乱を低減する利点を有し、剰余ＤＡＣ内のＤＡＣスライス２１０．２〜２１０．ｎが基準電圧のバッファバージョンを備える場合をも与え、当該バッファバージョンは、第１のスライス２１０．１に提供される基準電圧が、剰余ＤＡＣを設定するためのスライス２１０．２〜２１０．ｎ内のキャパシタのスイッチングに起因する擾乱を受けないように、さらなるバッファによって提供され得る。キャパシタアレイの静電容量が４０ｐＦから４ｐＦに実効的に減少する場合には、基準から引き抜かれる電流は同様に減少することが分かる。したがって、変換に要するエネルギーは減少する。
【０１５９】
例えば、サンプリングＤＡＣ２１０．１〜２１０．ｎが同じに作られ、剰余ＤＡＣが合わせて４０ｐＦ（雑音目的で）となる８スライスを有する場合には、各スライスは５ｐＦの静電容量を有する。この５ｐＦは、サンプリングＤＡＣアレイの、５ビットの例においては例えば３１単位セル間に、または６ビットの例においては６３単位セル間に分割される。これは、５ビットの場合において１６１ｆＦの、または６ビットの場合において７９ｆＦの単位キャパシタサイズを与える。各単位セルのＲＣ値は、任意のトランジスタ間の変動を抑制する中程度の直列抵抗を備えていても非常に小さいため、この手法によって、スライス方式のＡＤＣが高帯域幅を達成することが可能になることが分かる。また、スライスの１つのみがビットテストを実行するため、電流源から引き抜かれる電流は大きく減少する。ビットテストを実行するのに要する電荷の減少は、電荷経路にある程度の抵抗を意図的に導入してＤＡＣのキャパシタへの供給電圧内のリンギングを減少させることができることをも意味する。
【０１６０】
図２７は、剰余ＤＡＣのスライス２１０．２〜２１０．ｎの各々がそれぞれのバッファ３９０．２〜３９０．ｎによって外部基準に接続され、当該バッファは直列スイッチ３９２．２〜３９２．ｎによってスライス２１０．２〜２１０．ｎから選択的に切り離し可能である構成と、スライス２１０．２〜２１０．ｎがさらなるスイッチ３９４．２〜３９４．ｎによって外部基準に直接にも接続され得る構成とを示す。これにより、剰余ＤＡＣスライス２１０．２〜２１０．ｎはそれぞれ設定時間の大部分にバッファによって充電されることにより、外部基準から引き抜かれる電流を低減することができ、スライスがそれぞれのバッファ内のオフセットによって影響を受けない適切な電圧付近にセトリングするようにセトリング時間の終了近くに外部基準に接続され得る。さらに、スイッチトキャパシタアレイの各々は、それぞれのスイッチ３２２．１〜３２２．ｎによって信号／雑音帯域幅制限抵抗器３２００への選択された接続により帯域幅を制限され得る。
【０１６１】
完全さのために、図２８は本開示の一実施形態を概略的に示し、この場合に、スライスのうちの１つから形成された小ＡＤＣ２２８は、剰余ＤＡＣを形成する他の８つのスライスと協働して剰余増幅器２３０を駆動する。本実施形態において、剰余増幅器はさらなるＡＤＣ２４０に接続されている。本例において、第１のＡＤＣは６ビット以上の分解能を提供するのに対して、第２のＡＤＣ１５２は、残りのビット数、例えば８ビットまたは９ビット以上の分解能を提供して、ＡＤＣの所望の全分解能にわたる。
【０１６２】
他の例において各スライスは３．２ｐＦの静電容量を提示し得るが、熱雑音の目的に対して提示される全デジタルアナログ変換器は、並列に動作するＤＡＣを備えて２５．６ｐＦの大きさになる。
【０１６３】
ＳＡＲ変換を完了させる時間は、剰余ＤＡＣ内の個々のＤＡＣスライスを設定するのに要する時間より長くないと期待され得ることが分かる。さらに、剰余ＤＡＣからの出力は、第１のＡＤＣからのＳＡＲ変換が完了した後に実際に要求されるのみである。これによって、２つのＳＡＲスライス間、場合によっては３つ以上のＳＡＲスライス間で剰余ＤＡＣを共有する場合が可能になる。ＳＡＲスライスは、ＳＡＲスライスのうちの１つが、他のものがサンプリング中であるときにその変換全体のほぼ中間にあるように、時間インターリーブ方式で動作し得る。このような構成の下で、剰余ＤＡＣは、ＳＡＲスライスの各々と同時にサンプリングしなければならないが、剰余ＤＡＣがサンプリングを終了した直後には、剰余ＤＡＣには出力ワードの少なくとも半分がプリセット済みとなり得る。この手法の使用は、高速に実行されるビットテストの最初の数ビットを取得するために、またはテスト中の信号スイングを低減するために、フラッシュＡＤＣなどの予備ＡＤＣの使用によってさらに拡張される。
【０１６４】
図２９はパイプライン方式アーキテクチャの代替実施形態を概略的に示し、この場合、ＡＤＣ１  ２００内に２つの高速ＡＤＣ３３０および３３２が設けられ、高速ＡＤＣの各々は８つのＤＡＣスライスと関連付けられる。第１のＡＤＣ２００は、ピンポン時間インターリーブ方式で動作し、これにより、例外的に、わずかな不揃いがなおも付加的なサンプリングトーンをもたらし得る。これを緩和するためには、トーンのリスクを低減するために剰余ＤＡＣのうちのそれぞれの剰余ＤＡＣのスライス間で１つ以上のスパイスをシャフリングすることができる。
【０１６５】
図３０は、図２９の構成についてのタイミング図を概略的に示す。第１のＡＤＣの各々に見られるように、図２９および図３０内の符号「Ａ」および「Ｂ」と付した第１のＡＤＣの各々は、ＡＤＣ「Ａ」３３０が継続的な「変換開始」信号間の期間ＴＡにおけるその取得を実行しているときに、ＡＤＣ「Ｂ」がそのビットテストを受け、次いでその結果を剰余増幅器に渡すように、他方とは位相がずれて動作する。各期間ＴＡにおいて、剰余増幅器は、その時間の半分にわたってそれぞれのスライスＡＤＣ「Ａ」および「Ｂ」に関連付けられた剰余ＤＡＣのうちの１つから剰余を増幅し、その時間の残りの半分に、オフセット誤差を除去するために、自動ゼロ化ＡＺを受ける。
【０１６６】
説明はサンプリングキャパシタとデジタルアナログ変換器とに対して同時にホストとして作用し得るスイッチトキャパシタアレイの形態をなすＤＡＣスライスに焦点を当てているが、本発明の教示は、サンプリング構成とＤＡＣとが分離された回路構成にも適用することが可能である。
【０１６７】
パイプライン内のステージの数は、２と変換器の分解能との間で変化し得る。言い換えると、パイプライン内の各ステージは１ビットのみを変換するように構成され得る。本開示の教示は、並列に作用して必要な雑音性能を提供する各ステージの時定数が所与のステージの複数のスライスによって低減されるため、このような深くパイプライン化された構成にさらに適用可能である。したがって、本開示は高度に柔軟性を有し、ＤＡＣがキャパシタ方式のサンプリング回路と相互作用するのに要する極めて多数の構成に使用され得る。
【０１６８】
インターリーブ率は２倍以上であり得る。
【０１６９】
図３１は、図２９に示す回路のレイアウトフロアプランの一実施形態を概略的に示す。ＤＡＣスライスは、スライスＡＤＣと関連付けられた比較器「ｃｏｍｐ」と、このステージと関連付けられた剰余増幅器「ＲＡ」との間に並列に構成されている。本例において、スイッチトキャパシタＤＡＣの各バンク内のスライスのうちの１つは、スライスＡＤＣ（ＳＡＤＣ）としての役割が割り当てられている。
【０１７０】
前述したように、これらの回路のすべては、図３２に示すように差動ＡＤＣ構成内に実装され得る。ここで、正入力および負入力に関連付けられたキャパシタアレイはそれぞれ差動剰余増幅器２３０に剰余信号を提供する。
【０１７１】
したがって、複数のサンプリングＤＡＣを用いて、雑音性能を犠牲にすることなく、向上したＡＤＣを製造するように協働させることが可能である。
【０１７２】
ここまでの議論では、各セルは、サンプリングＤＡＣを用いてＡＤＣのコンタクト内の性能を向上させることができるようにスイッチトキャパシタセルであった。ただし、ＤＡＣはサンプリングＤＡＣである必要はない。
【０１７３】
セルは、電流ＤＡＣが区分された電流ＤＡＣ内の電流源などの他のＤＡＣ技術、または任意の他の好適な技術に対するセルであり得る。
【０１７４】
特許請求の範囲が単項従属形式で定義されているが、多項従属クレームを許容するそれらの法律のために、各クレームは、明らかに技術的に実施不能でない限り、同じタイプのいかなる先行請求項にも従属することができる。
【０１７５】
本開示は、本明細書に記載の種々の方法を実行することができる装置を包含する。このような装置には、図面によって示され、本明細書に記載された回路が含まれ得る。種々の装置の部分には、本明細書に記載の機能を実行する電子回路が含まれ得る。この回路は、アナログ領域、デジタル領域またはミクストシグナル領域で動作し得る。場合によっては、装置の１つ以上の部分は、本明細書に記載の機能（例えば、制御に関する機能、タイミングに関する機能）を実行するように専用に構成されたプロセッサによって提供され得る。場合によってはプロセッサは、ＡＤＣを備えたオンチッププロセッサであり得る。プロセッサは、１つ以上のアプリケーション専用コンポーネントを含むことができ、または本明細書に記載の機能を実行するように構成されたプログラム可能なロジックゲートを含むことができる。場合によっては、プロセッサは、１つ以上の非一時的コンピュータ媒体に格納された１つ以上の命令を実行することによって本明細書に記載の機能を実行するように構成され得る。
【０１７６】
本明細書で概括したしように、仕様、ディメンジョンおよび関係（例えば、プロセッサ、ロジック動作の数など）は、例および教示の目的のみで提供されているに過ぎないことを注記しておくことも必要である。このような情報は、本開示の趣旨、または添付した請求項（存在する場合）の範囲、または本明細書に記載の例から逸脱せずに相当に変化し得る。本明細書は１つの非限定的な例に当てられたに過ぎず、したがって本明細書はそのようなものとして解釈されるべきである。以上の説明では、例としての実施形態は特定のプロセッサおよび／またはコンポーネント構成に言及して説明されている。添付した請求項（存在する場合）または本明細書に記載の例の範囲から逸脱せずにこのような実施形態に種々の変形および変更をなし得るしたがって、説明および図面は限定的な意味ではなく、例示的であるとみなされるべきである。
【０１７７】
なお、本明細書に提供される多数の例、相互作用は、２つ、３つ、４つまたはそれより多い電気的なコンポーネントまたは部品の観点で説明され得る。ただし、これは、明確さおよび例のためのみになされている。本明細書が任意の好適な態様に集約され得ることを理解するべきである。同様の設計代替物に沿って、図面の示されたコンポーネント、モジュール、ブロックおよび要素の任意のものは、様々な可能な構成に組み合わされてもよく、そのすべては明らかに本明細書の広い範囲内にある。特定の場合において、限られた数の電気的要素を参照することのみによって所与のセットのフローの機能の１つ以上を記載することはより容易であり得る。図面およびその教示の電気回路が、容易にスケーリング可能であり、多数のコンポーネントならびにより複雑な／洗練された配置および構成を収容し得ることを理解するべきである。したがって、提供される例は、無数の他のアーキテクチャに潜在的に適用されるとして、電気回路の範囲を制限することも、広範な教示を禁止することもないものである。
【０１７８】
なお、本明細書において、「一実施形態」、「例としての実施形態」、「実施形態」、「別の実施形態」「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、コンポーネント、ステップ、動作、特性など）は、このような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態で組み合わされてもよく、必ずしも組み合わされなくてもよいことを意味するように図られている。図面に示されたシステム／回路によって、またはそれらの内部で実行され得る本明細書に記載された機能が可能な機能の一部のみを説明することを注記することも重要である。これらの動作の一部を適切な場所で削除または除去してもよく、本開示の範囲から逸脱せずにこれらの動作を相当に変形または変更してもよい。さらに、これらの動作のタイミングを相当に変更してもよい。以上の動作フローは、例および説明の目的で提示されている。好適な配置、順序、構成およびタイミングメカニズムが本開示の教示から逸脱せずに提供され得る点で、本明細書に記載の実施形態によって相当の柔軟性が提供される。多数の他の変更、置換、変形、代替および変形は、当業者に分かり得るとともに、本開示はこのような変更、置換、変形、代替および変形を、添付された請求項（存在する場合）または本明細書に記載の例の範囲内にあるものとして、すべて包含するように図られている。なお、上述した装置の任意選択のすべての特徴は、本明細書に記載の方法またはプロセスに関して実施されてもよく、例内中の詳細を１つ以上の実施形態の任意の箇所で用いてもよい。
【０１７９】
［実施例］
単一の実施例に複数の実施例が提示されているが、当該複数の実施例は、明らかに技術的に実施不能でない限り、同じタイプの１つ以上の他の実施例に組み込む（他の実施例を併せて、または代わりに参照する）ことができると理解するとよい。
【０１８０】
実施例Ｍ１は、ＤＡＣ内の、またはＤＡＣを含むＡＤＣ内の線形性を向上させる方法であって、ＤＡＣは複数の協働するＤＡＣを備え、各協働するＤＡＣは主ＤＡＣと下位ＤＡＣとに分割されており、方法は、スライスの各々にわたって共有シャフリングパターンで主ＤＡＣの複数のビットに対する値をシャフリングすることと、主ＤＡＣにわたって下位ＤＡＣ内のビットの一部に関連する値をシャフリングすることと、を含む。
【０１８１】
実施例Ｍ２では、実施例Ｍ１の方法が、第１のシャフリングプロセスが第２のシャフリングプロセスと縦続され、第１のシャフリングプロセスおよび第２のシャフリングプロセスは共有シャフリングパターンでシャフリングを制御することをさらに含むことができる。
【０１８２】
実施例Ｍ３では、実施例Ｍ１の方法が、スライスのアナログ出力を、アナログ値を出力する共有出力ノードに接続することをさらに含むことができる。
【０１８３】
実施例Ｍ４では、実施例Ｍ１の方法が、協働するＤＡＣのうちの１つの内部の変換エレメントが第１のインデックスによって番号付けされ、協働するＤＡＣは第２のインデックスによって番号付けされ、変換されるデジタルワードは第１の部分および第２の部分を含み、方法は、複数の協働するＤＡＣに対するそれぞれのデータワードと、共有するＤＡＣのすべてに共通である共有部および付加部を備える関連するデータワードのうちの各１つと、を形成することを含み、付加部はデジタルワードの第２の部分からの値を符号化することをさらに含むことができる。
【０１８４】
実施例Ｍ５では、実施例Ｍ１の方法が、協働するＤＡＣは、共有入力信号の同時サンプリングを実行するように動作するサンプリングＤＡＣであることをさらに含むことができる。
【０１８５】
実施例Ｍ６では、実施例Ｍ１の方法が、第１の部分に属するデータ値は第１のインデックス内でシャフリングされ、第２の部分に属するデータ値は第２のインデックスに沿ってシフトされることをさらに含むことができる。
【０１８６】
実施例１は、第１の部分（Ｂ０〜Ｂ４）および第２の部分（Ｂ５〜Ｂ７）を含むデジタルワードに応答する剰余形成サンプリングデジタルアナログ変換器であって、並列に構成された複数の協働するデジタルアナログ変換器（ＤＳ１〜ＤＳ８、２１０．２〜２１０．ｎ）を備え、複数の協働するデジタルアナログ変換器（ＤＳ１〜ＤＳ８）は、デジタルワード生成器（３０５）から個別のデータワードを受け取り、データワードは共有部（３１２）を含み、共有部は、データワード生成器によるシャフリングの後のデジタルワードの第１の部分を表し、データワードは付加部（３１４）を含み、付加部は、デジタルワードの第２の部分に属する値を符号化する。
【０１８７】
実施例２において、実施例１のデジタルアナログ変換器が、データワード生成器は少なくとも２つのシャフラ（３５０、３５２）を備え、少なくとも２つのシャフラは、データワードの第１の部分を受け取るように、かつ協働するデジタルアナログ変換器の第１のグループの変換エレメントに対する共有されるシャフリングされたデータ信号を生成するように構成された第１のシャフラと、デジタルワードの第２の部分の少なくとも一部を受け取るように、かつデジタルワードの第１の部分に属しないビットに関連するシャフリングされたデータ信号を生成するように構成された第２のシャフラと、を備え、さらにデータ信号を用いて第１のグループの変換エレメントを制御することをさらに含むことができる。
【０１８８】
実施例３において、実施例１のデジタルアナログ変換器が、データワード生成器は縦続接続されたシャフラ（３００、３０２）を備え、縦続接続されたシャフラは、第１のグループの変換エレメントを制御する複数のビットを受け取る第１のシャフラ（３００）と、第２のグループの変換エレメントの一部を制御するビットを受け取り、第１のグループの変換エレメントの最下位ビット（Ｂ４）を受け取る第２のシャフラ（３０２）と、を備えることをさらに含むことができる。
【０１８９】
実施例４において、実施例３のデジタルアナログ変換器が、第２のシャフラ（３０２）は第１のシャフラ（３００）からのデータ信号も受け取ることをさらに含むことができる。
【０１９０】
実施例５において、実施例５のデジタルアナログ変換器が、第２のシャフラ（３５０）は第１のシャフラへの入力を供給することをさらに含むことができる。
【０１９１】
実施例６において、実施例６のデジタルアナログ変換器が、第２のグループの変換エレメントと関連付けられるビット値に基づいて制御される、各協働するデジタルアナログ変換器における第１のグループの変換エレメントのうちの少なくとも１つのエレメントは、協働するデジタルアナログ変換器の各動作に対する複数の前記協働するデジタルアナログ変換器中の異なる変換エレメントにシャフリングされることをさらに含むことができる。
【０１９２】
実施例７において、実施例１のデジタルアナログ変換器が、データワード生成器への入力は、出力のディザリングと較正処理とのうちの１つ以上に使用するために複数の協働するデジタルアナログ変換器に既知の信号を注入する少なくとも１つの付加的なビット信号をさらに含むことをさらに含むことができる。
【０１９３】
実施例８において、実施例１のデジタルアナログ変換器が、複数の協働するデジタルアナログ変換器は複数のスライス（２１０．２〜２１０．ｎ）を備え、各スライスは複数の変換エレメント（Ｃ０〜Ｃ９）を備え、変換エレメントは第１のグループの変換エレメント（Ｃ０〜Ｃ４、Ｓ４）および第２のグループの変換エレメント（Ｃ５〜Ｃ９）に下位分割されており、第１のグループの変換エレメントおよび第２のグループの変換エレメントは介在する構成要素によって互いに接続されており、各スライス中の第１のグループの変換エレメントのうちの少なくとも１つの変換エレメント（Ｓ４）は、データワードに基づくビット値に応じて制御され、ビット値の重みは複数のスライスの少なくとも一部における第２のグループの変換エレメントに適合することをさらに含むことができる。
【０１９４】
実施例９において、実施例８のデジタルアナログ変換器が、第１のグループの変換エレメントは、第１のグループの変換エレメントの最下位ビットの分解能（Ｂ４）にワードをデジタル化するように動作可能であり、第２のグループの変換エレメントの前記データワードに基づくビット値に応じて制御される、第１のグループの変換エレメントのうちの少なくとも１つの変換エレメント（Ｓ４）は、最下位ビット（Ｂ４）に等しいサイズを有することをさらに含むことができる。
【０１９５】
実施例１０において、実施例２のデジタルアナログ変換器が、第１のグループの変換エレメント（Ｃ０〜Ｃ４）に対する二進符号化された値を表すビット値（Ｂ０〜Ｂ４）は、データ生成器によってサーモメータ符号化または単項符号化形式に変換され、第１のグループの変換エレメントのうちの複数の変換エレメントに対するエレメント制御信号にシャフリングされ、変換エレメントは、各スライス内でシャフリング方式またはランダム化方式で選択されることをさらに含むことができる。
【０１９６】
実施例１１において、実施例１のデジタルアナログ変換器が、第１のグループの変換エレメントのうちの少なくとも１つのエレメントを除いて、各協働するデジタルアナログは内部の変換エレメントに対して同じシャフリングされたデータワードを受け取ることをさらに含むことができる。
【０１９７】
実施例１２において、実施例１のデジタルアナログ変換器が、協働するデジタルアナログ変換器はスイッチトキャパシタから形成されていることをさらに含むことができる。
【０１９８】
実施例１３において、実施例１のデジタルアナログ変換器が、剰余形成サンプリングデジタルアナログ変換器はアナログデジタル変換器の剰余形成ステージであることをさらに含むことができる。
【０１９９】
実施例１４において、実施例１のデジタルアナログ変換器が、協働するデジタルアナログ変換器（２１０，２〜２１０．ｎ）の各々は主デジタルアナログ変換器部（２１０．２ａ〜２１０．ｎａ）を含み、協働するデジタルアナログ変換器の少なくとも一部は下位デジタルアナログ変換器部（２１０．２ｂ〜２１０．４ｂ）を含み、主デジタルアナログ変換器部（２１０．２ａ〜２１０．ｎａ）はデジタルワードの第１の部分を変換し、第１の部分はデジタルワードの上位部を表し、下位デジタルアナログ変換器はデジタルワードの下位のビットを変換することをさらに含むことができる。
【０２００】
実施例１５において、実施例１のデジタルアナログ変換器が、複数の協働するデジタルアナログ変換器は、Ｌ個の変換器のバンクから選択されたＫ個の変換器を備え、ＫおよびＬは整数であり、ＬはＫより大きく、Ｋ個の変換器の選択は動的に選択されることをさらに含むことができる。
【０２０１】
実施例１６は、複数のＤＡＣスライスを備えるデジタルアナログ変換器であって、各スライスは主ＤＡＣ部および下位ＤＡＣ部に区分されており、ＤＡＣ部は、データワードの複数の最上位ビットと関連するアナログ値を出力し、下位ＤＡＣ部は複数の下位ビットと関連付けられる値を出力し、下位ＤＡＣ部に関連付けられるビット値の一部は、ＤＡＣスライスの主ＤＡＣ部中にわたってシャフリングされる。
【０２０２】
実施例１７において、実施例１６のデジタルアナログ変換器が、デジタルアナログ変換器はサンプリングキャパシタ電荷共有デジタルアナログ変換器であることをさらに含むことができる。
【０２０３】
実施例１８において、実施例１６のデジタルアナログ変換器が、各スライスの前記主ＤＡＣ部は、静電容量に関して公称上同一である、またはサンプリングモード時のサンプリング時定数に関して公称上同一であることをさらに含むことができる。
【０２０４】
実施例１９は、実施例１〜１８のうちの任意の１つのデジタルアナログ変換器を含むアナログデジタル変換器である。
【０２０５】
実施例２０において、実施例１のデジタルアナログ変換器が、付加部の位置は、協働するデジタルアナログ変換器内でシャフリングされることをさらに含むことができる。
【０２０６】
実施例２１において、実施例２０のデジタルアナログ変換器が、並列に構成されて時間インターリーブ方式で動作する実施例１〜１８のうちのいずれか１つのデジタルアナログ変換器を形成する２つの剰余を備えることをさらに含むことができる。
【０２０７】
実施例２２は、デジタルワードをアナログ値に変換するデジタルアナログ変換器であって、デジタルワードは第１の部分および第２の部分を含み、デジタルアナログ変換器は複数の公称上揃っているセルを備え、各々はセルデータワードに応答してセルを第１の値と第２の値との一方に切り換え、データワード生成器は、デジタルワードに応答してセルデータ信号を生成し、セルに第１の値または第２の値のいずれかを選択させ、セルは、第１のインデックスおよび第２のインデックスを有する二次元アドレスによってアドレス指定され、データワード生成器は、第１のインデックス内で第１の部分をシャフリングすることによってデジタルワードの第１の部分に対してシャフリング動作を実行する。
【符号の説明】
【０２０８】
２００  回路
２１０．１〜２１０．ｎ  スライス
２１２  比較器
２１４  ＳＡＲロジック
２２０  剰余ＤＡＣ
２３０  剰余増幅器
２４０  アナログデジタル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【外国語明細書】
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