(57)【要約】【課題】画素回路の規模を大きくすることなく高機能化を実現しうる光電変換装置を提供する。【解決手段】  光子の入射に応じてパルスを出力する受光部と、受光部から出力されるパルスの数に応じた信号を生成する信号生成部と、を各々が含む複数の画素を有し、複数の画素は、信号生成部が生成する信号の上限値が第１の値である第１画素と、信号生成部が生成する信号の上限値が前記第１の値よりも小さい第２の値である第２画素と、を含む。【選択図】図３
2019165286.tif 000002
【特許請求の範囲】
【請求項１】
光子の入射に応じてパルスを出力する受光部と、前記受光部から出力されるパルスの数に応じた信号を生成する信号生成部と、を各々が含む複数の画素を有し、
前記複数の画素は、前記信号生成部が生成する信号の上限値が第１の値である第１画素と、前記信号生成部が生成する信号の上限値が前記第１の値よりも小さい第２の値である第２画素と、を含む
ことを特徴とする光電変換装置。
【請求項２】
前記第１画素及び前記第２画素の前記信号生成部は、前記受光部から出力されるパルスの数をカウントするカウンタ回路を有し、
前記第２画素の前記カウンタ回路のビット数は、前記第１画素の前記カウンタ回路のビット数よりも小さい
ことを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記第２画素の前記信号生成部は、前記カウンタ回路の出力値を所定の閾値と比較する演算回路を更に有する
ことを特徴とする請求項２記載の光電変換装置。
【請求項４】
前記演算回路は、前記出力値が前記閾値を超えた場合に、前記出力値を、前記閾値以下の所定の値に置き換える
ことを特徴とする請求項３記載の光電変換装置。
【請求項５】
前記演算回路は、前記出力値が前記閾値を超えた場合に、前記カウンタ回路のカウント値をリセットする
ことを特徴とする請求項３記載の光電変換装置。
【請求項６】
前記閾値は、欠陥画素の判定基準に基づいて設定されている
ことを特徴とする請求項３乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
前記第１画素は、受光領域に配されており、
前記第２画素は、遮光手段が設けられたオプティカルブラック領域に配されている
ことを特徴とする請求項３乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
前記第２画素は、前記第１画素の受光部よりも平面視における面積の小さい受光部を有する
ことを特徴とする請求項２記載の光電変換装置。
【請求項９】
対をなす２つの前記第２画素のうちの一方の前記信号生成部は、一方の前記第２画素の前記カウンタ回路の出力値と他方の前記第２画素の前記カウンタ回路の出力値との差分値を出力する演算回路を更に有する
ことを特徴とする請求項８記載の光電変換装置。
【請求項１０】
前記第２画素の受光感度は、前記第１画素の受光感度よりも低い
ことを特徴とする請求項８又は９記載の光電変換装置。
【請求項１１】
前記複数の画素の前記受光部が設けられた第１の基板と、
前記複数の画素の前記信号生成部が設けられた第２の基板と、を有する
ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１３】
移動体であって、
請求項１乃至１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
受光部に到来する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力する光電変換装置が知られている。特許文献１には、光子の計数値をデジタル信号として出力する画素を複数配列してなる光電変換装置が記載されている。特許文献１では、受光部を設けた基板と画素回路部を設けた基板との積層構造にすることにより、光電変換装置の小型化や取得画像の高精細化を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／０２００２２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
光電変換装置の更なる高機能化のため、画素内において種々の信号処理を行うことが求められている。しかしながら、画素内に信号処理回路を追加するためには画素回路の回路規模やレイアウト面積を増大する必要があり、光電変換装置の小型化や取得画像の高精細化の妨げとなっていた。
【０００５】
本発明の目的は、画素回路の規模を大きくすることなく高機能化を実現しうる光電変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、光子の入射に応じてパルスを出力する受光部と、前記受光部から出力されるパルスの数に応じた信号を生成する信号生成部と、を各々が含む複数の画素を有し、前記複数の画素は、前記信号生成部が生成する信号の上限値が第１の値である第１画素と、前記信号生成部が生成する信号の上限値が前記第１の値よりも小さい第２の値である第２画素と、を含む光電変換装置が提供されている。
【発明の効果】
【０００７】
本発明によれば、画素回路の規模を大きくすることなく光電変換装置の高機能化を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による光電変換装置の第１画素の構成を説明するための概念図である。
【図３】本発明の第１実施形態による光電変換装置の第２画素の構成を説明するための概念図である。
【図４】本発明の第１実施形態による光電変換装置の第１画素の構成例を示す回路図である。
【図５】本発明の第１実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【図６】本発明の第１実施形態による光電変換装置の駆動方法を示すタイミングチャートである。
【図７】本発明の第１実施形態による光電変換装置の概略断面図である。
【図８】本発明の第２実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【図９】本発明の第３実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【図１０】本発明の第４実施形態による光電変換装置の概略構成を示すブロック図である。
【図１１】本発明の第４実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【図１２】本発明の第５実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【図１３】全減算器の動作を説明する真理値表及び回路図である。
【図１４】本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。
【図１５】本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である
【発明を実施するための形態】
【０００９】
［第１実施形態］
本発明の第１実施形態による光電変換装置について、図１乃至図７を用いて説明する。
【００１０】
図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直選択回路３と、信号処理回路４と、水平選択回路５と、出力回路６と、制御回路７と、を含む。
【００１１】
画素領域１０には、複数行及び列方向に渡ってマトリクス状に配された複数の単位画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の単位画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された単位画素Ｐには、「Ｐ１４」の符号を付している。なお、画素領域１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。
【００１２】
画素領域１０は、受光領域１１と、オプティカルブラック領域（以下、「ＯＢ領域」と表記する）１２と、を含む。受光領域１１は、図１の例では、単位画素Ｐ１１から単位画素Ｐ５５までの５行×５列の単位画素Ｐが配された領域に設けられている。ＯＢ領域１２は、典型的には、受光領域１１の周囲の２辺に沿って配される。図１の例では、ＯＢ領域１２は、第０行の単位画素Ｐと第０列の単位画素Ｐとを含むＬ字型の領域に配されている。ＯＢ領域１２は、入射光を遮る遮光手段、例えば遮光層を備えている。なお、受光領域１１及びＯＢ領域１２の配置は、特に限定されるものではない。
【００１３】
画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線ＰＶＳＥＬが配されている。制御線ＰＶＳＥＬは、第１の方向に並ぶ単位画素Ｐにそれぞれ接続され、これら単位画素Ｐに共通の信号線をなしている。制御線ＰＶＳＥＬの延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、制御線ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。
【００１４】
各行の制御線ＰＶＳＥＬは、垂直選択回路３に接続されている。垂直選択回路３は、単位画素Ｐ内の信号生成回路（図示せず）を駆動するための制御信号を、制御線ＰＶＳＥＬを介して単位画素Ｐに供給する回路部である。
【００１５】
画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ単位画素Ｐにそれぞれ接続され、これら単位画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
【００１６】
出力線ＰＯＵＴは、信号処理回路４に接続されている。信号処理回路４は、画素領域１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路４は、対応する列の出力線ＰＯＵＴを介して単位画素Ｐから読み出された信号を保持する機能を備える。単位画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路４の各々は各ビットの信号を保持するため少なくともｎ個の保持部を有する。
【００１７】
水平選択回路５は、信号処理回路４から信号を読み出すための制御信号を信号処理回路４に供給する回路部である。水平選択回路５は、各列の信号処理回路４に、制御線ＰＨＳＥＬを介して制御信号を供給する。水平選択回路５から制御信号を受信した信号処理回路４は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して出力回路６へと出力する。なお、図１には、制御線ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
【００１８】
出力回路６は、水平出力線ＨＳＩＧを介して供給された信号を、出力信号ＳＯＵＴとして光電変換装置１００の外部へ出力するための回路部である。制御回路７は、垂直選択回路３、信号処理回路４、水平選択回路５、出力回路６の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路３、信号処理回路４、水平選択回路５、出力回路６の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。
【００１９】
ここで、本実施形態による光電変換装置１００は、画素領域１０に配された複数の単位画素Ｐとして、第１画素Ｐ１と、第２画素Ｐ２と、を含む。例えば、第１画素Ｐ１は受光領域１１に配される単位画素Ｐであり、第２画素Ｐ２はＯＢ領域１２に配される単位画素Ｐである。
【００２０】
図２及び図３は、本実施形態による光電変換装置１００における第１画素Ｐ１及び第２画素Ｐ２の構成を説明するための概念図である。第１画素Ｐ１は、図２に示すように、受光部２０ａと、信号生成部３０ａと、を含む。受光部２０ａは、光の入射を受けて、光子入射の有無を示すパルスを出力する。信号生成部３０ａは、受光部２０ａから出力されたパルス数を積分又は累積加算した累積信号を生成する。同様に、第２画素Ｐ２は、図３に示すように、受光部２０ｂと、信号生成部３０ｂと、を含む。受光部２０ｂは、光の入射を受けて、光子入射の有無を示すパルスを出力する。信号生成部３０ｂは、受光部２０ｂから出力されたパルス数を積分又は累積加算した累積信号を生成する。
【００２１】
第２画素Ｐ２の信号生成部３０ｂは、回路規模やレイアウト面積が、第１画素Ｐ１の信号生成部３０ａよりも小さくなるように構成されている。その一手段として、本実施形態では、第２画素Ｐ２の信号生成部３０ｂが生成する信号の上限値が第１画素Ｐ１の信号生成部３０ａが生成する信号の上限値よりも小さくなるように、信号生成部３０ａ，３０ｂを構成している。例えば、信号生成部３０ａは、ｎビットのカウンタ回路を含み、ｎビットの信号を出力するように構成される。これに対し、信号生成部３０ｂは、ｎビットよりも少ないｍビットのカウンタ回路を含み、ｍビットの信号を出力するように構成される。
【００２２】
第１画素Ｐ１及び第２画素Ｐ２の具体的な構成例について、図４及び図５を用いて説明する。図４は、第１画素Ｐ１の構成例を示す回路図である。図５は、第２画素Ｐ２の構成例を示す回路図である。
【００２３】
第１画素Ｐ１は、図４に示すように、受光部２０ａと、信号生成部３０ａと、を含む。受光部２０ａは、アバランシェ増幅型のダイオードＤａと、Ｐ型ＭＯＳトランジスタにより構成されるクエンチ素子Ｑａと、インバータ回路ＩＮＶａと、を含む。信号生成部３０ａは、４ビットのカウンタ回路を構成する４つのＴ−フリップフロップ回路ＦＦａ０，ＦＦａ１，ＦＦａ２，ＦＦａ３と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷａ０，ＳＷａ１，ＳＷａ２，ＳＷａ３と、を含む。
【００２４】
ダイオードＤａのアノードは基準電圧ノード（電圧ＶＳＳ）に接続され、ダイオードＤａのカソードはクエンチ素子Ｑａを構成するＰ型ＭＯＳトランジスタのドレインに接続されている。クエンチ素子Ｑａを構成するＰ型ＭＯＳトランジスタのソースは、電源電圧ノード（電圧ＶＤＤ）に接続されている。インバータ回路ＩＮＶａの入力端子は、ダイオードＤａとクエンチ素子Ｑａとの間の接続ノードに接続されている。受光部２０ａの出力端子でもあるインバータ回路ＩＮＶａの出力端子は、信号生成部３０ａの入力端子であるＴ−フリップフロップ回路ＦＦａ０の入力端子Ｔに接続されている。
【００２５】
Ｔ−フリップフロップ回路ＦＦａ０の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦａ１の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦａ０の出力端子ＱとＴ−フリップフロップ回路ＦＦａ１の入力端子Ｔとの間の接続ノードは、スイッチＳＷａ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦａ１の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦａ２の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦａ１の出力端子ＱとＴ−フリップフロップ回路ＦＦａ２の入力端子Ｔとの間の接続ノードは、スイッチＳＷａ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦａ２の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦａ３の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦａ２の出力端子ＱとＴ−フリップフロップ回路ＦＦａ３の入力端子Ｔとの間の接続ノードは、スイッチＳＷａ２を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦａ３の出力端子Ｑは、スイッチＳＷａ３を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
【００２６】
クエンチ素子Ｑａを構成するＰ型ＭＯＳトランジスタのゲートは、所定のクエンチ抵抗を得るための電圧ＶＱＮＣを供給する電源に接続されている。スイッチＳＷａ０，ＳＷａ１，ＳＷａ２，ＳＷａ３を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷａ０，ＳＷａ１，ＳＷａ２，ＳＷａ３を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。Ｔ−フリップフロップ回路ＦＦａ０，ＦＦａ１，ＦＦａ２，ＦＦａ３のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
【００２７】
ダイオードＤａには、クエンチ素子Ｑａを介してブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されている。これにより、ダイオードＤａは、ガイガーモードで動作するように設定されている。ダイオードＤａに光子が入射すると、アバランシェ現象により複数の電子（及び正孔）が発生する。アバランシェ現象により発生した電流がクエンチ素子Ｑａに流れることでクエンチ素子Ｑａによる電圧降下が起こり、ダイオードＤａの動作領域はガイガーモードから外れる。ダイオードＤａのアバランシェ現象が停止すると、クエンチ素子Ｑａによる電圧降下が元に戻り、ダイオードＤａの動作領域は再びガイガーモードとなる。インバータ回路ＩＮＶａは、ダイオードＤａのカソードの電位の変化を反転増幅する。このような構成により、受光部２０ａは、光子入射の有無を電圧パルス信号（信号ＰＩＸＯＵＴ）として出力することができる。
【００２８】
Ｔ−フリップフロップ回路ＦＦａ０〜ＦＦａ３が縦続接続されてなる４ビットのカウンタ回路は、受光部２０ａから供給される信号ＰＩＸＯＵＴに重畳するパルスをカウントする。スイッチＳＷａ０〜ＳＷａ３は、制御線ＰＶＳＥＬから供給される制御信号に応じてオンになることにより、Ｔ−フリップフロップ回路ＦＦａ０〜ＦＦａ３により構成されるカウンタ回路の出力信号を、出力線ＰＯＵＴへと出力する。Ｔ−フリップフロップ回路ＦＦａ０〜ＦＦａ３により構成されるカウンタ回路は、垂直選択回路３から供給される制御信号ＰＣＬＲにより、カウンタ出力信号をリセットするように構成されている。
【００２９】
第２画素Ｐ２は、図５に示すように、受光部２０ｂと、信号生成部３０ｂと、を含む。受光部２０ｂは、アバランシェ増幅型のダイオードＤｂと、Ｐ型ＭＯＳトランジスタにより構成されるクエンチ素子Ｑｂと、インバータ回路ＩＮＶｂと、を含む。信号生成部３０ｂは、２ビットのカウンタ回路を構成する２つのＴ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷｂ０，ＳＷｂ１と、を含む。
【００３０】
ダイオードＤｂのアノードは基準電圧ノード（電圧ＶＳＳ）に接続され、ダイオードＤｂのカソードはクエンチ素子Ｑｂを構成するＰ型ＭＯＳトランジスタのドレインに接続されている。クエンチ素子Ｑｂを構成するＰ型ＭＯＳトランジスタのソースは、電源電圧ノード（電圧ＶＤＤ）に接続されている。インバータ回路ＩＮＶｂの入力端子は、ダイオードＤｂとクエンチ素子Ｑｂとの間の接続ノードに接続されている。受光部２０ｂの出力端子でもあるインバータ回路ＩＮＶｂの出力端子は、信号生成部３０ｂの入力端子であるＴ−フリップフロップ回路ＦＦｂ０の入力端子Ｔに接続されている。
【００３１】
Ｔ−フリップフロップ回路ＦＦｂ０の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦｂ１の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ１の入力端子Ｔとの間の接続ノードは、スイッチＳＷｂ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦｂ１の出力端子Ｑは、スイッチＳＷｂ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
【００３２】
クエンチ素子Ｑｂを構成するＰ型ＭＯＳトランジスタのゲートは、電圧ＶＱＮＣのノードに接続されている。スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
【００３３】
第２画素Ｐ２は、信号生成部３０ｂを構成するカウンタ回路が２ビットのカウンタ回路であるほかは、第１画素Ｐ１と同様である。Ｔ−フリップフロップ回路ＦＦｂ０〜ＦＦｂ１が縦続接続されてなる２ビットのカウンタ回路は、受光部２０ｂから供給される信号ＰＩＸＯＵＴのパルスをカウントする。スイッチＳＷｂ０〜ＳＷｂ１は、制御線ＰＶＳＥＬから供給される制御信号に応じてオンになることにより、Ｔ−フリップフロップ回路ＦＦｂ０〜ＦＦｂ１により構成されるカウンタ回路の出力信号を、出力線ＰＯＵＴへと出力する。Ｔ−フリップフロップ回路ＦＦｂ０〜ＦＦｂ１により構成されるカウンタ回路は、垂直選択回路３から供給される制御信号ＰＣＬＲにより、カウンタ出力信号をリセットするように構成されている。
【００３４】
次に、本実施形態による光電変換装置の動作について、図６を用いて説明する。図６は、本実施形態による光電変換装置の動作を示すタイミングチャートである。図６には、垂直選択回路３から供給される制御信号ＰＣＬＲ，ＰＶＳＥＬ［０］，ＰＶＳＥＬ［１］，ＰＶＳＥＬ［５］、水平選択回路５から供給される制御信号ＰＨＳＥＬ［０］，ＰＨＳＥＬ［１］，ＰＨＳＥＬ［５］、出力信号ＳＯＵＴを示している。
【００３５】
時刻ｔ１において、垂直選択回路３は、制御信号ＰＣＬＲをハイレベルからローレベルに制御する。これにより、第１画素Ｐ１及び第２画素Ｐ２を含む総ての単位画素Ｐのカウンタ出力信号がリセットされる。
【００３６】
次いで、制御信号ＰＣＬＲをハイレベルに戻してから時刻ｔ２までの期間において、各単位画素Ｐの受光部２０は、入射した光子の数に応じた数のパルスを含む信号ＰＩＸＯＵＴを出力する。そして、各単位画素Ｐの信号生成部３０は、受光部２０から供給される信号ＰＩＸＯＵＴに重畳するパルスの数をカウントする。
【００３７】
次いで、時刻ｔ２において、垂直選択回路３は、制御信号ＰＶＳＥＬ［０］をローレベルからハイレベルへと制御し、第０行に属する単位画素ＰのスイッチＳＷａ０〜ＳＷａ３又はスイッチＳＷｂ０〜ＳＷｂ１をオンにする。これにより、第０行の各列の単位画素Ｐの信号生成部３０でカウントしたカウント値を示す信号が、対応する列の出力線ＰＯＵＴを介して対応する列の信号処理回路４へと出力される。各列の信号処理回路４は、対応する列の単位画素Ｐから出力された信号を保持する。
【００３８】
次いで、制御信号ＰＶＳＥＬ［０］をローレベルに制御した後の時刻ｔ３から時刻ｔ４の期間において、水平選択回路５は、各列の信号処理回路４に対応する制御信号ＰＨＳＥＬ［０］，ＰＨＳＥＬ［１］，…，ＰＨＳＥＬ［５］を、順次ハイレベルへと制御する。これにより、各列の信号処理回路４に保持されていた信号（データＤ００〜Ｄ０５）が、出力信号ＳＯＵＴとして、水平出力線ＨＳＩＧ及び出力回路６を介して外部へと順次出力される。なお、出力信号ＳＯＵＴのデータＤ００〜Ｄ０５は、図１における単位画素Ｐ００〜Ｐ５５の出力に対応している。
【００３９】
この後、時刻ｔ２から時刻ｔ４の期間の動作と同様にして、第１行から第５行に属する単位画素Ｐからの信号の読み出しを行単位で順次行う。例えば、時刻ｔ４から時刻ｔ６の期間において、第１行の各列の単位画素Ｐから読み出した信号（データＤ１０〜Ｄ１５）を、出力信号ＳＯＵＴとして順次出力する。また、時刻ｔ６から時刻ｔ８の期間において、第５行の各列の単位画素Ｐから読み出した信号（データＤ５０〜Ｄ５５）を、出力信号ＳＯＵＴとして順次出力する。
【００４０】
このように、本実施形態による光電変換装置１００は、回路規模やレイアウト面積が相対的に大きい第１画素Ｐ１と、回路規模やレイアウト面積が相対的に小さい第２画素Ｐ２と、を含む。画素領域１０を構成する複数の単位画素Ｐとして、第１画素Ｐ１及び第２画素Ｐ２を適宜選択することにより、チップ面積の縮小化や高機能化が可能である。
【００４１】
例えば上述のように、第２画素Ｐ２の信号生成部３０ｂのカウンタ回路のビット数を第１画素Ｐ１の信号生成部３０ａのカウンタ回路のビット数よりも小さくすることで、第２画素Ｐ２の回路規模やレイアウト面積を相対的に小さくすることができる。この場合、一例として、受光領域１１には第１画素Ｐ１を配置し、ＯＢ領域１２には第２画素Ｐ２を配置することができる。ＯＢ領域１２には光入射がほとんどないため、カウンタ回路のビット数の少ない第２画素Ｐ２で対応が可能である。したがって、ＯＢ領域１２に配置する単位画素Ｐのレイアウト面積を縮小した分、チップ面積の縮小化、有効画素数の増加や新たな回路を追加することによる高機能化等が可能である。
【００４２】
次に、本実施形態による光電変換装置１００の具体的な構成例について、図７を用いて説明する。図７は、本実施形態による光電変換装置の構造を示す概略断面図である。図７には、図１の単位画素Ｐに対応する２画素分の断面構造を示している。
【００４３】
光電変換装置１００は、第１のチップ１０１と、第２のチップ１０２と、を含む。第１のチップ１０１と第２のチップ１０２とは、接合面１０３において接合されている。第１のチップ１０１には、単位画素Ｐの構成要素のうち、ダイオードＤが配される。第２のチップ１０２には、単位画素Ｐの構成要素のうち、単位画素ＰのダイオードＤ以外の他の構成要素、すなわち、クエンチ素子Ｑ、インバータ回路ＩＮＶ、信号生成部３０が配される。図７には、単位画素Ｐのこれら構成要素のうち、ダイオードＤとクエンチ素子Ｑのみを示している。
【００４４】
第１のチップ１０１は、第１の基板１０４を有する。第１の基板１０４は、接合面１０３側の面である主面１０５と、その反対側の面である裏面１０６と、有する。第１の基板１０４内には、ウェル１１３と、ウェル１１３間を分離する素子分離領域１１７と、が設けられている。ウェル１１３内の主面１０５側には、主面１０５に接するＮ型領域１１４と、Ｎ型領域１１４の底部に接するＰ型領域１１５とのｐｎ接合により構成されるダイオードＤが設けられている。第１の基板１０４の主面１０５上には、配線層１２２や配線層１２３を含む多層配線構造１０７が設けられている。ダイオードＤと配線層１２２との間や、配線層１２２と配線層１２３との間は、例えばタングステンからなるコンタクトプラグ１１２によって電気的に接続されている。第１の基板１０４の裏面１０６上には、平坦化層などを含むカラーフィルタ層１２０と、マイクロレンズ１２１と、が設けられている。
【００４５】
第２のチップ１０２は、第２の基板１０８を有する。第２の基板１０８は、接合面１０３側の面である主面１０９と、その反対側の面である裏面１１０と、を有する。第２の基板１０８内の主面１０９側には、ウェル１２４と、ウェル１２４間を分離する素子分離領域１２７と、が設けられている。ウェル１２４には、ソース／ドレイン領域１２５とゲート電極１２６とを含み、クエンチ素子Ｑを構成するＰ型ＭＯＳトランジスタが設けられている。第２の基板１０８の主面１０９上には、配線層１２８や配線層１２９を含む多層配線構造１１１が設けられている。クエンチ素子Ｑの各端子と配線層１２８との間や、配線層１２８と配線層１２９との間は、例えばタングステンからなるコンタクトプラグ１１２によって電気的に接続されている。
【００４６】
第１のチップ１０１と第２のチップ１０２とは、第１のチップ１０１の最上層の配線１２３と第２のチップ１０２の最上層の配線層１２９とが接合面１０３において電気的に接続されるように、貼り合わされている。
【００４７】
このように、本実施形態による光電変換装置１００は、第１の基板１０４の裏面１０６側から入射した光をマイクロレンズ１２１及びカラーフィルタ層１２０を介してダイオードＤへと導く裏面照射型の光電変換装置として構成可能である。ただし、本実施形態の光電変換装置１００は、必ずしも裏面照射型の光電変換装置である必要はなく、表面照射型の光電変換装置であってもよい。
【００４８】
このように、本実施形態によれば、画素回路の規模を大きくすることなく、光電変換装置の高機能化を実現することができる。
【００４９】
［第２実施形態］
本発明の第２実施形態による光電変換装置について、図８を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【００５０】
本実施形態では、第２画素Ｐ２の他の構成例を説明する。その他の要素については、第１実施形態による光電変換装置と同様である。
【００５１】
本実施形態による光電変換装置の第２画素Ｐ２は、図８に示すように、受光部２０ｂと、信号生成部３０ｃと、を有する。受光部２０ｂは、図５に示す第１実施形態による光電変換装置の第２画素Ｐ２の受光部２０ｂと同様である。信号生成部３０ｃは、３ビットのカウンタ回路を構成する３つのＴ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２と、演算回路３２と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷｂ０，ＳＷｂ１と、を含む。演算回路３２は、ＮＯＴゲートＧ１１，Ｇ１２，Ｇ１３と、ＮＯＲゲートＧ１４，Ｇ１５，Ｇ１６と、を含む。
【００５２】
受光部２０ｂの出力端子でもあるインバータ回路ＩＮＶｂの出力端子は、信号生成部３０ｃの入力端子であるＮＯＴゲートＧ１３の入力端子に接続されている。ＮＯＴゲートＧ１３の出力端子は、ＮＯＲゲートＧ１６の一方の入力端子に接続されている。ＮＯＲゲートＧ１６の出力端子は、Ｔ−フリップフロップ回路ＦＦｂ０の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦｂ１の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ１の入力端子Ｔとの間の接続ノードは、ＮＯＴゲートＧ１１の入力端子に接続されている。ＮＯＴゲートＧ１１の出力端子は、ＮＯＲゲートＧ１４の一方の入力端子に接続されている。ＮＯＲゲートＧ１４の出力端子は、スイッチＳＷｂ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
【００５３】
Ｔ−フリップフロップ回路ＦＦｂ１の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦｂ２の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ１の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ２の入力端子Ｔとの接続ノードは、ＮＯＴゲートＧ１２の入力端子に接続されている。ＮＯＴゲートＧ１２の出力端子は、ＮＯＲゲートＧ１５の一方の入力端子に接続されている。ＮＯＲゲートＧ１５の出力端子は、スイッチＳＷｂ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦｂ２の出力端子Ｑは、ＮＯＲゲートＧ１４，Ｇ１５，Ｇ１６の他方の入力端子に、それぞれ接続されている。
【００５４】
スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
【００５５】
Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２が縦続接続されてなる３ビットのカウンタ回路は、ＮＯＴゲートＧ１３及びＮＯＲゲートＧ１６を介して受光部２０ｂから供給される信号ＰＩＸＯＵＴに重畳するパルスをカウントする。ＮＯＲゲートＧ１６は、Ｔ−フリップフロップ回路ＦＦｂ２の出力Ｑがローレベルのとき、受光部２０ｂから供給されたパルスをＴ−フリップフロップ回路ＦＦｂ１に出力する。
【００５６】
ＮＯＲゲートＧ１４は、Ｔ−フリップフロップ回路ＦＦｂ２の出力Ｑがローレベルのとき、第０ビットのカウント値であるＴ−フリップフロップ回路ＦＦｂ０の出力Ｑをそのまま出力する。また、ＮＯＲゲートＧ１４は、Ｔ−フリップフロップ回路ＦＦｂ２の出力Ｑがハイレベルのとき、第０ビットのカウント値として０を出力する。
【００５７】
同様に、ＮＯＲゲートＧ１５は、Ｔ−フリップフロップ回路ＦＦｂ２の出力Ｑがローレベルのとき、第１ビットのカウント値であるＴ−フリップフロップ回路ＦＦｂ１の出力Ｑをそのまま出力する。また、ＮＯＲゲートＧ１５は、Ｔ−フリップフロップ回路ＦＦｂ２の出力Ｑがハイレベルのとき、第１ビットのカウント値として０を出力する。
【００５８】
すなわち、演算回路３２は、Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２により構成されるカウンタ回路の出力値を所定の閾値と比較し、閾値を超えている場合には閾値以下の所定の代替値に置き換えるように動作する。より具体的には、演算回路３２は、Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２により構成される３ビットのカウンタ回路のカウント値が５以上の場合、カウンタ回路から出力されるカウント値を０にするように構成されている。
【００５９】
本実施形態の第２画素Ｐ２をＯＢ領域１２に配置した場合、演算回路３２が有する上記機能は、キズ画素の補正機能として利用することができる。例えば、ダイオードＤｂの欠陥に起因して受光部２０ｂの出力パルスがある一定数（閾値）を超えた場合に、画素出力として黒レベルに相当する０を出力するように構成することができる。閾値は、欠陥画素の判定基準に基づいて設定することができる。
【００６０】
第１実施形態において説明したように、第２画素Ｐ２のカウンタ回路は、第１画素Ｐ１よりも回路規模やレイアウト面積が小さくなるように構成されている。したがって、第２画素Ｐ２に演算回路３２を追加して高機能化を図りつつ、回路規模やレイアウト面積の増大を抑制することが可能となる。
【００６１】
なお、図８に示す信号生成部３０ｃでは、カウンタ回路の閾値を５、代替値を０にそれぞれ設定し、受光部２０ｂに入射した光子数が５以上の場合に画素出力が０になるように構成している。しかしながら、カウンタ回路の閾値及び出力の代替値は、これらに限定されるものではなく、適宜変更が可能である。
【００６２】
このように、本実施形態によれば、画素回路の規模が拡大するのを抑制しつつ、光電変換装置の高機能化を実現することができる。
【００６３】
［第３実施形態］
本発明の第３実施形態による光電変換装置について、図９を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による光電変換装置の第２画素の構成例を示す回路図である。
【００６４】
本実施形態においては、第２画素Ｐ２の他の構成例を説明する。その他の要素については、第１実施形態による光電変換装置と同様である。
【００６５】
本実施形態による光電変換装置の第２画素Ｐ２は、図９に示すように、受光部２０ｂと、信号生成部３０ｄと、を有する。受光部２０ｂは、図５に示す第１実施形態による光電変換装置の第２画素Ｐ２の受光部２０ｂと同様である。信号生成部３０ｄは、３ビットのカウンタ回路を構成する３つのＴ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２と、演算回路３４と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷｂ０，ＳＷｂ１と、を含む。演算回路３４は、ＮＯＴゲートＧ２１，Ｇ２２と、ＮＯＲゲートＧ２３，Ｇ２４と、を含む。
【００６６】
受光部２０ｂの出力端子でもあるインバータ回路ＩＮＶｂの出力端子は、信号生成部３０ｄの入力端子であるＴ−フリップフロップ回路ＦＦｂ０の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦｂ１の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ０の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ１の入力端子Ｔとの間の接続ノードは、スイッチＳＷｂ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦｂ１の出力端子Ｑは、Ｔ−フリップフロップ回路ＦＦｂ２の入力端子Ｔに接続されている。Ｔ−フリップフロップ回路ＦＦｂ１の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ２の入力端子Ｔとの間の接続ノードは、スイッチＳＷｂ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ−フリップフロップ回路ＦＦｂ２の出力端子Ｑは、ＮＯＲゲートＧ２３，Ｇ２４の一方の入力端子に、それぞれ接続されている。
【００６７】
スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷｂ０，ＳＷｂ１を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。
【００６８】
ＮＯＴゲートＧ２１の出力端子は、ＮＯＲゲートＧ２３の他方の入力端子に接続されている。ＮＯＲゲートＧ２３の出力端子は、Ｔ−フリップフロップ回路ＦＦｂ０のクリア端子ＣＬＲに接続されている。また、ＮＯＴゲートＧ２２の出力端子は、ＮＯＲゲートＧ２４の他方の入力端子に接続されている。ＮＯＲゲートＧ２４の出力端子は、Ｔ−フリップフロップ回路ＦＦｂ１のクリア端子ＣＬＲに接続されている。ＮＯＴゲートＧ２１，Ｇ２２の入力端子は垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。また、Ｔ−フリップフロップ回路ＦＦｂ２のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
【００６９】
Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２が縦続接続されてなる３ビットのカウンタ回路は、受光部２０ｂから供給される信号ＰＩＸＯＵＴに重畳するパルスをカウントする。スイッチＳＷｂ０〜ＳＷｂ１は、制御線ＰＶＳＥＬから供給される制御信号に応じてオンになることにより、Ｔ−フリップフロップ回路ＦＦｂ０〜ＦＦｂ１により構成されるカウンタ回路の下位２ビットの値を出力信号として出力線ＰＯＵＴへと出力する。
【００７０】
演算回路３４は、制御信号ＰＣＬＲとＴ−フリップフロップ回路ＦＦｂ２の出力に応じて、Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１をリセットするように構成されている。具体的には、演算回路３４は、制御信号ＰＣＬＲ及びＴ−フリップフロップ回路ＦＦｂ２の出力のうち、一方がハイレベルで他方がローレベルのとき、Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１をリセットする。
【００７１】
つまり、演算回路３４は、第２実施形態の演算回路３２と同様、Ｔ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１，ＦＦｂ２により構成されるカウンタ回路のカウント値が５以上の場合、カウンタ回路から出力されるカウント値を０にするように構成されている。
【００７２】
本実施形態の第２画素Ｐ２をＯＢ領域１２に配置した場合、演算回路３４が有する上記機能は、キズ画素の補正機能として利用することができる。例えば、ダイオードＤｂの欠陥に起因して受光部２０ｂの出力パルスがある一定数を超えた場合に、画素出力として黒レベルに相当する０を出力するように構成することができる。したがって、第２実施形態の場合と同様、第２画素Ｐ２に演算回路３２を追加して高機能化を図りつつ、回路規模やレイアウト面積の増大を抑制することが可能となる。
【００７３】
なお、図９に示す信号生成部３０ｄでは、カウンタ回路の閾値を５に設定し、受光部２０ｂに入射した光子数が５以上の場合に画素出力が０になるように構成している。しかしながら、カウンタ回路の閾値は、これに限定されるものではなく、適宜変更が可能である。
【００７４】
このように、本実施形態によれば、画素回路の規模が拡大するのを抑制しつつ、光電変換装置の高機能化を実現することができる。
【００７５】
［第４実施形態］
本発明の第４実施形態による光電変換装置について、図１０及び図１１を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００７６】
第１乃至第３実施形態では、ＯＢ領域１２に配置する単位画素Ｐとして第２画素Ｐ２を適用した例を示したが、第２画素Ｐ２の用途は、ＯＢ領域１２に配置する単位画素Ｐに限定されるものではない。本実施形態では、単位画素Ｐが測距（焦点検出）用の複数のサブ画素を含む場合に、これらサブ画素を第２画素Ｐ２により構成する例を説明する。サブ画素の受光部は、第１画素Ｐ１の受光部よりも平面視における面積が小さい。
【００７７】
図１０は、本実施形態による光電変換装置の概略構成を示すブロック図である。本実施形態による光電変換装置１００の基本的な構成は、図１０に示すように、第１実施形態による光電変換装置と同様である。本実施形態による光電変換装置１００が第１実施形態による光電変換装置と異なる点は、画素領域１０を構成する単位画素Ｐの一部が、測距用の複数のサブ画素を含むことである。図１０には、第２行及び第４行に配された各単位画素Ｐを、測距用の２つのサブ画素ＰＡ，ＰＢにより構成した例を示している。測距用のサブ画素は、必ずしも２つである必要はなく、３つ以上であってもよい。
【００７８】
光電変換装置１００は、サブ画素ＰＡに投影される像とサブ画素ＰＢとに投影される像との間に位相差を生じるように構成された光学系（図示せず）を備えており、三角測距の原理を用いて被写体までの距離を得ることが可能である。図１０に示す画素構成の光電変換装置１００では、第０行、第１行、第３行及び第５行に配された単位画素Ｐを第１画素Ｐ１により構成し、第２行及び第４行に配された単位画素Ｐのサブ画素ＰＡ，ＰＢを、第２画素Ｐ２により構成することができる。
【００７９】
すなわち、本実施形態による光電変換装置１００は、撮像用の画素としての複数の第１画素が配列された撮像領域と、測距用の画素としての複数の第２画素が配列された焦点検出領域と、を有する。
【００８０】
図１１は、本実施形態による光電変換装置におけるサブ画素ＰＡ，ＰＢを含む単位画素Ｐの構成例を示す回路図である。サブ画素ＰＡ及びサブ画素ＰＢの各々は、図１１に示すように、図５に示す第２画素Ｐ２と同様の回路構成を有する。制御線ＰＶＳＥＬはサブ画素ＰＡ，ＰＢに共通の信号線である。サブ画素ＰＡ，ＰＢを含む単位画素Ｐは、図１１の回路構成の場合、サブ画素ＰＡの出力を下位２ビット、サブ画素ＰＢの出力を上位２ビットとする４ビットの信号を出力線ＰＯＵＴに出力するように構成することができる。
【００８１】
撮像用の単位画素Ｐ及び測距用の単位画素Ｐは、例えば図１０に示すように、同程度の画素面積を有することが多い。そのため、測距用の単位画素Ｐを構成するサブ画素ＰＡ及びサブ画素ＰＢの平面的な受光領域は、撮像用の単位画素Ｐ（第１画素Ｐ１）の平面的な受光領域の半分以下であり、サブ画素ＰＡ，ＰＢの受光感度は、撮像用の単位画素Ｐの受光感度よりも低くなる。
【００８２】
したがって、測距用の単位画素Ｐのサブ画素ＰＡ及びサブ画素ＰＢには、出力信号の上限値が相対的に小さい第２画素Ｐ２を適用することができる。これにより、画素回路の回路規模の増大を抑制しつつ、距離計測に必要な信号を取得する機能を付加するという高機能化を実現することができる。
【００８３】
このように、本実施形態によれば、画素回路の規模が拡大するのを抑制しつつ、光電変換装置の高機能化を実現することができる。
【００８４】
［第５実施形態］
本発明の第５実施形態による光電変換装置について、図１２及び図１３を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２は、本実施形態による光電変換装置における測距用の単位画素Ｐの構成例を示す回路図である。
【００８５】
本実施形態では、測距用の単位画素Ｐの他の構成例を示す。本実施形態による光電変換装置における測距用の単位画素Ｐは、図１２に示すように、受光部２０ｂと信号生成部３０ｅとを有するサブ画素ＰＡと、受光部２０ｂと信号生成部３０ｆとを有するサブ画素ＰＢと、を含む。サブ画素ＰＡ及びサブ画素ＰＢの受光部２０ｂは、第４実施形態と同様である。サブ画素ＰＡの信号生成部３０ｅは、２ビットのカウンタ回路を構成する２つのＴ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１を含む。サブ画素ＰＢの信号生成部３０ｆは、２ビットのカウンタ回路を構成する２つのＴ−フリップフロップ回路ＦＦｂ０，ＦＦｂ１と、演算回路３６と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷｂ０，ＳＷｂ１と、を含む。演算回路３６は、全減算器ＦＳ０，ＦＳ１を含む２ビットの並列減算器である。全減算器ＦＳ０，ＦＳ１は、３つの入力端子Ａ（被減数），Ｂ（減数），Ｂｉ（借り入力）と、２つの出力端子Ｄ（差），Ｂｏ（借り出力）と、を有する。
【００８６】
信号生成部３０ｅのＴ−フリップフロップ回路ＦＦｂ０の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ１の入力端子Ｔとの接続ノードは、全減算器ＦＳ０の入力端子Ａに接続されている。信号生成部３０ｅのＴ−フリップフロップ回路ＦＦｂ１の出力端子Ｑは、全減算器ＦＳ１の入力端子Ａに接続されている。信号生成部３０ｆのＴ−フリップフロップ回路ＦＦｂ０の出力端子ＱとＴ−フリップフロップ回路ＦＦｂ１の入力端子Ｔとの接続ノードは、全減算器ＦＳ０の入力端子Ｂに接続されている。信号生成部３０ｆのＴ−フリップフロップ回路ＦＦｂ１の出力端子Ｑは、全減算器ＦＳ１の入力端子Ｂに接続されている。全減算器ＦＳ０の出力端子Ｂｏは、全減算器ＦＳ１の入力端子Ｂｉに接続されている。全減算器ＦＳ０の出力端子Ｄは、スイッチＳＷｂ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。全減算器ＦＳ１の出力端子Ｄは、スイッチＳＷｂ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
【００８７】
全減算器ＦＳ０，ＦＳ１の各々は、図１３（ａ）の真理値表に示す動作をする。ここで、信号生成部３０ｅのカウンタ回路からの出力をＡとし、出力Ａの第０ビットの値をＡ０、出力Ａの第１ビットの値をＡ１とする。また、信号生成部３０ｆのカウンタ回路からの出力をＢとし、出力Ｂの第０ビットの値をＢ０、出力Ｂの第１ビットの値をＢ１とする。また、全減算器ＦＳ０の出力をＤ０、全減算器ＦＳ１の出力をＤ１とする。この場合、全減算器ＦＳ０の出力Ｄ０は、Ｄ０＝Ａ０−Ｂ０となる。また、全減算器ＦＳ１の出力Ｄ０は、Ｄ１＝Ａ１−Ｂ１−Ｂｉ（＝Ｂｏ）となる。図１３（ｂ）は、全減算器ＦＳ０，ＦＳ１の各々を構成する回路の一例を示す回路図である。全減算器ＦＳ０，ＦＳ１は、例えば図１３（ｂ）に示す論理ゲートＧ３１〜Ｇ４１により構成することができる。
【００８８】
これにより、演算回路３６は、出力Ａと出力Ｂとの差分値、すなわち、信号生成部３０ｅのカウンタ回路の出力Ａから信号生成部３０ｆのカウンタ回路の出力Ｂを差し引いた値を出力する。演算回路３６からの出力の第０ビットの値がＤ０であり、演算回路３６からの出力の第１ビットの値がＤ１である。
【００８９】
これにより、測距用の単位画素Ｐは、垂直選択回路３からの制御信号ＰＶＳＥＬに応じて、サブ画素ＰＡの出力Ａからサブ画素ＰＢの出力Ｂを差し引いた差信号を、出力線ＰＯＵＴに出力することができる。出力Ａと出力Ｂとの間の差信号は、サブ画素ＰＡにより得た被写体像とサブ画素ＰＢにより得た被写体像との間の位相差を表すため、被写体までの距離の算出に利用することができる。本実施形態による光電変換装置は、サブ画素ＰＡにより得た被写体像とサブ画素ＰＢにより得た被写体像との間の位相差に相応するカウンタ回路の差信号をも出力するものであり、第４実施形態による光電変換装置よりも更に高機能化されている。
【００９０】
このように、本実施形態によれば、画素回路の規模が拡大するのを抑制しつつ、光電変換装置の高機能化を実現することができる。
【００９１】
［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１４を用いて説明する。図１４は、本実施形態による撮像システムの構成例を示すブロック図である。
【００９２】
本実施形態による撮像システム２００は、図１４に示すように、バリア２０１と、レンズ２０２と、絞り２０３と、光電変換装置２０４と、ＡＦセンサ２０５と、を有している。レンズ２０２は、被写体の光学像を結像するための光学系である。バリア２０１は、レンズ２０２のプロテクトを行うものである。絞り２０３は、レンズ２０２を通過する光の光量を調整するためのものである。光電変換装置２０４は、第１乃至第５実施形態で説明した光電変換装置１００を用いて構成され、レンズ２０２で結像された被写体の光学像を画像信号として取得するためのものである。ＡＦセンサ２０５は、焦点検出に必要な信号を取得するためのものである。なお、光電変換装置２０４を第４又は第５実施形態による光電変換装置１００により構成する場合、焦点検出に必要な信号は光電変換装置２０４から取得できるため、ＡＦセンサ２０５は必ずしも設ける必要はない。
【００９３】
また、撮像システム２００は、信号処理部２０８を更に有している。信号処理部２０８は、光電変換装置２０４やＡＦセンサ２０５から出力された信号の処理や、得られた画像データに対して各種の補正を行い或いはデータを圧縮する処理を行うためのものである。
【００９４】
また、撮像システム２００は、メモリ部２０９、外部Ｉ／Ｆ回路２１０、タイミング発生部２１１、全体制御・演算部２１２、記録媒体制御Ｉ／Ｆ部２１３を更に有している。メモリ部２０９は、画像データを一時記憶するためのものである。外部Ｉ／Ｆ回路２１０は、外部コンピュータ２１５などの外部機器と通信するためのものである。タイミング発生部２１１は、信号処理部２０８などに各種タイミング信号を出力するためのものである。全体制御・演算部２１２は、各種演算とカメラ全体を制御するためのものである。記録媒体制御Ｉ／Ｆ部２１３は、取得した画像データを記録し、又は画像データの読み出しを行うための半導体メモリなどの着脱可能な記録媒体２１４との間でデータのやりとりを行うためのものである。
【００９５】
バリア２０１がオープンされると、被写体からの光学像がレンズ２０２及び絞り２０３を介してＡＦセンサ２０５に入射される。全体制御・演算部２１２は、ＡＦセンサ２０５からの出力信号をもとに、前記した位相差検出の手法により被写体までの距離を算出する。その後、全体制御・演算部２１２は、演算結果に基づいてレンズ２０２を駆動し、再び撮像面に合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ２０２を駆動するオートフォーカス制御を行う。
【００９６】
次いで、合焦が確認された後に、光電変換装置２０４による電荷蓄積動作が開始される。光電変換装置２０４の電荷蓄積動作が終了すると、光電変換装置２０４から出力された画像信号は、信号処理部２０８を介して全体制御・演算部２１２によってメモリ部２０９に書き込まれる。
【００９７】
その後、メモリ部２０９に蓄積されたデータは、全体制御・演算部２１２の制御により記録媒体制御Ｉ／Ｆ部２１３を介して記録媒体２１４に記録される。或いは、メモリ部２０９に蓄積されたデータは、外部Ｉ／Ｆ回路２１０を介して、直接に外部コンピュータ２１５などに入力してもよい。
【００９８】
第１乃至第５実施形態において説明したように、これまでの実施形態に示した光電変換装置１００を用いることにより、画素回路の規模が拡大するのを抑制しつつ、高機能化を達成することができる。したがって、この光電変換装置２０４を用いた本実施形態の撮像システムによれば、より高品質な画像を取得することが可能となる。
【００９９】
［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図１５を用いて説明する。図１５は、本実施形態による撮像システム及び移動体の構成を示す図である。
【０１００】
図１５（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１０１】
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１０２】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１５（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０１０３】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１０４】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１０５】
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１０６】
また、第１乃至第５実施形態の光電変換装置１００において、単位画素Ｐを構成する画素回路は、図示したものに限定されるものではない。例えば、信号処理回路を構成するカウンタ回路は、図示したカウンタビット数に対応した構成に限定されるものではない。
【０１０７】
また、第４及び第５実施形態では、カウンタ回路のカウント値が所定の閾値を超えたときに所定の代替値に置き換える演算回路を例示したが、カウンタ回路の閾値、代替値、演算回路の回路構成は上記実施形態に限定されるものではなく、適宜変更が可能である。
【０１０８】
また、上記第６及び第７実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１４及び図１５に示した構成に限定されるものではない。
【０１０９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１１０】
Ｐ…単位画素
Ｐ１…第１画素
Ｐ２…第２画素
Ｔ−ＦＦａ０〜ＴＦＦａ３，Ｔ−ＦＦｂ０〜Ｔ−ＦＦｂ３…Ｔ−フリップフロップ回路
２０ａ，２０ｂ…受光部
３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ…信号生成部
３２，３４，３６…演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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