(57)【要約】【課題】ゲート電極のフランジ部を再現性よく形成可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基板上に位置する半導体積層体上に第１のＳｉＮ膜を形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜を形成する工程と、開口パターンを有するマスクを第２のＳｉＮ膜上に形成する工程と、第２のＳｉＮ膜に第２開口を形成し、第２開口よりも狭い開口幅を有する第１開口を第１のＳｉＮ膜に形成する工程と、第２のＳｉＮ膜上に、第２開口よりも広い開口幅を有する第３開口が設けられる第１レジスト、第３開口よりも広い開口幅を有する第４開口が設けられる第２レジスト、及び第３開口よりも広く第４開口よりも狭い開口幅を有する第５開口が設けられる第３レジスト、を形成する工程と、１〜第３レジストをマスクとして、第１開口を介して半導体積層体に接するゲートを形成する工程とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に位置する半導体積層体上に第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、
前記第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、
開口パターンを有するマスクを前記第２のＳｉＮ膜上に形成する工程と、
前記開口パターンを介したドライエッチングによって、前記第２のＳｉＮ膜に第２開口を形成し、前記第２開口よりも狭い開口幅を有する第１開口を前記第１のＳｉＮ膜に形成する工程と、
前記第２のＳｉＮ膜上に、
前記第２開口よりも広い開口幅を有し前記第２開口に重なる第３開口が設けられ、前記第２のＳｉＮ膜上に位置する第１レジスト、
前記第３開口よりも広い開口幅を有し前記第３開口に重なる第４開口が設けられ、前記第１レジスト上に位置する第２レジスト、及び
前記第３開口よりも広く前記第４開口よりも狭い開口幅を有し前記第４開口に重なる第５開口が設けられ、前記第２レジスト上に位置する第３レジスト、を形成する工程と、
前記第１〜第３レジストをマスクとして、前記第１開口を介して前記半導体積層体に接するゲートを形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記ゲートを形成する前記工程後、前記第１〜第３レジストと、前記第３レジスト上に堆積した金属とを同時に除去する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１開口における側壁の傾斜角は、前記第２開口における側壁の傾斜角よりも大きい、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のＳｉＮ膜の厚さは、１５ｎｍ〜２５ｎｍの範囲内であり、
前記第２のＳｉＮ膜の厚さは、３５ｎｍ〜４５ｎｍの範囲内であり、
前記第１のＳｉＮ膜の屈折率は、前記第２のＳｉＮ膜の屈折率よりも大きい、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１のＳｉＮ膜におけるＳｉの組成は、前記第２のＳｉＮ膜におけるＳｉの組成よりも大きい、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１のＳｉＮ膜を形成する前記工程では、成膜温度が８００℃〜９００℃の範囲内であり、成膜圧力が５０Ｐａ〜１００Ｐａの範囲内である、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２のＳｉＮ膜を形成する前記工程では、成膜温度が３００℃〜３５０℃の範囲内である、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば下記特許文献１に記載される高電子移動度トランジスタ（ＨＥＭＴ：High  Electron  Mobility  Transistor）が挙げられる。ＨＥＭＴにおいては、電流コラプスを抑制するために、ゲートの一部を拡張し半導体層と接しないフランジ部が設けられることがある。下記特許文献１には、２段フランジ部を備えるＨＥＭＴの態様が開示されている。下記特許文献１では、バリア層上にＳｉＮ層及びＨｆＯ（酸化ハフニウム）層が順に設けられており、ＳｉＮ層上に１段目のフランジ部が形成され、ＨｆＯ層上に２段目のフランジ部が形成されている。このように２段フランジ部を形成することによって、ゲート電極におけるエッジの数が増えるので、電界を分散する効果が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２２２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１においては、２段目のフランジ部の幅は、マスクにおいてウェットエッチングによって形成された開口の形状によって定まる。このため、当該開口の形状の再現性が低いので、２段目のフランジ部の長さもまたばらつきやすい。したがって、上記特許文献１においては、量産されたＨＥＭＴ毎の特性が異なってしまう問題がある。
【０００５】
本発明の一側面は、フランジ部を再現性よく形成可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体装置の製造方法は、基板上に位置する半導体積層体上に第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、開口パターンを有するマスクを第２のＳｉＮ膜上に形成する工程と、開口パターンを介したドライエッチングによって、第２のＳｉＮ膜に第２開口を形成し、第２開口よりも狭い開口幅を有する第１開口を第１のＳｉＮ膜に形成する工程と、第２のＳｉＮ膜上に、第２開口よりも広い開口幅を有し第２開口に重なる第３開口が設けられ、第２のＳｉＮ膜上に位置する第１レジスト、第３開口よりも広い開口幅を有し第３開口に重なる第４開口が設けられ、第１レジスト上に位置する第２レジスト、及び第３開口よりも広く第４開口よりも狭い開口幅を有し第４開口に重なる第５開口が設けられ、第２レジスト上に位置する第３レジスト、を形成する工程と、第１〜第３レジストをマスクとして、第１開口を介して半導体積層体に接するゲートを形成する工程と、を備える。
【発明の効果】
【０００７】
本発明の一側面によれば、フランジ部を再現性よく形成可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る製造方法によって製造されるトランジスタ１の一例を示す断面図である。
【図２】図２（ａ），（ｂ）は、実施形態に係るトランジスタ１の製造方法を説明する図である。
【図３】図３（ａ），（ｂ）は、実施形態に係るトランジスタ１の製造方法を説明する図である。
【図４】図４（ａ），（ｂ）は、実施形態に係るトランジスタ１の製造方法を説明する図であって、トランジスタ１のうちゲート電極２３付近の製造方法を拡大して示す。
【図５】図５（ａ），（ｂ）は、実施形態に係るトランジスタ１の製造方法を説明する図であって、トランジスタ１のうちゲート電極２３付近の製造方法を拡大して示す。
【図６】図６（ａ），（ｂ）は、実施形態に係るトランジスタ１の製造方法を説明する図であって、トランジスタ１のうちゲート電極２３付近の製造方法を拡大して示す。
【図７】図７は、第１のＳｉＮ膜１１のゲート開口１１ａの壁面、及び第２のＳｉＮ膜１２の開口１２ａの壁面がエッチングにより後退する様子を概念的に示す図である。
【図８】図８は、従来のゲート電極の形成工程を示す図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態に係る半導体装置の一種である電界効果トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１０】
図１は、本実施形態に係る半導体装置の製造方法によって製造される電界効果トランジスタ（以下、単にトランジスタという）の一例を示す断面図である。図１に示されるように、トランジスタ１は、基板２、半導体積層体７、第１のＳｉＮ膜１１（第１のＳｉＮ膜）、第２のＳｉＮ膜１２（第２のＳｉＮ膜）、ソース電極２１、ドレイン電極２２、及びゲート電極２３を備える。半導体積層体７は、基板２から順に、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む。トランジスタ１は高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層４とバリア層５との界面のチャネル層側に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層４内にチャネル領域が形成される。
【００１１】
基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ２Ｏ３）基板が挙げられる。本実施形態では、基板２はＳｉＣ基板である。バッファ層３は、チャネル層４及びバリア層５を異種材料で形成された基板２上にエピタキシャル成長するための緩衝層である。バッファ層３は、窒化物半導体で構成され、例えばＡｌＮ層である。バッファ層３の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。チャネル層４は、基板２上（本実施形態ではバッファ層３上）にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、電流が流れるチャネル領域を形成する。チャネル層４は、窒化物半導体で構成され、例えばＧａＮ層である。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。
【００１２】
バリア層５は、チャネル層４上にエピタキシャル成長した層である。バリア層５は、チャネル層４よりも電子親和力が大きい窒化物半導体で構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、あるいはＩｎＡｌＧａＮ層を含む。バリア層５はｎ型の導電性を示してもよい。本実施形態では、バリア層５は、ｎ型のＡｌＧａＮ層である。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。キャップ層６は、バリア層５上にエピタキシャル成長した層である。キャップ層６は、窒化物半導体で構成され、例えばＧａＮ層である。キャップ層６も不純物を含んでもよい。本実施形態では、キャップ層６は、ｎ型ＧａＮ層からなる。キャップ層６の厚さの下限値は、例えば１ｎｍである。キャップ層６の厚さの上限値は、例えば５ｎｍである。
【００１３】
第１のＳｉＮ膜１１は、キャップ層６上に設けられた絶縁性の保護膜である。第１のＳｉＮ膜１１は、半導体積層体７の表面を保護するために設けられる。後述するように、第２のＳｉＮ膜１２よりもエッチング耐性を高めるために、第１のＳｉＮ膜１１は減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成される。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。また、第１のＳｉＮ膜１１は、ストイキオメトリな組成よりもＳｉの割合が大きい、いわゆるＳｉリッチな膜である。第１のＳｉＮ膜１１の屈折率は例えば２．０５以上である。
【００１４】
第１のＳｉＮ膜１１の厚さの下限値は例えば１０ｎｍであり、上限値は例えば５０ｎｍである。本実施形態では、第１のＳｉＮ膜１１の厚さは、１５ｎｍ以上２５ｎｍ以下が好ましい。第１のＳｉＮ膜１１には、ゲート開口（第１開口）１１ａと、ソース開口１１ｂと、ドレイン開口１１ｃとが形成されている。ゲート開口１１ａは、ソース開口１１ｂとドレイン開口１１ｃとの間に位置する。ゲート開口１１ａ内では、キャップ層６が露出している。ゲート開口１１ａの側壁は、ゲート開口１１ａの幅が半導体積層体７から離れるほど徐々に拡がるように、半導体積層体７の積層方向に対して傾斜している。ソース開口１１ｂ及びドレイン開口１１ｃ内では、キャップ層６が除去されておりバリア層５が露出している。
【００１５】
ソース電極２１は、ソース開口１１ｂを塞ぎ、かつ、半導体積層体７上に設けられ、ソース開口１１ｂを介してバリア層５と接している。ドレイン電極２２は、ドレイン開口１１ｃを塞ぎ、かつ、半導体積層体７上に設けられ、ドレイン開口１１ｃを介してバリア層５と接している。ソース電極２１及びドレイン電極２２は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を合金化して形成されたものである。ソース電極２１及びドレイン電極２２は、Ａｌ層の上に他のＴｉ層をさらに積層化した上で合金化されてもよい。また、タンタル（Ｔａ）層をＴｉ層に代えて採用することもできる。
【００１６】
第２のＳｉＮ膜１２は、第１のＳｉＮ膜１１上に設けられる。後述するように、第１のＳｉＮ膜１１よりもエッチング耐性を低くするために、第２のＳｉＮ膜１２はプラズマＣＶＤ法によって形成される。プラズマＣＶＤ法では成膜温度が低温のため、第２のＳｉＮ膜１２の膜質は第１のＳｉＮ膜１１よりも疎である。第２のＳｉＮ膜１２のＳｉ組成は第１のＳｉＮ膜１１のＳｉ組成よりも小さく、またその屈折率は第１のＳｉＮ膜１１よりも小さい。第２のＳｉＮ膜１２の屈折率は、例えば２．０程度、もしくはそれ以下である。第２のＳｉＮ膜１２の厚さの下限値は例えば３０ｎｍであり、上限値は例えば５００ｎｍである。本実施形態では、第２のＳｉＮ膜１２の厚さは、３５ｎｍ以上４５ｎｍ以下でよい。
【００１７】
第２のＳｉＮ膜１２には、開口１２ａ，１２ｂ及び１２ｃが形成されている。開口（第２開口）１２ａは、第１のＳｉＮ膜１１のゲート開口１１ａ上に位置し、第１のＳｉＮ膜１１のうちゲート開口１１ａ及びその周辺部を露出させる。このため、開口１２ａの開口幅は、ゲート開口１１ａよりも広い。開口１２ａの側壁は、ゲート開口１１ａと同様に、半導体積層体７の積層方向に対して傾斜している。開口１２ａの側壁の傾斜角は、ゲート開口１１ａの側壁の傾斜角よりも大きい（θ１１＜θ１２、図４（ｂ）を参照）。開口１２ｂは、第２のＳｉＮ膜１２のうちソース電極２１を覆う部分に形成されており、ソース電極２１の上面を露出する。ソース電極２１は、開口１２ｂを介して、図示しないソース電極パッドと接している。開口１２ｃは、第２のＳｉＮ膜１２のうちドレイン電極２２を覆う部分に形成されており、ドレイン電極２２の上面を露出する。ドレイン電極２２は、開口１２ｃを介して、図示しないドレイン電極パッドと接している。
【００１８】
ゲート電極２３は、ソース電極２１とドレイン電極２２との間の半導体積層体７上の領域に設けられ、ゲート開口１１ａを介してキャップ層６に接している。具体的には、ゲート電極２３は、ゲート開口１１ａ及び開口１２ａを埋め込んでおり、ゲート開口１１ａ内のキャップ層６と、開口１２ａ内にて露出する第１のＳｉＮ膜１１の表面と、第２のＳｉＮ膜１２の表面のうち開口１２ａの周辺部とに接している。ゲート電極２３は、キャップ層６とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層６にショットキ接触する。なお、キャップ層６とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。Ｎｉ層の厚さは例えば２００ｎｍであり、Ａｕ層の厚さは例えば７００ｎｍである。
【００１９】
ゲート電極２３のうち、第１のＳｉＮ膜１１，１２に接する部分は、チャネル内の電界を緩和する機能を有する。以下では、ゲート電極２３のうち、第１のＳｉＮ膜１１上に接する部分を第１部分２３ａとし、第２のＳｉＮ膜１２上に接する部分を第２部分２３ｂとする。第１部分２３ａの幅は、ゲート開口１１ａの開口幅と、開口１２ａの開口幅とによって定まる。第２部分２３ｂの幅は、後述するように、開口１２ａの開口幅と、レジストに設けられる開口の開口幅とによって定まる。ゲート電極２３は、その幅方向において第２部分２３ｂよりも外側に位置する第３部分２３ｃを有する。第３部分２３ｃは、第２のＳｉＮ膜１２に対して離間しているので、チャネル内の電界を緩和する効果は弱い。
【００２０】
ここで、図２〜図６を参照しながら本実施形態に係るトランジスタ１の製造方法を説明する。図２（ａ），（ｂ）、図３（ａ），（ｂ）、図４（ａ），（ｂ）、図５（ａ），（ｂ）及び図６（ａ），（ｂ）は、本実施形態に係るトランジスタ１の製造方法を説明する図である。なお、図４（ａ），（ｂ）、図５（ａ），（ｂ）、及び図６（ａ），（ｂ）は、トランジスタ１のうちゲート電極２３付近の製造方法を拡大して示す。
【００２１】
まず、図２（ａ）に示されるように、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む半導体積層体７を基板２上に形成する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）を用いて、バッファ層３として機能するＡｌＮ層、チャネル層４として機能するＧａＮ層、バリア層５として機能するＡｌＧａＮ層、及びキャップ層６として機能するＧａＮ層を、ＳｉＣ基板上に順にエピタキシャル成長する。
【００２２】
続いて、図２（ｂ）に示されるように、半導体積層体７の表面（本実施形態ではキャップ層６の表面）を覆う第１のＳｉＮ膜１１を成膜する。この工程では、ジクロロシランガス及びアンモニアガスを原料とする減圧ＣＶＤ法により、第１のＳｉＮ膜１１をキャップ層６上に形成する。本実施形態では、第１のＳｉＮ膜１１の厚さは２０ｎｍである。この工程において、第１のＳｉＮ膜１１の成膜温度の下限値は例えば８００℃であり、上限値は例えば９００℃である。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層体７の成長温度よりも低い。また、第１のＳｉＮ膜１１の成膜圧力の下限値は例えば１０Ｐａであり、上限値は例えば１００Ｐａである。本実施形態では、成膜圧力は５０Ｐａ〜１００Ｐａである。また、ジクロロシランの流量Ｆ１とアンモニアガスの流量Ｆ２との比（Ｆ１／Ｆ２）を例えば０．３以上とする。このジクロロシランの流量比は、ストイキオメトリとなるジクロロシランの流量比よりも大きいため、Ｓｉリッチな膜が形成される。ジクロロシランの流量Ｆ１は例えば１０ｓｃｃｍ〜１００ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ２は例えば２００ｓｃｃｍ〜２０００ｓｃｃｍの範囲内である。なお、単位ｓｃｃｍは標準状態での立方センチメートル毎分を意味し、１ｓｃｃｍ＝１．６９×１０−４Ｐａ・ｍ３・ｓｅｃ−１で換算される。
【００２３】
一実施例では、ジクロロシランの流量Ｆ１は４０ｓｃｃｍであり、アンモニアガスの流量Ｆ２は９０ｓｃｃｍであり、成膜圧力は５０Ｐａであり、成膜温度は８５０℃である。このような成膜条件によれば、屈折率がおよそ２．１のＳｉリッチな第１のＳｉＮ膜１１を得ることができる。なお、ジクロロシランの流量Ｆ１をさらに大きくすることによって、よりＳｉリッチな第１のＳｉＮ膜１１を形成してもよい。
【００２４】
続いて、図３（ａ）に示されるように、第１のＳｉＮ膜１１の一部を選択的にエッチングし、ソース開口１１ｂ及びドレイン開口１１ｃを形成する。例えば、レジストマスクを介する選択的なドライエッチングにより、第１のＳｉＮ膜１１にソース開口１１ｂ及びドレイン開口１１ｃを形成する。さらに、ソース開口１１ｂ及びドレイン開口１１ｃ内のキャップ層６を、塩素系ガスを反応ガスとするドライエッチングにより除去する。これにより、ソース開口１１ｂ及びドレイン開口１１ｃ内においてバリア層５が露出する。その後、ソース開口１１ｂ内にソース電極２１を形成し、ドレイン開口１１ｃ内にドレイン電極２２を形成する。この工程では、ソース電極２１及びドレイン電極２２のための金属を、例えば真空蒸着法等の物理気相成長法（Physical Vapor Deposition；ＰＶＤ法）及びリフトオフにより形成する。その後、これらをオーミック電極とするための熱処理による合金化を行う。
【００２５】
続いて、図３（ｂ）に示されるように、第１のＳｉＮ膜１１上に第２のＳｉＮ膜１２を成膜する。第２のＳｉＮ膜１２は、第１のＳｉＮ膜１１、ソース電極２１及びドレイン電極２２を含む半導体積層体７上の全面を覆う。この工程では、シランガス及びアンモニアガスを原料とするプラズマＣＶＤ法により、第２のＳｉＮ膜１２を形成する。本実施形態では、第２のＳｉＮ膜１２の厚さは、４０ｎｍである。この工程において、第２のＳｉＮ膜１２の成膜温度の下限値は例えば３００℃であり、上限値は例えば３５０℃である。このように成膜温度を低くできるのは、シラン、及びアンモニアの分解過程をプラズマが補助するからである。第２のＳｉＮ膜１２の成膜圧力の下限値は例えば５０Ｐａであり、上限値は例えば２００Ｐａである。シランの流量Ｆ３は１０ｓｃｃｍ〜５０ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ４は１００ｓｃｃｍ〜５００ｓｃｃｍの範囲内である。
【００２６】
一実施例では、シランの流量Ｆ３は２０ｓｃｃｍであり、アンモニアガスの流量Ｆ４は２００ｓｃｃｍであり、成膜圧力は１３３Ｐａであり、成膜温度は３５０℃であり、ＲＦパワーは２００Ｗである。このような成膜条件によれば、屈折率がおよそ１．８の第２のＳｉＮ膜１２を得ることができる。
【００２７】
続いて、図４（ａ）に示されるように、開口パターン３１ａを有するマスク３１を第２のＳｉＮ膜１２上に形成する。開口パターン３１ａの形成位置及び平面形状は、ゲート開口１１ａの形成位置及び平面形状に対応する。マスク３１は、例えば紫外線露光用レジスト若しくは電子線露光用レジストからなる。開口パターン３１ａは、例えば紫外線露光若しくは電子線露光により形成される。開口パターン３１ａの開口幅Ｌ０は、電子線露光の場合には例えば５０ｎｍであり、紫外線露光の場合には例えば４００ｎｍである。開口幅Ｌ０は、第１のＳｉＮ膜１１におけるゲート開口１１ａの所望の開口幅Ｌ１（図４の（ｂ）を参照）から逆算して決定されるとよい。
【００２８】
続いて、図４（ｂ）に示されるように、開口パターン３１ａを介したドライエッチングによって、第２のＳｉＮ膜１２に開口１２ａを形成し、開口１２ａよりも狭い開口幅Ｌ１を有するゲート開口１１ａを第１のＳｉＮ膜１１に形成する（エッチング工程）。これにより、開口１２ａ及びゲート開口１１ａを介して半導体積層体７のキャップ層６が露出する。この工程では、第１のＳｉＮ膜１１に対するエッチング条件をそのまま第２のＳｉＮ膜１２に対しても適用すると、第２のＳｉＮ膜１２に有意なサイドエッチが生ずる。ドライエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ６，ＣＦ４，ＣＨＦ３，Ｃ３Ｆ６，及びＣ２Ｆ６からなる群から１つ以上が選択される。ガスの種類によって、窒化膜との反応性が変化するため、開口１２ａの形状に影響を与える。ＲＩＥ装置は、誘導結合型（InductiveCoupled Plasma；ＩＣＰ）のものであってもよい。フッ素系ガスを用いる場合のエッチング条件としては、例えば、エッチングガスがＳＦ６に、反応圧力が１Ｐａに、ＲＦパワーが１００Ｗにそれぞれ設定される。この工程では、ＲＦパワーと同様に、反応圧力もイオンの平均自由行程に影響するので、エッチングの異方性の程度を左右する。
【００２９】
図７は、第１のＳｉＮ膜１１のゲート開口１１ａの壁面、及び第２のＳｉＮ膜１２の開口１２ａの壁面がエッチングにより後退する様子を概念的に示す図である。図７（ａ）は、エッチング深さと第２のＳｉＮ膜１２の厚さとが互いに等しい状態（すなわちエッチングが第１のＳｉＮ膜１１の上面に達した状態）を示している。図７（ｂ），（ｃ）は、第１のＳｉＮ膜１１，１２に対するエッチングが徐々に進行する様子を示している。図７（ｄ）は、エッチング深さと第１のＳｉＮ膜１１，１２の厚さの和とが互いに等しい状態（すなわちエッチングがキャップ層６の上面に達して完了した状態）を示している。また、図中に示された破線の長方形Ｄ２は、第２のＳｉＮ膜１２に対する深さ方向のエッチングレートａ２と横方向のエッチングレートｂ２とのアスペクト比Ａ２（Ａ２＝ａ２／ｂ２）を表している。破線の長方形Ｄ１は、マスク３１と重複する領域の第１のＳｉＮ膜１１が上方からはエッチングされないと仮定した場合の、第１のＳｉＮ膜１１に対する深さ方向のエッチングレートａ１と横方向のエッチングレートｂ１とのアスペクト比Ａ１（Ａ１＝ａ１／ｂ１）を表している。
【００３０】
本実施形態では、第２のＳｉＮ膜１２がプラズマＣＶＤ法によって形成され、第１のＳｉＮ膜１１が減圧ＣＶＤ法によって形成される。前述したように、プラズマＣＶＤ法によって形成されたＳｉＮは疎であり、ＲＩＥ等のドライエッチングに対する耐性が相対的に小さい。従って、第２のＳｉＮ膜１２は化学的な反応主体で等方的にエッチングされるので、横方向のエッチングレートは比較的大きくなり、深さ方向のエッチングレートに近づく。一方、減圧ＣＶＤ法によって形成されたＳｉＮは緻密であり、ＲＩＥ等のドライエッチングに対する耐性が相対的に大きい。従って、第１のＳｉＮ膜１１においては化学的な反応が後退し、イオンのスパッタリング作用が相対的に大きくなり、横方向のエッチングレートは深さ方向のエッチングレートよりも十分に小さくなる。
【００３１】
上記のような第１のＳｉＮ膜１１，１２のエッチング特性の違いは、これらのエッチングレートに現れる。すなわち、第１のＳｉＮ膜１１の深さ方向のエッチングレートａ１は第２のＳｉＮ膜１２の深さ方向のエッチングレートａ２よりも遅くなり、また、第１のＳｉＮ膜１１の横方向のエッチングレートｂ１は第２のＳｉＮ膜１２の横方向のエッチングレートｂ２よりも遅くなる。更に、第１のＳｉＮ膜１１のアスペクト比Ａ１は、第２のＳｉＮ膜１２のアスペクト比Ａ２よりも大きくなる傾向がある。一例では、エッチングレートａ１は４ｎｍ／ｍｉｎであり、エッチングレートａ２は２０ｎｍ／ｍｉｎであり、比（ａ２／ａ１）は５程度である。また、エッチングレートｂ１は０．５ｎｍ／ｍｉｎであり、エッチングレートｂ２は８ｎｍ／ｍｉｎであり、比（ｂ２／ｂ１）は１６程度である。この場合、これらのアスペクト比Ａ１，Ａ２の比（Ａ１／Ａ２）は１６／５となる。なお、成膜条件及びエッチング条件を変更することにより、比（Ａ１／Ａ２）を１６／５より大きくすることもできる。
【００３２】
図７の（ａ）〜（ｄ）に示されるように、第１のＳｉＮ膜１１に対する深さ方向のエッチングが進む際、第２のＳｉＮ膜１２に対する横方向のエッチングが同時に進み、開口１２ａの側壁が次第に後退する。従って、ゲート開口１１ａの周囲に位置する第１のＳｉＮ膜１１の上面が次第に露出する。このとき、マスク３１の開口パターン３１ａから半導体積層体７の表面に垂直な方向に沿ってのみエッチングガスが吹き付けられると仮定すると、第１のＳｉＮ膜１１の上面はエッチングされない。従って、この場合、ゲート開口１１ａの側壁は図中のＷａとなり、半導体積層体７の表面に対する側壁Ｗａの傾斜角はアスペクト比Ａ１のみに従う。しかし、多くの場合エッチングガスの進行方向は半導体積層体７の表面に垂直な方向に対して傾斜した成分を含んでおり、本工程では第１のＳｉＮ膜１１の角部分（エッジ）のスパッタ作用によるエッチングが同時に進行する。図中のＷｂは、第１のＳｉＮ膜１１の露出部分がマスク３１に覆われておらず第１のＳｉＮ膜１１の角部分のエッチングが十分に進行したと仮定した場合のゲート開口１１ａの側壁形状を表している。この場合、ゲート開口１１ａの側壁は、ゲート開口１１ａの下縁から開口１２ａの下縁まで直線状に延びる。実際には、ゲート開口１１ａの側壁の形状はＷａとＷｂとの中間、例えばＷｃの辺りになる。従って、半導体積層体７の表面に対する第１のＳｉＮ膜１１のゲート開口１１ａの側壁の傾斜角θは、θ＝ｔａｎ−１（４／０．５）＝ｔａｎ−１（８）未満、θ＝ｔａｎ−１（ｔ１１／（（ｔ１１／４）×８））＝ｔａｎ−１（０．５）以上となる。上限は、第１のＳｉＮ膜１１をエッチングする間第２のＳｉＮ膜１２のサイドエッチングが一切生じないとした場合（Ｗａに相当）、下限は、第２のＳｉＮ膜のサイドエッチングが等方的に進行する場合（Ｗｂに相当）を示す。ここでｔ１１は第１のＳｉＮ膜１１の厚みを示す。
【００３３】
第１のＳｉＮ膜１１のゲート開口１１ａの下縁を基準とする第２のＳｉＮ膜１２の後退量Ｂは、第２のＳｉＮ膜１２が厚くなるほど大きくなる。一例として、第１のＳｉＮ膜１１の厚さを２０ｎｍとし、第２のＳｉＮ膜１２の厚さを４０ｎｍとした場合、後退量Ｂは７０ｎｍとなる。このとき、傾斜角θは７５°となる。また、別の例として、第１のＳｉＮ膜１１の厚さを２０ｎｍとし、第２のＳｉＮ膜１２の厚さを１２０ｎｍとした場合、後退量Ｂは１００ｎｍとなる。このとき、傾斜角θは７０°となる。なお、後退量Ｂは、開口１２ａの側壁とゲート開口１１ａの側壁との間隔Ｓ１に相当する（図５（ｂ）を参照）。
【００３４】
第２のＳｉＮ膜１２が厚くなるに従って傾斜角θは小さくなるが、第２のＳｉＮ膜１２の厚さが３００ｎｍ以上になると、傾斜角θは６０°程度で飽和する。傾斜角θが飽和する理由は、第１のＳｉＮ膜１１の角部分だけでなくゲート開口１１ａの側壁部分もエッチングが進むからである。
【００３５】
また、エッチング時の圧力の増大（例えば、１Ｐａから５Ｐａへの増大）は、傾斜角θを小さくする方向に作用する。これは、イオンの平均自由行程が小さくなり、また、イオンの進行方向が等方的になるからである。但し、圧力が増大した場合であっても、第２のＳｉＮ膜１２の膜厚が厚くなると傾斜角θは飽和する。しかしながら、その傾斜角θの飽和角度は４５°程度であり、圧力が高いほど飽和角度は小さくなる。
【００３６】
引き続き製造方法を説明すると、図５（ａ）に示されるように、第２のＳｉＮ膜１２上からマスク３１を除去（剥離）する。そして、図５（ｂ）に示されるように、第２のＳｉＮ膜１２上に、第２のＳｉＮ膜１２上に位置するレジスト（第１レジスト）４１と、レジスト４１上に位置するレジスト（第２レジスト）４２と、レジスト４２上に位置するレジスト（第３レジスト）４３と、を形成する。レジスト４１には、開口１２ａよりも広い開口幅Ｌ３を有し開口１２ａに重なる開口（第３開口）４１ａが設けられる。レジスト４２には、開口４１ａよりも広い開口幅Ｌ４を有し、開口４１ａに重なる開口（第４開口）４２ａが設けられる。レジスト４３には、開口４１ａよりも広く開口４２ａよりも狭い開口幅Ｌ５を有し、開口４２ａに重なる開口（第５開口）４３ａが設けられる。このようなレジスト４１〜４３の形成方法の詳細例について、以下に説明する。
【００３７】
まず、第２のＳｉＮ膜１２上にレジスト４１〜４３を順に形成する。レジスト４１は、例えば、α−クロロアクリレートとα−メチルスチレンとの共重合体である。本実施形態では、レジスト４１として、α−クロロアクリレートとα−メチルスチレンとの共重合体（例えば、日本ゼオン株式会社製のＺＥＰ５２０ＡもしくはＺＥＰ５２０Ａ−７）が用いられる。また、塗布後のレジスト４１の厚さを調整するために、上記共重合体をアニソール等で希釈して使用してもよい。レジスト４１の厚さは、例えば５０ｎｍ以上４００ｎｍ以下である。レジスト４１の厚みの下限は、レジスト４１を安定して塗布可能な厚みである。次に、レジスト４１上にレジスト４２を形成する。本実施形態では、レジスト４２として、ポリメチルグルタルイミド（ＰＭＧＩ）が用いられる。レジスト４２の厚さは、例えば３００ｎｍ以上８００ｎｍ以下である。レジスト４２の厚みの下限は、ゲート電極２３の金属の厚みである。そして、レジスト４２上にレジスト４３を形成する。本実施形態では、レジスト４３として、α−クロロアクリレートとα−メチルスチレンとの共重合体（例えば、日本ゼオン株式会社製のＺＥＰ５２０ＡもしくはＺＥＰ５２０Ａ−７）が用いられる。塗布後のレジスト４３の厚さを調整するために、上記共重合体をアニソール等で希釈して使用してもよい。レジスト４３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。レジスト４３の厚さの下限は、蒸着中にレジスト４３が変形し、ゲート電極２３の第３部分２３ｃの電極幅が変化しない厚みである。
【００３８】
次に、レジスト４１〜４３のそれぞれに開口４１ａ〜４３ａを形成する。まず、レジスト４３においてゲート開口１１ａ及び開口１２ａに重なる部分に電子線を照射し、当該部分を露光させる。次に、レジスト４３において露光した部分を現像して除去する。これにより、ゲート開口１１ａ及び開口１２ａに重なり、開口幅Ｌ５を有する開口４３ａを形成する。そして、レジスト４３の開口４３ａを介してレジスト４２をウェットエッチングし、開口４２ａをレジスト４２に形成する。開口４２ａの開口幅Ｌ４は開口４３ａの開口幅Ｌ５よりも広いので、レジスト４３の一部は、レジスト４２に対して庇として機能する。
【００３９】
次に、開口４３ａ，４２ａを介してレジスト４１においてゲート開口１１ａ及び開口１２ａに重なる部分に電子線を照射し、当該部分を露光させる。そして、レジスト４４において露光した部分を現像して除去することによって、開口４１ａを形成する。開口４１ａの開口幅Ｌ３は、開口１２ａの開口幅Ｌ２より広く、開口４２ａの開口幅Ｌ４よりも狭い。
【００４０】
上述したように、レジスト４１，４３の開口４１ａ，４３ａは電子線描画によって形成される一方で、レジスト４２の開口４２ａはウェットエッチングによって形成される。このため、開口４１ａ，４３ａの開口幅Ｌ３，Ｌ５は、開口４２ａの開口幅Ｌ４よりも精度よく形成可能である。すなわち、トランジスタ１の量産にあたって、開口幅Ｌ３，Ｌ５は、開口幅Ｌ４よりも再現性が高い。
【００４１】
続いて、図６（ａ）に示されるように、レジスト４１〜４３をマスクとして、ゲート開口１１ａを介して半導体積層体７に接するゲート電極２３を形成する。具体的には、ゲート開口１１ａから露出した半導体積層体７上、開口１２ａから露出した第１のＳｉＮ膜１１上、開口４１ａから露出した第２のＳｉＮ膜１２上、及び開口４２ａから露出したレジスト４１上に、金属膜をＰＶＤ法により堆積する。金属膜は、例えば厚さ２００ｎｍのニッケル（Ｎｉ）膜と、厚さ７００ｎｍの金（Ａｕ）膜との積層膜である。これにより、ゲート電極２３のうち、第１のＳｉＮ膜１１上に接する第１部分２３ａと、第２のＳｉＮ膜１２上に接する第２部分２３ｂとを形成する。ゲート電極２３のうち、第１部分２３ａの幅は間隔Ｓ１に相当しており、第２部分２３ｂの幅は間隔Ｓ２に相当している。
【００４２】
続いて、図６（ｂ）に示されるように、レジスト４１〜４３を除去する。このとき、図６（ａ）に示されているレジスト４３上に堆積した金属５１を、レジスト４１〜４３と同時に除去する。以上の工程により、図１に示されるトランジスタ１が形成される。
【００４３】
以上に説明した本実施形態による半導体装置の製造方法によって得られる作用効果について、図８を参照しながら説明する。図８は、従来のゲート電極の形成工程を示す図である。図８に示されるように、従来においてはゲート電極１２３を形成する際に、２層のレジスト４２，４３のみを用いている。すなわち、従来においては、レジスト４１を用いることなくゲート電極１２３が形成されており、第２のＳｉＮ膜１２の直上にレジスト４２が形成される。上述したように、レジスト４２の開口４２ａはウェットエッチングによって形成されているので、開口４２ａの開口幅は、レジスト４３等よりも再現性が低くばらつきやすい。このため、開口４２ａによって露出される第２のＳｉＮ膜１２上に形成されるゲート電極１２３の第２部分１２３ｂの幅もまたばらつきやすい。これにより、第２部分１２３ｂに起因したチャネル内の電界緩和効果がトランジスタ毎にばらついてしまう。加えて、ゲート電極１２３がＰＶＤ法によって形成されることから、ゲート電極１２３を構成するメタルが広がりやすい。これにより、第２部分１２３ｂの幅がレジスト４３によって制御しきれず、レジスト４３の庇となる部分に重なる突出部１２３ｄが第２のＳｉＮ膜１２上に形成されてしまう。この場合、突出部１２３ｄもチャネル内の電界緩和効果を生じ、所望の電界緩和効果が得られなくなる。
【００４４】
これに対して本実施形態の製造方法では、第２のＳｉＮ膜１２の直上に形成されるレジスト４１の開口４１ａは、電子線描写によって形成される。このため、開口４１ａの形状に合わせて形成されるゲート電極２３の第２部分２３ｂの形状を精度よく定めることができる。加えて、第１のＳｉＮ膜１１のゲート開口１１ａ及び第２のＳｉＮ膜１２の開口１２ａはドライエッチングにより形成されているので、開口１２ａの開口幅Ｌ２もまた精度よく定めることができる。これにより、開口幅Ｌ２に合わせて形成されるゲート電極２３の第１部分２３ａの形状もまた精度よく定めることができる。したがって本実施形態によれば、第１部分２３ａ及び第２部分２３ｂの両方の形状を精度よく定めることができるので、チャネル内の電界緩和効果を再現性よく発現可能である。
【００４５】
加えて本実施形態では、第１のＳｉＮ膜１１を減圧ＣＶＤ法により形成し、第２のＳｉＮ膜１２をプラズマＣＶＤ法により形成する。この場合、第２のＳｉＮ膜１２のエッチングレートが第１のＳｉＮ膜１１のエッチングレートよりも速くなるので、図７に示されるように、第１のＳｉＮ膜１１のエッチングによりゲート開口１１ａが形成されている間に、第２のＳｉＮ膜１２の開口１２ａの側壁が後退する。そして、ゲート開口１１ａの周囲の第１のＳｉＮ膜１１の上面が露出する。この上面が上方向からエッチングされるので、半導体積層体７の表面を基準とするゲート開口１１ａの側壁の傾斜角θは、第１のＳｉＮ膜１１のエッチングレートのアスペクト比Ａ１に基づく角度よりも小さくなる。故に、本実施形態の方法によれば、ゲート開口１１ａの側壁を十分に傾斜させることができる。よって、ゲート端に電界が集中することによる耐圧の低下やコプラスの悪化も効果的に抑制することができる。
【００４６】
更に、本実施形態では、第１のＳｉＮ膜１１及び第２のＳｉＮ膜１２を連続して成膜したのちこれらを連続して（第１のＳｉＮ膜１１及び第２のＳｉＮ膜１２を大気に曝すことなく）エッチングするので、ゲート電圧の電界が及ぶ絶縁膜の内部にイオンや炭素原子といった不純物が残存することがない。従って、不純物に起因するトランジスタ１の特性の変動や信頼性の低下を回避することができる。また、本実施形態の方法ではドライエッチングにより開口１２ａ及びゲート開口１１ａの側壁を形成するので、ウェットエッチングによって開口の側壁を形成する場合と比較して、側壁の傾斜角度のウェハ毎及びウェハ面内でのばらつきを低減できるので、素子毎の動作特性のばらつきを抑制することができる。
【００４７】
本実施形態のように、第１のＳｉＮ膜１１の厚さは、１５ｎｍ〜２５ｎｍの範囲内であり、第２のＳｉＮ膜１２の厚さは、３５ｎｍ〜４５ｎｍの範囲内であり、第１のＳｉＮ膜１１の屈折率は、第２のＳｉＮ膜１２の屈折率よりも大きくてもよい。第１のＳｉＮ膜１１の厚さを１５ｎｍ以上とすることにより、第１のＳｉＮ膜１１の絶縁膜及び保護膜としての機能を十分に発揮させることができる。また、第２のＳｉＮ膜１２の厚さを３５ｎｍ以上とすることにより、開口１２ａの側壁の後退量を十分に確保し、ゲート開口１１ａの側壁を効果的に傾斜させることができる。また、第１のＳｉＮ膜１１の厚さを薄くし（例えば２５ｎｍ以下）、第２のＳｉＮ膜１２の厚さを薄くする（例えば４５ｎｍ以下）ことにより、レジストマスクを薄くすることが可能となり、寸法制御性を高めることができる。
【００４８】
本実施形態のように、第１のＳｉＮ膜１１を形成するＬＰＣＶＤ工程では、成膜温度が８００℃〜９００℃の範囲、成膜圧力が５０Ｐａ〜１００Ｐａの範囲とすることができる。このような高温且つ低圧で第１のＳｉＮ膜１１を成膜することで、第１のＳｉＮ膜１１と第２のＳｉＮ膜１２との上述したエッチングレートの違いを効果的に生じさせることができる。
【００４９】
本実施形態のように、第２のＳｉＮ膜１２を形成する工程では、成膜温度が３００℃〜３５０℃の範囲内でプラズマＣＶＤ法を採用することができる。このような低温で第２のＳｉＮ膜１２を成膜することにより、第１のＳｉＮ膜１１と第２のＳｉＮ膜１２との上述したエッチングレートの違いを効果的に生じさせることができる。
【００５０】
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明の製造方法は、ＨＥＭＴ以外の様々な電界効果トランジスタに適用可能である。また、上記実施形態ではオーミック電極（ソース電極及びドレイン電極）を形成した後に第２のＳｉＮ膜を形成しているが、第２のＳｉＮ膜を先に形成し、その後にオーミック電極を形成してもよい。その場合、オーミック電極の熱処理（合金化）の際に電極金属が第２のＳｉＮ膜に触れないことが好ましい。その場合、第２のＳｉＮ膜への電極金属の拡散を回避することができる。但し、第１のＳｉＮ膜は緻密な膜質を有するので、電極金属は第１のＳｉＮ膜には触れてもよい。
【符号の説明】
【００５１】
１…トランジスタ、２…基板、３…バッファ層、４…チャネル層、５…バリア層、６…キャップ層、７…半導体積層体、１１…第１のＳｉＮ膜、１１ａ…ゲート開口（第１開口）、１１ｂ…ソース開口、１１ｃ…ドレイン開口、１２…第２のＳｉＮ膜、１２ａ，１２ｂ…開口、１２ｃ…開口（第２開口）、２１…ソース電極、２２…ドレイン電極、２３，１２３…ゲート電極、２３ａ…第１部分、２３ｂ…第２部分、２３ｃ…第３部分、３１…マスク、３１ａ…開口パターン、４１…レジスト（第１レジスト）、４１ａ…開口（第３開口）、４１…レジスト（第２レジスト）、４２ａ…開口（第４開口）、４３…レジスト（第３レジスト）、４３ａ…開口（第５開口）、ａ１，ａ２…エッチングレート、Ｂ…後退量、ｂ１，ｂ２…エッチングレート、θ…傾斜角。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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