(57)【要約】【課題】電気特性に優れ、半導体装置に有用な結晶性積層構造体を提供する。【解決手段】下地基板上に、直接にまたは他の層を介して、コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜を備えている結晶性積層構造体であって、前記酸化物半導体がインジウムまたは／およびガリウムを主成分として含み、前記結晶性酸化物半導体薄膜が、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含む結晶性積層構造体。【選択図】なし【特許請求の範囲】
【請求項１】
コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜であって、前記酸化物半導体がインジウムまたは／およびガリウムを主成分として含み、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含み、炭素を実質的に含まないことを特徴とする結晶性酸化物半導体薄膜。
【請求項２】
ゲルマニウムを含む請求項１記載の結晶性酸化物半導体薄膜。
【請求項３】
ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度が１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３である請求項１または２に記載の結晶性酸化物半導体薄膜。
【請求項４】
ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度が１×１０１７／ｃｍ３以下である請求項１または２に記載の結晶性酸化物半導体薄膜。
【請求項５】
ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度が１×１０２０／ｃｍ３以上である請求項１または２に記載の結晶性酸化物半導体薄膜。
【請求項６】
前記結晶性酸化物半導体薄膜に含まれる金属元素中のガリウムの原子比が０．５以上である請求項１〜５のいずれかに記載の結晶性酸化物半導体薄膜。
【請求項７】
請求項１〜６のいずれかに記載の結晶性酸化物半導体薄膜を含むことを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれかに記載の結晶性酸化物半導体薄膜と電極とを備えていることを特徴とする半導体装置。
【請求項９】
縦型デバイスである請求項７または８に記載の半導体装置。
【請求項１０】
パワーデバイスである請求項７〜９のいずれかに記載の半導体装置。
【請求項１１】
ショットキーバリアダイオード（ＳＢＤ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオード（ＬＥＤ）である請求項７〜１０のいずれかに記載の半導体装置。
【請求項１２】
ショットキーバリアダイオード（ＳＢＤ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）または静電誘導トランジスタ（ＳＩＴ）である請求項７〜１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に有用な結晶性積層構造体および前記結晶性積層構造体からなる半導体装置に関する。
【背景技術】
【０００２】
酸化ガリウム（Ｇａ２Ｏ３）は、室温において４．８−５．３ｅＶという広いバンドギャップを持ち、可視光及び紫外光をほとんど吸収しない透明半導体である。そのため、特に、深紫外線領域で動作する光・電子デバイスや透明エレクトロニクスにおいて使用するための有望な材料であり、近年においては、酸化ガリウム（Ｇａ２Ｏ３）を基にした、光検知器、発光ダイオード（ＬＥＤ）及びトランジスタの開発が行われている（非特許文献１参照）。
【０００３】
また、酸化ガリウム（Ｇａ２Ｏ３）には、α、β、γ、σ、εの５つの結晶構造が存在し、一般的に最も安定な構造は、β−Ｇａ２Ｏ３である。しかしながら、β−Ｇａ２Ｏ３はβガリア構造であるので、一般に電子材料等で利用する結晶系とは異なり、半導体装置への利用は必ずしも好適ではない。また、β−Ｇａ２Ｏ３薄膜の成長は高い基板温度や高い真空度を必要とするので、製造コストも増大するといった問題もある。また、非特許文献２にも記載されているように、β−Ｇａ２Ｏ３では、高濃度（例えば１×１０１９／ｃｍ３以上）のドーパント（Ｓｉ）でさえも、イオン注入後、８００℃〜１１００℃の高温にてアニール処理を施さなければドナーとして使えなかった。
一方、α−Ｇａ２Ｏ３は、既に汎用に販売されているサファイア基板と同じ結晶構造を有するため、光・電子デバイスへの利用には好適であり、そのため、半導体装置に有用な電気特性に優れた酸化ガリウム薄膜が待ち望まれている状況である。
【０００４】
特許文献１には、ＳｎＣｌ２を用いてα−Ｇａ２Ｏ３薄膜中に錫の添加を行っても薄膜に高い導電性を付加することができないが、ＳｎＣｌ４を用いてα−Ｇａ２Ｏ３薄膜中に錫の添加を行うと薄膜に導電性を付加することができることが記載されており、多種多様なドーパントの中でも、４価の錫をドーパントとして用いた場合には、薄膜に導電性を付加することができる旨記載されている。しかしながら、特許文献１記載の方法によれば、コンタミネーションとして炭素が比較的多く混入してしまう問題があり、錫による薄膜の電気特性についても、半導体装置に用いるには、まだまだ満足のいくものではなかった。
【０００５】
また、特許文献２には、α−Ａｌ２Ｏ３基板上に形成されたα−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶薄膜が記載されており、イオン注入によって、多種多様なドーパントを含有することができる旨記載されている。しかしながら、イオン注入では、格子間位置にドーパントが入ってしまうため、格子点位置にドーパントを移動させ、注入ダメージを回復させる必要があった。なお、特許文献３には、格子間位置のドーパントを格子点位置に移動させる手段として、高温でのアニール処理について記載されている。特許文献２にも、イオン注入後に８００℃以上の温度で３０分以上の条件にてアニール処理を施すことが記載されている。ところが、α−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶薄膜がＧａを主成分とする場合には、８００℃以上の温度で３０分以上のアニール処理を行うと、コランダム構造が壊れ、最安定相のβガリア構造に変わってしまうなどの問題があった。また、そもそもイオン注入によっても、注入部分のコランダム構造が壊れ、最安定相のβガリア構造に変わってしまったり、アモルファス化してしまったりする等の問題もあった。
なお、特許文献２記載のα−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶薄膜につき、本発明者らは、ＭＢＥ法では成膜できず、ＡｌおよびＧａの原子比を１：１として、ミストＣＶＤにより成膜した結晶性酸化物薄膜を、８００℃３０分の条件にてアニール処理した。しかし、結晶相を見ると、β−Ｇａ２Ｏ３を主成分とするβ相の酸化物結晶のピークのみが観測される結果となった。なお、ＡｌおよびＧａの原子比を２：１とした場合も同様であった。そのため、特許文献２に記載されているような方法では、とても半導体装置に用いることができなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２８４８０号公報
【特許文献２】特開２０１３−５８６３７号公報
【特許文献３】特開２００９−８１３５９号公報
【非特許文献】
【０００７】
【非特許文献１】Jun Liang Zhao et al, “UV and Visible Electroluminescence From a Sn:Ga2O3/n+-Si Heterojunction by Metal Organic Chemical Vapor Deposition”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO.5 MAY 2011
【非特許文献２】Kohei Sasaki et al, “Si-Ion Implantation Doping in β-Ga2O3 and Its Application to Fabrication of Low-Resistance Ohmic Contacts”, Applied Physics Express 6 (2013) 086502
【非特許文献３】Electrical Conductive Corundum-Structured α-Ga2O3 Thin Films on Sapphire with Tin-Doping Grown by Spray-Assisted Mist Chemical Vapor Deposition（Japanese Journal of Applied Physics 51 (2012) 070203）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、電気特性に優れ、半導体装置に有用な結晶性積層構造体を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、上記目的を達成すべく鋭意検討した結果、下地基板上に、直接にまたは他の層を介して、コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜を備えている結晶性積層構造体であって、前記酸化物半導体がインジウムまたは／およびガリウムを主成分として含み、前記結晶性酸化物半導体薄膜が、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含む結晶性積層構造体が、Ｓｎをドーパントとして用いたものよりも、電気特性に優れていること、半導体装置に有用であることを知見し、前記結晶性積層構造体が、上記した従来の問題を一挙に解決できるものであることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
【発明の効果】
【００１０】
本発明の結晶性積層構造体は、電気特性に優れ、半導体装置に有用である。
【図面の簡単な説明】
【００１１】
【図１】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図２】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図３】本発明の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の好適な一例を模式的に示す図である。
【図４】本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。
【図５】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。
【図６】図５の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造工程の一部を説明するための模式図である。
【図７】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一例を模式的に示す図である。
【図８】本発明の静電誘導トランジスタ（ＳＩＴ）の好適な一例を模式的に示す図である。
【図９】図８のＳＩＴの製造工程の一部を説明するための模式図である。
【図１０】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図１１】本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。
【図１２】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。
【図１３】本発明の接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を模式的に示す図である。
【図１４】本発明の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を模式的に示す図である。
【図１５】本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。
【図１６】本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。
【図１７】本発明の実施例で用いたミストＣＶＤ装置の構成図である。
【図１８】本発明の実施例での液中ドーパント含有率と、膜中ドーパント含有量との関係を示すグラフである。
【図１９】本発明の実施例において、Ｇｅドーピングを行った酸化物薄膜では、Ｓｎドーピングを行った酸化物薄膜に比べて、高抵抗化が起こりにくいことを示すグラフである。
【図２０】実施例におけるショットキーバリアダイオード（ＳＢＤ）の構造を説明する図である。
【図２１】実施例における半導体層のＳＩＭＳ分析の結果を示す図である。
【発明を実施するための形態】
【００１２】
本発明の結晶性積層構造体は、下地基板上に、直接にまたは他の層を介して、コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜を備えている結晶性積層構造体であって、前記酸化物半導体がインジウムまたは／およびガリウムを主成分として含み、前記結晶性酸化物半導体薄膜が、ゲルマニウム（Ｇｅ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）またはニオブ（Ｎｂ）を含んでいれば、特に限定されない。
【００１３】
＜下地基板＞
下地基板は、上記の結晶性酸化物半導体薄膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、導電性基板であってもよい。本発明においては、前記下地基板が、コランダム構造を有する結晶物を主成分として含む基板、またはβ−ガリア構造を有する結晶物を主成分として含む基板であるのが好ましい。コランダム構造を有する結晶物を主成分として含む基板は、基板中の組成比で、コランダム構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。コランダム構造を有する結晶を主成分とする基板としては、例えば、サファイア基板（例：ｃ面サファイア基板）や、α型酸化ガリウム基板などが挙げられる。β−ガリア構造を有する結晶物を主成分とする基板は、基板中の組成比で、β−ガリア構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。β−ガリア構造を有する結晶物を主成分とする基板としては、例えばβ−Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。その他の下地基板の例としては、六方晶構造を有する基板（例：ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板）などが挙げられる。六方晶構造を有する基板上には、直接または別の層（例：緩衝層）を介して、前記結晶性酸化物半導体薄膜を形成するのが好ましい。下地基板の厚さは、本発明においては特に限定されないが、好ましくは、５０〜２０００μｍであり、より好ましくは２００〜８００μｍである。
本発明においては、前記下地基板が、サファイア基板（例：ｃ面サファイア基板）、α型酸化ガリウム基板、β−Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板であるのが好ましく、β−Ｇａ２Ｏ３基板であるのがより好ましい。このような好ましい下地基板を用いることで、前記結晶性酸化物半導体薄膜の不純物のカーボン含有率、キャリア濃度および半値幅が、他の下地基板を用いた場合に比べてさらに低減することができる。
【００１４】
＜結晶性酸化物半導体薄膜＞
前記結晶性酸化物半導体薄膜は、コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜であって、前記酸化物半導体がインジウムまたは／およびガリウムを主成分として含み、膜中に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含んでいれば特に限定されない。なお、本発明において、「主成分」とは、対象成分が元素である場合には、原子比で、全体に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。また、対象成分が元素以外のものである場合には、モル比で、全体に対し、好ましくは５０モル％以上、より好ましくは７０モル％以上、更に好ましくは９０モル％以上含まれることを意味し、１００モル％であってもよいことを意味する。前記結晶性酸化物半導体薄膜は、単結晶膜であってもよく、多結晶膜であってもよいが、本発明においては、前記結晶性酸化物半導体薄膜が、多結晶が含まれていてもよい単結晶膜であるのが好ましい。
【００１５】
前記酸化物半導体は、コランダム構造を有する酸化物半導体であって、インジウムまたは／およびガリウムを主成分として含んでいれば特に限定されない。前記酸化物半導体には、本発明の目的を阻害しない限り、インジウムおよびガリウム以外の金属およびその金属酸化物などが含まれていてもよい。前記金属およびその金属酸化物としては、例えば、Ａｌ、Ｆｅ、Ｃｒ、Ｖ、Ｔｉ、Ｒｈ、ＮｉおよびＣｏ等から選ばれる１種または２種以上の金属およびその金属酸化物などが挙げられる。
【００１６】
本発明においては、前記のコランダム構造を有する酸化物半導体が、α型ＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５〜２．５であり、０＜Ｘ又は０＜Ｚである。）であるのが好ましく、ガリウムを含むのがより好ましい。前記酸化物半導体がα型ＩｎＸＡｌＹＧａＺＯ３である場合の好ましい組成は、本発明の目的を阻害しない限り、特に限定されないが、前記結晶性酸化物半導体薄膜に含まれる金属元素中のガリウム、インジウムおよびアルミニウムの合計の原子比が０．５以上であることが好ましく、０．８以上であることがより好ましい。また、前記酸化物半導体がガリウムを含む場合の好ましい組成は、前記結晶性酸化物半導体薄膜に含まれる金属元素中のガリウムの原子比が０．５以上であることが好ましく、０．８以上であるのがより好ましい。また、結晶性酸化物半導体薄膜の厚さは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、好ましくは、約５０ｎｍ〜５ｍｍであり、より好ましくは、０．１μｍ〜１００μｍである。
【００１７】
なお、前記結晶性酸化物半導体薄膜は、通常、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを、ドナーとしての有効成分とするために、結晶の格子点位置に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含有している。
【００１８】
前記結晶性酸化物半導体薄膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であるが、本発明によれば、前記結晶性酸化物半導体薄膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にして、ｎ−型半導体とすることができる。また、本発明によれば、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを約１×１０２０／ｃｍ３以上の高濃度で含有させて、ｎ＋型半導体とすることもできる。本発明においては、ｎ−型半導体層を形成する場合、前記結晶性酸化物半導体薄膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約１×１０１３〜１×１０１７／ｃｍ３にすることが好ましく、約１×１０１５〜１×１０１７／ｃｍ３にすることがより好ましい。また、本発明においては、ｎ＋型半導体層を形成する場合には、前記結晶性酸化物半導体中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約１×１０２０／ｃｍ３〜１×１０２３／ｃｍ３にすることが好ましく、約１×１０２１／ｃｍ３〜１×１０２２／ｃｍ３にすることがより好ましい。以上のようにして、前記結晶性酸化物半導体薄膜に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含ませることで、Ｓｎをドーパントとして用いたときよりも、電気特性に優れた結晶性酸化物半導体薄膜とすることができる。
【００１９】
本発明においては、前記結晶性酸化物半導体薄膜中に、ゲルマニウム、チタン、ジルコニウム、バナジウムまたはニオブが含まれていることが好ましく、ゲルマニウムが含まれていることがより好ましい。前記結晶性酸化物半導体薄膜にゲルマニウムを用いると、前記結晶性積層構造体が、ドーピングによる導電性の制御容易性、結晶構造耐熱性、電気的熱耐性において、より優れたものとなり、半導体特性がより優れたものになる。
【００２０】
前記結晶性酸化物半導体薄膜は、下地基板上に直接形成してもよく、別の層を介して形成してもよい。別の層としては、別の組成のコランダム構造結晶薄膜、コランダム構造以外の結晶薄膜、又はアモルファス薄膜などが挙げられる。構造としては、単層構造であってもよく、複数層構造であってもよい。また、同一の層内に２相以上の結晶相が混じっていてもよい。複数層構造の場合、結晶性酸化物半導体薄膜は、例えば、絶縁性薄膜と導電性薄膜が積層されて構成されるが、本発明においては、これに限定されるものではない。なお、絶縁性薄膜と導電性薄膜とが積層されて複数層構造が構成される場合、絶縁性薄膜と導電性薄膜の組成は、同じであっても互いに異なっていてもよい。絶縁性薄膜と導電性薄膜の厚さの比は、特に限定されないが、例えば、（導電性薄膜の厚さ）／（絶縁性薄膜の厚さ）の比が０．００１〜１００であるのが好ましく、０．１〜５がさらに好ましい。このさらに好ましい比は、具体的には例えば、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、１、１．１、１．２、１．３、１．４、１．５、１．６、１．７、１．８、１．９、２，３、４、５であり、ここで例示した数値の何れか２つの間の範囲内であってもよい。
【００２１】
本発明においては、ミストＣＶＤ法により、前記結晶性積層構造体を製造することができる。原料溶液を微粒子化して生成される原料微粒子をキャリアガスによって成膜室に供給して前記成膜室内に配置された下地基板上にコランダム構造を有する酸化物半導体の単結晶を主成分として含む結晶性酸化物半導体薄膜を形成する際に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブをドーパントとして用いて、ドーピング処理を行うことで製造される。本発明においては、ドーピング処理を、前記原料溶液に異常粒抑制剤を含めて行うのが好ましい。前記原料溶液に異常粒抑制剤を含めてドーピング処理を行うことで、効率よく、工業的有利に表面粗さ（Ｒａ）が０．１μｍ以下の結晶性酸化物半導体薄膜を備える結晶性積層構造体を製造することができる。なお、表面粗さ（Ｒａ）は、ＪＩＳＢ０６０１に基づき測定して得た算術平均粗さをいう。ドーピング量は、本発明の目的を阻害しない限り、特に限定されないが、原料溶液中、モル比で、０．０１〜１０％であるのが好ましく、０．１〜５％であるのがより好ましい。
【００２２】
異常粒抑制剤は、成膜過程で副生する粒子の発生を抑制する効果を有するものをいい、結晶性酸化物半導体薄膜の表面粗さを０．１μｍ以下とすることができれば特に限定されないが、本発明においては、Ｂｒ、Ｉ、ＦおよびＣｌから選択される少なくとも１種からなる異常粒抑制剤であるのが好ましい。安定的に膜形成をするために異常粒抑制剤として、ＢｒやＩを薄膜中に導入すると異常粒成長による表面粗さの悪化を抑制することができる。異常粒抑制剤の添加量は、異常粒を抑制できれば特に限定されないが、原料溶液中、体積比で５０％以下であることが好ましく、３０％以下であることがより好ましく、１〜３０％の範囲内であることが最も好ましい。このような好ましい範囲で異常粒抑制剤を使用することにより、異常粒抑制剤として機能させることができるので、結晶性酸化物半導体薄膜の異常粒の成長を抑制して表面を平滑にすることができる。
【００２３】
結晶性酸化物半導体薄膜の形成方法は、本発明の目的を阻害しない限り、特に限定されないが、例えば、ガリウム化合物及び所望によりインジウム化合物またはアルミニウム化合物等を結晶性酸化物半導体薄膜の組成に合わせて組み合わせた原料化合物を反応させることによって形成可能である。これによって、下地基板上に、下地基板側から結晶性酸化物半導体薄膜を結晶成長させることができる。ガリウム化合物としては、ガリウム金属を出発材料として成膜直前にガリウム化合物に変化させたものであってもよい。ガリウム化合物としては、例えば、ガリウムの有機金属錯体（例：アセチルアセトナート錯体等）やハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）などが挙げられるが、本発明においては、ハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）を用いることが好ましい。原料化合物にハロゲン化物を用いてミストＣＶＤで成膜することで、前記結晶性酸化物半導体薄膜に含まれる炭素が、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブよりも少なくなり、好ましくは、前記結晶性酸化物半導体薄膜に炭素を実質的に含まないようにことができる。なお、本発明の結晶性酸化物半導体薄膜が、ハロゲン（好ましくはＢｒ）を含むのも良好な積層構造体を形成するため好ましい。
【００２４】
より具体的には、結晶性酸化物半導体薄膜は、原料化合物が溶解した原料溶液から生成された原料微粒子を成膜室に供給して、前記成膜室内で前記原料化合物を反応させることによって形成することができる。原料溶液の溶媒は、特に限定されないが、水、過酸化水素水または有機溶媒であることが好ましい。本発明においては、通常、ドーパント原料の存在下で、上記原料化合物を反応させる。なお、ドーパント原料は、好ましくは、原料溶液に含められて、原料化合物と共に又は別々に微粒子化される。
【００２５】
ドーパント原料としては、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの金属単体又は化合物（例：ハロゲン化物、酸化物等）などが挙げられる。
【００２６】
本発明においては、成膜後、アニール処理を行ってもよい。アニール処理しても前記結晶性積層構造体の電気特性が悪化しないためである。アニール処理の温度は、特に限定されないが、６００℃以下が好ましく、５５０℃以下がより好ましい。このような好ましい温度でアニール処理を行うことにより、より好適に前記結晶性酸化物半導体薄膜のキャリア濃度等を調節することができる。アニール処理の処理時間は、本発明の目的を阻害しない限り、特に限定されないが、１０秒〜１０時間であるのが好ましく、１０秒〜１時間であるのがより好ましい。
【００２７】
また、本発明においては、前記結晶性酸化物半導体薄膜上に、直接または別の層を介して、酸化物半導体層または／および窒化物半導体層（例えばＧａＮ系半導体層等）を備えていてもよい。
【００２８】
本発明の結晶性積層構造体は、様々な半導体装置に有用であり、とりわけ、パワーデバイスに有用である。また、半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）に分類することができ、本発明においては、前記結晶性積層構造体を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも、縦型デバイスに用いることが好ましい。前記半導体装置としては、例えば、ショットキーバリアダイオード（ＳＢＤ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオードなどが挙げられる。本発明においては、前記半導体装置が、ＳＢＤ、ＭＥＳＦＥＴ、ＨＥＭＴ、ＭＯＳＦＥＴまたはＳＩＴであるのが好ましい。また、本発明においては、前記半導体装置が、ｐ型半導体層を含まないのが好ましい。
なお、本発明の結晶性積層構造体を半導体装置に用いる場合には、本発明の結晶性積層構造体をそのまま又は所望により基板の剥離等を行って、半導体装置に用いることができる。本発明においては、前記結晶性酸化物半導体薄膜を半導体層として半導体装置に用いることで、半導体層が、コランダム構造を有する酸化物半導体を主成分とする結晶性酸化物半導体薄膜で構成されるので、耐圧性に優れた半導体装置を得ることができる。
【００２９】
以下、本発明の結晶性積層構造体の結晶性酸化物半導体薄膜をｎ型半導体層（ｎ＋型半導体やｎ−型半導体等を含む）に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などが含まれていてもよいし、また、緩衝層（バッファ層）なども適宜省いてもよい。
【００３０】
（ＳＢＤ）
図１は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図１のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。
【００３１】
ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００３２】
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層およびＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
【００３３】
図１のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記結晶性積層構造体を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。
【００３４】
図２は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図２のＳＢＤは、図１のＳＢＤの構成に加え、さらに絶縁体層１０４を備えている。より具体的には、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび絶縁体層１０４を備えている。
【００３５】
絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層１０４は、ｎ−型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。
【００３６】
ショットキー電極やオーミック電極の形成や材料等については、上記図１のＳＢＤの場合と同様である。
【００３７】
図２のＳＢＤは、図１のＳＢＤに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。
【００３８】
（ＭＥＳＦＥＴ）
図３は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一例を示している。図３のＭＥＳＦＥＴは、ｎ−型半導体層１１１ａ、ｎ＋型半導体層１１１ｂ、緩衝層（バッファ層）１１８、半絶縁体層１１４、ゲート電極１１５ａ、ソース電極１１５ｂおよびドレイン電極１１５ｃを備えている。
【００３９】
ゲート電極、ドレイン電極およびソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
【００４０】
半絶縁体層１１４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム（Ｍｇ）、ルテニウム（Ｒｕ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、セシウム（Ｃｓ）、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
【００４１】
図３のＭＥＳＦＥＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。
【００４２】
（ＨＥＭＴ）
図４は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図４のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、緩衝層（バッファ層）１２８、半絶縁体層１２４、ゲート電極１２５ａ、ソース電極１２５ｂおよびドレイン電極１２５ｃを備えている。
【００４３】
ゲート電極、ドレイン電極およびソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
【００４４】
なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されており、半絶縁体層１２４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えばルテニウム（Ｒｕ）や鉄（Ｆｅ）等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
図４のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
【００４５】
（ＭＯＳＦＥＴ）
本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図５に示す。図５のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、ｎ−型半導体層１３１ａ、ｎ＋型半導体層１３１ｂ及び１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。
【００４６】
ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１３１ａが形成されている。そして、さらに、前記ｎ−型半導体層１３１ａ上には、ｎ＋型半導体層１３１ｃが形成されており、前記ｎ＋型半導体層１３１ｃ上には、ソース電極１３５ｂが形成されている。
【００４７】
また、前記ｎ−型半導体層１３１ａ及び前記ｎ＋型半導体層１３１ｃ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ−型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ〜１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
【００４８】
図５のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ−型半導体層１３１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層１３１ａが空乏層で満たされた状態になり、ターンオフとなる。
【００４９】
図６は、図５のＭＯＳＦＥＴの製造工程の一部を示している。例えば図６（ａ）に示すような積層体を用いて、ｎ−型半導体層１３１ａおよびｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、図６（ｂ）に示すように、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ−型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ〜１μｍ厚のゲート絶縁膜１３４を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層１３１ａの厚み以下に形成する。
【００５０】
そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを、ｎ＋型半導体層１３１ｂ上にドレイン電極１３５ｃを、それぞれ形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００５１】
このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図５では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図５のトレンチ溝の深さをｎ−型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。なお、横型のＭＯＳＦＥＴの場合の一例を図７に示す。図７のＭＯＳＦＥＴは、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ、ドレイン電極１３５ｃ、緩衝層１３８および半絶縁体層１３９を備えている。図７に示すように、ｎ＋型半導体層をｎ−型半導体層に埋め込むことで、より良好に電流を流すことができる。
【００５２】
（ＳＩＴ）
図８は、本発明の半導体装置がＳＩＴである場合の一例を示す。図８のＳＩＴは、ｎ−型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている。
【００５３】
ドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１４１ａが形成されている。そして、さらに、前記ｎ−型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。
【００５４】
また、前記ｎ−型半導体層１４１ａ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ−半導体層１３１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ−型半導体層１４１ａ上には、ゲート電極１４５ａが形成されている。
図８のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ−型半導体層１４１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
【００５５】
図９は、図８のＳＩＴの製造工程の一部を示している。例えば図９（ａ）に示すような積層体を用いて、ｎ−型半導体層１４１ａおよびｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、図９（ｂ）に示すように、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ−型半導体層１４１ａの途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層１４１ａの厚み以下に形成する。また、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、ＳＩＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００５６】
上記例では、ｐ型半導体を使用していない例を示したが、本発明においては、これに限定されず、ｐ型半導体を用いてもよい。ｐ型半導体を用いた例を図１０〜１６に示す。これらの半導体装置は、上記例と同様にして製造することができる。なお、ｐ型半導体は、ｎ型半導体と同じ材料であって、ｐ型ドーパントを含むものであってもよいし、異なるｐ型半導体であってもよい。
【００５７】
図１０は、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、金属層１０３、絶縁体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているショットキーバリアダイオード（ＳＢＤ）の好適な一例を示す。なお、金属層１０３は、例えばＡｌ等の金属からなり、ショットキー電極１０５ａを覆っている。図１１は、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、ｐ型半導体層１２３、ゲート電極１２５ａ、ソース電極１２５ｂ、ドレイン電極１２５ｃおよび基板１２９を備えている高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を示す。
【００５８】
図１２は、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。図１３は、ｎ−型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。図１４は、ｎ型半導体層１５１、ｎ−型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂおよびコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。
【００５９】
（ＬＥＤ）
本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図１５に示す。図１５の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図１５の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。
【００６０】
透光性電極の材料としては、インジウム（Ｉｎ）またはチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２またはこれらの２以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。
【００６１】
図１５の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。
【００６２】
第１の電極１６５ａ及び第２の電極１６５ｂの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の成膜法は特に限定されることはなく、印刷方式、スプレー法、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。
【００６３】
なお、発光素子の別の態様を図１６に示す。図１６の発光素子では、基板１６９上にｎ型半導体層１６１が積層されており、ｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１の一部を切り欠くことによって露出したｎ型半導体層１６１の半導体層露出面上の一部に第２の電極１６５ｂが積層されている。
【実施例】
【００６４】
（結晶性積層構造体）
以下、本発明の実施例を説明する。
【００６５】
１．ＣＶＤ装置
まず、図１７を用いて、本実施例で用いたＣＶＤ装置１９を説明する。ＣＶＤ装置１９は、下地基板等の被成膜試料２０を載置する試料台２１と、キャリアガスを供給するキャリアガス源２２と、キャリアガス源２２から送り出されるキャリアガスの流量を調節するための流量調節弁２３と、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる成膜室２７と、成膜室２７の周辺部に設置されたヒータ２８を備えている。試料台２１は、石英からなり、被成膜試料２０を載置する面が水平面から傾斜している。成膜室２７と試料台２１をどちらも石英で作製することにより、被成膜試料２０上に形成される薄膜内に装置由来の不純物が混入することを抑制している。
【００６６】
２．原料溶液の作製
＜条件１＞
臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１：０．０５となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。条件１では、酸化ゲルマニウムの濃度は、５．０×１０−３ｍｏｌ／Ｌとした。
＜条件２＞
臭化ガリウム、臭化アルミニウム、酸化ゲルマニウムをそれぞれ物質量比で１００：２００：０．０４となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。条件２では、酸化ゲルマニウムの濃度は、４．０×１０−５ｍｏｌ／Ｌとした。
この原料溶液２４ａをミスト発生源２４内に収容した。
【００６７】
３．成膜準備
次に、被成膜試料２０として、１辺が１０ｍｍの正方形で厚さ６００μｍのｃ面サファイア基板を試料台２１上に設置させ、ヒータ２８を作動させて成膜室２７内の温度を５００℃にまで昇温させた。次に、流量調節弁２３を開いてキャリアガス源２２からキャリアガスを成膜室２７内に供給し、成膜室２７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５Ｌ／ｍｉｎに調節した。キャリアガスとしては、酸素ガスを用いた。
【００６８】
４．薄膜形成
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを微粒子化させて、原料微粒子を生成した。
この原料微粒子が、キャリアガスによって成膜室２７内に導入され、成膜室２７内で反応して、被成膜試料２０の成膜面でのＣＶＤ反応によって被成膜試料２０上に薄膜を形成した。条件２では、条件１で作成した薄膜試料を水素と窒素の混合ガス（混合比５：９５）で８００℃９０分間アニール処理を施した。
【００６９】
５．評価
条件１及び２で形成した薄膜の相の同定をした。同定は、薄膜用ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことによって行った。測定は、ＣｕＫα線を用いて行った。その結果、条件１の原料溶液を用いて形成した薄膜は、α−Ｇａ２０３であった。条件２の原料溶液を用いて形成した薄膜は、アニール処理の前はα−Ｇａ２０３であったが、アニール処理後は、微結晶または非晶質Ｇａ２Ｏ３であると考えられる。
得られた薄膜の電気特性の評価としてはｖａｎ ｄｅｒ ｐａｕｗ法により、ホール効果測定を行った。測定環境としては、室温で印加磁場の周波数は５０ｍＨｚとした。キャリア密度および移動度を求めた結果を表１に示す。
表１に示すように、条件１と２のどちらの薄膜にも導電性が付与されたことが分かる。なお、条件２については、アニール処理後の薄膜を用いて測定を行った。
【００７０】
【表１】
2019142764.tif 000002
【００７１】
６．ドーピング成功率の評価
上記実験の結果、同一条件で成膜したサンプルであっても、上述のホール効果測定で測定値が得られるものと、抵抗値が高く、計測不能のものが混在していた。それらのサンプルについて簡易的な評価として０．２ｃｍ２のチタン電極を用い、端子間距離２００μｍに対して１００Ｖの電圧をかけて電流値を計測し抵抗値を算出した。同一条件で成膜したサンプルであっても、抵抗値に大きなばらつきがあった。
以下に、ドーパントとしてスズを用いた場合とゲルマニウムを用いた場合の実験結果を示す。ドーパントとしてスズを用いる場合、塩化スズ（ＩＩ）二水和物とガリウムアセチルアセトナートと塩酸を水に溶解した溶液を原料とした。一方、ドーパントとしてゲルマニウムを用いる場合、＜条件１＞と同様にして、酸化ゲルマニウムの量のみを変化させた。原料溶液中のスズ量やゲルマニウム量が異なる溶液を調製し、成膜温度５００度、キャリアガスは酸素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。
【００７２】
以下の表２にその結果を示す。表中では、抵抗値が１．０Ｅ＋１０Ω以下のものを「低抵抗」、１．０Ｅ＋１０Ωより大きいものを「高抵抗」とした。液中ドーパント量（％）とは、原料液中のガリウムの物質量に対するゲルマニウムの物質量のモル比の割合を意味する。スズをドーパントとした場合は１％以上の高濃度のドーピングを試みた場合、全く導電性が現れなかった。これは、電極とのオーミック接続に用いる高ドーピング層ができないことを意味しており、産業応用上問題がある。一方、ゲルマニウムをドーパントとして用いた場合、１％以上の高濃度のドーピングでも過半数で導電性が現れた。
【００７３】
【表２】
2019142764.tif 000003
【００７４】
７．ドーピング量の制御
臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１Ｅ−７、１Ｅ−６、８Ｅ−５、４Ｅ−４、２Ｅ−３、１Ｅ−２、２Ｅ−１、８Ｅ−１となるようにそれぞれ原料溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。上記の成膜条件で成膜を行い、ＳＩＭＳを用いて、入射イオン種は酸素、出力３ｋＶ、２００ｎＡで不純物濃度の定量分析を行った。その結果を図１８に示す。図１８に示すように、液中ドーパント含有割合と、結晶膜中のドーピング量が相関関係を有し、液中ドーパント含有割合を調製することによって、形成される薄膜中のドーピング濃度を容易に制御することができることが分かった。
【００７５】
８．電気的熱耐性（ゲルマニウム添加によって加熱時に高抵抗化が起こりにくいことを示すデータ）
上記条件１と同様の方法でＧｅの液中ドーパント濃度が０．０４％の原料溶液を用いて、Ｇｅがドーピングされた薄膜試料作製した（以下、「実施例試料」）。また、非特許文献３の成膜方法で作成したＳｎの液中ドーパント濃度が０．０４％の原料溶液を用いて、Ｓｎがドーピングされた薄膜試料（以下、「参考例試料」）を作製した。これらの試料をそれぞれ、水素と窒素の混合ガス（混合比５：９５）で４５０℃５分間アニール処理を施した。その前後で抵抗値を計測した結果を図１９に示す。図１９を参照すると、Ｓｎは抵抗値が上昇したのに対して、Ｇｅは抵抗値が減少した。これは、Ｓｎをドーパントとして用いた酸化ガリウムに対して、オーミック電極形成の際のアニール処理を施すことで、高抵抗化してしまうが、Ｇｅをドーパントとして用いることで半導体層の高抵抗化を避けながらオーミック接触を実現することに有利に働くと考えられる。
【００７６】
９．低不純物ゲルマニウムドープ酸化ガリウム
＜条件３＞Ｇｅドープ
臭化ガリウム、臭化アルミニウム、酸化ゲルマニウムをそれぞれ物質量比で１００：２００：５となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。酸化ゲルマニウムの濃度は、５．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。
【００７７】
＜条件４＞Ｓｎドープ
臭化ガリウム、臭化アルミニウム、臭化スズをそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化スズの濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。
【００７８】
条件３および条件４で得られた薄膜試料を作成し、ＵＬＶＡＣ ＰＨＩ社製ＡＤＥＰＴ−１０１０を用い、入射イオン種Ｃｓ、出力３ｋＶ、１００ｎＡの条件でＳＩＭＳ測定を行った。ＳＩＭＳ測定データに関して、各種イオンの信号強度を酸素（１８Ｏ）の信号強度で除した値を、深さ方向で平均化した値を表３に示す。信号強度が弱いほど、不純物が少ないと言える。
表中に示したように、条件４の参考例試料では炭素や塩素もコンタミネーションとして多く含まれていたのに対して、条件３の実施例試料では、炭素や塩素のコンタミネーションを実質的に含まず、さらに、水素や窒素のコンタミネーションをも抑制するという効果も発揮することがわかった。
実施例試料と同一条件で成膜した別試料を、ＳＩＭＳ装置と標準試料を用いてイオン濃度に換算したところ、水素、窒素、炭素はバックグラウンドノイズと同等であり、存在の有無が確認できないほど微量、つまり、実質的に含有していないということが分かった。また、臭素は１Ｅ＋１６ａｔｏｍｓ／ｃｃから２Ｅ＋１８ａｔｏｍｓ／ｃｃであることがわかった。
【００７９】
【表３】
2019142764.tif 000004
【００８０】
＜条件５＞ケイ素ドープ
臭化ガリウム、臭化アルミニウム、臭化ケイ素をそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化ケイ素の濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。その結果、ゲルマニウム含有の実施例試料と同等の性能を示していることが分かった。
【００８１】
＜条件６＞チタンドープ
臭化ガリウム、臭化アルミニウム、臭化チタンをそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化チタンの濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。その結果、ゲルマニウム含有の実施例試料と同等の性能を示しており、Ｓｎ含有参考例試料に比べ、電気特性において特に優れていることが分かった。
【００８２】
＜条件７＞ニオブドープ
臭化ガリウム、臭化アルミニウム、臭化ニオブをそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化ニオブの濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。その結果、ゲルマニウム含有の実施例試料と同等の性能を示しており、Ｓｎ含有参考例試料に比べ、電気特性において特に優れていることが分かった。
【００８３】
＜条件８＞ジルコニウムドープ
臭化ガリウム、臭化アルミニウム、ジルコニウムアセテートをそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。ジルコニウムアセテートの濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。その結果、ゲルマニウム含有の実施例試料と同等の性能を示しており、Ｓｎ含有参考例試料に比べ、電気特性において特に優れていることが分かった。
【００８４】
＜条件９＞バナジウムドープ
臭化ガリウム、臭化アルミニウム、臭化バナジウムをそれぞれ物質量比で１００：２００：１となるように水溶液を調製した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化バナジウムの濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で３０分間成膜を行った。その結果、ゲルマニウム含有の実施例試料と同等の性能を示しており、Ｓｎ含有参考例試料に比べ、電気特性において特に優れていることが分かった。
【００８５】
＜条件１０＞酸化インジウム薄膜
インジウムを０．０２５モル％Ｌ、ドーピング量をインジウム比１モル％、キャリアガスをＮ２とし、５００℃２０分の成膜条件で、その他は条件１と同様にして、結晶性積層構造体を製作した。
【００８６】
＜条件１１＞ＳＢＤ
条件１と同様にして、ｎ−半導体層として、ゲルマニウムをドーピングしたα−Ｇａ２Ｏ３薄膜をｃ面サファイア基板上に成膜し、ついで、薄膜上に、ｎ＋半導体層として、ドーピングしていないα−Ｇａ２Ｏ３薄膜を成膜した。ｎ＋半導体層の形成については、何もドーピングしなかったこと以外は、上記と同様にして成膜することにより行った。そして、図２０に示すように、ｎ＋半導体層の一部をエッチングした後、スパッタリングで、ｎ＋半導体層上にＴｉからなるオーミック電極を、ｎ−半導体層上にＰｔからなるショットキー電極をそれぞれ設けて、ＳＢＤを作製した。
得られたＳＢＤにつき、ＳＩＭＳ分析（Cs 3kV 200nA Ap16% Raster400）を行った。結果を図２１に示す。図２１から明らかなように、横軸のスパッタリング時間で１５００秒を過ぎたあたりまではゲルマニウムが含まれておらず、また、１５００秒を過ぎたあたりから４０００秒あたりまではゲルマニウムが均一に含まれており、ｎ＋型半導体層およびｎ−型半導体層が良好に形成されていることが分かる。
【００８７】
＜条件１２＞オフ角Ｇｅドープ
基板として、４度のオフ角を有するｃ面サファイア基板を用いたこと以外、条件１と同様にして、結晶性積層構造体を得た。
【００８８】
（試験例１）
条件１、条件４、条件５および条件１２で得られた結晶性積層構造体につき、下記表４に示されるアニール処理を施し、アニール処理前後の電気抵抗値の変化を調べた。表４中、低抵抗化または変化がないものを「○」で表し、高抵抗化したものを「×」で表し、絶縁抵抗計で１０００Ｖ印加した場合に抵抗値を示さないほど高抵抗化したものを「××」で表した。なお、実施していないものについては「−」で表した。
【００８９】
【表４】
2019142764.tif 000005
【００９０】
＜条件１３＞
０．１ｍｏｌ／Ｌの臭化ガリウム水溶液を調製し、この水溶液にガリウムに対して１原子％となるように酸化ゲルマニウムを加え、さらに、１０体積％となるように臭化水素酸を加えて、これを原料溶液として用いたこと、アニール処理をおこなわなかったこと以外は、条件１と同様にして結晶性積層構造体を得た。
【００９１】
＜条件１４＞
０．０５ｍｏｌ／Ｌの臭化ガリウム水溶液を調製し、この水溶液にガリウムに対して１原子％となるように臭化スズを加え、さらに、１０体積％となるように臭化水素酸を加えて、これを原料溶液としたこと、アニール処理をおこなわなかったこと以外は、条件１と同様にして結晶性積層構造体（比較品）を得た。
【００９２】
（試験例２）
条件１３および条件１４で得られた結晶性積層構造体をそれぞれ窒素雰囲気下４００℃で１時間アニール処理し、処理前と処理後にそれぞれホール効果測定を実施した。結果を下記表５に示す。
【００９３】
【表５】
2019142764.tif 000006
【００９４】
表５から明らかなとおり、本発明品（条件１３）では、アニール処理しても高抵抗化が生じず、逆に、電気特性の向上がみられた。一方、比較品（条件１４）では、アニール処理すると、高抵抗化がみられ、電気特性も低下した。このことから、本発明の結晶性積層構造体は、電気特性だけでなく、耐熱性にも優れていることがわかる。
【００９５】
＜条件１５＞
０．１ｍｏｌ／Ｌの臭化ガリウム水溶液を調製し、この水溶液にガリウムに対して１原子％となるように酸化ゲルマニウムを加え、さらに、１０体積％となるように臭化水素酸を加えて、これを原料溶液として用いたこと、アニール処理をおこなわなかったこと以外は、条件１と同様にして結晶性積層構造体を得た。
【００９６】
（試験例３）
条件１５で得られた結晶性積層構造体を窒素雰囲気下４００℃にてアニール処理し、アニール処理前、アニール処理１０分後、アニール処理２０分後およびアニール処理３０分後のそれぞれの時点でホール効果測定を実施した。それぞれの結果を下記表６に示す。
【００９７】
【表６】
2019142764.tif 000007
【００９８】
表６から、アニール処理の処理時間を変えても、アニール処理前に比べて高抵抗化しておらず、逆に低抵抗が起こっていることがわかる。本発明の結晶性構造体は優れた耐熱性および電気特性を有していることがわかる。
【００９９】
以上のとおり、本発明の結晶性積層構造体は、電気特性に優れており、特に酸化物半導体がスズを含む結晶性積層構造体に比べて、電気特性や耐熱性に優れ、さらには、アニールによる高抵抗化も起こらず、むしろ、電気特性が向上するので、半導体特性としても非常に優れている。
【産業上の利用可能性】
【０１００】
本発明の結晶性積層構造体は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体特性に優れているため、特に、半導体装置に有用である。
【符号の説明】
【０１０１】
１９    ミストＣＶＤ装置
２０    被成膜試料
２１    試料台
２２    キャリアガス源
２３    流量調節弁
２４    ミスト発生源
２４ａ  原料溶液
２５    容器
２５ａ  水
２６    超音波振動子
２７    成膜室
２８    ヒータ
１０１ａ  ｎ−型半導体層
１０１ｂ  ｎ＋型半導体層
１０２    ｐ型半導体層
１０３    金属層
１０４    絶縁体層
１０５ａ  ショットキー電極
１０５ｂ  オーミック電極
１１１ａ  ｎ−型半導体層
１１１ｂ  ｎ＋型半導体層
１１４    半絶縁体層
１１５ａ  ゲート電極
１１５ｂ  ソース電極
１１５ｃ  ドレイン電極
１１８    緩衝層
１２１ａ  バンドギャップの広いｎ型半導体層
１２１ｂ  バンドギャップの狭いｎ型半導体層
１２１ｃ  ｎ＋型半導体層
１２３    ｐ型半導体層
１２４    半絶縁体層
１２５ａ  ゲート電極
１２５ｂ  ソース電極
１２５ｃ  ドレイン電極
１２８    緩衝層
１２９    基板
１３１ａ  ｎ−型半導体層
１３１ｂ  第１のｎ＋型半導体層
１３１ｃ  第２のｎ＋型半導体層
１３２    ｐ型半導体層
１３４    ゲート絶縁膜
１３５ａ  ゲート電極
１３５ｂ  ソース電極
１３５ｃ  ドレイン電極
１３８    緩衝層
１３９    半絶縁体層
１４１ａ  ｎ−型半導体層
１４１ｂ  第１のｎ＋型半導体層
１４１ｃ  第２のｎ＋型半導体層
１４２    ｐ型半導体層
１４５ａ  ゲート電極
１４５ｂ  ソース電極
１４５ｃ  ドレイン電極
１５１    ｎ型半導体層
１５１ａ  ｎ−型半導体層
１５１ｂ  ｎ＋型半導体層
１５２    ｐ型半導体層
１５４    ゲート絶縁膜
１５５ａ  ゲート電極
１５５ｂ  エミッタ電極
１５５ｃ  コレクタ電極
１６１    ｎ型半導体層
１６２    ｐ型半導体層
１６３    発光層
１６５ａ  第１の電極
１６５ｂ  第２の電極
１６７    透光性電極
１６９    基板
【図１】
2019142764.tif 000008
【図２】
2019142764.tif 000009
【図３】
2019142764.tif 000010
【図４】
2019142764.tif 000011
【図５】
2019142764.tif 000012
【図６】
2019142764.tif 000013
【図７】
2019142764.tif 000014
【図８】
2019142764.tif 000015
【図９】
2019142764.tif 000016
【図１０】
2019142764.tif 000017
【図１１】
2019142764.tif 000018
【図１２】
2019142764.tif 000019
【図１３】
2019142764.tif 000020
【図１４】
2019142764.tif 000021
【図１５】
2019142764.tif 000022
【図１６】
2019142764.tif 000023
【図１７】
2019142764.tif 000024
【図１８】
2019142764.tif 000025
【図１９】
2019142764.tif 000026
【図２０】
2019142764.tif 000027
【図２１】
2019142764.tif 000028