(57)【要約】 【課題】信頼性を向上させることが可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられた絶縁膜と、少なくとも２つの導電層を有する導電層群と、導電層群上に設けられ、複数の膜が積層された積層体と、積層体および導電層群の一部を貫通するホール内に設けられたメモリ膜と、積層体を分断し、導電層群とメモリ膜との接触部分よりも深い位置で終端するスリットと、を備える。導電層群は、ホールの部分で積層体側に突出した帯状部と、スリット下の部分で半導体基板側に凹んだ溝部と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
少なくとも２つの導電層を有する導電層群と、
前記導電層群上に設けられ、複数の膜が積層された積層体と、
前記積層体および前記導電層群の一部を貫通するホール内に設けられたメモリ膜と、
前記積層体を分断し、前記導電層群と前記メモリ膜との接触部分よりも深い位置で終端するスリットと、を備え、
前記導電層群は、前記ホールの部分で前記積層体側に突出した帯状部と、前記スリット下の部分で前記半導体基板側に凹んだ溝部と、を有する、半導体記憶装置。
【請求項２】
前記導電層群は、前記絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第２導電層と、前記第２導電層上に設けられた第３導電層と、を含み、
前記第１導電層および前記第２導電層が前記溝部および前記帯状部を有し、前記スリットが前記第３導電層内で終端する、請求項１に記載の半導体記憶装置。
【請求項３】
前記導電層群は、前記絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第２導電層と、前記第２導電層上に設けられた第３導電層と、を含み、
前記第２導電層が前記溝部および前記帯状部を有し、前記スリットが前記第３導電層内で終端する、請求項１に記載の半導体記憶装置。
【請求項４】
前記スリットは、前記第３導電層内で、前記積層体を貫通する部分よりも幅広になっている、請求項２または３に記載の半導体記憶装置。
【請求項５】
半導体基板上に、溝部と帯状部を有する少なくとも２つの導電層を有する導電層群を形成し、
前記導電層上に、前記溝部の上に厚膜部分と前記帯状部の上に薄膜部分とを有する犠牲膜を形成し、
前記犠牲膜上に、複数の膜が積層された積層体を形成し、
前記積層体および前記薄膜部分を貫通するホールを形成し、
前記ホール内にメモリ膜を形成し、
前記積層体を分断し、前記厚膜部分で終端するスリットを形成する、
半導体記憶装置の製造方法。
【請求項６】
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に第１導電層を形成し、
前記第１導電層に前記溝部と前記帯状部を形成し、
前記第１導電層上に、前記第１導電層の凹凸形状に沿って第２導電層を形成し、
前記第２導電層上に前記犠牲膜を形成する、請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に第１導電層を形成し、
前記第１導電層上に第２導電層を形成し、
前記第２導電層に前記溝部と前記帯状部を形成し、
前記第２導電層上に前記犠牲膜を形成する、請求項５に記載の半導体記憶装置の製造方法。
【請求項８】
前記スリットを用いて前記犠牲膜を除去し、その後、前記メモリ膜の一部を除去し、
前記犠牲膜の除去箇所に、前記メモリ膜の前記一部と接触する第３導電層を形成する、請求項６または７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置では、近年、メモリセルを三次元的に配置した構造が提案されている。この構造では、複数の電極膜を積層した積層体を貫通するホールや、その積層体を分断するスリットが形成される。
【０００３】
ホール内には、メモリ膜が形成される。また、積層体の下方に位置するソースライン上部に犠牲膜が形成されている。この犠牲膜を除去することによって、メモリ膜の一部を露出させ、さらに、露出させたメモリ膜の一部を除去し、犠牲膜の除去箇所に導電層を形成する。これにより、メモリホールのチャネル層がソースラインに電気的に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１４９４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ホールは犠牲膜（導電層）を貫通する必要があるので、加工ばらつきを考慮すると薄い犠牲膜が望ましい。反対に、スリットは犠牲膜（導電層）内で終端する必要があるので、加工ばらつきを考慮すると厚い犠牲膜が望ましい。
【０００６】
しかし、従来、犠牲膜の厚さは一様であるので、ホールとスリットの両方の加工ばらつきを吸収することは困難である。ホールとスリットの加工に関して、必要な深さが確保されない場合、半導体記憶装置としての信頼性が不十分になり得る。
【０００７】
本発明の実施形態は、信頼性を向上させることが可能な半導体記憶装置、およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられた絶縁膜と、少なくとも２つの導電層を有する導電層群と、導電層群上に設けられ、複数の膜が積層された積層体と、積層体および導電層群の一部を貫通するホール内に設けられたメモリ膜と、積層体を分断し、導電層群とメモリ膜との接触部分よりも深い位置で終端するスリットと、を備える。導電層群は、ホールの部分で積層体側に突出した帯状部と、スリット下の部分で半導体基板側に凹んだ溝部と、を有する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体記憶装置の平面図である。
【図２】図１に示す切断線Ａ−Ａに沿った断面図である。
【図３】溝部および帯状部の形成を示す断面図である。
【図４】導電層および絶縁膜の形成を示す断面図である。
【図５】犠牲膜の形成を示す断面図である。
【図６】積層体の形成を示す断面図である。
【図７】ホールの形成を示す断面図である。
【図８】メモリ膜の形成を示す断面図である。
【図９】スリットの形成を示す断面図である。
【図１０】スペーサーの形成を示す断面図である。
【図１１】犠牲膜のエッチングを示す断面図である。
【図１２】メモリ膜のエッチングを示す断面図である。
【図１３】導電層の形成を示す断面図である。
【図１４】積層体の絶縁膜およびスペーサーのエッチングを示す断面図である。
【図１５】第２実施形態に係る半導体記憶装置の断面図である。
【図１６】導電層および絶縁膜の形成を示す断面図である。
【図１７】溝部および帯状部の形成を示す断面図である。
【図１８】犠牲膜の形成を示す断面図である。
【図１９】積層体の形成を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の平面図である。図２は、図１に示す切断線Ａ−Ａに沿った断面図である。図１および図２に示すように、本実施形態に係る半導体記憶装置１は、半導体基板１１と、絶縁膜１２と、導電層群２０と、積層体３０と、メモリ膜４０と、スリット５０と、を備える。
【００１２】
半導体基板１１は、例えばシリコン基板である。半導体基板１１上には、絶縁膜１２が設けられている。絶縁膜１２は、例えばシリコン酸化膜（ＳｉＯ２）として形成される。絶縁膜１２上には、導電層群２０が設けられている。
【００１３】
導電層群２０は、導電層２１〜導電層２４を有する。導電層２１（第１導電層）は、絶縁膜１２上に配置されたソースラインとして機能する。導電層２１は、例えばタングステン（Ｗ）を含む金属膜として形成される。導電層２２（第２導電層）は、導電層２１上に設けられ、ソースラインの一部として機能する。導電層２２は、例えばポリシリコン膜として形成される。
【００１４】
導電層２３（第３導電層）は、後述する犠牲膜の除去箇所、すなわち導電層２２と導電層２４との間に設けられている。導電層２３は、メモリ膜４０の一部と接触している。導電層２３は、例えば導電層２２および導電層２４に含まれたシリコンをエピタキシャル成長させたポリシリコン膜として形成される。導電層２４は、導電層２３上に設けられている。導電層２４は、例えばポリシリコン膜として形成される。
【００１５】
積層体３０では、絶縁膜３１と電極膜３２とが交互に積層されている。絶縁膜３１は、例えばシリコン酸化膜として形成される。電極膜３２は、例えばタングステンを含む金属膜として形成され、ワードラインとして機能する。
【００１６】
メモリ膜４０は、電荷ブロック層４１と、電荷蓄積層４２と、トンネル絶縁層４３と、チャネル層４４と、絶縁層４５と、を有する。電荷ブロック層４１、トンネル絶縁層４３、および絶縁層４５は、例えばシリコン酸化物層として形成される。電荷蓄積層４２は、例えばシリコン窒化物（ＳｉＮ）層として形成される。チャネル層４４は、例えばポリシリコン層として形成される。チャネル層４４の側面は、導電層２３と接触している。これにより、チャネル層４４が、ソースラインである導電層２２と電気的に接続される。
【００１７】
スリット５０は、積層体３０を分断し、導電層２３で終端している。スリット５０の終端部（底部）は、チャネル層４４と導電層２３との接触部分よりも深い位置にある。本実施形態では、スリット５０は、例えばシリコン酸化物等の絶縁物で充填されている。
【００１８】
以下、図３〜図１４を参照して、本実施形態に係る半導体記憶装置１の製造方法を説明する。
【００１９】
まず、絶縁膜１２が半導体基板１１上に形成され、続いて、導電層２１が絶縁膜１２上に形成される。続いて、図３に示すように、導電層２１に溝部２１ａおよび帯状部２１ｂが形成される。本実施形態では、リソグラフィ技術を用いて、ライン状のマスクパターンが導電層２１上に形成される。このマスクパターンを用いて導電層２１をＲＩＥ（Reactive Ion Etching）で除去することによって、溝が導電層２１に形成される。この溝が、溝部２１ａに相当する。また、エッチングで残った部分が、帯状部２１ｂに相当する。マスクパターンは、導電層２１のエッチング後に除去される。
【００２０】
次に、図４に示すように、導電層２２が導電層２１上に形成され、続いて、絶縁膜２５が導電層２２上に形成される。絶縁膜２５は、例えばシリコン酸化膜として形成される。導電層２２および絶縁膜２５は、導電層２１の凹凸形状に沿って形成される。
【００２１】
次に、図５に示すように、犠牲膜２６が絶縁膜２５上に形成される。犠牲膜２６は、溝部２１ａの深さよりも厚く形成され、ＣＭＰ（Chemical Mechanical Polishing）により平坦化される。その結果、犠牲膜２６は、導電層２１の凹凸形状により、厚膜部分２６ａと薄膜部分２６ｂとを有する。厚膜部分２６ａは、導電層２１の溝部２１ａ上に設けられる。一方、薄膜部分２６ｂは、帯状部２１ｂ上に設けられる。なお、犠牲膜２６の材料は、後述する積層体およびスペーサーの加工時に、これらの加工部材に対する選択比を確保できることが望ましい。本実施形態では、ノンドープのポリシリコンが犠牲膜２６の材料として用いられている。
【００２２】
次に、図６に示すように、絶縁膜２７が犠牲膜２６上に形成され、続いて、導電層２４が絶縁膜２７上に形成される。絶縁膜２７は、例えばシリコン酸化膜として形成される。さらに、積層体３０ａが導電層２４上に形成される。積層体３０ａでは、絶縁膜３１と絶縁膜３３とが交互に積層されている。絶縁膜３３は、電極膜３２を形成するための犠牲膜であり、例えばシリコン窒化物を含む。
【００２３】
次に、図７に示すように、ホール６０が形成される。ホール６０は、例えば、リソグラフィ技術を用いて犠牲膜２６の薄膜部分２６ｂ上に配置されたマスクパターンによって位置決めされる。
【００２４】
ホール６０は、積層体３０ａおよび犠牲膜２６を貫通し、導電層２２の途中で終端する。本実施形態では、ホール６０は、犠牲膜２６の薄膜部分２６ｂに形成される。よって、犠牲膜２６および導電層２２が同じ材料であっても、その材料に対して低選択比のエッチング加工と高選択のエッチング加工とを組み合わせることによって、導電層２２内でエッチングを止めることができる。
【００２５】
ホール６０の形成後、図８に示すように、メモリ膜４０をホール６０内に形成する。この工程では、電荷ブロック層４１と、電荷蓄積層４２と、トンネル絶縁層４３と、チャネル層４４と、がホール６０内に順次に積層され、最後に、絶縁層４５が埋め込まれる。
【００２６】
次に、図９に示すように、スリット５０が形成される。スリット５０は、例えば、リソグラフィ技術を用いて犠牲膜２６の厚膜部分２６ａ上にマスクパターンを配置することによって位置決めされる。
【００２７】
スリット５０は、積層体３０ａを貫通して犠牲膜２６の途中で終端する。本実施形態では、スリット５０は、犠牲膜２６の厚膜部分２６ａに形成される。そのため、犠牲膜２６に対して高選択なエッチング加工を行うことによって、十分な加工時間をかけて加工ばらつきを吸収することができる。
【００２８】
次に、図１０に示すように、スペーサー５１がスリット５０内に形成される。スペーサー５１は、例えばシリコン窒化膜として形成される。続いて、図１１に示すように、スリット５０の底部に形成されたスペーサー５１および犠牲膜２６を除去する。スペーサー５１および犠牲膜２６は、例えばコリン水溶液（ＴＭＹ）をエッチング液とするウェットエッチングによって除去される。その結果、メモリ膜４０の側面の一部が、犠牲膜２６の除去箇所から露出する。
【００２９】
次に、例えばフッ酸水溶液（ＤＨＦ）を用いたウェットエッチングにて、メモリ膜４０の電荷ブロック層４１と、電荷蓄積層４２と、トンネル絶縁層４３の各々の一部を除去する。その結果、図１２に示すように、チャネル層４４が犠牲膜２６の除去箇所から露出する。このとき、絶縁膜２５および絶縁膜２７も除去される。
【００３０】
次に、図１３に示すように、導電層２２および導電層２４に含まれたシリコンのエピタキシャル成長によって、導電層２３を形成する。このとき、導電層２３がチャネル層４４に接触するので、ソースラインである導電層２１がチャネル層４４と電気的に接続される。また、この工程では、導電層２３が導電層２２の凹凸形状に沿って等方的に成長するので、空隙２３ａが導電層２３に残る。なお、導電層２３は、ＣＶＤ（Chemical Vapor Deposition）により形成されてもよい。この場合、導電層２３のカバレッジ特性が向上する。
【００３１】
導電層２３の形成後、図１４に示すように、スペーサー５１および積層体３０ａの絶縁膜３３が、例えば高温のリン酸により除去される。その結果、スリット５０は、上述した空隙２３ａとの連通によって、導電層２３内で、積層体３０ａを貫通する部分よりも幅広になる。
【００３２】
その後、図２に戻って、電極膜３２が絶縁膜３３に置換される。また、絶縁物がスリット５０に埋め込まれる。なお、スリット５０には導電物が埋め込まれていてもよい。この場合、上述したスリット５０の幅広部によって、この導電物と導電層２３との間における電気的抵抗を低減することができる。
【００３３】
以上説明した本実施形態によれば、導電層２１に凹凸パターンを形成することによって、厚膜部分２６ａと薄膜部分２６ｂとを犠牲膜２６に形成できる。また、厚膜部分２６ａにスリット５０を形成し、薄膜部分２６ｂにホール６０を形成することによって、スリット５０およびホール６０の加工ばらつきを吸収することができる。その結果、半導体記憶装置１の信頼性を向上させることが可能となる。
【００３４】
（第２実施形態）
図１５は、第２実施形態に係る半導体記憶装置の断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３５】
本実施形態に係る半導体記憶装置２では、導電層２２上に凹凸形状を形成することによって、厚膜部分２６ａおよび薄膜部分２６ｂを導電層２３（犠牲膜２６）に形成する。以下、図１６〜図１９を参照して本実施形態に係る半導体記憶装置２の製造方法を説明する。
【００３６】
まず、図１６に示すように、絶縁膜１２、導電層２１、および導電層２２が、半導体基板１１上に順次に形成される。次に、図１７に示すように、導電層２２上に溝部２２ａおよび帯状部２２ｂが形成される。
【００３７】
本実施形態では、第１実施形態と同様に、リソグラフィ技術を用いて、ライン状のマスクパターンが導電層２２上に形成される。このマスクパターンを用いて導電層２２をＲＩＥ（Reactive Ion Etching）で除去することによって、溝が導電層２１に形成される。このとき、この溝は、導電層２２を貫通する必要はない。
【００３８】
次に、図１８に示すように、絶縁膜２５が導電層２２の凹凸形状に沿って形成され、続いて、犠牲膜２６が絶縁膜２５上に形成される。本実施形態では、犠牲膜２６は、溝部２２ａの深さよりも厚く形成され、ＣＭＰにより平坦化される。その結果、犠牲膜２６は、第１実施形態と同様に、厚膜部分２６ａと薄膜部分２６ｂとを有する。
【００３９】
次に、図１９に示すように、絶縁膜２７が犠牲膜２６上に形成され、続いて、導電層２４が絶縁膜２７上に形成される。さらに、積層体３０ａが導電層２４上に形成される。これ以降は、第１実施形態と同様に、ホール６０、メモリ膜４０、およびスリット５０等を形成する工程が実施される。
【００４０】
以上説明した本実施形態においても、第１実施形態と同様に、厚膜部分２６ａと薄膜部分２６ｂとが犠牲膜２６に形成される。そのため、厚膜部分２６ａにスリット５０を形成し、薄膜部分２６ｂにホール６０を形成することによって、スリット５０およびホール６０の加工ばらつきを吸収でき、半導体記憶装置１の信頼性を向上させることが可能となる。
【００４１】
また、本実施形態では、ソースラインである導電層２１には凹凸形状が形成されない。そのため、ソースラインの電気抵抗の増加を抑制することが可能となる。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４３】
１，２  半導体記憶装置、１１  半導体基板、１２  絶縁膜、２０  導電層群、２１  第１導電層、２２  第２導電層、２３  第３導電層、２６  犠牲膜、３０  積層体、３２  電極膜、４０  メモリ膜、５０  スリット、６０  ホール
【図１】
2019165093.tif 000003
【図２】
2019165093.tif 000004
【図３】
2019165093.tif 000005
【図４】
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【図５】
2019165093.tif 000007
【図６】
2019165093.tif 000008
【図７】
2019165093.tif 000009
【図８】
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【図９】
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【図１０】
2019165093.tif 000012
【図１１】
2019165093.tif 000013
【図１２】
2019165093.tif 000014
【図１３】
2019165093.tif 000015
【図１４】
2019165093.tif 000016
【図１５】
2019165093.tif 000017
【図１６】
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【図１７】
2019165093.tif 000019
【図１８】
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【図１９】
2019165093.tif 000021