(57)【要約】 【課題】多くの半導体チップを積層可能かつパッケージサイズを小さくできる半導体装置を提供する。【解決手段】半導体装置は第１基板と第２基板とを備える。少なくとも１つの第１半導体チップが第１基板の第１面上に設けられる。第１ワイヤが第１半導体チップと第１基板との間を電気的に接続する。第１樹脂が第１半導体チップおよび第１ワイヤを第１面上で封止する。第１金属バンプが第１面とは反対側の第１基板の第２面に設けられる。第２基板は第１基板の下方にある。少なくとも１つの第２半導体チップが第２基板の第３面上に設けられ第１金属バンプに電気的に接続される。第２ワイヤが第２半導体チップと第２基板との間を電気的に接続する。第２樹脂が第１基板の第２面と第２基板の第３面との間に設けられ、第１金属バンプ、第２半導体チップおよび第２ワイヤを封止する。第２金属バンプは、第３面とは反対側の第２基板の第４面に設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板の第１面上に設けられた少なくとも１つの第１半導体チップと、
前記第１半導体チップと前記第１基板との間を電気的に接続する第１ワイヤと、
前記第１半導体チップおよび前記第１ワイヤを前記第１面上において封止する第１樹脂と、
前記第１面とは反対側の前記第１基板の第２面に設けられた第１金属バンプと、
前記第１基板の下方にある第２基板と、
前記第２基板の第３面上に設けられ、前記第１金属バンプに電気的に接続された少なくとも１つの第２半導体チップと、
前記第２半導体チップと前記第２基板との間を電気的に接続する第２ワイヤと、
前記第１基板の前記第２面と前記第２基板の前記第３面との間に設けられ、前記第１金属バンプ、前記第２半導体チップおよび前記第２ワイヤを封止する第２樹脂と、
前記第３面とは反対側の前記第２基板の第４面に設けられた第２金属バンプとを備えた半導体装置。
【請求項２】
前記第２樹脂は、前記第１基板の前記第２面と前記第２基板の前記第３面との間において同一樹脂材料を用いて前記第１金属バンプ、前記第２半導体チップおよび前記第２ワイヤを封止している、請求項１に記載の半導体装置。
【請求項３】
前記第２樹脂は、前記第１基板の前記第２面と前記第２基板の前記第３面との間においてシームレスに一体として前記第１金属バンプ、前記第２半導体チップおよび前記第２ワイヤを封止している、請求項１または請求項２に記載の半導体装置。
【請求項４】
複数の前記第１半導体チップが前記第１基板の第１面上に設けられ、
前記複数の第１半導体チップは、前記第１樹脂で封止されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
複数の前記第２半導体チップが前記第２基板の第２面上に設けられ、
前記複数の第２半導体チップは、前記第２樹脂で封止されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１または第２半導体チップは、メモリチップまたは該メモリチップを制御するメモリコントローラである、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
第１基板の第１面上に少なくとも１つの第１半導体チップを搭載し、
前記第１半導体チップを前記第１面上において第１樹脂で封止し、
前記第１面とは反対側の前記第１基板の第２面に第１金属バンプを形成し、
第２基板の第３面上に少なくとも１つの第２半導体チップを搭載し、
前記第１基板を前記第２基板上に載せて前記前記第２半導体チップ上に前記第１金属バンプを接続し、
前記第１基板の前記第２面と前記第２基板の前記第３面との間に第２樹脂を供給して、該第２樹脂で前記第１金属バンプおよび前記第２半導体チップを封止し、
前記第１基板、前記第２基板、前記第１樹脂および前記第２樹脂を切断して前記第１および第２半導体チップを含むパッケージに個片化することを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等のような半導体メモリは、複数のメモリチップを基板上に積層し、該メモリチップと基板との間を金属ワイヤでボンディングする。積層するメモリチップ数が多くなると、ボンディングされる金属ワイヤ数も多くなる。このため、ボンディングの際にボンディングキャピラリが他の金属ワイヤと干渉しないように、基板のボンディングエリアを広くする必要がある。
【０００３】
また、ＰＯＰ（Package On Package）法によって、複数の半導体パッケージを積み重ねて実質的に積層されるメモリチップ数を増大させることが考えられる。この場合、１つの半導体パッケージ内に積層されるメモリチップ数を減らすことができるので、基板のボンディングエリアを比較的狭くできる。しかし、半導体パッケージ同士の接続のために、半導体チップおよびボンディングエリアの無い領域に、バンプを接続するエリアが必要になってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８２５３２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
多くの半導体チップを積層することができ、かつ、パッケージサイズを小さくすることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、第１基板と、第２基板を備える。少なくとも１つの第１半導体チップは、第１基板の第１面上に設けられている。第１ワイヤは、第１半導体チップと第１基板との間を電気的に接続する。第１樹脂は、第１半導体チップおよび第１ワイヤを第１面上において封止する。第１金属バンプは、第１面とは反対側の第１基板の第２面に設けられている。第２基板は、第１基板の下方にある。少なくとも１つの第２半導体チップは、第２基板の第３面上に設けられ、第１金属バンプに電気的に接続されている。第２ワイヤは、第２半導体チップと第２基板との間を電気的に接続する。第２樹脂は、第１基板の第２面と第２基板の第３面との間に設けられ、第１金属バンプ、第２半導体チップおよび第２ワイヤを封止する。第２金属バンプは、第３面とは反対側の第２基板の第４面に設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による半導体メモリの構成例を示す断面図。
【図２】第１実施形態による半導体メモリの製造方法の一例を示す断面図。
【図３】図２に続く、半導体メモリの製造方法を示す断面図。
【図４】図３に続く、半導体メモリの製造方法を示す断面図。
【図５】図４に続く、半導体メモリの製造方法を示す断面図。
【図６】図５に続く、半導体メモリの製造方法を示す断面図。
【図７】第２実施形態による半導体メモリの構成例を示す断面図。
【図８】第３実施形態による半導体メモリの構成例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、第１実施形態による半導体メモリ１の構成例を示す断面図である。半導体メモリ１は、第１パッケージ１０と、第２パッケージ２０とを備えている。第１パッケージ１０は、第１基板１１と、第１半導体チップＣＨ１と、第１ワイヤＷ１と、第１樹脂１２と、第１金属バンプＢ１とを備えている。第２パッケージ２０は、第２基板２１と、第２半導体チップＣＨ２と、第２樹脂２２と、第２金属バンプＢ２と、メモリコントローラＣＮＴとを備えている。
【００１０】
（第１パッケージ１０の構成）
第１基板１１は、複数の配線層１１２ａ、１１２ｂと、樹脂層１１０と、電極パッド１１４とを備えている。配線層１１２ａ、１１２ｂは、任意の電極パッド１１４と任意の第１金属バンプＢ１との間を電気的に接続するように配線されている。配線層１１２ａ、１１２ｂには、例えば、銅、タングステン等の導電性金属を用いている。樹脂層１１０は、配線層１１２ａ、１１２ｂの間、あるいは、それらの表面に設けられている。樹脂層１１０には、例えば、ガラスエポキシ樹脂等の絶縁材料を用いている。
【００１１】
第１基板１１の第１面Ｆ１上には、複数の第１半導体チップＣＨ１が積層されている。最下層の第１半導体チップＣＨ１は、第１基板１１上に接着層ＤＡＦ（Die Attachment Film）によって接着されている。その上には、第１半導体チップＣＨ１がその直下の第１半導体チップＣＨ１上に接着層ＤＡＦによって接着されている。このように、複数の第１半導体チップＣＨ１は、接着層ＤＡＦによって縦方向（基板１１の第１面Ｆ１に対して略垂直方向）に積層されている。
【００１２】
複数の第１半導体チップＣＨ１は、図１に示すように、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。これにより、第１半導体チップＣＨ１の電極パッド（図示せず）上に他の第１半導体チップＣＨ１が重複することを抑制し、第１ワイヤＷ１が各第１半導体チップＣＨ１の電極パッドに接続可能とする。第１半導体チップＣＨ１は、例えば、それぞれ同一構成を有するメモリチップでよい。メモリチップは、例えば、メモリセルを三次元的に配列した立体型メモリセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭチップであってもよい。
【００１３】
第１ワイヤＷ１は、第１半導体チップＣＨ１の電極パッドと第１基板１１の電極パッド１１４との間にボンディングされている。第１ワイヤＷ１は、第１半導体チップＣＨ１の電極パッドと第１基板１１の電極パッド１１４との間を電気的に接続する。第１ワイヤＷ１には、例えば、金等の導電性金属を用いている。
【００１４】
第１樹脂１２は、第１半導体チップＣＨ１および第１ワイヤＷ１を第１面Ｆ１上において封止する。これにより、第１樹脂１２は、外部からの衝撃や外気から第１半導体チップＣＨ１および第１ワイヤＷ１を保護する。
【００１５】
第１金属バンプＢ１は、第１面Ｆ１とは反対側の第１基板１１の第２面Ｆ２に設けられており、配線層１１２ｂの一部に接続されている。第１金属バンプＢ１は、第１パッケージ１０と第２パッケージ２０との間を電気的に接続するために設けられている。第１金属バンプＢ１には、例えば、はんだ等の導電性金属を用いている。
【００１６】
（第２パッケージ２０の構成）
第２基板２１は、複数の配線層２１２ａ〜２１２ｃと、樹脂層２１０と、電極パッド２１４とを備えている。配線層２１２ａ〜２１２ｃは、任意の電極パッド２１４と任意の第２金属バンプＢ２との間を電気的に接続するように配線されている。配線層２１２ａ〜２１２ｃには、例えば、銅、タングステン等の導電性金属を用いている。樹脂層２１０は、配線層２１２ａ〜２１２ｃの間、あるいは、それらの表面に設けられている。樹脂層２１０には、例えば、ガラスエポキシ樹脂等の絶縁材料を用いている。
【００１７】
第２基板２１の第３面Ｆ３上には、メモリコントローラＣＮＴおよび複数の第２半導体チップＣＨ２が積層されている。メモリコントローラＣＮＴは、積層された複数の第２半導体チップＣＨ２の下に設けられており、樹脂層２３で被覆されている。メモリコントローラＣＮＴは、第１および第２半導体チップＣＨ１、ＣＨ２の動作を制御する。樹脂層２３の上には、複数の第２半導体チップＣＨ２が接着層ＤＡＦによって接着されている。複数の第２半導体チップＣＨ２は、接着層ＤＡＦによって縦方向（基板２１の第３面Ｆ３に対して略垂直方向）に積層されている。
【００１８】
複数の第２半導体チップＣＨ２も、第１半導体チップＣＨ１と同様に、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。これにより、第２半導体チップＣＨ２の電極パッド（図示せず）上に他の第２半導体チップＣＨ２が重複することを抑制し、第２ワイヤＷ２が各第２半導体チップＣＨ２の電極パッドに接続可能とする。第２半導体チップＣＨ２は、第１半導体チップＣＨ１と同様に、例えば、それぞれ同一構成を有するメモリチップでよい。
【００１９】
第２ワイヤＷ２は、メモリコントローラＣＮＴまたは第２半導体チップＣＨ２の電極パッドと第２基板２１の電極パッド２１４との間にボンディングされている。第２ワイヤＷ２は、第２半導体チップＣＨ２の電極パッドと第２基板２１の電極パッド２１４との間を電気的に接続する。第２ワイヤＷ２には、例えば、金等の導電性金属を用いている。
【００２０】
第２樹脂２２は、第２半導体チップＣＨ２および第２ワイヤＷ２を第３面Ｆ３上において封止する。これにより、第２樹脂２２は、外部からの衝撃や外気から第２半導体チップＣＨ２および第２ワイヤＷ２を保護することができる。ここで、第２樹脂２２は、第１基板１１の第２面Ｆ２と第２基板２１の第３面Ｆ３との間に設けられており、第２半導体チップＣＨ２および第２ワイヤＷ２だけでなく、第１金属バンプＢ１も封止する。即ち、第１基板１１の第２面Ｆ２と第２基板２１の第３面Ｆ３との間において、第１金属バンプＢ１、第２半導体チップＣＨ２および第２ワイヤＷ２は、同一樹脂材料からなる第２樹脂２２を用いて封止されている。第２樹脂２２は、第１基板１１の第２面Ｆ２と第２基板２１の第３面Ｆ３との間に同一工程で封入されて形成される。従って、第２樹脂２２は、第１金属バンプＢ１から第２半導体チップＣＨ２に亘って連続しており、シームレスに一体化されている。このように、第２樹脂２２は、第１金属バンプＢ１、複数の第２半導体チップＣＨ２および第２ワイヤＷ２を一体の樹脂として封止している。
【００２１】
第２金属バンプＢ２は、第３面Ｆ３とは反対側の第２基板２１の第４面Ｆ４に設けられており、配線層２１２ｃの一部に接続されている。第２金属バンプＢ２は、半導体メモリ１を外部の実装基板（図示せず）等に電気的に接続するために設けられている。第２金属バンプＢ２には、例えば、はんだ等の導電性金属を用いている。
【００２２】
最上層の第２半導体チップＣＨ２の上には、再配線層２１６が設けられている。再配線層２１６は、第２半導体チップＣＨ２内の素子と第１金属バンプＢ１との間に電気的に接続されている。また、再配線層２１６は、第２基板２１の電極パッド２１４とワイヤＷ２で電気的に接続されている場合もある。これにより、第１パッケージ１０内の第１半導体チップＣＨ１および第２パッケージ２０内のメモリコントローラＣＮＴが電気的に接続され、第１および第２半導体チップＣＨ１、ＣＨ２は半導体メモリ１として機能する。
【００２３】
このように、半導体メモリ１は、ＰＯＰと類似する構成を有する。しかし、通常、ＰＯＰは、下側パッケージ内において、半導体チップの側方に上側パッケージの金属バンプを接続するためのパッドエリアを有する。このバンプのパッドエリアは、下側パッケージの半導体チップの横に隣接して設けられるので、半導体メモリ１の微細化の妨げとなる。
【００２４】
これに対し、本実施形態による半導体メモリ１は、第２半導体チップＣＨ２上に再配線層２１６が設けられており、その再配線層２１６上に第１半導体チップＣＨ１の第１金属バンプＢ１が接触している。従って、第２パッケージ２０は、第２半導体チップＣＨ２の横方向に第１金属バンプＢ１の接続エリアを有する必要が無い。これにより、半導体メモリ１を微細化することができる。
【００２５】
また、第１パッケージ１０と第２パッケージ２０とに分割されているので、各パッケージ１０、２０内に積層される半導体チップＣＨ１、ＣＨ２のそれぞれの数は、比較的少なくて済む。例えば、第１パッケージ１０と第２パッケージ２０とで半導体チップ数を等分にすると、各パッケージ１０、２０内に積層される半導体チップＣＨ１、ＣＨ２のそれぞれの数は半分で済む。これにより、パッケージ１０、２０のそれぞれにおいてボンディングするワイヤＷ１、Ｗ２の数が半減する。
また、各パッケージ１０、２０内に積層される半導体チップＣＨ１、ＣＨ２のそれぞれの数が減ることで、半導体チップＣＨ１、ＣＨ２と基板１１、２１との間の段差が小さくなる。ボンディングキャピラリは、ワイヤを導出する先端において細いが、根本の部分において太くなっている。このため、もし、多数の半導体チップＣＨ１、ＣＨ２が高い位置まで積層されている場合、半導体チップＣＨ１、ＣＨ２の近傍にワイヤをボンディングしようとすると、ボンディングキャピラリの根本の太い部分が既設の半導体チップおよびワイヤに接触（干渉）してしまう。このようなボンディングキャピラリの干渉を抑制するために、半導体チップＣＨ１、ＣＨ２から基板１１、２１側のボンディングパッドを離間させる必要がある。この場合、基板１１、１２の小型化を阻害することになる。
これに対し、本実施形態によれば、各パッケージ１０、２０において半導体チップＣＨ１、ＣＨ２と基板１１、２１との間の段差が小さくなる。これにより、ボンディングの際に、ボンディングキャピラリは、既設の半導体チップおよびワイヤＷ１、Ｗ２に干渉し難くなり、他のワイヤを容易に接続することができる。従って、半導体チップＣＨ１、ＣＨ２から基板１１、２１側のボンディングパッドをさほど離間させる必要がない。その結果、基板１１、２１のボンディングエリアを狭くすることができ、半導体メモリ１の微細化に繋がる。
【００２６】
また、第２樹脂２２は、第１金属バンプＢ１から第２半導体チップＣＨ２に亘って連続しており、シームレスに一体化されている。第２樹脂２２は、第１金属バンプＢ１、複数の第２半導体チップＣＨ２および第２ワイヤＷ２を一体の樹脂として封止している。これにより、第２樹脂２２は、第１金属バンプＢ１と再配線層２１６との接続部分を充分に保護することができる。これは、半導体メモリ１の信頼性の向上に繋がる。
【００２７】
もし、第１金属バンプＢ１が樹脂で被覆されていない場合、第１金属バンプＢ１が充分に保護されず、半導体メモリ１の信頼性を低下させてしまう。また、第２樹脂２２とは別に、第１パッケージ１０と第２パッケージ２０との間に追加樹脂（図示せず）を導入した場合、第２樹脂とその追加樹脂との間に界面が生じる。これにより、第１金属バンプＢ１と再配線層２１６との接続部分の保護強度が低下してしまう。また、保護強度を低下させないために特殊な樹脂材料を追加樹脂に用いた場合、材料コストや製造コストが上昇し、かつ、追加樹脂を形成する行程が必要となり生産性の低下に繋がる。
【００２８】
これに対し、本実施形態によれば、第２樹脂２２は、第１金属バンプＢ１から第２半導体チップＣＨ２に亘って連続しており、シームレスに一体化されている。これにより、第２樹脂２２は、第１金属バンプＢ１と再配線層２１６との接続部分の保護強度を高く維持することができる。
【００２９】
また、後述するように、第２樹脂２２は、第１金属バンプＢ１を再配線層２１６に接続した後に形成される。従って、第１金属バンプＢ１が、第２樹脂２２等の影響によって括れたり変形しない。これにより、半導体メモリ１の信頼性がさらに向上する。
【００３０】
次に、本実施形態による半導体メモリ１の製造方法を説明する。
【００３１】
図２（Ａ）〜図６（Ｂ）は、第１実施形態による半導体メモリ１の製造方法の一例を示す断面図である。
【００３２】
まず、図２（Ａ）に示すように、第１基板１１を準備する。次に、第１基板１１上に複数の第１半導体チップＣＨ１を積層する。第１半導体チップＣＨ１は、接着層ＤＡＦを用いて第１基板１１または直下の第１半導体チップＣＨ１上に接着される。また、複数の第１半導体チップＣＨ１は、図１を参照して説明したように、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。第１基板１１はまだダイシングされておらず、第１半導体チップＣＨ１の積層体を複数搭載している。尚、図２（Ａ）〜図３（Ｂ）、図５（Ａ）〜図６（Ｂ）では、便宜的に、第１半導体チップＣＨ１の積層体を省略して１つの半導体チップＣＨ１として図示している。
【００３３】
次に、図２（Ｂ）に示すように、第１半導体チップＣＨ１の電極パッドと第１基板１１の電極パッド１１４とを第１ワイヤＷ１でボンディングする。このとき、上述の通り、第１半導体チップＣＨ１の積層数は、比較的少なくてよい。従って、第１基板１１のボンディングエリアが狭くても、ボンディングキャピラリ（図示せず）は、第１ワイヤＷ１と干渉しないように第１ワイヤＷ１をボンディングすることができる。
【００３４】
次に、図３（Ａ）に示すように、第１基板１１を金型３０１、３０２内に配置し、矢印Ａ１で示すように、第１樹脂１２を金型３０１、３０２のキャビティ内へ封入する。これにより、第１半導体チップＣＨ１および第１ワイヤＷ１が第１基板１１上で第１樹脂１２によって封止され、第１パッケージ１０が形成される。
【００３５】
次に、図３（Ｂ）に示すように、第１基板１１の第２面Ｆ２上に第１金属バンプＢ１を形成する。第１金属バンプＢ１は、第２面Ｆ２にある配線層（電極パッド）１１２ｂに接続される。
【００３６】
第１パッケージ１０の形成と併行して、あるいは、その前後で、図４（Ａ）および図４（Ｂ）に示す第２基板２１の加工工程を実行する。
【００３７】
まず、第２基板２１上にメモリコントローラＣＮＴを搭載する。メモリコントローラＣＮＴは、接着層ＤＡＦを用いて第２基板２１上に接着される。樹脂層２３を裏面に有する最下層の第２半導体チップＨ２をメモリコントローラＣＮＴ上に載せて、樹脂層２３でメモリコントローラＣＮＴを封止する。尚、図４（Ａ）〜図６（Ｂ）では、メモリコントローラＣＮＴの図示を省略している。
【００３８】
次に、最下層の第２半導体チップＣＨ２上に複数の第２半導体チップＣＨ２を積層する。第２半導体チップＣＨ２は、接着層ＤＡＦを用いて直下の他の第２半導体チップＣＨ２上に接着される。また、複数の第２半導体チップＣＨ２は、図１を参照して説明したように、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。このとき第２基板２１はまだダイシングされておらず、第２半導体チップＣＨ２の積層体を複数搭載している。また、第２半導体チップＣＨ２の積層体の最上層には、再配線層２１６を上面に有する第２半導体チップＣＨ２が積層されている。尚、図４（Ａ）〜図６（Ｂ）では、便宜的に、メモリコントローラＣＮＴおよび第２半導体チップＣＨ２の積層体を省略して１つの半導体チップＣＨ２として図示している。
【００３９】
次に、図４（Ｂ）に示すように、第２半導体チップＣＨ２の電極パッドと第２基板２１の電極パッド２１４とを第２ワイヤＷ２でボンディングする。このとき、上述の通り、第２半導体チップＣＨ２の積層数は、比較的少なくてよい。従って、第２基板２１のボンディングエリアが狭くても、ボンディングキャピラリは、第２ワイヤＷ２と干渉しないように第２ワイヤＷ２を第２半導体チップＣＨ２と第２基板２１との間にボンディングすることができる。
【００４０】
次に、図５（Ａ）に示すように、第２半導体チップＣＨ２の再配線層２１６上に第１金属バンプＢ１を接触させるように、パッケージ１０を第２半導体チップＣＨ２上に載せる。さらに、第１金属バンプＢ１および再配線層２１６を熱処理によって接続する。このとき、第２半導体チップＣＨ２および第２ワイヤＷ２は、まだ樹脂封止されていない。従って、第１金属バンプＢ１は、第２樹脂２２の位置や形状に依らず、第２半導体チップＣＨ２の再配線層２１６上に電気的に接続することができる。
【００４１】
次に、図５（Ｂ）に示すように、第１基板１１を金型４０１、４０２内に配置し、矢印Ａ２で示すように、第２樹脂２２を金型４０１、４０２のキャビティ内へ射出する。これにより、第２樹脂２２が第１基板１１の第２面Ｆ２と第２基板２１の第３面Ｆ３との間に充填され、第１金属バンプＢ１、第２半導体チップＣＨ２および第２ワイヤＷ２を封止する。ここで、第１パッケージ１０の第１金属バンプＢ１が、第２パッケージ２０内の第２半導体チップＣＨ２および第２ワイヤＷ２とともに同一工程でほぼ同時に第２樹脂２２によって封止される。従って、同一樹脂材料としての第２樹脂２２を用いて、第１金属バンプＢ１、第２半導体チップＣＨ２および第２ワイヤＷ２が一括で封止される。第２樹脂２２は、シームレスに一体として、第１金属バンプＢ１、第２半導体チップＣＨ２および第２ワイヤＷ２を封止する。即ち、金属バンプＢ１と第２半導体チップＣＨ２または第２ワイヤＷ２との間の第２樹脂２２は一体として形成されており界面を有しない。
【００４２】
次に、図６（Ａ）に示すように、第２基板２１の第４面Ｆ４上に第２金属バンプＢ２を形成する。第２金属バンプＢ２は、第４面Ｆ４にある配線層（電極パッド）２１２ｃに接続される。
【００４３】
次に、図６（Ｂ）に示すように、隣接する第１半導体チップＣＨ１間、および、隣接する第２半導体チップＣＨ２間をダイシングブレードで切断する。ダイシングブレードは、第１基板１１、第２基板２１、第１樹脂１２および第２樹脂２２を、第１および第２半導体チップＣＨ１、ＣＨ２ごとに切断する。これにより、半導体メモリ１は、第１および第２半導体チップを含むパッケージとして個片化される。このようにして、図１に示す半導体メモリ１が形成される。尚、図６（Ｂ）では、３つの半導体メモリ１のパッケージが示されている。しかし、同一基板１１、２１から４つ以上のパッケージが形成されてもよい。
【００４４】
以上のように本実施形態によれば、第２樹脂２２は、第１金属バンプＢ１から第２半導体チップＣＨ２に亘って連続しており、シームレスに一体化されている。第２樹脂２２は、第２基板２１側の複数の第２半導体チップＣＨ２および第２ワイヤＷ２を保護するだけで無く、第１基板１１側の第１金属バンプＢ１も保護している。これにより、第２樹脂２２は、第１金属バンプＢ１と再配線層２１６との接続部分の保護強度を高く維持することができ、半導体メモリ１の信頼性を向上させることができる。
【００４５】
また、第２樹脂２２は、第１金属バンプＢ１を再配線層２１６に接続した後に形成される。従って、第１金属バンプＢ１が、第２樹脂２２等の影響によって括れたり変形しない。これにより、半導体メモリ１の信頼性がさらに向上する。
【００４６】
また、本実施形態によれば、第１パッケージ１０と第２パッケージ２０とに分割されているので、各パッケージ１０、２０内に積層される半導体チップＣＨ１、ＣＨ２のそれぞれの数は、比較的少なくて済む。これにより、ボンディングの際にボンディングキャピラリが既設のワイヤＷ１、Ｗ２に干渉し難くなる。その結果、基板１１、２１のボンディングエリアを狭くすることができるので、半導体メモリ１を微細化することができる。
【００４７】
さらに、第１半導体チップＣＨ１の第１金属バンプＢ１は、第２半導体チップＣＨ２上の再配線層２１６に接続している。従って、第２パッケージ２０は、第２半導体チップＣＨ２の横方向にパッドエリアを設ける必要が無いので、半導体メモリ１をさらに微細化することができる。
【００４８】
（第２実施形態）
図７は、第２実施形態による半導体メモリ２の構成例を示す断面図である。第２実施形態による半導体メモリ２は、第１パッケージ１０内に単一の第１半導体チップＣＨ１を有し、第２パッケージ２０内に単一の第２半導体チップＣＨ２を有する。第２半導体パッケージＣＨ２上には、再配線層２１６が設けられている。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。このように、第１および第２パッケージ１０、２０は、それぞれ単一の半導体チップＣＨ１、ＣＨ２を有してもよい。
【００４９】
（第３実施形態）
図８は、第３実施形態による半導体メモリ２の構成例を示す断面図である。第１パッケージ１０に含まれる第１半導体チップＣＨ１の数と、第２パッケージ２０に含まれる第２半導体ＣＨ２の数は、等しくてもよい。しかし、第３実施形態による半導体メモリ３のように、第１パッケージ１０内の第１半導体チップＣＨ１の数は、第２パッケージ２０内の第２半導体チップＣＨ２の数と相違させてもよい。
【００５０】
第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００５１】
第３実施形態のように、第１および第２パッケージ１０、２０に含まれる半導体チップ数を相違させることによって、様々なデータ容量を有する半導体メモリ１を比較的短時間で製造することができる。例えば、所定数の半導体チップを含む第１パッケージ１０を予め作り溜めておき、顧客からの注文に応じて必要なデータ容量を付加するために第２パッケージ２０を製造する。このとき、半導体メモリ１全体のデータ容量を所望の容量にするために、第２パッケージ２０に含める半導体チップ数を調整すればよい。これにより、顧客から注文を受けた際には、第１および第２パッケージ１０、２０の両方を製造する必要はなく、所望の数の半導体チップを有する第２パッケージ２０のみを製造すればよい。これにより、様々なデータ容量を有する半導体メモリ１を短時間で製造することができ、生産性を向上させることができる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１  半導体メモリ、１０  第１パッケージ、２０  第２パッケージ、１１  第１基板、ＣＨ１  第１半導体チップ、Ｗ１  第１ワイヤ、１２  第１樹脂、Ｂ１  第１金属バンプ、２０  第２パッケージ、２１  第２基板、ＣＨ２  第２半導体チップ、２２  第２樹脂、Ｂ２  第２金属バンプ、ＣＮＴ  メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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