(57)【要約】【課題】過電流保護及び短絡保護を相補可能な技術を提供することを目的とする。【解決手段】ＬＶＩＣ２６は、負荷１１及び半導体スイッチング素子６を流れる第１電流が異常か否かを検知する過電流検知部２６ａと、負荷１１を流れずに半導体スイッチング素子６を流れる第２電流が異常か否かを検知する短絡検知部２６ｂとを備える。ＬＶＩＣ２６は、過電流検知部２６ａの検知結果及び短絡検知部２６ｂの検知結果に基づいて、半導体スイッチング素子６を遮断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
負荷と接続された半導体スイッチング素子を駆動する駆動装置であって、
前記負荷及び前記半導体スイッチング素子を流れる第１電流が異常か否かを検知する過電流検知部と、
前記負荷を流れずに前記半導体スイッチング素子を流れる第２電流が異常か否かを検知する短絡検知部と
を備え、
前記過電流検知部の検知結果及び前記短絡検知部の検知結果に基づいて、前記半導体スイッチング素子を遮断する、駆動装置。
【請求項２】
請求項１に記載の駆動装置であって、
前記短絡検知部は、デサット方式の検知によって前記第２電流が異常か否かを検知する、駆動装置。
【請求項３】
請求項２に記載の駆動装置であって、
前記短絡検知部は、
前記半導体スイッチング素子のゲート電圧が閾値を超えた時点から予め定められた時間が経過した時点において、前記半導体スイッチング素子のドレイン電圧に基づく電圧が閾値以上である場合に、前記第２電流が異常であると検知する、駆動装置。
【請求項４】
請求項１に記載の駆動装置であって、
前記短絡検知部は、
前記半導体スイッチング素子のゲート電圧と、前記半導体スイッチング素子のミラー期間とに基づいて、前記第２電流が異常か否かを検知する、駆動装置。
【請求項５】
請求項２から請求項４のうちのいずれか１項に記載の駆動装置であって、
前記過電流検知部は、シャント方式またはセンス方式の検知によって前記第１電流が異常か否かを検知する、駆動装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の駆動装置であって、
前記半導体スイッチング素子は、ワイドバンドギャップ半導体を含む、駆動装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の駆動装置と、
前記半導体スイッチング素子と、
前記半導体スイッチング素子のドレイン端子と前記駆動装置との接続部分を覆うパッケージと
を備える、パワーモジュール。
【請求項８】
請求項７に記載のパワーモジュールであって、
前記半導体スイッチング素子は低電位と接続され、
前記負荷と接続され、前記半導体スイッチング素子と高電位との間に接続された別の半導体スイッチング素子をさらに備える、パワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を駆動する駆動装置、及び、それらを備えるパワーモジュールに関する。
【背景技術】
【０００２】
半導体スイッチング素子を使用したパワー半導体装置では、デサット方式の検知などによって短絡を検知した場合に、当該半導体スイッチング素子を遮断して回路を保護するように構成されている。また、インバータ装置などのパワーモジュールにおいては、モータ等の負荷を制御するための過電流保護回路が設けられることが提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−００５８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シャント方式及びセンス方式の過電流検知には、誤動作抑制のためにノイズフィルタが挿入された回路を用いることが一般的である。しかしながら、これらの方式では、ノイズフィルタが原因で半導体スイッチング素子を早く遮断する回路を設計することが困難である。このため、パワーチップの短絡耐量を適切に設計することができず、パワーチップのコスト削減が阻害されるという問題があった。また、デサット方式の短絡検知ではフィルタを挿入する必要がないので、半導体スイッチング素子を早く遮断することが可能であるが、パワーチップのバラツキが大きく、電流検知の精度が低いという問題があった。
【０００５】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、過電流保護及び短絡保護を相補可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る駆動装置は、負荷と接続された半導体スイッチング素子を駆動する駆動装置であって、前記負荷及び前記半導体スイッチング素子を流れる第１電流が異常か否かを検知する過電流検知部と、前記負荷を流れずに前記半導体スイッチング素子を流れる第２電流が異常か否かを検知する短絡検知部とを備え、前記過電流検知部の検知結果及び前記短絡検知部の検知結果に基づいて、前記半導体スイッチング素子を遮断する。
【発明の効果】
【０００７】
本発明によれば、過電流検知部と短絡検知部とを備え、過電流検知部の検知結果及び短絡検知部の検知結果に基づいて半導体スイッチング素子を遮断する。このような構成によれば、過電流保護及び短絡保護を相補することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る駆動装置を備える半導体装置の構成を示す回路図である。
【図２】実施の形態１に係る短絡検知部の構成を示す回路図である。
【図３】実施の形態１に係る駆動装置を備える半導体装置の動作を示すシーケンス図である。
【図４】実施の形態２に係る駆動装置を備える半導体装置の動作を示すシーケンス図である。
【図５】実施の形態３に係るパワーモジュールの構成を示す回路図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る駆動装置を備える半導体装置の構成を示す回路図である。
【００１０】
図１の半導体装置は、半導体スイッチング素子１，２，６，７と、負荷１１と、シャント抵抗１２と、抵抗１３と、キャパシタ１４と、電源１５と、ハイサイドゲートドライバであるＨＶＩＣ（High Voltage Integrated Circuit）２１，２２と、ローサイドゲートドライバであるＬＶＩＣ（Low Voltage Integrated Circuit）２６，２７とを備える。
【００１１】
半導体スイッチング素子１，２，６，７は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、及び、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。負荷１１は、例えばモータなどである。
【００１２】
半導体スイッチング素子１のソース端子と、半導体スイッチング素子６のドレイン端子とは互いに接続されており、これらソース端子及びドレイン端子は、負荷１１と接続されている。半導体スイッチング素子６のゲート端子は、半導体スイッチング素子６を駆動するＬＶＩＣ２６と接続されており、半導体スイッチング素子６のソース端子は、シャント抵抗１２を介して電源１５の負極（低電位）と接続されている。半導体スイッチング素子１のゲート端子は、半導体スイッチング素子１を駆動するＨＶＩＣ２１と接続されており、半導体スイッチング素子１のドレイン端子は、電源１５の正極（高電位）と接続されている。つまり、半導体スイッチング素子１は、半導体スイッチング素子６と高電位との間に接続されている。
【００１３】
半導体スイッチング素子１，６、ＨＶＩＣ２１及びＬＶＩＣ２６の接続と同様に、半導体スイッチング素子２，７、ＨＶＩＣ２２及びＬＶＩＣ２７も接続されている。
【００１４】
半導体スイッチング素子６から出力された電気信号は、抵抗１３と、キャパシタ１４への分岐点とを経て、ＬＶＩＣ２６に入力される。このように構成された抵抗１３及びキャパシタ１４は、ローパスフィルタとして機能する。
【００１５】
半導体スイッチング素子６を駆動する駆動装置であるＬＶＩＣ２６は、過電流検知部２６ａと、短絡検知部２６ｂと、駆動回路である駆動部２６ｃとを備える。
【００１６】
過電流検知部２６ａは、シャント方式の検知によって、負荷１１及び半導体スイッチング素子６に流れる第１電流が異常か否かを検知する。本実施の形態１では、過電流検知部２６ａは、上述したローパスフィルタによってノイズが除去された電流が流れるシャント抵抗１２の電圧を検出し、当該電圧に基づいて、負荷１１及び半導体スイッチング素子６に流れる第１電流を検出する。
【００１７】
過電流検知部２６ａは、検出された第１電流が閾値以上であるか否かを、例えば図示しないコンパレータによって判定する。過電流検知部２６ａは、第１電流が閾値以上である場合には第１電流が異常であると判定し、第１電流が閾値より小さい場合には第１電流が通常であると判定する。なお、過電流検知部２６ａは、以上に説明したシャント方式の検知ではなく、例えばセンス方式の検知によって第１電流が異常か否かを検知してもよい。
【００１８】
駆動部２６ｃは、第１電流が異常であると過電流検知部２６ａで検知された場合に、半導体スイッチング素子６を遮断するゲート信号を出力することによって、半導体スイッチング素子６を遮断する。
【００１９】
このように構成された本実施の形態１では、負荷１１及び半導体スイッチング素子６に流れる第１電流が異常である場合に回路を保護する過電流保護モードが実現される。なお、過電流保護モードにおいて、遮断時間がフィルタ時間以下となるような回路設計は困難である。しかしながら、このモードは、負荷１１を通る電流経路の第１電流に基づくモードであり、半導体スイッチング素子６のドレイン−ソース間には、半導体スイッチング素子６のＩ−Ｖ特性による電圧、例えば０．１〜２．３１Ｖ程度の電圧しか印加されない。このため、次に説明する短絡モードと比較して、半導体スイッチング素子６での発生損失が低いので、高速で遮断する必要はない。
【００２０】
短絡検知部２６ｂは、デサット方式の検知によって、負荷１１を流れずに半導体スイッチング素子６に流れる第２電流が異常か否かを検知する。
【００２１】
図２は、本実施の形態１に係る短絡検知部２６ｂの構成と駆動部２６ｃとを示す回路図である。短絡検知部２６ｂは、抵抗３１，３２と、コンパレータ３３，３５と、キャパシタ３４，３６と、タイマー３７と、ＮＡＮＤ回路３８とを備える。
【００２２】
半導体スイッチング素子６のドレイン電圧は抵抗３１，３２によって分圧される。コンパレータ３３は、抵抗３１，３２の分圧が、キャパシタ３４の電圧に対応する閾値ＴＨ１以上であるか否かを判定する。
【００２３】
コンパレータ３５は、ＬＶＩＣ２６の駆動部２６ｃの出力、つまり半導体スイッチング素子６のゲート電圧が、キャパシタ３６の電圧に対応する閾値ＴＨ２以上であるか否かを判定する。なお、図２では、コンパレータ３５は、駆動部２６ｃの出力が閾値ＴＨ２以上であるか否かを判定するが、これに限ったものではなく、駆動部２６ｃの入力が閾値ＴＨ２以上であるか否かを判定してもよい。
【００２４】
コンパレータ３３の判定結果を示す出力及びコンパレータ３５の判定結果を示す出力は、コンパレータ３５の出力がタイマー３７によってコンパレータ３３の出力と同期が取られた状態で、ＮＡＮＤ回路３８に入力される。本実施の形態１では、第２電流が通常である場合、抵抗３１，３２の分圧が閾値ＴＨ１を下回るときのコンパレータ３３の出力が、ＬＶＩＣ２６の出力が閾値ＴＨ２を超えるときのコンパレータ３５の出力に対して、タイマー３７により一定時間だけ遅延された状態でＮＡＮＤ回路３８に入力されるように構成されている。なお、以下の説明では、タイマー３７により遅延される一定時間を、「フィルタ時間」と記すこともある。
【００２５】
ＮＡＮＤ回路３８は、タイマー３７によって同期が取られたコンパレータ３３の出力及びコンパレータ３５の出力についてＮＡＮＤ演算を行い、その演算結果を、第２電流が異常であるか否かの検知結果として駆動部２６ｃに出力する。
【００２６】
駆動部２６ｃは、第２電流が異常であると短絡検知部２６ｂで検知された場合に、半導体スイッチング素子６を遮断するゲート信号を出力することによって、半導体スイッチング素子６を遮断する。ここで、仮に短絡検知部２６ｂを備えない回路において、第２電流が異常である短絡が発生した場合には、電源１５の電圧、例えば３００Ｖ以上の高電圧が、半導体スイッチング素子６のドレイン−ソース間に印加され、半導体スイッチング素子６に大きな損失が発生し、温度が上昇するなどの不具合が生じる。
【００２７】
これに対して、本実施の形態１に係るＬＶＩＣ２６は、フィルタレスの短絡検知部２６ｂを備えるので、短絡発生時には、半導体スイッチング素子６に不具合が生じる時間よりも早くに半導体スイッチング素子６を遮断する。このように本実施の形態１では、負荷１１を流れずに半導体スイッチング素子６に流れる第２電流が異常である場合に回路を保護する短絡保護モードが実現される。なお、短絡保護モードでは、１００Ｖ程度以上の極端に高い電圧から回路を保護できればよいので、高い検知精度は必要ではない。
【００２８】
図３は、本実施の形態１に係る半導体装置における短絡検知の動作を示すシーケンス図である。図３において、実線は通常動作時、つまり第２電流が通常であるときの半導体装置の動作を示し、二点鎖線は異常動作時、つまり第２電流が異常であるときの半導体装置の動作を示す。なお、電圧Ｖｄｓは、ドレイン電圧の抵抗３１，３２による分圧である。
【００２９】
まず通常動作時について説明する。通常動作時には、ＬＶＩＣ２６の出力であるゲート電圧Ｖｇが閾値ＴＨ２を超えた時点ｔ１から、フィルタ時間だけ時間が経過するまでに、半導体スイッチング素子６，７のターンオンが行われ、半導体スイッチング素子６のドレイン電圧ひいては電圧Ｖｄｓが低減する。
【００３０】
時点ｔ１から時間がフィルタ時間だけ経過した時点ｔ２から、半導体スイッチング素子６，７が次にターンオフとなる時点以内の時点ｔ３までの期間が、判定期間として設定される。通常動作時の判定期間では、電圧Ｖｄｓが閾値ＴＨ１より小さいと判定される。なお、閾値ＴＨ１は、オン時の電圧Ｖｄｓと、ターオン時に電圧Ｖｄｓにおいて発生するノイズ電圧との合計電圧以上に設定されている。通常動作時の判定期間において、ＮＡＮＤ回路３８にはＨｇｉｈ信号及びＬｏｗ信号が入力され、ＮＡＮＤ回路３８は、第２電流が通常であることを示すＨｉｇｈ信号を駆動部２６ｃに出力する。駆動部２６ｃは、ＮＡＮＤ回路３８からＨｉｇｈ信号を受けると、半導体スイッチング素子６のオンを維持する。
【００３１】
次に異常動作時について説明する。異常動作時の判定期間では、抵抗３１，３２の分圧が、閾値ＴＨ１以上であると判定される。異常動作時の判定期間において、ＮＡＮＤ回路３８にはＨｇｉｈ信号及びＨｉｇｈ信号が入力され、ＮＡＮＤ回路３８は、第２電流が異常であることを示すＬｏｗ信号を駆動部２６ｃに出力する。駆動部２６ｃは、ＮＡＮＤ回路３８からＬｏｗ信号を受けると、半導体スイッチング素子６を遮断する。
【００３２】
以上のように構成されたＬＶＩＣ２６は、過電流検知部２６ａの検知結果及び短絡検知部２６ｂの検知結果に基づいて半導体スイッチング素子６を遮断する。これにより、フィルタ時間以上の時間を要する過電流保護モードよりも早く、短絡保護モードによって半導体スイッチング素子６を遮断することが可能となる。このため、パワーチップの短絡耐量が得られる時間を早くする設計が可能となるので、オン電圧の低減、及び、回路の信頼性の向上化が可能となる。また、過電流保護モードによって精度の高い電流検知及び保護が可能となる。さらに、過電流検知部２６ａ及び短絡検知部２６ｂをＬＶＩＣ２６に設けることにより、チップサイズの削減、及び、コスト低減が可能となる。
【００３３】
また、本実施の形態１では、ＬＶＩＣ２６は、半導体スイッチング素子６のゲート電圧が閾値を超えた時点から予め定められた時間（ここではフィルタ時間）が経過した時点において、半導体スイッチング素子６のドレイン電圧に基づく電圧（ここでは電圧Ｖｄｓ）が閾値以上である場合に、第２電流が異常であると検知する。これにより、過電流保護及び短絡保護が適切に相補されるように、過電流保護及び短絡保護を適切に制御することができる。
【００３４】
なお、半導体スイッチング素子６は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を含むことが好ましい。このように半導体スイッチング素子６を構成することによって、低オン電圧を低減することができ、システム損失を削減することができる。この結果、セルあたりのオン抵抗を低減することができるので、システム損失の削減、チップサイズの縮小、及び、コストの低減が可能となる。
【００３５】
＜実施の形態２＞
図４は、本発明の実施の形態２に係る半導体装置の動作を示すシーケンス図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３６】
本実施の形態２に係る短絡検知部２６ｂは、半導体スイッチング素子６のゲート電圧と、半導体スイッチング素子６のミラー期間とに基づいて、第２電流が異常か否かを検知する。例えば図４に示すように、短絡検知部２６ｂは、半導体スイッチング素子６のゲート電圧Ｖｇが立ち上がる時点から閾値ＴＨ３と等しくなる時点までの時間Ｔが、ミラー期間ｍｔを含む時間Ｔｓｃよりも小さい場合に、第２電流が異常であると検知してもよい。このような短絡検知部２６ｂには、例えば国際公開第２０１４／１１５２７２号に開示された回路などを用いることができる。また例えば、短絡検知部２６ｂは、半導体スイッチング素子６のゲート電圧Ｖｇが、半導体スイッチング素子６のミラー期間ｍｔ内の時点において閾値ＴＨ３以上である場合に、第２電流が異常であると検知してもよい。
【００３７】
以上のような構成によれば、実施の形態１に設けられたドレイン端子とＬＶＩＣ２６との間の配線を設けなくても、実施の形態１と同様に第２電流が異常であるか否かを検知する短絡検知部２６ｂを実現することができる。したがって、装置のコスト低減化が期待できる。なお、以上のように構成された短絡検知部２６ｂでは、ミラー電圧ひいてはミラー期間ｍｔにバラツキがあるため、検知精度は比較的低いが、実施の形態１で説明したように、短絡検知部２６ｂでは、検知精度はある程度低くてもよい。
【００３８】
＜実施の形態３＞
図５は、本発明の実施の形態３に係るパワーモジュールの構成を示す平面図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３９】
図４のパワーモジュールは、複数の半導体スイッチング素子６と、ＬＶＩＣ２６と、１つのパッケージ４１とを備える。パッケージ４１は、複数の半導体スイッチング素子６と、ＬＶＩＣ２６とを覆い、かつ、複数の半導体スイッチング素子６とＬＶＩＣ２６との接続部分４２を覆う。これにより、パッケージ４１内部で、半導体スイッチング素子６のドレイン電圧信号をＬＶＩＣ２６に入力することができる。このため、本実施の形態３に係るパワーモジュールにおける外部ピンの絶縁間隔を、外部ピンを基板上に設けたパワーモジュールにおける外部ピンの絶縁間隔よりも狭くしても、高電圧に対する耐性を維持することができる。この結果、パワーモジュールの小型化及びコストの低減が可能となる。
【００４０】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４１】
１，６  半導体スイッチング素子、１１  負荷、２６  ＬＶＩＣ、２６ａ  過電流検知部、２６ｂ  短絡検知部、４１  パッケージ、４２  接続部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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