(57)【要約】【課題】入力振幅を減少させて、高効率変調を可能とする。【解決手段】ディジタル信号Ｄ0に基づいてレーザダイオードＬＤに流れる電流を変調する回路としてＣＭＯＳインバータ回路ＩＮＶを設ける。ＣＭＯＳインバータ回路ＩＮＶにおけるＰＭＯＳＦＥＴ・Ｍ1に流れる電流の振幅ＩAMPPを、レーザダイオードＬＤに流れる電流ＩLDの振幅ＩAMPに寄与させるようにして、入力振幅ＶAMPを減少させるようにする。【選択図】  図１
2019165131.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号として入力される電圧のレベル変化に基づいてレーザダイオードに流れる電流を変調するＤＭＬドライバにおいて、
前記ディジタル信号に基づいて前記レーザダイオードに流れる電流を変調する回路としてＣＭＯＳインバータ回路を備える
ことを特徴とするＤＭＬドライバ。
【請求項２】
請求項１に記載されたＤＭＬドライバにおいて、
前記ディジタル信号が入力される信号入力端子と、
第１の直流電圧が印加される第１の電圧印加端子と、
前記第１の直流電圧よりも低い第２の直流電圧が印加される第２の電圧印加端子とを備え、
前記ＣＭＯＳインバータ回路は、
第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを備え、
前記第１のＰＭＯＳＦＥＴのゲートおよび前記第１のＮＭＯＳＦＥＴのゲートは、
前記信号入力端子に接続され、
前記第１のＰＭＯＳＦＥＴのソースは、
前記第１の電圧印加端子に接続され、
前記第１のＮＭＯＳＦＥＴのソースは、
前記第２の電圧印加端子に接続され、
前記第１のＰＭＯＳＦＥＴのドレインおよび前記第１のＮＭＯＳＦＥＴのドレインは、
前記レーザダイオードのアノードに接続されている
ことを特徴とするＤＭＬドライバ。
【請求項３】
請求項２に記載されたＤＭＬドライバにおいて、
第３の直流電圧が印加される第３の電圧印加端子と、
前記第３の電圧印加端子にゲートが接続され、前記第１のＰＭＯＳＦＥＴのソースと前記第１の電圧印加端子との接続ラインにソースが接続され、前記レーザダイオードのアノードにドレインが接続された第２のＰＭＯＳＦＥＴと、
前記第３の電圧印加端子と前記第２のＰＭＯＳＦＥＴのゲートとの接続ラインと接地ラインとの間に接続された第１のコンデンサと
を備えることを特徴とするＤＭＬドライバ。
【請求項４】
請求項２又は３に記載されたＤＭＬドライバにおいて、
前記第１のＰＭＯＳＦＥＴのドレインおよび前記第１のＮＭＯＳＦＥＴのドレインと前記レーザダイオードのアノードとの接続ラインと前記第１のＰＭＯＳＦＥＴのソースと前記第１の電圧印加端子との接続ラインとの間に接続された第１の抵抗と第２のコンデンサとの直列接続回路
を備えることを特徴とするＤＭＬドライバ。
【請求項５】
請求項２〜４の何れか１項に記載されたＤＭＬドライバにおいて、
第４の直流電圧が印加される第４の電圧印加端子と、
前記第１のＰＭＯＳＦＥＴのゲートおよび前記第１のＮＭＯＳＦＥＴのゲートと前記信号入力端子との接続ラインと前記第４の電圧印加端子との間に接続された第４の抵抗と、
前記第４の電圧印加端子と前記第４の抵抗との接続ラインと接地ラインとの間に接続された第５のコンデンサと
を備えることを特徴とするＤＭＬドライバ。
【請求項６】
請求項２〜５の何れか１項に記載されたＤＭＬドライバにおいて、
前記第１のＰＭＯＳＦＥＴのソースと前記第１の電圧印加端子との間に接続された第２の抵抗と、
前記第１の電圧印加端子と前記第２の抵抗との接続ラインと接地ラインとの間に接続された第３のコンデンサと、
前記第１のＮＭＯＳＦＥＴのソースと前記第２の電圧印加端子との間に接続された第３の抵抗と、
前記第２の電圧印加端子と前記第３の抵抗との接続ラインと接地ラインとの間に接続された第４のコンデンサと
を備えることを特徴とするＤＭＬドライバ。
【請求項７】
請求項６に記載されたＤＭＬドライバにおいて、
前記第３の抵抗に並列に接続された第６のコンデンサ
を備えることを特徴とするＤＭＬドライバ。
【請求項８】
請求項１に記載されたＤＭＬドライバにおいて、
第１のディジタル信号が入力される第１の信号入力端子と、
第２のディジタル信号が入力される第２の信号入力端子と
第１の直流電圧が印加される第１の電圧印加端子と、
前記第１の直流電圧よりも低い第２の直流電圧が印加される第２の電圧印加端子とを備え、
前記ＣＭＯＳインバータ回路は、
第１のＰＭＯＳＦＥＴと、第２のＰＭＯＳＦＥＴと、第１のＮＭＯＳＦＥＴと、第２のＮＭＯＳＦＥＴとを備え、
前記第１のＰＭＯＳＦＥＴのゲートおよび前記第１のＮＭＯＳＦＥＴのゲートは、
前記第１の信号入力端子に接続され、
前記第２のＰＭＯＳＦＥＴのゲートおよび前記第２のＮＭＯＳＦＥＴのゲートは、
前記第２の信号入力端子に接続され、
前記第１のＰＭＯＳＦＥＴのソースおよび第２のＰＭＯＳＦＥＴのソースは、
前記第１の電圧印加端子に接続され、
前記第１のＮＭＯＳＦＥＴのソースおよび前記第２のＮＭＯＳＦＥＴのソースは、
前記第２の電圧印加端子に接続され、
前記第１のＰＭＯＳＦＥＴのドレインおよび前記第１のＮＭＯＳＦＥＴのドレインならびに前記第２のＰＭＯＳＦＥＴのドレインおよび前記第２のＮＭＯＳＦＥＴのドレインは、
前記レーザダイオードのアノードに接続されている
ことを特徴とするＤＭＬドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザダイオード（ＬＤ：Laser Diode）を駆動するＬＤドライバに関し、特に直接変調半導体レーザ（ＤＭＬ：Directly Modulated Laser）を駆動するＤＭＬドライバに関する。
【背景技術】
【０００２】
近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、光通信ネットワークの主要な規格要素であるイーサネット（Ethernet（登録商標））の大容量化が進展している。大容量化に伴って、イーサネットの規格は、現在、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、さらなる大容量化を目指した１００ＧｂＥの標準化がほぼ完了されつつある。
【０００３】
図７に、「１００ＧＢａｓｅ−ＬＲ４／ＥＲ４」の伝送システムの概略構成を示す。この例では、送信側において、チャネルごとに設けられた送信フロントエンド（光送信部）１００で２５Ｇｂｐｓの入力データが光伝送信号に変換された後、波長合波器２００で合波されて送信される。一方、受信側では、光ファイバ３００を介して送信側からの光伝送信号を受信し、波長分波器４００でチャネルごとに分波した後、チャネルごとに設けられた受信フロントエンド（光受信部）５００で２５Ｇｂｐｓの受信データに変換されて出力される。
【０００４】
この伝送システムの送信フロントエンド１００における、低消費電力で高速動作可能なＬＤドライバ１０１として、シャント型回路構成を用いたＬＤドライバ（シャント型のＬＤドライバ）が報告されている（例えば、非特許文献１参照）。
【０００５】
図８に、シャント型のＬＤドライバを用いた送信フロントエンド１００の要部の構成を例示する。この送信フロントエンド１００は、レーザダイオードＬＤに対してシャント型のＬＤドライバ１０１が並列接続された構成と等価であり、ＬＤドライバ１０１は、入力されるディジタル信号Ｄ0でオン・オフ動作するスイッチＳＷと、このスイッチＳＷに直列接続された電流源ＣＳ1とで構成される。レーザダイオードＬＤには定電流源ＣＳCが並列に接続されている。
【０００６】
図９は、図８に示した送信フロントエンド１００のＯＦＦ動作を示す説明図であり、図９（ａ）は等価回路、図９（ｂ）は動作特性を示す説明図である。図９に示すように、ディジタル信号Ｄ0によりスイッチＳＷがＯＦＦした場合、ＬＤドライバ１０１の電流源ＣＳ1から供給される電流Ｉ0がゼロとなり、レーザダイオードＬＤに流れるＬＤ駆動電流ＩLDは、定電流源ＣＳCからの一定電流ＩCCと等しくなり、これに応じた光出力ＰでレーザダイオードＬＤから光伝送信号が出力される。
【０００７】
図１０は、図８に示した送信フロントエンド１００のＯＮ動作を示す説明図であり、図１０（ａ）は等価回路、図１０（ｂ）は動作特性を示す説明図である。図１０に示すように、ディジタル信号Ｄ0によりスイッチＳＷがＯＮした場合、ＬＤドライバ１０１の電流源ＣＳ1から電流Ｉ0が供給されて、レーザダイオードＬＤに流れるＬＤ駆動電流ＩLDはＩCC−Ｉ0となり、これに応じた光出力ＰでレーザダイオードＬＤから光伝送信号が出力される。
【０００８】
このように、レーザダイオードＬＤに対して並列にシャント型のＬＤドライバ１０１を付加することでＬＤドライバ１０１のスイッチＳＷをオン／オフ動作させて、図９、図１０のように、レーザダイオードＬＤから出力される光伝送信号に情報を重畳させることが可能である。また、このシャント型のＬＤドライバ１０１は出力抵抗が高いため、レーザダイオードＬＤとモノリシックに集積されるか、もしくはレーザダイオードＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。
【０００９】
図１１に、図８に示した送信フロントエンド１００の具体例を示す。この送信フロントエンド１００では、レーザダイオードＬＤに並列にトランジスタＴｒを接続し、このレーザダイオードＬＤとトランジスタＴｒとの並列回路に定電流源ＣＳDから定電流ＩDDを流すようにしている。また、トランジスタＴｒのゲートにディジタル信号Ｄ0（入力電圧Ｖｉｎのレベル変化）を与えるようにしている。
【００１０】
この送信フロントエンド１００において、ＬＤドライバ１０１へのディジタル信号Ｄ0が「Ｈ」レベルとなると、トランジスタＴｒがＯＮとされ、トランジスタＴｒに電流が流れ、レーザダイオードＬＤに流れるＬＤ駆動電流ＩLDはＩDD−ＩDRVとなる。
【００１１】
この送信フロントエンド１００において、ＬＤドライバ１０１へのデディジタル信号Ｄ0が「Ｌ」レベルとなると、トランジスタＴｒがＯＦＦとされ、レーザダイオードＬＤに流れるＬＤ駆動電流ＩLDはＩDDとなる。
【００１２】
この送信フロントエンド１００では、ディジタル信号Ｄ0が「Ｈ」レベルの時にレーザダイオードＬＤに流れる電流と、ディジタル信号Ｄ0が「Ｌ」レベルの時にレーザダイオードＬＤに流れる電流との差が、ＬＤ駆動電流ＩLDの電流振幅ＩAMPとなる。また、この送信フロントエンド１００において、ＬＤドライバ１０１は、直接変調半導体レーザ（ＤＭＬ）を駆動するＤＭＬドライバと呼ばれる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】T. Kishi, M. Nagatani, S. Kanazawa, W. Kobayashi, T. Shindo, H. Yamazaki, M. Ida, K. Kurishima, and H. Nosaka,“A 45-mW 50-Gb/s Linear Shunt LD Driver in 0.5-μm InP HBTTechnology,”Compound Semiconductor Integrated Circuit Symposium, 2016
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１１に示した送信フロントエンド１００では、ＬＤドライバ（ＤＭＬドライバ）１０１によりレーザダイオードＬＤに流れる電流ＩLDが変調されているが、ＬＤドライバ１０１内のトランジスタＴｒのＯＮ／ＯＦＦのみで変調されているため、トランジスタＴｒへディジタル信号Ｄ0として与える入力電圧Ｖｉｎの振幅ＶAMP（入力振幅）が大きい必要がある。このため、トランジスタＴｒへの入力振幅を与える役割を果たす前段のドライバ（不図示）の消費電力が高くなり、高効率で変調が行われているとは言い難かった。
【００１５】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、入力振幅を減少させて、高効率変調を可能とするＤＭＬドライバを提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するために本発明は、ディジタル信号（Ｄ0）として入力される電圧（Ｖｉｎ）のレベル変化に基づいてレーザダイオード（ＬＤ）に流れる電流を変調するＤＭＬドライバ（１０１Ａ）において、ディジタル信号に基づいてレーザダイオードに流れる電流を変調する回路としてＣＭＯＳインバータ回路（ＩＮＶ）を備えることを特徴とする。
【００１７】
例えば、本発明では、ディジタル信号が入力される信号入力端子（Ｓ０）と、第１の直流電圧（ＶSSP）が印加される第１の電圧印加端子（Ｐ１）と、第１の直流電圧よりも低い第２の直流電圧（ＶSSN）が印加される第２の電圧印加端子（Ｐ２）とを備えるものとする。また、ＣＭＯＳインバータ回路を、ＰＭＯＳＦＥＴ（Ｍ1）とＮＭＯＳＦＥＴ（Ｍ2）とを備えるものとし、ＰＭＯＳＦＥＴのゲートおよびＮＭＯＳＦＥＴのゲートを信号入力端子に接続し、ＰＭＯＳＦＥＴのソースを第１の電圧印加端子に接続し、ＮＭＯＳＦＥＴのソースを第２の電圧印加端子に接続し、ＰＭＯＳＦＥＴのドレインおよびＮＭＯＳＦＥＴのドレインをレーザダイオードのアノードに接続するものとする。
【００１８】
本発明では、レーザダイオードに流れるＬＤ駆動電流（ＩLD）の振幅（ＩAMP）にＣＭＯＳインバータ回路におけるＰＭＯＳＦＥＴ（Ｍ1）に流れる電流の振幅（ＩAMPP）を寄与させるようにして、入力振幅（ＶAMP）を減少させることが可能となる。
【００１９】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって示している。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、ディジタル信号に基づいてレーザダイオードに流れる電流を変調する回路としてＣＭＯＳインバータ回路を用いるようにしたので、入力振幅を減少させて、高効率変調を可能とすることができるようになる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す図である。
【図２】図２は、本発明の実施の形態２に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す図である。
【図３】図３は、図２に示した構成においてさらに第５の回路を設けた例を示す図である。
【図４】図４は、本発明の実施の形態３に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す図である。
【図５】図５は、本発明の実施の形態４に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す図である。
【図６】図６は、図５に示した構成においてさらに第６の回路を設けた例を示す図である。
【図７】図７は、「１００ＧＢａｓｅ−ＬＲ４／ＥＲ４」の伝送システムの概略構成を示す図である。
【図８】図８は、シャント型のＬＤドライバを用いた送信フロントエンドの要部の構成を例示する図である。
【図９】図９は、図８に示した送信フロントエンドのＯＦＦ動作を示す説明図である。
【図１０】図１０は、図８に示した送信フロントエンドのＯＮ動作を示す説明図である。
【図１１】図１１は、図８に示した送信フロントエンドの具体例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
〔実施の形態１〕
図１は、本発明の実施の形態１に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す図である。
【００２４】
以下の説明では、図１１に示した従来の送信フロントエンド１００と区別するために、本実施の形態の送信フロントエンド１００を１００Ａとし、図１１に示した従来の送信フロントエンド１００を１００Ｘとする。また、本実施の形態のＬＤドライバ１０１を１０１Ａとし、従来のＬＤドライバ１０１を１０１Ｘとする。また、ＬＤドライバ１０１Ａ，１０１ＸをＤＭＬドライバ１０１Ａ，１０１Ｘと呼び替える。
【００２５】
図１に示した送信フロントエンド１００Ａにおいて、ＤＭＬドライバ１０１Ａは、ディジタル信号Ｄ0（入力電圧Ｖｉｎのレベルの変化）に基づいてレーザダイオードＬＤに流れる電流を変調する回路としてＣＭＯＳインバータ回路ＩＮＶを備えている。また、ＤＭＬドライバ１０１Ａは、ディジタル信号Ｄ0が入力される信号入力端子Ｓ０と、第１の直流電圧ＶSSPが印加される第１の電圧印加端子Ｐ１と、第１の直流電圧ＶSSPよりも低い第２の直流電圧ＶSSNが印加される第２の電圧印加端子Ｐ２とを備えている。
【００２６】
ＣＭＯＳインバータ回路ＩＮＶは、ＰＭＯＳＦＥＴ・Ｍ1とＮＭＯＳＦＥＴ・Ｍ2とを備えており、ＰＭＯＳＦＥＴ・Ｍ1のゲートおよびＮＭＯＳＦＥＴ・Ｍ2のゲートは信号入力端子Ｓ０に接続されている。また、ＰＭＯＳＦＥＴ・Ｍ1のソースは第１の電圧印加端子Ｐ１に接続され、ＮＭＯＳＦＥＴ・Ｍ2のソースは第２の電圧印加端子Ｐ２に接続され、ＰＭＯＳＦＥＴ・Ｍ1のドレインおよびＮＭＯＳＦＥＴ・Ｍ2のドレインはレーザダイオードＬＤのアノードに接続されている。
【００２７】
図１において、ＩDRVPはＰＭＯＳＦＥＴ・Ｍ1のソース−ドレイン間に流れる電流、ＩDRVNはＮＭＯＳＦＥＴ・Ｍ2のドレイン−ソース間に流れる電流、ＩLDはレーザダイオードＬＤに流れる電流（ＬＤ駆動電流）であり、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPとＮＭＯＳＦＥＴ・Ｍ2に流れる電流ＩDRVNとレーザダイオードＬＤに流れる電流ＩLDとの関係は、ＩLD＝ＩDRVP−ＩDRVNとなる。
【００２８】
図中、細い矢印は、ＣＭＯＳインバータ回路ＩＮＶへのディジタル信号Ｄ0が「Ｈ」レベル（入力電圧Ｖｉｎが「Ｈ」レベル）の状態における電流ＩDRVP、ＩDRVN、ＩLDを示し、太い矢印は、ＤＭＬドライバ１０１Ａへのディジタル信号Ｄ0が「Ｌ」レベル（入力電圧Ｖｉｎが「Ｌ」レベル）の状態における電流ＩDRVP、ＩDRVN、ＩLDを示している。
【００２９】
ディジタル信号Ｄ0が「Ｈ」レベルの場合、ＰＭＯＳＦＥＴ・Ｍ1はオフ状態、ＮＭＯＳＦＥＴ・Ｍ2はオン状態となり、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPは減少し、ＮＭＯＳＦＥＴ・Ｍ2に流れる電流ＩDRVNは増加するため、レーザダイオードＬＤに流れる電流ＩLDは「Ｌ」レベルの状態となる。
【００３０】
ディジタル信号Ｄ0が「Ｌ」レベルの場合、ＰＭＯＳＦＥＴ・Ｍ1はオン状態、ＮＭＯＳＦＥＴ・Ｍ2はオフ状態となり、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPは増加し、ＮＭＯＳＦＥＴ・Ｍ2に流れる電流ＩDRVNは減少するため、レーザダイオードＬＤに流れる電流ＩLDは「Ｈ」レベルの状態となる。
【００３１】
ＮＭＯＳＦＥＴ・Ｍ2は、オンすることでレーザダイオードＬＤに流れる電流ＩLDを減少させ、オフすることでレーザダイオードＬＤに流れる電流ＩLDを増加させる。このため、レーザダイオードＬＤから見ると、入力電圧Ｖｉｎの状態によって、ＰＭＯＳＦＥＴ・Ｍ1とＮＭＯＳＦＥＴ・Ｍ2の状態がそれぞれ違うが、同じ働きをしている。
【００３２】
よって、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPの振幅をＩAMPP、ＮＭＯＳＦＥＴ・Ｍ2に流れる電流ＩDRVNの振幅をＩAMPNとした場合、レーザダイオードＬＤに流れる電流ＩLDの振幅ＩAMPはＩAMPP＋ＩAMPNとなり、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPの振幅ＩAMPPとＮＭＯＳＦＥＴ・Ｍ2に流れる電流ＩDRVNの振幅ＩAMPNとの合計がレーザダイオードＬＤに流れる電流ＩLDの振幅ＩAMPとなる。
【００３３】
ここで、図１１に示した従来のＤＭＬドライバ１０１Ｘと比較すると、従来のＤＭＬドライバ１０１Ｘを使用した場合、ＰＭＯＳＦＥＴ・Ｍ1に流れる電流ＩDRVPに相当する電流ＩDDは一定の値であり、電流ＩDDのみがレーザダイオードＬＤに流れる電流ＩLDの振幅ＩAMPに寄与する。これに対して、同じ振幅ＩAMPを得るものとした場合、本実施の形態のＤＭＬドライバ１０１Ａでは、レーザダイオードＬＤに流れる電流ＩLDの振幅ＩAMPにＰＭＯＳＦＥＴ・Ｍ1に流れるＩDRVPの振幅ＩAMPPが寄与しているため、入力電圧Ｖｉｎの振幅ＶAMPを減少させることが可能となる。
【００３４】
以上の説明から分かるように、本実施の形態のＤＭＬドライバ１０１Ａを用いることにより、従来のＤＭＬドライバ１０１Ｘよりも入力電圧Ｖｉｎの振幅ＶAMP（入力振幅）が小さくて済み、従来のＤＭＬドライバ１０１Ｘと同じＬＤ駆動電流ＩLDの振幅ＩAMPを得ることができる。これにより、高効率変調が可能となる。また、本実施の形態のＤＭＬドライバ１０１Ａでは、「バイアスＴ」などの素子を別途必要とすることがない。
【００３５】
〔実施の形態２〕
次に、図２に、本発明の実施の形態２に係るＤＭＬドライバを用いた送信フロントエンドの要部の構成を示す。この実施の形態２の送信フロントエンド１００Ｂでは、ＤＭＬドライバ１０１Ｂに新たな回路構成として、第１の回路１と、第２の回路２と、第３の回路３（３−１，３−２）と、第４の回路４とを付加している。
【００３６】
また、ＤＭＬドライバ１０１Ｂは、第１の直流電圧ＶSSPが印加される第１の電圧印加端子Ｐ１と、第１の直流電圧ＶSSPよりも低い第２の直流電圧ＶSSNが印加される第２の電圧印加端子Ｐ２とに加え、第３の直流電圧ＶCNTが印加される第３の電圧印加端子Ｐ３と、第４の直流電圧ＶＤ0biaSが印加される第４の電圧印加端子Ｐ４とを備えている。
【００３７】
ＤＭＬドライバ１０１Ｂにおいて、第１の回路１は、レーザダイオードＬＤへのバイアス電流を供給するＰＭＯＳＦＥＴ・Ｍ3とコンデンサＣ１（デカップリングキャパシタ）とから構成されている。この第１の回路１を付加することで、ＤＭＬドライバ１０１Ｂを線形動作させることが可能である。
【００３８】
第１の回路１において、ＰＭＯＳＦＥＴ・Ｍ3のゲートは第３の電圧印加端子Ｐ３に接続され、ソースはＰＭＯＳＦＥＴ・Ｍ1のソースと第１の電圧印加端子Ｐ１との接続ラインＬ１に接続され、ドレインはレーザダイオードＬＤのアノードに接続されている。コンデンサＣ１は、第３の電圧印加端子Ｐ３とＰＭＯＳＦＥＴ・Ｍ3のゲートとの接続ラインＬ２と接地ラインとの間に接続されている。
【００３９】
第１の回路１のＰＭＯＳＦＥＴ・Ｍ3をオンさせることで、レーザダイオードＬＤへバイアス電流を供給することが可能である。Ｄ0のバイアス電圧を増加させ、ＮＭＯＳＦＥＴ・Ｍ2を線形動作領域で動作させることで、ＤＭＬドライバ１０１Ｂを線形動作させることが可能である。Ｄ0のバイアス電圧を増加させることで、ＰＭＯＳＦＥＴ・Ｍ1がオフ状態となるが、第１の回路１のＰＭＯＳＦＥＴ・Ｍ3からレーザダイオードＬＤへのバイアス電流は供給される。また、ＶCNTを調整することで、ドライバの線形性を調整することが可能である。
【００４０】
第２の回路２は、直列接続された抵抗Ｒ１とコンデンサＣ２とから構成され、光出力波形におけるオーバーシュートを抑制するＲＣフィルタの機能を持つ。この第２の回路２において、抵抗Ｒ１とコンデンサＣ２との直列接続回路は、ＰＭＯＳＦＥＴ・Ｍ1のドレインおよびＮＭＯＳＦＥＴ・Ｍ2のドレインとレーザダイオードＬＤのアノードとの接続ラインＬ３とＰＭＯＳＦＥＴ・Ｍ1のソースと第１の電圧印加端子Ｐ１との接続ラインＬ１との間に接続されている。ＰＭＯＳＦＥＴ・Ｍ1がオンした際、レーザダイオードＬＤへの電流が増加し、レーザダイオードＬＤの光出力波形にオーバーシュートが見られる。オーバーシュートの影響による光出力アイ波形の劣化を防ぐため、第２の回路２を付加することで、ＲＣフィルタの効果によりオーバーシュートを抑制することが可能である。
【００４１】
第３の回路３（３−１，３−２）は、ＰＭＯＳＦＥＴ・Ｍ1のソースと第１の電圧印加端子Ｐ１との間に接続された抵抗Ｒ２と、第１の電圧印加端子Ｐ１と抵抗Ｒ２との接続ラインＬ１と接地ラインとの間に接続されたコンデンサＣ３と、ＮＭＯＳＦＥＴ・Ｍ2のソースと第２の電圧印加端子Ｐ２との間に接続された抵抗Ｒ３と、第２の電圧印加端子Ｐ２と抵抗Ｒ３との接続ラインＬ４と接地ラインとの間に接続されたコンデンサＣ４とから構成されている。第３の回路３（３−１，３−２）は、電源ラインでの共振を抑制する機能を持ち、電源ラインに乗る寄生容量および寄生インダクタ成分のＬＣ共振による電源のインピーダンス変化を抑制することが可能である。
【００４２】
第４の回路４は、ＤＭＬドライバ１０１Ｂへの入力バイアス供給部であり、ＰＭＯＳＦＥＴ・Ｍ1のゲートおよびＮＭＯＳＦＥＴ・Ｍ2のゲートと信号入力端子Ｓ０との接続ラインＬ５と第４の電圧印加端子Ｐ４との間に接続された抵抗Ｒ４と、第４の電圧印加端子Ｐ４と抵抗Ｒ４との接続ラインＬ６と接地ラインとの間に接続されたコンデンサＣ５とから構成されている。第４の回路４は、抵抗Ｒ４を入力線路のインピーダンスに整合させることで、入力整合部の役目も果たす。
【００４３】
なお、図２では示さなかったが、図３に示すように、第５の回路５として抵抗Ｒ３にコンデンサＣ６を並列に接続すると、ＤＭＬドライバ１０１Ｂの周波数特性を改善することが可能である。
【００４４】
〔実施の形態３〕
図４に、本発明の実施の形態３に係るＤＭＬドライバを用いた送信フロントエンド（ＰＡＭ４送信フロントエンド）の要部の構成を示す。この実施の形態３の送信フロントエンド１００Ｃでは、図１に示した送信フロントエンド１００ＡにおけるＣＭＯＳインバータ回路ＩＮＶの構成を、レーザダイオードＬＤを挾んで左右対称に２つ配置した構成としている。
【００４５】
図４では、送信フロントエンド１００ＡにおけるＤＭＬドライバ１０１Ａに対応する構成について、対応する各符号に枝番「１」，「２」を付すことによって分けて示している。また、Ｓ０とＳ１はそれぞれＬＳＢとＭＳＢの信号入力端子である。
【００４６】
この送信フロントエンド１００Ｃにおいて、ＣＭＯＳインバータ回路ＩＮＶは、ＰＭＯＳＦＥＴ・Ｍ11と、ＰＭＯＳＦＥＴ・Ｍ12と、ＮＭＯＳＦＥＴ・Ｍ21と、ＮＭＯＳＦＥＴ・Ｍ22とを備えており、ＰＭＯＳＦＥＴ・Ｍ11のゲートおよびＮＭＯＳＦＥＴ・Ｍ21のゲートは信号入力端子Ｓ０に接続され、ＰＭＯＳＦＥＴ・Ｍ12のゲートおよびＮＭＯＳＦＥＴ・Ｍ22のゲートは信号入力端子Ｓ１に接続されている。また、ＰＭＯＳＦＥＴ・Ｍ11のソースおよびＰＭＯＳＦＥＴ・Ｍ12のソースは第１の電圧印加端子Ｐ１に接続され、ＮＭＯＳＦＥＴ・Ｍ21のソースおよびＮＭＯＳＦＥＴ・Ｍ22のソースは第２の電圧印加端子Ｐ２に接続されている。また、ＰＭＯＳＦＥＴ・Ｍ11のドレインおよびＮＭＯＳＦＥＴ・Ｍ21のドレインならびにＰＭＯＳＦＥＴ・Ｍ12のドレインおよびＮＭＯＳＦＥＴ・Ｍ22のドレインは、レーザダイオードＬＤのアノードに接続されている。
【００４７】
この送信フロントエンド１００Ｃでは、信号入力端子Ｓ０とＳ１にそれぞれディジタル信号Ｄ0，Ｄ1として「０」と「１」のデータを与えることで、レーザダイオードＬＤからＰＡＭ４光信号を出力することが可能である。
【００４８】
〔実施の形態４〕
図５に、本発明の実施の形態４に係るＤＭＬドライバを用いた送信フロントエンド（ＰＡＭ４送信フロントエンド）の要部の構成を示す。この実施の形態４の送信フロントエンド１００Ｄでは、図２に示した送信フロントエンド１００Ｂから第１の回路１を除いて、残りの回路構成を１セット追加している。
【００４９】
図５においても、送信フロントエンド１００ＢにおけるＤＭＬドライバ１０１Ｂに対応する構成について、対応する各符号に枝番「１」，「２」を付すことによって分けて示している。この送信フロントエンド１００Ｄでも、信号入力端子Ｓ０とＳ１にそれぞれディジタル信号Ｄ0，Ｄ1として「０」と「１」のデータを与えることで、レーザダイオードＬＤからＰＡＭ４光信号を出力することが可能である。
【００５０】
また、図６に、第６の回路６（６−１，６−２）として示すように、ディジタル信号Ｄ0を与える側のＮＭＯＳＦＦＥＴ・Ｍ21のソース抵抗Ｒ３1に並列にコンデンサＣ７1を、ディジタル信号Ｄ1を与える側のＮＭＯＳＦＦＥＴ・Ｍ22のソース抵抗Ｒ３2に並列にコンデンサＣ７2を接続することで、ドライバの周波数特性を改善することが可能である。
【００５１】
〔実施の形態の拡張〕
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５２】
１００…送信フロントエンド、１０１…ＤＭＬドライバ、ＬＤ…レーザダイオード、ＩＮＶ…ＣＭＯＳインバータ回路、Ｍ1，Ｍ3…ＰＭＯＳＦＥＴ、Ｍ2…ＮＭＯＳＦＥＴ、Ｓ０，Ｓ１…信号入力端子、Ｐ１…第１の電圧印加端子、Ｐ２…第２の電圧印加端子、Ｐ３…第３の電圧印加端子、Ｐ４…第４の電圧印加端子、１…第１の回路、２…第２の回路、３…第３の回路、４…第４の回路、５…第５の回路、６…第６の回路、Ｌ１〜Ｌ６…接続ライン、Ｒ１〜Ｒ４…抵抗、Ｃ１〜Ｃ６…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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