(57)【要約】【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体基板１０の上方に設けられた第１配線層ＳＬと、第１絶縁層１４と、第２配線層１５ｄと、第１絶縁層１４及び第２配線層１５ｄを貫通して底面が第１配線層ＳＬの内部に達し、第２配線層１５ｄと接する領域を含む側面の一部に第２絶縁層２１、電荷蓄積層２０、及び第３絶縁層１９が積層され、内部に第１配線層ＳＬと電気的に接続される第１シリサイド層２４ａ、半導体層２２、及び第２シリサイド層２４ｂを含むメモリピラーＭＰとを含む。半導体基板１０に垂直な第１方向Ｄ３において、第１シリサイド層２４ａの底面の高さ位置は、第１配線層ＳＬの上面よりも低く、第１シリサイド層２４ａの上面の高さ位置は、第２配線層１５ｄの底面よりも高い。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられた第１配線層と、
前記第１配線層上に積層された第１絶縁層及び第２配線層と、
前記第１絶縁層、及び前記第２配線層を貫通して底面が前記第１配線層の内部に達し、前記第２配線層と接する領域を含む側面の一部に第２絶縁層、電荷蓄積層、及び第３絶縁層が積層され、内部に前記第１配線層と電気的に接続される第１シリサイド層、前記第１シリサイド層に接する底面を有する半導体層、及び前記半導体層に接する底面を有する第２シリサイド層を含むメモリピラーと
を備え、前記半導体基板に垂直な第１方向において、前記第１シリサイド層の底面の高さ位置は、前記第１配線層の上面よりも低く、前記第１シリサイド層の上面の高さ位置は、前記第２配線層の底面よりも高い半導体記憶装置。
【請求項２】
前記第１及び第２シリサイド層は、ニッケルダイシリサイド（ＮｉＳｉ２）である請求項１記載の半導体記憶装置。
【請求項３】
前記半導体層は、単結晶シリコンである請求項１または２記載の半導体記憶装置。
【請求項４】
前記第２配線層の上方に設けられ、前記メモリピラーが貫通する第３配線層を更に備え、
前記第１方向において、前記第２シリサイド層の上面の高さ位置は、前記３配線層の上面よりも高く、前記第２シリサイド層の底面の高さ位置は、前記第３配線層の上面よりも低い請求項１乃至３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記第１配線層は、金属層と、
前記金属層上に設けられ前記第１シリサイド層に接するｎ型半導体層と
を含む請求項１乃至４のいずれか一項記載の半導体記憶装置。
【請求項６】
前記第１配線層は、金属層と、
前記金属層上に設けられた第１のｎ型半導体層と、
前記第１のｎ型半導体層上に設けられた第３シリサイド層と、
前記第３シリサイド層上に設けられ前記第１シリサイド層に接する第２のｎ型半導体層と、
前記第２のｎ型半導体層上に設けられた第４シリサイド層と
を含む請求項１乃至４のいずれか一項記載の半導体記憶装置。
【請求項７】
前記第１配線層は、金属である請求項１乃至４のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−９３０４７号公報
【特許文献２】特開２０１７−０３４１４４号公報
【特許文献３】特開２０１４−１７９４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
処理能力を向上させる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板の上方に設けられた第１配線層と、第１配線層上に積層された第１絶縁層及び第２配線層と、第１絶縁層、及び第２配線層を貫通して底面が第１配線層の内部に達し、第２配線層と接する領域を含む側面の一部に第２絶縁層、電荷蓄積層、及び第３絶縁層が積層され、内部に第１配線層と電気的に接続される第１シリサイド層、第１シリサイド層に接する底面を有する半導体層、及び半導体層に接する底面を有する第２シリサイド層を含むメモリピラーとを含む。半導体基板に垂直な第１方向において、第１シリサイド層の底面の高さ位置は、第１配線層の上面よりも低く、第１シリサイド層の上面の高さ位置は、第２配線層の底面よりも高い。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１８】図１８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図１９】図１９は、第１実施形態に係る半導体記憶装置における消去パルス印加時の各配線の電圧を示すタイミングチャートである。
【図２０】図２０は、比較例におけるメモリピラーのバンドギャップを示す図である。
【図２１】図２１は、第１実施形態に係る半導体記憶装置の備えるメモリピラーのバンドギャップを示す図である。
【図２２】図２２は、第１実施形態に係る半導体記憶装置の備えるメモリピラーにおけるシリサイド層２４ａの上面の高さ位置を示す断面図である。
【図２３】図２３は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２４】図２４は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２５】図２５は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２６】図２６は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２７】図２７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図２８】図２８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図２９】図２９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３０】図３０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３１】図３１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３２】図３２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３３】図３３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図３４】図３４は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図３５】図３５は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３６】図３６は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３７】図３７は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３８】図３８は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図３９】図３９は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４０】図４０は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４１】図４１は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図４２】図４２は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４３】図４３は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４４】図４４は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４５】図４５は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４６】図４６は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４７】図４７は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４８】図４８は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図４９】図４９は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【図５０】図５０は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について
１．１．１  半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリ１００の全体構成を示すブロック図である。
【００１０】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、大まかにはメモリコア部１１０及び周辺回路１２０を備えている。
【００１１】
メモリコア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を含む。
【００１２】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
【００１３】
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、…）を含む。そして、各ストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲ内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリングＳＲの数は任意である。
【００１４】
ロウデコーダ１１２は、書き込み動作、読み出し動作、及び消去動作の際、ブロックＢＬＫのアドレスやストリングユニットＳＵのアドレスをデコードして、対象となるワード線を選択する。
【００１５】
センスアンプ１１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。また、書き込み動作時には、書き込みデータをメモリセルトランジスタに転送する。
【００１６】
ソース線ドライバ１１４は、書き込み動作、読み出し動作、及び消去動作の時、ソース線に必要な電圧を印加する。
【００１７】
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を含む。
【００１８】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００１９】
電圧発生回路１２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
【００２０】
１．１．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０の回路図を示しているが、他のブロックＢＬＫも同様である。
【００２１】
図２に示すように、ＮＡＮＤストリングＳＲの各々は、例えば、８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、４個の選択トランジスタＳＴ１（ＳＴ１ａ〜ＳＴ１ｄ）、及び４個の選択トランジスタＳＴ２（ＳＴ２ａ〜ＳＴ２ｄ）を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は８個に限定されず、１６個、３２個、６４個、または１２８個等であってもよい。また、図２の例では、選択トランジスタＳＴ１及びＳＴ２がそれぞれ４個ある場合を示しているが、選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。
【００２２】
メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ（ＳＴ１ｄ）のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２（ＳＴ２ａ）のドレインに接続されている。
【００２３】
選択トランジスタＳＴ１ａ〜ＳＴ１ｄは、その電流経路が直列に接続される。選択トランジスタＳＴ１ａのドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１ａ〜ＳＴ１ｄのゲートは、それぞれ選択ゲート線ＳＧＤａ〜ＳＧＤｄを介して、１つの選択ゲート線ＳＧＤに共通に接続される。従って、４つの選択トランジスタＳＴ１ａ〜ＳＴ１ｄが、１つの選択トランジスタＳＴ１として機能する。
【００２４】
同様に、選択トランジスタＳＴ２ａ〜ＳＴ２ｄは、その電流経路が直列に接続される。選択トランジスタＳＴ２ｂのソースは、ソース線ＳＬに接続される。選択トランジスタＳＴ２ａ〜ＳＴ２ｄのゲートは、それぞれ選択ゲート線ＳＧＳａ〜ＳＧＳｄを介して、１つの選択ゲート線ＳＧＳに共通に接続される。従って、４つの選択トランジスタＳＴ２ａ〜ＳＴ２ｄが、１つの選択トランジスタＳＴ２として機能する。
【００２５】
同一のストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ〜ＳＴ１ｄ）のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。
【００２６】
同様に、同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ２（ＳＴ２ａ〜ＳＴ２ｄ）のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。
【００２７】
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＳＲのメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。
【００２８】
メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリングＳＲのうち、同一行にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ）のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の整数）に接続され、同一列にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ）のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＳＲを共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２（ＳＴ２ｄ）のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリングＳＲを共通に接続する。
【００２９】
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００３０】
１．１．３  メモリセルアレイの断面構成について
次に、メモリセルアレイ１１１の断面構成について、図３を用いて説明する。図３の例は、ストリングユニットＳＵ０の断面を示しているが、他のストリングユニットＳＵも同様である。また、図３の例では、説明を簡略化するために選択ゲート線ＳＧＳｄとして機能するゲート電極層１５ｄの膜厚を、選択ゲート線ＳＧＳａ〜ＳＧＳｃとして機能するゲート電極層１５ａ〜１５ｃの膜厚よりも厚く示しているが、ゲート電極層１５ａ〜１５ｄは、同じ膜厚でもよい。更に、図３の例では、メモリピラーＭＰ上に形成されるコンタクト及びコンタクトと接続されるビット線ＢＬとが省略されている。
【００３１】
図３に示すように、メモリセルアレイ１１１は、トレンチＴＲ及びＮＡＮＤストリングＳＲとして機能するメモリピラーＭＰを含む。１つのメモリピラーＭＰが、１つのＮＡＮＤストリングＳＲに対応する。トレンチＴＲは、ストリングユニットＳＵ間において、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤａ〜ＳＧＤｄ及びＳＧＳａ〜ＳＧＳｄをストリングユニットＳＵ毎に分離するために設けられる。例えば、図３では、ストリングユニットＳＵ０の複数のＮＡＮＤストリングＳＲ（メモリピラーＭＰ）が、半導体基板１０に平行な第２方向Ｄ２に沿って配列され、これらと並列に第２方向Ｄ２に延びるトレンチＴＲが設けられている。
【００３２】
半導体基板１０上には、絶縁層１１が形成され、その上にソース線ＳＬとして機能する配線層１２及び１３が積層されている。絶縁層１１には、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。配線層１２は、金属配線層であり、導電材料として、例えば、タングステン（Ｗ）が用いられ、更にＷのバリアメタルとして図示せぬ窒化チタン／チタン（ＴｉＮ／Ｔｉ）などの積層膜が用いられる。なお、バリアメタルとしてＴｉＮなどの単層膜が用いられてもよい。また、配線層１３には、例えば、導電材料としてリン（Ｐ）またはヒ素（Ａｓ）などの不純物を含むｎ型半導体が用いられる。以下、本実施形態では、配線層１３としてリンドープドポリシリコン（P doped poly-Si）を用いた場合を例として説明する。
【００３３】
配線層１３上には、絶縁層１４、及び選択ゲート線ＳＧＳｄとして機能するゲート電極層１５ｄが積層される。更に、その上に、それぞれの層間に絶縁層１６を介在させて、下層から順に、ゲート電極層１５ｃ、１５ｂ、１５ａ、８層のゲート電極層１７、及びゲート電極層１８ｄ〜１８ａが積層されている。そして、最上層のゲート電極層１８ａ上に絶縁層１６が形成される。ゲート電極層１５ａ〜１５ｃは、それぞれ選択ゲート線ＳＧＳａ〜ＳＧＳｃとして機能する。８層のゲート電極層１７は、下層から順にワード線ＷＬ０〜ＷＬ７として機能する。ゲート電極層１８ａ〜１８ｄは、選択ゲート線ＳＧＤａ〜ＳＧＤｄとして機能する。絶縁層１４及び１６には、例えば、ＳｉＯ２が用いられる。ゲート電極層１５ａ〜１５ｄ、１７、及び１８ａ〜１８ｄには、導電材料として、例えば、Ｗなどの金属材料、あるいは半導体に不純物を添加したｎ型半導体またはｐ型半導体などが用いられてもよい。以下、本実施形態では、ゲート電極層１５ｄにリンドープドポリシリコンを用い、ゲート電極層１５ａ〜１５ｃ、１７、及び１８ａ〜１８ｄにＷ（及びバリアメタルとしてＴｉＮ／Ｔｉなどの積層膜）を用いた場合を説明する。
【００３４】
トレンチＴＲは、絶縁層２６及び２７を含む。より具体的には、ゲート電極層１５ａ〜１５ｄ、８層のゲート電極層１７、ゲート電極層１８ａ〜１８ｄ、複数の絶縁層１６、及び絶縁層１４を貫通して、配線層１３に達するようにスリットＳＬＴが形成されている。スリットＳＬＴの側面には絶縁層２６が形成され、スリットＳＬＴの内部は絶縁層２７により埋め込まれている。絶縁層２６には、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。また、絶縁層２７には、例えば、ＳｉＯ２が用いられる。以下、絶縁層２７と絶縁層１６とが同じ材料（ＳｉＯ２）である場合について説明する。
【００３５】
メモリピラーＭＰは、トンネル絶縁膜１９、電荷蓄積層２０、ブロック絶縁膜２１、半導体層２２、コア層２３、シリサイド層２４（２４ａ及び２４ｂ）、及びキャップ層２５を含む。そして、メモリピラーＭＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が構成される。同様に、メモリピラーＭＰと選択ゲート線ＳＧＤ（ＳＧＤａ〜ＳＧＤｄ）及びＳＧＳ（ＳＧＳａ〜ＳＧＳｄ）とにより、選択トランジスタＳＴ１（ＳＴ１ａ〜ＳＴ１ｄ）及びＳＴ２（ＳＴ２ａ〜ＳＴ２ｄ）が構成される。
【００３６】
より具体的には、ゲート電極層１５ａ〜１５ｄ、８層のゲート電極層１７、ゲート電極層１８ａ〜１８ｄ、複数の絶縁層１６、及び絶縁層１４を貫通して、配線層１３に達するようにメモリホールＭＨが形成されている。メモリホールＭＨの側面の一部及び底面にはブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９が順次形成されている。メモリホールＭＨの内部は下方よりシリサイド層２４ａ、半導体層２２、シリサイド層２４ｂ、及びキャップ層２５により埋め込まれており、更にメモリホールＭＨの中心には、半導体基板１０に垂直な第３方向Ｄ３に延びるコア層２３が設けられている。メモリホールＭＨ内の半導体層２２は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。メモリホールＭＨの側面におけるブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９は、ゲート電極層１５ａ〜１５ｄ、８層のゲート電極層１７、及びゲート電極層１８ａ〜１８ｄと、シリサイド層２４ａ、半導体層２２、及びシリサイド層２４ｂとが接しないように形成されている。すなわち、メモリホールＭＨにおいて、ゲート電極層１５ａ〜１５ｄ、８層のゲート電極層１７、及びゲート電極層１８ａ〜１８ｄと接する領域を含む側面の一部にブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９が形成されている。そして、メモリホールＭＨの上部及び配線層１３に接する領域の一部において、ブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９が除去されている。これにより、下層のシリサイド層２４ａの側面の一部は、配線層１３と接している。
【００３７】
図３の例では、第３方向Ｄ３におけるシリサイド層２４ａの底面の高さ位置は、配線層１３の上面よりも低く、配線層１３の底面よりも高い。また、シリサイド層２４ａの上面、すなわち、シリサイド層２４ａと半導体層２２との界面の高さ位置は、ゲート電極層１５ｄの底面よりも高く、ゲート電極層１５ｄの上面よりも低い位置にある。これにより、選択トランジスタＳＴ２ｄは、シリサイド層２４ａと半導体層２２の接合、すなわち、金属／半導体接合によるショットキーダイオードがゲート制御されるゲーテッドダイオード（gated diode）として機能する。なお、シリサイド層２４ａと半導体層２２との界面の高さ位置は、ゲート電極層１５ｄの上面よりも高い位置にあってもよい。シリサイド層２４ａと半導体層２２との界面の高さ位置は、少なくとも選択トランジスタＳＴ２ａが選択トランジスタＳＴ２として動作するために、ゲート電極層１５ａの上面よりも低い位置にあればよい。
【００３８】
また、図３の例では、第３方向Ｄ３におけるシリサイド層２４ｂの上面、すなわちキャップ層２５との界面の高さ位置は、ゲート電極層１８ａの上面よりも高い。また、シリサイド層２４ｂの底面、すなわち、シリサイド層２４ｂと半導体層２２との界面の高さ位置は、ゲート電極層１８ａの上面よりも高い位置にある。なお、シリサイド層２４ｂと半導体層２２との界面の高さ位置は、ゲート電極層１８ａの上面よりも低い位置にあってもよい。半導体層２２とシリサイド層２４ｂとの界面の高さ位置は、少なくとも選択トランジスタＳＴ１ｄが選択トランジスタＳＴ１として動作するために、ゲート電極層１８ｄの底面よりも高い位置にあればよい。
【００３９】
ブロック絶縁膜２１及びトンネル絶縁膜１９には、例えば、ＳｉＯ２が用いられる。電荷蓄積層２０には、例えば、ＳｉＮが用いられる。シリサイド層２４ａ及び２４ｂには、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、または他の金属を用いた金属シリサイドが用いられる。半導体層２２には、例えば、金属誘起横方向成長（ＭＩＬＣ；metal induced lateral crystallization）により形成されたノンドープの単結晶シリコンが用いられる。ＭＩＬＣは、ニッケルダイシリサイド（ＮｉＳｉ２）などの金属シリサイドを基点として、単結晶シリコンを形成させる方法である。ＭＩＬＣの具体的な製造方法については後述する。キャップ層２５には、導電材料として、例えば、Ｗなどの金属材料、または、ｎ型半導体などが用いられてもよい。以下では、シリサイド層２４ａ及び２４ｂにＮｉＳｉ２を用い、キャップ層２５にリンドープドポリシリコンを用いた場合について説明する。ＮｉＳｉ２は、その格子定数がＳｉの格子定数と０．３％程度のミスマッチしかないため、ＭＩＬＣによる単結晶シリコンの形成に適している。
【００４０】
なお、下層のシリサイド層２４ａと配線層１３の界面に、バリアメタルが設けられてもよい。この場合、バリアメタルとして、例えば、ＴｉＮ／Ｔｉなどの積層構造が用いられてもよい。また、半導体層２２には、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）が用いられてもよい。更に、コア層２３は廃されてもよい。
【００４１】
１．２  メモリセルアレイの製造方法について
次に、メモリセルアレイ１１１の製造方法について、図４〜図１８を用いて説明する。
【００４２】
図４に示すように、半導体基板１０上に、絶縁層１１、配線層１２、配線層１３、絶縁層３１、半導体層３２、絶縁層３３、半導体層３４、絶縁層１４、及びゲート電極層１５ｄを順次積層する。そして、ゲート電極層１５ｄ上に、それぞれの配線層間に絶縁層１６を介在させて、ゲート電極層１５ｃ〜１５ａ、８層のゲート電極層１７、及びゲート電極層１８ｄ〜１８ａを順次形成する。更に、ゲート電極層１８ａ上に、絶縁層１６を形成する。絶縁層３１及び３３には、例えば、ＳｉＯ２が用いられる。半導体層３２及び３４には、例えば、ノンドープのアモルファスシリコン（amorphous Si）が用いられる。
【００４３】
図５に示すように、底面が配線層１３に達するようにメモリホールＭＨを形成し、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を順次積層する。半導体層３５には、例えば、アモルファスシリコンが用いられる。なお、半導体層３５により、メモリホールＭＨ内部が埋め込まれた場合、または、メモリホールＭＨ開口部が閉塞した場合、メモリホールＭＨの内部には、コア層２３が形成されなくてもよい。
【００４４】
図６に示すように、メモリホールＭＨの上部にキャップ層２５を形成する。より具体的には、例えば、ドライエッチングにより絶縁層１６上の余剰のブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を除去する。このとき、メモリホールＭＨ内の上部において、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３が一部エッチングされる。その後、メモリホールＭＨの上部を埋め込むようにキャップ層２５を形成する。そして、例えば、ドライエッチングにより絶縁層１６上のキャップ層２５を除去する。
【００４５】
図７に示すように、キャップ層２５上に絶縁層１６を形成した後、底面が半導体層３２に達するようにスリットＳＬＴを形成する。
【００４６】
図８に示すように、スリットＳＬＴの側面に絶縁層２６を形成する。より具体的には、コア層２３上及びスリットＳＬＴ内部に、スリットＳＬＴ内部を埋め込まない薄い膜厚の絶縁層２６を形成した後、ドライエッチングにより絶縁層１６上及びスリットＳＬＴ底部の絶縁層２６を除去する。
【００４７】
図９に示すように、例えば、アルカリ系の薬液を用いたウエットエッチングにより半導体層３２を除去し、絶縁層３１と３３との間に空隙ＧＰを形成する。
【００４８】
図１０に示すように、例えば、弗酸系の薬液を用いたウエットエッチングにより空隙ＧＰ内のブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９を除去し、半導体層３５を露出させる。このとき、コア層２３、並びに絶縁層２６、３１、及び３３もエッチングされるが、ブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９よりも厚い膜厚とし、ウエットエッチングによりそれぞれの層が完全に除去されないようにする。
【００４９】
図１１に示すように、例えば、ＡＬＤ（atomic layer deposition）、ＣＶＤ（chemical vapor deposition）、またはめっきにより、空隙ＧＰ内部、スリットＳＬＴ側面、及び絶縁層１６上に、導電層３６を形成する。導電層３６には、シリサイド層２４ａ及び２４ｂを形成するために、例えば、Ｎｉ、Ｃｏ、Ａｌ、Ｐｄ、またはこれらの金属シリサイドが用いられる。以下、導電層３６にＮｉを用いた場合について説明する。
【００５０】
図１２に示すように、例えば、ＲＴＰ（rapid thermal process）によりシリサイド化のための熱処理（以下、「シリサイド熱処理」と呼ぶ）を行い、導電層３６（Ｎｉ）と半導体層３５（アモルファスシリコン）とを反応させて、メモリホールＭＨの底部にシリサイド層２４ａ（ＮｉＳｉ２）を形成する。シリサイド熱処理は、後工程で行うＭＩＬＣのための熱処理（以下、「ＭＩＬＣ熱処理」と呼ぶ）よりも低い温度とし、この工程で、ＭＩＬＣによるアモルファスシリコン（半導体層３５）の結晶化が起こらないようにする。より具体的には、例えば、ＮｉＳｉ２を形成する場合、アモルファスシリコンの膜厚にもよるが、典型的には５５０℃以上でＭＩＬＣによるアモルファスシリコンの単結晶化が起こるので、４５０℃以下の温度でシリサイド熱処理を行う。例えば、形成されるシリサイド層２４ａの量は、シリサイド熱処理の処理時間により制御される。
【００５１】
図１３に示すように、例えば、硫酸加水溶液（硫酸と過酸化水素水の混合液）を用いたウエットエッチングにより、空隙ＧＰ内部、スリットＳＬＴ側面、及び絶縁層１６上の、余剰な導電層３６、すなわちＮｉを除去する。
【００５２】
図１４に示すように、例えば、弗酸系のウエットエッチングにより、絶縁層３１及び３３を除去する。
【００５３】
図１５に示すように、空隙ＧＰを、配線層１３（リンドープドポリシリコン）で埋め込む。より具体的には、例えば、ＣＶＤにより、空隙ＧＰを埋め込むようにリンドープドアモルファスシリコンを形成する。次に熱処理を行い、リンドープドアモルファスシリコンを多結晶化し、リンドープドポリシリコンを形成する。このとき、半導体層３４にもＰ(リン)が拡散し、半導体層３４もリンドープドポリシリコンとなる。なお、リンドープドアモルファスシリコンを多結晶化する際の熱処理の温度は、ＭＩＬＣによるアモルファスシリコンの単結晶化を抑制するため、例えば５００℃程度の温度とする。その後、例えば、ウエットエッチングによりスリットＳＬＴ内及び絶縁層１６上の余剰のリンドープドポリシリコンを除去する。これにより、配線層１２及び１３によるソース線ＳＬが形成される。なお、余剰のリンドープドアモルファスシリコンをウエットエッチングにより除去した後に、多結晶化のための熱処理を行ってもよい。
【００５４】
図１６に示すように、スリットＳＬＴ内部を埋め込むように絶縁層１６（絶縁層２７）を形成する。
【００５５】
図１７及び１８に示すように、ＲＴＰによりＭＩＬＣ熱処理を行う。例えば、ＮｉＳｉ２を用いたＭＩＬＣの場合、５５０℃程度の温度でＭＩＬＣ熱処理を行う。ＭＩＬＣ熱処理により、シリサイド層２４ａの一部がシリサイド層２４ｂとして、メモリホールＭＨの上方に移動する。すなわち、シリサイド層２４ｂが半導体層３５（アモルファスシリコン）内を移動する。このとき、シリサイド層２４ｂが通過した領域では、シリサイド層２４ｂを結晶成長の起点として、アモルファスシリコン（半導体層３５）がエピタキシャル成長し、単結晶シリコン（半導体層２２）が形成される。ＭＩＬＣ熱処理の温度と処理時間を制御することにより、シリサイド層２４ｂは、メモリピラーＭＰの上部（キャップ層２５の底面に接する位置）まで移動する。
【００５６】
１．３  消去動作について
次に、消去動作について簡単に説明する。消去動作は、大まかにコピープログラム動作とデータ消去動作とを含む。コピープログラム動作は、例えば、消去対象ブロックＢＬＫ内に有効データがある場合に、非消去対象ブロックＢＬＫにデータをコピーする動作である。データ消去動作は、データを消去するための消去パルスを印加する動作と、消去対象ブロックＢＬＫのデータが消去されたか確認するための消去ベリファイ動作とを含み、消去対象ブロックＢＬＫのデータが消去されるまで、消去パルスの印加動作と消去ベリファイ動作とが繰り返される。
【００５７】
次に、消去パルス印加時の各配線の電圧について、図１９を用いて説明する。
【００５８】
図１９に示すように、時刻ｔ１において、ソース線ドライバ１１４は、ソース線ＳＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡは、消去パルス印加の際に、シリサイド層２４ａと半導体層２２との接合界面においてＧＩＤＬ（Gate Induced Drain leakage）電流を発生させるための高電圧である。そして、ロウデコーダ１１２は、選択ブロックＢＬＫの選択ゲート線ＳＧＳ（ＳＧＳａ〜ＳＧＳｄ）に電圧ＶＥＲＡ＿ＧＩＤＬを印加する。電圧ＶＥＲＡ＿ＧＩＤＬは、選択トランジスタＳＴ２（ＳＴ２ａ〜ＳＴ２ｄ）をオン状態にして、ＧＩＤＬ電流を発生させるための高電圧であり、ＶＥＲＡ＞ＶＥＲＡ＿ＧＩＤＬの関係にある。他方で、センスアンプ１１３は、ビット線ＢＬに接地電圧ＶＳＳを印加する。また、ロウデコーダ１１２は、選択ブロックＢＬＫの選択ゲート線ＳＧＤ（ＳＧＤａ〜ＳＧＤｄ）に電圧ＶＳＳを印加する。
【００５９】
この状態で、ロウデコーダ１１２は、ワード線ＷＬ０〜ＷＬ７に電圧ＶＥＲＡ＿ＷＬを印加する。ＶＥＲＡ＿ＷＬは、ＧＩＤＬ電流により発生した正孔がメモリセルトランジスタＭＴの電荷蓄積層２０に注入されるように、電圧ＶＥＲＡよりも十分に低い電圧とする。これにより、ワード線ＷＬ０〜ＷＬ７に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の電荷蓄積層２０には、ＧＩＤＬ電流で発生した正孔が供給され、データが消去される。
【００６０】
その後、時刻ｔ２においてリカバリ処理が行われる。すなわちソース線ＳＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＳに電圧ＶＳＳが印加される。
【００６１】
１．４  本実施形態に係る効果について
本実施形態に係る構成であれば、メモリピラーＭＰは、ソース線ＳＬに接するシリサイド層２４ａとシリサイド層２４ａに接する半導体層２２を含む。そして、選択トランジスタＳＴ２ｄのチャネル領域にシリサイド層２４ａと半導体層２２との界面を形成することにより、チャネル領域に金属／半導体接合によるショットキーダイオードを形成し、選択トランジスタＳＴ２ｄをゲーテッドダイオードとすることができる。これにより、以下の効果を得ることができる。
【００６２】
例えば、比較例として、シリサイド層２４ａの代わりにリンドープドシリコンを用いた場合と、本実施形態を適用した場合との違いについて、図２０及び図２１を用いて説明する。図２０は、比較例としてリンドープドシリコン／ノンドープドシリコンの接合界面を示すバンド図であり、図２１は、本実施形態を適用したＮｉＳｉ２／ノンドープドシリコンの接合界面を示すバンド図である。
【００６３】
リンドープドシリコン／ノンドープドシリコンの接合界面における不純物濃度は、熱拡散の影響で連続的に緩やかに変化する。このため、図２０に示すように、リンドープドシリコン／ノンドープドシリコンの接合界面におけるバンドベンディングは比較的緩やかとなる。消去動作の際、ソース線ＳＬに電圧ＶＥＲＡを印加してもリンドープドシリコン／ノンドープドシリコンの接合界面の電界強度が弱いため、ＧＩＤＬ電流が小さくなり（正孔の発生が少なくなり）、消去特性が不十分となる。よって、消去パルスの印加と消去ベリファイとを繰り返す回数が多くなり、消去時間が長くなる傾向がある。
【００６４】
これに対し、図２１に示すように、シリサイド層２４ａをＮｉＳｉ２で構成し、半導体層２２を（単結晶の）ノンドープドシリコンで構成した本実施形態では、金属（ＮｉＳｉ２）／半導体（ノンドープドシリコン）の接合界面のバンドベンディングを急峻にすることができる。これにより、ソース線ＳＬに電圧ＶＥＲＡを印加した場合、比較例よりも接合界面の電界強度が強まりＧＩＤＬ電流を増大させる（正孔を多く発生する）ことができる。その結果、消去特性の向上を図ることができる。よって、消去パルスの印加と消去ベリファイとを繰り返す回数が少なくなり、消去時間を短縮できる。従って、半導体記憶装置の処理能力を向上できる。
【００６５】
更に、選択トランジスタＳＴ２ｄをゲーテッドダイオードとする効果について、図２２を用いて説明する。図２２は、メモリピラーＭＰにおける選択トランジスタＳＴ２ｄの断面図である。
【００６６】
図２２に示すように、選択トランジスタＳＴ２ｄのチャネル領域に、シリサイド層２４ａと半導体層２２の接合界面を設けることにより、選択トランジスタＳＴ２ｄの実効的なチャネル長Ｌｇを短くすることができる。これにより、図２１で説明した接合界面におけるバンドベンディングを更に急峻にすることができる。よって、ＧＩＤＬ電流を更に増加させることができ、更なる消去特性の向上を図ることができる。よって、消去パルスの印加と消去ベリファイとを繰り返す回数が少なくなり、消去時間を短縮できる。従って、半導体記憶装置の処理能力を向上できる。
【００６７】
更に、本実施形態に係る構成では、ＮＡＮＤストリングＳＲにおけるチャネル、すなわちメモリピラーＭＰにおける半導体層２２を、ＭＩＬＣによる単結晶シリコンで構成できる。これにより、例えば、固相結晶化（ＳＰＣ；solid phase crystallization）によりアモルファスシリコンに熱を加えて多結晶化した場合と比較すると、結晶粒界がないため半導体層２２の抵抗を低くし電荷移動度を増加させることができる。よって、ＮＡＮＤストリングＳＲのチャネル電流を増加させることができる。
【００６８】
更に、本実施形態に係る構成では、シリサイド層２４ａを用いることにより、メモリピラーＭＰを低抵抗化し、更にメモリピラーＭＰとソース線ＳＬとの接触抵抗を低減させることができる。
【００６９】
更に、本実施形態に係る構成では、ＭＩＬＣによりＳＧＤ側（メモリピラーＭＰの上部）にもシリサイド層２４ｂを形成できる。これにより、メモリピラーＭＰを更に低抵抗化できる。
【００７０】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリピラーＭＰの構成について３つの例を説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００７１】
２．１  第１例
まず、第１例について、図２３を用いて説明する。
【００７２】
図２３に示すように、第３方向Ｄ３におけるシリサイド層２４ａと半導体層２２との界面の高さ位置は、ゲート電極層１５ｄの上面よりも高く、ゲート電極層１５ｃの底面よりも低い位置にある。この場合、選択トランジスタＳＴ２ａ〜ＳＴ２ｃが選択トランジスタＳＴ２として機能する。また、第３方向Ｄ３におけるシリサイド層２４ｂと半導体層２２との界面の高さ位置は、ゲート電極層１８ａの底面よりも高く、上面よりも低い位置にある。この場合、選択トランジスタＳＴ１ａがゲーテッドダイオードとして機能する。
【００７３】
２．２  第２例
次に、第２例について、図２４を用いて説明する。
【００７４】
図２４に示すように、半導体層２２には、粒径の比較的大きい多結晶シリコンが用いられてもよい。ＭＩＬＣを適用した場合であっても、アモルファスシリコンが単結晶化されずに結晶化の途中で結晶粒界が形成され多結晶化する可能性がある。固相結晶化で得られる多結晶シリコンの平均粒径は、アモルファスシリコンの膜厚と同程度となる。これに対し、ＭＩＬＣにより多結晶シリコンが形成された場合、その平均粒径は、少なくともアモルファスシリコンの膜厚の３倍以上となり、固相結晶化で形成された多結晶シリコンよりも大きくなる。
【００７５】
２．３  第３例
次に、第３例について、図２５を用いて説明する。
【００７６】
図２５に示すように、メモリピラーＭＰが２段のメモリホールＭＨ１及びＭＨ２の積層構造であってもよい。この場合、ワード線ＷＬ２に相当するゲート電極層１７上の絶縁層１６まで形成した後、メモリホールＭＨ１を形成する。その後、メモリホールＭＨ１は、犠牲膜で一旦埋め込む。そして、ゲート電極層１８ａ上の絶縁層１６まで形成した後、メモリホールＭＨ２を形成する。そして、メモリホールＭＨ１内の犠牲膜を除去した後、第１実施形態の図５で説明したように、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を順次積層する。これ以降の製造方法は、第１実施形態と同じである。これにより、図２５に示す２段のメモリホールＭＨ１及びＭＨ２が積層されたメモリピラーＭＰが形成される。
【００７７】
なお、メモリホールＭＨは、２段のメモリホールＭＨ１及びＭＨ２が積層された構造に限定されない。メモリホールＭＨは、３段以上のメモリホールＭＨが積層された構造であってもよい。
【００７８】
２．４  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
【００７９】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるソース線ＳＬの構成について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【００８０】
３．１  メモリセルアレイの断面構成について
まず、メモリセルアレイ１１１の断面構成について、図２６を用いて説明する。
【００８１】
図２６に示すように、第１実施形態の図３とはソース線ＳＬの構成が異なる。より具体的には、半導体基板１０上には、絶縁層１１が形成され、その上にソース線ＳＬとして機能する配線層１２及び１３、シリサイド層４１ｂ、配線層１３、並びにシリサイド層４１ａが順次積層されている。シリサイド層４１ａ及び４１ｂには、導電材料として、シリサイド層２４ａと同じ金属シリサイド、例えば、ＮｉＳｉ２が用いられる。
【００８２】
３．２  メモリセルアレイの製造方法について、
次に、メモリセルアレイ１１１の製造方法について、図２７〜図３２を用いて説明する。本実施形態におけるメモリセルアレイ１１１の製造方法において、半導体層３２を除去し、空隙ＧＰを形成するまでの工程は、第１実施形態の図４〜図９と同じである。
【００８３】
図２７に示すように、空隙ＧＰを形成した後、弗酸系の薬液を用いたウエットエッチングにより、空隙ＧＰ内のブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、並びに絶縁層３１及び３３を除去する。本実施形態では、絶縁層３１及び３３の膜厚を、例えば、トンネル絶縁膜１９またはブロック絶縁膜２１と同程度の膜厚として、ブロック絶縁膜２１、電荷蓄積層２０、及びトンネル絶縁膜１９を除去する際に、絶縁層３１及び３３も除去されるようにする。
【００８４】
図２８に示すように、第１実施形態の図１１と同様に、導電層３６を形成する。このとき、絶縁層３１及び３３が除去されているため、配線層１３及び半導体層３４は、導電層３６に接している。
【００８５】
図２９に示すように、第１実施形態の図１２と同様に、シリサイド熱処理を行い、メモリホールＭＨの底部にシリサイド層２４ａを形成する。このとき、配線層１３の表面近傍及び半導体層３４もシリサイド化され、シリサイド層４１ａ及び４１ｂが形成される。
【００８６】
図３０に示すように、第１実施形態の図１３と同様に、余剰な導電層３６を除去する。
【００８７】
図３１に示すように、第１実施形態の図１５及び図１６と同様に、空隙ＧＰをリンドープドポリシリコンで埋め込んだ後、スリットＳＬＴを絶縁層１６で埋め込む。
【００８８】
図３２に示すように、第１実施形態の図１７及び図１８と同様に、ＭＩＬＣ熱処理を行う。これによりシリサイド層２４ａの一部がシリサイド層２４ｂとして半導体層３５内を移動し、シリサイド層２４ａとシリサイド層２４ｂの間に単結晶シリコンによる半導体層２２が形成される。これにより、メモリピラーＭＰが形成される。
【００８９】
なお、本実施形態では、図２９の説明において、シリサイド熱処理により、配線層１３の表面近傍のみがシリサイド化される場合について説明したが、配線層１３全体がシリサイド化されてもよい。すなわち、図３３に示すように、ソース線ＳＬは、配線層１２、シリサイド層４１ｂ、配線層１３、及びシリサイド層４１ａが順次積層されている構成であってもよい。
【００９０】
３．３  本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【００９１】
更に、本実施形態に係る構成では、ソース線ＳＬにおいて、配線層１３、すなわちリンドープドポリシリコンの一部がシリサイド層４１ａ及び４１ｂ、すなわちＮｉＳｉ２に置き換えてらえているため、ソース線ＳＬの抵抗を低減できる。
【００９２】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１及び第３実施形態と異なるソース線ＳＬの構成について説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
【００９３】
４．１  メモリセルアレイの断面構成について
まず、メモリセルアレイ１１１の断面構成について、図３４を用いて説明する。
【００９４】
図３４に示すように、第１実施形態の図３及び第３実施形態の図２６とはソース線ＳＬの構成が異なる。より具体的には、半導体基板１０上には、絶縁層１１が形成され、その上にソース線ＳＬとして機能する配線層１２が形成されている。すなわち、ソース線ＳＬが金属配線層１２により構成され、配線層１３が廃されている。
【００９５】
４．２  メモリセルアレイの製造方法について、
次に、メモリセルアレイ１１１の製造方法について、図３５〜図４０を用いて説明する。
【００９６】
図３５に示すように、半導体基板１０上に、絶縁層１１、配線層１２、絶縁層３１、半導体層３２、絶縁層３３、配線層１２、絶縁層１４、及びゲート電極層１５ｄを順次形成する。そして、ゲート電極層１５ｄ上に、それぞれの層間に絶縁層１６を介在させてゲート電極層１５ｃ〜１５ａ、８層のゲート電極層１７、及びゲート電極層１８ｄ〜１８ａを順次形成する。更に、ゲート電極層１８ａ上に、絶縁層１６を形成する。
【００９７】
図３６に示すように、第２実施形態の図２７と同様に、第１実施形態の図４〜図９と同じ手順でメモリピラーＭＰ、スリットＳＬＴ、及び空隙ＧＰを形成した後、弗酸系の薬液を用いたウエットエッチングにより、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、並びに絶縁層３１及び３３を除去する。
【００９８】
図３７に示すように、導電層３６を形成した後、シリサイド熱処理により、メモリホールＭＨの底部にシリサイド層２４ａを形成する。
【００９９】
図３８に示すように、余剰な導電層３６を除去する。
【０１００】
図３９に示すように、空隙ＧＰを導電性の金属材料で埋め込む。より具体的には、例えば、バリアメタルとしてＴｉＮの薄膜を形成した後、Ｗを形成して空隙ＧＰを埋め込む。そして、例えば、ウエットエッチングまたはドライエッチングによりスリットＳＬＴ内及びコア層２３上の余剰のＷ及びＴｉＮを除去する。なお、ＴｉＮは廃されてもよい。その後、スリットＳＬＴを絶縁層１６で埋め込む。
【０１０１】
図４０に示すように、第１実施形態の図１７及び図１８と同様に、ＭＩＬＣ熱処理を行う。これによりシリサイド層２４ａの一部がシリサイド層２４ｂとして半導体層３５内を移動し、シリサイド層２４ａとシリサイド層２４ｂの間に単結晶シリコンによる半導体層２２が形成される。これにより、メモリピラーＭＰが形成される。
【０１０２】
４．３  本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１０３】
更に、本実施形態に係る構成では、ソース線ＳＬが、配線層１２、すなわち、Ｗ（及びバリアメタルとしてＴｉＮ／Ｔｉなどの積層膜）等の金属配線で構成されているため、ソース線ＳＬの抵抗を低減できる。
【０１０４】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、メモリピラーＭＰの上部にシリサイド層２４ａを形成し、ＭＩＬＣ熱処理により、メモリピラーＭＰの下部にシリサイド層２４ｂを形成する場合について説明する。以下、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１０５】
５．１  メモリセルアレイの断面構成について
まず、メモリセルアレイ１１１の断面構成について、図４１を用いて説明する。本実施形態では、ソース線ＳＬの構造が第１実施形態と同じ場合について説明する。
【０１０６】
図４１に示すように、第１実施形態の図３と異なる点は、メモリピラーＭＰの上部にシリサイド層２４ａが形成され、メモリピラーＭＰの下部にシリサイド層２４ｂが形成されている。また、図４１の例では、シリサイド層２４ａの底面の高さ位置が、ゲート電極層１８ａの底面よりも低い場合を示しているが、シリサイド層２４ａの底面の高さ位置は、第１実施形態と同様に、ゲート電極層１８ａの上面よりも高くてもよく、ゲート電極層１８ｄの底面よりも高ければよい。
【０１０７】
５．２  メモリセルアレイの製造方法について、
メモリセルアレイ１１１の製造方法について、図４２〜図４９を用いて説明する。本実施形態におけるメモリセルアレイ１１１の製造方法において、メモリホールＭＨを形成し、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を順次積層するまでの工程は、第１実施形態の図４及び図５と同じである。
【０１０８】
図４２に示すように、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を積層した後、例えば、ドライエッチングにより絶縁層１６上の余剰のブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３を除去する。このとき、メモリホールＭＨ内の上部において、ブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、半導体層３５、及びコア層２３が一部エッチングされる。
【０１０９】
図４３に示すように、導電層３６（Ｎｉ）を形成する。
【０１１０】
図４４に示すように、シリサイド熱処理を行い、導電層３６（Ｎｉ）と半導体層３５（アモルファスシリコン）とを反応させて、メモリホールＭＨの上部にシリサイド層２４ａ（ＮｉＳｉ２）を形成する。
【０１１１】
図４５に示すように、メモリホールＭＨ内及び絶縁層１６上の、余剰な導電層３６、すなわちＮｉを除去する。
【０１１２】
図４６に示すように、ＭＩＬＣ熱処理を行う。これによりシリサイド層２４ａの一部がシリサイド層２４ｂとして半導体層３５内を移動し、シリサイド層２４ａとシリサイド層２４ｂの間に単結晶シリコンによる半導体層２２が形成される。このとき、シリサイド層２４ｂの上面の高さ位置は、ゲート電極層１５ｄの底面よりも高く、ゲート電極層１５ａの上面よりも低くなるようにする。
【０１１３】
図４７に示すように、第１実施形態の図６と同様に、メモリホールＭＨの上部にキャップ層２５を形成する。
【０１１４】
図４８に示すように、第１実施形態の図７〜図９と同様の手順で、スリットＳＬＴ及び空隙ＧＰを形成する。
【０１１５】
図４９に示すように、ウエットエッチングにより、空隙ＧＰ内のブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９、並びに絶縁層３１及び３３を除去する。
【０１１６】
図５０に示すように、第１実施形態の図１５及び図１６と同様に、空隙ＧＰを、配線層１３（リンドープドポリシリコン）で埋め込み、スリットＳＬＴ内及び絶縁層１６上の余剰のリンドープドポリシリコンを除去した後、スリットＳＬＴ内部を埋め込むように絶縁層１６を形成する。
【０１１７】
５．３  本実施形態に係る効果について
第１乃至第４実施形態で説明したメモリピラーの構造に、本実施形態で説明した製造方法を適用できる。これにより、本実施形態に係る構成は、第１乃至第４実施形態と同様の効果が得られる。
【０１１８】
６．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(10)の上方に設けられた第１配線層(SL)と、第１配線層上に積層された第１絶縁層(14)及び第２配線層(15d(SGSd))と、第１絶縁層、及び第２配線層を貫通して底面が第１配線層の内部に達し、第２配線層と接する領域を含む側面の一部に第２絶縁層(21)、電荷蓄積層(20)、及び第３絶縁層(19)が積層され、内部に第１配線層と電気的に接続される第１シリサイド層(24a(NiSi2))、第１シリサイド層に接する底面を有する半導体層(22)、及び半導体層に接する底面を有する第２シリサイド層(24b(NiSi2))を含むメモリピラー(MP)とを含む。半導体基板に垂直な第１方向(D3)において、第１シリサイド層の底面の高さ位置は、第１配線層の上面よりも低く、第１シリサイド層の上面の高さ位置は、第２配線層の底面よりも高い。
【０１１９】
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
【０１２０】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１２１】
例えば、各実施形態を可能な限り組み合わせてもよい。例えば第３実施形態において、メモリピラーＭＰが第２実施形態の第３例に示す２段のメモリホールＭＨ１及びＭＨ２により形成されてもよい。
【０１２２】
更に、上記実施形態において、消去動作の際、ビット線ＢＬに電圧ＶＥＲＡを印加して、選択ゲート線ＳＧＤ（ＳＧＤａ〜ＳＧＤｄ）に電圧ＶＥＲＡ＿ＧＩＤＬを印加してもよい。
【０１２３】
更に、上記実施形態において、メモリピラーＭＰの底部にあるブロック絶縁膜２１、電荷蓄積層２０、トンネル絶縁膜１９は廃されてもよい。
【０１２４】
更に、上記実施形態において、半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合について説明したが、ＮＡＮＤ型フラッシュメモリに限定されない。たとえば、ＲｅＲＡＭ（Resistive RAM）などの抵抗変化型メモリであってもよい。
【０１２５】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１０…半導体基板、１１、１４、１６、２６、２７、３１、３３…絶縁層、１２、１３…配線層、１５ａ〜１５ｄ、１７、１８ａ〜１８ｄ…ゲート電極層、１９…トンネル絶縁膜、２０…電荷蓄積層、２１…ブロック絶縁膜、２２、３２、３４、３５…半導体層、２３…コア層、２４ａ、２４ｂ、４１…シリサイド層、２５…キャップ層、３６…導電層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリコア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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