(57)【要約】【課題】ダイシング領域の存在時において、半導体チップ及びダイシング用マーク間の放電現象を抑制し、信頼性を高めた半導体装置を得る。【解決手段】半導体チップ１０のポリイミド膜１１は、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている場合、４辺のうちＴＥＧ２に隣接するマーク隣接辺におけるポリイミド膜１１の形成幅を、４辺のうち上記マーク隣接辺に該当しない少なくとも一つの非該当辺における形成幅より広くしている。半導体チップ１０の右辺及び下辺がマーク隣接辺となり、半導体チップ１０の上辺及び左辺が少なくとも一つの非該当辺となる。したがって、半導体チップ１０の右辺及び下辺におけるポリイミド膜１１の形成幅Ｗ２は、半導体チップ１０の上辺及び左辺におけるポリイミド膜１の形成幅Ｗ１より広く設定される。【選択図】図１
2019165111.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素を構成材料とし、ウエハにチップが設けられる半導体装置であって、
前記ウエハに設けられ、各々が平面視矩形状の少なくとも一つのチップと、
前記ウエハに設けられ、前記少なくとも一つのチップそれぞれの４辺に隣接して配置される４つの辺隣接ダイシング領域と、
前記ウエハに設けられ、前記少なくとも一つのチップに隣接して選択的に配置されるダイシング用マークとを備え、
前記少なくとも一つのチップは、それぞれ
平面視して、対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部を残存しつつ形成される絶縁膜を有し、
前記絶縁膜は、前記４つの辺隣接ダイシング領域のいずれかに前記ダイシング用マークが設けられている場合、４辺のうち前記ダイシング用マークに隣接するマーク隣接辺における前記絶縁膜の形成幅を、４辺のうち前記マーク隣接辺に該当しない少なくとも一つの非該当辺における形成幅より広くしたことを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記少なくとも一つのチップは複数のチップを含み、
前記複数のチップは、前記４つの辺隣接ダイシング領域のいずれかに前記ダイシング用マークが設けられている少なくとも一つのマーク隣接チップと、前記４つの辺隣接ダイシング領域の全てに前記ダイシング用マークが設けられていない少なくとも一つのマーク不存在チップとを有し、
前記少なくとも一つのマーク不存在チップは、それぞれ、４辺それぞれからの前記絶縁膜の形成幅が第１の形成幅に設定され、
前記少なくとも一つのマーク隣接チップは、それぞれ、前記マーク隣接辺における前記絶縁膜の形成幅が前記第１の形成幅より広い第２の形成幅に設定され、かつ、前記少なくとも一つの非該当辺における前記絶縁膜の形成幅が前記第１の形成幅に設定されていることを特徴とする、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記複数のチップは第１の方向及び前記第１の方向に直交する第２の方向に沿ってマトリクス状に配置され、
前記少なくとも一つのマーク隣接チップは複数のマーク隣接チップを含み、
前記少なくとも一つのマーク不存在チップは複数のマーク不存在チップを含み、
前記ダイシング用マークは、前記複数のマーク隣接チップそれぞれに対し、４辺のうち１辺のみに隣接して設けられ、かつ、前記４つの辺隣接ダイシング領域のうち、前記複数のマーク隣接チップそれぞれに対し、前記第１及び第２の方向にうち一の方向であるマーク隣接方向に存在する一対の辺隣接ダイシング領域のいずれか一方に設けられ、
前記少なくとも一つの非該当辺は、前記第１及び第２の方向のうち前記マーク隣接方向でないマーク不存在方向に沿って互いに対向する二辺を含む、
半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記複数のチップは第１の方向及び前記第１の方向に直交する第２の方向に沿ってマトリクス状に配置され、
前記少なくとも一つのマーク隣接チップは複数のマーク隣接チップを含み、
前記少なくとも一つのマーク不存在チップは複数のマーク不存在チップを含み
前記ダイシング用マークは、前記複数のマーク隣接チップそれぞれに対し、前記第１及び第２の方向にうち一の方向であるマーク隣接方向のみに隣接して設けられ、
前記少なくとも一つの非該当辺は、前記第１及び第２の方向のうち前記マーク隣接方向でないマーク不存在方向に沿って互いに対向する二辺のみであり、
前記複数のマーク隣接チップは、それぞれ、４辺のうち前記マーク隣接辺に対向するマーク対向辺における前記絶縁膜の形成幅が前記第２の形成幅に設定されている、
半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記開口部は平面視矩形状を呈し、前記絶縁膜と形成方向が一致する４辺を有し、
前記少なくとも一つのチップは、前記開口部から露出し、前記開口部の一つの辺に隣接して設けられるゲートパッドを有し、
前記マーク隣接辺は、前記絶縁膜の４辺のうち前記ゲートパッドが隣接して形成されているゲートパッド隣接辺と垂直関係を有する辺である、
半導体装置。
【請求項６】
炭化珪素を構成材料とし、ウエハにチップが設けられる半導体装置であって、
前記ウエハに設けられる平面視矩形状の少なくとも一つのチップと、
前記ウエハに設けられ、前記少なくとも一つのチップの周辺領域に配置される周辺ダイシング領域と、
前記ウエハに設けられ、前記少なくとも一つのチップに隣接して選択的に配置されるダイシング用マークとを備え、
前記少なくとも一つのチップは、それぞれ
平面視して、対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部を残存しつつ形成される絶縁膜を有し、
前記ダイシング用マークは、前記少なくとも一つのチップの角部周辺に存在する角隣接ダイシング領域に選択的に設けられることを特徴とする、
半導体装置。
【請求項７】
請求項１から請求項６のうち、いずれか１項に記載の半導体装置であって、
前記絶縁膜はポリイミドを構成材料とすることを特徴とする、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素を構成材料とし、ウエハに半導体チップが設けられる構造の半導体装置に関する。特にウエハに設けられる半導体チップ、ダイシング領域及びダイシング用マークの平面構造に関する。
【背景技術】
【０００２】
従来、ダイシングラインにインラインＴＥＧ(Test Element Group)やマーク等のダイシング用マークを配置した半導体装置が存在する。このような半導体装置として例えば特許文献１で開示された半導体装置がある。
【０００３】
上記半導体装置に対し、一般にウエハプロセス途中あるいはウエハプロセス後のテスト工程として、インラインテスト,サンプルテスト（以下、「ＳＴ」と略記する場合あり）、ウエハテスト（以下、「ＷＴ」と略記する場合あり）及びチップテストが実施される。そのうち、ダイシング工程によりも前に実施されるインラインテスト、ＳＴ及びＷＴは、ダイシングによりＴＥＧやマークの一部が部分破断または完全に消失する前段階のテストとなるため、ダイシングライン上にＴＥＧやマークが完全に残った状態で実施される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置は、ダイシング前に実施するインラインテストやＳＴにおいて、ダイシングライン上にＴＥＧが完全に残っており、チップの開口部における電極領域とＴＥＧとの間で生じる沿面放電が生じる問題点があった。
【０００６】
チップ表面を絶縁膜としてポリイミド等の封止材料でアノード等の電極領域を被覆する場合、後工程のワイヤボンド処理（以下、「ＷＢ」と略記する場合あり）のためにチップ中央部に開口部を設ける構造を採用しているため、開口部に露出した電極領域とＴＥＧとの間での放電を抑制することは困難であった。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、ダイシング領域の存在時におおいて、半導体チップとダイシング用マークとの間の放電現象を抑制し、信頼性を高めた半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る請求項１記載の半導体装置は、炭化珪素を構成材料とし、ウエハにチップが設けられる半導体装置であって、前記ウエハに設けられ、各々が平面視矩形状の少なくとも一つのチップと、前記ウエハに設けられ、前記少なくとも一つのチップそれぞれの４辺に隣接して配置される４つの辺隣接ダイシング領域と、前記ウエハに設けられ、前記少なくとも一つのチップに隣接して選択的に配置されるダイシング用マークとを備え、前記少なくとも一つのチップは、それぞれ平面視して、対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部を残存しつつ形成される絶縁膜を有し、前記絶縁膜は、前記４つの辺隣接ダイシング領域のいずれかに前記ダイシング用マークが設けられている場合、４辺のうち前記ダイシング用マークに隣接するマーク隣接辺における前記絶縁膜の形成幅を、４辺のうち前記マーク隣接辺に該当しない少なくとも一つの非該当辺における形成幅より広くしたことを特徴としている。
【発明の効果】
【０００９】
請求項１記載の本願発明は上記特徴を有することにより、チップの表面電極が通常設けられる開口部とダイシング用マークとの沿面距離を比較的長く設定することができる。
【００１０】
このため、請求項１記載の本願発明は、４つの辺隣接ダイシング領域の存在時に半導体チップを動作させる際、ダイシング用マークと少なくとも一つのチップとの間で放電現象を発生させない高い信頼性を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の平面構造を模式的に示す平面図である。
【図２】実施の形態２の半導体装置の平面構造を模式的に示す平面図である。
【図３】実施の形態３の半導体装置の全体平面構造を模式的に示す平面図である。
【図４】図３の一部を詳細に示す平面図である。
【図５】実施の形態４の半導体装置の全体平面構造を模式的に示す平面図である。
【図６】図５の一部を詳細に示す平面図である。
【図７】実施の形態５の半導体装置の全体平面構造を模式的に示す平面図である。
【図８】図７の一部を詳細に示す平面図である。
【図９】実施の形態６の半導体装置の平面構造を模式的に示す平面図である。
【図１０】従来の半導体装置の問題点を模式的に示す説明図である。
【図１１】放電対策として採用されている従来の半導体装置を模式的に示す説明図である。
【発明を実施するための形態】
【００１２】
＜前提技術＞
図１０は従来の半導体装置の問題点を模式的に示す説明図である。図１０にＸＹ直交座標系を記している。図１０に示すように、従来の半導体装置は、炭化珪素を構成材料とした図示しないＳｉＣウエハに半導体チップ３０が設けられる。
【００１３】
半導体チップ３０は平面視して矩形状に形成される。半導体チップ３０は平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。開口部１２の大部分の領域にはアノード領域等の図示しない電極領域が露出した状態で形成されている。
【００１４】
半導体チップ３０の周辺領域にダイシングライン用の周辺ダイシング領域４４が設けられる。周辺ダイシング領域４４内であるインラインにＴＥＧ２が選択的に設けられる。例えば、図１０に示すように、ダイシング用マークであるＴＥＧ２は、半導体チップ３０の４辺のうち、−Ｙ方向側である下辺にのみ隣接して設けられる。
【００１５】
しかしながら、図１０に示すように、半導体チップ３０に隣接する周辺ダイシング領域４４にＴＥＧ２を配置すると、半導体チップ３０の動作時、具体的には、半導体チップ３０内に構成される半導体素子への高電圧印加時に、半導体チップ３０とＴＥＧ２との間で放電４０が生じ易くなるという問題点があった。
【００１６】
図１１は放電対策として採用されている従来の改良型半導体装置を模式的に示す説明図である。図１１にＸＹ直交座標系を記している。図１１に示すように、ある程度の大面積が必要なアルミ電極をＴＥＧ３としてダイシングラインとなる周辺ダイシング領域４４上に配置する場合、ＴＥＧ３の平面形状の縦横比を極端に設定し、非常に細長い長方形とした半導体装置が考えられる。具体的には、図１１に示すように、Ｙ方向に細長いＴＥＧ３が形成されている。
【００１７】
その結果、図１１で示す改良型半導体装置は、開口部１２とＴＥＧ３との距離を図１０で示す半導体装置に比べ長くすることができ、放電が生じるリスクの低減化を図っている。しかしながら、図１１で示す改良型半導体装置においても、放電対策が十分でなく放電現象を確実に回避することができていないという問題点を残している。
【００１８】
＜技術考察＞
図１０における開口部１２とＴＥＧ２との沿面距離について考察する。
【００１９】
大気中ではおよそ３（ｋＶ／ｍｍ）以上で放電すると仮定すれば、沿面放電させないために必要な距離ｄ［ｍｍ］は、「ｄ≧(素子耐圧)/（３ｋＶ／ｍｍ）…(1)」を目安に設計する必要がある。
【００２０】
例えば、半導体チップの素子耐圧が６００，１０００，１５００，３０００，及び６０００［Ｖ］である場合、半導体チップそれぞれ必要な距離ｄは０．２，０．３，０．５，１.０，及び２．０［ｍｍ］となる。
【００２１】
以下、炭化珪素半導体として３ｋＶ耐圧のＳｉＣを構成材料としたＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のウエハプロセス後のウエハに１０ｍｍ角程度の平面視正方形状の半導体チップを設ける場合を考える。
【００２２】
上述した平面形状の半導体チップの沿面放電のリスクを低減するために、半導体チップの平面形状を規定する４辺のうち、ダイシング領域にＴＥＧを配置している辺であるマーク隣接辺の形成幅を、４辺のうちマーク隣接辺以外の非該当辺における形成幅より約０．２ｍｍ以上、より望ましくは約１．０ｍｍ以上に大きく設計すればよい。この場合、少なくとも素子耐圧が３０００Ｖ以下の半導体チップに関し沿面放電のリスクを確実に回避することができる。
【００２３】
ＷＢに用いるアルミワイヤ径と本数から要求される開口部１２の一辺の長さが６．０〜８．０ｍｍ程度の場合、従来の半導体チップの非該当辺におけるポリイミド膜１１の形成幅が１．５ｍｍ程度であるのに対して、マーク隣接辺におけるポリイミド膜１１の形成幅を２．０ｍｍ程度にまで広めることができる。
【００２４】
また、以下で述べる実施の形態では、放電対策の目的を優先しているため、半導体チップのポリイミド膜１１の平面形状に関し上下左右の対称性が維持できていないものがある。すなわち、後工程において、ポリイミド膜１１の平面形状が互いに異なる複数種の半導体チップを処理する必要が生じる。
【００２５】
例えば、上記複数種の半導体チップに対しワイヤボンド処理を実行する場合、画像処理技術レベルを工夫して量産すべく、自動処理を行う必要がある。
【００２６】
この場合、第１の方法として、開口部１２、すなわち、ワイヤボンド処理が可能な領域を自動認識する方法がある。具体的には半導体チップのエッジでチップ認識させるだけでなく、上記複数種の半導体チップにおける互いに異なるポリイミド膜１１の平面形状をパターン認識させている。したがって、第１の方法では、開口部１２でない領域、すなわち、開口部１２の周辺に存在するポリイミド膜１１上でＷＢする不具合が生じないようにすることができる。
【００２７】
第２の方法として、半導体チップの配置を９０゜、１８０゜あるいは２７０°回転させる方法がある。具体的には半導体チップに形成される半導体素子がＭＯＳＦＥＴの場合はゲートパッドが存在するので、回転の自由度はないため第２の方法の採用は困難である。
【００２８】
一方、半導体チップに形成される半導体素子がＳＢＤ(Schottky Barrier Diode)の場合には、第２の方法を採用することができる。この場合、複数種の半導体チップそれぞれのポリイミド膜１１の形成幅に関し、形成幅の広い辺、形成幅の狭い辺の位置を統一することにより、パターン認識において共通する方向の開口部１２の領域を広くすることが可能となり、その分、設計マージンやプロセスマージンを高めることができる結果、歩留向上を図ることができる。
【００２９】
上述した第１及び第２の方法を採用可能な構造を実現すれば、ポリイミド膜１１の平面形状に関し上下左右対称な従来の半導体チップ同様、適切な位置でワイヤボンド処理を行うことができる。よって、従来の半導体装置と同様、後工程を良好に処理することを維持したまま、放電を抑制する構造の半導体装置を得ることが可能となる。
【００３０】
このような技術考察を経て、上述した前提技術である従来の半導体装置の問題点の解消を図ったのが以下に述べる実施の形態である。
【００３１】
＜実施の形態１＞
図１は実施の形態１の半導体装置の平面構造を模式的に示す平面図である。図１にＸＹ直交座標系を記している。図１に示すように、実施の形態１の半導体装置は、炭化珪素を構成材料とした図示しないＳｉＣウエハに半導体チップ１０が設けられる。
【００３２】
半導体チップ１０は平面視して平方形もしくは正方形に近い矩形状に形成される。半導体チップ１０は、平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。例えば、半導体チップ１０の＋Ｘ側の辺である右辺に着目した場合、右辺から平面視して対向する左辺に向かう方向を形成幅方向としている。開口部１２の大部分の領域にはアノード領域等の図示しない電極領域が露出して状態で形成されている。なお、図１に示すように、開口部１２の平面形状も矩形状となる。この際、開口部１２の角部に丸みをもたせても良い。
【００３３】
半導体チップ１０の周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。周辺ダイシング領域には以下で述べる４つの辺隣接ダイシング領域が含まれる。
【００３４】
以下、図１に示すように、半導体チップ１０の矩形を構成する４辺のうち、＋Ｙ方向の上辺、＋Ｘ方向の右辺、−Ｙ方向の下辺及び−Ｘ方向の左辺に隣接する４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとして説明する。
【００３５】
半導体チップ１０の４辺に隣接するダイシング領域４ａ〜４ｄに対し選択的にダイシング用マーク２であるＴＥＧ２が設けられる。実施の形態１では、図１に示すように、ダイシング領域４ａ〜４ｄのうち、ダイシング領域４ｂ及び４ｃにそれぞれＴＥＧ２が設けられる。
【００３６】
半導体チップ１０のポリイミド膜１１は、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている場合、４辺のうちＴＥＧ２に隣接するマーク隣接辺におけるポリイミド膜１１の形成幅を、４辺のうち上記マーク隣接辺に該当しない少なくとも一つの非該当辺における形成幅より広くしている。
【００３７】
具体的には、半導体チップ１０の右辺及び下辺がマーク隣接辺となり、半導体チップ１０の上辺及び左辺が少なくとも一つの非該当辺となる。したがって、半導体チップ１０の右辺及び下辺におけるポリイミド膜１１の形成幅Ｗ２は、半導体チップ１０の上辺及び左辺におけるポリイミド膜１の形成幅Ｗ１より広く設定される。
【００３８】
実施の形態１の半導体装置は、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている場合、４辺のうちＴＥＧ２に隣接するマーク隣接辺におけるポリイミド膜１１の形成幅Ｗ２を、４辺のうち少なくとも一つの非該当辺における形成幅Ｗ１より広くしていることを特徴としている。
【００３９】
実施の形態１の半導体装置は、上記特徴を有することにより、半導体チップ１０の表面電極が露出した状態で通常設けられる開口部１２とＴＥＧ２との沿面距離を比較的長く設定することができる。具体的には、ポリイミド膜１１の開口部１２とＴＥＧ２との沿面距離を上述した式(1)を満足する距離ｄ以上に設定することができる。
【００４０】
このため、実施の形態１の半導体装置は、ダイシング領域４ａ〜４ｄの存在時に半導体チップ１０を動作させる際、ダイシング用マークであるＴＥＧ２と少なくとも一つのチップである半導体チップ１０との間で放電現象を発生させない高い信頼性を得ることができる。
【００４１】
＜実施の形態２＞
図２は実施の形態２の半導体装置の平面構造を模式的に示す平面図である。図２にＸＹ直交座標系を記している。図２に示すように、実施の形態２の半導体装置は、炭化珪素を構成材料とした図示しないＳｉＣウエハにＹ方向である縦方向に隣接して２つの半導体チップ１００及び２００が設けられる。
【００４２】
半導体チップ１００及び２００はそれぞれ平面視して正方形もしくは正方形に近い矩形状に形成される。半導体チップ１００及び２００は、実施の形態１の半導体チップ１０と同様、それぞれ平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。そして、半導体チップ１００及び２００それぞれ４辺におけるポリイミド膜１１の形成幅を形成幅Ｗ１で統一している。
【００４３】
半導体チップ１００及び２００の周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。以下、図２に示すように、半導体チップ１００及び２００それぞれの矩形を構成する４辺に隣接して、実施の形態１と同様、４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとする。さらに、半導体チップ１００及び２００それぞれの矩形を構成する４角に隣接して設けられる角隣接ダイシング領域をダイシング領域４ｘとする。周辺ダイシング領域は上述した４つの辺隣接ダイシング領域及び４つの角隣接ダイシング領域を含んでいる。
【００４４】
半導体チップ１００及び２００の４角に隣接する角ダイシング領域４ｘのみに対し選択的にダイシング用マーク２であるＴＥＧ２が設けられる。図２に示すように、半導体チップ１００のダイシング領域４ｃの両端の延長方向にある右下方の角部及び左下方の角部に２つのＴＥＧ２が設けられる。なお、２つのＴＥＧ２は一部が半導体チップ１００のダイシング領域４ｃに延びて設けられる。また、半導体チップ１００のダイシング領域４ｃは半導体チップ２００のダイシング領域４ａとして共用している。
【００４５】
実施の形態２の半導体装置は、半導体チップ１００及び２００それぞれの角部に隣接して存在するダイシング領域４ｘのみに２つのＴＥＧ２が選択的に設けられることを特徴としている。
【００４６】
実施の形態２の半導体装置は上記特徴を有することにより、半導体チップ１００及び２００それぞれの表面電極が通常設けられる開口部１２とＴＥＧ２との沿面距離を長く設定することができる。なぜなら、角部のＴＥＧ２から半導体チップ１０への沿面距離は（√２）・Ｗ１程度となり、形成幅Ｗ１より長くなるからである。
【００４７】
このため、実施の形態２の半導体装置は、ダイシング領域４ａ〜４ｄ及びダイシング領域４ｘの存在時に半導体チップ１００及び２００を動作させる際、ダイシング用マークであるＴＥＧ２と少なくとも一つのチップである半導体チップ１００及び２００それぞれとの間で放電現象を発生させない高い信頼性を得ることができる。
【００４８】
さらに、実施の形態２の半導体装置は、半導体チップ１００及び２００それぞれのポリイミド膜１１の形成幅は形成幅Ｗ１で統一されているため、開口部１２の広さを十分に確保することができる。その結果、ポリイミド膜１１の平面形状の上下左右対称性を維持することができる。
【００４９】
なお、実施の形態２では、半導体チップ１００及び２００の平面形状を正方形状で示したが、長方形、正六角形などの多角形や円の平面形状を採用してもよい。この場合、半導体チップの中心となる、対角線の交点からの距離に関して、特に工夫せずとも角部までの距離を長くすることができる。
【００５０】
＜実施の形態３＞
図３は実施の形態３の半導体装置の全体平面構造を模式的に示す平面図である。図４は図３の一部を詳細に示す平面図である。図３及び図４それぞれにＸＹ直交座標系を記している。
【００５１】
図３及び図４に示すように、実施の形態３の半導体装置は、炭化珪素を構成材料としたＳｉＣウエハ１に半導体チップ１０１〜１０５、半導体チップ２０１〜２０５、半導体チップ３０１〜３０５、及び半導体チップ４０１〜４０５がマトリクス状に配置される設けられる。以下、半導体チップ１０１〜１０５、半導体チップ２０１〜２０５、半導体チップ３０１〜３０５、半導体チップ４０１〜４０５全体を示す場合、「複数の半導体チップ１００Ｐ」と称する。さらに、複数の半導体チップ１００Ｐそれぞれに共通する単一の半導体チップを代表して示す場合、単に「半導体チップ１０Ｓ」と称する。複数の半導体チップ１００Ｐ及び半導体チップ１０Ｓの呼称は、以降で述べる実施の形態４及び実施の形態５においても共通に使用する。
【００５２】
実施の形態３の半導体装置は、複数の半導体チップ１００ＰがＸ方向及びＹ方向に沿ってマトリクス状に配置される。半導体チップ１０Ｓは平面視して正方形もしくは正方形に近い矩形状に形成される。半導体チップ１０Ｓは、平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。
【００５３】
複数の半導体チップ１００Ｐそれぞれの周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。以下、実施の形態１と同様、半導体チップ１０Ｓの矩形を構成する４辺のうち、上辺、右辺、下辺及び左辺に隣接する４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとして説明する。
【００５４】
複数の半導体チップ１００Ｐに対し選択的にダイシング用マークであるＴＥＧ２が設けられる。
【００５５】
したがって、複数の半導体チップ１００Ｐは、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている少なくとも一つのマーク隣接チップと、ダイシング領域４ａ〜４ｄの全てにＴＥＧ２が設けられていない少なくとも一つのマーク不存在チップとに分類される。
【００５６】
図３で示す複数の半導体チップ１００Ｐのうち、半導体チップ１０２〜１０５，２０２，２０４，３０２〜３０５，４０２及び４０４は少なくとも一つのマーク隣接チップに該当し、半導体チップ１０１，２０１，２０３，２０５，３０１，３０５，４０１，４０３及び４０５は少なくとも一つのマーク不在チップに該当する。
【００５７】
少なくとも一つのマーク不存在チップはそれぞれ、４辺それぞれからのポリイミド膜１１の形成幅が第１の形成幅である形成幅Ｗ１に設定される。具体的には、図４に示すように、マーク不在チップである半導体チップ２０３は４辺それぞれからのポリイミド膜１１の形成幅が形成幅Ｗ１で統一される。
【００５８】
さらに、少なくとも一つのマーク隣接チップはマーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１より広い第２の形成幅である形成幅Ｗ２に設定され、かつ、少なくとも一つの非該当辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定されている。
【００５９】
具体的には、マーク隣接チップである半導体チップ１０２のダイシング領域４ｂ及び４ｃそれぞれにＴＥＧ２が形成されており、マーク隣接辺が右辺及び下辺となり、少なくとも一つの非該当辺が上辺及び左辺となる。
【００６０】
したがって、半導体チップ１０２の右辺及び下辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、半導体チップ１０２の上辺及び左辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定される。
【００６１】
半導体チップ１０３及び２０２においても、半導体チップ１０２と同様、マーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、かつ、少なくとも一つの非該当辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定されている。
【００６２】
実施の形態３の半導体装置における少なくとも一つのマーク隣接チップは、それぞれ、マーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、かつ、少なくとも一つの非該当辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定されていることを特徴としている。
【００６３】
実施の形態３の半導体装置は上記特徴を有することにより、実施の形態１と同様、マーク隣接チップの表面電極が通常設けられる開口部１２とダイシング用マークであるＴＥＧ２との沿面距離を長く設定することができる。このため、実施の形態３の半導体装置は、ダイシング領域４ａ〜４ｄの存在時に少なくとも一つのマーク隣接チップを動作させる際、ＴＥＧ２とマーク隣接チップとの間で放電現象を発生させない高い信頼性を得ることができる。
【００６４】
加えて、実施の形態３の半導体装置はおける少なくとも一つのマーク不存在チップは、それぞれ、４辺それぞれからのポリイミド膜１１の形成幅が形成幅Ｗ１に設定されているため、開口部１２を狭めることなく形成することができる。
【００６５】
このように、実施の形態３の半導体装置における少なくとも一つのマーク不在チップは、ポリイミド膜１１の平面形状に関し上下左右の対称性を維持でき、かつ、開口部１２の面積も従来構造から狭める必要はない。なぜなら、開口部１２は、ワイヤボンド処理等の後工程において、所望の太さと本数のアルミ等のワイヤを少しでも作業性、量産性よくボンディングする目的のために設けられるため、広い方が望ましいからである。
【００６６】
一方、少なくとも一つのマーク隣接チップは４辺におけるポリイミド膜１１の形成幅が異なるため、ポリイミド膜１１の平面形状が非対称となる。しかしながら、対向する一対の辺が少なくとも一つの非該当辺である場合、対向する一対の辺は対称な関係を維持できる。
【００６７】
例えば、図４で示す半導体チップ２０２は、右辺及び左辺は共に非該当辺となるため、ポリイミド膜１１の平面形状に関し、対向する一対の辺となる右辺及び左辺は左右対称な関係を維持することができる。さらに、実施の形態３では、マーク隣接チップにおける全ての非該当辺におけるポリイミド膜１１の形成幅を形成幅Ｗ１としているため、非該当辺における開口部１２の開口幅を広くすることができる。
【００６８】
このように、マーク隣接チップにおいてもポリイミド膜１１が上下あるいは左右対称を維持できる場合があり、かつ、開口部１２の開口幅が広くすることができるため、後工程であるワイヤボンド処理を容易にし、実施の形態３の半導体装置を用いたモジュールの設計が容易になる効果を奏する。例えば、ＳｉＣウエハ１の面内においてポリイミド膜１１の４辺間で形成幅の異なる半導体チップ１０Ｓをモジュール毎に使い分けることができるなどのメリットがある。
【００６９】
したがって、ポリイミド膜１１の平面形状が互いに異なる複数の半導体チップに対して、後工程における画像認識技術レベルを要求する第１の対応、上述したようにモジュール毎に半導体チップを使い分けるなど第２の対応のうち、いずれの対応を選択するかは、コスト、歩留、量産規模などを総合的に判断して決定すれば良い。
【００７０】
＜実施の形態４＞
図５は実施の形態４の半導体装置の全体平面構造を模式的に示す平面図である。図６は図５の一部を詳細に示す平面図である。図５及び図６それぞれにＸＹ直交座標系を記している。
【００７１】
図５及び図６に示すように、実施の形態４の半導体装置は、炭化珪素を構成材料としたＳｉＣウエハ１に半導体チップ１０１〜１０５、半導体チップ２０１〜２０５、半導体チップ３０１〜３０５、及び半導体チップ４０１〜４０５がマトリクス状に配置されている。すなわち、ＳｉＣウエハ１に設けられる複数の半導体チップ１００ＰがＸ方向及びＹ方向に沿ってマトリクス状に配置されている。
【００７２】
半導体チップ１０Ｓは平面視して正方形もしくは正方形に近い矩形状に形成される。半導体チップ１０Ｓは、平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。
【００７３】
複数の半導体チップ１００Ｐそれぞれの周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。以下、実施の形態１と同様、半導体チップ１０Ｓの矩形を構成する４辺のうち、上辺、右辺、下辺及び左辺に隣接する４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとして説明する。
【００７４】
複数の半導体チップ１００Ｐに対し選択的にダイシング用マークであるＴＥＧ２が設けられる。
【００７５】
したがって、複数の半導体チップ１００Ｐは、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている複数のマーク隣接チップと、ダイシング領域４ａ〜４ｄの全てにＴＥＧ２が設けられていない複数のマーク不存在チップとに分類される。
【００７６】
図５で示す複数の半導体チップ１００Ｐのうち、半導体チップ１０２，１０４，２０２，２０４，３０２，３０４，４０２及び４０４は複数のマーク隣接チップに該当し、半導体チップ１０１，１０３，１０５，２０１，２０３，２０５，３０１，３０３，３０５，４０１，４０３及び４０５は複数のマーク不存在チップに該当する。
【００７７】
ＴＥＧ２は複数のマーク隣接チップそれぞれに対し、４辺のうち１辺のみに隣接して設けられ、かつ、ダイシング領域４ａ〜４ｄのうち、複数のマーク隣接チップそれぞれに対し、Ｘ方向及びＹ方向にうち一の方向であるＹ方向に存在する一対のダイシング領域４ａ及び４ｃのいずれか一方に設けられる。このように、実施の形態４では、第１の方向であるＸ方向及び第２の方向であるＹ方向のうち一の方向であるＹ方向をマーク隣接方向とし、Ｘ方向をマーク不存在方向としている。
【００７８】
複数のマーク不存在チップはそれぞれ、実施の形態３と同様、４辺それぞれからのポリイミド膜１１の形成幅が第１の形成幅である形成幅Ｗ１に設定される。
【００７９】
一方、複数のマーク隣接チップはマーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１より広い第２の形成幅である形成幅Ｗ２に設定され、かつ、少なくとも一つの非該当辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定されている。
【００８０】
具体的には、図６に示すように、マーク隣接チップである半導体チップ１０２はダイシング領域４ｃにＴＥＧ２が形成されており、マーク隣接辺が下辺となり、少なくとも一つの非該当辺が上辺、右辺及び左辺となる。
【００８１】
このように、実施の形態４において、少なくとも一つの非該当辺はマーク不存在方向であるＸ方向に沿って互いに対向する二辺を必ず含んでいる。したがって、実施の形態４の半導体装置は、マーク隣接チップにおいてもマーク不存在方向に沿って対称なポリイミド膜１１の平面形状を必ず得ることができる。例えば、図６で示す半導体チップ１０２及び１２０２のポリイミド膜１１の平面形状は共に左右対称性を有している。
【００８２】
したがって、半導体チップ１０２の下辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、半導体チップ１０２の上辺、右辺及び左辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定される。
【００８３】
半導体チップ２０２においても、半導体チップ１０２と同様、マーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、かつ、少なくとも一つの非該当辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定されている。
【００８４】
実施の形態４の半導体装置におけるダイシング用マークであるＴＥＧ２は、複数のマーク隣接チップそれぞれに対し、４辺のうち１辺のみに隣接して設けられるため、開口部１２の面積縮小化を必要最小限に抑え、かつ、実施の形態３と同様、マーク隣接チップを動作させる際、放電現象を発生させない高い信頼性を得ることができる。
【００８５】
さらに、実施の形態４の半導体装置は、複数のマーク隣接チップそれぞれに対し、マーク隣接方向のみに隣接してダイシング用マークが設けられるため、少なくとも一つの非該当辺は、マーク不存在方向に沿って互いに対向する二辺を必ず含んでいる。
【００８６】
このため、複数のマーク隣接チップそれぞれにおいて、マーク不存在方向に沿って互いに対向する二辺における絶縁膜の形成幅は形成幅Ｗ１で統一される。その結果、実施の形態４の半導体装置は、複数のマーク隣接チップにおけるポリイミド膜１１の平面形状をマーク不存在方向に沿って対称にすることができるため、その分、後処理の簡略化を図ることができる。
【００８７】
このように、実施の形態４の半導体装置は、ＴＥＧ２の配置をＹ方向に揃えることにより、ポリイミド膜１１の形成幅を広くする辺を最大で“１”に減らすことができる。その結果、実施の形態４の半導体装置は、開口部１２の開口幅を広げることができ、モジュールの設計が容易になる。
【００８８】
＜実施の形態５＞
図７は実施の形態５の半導体装置の全体平面構造を模式的に示す平面図である。図８は図７の一部を詳細に示す平面図である。図７及び図８それぞれにＸＹ直交座標系を記している。図７及び図８に示すように、実施の形態５の半導体装置は、炭化珪素を構成材料としたＳｉＣウエハ１に半導体チップ１０１〜１０５、半導体チップ２０１〜２０５、半導体チップ３０１〜３０５、及び半導体チップ４０１〜４０５がマトリクス状に配置される。すなわち、ＳｉＣウエハ１に設けられる複数の半導体チップ１００ＰはＸ方向及びＹ方向に沿ってマトリクス状に配置される。
【００８９】
半導体チップ１０Ｓは平面視して正方形もしくは正方形に近い矩形状に形成され、半導体チップ１０Ｓは、平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。
【００９０】
複数の半導体チップ１００Ｐそれぞれの周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。以下、実施の形態１と同様、半導体チップ１０Ｓの矩形を構成する４辺のうち、上辺、右辺、下辺及び左辺に隣接する４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとして説明する。
【００９１】
複数の半導体チップ１００Ｐに対し選択的にダイシング用マークであるＴＥＧ２が設けられる。
【００９２】
したがって、複数の半導体チップ１００Ｐは、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている複数のマーク隣接チップと、ダイシング領域４ａ〜４ｄの全てにＴＥＧ２が設けられていない複数のマーク不存在チップとに分類される。
【００９３】
図７で示す複数の半導体チップ１００Ｐのうち、半導体チップ１０２，１０４，２０２，２０４，３０２，３０４，４０２及び４０４は複数のマーク隣接チップに該当し、半導体チップ１０１，１０３，１０５，２０１，２０３，２０５，３０１，３０３，３０５，４０１，４０３及び４０５は複数のマーク不存在チップに該当する。
【００９４】
ダイシング用マークであるＴＥＧ２は、複数のマーク隣接チップそれぞれに対し、Ｙ方向のみに隣接して設けられる。このように、実施の形態５では、第１の方向であるＸ方向及び第２の方向であるＹ方向のうち一の方向であるＹ方向をマーク隣接方向とし、Ｘ方向をマーク不存在方向としている。
【００９５】
複数のマーク不存在チップはそれぞれ、実施の形態３と同様、４辺それぞれからのポリイミド膜１１の形成幅が第１の形成幅である形成幅Ｗ１に設定される。
【００９６】
一方、複数のマーク隣接チップはそれぞれマーク隣接辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１より広い第２の形成幅である形成幅Ｗ２に設定される。さらに、複数のマーク隣接チップはそれぞれマーク隣接辺に対向する辺であるマーク対向辺におけるポリイミド膜１１の形成幅も形成幅Ｗ２に設定される。すなわち、マーク隣接辺に該当しないマーク対向辺においてもポリイミド膜１１が形成幅Ｗ２に設定される。
【００９７】
さらに、実施の形態５では、少なくとも一つの非該当辺は、マーク隣接方向でないマーク不存在方向であるＸ方向に沿って互いに対向する二辺のみとなる。
【００９８】
具体的には、図８に示すように、マーク隣接チップである半導体チップ１０２はダイシング領域４ｃにＴＥＧ２が形成されており、マーク隣接辺が下辺となり、マーク対向辺が上辺となり、少なくとも一つの非該当辺が右辺及び左辺となる。
【００９９】
したがって、半導体チップ１０２の上辺及び下辺におけるポリイミド膜１１の形成幅が形成幅Ｗ２に設定され、半導体チップ１０２の右辺及び左辺におけるポリイミド膜１１の形成幅が形成幅Ｗ１に設定される。
【０１００】
このように、実施の形態５において、少なくとも一つの非該当辺はマーク不存在方向であるＸ方向に沿って互いに対向する二辺を必ず含んでいる。したがって、実施の形態５の半導体装置は、マーク隣接チップにおいてもマーク不存在方向に沿って対称なポリイミド膜１１の平面形状を得ることができる。例えば、図８で示す半導体チップ１０２及び半導体チップ２０２それぞれのポリイミド膜１１の平面形状は左右対称性を有している。
【０１０１】
さらに、実施の形態５において、マーク隣接辺及びマーク対向辺におけるポリイミド膜１１の形成幅を共に形成幅Ｗ２に設定している。したがって、実施の形態５の半導体装置は、マーク隣接チップのマーク隣接方向に沿って対称なポリイミド膜１１の平面形状を得ることができる。例えば、図８で示す半導体チップ１０２及び２０２それぞれのポリイミド膜１１は上下対称性を有している。
【０１０２】
実施の形態５の半導体装置におけるダイシング用マークであるＴＥＧ２は、複数のマーク隣接チップそれぞれに対し、マーク隣接方向であるＹ方向のみに隣接して設けられるため、実施の形態３と同様、マーク隣接チップを動作させる際、放電現象を発生させない高い信頼性を得ることができる。
【０１０３】
実施の形態５の半導体装置における複数のマーク隣接チップそれぞれの少なくとも一つの非該当辺は、マーク不存在方向のＸ方向に沿って互いに対向する二辺のみとなる。このため、複数のマーク隣接チップそれぞれにおいて、マーク不存在方向に沿って互いに対向する二辺におけるポリイミド膜１１の形成幅は必ず形成幅Ｗ１で統一される。
【０１０４】
その結果、実施の形態５の半導体装置は、複数のマーク隣接チップそれぞれのポリイミド膜１１の平面形状をマーク不存在方向に沿って対称にすることができる。
【０１０５】
さらに、実施の形態５の半導体装置における複数のマーク隣接チップは、それぞれ、マーク隣接辺及びマーク対向辺におけるポリイミド膜１１の形成幅が共に形成幅Ｗ２設定されている。
【０１０６】
その結果、実施の形態５の半導体装置は、複数のマーク隣接チップそれぞれのポリイミド膜１１の平面形状をマーク不存在方向に加え、マーク隣接方向に沿って対称にすることができるため、その分、後処理の簡略化を図ることができる。
【０１０７】
このように、実施の形態５の半導体装置は、半導体チップ１０Ｓの外観であるポリイミド膜１１の平面形状を上下左右対称にでき、後工程における組立効率を上げることができる。また、複数の半導体チップ１００Ｐ全てにおいて、ポリイミド膜１１の形成幅が上下左右対称となるため、実施の形態５の半導体装置を利用したモジュールの設計が容易になる。
【０１０８】
＜実施の形態６＞
図９は実施の形態６の半導体装置の平面構造を模式的に示す平面図である。図９にＸＹ直交座標系を記している。実施の形態６の半導体装置は、炭化珪素を構成材料とした図示しないＳｉＣウエハに半導体チップ１００及び２００が設けられる。すなわち、ＳｉＣウエハに少なくとも一つのチップが設けられる。
【０１０９】
半導体チップ１００及び２００はそれぞれ平面視して正方形もしくは正方形に近い矩形状に形成される。半導体チップ１００及び２００は、それぞれ平面視して対向する辺に向かう方向を形成幅方向として、４辺それぞれから開口部１２を残存しつつ形成される絶縁膜であるポリイミド膜１１を有している。開口部１２は平面視矩形状を呈し、ポリイミド膜１１と形成方向が一致する４辺を有している。
【０１１０】
半導体チップ１００及び２００はそれぞれ、開口部１２から露出し、開口部１２の一つの辺に隣接して設けられるゲートパッド５を有している。ゲートパッド５はトランジスタのゲート電極の外部取り出し用の電極領域である。開口部１２におけるゲートパッド５の周辺にゲートパッド用ポリイミド膜１５が形成されている。
【０１１１】
そして、実施の形態６では、マーク隣接辺を、ポリイミド膜１１の４辺のうちゲートパッド５が隣接して形成されている辺であるゲートパッド隣接辺と垂直関係を有する辺としている。
【０１１２】
具体的には、図９で示す構造では、半導体チップ１００は左辺をゲートパッド隣接辺としており、左辺と垂直関係を有する下辺をマーク隣接辺としている。また、半導体チップ２００は左辺をゲートパッド隣接辺としており、左辺と垂直関係を有する上辺をマーク隣接辺としている。
【０１１３】
半導体チップ１００及び２００それぞれの周辺領域にダイシングライン用の周辺ダイシング領域が設けられる。以下、実施の形態１と同様、半導体チップ１００及び２００それぞれの矩形を構成する４辺のうち、上辺、右辺、下辺及び左辺に隣接する４つの辺隣接ダイシング領域をダイシング領域４ａ、４ｂ、４ｃ及び４ｄとして説明する。
【０１１４】
半導体チップ１００及び２００それぞれ４辺に隣接するダイシング領域４ａ〜４ｄに対し選択的にダイシング用マーク２であるＴＥＧ２が設けられる。図９に示すように、半導体チップ１００のダイシング領域４ｃにＴＥＧ２が設けられる。なお、半導体チップ１００のダイシング領域４ｃは半導体チップ２００のダイシング領域４ａと共通の領域である。
【０１１５】
半導体チップ１００及び２００それぞれのポリイミド膜１１は、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている場合、４辺のうちＴＥＧ２に隣接するマーク隣接辺におけるポリイミド膜１１の形成幅を、４辺のうち上記マーク隣接辺に該当しない少なくとも一つの非該当辺における形成幅より広くしている。
【０１１６】
具体的には、半導体チップ１００の下辺がマーク隣接辺となり、半導体チップ１００の上辺、右辺及び左辺が少なくとも一つの非該当辺となる。したがって、半導体チップ１００の下辺におけるポリイミド膜１１の形成幅Ｗ２は、半導体チップ１０の上辺、右辺及び左辺におけるポリイミド膜１の形成幅Ｗ１より広く設定される。
【０１１７】
実施の形態６の半導体装置は、実施の形態１と同様、ダイシング領域４ａ〜４ｄのいずれかにＴＥＧ２が設けられている場合、４辺のうちＴＥＧ２に隣接するマーク隣接辺におけるポリイミド膜１１の形成幅Ｗ２を、４辺のうち少なくとも一つの非該当辺における形成幅Ｗ１より広くしていることを特徴としている。
【０１１８】
したがって、実施の形態６の半導体装置は、実施の形態１と同様、ダイシング用マークであるＴＥＧ２と少なくとも一つのチップである半導体チップ１００及び２００との間で放電現象を発生させない高い信頼性を得ることができる。
【０１１９】
さらに、実施の形態６の半導体装置は、４辺のうち、ゲートパッド５が隣接されるゲートパッド隣接辺と垂直関係を有する辺をマーク隣接辺としている。
【０１２０】
このため、実施の形態６は、ゲートパッド５とＴＥＧ２との沿面距離を確実に長く設定することができる。その結果、実施の形態６の半導体装置は、ダイシング領域４ａ〜４ｄの存在時に半導体チップ１００及び２００を動作させる際、ＴＥＧ２と半導体チップ１００及び２００それぞれのゲートパッド５との間で放電現象を発生させない高い信頼性を得ることができる。
【０１２１】
また、実施の形態６において、実施の形態４と同様、４辺のうち最大で１辺のみに隣接してＴＥＧ２を設けるようにすれば、ゲートパッド５を有する開口部１２の縮小化を必要最小限に抑えることができ、半導体チップ１００及び２００それぞれのポリイミド膜１１の平面形状の上下対称性及び左右対称性のうち片方を必ず維持できる。
【０１２２】
＜その他＞
上述した実施の形態１〜実施の形態６の半導体チップおいて、半導体チップを設けるウエハをＳｉＣウエハとし、半導体チップに設けられる半導体素子を例えば３ｋＶ耐圧のＳｉＣ ＭＯＳＦＥＴを一例として示した。
【０１２３】
しかし、上記半導体素子として、他にＳｉＣＳＢＤ(Schottky Barrier Diode), ＳｉＣ ＪＢＳ(Junction Barrier Schottky), ＳｉＣ ＭＰＳ(Merged Pin Shottky), ＳｉＣＩＧＢＴ(Insulated Gate Bipolar Transistor)等の他の半導体デバイスを採用しても良い。大電力素子として使用されるＩＧＢＴにおいては放電リスクも高まることが多いため、上記半導体素子としてＩＧＢＴを採用することは特に有効である。
【０１２４】
さらに、上記半導体素子を有する半導体チップを、ワイドバンドギャップ半導体材料と用いたウエハ、ＧａＮウエハ、ダイヤモンドウエハ、あるいは既存のシリコン半導体を用いたウエハに設けることも可能である。
【０１２５】
また、実施の形態１、実施の形態３〜実施の形態６では、半導体チップの平面形状として矩形状を示したが、５角形以上の多角形を半導体チップの平面形状としても良い。多角形の場合も、矩形状の場合と同様、ダイシング領域は各辺に隣接して形成される。ただし、実施の形態５の半導体チップの平面形状は６以上の偶数をｎとしたｎ角形にする必要がある等の制約がある。
【符号の説明】
【０１２６】
１  ＳｉＣウエハ、２，３  ＴＥＧ、４ａ〜４ｄ，４ｘ  ダイシング領域、５  ゲートパッド、１０，１０Ｓ，１００〜１０５，２００〜２０５，３０１〜３０５，４０１〜４０５  半導体チップ、１１  ポリイミド膜、１５  ゲートパッド用ポリイミド膜、１００Ｐ  複数の半導体チップ。
【図１】
2019165111.tif 000003
【図２】
2019165111.tif 000004
【図３】
2019165111.tif 000005
【図４】
2019165111.tif 000006
【図５】
2019165111.tif 000007
【図６】
2019165111.tif 000008
【図７】
2019165111.tif 000009
【図８】
2019165111.tif 000010
【図９】
2019165111.tif 000011
【図１０】
2019165111.tif 000012
【図１１】
2019165111.tif 000013