(57)【要約】【課題】ウェーハの反りを抑制することが可能な記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、金属元素を含む導電層と、前記導電層上に設けられた半導体層と、前記半導体層上に積層された電極層と、前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、を備える。前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する。【選択図】図１
2019050271.tif 000002
【特許請求の範囲】
【請求項１】
金属元素を含む導電層と、
前記導電層上に設けられた半導体層と、
前記半導体層上に積層された電極層と、
前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、
前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、
を備え、
前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する記憶装置。
【請求項２】
前記半導体層は、前記リセスもしくは前記貫通孔の内部に位置する部分を含む請求項１記載の記憶装置。
【請求項３】
前記電極層は、前記半導体層の上面に沿った第１方向に延在し、
前記導電層は、前記リセスを含む複数のリセス、もしくは、前記貫通孔を含む複数の貫通孔を有し、
前記複数のリセスもしくは前記複数の貫通孔は、前記第１方向と交差する第２方向に配置される請求項１または２に記載の記憶装置。
【請求項４】
前記電極層は、前記半導体層の上面に沿った第１方向に延在し、
前記リセスもしくは前記貫通孔は、前記第１方向と交差する第２方向に延在する請求項１または２に記載の記憶装置。
【請求項５】
基板上に設けられた回路をさらに備え、
前記導電層は、前記電極層と前記回路との間に位置する請求項１から４のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、基板上に積層された複数のワード線と、ワード線を積層方向に貫く複数の半導体チャネルと、を備え、メモリセルは、ワード線と半導体チャネルとが交差する部分に配置される。そして、ワード線と基板との間にメモリセルを駆動する回路を設けることによりチップサイズを縮小、もしくは、記憶容量を増すことも可能となる。このような構造の記憶装置では、プレート状のソース線がワード線と回路との間に配置され、複数の半導体チャネルに電気的に接続される。ソース線には、その電位分布を均一化するために低抵抗の金属材料を用いることが好ましい。しかしながら、金属材料を含むソース線の応力に起因したウェーハの反り等が発生する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／００７３８６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ウェーハの反りを抑制することが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、金属元素を含む導電層と、前記導電層上に設けられた半導体層と、前記半導体層上に積層された電極層と、前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、を備える。前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を示す模式断面図である。
【図２】実施形態に係る記憶装置の導電層を示す模式平面図である。
【図３】実施形態に係る記憶装置の導電層を示す模式断面図である。
【図４】実施形態に係る記憶装置の特性を示す模式断面図である。
【図５】実施形態の変形例に係る記憶装置の導電層を示す模式平面図である。
【図６】実施形態の変形例に係る記憶装置の導電層を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１（ａ）および（ｂ）は、実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、ＮＡＮＤ型記憶装置であり、３次元配置されたメモリセルを備える。
【００１０】
図１（ａ）に示すように、記憶装置１は、基板１０上に設けられた回路ＤＣと、回路ＤＣの上に設けられたソース線ＳＬと、ソース線ＳＬ上に積層された複数のワード線ＷＬと、ワード線ＷＬの上方に設けられた配線層ＩＬと、を備える。図１（ａ）は、ワード線ＷＬの延在方向に平行な断面を示す模式図であり、便宜上、各構成要素間に設けられる絶縁膜を省略している。
【００１１】
ソース線ＳＬは、導電層２０と、半導体層３０と、を含む。導電層２０は、タングステン（Ｗ）などの金属元素を含む低抵抗の材料を用いて形成される。導電層２０は、例えば、Ｘ方向およびＹ方向に広がる板状の金属層である。半導体層３０は、例えば、ポリシリコン層である。
【００１２】
ワード線ＷＬは、図示しない層間絶縁膜を介してソース線ＳＬ上に積層される。ワード線ＷＬは、それぞれＸ方向に延在し、その端部は、階段状に加工される。ワード線ＷＬは、例えば、タングステンなどを含む金属層である。
【００１３】
記憶装置１は、ワード線ＷＬを貫いて、その積層方向（Ｚ方向）に延びる柱状の半導体層（以下、半導体ピラー４０）をさらに備える。半導体ピラー４０は、例えば、シリコンを含み、その下端においてソース線ＳＬの半導体層３０に接続される。また、ソース線ＳＬの導電層２０は、半導体ピラー４０の下方に位置する応力緩和部２１（リセスもしくは貫通孔）を含む。
【００１４】
配線層ＩＬは、ワード線ＷＬの上方に設けられ、半導体ピラー４０に電気的に接続されるビット線ＢＬを含む。また、配線層ＩＬは、コンタクトプラグＣＰ１を介してワード線ＷＬの各端部に電気的に接続された配線を含む。さらに、ワード線ＷＬを貫通してＺ方向に延びるコンタクトプラグＣＰ２を介してソース線ＳＬに電気的に接続される配線（図示しない）を含む。また、配線層ＩＬは、コンタクトプラグＣＰ３を介して回路ＤＣに電気的に接続される配線を含む。すなわち、ソース線ＳＬおよびワード線ＷＬは、配線層ＩＬを介して回路ＤＣに電気的に接続される。
【００１５】
また、記憶装置１は、ワード線ＷＬおよびソース線ＳＬを貫いて、Ｚ方向に延びるコンタクトプラグＣＰ４をさらに含んでも良い。コンタクトプラグＣＰ４は、例えば、図配線層ＩＬの配線（図示しない）と、回路ＤＣを電気的に接続する。導電層２０および半導体層３０は、コンタクトプラグＣＰ４を通す貫通孔をそれぞれ有する。
【００１６】
図１（ｂ）は、ワード線ＷＬに直交する断面を示す模式図である。図１（ｂ）に示すように、ソース線ＳＬの上には、ワード線ＷＬを含む積層体１００が設けられる。積層体１００は、選択ゲートＳＧＳおよびＳＧＤをさらに含む。選択ゲートＳＧＳは、ソース線ＳＬとワード線ＷＬとの間に位置する。選択ゲートＳＧＤは、ワード線ＷＬと配線層ＩＬとの間に位置する。積層体１００は、スリットＳＴにより複数の部分に分断されている。スリットＳＴは、Ｘ方向に延在し、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの形状を画する。スリットＳＴの内部には、例えば、図示しない絶縁層が設けられる。
【００１７】
半導体ピラー４０は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。記憶装置１は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれと、半導体ピラー４０と、の間に位置する絶縁層５０をさらに備える。絶縁層５０は、半導体ピラー４０の側面を囲み、Ｚ方向に延びる。
【００１８】
絶縁層５０は、例えば、半導体ピラー４０からワード線ＷＬに向かう方向に複数の絶縁膜を積層した構造を有し、半導体ピラー４０と各ワード線ＷＬとの間に位置する部分において、電荷保持層として機能する。すなわち、記憶装置１は、半導体ピラー４０がワード線ＷＬと交差する部分に設けられたメモリセルを含む。また、半導体ピラー４０が選択ゲートＳＧＳおよびＳＧＤと交差する部分には、それぞれ選択トランジスタが設けられる。
【００１９】
図２（ａ）および（ｂ）は、実施形態に係る記憶装置１の導電層２０を示す模式平面図である。図２（ｂ）は、図２（ａ）中に示す領域２Ｂを拡大して示す模式図である。
【００２０】
図２（ａ）に示すように、導電層２０は、Ｘ方向およびＹ方向に広がるプレート状に設けられる。スリットＳＴは、Ｘ方向に延在し、積層体１００を複数の部分に分断する。導電層２０は、この例に限定される訳ではなく、例えば、スリットＳＴと同方向に延在する複数の部分に分割されても良い。
【００２１】
導電層２０は、例えば、金属材料を用いて形成すると、シリコン酸化膜などの層間絶縁膜もしくはワード線ＷＬとの間の熱膨張差に起因した応力を含む場合がある。これに対し、本実施形態に係る記憶装置１では、複数の応力緩和部２１を形成し、導電層２０中に生じる応力を低減する。
【００２２】
図２（ｂ）に示すように、応力緩和部２１は、それぞれスリットＳＴの延在方向と交差する方向、例えば、Ｙ方向に並ぶように配置される。応力緩和部２１は、例えば、導電層２０の一部を除去した貫通孔ＴＨもしくはリセスＲＨである。応力緩和部２１は、Ｘ方向において隣合う列においてＹ方向の位置が相互にずれるように配置される、所謂、千鳥状の配置となることが好ましい。応力緩和部２１をこのように配置することにより、例えば、スリットＳＴの延在方向に延びるワード線ＷＬと導電層２０との間の熱膨張差に起因した応力を軽減することが可能となる。
【００２３】
図３（ａ）および（ｂ）は、ソース線ＳＬを示す模式断面図である。図３（ａ）には、貫通孔ＴＨを含む導電層２０が示されている。図３（ｂ）には、リセスＲＨを含む導電層２０が示されている。
【００２４】
図３（ａ）に示すソース線ＳＬは、層間絶縁膜１５の上に積層された導電層２０と半導体層３０とを含む。導電層２０は、その上面から層間絶縁膜１５に連通する貫通孔ＴＨを応力緩和部２１として含む。半導体層３０は、導電層２０の上に、貫通孔ＴＨを埋め込むように設けられる。
【００２５】
導電層２０は、例えば、タングステンを含む金属層であり、層間絶縁膜１５の上にＣＶＤ（Chemical Vapor Deposition）を用いて堆積される。貫通孔ＴＨは、例えば、ドライエッチングを用いて導電層２０を選択的に除去することにより形成される。半導体層３０は、例えば、ＣＶＤを用いて堆積されるポリシリコン層である。
【００２６】
図３（ｂ）に示すソース線ＳＬでは、導電層２０は、その上面から層間絶縁膜１５の方向に設けられたリセスＲＨを応力緩和部２１として含む。半導体層３０は、導電層２０の上に、リセスＲＨを埋め込むように設けられる。リセスＲＨは、例えば、ドライエッチングを用いて導電層２０を選択的に除去することにより形成される。この場合、ドライエッチングは、層間絶縁膜１５を露出させる前に停止される。
【００２７】
図４は、実施形態に係る記憶装置１の特性を示す模式断面図である。図４には、コンタクトプラグＣＰ２から半導体ピラー４０へ流れるセル電流ＩＣの流路が示されている。また、コンタクトプラグＣＰ２の下端は、導電層２０に接続され、半導体ピラー４０の下端は、半導体層３０に接続されている。これにより、それぞれの接触抵抗を低減することができる。
【００２８】
コンタクトプラグＣＰ２から流れるセル電流ＩＣは、その一部が半導体層３０中を流れるものの、大部分は、導電層２０を介して流れる。そして、半導体ピラー４０の近傍において、導電層２０と半導体層３０との境界を越えて半導体ピラー４０に向かう。このため、ソース線ＳＬに対する導電層２０と半導体層３０との間の界面におけるエネルギー障壁の影響を小さくすることが望ましい。本実施形態では、導電層２０に設けられた貫通孔ＴＨもしくはリセスＲＨ（図３（ａ）および（ｂ）参照）の内部に半導体層３０の一部を設けることにより、導電層２０と半導体層３０との間の接触面積を拡大することができる。これにより、セル電流ＩＣに対するソース線ＳＬの抵抗を小さくすることができる。
【００２９】
図５は、実施形態の変形例に係る記憶装置２の導電層２０を示す模式平面図である。この例では、導電層２０は、複数の応力緩和部２３を含む。応力緩和部２３は、スリットＳＴの延在方向と交差する方向、例えば、Ｙ方向に延在する。また、複数の応力緩和部２３がＹ方向に並んで配置される。応力緩和部２３は、例えば、溝状の貫通孔ＴＨもしくはリセスＲＨである。また、応力緩和部２３は、Ｙ方向に並んだ応力緩和部２３の間の部分Ｐｗが、Ｘ方向に見て隣接する応力緩和部２３にオーバラップするように配置されることが好ましい。これにより、例えば、スリットＳＴの延在方向に延びるワード線ＷＬと導電層２０との間の熱膨張差に起因した応力を軽減することが可能となる。
【００３０】
図６（ａ）および（ｂ）は、実施形態の変形例に係る記憶装置３および４のソース線ＳＬを示す模式断面図である。図６（ａ）および（ｂ）に示す例では、導電層２０は、応力緩和部２５としてリセスＲＨを含む。
【００３１】
図６（ａ）に示す記憶装置３では、ソース線ＳＬの導電層２０は、層間絶縁膜１５の上に設けられた第１層２０ａと、第１層２０ａの上に設けられた第２層２０ｂとを含む。リセスＲＨは、第２層２０ｂの上面から第１層２０ａに連通するように設けられる。第１層２０ａおよび第２層２０ｂは、それぞれ異なる金属元素を含む。半導体層３０は、リセスＲＨを埋め込む部分を有する。
【００３２】
例えば、層間絶縁膜１５の上に第１層２０ａおよび第２層２０ｂを連続して積層する。続いて、リセスＲＨを形成する。リセスＲＨは、第１層２０ａがエッチングストップ層として機能するエッチング条件下において、第２層２０ｂを選択的に除去することにより形成される。これにより、層間絶縁膜１５に連通しないリセスＲＨを形成することが容易となる。
【００３３】
図６（ｂ）に示す記憶装置４では、ソース線ＳＬの導電層２０は、層間絶縁膜１５の上に設けられた第１層２０ｃと、第１層２０ｃの上に設けられた第２層２０ｄとを含む。リセスＲＨは、第１層２０ｃに設けられる。リセスＲＨの内部には、例えば、絶縁体１７が埋め込まれる。
【００３４】
例えば、層間絶縁膜１５の上に第１層２０ｃを形成し、その後、第１層の上面から層間絶縁膜１５に連通するリセスＲＨを形成する。続いて、リセスＲＨの内部に絶縁体１７を埋め込んだ後、第２層２０ｄを形成する。絶縁体１７は、例えば、酸化シリコンを含む。また、第１層２０ｃは、第２層２０ｄと異なる金属元素を含んでも良いし、また、第２層２０ｄと同じ金属元素を含んでも良い。
【００３５】
上記の通り、本実施形態に係る記憶装置では、金属元素を含む導電層２０に応力緩和部を設けることにより、その製造過程において生じる応力を低減し、ウェーハの反りを抑制することができる。また、応力緩和部として設けられた貫通孔もしくはリセスの内部に半導体層３０の一部を埋め込むことにより、導電層２０と半導体層３０との間の接触面積を拡大し、セル電流Ｉｃに対するソース線ＳＬの抵抗を低減することができる。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１、２、３、４…記憶装置、  １０…基板、  １５…層間絶縁膜、  １７…絶縁体、  ２０…導電層、  ２０ａ、２０ｃ…第１層、  ２０ｂ、２０ｄ…第２層、  ２１、２３、２５…応力緩和部、  ３０…半導体層、  ４０…半導体ピラー、  ５０…絶縁層、  １００…積層体、  ＢＬ…ビット線、  ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４…コンタクトプラグ、  ＤＣ…回路、  ＩＬ…配線層、  ＲＨ…リセス、  ＳＧＤ、ＳＧＳ…選択ゲート、  ＳＬ…ソース線、  ＳＴ…スリット、  ＴＨ…貫通孔、  ＷＬ…ワード線
【図１】
2019050271.tif 000003
【図２】
2019050271.tif 000004
【図３】
2019050271.tif 000005
【図４】
2019050271.tif 000006
【図５】
2019050271.tif 000007
【図６】
2019050271.tif 000008