(57)【要約】【課題】集積度が高い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜中に設けられた第１配線と、前記第１絶縁膜上に設けられた第１電極膜と、前記第１電極膜上に設けられ、第２絶縁膜と第２電極膜とが、前記半導体基板、前記第１絶縁膜及び前記第１電極膜が配列された第１方向に沿って交互に積層された積層体と、前記第１方向に延び、前記積層体を貫く第１絶縁部材と、前記第１絶縁部材の周囲に設けられ、前記第１電極膜に接続された第１半導体膜と、前記第１半導体膜の周囲に設けられた第３絶縁膜と、前記第１方向に延び、前記積層体及び前記第１電極膜を貫き、前記第１配線に接続された第１導電部材と、前記第１導電部材の周囲に設けられた第４絶縁膜と、を備える。前記第４絶縁膜の膜構成は、前記第３絶縁膜の膜構成と同じである。【選択図】図３
2019050243.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜中に設けられた第１配線と、
前記第１絶縁膜上に設けられた第１電極膜と、
前記第１電極膜上に設けられ、第２絶縁膜と第２電極膜とが、前記半導体基板、前記第１絶縁膜及び前記第１電極膜が配列された第１方向に沿って交互に積層された積層体と、
前記第１方向に延び、前記積層体を貫く第１絶縁部材と、
前記第１絶縁部材の周囲に設けられ、前記第１電極膜に接続された第１半導体膜と、
前記第１半導体膜の周囲に設けられた第３絶縁膜と、
前記第１方向に延び、前記積層体及び前記第１電極膜を貫き、前記第１配線に接続された第１導電部材と、
前記第１導電部材の周囲に設けられた第４絶縁膜と、
を備え、
前記第４絶縁膜の膜構成は、前記第３絶縁膜の膜構成と同じである半導体記憶装置。
【請求項２】
前記第１導電部材と前記第４絶縁膜との間に設けられた第２半導体膜をさらに備え、
前記第１半導体膜の組成は、前記第２半導体膜の組成と同じである請求項１記載の半導体記憶装置。
【請求項３】
前記積層体における前記第１方向に対して交差した第２方向の端部の形状は、前記第２電極膜毎にテラスが形成された階段状であり、
前記積層体の前記端部を覆う第５絶縁膜と、
前記第１方向に延び、前記第５絶縁膜を貫き、前記テラスにおいて前記第２電極膜に接続された第２導電部材と、
をさらに備え、
前記第１導電部材の組成は、前記第２導電部材の組成と同じである請求項１または２に記載の半導体記憶装置。
【請求項４】
前記積層体内に設けられ、前記第１方向に対して交差した第２方向に延びる第２絶縁部材をさらに備え、
前記第１導電部材は、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向において、前記第１半導体膜と前記第２絶縁部材との間に配置された請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１半導体膜は複数設けられており、前記第１方向に対して交差した第２方向に沿って配列されており、
前記第１導電部材は、前記第２方向において前記第１半導体膜間に配置されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第３絶縁膜は、
前記第１半導体膜に接した第１絶縁層と、
前記第１絶縁層の周囲に設けられた第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられた第３層と、
を有し、
前記第４絶縁膜は、
第４絶縁層と、
前記第４絶縁層の周囲に設けられた第５絶縁層と、
前記第４絶縁層と前記第５絶縁層との間に設けられた第６層と、
を有し、
前記第１絶縁層の組成は前記第４絶縁層の組成と同じであり、
前記第２絶縁層の組成は前記第５絶縁層の組成と同じであり、
前記第３層の組成は前記第６層の組成と同じである請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
半導体基板上に第１配線を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１電極膜を形成する工程と、
前記第１電極膜上に、第２絶縁膜及び第１膜を交互に積層することにより、積層体を形成する工程と、
前記積層体における前記半導体基板、前記第１絶縁膜及び前記第１電極膜が配列された第１方向に対して交差した第２方向の端部を、前記第１膜毎にテラスが形成された階段状に加工する工程と、
前記端部を覆う第３絶縁膜を形成する工程と、
前記第１方向に延び、前記積層体を貫く第１ホールを形成すると共に、前記積層体及び前記第１電極膜を貫く第２ホールを形成する工程と、
第１絶縁材料を堆積させることにより、前記第１ホールの内面上及び前記第２ホールの内面上に第４絶縁膜を形成する工程と、
半導体材料を堆積させることにより、前記第４絶縁膜の表面上に半導体膜を形成する工程と、
第２絶縁材料を堆積させることにより、前記半導体膜の表面上であって前記第１ホール内及び前記第２ホール内に絶縁部材を形成する工程と、
前記積層体に前記第１方向に延びるスリットを形成する工程と、
前記スリットを介して前記第１膜を除去する工程と、
前記第１膜が除去されたあとのスペース内に、前記スリットを介して第２電極膜を形成する工程と、
前記第２ホール内の前記絶縁部材に前記第１配線まで到達する第３ホールを形成すると共に、前記第３絶縁膜に前記第２電極膜まで到達する第４ホールを形成する工程と、
導電材料を堆積させることにより、前記第３ホール内に前記第１配線に接続される第１導電部材を形成すると共に、前記第４ホール内に前記第２電極膜に接続される第２導電部材を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項８】
前記第３ホールの直径は、前記第２ホールの直径よりも小さい請求項７記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルトランジスタを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置において、より一層の高集積化を実現するために、半導体基板と積層体の間に駆動回路を配置することが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、集積度が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜中に設けられた第１配線と、前記第１絶縁膜上に設けられた第１電極膜と、前記第１電極膜上に設けられ、第２絶縁膜と第２電極膜とが、前記半導体基板、前記第１絶縁膜及び前記第１電極膜が配列された第１方向に沿って交互に積層された積層体と、前記第１方向に延び、前記積層体を貫く第１絶縁部材と、前記第１絶縁部材の周囲に設けられ、前記第１電極膜に接続された第１半導体膜と、前記第１半導体膜の周囲に設けられた第３絶縁膜と、前記第１方向に延び、前記積層体及び前記第１電極膜を貫き、前記第１配線に接続された第１導電部材と、前記第１導電部材の周囲に設けられた第４絶縁膜と、を備える。前記第４絶縁膜の膜構成は、前記第３絶縁膜の膜構成と同じである。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、半導体基板上に第１配線を含む第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１電極膜を形成する工程と、前記第１電極膜上に、第２絶縁膜及び第１膜を交互に積層することにより、積層体を形成する工程と、前記積層体における前記半導体基板、前記第１絶縁膜及び前記第１電極膜が配列された第１方向に対して交差した第２方向の端部を、前記第１膜毎にテラスが形成された階段状に加工する工程と、前記端部を覆う第３絶縁膜を形成する工程と、前記第１方向に延び、前記積層体を貫く第１ホールを形成すると共に、前記積層体及び前記第１電極膜を貫く第２ホールを形成する工程と、第１絶縁材料を堆積させることにより、前記第１ホールの内面上及び前記第２ホールの内面上に第４絶縁膜を形成する工程と、半導体材料を堆積させることにより、前記第４絶縁膜の表面上に半導体膜を形成する工程と、第２絶縁材料を堆積させることにより、前記半導体膜の表面上であって前記第１ホール内及び前記第２ホール内に絶縁部材を形成する工程と、前記積層体に前記第１方向に延びるスリットを形成する工程と、前記スリットを介して前記第１膜を除去する工程と、前記第１膜が除去されたあとのスペース内に、前記スリットを介して第２電極膜を形成する工程と、前記第２ホール内の前記絶縁部材に前記第１配線まで到達する第３ホールを形成すると共に、前記第３絶縁膜に前記第２電極膜まで到達する第４ホールを形成する工程と、導電材料を堆積させることにより、前記第３ホール内に前記第１配線に接続される第１導電部材を形成すると共に、前記第４ホール内に前記第２電極膜に接続される第２導電部材を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】（ａ）及び（ｂ）は、図１の領域Ａを示す平面図であり、（ａ）はワード線を含む平面を示し、（ｂ）はソース電極膜を含む平面を示す。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を示す断面図である。
【図４】（ａ）は図３の領域Ｂを示す断面図であり、（ｂ）は図３の領域Ｃを示す断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を示す平面図であり、（ａ）はワード線を含む平面を示し、（ｂ）はソース電極膜を含む平面を示す。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２（ａ）及び（ｂ）は、図１の領域Ａを示す平面図であり、（ａ）はワード線を含む平面を示し、（ｂ）はソース電極膜を含む平面を示す。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
図４（ａ）は図３（ａ）の領域Ｂを示す断面図であり、（ｂ）は図３（ａ）の領域Ｃを示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１〜図３（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコン（Ｓｉ）の単結晶により形成されている。シリコン基板１０上には、層間絶縁膜８１が設けられている。層間絶縁膜８１は例えばシリコン酸化物（ＳｉＯ）によって形成されている。層間絶縁膜８１上には、例えばシリコン窒化物（ＳｉＮ）を含むストッパ絶縁膜８２が設けられている。ストッパ絶縁膜８２上の一部には、ソース電極膜８３が設けられている。ソース電極膜８３においては、例えば、金属層８３ａ上に、不純物が添加されたポリシリコン層８３ｂが積層されている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からソース電極膜８３に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
また、本明細書において、「シリコン基板」とは、シリコンを主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
【００１２】
シリコン基板１０の上層部分及び層間絶縁膜８１内には、セル下回路９０が形成されている。セル下回路９０は、後述するメモリセルトランジスタＭＣに対してデータの書込、読出及び消去を行う駆動回路の一部であり、例えばセンスアンプを含んでいる。例えば、シリコン基板１０の上層部分はＳＴＩ（Shallow Trench Isolation）８４によって複数のアクティブエリアに区画されており、あるアクティブエリアにはｎ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）８５が形成されており、他のアクティブエリアにはｐ形ＭＯＳＦＥＴ８６が形成されている。また、層間絶縁膜８１内には配線８７が多段に設けられており、配線８７をシリコン基板１０に接続するコンタクト８８、及び、配線８７同士を接続するビア８９も設けられている。
【００１３】
ソース電極膜８３上には、シリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層されている。交互に積層された複数のシリコン酸化膜１２及び複数の電極膜１３により、積層体１５が形成されている。ソース電極膜８３は、積層体１５の直下域のみに配置されている。
【００１４】
積層体１５のＸ方向両端部１５ｂの形状は、階段状となっている。端部１５ｂにおいては、電極膜１３毎にテラスＴが形成されている。なお、図３（ａ）においては、図を簡略化するために、テラスＴは１つのみ示している。ソース電極膜８３上には、積層体１５の端部１５ｂを埋め込むように、層間絶縁膜２０が設けられている。層間絶縁膜２０は、例えば、シリコン酸化物により形成されている。
【００１５】
積層体１５上及び層間絶縁膜２０上には、例えばシリコン酸化物からなる絶縁膜１６が設けられている。積層体１５及び絶縁膜１６には、Ｘ方向に延びるスリット６６が形成されている。スリット６６により、積層体１５及び絶縁膜１６はＹ方向において分断されている。スリット６６によって分断された積層体１５内において、各電極膜１３はＸ方向に延びている。すなわち、電極膜１３のＸ方向における長さは、電極膜１３のＺ方向における長さ（厚さ）、及び、電極膜１３のＹ方向における長さ（幅）よりも長い。スリット６６内には、シリコン酸化板１８が設けられている。また、スリット６６によって分断された積層体１５のＹ方向中央部分の上部には、Ｘ方向に延びるシリコン酸化部材１９が設けられている。柱状体４０は、シリコン酸化部材１９の直下域にも設けられていてもよいが、このような柱状体４０は電気的に機能しないダミーである。
【００１６】
積層体１５のＸ方向中央部１５ａ内には、Ｚ方向に延び積層体１５を貫く柱状体４０が設けられている。隣り合うシリコン酸化板１８間において、柱状体４０はＸ方向に延びる複数の列、例えば８つの列に沿って周期的に配列されている。８列の柱状体４０は、シリコン酸化部材１９のＹ方向両側に、４列ずつ配置されている。Ｚ方向から見て、柱状体４０は千鳥状に配列されている。なお、柱状体４０の配置は８列には限定されず、例えば、４列でもよい。柱状体４０の下端はソース電極膜８３に接している。柱状体４０の内部構造は後述する。
【００１７】
また、積層体１５の中央部１５ａ内には、Ｚ方向に延び積層体１５、ソース電極膜８３及びストッパ絶縁膜８２を貫く柱状体４１が設けられている。柱状体４１は、例えば、Ｙ方向において、柱状体４０とシリコン酸化板１８との間に配置されている。柱状体４１は、積層体１５、ソース電極膜８３及びストッパ絶縁膜８２を貫通して、セル下回路９０の配線８７に接している。ソース電極膜８３及びストッパ絶縁膜８２における柱状体４１が通過する部分には、開口部４３が形成されている。このため、例えば、柱状体４１はソース電極膜８３及びストッパ絶縁膜８２から離隔しており、これらに接していない。柱状体４１の内部構造は後述する。なお、図２（ａ）及び（ｂ）においては、柱状体４１を柱状体４０から区別するために、灰色に着色して示している。後述する図１２（ａ）及び（ｂ）においても同様である。
【００１８】
積層体１５の端部１５ｂ及び層間絶縁膜２０内には、Ｚ方向に延び、層間絶縁膜２０及び端部１５ｂを貫く柱状体４２が設けられている。柱状体４２の下端はソース電極膜８３に接している。柱状体４２の内部構造は後述する。
【００１９】
絶縁膜１６上には、例えばシリコン酸化物からなる絶縁膜２２が設けられている。絶縁膜１６内及び絶縁膜２２内には、Ｚ方向に延びるプラグ２４が設けられている。層間絶縁膜２０、絶縁膜１６、及び絶縁膜２２内には、Ｚ方向に延びるコンタクト２６及び２７が設けられている。また、絶縁膜２２内には、配線２８が設けられており、配線２８よりも上層にはＹ方向に延びるビット線２９及び中間配線３０及び３１が設けられており、その上層には上層配線３２が設けられている。
【００２０】
プラグ２４の下端は柱状体４０に接続されており、上端はビット線２９に接続されている。コンタクト２６の下端は電極膜１３に接続されており、上端は配線２８に接続されている。コンタクト２７の下端はセル下回路９０の配線８７に接続されており、上端は中間配線３１に接続されている。中間配線３０は、ビア３３を介して、１本の上層配線３２に接続されている。中間配線３１は、ビア３４を介して、他の上層配線３２に接続されている。
【００２１】
図３（ａ）及び図４（ａ）に示すように、柱状体４０においては、例えばシリコン酸化物からなるコア部材４５が設けられている。コア部材４５の形状は、Ｚ方向に延びる略円柱形である。コア部材４５の周囲には、ポリシリコンからなるチャネル膜４６が設けられている。チャネル膜４６の周囲には、メモリ膜４７が設けられている。メモリ膜４７においては、内側から外側に向かって、トンネル絶縁膜４８、電荷蓄積膜４９及びシリコン酸化層５０が設けられている。チャネル膜４６、トンネル絶縁膜４８、電荷蓄積膜４９及びシリコン酸化層５０の形状は、それぞれ、Ｚ方向に延びる略円筒形である。柱状体４０のチャネル膜４６の上端はプラグ２４に接続されており、チャネル膜４６の下端はソース電極膜８３に接続されている。柱状体４２の構成は、柱状体４０の構成と同じである。
【００２２】
トンネル絶縁膜４８は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物により形成されている。電荷蓄積膜４９は電荷を蓄積する能力がある膜であり、例えばシリコン窒化物により形成されている。
【００２３】
図３（ａ）及び図４（ｂ）に示すように、柱状体４１においては、例えばタングステン（Ｗ）等の金属材料を含む貫通コンタクト５１が設けられている。貫通コンタクト５１の形状は、Ｚ方向に延びる略円柱形である。貫通コンタクト５１の下端はセル下回路９０の配線８７に接続されている。貫通コンタクト５１の上部は、絶縁膜１６を貫通して絶縁膜２２内に進入しており、上端は中間配線３０に接続されている。貫通コンタクト５１における積層体１５内に配置された部分の周囲には、ポリシリコンからなるチャネル膜４６が設けられている。チャネル膜４６の周囲には、メモリ膜４７が設けられている。柱状体４１のチャネル膜４６は柱状体４０のチャネル膜４６と同時に形成されたものであり、その組成は略同一である。
【００２４】
すなわち、柱状体４０と柱状体４１とは、チャネル膜４６及びメモリ膜４７が設けられている点で共通している。一方、柱状体４０にはコア部材４５が設けられており、柱状体４１には貫通コンタクト５１が設けられている点が異なっている。柱状体４１のメモリ膜４７は柱状体４０のメモリ膜４７と同時に形成されたものであり、その膜構成は同じであり、各層の組成及び膜厚は略同一である。
【００２５】
なお、「膜構成が同じ」とは、その膜を構成する複数の膜又は層の並び順が同じであることをいう。すなわち、メモリ膜４７においては、トンネル絶縁膜４８、電荷蓄積膜４９及びシリコン酸化層５０が積層されているが、この並び順が、柱状体４１のメモリ膜４７と柱状体４０のメモリ膜４７とで同じである。但し、この場合の「同じ」とは、完全同一には限定されず、プロセス条件のばらつきに起因する若干の差異があっても、「同じ」に含まれる。柱状体４０におけるトンネル絶縁膜４８と柱状体４１におけるトンネル絶縁膜４８とは、組成、膜厚及び形状が略同一であり、柱状体４０における電荷蓄積膜４９と柱状体４１における電荷蓄積膜４９とは、組成、膜厚及び形状が略同一であり、柱状体４０におけるシリコン酸化層５０と柱状体４１におけるシリコン酸化層５０とは、組成、膜厚及び形状が略同一である。
【００２６】
コンタクト２６は、例えばタングステン等の金属材料を含んでいる。コンタクト２６と貫通コンタクト５１は同時に形成されたものであり、その組成は略同一である。すなわち、柱状体４１において、チャネル膜４６及びメモリ膜４７の構成は柱状体４０のチャネル膜４６及びメモリ膜４７の構成と同じであり、貫通コンタクト５１の構成はコンタクト２６の構成と同じである。コンタクト２７も、例えばタングステン等の金属材料を含んでいる。コンタクト２７の構成も、コンタクト２６及び貫通コンタクト５１と同じであってもよい。
【００２７】
電極膜１３においては、例えばタングステンからなる本体部５３の表面上に、例えば、チタン窒化物（ＴｉＮ）からなるバリアメタル層５４が設けられている。また、電極膜１３の表面上には、アルミニウム酸化層５５が設けられている。シリコン酸化層５０及びアルミニウム酸化層５５により、ブロック絶縁膜５６が構成されている。ブロック絶縁膜５６は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００２８】
積層体１５において、上から１又は複数段の電極膜１３は、上部選択ゲート線として機能し、上部選択ゲート線と柱状体４０との交差部分毎に、上部選択ゲートトランジスタが構成される。シリコン酸化部材１９は、上部選択ゲート線間に配置されている。また、下から１又は複数段の電極膜１３は、下部選択ゲート線として機能し、下部選択ゲート線と柱状体４０との交差部分毎に、下部選択ゲートトランジスタが構成される。
【００２９】
下部選択ゲート線及び上部選択ゲート線以外の電極膜１３はワード線として機能し、ワード線と柱状体４０との交差部分毎に、メモリセルトランジスタＭＣが構成される。これにより、各柱状体４０に沿って複数のメモリセルトランジスタＭＣが直列に接続され、その両端には下部選択ゲートトランジスタ及び上部選択ゲートトランジスタが接続されて、ＮＡＮＤストリングが形成されている。
【００３０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）〜図１１（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【００３１】
先ず、図５（ａ）及び（ｂ）に示すように、シリコン基板１０上に層間絶縁膜８１を形成する。シリコン基板１０の上層部分及び層間絶縁膜８１内には、セル下回路９０を形成する。次に、層間絶縁膜８１上にストッパ絶縁膜８２を形成し、その上にソース電極膜８３を形成する。ストッパ絶縁膜８２及びソース電極膜８３における柱状体４１が貫通する予定の領域には、開口部４３を形成する。開口部４３内には、例えばシリコン酸化物からなる犠牲材６０を埋め込む。
【００３２】
次に、ソース電極膜８３上に、シリコン酸化膜１２及びシリコン窒化膜６１を交互に積層して、積層体１５を形成する。次に、積層体１５のＸ方向両端部１５ｂを階段状に加工する。この加工は、例えば、積層体１５上にレジスト膜を形成し、このレジスト膜をマスクとしたエッチングと、このレジスト膜のスリミングとを交互に行うことにより実施する。この加工に際し、ソース電極膜８３における積層体１５の直下域に配置された部分以外の部分を除去する。次に、全面にシリコン酸化物を堆積させて、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施すことにより、積層体の端部１５ｂを覆う層間絶縁膜２０を形成する。
【００３３】
次に、図６（ａ）及び（ｂ）に示すように、例えばリソグラフィを行い、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、積層体１５の中央部１５ａにホール６２及び６３を形成すると共に、層間絶縁膜２０及び積層体１５の端部１５ｂにホール６４を形成する。ホール６３の底面には犠牲材６０（図５（ａ）及び（ｂ）参照）を露出させて、犠牲材６０を除去する。これにより、ホール６３は開口部４３を介して、セル下回路９０の配線８７まで到達する。ホール６２及び６４はソース電極膜８３まで到達する。
【００３４】
次に、図７（ａ）及び（ｂ）、並びに、図４（ａ）及び（ｂ）に示すように、全面にシリコン酸化物を堆積させることにより、シリコン酸化層５０を形成する。シリコン酸化層５０はホール４２、４３、４４の内面上にも形成される。次に、全面にシリコン窒化物を堆積させることにより、シリコン酸化層５０の表面上に電荷蓄積膜４９を形成する。次に、全面にシリコン酸化物を堆積させることにより、電荷蓄積膜４９の表面上にトンネル絶縁膜４８を形成する。シリコン酸化層５０、電荷蓄積膜４９及びトンネル絶縁膜４８により、メモリ膜４７が形成される。次に、全面にシリコンを堆積させることにより、トンネル絶縁膜４８の表面上にチャネル膜４６を形成する。次に、全面にシリコン酸化物を堆積させることにより、コア部材４５を形成する。コア部材４５により、ホール６２、６３、６４の内部を埋め込む。
【００３５】
次に、積層体１５の上面上及び層間絶縁膜２０の上面上から、コア部材４５、チャネル膜４６、メモリ膜４７を除去する。これにより、ホール６２、６３及び６４内に、それぞれ、柱状体４０、４１ａ、４２が形成される。次に、積層体１５の上部に、Ｘ方向に延びるトレンチを形成し、その内部にシリコン酸化物を堆積させることにより、シリコン酸化部材１９（図１参照）を形成する。シリコン酸化部材１９は、いくつかの柱状体４０に食い込む。シリコン酸化部材１９に食い込まれた柱状体４０は、ＮＡＮＤストリングを構成しないダミーの柱状体となる。
【００３６】
次に、図８（ａ）及び（ｂ）に示すように、例えばシリコン酸化物を堆積させることにより、積層体１５及び層間絶縁膜２０上に、絶縁膜１６を形成する。次に、層間絶縁膜２０及び積層体１５に、Ｘ方向及びＺ方向に沿って拡がるスリット６６を形成する。スリット６６は層間絶縁膜２０及び積層体１５を貫通し、その底面にはソース電極膜８３が露出する。次に、例えばウェットエッチング等の等方性エッチングを施すことにより、スリット６６を介してシリコン窒化膜６１（図７（ａ）及び（ｂ）参照）を除去する。シリコン窒化膜６１を除去したあとに、スペース６７（図４（ａ）及び（ｂ）参照）が形成される。このとき、柱状体４０、４１ａ及び４２によって、積層体１５が支持される。
【００３７】
次に、図８（ａ）及び（ｂ）、並びに、図４（ａ）及び（ｂ）に示すように、アルミニウム酸化物を堆積させることにより、スリット６６を介してスペース６７の内面上に、アルミニウム酸化層５５を形成する。シリコン酸化層５０及びアルミニウム酸化層５５により、ブロック絶縁膜５６が形成される。次に、スリット６６を介してチタン窒化物を堆積させることにより、アルミニウム酸化層５５の表面上に、バリアメタル層５４を形成する。次に、スリット６６を介してタングステンを堆積させることにより、バリアメタル層５４の表面上に本体部５３を形成する。本体部５３は、スペース６７内を埋め込むように形成する。次に、エッチングを施すことにより、絶縁膜１６上及びスリット６６内に堆積された本体部５３、バリアメタル層５４、アルミニウム酸化層５５を除去する。これにより、スペース６７内に、本体部５３及びバリアメタル層５４からなる電極膜１３が形成される。このようにして、シリコン窒化膜６１（図７（ａ）及び（ｂ）参照）が電極膜１３に置換される。
【００３８】
次に、図９（ａ）及び（ｂ）に示すように、シリコン酸化物を堆積させて、上面にＣＭＰを施す。これにより、スリット６６内にシリコン酸化板１８が形成される。
【００３９】
次に、図１０（ａ）及び（ｂ）に示すように、リソグラフィ及びＲＩＥを施すことにより、絶縁膜１６内及び柱状体４１ａのコア部材４５内にホール６９を形成すると共に、絶縁膜１６内及び層間絶縁膜２０内にホール７０及び７１を形成する。ホール６９により、柱状体４１ａのコア部材４５は略全部が除去されて、ホール６９の底面には配線８７が露出する。なお、柱状体４１ａのコア部材４５は一部が残留してもよく、チャネル膜４６の一部が除去されてもよい。但し、ホール６９の直径は柱状体４１ａの直径よりも小さくして、メモリ膜４７及びチャネル膜４６が大きく損傷を受けないようにする。これにより、チャネル膜４６及びメモリ膜４７が保護膜となり、ホール６９の形成に伴ってシリコン酸化膜１２が損傷を受けることを抑制できる。一方、ホール７０の底面には、電極膜１３が露出する。ホール７１の底面には、配線８７が露出する。
【００４０】
次に、図１１（ａ）及び（ｂ）に示すように、絶縁膜１６における柱状体４０の直上域にホール７２を形成する。次に、全面にタングステンを堆積させて、平坦化処理を施す。これにより、ホール６９内に貫通コンタクト５１が形成され、ホール７０内にコンタクト２６が形成され、ホール７１内にコンタクト２７が形成され、ホール７２内にプラグ２４が形成される。貫通コンタクト５１の下端は配線８７に接続され、コンタクト２６の下端はテラスＴにおいて電極膜１３に接続され、コンタクト２７の下端は配線８７に接続され、プラグ２４の下端は柱状体４０のチャネル膜４６に接続される。このように、貫通コンタクト５１、コンタクト２６、コンタクト２７及びプラグ２４は、同じ工程で形成される。貫通コンタクト５１が形成されることにより、柱状体４１ａが柱状体４１となる。
【００４１】
次に、図３（ａ）及び（ｂ）に示すように、絶縁膜２２を形成すると共に、絶縁膜２２中に、ビット線２９、中間配線３０及び３１、ビア３３及び３４、上層配線３２を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４２】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、積層体１５を貫く貫通コンタクト５１が設けられている。これにより、貫通コンタクト５１を配置する位置が積層体１５の周囲に限定されなくなり、配置の自由度が増加する。この結果、セル下回路９０の任意の部分に必要な電位を印加することができる。
【００４３】
また、本実施形態においては、貫通コンタクト５１の形状が略円柱形であるため、貫通コンタクトをライン状に形成する場合と比較して、貫通コンタクト５１の配置の自由度が高い。
【００４４】
更に、本実施形態においては、貫通コンタクト５１及びチャネル膜４６と電極膜１３との間に、シリコン酸化物からなるトンネル絶縁膜４８、シリコン窒化物からなる電荷蓄積膜４９、シリコン酸化層５０及びアルミニウム酸化層５５が設けられている。トンネル絶縁膜４８、電荷蓄積膜４９、シリコン酸化層５０及びアルミニウム酸化層５５はいずれも絶縁性であるため、半導体記憶装置１において、貫通コンタクト５１と電極膜１３との間の耐圧が高い。
【００４５】
更にまた、本実施形態においては、図７（ａ）及び（ｂ）に示す柱状体４０のメモリ膜４７及びチャネル膜４６を形成する工程において、柱状体４１のメモリ膜４７及びチャネル膜４６を形成し、図１１（ａ）及び（ｂ）に示すコンタクト２６を形成する工程において、柱状体４１の貫通コンタクト５１を形成している。このため、貫通コンタクト５１を含む柱状体４１を形成するために、工程を大幅に増やす必要がない。このため、本実施形態に係る半導体記憶装置１は、製造コストが低い。
【００４６】
更にまた、本実施形態によれば、図７（ａ）及び（ｂ）に示す工程において、メモリ膜４７及びチャネル膜４６によって、貫通コンタクト５１をシリコン窒化膜６１から離隔している。このため、図８（ａ）及び（ｂ）に示すシリコン窒化膜６１を電極膜１３に置き換える工程において、貫通コンタクト５１がシリコン窒化膜６１を除去するためのエッチング雰囲気に曝されることがない。
【００４７】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す平面図であり、（ａ）はワード線を含む平面を示し、（ｂ）はソース電極膜を含む平面を示す。図１２（ａ）及び（ｂ）は、図１の領域Ａに相当する領域を示す。
【００４８】
図１２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置においては、積層体１５の中央部１５ａにおいて、柱状体４１がＹ方向に沿って一列に配列されている。柱状体４１の列が配置されている領域には、柱状体４０は設けられていない。また、ソース電極膜８３において、柱状体４１の列が配置される部分には、Ｙ方向に延びる開口部７５が形成されている。これにより、柱状体４１に含まれる貫通コンタクト５１は、積層体１５の中央部１５ａ、ソース電極膜８３及びストッパ絶縁膜８２を貫通し、セル下回路９０の配線８７（図３（ａ）及び（ｂ）参照）に接続されている。ソース電極膜８３及びストッパ絶縁膜８２に開口部７５が形成されているため、例えば、柱状体４１はソース電極膜８３及びストッパ絶縁膜８２から離隔しており、これらに接していない。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４９】
以上説明した実施形態によれば、集積度が高い半導体記憶装置及びその製造方法を実現することができる。
【００５０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５１】
１：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１２：シリコン酸化膜、１３：電極膜、１５：積層体、１５ａ：中央部、１５ｂ：端部、１６：絶縁膜、１８：シリコン酸化板、１９：シリコン酸化部材、２０：層間絶縁膜、２２：絶縁膜、２４：プラグ、２６、２７：コンタクト、２８：配線、２９：ビット線、３０、３１：中間配線、３２：上層配線、３３、３４：ビア、４０、４１、４１ａ、４２：柱状体、４３：開口部、４５：コア部材、４６：チャネル膜、４７：メモリ膜、４８：トンネル絶縁膜、４９：電荷蓄積膜、５０：シリコン酸化層、５１：貫通コンタクト、５３：本体部、５４：バリアメタル層、５５：アルミニウム酸化層、５６：ブロック絶縁膜、６０：犠牲材、６１：シリコン窒化膜、６２、６３、６４：ホール、６６：スリット、６７：スペース、６９、７０、７１、７２：ホール、７５：開口部、８１：層間絶縁膜、８２：ストッパ絶縁膜、８３：ソース電極膜、８３ａ：金属層、８３ｂ：ポリシリコン層、８４：ＳＴＩ、８５：ｎ形ＭＯＳＦＥＴ、８６：ｐ形ＭＯＳＦＥＴ、８７：配線、８８：コンタクト、８９：ビア、９０：セル下回路、Ａ、Ｂ、Ｃ：領域、ＭＣ：メモリセルトランジスタ、Ｔ：テラス
【図１】
2019050243.tif 000003
【図２】
2019050243.tif 000004
【図３】
2019050243.tif 000005
【図４】
2019050243.tif 000006
【図５】
2019050243.tif 000007
【図６】
2019050243.tif 000008
【図７】
2019050243.tif 000009
【図８】
2019050243.tif 000010
【図９】
2019050243.tif 000011
【図１０】
2019050243.tif 000012
【図１１】
2019050243.tif 000013
【図１２】
2019050243.tif 000014