(57)【要約】【課題】動作の安定性が高い抵抗変化型記憶装置を提供する。【解決手段】抵抗変化型記憶装置は、基板と、前記基板の上面に平行な第１方向に沿って配列され、前記上面と交差する第２方向に延びる複数の電極と、前記電極から見て、前記上面に平行で前記第１方向と交差した第３方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、前記電極と前記抵抗変化膜との間に設けられた半導体膜と、前記電極と前記半導体膜との間に設けられた絶縁膜と、を備える。【選択図】図２
2019165114.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上面に平行な第１方向に沿って配列され、前記上面と交差する第２方向に延びる複数の電極と、
前記電極から見て、前記上面に平行で前記第１方向と交差した第３方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、
前記電極と前記抵抗変化膜との間に設けられた半導体膜と、
前記電極と前記半導体膜との間に設けられた絶縁膜と、
を備えた抵抗変化型記憶装置。
【請求項２】
前記複数の電極からなる列の全長にわたって、前記抵抗変化膜及び前記半導体膜を通過する電流経路が形成される請求項１記載の抵抗変化型記憶装置。
【請求項３】
前記半導体膜は、前記複数の電極からなる列の全長にわたって連続的に設けられており、
前記抵抗変化膜は、前記電極毎に相互に離隔して設けられている請求項１または２に記載の抵抗変化型記憶装置。
【請求項４】
前記半導体膜は、前記複数の電極からなる列の全長にわたって連続的に設けられており、
前記抵抗変化膜は、前記複数の電極からなる列の全長にわたって連続的に設けられている請求項１または２に記載の抵抗変化型記憶装置。
【請求項５】
導電膜をさらに備え、
前記半導体膜は、前記電極毎に相互に離隔して設けられており、
前記抵抗変化膜は、前記電極毎に相互に離隔して設けられており、
前記導電膜は、前記第１方向において隣り合う前記半導体膜間に接続された請求項１または２に記載の抵抗変化型記憶装置。
【請求項６】
基板と、
前記基板上に設けられ、前記基板の上面に平行な第１方向に沿って交互に配列された第１構造体及び第２構造体と、
を備え、
前記第１構造体は、前記上面に平行であって前記第１方向と交差した第２方向に沿って交互に配列された第１柱状体及び絶縁性の第２柱状体を有し、
隣り合う２つの前記第１構造体のうち、一方の前記第１構造体の第１柱状体の前記第２方向における位置は、他方の前記第１構造体の前記第２柱状体の前記第２方向における位置と同じであり、
前記第２構造体は、前記上面と交差した第３方向に沿って交互に積層され、前記第２方向に延びる第１絶縁膜及び第１膜を有し、
前記第１柱状体は、
前記第３方向に延びる第１電極と、
前記第１電極と前記第１膜との間に設けられた第２絶縁膜と、
を有し、
前記第１膜は、
前記第２方向に延びる１枚の半導体膜と、
前記半導体膜と前記第２柱状体との間毎に設けられ、電流が流れることによって抵抗値が変化する複数枚の抵抗変化膜と、
を有した抵抗変化型記憶装置。
【請求項７】
前記第１柱状体の前記第１方向における長さは、前記第２柱状体の前記第１方向における長さよりも長い請求項６記載の抵抗変化型記憶装置。
【請求項８】
基板と、
前記基板上に設けられ、前記基板の上面に平行な第１方向に延びる構造体と、
を備え、
前記構造体は、
前記基板の上面と交差した第２方向に延び、前記第１方向に沿って配列された複数本の電極と、
前記第２方向から見て、各前記電極の周囲に設けられ、前記複数本の電極の周囲に連続的に設けられた半導体膜と、
各前記電極と前記半導体膜との間に設けられた第１絶縁膜と、
前記第２方向から見て、前記半導体膜の周囲に設けられ、前記半導体膜に接続され、電流が流れることによって抵抗値が変化する抵抗変化膜と、
を有する抵抗変化型記憶装置。
【請求項９】
前記構造体は複数設けられており、前記基板の上面に平行であって前記第１方向と交差した第３方向に沿って配列されており、
前記構造体間に設けられた第２絶縁膜をさらに備えた請求項８記載の抵抗変化型記憶装置。
【請求項１０】
前記第１方向において隣り合う前記電極間の距離は、前記第１方向に交差する方向において隣り合う前記電極間の距離よりも短い請求項９記載の抵抗変化型記憶装置。
【請求項１１】
第１方向に延び、前記第１方向と交差した第２方向において隣り合う２本の電極からなる電極対が、前記第１方向及び前記第２方向と交差した第３方向に沿って複数配列された電極群と、
前記電極の側面のうち、同じ前記電極対に属する他の前記電極に対向していない領域上に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、
前記電極と前記抵抗変化膜との間に設けられた半導体膜と、
前記電極と前記半導体膜との間に設けられた絶縁膜と、
隣り合う前記電極対の間に設けられ、隣り合う前記半導体膜間に接続された導電膜と、
を備えた抵抗変化型記憶装置。
【請求項１２】
前記電極の側面のうち、同じ前記電極対に属する他の前記電極に対向した領域は平面である請求項１１記載の抵抗変化型記憶装置。
【請求項１３】
１本の前記電極に対して、前記半導体膜及び前記抵抗変化膜を含む積層膜は複数設けられており、前記複数の積層膜は前記第１方向に沿って相互に絶縁されて配列された請求項１１または１２に記載の抵抗変化型記憶装置。
【請求項１４】
基板をさらに備え、
前記基板及び前記電極群は前記第１方向に配列されている請求項１１〜１３のいずれか１つに記載の抵抗変化型記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化型装置に関する。
【背景技術】
【０００２】
近年、所定の電流が流れることにより抵抗値が変化する抵抗変化材料を用いた抵抗変化型記憶装置が提案されている。このような抵抗変化型記憶装置において、メモリセルを三次元的に配列させて集積度を向上させることも提案されている。この場合、各メモリセルの動作の安定性が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５７２２１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、動作の安定性が高い抵抗変化型記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る抵抗変化型記憶装置は、基板と、前記基板の上面に平行な第１方向に沿って配列され、前記上面と交差する第２方向に延びる複数の電極と、前記電極から見て、前記上面に平行で前記第１方向と交差した第３方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、前記電極と前記抵抗変化膜との間に設けられた半導体膜と、前記電極と前記半導体膜との間に設けられた絶縁膜と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る抵抗変化型記憶装置を示す平面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の動作を示す図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１２】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１３】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１４】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１５】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１６】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図１７】第２の実施形態に係る抵抗変化型記憶装置を示す平面図である。
【図１８】第２の実施形態に係る抵抗変化型記憶装置のメモリセル領域、ドレイン側選択トランジスタ領域及びドレイン領域を示す断面図である。
【図１９】（ａ）は図１８に示すＣ−Ｃ’線による断面図であり、（ｂ）は図１８に示すＤ−Ｄ’線による断面図である。
【図２０】第２の実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す斜視図である。
【図２１】（ａ）及び（ｂ）は、第２の実施形態に係る抵抗変化型記憶装置の動作を示す図である。
【図２２】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【図２３】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【図２４】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【図２５】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【図２６】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図２７】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図２８】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図２９】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図３０】（ａ）は第２の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図３１】第３の実施形態に係る抵抗変化型記憶装置を示す平面図である。
【図３２】（ａ）は図３１に示すＧ−Ｇ’線による断面図であり、（ｂ）は図３１に示すＨ−Ｈ’線による断面図である。
【図３３】図３１に示すＩ−Ｉ’線による断面図である。
【図３４】第３の実施形態に係る抵抗変化型記憶装置を示す斜視図である。
【図３５】（ａ）〜（ｄ）は、第３の実施形態に係る抵抗変化型記憶装置の動作を示す図である。
【図３６】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図３７】（ａ）は図３６に示すＪ−Ｊ’線による断面図であり、（ｂ）は図３６に示すＫ−Ｋ’線による断面図である。
【図３８】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図３９】（ａ）は図３８に示すＪ−Ｊ’線による断面図であり、（ｂ）は図３８に示すＫ−Ｋ’線による断面図である。
【図４０】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図４１】（ａ）は図４０に示すＪ−Ｊ’線による断面図であり、（ｂ）は図４０に示すＫ−Ｋ’線による断面図である。
【図４２】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図４３】（ａ）は図４２に示すＪ−Ｊ’線による断面図であり、（ｂ）は図４２に示すＫ−Ｋ’線による断面図である。
【図４４】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図４５】（ａ）は図４４に示すＪ−Ｊ’線による断面図であり、（ｂ）は図４４に示すＫ−Ｋ’線による断面図である。
【図４６】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図４７】（ａ）は図４６に示すＪ−Ｊ’線による断面図であり、（ｂ）は図４６に示すＫ−Ｋ’線による断面図である。
【図４８】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図４９】（ａ）は図４８に示すＪ−Ｊ’線による断面図であり、（ｂ）は図４８に示すＫ−Ｋ’線による断面図である。
【図５０】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図５１】（ａ）は図５０に示すＪ−Ｊ’線による断面図であり、（ｂ）は図５０に示すＫ−Ｋ’線による断面図である。
【図５２】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図５３】（ａ）は図５２に示すＪ−Ｊ’線による断面図であり、（ｂ）は図５２に示すＫ−Ｋ’線による断面図である。
【図５４】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図５５】（ａ）は図５４に示すＪ−Ｊ’線による断面図であり、（ｂ）は図５４に示すＫ−Ｋ’線による断面図である。
【図５６】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図５７】（ａ）は図５６に示すＪ−Ｊ’線による断面図であり、（ｂ）は図５６に示すＫ−Ｋ’線による断面図である。
【図５８】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図５９】（ａ）は図５８に示すＪ−Ｊ’線による断面図であり、（ｂ）は図５８に示すＫ−Ｋ’線による断面図である。
【図６０】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図６１】（ａ）は図６０に示すＪ−Ｊ’線による断面図であり、（ｂ）は図６０に示すＫ−Ｋ’線による断面図である。
【図６２】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図６３】（ａ）は図６２に示すＪ−Ｊ’線による断面図であり、（ｂ）は図６２に示すＫ−Ｋ’線による断面図である。
【図６４】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図６５】（ａ）は図６４に示すＪ−Ｊ’線による断面図であり、（ｂ）は図６４に示すＫ−Ｋ’線による断面図である。
【図６６】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図６７】（ａ）は図６６に示すＪ−Ｊ’線による断面図であり、（ｂ）は図６６に示すＫ−Ｋ’線による断面図である。
【図６８】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図６９】（ａ）は図６８に示すＪ−Ｊ’線による断面図であり、（ｂ）は図６８に示すＫ−Ｋ’線による断面図である。
【図７０】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図７１】（ａ）は図７０に示すＪ−Ｊ’線による断面図であり、（ｂ）は図７０に示すＫ−Ｋ’線による断面図である。
【図７２】第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。
【図７３】（ａ）は図７２に示すＪ−Ｊ’線による断面図であり、（ｂ）は図７２に示すＫ−Ｋ’線による断面図である。
【図７４】（ａ）〜（ｄ）は、第３の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
【図７５】第３の実施形態の変形例に係る抵抗変化型記憶装置を示す平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図２（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す断面図である。図２（ｂ）は図２（ａ）に示すＡ−Ａ’線による断面図であり、図２（ａ）は図２（ｂ）に示すＢ−Ｂ’線による断面図である。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図についても同様である。
本実施形態に係る抵抗変化型記憶装置は、三次元型の不揮発性記憶装置である。
【０００９】
図１、図２（ａ）及び（ｂ）に示すように、本実施形態に係る抵抗変化型記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。シリコン基板１０上には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜１１が設けられている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０と層間絶縁膜１１との配列方向を「Ｚ方向」とし、シリコン基板１０と層間絶縁膜１１との界面、すなわち、シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。また、Ｚ方向のうち、シリコン基板１０から層間絶縁膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
【００１１】
シリコン基板１０の上層部分と層間絶縁膜１１の下層部分には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等を含む駆動回路１２が形成されている。
【００１２】
層間絶縁膜１１上には、積層体２０が設けられている。積層体２０においては、Ｘ方向に沿って、ソース領域Ｒ１、ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、ドレイン側選択トランジスタ領域Ｒ４、及び、ドレイン領域Ｒ５がこの順に設定されている。
【００１３】
先ず、メモリセル領域Ｒ３について説明する。
図２（ａ）及び（ｂ）に示すように、メモリセル領域Ｒ３においては、層間絶縁膜１１上に、複数のゲート構造体２１及び複数のチャネル積層体２２が設けられている。ゲート構造体２１の形状は、概ね、ＸＺ平面に沿って拡がる板状である。メモリセル領域Ｒ３においては、ゲート構造体２１とチャネル積層体２２とが、Ｙ方向に沿って交互に配列されている。但し、図１に示すように、複数のチャネル積層体２２は、ソース側選択トランジスタ領域Ｒ２及びドレイン側選択トランジスタ領域Ｒ４において、相互に連結されている。
【００１４】
ゲート構造体２１においては、Ｚ方向に延びる柱状のゲート電極２３と、Ｚ方向に延びる柱状の絶縁部材２４が設けられている。ゲート電極２３と絶縁部材２４はＸ方向に沿って交互に配列されている。なお、ある部材が「Ｚ方向に延びる」とは、その部材のＺ方向における長さが、Ｘ方向における長さ及びＹ方向における長さよりも長いことを意味する。「Ｘ方向に延びる」場合、及び、「Ｙ方向に延びる」場合も同様である。
【００１５】
Ｚ方向から見て、ゲート電極２３は千鳥状に配列されている。すなわち、Ｙ方向において隣り合う２つのゲート構造体２１において、ゲート電極２３のＸ方向における位置は相互にずれており、１つおきに配置されたゲート構造体２１において、ゲート電極２３のＸ方向における位置は同じである。隣り合う２つのゲート構造体２１のうち、一方のゲート構造体２１のゲート電極２３のＸ方向における位置は、他方のゲート構造体２１の絶縁部材２４のＸ方向における位置と同じである。
【００１６】
ゲート電極２３は、例えばタングステン（Ｗ）等の導電性材料によって形成されている。ゲート電極２３の形状は、例えば、中心軸がＺ方向に延びる略楕円柱形であり、楕円の長軸方向はＹ方向であり、短軸方向はＸ方向である。ゲート電極２３の側面上には、例えばシリコン酸化物からなるゲート絶縁膜２５が設けられている。絶縁部材２４は、例えばシリコン酸化物等の絶縁性材料により形成されている。絶縁部材２４の形状は、例えば、略四角柱形である。絶縁部材２４はゲート絶縁膜２５に接している。ゲート電極２３のＹ方向における長さは、絶縁部材２４のＹ方向における長さよりも長い。このため、ゲート電極２３及びゲート絶縁膜２５は、絶縁部材２４に対して、Ｙ方向両側に張り出している。
【００１７】
チャネル積層体２２においては、絶縁膜２７と導電膜２８とがＺ方向に沿って交互に積層されている。絶縁膜２７及び導電膜２８はＸ方向に延びている。絶縁膜２７は、例えばシリコン酸化物等の絶縁性材料により形成されており、絶縁部材２４及びゲート絶縁膜２５に接している。
【００１８】
各導電膜２８においては、略Ｘ方向に延びる１枚のシリコン膜２９と、複数枚の抵抗変化膜３０が設けられている。ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、ドレイン側選択トランジスタ領域Ｒ４においては、シリコン膜２９は半導体膜である。シリコン膜２９はゲート絶縁膜２５及び抵抗変化膜３０に接している。シリコン膜２９とゲート電極２３との間には、ゲート絶縁膜２５が介在している。シリコン膜２９と絶縁部材２４との間には、抵抗変化膜３０が介在している。
【００１９】
抵抗変化膜３０は、Ｙ方向に関してはシリコン膜２９と絶縁部材２４との間毎に配置されており、Ｘ方向に関してはゲート絶縁膜２５における絶縁部材２４から張り出した部分間毎に配置されている。抵抗変化膜３０は、電流が流れることによって抵抗値が変化する膜であり、例えば、ＰＣＭ（Phase Change Memory：相変化メモリ）膜である。なお、抵抗変化膜３０はＰＣＭ膜には限定されず、例えば、金属酸化物からなるフィラメント型抵抗変化膜、又は、ＣＢＭ（Conductive Bridging Memory：メタルブリッジ型メモリ）膜であってもよい。
【００２０】
積層体２０上には、Ｙ方向に延びる複数のゲート線４１が設けられている。各ゲート線４１は、Ｘ方向における位置が同じゲート電極２３、すなわち、１つおきに配置されたゲート構造体２１に属する各１本のゲート電極２３に共通接続されている。
【００２１】
次に、ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４について説明する。
図１に示すように、ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４においては、抵抗変化膜３０が設けられておらず、シリコン膜２９がゲート絶縁膜２５に接している。また、ゲート電極２３はゲート線４１には接続されておらず、選択ゲート線４２に接続されている。選択ゲート線４２はゲート線４１上に配置されており、Ｘ方向に延びている。
【００２２】
次に、ソース領域Ｒ１、及び、ドレイン領域Ｒ５について説明する。
ソース領域Ｒ１、及び、ドレイン領域Ｒ５においては、ゲート構造体２１が設けられていない。また、チャネル積層体２２のシリコン膜２９には、ドナーとなる不純物を高濃度に含むｎ＋形部分２９ａが形成されており、導電膜となっている。ｎ＋形部分２９ａは、メモリセル領域Ｒ３においてＹ方向に沿って配列された複数のチャネル積層体２２のシリコン膜２９同士を接続している。
【００２３】
ソース領域Ｒ１においては、タングステン等の導電性材料からなり、ＹＺ平面に沿って拡がる板状の貫通ソース線４３が設けられている。貫通ソース線４３は、Ｚ方向に沿って積層された全てのシリコン膜２９のｎ＋形部分２９ａに共通接続されている。
【００２４】
ドレイン領域Ｒ５においては、積層体２０の端部の形状が階段状とされており、シリコン膜２９毎にテラスＴが形成されている。テラスＴ上にはコンタクト４４が設けられており、シリコン膜２９に接続されている。コンタクト４４は、Ｘ方向に延びるビット線４５に接続されている。
【００２５】
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図３（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、（ａ）はメモリセルが選択されていない状態を示し、（ｂ）は１つのメモリセルが選択された状態を示す。
【００２６】
図３（ａ）及び（ｂ）に示すように、抵抗変化型記憶装置１においては、ゲート電極２３をゲートとし、ゲート絶縁膜２５をゲート絶縁膜とし、シリコン膜２９をチャネルとした電界効果型のトランジスタ５０が形成される。そして、メモリセル領域Ｒ３においては、抵抗変化膜３０がトランジスタ５０毎に設けられ、メモリセルを構成している。各メモリセルにおいては、トランジスタ５０のチャネルであるシリコン膜２９と、抵抗変化膜３０とが、並列な電流経路を形成している。
【００２７】
一方、ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４においては、トランジスタ５０はチャネルを選択する選択トランジスタとして機能する。ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４においては、抵抗変化膜３０は設けられていないため、電流経路はトランジスタ５０のチャネルであるシリコン膜２９のみである。
【００２８】
トランジスタ５０がオン状態にあるときのシリコン膜２９の抵抗値Ｒｏｎは、抵抗変化膜３０が低抵抗状態にあるときの抵抗値ＲＬよりも低いことが好ましい。すなわち、Ｒｏｎ＜ＲＬであることが好ましい。抵抗値Ｒｏｎは抵抗値ＲＬの１０分の１未満であることがより好ましい。すなわち、Ｒｏｎ＜（０．１×ＲＬ）であることがより好ましい。これにより、トランジスタ５０がオン状態にあるときは、ビット線４５と貫通ソース線４３との間に流れる電流は、主としてシリコン膜２９を流れる。
【００２９】
一方、トランジスタ５０がオフ状態にあるときのシリコン膜２９の抵抗値Ｒｏｆｆは、抵抗変化膜３０が高抵抗状態にあるときの抵抗値ＲＨよりも高いことが好ましい。すなわち、ＲＨ＜Ｒｏｆｆであることが好ましい。抵抗値Ｒｏｆｆは抵抗値ＲＨの１０倍よりも大きいことがより好ましい。すなわち、（１０×ＲＨ）＜Ｒｏｆｆであることがより好ましい。これにより、トランジスタ５０がオフ状態にあるときは、ビット線４５と貫通ソース線４３との間に流れる電流は、主として抵抗変化膜３０を流れる。
【００３０】
まとめると、トランジスタ５０のオン抵抗をＲｏｎ、オフ抵抗をＲｏｆｆ、抵抗変化膜３０の低抵抗をＲＬ、高抵抗をＲＨとするとき、Ｒｏｎ＜ＲＬ＜ＲＨ＜Ｒｏｆｆであることが好ましく、Ｒｏｎ＜（０．１×ＲＬ）＜（１０×ＲＨ）＜Ｒｏｆｆであることがより好ましい。
【００３１】
以下、メモリセル領域Ｒ３から１つのメモリセルを選択する動作について説明する。
図１に示すように、貫通ソース線４３と１本のビット線４５との間に、所定の電圧（以下、「ビット−ソース間電圧」という）を印加する。例えば、貫通ソース線４３に接地電位（ＧＮＤ）を印加し、１本のビット線４５に所定の正電位を印加し、他のビット線４５に接地電位を印加する。ビット線４５に印加された電位は、コンタクト４４及びｎ＋形部分２９ａを介して、Ｚ方向における所定の位置に配置されたシリコン膜２９に伝達される。これにより、選択するメモリセルのＺ座標が決められる。
【００３２】
また、隣り合う２本の選択ゲート線４２に、トランジスタ５０がオン状態となるような電位（以下、「オン電位Ｖｏｎ」という）を印加し、他の選択ゲート線４２に、トランジスタ５０がオフ状態となるような電位（以下、「オフ電位Ｖｏｆｆ」という）を印加する。これにより、オン電位Ｖｏｎが印加された２本の選択ゲート線４２の間のシリコン膜２９が導通状態となり、１つのシリコン膜２９にビット−ソース間電圧が伝達される。この結果、選択するメモリセルのＹ座標が決められる。
【００３３】
更に、１本のゲート線４１にオフ電位を印加し、他のゲート線４１にオン電位を印加する。ゲート線４１に印加された電位は、ゲート電極２３に伝達される。これにより、選択するメモリセルのＸ座標が決められる。このようにして、１つのメモリセルが選択される。以下、この動作について詳細に説明する。
【００３４】
図３（ａ）に示すように、ゲート電極２３にオン電位Ｖｏｎを印加すると、シリコン膜２９におけるこのゲート電極２３の周囲に位置する部分に、空乏層５１が形成されて、導通状態となる。あるシリコン膜２９のＹ方向両側に位置する全てのゲート電極２３にオン電位Ｖｏｎが印加されると、空乏層５１同士がつながり、シリコン膜２９のＸ方向全長にわたって空乏層５１からなる電流経路が形成され、この電流経路を電流Ｉが流れる。
【００３５】
一方、図３（ｂ）に示すように、１つのゲート電極２３にオフ電位Ｖｏｆｆを印加し、他のゲート電極２３にオン電位Ｖｏｎを印加すると、オフ電位Ｖｏｆｆが印加されたゲート電極２３の周囲には空乏層５１が形成されず、空乏層５１からなる電流経路が途切れる。そうすると、この途切れた部分においては、抵抗変化膜３０内を電流Ｉが流れるようになり、この抵抗変化膜３０にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのＸ座標が決められる。なお、この説明においては、電流経路における抵抗変化膜３０以外の部分の電圧降下は無視している。後述する他の実施形態についても、同様である。
【００３６】
次に、上述の如く選択されたメモリセルに対するデータの書込動作、読出動作、及び、消去動作について説明する。
【００３７】
書込動作時には、ビット−ソース間電圧をセット電圧とする。セット電圧とは、抵抗変化膜３０が高抵抗状態から低抵抗状態に変化するような電圧である。これにより、選択されたメモリセルの抵抗変化膜３０が高抵抗状態から低抵抗状態に変化し、メモリセルにデータが書き込まれる。
【００３８】
読出動作時には、ビット−ソース間電圧を読出電圧とする。読出電圧とは、抵抗変化膜３０の抵抗状態を変化させずに抵抗変化膜３０の抵抗状態を検出できるような電圧である。これにより、選択されたメモリセルからデータが読み出される。
【００３９】
消去動作時においては、ビット−ソース間電圧をリセット電圧とする。リセット電圧とは、抵抗変化膜３０が低抵抗状態から高抵抗状態に変化するような電圧である。これにより、選択されたメモリセルからデータが消去される。このようにして、本実施形態に係る抵抗変化型記憶装置１を駆動させる。
【００４０】
次に、本実施形態の効果について説明する。
本実施形態においては、各メモリセルにおいて、トランジスタ５０のチャネルであるシリコン膜２９と抵抗変化膜３０とが、並列な電流経路を形成している。これにより、トランジスタ５０がオン状態であるときは、電流Ｉは主としてシリコン膜２９を流れ、トランジスタ５０がオフ状態であるときは、電流Ｉは主として抵抗変化膜３０を流れる。このようにして、抵抗変化膜３０に対する電流の供給及び遮断を任意に行うことができる。この結果、本実施形態に係る抵抗変化型記憶装置１は、動作の安定性が高い。
【００４１】
また、本実施形態においては、トランジスタ５０がオン状態にあるときのシリコン膜２９の抵抗値Ｒｏｎを、抵抗変化膜３０が低抵抗状態にあるときの抵抗値ＲＬよりも低くし、トランジスタ５０がオフ状態にあるときのシリコン膜２９の抵抗値Ｒｏｆｆを、抵抗変化膜３０が高抵抗状態にあるときの抵抗値ＲＨよりも高くしている。これにより、電流Ｉの経路の切替をより効果的に行うことができる。抵抗値Ｒｏｎを抵抗値ＲＬの１０分の１未満とし、抵抗値Ｒｏｆｆを抵抗値ＲＨの１０倍よりも高くすると、より一層効果的である。
【００４２】
更に、本実施形態においては、抵抗変化膜３０をメモリセル毎に分断して配置している。このため、電流経路における抵抗変化膜３０が設けられていない部分では、電流Ｉはトランジスタ５０のチャネルであるシリコン膜２９内を確実に流れる。これにより、トランジスタ５０を駆動させることにより、電流Ｉの経路を効果的に制御することができる。また、抵抗変化膜３０をメモリセル毎に分断することにより、メモリセル間の干渉を抑制することができる。これらによっても、動作の安定性を向上させることができる。
【００４３】
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図４（ａ）及び（ｂ）〜図１６（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
図４（ｂ）は図４（ａ）に示すＡ−Ａ’線による断面図であり、図４（ａ）は図４（ｂ）に示すＢ−Ｂ’線による断面図である。図５（ａ）〜図１６（ｂ）についても、同様である。
【００４４】
先ず、図４（ａ）及び（ｂ）に示すように、シリコン基板１０上に層間絶縁膜１１を形成すると共に、シリコン基板１０の上層部分及び層間絶縁膜１１の下層部分に駆動回路１２を形成する。次に、層間絶縁膜１１上に、ポリシリコンからなるシリコン膜２９と、シリコン酸化物からなる絶縁膜２７を交互に堆積させて、積層体２０を形成する。次に、積層体２０上にハードマスク１０１を形成する。
【００４５】
次に、図５（ａ）及び（ｂ）に示すように、ハードマスク１０１をマスクとしたエッチングと、ハードマスク１０１の縮小を繰り返すことにより、積層体２０におけるドレイン領域Ｒ５側の端部を階段形状に加工する。これにより、シリコン膜２９毎にテラスＴが形成される。なお、図５（ｂ）以降の図では、シリコン基板１０及び駆動回路１２を省略する。
【００４６】
次に、図６（ａ）及び（ｂ）に示すように、ハードマスク１０１をマスクとしてドナーとなる不純物、例えば、リン（Ｐ）をイオン注入する。これにより、各シリコン膜２９におけるテラスＴにおいて露出した部分に、ｎ＋形部分２９ａが形成される。
【００４７】
次に、図７（ａ）及び（ｂ）に示すように、積層体２０にＸ方向に延びるトレンチ１０２を形成する。トレンチ１０２は、Ｘ方向において、ソース領域Ｒ１（図１参照）におけるソース側選択トランジスタ領域Ｒ２（図１参照）側の部分、ソース側選択トランジスタ領域Ｒ２の全長、メモリセル領域Ｒ３の全長、ドレイン側選択トランジスタ領域Ｒ４の全長、及び、ドレイン領域Ｒ５におけるドレイン側選択トランジスタ領域Ｒ４側の部分にわたって形成する。トレンチ１０２には積層体２０を貫通させて、層間絶縁膜１１の上層部分まで進入させる。
【００４８】
次に、図８（ａ）及び（ｂ）に示すように、トレンチ１０２内に、例えば炭素（Ｃ）を含む犠牲部材１０３を埋め込む。次に、トレンチ１０２のＸ方向両端部において、犠牲部材１０３を除去する。これにより、トレンチ１０２のＸ方向両端部にホール１０４が形成される。
【００４９】
次に、図９（ａ）及び（ｂ）に示すように、ホール１０４を介した気相拡散により、リンをシリコン膜２９内に導入する。これにより、シリコン膜２９におけるソース領域Ｒ１（図１参照）及びドレイン領域Ｒ５に位置する部分に、ｎ＋形部分２９ａが形成される。
【００５０】
次に、図１０（ａ）及び（ｂ）に示すように、ホール１０４内にシリコン酸化物を埋め込んで、シリコン酸化部材１０５を形成する。
【００５１】
次に、図１１（ａ）及び（ｂ）に示すように、ホール１０６を形成する。ホール１０６は犠牲部材１０３を分断するように、千鳥状に配列させる。Ｚ方向から見て、各ホール１０６の形状は、例えば、長軸方向がＸ方向であり、短軸方向がＹ軸方向である楕円形とする。ホール１０６には積層体２０を貫通させて、層間絶縁膜１１の上層部分まで進入させる。
【００５２】
次に、図１２（ａ）及び（ｂ）に示すように、例えばシリコン酸化物を堆積させて、ホール１０６の内面上にゲート絶縁膜２５を形成する。次に、例えばタングステンを堆積させて、ホール１０６内であってゲート絶縁膜２５上に、ゲート電極２３を形成する。
【００５３】
次に、図１３（ａ）及び（ｂ）に示すように、例えばウェットエッチングを施すことにより、犠牲部材１０３（図１２（ａ）及び（ｂ）参照）を除去する。
【００５４】
次に、図１４（ａ）及び（ｂ）に示すように、ソース領域Ｒ１（図１参照）、ソース側選択トランジスタ領域Ｒ２（図１参照）、ドレイン側選択トランジスタ領域Ｒ４、及び、ドレイン領域Ｒ５を覆い、メモリセル領域Ｒ３を露出させるように、レジストマスク１０７を形成する。次に、レジストマスク１０７をマスクとして、トレンチ１０２を介してシリコン膜２９をエッチングする。これにより、メモリセル領域Ｒ３において、シリコン膜２９におけるトレンチ１０２内に露出した側面がリセスされ、凹部１０８が形成される。次に、レジストマスク１０７を除去する。
【００５５】
次に、図１５（ａ）及び（ｂ）に示すように、全面に抵抗変化材料を堆積させて、エッチバックすることにより、凹部１０８内に抵抗変化膜３０を形成する。シリコン膜２９及び抵抗変化膜３０により、導電膜２８が形成される。
【００５６】
次に、図１６（ａ）及び（ｂ）に示すように、トレンチ１０２内にシリコン酸化物を埋め込むことにより、絶縁部材２４を形成する。このとき、シリコン酸化部材１０５は絶縁部材２４の一部となる。
【００５７】
次に、図１に示すように、ソース領域Ｒ１にトレンチを形成し、タングステン等の導電性材料を埋め込むことにより、貫通ソース線４３を形成する。貫通ソース線４３は全てのシリコン膜２９のｎ＋形部分２９ａに接続される。
【００５８】
次に、積層体２０上に、コンタクト４４、ゲート線４１、ビット線４５及び選択ゲート線４２を形成する。このようにして、本実施形態に係る抵抗変化型記憶装置１が製造される。
【００５９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１７は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図１８は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域、ドレイン側選択トランジスタ領域及びドレイン領域を示す断面図である。
図１９（ａ）は図１８に示すＣ−Ｃ’線による断面図であり、（ｂ）は図１８に示すＤ−Ｄ’線による断面図である。
図２０は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す斜視図である。
【００６０】
図１７〜図２０に示すように、本実施形態に係る抵抗変化型記憶装置２においては、前述の第１の実施形態に係る抵抗変化型記憶装置１（図１、図２（ａ）及び（ｂ）参照）と同様に、シリコン基板１０が設けられており、シリコン基板１０上には層間絶縁膜１１が設けられている。シリコン基板１０の上層部分と層間絶縁膜１１の下層部分には駆動回路１２が形成されている。層間絶縁膜１１上には、積層体２０が設けられている。積層体２０においては、Ｘ方向に沿って、ソース領域Ｒ１、ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、ドレイン側選択トランジスタ領域Ｒ４、及び、ドレイン領域Ｒ５がこの順に設定されている。
【００６１】
ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、及び、ドレイン側選択トランジスタ領域Ｒ４について説明する。
図１８、図１９（ａ）及び（ｂ）、図２０に示すように、ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、及び、ドレイン側選択トランジスタ領域Ｒ４においては、積層体２０内に複数の構造体６１が設けられている。構造体６１の形状は、概ね、ＸＺ平面に沿って拡がる板状である。領域Ｒ２〜Ｒ４においては、複数の構造体６１がＹ方向に沿って相互に離隔して配列されている。
【００６２】
各構造体６１においては、Ｚ方向に延びる複数本のゲート電極２３が設けられている。複数本のゲート電極２３は、Ｘ方向に沿って一列に、周期的に且つ相互に離隔して配列されている。各ゲート電極２３の形状は中心軸がＺ方向に延びる柱状であり、例えば、略円柱形状である。ゲート電極２３は、例えばタングステン等の導電性材料によって形成されている。ゲート電極２３の側面上には、例えばシリコン酸化物からなるゲート絶縁膜２５が設けられている。
【００６３】
領域Ｒ２〜Ｒ４全体では、Ｚ方向から見て、ゲート電極２３は千鳥状に配列されている。すなわち、Ｙ方向において隣り合う２つの構造体６１において、ゲート電極２３のＸ方向における位置は相互にずれており、１つおきに配置された構造体６１において、ゲート電極２３のＸ方向における位置は同じである。また、Ｘ方向におけるゲート電極２３の配列周期Ｐ１は、Ｘ方向と交差する他の方向におけるゲート電極２３の配列周期Ｐ２よりも短い。すなわち、Ｐ１＜Ｐ２である。
【００６４】
また、Ｚ方向から見て、各ゲート電極２３の周囲には、半導体層としてのシリコン膜２９が設けられている。各構造体６１には、複数枚のシリコン膜２９が設けられており、Ｚ方向に沿って相互に離隔して配列されている。各シリコン膜２９は、各構造体６１に属する全てのゲート電極２３の相互間及び周囲に連続的に配置されている。すなわち、シリコン膜２９は、全体としてＸ方向に延び、構造体６１のＸ方向全長にわたって設けられている。ゲート絶縁膜２５は、ゲート電極２３とシリコン膜２９との間に介在している。
【００６５】
シリコン膜２９の側面上には、抵抗変化膜３０が設けられている。抵抗変化膜３０は、シリコン膜２９のＹ方向両側において連続的に配置されており、シリコン膜２９に接している。第１の実施形態において説明したように、抵抗変化膜３０は電流が流れることによって抵抗値が変化する膜であり、例えば、ＰＣＭ膜、フィラメント型抵抗変化膜、又は、ＣＢＭ膜である。シリコン膜２９及び抵抗変化膜３０により、導電膜２８が構成されている。
【００６６】
隣り合う構造体６１に属する導電膜２８間には、シリコン窒化物（ＳｉＮ）からなる絶縁膜６２が設けられている。２つの導電膜２８及びその間に位置する１つの絶縁膜６２により、構造膜６３が構成されている。Ｚ方向において隣り合う構造膜６３間には、例えばシリコン酸化物からなる絶縁膜２７が設けられている。すなわち、構造体６１間においては、絶縁膜２７と構造膜６３がＺ方向に沿って交互に積層されている。絶縁膜２７によって、同じ構造体６１に属する導電膜２８同士が絶縁されている。また、絶縁膜２７及び絶縁膜６２によって、隣り合う構造体６１に属する導電膜２８同士が絶縁されている。
【００６７】
複数の構造体６１上には、Ｙ方向に延びる複数のゲート線４１（図１参照）が設けられている。各ゲート線４１は、Ｘ方向における位置が同じゲート電極２３、すなわち、１つおきに配置された構造体６１に属する各１本のゲート電極２３に共通接続されている。また、構造体６１のＸ方向両端部に位置し、ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４に配置されたゲート電極２３には、Ｘ方向に延びる選択ゲート線４２（図１参照）が接続されている。
【００６８】
次に、ソース領域Ｒ１、及び、ドレイン領域Ｒ５について説明する。
図１７に示すように、ソース領域Ｒ１、及び、ドレイン領域Ｒ５においては、構造体６１が終端している。構造体６１のＸ方向両端部、すなわち、ソース領域Ｒ１、及び、ドレイン領域Ｒ５に位置する部分においては、抵抗変化膜３０が設けられていない。また、ソース領域Ｒ１、及び、ドレイン領域Ｒ５においては、絶縁膜２７と導電膜６４とがＺ方向に沿って交互に積層されている。導電膜６４は例えばタングステン等の導電性材料により形成されており、Ｙ方向に沿って配列されたシリコン膜２９に共通接続されている。また、Ｚ方向に延び、積層体２０を貫く絶縁部材６５及び６６が設けられている。絶縁部材６５及び６６は、例えば、シリコン酸化物により形成されている。
【００６９】
ソース領域Ｒ１においては、タングステン等の導電性材料からなり、ＹＺ平面に沿って拡がる板状の貫通ソース線４３が設けられている。貫通ソース線４３は、Ｚ方向に沿って積層された全ての導電膜６４に共通接続されている。
【００７０】
ドレイン領域Ｒ５においては、積層体２０の端部の形状が階段状とされており、導電膜６４毎にテラスＴが形成されている。テラスＴ上にはコンタクト４４が設けられており、導電膜６４に接続されている。コンタクト４４は、Ｘ方向に延びるビット線４５に接続されている。
【００７１】
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図２１（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、（ａ）はメモリセルが選択されていない状態を示し、（ｂ）は１つのメモリセルが選択された状態を示す。
【００７２】
図２１（ａ）及び（ｂ）に示すように、抵抗変化型記憶装置２においては、ゲート電極２３をゲートとし、ゲート絶縁膜２５をゲート絶縁膜とし、シリコン膜２９をチャネルとした電界効果型のトランジスタ５０が形成される。そして、メモリセル領域Ｒ３においては、シリコン膜２９に沿って抵抗変化膜３０が設けられており、メモリセルを構成している。１本のゲート電極２３と１枚の導電膜２８との交差部分毎に、１つのメモリセルが形成される。このため、各メモリセルにおいては、トランジスタ５０のチャネルであるシリコン膜２９と、抵抗変化膜３０とが、並列な電流経路を形成している。一方、ソース側選択トランジスタ領域Ｒ２、及び、ドレイン側選択トランジスタ領域Ｒ４においても、抵抗変化膜３０は設けられているが、トランジスタ５０はデータを記憶するメモリセルではなく、構造体６１を選択するための選択トランジスタとして機能する。
【００７３】
トランジスタ５０のオン抵抗Ｒｏｎ、オフ抵抗Ｒｏｆｆ、抵抗変化膜３０の低抵抗ＲＬ、高抵抗ＲＨの好適な関係は、前述の第１の実施形態と同様である。すなわち、Ｒｏｎ＜ＲＬ＜ＲＨ＜Ｒｏｆｆであることが好ましく、Ｒｏｎ＜（０．１×ＲＬ）＜（１０×ＲＨ）＜Ｒｏｆｆであることがより好ましい。
【００７４】
本実施形態における選択するメモリセルのＺ座標及びＹ座標の決定方法は、前述の第１の実施形態と同様である。以下、選択するメモリセルのＸ座標の決定方法について説明する。
【００７５】
図２１（ａ）に示すように、ゲート電極２３にオン電位Ｖｏｎを印加すると、シリコン膜２９におけるこのゲート電極２３の周囲に位置する環状の部分に、空乏層５１が形成されて、導通状態となる。ある構造体６１に属する全てのゲート電極２３にオン電位Ｖｏｎが印加されると、空乏層５１同士がつながり、シリコン膜２９のＸ方向全長にわたって空乏層５１からなる電流経路が形成され、この電流経路を電流Ｉが流れる。
【００７６】
一方、図２１（ｂ）に示すように、１つのゲート電極２３にオフ電位Ｖｏｆｆを印加し、他のゲート電極２３にオン電位Ｖｏｎを印加すると、オフ電位Ｖｏｆｆを印加したゲート電極２３の周囲には空乏層５１が形成されず、空乏層５１からなる電流経路が途切れる。そうすると、この途切れた部分においては、抵抗変化膜３０内を電流Ｉが流れるようになり、この抵抗変化膜３０にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのＸ座標が決められる。書込動作、読出動作、及び、消去動作におけるビット−ソース間電圧は、前述の第１の実施形態において説明したとおりである。
【００７７】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、各メモリセルにおいて、トランジスタ５０のチャネルであるシリコン膜２９と抵抗変化膜３０とが、並列な電流経路を形成している。このため、トランジスタ５０をスイッチングすることにより、抵抗変化膜３０に対する電流の供給及び遮断を選択することができる。これにより、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００７８】
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図２２（ａ）及び（ｂ）〜図３０（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
図２２（ｂ）は図２２（ａ）に示すＥ−Ｅ’線による断面図である。図２３（ａ）〜図２５（ｂ）についても同様である。図２６（ｂ）は図２６（ａ）に示すＦ−Ｆ’線による断面図である。図２７（ａ）〜図３０（ｂ）についても同様である。
【００７９】
先ず、図１９（ａ）及び（ｂ）に示すように、シリコン基板１０上に層間絶縁膜１１を形成すると共に、シリコン基板１０の上層部分及び層間絶縁膜１１の下層部分に駆動回路１２を形成する。
【００８０】
次に、図２２（ａ）及び（ｂ）に示すように、層間絶縁膜１１上に、シリコン窒化物からなる絶縁膜６２と、シリコン酸化物からなる絶縁膜２７を交互に堆積させて、積層体２０を形成する。次に、積層体２０におけるドレイン領域Ｒ５（図１７参照）側の端部を階段形状に加工する。これにより、絶縁膜６２毎にテラスＴ（図１７参照）が形成される。次に、積層体２０を埋め込むように、層間絶縁膜を形成する。以後、この層間絶縁膜は、必要に応じて、最上層の絶縁膜２７と一体的に図示する。
【００８１】
次に、例えばリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、積層体２０に複数のホール１１１を形成する。Ｚ方向から見て、ホール１１１は千鳥状に配列させる。Ｘ方向におけるホール１１１の配列周期は、他の方向におけるホール１１１の配列周期よりも短くする。各ホール１１１には積層体２０を貫通させて、層間絶縁膜１１の上層部分に進入させる。
【００８２】
次に、図２３（ａ）及び（ｂ）に示すように、例えば等方性エッチングを施すことにより、ホール１１１を介してシリコン窒化物からなる絶縁膜６２をリセスする。これにより、絶縁膜６２におけるホール１１１の内面に露出した部分が除去されて、凹部１１２が形成される。凹部１１２はホール１１１を起点として環状に形成される。このリセスのエッチング量は、Ｘ方向において隣り合うホール１１１の内面に形成された凹部１１２同士は連通し、それ以外の方向において隣り合うホール１１１の内面に形成された凹部１１２同士は連通しないような程度とする。この結果、Ｘ方向に沿って一列に配列されたホール１１１を起点とする凹部１１２は相互に連通し、全体としてＸ方向に延びる１つの大きな凹部１１２となる。一方、Ｙ方向において隣り合う凹部１１２同士は絶縁膜６２によって分離されたままである。また、Ｚ方向において隣り合う凹部１１２間には、絶縁膜２７が介在している。
【００８３】
次に、図２４（ａ）及び（ｂ）に示すように、全面に抵抗変化材料、例えば、ＰＣＭ材料を堆積させて、エッチバックすることにより、凹部１１２の奥面上、すなわち、絶縁膜６２の露出面上に、抵抗変化膜３０を形成する。次に、全面にシリコンを堆積させて、エッチバックすることにより、凹部１１２内にシリコン膜２９を形成する。抵抗変化膜３０及びシリコン膜２９により、導電膜２８が形成される。導電膜２８は、Ｘ方向に沿って一列に配列されたホール１１１の列を囲むように、連続的に配置される。
【００８４】
次に、図２５（ａ）及び（ｂ）に示すように、例えばシリコン酸化物を堆積させることにより、ホール１１１の内面上にゲート絶縁膜２５を形成する。次に、例えばタングステンを堆積させることにより、ホール１１１内にゲート電極２３を埋め込む。次に、積層体２０上に、シリコン酸化膜１１３を形成する。
【００８５】
次に、図２６（ａ）及び（ｂ）に示すように、ソース領域Ｒ１（図１７参照）及びドレイン領域Ｒ５にホール１１４を形成する。ホール１１４には積層体２０を貫通させて、層間絶縁膜１１の上層部分に進入させる。次に、ホール１１４内に例えばシリコン酸化物等の絶縁性材料を埋め込むことにより、絶縁部材６５を形成する。
【００８６】
次に、図２７（ａ）及び（ｂ）に示すように、ソース領域Ｒ１（図１７参照）及びドレイン領域Ｒ５にホール１１５を形成する。ホール１１５には積層体２０を貫通させて、層間絶縁膜１１の上層部分に進入させる。
【００８７】
次に、図２８（ａ）及び（ｂ）に示すように、ウェットエッチング等の等方性エッチングを施すことにより、ホール１１５を介して、ソース領域Ｒ１（図１７参照）及びドレイン領域Ｒ５から、シリコン窒化物からなる絶縁膜６２を除去する。このとき、シリコン酸化物からなる絶縁膜２７及び絶縁部材６５は除去されずに残留する。これにより、ソース領域Ｒ１（図１７参照）及びドレイン領域Ｒ５における絶縁膜６２が除去されたあとに、スペース１１６が形成される。抵抗変化膜３０におけるＸ方向両端部は、スペース１１６内に露出する。一方、ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、及び、ドレイン側選択トランジスタ領域Ｒ４においては、絶縁膜６２を残留させる。
【００８８】
次に、図２９（ａ）及び（ｂ）に示すように、ウェットエッチング等の等方性エッチングを施すことにより、ホール１１５を介して、抵抗変化膜３０におけるスペース１１６内に露出している部分を除去する。これにより、シリコン膜２９におけるＸ方向両端部が、スペース１１６内に露出する。次に、ホール１１５を介してタングステン等の導電性材料を埋め込む。これにより、スペース１１６内に導電膜６４が形成される。スペース１１６内において、導電膜６４はシリコン膜２９に接続される。
【００８９】
次に、図３０（ａ）及び（ｂ）に示すように、ホール１１５内に例えばシリコン酸化物等の絶縁性材料を埋め込むことにより、絶縁部材６６を形成する。次に、積層体２０の上方からコンタクト４４を形成し、テラスＴにおいて導電膜６４に接続させる。
【００９０】
次に、図１７に示すように、ソース領域Ｒ１にトレンチを形成し、タングステン等の導電性材料を埋め込むことにより、貫通ソース線４３を形成する。貫通ソース線４３は全ての導電膜６４に接続される。
【００９１】
次に、積層体２０上に、コンタクト４４、ゲート線４１、ビット線４５及び選択ゲート線４２を形成する。このようにして、本実施形態に係る抵抗変化型記憶装置２が製造される。
【００９２】
（第３の実施形態）
次に、第３の実施形態について説明する。
図３１は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図３２（ａ）は図３１に示すＧ−Ｇ’線による断面図であり、（ｂ）は図３１に示すＨ−Ｈ’線による断面図である。
図３３は、図３１に示すＩ−Ｉ’線による断面図である。
図３４は、本実施形態に係る抵抗変化型記憶装置を示す斜視図である。
【００９３】
図３１〜図３４に示すように、本実施形態に係る抵抗変化型記憶装置３においては、前述の第１の実施形態に係る抵抗変化型記憶装置１（図１、図２（ａ）及び（ｂ）参照）と同様に、シリコン基板１０が設けられており、シリコン基板１０上には層間絶縁膜１１が設けられている。シリコン基板１０の上層部分と層間絶縁膜１１の下層部分には駆動回路１２が形成されている。層間絶縁膜１１上には、積層体２０が設けられている。
【００９４】
本実施形態においても、第２の実施形態と同様に、積層体２０においては、Ｘ方向に沿って、ソース領域Ｒ１、ソース側選択トランジスタ領域Ｒ２、メモリセル領域Ｒ３、ドレイン側選択トランジスタ領域Ｒ４、及び、ドレイン領域Ｒ５がこの順に設定されている。ソース領域Ｒ１、ソース側選択トランジスタ領域Ｒ２、ドレイン側選択トランジスタ領域Ｒ４、及び、ドレイン領域Ｒ５の構成は、前述の第２の実施形態と同様である。以下、メモリセル領域Ｒ３の構成を説明する。
【００９５】
積層体２０においては、複数本のゲート電極２３が設けられている。複数本のゲート電極２３は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、相互に離隔されている。ゲート電極２３はタングステン等の導電性材料によって形成されている。各ゲート電極２３の形状はＺ方向に延びる柱状である。Ｙ方向において隣り合う２本のゲート電極２３により、電極対２３ｐが構成されている。Ｘ方向に沿って一列に配列された複数の電極対２３ｐにより、電極群２３ｇが構成されている。電極群２３ｇは複数設けられており、Ｙ方向に沿って配列されている。
【００９６】
ゲート電極２３の形状は、例えば、略半楕円柱形である。楕円柱の中心軸はＺ方向に延び、楕円の長軸方向はＹ方向であり、短軸方向はＸ方向である。但し、ゲート電極２３の形状は例えば略半楕円柱形であるため、Ｙ方向における長さがＸ方向における長さよりも長いとは限らない。ゲート電極２３の側面のうち、同じ電極対２３ｐに属する他のゲート電極２３に対向した領域２３ａは、楕円の弦に相当し、ＸＺ平面に沿って拡がる平面である。また、他のゲート電極２３に対向していない領域２３ｂは、楕円の弧に相当し、他のゲート電極２３から離れるＹ方向に向かって凸となる湾曲面である。Ｚ方向から見て、同じ電極対２３ｐに属する２本のゲート電極２３の領域２３ｂは、例えば、１つの楕円の異なる２つの部分である。
【００９７】
電極対２３ｐに属する２本のゲート電極２３間には、例えばシリコン酸化物からなる絶縁膜７１が設けられている。絶縁膜７１はＸＺ平面に沿って拡がり、電極群２３ｇ全体にわたって配置されている。絶縁膜７１は、ある電極群２３ｇに属する全てのゲート電極２３の領域２３ａに接している。
【００９８】
各ゲート電極２３の領域２３ｂ上には、ゲート絶縁膜２５が設けられている。ゲート絶縁膜２５は、ゲート電極２３のＺ方向全長にわたって配置されている。ゲート絶縁膜２５上には、Ｚ方向に沿って相互に離隔して配列された複数の導電膜２８が設けられている。各導電膜２８の形状は、例えば、略半楕円環状である。導電膜２８においては、シリコン膜２９及び抵抗変化膜３０が積層されている。すなわち、抵抗変化膜３０はゲート電極２３の側面の領域２３ｂ上に設けられており、半導体膜としてのシリコン膜２９は、ゲート電極２３と抵抗変化膜３０との間に設けられており、ゲート絶縁膜２５はゲート電極２３とシリコン膜２９との間に設けられている。
【００９９】
Ｘ方向において隣り合う電極対２３ｐ間であって、Ｚ方向における位置が同じである導電膜２８間には、導電膜７３が設けられている。すなわち、Ｘ方向において隣り合う２本のゲート電極２３間には、Ｚ方向に沿って配列され、相互に離隔した複数の導電膜７３が設けられている。導電膜７３は、例えばタングステン等の導電性材料によって形成されており、絶縁膜７１に接している。導電膜７３は、Ｘ方向において隣り合う導電膜２８のシリコン膜２９及び抵抗変化膜３０に接続されている。
【０１００】
これにより、あるゲート電極２３の側面上に設けられたシリコン膜２９及び抵抗変化膜３０と、Ｘ方向においてこのゲート電極２３の隣りに配置されたゲート電極２３の側面上に設けられたシリコン膜２９及び抵抗変化膜３０とが、導電膜７３を介して相互に接続されている。この結果、各電極群２３ｇに属し、Ｘ方向に沿って１列に配列されたゲート電極２３の側面上に設けられ、Ｚ方向における位置が相互に等しい導電膜２８は、導電膜７３を介して直列に接続されている。各導電膜２８においては、シリコン膜２９及び抵抗変化膜３０が並列に接続されている。
【０１０１】
Ｘ方向に沿って一列に配列された複数本のゲート電極２３、これらのゲート電極２３の領域２３ｂ上に設けられたゲート絶縁膜２５及び導電膜２８、これらの導電膜２８間に設けられた導電膜７３により、メモリ構造体７５が形成されている。一対のメモリ構造体７５とその間に配置された絶縁膜７１により、構造体７６が形成されている。構造体７６の概略的な形状は、ＸＺ平面に沿って拡がる板状である。Ｙ方向に沿って配列された複数の構造体７６間には、例えばシリコン酸化物からなる絶縁膜７７が設けられている。絶縁膜７７は、Ｚ方向において隣り合う導電膜２８間、及び、Ｚ方向において隣り合う導電膜７３間にも配置されている。
【０１０２】
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図３５（ａ）〜（ｄ）は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、（ａ）はメモリセルが選択されていない状態を示す平面図であり、（ｂ）はその等価回路図であり、（ｃ）は１つのメモリセルが選択された状態を示す平面図であり、（ｄ）はその等価回路図である。
【０１０３】
図３５（ａ）及び（ｂ）に示すように、抵抗変化型記憶装置３においては、ゲート電極２３をゲートとし、ゲート絶縁膜２５をゲート絶縁膜とし、シリコン膜２９をチャネルとした電界効果型のトランジスタ５０が形成される。また、トランジスタ５０及び抵抗変化膜３０により、メモリセルが構成される。１枚の導電膜２８毎に、１つのメモリセルが形成される。各メモリセルにおいては、シリコン膜２９と抵抗変化膜３０が並列な電流経路を形成している。Ｘ方向に沿って一列に配列されたメモリセルは、導電膜７３を介して直列に接続されている。
【０１０４】
本実施形態における選択するメモリセルのＺ座標及びＹ座標の決定方法は、前述の第１の実施形態と同様である。以下、選択するメモリセルのＸ座標の決定方法について説明する。
【０１０５】
図３５（ａ）及び（ｂ）に示すように、ゲート電極２３にオン電位Ｖｏｎを印加すると、このゲート電極２３の周囲に配置されたシリコン膜２９に空乏層５１が形成されて、トランジスタ５０がオン状態となる。あるメモリ構造体７５に属する全てのゲート電極２３にオン電位Ｖｏｎが印加されると、このメモリ構造体７５に属する全てのトランジスタ５０がオン状態となり、シリコン膜２９及び導電膜７３からなる電流経路を、電流Ｉが流れる。
【０１０６】
一方、図３５（ｃ）及び（ｄ）に示すように、１つのゲート電極２３にオフ電位Ｖｏｆｆを印加し、他のゲート電極２３にオン電位Ｖｏｎを印加すると、オフ電位Ｖｏｆｆを印加したゲート電極２３が形成するトランジスタ５０はオフ状態となり、シリコン膜２９の抵抗値が増加する。この結果、抵抗変化膜３０内を電流Ｉが流れるようになり、この抵抗変化膜３０にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのＸ座標が決められる。書込動作、読出動作、及び、消去動作におけるビット−ソース間電圧は、前述の第１の実施形態において説明したとおりである。
【０１０７】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第２の実施形態と同様に、各メモリセルにおいて、トランジスタ５０のチャネルであるシリコン膜２９と抵抗変化膜３０とが、並列な電流経路を形成している。このため、トランジスタ５０をスイッチングすることにより、抵抗変化膜３０に対する電流の供給及び遮断を選択することができる。これにより、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
【０１０８】
また、本実施形態においては、電極対２３ｐを構成する２本のゲート電極２３間にはシリコン膜２９及び抵抗変化膜３０が配置されていないため、これらの２本のゲート電極２３を相互に近づけて配置することができる。この結果、メモリセルの集積度が向上する。
【０１０９】
更に、本実施形態においては、メモリセル同士を導電膜７３によって接続している。このため、電流経路全体の抵抗を低減できると共に、あるメモリセルのシリコン膜２９において発生した空乏層５１が隣のメモリセルのシリコン膜２９内まで拡がることがなく、メモリセル間の干渉を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【０１１０】
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図３６〜図７４（ｄ）は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す図である。
図３６は斜視断面図であり、図３７（ａ）は図３６に示すＪ−Ｊ’線による断面図であり、図３７（ｂ）は図３６に示すＫ−Ｋ’線による断面図である。図３８〜図７３（ｂ）についても、同様である。
図７４（ａ）は図６０に対応するＸＹ断面図であり、図７４（ｂ）は図６２に対応するＸＹ断面図であり、図７４（ｃ）は図６４に対応するＸＹ断面図であり、図７４（ｄ）は図７０に対応するＸＹ断面図である。
【０１１１】
先ず、図３３に示すように、シリコン基板１０上に層間絶縁膜１１を形成すると共に、シリコン基板１０の上層部分及び層間絶縁膜１１の下層部分に駆動回路１２を形成する。
【０１１２】
次に、図３６並びに図３７（ａ）及び（ｂ）に示すように、層間絶縁膜１１上に、例えばシリコン酸化物からなる絶縁膜２７と、例えばタングステンからなるタングステン膜１２１とを交互に積層させて、積層体２０を形成する。次に、積層体２０のドレイン領域Ｒ５（図１７参照）側の端部を階段形状に加工する。これにより、タングステン膜１２１毎にテラスＴ（図１７参照）が形成される。次に、積層体２０の周囲に層間絶縁膜（図示せず）を形成し、積層体２０の端部を埋め込む。次に、積層体２０上及び層間絶縁膜上に、例えばシリコン窒化物からなるハードマスク１２２を形成する。
【０１１３】
次に、図３８並びに図３９（ａ）及び（ｂ）に示すように、例えばリソグラフィ法及びＲＩＥ法により、積層体２０及びハードマスク１２２に、ホール１２３及びトレンチ１２４を形成する。ホール１２３及びトレンチ１２４には、ハードマスク１２２及び積層体２０を貫通させて、層間絶縁膜１１に到達させる。ホール１２３の形状は中心軸がＺ方向に延びる柱状であり、例えば、長軸方向がＹ方向であり短軸方向がＸ方向である楕円柱形である。トレンチ１２４の形状は、ＸＺ平面に沿って拡がる板状である。
【０１１４】
Ｚ方向から見て、ホール１２３はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。Ｘ方向に沿って一列に配列されたホール１２３からなる列間に、トレンチ１２４を配置する。すなわち、ホール１２３の列とトレンチ１２４とを、Ｙ方向に沿って交互に配列させる。ホール１２３及びトレンチ１２４は、相互に離隔させる。
【０１１５】
次に、図４０並びに図４１（ａ）及び（ｂ）に示すように、塗布法により、有機材料をホール１２３内及びトレンチ１２４内に埋め込む。次に、トレンチ１２４を覆うハードマスクパターン（図示せず）を形成する。次に、アッシングを行い、ホール１２３内に充填された有機材料を除去する。このとき、トレンチ１２４内に充填された有機材料ハードマスクパターンによって覆われているため、除去されない。次に、ハードマスクパターンを除去する。これにより、トレンチ１２４内に有機材料からなる犠牲部材１２５が形成される。
【０１１６】
次に、図４２並びに図４３（ａ）及び（ｂ）に示すように、例えば、リン硝酢酸を用いたウェットエッチングにより、ホール１２３を介してタングステン膜１２１をリセスする。これにより、ホール１２３の側面に、例えば楕円環状の凹部１２６が形成される。
【０１１７】
次に、図４４並びに図４５（ａ）及び（ｂ）に示すように、抵抗変化材料を堆積させて、エッチバックすることにより、凹部１２６の奥面上、すなわち、タングステン膜１２１の露出面上に、抵抗変化膜３０を形成する。この段階では、抵抗変化膜３０の形状は例えば略楕円環状である。
【０１１８】
次に、図４６並びに図４７（ａ）及び（ｂ）に示すように、シリコンを堆積させて、エッチバックすることにより、凹部１２６内にポリシリコンからなるシリコン膜２９を形成する。この段階では、シリコン膜２９の形状は例えば略楕円環状である。抵抗変化膜３０及びシリコン膜２９により、導電膜２８が構成される。導電膜２８は、抵抗変化膜３０が外環を構成し、シリコン膜２９が内環を構成する二重環構造となる。
【０１１９】
次に、図４８並びに図４９（ａ）及び（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコン酸化物を堆積させる。これにより、ホール１２３の内側面上にゲート絶縁膜２５を形成する。この段階では、ゲート絶縁膜２５の形状は例えば略楕円筒状である。
【０１２０】
次に、図５０並びに図５１（ａ）及び（ｂ）に示すように、例えばタングステン等の導電性材料を堆積させることにより、ホール１２３内にゲート電極２３を形成する。この段階では、ゲート電極２３の形状は、例えば略楕円柱形である。
【０１２１】
次に、図５２並びに図５３（ａ）及び（ｂ）に示すように、ゲート電極２３及びゲート絶縁膜２５を上方からエッチバックする。これにより、ゲート電極２３及びゲート絶縁膜２５のうち、ハードマスク１２２内に配置された部分が除去され、積層体２０内に配置された部分が残留する。
【０１２２】
次に、図５４並びに図５５（ａ）及び（ｂ）に示すように、ハードマスク１２２（図５２参照）を除去する。これにより、犠牲部材１２５の上部及び積層体２０の上面が露出する。犠牲部材１２５の上部は積層体２０の上面から突出する。
【０１２３】
次に、図５６並びに図５７（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させることにより、積層体２０及び犠牲部材１２５を覆うように、シリコン窒化膜１２７ａを形成する。シリコン窒化膜１２７ａの形状は、犠牲部材１２５の突出部分を反映した形状となる。
【０１２４】
次に、図５８並びに図５９（ａ）及び（ｂ）に示すように、シリコン窒化物に対してＲＩＥを施す。これにより、シリコン窒化膜１２７ａが上面側からエッチバックされる。この結果、シリコン窒化膜１２７ａが犠牲部材１２５の突出部分の側面上に残留し、犠牲部材１２５の突出部分間の領域からは除去されて、側壁１２７となる。側壁１２７間にはＸ方向に延びる隙間が形成され、この隙間において、積層体２０の一部及びゲート電極２３の一部等が露出する。具体的には、各ゲート電極２３におけるＹ方向中央部、各ゲート絶縁膜２５におけるＹ方向中央部、各シリコン膜２９におけるＹ方向中央部、各抵抗変化膜３０におけるＹ方向中央部、及び、積層体２０におけるＸ方向において隣り合うゲート電極２３間に配置された部分のＹ方向中央部が露出する。
【０１２５】
次に、図６０、図６１（ａ）及び（ｂ）並びに図７４（ａ）に示すように、側壁１２７及び犠牲部材１２５をマスクとしてＲＩＥを施すことにより、積層体２０及びゲート電極２３等における露出部分を除去する。これにより、積層体２０にトレンチ１２８が形成される。トレンチ１２８は層間絶縁膜１１まで到達させる。この段階では、トレンチ１２８の側面はＸＺ平面に沿って拡がる平坦面である。また、このとき、側壁１２７もエッチングされて縮小し、犠牲部材１２５の上面が露出する。
【０１２６】
トレンチ１２８により、楕円柱形のゲート電極２３は半楕円柱形の２つの部分に分割され、楕円筒状のゲート絶縁膜２５は半楕円筒状の２つの部分に分割され、楕円環状のシリコン膜２９は半楕円環状の２つの部分に分割され、楕円環状の抵抗変化膜３０は半楕円環状の２つの部分に分割される。以後、ゲート電極２３の分割された２つの部分をそれぞれゲート電極２３という。ゲート絶縁膜２５、シリコン膜２９及び抵抗変化膜３０についても、同様である。
【０１２７】
次に、図６２、図６３（ａ）及び（ｂ）並びに図７４（ｂ）に示すように、トレンチ１２８を介して、抵抗変化膜３０をリセスする。これにより、抵抗変化膜３０におけるトレンチ１２８内に露出した部分が除去され、凹部１２９が形成される。
【０１２８】
次に、図６４、図６５（ａ）及び（ｂ）並びに図７４（ｃ）に示すように、タングステンを堆積させて、エッチバックすることにより、凹部１２９内にタングステン部材１３０を埋め込む。タングステン部材１３０は、タングステン膜１２１、シリコン膜２９及び抵抗変化膜３０に接する。
【０１２９】
次に、図６６並びに図６７（ａ）及び（ｂ）に示すように、全面にＳＯＧ（Spin on Glass：スピン・オン・ガラス）材料を塗布する。これにより、トレンチ１２８内及び側壁１２７間に、シリコン酸化物を含むＳＯＧ部材１３１が埋め込まれる。
【０１３０】
次に、図６８並びに図６９（ａ）及び（ｂ）に示すように、アッシングを行い、有機材料からなる犠牲部材１２５（図６６参照）を除去する。これにより、トレンチ１２４の内面が再び露出する。
【０１３１】
次に、図７０、図７１（ａ）及び（ｂ）並びに図７４（ｄ）に示すように、例えば、リン硝酢酸を用いたウェットエッチングにより、トレンチ１２４を介してタングステン膜１２１をエッチバックする。これにより、タングステン膜１２１をトレンチ１２４側から大きく後退させ、絶縁膜７１の近傍、すなわち、Ｘ方向において隣り合うタングステン部材１３０間付近に残留させる。Ｘ方向において隣り合うタングステン部材１３０及びそれらの間に配置されたタングステン膜１２１により、導電膜７３が構成される。
【０１３２】
次に、図７２並びに図７３（ａ）及び（ｂ）に示すように、側壁１２７及びＳＯＧ部材１３１（図７０参照）を除去する。これにより、トレンチ１２８の内面が再び露出する。
【０１３３】
次に、図３１〜図３４に示すように、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ１２８内に絶縁膜７１が埋め込まれると共に、トレンチ１２４内に絶縁膜７７が埋め込まれる。絶縁膜２７は絶縁膜７７の一部となる。以後の製造工程は、前述の第２の実施形態と同様である。このようにして、本実施形態に係る抵抗変化型記憶装置３が製造される。
【０１３４】
本実施形態においては、図３８並びに図３９（ａ）及び（ｂ）に示す工程において、リソグラフィを十分な精度で行えば、以後の工程は自己整合的に実施することができる。
【０１３５】
（第３の実施形態の変形例）
次に、第３の実施形態の変形例について説明する。
図７５は、本変形例に係る抵抗変化型記憶装置を示す平面図である。
【０１３６】
図７５に示すように、本変形例に係る抵抗変化型記憶装置３ａにおいては、Ｚ方向から見て、電極対２３ｐが千鳥状に配列されている。すなわち、Ｙ方向において隣り合う電極群２３ｇ間においては、電極対２３ｐのＸ方向における位置が相互に異なっており、１つおきに配列された電極群２３ｇ間においては、電極対２３ｐのＸ方向における位置が相互に同じである。
【０１３７】
本変形例によれば、前述の第３の実施形態と比較して、Ｙ方向における電極対２３ｐの配列密度を向上させることができる。これにより、メモリセルの集積度をより向上させることができる。
本変形例における上記以外の構成、動作、効果及び製造方法は、前述の第３の実施形態と同様である。
【０１３８】
以上説明した実施形態によれば、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
【０１３９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【符号の説明】
【０１４０】
１、２、３、３ａ：抵抗変化型記憶装置
１０：シリコン基板
１０ａ：上面
１１：層間絶縁膜
１２：駆動回路
２０：積層体
２１：ゲート構造体
２２：チャネル積層体
２３：ゲート電極
２３ａ、２３ｂ：領域
２３ｇ：電極群
２３ｐ：電極対
２４：絶縁部材
２５：ゲート絶縁膜
２７：絶縁膜
２８：導電膜
２９：シリコン膜
２９ａ：ｎ＋形部分
３０：抵抗変化膜
４１：ゲート線
４２：選択ゲート線
４３：貫通ソース線
４４：コンタクト
４５：ビット線
５０：トランジスタ
５１：空乏層
６１：構造体
６２：絶縁膜
６３：構造膜
６４：導電膜
６５、６６：絶縁部材
７１：絶縁膜
７３：導電膜
７５：メモリ構造体
７６：構造体
７７：絶縁膜
１０１：ハードマスク
１０２：トレンチ
１０３：犠牲部材
１０４：ホール
１０５：シリコン酸化部材
１０６：ホール
１０７：レジストマスク
１０８：凹部
１１１：ホール
１１２：凹部
１１３：シリコン酸化膜
１１４：ホール
１１５：ホール
１１６：スペース
１２１：タングステン膜
１２２：ハードマスク
１２３：ホール
１２４：トレンチ
１２５：犠牲部材
１２６：凹部
１２７：側壁
１２７ａ：シリコン窒化膜
１２８：トレンチ
１２９：凹部
１３０：タングステン部材
１３１：ＳＯＧ部材
Ｉ：電流
Ｐ１、Ｐ２：配列周期
Ｒ１：ソース領域
Ｒ２：ソース側選択トランジスタ領域
Ｒ３：メモリセル領域
Ｒ４：ドレイン側選択トランジスタ領域
Ｒ５：ドレイン領域
Ｔ：テラス
【図１】
2019165114.tif 000003
【図２】
2019165114.tif 000004
【図３】
2019165114.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2019165114.tif 000009
【図８】
2019165114.tif 000010
【図９】
2019165114.tif 000011
【図１０】
2019165114.tif 000012
【図１１】
2019165114.tif 000013
【図１２】
2019165114.tif 000014
【図１３】
2019165114.tif 000015
【図１４】
2019165114.tif 000016
【図１５】
2019165114.tif 000017
【図１６】
2019165114.tif 000018
【図１７】
2019165114.tif 000019
【図１８】
2019165114.tif 000020
【図１９】
2019165114.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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