(57)【要約】      （修正有）【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、該トランジスタと異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極（またはドレイン電極）と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードＦＧに電位を供給した後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタとして、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。【選択図】図１
2019165229.tif 000002
【特許請求の範囲】
【請求項１】
第１列及び第２列の第１の配線と、第２の配線と、第１行及び第２行の第３の配線と、第１行及び第２行の第４の配線と、第１乃至第４のメモリセルと、を有し、
前記第１乃至前記第４のメモリセルの各々は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、ｐチャネル型のトランジスタであり、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第１のメモリセルの第２のトランジスタのソース又はドレインの他方と、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第２のメモリセルの第２のトランジスタのソース又はドレインの他方とは、前記第１列の第１の配線と電気的に接続され、
前記第３のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第３のメモリセルの第２のトランジスタのソース又はドレインの他方と、前記第４のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第４のメモリセルの第２のトランジスタのソース又はドレインの他方とは、前記第２列の第１の配線と電気的に接続され、
前記第１のメモリセルの第２のトランジスタのゲートと、前記第３のメモリセルの第２のトランジスタのゲートとは、前記第１行の第３の配線と電気的に接続され、
前記第１のメモリセルの容量素子の他方の電極と、前記第３のメモリセルの容量素子の他方の電極とは、前記第１行の第４の配線と電気的に接続され、
前記第２のメモリセルの第２のトランジスタのゲートと、前記第４のメモリセルの第２のトランジスタのゲートとは、前記第２行の第３の配線と電気的に接続され、
前記第２のメモリセルの容量素子の他方の電極と、前記第４のメモリセルの容量素子の他方の電極とは、前記第２行の第４の配線と電気的に接続される半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタ及び前記容量素子の各々は、前記第１のトランジスタと少なくとも一部が重畳することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２の配線と電気的に接続された第１の回路を有し、
前記第１の回路は、前記第２の配線に、接地電位、前記第１列の第１の配線と同電位、又は前記第２列の第１の配線と同電位を選択的に供給する機能を有する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のトランジスタは、結晶を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。また、当該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易では
ないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
【００１２】
また、開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用
トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不
揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及
び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トラン
ジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用
トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き
込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させるこ
とで行う。また、読み出し用トランジスタとして、ｐチャネル型トランジスタを用いて、
読み出し電位を正の電位とする。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、ビット線と、ソース線と、書き込みワード線と、書き込みおよび読み
出しワード線と、メモリセルと、を有し、メモリセルは、第１のゲート電極、第１のソー
ス電極、第１のドレイン電極、および第１のチャネル形成領域を含むｐチャネル型の第１
のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、および
第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャ
ネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第
１のゲート電極と、第２のドレイン電極と、容量素子の一方の電極と、は、電気的に接続
されて電荷が保持されるノードを構成し、ビット線と、第１のソース電極と、第２のソー
ス電極と、は電気的に接続され、ソース線と、第１のドレイン電極と、は電気的に接続さ
れ、書き込みワード線と、第２のゲート電極と、は電気的に接続され、書き込みおよび読
み出しワード線と、容量素子の他方の電極と、は電気的に接続された半導体装置である。
【００１５】
また、本発明の一態様は、ビット線と、ソース線と、書き込みワード線と、書き込みおよ
び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、電位切り替え回路
と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン
電極、および第１のチャネル形成領域を含むｐチャネル型の第１のトランジスタと、第２
のゲート電極、第２のソース電極、第２のドレイン電極、および第２のチャネル形成領域
を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２の
チャネル形成領域とは、異なる半導体材料を含んで構成され、第１のゲート電極と、第２
のドレイン電極と、容量素子の一方の電極と、は、電気的に接続されて電荷が保持される
ノードを構成し、ビット線と、第１のソース電極と、第２のソース電極と、は電気的に接
続され、電位切り替え回路の端子の一と、ソース線と、第１のドレイン電極と、は電気的
に接続され、書き込みワード線と、第２のゲート電極と、は電気的に接続され、書き込み
および読み出しワード線と、容量素子の他方の電極と、は電気的に接続され、ソース線は
、複数列のメモリセルと電気的に接続され、電位切り替え回路は、書き込み期間において
、ソース線に接地電位を選択的に与える機能を備えた半導体装置である。
【００１６】
また、上記の半導体装置において、第２のチャネル形成領域は、酸化物半導体を含んで構
成されるのが好ましい。
【００１７】
また、上記の半導体装置において、第２のトランジスタは、第１のトランジスタの少なく
とも一部と重畳して設けられるのが好ましい。
【００１８】
また、上記の半導体装置において、第１のチャネル形成領域は、シリコンを含んで構成さ
れていてもよい。
【００１９】
また、上記の半導体装置において、第２のトランジスタとして、ｎチャネル型トランジス
タを用いてもよい。
【００２０】
また、本発明の別の一態様は、ビット線と、ソース線と、複数の書き込みワード線と、複
数の書き込みおよび読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、
を有する半導体装置の駆動方法であって、メモリセルの一は、第１のゲート電極、第１の
ソース電極、第１のドレイン電極、および第１のチャネル形成領域を含むｐチャネル型の
第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、お
よび第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１の
ゲート電極と、第２のドレイン電極と、容量素子の一方の電極と、は、電気的に接続され
て電荷が保持されるノードを構成し、ビット線と、第１のソース電極と、第２のソース電
極と、は電気的に接続され、ソース線と、第１のドレイン電極と、は電気的に接続され、
書き込みワード線の一と、第２のゲート電極と、は電気的に接続され、書き込みおよび読
み出しワード線の一と、容量素子の他方の電極と、は電気的に接続され、書き込み期間に
おいて、ソース線に接地電位を供給し、読み出し期間において、非選択となるメモリセル
の一と接続された書き込みおよび読み出しワード線の一に、電源電位を供給する半導体装
置の駆動方法である。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００２２】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２５】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２６】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
【００２７】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
【００２８】
また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した十分な高速動作
が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジ
スタと組み合わせることにより、半導体装置の動作（例えば、情報の読み出し動作）の高
速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジス
タにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現する
ことが可能である。
【００２９】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分
にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】タイミングチャート図。
【図５】半導体装置の断面図および平面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置を用いた電子機器を説明するための図。
【図１２】酸化物材料の結晶構造を説明する図。
【図１３】酸化物材料の結晶構造を説明する図。
【図１４】酸化物材料の結晶構造を説明する図。
【図１５】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算に用いたトランジスタの断面構造を説明する図。
【図２０】酸化物半導体膜を用いたトランジスタ特性のグラフを示す図。
【図２１】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２２】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２５】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２６】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２７】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用い、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図。
【図２８】実施例２で作製したトランジスタの構造を示す上面図および断面図。
【発明を実施するための形態】
【００３１】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３３】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３４】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびそ
の動作について、図１および図２を参照して説明する。なお、回路図においては、酸化物
半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合があ
る。
【００３５】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図
１（Ａ−１）に示す半導体装置において、ビット線ＢＬとトランジスタ１６０のソース電
極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）
と、は、電気的に接続され、ソース線ＳＬとトランジスタ１６０のドレイン電極（または
ソース電極）とは、電気的に接続されている。また、書き込みワード線ＯＳＧと、トラン
ジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０
のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子
１６４の電極の一方と電気的に接続され、書き込みおよび読み出しワード線Ｃと、容量素
子１６４の電極の他方は電気的に接続されている。なお、トランジスタ１６０のソース電
極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）
と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい
。
【００３６】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
【００３７】
なお、トランジスタ１６０の半導体材料については特に限定されない。情報の読み出し速
度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、
スイッチング速度の高いトランジスタを適用するのが好適である。ただし、トランジスタ
１６０としては、ｐチャネル型のトランジスタを用いるものとする。
【００３８】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である
。
【００３９】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【００４０】
はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線ＯＳＧ
の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン
状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（
またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電
極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、ノ
ードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与
える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという
）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える
電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＯＳＧの電位
を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態と
することにより、ノードＦＧに与えられた電荷が保持される（保持）。
【００４１】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【００４２】
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた
状態で、書き込みおよび読み出しワード線Ｃに適切な電位（読み出し電位）を与えると、
ノードＦＧに保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、
トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧ
ともいえる）に保持される電荷によって制御される。
【００４３】
一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極
にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。例え
ば、書き込みにおいてＱＬが与えられた場合には、書き込みおよび読み出しワード線Ｃの
電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位）となれば、トランジスタ１６０は「
オン状態」となる。ＱＨが与えられた場合には、書き込みおよび読み出しワード線Ｃの電
位がＶ０となっても、トランジスタ１６０は「オフ状態」のままである。このため、ビッ
ト線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
【００４４】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、書き込みワード線ＯＳＧの電位を、トランジスタ１６２
がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビッ
ト線ＢＬの電位（新たな情報に係る電位）が、ノードＦＧに与えられる。その後、書き込
みワード線ＯＳＧを、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１
６２をオフ状態とすることにより、ノードＦＧは、新たな情報に係る電荷が与えられた状
態となる。
【００４５】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【００４６】
以下に、一例として、ノードＦＧに電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与えた
場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードＦ
Ｇに電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位
ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。なお、ノードＦＧに与え
る電位の関係はこれに限られるものではない。
【００４７】
情報を書き込む場合には、ソース線ＳＬをＧＮＤとし、書き込みおよび読み出しワード線
ＣをＧＮＤとし、書き込みワード線ＯＳＧをＶＤＤとして、トランジスタ１６２をオン状
態とする。そして、ノードＦＧにデータ”０”を書き込む場合には、ビット線ＢＬにはＧ
ＮＤを与える。また、ノードＦＧにデータ”１”を書き込む場合には、ビット線ＢＬの電
位をＶＤＤとする。なお、ノードＦＧにデータ”１”を書き込む場合には、トランジスタ
１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分電圧降下しないように、書き込みワード線ＯＳ
Ｇの電位をＶＤＤ＋Ｖｔｈ＿ＯＳとしてもよい。
【００４８】
情報を保持する場合には、書き込みワード線ＯＳＧをＧＮＤとしてトランジスタ１６２を
オフ状態にする。また、ｐチャネル型トランジスタであるトランジスタ１６０を介して、
ビット線ＢＬとソース線ＳＬに電流が生じて電力が消費されることを抑制するために、ビ
ット線ＢＬとソース線ＳＬは同電位とする。なお、ビット線ＢＬとソース線ＳＬとが同電
位であれば、書き込みおよび読み出しワード線Ｃは、ＶＤＤでもＧＮＤでも構わない。
【００４９】
なお、上記において、「同電位」には、「略同電位」も含まれるものとする。すなわち、
上記においては、ビット線ＢＬとソース線ＳＬの電位差を十分に低減して、ビット線ＢＬ
とソース線ＳＬに生じる電流を抑制することを目的としているため、ソース線ＳＬの電位
をＧＮＤなどに固定した場合と比較して消費電力を十分に（例えば、百分の一以下に）低
減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵
抗などに起因する電位ずれ程度の差は十分に許容される。
【００５０】
情報を読み出す場合には、書き込みワード線ＯＳＧをＧＮＤとし、書き込みおよび読み出
しワード線ＣをＧＮＤとし、ソース線ＳＬをＶＤＤもしくはＶＤＤよりいくらか低い電位
（以下ＶＲと表記する）とする。ここで、ノードＦＧにデータ”１”が書き込まれている
場合は、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となり、ビット
線ＢＬの電位は、読み出し開始時の電位が維持されるか、または上昇する。なお、ビット
線ＢＬの電位の維持または上昇は、ビット線ＢＬに接続される読み出し回路に依存する。
また、ノードＦＧにデータ”０”が書き込まれている場合は、トランジスタ１６０がオン
状態となり、ビット線ＢＬの電位はソース線ＳＬの電位と同電位のＶＤＤもしくはＶＲと
なる。したがって、ビット線ＢＬの電位を判別することで、ノードＦＧに保持されたデー
タ”１”またはデータ”０”を読み出すことができる。
【００５１】
なお、ノードＦＧに電位ＶＤＤが保持されている（すなわち、データ”１”が書き込まれ
ている）場合、読み出しの際にソース線ＳＬの電位をＶＤＤとすると、トランジスタ１６
０のゲートとソース間の電圧（以下、Ｖｇｓｐと表記する）は、Ｖｇｓｐ＝ＶＤＤ−ＶＤ
Ｄ＝０Ｖとなり、Ｖｇｓｐがトランジスタ１６０のしきい値電圧（以下、Ｖｔｈ＿ｐと表
記する）よりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０は
オフ状態となる。ここで、ノードＦＧに書き込まれた電位がＶＤＤに満たなかった等で、
ノードＦＧに保持された電位がＶＤＤよりも小さい場合であっても、ノードＦＧの電位が
ＶＤＤ−｜Ｖｔｈ＿ｐ｜以上であれば、Ｖｇｓｐ＝（ＶＤＤ−｜Ｖｔｈ＿ｐ｜）−ＶＤＤ
＝−｜Ｖｔｈ＿ｐ｜＝Ｖｔｈ＿ｐとなりトランジスタ１６０がオフ状態となるため、正常
にデータ”１”が読み出せる。しかしながら、ノードＦＧの電位がＶＤＤ−｜Ｖｔｈ＿ｐ
｜より小さい場合には、ＶｇｓｐがＶｔｈ＿ｐより小さくなるため、トランジスタ１６０
はオン状態となり、データ”１”ではなくデータ”０”が読み出され、誤読み出しとなる
。つまり、データ”１”を書き込んだ場合、読み出しが可能である電位の下限値は、ソー
ス線ＳＬの電位ＶＤＤより｜Ｖｔｈ＿ｐ｜分低い、ＶＤＤ−｜Ｖｔｈ＿ｐ｜となる。
【００５２】
一方で、読み出しの際にソース線ＳＬの電位をＶＲとすると、上述した通り、データ”１
”の読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＲよりも｜Ｖｔｈ＿ｐ
｜分低い、ＶＲ−｜Ｖｔｈ＿ｐ｜となる。ここで、ＶＲはＶＤＤよりも低い電位であるの
で、ＶＲ−｜Ｖｔｈ＿ｐ｜はＶＤＤ−｜Ｖｔｈ＿ｐ｜より小さくなる。すなわち、ソース
線ＳＬの電位をＶＲとした方が、読み出しが可能である電位の下限値は低くなる。よって
、ソース線ＳＬの電位はＶＤＤとするよりもＶＲとした方がデータ”１”の読み出しが可
能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース
線ＳＬの電位をＶＲとした場合、ノードＦＧにＶＤＤが書き込まれている場合のＶｇｓｐ
はＶＤＤ−ＶＲ＞Ｖｔｈ＿ｐ（∵ＶＤＤ＞ＶＲ）となりトランジスタ１６０を問題無くオ
フ状態とすることができる。
【００５３】
ここで、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６
０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦ
Ｇ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフ
ローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該ノー
ドＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸
化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成される
トランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノー
ドＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用
いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記
憶装置を実現することが可能である。
【００５４】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５５】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５６】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）の容量値に相当する。
【００５７】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、
電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２
のオフ電流によって決定されることになる。
【００５８】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯ
Ｓ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５９】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、書き込みおよび読み出しワード線ＣによってノードＦＧの電位を制御する際に、書
き込みおよび読み出しワード線Ｃの電位を効率よくノードＦＧに与えることができるよう
になり、書き込みおよび読み出しワード線Ｃに与える電位間（例えば、読み出しの電位と
、非読み出しの電位）の電位差を低く抑えることができるためである。
【００６０】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能で
ある。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の
絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００６１】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
【００６２】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
【００６３】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
【００６４】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される
電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最
大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以
下、好ましくは３Ｖ以下とすることができる。
【００６５】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構
成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁
層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２と
が、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現すること
が容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１
≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶
縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウ
ムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ
１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化
シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６６】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【００６７】
〈基本回路２〉
図２は、図１（Ａ−１）に示すメモリセルを２行×２列のマトリクス状に配置したメモリ
セルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ−１）と
同様である。ただし、図２（Ａ）においては、ソース線ＳＬが２列のメモリセルにおいて
共通化された構造を有している。また、図２（Ｂ）においては、ソース線ＳＬが２行のメ
モリセルにおいて共通化された構造を有している。
【００６８】
図２（Ａ）および図２（Ｂ）に示すように、ソース線ＳＬが２列、若しくは、２行で共通
化された構造にすることで、メモリセル１７０に接続する信号線の本数を共通化しない場
合の４本から、３．５本（３本＋１／２本）へと削減することができる。
【００６９】
なお、ソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるも
のではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共
通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化に
よる寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化さ
せる列数（または行数）が多い程、メモリセル１７０に接続される信号線本数を削減する
ことができるため好ましい。
【００７０】
図２において、ソース線ＳＬは、ソース線切り替え回路１９４と接続されている。ここで
、ソース線切り替え回路１９４は、ソース線ＳＬの他に、ソース線切り替え信号線ＳＬＣ
と接続されている。
【００７１】
図２（Ａ）および図２（Ｂ）に示す半導体装置において、データの書き込み、保持、およ
び読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。なお、例
えば、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であっ
て、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノー
ドＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合にお
いて、具体的な書き込みの動作は次の通りである。まず、メモリセル１７０に接続される
書き込みおよび読み出しワード線Ｃの電位をＧＮＤとし、書き込みワード線ＯＳＧをＶＤ
Ｄとしてメモリセル１７０を選択する。これにより、ビット線ＢＬの電位が、選択された
メモリセル１７０のノードＦＧに供給される。
【００７２】
ここで、ノードＦＧに接地電位ＧＮＤが与えられる場合（すなわち、データ”０”が保持
される場合）には、トランジスタ１６０のゲート電極にオン状態となる電位が与えられる
こととなる。その場合において、ビット線ＢＬとソース線ＳＬに電流が生じてノードＦＧ
に書き込む電位が上昇することを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤ
とする必要がある。
【００７３】
そこで、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１９４の信
号経路を切り換えることで、ソース線ＳＬに接地電位ＧＮＤを供給する。
【００７４】
当該動作の特徴は、書き込み時において、ソース線ＳＬの電位を接地電位ＧＮＤとする点
にある。これにより、ノードＦＧにトランジスタ１６０がオン状態となる電位が与えられ
る場合でも、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制できる。
【００７５】
また、図２に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み
出し時に、所望のメモリセル１７０の情報のみを読み出せることが必要になる。このよう
に、所定のメモリセル１７０の情報を読み出し、それ以外のメモリセル１７０の情報を読
み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。
【００７６】
例えば、基本回路１で示したように、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤ
のいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持され
るデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータ
をデータ”０”とする場合においては、ソース線ＳＬをＧＮＤとし、書き込みおよび読み
出しワード線ＣをＶＤＤとし、書き込みワード線ＯＳＧをＧＮＤとすることでメモリセル
１７０を非選択状態とすることができる。
【００７７】
書き込みおよび読み出しワード線ＣをＶＤＤとすることで、ノードＦＧの電位は容量素子
１６４との容量結合によってＶＤＤ分上昇する。データ”１”であるＶＤＤがノードＦＧ
に書き込まれている場合は、ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、Ｖｇｓ
ｐが、Ｖｔｈ＿ｐよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ
１６０はオフ状態となる。一方、データ”０”であるＧＮＤがノードＦＧに書き込まれて
いる場合は、ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、ＶｇｓｐがＶｔｈ＿ｐよ
りも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態と
なる。すなわち、書き込みおよび読み出しワード線ＣをＶＤＤとすることで、ノードＦＧ
に保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル
１７０を非選択状態とすることができる。
【００７８】
なお、仮に読み出し用のトランジスタ１６０にｎチャネル型トランジスタを用いるとする
と、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高く
なってしまった場合、書き込み及び読み出しワード線Ｃを０Ｖとしても全てのメモリセル
をオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非
選択行の書き込み及び読み出しワード線Ｃに負電位を供給する必要がある。しかしながら
、本実施の形態に示す半導体装置では、読み出し用のトランジスタにｐチャネル型トラン
ジスタを用いているため、非選択行の書き込み及び読み出しワード線Ｃを高電位とするこ
とでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負
電位を生成する電源を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を
小型化することができる。
【００７９】
以上示したように、図２に示す回路構成の半導体装置では、ソース線ＳＬを複数列（また
は複数行）で共通化することで、メモリセルアレイの面積の縮小を図ることができるため
、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装
置作製のコストを低減することができる、または、歩留まりを向上させることができる。
【００８０】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図３および
図４を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トラ
ンジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トラン
ジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図３の
回路図において、斜線を有する配線は、バス信号線である。
【００８１】
図３は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図
３中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。
【００８２】
図３に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本
の書き込み及び読み出しワード線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソ
ース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置さ
れたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１
８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動
回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５
の駆動回路１８６と、ソース線切り替え回路１９４と、を有する。なお、駆動回路の数は
、図３に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、
または、各駆動回路に含まれる機能を分割して用いてもよい。
【００８３】
図３に示す半導体装置において、第１の駆動回路１８２はアドレスデコーダを含む。アド
レスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を
、行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回
路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、
ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、
列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤ
Ｒは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス
選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。
【００８４】
第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２
に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、
メモリセル１７０の行方向の選択信号、書き込みワード線ＯＳＧへの信号、書き込みおよ
び読み出しワード線Ｃへの信号を出力する。
【００８５】
昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と接続され、昇圧回路１
８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９
２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書
き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔ
ｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット
線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦ
Ｇに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただ
し、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、昇
圧回路１８０を設けなくともよい。
【００８６】
第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセ
ンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線
ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存
したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。
センスアンプとしての機能は、読み出し時にメモリセルからデータが出力されるビット線
ＢＬをセンシングする。
【００８７】
第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ラ
イトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号
から、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆
動回路１８６、ソース線切り替え回路１９４、昇圧回路１８０を制御する信号を生成する
回路である。
【００８８】
チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、ア
クティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイ
ネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータ
の、メモリセルアレイへの書き込みを行うことを許可する信号を出力する信号線である。
また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許
可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号
線ＢＣＣによって、昇圧回路１８０と接続されている。昇圧回路制御信号線ＢＣＣは、第
４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線
であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ペー
ジバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と接続されている。ページバ
ッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力されるペー
ジバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。
また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆
動回路１９２と接続されている。また、第４の駆動回路１８４は、ソース線切り替え信号
線ＳＬＣによって、ソース線切り替え回路１９４と接続されている。
【００８９】
ソース線切り替え回路１９４は、第４の駆動回路１８４内のコントローラからのソース線
切り替え信号を基にソース線ＳＬの電位を切り替える回路である。ソース線切り替え回路
１９４は、ソース線ＳＬの電位を切り替える機能を有していれば良く、マルチプレクサ、
インバータ等を用いても良い。ソース線切り替え信号線ＳＬＣは、第４の駆動回路１８４
内のコントローラから出力されるソース線ＳＬの電位を切り替える信号を伝達する配線で
ある。回路構成よって、信号線本数は１本〜複数本となる。
【００９０】
第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号
線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部デー
タ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するため
の回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外
部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数
本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページ
バッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線で
ある。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線
ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。
【００９１】
図３に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に
図１および図２の場合と同様である。図４に、図３に係る半導体装置の書き込み及び読み
出し動作に係るタイミングチャートの例を示す。具体的には、ページバッファのラッチデ
ータをメモリセルアレイへの書き込む動作と、メモリセルアレイに書き込まれたデータを
読み出して、ページバッファにデータラッチさせる動作の一例を説明する。タイミングチ
ャート中のＣＥＢ、ＷＥＢ等の名称は、タイミングチャートに示す電位が与えられる配線
を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、１、
ｍ、ｎ等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
また、本実施の形態に示す回路構成は、ＣＥＢ、ＷＥＢ、ＲＥＢは、Ｌｏｗ（ロー）電位
が入力されるとアクティブになるが、Ｈｉｇｈ（ハイ）電位が入力されてアクティブにな
るような回路を用いても良い。
【００９２】
メモリセルは（ｍ×ｎ）個とし、１行１列目のメモリセルにデータ”１”、１行ｎ列目の
メモリセルにデータ”０”、ｍ行１列目のメモリセルにデータ”０”、ｍ行ｎ列目のメモ
リセルにデータ”１”をそれぞれ書き込み、その後書き込まれた全データを読み出す場合
の各配線間の電位の関係を示すものである。
【００９３】
書き込み期間において、まずチップイネーブルバー信号線ＣＥＢをＬｏｗ電位にし、アド
レス選択信号線Ａから書き込みを行うメモリセル１７０のアドレスを指定する。そして、
ライトイネーブルバー信号線ＷＥＢをＬｏｗ電位にすることで書き込みを行う。ページバ
ッファは、書き込みデータであるラッチデータをビット線ＢＬに出力する。ロードライバ
は、選択行の書き込みワード線ＯＳＧと、非選択行の書き込みおよび読み出しワード線Ｃ
にＨｉｇｈ電位を出力し、非選択行の書き込みワード線と、選択行の書き込みおよび読み
出しワード線ＣにＬｏｗ電位を出力する。
【００９４】
書き込み期間において、行選択のタイミングに合わせて、ビット線ＢＬに書き込みデータ
がページバッファより出力される。データ”１”を書き込む場合のビット線ＢＬはＨｉｇ
ｈ電位、データ”０”を書き込む場合のビット線ＢＬはＬｏｗ電位となる。なお、ビット
線ＢＬの信号入力期間は、選択行の書き込みワード線ＯＳＧと、選択行の書き込みおよび
読み出しワード線Ｃの信号入力期間より長くなるようにする。ビット線ＢＬの信号入力期
間が短いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
【００９５】
なお、書き込み期間において、ノードＦＧに接地電位ＧＮＤが与えられる場合において、
ビット線ＢＬとソース線ＳＬに電流が生じることを抑制するために、ソース線ＳＬの電位
を接地電位ＧＮＤとする。当該駆動は、ソース線切り替え信号線ＳＬＣの信号によってソ
ース線切り替え回路１９４の信号経路を切り換えることで行われる。
【００９６】
読み出し期間において、まずチップイネーブルバー信号線ＣＥＢをＬｏｗ電位にし、アド
レス選択信号線Ａから読み出しを行うメモリセル１７０のアドレスを指定する。そして、
リードイネーブルバー信号線ＲＥＢをＬｏｗ電位にすることで読み出しを行う。ページバ
ッファは、メモリセルからビット線ＢＬに読み出されたデータをラッチする。ロードライ
バは、選択行の書き込みおよび読み出しワード線ＣにＬｏｗ電位を出力し、非選択行の書
き込みおよび読み出しワード線ＣにＨｉｇｈ電位を出力する。書き込みワード線ＯＳＧは
、選択、非選択に係わらずＬｏｗ電位となる。ソース線切り替え回路１９４は、ソース線
ＳＬにＨｉｇｈ電位を出力する。
【００９７】
読み出し期間において、行選択のタイミングに合わせて、ビット線ＢＬにメモリセル１７
０に書き込まれているデータに応じた電位が出力される。メモリセルに、データ”１”が
書き込まれていればビット線ＢＬはＬｏｗ電位に、データ”０”が書き込まれていればビ
ット線ＢＬはＨｉｇｈ電位となる。
【００９８】
スタンバイ及びデータ保持期間においては、チップイネーブルバー信号線ＣＥＢをＨｉｇ
ｈ電位にして、図３に示す回路全体を非アクティブとする。この場合、書き込みも読み出
しも行われないため、ＷＥＢ、ＲＥＢ等の制御信号は、Ｈｉｇｈ電位でもＬｏｗ電位でも
構わない。
【００９９】
なお、図４のタイミングチャート中の斜線部は、Ｈｉｇｈ電位でも、Ｌｏｗ電位でも良い
区間である。
【０１００】
以上のように、図３に示す回路構成の半導体装置では、ソース線ＳＬを複数列で共通化す
ることで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を
実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減
することができ、または、歩留まりを向上させることができる。
【０１０１】
また、図３に示した半導体装置では、読み出しを行う場合に非選択行のメモリセルをオフ
状態とする必要がある。本実施の形態で示す半導体装置は、読み出しトランジスタにｐチ
ャネル型トランジスタを用いるため、非選択行の書き込み及び読み出しワード線ＣをＨｉ
ｇｈ電位（例えば、電源電位）とすることでメモリセルをオフ状態とすることが可能であ
る。したがって、メモリセルにおいて負電位を生成する電源を設ける必要がなくなるため
、消費電力を削減し、且つ半導体装置を小型化することができる。
【０１０２】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構
成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能で
ある。
【０１０３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１０４】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて図５乃至図１０を参照して説明する。
【０１０５】
〈半導体装置の断面構成および平面構成〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（
Ｂ）には、半導体装置の平面を、それぞれ示す。図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２
およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示す半導体装
置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体
材料を用いたトランジスタ１６２を有する。第１の半導体材料と第２の半導体材料とは異
なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体
材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半
導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい
。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジス
タは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性
により長時間の電荷保持を可能とする。図５に示す半導体装置は、メモリセルとして用い
ることができる。
【０１０６】
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ
電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるか
ら、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。
【０１０７】
図５におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャ
ネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３
２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられ
たゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳す
るように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソ
ース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトラ
ンジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために
、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。
つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１０８】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２
８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極や
ドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には
、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１
３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現する
ためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成
とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート
電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純
物領域１３２を設けても良い。
【０１０９】
図５におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層
１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン
電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層
１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、
ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１
４８ａと、を有する。
【０１１０】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あた
りの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることが
できる。
【０１１１】
なお、図５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１１２】
図５における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導
電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の
一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能す
ることになる。このような構成とすることにより、十分な容量を確保することができる。
また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電
極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量
が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１１３】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用する
ことにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセ
ルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１１４】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そ
して、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設け
られている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、
図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、
導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジ
スタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソー
ス電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減す
ることができるため、半導体装置の集積度を向上させることができる。
【０１１５】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接
続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けるこ
とができる。このような平面レイアウトを採用することにより、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
【０１１６】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図６を
参照して説明する。
【０１１７】
まず、ベース基板として半導体基板５００を準備する（図６（Ａ）参照）。半導体基板５
００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いる
ことができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａ
ｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を
用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶
シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１１８】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラ
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウ
ムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１１９】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、
半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混
合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等
を用いて洗浄を行うのが好ましい。
【０１２０】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図６（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。
【０１２１】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ
（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１
６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５
１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法
を用いて作製することができる。
【０１２２】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図６（Ｃ）参照）。なお、
汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）
、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、
希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶
半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。
【０１２３】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ
法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
【０１２４】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２
（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
【０１２５】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処
理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１２６】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２に
はフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法と
しては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１２７】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結
晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図６
（Ｄ）参照）。
【０１２８】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電
荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎ
ｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１２９】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１３０】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総
量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。
Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１３１】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。
【０１３２】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことが
できる。
【０１３３】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介し
て密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わ
される（図６（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５
００の表面に酸化膜または窒化膜を成膜してもよい。
【０１３４】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．
００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
【０１３５】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０１３６】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１３７】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃
未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間
熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
【０１３８】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、
半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図６（
Ｆ）参照）。
【０１３９】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、
４００℃以上５００℃以下とすると、より効果的である。
【０１４０】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。
【０１４１】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図６（Ｇ）参照）
。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１４２】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。
【０１４３】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることが
できる（図６（Ｇ）参照）。
【０１４４】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図７乃至図１０を参照
して説明する。
【０１４５】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図７および図８を参照して説明
する。なお、図７および図８は、図６に示す方法で作成したＳＯＩ基板の一部であって、
図５（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０１４６】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図７（Ａ）
参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素として
は、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純
物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１４７】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図７（Ｂ）参照）。絶縁層
１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２
０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理
に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ
、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうち
いずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法
等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリ
ウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加された
ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加
されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を
含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例え
ば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができ
る。本実施の形態では、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で
形成することとする。
【０１４８】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体
層１２０に添加して、不純物領域１２６を形成する（図７（Ｃ）参照）。なお、ここでは
、不純物元素を添加した後、マスク１２４は除去する。
【０１４９】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領
域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図７（Ｄ）参照）。
絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッ
チング処理を用いることができる。
【０１５０】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を
形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電
層１２８ｂを形成する（図７（Ｅ）参照）。
【０１５１】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層は、アルミニウムや銅、チタン
、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シ
リコンなどの半導体材料を含む導電層を形成しても良い。形成方法も特に限定されず、蒸
着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことが
できる。
【０１５２】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不
純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不
純物領域１３０を形成する（図８（Ａ）参照）。ここでは、ｐ型トランジスタを形成する
ために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加
される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後に
は、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不
純物領域１３２、不純物領域１３０の順に高くなる。
【０１５３】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁
層１３６、絶縁層１３８および絶縁層１４０を形成する（図８（Ｂ）参照）。
【０１５４】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形
成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い
（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低
減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４
０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、
密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに
低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリ
イミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態で
は、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁
層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１
３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様
はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良
い。
【０１５５】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処
理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図８（Ｃ）参照）
。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒
化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッ
チングストッパとして機能する。
【０１５６】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより
、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図８（Ｄ）参照）。こ
こでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処
理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェ
ットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出
させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶
縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ま
しい。
【０１５７】
以上の工程により、下部のトランジスタ１６０を形成することができる（図８（Ｄ）参照
）。
【０１５８】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１５９】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図９および図１０を参照して説明
する。
【０１６０】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４
０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層
１４４を形成する（図９（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１
３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。
当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶ
Ｄ法などを用いて形成することができる。
【０１６１】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ
）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好まし
い。
【０１６２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１６３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【０１６４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【０１６５】
また、酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材
料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、
Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇ
ａ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ
−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい
。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム
（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わな
い。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１６６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１６７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【０１６８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１６９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【０１７０】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【０１７１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【０１７２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
【０１７３】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
【０１７４】
【数１】
2019165229.tif 000003
【０１７５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１７６】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を
用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれ
た一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１７７】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半
導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオ
ンとなってしまう恐れがあるためである。
【０１７８】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０１７９】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１８０】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組
成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または
２０：４５：３５などとする。
【０１８１】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ系の酸化物ターゲットを用いた
スパッタリング法により形成する。
【０１８２】
Ｉｎ−Ｇａ−Ｚｎ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができ
る。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用い
ることもできる。
【０１８３】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９
％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体層を緻密な膜とすることができるためである。
【０１８４】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガ
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１８５】
例えば、酸化物半導体層は、次のように形成することができる。
【０１８６】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５
００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４
５０℃以下となるように加熱する。
【０１８７】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
【０１８８】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
【０１８９】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、
直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率
１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０１９０】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１９１】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
【０１９２】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処
理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに
除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以
下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス
雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする
雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱
処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物
濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１９３】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
【０１９４】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
よい。
【０１９５】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層
で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極１４２ａ、ドレイン電極１４２ｂを形成する（図９（Ｂ）参照）。
【０１９６】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
【０１９７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリット
がある。
【０１９８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ化合物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸
化インジウム酸化亜鉛化合物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料
にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１９９】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端
部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、
３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２
ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート
絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２００】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１
４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍ
と波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすること
も可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導
体装置の消費電力を低減することも可能である。
【０２０１】
また、図９（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイ
ン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができ
る。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化イン
ジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛
、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用するこ
とができる。
【０２０２】
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸
化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域お
よびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形
成することができる。
【０２０３】
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜と
の積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４
４と酸化物導電膜を形成してもよい。ソース電極１４２ａ、ドレイン電極１４２ｂを形成
した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化
物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成する
こともできる。
【０２０４】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰
にエッチングされないように、エッチング条件（エッチング剤の種類、濃度、エッチング
時間等）を適宜調整する。
【０２０５】
酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソ
ース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作を可能
にすることができる。また、酸化物半導体層１４４、酸化物導電層、金属材料からなるド
レイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができ
る。
【０２０６】
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）
の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）
と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導
電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電
極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺
回路（駆動回路）の周波数特性を向上させることができる。
【０２０７】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４
の一部と接するように、ゲート絶縁層１４６を形成する（図９（Ｃ）参照）。
【０２０８】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリ
ケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウ
ムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように
形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料
を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装
置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。
例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。
【０２０９】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２１０】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１
４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には
第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が
良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の
状態を良好に保つことができる。
【０２１１】
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）
がアルミニウムの含有量（原子％）以上のものを示す。
【０２１２】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲ
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。
【０２１３】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２１４】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ
（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）と
することができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムア
ルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下での熱処理や、酸
素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の
組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２１５】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。
【０２１６】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代
えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶
縁層１４６および下地膜の双方に適用しても良い。
【０２１７】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化
処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補
填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することも
できる。
【０２１８】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
【０２１９】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形
成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図
９（Ｄ）参照）。
【０２２０】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１
４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２２１】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１
５０を形成する（図１０（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用い
て形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多
孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより
、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一
態様はこれに限定されず、２層以上の積層構造としても良い。
【０２２２】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形
成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（
図１０（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチング
により行われる。
【０２２３】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパター
ニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料
を用いてもよい。
【０２２４】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄
く（５ｎｍ程度）形成し、ＰＶＤ法によりチタン膜を形成した後に、開口に埋め込むよう
にアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成
されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここ
ではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム
膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を
形成した後に、メッキ法により銅膜を形成してもよい。
【０２２５】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望まし
い。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大
を抑制することができる。
【０２２６】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続部
と、ソース電極１４２ａと配線１５４との接続部とを重畳させる場合について説明する。
この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１
４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２
ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと
重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することに
なる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチング
により下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある
。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成す
ることにより、素子面積が増大するという問題がおこる。
【０２２７】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを
断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタ
クトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
【０２２８】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１０（Ｃ）参照）。
【０２２９】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図１０（Ｃ）参照）。
【０２３０】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）で
のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（
ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２３１】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
【０２３２】
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、
集積度が十分に高められた半導体装置を実現することができる。
【０２３３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２３４】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョ
ン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体
装置を適用する場合について説明する。
【０２３５】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
【０２３６】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
【０２３７】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
【０２３８】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２３９】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
【０２４０】
図１１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
【０２４１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【０２４２】
（実施の形態４）
本実施の形態では、上記実施の形態１乃至３で述べた半導体材料として酸化物半導体を用
いたトランジスタについて、詳しく説明する。具体的には、酸化物半導体として、ｃ軸配
向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を
有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており
、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡ
ＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物につい
て説明する。
【０２４３】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
【０２４４】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
【０２４５】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、Ｃ
ＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々
の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣ
の表面などに垂直な方向）を向いていてもよい。
【０２４６】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
【０２４７】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
【０２４８】
ＣＡＡＣに含まれる結晶構造の一例について図１２乃至図１４を用いて詳細に説明する。
なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交
する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の
上半分、下半分をいう。
【０２４９】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０２５０】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。
図１２（Ｂ）に示す小グループは電荷が０である。
【０２５１】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【０２５２】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０２５３】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループ
は電荷が−１となる。
【０２５４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０２５５】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個の
Ｏは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを
有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３
個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の
４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の
下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配
位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４に
なる。したがって金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にあ
る４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合す
ることができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを
介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ
）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２５６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０２５７】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（
Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５８】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【０２５９】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
【０２６０】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
【０２６１】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
【０２６２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−
Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ
−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉ
ｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２６３】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
【０２６４】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
【０２６５】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は
、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２６６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０２６７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
【０２６８】
（実施の形態５）
本実施の形態では、上記実施の形態１乃至４で述べた酸化物半導体をチャネル形成領域に
用いたトランジスタの移動度について言及する。
【０２６９】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
【０２７０】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、
【０２７１】
【数２】
2019165229.tif 000004
【０２７２】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは
絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓ
ｏｎモデルでは、
【０２７３】
【数３】
2019165229.tif 000005
【０２７４】
と表される。ここで、ｅは電気素量、Ｎはチャネル形成領域内の単位面積当たりの平均欠
陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネル形成領域に含まれるキャリ
ア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネル形成領域の厚さ
である。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネル形成領域の厚さは半導体
層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
【０２７５】
【数４】
2019165229.tif 000006
【０２７６】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍ
である。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
【０２７７】
【数５】
2019165229.tif 000007
【０２７８】
となる。数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／
Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠
陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価
できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比
率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度
である。
【０２７９】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖ
ｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２８０】
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁層との界面での散
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘ
だけ離れた場所における移動度μ１は、
【０２８１】
【数６】
2019165229.tif 000008
【０２８２】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際
の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／
ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧
が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２８３】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタ
の移動度μ２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子
ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。
【０２８４】
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボル
ト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎ
ｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン
電圧Ｖｄは０．１Ｖである。
【０２８５】
図１５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構
造を図１９に示す。図１９に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１０３ａおよび半導体領域１０３ｃを有する。半導体領域１０３ａおよび半導
体領域１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８７】
図１９（Ａ）に示すトランジスタは、下地絶縁膜１０１と、下地絶縁膜１０１に埋め込ま
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される
。トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域１０３ｂと、ゲート電極１０５を有する。ゲート電極
１０５の幅を３３ｎｍとする。
【０２８８】
ゲート電極１０５と半導体領域１０３ｂの間には、ゲート絶縁層１０４を有し、また、ゲ
ート電極１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート電極
１０５の上部には、ゲート電極１０５と他の配線との短絡を防止するための絶縁物１０７
を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域
１０３ｃに接して、ソース電極１０８ａおよびドレイン電極１０８ｂを有する。なお、こ
のトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８９】
図１９（Ｂ）に示すトランジスタは、下地絶縁膜１０１と、酸化アルミニウムよりなる埋
め込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それ
らに挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート電極１０５とゲート絶縁
層１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース電極１
０８ａおよびドレイン電極１０８ｂを有する点で図１９（Ａ）に示すトランジスタと同じ
である。
【０２９０】
図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図１９（Ａ）
に示すトランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領
域はｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図１
９（Ｂ）に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、図１９
（Ｂ）に示す半導体層において、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート電
極１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい
、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁
絶縁物１０６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
【０２９１】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１６は、
図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度
（μ、点線）のゲート電極電圧（Ｖｇ、ゲート電極とソースの電位差）依存性を示す。ド
レイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μ
はドレイン電圧を＋０．１Ｖとして計算したものである。
【０２９２】
図１６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎ
ｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリセルで用いられるトランジスタ等で必要とさ
れる１０μＡを超えることが示された。
【０２９３】
図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍと
したものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとし
たものである。
【０２９４】
また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁層の厚さを１５ｎ
ｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍ
としたものである。
【０２９５】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
【０２９６】
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０
ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセルで用いられるトラン
ジスタ等で必要とされる１０μＡを超えることが示された。
【０２９７】
（実施の形態６）
上記実施の形態１乃至５で示した、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャ
ネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜
すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得るこ
とができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９８】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９９】
例えば、図２０（Ａ）乃至図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長
Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート
絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３００】
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓ
ｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２
ｃｍ２／Ｖｓｅｃが得られている。
【０３０１】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖ
ｓｅｃが得られている。
【０３０２】
基板を意図的に加熱することでスパッタリング成膜中に水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３０３】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３０４】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ
）の対比からも確認することができる。
【０３０５】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３０６】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
【０３０７】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
【０３０８】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１のトランジスタと、６５
０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０９】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を
行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温
度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界
強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に
、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶ
ｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３１０】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性
の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート
絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加
し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ
ｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼
ぶ。
【０３１１】
試料１のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の
結果を図２２（Ｂ）に示す。
【０３１２】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
【０３１３】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
【０３１４】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０
２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。
【０３１５】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
【０３１６】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ
ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で
測定した。
【０３１７】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
【０３１８】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。
【０３１９】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩ
ｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした
。このようにして作製した試料を試料Ａとした。
【０３２０】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３２１】
図２５に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
【０３２２】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
【０３２３】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅１μｍあたりの電流値を示す。
【０３２４】
図２６に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０３２５】
具体的には、図２６に示すように、基板温度が１２５℃（３９８．１５Ｋ）の場合には、
１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、基板温度が８５℃（３５８．１５Ｋ）の
場合には、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、基板温度が室温（２７℃
、３００．１５Ｋ）の場合には、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にするこ
とができる。好ましくは、基板温度が１２５℃において０．１ａＡ／μｍ（１×１０−１
９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に
、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３２６】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２７】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタ
において、基板温度と電気的特性の関係について評価した。
【０３２８】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃
、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをｄＷと呼ぶ。
【０３２９】
図２３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２
４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果移動度
の関係を示す。
【０３３０】
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３３１】
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３３２】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃ
ｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２
／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、
Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖの
とき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
【実施例１】
【０３３３】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例に
ついて、図２７などを用いて説明する。
【０３３４】
図２７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図２７（Ａ）にトランジスタの上面図を示す。また、図２７（
Ｂ）に図２７（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３３５】
図２７（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地
絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下地
絶縁膜１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低
抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設
けられたゲート絶縁層１１０８と、ゲート絶縁層１１０８を介して酸化物半導体膜１１０
６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設け
られた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対
の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対
の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けら
れた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１
１８と、を有する。
【０３３６】
なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
【実施例２】
【０３３７】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラン
ジスタの他の一例について示す。
【０３３８】
図２８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
２８（Ａ）はトランジスタの上面図である。また、図２８（Ｂ）は図２８（Ａ）の一点鎖
線Ａ−Ｂに対応する断面図である。
【０３３９】
図２８（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に
設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体膜６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を
覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一
対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設
けられた保護膜６２０と、を有する。
【０３４０】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いた。
【０３４１】
なお、図２８（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３４２】
１２０    半導体層
１２２    絶縁層
１２２ａ    ゲート絶縁層
１２４    マスク
１２６    不純物領域
１２８ａ    ゲート電極
１２８ｂ    導電層
１３０    不純物領域
１３２    不純物領域
１３４    チャネル形成領域
１３６    絶縁層
１３８    絶縁層
１４０    絶縁層
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    導電層
１５０    絶縁層
１５４    配線
１５６    絶縁層
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７０    メモリセル
１８０    昇圧回路
１８２    駆動回路
１８４    駆動回路
１８６    駆動回路
１９０    駆動回路
１９２    駆動回路
１９４    ソース線切り替え回路
５００    半導体基板
５１０    単結晶半導体基板
５１２    酸化膜
５１４    脆化領域
５１６    単結晶半導体層
５１８    単結晶半導体層
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
【図１】
2019165229.tif 000009
【図２】
2019165229.tif 000010
【図３】
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【図４】
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【図５】
2019165229.tif 000013
【図６】
2019165229.tif 000014
【図７】
2019165229.tif 000015
【図８】
2019165229.tif 000016
【図９】
2019165229.tif 000017
【図１０】
2019165229.tif 000018
【図１１】
2019165229.tif 000019
【図１２】
2019165229.tif 000020
【図１３】
2019165229.tif 000021
【図１４】
2019165229.tif 000022
【図１５】
2019165229.tif 000023
【図１６】
2019165229.tif 000024
【図１７】
2019165229.tif 000025
【図１８】
2019165229.tif 000026
【図１９】
2019165229.tif 000027
【図２０】
2019165229.tif 000028
【図２１】
2019165229.tif 000029
【図２２】
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【図２３】
2019165229.tif 000031
【図２４】
2019165229.tif 000032
【図２５】
2019165229.tif 000033
【図２６】
2019165229.tif 000034
【図２７】
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【図２８】
2019165229.tif 000036
【手続補正書】
【提出日】平成31年4月29日(2019.4.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１列及び第２列の第１の配線と、第２の配線と、第１行及び第２行の第３の配線と、第１行及び第２行の第４の配線と、第１乃至第４のメモリセルと、を有し、
前記第１乃至前記第４のメモリセルの各々は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、ｐチャネル型のトランジスタであり、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第１のメモリセルの第２のトランジスタのソース又はドレインの他方と、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第２のメモリセルの第２のトランジスタのソース又はドレインの他方とは、前記第１列の第１の配線と電気的に接続され、
前記第３のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第３のメモリセルの第２のトランジスタのソース又はドレインの他方と、前記第４のメモリセルの第１のトランジスタのソース又はドレインの他方と、前記第４のメモリセルの第２のトランジスタのソース又はドレインの他方とは、前記第２列の第１の配線と電気的に接続され、
前記第１のメモリセルの第２のトランジスタのゲートと、前記第３のメモリセルの第２のトランジスタのゲートとは、前記第１行の第３の配線と電気的に接続され、
前記第１のメモリセルの容量素子の他方の電極と、前記第３のメモリセルの容量素子の他方の電極とは、前記第１行の第４の配線と電気的に接続され、
前記第２のメモリセルの第２のトランジスタのゲートと、前記第４のメモリセルの第２のトランジスタのゲートとは、前記第２行の第３の配線と電気的に接続され、
前記第２のメモリセルの容量素子の他方の電極と、前記第４のメモリセルの容量素子の他方の電極とは、前記第２行の第４の配線と電気的に接続される半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタ及び前記容量素子の各々は、前記第１のトランジスタと少なくとも一部が重畳することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２の配線と電気的に接続された第１の回路を有し、
前記第１の回路は、前記第２の配線に、接地電位、前記第１列の第１の配線と同電位、又は前記第２列の第１の配線と同電位を選択的に供給する機能を有する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のトランジスタは、ｃ軸配向した結晶を有する半導体装置。