(57)【要約】【課題】優れた量子閉じ込め効果を得ることができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００は、基板１０１と、基板１０１の上方のＡｌＮを含む第１のバリア層１０２と、第１のバリア層１０２の上方のＢＧａＮを含有するチャネル層１０３と、チャネル層１０３の上方のＡｌＮを含有する第２のバリア層１０４と、を有する。チャネル層１０３の第１の格子定数と第１のバリア層１０２の第２の格子定数との相違は、第２の格子定数の１．５５％以下である。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方のＡｌＮを含む第１のバリア層と、
前記第１のバリア層の上方のＢＧａＮを含有するチャネル層と、
前記チャネル層の上方のＡｌＮを含有する第２のバリア層と、
を有し、
前記チャネル層の第１の格子定数と前記第１のバリア層の第２の格子定数との相違は、前記第２の格子定数の１．５５％以下であることを特徴とする半導体装置。
【請求項２】
前記第１のバリア層は、ＡｌＮ層であり、
前記チャネル層は、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板は、ＡｌＮ基板であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネル層の上方のソース電極、ドレイン電極及びゲート電極を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル層及び前記ソース電極に接する第１のコンタクト層と、
前記チャネル層及び前記ドレイン電極に接する第２のコンタクト層と、
を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板の上方にＡｌＮを含む第１のバリア層を形成する工程と、
前記第１のバリア層の上方にＢＧａＮを含有するチャネル層を形成する工程と、
前記チャネル層の上方にＡｌＮを含有する第２のバリア層を形成する工程と、
を有し、
前記チャネル層の第１の格子定数と前記第１のバリア層の第２の格子定数との相違は、前記第２の格子定数の１．５５％以下であることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のバリア層は、ＡｌＮ層であり、
前記チャネル層は、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板は、ＡｌＮ基板であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記チャネル層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程を有することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記チャネル層及び前記ソース電極に接する第１のコンタクト層並びに前記チャネル層及び前記ドレイン電極に接する第２のコンタクト層を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（high  electron  mobility  transistor：ＨＥＭＴ）についての報告が数多くなされている。窒化物半導体を用いたＨＥＭＴとして、ＧａＮ層をチャネル層に、ＡｌＧａＮ層をバリア層に用いたＨＥＭＴが知られている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られる。
【０００３】
移動度の向上のために、ＡｌＮとＧａＮとの間の大きなバンドオフセットを用いる量子閉じ込め構造トランジスタも提案されている。
【０００４】
しかしながら、従来、量子閉じ込め効果の高い量子閉じ込め構造トランジスタを実際に製造することは困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７５４４９６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示の目的は、優れた量子閉じ込め効果を得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
半導体装置の一態様は、基板と、前記基板の上方のＡｌＮを含む第１のバリア層と、前記第１のバリア層の上方のＢＧａＮを含有するチャネル層と、前記チャネル層の上方のＡｌＮを含有する第２のバリア層と、を有する。前記チャネル層の第１の格子定数と前記第１のバリア層の第２の格子定数との相違は、前記第２の格子定数の１．５５％以下である。
【発明の効果】
【０００８】
本開示によれば、優れた量子閉じ込め効果を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】参考例に係る半導体装置の構成を示す断面図である。
【図２】格子定数差ΔＡと表面ラフネスＲａとの関係を示す図である。
【図３】ＧａＮ、ＡｌＮ及びＢＮの格子定数及びバンドギャップＥｇを示す図である。
【図４】ＢＧａＮのＢ組成とバンドギャップ差及び格子定数差との関係を示す図である。
【図５】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図６Ａ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図６Ｂ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図６Ｃ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図６Ｄ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図６Ｅ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図６Ｆ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図７】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図８Ａ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図８Ｂ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図８Ｃ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図８Ｄ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図８Ｅ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図８Ｆ】第２の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図９】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１０Ａ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図１０Ｂ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図１０Ｃ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１０Ｄ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１０Ｅ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図１０Ｆ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図１０Ｇ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図１０Ｈ】第３の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図１１】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第１の実施形態の変形例を示す断面図である。
【図１３】第２の実施形態の変形例を示す断面図である。
【図１４】第３の実施形態の変形例を示す断面図である。
【図１５】第４の実施形態の変形例を示す断面図である。
【図１６】第５の実施形態に係るディスクリートパッケージを示す図である。
【図１７】第６の実施形態に係るＰＦＣ回路を示す結線図である。
【図１８】第７の実施形態に係る電源装置を示す結線図である。
【図１９】第８の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
（量子閉じ込め構造トランジスタの概要）
先ず、量子閉じ込め構造トランジスタの概要について説明する。図１は、量子閉じ込め構造トランジスタを含む参考例に係る半導体装置の構成を示す断面図である。
【００１１】
参考例に係る半導体装置９００では、図１に示すように、ＡｌＮ基板９０１の上に、ＡｌＮバッファ層９０２、ＧａＮ電子走行層９０３及びＡｌＮキャリア供給層９０４が形成されている。また、ＡｌＮキャリア供給層９０４の上にソース電極９０６、ゲート電極９０９及びドレイン電極９０７が形成されている。そして、高濃度の二次元電子ガス（２ＤＥＧ）９２０がＧａＮ電子走行層９０３の上面近傍に存在する。
【００１２】
半導体装置９００では、理論上、ＡｌＮとＧａＮとの間の大きなバンドオフセットにより優れた量子閉じ込め効果が得られる。しかしながら、ＧａＮとＡｌＮとの間に大きな格子定数の相違があるため、ＡｌＮバッファ層９０２上に平坦なＧａＮ電子走行層９０３を形成することができず、十分な特性及び信頼性が得られない。電子走行層９０３にＡｌＧａＮを用いることで格子定数の相違を小さくすることは可能であるが、それではバンドオフセットが小さくなり、量子閉じ込め効果が低下してしまう。
【００１３】
図２は、ＡｌＮとＡｌＧａＮとの間の格子定数差ΔＡと表面ラフネスＲａとの関係を示す図である。図２には、厚さが３００ｎｍのＡｌＮ層上に厚さが２０ｎｍのＡｌＧａＮ層を形成した場合の表面ラフネスＲａ（ｎｍ）を示してある。ここでいう格子定数差ΔＡとは、ＡｌＧａＮの格子定数ＡＡｌＧａＮのＡｌＮの格子定数ＡＡｌＮからの差の格子定数ＡＡｌＮに対する割合（百分率）である。すなわち、次の式（１）が成り立つ。また、図２の右側の縦軸には、格子定数差ΔＡに対応するＡｌＧａＮのＡｌ組成を示す。
ΔＡ＝（ＡＡｌＧａＮ−ＡＡｌＮ）／ＡＡｌＮ×１００      （１）
【００１４】
図２に示すように、格子定数差ΔＡが１．５５％超であると、ＡｌＧａＮ層の表面ラフネスが大きいが、格子定数差ΔＡが１．５５％以下であると、ＡｌＧａＮ層の表面ラフネスが極めて小さい。その一方で、格子定数差ΔＡが１．５５％以下の場合、ＡｌＧａＮのＡｌ組成は０．４０以上であり、ＡｌＧａＮとＡｌＮとの間のバンドオフセットが小さい。
【００１５】
そこで、本発明者らは、電子走行層に好適な材料について鋭意検討を行った。この結果、ＢＧａＮが電子走行層に好適であることが明らかになった。図３は、ＧａＮ、ＡｌＮ及びＢＮの格子定数及びバンドギャップＥｇを示す図である。図４は、ＢＧａＮのＢ組成とバンドギャップ差及び格子定数差との関係を示す図である。
【００１６】
図３に示すように、ＢＮ（窒化ボロン）の格子定数はＧａＮやＡｌＮの格子定数よりも極めて小さく、ＢＮのバンドギャップはＡｌＮのバンドギャップよりも小さい。このため、図４に示すように、電子走行層にＢＧａＮを用いる場合、０．０５〜０．２０のＢ組成で、ＡｌＮとの格子定数差ΔＡを±１．５５％以内に収めることができ、２．４ｅＶ以上と大きなバンドオフセット（バンドギャップ差ΔＥｇ）が得られる。ここでいう格子定数差ΔＡとは、ＢＧａＮの格子定数ＡＢＧａＮのＡｌＮの格子定数ＡＡｌＮからの差の格子定数ＡＡｌＮに対する割合（百分率）である。すなわち、次の式（２）が成り立つ。
ΔＡ＝（ＡＢＧａＮ−ＡＡｌＮ）／ＡＡｌＮ×１００      （２）
【００１７】
このように、ＢＧａＮを電子走行層に用いることで、格子定数差ΔＡを抑制して良好な平坦性を得ながら、大きなバンドオフセットを得ることができる。従って、優れた平坦性を得ながら、高い量子閉じ込め効果を得ることができる。本発明者らは、これらの知見に基づいて、以下のような実施形態に想到した。以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１８】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、量子閉じ込め構造の高電子移動度トランジスタ（high  electron  mobility  transistor：ＨＥＭＴ）を含む半導体装置に関する。図５は、第１の実施形態に係る半導体装置の構成を示す断面図である。
【００１９】
第１の実施形態に係る半導体装置１００では、図５に示すように、基板１０１の上方に窒化物半導体積層構造１０５が形成されている。窒化物半導体積層構造１０５には、第１のバリア層１０２、その上方のチャネル層１０３、その上方の第２のバリア層１０４が含まれている。第１のバリア層１０２はＡｌＮを含む。チャネル層１０３はＢＧａＮを含む。第２のバリア層１０４はＡｌＮを含む。チャネル層１０３の第１の格子定数Ａ１と第１のバリア層１０２の第２の格子定数Ａ２との相違は、第２の格子定数Ａ２の１．５５％以下である。すなわち、次の式（３）が成り立つ。
｜Ａ１−Ａ２｜／Ａ２×１００≦１．５５      （３）
【００２０】
第１のバリア層１０２を下地層又はバッファ層とよんでもよい。チャネル層１０３を電子走行層とよんでもよい。第２のバリア層１０４を電子供給層又はキャップ層とよんでもよい。
【００２１】
基板１０１は、例えばＡｌＮ自立基板であり、基板１０１の上面はＡｌ極性面である。つまり、基板１０１の上面のミラー指数は（０００１）である。第１のバリア層１０２は、例えば厚さが５０ｎｍ〜５００ｎｍのＡｌＮ層である。チャネル層１０３は、例えば厚さが８ｎｍ〜１２ｎｍのＢｘＧａ１−ｘＮ層（０．０５≦ｘ≦０．２０）である。つまり、チャネル層１０３は、例えば厚さが８ｎｍ〜１２ｎｍで、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層である。第２のバリア層１０４は、例えば厚さが４ｎｍ〜２０ｎｍのＡｌｙＧａ１−ｙＮ層（０．４０≦ｙ≦１．００）である。つまり、第２のバリア層１０４は、例えば厚さが４ｎｍ〜２０ｎｍで、Ａｌ組成が０．４０以上１．００以下のＡｌＧａＮ層である。チャネル層１０３の厚さは好ましくは２０ｎｍ以下であり、より好ましくは１０ｎｍ以下である。優れた量子閉じ込め効果を得るためである。第１のバリア層１０２、チャネル層１０３及び第２のバリア層１０４の上面のミラー指数も（０００１）である。
【００２２】
窒化物半導体積層構造１０５に、素子領域を画定する素子分離領域が形成されており、素子領域内において、第２のバリア層１０４にソース用の開口部１０４ｓ及びドレイン用の開口部１０４ｄが形成されている。そして、開口部１０４ｓ内にソース電極１０６が形成され、開口部１０４ｄ内にドレイン電極１０７が形成されている。第２のバリア層１０４上に、ソース電極１０６及びドレイン電極１０７を覆うパッシベーション膜１０８が形成されている。パッシベーション膜１０８には、平面視でソース電極１０６及びドレイン電極１０７の間に位置する開口部１０８ｇが形成されており、開口部１０８ｇを通じて第２のバリア層１０４と接するゲート電極１０９がパッシベーション膜１０８上に形成されている。
【００２３】
ソース電極１０６及びドレイン電極１０７は、例えば厚さが１０ｎｍ〜５０ｎｍのＴａ膜及びその上の厚さが１００ｎｍ〜５００ｎｍのＡｌ膜を含み、窒化物半導体積層構造１０５とオーミック接触している。ゲート電極１０９は、例えば厚さが１０ｎｍ〜５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ〜５００ｎｍのＡｕ膜を含み、窒化物半導体積層構造１０５とショットキー接触している。パッシベーション膜１０８は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉ窒化物（ＳｉＮ）の膜である。パッシベーション膜１０８の厚さは、例えば２ｎｍ〜５００ｎｍであり、好ましくは１００ｎｍ程度である。
【００２４】
このように構成された半導体装置１００では、高濃度の二次元電子ガス（２ＤＥＧ）１２０がチャネル層１０３の上面近傍に存在する。また、第１のバリア層１０２がＡｌＮを含み、チャネル層１０３がＢＧａＮを含み、第２のバリア層１０４がＡｌＮを含み、かつ、第１のバリア層１０２とチャネル層１０３との間の格子定数差ΔＡが１．５５％以下であるため、チャネル層１０３の表面の平坦性は優れており、大きなバンドオフセットを得ることができる。従って、２ＤＥＧ１２０に対して優れた量子閉じ込め効果を得ることができる。
【００２５】
次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図６Ａ〜図６Ｆは、第１の実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。
【００２６】
先ず、図６Ａに示すように、基板１０１の（０００１）面上に窒化物半導体積層構造１０５を形成する。窒化物半導体積層構造１０５の形成では、第１のバリア層１０２、チャネル層１０３及び第２のバリア層１０４を、例えば有機金属気相成長（ＭＯＶＰＥ：metal  organic  vapor  phase  epitaxy）法により形成する。窒化物半導体積層構造１０５の形成に際して、キャリアガスとして水素（Ｈ２）ガスを用いる。また、原料ガスとして、例えば、Ｂ源であるトリエチルボロン（ＴＥＢ）ガス、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、ＴＥＢガス、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度、成長温度は７００℃〜１６００℃程度とする。第２のバリア層１０４の形成により、チャネル層１０３の上面近傍に２ＤＥＧ１２０が発生する。
【００２７】
次いで、窒化物半導体積層構造１０５に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１０５上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２８】
その後、図６Ｂに示すように、第２のバリア層１０４に開口部１０４ｓ及び開口部１０４ｄを形成する。開口部１０４ｓ及び開口部１０４ｄの形成では、例えば、フォトリソグラフィにより開口部１０４ｓ及び開口部１０４ｄを形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１０５上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２９】
続いて、図６Ｃに示すように、開口部１０４ｓ内にソース電極１０６を形成し、開口部１０４ｄ内にドレイン電極１０７を形成する。ソース電極１０６及びドレイン電極１０７は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１０６及びドレイン電極１０７を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００３０】
その後、図６Ｄに示すように、第２のバリア層１０４上にソース電極１０６及びドレイン電極１０７を覆うパッシベーション膜１０８を形成する。パッシベーション膜１０８は、例えばプラズマ化学気相成長（ＣＶＤ：chemical  vapor  deposition）法により形成する。パッシベーション膜１０８は、原子層堆積（ＡＬＤ：atomic  layer  deposition）法又はスパッタ法により形成してもよい。
【００３１】
続いて、図６Ｅに示すように、パッシベーション膜１０８に開口部１０８ｇを形成する。開口部１０８ｇの形成では、例えば、フォトリソグラフィにより開口部１０８ｇを形成する予定の領域を露出するフォトレジストのパターンをパッシベーション膜１０８上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
【００３２】
次いで、図６Ｆに示すように、開口部１０８ｇを通じて第２のバリア層１０４と接するゲート電極１０９をパッシベーション膜１０８上に形成する。ゲート電極１０９は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１０９を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
【００３３】
このようにして、第１の実施形態に係る半導体装置１００を製造することができる。
【００３４】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、量子閉じ込め構造のＨＥＭＴを含む半導体装置に関する。図７は、第２の実施形態に係る半導体装置の構成を示す断面図である。
【００３５】
第２の実施形態に係る半導体装置２００では、図７に示すように、基板２０１の上方に窒化物半導体積層構造２０５が形成されている。窒化物半導体積層構造２０５には、第１のバリア層２０２、その上方のチャネル層２０３、その上方の第２のバリア層２０４が含まれている。第１のバリア層２０２はＡｌＮを含む。チャネル層２０３はＢＧａＮを含む。第２のバリア層２０４はＡｌＮを含む。チャネル層２０３の第１の格子定数Ａ１と第１のバリア層２０２の第２の格子定数Ａ２との相違は、第２の格子定数Ａ２の１．５５％以下である。すなわち、上記の式（３）が成り立つ。
【００３６】
第１のバリア層２０２を電子供給層、下地層又はバッファ層とよんでもよい。チャネル層２０３を電子走行層とよんでもよい。第２のバリア層２０４をキャップ層とよんでもよい。
【００３７】
基板２０１は、例えばＡｌＮ自立基板であり、第１の実施形態とは異なり、基板２０１の上面はＮ極性面である。つまり、基板２０１の上面のミラー指数は（０００−１）である。第１のバリア層２０２は、例えば厚さが５０ｎｍ〜５００ｎｍのＡｌＮ層である。チャネル層２０３は、例えば厚さが８ｎｍ〜１２ｎｍのＢｘＧａ１−ｘＮ層（０．０５≦ｘ≦０．２０）である。つまり、チャネル層２０３は、例えば厚さが８ｎｍ〜１２ｎｍで、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層である。第２のバリア層２０４は、例えば厚さが４ｎｍ〜２０ｎｍのＡｌｙＧａ１−ｙＮ層（０．４０≦ｙ≦１．００）である。つまり、第２のバリア層２０４は、例えば厚さが４ｎｍ〜２０ｎｍで、Ａｌ組成が０．４０以上１．００以下のＡｌＧａＮ層である。チャネル層２０３の厚さは好ましくは２０ｎｍ以下であり、より好ましくは１０ｎｍ以下である。優れた量子閉じ込め効果を得るためである。第１のバリア層２０２、チャネル層２０３及び第２のバリア層２０４の上面のミラー指数も（０００−１）である。
【００３８】
窒化物半導体積層構造２０５に、素子領域を画定する素子分離領域が形成されており、素子領域内において、第２のバリア層２０４にソース用の開口部２０４ｓ及びドレイン用の開口部２０４ｄが形成されている。そして、開口部２０４ｓ内にソース電極１０６が形成され、開口部２０４ｄ内にドレイン電極１０７が形成されている。第２のバリア層２０４上に、ソース電極１０６及びドレイン電極１０７を覆うパッシベーション膜１０８が形成されている。パッシベーション膜１０８には、平面視でソース電極１０６及びドレイン電極１０７の間に位置する開口部１０８ｇが形成されており、開口部１０８ｇを通じて第２のバリア層２０４と接するゲート電極１０９がパッシベーション膜１０８上に形成されている。
【００３９】
このように構成された半導体装置２００では、２ＤＥＧ２２０がチャネル層２０３の下面近傍に存在する。また、第１のバリア層２０２がＡｌＮを含み、チャネル層２０３がＢＧａＮを含み、第２のバリア層２０４がＡｌＮを含み、かつ、第１のバリア層２０２とチャネル層２０３との間の格子定数差ΔＡが１．５５％以下であるため、チャネル層２０３の表面の平坦性は優れており、大きなバンドオフセットを得ることができる。従って、２ＤＥＧ２２０に対して優れた量子閉じ込め効果を得ることができる。
【００４０】
次に、第２の実施形態に係る半導体装置２００の製造方法について説明する。図８Ａ〜図８Ｆは、第２の実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。
【００４１】
先ず、図８Ａに示すように、基板２０１の（０００−１）面上に窒化物半導体積層構造２０５を形成する。窒化物半導体積層構造２０５の形成では、第１のバリア層２０２、チャネル層２０３及び第２のバリア層２０４を、例えばＭＯＶＰＥ法により形成する。窒化物半導体積層構造２０５の形成に際して、キャリアガスとしてＨ２ガスを用いる。また、原料ガスとして、例えば、ＴＥＢガス、ＴＭＡｌガス、ＴＭＧａガス、及びＮＨ３ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、ＴＥＢガス、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度、成長温度は７００℃〜１６００℃程度とする。チャネル層２０３の形成により、チャネル層２０３の下面近傍に２ＤＥＧ２２０が発生する。
【００４２】
次いで、第１の実施形態と同様にして、窒化物半導体積層構造２０５に、素子領域を画定する素子分離領域を形成する。
【００４３】
その後、図８Ｂに示すように、第１の実施形態と同様にして、第２のバリア層２０４に開口部２０４ｓ及び開口部２０４ｄを形成する。
【００４４】
続いて、図８Ｃに示すように、第１の実施形態と同様にして、開口部２０４ｓ内にソース電極１０６を形成し、開口部２０４ｄ内にドレイン電極１０７を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００４５】
その後、図８Ｄに示すように、第１の実施形態と同様にして、第２のバリア層２０４上にソース電極１０６及びドレイン電極１０７を覆うパッシベーション膜１０８を形成する。続いて、図８Ｅに示すように、第１の実施形態と同様にして、パッシベーション膜１０８に開口部１０８ｇを形成する。次いで、図８Ｆに示すように、第１の実施形態と同様にして、開口部１０８ｇを通じて第２のバリア層２０４と接するゲート電極１０９をパッシベーション膜１０８上に形成する。
【００４６】
このようにして、第２の実施形態に係る半導体装置２００を製造することができる。
【００４７】
第２の実施形態は、コンタクト抵抗の低減の点で第１の実施形態よりも優れており、第１の実施形態は、窒化物半導体積層構造の形成しやすさ（窒化物半導体層の形成しやすさ）の点で第２の実施形態よりも優れている。
【００４８】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、量子閉じ込め構造のＨＥＭＴを含む半導体装置に関する。図９は、第３の実施形態に係る半導体装置の構成を示す断面図である。
【００４９】
第３の実施形態に係る半導体装置３００では、図９に示すように、第１の実施形態と同様に、基板１０１の上方に窒化物半導体積層構造１０５が形成され、第２のバリア層１０４に開口部１０４ｓ及び開口部１０４ｄが形成されている。窒化物半導体積層構造１０５に、開口部１０４ｓに倣うように凹部３１５ｓが形成され、開口部１０４ｄに倣うように凹部３１５ｄが形成されている。凹部３１５ｓ及び凹部３１５ｄの底は、基板１０１と第１のバリア層１０２との界面と、第１のバリア層１０２とチャネル層１０３との界面との間にある。凹部３１５ｓ内にコンタクト層３１１が形成され、凹部３１５ｄ内にコンタクト層３１２が形成されている。コンタクト層３１１及びコンタクト層３１２はチャネル層１０３に接する。
【００５０】
第１の実施形態と同様に、開口部１０４ｓ内にソース電極１０６が形成され、開口部１０４ｄ内にドレイン電極１０７が形成されている。ソース電極１０６はコンタクト層３１１に接し、ドレイン電極１０７はコンタクト層３１２に接する。コンタクト層３１１及びコンタクト層３１２は、例えば厚さが４０ｎｍ〜６０ｎｍのｎ型ＧａＮ層である。このｎ型ＧａＮ層には、例えばＳｉが１×１０１９ｃｍ−３程度の濃度でドーピングされている。半導体装置３００は、第１の実施形態と同様に、パッシベーション膜１０８及びゲート電極１０９を含む。
【００５１】
このように構成された半導体装置３００では、第１の実施形態と同様に、２ＤＥＧ１２０がチャネル層１０３の上面近傍に存在する。また、第１のバリア層１０２がＡｌＮを含み、チャネル層１０３がＢＧａＮを含み、第２のバリア層１０４がＡｌＮを含み、かつ、第１のバリア層１０２とチャネル層１０３との間の格子定数差ΔＡが１．５５％以下であるため、チャネル層１０３の表面の平坦性は優れており、大きなバンドオフセットを得ることができる。従って、２ＤＥＧ１２０に対して優れた量子閉じ込め効果を得ることができる。
【００５２】
更に、コンタクト層３１１及びコンタクト層３１２が形成され、これらとソース電極１０６及びドレイン電極１０７が接しているため、第１の実施形態よりもコンタクト抵抗を低減することができる。
【００５３】
次に、第３の実施形態に係る半導体装置３００の製造方法について説明する。図１０Ａ〜図１１０Ｈは、第３の実施形態に係る半導体装置３００の製造方法を工程順に示す断面図である。
【００５４】
先ず、図１０Ａに示すように、基板１０１の（０００１）面上に窒化物半導体積層構造１０５を形成する。窒化物半導体積層構造１０５の形成では、第１の実施形態と同様にして、第１のバリア層１０２、チャネル層１０３及び第２のバリア層１０４を、例えばＭＯＶＰＥ法により形成する。第２のバリア層１０４の形成により、チャネル層１０３の上面近傍に２ＤＥＧ１２０が発生する。
【００５５】
次いで、図１０Ｂに示すように、第２のバリア層１０４上に表面保護膜３１０を形成する。表面保護膜３１０は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉ酸化物（ＳｉＯ２）の膜である。表面保護膜３１０は、例えばプラズマＣＶＤ法により形成する。表面保護膜３１０は、ＡＬＤ法又はスパッタ法により形成してもよい。
【００５６】
その後、図１０Ｃに示すように、表面保護膜３１０及び窒化物半導体積層構造１０５の、ソース電極１０６を形成する予定の領域に凹部３１６ｓを形成し、ドレイン電極１０７を形成する予定の領域に凹部３１６ｄを形成する。凹部３１６ｓ及び凹部３１６ｄの底は、基板１０１と第１のバリア層１０２との界面と、第１のバリア層１０２とチャネル層１０３との界面との間にあり、凹部３１６ｓは開口部１０４ｓ及び凹部３１５ｓを含み、凹部３１６ｄは開口部１０４ｄ及び凹部３１５ｄを含む。凹部３１６ｓ及び凹部３１６ｄの形成では、例えば、フォトリソグラフィにより凹部３１６ｓ及び凹部３１６ｄを形成する予定の領域を露出するフォトレジストのパターンを表面保護膜３１０上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。
【００５７】
続いて、図１０Ｄに示すように、凹部３１５ｓ内にコンタクト層３１１を形成し、凹部３１５ｄ内にコンタクト層３１２を形成する。コンタクト層３１１及びコンタクト層３１２は、例えばＭＯＶＰＥ法により形成する。コンタクト層３１１及びコンタクト層３１２の形成に際して、キャリアガスとしてＨ２ガスを用い、原料ガスとしてＴＭＧａガス及びＮＨ３ガスの混合ガスを用いる。このとき、コンタクト層３１１及びコンタクト層３１２をｎ型とするために、例えばＳｉを含むシラン（ＳｉＨ４）ガスを所定の流量で混合ガスに添加し、コンタクト層３１１及びコンタクト層３１２にＳｉをドーピングする。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度、成長温度は７００℃〜１６００℃程度とする。コンタクト層３１１及びコンタクト層３１２の形成後、表面保護膜３１０を除去する。
【００５８】
次いで、図１０Ｅに示すように、第１の実施形態と同様にして、開口部１０４ｓ内にソース電極１０６を形成し、開口部１０４ｄ内にドレイン電極１０７を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００５９】
その後、図１０Ｆに示すように、第１の実施形態と同様にして、第２のバリア層１０４上にソース電極１０６及びドレイン電極１０７を覆うパッシベーション膜１０８を形成する。続いて、図１０Ｇに示すように、第１の実施形態と同様にして、パッシベーション膜１０８に開口部１０８ｇを形成する。次いで、図１０Ｈに示すように、第１の実施形態と同様にして、開口部１０８ｇを通じて第２のバリア層２０４と接するゲート電極１０９をパッシベーション膜１０８上に形成する。
【００６０】
このようにして、第３の実施形態に係る半導体装置３００を製造することができる。
【００６１】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、量子閉じ込め構造のＨＥＭＴを含む半導体装置に関する。図１１は、第４の実施形態に係る半導体装置の構成を示す断面図である。
【００６２】
第４の実施形態に係る半導体装置４００は、図１１に示すように、第２の実施形態に第３の実施形態が組み合わされた構成を有する。すなわち、窒化物半導体積層構造２０５に、開口部２０４ｓに倣うように凹部４１５ｓが形成され、開口部２０４ｄに倣うように凹部４１５ｄが形成されている。凹部４１５ｓ及び凹部４１５ｄの底は、基板２０１と第１のバリア層２０２との界面と、第１のバリア層２０２とチャネル層２０３との界面との間にある。凹部４１５ｓ内にコンタクト層４１１が形成され、凹部４１５ｄ内にコンタクト層４１２が形成されている。コンタクト層４１１及びコンタクト層４１２はチャネル層２０３に接する。
【００６３】
第２の実施形態と同様に、開口部２０４ｓ内にソース電極１０６が形成され、開口部２０４ｄ内にドレイン電極１０７が形成されている。ソース電極１０６はコンタクト層４１１に接し、ドレイン電極１０７はコンタクト層４１２に接する。コンタクト層４１１及びコンタクト層４１２は、例えば厚さが４０ｎｍ〜６０ｎｍのｎ型ＧａＮ層である。このｎ型ＧａＮ層には、例えばＳｉが１×１０１９ｃｍ−３程度の濃度でドーピングされている。半導体装置４００は、第２の実施形態と同様に、パッシベーション膜１０８及びゲート電極１０９を含む。
【００６４】
このように構成された半導体装置４００では、第２の実施形態と同様に、２ＤＥＧ２２０がチャネル層２０３の下面近傍に存在する。また、第１のバリア層２０２がＡｌＮを含み、チャネル層２０３がＢＧａＮを含み、第２のバリア層２０４がＡｌＮを含み、かつ、第１のバリア層２０２とチャネル層２０３との間の格子定数差ΔＡが１．５５％以下であるため、チャネル層２０３の表面の平坦性は優れており、大きなバンドオフセットを得ることができる。従って、２ＤＥＧ２２０に対して優れた量子閉じ込め効果を得ることができる。
【００６５】
更に、コンタクト層４１１及びコンタクト層４１２が形成され、これらとソース電極１０６及びドレイン電極１０７が接しているため、第２の実施形態よりもコンタクト抵抗を低減することができる。
【００６６】
半導体装置４００は、半導体装置２００の製造方法に、半導体装置３００の製造方法と同様に、凹部４１５ｓ及び凹部４１５ｄの形成並びにコンタクト層４１１及びコンタクト層４１２の形成等を加えることで製造することができる。
【００６７】
なお、上記の第１〜第４の実施形態では、ショットキー型ゲート構造が採用されているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が採用されてもよい。図１２に、ＭＩＳ型ゲート構造を採用した第１の実施形態の変形例を示し、図１３に、ＭＩＳ型ゲート構造を採用した第２の実施形態の変形例を示し、図１４に、ＭＩＳ型ゲート構造を採用した第３の実施形態の変形例を示し、図１５に、ＭＩＳ型ゲート構造を採用した第４の実施形態の変形例を示す。
【００６８】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１６は、第５の実施形態に係るディスクリートパッケージを示す図である。
【００６９】
第５の実施形態では、図１６に示すように、第１〜第４の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０７が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０６に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０９に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００７０】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００７１】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power  Factor  Correction）回路に関する。図１７は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
【００７２】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第４の実施形態のいずれかのＨＥＭＴが用いられている。
【００７３】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００７４】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１８は、第７の実施形態に係る電源装置を示す結線図である。
【００７５】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００７６】
一次側回路１２６１には、第６の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００７７】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００７８】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第４の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００７９】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１９は、第８の実施形態に係る増幅器を示す結線図である。
【００８０】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００８１】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第４の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
【００８２】
基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はＧａＡｓ基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００８３】
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。
【００８４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８５】
（付記１）
基板と、
前記基板の上方のＡｌＮを含む第１のバリア層と、
前記第１のバリア層の上方のＢＧａＮを含有するチャネル層と、
前記チャネル層の上方のＡｌＮを含有する第２のバリア層と、
を有し、
前記チャネル層の第１の格子定数と前記第１のバリア層の第２の格子定数との相違は、前記第２の格子定数の１．５５％以下であることを特徴とする半導体装置。
（付記２）
前記第１のバリア層は、ＡｌＮ層であり、
前記チャネル層は、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記基板は、ＡｌＮ基板であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記チャネル層の上方のソース電極、ドレイン電極及びゲート電極を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記チャネル層及び前記ソース電極に接する第１のコンタクト層と、
前記チャネル層及び前記ドレイン電極に接する第２のコンタクト層と、
を有することを特徴とする付記４に記載の半導体装置。
（付記６）
前記チャネル層の厚さは２０ｎｍ以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第１のバリア層の表面が（０００１）面であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第１のバリア層の表面が（０００−１）面であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記９）
付記１乃至８のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１０）
付記１乃至８のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
（付記１１）
基板の上方にＡｌＮを含む第１のバリア層を形成する工程と、
前記第１のバリア層の上方にＢＧａＮを含有するチャネル層を形成する工程と、
前記チャネル層の上方にＡｌＮを含有する第２のバリア層を形成する工程と、
を有し、
前記チャネル層の第１の格子定数と前記第１のバリア層の第２の格子定数との相違は、前記第２の格子定数の１．５５％以下であることを特徴とする半導体装置の製造方法。
（付記１２）
前記第１のバリア層は、ＡｌＮ層であり、
前記チャネル層は、Ｂ組成が０．０５以上０．２０以下のＢＧａＮ層であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記基板は、ＡｌＮ基板であることを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
（付記１４）
前記チャネル層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程を有することを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記チャネル層及び前記ソース電極に接する第１のコンタクト層並びに前記チャネル層及び前記ドレイン電極に接する第２のコンタクト層を形成する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記チャネル層の厚さは２０ｎｍ以下であることを特徴とする付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）
前記第１のバリア層の表面が（０００１）面であることを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記第１のバリア層の表面が（０００−１）面であることを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００８６】
１００、２００、３００、４００：半導体装置
１０１、２０１：基板
１０２、２０２：第１のバリア層
１０３、２０３：チャネル層
１０４、２０４：第２のバリア層
１０６：ソース電極
１０７：ドレイン電極
１０９：ゲート電極
１２０、２２０：二次元電子ガス（２ＤＥＧ）
３１１、３１２、４１１、４１２：コンタクト層
【図１】
2019165172.tif 000003
【図２】
2019165172.tif 000004
【図３】
2019165172.tif 000005
【図４】
2019165172.tif 000006
【図５】
2019165172.tif 000007
【図６Ａ】
2019165172.tif 000008
【図６Ｂ】
2019165172.tif 000009
【図６Ｃ】
2019165172.tif 000010
【図６Ｄ】
2019165172.tif 000011
【図６Ｅ】
2019165172.tif 000012
【図６Ｆ】
2019165172.tif 000013
【図７】
2019165172.tif 000014
【図８Ａ】
2019165172.tif 000015
【図８Ｂ】
2019165172.tif 000016
【図８Ｃ】
2019165172.tif 000017
【図８Ｄ】
2019165172.tif 000018
【図８Ｅ】
2019165172.tif 000019
【図８Ｆ】
2019165172.tif 000020
【図９】
2019165172.tif 000021
【図１０Ａ】
2019165172.tif 000022
【図１０Ｂ】
2019165172.tif 000023
【図１０Ｃ】
2019165172.tif 000024
【図１０Ｄ】
2019165172.tif 000025
【図１０Ｅ】
2019165172.tif 000026
【図１０Ｆ】
2019165172.tif 000027
【図１０Ｇ】
2019165172.tif 000028
【図１０Ｈ】
2019165172.tif 000029
【図１１】
2019165172.tif 000030
【図１２】
2019165172.tif 000031
【図１３】
2019165172.tif 000032
【図１４】
2019165172.tif 000033
【図１５】
2019165172.tif 000034
【図１６】
2019165172.tif 000035
【図１７】
2019165172.tif 000036
【図１８】
2019165172.tif 000037
【図１９】
2019165172.tif 000038