(57)【要約】【課題】メモリセルのオン電流を増やすことができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板１０上に設けられたＣＭＯＳ回路を含む回路層と、前記回路層上に設けられ、絶縁層４５を介して積層された複数の第１導電層と、前記第１導電層と交差するように設けられ、単結晶シリコンを含むメモリピラーＭＰと、メモリピラーＭＰ上に設けられ、不純物が導入された単結晶シリコンを含む第２導電層１１とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に設けられたＣＭＯＳ回路を含む回路層と、
前記回路層上に設けられ、絶縁層を介して積層された複数の第１導電層と、
前記第１導電層と交差するように設けられ、単結晶シリコンを含む柱状部と、
前記柱状部上に設けられ、不純物が導入された単結晶シリコンを含む第２導電層と、
を具備する半導体記憶装置。
【請求項２】
前記第２導電層に接続された金属配線をさらに備える請求項１に記載の半導体記憶装置。
【請求項３】
絶縁層を介して積層された複数の第１導電層と、
前記第１導電層と交差するように設けられ、単結晶シリコンを含む柱状部と、
不純物が導入された単結晶シリコン層及び金属シリサイド層の積層構造を含み、前記単結晶シリコン層に前記柱状部の一端がコンタクトしたソース線と、
前記柱状部の他端と電気的に接続されたＣＭＯＳ回路を含む回路層と、
を具備する半導体記憶装置。
【請求項４】
前記ソース線は、前記金属シリサイド層に接続された金属配線をさらに備える請求項３に記載の半導体記憶装置。
【請求項５】
前記金属配線は、タングステン（Ｗ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）の少なくともいずれかを含む請求項２または４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−６２９０１号公報
【特許文献２】米国特許第８３４４３８５号明細書
【特許文献３】米国特許出願公開第２０１６／０２６８２７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのオン電流を増やすことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板上に設けられたＣＭＯＳ回路を含む回路層と、前記回路層上に設けられ、絶縁層を介して積層された複数の第１導電層と、前記第１導電層と交差するように設けられ、単結晶シリコンを含む柱状部と、前記柱状部上に設けられ、不純物が導入された単結晶シリコンを含む第２導電層とを具備する。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の模式的な斜視図である。
【図２】実施形態におけるメモリセルアレイの断面図である。
【図３】第１実施形態の半導体記憶装置の断面図である。
【図４】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１２】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１３】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１４】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１５】第１実施形態における製造方法の変形例を示す断面図である。
【図１６】第１実施形態における製造方法の変形例を示す断面図である。
【図１７】第１実施形態における製造方法の変形例を示す断面図である。
【図１８】第１実施形態における製造方法の変形例を示す断面図である。
【図１９】第１実施形態における製造方法の変形例を示す断面図である。
【図２０】第１実施形態における製造方法の変形例を示す断面図である。
【図２１】第１実施形態における製造方法の変形例を示す断面図である。
【図２２】第２実施形態の半導体記憶装置の断面図である。
【図２３】第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。
【０００８】
［１］第１実施形態
第１実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルトランジスタ（以下、メモリセルとも記す）が半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に取り説明する。また、以下の説明において、「接続」は、部材間が直接接続される場合だけではなく、他の部材を介して接続される場合も含む。
【０００９】
［１−１］半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置の模式的な斜視図である。図１では、図を見易くするために、層間絶縁層、絶縁分離膜、及びワード線を引き出すための引き出し領域の図示を省略している。図１において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数の導電層（ワード線ＷＬ）が積層された方向をＺ方向（積層方向）とする。
【００１０】
図１に示すように、半導体記憶装置１は、メモリセルが三次元に積層されたメモリセルアレイを含むメモリチップ１００と、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を含む回路チップ（回路層）２００を有し、メモリチップ１００と回路チップ２００とが貼り合わされた構造を備える。メモリセルアレイは、メモリセルがＺ方向に積層されたＮＡＮＤストリングＮＳを複数有する。
【００１１】
メモリチップ１００は以下のような構成を有する。ソース線ＳＬ上に、ソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ及び複数の絶縁層（図示しない）を含む積層体１０１、ドレイン側選択ゲート線ＳＧＤ、及びビット線ＢＬが順に配置される。
【００１２】
詳述すると、ソース線ＳＬの層上に、絶縁層（図示しない）を介してソース側選択ゲート線ＳＧＳの層が設けられている。ソース側選択ゲート線ＳＧＳ上には絶縁層（図示しない）が設けられ、その絶縁層上に複数のワード線ＷＬの層と複数の絶縁層とが交互に積層された積層体１０１が設けられている。ソース線ＳＬから最も離れたワード線ＷＬ上には絶縁層（図示しない）が設けられ、その絶縁層上にドレイン側選択ゲート線ＳＧＤの層が設けられている。
【００１３】
積層体１０１には、Ｚ方向に延伸した柱状のメモリピラーＭＰが設けられている。メモリピラーＭＰの一端はソース線ＳＬに接続され、メモリピラーＭＰの他端はビット線ＢＬに接続される。すなわち、メモリピラーＭＰは、ソース線ＳＬからソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ、複数の絶縁層、及びドレイン側選択ゲート線ＳＧＤを通り、ビット線ＢＬに達している。メモリピラーＭＰの詳細については後述する。
【００１４】
ワード線ＷＬ及びドレイン側選択ゲート線ＳＧＤはＸ方向に延伸し、ビット線ＢＬはＹ方向に延伸している。
【００１５】
［１−１−１］メモリセルアレイの断面構造
次に、図２を用いて、第１実施形態におけるメモリチップ１００が含むメモリセルアレイの詳細な構成について説明する。図２は、メモリセルアレイのＹ方向に沿った断面図である。
【００１６】
メモリセルアレイは、積層体１０１に設けられた複数のＮＡＮＤストリングＮＳを有する。ＮＡＮＤストリングＮＳの一端は導電層（ソース線ＳＬ）１１に接続され、ＮＡＮＤストリングＮＳの他端はコンタクトプラグＣＰを介して導電層（ビット線ＢＬ）１２に接続されている。
【００１７】
積層体１０１は、図２に示すように、隣り合うスリットＳＬＴ間に設けられている。積層体１０１は、導電層（ソース側選択ゲート線ＳＧＳ）１３、導電層（ワード線ＷＬ０〜ＷＬ７）１４〜２１、及び導電層（ドレイン側選択ゲート線ＳＧＤ）２２と、導電層１３〜２２を貫くメモリピラーＭＰを有している。スリットＳＬＴは、Ｘ方向及びＺ方向に広がり、積層体１０１に設けられた導電層（ワード線ＷＬ）１３〜２２間を絶縁している。複数のＮＡＮＤストリングＮＳは、導電層１３〜２２とメモリピラーＭＰとの交差部に形成される。
【００１８】
メモリピラーＭＰは、例えばブロック絶縁膜３１、電荷蓄積膜３２、トンネル絶縁膜３３、及び半導体層としての単結晶シリコン層３４を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁膜３１が設けられる。ブロック絶縁膜３１の内壁に、電荷蓄積膜３２が設けられる。電荷蓄積膜３２の内壁に、トンネル絶縁膜３３が設けられる。さらに、トンネル絶縁膜３３の内側に単結晶シリコン層３４が設けられる。なお、メモリピラーＭＰは、単結晶シリコン層３４の内部にコア絶縁層を設けた構造としてもよい。
【００１９】
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層１３とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層１４〜２１とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと導電層２２とが交差する部分が、選択トランジスタＳＴ１として機能する。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示す。
【００２０】
単結晶シリコン層３４は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２のチャネル層として機能する。
【００２１】
電荷蓄積膜３２は、メモリセルトランジスタＭＴにおいて単結晶シリコン層３４から注入される電荷を蓄積する機能を有する。電荷蓄積膜３２は、例えばシリコン窒化膜を含む。
【００２２】
トンネル絶縁膜３３は、単結晶シリコン層３４から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が単結晶シリコン層３４へ拡散する際に電位障壁として機能する。トンネル絶縁膜３３は、例えばシリコン酸化膜を含む。
【００２３】
ブロック絶縁膜３１は、電荷蓄積膜３２に蓄積された電荷が導電層（ワード線ＷＬ）１４〜２１へ拡散するのを防止する。ブロック絶縁膜３１は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
【００２４】
ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１を有する。
【００２５】
［１−１−２］半導体記憶装置の断面構造
次に、図３を用いて、第１実施形態の半導体記憶装置１の断面構造について説明する。図３は、第１実施形態の半導体記憶装置のＸ方向に沿った断面図である。図３では、図１及び図２に対してＺ方向を反転して示している。
【００２６】
図３に示すように、回路チップ２００上にメモリチップ１００が設けられている。すなわち、回路チップ２００の導電パッド４０Ａ及び絶縁層４１Ａと、メモリチップ１００の導電パッド４０Ｂ及び絶縁層４１Ｂとが対向するように、回路チップ２００とメモリチップ１００とが貼り合わされている。
【００２７】
以下に、回路チップ２００の構造を述べる。回路チップ２００には、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する周辺回路が設けられている。周辺回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）を含むＣＭＯＳ回路４２を有する。ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、半導体基板、例えばシリコン基板１０上に形成され、シリコン基板１０の表面領域にチャネルを有する。
【００２８】
シリコン基板１０上には、絶縁層４１Ａが設けられている。シリコン基板１０上の絶縁層４１Ａ内には、周辺回路を構成するＣＭＯＳ回路４２、導電層４３、及び導電パッド４０Ａが設けられている。導電層４３は配線を構成し、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース、ドレイン、あるいはゲートに接続される。
【００２９】
絶縁層４１Ａは、例えばシリコン酸化層を含む。導電層４３は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の金属材料を含む。導電パッド４０Ａは、例えば銅（Ｃｕ）等の金属材料を含む。
【００３０】
次に、メモリチップ１００の構造を述べる。導電パッド４０Ａ上には導電パッド４０Ｂが設けられ、絶縁層４１Ａ上には絶縁層４１Ｂが設けられている。絶縁層４１Ｂ内には、導電層（ビット線ＢＬ）１２が設けられる。導電層１２は、導電パッド４０Ｂに接続される。
【００３１】
導電パッド４０Ｂは、例えば銅（Ｃｕ）等の金属材料を含む。絶縁層４１Ｂは、例えばシリコン酸化層を含む。導電層１２は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の金属材料を含む。
【００３２】
導電層１２及び絶縁層４１Ｂ上には、絶縁層４４が設けられる。さらに、絶縁層４４上には、複数の導電層（選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ）２２〜１３と複数の絶縁層４５とが交互に配置される。ここでは、コンタクトプラグＣＰは省略している。導電層２２〜１３は、例えばタングステン（Ｗ）等の金属材料を含む。絶縁層４４、４５は、例えばシリコン酸化層を含む。
【００３３】
導電層１３上の絶縁層４５上には、絶縁層４６が設けられている。絶縁層４６内には、導電層（ソース線ＳＬ）１１が設けられている。導電層１１及び絶縁層４６上には、絶縁層４７が設けられている。絶縁層４７上には、導電層４８が設けられている。導電層４８は、導電層１１にコンタクト部を介して接続され、導電層１１と共にソース線ＳＬとして機能する。さらに、導電層４８及び絶縁層４７上には絶縁層４９が設けられている。
【００３４】
絶縁層４６、４７、４９は、例えばシリコン酸化層を含む。導電層１１は、不純物が高濃度に添加されたｎ＋シリコン単結晶層を含む。導電層４８は配線を構成し、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の金属材料を含む。
【００３５】
メモリピラーＭＰは、Ｚ方向に延びる柱状部（例えば、円柱状部あるいは楕円柱状部）を有し、複数の導電層２２〜１３、及び複数の絶縁層４５内に設けられる。メモリピラーＭＰは、導電層１２の表面から絶縁層４４、複数の導電層２２〜１３、複数の絶縁層４５、絶縁層４６を通り、導電層１１の表面に達する。
【００３６】
［１−２］半導体記憶装置の製造方法
次に、図３〜図１４を用いて、第１実施形態の半導体記憶装置１の製造方法について説明する。図４〜図１４は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。なお、図３に対して、図４〜図１２、図１５〜図２１は、Ｚ方向を反転して示している。
【００３７】
まず、メモリチップ１００の製造方法を述べる。図４に示すように、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）によりシリコン基板５０上に、高濃度の不純物が添加されたｎ＋シリコン単結晶層を堆積し、フォトリソグラフィ法により、ｎ＋シリコン単結晶層をエッチングして導電層（ｎ＋シリコン単結晶層）１１を形成する。さらに、導電層１１及びシリコン基板５０上に絶縁層４６を形成する。これにより、導電層１１間に素子分離絶縁層（ＳＴＩ（Shallow trench isolation））が形成される。絶縁層４６は、例えばシリコン酸化層を含む。
【００３８】
次に、絶縁層４６上に、複数の絶縁層４５と複数の絶縁層５１とを交互に形成する。さらに、最上の絶縁層５１上に絶縁層４４を形成する。絶縁層４５、４４は、例えばシリコン酸化層を含み、絶縁層５１は例えばシリコン窒化層を含む。
【００３９】
次に、図５に示すように、絶縁層４４、複数の絶縁層５１と複数の絶縁層４５、及び絶縁層４６に、ＲＩＥ法によりメモリホール５２を形成する。メモリホール５２は、絶縁層４４の表面から導電層１１の表面まで達する。
【００４０】
次に、図６に示すように、ＣＶＤ法（あるいはＡＬＤ法）により、メモリホール５２の内壁にセル絶縁膜５３を形成する。セル絶縁膜５３は、前述したブロック絶縁膜、電荷蓄積膜、及びトンネル絶縁膜であり、メモリホール５２の内壁にブロック絶縁膜、電荷蓄積膜、及びトンネル絶縁膜の順序で形成される。
【００４１】
次に、図７に示すように、ＣＶＤ法（あるいはＡＬＤ法）により、メモリホール５２の内壁上のセル絶縁膜５３上に、犠牲膜５４を形成する。犠牲膜５４は、例えば非晶質シリコン膜を含む。
【００４２】
次に、図８に示すように、ＲＩＥ法により、メモリホール５２底面の犠牲膜５４及びセル絶縁膜５３を除去し、導電層１１の表面を露出する。次に、図９に示すように、メモリホール５２内のセル絶縁膜５３上の犠牲膜５４を除去する。
【００４３】
続いて、エピタキシャル成長により、メモリホール５２底面の導電層（ｎ＋シリコン単結晶層）１１のシリコンを成長させ、図１０に示すように、メモリホール５２内にシリコン単結晶層３４を形成する。これにより、メモリホール５２内に、セル絶縁膜５３及びシリコン単結晶層３４を有するメモリピラーＭＰが形成される。
【００４４】
次に、絶縁層４４、複数の絶縁層５１と複数の絶縁層４５、及び絶縁層４６に、ＲＩＥ法によりスリット（図示しない）を形成する。スリットは、絶縁層４４の表面から導電層１１の表面まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、スリットを介して絶縁層（シリコン窒化層）５１を除去する。一方、絶縁層４４、４５、４６は除去されず、残存する。これにより、絶縁層４５間に隙間が形成される。
【００４５】
次に、図１１に示すように、ＣＶＤ法（あるいはＡＬＤ法）により、隙間に導電層（選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ）１３〜２２を形成する。これにより、絶縁層４５間の隙間を埋め込むように導電層１３〜２２が形成される。
【００４６】
次に、図１２に示すように、メモリピラーＭＰ上に、導電層（ビット線ＢＬ）１２を形成する。続いて、導電層１２及び絶縁層４４上に、絶縁層４１Ｂを形成する。さらに、絶縁層４１Ｂ内に導電パッド４０Ｂを形成する。導電パッド４０Ｂは、導電層１２に接続される。続いて、導電パッド４０Ｂ及び絶縁層４１Ｂの表面を平坦化すると共に、導電パッド４０Ｂの表面を露出させる。
【００４７】
次に、回路チップ２００の製造方法を簡単に説明する。図１３に示すように、半導体基板、例えばシリコン基板１０上に、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路４２を形成する。続いて、シリコン基板１０上に、絶縁層４１Ａ及び多層の導電層４３を形成する。導電層４３上に導電パッド４０Ａを形成する。その後、導電パッド４０Ａ及び絶縁層４１Ａの表面を平坦化すると共に、導電パッド４０Ａの表面を露出させる。
【００４８】
次に、図１４に示すように、回路チップ２００とメモリチップ１００を、導電パッド４０Ａと導電パッド４０Ｂとが対向するように、及び絶縁層４１Ａと絶縁層４１Ｂとが対向するように、貼り合わせる。すなわち、図１２のメモリチップ１００をＺ方向に反転し、図１３に示した回路チップ２００上に、反転したメモリチップ１００をボンディングする。これにより、導電パッド４０Ａと導電パッド４０Ｂとが接合し、導電パッド４０Ａと導電パッド４０Ｂとが電気的に接続される。
【００４９】
導電パッド４０Ａと導電パッド４０Ｂは、例えば銅を含む。このため、導電パッド４０Ａと導電パッド４０Ｂとは接合され、図１４に示したように、一体の導電パッド４０Ａ、４０Ｂとなる。これにより、メモリチップ１００の導電層１２及びメモリピラーＭＰと、回路チップ２００の導電層４３及びＣＭＯＳ回路４２とが、導電パッド４０Ａ、４０Ｂを介して電気的に接続される。
【００５０】
回路チップ２００とメモリチップ１００とを貼り合わせた後、例えば、ＣＭＰ（Chemical mechanical polishing）あるいはグラインダにより、メモリチップ１００のシリコン基板５０を研削し除去する。なお、フッ硝酸を用いたウェットエッチングにより、シリコン基板５０を除去してもよい。続いて、シリコン基板５０が除去された面、すなわち導電層１１及び絶縁層４６上に絶縁層４７を形成する。さらに、フォトリソグラフィ法により、絶縁層４７にコンタクト用孔を開口する。
【００５１】
次に、図３に示すように、絶縁層４７上及びにコンタクト用孔に、ＣＶＤ法（あるいはＡＬＤ法）により導電層を堆積する。続いて、フォトリソグラフィ法により、導電層をパターニングし導電層４８を形成する。その後、導電層４８及び絶縁層４７上に絶縁層４９を形成する。以上により、半導体記憶装置１の製造方法が終了する。
【００５２】
なお、上述した工程は、具体的には、メモリチップ１００を有するウェハと、回路チップ２００を有するウェハとで行われ、最後に、半導体記憶装置１のチップに切り離される。
【００５３】
詳述すると、回路チップ２００を有するウェハとメモリチップ１００を有するウェハが、前述したように、導電パッド４０Ａと４０Ｂとが対向するように、及び絶縁層４１Ａと４１Ｂとが対向するように貼り合わせられる。その後、メモリチップ１００を有するウェハのシリコン基板５０が、ＣＭＰあるいはグラインダにより研削され除去される。さらに、導電層１１上に、導電層４８及び絶縁層４７、４９が形成される。その後、貼り合わせられた２つのウェハが半導体記憶装置１のチップに切り離される。
【００５４】
次に、図１５、図１４及び図３を用いて、半導体記憶装置１の製造方法の変形例について説明する。図１５は、製造方法の変形例を示す工程の断面図である。
【００５５】
第１実施形態ではシリコン基板５０上に導電層１１を形成したが、この変形例では、ＳＯＩ（Silicon on insulator）基板を用いる。すなわち、図１５に示すように、シリコン基板５０上に絶縁層４７上を介して導電層１１が形成された基板を用意する。その後、回路チップ２００とメモリチップ１００とを貼り合せるまでの工程は第１実施形態と同じである。
【００５６】
回路チップ２００とメモリチップ１００とを貼り合わせた後、例えば、ＣＭＰあるいはグラインダにより、メモリチップ１００のシリコン基板５０を研削し除去する。すると、シリコン基板５０が除去された面に絶縁層４７が存在する。その後、図１４に示すように、絶縁層４７にコンタクト用孔を開口し、さらに、図３に示すように、導電層４８を形成し、絶縁層４９を形成する工程は第１実施形態と同様である。
【００５７】
また、前述したように、メモリピラーＭＰは、単結晶シリコン層３４の内部にコア絶縁層を設けた構造としてもよい。この構造の製造方法を、図１６〜図２１を用いて以下に述べる。
【００５８】
図１６に示すように、メモリホール５２の内壁にセル絶縁膜５３を形成する。さらに、図１７に示すように、セル絶縁膜５３の内壁に犠牲膜５４を形成する。犠牲膜５４は、例えば非晶質シリコン膜を含む。
【００５９】
続いて、図１８に示すように、ＲＩＥ法によりメモリホール５２底面の犠牲膜５４及びセル絶縁膜５３を除去し、さらにメモリホール５２内の犠牲膜５４上に犠牲膜５５を形成する。犠牲膜５５は、例えば非晶質シリコン膜を含む。続いて、図１９に示すように、ＲＩＥ法によりメモリホール５２底面の犠牲膜５５を除去し、さらにシリコン基板５０に達するまでホールの加工を進行させる。
【００６０】
次に、図２０に示すように、メモリホール５２内にコア絶縁層５６を埋め込む。このとき、コア絶縁層５６がシリコン基板５０の内部まで埋め込まれるようにする。これにより、コア絶縁層５６が倒壊するのを防ぐ。コア絶縁層５６は、例えばシリコン酸化層を含む。さらに、メモリホール５２内の犠牲膜５４，５５を除去して、セル絶縁膜５３とコア絶縁層５６との間に隙間を形成する。
【００６１】
その後、図２１に示すように、エピタキシャル成長により、メモリホール５２底面の導電層（ｎ＋シリコン単結晶層）１１のシリコンを成長させ、セル絶縁膜５３とコア絶縁層５６間の隙間にシリコン単結晶層３４を形成する。これにより、メモリホール５２内に、セル絶縁膜５３、シリコン単結晶層３４、及びコア絶縁層５６を有するメモリピラーＭＰが形成される。
【００６２】
［１−３］第１実施形態の効果
第１実施形態によれば、メモリセルのオン電流を増やすことができる半導体記憶装置を提供可能である。
【００６３】
以下に、本実施形態の効果について詳述する。３次元メモリの世代が進むにつれてメモリピラーの高さが増大し、メモリピラー内のチャネルの抵抗が大きくなる。チャネルとして多結晶シリコンを用いた場合、オン電流を確保するためには、チャネル移動度の向上が必要である。多結晶シリコン層の場合、シリコンの結晶粒を増大させ、キャリアの散乱源となる結晶粒界密度を低減することによって移動度の向上が可能となる。しかしながら、結晶粒界密度を低減することは、同時にメモリセル直下の多結晶シリコン層中の粒界の個数のばらつきを招き、メモリセル間でのしきい値電圧がばらついてしまう場合がある。
【００６４】
本実施形態では、メモリピラー内のチャネルとして、単結晶シリコンを用いることにより、シリコンの結晶粒界を無くすことができ、移動度を向上させることができる。これにより、メモリセルのオン電流を増大させることが可能である。さらに、シリコンの結晶粒界を無くすことで、粒界密度のばらつきも無くすことができ、メモリセル間でのしきい値電圧のばらつきを抑制することができる。すなわち、メモリセルにおけるオン電流の増大と、メモリセル間のしきい値電圧のばらつき抑制とを共に達成することが可能である。
【００６５】
また、単結晶シリコンを形成したメモリチップを回路チップと貼り合わせた構造とすることにより、メモリチップにおいてエピタキシャル成長によりシリコン単結晶層を形成する工程が回路チップ側にダメージを及ぼすことがない。すなわち、単結晶シリコンをエピタキシャル成長させる際の高温熱負荷が周辺回路内のＣＭＯＳ回路に加わると、ＣＭＯＳ回路中の不純物が拡散して回路特性が低下することがあるが、メモリセルアレイ及び周辺回路をそれぞれ形成しておいたメモリチップと回路チップとを貼り合わせることで、このようなＣＭＯＳ回路での回路特性低下を回避することが可能となる。さらに、ＳＯＩ基板を用いた製造方法の変形例によれば、回路チップとメモリチップとを貼り合わせた後、メモリチップのシリコン基板を除去したとき、導電層（ソース線ＳＬ）上に絶縁層が既に設けられているため、新たに絶縁層を形成する必要がない。これにより、製造工程を簡素化することができる。
【００６６】
［２］第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第１実施形態ではソース線ＳＬとして導電層（ｎ＋シリコン単結晶層）１１を設けたが、第２実施形態ではソース線ＳＬとして、導電層１１に加えて金属シリサイド層を設ける。第２実施形態では、第１実施形態と異なる構成について主に説明する。その他の構成は、前述した第１実施形態と同様である。
【００６７】
［２−１］半導体記憶装置の断面構造
図２２を用いて、第２実施形態の半導体記憶装置２の断面構造について説明する。図２２は、第２実施形態の半導体記憶装置のＸ方向に沿った断面図である。図２２では、図１及び図２に対してＺ方向を反転して示している。
【００６８】
導電層（ワード線ＷＬ）１３上には、絶縁層４５が設けられている。絶縁層４５上には絶縁層４６が設けられている。絶縁層４６内には、導電層（ソース線ＳＬ）１１が設けられ、導電層１１上には金属シリサイド層６１が設けられている。金属シリサイド層６１及び絶縁層４６上には絶縁層４７が設けられている。絶縁層４７上には、導電層４８が設けられている。導電層４８は、金属シリサイド層６１にコンタクト部を介して接続され、導電層１１及び金属シリサイド層６１と共にソース線ＳＬとして機能する。さらに、導電層４８及び絶縁層４７上には絶縁層４９が設けられている。その他の構成は、前述した第１実施形態と同様である。
【００６９】
［２−２］半導体記憶装置の製造方法
次に、図２２、図２３を用いて、第２実施形態の半導体記憶装置２の製造方法について説明する。図２３は、第２実施形態の半導体記憶装置の製造方法を示す工程の断面図である。
【００７０】
回路チップ２００とメモリチップ１００とを貼り合わせた後、例えば、ＣＭＰあるいはグラインダにより、メモリチップ１００のシリコン基板５０を研削し除去する。これにより、シリコン基板５０が除去された面に導電層１１を露出させる。続いて、導電層１１上に金属材料、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、あるいはチタン（Ｔｉ）を形成し、熱処理を行う。これにより、図２３に示すように、導電層１１上に金属シリサイド層６１が形成される。さらに、金属シリサイド層６１及び絶縁層４６上に絶縁層４７を形成する。さらに、フォトリソグラフィ法により、絶縁層４７にコンタクト用孔を開口する。
【００７１】
次に、図２２に示すように、絶縁層４７上及びにコンタクト用孔に、ＣＶＤ法（あるいはＡＬＤ法）により導電層を堆積する。続いて、フォトリソグラフィ法により、導電層をパターニングし導電層４８を形成する。その後、導電層４８及び絶縁層４７上に絶縁層４９を形成する。以上により、半導体記憶装置２の製造方法が終了する。
【００７２】
［２−３］第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、メモリセルにおけるオン電流を増大でき、さらにメモリセル間のしきい値電圧のばらつきを抑制することができる。
【００７３】
さらに、第２実施形態では、ソース線ＳＬとして、シリコン単結晶層と金属シリサイド層との積層構造を設けることにより、ソース線ＳＬの電気抵抗を低減することが可能である。その他の効果は、前述した第１実施形態と同様である。
【００７４】
［３］その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１…半導体記憶装置、２…半導体記憶装置、１０…シリコン基板、１１…導電層（ソース線ＳＬ）、１２…導電層（ビット線ＢＬ）、１３〜２２…導電層（ワード線ＷＬ）、３１…ブロック絶縁膜、３２…絶縁膜、３３…トンネル絶縁膜、３４…単結晶シリコン層、４０Ａ，４０Ｂ…導電パッド、４１Ａ，４１Ｂ…絶縁層、４２…ＣＭＯＳ回路、４３，４８…導電層、４４，４５，４６，４７，４９…絶縁層、５０…シリコン基板、５１…絶縁層、５２…メモリホール、５３…セル絶縁膜、５４，５５…犠牲膜、５６…コア絶縁層、６１…金属シリサイド層、１００…メモリチップ、１０１…積層体、２００…回路チップ、ＭＰ…メモリピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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