(57)【要約】【課題】回路各部の動作信頼性を向上させることが可能な保護回路を提供すること。【解決手段】  実施形態によれば、保護回路は、パッケージ内に設けられ、前記パッケージの端子に接続された第１コレクタと、第１エミッタと、第１ベースと、を備えた第１トランジスタを保護する保護回路であって、前記保護回路は、第２コレクタと第２エミッタと第２ベースとを含む第２トランジスタと、第３コレクタと前記第２ベースに接続された第３エミッタと第３ベースとを含む第３トランジスタと、前記第１コレクタとして機能する第１半導体層と、前記第１半導体層内に設けられ前記第１ベースとして機能する第２半導体層と、前記第３コレクタとして機能する第３半導体層と、前記第３半導体層内に設けられ前記第３ベースとして機能する第４半導体層と、を備え、前記第３半導体層と前記第４半導体層との距離は、前記第１半導体層と前記第２半導体層との距離より短い。【選択図】図２Ａ
2019165074.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージ内に設けられ、前記半導体パッケージの端子に接続された第１コレクタと、第１エミッタと、第１ベースと、を備えた第１トランジスタを保護する保護回路であって、
前記保護回路は、
前記端子に接続された第２コレクタと、接地された第２エミッタと、第２ベースと、を含む第２トランジスタと、
前記端子に接続された第３コレクタと、前記第２ベースに接続された第３エミッタと、第３ベースと、を含む第３トランジスタと、
前記第１コレクタとして機能する第１ｎ型半導体層と、
前記第１ｎ型半導体層内に設けられ前記第１ベースとして機能する第２ｐ型半導体層と、
前記第３コレクタとして機能する第３ｎ型半導体層と、
前記第３ｎ型半導体層内に設けられ前記第３ベースとして機能する第４ｐ型半導体層と、  を備え、
前記第３ｎ型半導体層と前記第４ｐ型半導体層との距離は、前記第１ｎ型半導体層と前記第２ｐ型半導体層との距離より短い、保護回路。
【請求項２】
前記第３ｎ型半導体層と前記第４ｐ型半導体層との距離は、前記第１ｎ型半導体層と前記第２ｐ型半導体層との距離より１０％〜２０％小さい請求項１に記載の保護回路。
【請求項３】
さらに、前記第１トランジスタの第１ベースに、第１抵抗を設け、
前記第２トランジスタの第２ベースと第２エミッタとの間に第２抵抗を設け、
前記第３トランジスタの第３ベースと第３エミッタとの間に前記第１抵抗の抵抗値以上の値を有する第３抵抗を設ける、請求項１または請求項２に記載の保護回路。
【請求項４】
前記第３抵抗の抵抗値は、前記第２抵抗の抵抗値以上の値である、請求項３に記載の保護回路。
【請求項５】
前記第３トランジスタのベースに電流が流れるタイミングは、前記第１トランジスタよりも早く、
また、前記第２トランジスタのベースに電流が流れるタイミングは、前記第３トランジスタがオンした後であって、且つ前記第１トランジスタがオンする前である、
請求項１乃至請求項４のいずれか一項に記載の保護回路。
【請求項６】
半導体パッケージ内に設けられ、前記半導体パッケージの端子に接続された第１ドレインと、第１ソースと、第１ゲートと、を備えた第１ＭＯＳトランジスタを保護する保護回路であって、
前記保護回路は、
前記端子に接続された第２ドレインと、接地された第２ソースと、第２ゲートと、を含む第２ＭＯＳトランジスタと、
前記端子に接続された第３ドレインと、前記第２ゲートに接続された第３ソースと、第３ゲートと、を含む第３ＭＯＳトランジスタと、
前記第１ドレインとして機能する第１ｎ型半導体層と、前記第１ソースとして機能する第２ｎ型半導体層と、
前記第３ドレインとして機能する第３ｎ型半導体層と、前記第３ソースとして機能する第４ｎ型半導体層と、
を備え、
前記第３ｎ型半導体層と前記第４ｎ型半導体層との距離は、前記第１ｎ型半導体層と前記第２ｎ型半導体層との距離より短い、保護回路。
【請求項７】
前記第１〜第３トランジスタの極性を反転し、ｎ型半導体層とｐ型半導体層を入れ替えた請求項１乃至請求項６のいずれか一項に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、保護回路に関する。
【背景技術】
【０００２】
人体や外部装置に蓄積された静電気が、何らかの接触により半導体パッケージの入出力端子に侵入すると、その静電気で半導体パッケージ内の回路各部が破壊されることがある。これを防止するため、半導体パッケージの入出力端子付近にはＥＳＤ（静電気放電：Electro-Static-Discharge）保護回路が設けられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、回路各部の動作信頼性を向上させる保護回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の保護回路は、半導体パッケージ内に設けられ、前記半導体パッケージの端子に接続された第１コレクタと、第１エミッタと、第１ベースと、を備えた第１トランジスタを保護する保護回路であって、前記保護回路は、前記端子に接続された第２コレクタと、接地された第２エミッタと、第２ベースと、を含む第２トランジスタと、前記端子に接続された第３コレクタと、前記第２ベースに接続された第３エミッタと、第３ベースと、を含む第３トランジスタと、前記第１コレクタとして機能する第１ｎ型半導体層と、前記第１ｎ型半導体層内に設けられ前記第１ベースとして機能する第２ｐ型半導体層と、前記第３コレクタとして機能する第３ｎ型半導体層と、前記第３ｎ型半導体層内に設けられ前記第３ベースとして機能する第４ｐ型半導体層と、を備え、前記第３ｎ型半導体層と前記第４ｐ型半導体層との距離は、前記第１ｎ型半導体層と前記第２ｐ型半導体層との距離より短い。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体パッケージを含む全体構成図である。
【図２Ａ】本実施形態に係るトランジスタＱ３の構造を示した断面図である。
【図２Ｂ】本実施形態に係るトランジスタＱ１の構造を示した断面図である。
【図３】本実施形態に係るＥＳＤ保護回路の動作を示した図である。
【図４】本実施形態の変形例に係る半導体パッケージを含む全体構成図である。
【図５】本実施形態の変形例に係るＭＯＳトランジスタの構造を示した断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態の保護回路について図面を参照して説明する。  
ここで、保護回路（以下、ＥＳＤ保護回路）は半導体パッケージ１内に設けられるものとする。  
１．全体構成  
図１は、本実施形態に係る半導体パッケージ１を含む全体構成図である。
【０００８】
図示するように、半導体パッケージ１は、バイポーラトランジスタＱ１、ベースインピーダンスＺｂ、信号出力回路１０、ＥＳＤ保護回路２０、及び入出力端子Ｉ／Ｏを備える。
【０００９】
入出力端子Ｉ／Ｏは半導体パッケージ１の外部に設けられる。半導体パッケージ１の外部にて、当該入出力端子Ｉ／Ｏに負荷Ｒ及び電源Ｅが接続される。
【００１０】
トランジスタＱ１は、エミッタ（ｎ型）、ベース（ｐ型）、及びコレクタ（ｎ型）を有する。
【００１１】
トランジスタＱ１のコレクタはノードＮ１を介して入出力端子Ｉ／Ｏに接続され、エミッタは接地され、ベースには、信号出力回路１０の出力インピーダンスが接続される。この出力インピーダンスを、図ではトランジスタＱ１のベースに接続されたインピーダンスＺｂにより表し、ベースインピーダンスＺｂと称される。ベースインピーダンスＺｂのインピーダンス値をｒｂとする。
【００１２】
信号出力回路１０は信号に応じて、ベースインピーダンスＺｂを介して、電流ＩｂをトランジスタＱ１のベースに供給する。電流Ｉｂが増幅され、トランジスタＱ１のコレクタに電流（以下、コレクタ電流Ｉｃ１）が流れ端子に信号が出力される。
【００１３】
次に、ＥＳＤ保護回路２０について説明する。  
ＥＳＤ保護回路２０は、エミッタ（ｎ型）、ベース（ｐ型）、及びコレクタ（ｎ型）を有するバイポーラトランジスタＱ２及びバイポーラトランジスタＱ３、並びに抵抗素子Ｒ１及び抵抗素子Ｒ２を備える。
【００１４】
トランジスタＱ２のコレクタは、ノードＮ１に接続され、ベースはノードＮ２に接続され、またエミッタは接地される。トランジスタＱ２は、トランジスタＱ２を介して大きなコレクタ電流を流すことができ、特に、トランジスタＱ２は、入出力端子Ｉ／Ｏに印加された静電気に起因するＥＳＤ信号（電流）を十分に流すことができる能力を有する。そのようなトランジスタＱ２の能力の例として、トランジスタＱ２は、大きなサイズを有していてもよいし、ＥＳＤ信号を十分放電できる程度の値の電流増幅率βを有していてもよい。
【００１５】
ここで、ベース（ノードＮ２）とエミッタ間に抵抗素子Ｒ１を設ける。抵抗素子Ｒ１の抵抗値をｒ１とする。抵抗値ｒ１は通常使用する電圧でトランジスタＱ２がオンしない抵抗値に設定される。
【００１６】
次にトランジスタＱ３について説明する。
【００１７】
トランジスタＱ３のサイズ（例えば、専有面積）を、トランジスタＱ１、トランジスタＱ２のサイズよりも１／１０〜１／２０程度小さくする。
【００１８】
これは、トランジスタＱ３は少なくともトランジスタＱ２をオンさせるためのトリガーとして機能すればよいという理由によるものである。トランジスタＱ３に流れた電流はトランジスタＱ２のベースに流れ、増幅されてＱ２のコレクタ電流が流れる。このため、トランジスタＱ３のコレクタ電流は、トランジスタＱ２のコレクタ電流のように大きな値である必要がない。
【００１９】
トランジスタＱ３のコレクタはノードＮ１に接続され、エミッタはノードＮ２を介してトランジスタＱ２のベースに接続される。また、トランジスタＱ３のエミッタとベースとの間に抵抗素子Ｒ２を設ける。ここで、抵抗素子Ｒ２の抵抗値をｒ２とする。抵抗値ｒ２も通常使用する電圧でトランジスタＱ３がオンしない抵抗値に設定される。
【００２０】
この抵抗値ｒ２を抵抗素子Ｒ１の抵抗値ｒ１と同一またはそれ以上の値とする。また、抵抗値ｒ２とベースインピーダンスＺｂのインピーダンス値ｒｂとの間でｒ２≧ｒｂの関係にすることでトランジスタＱ３が最初にオンする。これにより、トランジスタＱ１を保護しやすくなる。
【００２１】
また、トランジスタＱ３のコレクタ・ベース間耐圧を、トランジスタＱ１のコレクタ・ベース間耐圧より低くする。これは、トランジスタＱ３において、トランジスタＱ１に比べてオンするタイミングを早める必要があるという理由によるものである。トランジスタＱ３のコレクタ・ベース間耐圧をトランジスタＱ１のコレクタ・ベース間耐圧より低くするために、例えば、トランジスタＱ３の構造において、ベース、コレクタとして機能する各半導体層の距離を距離ｌ１２としたとき、この距離ｌ１２を、トランジスタＱ１を構成するベース、コレクタとして機能する各半導体層間の距離よりも狭くする。
【００２２】
具体的には、トランジスタＱ３におけるベース、コレクタとして機能する各半導体層間の距離ｌ１２を、トランジスタＱ１よりも１０％以上狭くする。具体的な構造については、以下の図２Ａ及び図２Ｂを用いて後述する。
【００２３】
図２Ａは、トランジスタＱ３の構造を示した断面図であり、図２Ｂは、トランジスタＱ１の構造を示した断面図である。
【００２４】
図２Ａ及び図２Ｂに示すように、トランジスタＱ３及びＱ１は、下からｎ型半導体層３０ａ（ｂ）と、当該ｎ型半導体層３０ａ（ｂ）内に設けられ、ベースとして機能するｐ型半導体層３１ａ（ｂ）と、当該ｐ型半導体層３１ａ（ｂ）内に設けられ、エミッタとして機能するｎ型半導体層３２ａ（ｂ）と、が順に形成され、またｎ型半導体層３０ａ（ｂ）内に設けられ、コレクタとして機能するｐ型半導体層３３ａ（ｂ）とが形成された構造を備える。
【００２５】
図２Ａに示すトランジスタＱ３の構造において、ｎ型半導体層３３ａの右端とｐ型半導体層３１ａの左端との間隔を“距離ｌ１２”とする。
【００２６】
また、図２Ｂに示すトランジスタＱ１の構造において、ｎ型半導体層３３ｂの右端とｐ型半導体層３１ｂの左端との間隔を“距離Ｌ１２”とする。
【００２７】
上述したように距離ｌ１２を距離Ｌ１２よりも１０％以上狭める。
【００２８】
距離が狭くなるとトランジスタの耐圧が下がるといった関係があるため、上述のように距離ｌ１２を距離Ｌ１２よりも狭めることでトランジスタＱ３の耐圧をトランジスタＱ１より下げ、所定の電圧が印加された場合でのコレクタからベースへ漏れ出す（リークする）電荷の量を上昇させる（以下、低耐圧化と呼ぶ）。
【００２９】
このような構成を採用することで、所定の電圧がノードＮ１に印加された時に、Ｉｂｃ３＞Ｉｂｃ１の関係を成立させる。
【００３０】
なお、Ｉｃｂ１は、トランジスタＱ１におけるコレクタからベースへリークする電流であり、Ｉｃｂ３は、トランジスタＱ３のリーク電流である。
【００３１】
このように、トランジスタＱ１に対してトランジスタＱ３を低耐圧化し、そのコレクタ側に印加された電圧によってトランジスタＱ３をオンするタイミングをトランジスタＱ１より早くする。
【００３２】
次に、図３を用いて半導体パッケージ１内に設けられたＥＳＤ保護回路２０による動作を説明する。  
２．動作  
図３は、例えばＥＳＤ信号が入出力端子Ｉ／Ｏを介して（図示せぬ）外部機器から半導体パッケージ１内に侵入した際のＥＳＤ保護回路２０による保護動作を示した図である。
【００３３】
まず、外部で発生した静電気がＥＳＤ信号として負荷Ｒなどを伝搬し、入出力端子Ｉ／Ｏを介して半導体パッケージ１内に侵入すると（ステップＳ０）、当該ＥＳＤ信号に応じた電圧がノードＮ１に印加される。この結果、トランジスタＱ１乃至Ｑ３のそれぞれのコレクタの電位が上昇する。
【００３４】
ここで、上述したように、（１）トランジスタＱ３のコレクタ・ベースを構成する各半導体層間の距離ｌ１２がトランジスタＱ１のコレクタ・ベース間を構成する各半導体層間の距離Ｌ１２よりも狭いことによってトランジスタＱ３はトランジスタＱ１と比べて低耐圧化しているため、トランジスタＱ３はトランジスタＱ１に対してコレクタからベースへリークする電荷量が多い。このため、トランジスタＱ１よりも早くトランジスタＱ３にベース電流Ｉｂ３が流れ始める。
【００３５】
トランジスタＱ２は、トランジスタＱ１の保護に必要な電流を流せるようにサイズが大きく破壊しないことが求められるため、耐圧はトランジスタＱ１及びトランジスタＱ３より高くなる。
【００３６】
したがって、トランジスタＱ１及びＱ２よりも早くトランジスタＱ３にベース電流Ｉｂ３が流れ始める（ステップＳ１）。
【００３７】
すると、トランジスタＱ３においてコレクタ電流Ｉｃ３が流れ、ノードＮ２に流入する（ステップＳ２）。
【００３８】
次いで、以下のようにトランジスタＱ２が動作する。  
具体的には、トランジスタＱ３にてコレクタ電流Ｉｃ３が抵抗素子Ｒ１に流れることで、抵抗素子Ｒ１に、Ｉｃ３×ｒ１の電圧Ｖｒ１が発生する（ステップＳ３）。
【００３９】
この電圧Ｖｒ１がトランジスタＱ２のベースに印加されるため、ベース電流Ｉｂ２が当該トランジスタＱ２に流れることで当該トランジスタＱ２の耐圧まで達していなくてもこのトランジスタＱ２がオンする（ステップＳ４）。このとき、トランジスタＱ１はオンしておらず、よって、トランジスタＱ２がトランジスタＱ１よりも先にオンする。
【００４０】
トランジスタＱ２がオンしたことにより、ノードＮ１から侵入したＥＳＤ信号が、トランジスタＱ２におけるコレクタ電流Ｉｃ２として流れる（ステップＳ５）。
【００４１】
上述のように、トランジスタＱ２は大きなこのコレクタ電流Ｉｃ２を流すことができる。よって、トランジスタＱ２は、多量のＥＳＤ信号を十分に放電することができる。
【００４２】
このように、ノードＮ１から侵入したＥＳＤ信号をトランジスタＱ２にコレクタ電流Ｉｃ２として流すことで、ＥＳＤ保護回路２０は、トランジスタＱ３の他、トランジスタＱ２からなる２つの電流経路に当該ＥＳＤ信号を逃がす機能を有する。
【００４３】
３．本実施形態に係る効果  
実施形態のＥＳＤ保護回路２０によれば、トランジスタＱ１よりも低耐圧の構成を有するトランジスタＱ３、及びＥＳＤ信号を十分に放電可能なトランジスタＱ２を設ける。
【００４４】
このため、入出力端子Ｉ／Ｏを介して半導体パッケージ１内部に侵入するＥＳＤ信号が内部回路の一部であるトランジスタＱ１に到達する前に、ＥＳＤ信号を十分に放電することができる。以下に、より具体的に説明する。
【００４５】
例えばトランジスタＱ３の構造においては、各半導体層（３３ａ、３１ａ）間の距離ｌ１２を、トランジスタＱ１の構造における各半導体層（３３ｂ、３１ｂ）の距離Ｌ１２よりも、例えば、１０％以上狭くする。こうすることにより、トランジスタＱ３は、トランジスタＱ１に対して低い耐圧を有する。この結果、トランジスタＱ３におけるコレクタからベースへリークする電荷量はトランジスタＱ１におけるそれよりも大きくなる。
【００４６】
これによれば、ＥＳＤ信号に応じた電圧がノードＮ１に印加された際、トランジスタＱ３における電荷のリーク量がトランジスタＱ１のそれよりも多い分、当該トランジスタＱ３のベースに発生する電圧がトランジスタＱ１に比べて大きくなる。このため、トランジスタＱ１よりも先にトランジスタＱ３にベース電流Ｉｂ３を流すことができ、この結果、トランジスタＱ１のコレクタ電流よりも先にコレクタ電流Ｉｃ３をトランジスタＱ３に流すことができる。
【００４７】
さらに、実施形態のＥＳＤ保護回路２０によれば、トランジスタＱ３のベース・エミッタ間に配置した抵抗素子Ｒ２の抵抗値ｒ２を、ベースインピーダンスＺｂのインピーダンス値ｒｂと同一またはそれも大きな値とする。
【００４８】
これによれば、トランジスタＱ３に流れるベース電流Ｉｂ３が抵抗素子Ｒ２に流れることによって抵抗素子Ｒ２に発生する電圧Ｖｂ３が、ベースインピーダンスＺｂで発生する電圧以上の値となり易い。
【００４９】
つまり、トランジスタＱ３に小量のベース電流Ｉｂ３が流れた場合であっても、抵抗素子Ｒ２に発生する電圧Ｖｂ３は大きくなり易く、トランジスタＱ１のベースに発生する電圧以上の値となりやすい。このため、トランジスタＱ３の方が先にオンし易くなる。特に、トランジスタＱ１およびＱ３のベース電流ならびにサイズが同程度であれば、トランジスタＱ３はトランジスタＱ１より先にオンする。またトランジスタＱ３がオンすることで抵抗素子Ｒ１に電流が流れトランジスタＱ２のベース電圧が上昇してトランジスタＱ２がオンする。このように、トランジスタＱ１よりも先にトランジスタＱ３をオンさせることでトランジスタＱ２もオンしＥＳＤ信号をトランジスタＱ２の大きなコレクタ電流Ｉｃ２と合わせて放電させることができる。
【００５０】
この結果、トランジスタＱ１にＥＳＤ信号を侵入させることなく、ＥＳＤ信号を放電させる経路を形成させることができる。
【００５１】
さらに、実施形態のＥＳＤ保護回路２０によれば、抵抗素子Ｒ２の抵抗値ｒ２を、抵抗素子Ｒ１の抵抗値ｒ１と同一またはそれよりも大きな値とする。
【００５２】
これによれば、トランジスタＱ３がトランジスタＱ２よりもいっそう先にオンし易くなる。上述のように、トランジスタＱ３はトランジスタＱ２よりもコレクタ・ベース間耐圧が小さいため、トランジスタＱ３はトランジスタＱ２に対して、コレクタからベースへリークする電荷の量が大きく、よって、トランジスタＱ３はトランジスタＱ２よりも先にオンしやすい。このことに加えて、抵抗素子Ｒ２の抵抗値ｒ２を、抵抗素子Ｒ１の抵抗値ｒ１よりも大きな値とすることにより、仮にトランジスタＱ３及びＱ２のゲートへリークする電荷の量が同じ場合であってもトランジスタＱ３をトランジスタＱ２よりも先にオンさせることができる。こうして、より確実に、トランジスタＱ３をトランジスタＱ２よりも先にオンさせることができる。
【００５３】
またさらに、実施形態のＥＳＤ保護回路２０によれば、トランジスタＱ３のサイズを、トランジスタＱ１、トランジスタＱ２のサイズよりも１／１０〜１／２０程度小さい形状とする。
【００５４】
これによれば、トランジスタＱ２の他、トランジスタＱ３を追加した構成であっても、当該トランジスタＱ３のサイズが小さいことから、回路面積を拡張させることなく、トランジスタＱ１よりもトランジスタＱ３を、ひいてはトランジスタＱ２を先にオンすることができる。このため、侵入したＥＳＤ信号をコレクタ電流ＩｃとしてトランジスタＱ２に多量に放電させることができる。
【００５５】
なぜなら、トランジスタＱ３のサイズが小さいためにたとえコレクタ電流Ｉｃ３が小さな値であっても、コレクタ電流Ｉｃ３を利用して、ＥＳＤ信号を放電できる程度に大きな値の電流増幅率βを有するトランジスタＱ２をオンさせることができるためである。
【００５６】
そして、例えば、トランジスタＱ３を設けず、トランジスタＱ２だけでＥＳＤ保護回路２０を構成しようとすると、このトランジスタＱ２にてＥＳＤ信号をコレクタ電流Ｉｃ２として多量に放電しなければならない。このため、その放電する電流量に耐えられるよう、トランジスタＱ２のサイズを大きくせざるを得ない。
【００５７】
しかしながら、トランジスタＱ２のサイズを大きくする結果、トランジスタＱ２がトランジスタＱ１よりも先にオンするようにトランジスタＱ２をトランジスタＱ１に対して低耐圧化することができない。このため、トランジスタＱ２よりも先にトランジスタＱ１がオンしてしまい、トランジスタＱ１にＥＳＤ信号が侵入してしまう。
【００５８】
これに対して、本実施形態に係るＥＳＤ保護回路２０であれば、トランジスタＱ３はトランジスタＱ１よりも先に駆動して、トランジスタＱ２をオンさせることができる。このため、ＥＳＤ信号からトランジスタＱ１を保護しつつ、トランジスタＱ３の次にオンしたトランジスタＱ２にてＥＳＤ信号をコレクタ電流Ｉｃ２として放電させることができる。
【００５９】
また、トランジスタＱ３を設ける代わりに、別の素子、例えばツェナーダイオードを用いて、サイズの大きなトランジスタＱ２を、トランジスタＱ２より小さいサイズのトランジスタＱ１より先にオンさせることも考えられる。
【００６０】
しかしながら、この方法では、ツェナーダイオードの温度依存性により、ＥＳＤ保護の動作が温度変化に対して安定せず、また、ツェナーダイオードの形成のために回路面積が大きく増大し得る。またその製造プロセスが原因で、ツェナーダイオードを使用できないことがある。
【００６１】
これに対して、本実施形態に係るＥＳＤ保護回路２０であれば、サイズの小さなトランジスタＱ３を使用して、トランジスタＱ２をトランジスタＱ１よりも先にオンさせることができる。よって、大きな回路面積の増加を招くことなく、ＥＳＤ信号を放電させることができる。
【００６２】
以上により、半導体パッケージ１のＥＳＤ耐圧を上昇させることができる。
【００６３】
変形例  
次に、上記実施形態の変形例に係る保護回路について図４及び図５を参照して説明する。変形例は、上記実施形態に係るＥＳＤ保護回路２０を構成するバイポーラトランジスタ（Ｑ１〜Ｑ３）のそれぞれを、ＭＯＳトランジスタ（Ｍ１〜Ｍ３）によって構成したものである。ここで、ＭＯＳトランジスタの耐圧はゲート下に形成される各半導体層間距離（ゲート長）に依存する。
【００６４】
１．回路構成  
図４は、本実施形態の変形例に係る半導体パッケージ１を含む全体構成図である。  
以下の説明では、第１実施形態と同一の構成については同一の符号を付し、異なる構成に着目する。
【００６５】
図示するように、半導体パッケージ１内部には、ＭＯＳトランジスタＭ１〜ＭＯＳトランジスタＭ３が設けられる。
【００６６】
ＭＯＳトランジスタＭ１のドレインはノードＮ１を介して入出力端子Ｉ／Ｏに接続され、ソースは接地され、ゲートには、信号出力回路１０の出力インピーダンスが接続される。ＭＯＳトランジスタＭ２のドレインは、ノードＮ１に接続され、ゲートはノードＮ２に接続され、またソースは接地される。ＭＯＳトランジスタＭ３のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＭＯＳトランジスタＭ２のベースに接続される。
【００６７】
２．断面図  
図５は、ＭＯＳトランジスタの構造を示した断面図である。  
下層からｐ型半導体層４０と、このｐ型半導体層４０内に形成されたドレイン及びソースとして機能するｎ型半導体層４１及び４２と、が形成される。
【００６８】
また、ｐ型半導体層４０上に、順次酸化膜４３及び金属膜（電極）４４が形成され、これら酸化膜４３及び金属膜４４で、それぞれゲート酸化膜及びゲート電極を構成する。
【００６９】
そして、ｎ型半導体層４２上にコンタクトプラグＣＰ４、ｎ型半導体層４１にコンタクトプラグＣＰ６が形成され、また金属膜（電極）４４上にコンタクトプラグＣＰ５が形成される。
【００７０】
ここで、ｎ型半導体層４１とｎ型半導体層４２との距離（ゲート長）をｌ４６とする。
【００７１】
図５に示すＭＯＳトランジスタのゲート長ｌ４６を短くすれば、当該ＭＯＳトランジスタを低耐圧化することができ、上述したトランジスタＱ３において各半導体層（３１ａ、３３ａ）間の距離ｌ１２を狭めたと同様の効果を得ることができる。
【００７２】
すなわち、トランジスタＱ１及びＱ３にそれぞれ対応するＭＯＳトランジスタを、ＭＯＳトランジスタＭ１及びＭＯＳトランジスタＭ３とすると、ＭＯＳトランジスタＭ３のゲート長を、ＭＯＳトランジスタＭ１のゲート長よりも短くすることでＭＯＳトランジスタＭ３をＭＯＳトランジスタＭ１よりも早くオンさせることが出来る。
【００７３】
このことから、ＭＯＳトランジスタＭ１にＥＳＤ信号を侵入させることなく、ＥＳＤ信号を放電させる経路を形成することができる。
【００７４】
なお、前記実施形態に係るＥＳＤ保護回路の極性を反転した場合、当該ＥＳＤ保護回路を構成するトランジスタ（Ｑ１〜Ｑ３）のｎ型半導体，ｐ型半導体を入れ替えた構造にすることで同様に動作させることができる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
１０…信号出力回路、２０…ＥＳＤ保護回路、Ｒ…負荷、Ｉ／Ｏ…入出力端子、Ｅ…電源、Ｑ１〜Ｑ３…トランジスタ、Ｒ１、Ｒ２…抵抗素子、Ｚｂ…ベースインピーダンス、Ｉｃ１〜Ｉｃ３…コレクタ電流、３０、３２、４１、４２…ｎ型半導体層、３１、４０…ｐ型半導体層、Ｃｐ１〜Ｃｐ６…コンタクトプラグ、４３…酸化膜、４４…金属膜（電極）。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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