(57)【要約】【課題】個片化時のクラックによる容量部の性能低下を防止する。【解決手段】薄膜コンデンサ１は、基材３０と、基材３０に対して積層され、積層方向に沿って設けられた複数の内部電極層１１および内部電極層１１に挟まれた誘電体層１２を有する容量部１０と、を有し、基材３０の表面において容量部１０が積層される領域での基材３０の厚さをＴ１とし、容量部１０が積層されていない領域での基材３０の厚さをＴ２としたときに、Ｔ１＞Ｔ２である。【選択図】図２
2019165069.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材に対して積層され、積層方向に沿って設けられた複数の内部電極層および前記内部電極層に挟まれた誘電体層を有する容量部と、
を有し、
前記基材の表面において前記容量部が積層される領域での前記基材の厚さをＴ１とし、前記容量部が積層されていない領域での前記基材の厚さをＴ２としたときに、Ｔ１＞Ｔ２である、薄膜コンデンサ。
【請求項２】
前記容量部の外周の側面、および、前記基材の表面のうち前記容量部が積層されていない領域の一部が連続して同一平面を形成している、請求項１に記載の薄膜コンデンサ。
【請求項３】
前記同一平面を形成している前記容量部の外周の側面および前記基材の表面のうち前記容量部が積層されていない領域の一部の表面上に無機絶縁材料からなるカバー層が形成される、請求項２に記載の薄膜コンデンサ。
【請求項４】
前記容量部上を覆う絶縁層と、
前記容量部が積層されていない前記基材の表面上、および、前記絶縁層の側面に沿って形成される配線層と、を有する、請求項１〜３のいずれか一項に記載の薄膜コンデンサ。
【請求項５】
基材に対して、複数の内部電極層と誘電体膜とを交互に積層して積層体を形成する積層工程と、
前記積層体を焼成し、前記誘電体膜から誘電体層を形成する焼成工程と、
前記焼成工程の後に、前記基材の外周側において前記複数の内部電極層および前記内部電極層に挟まれた誘電体層を除去することで、容量部を形成する容量部形成工程と、
を含み、
前記容量部形成工程において、前記基材の表面において前記容量部が積層される領域での前記基材の厚さをＴ１とし、前記容量部が積層されていない領域での前記基材の厚さをＴ２としたときに、Ｔ１＞Ｔ２とする、薄膜コンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜コンデンサおよび薄膜コンデンサの製造方法に関する。
【背景技術】
【０００２】
従来から、基材上にコンデンサ（キャパシタ）を積層した薄膜コンデンサが提案されている。例えば、特許文献１では、基板上に容量部となる電極層および誘電体層を積層した後に、容量部を覆うバリア層を積層する。そして、バリア層上に絶縁層、端子等を形成した後に、ダイシングにより個別の薄膜コンデンサに分割することが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２１４５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ダイシングにより薄膜コンデンサを個片化する際にクラックが発生する可能性がある。バリア層でクラックが発生した場合、容量部の性能低下等が引き起こされる可能性がある。
【０００５】
本発明は上記を鑑みてなされたものであり、個片化時のクラックによる容量部の性能低下が防止された薄膜コンデンサおよび薄膜コンデンサの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一形態に係る薄膜コンデンサは、基材と、前記基材に対して積層され、積層方向に沿って設けられた複数の内部電極層および前記内部電極層に挟まれた誘電体層を有する容量部と、を有し、前記基材の表面において前記容量部が積層される領域での前記基材の厚さをＴ１とし、前記容量部が積層されていない領域での前記基材の厚さをＴ２としたときに、Ｔ１＞Ｔ２である。
【０００７】
また、本発明の一形態に係る薄膜コンデンサの製造方法は、基材に対して、複数の内部電極層と誘電体膜とを交互に積層して積層体を形成する積層工程と、前記積層体を焼成し、前記誘電体膜から誘電体層を形成する焼成工程と、前記焼成工程の後に、前記基材の外周側において前記複数の内部電極層および前記内部電極層に挟まれた誘電体層を除去することで、容量部を形成する容量部形成工程と、を含み、前記容量部形成工程において、前記基材の表面において前記容量部が積層される領域での前記基材の厚さをＴ１とし、前記容量部が積層されていない領域での前記基材の厚さをＴ２としたときに、Ｔ１＞Ｔ２とする。
【０００８】
上記の薄膜コンデンサおよび薄膜コンデンサの製造方法によれば、基材の表面において容量部が積層される領域での基材の厚さをＴ１と、容量部が積層されていない領域での基材の厚さＴ２が、Ｔ１＞Ｔ２の関係を満たしている。そのため、薄膜コンデンサを個片化する際に薄膜コンデンサの外周側でクラックが発生したとしても、当該クラックによる影響を容量部が受けにくい。そのため、薄膜コンデンサを個片化する際のクラックに由来する容量部の性能低下が防止される。
【０００９】
ここで、前記容量部の外周の側面、および、前記基材の表面のうち前記容量部が積層されていない領域の一部が連続して同一平面を形成している態様とすることができる。
【００１０】
上記のように、容量部の外周の側面、および、基材の表面のうち容量部が積層されていない領域の一部が連続して同一平面を形成している場合、薄膜コンデンサの外周側でクラックが発生した場合でもその影響を容量部が受ける可能性が低減する。したがって、薄膜コンデンサを個片化する際のクラックに由来する容量部の性能低下が防止される。
【００１１】
また、前記同一平面を形成している前記容量部の外周の側面および前記基材の表面のうち前記容量部が積層されていない領域の一部の表面上に無機絶縁材料からなるカバー層が形成される態様とすることができる。
【００１２】
上記のように、同一平面を形成している容量部の外周の側面および基材の表面のうち前記容量部が積層されていない領域の一部の表面上に無機絶縁材料からなるカバー層を形成することで、カバー層の端部と、容量部の端部におけるカバー層と容量部との境界部分とを離間してカバー層を設けることができる。したがって、クラックが発生した場合に、カバー層を伝って水分等が容量部に到達することを防ぐことができるため、薄膜コンデンサを個片化する際のクラックに由来する容量部の性能低下が防止される。
【００１３】
前記容量部上を覆う絶縁層と、前記容量部が積層されていない前記基材の表面上、および、前記絶縁層の側面に沿って形成される配線層と、を有する、態様とすることができる。
【００１４】
上記のように、容量部上を絶縁層が覆うとともに、容量部が積層されていない基材の表面上および絶縁層の側面に沿って配線層が形成されることで、クラックが発生したとしても、配線層が設けられていることで水分等が容量部に到達することを防ぐことができるため、薄膜コンデンサを個片化する際のクラックに由来する容量部の性能低下が防止される。
【発明の効果】
【００１５】
本発明によれば、個片化時のクラックによる容量部の性能低下が防止された薄膜コンデンサおよび薄膜コンデンサの製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る薄膜コンデンサの平面図である。
【図２】図１の薄膜コンデンサのII−II断面図である。
【図３】図１に示される薄膜コンデンサの製造方法を説明する図である。
【図４】図１に示される薄膜コンデンサの製造方法を説明する図である。
【図５】図１に示される薄膜コンデンサの製造方法を説明する図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【００１８】
図１は、本発明の一実施形態に係る薄膜コンデンサの平面図であり、図２は、図１に示す薄膜コンデンサのII−II断面図である。図１および図２に示されるように、薄膜コンデンサ１は、コンデンサ構造として容量部１０を有し、容量部１０から引き出された電極端子として電極端子２０（２０Ａ，２０Ｂ）を有している。容量部１０および電極端子２０は、基材３０に対して積層されている。容量部１０と電極端子２０との間には、容量部１０と電極端子２０とを電気的に接続する配線部４０が設けられている。なお、薄膜コンデンサ１の平面視においては、容量部１０が確認できないが、図１では、容量部１０の位置を破線で示している。
【００１９】
なお、本明細書中において「積層方向」とは、基材３０、容量部１０、配線部４０、電極端子２０というように、基材３０から電極端子２０に向けて各層が順次重なる方向である。また、以下の説明では、積層方向に沿って電極端子２０側を「上」、積層方向に沿って基材３０側を「下」として説明する場合がある。
【００２０】
図２に示されるように、容量部１０は、積層方向に沿って設けられた複数の内部電極層１１および内部電極層１１に挟まれた誘電体層１２を有している。内部電極層１１と誘電体層１２とは、交互に積層されている。本実施形態において、容量部１０は４層の内部電極層１１および３層の誘電体層１２を有する多層構造である。最下層の内部電極層１１と基材３０との間には、図２に示すように保護層５０が設けられていてもよい。
【００２１】
容量部１０は、それぞれの内部電極層１１および誘電体層１２が部分的に除去された領域を複数有している。この内部電極層１１および誘電体層１２が部分的に除去された領域において、それぞれの内部電極層１１は、後述の配線層４４と接続されている。このような構造により、容量部１０において、多層コンデンサ構造が形成されている。
【００２２】
内部電極層１１は、導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や白金（Ｐｔ）を含有する材料が内部電極層１１として好適に用いられ、Ｎｉが特に好適に用いられる。内部電極層１１に主成分としてＮｉを含有する材料を用いる場合、その含有量は、内部電極層１１全体に対して５０質量％以上であることが好ましい。すなわち、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。また、内部電極層１１の主成分がＮｉである場合、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、および銀（Ａｇ）からなる群より選ばれる少なくとも一種（以下、「添加元素」と記す。）を更に含有する。内部電極層１１が添加元素を含有することにより、内部電極層１１の途切れを抑制することができる。なお、内部電極層１１は複数の添加元素を含有してもよい。内部電極層１１の厚さは、例えば１０ｎｍ〜１０００ｎｍ程度である。
【００２３】
誘電体層１２は、ペロブスカイト系の誘電体材料によって構成される。本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ＸＳｒＸ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ＸＣａＸ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９等に代表されるビスマス層状化合物、（Ｓｒ１−ＸＢａＸ）Ｎｂ２Ｏ６、ＰｂＮｂ２Ｏ６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層１２の特性制御のため、誘電体層１２に適宜、副成分として添加物質が含有されていてもよい。誘電体層１２は、焼成されており、その比誘電率（εｒ）は、例えば１００以上である。なお、誘電体層１２の比誘電率は大きいほど好ましく、その上限値は特に限定されない。誘電体層１２の厚さは、例えば１０ｎｍ〜１０００ｎｍである。
【００２４】
電極端子２０は、薄膜コンデンサ１と外部の電子部品等（不図示）とを電気的に接続するための端子である。電極端子２０は、後述の配線部４０に対して積層されている。本実施形態においては、薄膜コンデンサ１は、２つの電極端子２０（２０Ａ，２０Ｂ）を備えている。ただし、電極端子２０の数は適宜変更できる。
【００２５】
電極端子２０を構成する材料としては、主成分がニッケル（Ｎｉ）、銅（Ｃｕ）、金(Ａｕ)、白金（Ｐｔ）、これらの金属を含有する合金が好ましく、特に、主成分としてＣｕを含有する合金が好適に用いられる。電極端子２０を構成するＣｕの純度は高いほど好ましく、９９．９９質量％以上であることが好ましい。なお、電極端子２０に微量の不純物が含まれていてもよい。主成分としてＣｕを含有する合金からなる電極端子２０に含まれ得る不純物としては、例えば、鉄（Ｆｅ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ケイ素（Ｓｉ）又はクロム（Ｃｒ）、バナジウム（Ｖ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）イットリウム（Ｙ）、ランタン（Ｌａ）、セシウム（Ｃｅ）等の遷移金属元素あるいは希土類元素等、塩素（Ｃｌ）、硫黄（Ｓ）、リン（Ｐ）等が挙げられる。
【００２６】
基材３０は、容量部１０を支持する機能を有している。基材３０の材料は、薄膜コンデンサ１の製造時に行われる焼成工程における焼成時の温度に耐えうる材料であればよく、特に限定されない。したがって、例えばニッケル（Ｎｉ）等の金属材料またはシリコン（Ｓｉ）等の半導体材料等が用いられる。なお、基材３０を構成する材料は特に限定されないが、ある程度の剛性を有していることが好ましく、その弾性率は５ＧＰａ以上２００ＧＰａ以下とすることができる。基材３０の厚さは、例えば５μｍ以上１００μｍ以下とすることができる。
【００２７】
配線部４０は、容量部１０が形成された領域を覆うように設けられており、誘電体カバー層４１、無機カバー層４２、第１絶縁層４３Ａ、第２絶縁層４３Ｂ、および配線層４４含んでいる。誘電体カバー層４１および無機カバー層４２を含めてカバー層４３という場合がある。
【００２８】
誘電体カバー層４１は、容量部１０の上面を覆っている。ただし、容量部１０のうち、薄膜コンデンサの周縁側、すなわち、容量部１０の外周となる領域において容量部１０が露出する露出領域Ａ（図２参照）が形成される。容量部１０が誘電体カバー層４１に覆われない露出領域Ａは、図１において破線で示す容量部１０の外縁となる領域に形成される。誘電体カバー層４１は、誘電体層１２と同じ材料からなる構成とすることができる。すなわち、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ＸＳｒＸ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ＸＣａＸ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９等に代表されるビスマス層状化合物、（Ｓｒ１−ＸＢａＸ）Ｎｂ２Ｏ６、ＰｂＮｂ２Ｏ６等に代表されるタングステンブロンズ型強誘電体材料等が誘電体カバー層４１としてとして好適に用いられる。誘電体層１２と同じ材料により誘電体カバー層４１を形成することにより、誘電体カバー層４１に接する他の層（特に誘電体層１２等）との間で応力が発生することを抑制することができることから、剥離が抑制され、その結果、静電容量の増加やリーク電流の抑制という効果が奏される。なお、誘電体カバー層４１の材料は上記に限定されず、誘電体材料に対して他の材料を混合した材料等を用いることもできる。誘電体カバー層４１の厚さは、例えば１０ｎｍ〜１０００ｎｍ程度である。なお、誘電体カバー層４１は設けられなくてもよい。
【００２９】
無機カバー層４２は、誘電体カバー層４１上または基材３０上に積層される。無機カバー層４２は、例えばシリカ（ＳｉＯ２）等の無機絶縁材料によって構成されている。ただし、無機カバー層４２は設けられなくてもよい。無機カバー層４２の厚さは、例えば、０．５μｍ以上５μｍ以下程度とすることができる。
【００３０】
第１絶縁層４３Ａは、容量部１０においてコンデンサが構成されているそれぞれの領域において、容量部１０を覆っている。第２絶縁層４３Ｂは、第１絶縁層４３Ａが形成されていない領域を覆うとともに、第１絶縁層４３Ａの周縁を部分的に覆っている。すなわち、第１絶縁層４３Ａと第２絶縁層４３Ｂとの２段構造によって容量部１０が覆われている。
【００３１】
第１絶縁層４３Ａおよび第２絶縁層４３Ｂは、絶縁性を有する材料であれば特に限定されないが、例えば、ポリイミド等の非導電性樹脂、シリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、シリコンナイトライド（ＳｉＮ）等の無機材料、あるいはこれらを混合又は積層させた絶縁材料等を用いることができる。第１絶縁層４３Ａの厚さは、例えば０．５μｍ以上１０μｍ以下であり、第２絶縁層４３Ｂの厚さは、例えば０．５μｍ以上１０μｍ以下である。なお、「第１絶縁層４３Ａの厚さ」とは、無機カバー層４２の上面と第１絶縁層４３Ａの上面との間の距離である。また、「第２絶縁層４Ｂの厚さ」とは、第１絶縁層４３Ａの上面と第２絶縁層４３Ｂの上面との間の距離である。
【００３２】
第１絶縁層４３Ａと第２絶縁層４３Ｂとの間には、第１絶縁層４３Ａの上面に沿って配線層４４が形成されている。配線層４４は、第１絶縁層４３Ａの上面に沿って上下方向に延びるとともに、その下端に内部電極層１１と接する接触部４４Ａを有している。また、配線層４４上には、電極端子２０Ａ，２０Ｂが形成されている。さらに、配線層４４は、容量部１０よりも外周側において、基材３０と接触する接触部４４Ｂを有している。すなわち、配線層４４は、容量部１０よりも外周側において、基材３０表面上および第１絶縁層４３Ａの側面に沿って設けられている。配線層４４は、導電性を有する材料であれば特に限定されず、例えば、主成分として銅（Ｃｕ）またはニッケル（Ｎｉ）含有する材料が用いられる。
【００３３】
電極端子２０Ａが形成された配線層４４の接触部４４Ａは、複数の内部電極層１１のうち最も基材３０側に位置する内部電極層１１に接している。図２では、薄膜コンデンサ１の一部のみを示しているが、電極端子２０Ａ，２０Ｂは、それぞれは、配線層４４を介して、いずれかの内部電極層１１と電気的に接続されている。
【００３４】
保護層５０は、容量部１０と基材３０との間に設けられている。保護層５０は、例えば誘電体層１２と同じ材料によって構成されるが、その他の材料（例えば、アルミナ、シリカ又はシリコンナイトライド）であってもよい。保護層５０の厚さは、誘電体層１２の厚さに比して若干大きく設けられていることが好ましく、例えば１０ｎｍ以上１０００ｎｍ以下とすることができる。
【００３５】
図２に示すように、基材３０のうち、容量部１０が積層されない領域に凹部３１が形成される。その結果、基材３０の表面において保護層５０を介して容量部１０と接触する領域（容量部１０が積層される領域）Ｒ１での基材３０の厚さをＴ１とし、保護層５０の有無に関係なく容量部１０と接触しない領域（容量部１０が積層されていない領域）Ｒ２での基材３０の厚さをＴ２としたときに、Ｔ１＞Ｔ２の関係を満たしている。容量部１０と接触する領域とは、図１において破線で示す容量部１０の内側の領域Ｒ１であり、容量部１０と接触しない領域とは、図１において破線で示す容量部１０の外側の領域Ｒ２である。領域Ｒ１における基材３０の厚さＴ１と、領域Ｒ２における基材３０の厚さＴ２が上記の関係を満たすことで、領域Ｒ１と領域Ｒ２との境界部分におけるクラックの発生等を抑制することができる。
【００３６】
なお、薄膜コンデンサ１では、領域Ｒ１と領域Ｒ２の境界部分となる容量部１０の外周となる領域において容量部１０が露出する露出領域Ａから連続する基材３０が露出領域Ａにおける容量部１０の傾斜と同じ傾斜となっている。このように、領域Ｒ１と領域Ｒ２の境界部分となる容量部１０の外周となる領域では、基材３０の一部（領域Ｒ１側の周縁部）が傾斜していてもよい。図２に示すように、容量部１０が露出する露出領域Ａと、露出領域Ａから連続する基材３０とが同一の傾斜を有して（連続して）同一平面を形成している場合、その傾斜角（基材３０の主面に対する傾斜角）は２０°〜９０°の範囲内で適宜変更することができる。なお、この傾斜角がより大きく、例えば、容量部１０のいずれの内部電極層１１と配線層４４との接触部４４Ａが形成される容量部１０の内側の開口において、容量部１０の各層により形成される側面の傾斜角よりも大きい構成であると、容量部１０の外周となる領域において容量部１０の容量の確保がしやすくなる。したがって、容量部１０の大容量化、または薄膜コンデンサ１としての小型化が可能となる。
【００３７】
また、領域Ｒ１と領域Ｒ２の境界部分となる容量部１０の外周となる領域において基材３０がその主面に対して垂直な面を有することで、基材３０の厚さがＴ１からＴ２に変化する構成としてもよい。このように、領域Ｒ１と領域Ｒ２の境界部分（厚さが変化する部分）での基材３０の形状は適宜変更することができる。少なくとも、領域Ｒ１における基材３０の厚さＴ１と、領域Ｒ２における基材３０の厚さＴ２とが、Ｔ１＞Ｔ２の関係を満たし、容量部１０が積層される領域Ｒ１での基材３０の厚さＴ１に対して外周側の領域Ｒ２での基材３０の厚さＴ２が小さく変化していればよい。
【００３８】
次に、図３〜図５を参照して薄膜コンデンサ１の製造方法について説明する。図３〜図５は、図１，２に示される薄膜コンデンサの製造方法を説明するための図である。なお、図３〜図５は製造の途中段階における薄膜コンデンサ１の一部を拡大して示している。実際には、複数の薄膜コンデンサ１を一度に形成した後、それぞれの薄膜コンデンサ１に個片化する。
【００３９】
まず、図３（Ａ）に示されるように、基材３０を準備し、基材３０に対して保護層５０を積層する。その後、保護層５０上に内部電極層１１と、誘電体層１２となる誘電体膜１２ａを交互に積層し、積層体Ｗを形成する（積層工程）。この工程により、容量部１０となる部分が形成される。内部電極層１１の形成方法としては、例えばＤＣスパッタリング等が挙げられる。また、保護層５０および誘電体膜１２ａの形成方法としては、溶液法、スパッタリング等のＰＶＤ（Physical  Vapor  Deposition）法、又はＣＶＤ（Chemical  Vapor  Deposition）法等の成膜技術を用いることができるが、スパッタリング法がより好ましい方法である。
【００４０】
次に、図３（Ｂ）に示されるように、積層体Ｗの内部電極層１１および誘電体膜１２ａを貫通する所定の開口７０ａを形成する。開口７０ａは、後述の開口７０が形成される位置での内部電極層１１および誘電体膜１２ａの除去を目的として形成される。開口７０ａの形成は、例えばドライエッチング等により行われる。開口７０ａは、薄膜コンデンサ１において配線層４４と内部電極層１１とを接触させる位置に対応して設けられる。したがって、開口７０ａでは、複数の内部電極層１１のうち、配線層４４と接触させる内部電極層が底面に露出するとともに、当該内部電極層よりも上方の内部電極層１１の端面および誘電体膜１２ａの端面によって連続した側面が形成される。図３（Ｂ）に示す開口７０ａでは、４つの内部電極層１１のうち最も基材３０側に位置する内部電極層１１が底面において露出するとともに、他の内部電極層１１および誘電体膜１２ａの端面によって連続した側面が形成される。
【００４１】
次に、図３（Ｃ）に示されるように、容量部１０および基材３０の上面を覆うように、誘電体カバー層４１となる誘電体カバー膜４１ａを形成する。誘電体カバー膜４１ａは、開口７０ａ内を含む積層体Ｗの上面をすべて覆うように形成される。誘電体カバー膜４１ａは、例えばスパッタリング等のＰＶＤ法によって形成することができる。
【００４２】
その後、積層体Ｗを焼成する（焼成工程）。この工程により、誘電体膜１２ａが焼結して誘電体層１２が形成され、容量部１０が形成される。同時に、誘電体カバー膜４１ａも焼結して誘電体カバー層４１となる。焼成時の温度は、誘電体膜１２ａが焼結（結晶化）する温度とすることが好ましく、具体的には８００〜１０００℃程度であることが好ましい。また、焼成時間は５分〜２時間程度とすることができる。焼成時の雰囲気は特に限定されず、酸化性雰囲気、還元性雰囲気、中性雰囲気のいずれでもよいが、少なくとも、内部電極層１１が酸化しない程度の酸素分圧下で焼成することが好ましい。
【００４３】
次に、図４（Ａ）に示されるように、積層体において容量部１０となる層が積層されていない領域Ｒ２において、基材３０に対して凹部３１を形成する（容量部形成工程）。凹部３１は、容量部１０となる層が積層されていない領域において形成される。すなわち、凹部３１を形成することで、容量部１０の外形が確定される。この領域は、一体的に製造されている複数の薄膜コンデンサ１を個片化する際の、隣接する薄膜コンデンサ１との境界となる部分である。したがって、個片化後の薄膜コンデンサ１においては、その外周部分になる。凹部３１の形成は、例えば、反応性エッチング（ＲＩＥ）により行われる。凹部３１の形成の際に、凹部３１に対応する位置の基材３０上に積層されていた容量部１０となる各層および誘電体カバー層４１もすべて除去される。この結果、図４（Ａ）に示されるように、凹部３１が形成されるとともに、容量部１０となる層の外周となる領域において容量部１０の端面が露出する露出領域Ａが形成される。また、露出領域Ａが形成される際に基材３０も一部除去される。その結果、露出領域Ａと基材３０とが連続する同一平面の傾斜面が形成される。また、凹部３１を形成する際に、基材３０の一部が除去される結果、領域Ｒ１における基材３０の厚さＴ１と、領域Ｒ２における基材３０の厚さＴ２とが、Ｔ１＞Ｔ２の関係となる。
【００４４】
次に、図４（Ｂ）に示されるように、無機カバー層４２を形成する。無機カバー層４２は、積層体Ｗの上面を全面的に覆うように形成される。したがって、容量部１０となる部分の上部だけでなく、凹部３１上にも無機カバー層４２が形成される。また、積層体Ｗの上面と開口７０ａの底面および側面とが無機カバー層４２によって覆われた状態となる。無機カバー層４２は、例えばスパッタリング等のＰＶＤ法によって形成することができる。
【００４５】
次に、図４（Ｃ）に示されるように、無機カバー層４２の上に第１絶縁層４３Ａを形成する。第１絶縁層４３Ａは、容量部１０を覆うように形成されるため、容量部１０の外周側では、無機カバー層４２が露出される。また、開口７０ａにおいて、配線層４４の接触部（例えば、接触部４４Ａ）が形成される領域にも第１絶縁層４３Ａは形成されない。第１絶縁層４３Ａは、例えば、未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させることによって形成される。また、第１絶縁層４３Ａは、未硬化の状態の光硬化性樹脂を塗布した後、特定の波長の光を照射して硬化させることによって形成されてもよい。また、スパッタリング等の他の方法を用いて第１絶縁層４３Ａを形成してもよい。
【００４６】
次に、図５（Ａ）に示されるように、第１絶縁層４３Ａをマスクとしたドライエッチング等により配線層４４を設けるための開口７０を形成する（容量部形成工程）。開口７０は、これまでの工程において開口７０ａが形成された位置に設けられる。この工程により、開口７０の底面において、複数の内部電極層１１のうちのいずれか（図５（Ａ）では、最下層の内部電極層１１）が底面に露出する。また、開口７０を形成することで、容量部１０の形状のうち内部の形状が確定される。なお、この工程を行う際に、容量部１０よりも外側に設けられて、且つ、第１絶縁層４３Ａが上方に積層されていない領域の無機カバー層４２も除去される。したがって、容量部１０が積層されていない領域Ｒ２であって且つ第１絶縁層４３Ａにより覆われていない領域では、基材３０の凹部３１が露出した状態となる。
【００４７】
次に、図５（Ｂ）に示されるように、第１絶縁層４３Ａの開口７０内および開口７０の周縁の第１絶縁層４３Ａ上に配線層４４を形成する。配線層４４は、例えば銅（Ｃｕ）等の導電性材料をスパッタ又は蒸着した後、エッチングによるパターニングを行うことによって形成される。この工程により、電気的に互いに独立した複数の配線層４４が形成される。このとき、開口７０周辺に形成された配線層４４には、４つの内部電極層１１のうち最も下側の内部電極層１１と電気的に接続する接触部４４Ａが形成される。また、基材３０の凹部３１周辺に形成された配線層４４には、基材３０の凹部３１と接触する接触部４４Ｂが形成される。なお、基材３０としてＮｉ金属層を、保護層５０として誘電体層を、それぞれ用いた場合に、開口７０周辺以外の部分においても配線層４４と基材３０とが電気的に接続していてもよい。上記の構成とすることで、例えば基材３０がグランド電位である場合は、副次的に配線層４４がシールド機能を発揮できる。このとき、配線層４４が第１絶縁層４３Ａの側面及び基材３０の凹部３１に接触していることで、配線層４４により水分等が容量部１０まで侵入することが防がれるため、副次的に配線層４４が耐湿機能を発揮できる。
【００４８】
次に、図５（Ｃ）に示されるように、第１絶縁層４３Ａ上および配線層４４上に第２絶縁層４３Ｂを形成する。第２絶縁層４３Ｂは、内部に配線層４４が形成された開口７０内、および、領域Ｒ２において基材３０上に形成された配線層４４の上面にも設けられる。第２絶縁層４３Ｂは、第１絶縁層４３Ａと同様に、例えば未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させる等の方法によって形成される。第２絶縁層４３Ｂを形成する際に、電極端子を取り付けるための開口を設ける。この開口内では、配線層４４が露出した状態となる。その後、開口内に露出した配線層４４上に、薄膜コンデンサ１を外部の電子部品と電気的に接続するための電極端子２０（２０Ａ，２０Ｂ）を形成する。電極端子２０Ａ，２０Ｂは、例えば、メッキ等により銅（Ｃｕ）等の導電性材料の層を形成した後、エッチング等を行うことによって形成される。最後に、ダイシング等によって個片化を行うことにより、図１に示される薄膜コンデンサ１が得られる。
【００４９】
以上のように、本実施形態に係る薄膜コンデンサ１および薄膜コンデンサ１の製造方法では、基材３０の表面において容量部１０が積層される領域Ｒ１での基材３０の厚さをＴ１とし、容量部１０が積層されていない領域Ｒ２での基材３０の厚さをＴ２としたときに、Ｔ１＞Ｔ２の関係を満たしている。このような構成とすることで、薄膜コンデンサ１の製造時のうち、特にダイシングにより個片化を行う際のクラックに由来する容量部１０の性能低下が防止される。
【００５０】
従来の薄膜コンデンサ１は、ダイシングによる個片化の際にクラックが生じることが多かった。特に、基材３０とその上方に積層される層との界面近傍でクラックが発生することが多かった。従来の薄膜コンデンサ１では、個片化による薄膜コンデンサ１の外周部となる領域、すなわち、ダイシングが行われる領域において、基材上にカバー層が積層されている場合があるが、このカバー層の近傍（例えば、基材とカバー層との界面）でクラックが発生することが多い。特に、無機絶縁材料によるカバー層が形成されている場合、このカバー層の周辺でクラックが発生する可能性が高くなる。このように、薄膜コンデンサ１の外周部でクラックが発生すると、クラックから内部に侵入した水分等が容量部１０の誘電体層１２へ侵入する可能性がある。誘電体層１２へ水分が侵入すると、容量部１０の性能低下が引き起こされる可能性がある。また、水分が侵入しない場合であっても、クラックが発生することにより、容量部１０が当初は想定していない応力変化を受けることで、性能低下が引き起こされる可能性があった。
【００５１】
これに対して、本実施形態に係る薄膜コンデンサ１では、基材３０の表面において容量部１０が積層される領域Ｒ１での基材３０の厚さをＴ１とし、容量部１０が積層されていない領域Ｒ２での基材３０の厚さをＴ２としたときに、Ｔ１＞Ｔ２の関係となっている。この結果、ダイシング時に薄膜コンデンサ１の外周側でクラックが発生したとしても、当該クラックによる影響を容量部１０が受けにくい状態が形成されている。具体的には、薄膜コンデンサ１の外周側の容量部１０が積層されていない領域Ｒ２においてクラックが発生したとしても、クラックが発生する領域Ｒ２と容量部１０が積層される領域Ｒ１との間で基材３０の厚さが変化するため、当該クラックによる応力の変化等が基材３０を介して容量部１０まで到達することを防ぐことができる。また、基材３０と他の層との界面等にクラックが発生したとしても、クラックから内部に侵入した水分等が容量部１０まで到達することが防がれる。したがって、薄膜コンデンサ１の製造時、特にダイシングにより個片化を行う際のクラックに由来する容量部１０の性能低下が防止される。
【００５２】
また、容量部１０の外周の側面、および、基材３０の表面のうち容量部１０が積層されていない領域Ｒ２の一部が連続して同一平面を形成している構成とすることで、薄膜コンデンサ１の外周側でクラックが発生した場合でも、外周側の基材３０から連続して同一平面を形成している容量部１０がその影響を選択的に受ける可能性を低減させることができる。したがって、薄膜コンデンサ１を個片化する際のクラックに由来する容量部の性能低下が防止される。
【００５３】
また、上記の同一平面を形成している容量部１０の外周の側面および基材３０の表面のうち容量部１０が積層されていない領域Ｒ２の一部の表面上に無機カバー層４２を形成している。このような構成とすることで、無機カバー層４２の端部（基材３０と接している端部）と、容量部１０の端部における無機カバー層４２と容量部１０との境界部分とが離間した状態でカバー層４３を設けることができる。すなわち無機カバー層４２の端部から容量部１０の端部までの経路を長く取ることができる。したがって、クラックが発生した場合に、無機カバー層４２を伝って水分等が容量部に到達することを防ぐことができるため、薄膜コンデンサ１を個片化する際のクラックに由来する容量部の性能低下が防止される。
【００５４】
なお、無機カバー層４２を形成する場合、無機カバー層４２の端部は、基材３０の端部（薄膜コンデンサ１の端部）よりも内側であることが好ましい。このような態様とすることで、容量部１０よりも外周側でクラックが発生した場合に、無機カバー層４２と基材３０との界面に水分等が入り込むことを防ぐことができ、この界面を介して水分等が容量部１０へ到達することを防ぐことができる。
【００５５】
また、容量部１０上を絶縁層としての第１絶縁層４３Ａが覆うとともに、容量部１０が積層されていない基材３０の表面上および第１絶縁層４３Ａの側面に沿って配線層４４が形成されることで、クラックが発生したとしても、クラックが発生すると想定される基材３０の外周側に配線層４４が設けられていることで、水分等が容量部１０に到達することを防ぐことができる。したがって、薄膜コンデンサ１を個片化する際のクラックに由来する容量部の性能低下が防止される。
【００５６】
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更を行うことができる。例えば、上記の実施形態では、容量部１０が４つの内部電極層１１および３つの誘電体層１２を有する場合について説明したが、容量部１０が有する内部電極層１１および誘電体層１２の層数は特に限定されず、任意に変更可能である。例えば、容量部１０は２つの内部電極層１１および１つの誘電体層１２（１つのコンデンサ構造）のみを有していてもよいし、更に多くの内部電極層１１および誘電体層１２を有していてもよい。第１絶縁層４３Ａよりも上方の配線部４０の形状は適宜変更することができる。
【００５７】
また、上記の実施形態では、基材３０と容量部１０との間に保護層５０が設けられている場合について説明したが、保護層５０は設けられていなくてもよい。
【００５８】
また、上記実施形態では、容量部１０に露出領域Ａが設けられ、露出領域Ａでは誘電体カバー層４１が設けられていない場合について説明したが、カバー層４３（誘電体カバー層４１、無機カバー層４２）の配置およびその形状は適宜変更することができる。ただし、容量部１０の露出領域Ａを覆うカバー層４３の外面が無機カバー層４２である場合に、無機カバー層４２と基材３０との界面に水分等が入り込むことを防ぐことができ、この界面を介して水分等が容量部１０へ到達することを防ぐことができる。したがって、露出領域Ａの表面に誘電体カバー層４１のみが形成されている場合には、当該位置にカバー層を設けることによる容量部の性能低下の効果は十分に得られない可能性がある。
【００５９】
また、上記実施形態では、配線層４４が容量部１０よりも外周側において、基材３０表面上および第１絶縁層４３Ａの側面に沿って設けられている場合について説明したが、この部分には配線層４４が設けられていなくてもよい。ただし、配線層４４を設けることで、クラックが発生した場合に、水分等が基材３０とカバー層４３との界面を辿って容量部１０に到達する可能性をより低減させることができる。
【符号の説明】
【００６０】
１…薄膜コンデンサ、１０…容量部、１１…内部電極層、１２…誘電体層、１２ａ…誘電体膜、２０，２０Ａ，２０Ｂ…電極端子、３０…基材、４０…配線部、４１…誘電体カバー層、４２…無機カバー層、４３Ａ…第１絶縁層、４３Ｂ…第２絶縁層、４４…配線層、Ｗ…積層体。
【図１】
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【図２】
2019165069.tif 000004
【図３】
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【図４】
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【図５】
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