(57)【要約】【課題】製造歩留りを低下させることなく、電極層の積層数を増やすことが可能な記憶装置を提供する。【解決手段】記憶装置は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層から見て、前記第１方向に積層された複数の第２電極層と、前記複数の第１電極層および前記複数の第２電極層を貫き、前記第１方向に延びる第１柱状体と、前記複数の第１電極層を貫いて前記第１方向に延びる第２柱状体と、前記第２柱状体の端に接続され、前記複数の第２電極層の少なくとも１つを貫いて前記第１方向に延びる第３柱状体と、を備える。前記第１柱状体は、前記第１方向に延びる第１半導体層を含み、前記第３柱状体は、前記第２柱状体の材料とは異なる材料を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１電極層と、
前記複数の第１電極層から見て前記第１方向に設けられ、前記第１方向に積層された複数の第２電極層と、
前記複数の第１電極層および前記複数の第２電極層を貫き、前記第１方向に延びる第１柱状体と、
前記複数の第１電極層を貫いて前記第１方向に延びる第２柱状体と、
前記第２柱状体の端に接続され、前記複数の第２電極層の少なくとも１つを貫いて前記第１方向に延びる第３柱状体と、
を備え、
前記第１柱状体は、前記第１方向に延びる第１半導体層を含み、
前記第３柱状体は、前記第２柱状体の材料とは異なる材料を含む記憶装置。
【請求項２】
前記第１半導体層の一端に電気的に接続された導電層と、
前記第１半導体層の他端に電気的に接続された第１配線と、
をさらに備え、
前記複数の第１電極層および前記複数の第２電極層は、前記導電層と前記配線との間に位置し、
前記複数の第１電極層は、前記導電層と前記複数の第２電極層との間に位置する請求項１記載の記憶装置。
【請求項３】
前記第３柱状体は、前記第１方向に延びる第２半導体層を含み、
前記第２柱状体は、半導体層を含まない請求項２記載の記憶装置。
【請求項４】
前記第２半導体層は、前記導電層から電気的に絶縁された請求項３記載の記憶装置。
【請求項５】
前記第２柱状体は、絶縁性の金属酸化物を含む請求項１〜４のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型不揮発性記憶装置は、ソース層上に積層された複数の電極層と、それらを積層方向に貫くメモリホールの内部に設けられた半導体層と、を備える。メモリセルは、電極層の積層方向に延びる半導体層と電極層とが交差する部分にそれぞれ配置される。このような記憶装置の記憶容量を大きくするために、電極層の積層数を増やすと、メモリホールの形成が難しくなる。また、各電極層と、それにつながる配線とを接続するコンタクトプラグの形成も難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１１／００７３８６６号明細書
【特許文献２】米国特許出願公開２０１７／０２７８８６０号明細書
【特許文献３】米国特許第９，９１７，１０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、製造歩留りを低下させることなく、電極層の積層数を増やすことが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層から見て前記第１方向に設けられ、前記第１方向に積層された複数の第２電極層と、前記複数の第１電極層および前記複数の第２電極層を貫き、前記第１方向に延びる第１柱状体と、前記複数の第１電極層を貫いて前記第１方向に延びる第２柱状体と、前記第２柱状体の端に接続され、前記複数の第２電極層の少なくとも１つを貫いて前記第１方向に延びる第３柱状体と、を備える。前記第１柱状体は、前記第１方向に延びる第１半導体層を含み、前記第３柱状体は、前記第２柱状体の材料とは異なる材料を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】実施形態に係る記憶装置を模式的に示す断面図である。
【図３】実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式図である。
【図５】図４に続く製造過程を示す模式図である。
【図６】図５に続く製造過程を示す模式図である。
【図７】図６に続く製造過程を示す模式図である。
【図８】図７に続く製造過程を示す模式図である。
【図９】図８に続く製造過程を示す模式図である。
【図１０】図９に続く製造過程を示す模式図である。
【図１１】図１０に続く製造過程を示す模式図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルを含むメモリセルアレイＭＣＡを備える。なお、図１では、便宜上、各構成要素間を電気的に絶縁する絶縁膜を省略している。
【００１０】
図１に示すように、メモリセルアレイＭＣＡは、ソース層１０の上方に積層された複数の電極層を含む。複数の電極層は、例えば、選択ゲートＳＧＳ、複数のワード線ＷＬ１、複数のワード線ＷＬ２および選択ゲートＳＧＤを含む。以下の説明では、各電極層を個別に説明する場合と、電極層として総称した説明をする場合がある。他の構成要素についても同様に説明する。また、図１に示すワード線ＷＬ１およびＷＬ２の積層数は、実際の記憶装置における積層数よりも少なく表示されている。
【００１１】
複数の電極層は、それぞれＸ方向に延在する。また、図示しない別の電極層がＹ方向に並べて配置される。Ｙ方向に配置された電極層の間には、電極層の外縁を画するようにスリットＳＴが設けられる。
【００１２】
メモリセルアレイＭＣＡは、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を含む。メモリセル領域ＭＣＲは、複数の柱状体ＣＬを含む。柱状体ＣＬは、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤを貫いてＺ方向に延びる。柱状体ＣＬは、第１柱状部ＣＬａと、第２柱状部ＣＬｂと、接続部ＪＰと、を含む。第１柱状部ＣＬａは、ワード線ＷＬ１を貫いてＺ方向に延び、第２柱状部ＣＬｂは、ワード線ＷＬ２を貫いてＺ方向に延びる。
【００１３】
接続部ＪＰは、第１柱状部ＣＬａと第２柱状部ＣＬｂとの間に設けられる。接続部ＪＰは、第１柱状部ＣＬａおよび第２柱状部ＣＬｂよりも横方向（Ｘ方向およびＹ方向）に拡大されたサイズを有する。すなわち、第１柱状部ＣＬａおよび第２柱状部ＣＬｂが接続部ＪＰにつながる部分において、接続部ＪＰのＸ方向／Ｙ方向の幅は、第１柱状部ＣＬａのＸ方向／Ｙ方向の幅および第２柱状部ＣＬｂのＸ方向／Ｙ方向の幅よりも広く設けられる。
【００１４】
メモリセル領域ＭＣＲは、半導体層１５をさらに含む。半導体層１５は、ソース層１０と柱状体ＣＬとの間に設けられる。半導体層１５は、選択ゲートＳＧＳをＺ方向に貫くように設けられる。柱状体ＣＬは、図示しない半導体層２０（図２（ａ）参照）を含み、半導体層２０の下端は、半導体層１５を介してソース層１０に電気的に接続される。また、半導体層２０は、その上端に接続された接続プラグＣＶを介してビット線ＢＬに電気的に接続される。
【００１５】
引き出し領域ＨＵＲは、Ｘ方向に延びる電極層の端に設けられる。引き出し領域ＨＵＲにおいて、各電極層の端は、階段状に設けられる。引き出し領域ＨＵＲは、一端同士が接続された複数の柱状支持体ＳＣＬ１および複数の柱状支持体ＳＣＬ２を含む。メモリセル領域ＭＣＲに含まれる柱状体ＣＬにおいて、第１柱状部ＣＬａおよび第２柱状部ＣＬｂの間には接続部ＪＰが設けられているのとは異なり、引き出し領域ＨＵＲに含まれる柱状支持体ＳＣＬでは、下層側の柱状支持体ＳＣＬ１と上層側の柱状支持体ＳＣＬ２とが直接接続されている。
柱状支持体ＳＣＬ１は、少なくとも１つのワード線ＷＬ１をＺ方向に貫くように設けられる。柱状支持体ＳＣＬ２は、柱状支持体ＳＣＬ１の上に設けられ、その一部は、ワード線ＷＬ２および選択ゲートＳＧＤをＺ方向に貫くように設けられる。また、柱状支持体ＳＣＬ２は、他の一部として、選択ゲートＳＧＤを貫かずワード線ＷＬ２の少なくとも１つを貫くもの、および、いずれの電極層も貫くことがないものも含む。ここで、ワード線ＷＬ２の少なくとも１つを貫く柱状支持体ＳＣＬ２と接続された柱状支持体ＳＣＬ１は、すべてのワード線ＷＬ１をＺ方向に貫くように設けられる。一方、すべてのワード線ＷＬ１をＺ方向に貫かず一部のワード線ＷＬ１のみを貫く柱状支持体ＳＣＬ１の上には、いずれの電極層も貫くことがなく、階段状の電極層上に形成された図示しない絶縁膜をＺ方向に貫く柱状支持体ＳＣＬ２が配置される。なお、このように一部のワード線ＷＬ１のみを貫く柱状支持体ＳＣＬ１の上では、柱状支持体ＳＣＬ２の配置が省略されても良い。
【００１６】
柱状支持体ＳＣＬ１と柱状支持体ＳＣＬ２とがつながる部分において、柱状支持体ＳＣＬ１の端面は、柱状支持体ＳＣＬ２の端面よりも広い面積を有する。例えば、柱状支持体ＳＣＬ１の上端のＸ方向／Ｙ方向の幅は、柱状支持体ＳＣＬ２の下端のＸ方向／Ｙ方向の幅よりも広い。
【００１７】
引き出し領域ＨＵＲは、半導体層１７およびコンタクトプラグＣＣをさらに含む。半導体層１７は、ソース層１０と柱状支持体ＳＣＬ１との間に設けられ、選択ゲートＳＧＳをＺ方向に貫く。コンタクトプラグＣＣは、例えば、階段状の電極層上に形成された図示しない絶縁膜中をＺ方向に延在し、各電極層の階段状の端部に接続される。コンタクトプラグＣＣは、別の接続プラグＣＶを介して上層の配線ＧＬに電気的に接続される。コンタクトプラグＣＣは、各電極層を上層の配線ＧＬに電気的に接続する。
【００１８】
図２（ａ）および（ｂ）は、実施形態に係る記憶装置１を模式的に示す部分断面図である。図２（ａ）は、柱状体ＣＬ、柱状支持体ＳＣＬ１およびＳＣＬ２の断面を示す模式図である。図２（ｂ）は、図２（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図であり、メモリセルＭＣの構造を表している。
【００１９】
図２（ａ）に示すように、柱状体ＣＬは、メモリ膜ＭＦと、半導体層２０と、絶縁性コア２５と、を含む。絶縁性コア２５は、Ｚ方向に延在するように設けられる。絶縁性コア２５は、例えば、酸化シリコンを含む。半導体層２０は、絶縁性コア２５を囲むように設けられる。半導体層２０は、その下端において半導体層１５に接続される。メモリ膜ＭＦは、柱状体ＣＬの最外殻に位置する。
【００２０】
半導体層２０がワード線ＷＬ１およびＷＬ２と交差する部分には、それぞれメモリセルＭＣが設けられる。また、半導体層１５が選択ゲートＳＧＳを貫く部分には、選択トランジスタＳＴＳが設けられる。半導体層１５と選択ゲートＳＧＳとの間には、ゲート絶縁膜１９が設けられる。さらに、半導体層２０が選択ゲートＳＧＤを貫く部分（図１参照）には、図示しない選択トランジスタＳＴＤが設けられる。
【００２１】
柱状支持体ＳＣＬ１は、例えば、Ｚ方向に延在する絶縁体である。柱状支持体ＳＣＬ１は、例えば、絶縁性の金属酸化物もしくは酸化シリコンを含む。一方、柱状支持体ＳＣＬ２は、メモリ膜ＭＦと、半導体層２０と、絶縁性コア２５と、を含む。
【００２２】
図２（ｂ）に示すように、半導体層２０は、絶縁性コア２５を囲むように設けられる。半導体層２０は、例えば、ポリシリコン層である。メモリ膜ＭＦは、半導体層２０とワード線ＷＬ１（またはＷＬ２）との間において、半導体層２０を囲むように設けられる。
【００２３】
メモリ膜ＭＦは、例えば、トンネル絶縁膜３３と、電荷保持膜３５と、ブロック絶縁膜３７と、を含む。トンネル絶縁膜３３、電荷保持膜３５およびブロック絶縁膜３７は、半導体層２０からワード線ＷＬ１に向かう方向に順に積層された構造を有する。
【００２４】
トンネル絶縁膜３３およびブロック絶縁膜３７は、例えば、シリコン酸化膜である。電荷保持膜３５は、例えば、シリコン窒化膜である。メモリ膜ＭＦは、ブロック絶縁膜３７とワード線ＷＬ１との間に、酸化アルミニウム膜などの高誘電率膜を含むことができる。すなわち、ブロック絶縁膜３７は、シリコン酸化膜と高誘電率膜とを積層した構造であっても良い。
【００２５】
次に、図３〜図１１を参照して、記憶装置１の製造方法を説明する。図３（ａ）〜図１１（ｂ）は、実施形態に係る記憶装置の製造過程を順に示す模式断面図である。
【００２６】
図３（ａ）に示すように、ソース層１０の上に絶縁膜４３を介して犠牲膜４０と絶縁膜４５を交互に積層する。最上層の犠牲膜４０の上には、絶縁膜４７が設けられる。ソース層１０は、例えば、シリコン基板の表層に設けられるＰ形ウェルもしくはシリコン基板上に絶縁膜を介して設けられるポリシリコン層である。犠牲膜４０は、例えば、シリコン窒化膜であり、絶縁膜４３、４５および４７は、例えば、シリコン酸化膜である。
【００２７】
続いて、犠牲膜４０および絶縁膜４５の端を階段状に加工した後、犠牲膜４０および絶縁膜４５の端部を覆うように絶縁膜５１を形成する。絶縁膜５１は、例えば、シリコン酸化膜であり、メモリセルアレイＭＣＡとなる領域を囲むように形成される。また、絶縁膜５１は、その上面が絶縁膜４７の上面と略同一のレベルに位置するように形成される。
【００２８】
図３（ｂ）に示すように、メモリセル領域ＭＣＲとなる領域にメモリホールＭＨ１を形成し、引き出し領域ＨＵＲとなる領域にホールＨＲ１を形成する。メモリホールＭＨ１は、絶縁膜４７の上面からソース層１０に至る深さを有し、ホールＨＲ１は、絶縁膜５１の上面からソース層１０に至る深さを有する。メモリホールＭＨ１は、その開口面積がホールＨＲ１の開口面積よりも狭くなるように形成される。
【００２９】
図４（ａ）に示すように、メモリホールＭＨ１およびホールＨＲ１のそれぞれの底面上に半導体層１５および１７をそれぞれ形成する。半導体層１５および１７は、例えば、シリコン層であり、メモリホールＭＨ１およびホールＨＲ１の底面に露出されたソース層１０の上にエピタキシャル成長される。半導体層１５および１７は、それぞれの上面が、最下層の犠牲膜４０と、その直上に位置する犠牲膜４０と、の間のレベルに位置するように形成される。
【００３０】
図４（ｂ）に示すように、半導体層１５および半導体層１７の上に絶縁膜４９を形成する。絶縁膜４９は、例えば、半導体層１５および１７を熱酸化することにより形成される。
【００３１】
図５（ａ）に示すように、メモリホールＭＨ１の内部を埋め込み、ホールＨＲ１の内面を覆うように、犠牲膜５０を形成する。犠牲膜５０は、例えば、アモルファスシリコン膜である。犠牲膜５０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて、メモリホールＭＨ１の内部を埋め込み、ホールＨＲ１の内部にスペースを残す厚さを有するように形成される。
【００３２】
図５（ｂ）に示すように、メモリホールＭＨ１を埋め込んだ部分を残し、ホールＨＲ１の内面を覆う部分が除去されるように、犠牲膜５０を選択的に除去する。犠牲膜５０は、例えば、等方性のエッチング条件下で除去される。
【００３３】
図６（ａ）に示すように、ホールＨＲ１の内部を埋め込むように、絶縁膜５３を形成する。絶縁膜５３は、例えば、酸化ハフニウム、酸化アルミニウムなどの金属酸化膜もしくはシリコン酸化膜である。
【００３４】
図６（ｂ）に示すように、絶縁膜４７の上面よりも上のレベルに形成された部分を除去するように絶縁膜５３をエッチバックし、犠牲膜５０の上面を露出させる。絶縁膜５３は、例えば、等方性のドライエッチングを用いてエッチバックされる。これにより、ホールＨＲ１の内部に柱状支持体ＳＣＬ１が形成される。
【００３５】
図７（ａ）に示すように、犠牲膜５０の一部を選択的にエッチバックし、メモリホールＭＨ１の上部にスペースＳＰ１を形成する。犠牲膜５０は、絶縁膜４７、５１および柱状支持体ＳＣＬ１が耐性を有するエッチング条件を用いて選択的に除去される。
【００３６】
図７（ｂ）に示すように、絶縁膜４７を部分的に除去することによりスペースＳＰ１を横方向（Ｘ方向およびＹ方向）に拡張する。絶縁膜４７は、例えば、等方性エッチングにより除去される。
【００３７】
図８（ａ）に示すように、スペースＳＰ１を埋め込むように、犠牲膜５５を形成する。犠牲膜５５は、例えば、アモルファスシリコン膜である。
【００３８】
図８（ｂ）に示すように、犠牲膜５５の絶縁膜４５および５１の上面よりも上のレベルに形成された部分を除去する。犠牲膜５５は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて除去される。これにより、犠牲膜５５のスペースＳＰ１を埋め込んだ部分が残され、柱状支持体ＳＣＬ１の上面が露出される。
【００３９】
図９（ａ）に示すように、犠牲膜５５および柱状支持体ＳＣＬ１の上に犠牲膜６０と絶縁膜６５とを交互に積層する。犠牲膜６０は、例えば、シリコン窒化膜であり、絶縁膜６５は、例えば、シリコン酸化膜である。
【００４０】
図９（ｂ）に示すように、犠牲膜６０および絶縁膜６５の端部を階段状に形成した後、犠牲膜６０および絶縁膜６５の端部を覆うように絶縁膜６７を形成する。絶縁膜６７は、例えば、シリコン酸化膜である。
【００４１】
図１０（ａ）に示すように、メモリホールＭＨ２およびホールＨＲ２を形成する。メモリホールＭＨ２は、メモリセル領域ＭＣＲとなる領域において、犠牲膜５５に連通するように形成される。また、ホールＨＲ２は、引き出し領域ＨＵＲとなる領域において、柱状支持体ＳＣＬ１に連通するように形成される。
【００４２】
メモリホールＭＨ２は、最上層の絶縁膜６５の上面（図９（ｂ）参照）から犠牲膜５５に至る深さを有する。また、メモリホールＭＨ２は、犠牲膜５５の上面よりも狭い底面を有するように形成される。これにより、メモリホールＭＨ２のメモリホールＭＨ１に対する位置合わせのトレランスを確保できる。
【００４３】
ホールＨＲ２は、最上層の絶縁膜６５の上面（図９（ｂ）参照）から柱状支持体ＳＣＬ１に至る深さを有する。ホールＨＲ２は、柱状支持体ＳＣＬ１の上面の面積よりも狭い底面を有するように形成される。
【００４４】
図１０（ｂ）に示すように、メモリホールＭＨ１の内部を埋め込んだ犠牲膜５０および５５を選択的に除去する。犠牲膜５０および５５は、例えば、シリコン酸化膜およびシリコン窒化膜が耐性を有するエッチング条件を用いて選択的に除去される。これにより、メモリホールＭＨ１とメモリホールＭＨ２とつないだ一体のメモリホールＭＨを形成することができる。
【００４５】
図１１（ａ）に示すように、メモリホールＭＨおよびホールＨＲ２のそれぞれの内部にメモリ膜ＭＦ、半導体層２０および絶縁性コア２５を形成する。半導体層２０は、メモリホールＭＨの底面において半導体層１５に接するように形成される。また、ホールＨＲ２の底面において、半導体層２０は、柱状支持体ＳＣＬ１に接するように形成される。
【００４６】
図１１（ｂ）に示すように、犠牲膜４０および犠牲膜６０を金属層に置き換えることにより、選択ゲートＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２および選択ゲートＳＧＤを形成する。
【００４７】
例えば、図示しないスリットＳＴ（図１参照）を介してエッチング液を供給し、犠牲膜４０および６０を選択的に除去する。これにより、絶縁膜４５の間、および、絶縁膜６５の間にスペースを形成する。柱状体ＣＬおよび柱状支持体ＳＣＬは、絶縁膜４５および絶縁膜６５を支持することにより、このスペースを保持する。
【００４８】
さらに、最下層の犠牲膜４０を除去した後のスペースにおいて、半導体層１５および１７の側面を熱酸化することによりゲート絶縁膜１９を形成する。その後、犠牲膜４０および犠牲膜６０を除去した後のスペースに、ＣＶＤを用いて金属層を堆積させる。これにより、犠牲膜４０および犠牲膜６０を電極層に置き換えることができる。さらに、引き出し領域ＨＵＲにおいて、各電極層の端部に連通するコンタクトホールＣＨを形成し、その内部にコンタクトプラグＣＣを形成する。
【００４９】
本実施形態では、図３（ｂ）および図１０（ａ）に示すように、メモリホールＭＨ１およびメモリホールＭＨ２を別の工程で形成し、その後、犠牲膜５０および５５を選択的に除去することにより、メモリホールＭＨ１およびメモリホールＭＨ２を一体化したアスペクト比の大きいメモリホールＭＨを実現することができる。しかしながら、メモリホールＭＨ１およびメモリホールＭＨ１と同じ工程で形成されるホールＨＲ１において、これらの底面に形成された絶縁膜４９に欠損があると、犠牲膜５０を選択的に除去する際に半導体層１５がエッチングされ空洞が生じる場合がある。その結果、犠牲膜４０を金属層に置き換えて選択ゲートＳＧＳを形成する際に、空洞内にも金属層が堆積され、半導体層１５および１７と選択ゲートＳＧＳを短絡させることがある。
【００５０】
このような不具合は、開口径が大きいホールＨＲ１でより顕著に生じ、製造歩留りを低下させる要因となっていた。これに対し、記憶装置１では、ホールＨＲ１の内部に、犠牲膜５０に代えて柱状支持体ＳＣＬ１を形成する。これにより、半導体層１７のエッチングを回避することができる（図１０（ｂ）参照）。
【００５１】
また、柱状支持体ＳＣＬ１は、半導体層２０等の導電体を含まない構成となっている。このため、犠牲膜４０を置き換えた各電極層に連通するコンタクトホールＣＨ（図１１（ｂ）参照）と、柱状支持体ＳＣＬ１と、の間の干渉が生じても、導電体とコンタクトプラグＣＣとの間の短絡が生じない構造となっている。
【００５２】
柱状支持体ＳＣＬ１は、例えば、犠牲膜４０および犠牲膜６０を選択的に除去する際のエッチング条件に耐性を有する材料を用いる。さらに、コンタクトホールＣＨを形成する際のエッチング条件、すなわち、絶縁膜５１（図３（ａ）参照）および絶縁膜６７（図９（ｂ）参照）のエッチング条件に耐性を有する材料であることが望ましい。例えば、酸化ハフニウムもしくは酸化アルミニウムを、柱状支持体ＳＣＬ１に用いることにより、電極層を突き抜けることなくコンタクトホールＣＨを形成できるようになり、コンタクトプラグＣＣを介した電極層間の短絡を回避できる。
【００５３】
さらに、柱状支持体ＳＣＬ１と柱状支持体ＳＣＬ２とは直接接続され、その間に、接続部ＪＰに該当する部分は設けられない。すなわち、柱状支持体ＳＣＬは、横方向に拡張された部分を有さず、コンタクトプラグＣＣと柱状支持体ＳＣＬとの間の位置合わせのトレランスを大きくすることができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１…記憶装置、  １０…ソース層、  １５、１７、２０…半導体層、  １９…ゲート絶縁膜、  ２５…絶縁性コア、  ３３…トンネル絶縁膜、  ３５…電荷保持膜、  ３７…ブロック絶縁膜、  ４０、５０、５５、６０…犠牲膜、  ４３、４５、４７、４９、５１、５３、６５、６７…絶縁膜、  ＭＣＡ…メモリセルアレイ、  ＭＣＲ…メモリセル領域、  ＨＵＲ…引き出し領域、  ＭＣ…メモリセル、  ＭＦ…メモリ膜、  ＭＨ、ＭＨ１、ＭＨ２…メモリホール、  ＨＲ１、ＨＲ２…ホール、  ＣＬ…柱状体、  ＣＬａ…第１柱状部、  ＣＬｂ…第２柱状部、  ＪＰ…接続部、  ＳＣＬ１、ＳＣＬ２…柱状支持体、  ＷＬ１、ＷＬ２…ワード線、  ＳＧＤ、ＳＧＳ…選択ゲート、  ＳＴＤ、ＳＴＳ…選択トランジスタ、  ＢＬ…ビット線、  ＣＣ…コンタクトプラグ、  ＣＨ…コンタクトホール、  ＣＶ…接続プラグ、  ＧＬ…配線、  ＳＰ１…スペース、  ＳＴ…スリット
【図１】
2019165176.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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