(57)【要約】      （修正有）【課題】消費電力を抑制しつつ回路規模が大きくなるのを抑制する容量性負荷駆動回路を提供する。【解決手段】容量性負荷２００の立ち上げ（充電）時は、回生キャパシタ２２４の電位が容量性負荷電位よりも高い間は、よりオン状態にある第２スイッチング素子２１２Ｂに接続された回生キャパシタから主に充電され、その後は、次にオン状態にある第１スイッチング素子２１２Ａに接続された第２電源２２２からのエネルギーで充電する。容量性負荷の立ち下げ（放電）時は、容量性負荷電位が回生キャパシタ電位よりも高い場合は、よりオン状態にある第４スイッチング素子２１２Ｄに接続された回生キャパシタへ主に放電し（この結果、回生キャパシタが充電され）、その後は次にオン状態にある第３スイッチング素子２１２Ｃに接続されたグランド２２６へ放電する。【選択図】図２
2019165432.tif 000002
【特許請求の範囲】
【請求項１】
電源から容量性負荷への第１充電経路に設けられた第１スイッチング素子と、
キャパシタから前記容量性負荷への第２充電経路に設けられた第２スイッチング素子と、
前記容量性負荷からグランドへの第１放電経路に設けられた第３スイッチング素子と、  前記容量性負荷から前記キャパシタへの第２放電経路に設けられた第４スイッチング素子と、
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、及び前記第４スイッチング素子の各々への制御信号用電源経路に設けられ、電位差により、前記容量性負荷の充電時に前記第２充電経路を前記第１充電経路よりも電流を流し易くし、前記容量性負荷の放電時に前記第２放電経路を前記第１放電経路よりも電流を流し易くする電圧降下素子と、
を有する容量性負荷駆動回路。
【請求項２】
制御信号に基づいて容量性負荷に充電と放電とを繰り返す容量性負荷駆動回路において、前記容量性負荷を充電するための充電用電源から前記容量性負荷への第１充電経路、キャパシタから前記容量性負荷への第２充電経路、前記容量性負荷からグランドへの第１放電経路、及び前記容量性負荷から前記キャパシタへの第２放電経路のそれぞれにスイッチング素子が介挿され、
前記容量性負荷の充電時に、前記第２充電経路による充電を前記第１充電経路による充電よりも優先し、かつ、前記容量性負荷の放電時に、前記第２放電経路による放電を前記第１放電経路による放電よりも優先する、電圧降下素子が介挿された容量性負荷駆動回路。
【請求項３】
制御信号に基づいて容量性負荷に充電と放電とを繰り返す容量性負荷駆動回路において、
前記容量性負荷を充電するための充電用電源から前記容量性負荷へ電流が流れる第１充電経路に介挿された第１スイッチング素子と、
第１逆流防止用ダイオードによって整流され、キャパシタから前記容量性負荷へ電流が流れる第２充電経路に介挿された第２スイッチング素子と、
前記容量性負荷からグランドへ電流が流れる第１放電経路に介挿された第３スイッチング素子と、
第２逆流防止用ダイオードによって整流され、前記容量性負荷から前記キャパシタへ電流が流れる第２放電経路に介挿された第４スイッチング素子と、
入力信号に基づくオン状態指示用の制御端子への電圧入力経路における、前記第１スイッチング素子と前記第２スイッチング素子との間に設けられた第１電圧降下素子と、
入力信号に基づくオン状態指示用の制御端子への電圧入力経路における、前記第３スイッチング素子と前記第４スイッチング素子との間に設けられた第２電圧降下素子と、を備え、
第１スイッチング素子の制御端子が第１電圧降下素子の電位の低い側、
第２スイッチング素子の制御端子が第１電圧降下素子の電位の高い側、
第３スイッチング素子の制御端子が第２電圧降下素子の電位の低い側、
第４スイッチング素子の制御端子が第２電圧降下素子の電位の高い側、
にそれぞれ接続された容量性負荷駆動回路。
【請求項４】
第３電圧降下素子をさらに有し、
第１スイッチング素子の制御端子が第３電圧降下素子の電位の高い側、
第３スイッチング素子の制御端子が第３電圧降下素子の電位の低い側、
に接続されている請求項３記載の容量性負荷駆動回路。
【請求項５】
前記容量性負荷駆動回路に制御信号を生成して印加する差動増幅器を有し、前記容量性負荷を駆動する電圧を前記差動増幅器に負帰還させる信号線を有する請求項１〜請求項４の何れか１項記載の容量性負荷駆動回路。
【請求項６】
入力電圧に応じて容量負荷を充電する容量負荷の駆動回路であって、
容量負荷充電時には充電電流の一部を供給し、容量負荷放電時には放電先となる複数の回生コンデンサと、
前記複数の回生コンデンサのそれぞれに接続された充電時逆流阻止ダイオードを経由して入力電圧で制御される充電経路と、
前記複数の回生コンデンサのそれぞれに接続された放電時逆流阻止ダイオードを経由して入力電圧で制御される放電経路と、を含み、
充電時に優先される前記回生コンデンサの優先順位が充電経路に設定され、放電時に優先される前記回生コンデンサの優先順位が充電時の優先順位と逆になるよう放電経路に設定され、
充電時にはダイオードが順方向になった充電経路のうち前記優先順位が高い充電経路を介して前記回生コンデンサから負荷容量への充電が行われ、放電時にはダイオードが順方向になった放電経路のうち前記優先順位が高い経路を介して負荷容量から前記回生コンデンサへの放電が行われる
容量性負荷駆動回路。
【請求項７】
前記充電経路はエミッターまたはソースが共通に接続された第１の複数のトランジスタで構成され、
前記放電経路はエミッターまたはソースが共通に接続された第２の複数のトランジスタで構成され、
前記第１の複数のトランジスタの制御端子に接続された、前記充電経路の優先順位の順に制御電流または制御電位が対応するよう入力電圧に対して所定電位差をそれぞれ持たせた第１のバイアス回路と、
前記第２の複数のトランジスタの制御端子に接続された、前記放電経路の優先順位の順に制御電位が対応するよう入力電圧に対して所定電流差または所定電位差をそれぞれ持たせた第２のバイアス回路と、をさらに含む
請求項６に記載の容量性負荷駆動回路。
【請求項８】
前記充電経路と前記放電経路の優先順位が、前記充電経路と前記放電経路を構成し、それぞれの経路でエミッター電極またはソース電極が共通にされたバイポーラトランジスタまたはＭＯＳトランジスタのベース電流差またはゲート電極間の電位差により付与されている
請求項７に記載の容量性負荷駆動回路。
【請求項９】
前記充電経路を選択するエミッターとコレクターまたはソースとドレインとが直列に接続された第３の複数のトランジスタで構成された充電経路選択回路と、
前記放電経路を選択するエミッターとコレクターまたはソースとドレインとが直列に接続された第４の複数のトランジスタで構成された放電経路選択回路と、をさらに含み、
前記第３の複数のトランジスタのベースまたはゲート制御端子の制御電流または制御電圧は同じノードから供給され、前記優先順位に従ってトランジスタが導通し、
前記第４の複数のトランジスタの制御端子の制御電流または制御電圧は同じノードから供給され、オンする順番にトランジスタが導通する
請求項６に記載の容量性負荷駆動回路。
【請求項１０】
前記充電経路と前記放電経路の優先順位が、前記充電経路と前記放電経路を構成し、それぞれの経路でゲート電極が共通にされたバイポーラトランジスタまたはＭＯＳトランジスタのベース電流の電流差またはゲートソース電圧同士の電位差により付与されている
請求項９に記載の容量性負荷駆動回路。
【請求項１１】
前記回生コンデンサの各々の容量値は前記容量負荷の最大容量値の１０倍以上、５０倍以下である
請求項６〜請求項１０の何れか１項に記載の容量性負荷駆動回路。
【請求項１２】
画像情報に応じて、請求項１〜請求項１１の何れか１項に記載の容量性負荷駆動回路により容量性負荷を駆動して、液滴を記録媒体に吐出する吐出手段を有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷駆動回路、画像形成装置に関する。
【背景技術】
【０００２】
特許文献１には、容量性負荷とは別に回生キャパシタを設けて、容量性負荷の放電時に回生キャパシタを充電し、容量性負荷の充電時に回生キャパシタから放電することでエネルギーを回生させて消費電力を低減することが記載されている。
【０００３】
特許文献２には、二つの容量をスイッチで切り替えることで、直列にしたり、並列にして二つの電位レベルを容量性負荷を充電し、容量性負荷の放電時、二つの容量を充電することでエネルギーを回生することが記載されている。
【０００４】
特許文献３には、デジタルデータをアナログ信号に変換するアナログ信号変換部と、アナログ信号の電流を増幅することで駆動信号を生成する電流増幅部であって、電流増幅用のトランジスタを有する電流増幅部と、電圧が異なる複数種類の電源回路と、複数種類の電源回路の中から、アナログ信号の電流増幅に用いられる電源回路を、アナログ信号の電位に基づいて選択する回路選択部と、を有する駆動信号生成装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７０５２９号公報
【特許文献２】特開２００６−２５６１８９号公報
【特許文献３】特開２００９−３４９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源電位で回生キャパシタを切り替える方式では、複数電源の電位が予め決まっているため、入力信号の波形や電圧が変化すると消費電力の低減効果が減じる。
【０００７】
本発明は、充電と放電を切り替える回路を有する容量性負荷駆動回路を用いる場合および電源電圧を複数化する場合と比較して、消費電力を抑制しつつ、回路規模が大きくなるのを抑制することが目的である。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、電源から容量性負荷への第１充電経路に設けられた第１スイッチング素子と、キャパシタから前記容量性負荷への第２充電経路に設けられた第２スイッチング素子と、前記容量性負荷からグランドへの第１放電経路に設けられた第３スイッチング素子と、前記容量性負荷から前記キャパシタへの第２放電経路に設けられた第４スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、及び前記第４スイッチング素子の各々への制御信号用電源経路に設けられ、電位差により、前記容量性負荷の充電時に前記第２充電経路を前記第１充電経路よりも電流を流し易くし、前記容量性負荷の放電時に前記第２放電経路を前記第１放電経路よりも電流を流し易くする電圧降下素子と、を有している。
【０００９】
請求項２に記載の発明は、制御信号に基づいて容量性負荷に充電と放電とを繰り返す容量性負荷駆動回路において、前記容量性負荷を充電するための充電用電源から前記容量性負荷への第１充電経路、キャパシタから前記容量性負荷への第２充電経路、前記容量性負荷からグランドへの第１放電経路、及び前記容量性負荷から前記キャパシタへの第２放電経路のそれぞれにスイッチング素子が介挿され、前記容量性負荷の充電時に、前記第２充電経路による充電を前記第１充電経路による充電よりも優先し、かつ、前記容量性負荷の放電時に、前記第２放電経路による放電を前記第１放電経路による放電よりも優先する、電圧降下素子が介挿されたことを特徴としている。
【００１０】
請求項３に記載の発明は、制御信号に基づいて容量性負荷に充電と放電とを繰り返す容量性負荷駆動回路において、前記容量性負荷を充電するための充電用電源から前記容量性負荷へ電流が流れる第１充電経路に介挿された第１スイッチング素子と、第１逆流防止用ダイオードによって整流され、キャパシタから前記容量性負荷へ電流が流れる第２充電経路に介挿された第２スイッチング素子と、前記容量性負荷からグランドへ電流が流れる第１放電経路に介挿された第３スイッチング素子と、第２逆流防止用ダイオードによって整流され、前記容量性負荷から前記キャパシタへ電流が流れる第２放電経路に介挿された第４スイッチング素子と、入力信号に基づくオン状態指示用の制御端子への電圧入力経路における、前記第１スイッチング素子と前記第２スイッチング素子との間に設けられた第１電圧降下素子と、入力信号に基づくオン状態指示用の制御端子への電圧入力経路における、前記第３スイッチング素子と前記第４スイッチング素子との間に設けられた第２電圧降下素子と、を備え、第１スイッチング素子の制御端子が第１電圧降下素子の電位の低い側、第２スイッチング素子の制御端子が第１電圧降下素子の電位の高い側、第３スイッチング素子の制御端子が第２電圧降下素子の電位の高い側、第４スイッチング素子の制御端子が第２電圧降下素子の電位の低い側、にそれぞれ接続されたことを特徴としている。
【００１１】
請求項４に記載の発明は、前記請求項３に記載の発明において、第３電圧降下素子をさらに有し、第１スイッチング素子の制御端子が第３電圧降下素子の電位の高い側、第３スイッチング素子の制御端子が第３電圧降下素子の電位の低い側、に接続されていることを特徴としている。
【００１２】
請求項５に記載の発明は、前記請求項１〜請求項４の何れか１項記載の発明において、  前記容量性負荷駆動回路に制御信号を生成して印加する差動増幅器を有し、前記容量性負荷を駆動する電圧を前記差動増幅器に負帰還させる信号線を有する。
【００１３】
請求項６に記載の発明は、入力電圧に応じて容量負荷を充電する容量負荷の駆動回路であって、容量負荷充電時には充電電流の一部を供給し、容量負荷放電時には放電先となる複数の回生コンデンサと、前記複数の回生コンデンサのそれぞれに接続された充電時逆流阻止ダイオードを経由して入力電圧で制御される充電経路と、前記複数の回生コンデンサのそれぞれに接続された放電時逆流阻止ダイオードを経由して入力電圧で制御される放電経路と、を含み、充電時に優先される前記回生コンデンサの優先順位が充電経路に設定され、放電時に優先される前記回生コンデンサの優先順位が充電時の優先順位と逆になるよう放電経路に設定され、充電時にはダイオードが順方向になった充電経路のうち前記優先順位が高い充電経路を介して前記回生コンデンサから負荷容量への充電が行われ、放電時にはダイオードが順方向になった放電経路のうち前記優先順位が高い経路を介して負荷容量から前記回生コンデンサへの放電が行われる容量性負荷駆動回路である。
【００１４】
請求項７に記載の発明は、請求項６に記載の発明において、前記充電経路はエミッターまたはソースが共通に接続された第１の複数のトランジスタで構成され、前記放電経路はエミッターまたはソースが共通に接続された第２の複数のトランジスタで構成され、前記第１の複数のトランジスタの制御端子に接続された、前記充電経路の優先順位の順に制御電流または制御電位が対応するよう入力電圧に対して所定電位差をそれぞれ持たせた第１のバイアス回路と、前記第２の複数のトランジスタの制御端子に接続された、前記放電経路の優先順位の順に制御電位が対応するよう入力電圧に対して所定電流差または所定電位差をそれぞれ持たせた第２のバイアス回路と、をさらに含むものである。
【００１５】
請求項８に記載の発明は、請求項７に記載の発明において、前記充電経路と前記放電経路の優先順位が、前記充電経路と前記放電経路を構成し、それぞれの経路でエミッター電極またはソース電極が共通にされたバイポーラトランジスタまたはＭＯＳトランジスタのベース電流差またはゲート電極間の電位差により付与されているものである。
【００１６】
請求項９に記載の発明は、請求項６に記載の発明において、前記充電経路を選択するエミッターとコレクターまたはソースとドレインとが直列に接続された第３の複数のトランジスタで構成された充電経路選択回路と、前記放電経路を選択するエミッターとコレクターまたはソースとドレインとが直列に接続された第４の複数のトランジスタで構成された放電経路選択回路と、をさらに含み、前記第３の複数のトランジスタのベースまたはゲート制御端子の制御電流または制御電圧は同じノードから供給され、前記優先順位に従ってトランジスタが導通し、前記第４の複数のトランジスタの制御端子の制御電流または制御電圧は同じノードから供給され、オンする順番にトランジスタが導通するものである。
【００１７】
請求項１０に記載の発明は、請求項９に記載の発明において、前記充電経路と前記放電経路の優先順位が、前記充電経路と前記放電経路を構成し、それぞれの経路でゲート電極が共通にされたバイポーラトランジスタまたはＭＯＳトランジスタのベース電流の電流差またはゲートソース電圧同士の電位差により付与されているものである。
【００１８】
請求項１１に記載の発明は、請求項６〜請求項１０の何れか１項に記載の発明において、前記回生コンデンサの各々の容量値は前記容量負荷の容量値の１０倍以上、５０倍以下であるものである。
【００１９】
請求項１２に記載の発明は、画像情報に応じて、請求項１〜請求項１１の何れか１項に記載の容量性負荷駆動回路により容量性負荷を駆動して、液滴を記録媒体に吐出する吐出手段を有する画像形成装置である。
【発明の効果】
【００２０】
請求項１〜請求項３、および請求項１２に記載の発明によれば、容量性負荷からの回生キャパシタに対する充放電動作において、順番にそれぞれのトランジスタをスイッチングするための回路や、予めキャパシタ電位を充電するための回路を有する場合と比べ、部品点数を削減することができる。
【００２１】
請求項４に記載の発明によれば、第３電圧降下素子が無い場合に比べ、各スイッチング素子への制御端子の信号の安定化を図ることができる。
【００２２】
請求項５に記載の発明によれば、負帰還回路が無い場合に比べて、増幅器の開放利得ばらつきの影響を軽減することができる。
【００２３】
請求項６に記載の発明によれば、充電と放電を切り替える回路を有する容量性負荷駆動回路を用いる場合および電源電圧を複数化する場合と比較して、消費電力を抑制しつつ、回路規模が大きくなるのを抑制することができる。
【００２４】
請求項７に記載の発明によれば、第３および第４の複数のトランジスタを用いる場合と比較して、よりクロスオーバー歪を低減することができる。
【００２５】
請求項８、および請求項１０に記載の発明によれば、複数のトランジスタのゲート電極の電位差を容易に付与することができる。
【００２６】
請求項９に記載の発明によれば、第１および第２の複数のトランジスタを用いる場合と比較して、より消費電力削減の効果を発揮させやすい。
【００２７】
請求項１１に記載の発明によれば、回生コンデンサの容量値を容量負荷の容量値の１０倍未満の値、または５０倍を越える値とする場合と比較して、熱の蓄積を抑制しつつに回生の効果を発揮させることができる。
【図面の簡単な説明】
【００２８】
【図１】本実施の形態に係るインクジェット記録装置の概略図である。
【図２】本実施の形態に係るインク滴を吐出するための容量性負荷を駆動する容量性負荷駆動回路図である。
【図３】本実施の形態に係る容量性負荷駆動回路での動作特性曲線を示す特性図である。
【図４】本実施の形態に係る容量比−損失（消費電力）特性曲線を示す特性図である。
【図５】変形例１に係るインク滴を吐出するための容量性負荷を駆動する容量性負荷駆動回路図である。
【図６】変形例２に係るインク滴を吐出するための容量性負荷を駆動する容量性負荷駆動回路図である。
【図７】変形例３に係るインク滴を吐出するための容量性負荷を駆動する容量性負荷駆動回路図である。
【図８】変形例３に係る容量性負荷駆動回路での動作特性曲線を示す特性図である。
【図９】変形例４に係る容量性負荷駆動回路の回路図である。
【図１０】変形例４に係る容量性負荷駆動回路の原理を説明する図である。
【図１１】変形例４に係る容量性負荷駆動回路の各部波形を示す図である。
【図１２】変形例５に係る容量性負荷駆動回路の回路図である。
【図１３】変形例５に係る容量性負荷駆動回路の各部波形を示す図である。
【発明を実施するための形態】
【００２９】
（装置概略）
【００３０】
図１は、第１の実施形態に係るインクジェット記録装置１２の主要構成部を示した概略構成図である。
【００３１】
インクジェット記録装置１２は、画像形成部２０、制御部２２、記憶部３０、給紙ロール８０、排出ロール９０、及び搬送ローラ１００を備えている。
【００３２】
また、画像形成部２０は、例えばヘッド駆動部４０、印字ヘッド５０、光源駆動部６０、液滴乾燥装置７０、及び用紙速度検出センサ１１０を含む。
【００３３】
用紙速度検出センサ１１０は、例えば用紙Ｐの画像形成面と対向する位置に配置され、用紙Ｐの用紙搬送方向における搬送速度を検出して制御部２２へ通知する。
【００３４】
制御部２２は、図示しない用紙搬送モータを駆動することで、用紙搬送モータとギヤ等の機構を介して接続された搬送ローラ１００の回転を制御する。給紙ロール８０には、記録媒体として用紙搬送方向に長尺状の用紙Ｐが巻き付けられており、搬送ローラ１００の回転に伴って用紙Ｐが用紙搬送方向に搬送される。
【００３５】
制御部２２は、例えば、記憶部３０に記憶された画像データを取得し、画像データに含まれる画像の画素毎の色情報に基づいて画像形成部２０を制御することで、用紙Ｐの画像形成面に画像データに対応した画像を形成する。
【００３６】
具体的には、制御部２２は、ヘッド駆動部４０を制御する。そして、ヘッド駆動部４０は、制御部２２から指示されたインク滴の吐出タイミングに従って、ヘッド駆動部４０に接続された印字ヘッド５０を駆動して、印字ヘッド５０からインク滴を吐出させ、搬送される用紙Ｐの一方の画像形成面上に画像データに対応した画像を形成する。
【００３７】
印字ヘッド５０は、Ｙ色、Ｍ色、Ｃ色、及びＫ色の４色それぞれに対応した４つの印字ヘッド５０Ｙ、５０Ｍ、５０Ｃ、及び５０Ｋを含み、印字ヘッド５０から対応する色の液滴であるインク滴を吐出する。
【００３８】
ここで、本実施の形態の印字ヘッド５０におけるインク滴を吐出するための駆動方法は、容量性負荷２００（図２参照）への充電及び放電によって実行される。容量性負荷２００には、ピエゾ素子が適用されている。
【００３９】
光源駆動部６０には液滴乾燥装置７０に含まれる、例えば半導体発光素子（図示省略）の発光量をオン又はオフで制御するＦＥＴ（Field Effect Transistor：電界効果トランジスタ）等のスイッチング素子が含まれ、制御部２２からの指示に基づいてスイッチング素子を駆動する。
【００４０】
制御部２２は光源駆動部６０を制御することで、液滴乾燥装置７０から用紙Ｐの画像形成面に向けてレーザ光または赤外線ランプ光を照射させ、当該光源の照射光量（投入熱量）により、用紙Ｐに形成された画像のインク滴を乾燥させて、用紙Ｐへの画像の定着を図る。また、制御部２２は、画像情報に基づき、例えば半導体発光素子の駆動電流の時間平均を制御してレーザ照射または赤外線ランプ照射のオン／オフ制御を行う。なお、駆動電流の時間平均の大小を制御して半導体発光素子、または赤外線ランプの光出力を調整する場合もある。
【００４１】
その後、用紙Ｐは、搬送ローラ１００の回転に伴って排出ロール９０まで搬送され、排出ロール９０に巻き取られる。
【００４２】
（容量性負荷駆動回路）
【００４３】
図２は、印字ヘッド５０（図１参照）において、インク滴を吐出するための容量性負荷２００を駆動する容量性負荷駆動回路２０２である。
【００４４】
図２の最左端に示す差動増幅器２０４の入力端には、画像情報に応じた入力電圧Ｖｉｎの信号線２０６と、容量性負荷２００を駆動する電圧を負帰還させる信号線２０８とが接続されており、差動増幅器２０４の出力端から出力される駆動信号に基づき、容量性負荷２００の駆動が制御される。
【００４５】
図２の容量性負荷駆動回路２０２の各部品の接続関係についての詳細な説明は省略するが、主要となる配線経路に沿った各電子部品の接続関係を説明する。
【００４６】
（制御信号経路）
【００４７】
本実施の形態では、４個のスイッチング素子２１２が組み込まれており、制御信号によってオン（閉成）又はオフ（開成）する、第１電源２１１から配線された制御信号経路２１４を備える。
【００４８】
図２では、容量性負荷２００の充電用として、２個のＮ型ＭＯＳＦＥＴが適用されている（第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂという）。また、図２では、容量性負荷の放電用として、２個のＰ型ＭＯＳＦＥＴが適用されている（第３スイッチング素子２１２Ｃ及び第４スイッチング素子２１２Ｄという）。
【００４９】
すなわち、前記差動増幅器２０４からの駆動信号に応じて、各スイッチング素子２１２のゲートに制御信号経路２１４からの電圧が制御信号として印加されるようになっている。
【００５０】
ここで、制御信号経路２１４において、第１スイッチング素子２１２Ａのゲートと、第２スイッチング素子２１２Ｂのゲートとの間には、第１電圧降下素子２１６（本実施の形態では、２個のダイオード）が介在されている。第１スイッチング素子２１２Ａのゲートは、第１電圧降下素子２１６の電位の低い側に接続され、第２スイッチング素子２１２Ｂのゲートは、第１電圧降下素子の電位の高い側に接続されている。２個のダイオードを直列に接続したのは、後述する変形例における１個のダイオードよりも電位差が大きいことを意味する。
【００５１】
第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂは、共にＮ型ＭＯＳＦＥＴでかつソースが容量性負荷に接続され共通であるため、この結果、容量性負荷２００を充電するため差動増幅器２０４出力電位が上昇している間は、電位の高い第２スイッチング素子２１２Ｂが、電位の低い第１スイッチング素子２１２Ａよりも抵抗が低くなり、キャパシタ電位が容量負荷よりも電位が高い間はダイオードＳＤ１がオンになりキャパシタから容量負荷への充電電流が主となる。そして容量負荷の電位がキャパシタ電位に近づくとダイオードＳＤ１がオフしはじめ、さらに差動増幅器の電位が上昇すると、スイッチング素子２１２Aの抵抗が低くなり、ダイオードＳＤ１がオフして容量性負荷への充電は電源２２２からのみとなる。
【００５２】
また、制御信号経路２１４において、第３スイッチング素子２１２Ｃのゲートと、第４スイッチング素子２１２Ｄのゲートとの間には、第２電圧降下素子２１８（本実施の形態では、２個のダイオード）が介在されている。第３スイッチング素子２１２Ｃのゲートは、第２電圧降下素子２１８の電位の高い側に接続され、第４スイッチング素子２１２Ｄのゲートは、第２電圧降下素子２１８の電位の低い側に接続されている。２個のダイオードを直列に接続したのは、後述する変形例における１個のダイオードよりも電位差が大きいことを意味する。
【００５３】
第３スイッチング素子２１２Ｃ及び第４スイッチング素子２１２Ｄは、共にＰ型ＭＯＳＦＥＴでかつソースが容量性負荷に接続され共通であるため、この結果、容量負荷を放電するため差動増幅器２０４出力電位が下降している間は、電位の低い第４スイッチング素子２１２Ｄが、電位の高い第３スイッチング素子２１２Ｃよりも抵抗が低くなり、キャパシタ電位が容量負荷よりも電位が低い間はダイオードＳＤ２がオンとなり、容量負荷からキャパシタへの放電電流が主となる。そして容量負荷の電位がキャパシタ電位に近づくとキャパシタとＰ型ＭＯＳＦＥＴ２１２Ｄの直列回路に入れられたダイオードＳＤ２がオフしはじめ、さらに差動増幅器２０４の電位が下降すると、スイッチング素子２１２Ｃの抵抗が低くなり、ダイオードＳＤ２がオフすると負荷容量からの放電はＧＮＤ２２８への放電のみへとなる。
【００５４】
ここで、第１スイッチング素子２１２Ａのゲートと第３スイッチング素子２１２Ｃのゲートとの間には、差動増幅器２０４の出力端の制御信号経路２１４への接続点を中心として、一対の第３電圧降下素子２２０（本実施の形態では、ツェナーダイオード）が介在されている。第３電圧降下素子２２０は、各スイッチング素子２１２のゲートへの入力電圧で、Ｎ型ＭＯＳ２１２ＡとＰ型ＭＯＳＦＥＴ２１２ＣとＮ型ＭＯＳＦＥＴ２１２ＢとＰ型ＭＯＳＦＥＴ２１２ＤがそれぞれＢ級Ｐｕｓｈ−Ｐｕｌｌ動作することで同時にオンにばらないようにして直接電源２２２からＧＮＤ２２６に電流が無駄に流れないようしている、しかしＢ級Ｐｕｓｈ−Ｐｕｌｌではトランジスタが切り替わるときにクロスオーバー歪を発生する欠点がある。そこでアンプ２０４による負帰還を行うと共に、充電から、放電または放電から充電に切り替わるときにはより短時間に切り替わるようにＢ級Ｐｕｓｈ−Ｐｕｌｌを維持しつつ、切り替わりの時間の影響をできるだけ抑えるため、両方のトランジスタがオンしない最低の電位差を与える役目を有する。
【００５５】
（第１充電経路）
【００５６】
第１スイッチング素子２１２Ａは、オン状態になると、容量性負荷２００に印加する電圧の第２電源２２２から容量性負荷２００への第１充電経路（図２の矢印Ｃ１で示す経路）を確立する。すなわち、第１充電経路Ｃ１は、容量性負荷２００は、第２電源２２２からの電圧で充電される経路である。
【００５７】
（第２充電経路）
【００５８】
第２スイッチング素子２１２Ｂは、オン状態になると、回生キャパシタ２２４から容量性負荷２００への第２充電経路（図２の矢印Ｃ２で示す経路）を確立する。すなわち、第１充電経路Ｃ２は、容量性負荷２００は、回生キャパシタ２２４から放電された電圧で充電される経路である。
【００５９】
（第１放電経路）
【００６０】
第３スイッチング素子２１２Ｃは、オン状態になると、容量性負荷２００からグランド２２６への第１放電経路（図２の矢印Ｄ１で示す経路）を確立する。すなわち、第１放電経路Ｄ１は、容量性負荷２００の電荷は、グランド２２６に放電される経路である。
【００６１】
（第２放電経路）
【００６２】
第４スイッチング素子２１２Ｄは、オン状態になると、容量性負荷から回生キャパシタ２２４への第２放電経路（図２の矢印Ｄ２で示す経路）を確立する。すなわち、第２放電経路Ｄ２は、容量性負荷２００の電荷は、回生キャパシタ２２４に充電される経路である。
【００６３】
ここで、駆動信号の立ちがりで、第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂがオンするが、第２スイッチング素子２１２Ｂが第１スイッチング素子２１２Ａよりも抵抗が低い分、回生キャパシタ２２４に蓄えられている場合は優先して、当該回生キャパシタ２２４に蓄えられた電荷によって容量性負荷２００の充電が開始され、その後、容量性負荷の電位が回生キャパシタの電位近くになるまで容量性負荷の充電が行われると第2スイッチング素子２１２Ｂと回生キャパシタ２２４との間のダイオードＳＤ１がオフしはじめ、その後アンプ２０４の出力電位がさらに上昇すると、スイッチング素子２１２Ａの制御電位が上昇してスイッチング素子２１２Ａのオン抵抗が下がり、ダイオードＳＤ１がオフすると、容量性負荷への充電は第２電源２２２からの充電のみへとなる（図３（Ｃ）の矢印Ａ参照）。
【００６４】
このとき、電源投入直後で回生キャパシタ２２４に電荷が蓄えられていない場合での容量性負荷充電時はキャパシタ電位が容量負荷よりも電位が低いのでスイッチング素子２１２Ｂのオン抵抗が下がってもキャパシタ２２４との間のダイオードＳＤ１がオンしないため、キャパシタ電位から容量性負荷への充電はなく、第２電源２２２からの電圧のみによって容量性負荷２００は充電される（図３（Ｂ）の矢印Ｂ参照）。
【００６５】
一方、逆の場合、たとえばキャパシタ電位が充電された状態で、入力信号Ｖｉｎの振幅の小さく設定され、容量性負荷の電位が充電されたあと放電が始まった場合を想定すると、入力信号Ｖｉｎの振幅が小さくされた結果、放電開始時の容量性負荷の電位がそれまでに充電されていたキャパシタンス電位よりも低いと、ダイオードＳＤ２がオンしないため、容量性負荷からキャパシタンスへの放電はなく、ＧＮＤ２２６への放電のみになる。
【００６６】
このように回生キャパシタ電位は容量性負荷の充放電で決まっていて外部から強制的に電位を制御していないため、駆動信号の振幅の設定を変えたことで容量性負荷の電圧が変化しても、その電圧に応じてキャパシタ電位が変化し、入力信号の振幅が変わっても、充放電を繰り返すと、キャパシタ電位はその平均値に近い電位で充放電電位が平衡状態となり、回生キャパシタから容量性負荷への充放電が行われる結果、入力信号の振幅が変わったり、異なる振幅のパルスが繰りかえされても、平衡状態では必ず回生による消費電力低減とトランジスタの発熱を抑制する効果を出すことができる。もしキャパシタ電位を外部から強制的に制御しようすると、キャパシタ電位を所定電位に維持するための電流が流れるため、その電流に対応する駆動能力を持つ電源を別途用意する必要がある。それに対し本実施の形態ではキャパシタ電位を所定電位にする必要がないため回生キャパシタを１個だけ接続すれば良い。回生キャパシタを複数個用いる実施の形態については後述の変形例４および変形例５で説明する。
【００６７】
一方、容量性負荷の電位がキャパシタンス電位よりも高い場合、容量性負荷放電時では入力信号Ｖｉｎが下降を始めると、第３スイッチング素子２１２Ｃ及び第４スイッチング素子２１２Ｄがオンするが、第４スイッチング素子２１２Ｄが第３スイッチング素子２１２Ｃよりも抵抗が低いため、経路Ｄ２が経路Ｄ１に優先して容量性負荷２００から回生キャパシタへの放電が主に行われ、その後、容量性負荷電位がキャパシタ電位に近づくとダイオードＳＤ２がオフしはじめ、さらに差動増幅器２０４の出力が下降するとスイッチング素子２１２Ｃのオン抵抗が低くなると、ダイオードＳＤ２がオフし、ＧＮＤ２２６への放電のみとなる。（図３（Ｂ）及び図３（Ｃ）の矢印Ｃ、Ｄ参照）。
【００６８】
以下に本実施の形態の作用を説明する。
【００６９】
図３（Ａ）の特性図の上段は、差動増幅器２０４から出力される駆動信号（入力電圧Ｖｉｎ）による容量性負荷電圧と回生キャパシタ電圧との推移を示す特性曲線である。
【００７０】
図３（Ｂ）は、図３（Ａ）の０μsec〜１０μsecまでの拡大図、図３（Ｃ）は、図３（Ａ）の２４０μsec〜２５０μsecまでの拡大図であり、容量性負荷２００へ充電する充電元、並びに、容量性負荷２００から放電する放電先を詳細に示したものである。
【００７１】
この図３（Ａ）〜図３（Ｃ）に従い、容量性負荷の充電及び放電の流れを説明する。
【００７２】
（容量性負荷の充電時「立ち上がり」）
【００７３】
図３（Ｂ）の時間軸（横軸）の０μsec〜１０μsecは、回生キャパシタ２２４に充電がなされていない、或いは予め定めた僅かな充電量以下の状態（以下、未充電状態という）を示している。
【００７４】
この状態で、入力信号Ｖｉｎが上昇を始めると、第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂのゲート電位が上昇し、第１電圧降下素子２１６の電位が高い側に接続された、第２スイッチング素子２１２Ｂの制御端子（ゲート）の電位が高いので、オン抵抗はより小さくなる。しかしこのときキャパシタ電位が容量性負荷よりも電位が低いためダイオードＳＤ１がオンせず経路Ｃ２からの充電は行われない、このため、さらに駆動信号が上昇し第１スイッチング素子の制御電圧が高くなってオン抵抗が下がり経路Ｃ１だけで電源２２２のみから容量性負荷への充電が行われる。
【００７５】
キャパシタ２２４の容量は容量性負荷２００よりも十分大きく設定するため、一度では電位が上昇しないが、この充放電を繰り返すことで、駆動信号が同一であればキャパシタ電位は容量性負荷の最大電圧の半分近くまで上昇して平衡する。図３の場合には、容量性負荷とキャパシタの容量が１２．５倍だと約３０回程度充放電を繰り返すと平衡状態に達する。キャパシタ電位がまったく充電されていない状態では、ダイオードＳＤ１がオンしないので電源２２２から容量性負荷への充電だけとなって、回生キャパシタがない場合と変わらないが、キャパシタが充電されていると、容量性負荷の電位がキャパシタ電位以下の間は電源２２２に代わってキャパシタから容量性負荷への充電が行われ、電源電流が削減でき同時にスイッチング素子２１２Ｃはキャパシタ電位と容量性負荷との電位差だけ負担するので、電源電圧２１２の容量性負荷の電位差よりも小さくトランジスタの発熱量を減らすことができる、またキャパシタから容量性負荷への充電時はスイッチング素子２１２Ｂのソースドレイン間の電位差は電源２２２と容量性負荷の電位よりも小さくできるのでスイッチング素子２１２Ｂの発熱も抑えることができる。一方放電時は容量性負荷の電圧がキャパシタ電位よりも高い間は容量性負荷からキャパシタへ放電が行われ、このときは電源２２２の電流には無関係だが、スイッチング素子２１２Ｄが容量性負荷とキャパシタの電位差を負担し、容量性負荷とＧＮＤの電位差よりも小さいのでスイッチング素子２１２Ｄの発熱を抑制することができる。
【００７６】
図３の場合には容量性負荷に対してキャパシタを１２．５倍に設定すると充放電３０回程度で平衡状態に近づくが、当然平衡状態のときが最も消費電流が減り、トランジスタの発熱も減らせるが、10回程度でも効果は大きい。この平衡する回数は負荷容量に対するキャパシタの容量を小さくすると少ない回数で平衡するが、キャパシタ容量を小さくしすぎると、充電時に蓄えられるキャパシタの電荷が少なくなり回生の効果は小さくなる。しかし、キャパシタの容量を大きくしすぎると平衡状態になるまでに時間がかかるため、回生の効果がでるまでに時間がかかり、画像に応じて間欠的な駆動になった場合、時間をかけてキャパシタに充電してもそのあと休止期間が続くと、リークでキャパシタ電位が低下して回生の効果が出にくくなる。したがって、キャパシタの容量は負荷容量に対して数１０倍程度の望ましい。
【００７７】
図３（Ｃ）の時間軸（横軸）の２４０μsec〜２５０μsecは、回生キャパシタ２２４が満充電に近い状態（以下、既充電状態という）を示している。
【００７８】
この状態で、駆動信号が上昇を始めると、第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂのゲート電位が上昇するが、第１電圧降下素子２１６の電位が高い側に接続された、第２スイッチング素子２１２Ｂの制御端子（ゲート）の電位が高いので第２スイッチング素子２１２Ｂのオン抵抗がより低くなり、さらに容量性負荷２００の電位よりもキャパシタ２２４の電位が高いのでダイオードＳＤ１がオンになり、キャパシタ２２４から容量性負荷への充電が経路Ｃ１を主に行われ、容量性負荷電位がキャパシタ電位に近くなるとダイオードＳＤ１がオフしはじめ、駆動電圧がさらに上昇しスイッチング素子２１２Ａのオン抵抗が低くなると、その後は駆動電圧が一定値となるまで経路Ｃ１による充電のみとなる。
【００７９】
すなわち、本実施の形態では、回生キャパシタ２２４が充電されていない場合の代替として、第２電源２２２とは別の補助電源を準備する必要がなく、０μsecから安定した容量性負荷２００の動作制御（インク滴の吐出制御）が可能となる。
【００８０】
（容量性負荷の放電時「立ち下がり」）
【００８１】
図３（Ｂ）の時間軸（横軸）の０μsec〜１０μsecは、回生キャパシタ２２４に充電がなされていない、或いは予め定めた僅かな充電量以下の状態（以下、未充電状態という）を示している。
【００８２】
この状態で、駆動信号が下降を始めると、Ｐ型ＭＯＳＦＥＴの第３スイッチング素子２１２Ｃ及びＰ型ＭＯＳＦＥＴの第４スイッチング素子２１２Ｄにゲート電圧が印加されるが、第２電圧降下素子２１８の電位が低い側に接続された、第４スイッチング素子２１２Ｄの制御端子（ゲート）により低い電位が印加されるためオン抵抗が低くなる、さらに容量性負荷電位がキャパシタ電位よりも高いのでダイオードＳＤ２がオンしてスイッチング素子２１２Ｄを経由して経路Ｄ２を主に放電電流が流れる。放電が継続しそして容量性負荷がキャパシタ電位近くまで放電するとダイオードＳＤ２がオフしはじめ、駆動電圧が下降を続けるとスイッチング素子２１２Ｃのゲート電位が下がってオン抵抗が下がり、その後はスイッチング素子２１２Ｃを経由した経路Ｄ１で駆動電圧が所定値になるまで放電する。
【００８３】
０μsec〜１０μsecでは、容量性負荷の放電時では回生キャパシタ２２４が未充電状態であるため、容量性負荷２００からキャパシタ２２４への放電が主となり、回生キャパシタ２２４が充電される。
【００８４】
その後、容量性負荷の電位がキャパシタ電位に近づくと、ダイオードＳＤ２がオフしはじめ、さらに駆動電圧が下降を続けると第3スイッチング素子２１２Ｃの制御端子の電位がさがることでオン抵抗がさがり、放電経路Ｄ１経由で駆動信号が一定値となるまで放電が行われる。０μsec〜１０μsecでは、容量性負荷２００の充電量が少ないため、グランド２２６への放電よりも回生キャパシタ２２４への充電量が主となり、より早くキャパシタ電位が平衡状態に達するので、回生効果が出るまでの時間を短縮できる。
【００８５】
駆動信号が上昇と下降と繰り返すことで、回生キャパシタ２２４の電位は、充電が放電が平衡状態に近づく。
【００８６】
図３（Ｂ）の時間軸（横軸）の２４０μsec〜２５０μsecは、回生キャパシタ２２４は、充電と放電が等しくなって、平衡状態に達していることを示している。
【００８７】
この状態で、駆動信号が下降しはじめると、第３スイッチング素子２１２Ｃ及び第４スイッチング素子２１２Ｄにソースに対し負のゲート電圧が印加されるが、第２電圧降下素子２１８の電位が低い側に接続された、第４スイッチング素子２１２Ｄの制御端子（ゲート）により低い電圧が印加されており、オン抵抗が低く、容量性負荷電位がキャパシタ電位よりも高い間はＳＤ２がオンになって、第4スイッチング素子を経由して経路Ｄ２を主に放電が行われる。そして容量性負荷の電位がキャパシタ電位に近づくとＳＤ２がオフしはじめ、さらに駆動信号が下降を継続するとスイッチング素子２１２Ｃのオン抵抗が下がり、今度はスイッチング素子２１２Ｃを介した経路Ｄ１を経由して駆動信号が一定値になるまで放電が行われる。
【００８８】
すなわち、本実施の形態で容量性負荷を放電する場合、容量性負荷が回生キャパシタ２２４の電位よりも高い場合には、容量性負荷から回生キャパシタ２２４への放電が優先し、容量性負荷が回生キャパシタの電位に近づくと、ダイオードＳＤ２がオフしはじめ、経路Ｄ１の容量性負荷からグランド２２６へ放電する。放電時は電源電流は減らないが、容量性負荷がキャパシタ電位近くになるまでスイッチング素子２１２Ｄを経由して放電が行われるため、このときスイッチング素子２１２Ｄが負担するのはキャパシタと容量性負荷の電位差であって、ＧＮＤと容量性負荷との電位差よりも小さいためトランジスタの発熱を減少させる効果がある。
【００８９】
（容量性負荷２００と、回生キャパシタ２２４との容量の関係）
【００９０】
図４に示す特性曲線の横軸は、容量性負荷２００の容量（以下、容量負荷という）と回生キャパシタ２２４の容量（以下、回生容量という）との容量比であり（回生容量／負荷容量）、最小は回生キャパシタ容量がゼロのときで、このときは、回生による効果がない状態を示している。
【００９１】
図４に示す特性曲線の縦軸は、４個のスイッチング素子２１２の損失の合計、すなわち消費電力である。例えば、本実施の形態を実装したときの実験では、横軸の回生容量がゼロのときの損失（消費電力）は、４０．７Ｗで、これは回生がない場合の改善前の値ということになる。
【００９２】
図４に示す３種類の曲線は、繰り返し駆動信号のパルスを入力した場合の、繰り返し時の消費電力を表しており、例えば、１パルス目は最初のパルスでの消費電力である。このときの回生容量は充電されていないため、回生効果を小さい。しかし、例えば、１９パルス目では、回生容量への充電が行われており、本実施の形態の効果（消費電力の低減）が現れている。
【００９３】
回生容量が小さい（一例として、１０パルス程度で満充電となる容量よりも小さい容量）と、少ないパルス数で回生効果は最大となるが、回生による消費電力低減の効果は小さくなる。
【００９４】
一方、回生容量が大きいと（一例として、５０パルス程度で満充電となる容量よりも大きい容量）、少ないパルス数では回生容量の充電が不十分なため、パルス数が十分に増えないと消費電力低減効果が出ないが、
【００９５】
但し、パルス数が多ければ消費電力低減効果も大きいが、連続的に駆動するならよいが、間欠的に駆動する場合には、駆動を停止している間にキャパシタ電位がリークで減少すると次に駆動するときには再び回生キャパシタの充電から始めることになる。また容量が大きいとそれだけ部品サイズも大きくなるので、回生効果が十分に得られる必要最小な回生キャパシタ容量が望ましい。
【００９６】
このため、消費電力が飽和する２５Ｗ付近になる条件で、回生容量の小さい領域を選択すると、回生効果が短い時間に出始めて、回生による消費電力効果も大きい。
【００９７】
なお、図４における３種類の曲線は、容量比に対する消費電力が、一時的に極小点に達し、その後増加して安定（水平状態）する傾向となっている。
【００９８】
これは、消費電力を算出しているパルス数が少ないためであり、回生容量が小さいとパルス数が少なくとも回生容量が充電され、回生による消費電力低減効果を現れ易いが、回生容量が大きくてパルス回数が少ないと回生容量の充電がなかなかできず、消費電力低減効果が減少するためである。
【００９９】
以上を踏まえ、本実施の形態では、回生容量が満充電となるパルス数は、１０パルスで満充電となる容量以上、５０パルスで満充電となる容量未満程度であることが好ましい。
但し、１０パルスで満充電となる容量未満と５０パルスで満充電となる容量以上を排除するものではなく、最終的には、目的の消費電力低減効果を達成し得る容量にすればよく、上記範囲（１０パルス以上５０パルス未満）は、実装当初の目標とすればよい。
【０１００】
また逆流防止のために経路Ｃ２と経路Ｄ２のダイオードＳＤ１とＳＤ２は順電圧降下が小さなショットキータイプの方が損失が少なく回生の効率を上げることができるが、ＰＮダイオードであっても支障なく使用できる。
【０１０１】
（変形例１「負帰還回路無し」）
【０１０２】
なお、本実施の形態では、容量性負荷２００を駆動する電圧を負帰還させる信号線を配したが、図５に示される如く、負帰還による精度が必要ない場合、または目標波形を得られるように制御信号Ｖｉｎを予め補正するようなフィードフォワード制御の場合には負帰還のための信号線が無い容量性負荷駆動回路２０２Ａであってもよい。
【０１０３】
図５は、第１電圧降下素子２１６及び第２電圧降下素子２１８として適用したダイオードが、図２の２個に対して１個とした。１個のダイオードとしたのは、変形例１の容量性負荷駆動回路２０２Ａが、負帰還回路が設けられた図２の容量性負荷駆動回路２０２に比べて、一対のスイッチング素子２１２間で、電位差が少なくてよいことを示す。この電位差は小さすぎると経路Ｃ１とＣ２、または経路Ｄ１とＤ２のオン抵抗差が少なくなり優先性が減少するので、回生効果が減少し、電位差を大きくしすぎると経路Ｃ１とＣ２、経路Ｄ１とＤ２の切り替わりが不連続になりクロスオーバー歪のような波形歪が生じるので、これらを考慮して最適値を選択する必要がある。
【０１０４】
その他、変形例１では、本実施の形態（図２参照）における負帰還のための信号線２０８、及び差動増幅器２０４が不要となるだけで、それ以外の回路構成は同一であるため、同一の符号を付してその構成の説明を省略する。
【０１０５】
（変形例２「バイポーラトランジスタの適用」）
【０１０６】
なお、本実施の形態（図２参照）では、スイッチング素子２１２としてＭＯＳＦＥＴを適用した。より具体的には、第１スイッチング素子２１２Ａ及び第２スイッチング素子２１２Ｂには、Ｎ型ＭＯＳＦＥＴを適用して、第１電圧降下素子２１６によって、負荷容量の電位がキャパシタ電位よりも低い間はスイッチング素子２１２Ｂを経由した経路Ｃ２による充電を優先し、第３スイッチング素子２１２Ｃ及び第４スイッチング素子２１２Ｄには、Ｐ型ＭＯＳＦＥＴを適用して、第２電圧降下素子２１８によって、負荷容量電位がキャパシタ電位よりも高い間はスイッチング素子２１２Dを経由した経路Ｄ２による放電を優先する。
【０１０７】
これに対し、変形例２の容量性負荷駆動回路２０２Ｂでは、図６に示される如く、スイッチング素子２３０として、バイポーラトランジスタを適用したものである。
【０１０８】
より具体的には、充電時は第１スイッチング素子２３０Ａ及び第２スイッチング素子２３０Ｂには、ＮＰＮ型トランジスタを適用して、第１電圧降下素子２３２によって第２スイッチング素子のベース電流が第１スイッチング素子のベース電流よりも大きくなるように設定されているので、負荷容量がキャパシタ電位よりも低い間は経路Ｃ２でキャパシタから負荷容量への充電が優先し、容量性負荷がキャパシタ電位に近づくとダイオードＳＤ１がオフしはじめ、さらに駆動信号が上昇するとスイッチング素子２３０Ａのベース電流が増加してより大きな電流が流せるようになり、ダイオードＳＤ１がオフしたあとは経路Ｃ１で電源２２２から容量性負荷への充電が行われる。
【０１０９】
一方、放電時は第３スイッチング素子２３０Ｃ及び第４スイッチング素子２３０Ｄには、ＰＮＰ型トランジスタを適用して、第２電圧降下素子２３４によって、第４スイッチング素子のベース電流が第３スイッチング素子のベース電流よりも大きくなるように設定されているので、負荷容量がキャパシタ電位よりも高い間は経路Ｄ２で負荷容量からキャパシタへの放電が優先し、容量性負荷がキャパシタ電位に近づくとダイオードＳＤ２がオフしはじめ、さらに駆動信号が低下するとスイッチング素子２３０Ｃのベース電流が増加してより大きな電流が流せるようになり、ダイオードＳＤ２がオフしたあとは経路Ｄ１で容量性負荷からグランドへの放電が行われる。
【０１１０】
バイポーラトランジスタでコンプリメンタリー構成の場合、トランジスタをオンするＶＢＥ電位がＭＯＳＦＥＴのＶＧＳ電位と比較して小さいため、コンプリメンタリー回路を消費電流を増やさないようにＢ級で動作させようとすると、ＮＰＮトランジスタ２３０Ａと２３２Ｃ、２３０Ｂと２３２Ｄとか同時にオンしないよう、電圧降下素子として２３０Ａのベースと２３２Ｃのベースとの電位差を与える抵抗２３６を設定しなければならない。なお電位差を設定するための抵抗は定電流で駆動することで、動作点によらず同じ電位差を生じさせることができる。
【０１１１】
Ｂ級動作でなくＡＢ級動作にして抵抗２３２、２３４、２３６がＮＰＮの２３０ＢとＰＮＰの２３０Ｄとが同時オンするように設定されてしまうと、回生キャパシタと容量性負荷がＳＤ１とＳＤ２を介して導通し、回生キャパシタ２２４の効果もなくなる。
【０１１２】
以上の理由により、変形例２では、第１電圧降下素子として抵抗２３２、第２電圧降下素子として抵抗２３４、及び第３電圧降下素子として抵抗２３６を使っている。抵抗２３２及び抵抗２３４において、抵抗値はＰＮＰトランジスタとＮＰＮトランジスタが同時にオンしないように決定する。抵抗値ゼロだと同時にオンしないので、ひずみが重要でなければゼロでもかまわない。
【０１１３】
バイポーラトランジスタを適用しても基本的な動作はかわらず、回生キャパシタ２２４が初期０Ｖだと回生キャパシタ２２４から第２スイッチング素子２３０Ｂを経由した充電が行われないことも同様である。充放電を繰り返し回生キャパシタ２２４の電位が平衡状態に達した２４０μsec〜２５０μsecでは、充電する場合は、駆動信号２０６が上昇を始めて負荷容量電位がキャパシタンス電位よりも低い間は、ダイオードＳＤ１がオンになって、経路Ｃ２を主として経由して負荷容量がキャパシタンス電位近くまで充電し、負荷容量がキャパシタンス電位近くになるとダイオードＳＤ１がオフしはじめ、さらに駆動電位が上昇すると、今度はスイッチング素子２３０Ａがオンし、ダイオードＳＤ１がオフすると、以降は経路Ｃ１で駆動信号２０６が所定値になるまで充電が行われる。
【０１１４】
一方、放電する場合は、駆動信号２０６が下降を始めると、負荷容量電位がキャパシタ電位よりも高い間は、ダイオードＳＤ１がオンし、経路Ｄ２を主に経由して容量性負荷からキャパシタへ放電し、負荷容量の電位が降下し、負荷容量電位がキャパシタ電位に近づくとＳＤ２がオフしはじめ、さらに駆動信号が低下すると、スイッチング素子２３０Ｃがオンし、ダイオードＳＤ２がオフした後は経路Ｄ１で駆動信号が所定値になるまで容量性負荷からグランド２２８への放電を行う。
【０１１５】
以上説明したように、変形例１及び変形例２では、負帰還回路が無い場合であったが、いずれもオフセットずれが生じる場合がある。負帰還無しでオフセットをゼロに近づけるには、ずれ分を相殺するための電圧降下素子を挿入することが行われるが、例えば、バイポーラトランジスタのダイヤモンド回路のような方法を採用するとＡＢ級になって消費エネルギーが無駄になる場合がある。このため、負帰還回路を併用することで、Ｂ級動作でもオフセットをゼロに近づけることができる。
【０１１６】
具体的には、負帰還回路の有り（図２に示す本実施の形態）では、第１電圧降下素子２１６及び第２電圧降下素子２１８として、それぞれ２個のＰＮダイオードを適用し、負帰還回路の無し（変形例１）では、第１電圧降下素子２１６及び第２電圧降下素子２１８として、それぞれ１個のＰＮダイオードを適用した。例えば、第１スイッチング素子２１２Ａと第２スイッチング素子２１２Ｂの電位差が大きければ大きいほど、第２スイッチング素子２１２Ｂのオン抵抗が低くなり、第２スイッチング素子２１２Ｂを経由した容量性負荷２００への充電が支配的となるので回生効果が大きい、しかし第１スイッチング素子２１２Ａと第２スイッチング素子２１２Ｂの切り替わりがはっきりしていると、切り替わりの際の歪みも大きくなるはずなので負帰還によってこれらの歪を抑制することができる一方、ダイオードが１個だけでもたとえばＭＯＳＦＥＴの相互コンダクタンスＧｍが大きく、少ない電位差でもオン抵抗の差を大きくできるならダイオードは１個でも良い。この場合負帰還をかけると効果としてはオフセットの精度が向上する。
【０１１７】
（変形例３「マイナス駆動回路」）
【０１１８】
図７に示される如く、変形例３として、容量性負荷２００が負電圧の容量性負荷駆動回路２０２Ｃを示す。この容量性負荷駆動回路２０２Ｃの場合は、本実施の形態の容量性負荷駆動回路２０２に対して、電源電圧を負側に反転すればよい。
【０１１９】
この場合、本実施の形態の容量性負荷駆動回路２０２のように非反転増幅器として差動増幅器を接続すると、差動増幅器も負側に動作させることになり、例えば、差動増幅器入力をＤＡコンバータに接続することを想定すると、ＤＡコンバータは、rail to rail差動増幅器の場合、５Ｖで駆動することができ、ロジックとのレベル変換が容易になる。
【０１２０】
そこで、変形例３の容量性負荷駆動回路２０２Ｃでは、差動増幅器を反転増幅器として構成し、ゲインもＤＡコンバータのダイナミックレンジを想定して−２０倍としている。
【０１２１】
なお、負側駆動でも、図８に示される如く、正負が反転するだけで、本実施の形態の動作（図３参照）との違いはない。
【０１２２】
（変形例４）
図９から図１１を参照して、本変形例に係る容量性負荷駆動回路について説明する。図９に示すように、本変形例に係る容量性負荷駆動回路３００は、バイアス部３０２、充電経路選択部３０４、放電経路選択部３０６、差動増幅器２０４、および抵抗Ｒｉ、Ｒｆを含んで構成されている。図９に示す抵抗Ｒｒおよび容量Ｃｒは容量性負荷駆動回路３００に接続される容量性負荷３０８の等価回路であり、本変形例では、上述したように一例としてピエゾ素子を想定している。バイアス部３０２は、後述する充電経路選択部３０４および放電経路選択部３０６を構成するスイッチング素子（本変形例では、一例として、Ｎ型ＭＯＳＦＥＴ、もしくはＰ型ＭＯＳＦＥＴを用いている）のゲート電位を生成する部位である。バイアス部３０２は第３電源Ｖ３（本変形では正電源、一例として＋１０Ｖ）および第４電源Ｖ４（本変形では負電源一例として−４８Ｖ）から電流を供給されている。
容量性負荷駆動回路３００では、入力信号Ｖｉｎを差動増幅器２０４で増幅し、増幅された出力信号Ｖｏｕｔによって容量性負荷３０８が駆動される。抵抗Ｒｉ、Ｒｆは、差動増幅器２０４の利得を設定する抵抗である。なお、本変形例では、入力信号Ｖｉｎの通常時の振幅を一例として３６Ｖｐ−ｐとしている。
【０１２３】
図９に示すように、充電経路選択部３０４は、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８、ダイオードＤ１１、Ｄ１２、Ｄ１６を備えている。一方、放電経路選択部３０６は、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７、ダイオードＤ７、Ｄ８、Ｄ１５を備えている。Ｐ型ＭＯＳＦＥＴＵ２のドレインは第５電源Ｖ５（本変形例では負電源、一例として−３８Ｖ）に接続されている。充電経路選択部３０４、放電経路選択部３０６の各々は回生キャパシタＣ５、Ｃ６、Ｃ１１に接続されている。すなわち、上記変形例は回生キャパシタを１個使用した場合の容量性負荷駆動回路の例であったが、本変形例は回生キャパシタを複数個使用した場合の変形例である。なお、本変形例において回生キャパシタの個数は３個に限定されず、２個であっても４個以上であってもよい。
【０１２４】
ここで、上述したように、インクジェット記録装置において用いられるインクジェットプリントヘッドの方式の一つにピエゾ素子を使ってインクを吐出する方式がある。この方式はピエゾ素子が容量性のため、駆動には該容量を充電放電するアンプが必要となるが、容量の充放電を高速で繰り返すため、大きな充放電電流が流れる。特にプリント速度が１００ｍ／分以上の高速プリンターで全ヘッドが連続して吐出する状態が続くとアンプを構成するトランジスタの発熱が極めて大きくなり、消費電力が大きいこと以外にプリント基板の熱設計する上での課題となっている。
【０１２５】
上記変形例に係る容量性負荷駆動回路は上記課題を解決するための発明であったが、キャパシタ１個で、充電時と放電時で、電源とキャパシタ、グランドとキャパシタとを切り替えて電源電流を削減する方法は、理論的には削減率が５０％が限界で実際にはさらに少ない。一方、複数電源を使う場合は複数の電源を用意しなければならず回路規模が大きくなる、という課題があった。
【０１２６】
以上に鑑み、本変形例はさらなる消費電力の削減を意図した構成となっている。すなわち、ピエゾ素子等の電歪素子を利用したインクジェットヘッドなどの容量性負荷を、スルーレートや出力電圧を調整したアナログ波形を繰り返し出力して駆動する場合に、簡易な回路で、消費電力を極力小さくする構成となっている。その結果熱設計が容易になり、冷却部が簡略化されるという効果を奏する。
【０１２７】
図１０を参照して、まず本変形例に係る容量性負荷駆動回路３００の原理について説明する。図１０は容量性負荷駆動回路３００を簡略化して示した容量性負荷駆動回路５００のブロック図である。図１０に示すように、容量性負荷駆動回路５００は、充電経路選択部５０２、放電経路選択部５０４、ダイオードＤ４０、Ｄ４２、Ｄ４４、Ｄ４６、Ｄ４８、Ｄ５０、回生キャパシタＣｇ１、Ｃｇ２、Ｃｇ３を含んで構成されている。
【０１２８】
すなわち、容量性負荷駆動回路５００は、３個（一般に複数個）の回生キャパシタＣｇ１、Ｃｇ２、Ｃｇ３を含み、回生キャパシタＣｇ１、Ｃｇ２、Ｃｇ３の各々には逆流阻止用のダイオードＤ４０、Ｄ４２、Ｄ４４を経由して充電経路選択部５０２と、逆流阻止用のダイオードＤ４６、Ｄ４８、Ｄ５０を経由して放電経路選択部５０４とが接続されている。そして、充電経路選択部５０２および放電経路選択部５０４は、各々逆流阻止用のダイオードを含む経路を順に選択し、その順番は充電時と放電時とで逆になっている。つまり充電経路で最後に選択される経路が放電経路で最初に選択される。回生キャパシタＣｇ１、Ｃｇ２、Ｃｇ３（以下、総称する場合は「回生キャパシタＣｇ」）には電源からの経路はなく、充電経路または放電経路だけで充放電を行う。
【０１２９】
回生キャパシタＣｇは充放電経路だけで充放電が行われることに起因して、駆動開始時点では回生キャパシタＣｇに電荷はなく、端子電圧は０Ｖになっている。そして駆動を開始した直後は回生キャパシタＣｇによる消費電力の低減効果なく、回生キャパシタＣｇが無いときと同じ動作となる。したがって消費電力は回生がない場合と同様に大きい。しかしながら、波形の条件にもよるが入力信号の１０サイクル程度で回生キャパシタＣｇには電荷が充電され消費電力低減効果が生じる。消費電力が大きい期間は短時間なので、スイッチング素子（トランジスタ）自体と周辺との熱結合された熱時定数よりも短ければ、周辺の熱結合された部材との熱容量で吸収される。このため熱設計は定常状態（ティピカル条件）における消費電力で行えばよく、また本実施の形態では全消費電力が削減されるだけでなく消費電力が複数のトランジスタに分散され１個あたりの消費電力が小さいので熱設計の自由度が大幅に向上し、冷却システムも簡略化される。また容量Ｃｒは、その容量がピエゾヘッドの駆動ノズル数に比例する。このため駆動するノズル数が減ると、回生キャパシタの充電電位が平衡して消費電力低減効果が出るまでの充放電回数は増えて、消費電力低減効果が出るまでに時間がかかるようになる。しかしトランジスタの消費電力は駆動するノズル数に比例するため、駆動するノズル数が減るとトランジスタの消費電力自体が減少するので、消費電力低減効果が出るまでの充放電回数が増えても、駆動するノズル数が最大のときの容量Ｃｒでトランジスタが温度の定格を越えないように設計すれば良い。
【０１３０】
一方、回生キャパシタＣｇの電位は、設定された駆動条件（入力信号Ｖｉｎの振幅等）下、充電放電の平衡状態で決まる電位に収束し、駆動条件を変えると、変えた状態での平衡状態での電位に自動的に変更される。つまり、外部から強制的に回生キャパシタＣｇの電位を設定する方式では、電位を維持するために別の消費電力が必要になるが、本変形例ではその必要がなく、また消費電力が最小になるように回生キャパシタＣｇの電位を調整する制御も必要としない。
【０１３１】
図１０に示す充電経路選択部５０２の充電経路、および放電経路選択部５０４の放電経路は各々３つの場合を示しているが、容量性負荷駆動回路３００では、これに電源からの充電経路、グランドへの放電経路を加えて各々４つとしている。ここで、一般に充電経路、放電経路の個数を各々Ｎ個とする。上記のように、充放電を繰り返すと、最初は回生キャパシタＣｇの効果はなく消費電力は回生なしと同じであるが、容量Ｃｒを単純に０とＶｃとの間で数１０回充放電を繰り返すと、逆流阻止ダイオードの電圧降下を無視するなら回生キャパシタＣｇの電位が（１／Ｎ）×Ｖｃ（Ｖｃは出力信号Ｖｏｕｔの振幅）の整数倍に収束していき、同時に回生効果で電源電流が減少する。
【０１３２】
容量性負荷駆動回路３００のようにＮ＝４の場合で、出力信号Ｖｏｕｔが−３６Ｖ〜０Ｖの範囲の値の場合の３個の回生キャパシタの平衡電位は、理想的な動作だと−２７Ｖ、−１８Ｖ、−９Ｖとなる。容量性負荷駆動回路３００では充電経路を切り替えて充電し、放電経路を切り替えて放電するため、−３６Ｖ〜−２７Ｖ間での充放電、−２７Ｖ〜−１８Ｖ間での充放電、−１８Ｖ〜−９Ｖ間での充放電、−９Ｖ〜０Ｖ間での充放電のように分割され、各々で動作するスイッチング素子が異なるため、スイッチング素子で消費される電流（電力）は、回生動作させない場合と比較して理論上１／４（２５％）となる。
【０１３３】
すでに述べたように実際の印字では駆動されるノズルの数が動的に変化する。駆動されるノズル数が少ない場合は回生キャパシタＣｇの電位が収束するまでに時間がかかり、それまでは回生による消費電力低減の効果はない。しかしながら、この場合駆動されるノズルの数が少ないので、トランジスタの発熱も小さくてすむ。従って本変形例では全ノズルが駆動された場合の回生による消費電力低減効果を想定して熱設計すればよい。
【０１３４】
図９に戻って、本変形例に係る容量性負荷駆動回路３００についてより詳細に説明する。容量性負荷駆動回路３００は、クロスオーバー歪を考慮した並列接続型の電荷再利用回路（充電経路選択部３０４、放電経路選択部３０６）を含んだ回路である。ここで、本変形例でいう「並列接続」とは、すべてのＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ（以下、総称する場合は「ＭＯＳＦＥＴ」）のソースが出力信号ｙＶｏｕｔの端子（以下、「Ｖｏｕｔ端子」）に対して（すなわち容量性負荷３０８に対して）並列に接続されていることを意味している。一方、ＭＯＳＦＥＴのゲート電位は直列に接続されたダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６のそれぞれの接続点から供給されている。ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６の順方向電圧降下は一例として約０．６Ｖである。
【０１３５】
このため入力信号はＶｉｎが０Ｖから−３６Ｖに遷移すると、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８はすべて同じ特性とされているので、ゲート電位の最も低いＰ型ＭＯＳＦＥＴＵ８からオン抵抗が下がり始める。その結果、回生キャパシタＣ１１の電位が容量性負荷３０８の電位（すなわち出力信号Ｖｏｕｔの電位）よりも低い期間においてダイオードＤ１６がオンとなり、回生キャパシタＣ１１から容量性負荷３０８への充電が行われる。この間Ｐ型ＭＯＳＦＥＴＵ６、Ｕ４、Ｕ２の各Ｖｇｓ（ゲート−ソース間電圧）はダイオードＤ２２、Ｄ２４によってＰ型ＭＯＳＦＥＴＵ８のＶｇｓよりも高くなっている。
そのためＰ型ＭＯＳＦＥＴＵ８よりもオン抵抗が高くなっているので回生キャパシタＣ６、Ｃ５からの充電および第５電源からの充電は行われない。以上の動作によって回生キャパシタＣ１１から容量性負荷３０８への充電が行われている状態では、Ｐ型ＭＯＳＦＥＴＵ８のゲート電位に応じて容量性負荷３０８の電位が変化し、ソースフォロワーで容量性負荷３０８を駆動した場合と同じ動作になる。このため出力信号Ｖｏｕｔとして２値出力ではなく、入力信号Ｖｉｎに応じたアナログ波形が出力される。
【０１３６】
その後、回生キャパシタＣ１１の電位が容量性負荷３０８の電位に近づくとダイオードＤ１６がオフとなり、容量性負荷３０８への充電が停止する。各Ｐ型ＭＯＳＦＥＴのソースが接続された容量性負荷３０８の電位が変化しない期間においても入力信号Ｖｉｎの電位はさらに下がり続けるので、次にＰ型ＭＯＳＦＥＴＵ６のＶｇｓがＶｔｈを越えてオンになる。この際回生キャパシタＣ６電位が容量性負荷３０８の電位よりも低いので今度は回生キャパシタＣ６から容量性負荷３０８への充電が行われる。以上のようにＰ型ＭＯＳＦＥＴＵ８、Ｕ６、Ｕ４、Ｕ２の順にオンになり、最後には第５電源Ｖ５から容量性負荷３０８が目標電位（本変形例では−３６Ｖ）になるまで充電が行われる。以上が充電経路選択部３０４の動作である。
【０１３７】
放電経路選択部３０６の動作も考え方は上記の充電経路選択部３０４と同様であるが、Ｎ型ＭＯＳＦＥＴの導通順序が充電経路選択部３０４とは逆になる。すなわち、容量性負荷３０８の電位が目標電位に達した後、今度はグランドに向かって入力信号Ｖｉｎの電位が上昇する。するとダイオードＤ２１、Ｄ２３、Ｄ２５によってゲート電位が最も高く設定されているＮ型ＭＯＳＦＥＴＵ３が最初にオンとなり、容量性負荷３０８の電位が回生キャパシタＣ５の電位よりも高い期間でダイオードＤ７がオンとなり、容量性負荷３０８から回生キャパシタＣ５への放電が行われる。この回生キャパシタＣ５は容量性負荷３０８の充電において最後に充電が行われた回生キャパシタなので、回生キャパシタＣ５には最も高い電位が保持されている。その結果、容量性負荷３０８の放電時は容量性負荷３０８が高い電圧のときに回生キャパシタＣ５に充電されることになり、回生キャパシタＣ５の電位が高く維持される。
【０１３８】
その後容量性負荷３０８の電位が回生キャパシタＣ５の電位に近づくとダイオードＤ７がオフとなる一方、その間も入力信号Ｖｉｎの電位が上昇を続けるので、次にＮ型ＭＯＳＦＥＴＵ５のＶｇｓがＶｔｈ（ゲートしきい値電圧）を越えてオンとなり、今度は容量性負荷３０８から回生キャパシタＣ６への放電に切り替わる。以上の動作をＵ３、Ｕ５、Ｕ７、Ｕ１の順で繰り返して、最後に残った容量性負荷３０８の電荷はＮ型ＭＯＳＦＥＴＵ１を経由してグランドに放電される。
【０１３９】
ここで、例えば入力信号Ｖｉｎが降下する場合には充電経路選択部３０４のＰ型ＭＯＳＦＥＴＵ８、Ｕ６、Ｕ４、Ｕ２の順で選択的にオンとなるが、容量性負荷駆動回路３００の動作上、何らかの原因で入力信号Ｖｉｎが途中で上昇した場合には、入力信号Ｖｉｎの電位に応じて以前にオンし現在オフとなっているＭＯＳＦＥＴが再びオンとなる。このことは放電経路選択部３０６についても同様である。換言すれば、例えば入力信号Ｖｉｎの振幅が変化した場合には、回生キャパシタＣ５、Ｃ６、Ｃ１１の平衡時の電圧は変化した入力信号Ｖｉｎに応じた電圧となる。以上の説明はＭＯＳＦＥＴを使った場合についてであるが、バイポーラトランジスタでも同様のことが行える。ただバイポーラトランジスタはＭＯＳＦＥＴのゲートソース間電圧に代わり、ベース電流で制御される。このため充電経路または放電経路の優先順位はそれぞれを構成するＭＯＳＦＥＴのゲートソース間電圧に代わり、バイポーラトランジスタのベース電流に差を持たせることで実現することができる。
【０１４０】
図１１は容量性負荷駆動回路３００の動作のシミュレーション結果を示している。図１１では、駆動開始直後（時刻０μｓ〜１２μｓの区間）の（ａ）回生キャパシタの電位の波形、（ｂ）放電電流の波形、（ｃ）充電電流の波形、（ｄ）出力信号Ｖｏｕｔの波形、および充放電収束後（時刻０．９８７５ｍｓ〜１．０ｍｓの区間）の（ａ）回生キャパシタの電位の波形、（ｂ）放電電流の波形、（ｃ）充電電流の波形、（ｄ）出力信号Ｖｏｕｔの波形を各々示している。
【０１４１】
図１１（ａ）に示すように、回生キャパシタＣ５、Ｃ６、Ｃ１１の電位は駆動開始直後には収束していないが、約０．５ｍｓでほぼ収束し、充放電収束後に示す電位で平衡状態となる。駆動開始直後の波形を見ると、回生キャパシタＣ５、Ｃ６、Ｃ１１の電位が０Ｖのため、充電時はＰ型ＭＯＳＦＥＴＵ４、Ｕ６、Ｕ８を介しての電荷再利用の効果（回生の効果）はなく、ほぼすべての電流をＰ型ＭＯＳＦＥＴＵ２が担っている（電流波形ｉ１）。一方放電時は回生キャパシタＣ５、Ｃ６、Ｃ１１のすべての電位がグランドに近いため、特に最初にオンするＮ型ＭＯＳＦＥＴＵ３からの電流が大部分となる。つまり、Ｎ型ＭＯＳＦＥＴＵ３から回生キャパシタＣ５に放電される電流が支配的となる（電流波形ｉ２）。
【０１４２】
一方回生キャパシタＣ５、Ｃ６、Ｃ１１の充放電が平衡状態になったあとの波形では、回生キャパシタＣ５、Ｃ６、Ｃ１１の電位は充放電が平衡状態に達した後なので、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８を介した充電電流（電流波形ｉ３）と、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７を介した放電電流（電流波形ｉ４）とがほぼ等しくなっている。また、充電時、放電時とも電流が経路ごとに分割されている。一方、回生キャパシタＣ５、Ｃ６、Ｃ１１の電位は各々約−２７Ｖ、約−２１Ｖ、約−１５Ｖに収束している（最大出力が−３６Ｖの場合）。理想名的な場合と収束する電位に差があるのは、吐出１周期内で０Vに戻らないパルスがあること、逆流阻止ダイオードの電圧降下などの影響による。
【０１４３】
ここで、図１１（ｃ）に示す充放電収束後のＰ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８を介した充電電流、あるいはＮ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７を介した放電電流とも充電電流同士あるいは放電電流同士で電流が重なりあった部分がある。この重なりによってクロスオーバー歪を抑制する効果が発揮される。しかしながら、重なりが大きすぎると回生キャパシタＣ５、Ｃ６、Ｃ１１間で電流が流れてしまうため、重なり部分では一部の電荷は充電する側の電位と充電される側の容量性負荷３０８の電位との差が大きくなり電力損失が大きくなっていると考えられる。
【０１４４】
従って、プリントヘッドの特性等に応じて、クロスオーバー歪を調整するとよい。調整方法の一例として例えば入力信号Ｖｉｎのスルーレートの調整が挙げられる。すなわち、入力信号Ｖｉｎのスルーレートを大きくすると充放電の時間が短くなり重なりが減少し消費電流の減少比率は改善する（回生キャパシタＣ５、Ｃ６、Ｃ１１間での電流の流れが抑制される）。また、本変形例ではクロスオーバー歪を最小限にするように、ＭＯＳＦＥＴＵ１〜Ｕ８のゲート電位を設定しているダイオードＤ２１〜Ｄ２６の順電圧降下を小さくして、意図的に重なりを大きくしている。しかしながら、インクジェットヘッドの吐出特性に大きな影響がなければダイオードの数やダイオードの種類やダイオードに流れる電流を調整してダイオードの順電圧降下をより大きくして重なりをより小さくし、消費電力を重視する設計としてもよい。
【０１４５】
ここで、容量性負荷３０８の容量Ｃｒの容量値と、回生キャパシタＣ５、Ｃ６、Ｃ１１（一般に「回生キャパシタＣｇ」）の各々の容量値との関係について述べる。容量Ｃｒの容量値と比較して回生キャパシタＣｇの容量値が大きすぎると、回生キャパシタＣｇが充電されるまでに時間がかかりすぎ、トランジスタの熱時定数よりも長くなるとトランジスタのジャンクション温度が上昇して破壊する可能性がある。このため消費電力の低減効果は、ジャンクション温度が上昇する前の、熱時定数よりも前に消費電力の低減効果が出る必要がある。一方、容量Ｃｒの容量値と比較して回生キャパシタＣｇの容量値が小さすぎると電荷再利用の効果（回生の効果）が小さい。これらの点について実機による実験、シミュレーション等により検討した結果、回生キャパシタＣｇの容量値は、容量性負荷３０８の容量Ｃｒの容量値の１０倍以上、５０倍以下が適切であることが分かった。実際には駆動するノズル数で容量Ｃｒが変化するので駆動するノズル数が減ると回生キャパシターの電圧が収束する充放電回数は増えるが、ノズル数が最大のときを想定してトランジスタの熱設計すればよいことはすでに述べたとおりである。
【０１４６】
（変形例５）
図１２および図１３を参照して、本変形例に係る容量性負荷駆動回路４００について説明する。図１２に示すように、本変形例に係る容量性負荷駆動回路４００は、バイアス部４０２、充電経路選択部４０４、放電経路選択部４０６、差動増幅器２０４、クランプ回路４１０、および抵抗Ｒｉ、Ｒｆを含んで構成されている。図１２に示す抵抗Ｒｒおよび容量Ｃｒは容量性負荷駆動回路４００に接続される容量性負荷４０８の等価回路であり、本変形例では、上述したように一例としてピエゾ素子を想定している。バイアス部４０２は、後述する充電経路選択部４０４および放電経路選択部４０６を構成するスイッチング素子（本変形例では、一例として、Ｎ型ＭＯＳＦＥＴ、もしくはＰ型ＭＯＳＦＥＴを用いている）のゲート電位を生成する部位である。バイアス部４０２は第３電源Ｖ３（本変形では正電源、一例として＋１０Ｖ）および第４電源（本変形では負電源一例として−４８Ｖ）から電流を供給されている。容量性負荷駆動回路４００では、入力信号Ｖｉｎを差動増幅器２０４で増幅し、増幅された出力信号Ｖｏｕｔによって容量性負荷４０８が駆動される。抵抗Ｒｉ、Ｒｆは、差動増幅器２０４の利得を設定する抵抗である。なお、本変形例では、入力信号Ｖｉｎの通常時の振幅を一例として３６Ｖｐ−ｐとしている。クランプ回路４１０については後述する。
【０１４７】
上記変形例４に係る容量性負荷駆動回路３００ではクロスオーバー歪を小さくするために、隣り合うＭＯＳＦＥＴのゲート電圧の電位差を抑えて、同時に二つのＭＯＳＦＥＴがオンする状態にして、意図的に電流が重なるようにした。しかしながら、上述したように、この際同時にオンしたＭＯＳＦＥＴに接続された２つの回生キャパシタからの電流が重なって流れる結果消費電流低減効果が抑制されることが想定される。一方クロスオーバー歪は出力信号Ｖｏｕｔの波形そのものよりも、最終的にインクジェットの吐出特性に影響があるかどうかで判断するのが適切と考えられる。本変形例は、この吐出特性に対する影響が少ないと判断され、クロスオーバー歪よりも消費電力（電流）の削減を重視した場合の形態である。
【０１４８】
そのため本変形例では、複数の電荷再利用回路（充電経路選択部４０４および放電経路選択部４０６）の充電経路、放電経路が複数同時にオンしないようにＭＯＳＦＥＴを直列に接続している。すなわち各ＭＯＳＦＥＴへのゲート電圧は、上記変形例に係る容量性負荷駆動回路３００のように電圧降下素子（ダイオードＤ２１〜Ｄ２６）を複数並べてその接続点から供給するのではなく、同一ノードから同一電位を供給している。ここで本変形例でいう「直列接続」とは各ＭＯＳＦＥＴのソース・ドレインが容量性負荷４０８と電源との間、または容量性負荷４０８とグランドとの間に直列に接続されることを言う。
【０１４９】
図１２に示すように、充電経路選択部４０４は、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８、ダイオードＤ１２、Ｄ１７、Ｄ１８を備えている。一方、放電経路選択部４０６は、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７、ダイオードＤ８、Ｄ１５、Ｄ１６を備えている。Ｐ型ＭＯＳＦＥＴＵ８のドレインは第５電源Ｖ５（本変形例では負電源、一例として−３８Ｖ）に接続されている。充電経路選択部４０４、放電経路選択部４０６の各々は回生キャパシタＣ６、Ｃ１１、Ｃ１２に接続されている。すなわち、上記変形例は回生キャパシタを１個使用した場合の容量性負荷駆動回路の例であったが、本変形例は回生キャパシタを複数個使用した場合の変形例である。なお、本変形例において回生キャパシタの個数は３個に限定されず、２個であっても４個以上であってもよい。
【０１５０】
図１２に示すように、充電経路選択部４０４ではＰ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８が直列に接続され、放電経路選択部４０６ではＮ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７が直列に接続されている。そして、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８のゲート電圧は抵抗Ｒｂの第４電源側の端子から、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７のゲート電圧は抵抗Ｒｂの第３電源側の端子から供給されている。つまり、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８のゲート電圧の各々は等しく、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７のゲート電圧の各々は等しい。すなわち、本実施の形態に係る容量性負荷駆動回路４００では、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴの各々のゲート電圧は１箇所のノードから供給するので、充電経路あるいは放電経路の数だけダイオードが直列に接続された容量性負荷駆動回路３００の場合のようにゲートの制御電圧が高くなることがない。
【０１５１】
各ＭＯＳＦＥＴを直列接続にしたことによって、最初にソースが出力端子Ｖｏｕｔに接続されたＭＯＳＦＥＴがオンすると、次のＭＯＳＦＥＴのソース電位が出力信号Ｖｏｕｔの電位と等しくなってオンとなり、さらに次のＭＯＳＦＥＴのソース電位が出力信号Ｖｏｕｔの電位と等しくなってオンになる、という操作を繰り返しすべてのＭＯＳＦＥＴがオンになる。つまり本変形例では、直列に接続したＭＯＳＦＥＴの各々が、前にオンしたＭＯＳＦＥＴがオンのまま次のＭＯＳＦＥＴが累積的にオンとなり、オンしたＭＯＳＦＥＴに接続された回生キャパシタと容量性負荷４０８との間で充電、放電が行われる。
【０１５２】
従って、第５電源からの充電はＰ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８を介して行われ、回生キャパシタＣ６の充電はＰ型ＭＯＳＦＥＴＵ４、Ｕ６、Ｕ８を介して行われ、回生キャパシタＣ１１の充電はＰ型ＭＯＳＦＥＴＵ６、Ｕ８を介して行われ、回生キャパシタＣ１２の充電はＰ型ＭＯＳＦＥＴＵ８を介して行われる。つまり充電経路選択部４０４ではＰ型ＭＯＳＦＥＴがＵ２、Ｕ４、Ｕ６、Ｕ８の順で累積的にオンとなる。このように容量性負荷駆動回路４００では、充放電経路が複数のＭＯＳＦＥＴを直列に接続して構成されている。放電時も同様にグランドへの放電はＮ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７を介して行われ、回生キャパシタＣ６への放電はＮ型ＭＯＳＦＥＴＵ３、Ｕ５、Ｕ７を介して行われ、回生キャパシタＣ１１への放電はＮ型ＭＯＳＦＥＴＵ５、Ｕ７を介して行われ、回生キャパシタＣ１２への放電はＮ型ＭＯＳＦＥＴＵ７のみを介して行われる。つまり放電経路選択部４０６ではＮ型ＭＯＳＦＥＴがＵ７、Ｕ５、Ｕ３、Ｕ１の順で累積的にオンとなる。
【０１５３】
以上のように本変形例では充電、放電を担うＭＯＳＦＥＴの各々が直列に接続されているため、回生キャパシタからみると関係する複数のＭＯＳＦＥＴのすべてがオンしないと充放電が行われない。その結果、常に、回生キャパシタから放電、または回生キャパシタに充電し逆流阻止ダイオードがオンしている間はＭＯＳＦＥＴがオンしていても、電流Ｉｄｓ（ドレイン電流）が流れていると電圧Ｖｄｓ（ドレイン−ソース間電圧）が高くなる。その結果、次のトランジスタのＶｇｓが低くなってオンせず、充電、放電が完了してＶｄｓの電位差が０Ｖ近くになって逆流阻止ダイオードがオフし次のトランジスタのＶｇｓに十分高いゲート電圧が印加されてはじめて次のＭＯＳＦＥＴから充電、放電が行われる。
【０１５４】
以上のように自身より前のＭＯＳＦＥＴの充電または放電が終了しないと次のＭＯＳＦＥＴがオンしないので、ＭＯＳＦＥＴ間でのオーバーラップ電流が小さくなり、その結果消費電力が減少する。本変形例の方式では、各ＭＯＳＦＥＴに異なるゲート電圧を与えるための直列接続したダイオードは不要になる。一方、ＭＯＳＦＥＴが直列になっていることで、あるＭＯＳＦＥＴがオフの場合、次に接続されたＭＯＳＦＥＴのソース電位が不定となり、最悪Ｖｇｓが定格を越えてしまい当該ＭＯＳＦＥＴの破損を招くことも想定される。これを防ぐために、本変形例ではクランプ回路４１０を設けている。すなわち、図１２に示すようにクランプ回路４１０はダイオードと抵抗を含んで構成され、ダイオードはＭＯＳＦＥＴがオンしていないときにゲート電位をクランプし、抵抗はダイオードが逆バイアス時にゲート電位をソース電位に固定する。なお、クランプ回路４１０はＭＯＳＦＥＴのゲートソース間電圧が容量Ｃｒの駆動電圧以下で、ゲートがハイインピーダンスのために耐圧を超える可能性がある場合必要に応じて設ければよいもので必須のものではない。
【０１５５】
ここで、例えば入力信号Ｖｉｎが降下する場合には充電経路選択部４０４のＰ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８が累積的にオンとなるが、容量性負荷駆動回路４００の動作上、何らかの原因で入力信号Ｖｉｎが途中で上昇した場合には上昇前にオンとなったＭＯＳＦＥＴがオフとなり、上昇した入力信号の電位に対応した個数分のＭＯＳＦＥＴが導通した状態に戻る。このことは放電経路選択部４０６についても同様である。換言すれば、例えば入力信号Ｖｉｎの振幅が変化した場合には、回生キャパシタＣ６、Ｃ１１、Ｃ１２の平衡時の電圧は変化した入力信号Ｖｉｎに応じた電圧となる。以上の説明はＭＯＳＦＴを使った場合についてであるが、バイポーラトランジスタでも同様のことが行える。ただバイポーラトランジスタはＭＯＳＦＥＴのゲートソース間電圧に代わり、ベース電流で制御される。このため充電経路または放電経路の優先順位はそれぞれを構成するＭＯＳＦＥＴのゲートソース間電圧に代わり、バイポーラトランジスタのベース電流に差を持たせることで実現することができる。
【０１５６】
図１３は容量性負荷駆動回路４００の動作のシミュレーション結果を示している。図１３では、駆動開始直後（時刻０μｓ〜１２μｓの区間）の（ａ）回生キャパシタの電位の波形、（ｂ）放電電流の波形、（ｃ）充電電流の波形、（ｄ）出力信号Ｖｏｕｔの波形、および充放電収束後（時刻０．９８７５ｍｓ〜１．０ｍｓの区間）の（ａ）回生キャパシタの電位の波形、（ｂ）放電電流の波形、（ｃ）充電電流の波形、（ｄ）出力信号Ｖｏｕｔの波形を各々示している。
【０１５７】
図１３（ａ）に示すように、回生キャパシタＣ６、Ｃ１１、Ｃ１２の電位は駆動開始直後には収束していないが、約０．５ｍｓでほぼ収束し、充放電収束後に示す電位で平衡状態となる。駆動開始直後の波形は上記変形例に係る容量性負荷駆動回路３００とほぼ同様で、回生キャパシタＣ６，Ｃ１１、ｃ１２の電位がほぼ０Ｖなので、充電時は回生キャパシタＣ６、Ｃ１１、Ｃ１２からの容量性負荷４０８への充電はなく、第５電源からの充電のみである。（電流波形ｉ５）。一方、放電はＮＭＯＳＦＥＴＵ１がオンしたときに流れる電流がほとんどとなる（電流波形ｉ６）。この放電によって容量性負荷４０８の電位はほぼ０Ｖになるので、ＮＭＯＳＦＥＴＵ７を介する経路以外の経路での放電は小さい。
【０１５８】
一方、充放電収束後の波形を参照すると、容量性負荷駆動回路３００とは異なって、Ｐ型ＭＯＳＦＥＴＵ２、Ｕ４、Ｕ６、Ｕ８を介する充電（電流波形ｉ７）、Ｎ型ＭＯＳＦＥＴＵ１、Ｕ３、Ｕ５、Ｕ７を介する放電（電流波形ｉ８）とも電流波形同士の重なり部分が極めて小さい（分割されている）ことがわかる。ただし、充電においては第５電源Ｖ５からの充電電流の率が、放電においてはグランドへの放電電流の比率が大きく、理論限界の２５％に対してはまだ差がある。この差については、例えば入力信号Ｖｉｎの波形と充電、放電の時定数との関係を調整すればさらに改善が持込まれると考えられる。より具体的には、入力信号Ｖｉｎの周期を長く、あるいは立ち上がり、立下り時間を長くすると充電、放電時間が長くなるので消費電流の削減効果は大きくなる。なお、回生キャパシタＣ６、Ｃ１１、Ｃ１２の電位は各々約−１４Ｖ、約−２０Ｖ、約−２６Ｖに収束する（最大出力が−３６Ｖの場合）。
【０１５９】
なお、上記変形例４および変形例５ではＭＯＳＦＥＴによって構成された充電経路選択部および放電経路選択部を例示して説明したが、これに限られずバイポーラトランジスタで構成してもよい。
【符号の説明】
【０１６０】
Ｐ    用紙
Ｃ１    第１充電経路
Ｃ２    第２充電経路
Ｄ１    第１放電経路
Ｄ２    第２放電経路
１２    インクジェット記録装置
２０    画像形成部
２２    制御部
３０    記憶部
８０    給紙ロール
９０    排出ロール
１００    搬送ローラ
４０    ヘッド駆動部
５０    印字ヘッド
５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋ    印字ヘッド
６０    光源駆動部
７０    液滴乾燥装置
１１０    用紙速度検出センサ
２００    容量性負荷
２０２    容量性負荷駆動回路
２０４    差動増幅器
２０６    信号線
２０８    信号線
２１１    第１電源
２１２    スイッチング素子
２１２Ａ    第１スイッチング素子
２１２Ｂ    第２スイッチング素子
２１２Ｃ    第３スイッチング素子
２１２Ｄ    第４スイッチング素子
２１４    制御信号経路
２１６    第１電圧降下素子
２１８    第２電圧降下素子
２２０    第３電圧降下素子
２２２    第２電源
２２４    回生キャパシタ
２２６    グランド
３００、４００、５００  容量性負荷駆動回路
３０２、４０２  バイアス部
３０４、４０４  充電経路選択部
３０６、４０６  放電経路選択部
３０８、４０８  容量性負荷
４１０    クランプ回路
５０２    充電経路選択部
５０４    放電経路選択部
Ｕ１、Ｕ３、Ｕ５、Ｕ７  Ｎ型ＭＯＳＦＥＴ
Ｕ２、Ｕ４、Ｕ６、Ｕ８  Ｐ型ＭＯＳＦＥＴ
Ｒｒ、Ｒｉ、Ｒｆ、Ｒｂ  抵抗
Ｃ５、Ｃ６、Ｃ１１、Ｃ１２、Ｃｇ１、Ｃｇ２、Ｃｇ３  回生キャパシタ
Ｃｒ  容量
Ｄ７、Ｄ８、Ｄ１１、Ｄ１２、Ｄ１５、Ｄ１６、Ｄ１７、Ｄ１８、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６、Ｄ４０、Ｄ４２、Ｄ４４、Ｄ４６、Ｄ４８、Ｄ５０  ダイオード
Ｖ３  第３電源
Ｖ４  第４電源
Ｖ５  第５電源
ｉ１、ｉ２、ｉ３、ｉ４、ｉ５、ｉ６、ｉ７、ｉ８  電流波形
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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