(57)【要約】【課題】複数の深さを有するホールやプラグを効率よく形成することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に、複数の第１膜と複数の第２膜とを交互に含む積層体を形成することを含む。さらに、前記方法は、Ｎ種類（Ｎは３以上の整数）の深さを有するＮ２個のホールを前記積層体内に形成する第１処理を実行することを含む。さらに、前記方法は、前記第１処理の実行後に、前記Ｎ２個のホールをＮ２種類の深さを有するように加工する第２処理を実行することを含む。【選択図】図２３
2019047093.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、複数の第１膜と複数の第２膜とを交互に含む積層体を形成し、
Ｎ種類（Ｎは３以上の整数）の深さを有するＮ２個のホールを前記積層体内に形成する第１処理を実行し、
前記第１処理の実行後に、前記Ｎ２個のホールをＮ２種類の深さを有するように加工する第２処理を実行する、
ことを含む半導体装置の製造方法。
【請求項２】
前記Ｎ種類の深さは、第１の深さから第Ｎの深さを含み、
第Ｘの深さ（Ｘは１からＮの整数）は、Ｘ個の前記第２膜を貫通する深さであり、
前記Ｎ２種類の深さは、前記第１の深さから第Ｎ２の深さを含み、
第Ｙの深さ（Ｙは１からＮ２の整数）は、Ｙ個の前記第２膜を貫通する深さである、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１処理では、第１から第Ｎの直線上に前記Ｎ２個のホールを形成し、
第Ｘの直線上には、前記第１から第Ｎの深さを有するＮ個のホールが形成され、
前記第２処理では、前記第Ｘの直線上の前記Ｎ個のホールをさらにＮ×（Ｘ−１）個の前記第２膜を貫通するように加工する、
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１処理は、前記積層体上に形成された第３膜をマスクとして用いて実行され、
前記第２処理は、前記積層体上に形成された第４膜をマスクとして用いて実行される、
請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１処理では、前記第３膜を少なくともＮ回スリミングすることで、前記Ｎ種類の深さを有する前記Ｎ２個のホールを形成し、
前記第２処理では、前記第４膜を少なくともＮ−１回スリミングすることで、前記Ｎ２個のホールを前記Ｎ２種類の深さを有するように加工する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１処理では、前記第３膜を１回スリミングするごとに、前記Ｎ２個のホールのうちのＮ個が新たに形成され、
前記第２処理では、前記第４膜を１回スリミングするごとに、前記Ｎ２個のホールのうちのＮ個が新たに加工対象に加わる、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１処理では、
前記積層体上に第５膜を形成し、
前記Ｎ２個のホールに対応するＮ２個のホールパターンを前記第５膜に形成し、
前記第５膜上に前記第３膜を形成し、
前記第２処理では、
前記積層体から前記第３膜が除去された後に、前記第５膜上に前記第４膜を形成する、
請求項４から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第３膜および前記第４膜の少なくともいずれかは、
前記ホールパターン内に空洞を残すように前記第５膜上に形成された有機膜と、
前記有機膜上に形成されたレジスト膜と、
を含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１および第２処理では、前記積層体内に、前記Ｎ２種類の深さを有する前記Ｎ２個のホールで構成されるＮＫ−２組（Ｋは３以上の整数）のホール群を形成することで、前記Ｎ２種類の深さを有するＮＫ個のホールを形成し、
前記第１および第２処理の実行後に、前記ＮＫ個のホールをＮＫ種類の深さを有するように加工する第３処理を実行する、
ことをさらに含む請求項１から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第３処理では、第１から第ＮＫ−２のホール群のうちの第Ｚのホール群（Ｚは１からＮＫ−２の整数）のＮ２個のホールを、さらにＮ２×（Ｚ−１）個の前記第２膜を貫通するように加工する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
基板上に交互に設けられた複数の第１膜と複数の第２膜とを含む積層体と、
前記積層体内に設けられ、第１方向と第２方向とに互いに隣接し、第１から第Ｎ２の深さ（Ｎは３以上の整数）を有するＮ２個のプラグとを備え、
第Ｙの深さ（Ｙは１からＮ２の整数）は、Ｙ個の前記第２膜を貫通する深さであり、
前記第１方向に隣接する前記プラグ同士は、第αの深さと第α＋１の深さとを有し、
前記第２方向に離接する前記プラグ同士は、第βの深さと第β＋Ｎの深さとを有し、
α、α＋１、β、β＋Ｎはいずれも１からＮ２の整数である、
半導体装置。
【請求項１２】
前記積層体内には、前記Ｎ２個のプラグを含めて、ＮＫ種類（Ｋは３以上の整数）の深さを有するＮＫ個のプラグが設けられている、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、３次元半導体メモリを製造する場合などに、様々な深さのコンタクトホールを形成することが多い。この場合、これらのコンタクトホールを形成するための工程数が多くなり、３次元半導体メモリを製造するコストや手間が増加することが問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の深さを有するホールやプラグを効率よく形成することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置の製造方法は、基板上に、複数の第１膜と複数の第２膜とを交互に含む積層体を形成することを含む。さらに、前記方法は、Ｎ種類（Ｎは３以上の整数）の深さを有するＮ２個のホールを前記積層体内に形成する第１処理を実行することを含む。さらに、前記方法は、前記第１処理の実行後に、前記Ｎ２個のホールをＮ２種類の深さを有するように加工する第２処理を実行することを含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。
【図３】第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。
【図４】第１実施形態の半導体装置の製造方法の方針を示す断面図(1/2)である。
【図５】第１実施形態の半導体装置の製造方法の方針を示す断面図(2/2)である。
【図６】第１実施形態の半導体装置の製造方法の方針を示す別の断面図である。
【図７】第１実施形態の半導体装置の製造方法の詳細を示す平面図(1/4)である。
【図８】第１実施形態の半導体装置の製造方法の詳細を示す平面図(2/4)である。
【図９】第１実施形態の半導体装置の製造方法の詳細を示す平面図(3/4)である。
【図１０】第１実施形態の半導体装置の製造方法の詳細を示す平面図(4/4)である。
【図１１】第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/13)である。
【図１２】第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/13)である。
【図１３】第１実施形態の半導体装置の製造方法の詳細を示す断面図(3/13)である。
【図１４】第１実施形態の半導体装置の製造方法の詳細を示す断面図(4/13)である。
【図１５】第１実施形態の半導体装置の製造方法の詳細を示す断面図(5/13)である。
【図１６】第１実施形態の半導体装置の製造方法の詳細を示す断面図(6/13)である。
【図１７】第１実施形態の半導体装置の製造方法の詳細を示す断面図(7/13)である。
【図１８】第１実施形態の半導体装置の製造方法の詳細を示す断面図(8/13)である。
【図１９】第１実施形態の半導体装置の製造方法の詳細を示す断面図(9/13)である。
【図２０】第１実施形態の半導体装置の製造方法の詳細を示す断面図(10/13)である。
【図２１】第１実施形態の半導体装置の製造方法の詳細を示す断面図(11/13)である。
【図２２】第１実施形態の半導体装置の製造方法の詳細を示す断面図(12/13)である。
【図２３】第１実施形態の半導体装置の製造方法の詳細を示す断面図(13/13)である。
【図２４】第２実施形態の半導体装置の構造を示す斜視図である。
【図２５】第３実施形態の半導体装置の製造方法の詳細を示す平面図(1/4)である。
【図２６】第３実施形態の半導体装置の製造方法の詳細を示す平面図(2/4)である。
【図２７】第３実施形態の半導体装置の製造方法の詳細を示す平面図(3/4)である。
【図２８】第３実施形態の半導体装置の製造方法の詳細を示す平面図(4/4)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元半導体メモリを備えている。
【０００９】
図１の半導体装置は、基板１と、第１絶縁膜２と、ソース側導電層３と、第２絶縁膜４と、第１膜の例である複数の電極層５と、第２膜の例である複数の絶縁層６と、ドレイン側導電層７と、第１層間絶縁膜８と、第２層間絶縁膜９と、複数のコンタクトプラグ１１と、第１メモリ絶縁膜１２と、電荷蓄積層１３と、第２メモリ絶縁膜１４と、チャネル半導体層１５とを備えている。
【００１０】
基板１の例は、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向を示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
【００１１】
第１絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、第１絶縁膜２上に形成されている。第２絶縁膜４は、ソース側導電層３上に形成されている。
【００１２】
複数の電極層５と複数の絶縁層６は、第２絶縁膜４上に交互に積層されている。電極層５は、例えばメタル層であり、ワード線や選択線として機能する。電極層５の層数は、例えば４８層以上である。絶縁層６は、例えばシリコン酸化膜である。絶縁層６の層数は、例えば４８層以上である。
【００１３】
ドレイン側導電層７と第１層間絶縁膜８は、これらの電極層５および絶縁層６を含む積層体上に形成されている。第２層間絶縁膜９は、ドレイン側導電層７および第１層間絶縁膜８上に形成されている。
【００１４】
複数のコンタクトプラグ１１は、一部の電極層５および絶縁層６と、第１層間絶縁膜８と、第２層間絶縁膜９とを貫通するコンタクトホール内に形成されている。これらのコンタクトプラグ１１は、互いに異なる電極層５に電気的に接続されている。各コンタクトプラグ１１は例えば、チタン含有層などのバリアメタル層と、タングステン層などのプラグ材層により形成されている。
【００１５】
なお、本実施形態では、コンタクトプラグ１１の側面と電極層５の側面とが接触するのを回避するため、コンタクトプラグ１１の側面と電極層５の側面との間に、不図示の絶縁膜が形成されている。一方、各コンタクトプラグ１１の下面は、対応する電極層５の上面に接触している。
【００１６】
第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４は、第１絶縁膜２、ソース側導電層３、第２絶縁膜４、電極層５、絶縁層６、ドレイン側導電層７、および第２層間絶縁膜９を貫通するメモリホールＭの側面に順に形成されている。チャネル半導体層１５は、メモリホールＭ内に第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を介して形成されており、基板１に電気的に接続されている。
【００１７】
第１メモリ絶縁膜１２は、例えばシリコン酸化膜である。電荷蓄積層１３は、例えばシリコン窒化膜である。第２メモリ絶縁膜１４は、例えばシリコン酸化膜である。チャネル半導体層１５は、例えばポリシリコン層である。なお、電荷蓄積層１３は、ポリシリコン層などの半導体層でもよい。
【００１８】
これらは例えば、メモリホールＭの側面および底面に第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を順に形成し、メモリホールＭの底面から第２メモリ絶縁膜１４、電荷蓄積層１３、および第１メモリ絶縁膜１２を除去し、その後にメモリホールＭ内にチャネル半導体層１５を埋め込むことで形成される。
【００１９】
図２と図３は、第１実施形態の比較例の半導体装置の製造方法を示す断面図であり、コンタクトプラグ１１を形成する工程を示している。符号Ｔｐは、基板１上に形成された周辺トランジスタを表す。
【００２０】
まず、基板１上に第１絶縁膜２、ソース側導電層３、第２絶縁膜４などを形成し、第２絶縁膜４上に複数の電極層５と複数の絶縁層６とを交互に形成する（図２(ａ)）。次に、電極層５と絶縁層６との積層体上に、不図示のドレイン側導電層７、第１層間絶縁膜８、および第２層間絶縁膜９を形成し、第２層間絶縁膜９上にハードマスク層２１とレジスト膜２２とを順に形成する（図２(ａ)）。ハードマスク層２１は、例えばシリコン窒化膜またはカーボン層である。
【００２１】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、レジスト膜２２およびハードマスク層２１に複数のホールパターンを形成する（図２(ａ)）。次に、レジスト膜２２およびハードマスク層２１をマスクとして用いたＲＩＥにより、積層体内にコンタクトホールＨ１、Ｈ３、Ｈ５、Ｈ７を形成する（図２(ａ)）。
【００２２】
図２(ａ)の工程では、コンタクトホールＨ１、Ｈ３、Ｈ５、Ｈ７は、１個の絶縁層６を貫通するように形成される。図２(ａ)にて符号Ｈ１、Ｈ３、Ｈ５、Ｈ７上に示す数字は、コンタクトホールＨ１、Ｈ３、Ｈ５、Ｈ７が貫通する絶縁層６の個数を示している。
【００２３】
次に、レジスト膜２２を除去した後、ハードマスク層２１上にレジスト膜２２’を形成する（図２(ｂ)）。次に、リソグラフィおよびＲＩＥにより、レジスト膜２２’およびハードマスク層２１に複数のホールパターンを形成する（図２(ｂ)）。次に、レジスト膜２２’およびハードマスク層２１をマスクとして用いたＲＩＥにより、積層体内にコンタクトホールＨ２、Ｈ６を形成するとともに、コンタクトホールＨ３、Ｈ７をさらにエッチングする（図２(ｂ)）。
【００２４】
図２(ｂ)の工程では、コンタクトホールＨ２、Ｈ６は、２個の絶縁層６を貫通するように形成され、コンタクトホールＨ３、Ｈ７は、さらに２個の絶縁層６を貫通するようにエッチングされる。その結果、コンタクトホールＨ１、Ｈ２、Ｈ３、Ｈ５、Ｈ６、Ｈ７が貫通する絶縁層６の個数は、それぞれ１個、２個、３個、１個、２個、３個になる。
【００２５】
次に、レジスト膜２２’を除去した後、ハードマスク層２１上にレジスト膜２２”を形成する（図３(ａ)）。次に、リソグラフィおよびＲＩＥにより、レジスト膜２２”およびハードマスク層２１に複数のホールパターンを形成する（図３(ａ)）。次に、レジスト膜２２”およびハードマスク層２１をマスクとして用いたＲＩＥにより、積層体内にコンタクトホールＨ４を形成するとともに、コンタクトホールＨ５、Ｈ６、Ｈ７をさらにエッチングする（図３(ａ)）。
【００２６】
図３(ａ)の工程では、コンタクトホールＨ４は、４個の絶縁層６を貫通するように形成され、コンタクトホールＨ５、Ｈ６、Ｈ７は、さらに４個の絶縁層６を貫通するようにエッチングされる。その結果、コンタクトホールＨ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６、Ｈ７が貫通する絶縁層６の個数は、それぞれ１個、２個、３個、４個、５個、６個、７個になる。
【００２７】
次に、レジスト膜２２”およびハードマスク層２１を除去した後、上述のコンタクトプラグ１１として、コンタクトホールＨ１〜Ｈ７内にコンタクトプラグ１１１〜１１７を形成する（図３(ｂ)）。こうして、互いに異なる電極層５に電気的に接続されたコンタクトプラグ１１１〜１１７が形成される。
【００２８】
コンタクトホールＨ３は、３個の絶縁層６を貫通しているが、この３という数字は２進法で「０１１」と表記される。一方、コンタクトホールＨ６は、６個の絶縁層６を貫通しているが、この６という数字は２進法で「１１０」と表記される。本比較例の１回目、２回目、３回目のリソグラフィはそれぞれ、２進法の１桁目、２桁目、３桁目の値に関連付けて行われる。
【００２９】
例えば、コンタクトホールＨ３用のホールパターンは、３回目のリソグラフィでは形成されず、１回目と２回目のリソグラフィでは形成される。一方、コンタクトホールＨ６用のホールパターンは、１回目のリソグラフィでは形成されず、２回目と３回目のリソグラフィでは形成される。そして、１回目、２回目、３回目のリソグラフィの後には、それぞれ１個（＝２０）、２個（＝２１）、４個（＝２２）の絶縁層５を貫通するようにＲＩＥが行われる。その結果、３回のリソグラフィ（レジスト形成）で７種類（＝２３−１）の深さのコンタクトホールＨ１〜Ｈ７を形成することができる。
【００３０】
なお、図２(ａ)〜図３(ｂ)の段階では、絶縁層６間に電極層５の代わりに犠牲層が形成されていてもよい。犠牲層は、例えばシリコン窒化膜である。この場合、犠牲層はその後の工程で除去され、絶縁層６間に電極層５が埋め込まれる。これは、後述する図４〜図２３でも同様である。犠牲層も、第２膜の例である。
【００３１】
このように、本比較例では、２進法を利用してホール加工を行う。一方、本実施形態では、Ｎ進法（Ｎは３以上の整数）を利用してホール加工を行う。本実施形態では、２回のレジスト形成でＮ２種類の深さのコンタクトホールを形成する。以下、本実施形態のホール加工について、図４〜図６を参照してその方針を説明した後、図７〜図２３を参照してその詳細を説明する。
【００３２】
図４と図５は、第１実施形態の半導体装置の製造方法の方針を示す断面図である。
【００３３】
まず、図２(ａ)の工程と同様に、電極層５と絶縁層６の積層体を形成する（図４(ａ)）。基板１その他の構成の図示は、作図の便宜上省略している。次に、積層体の上方に、ハードマスク層２１およびレジスト膜２２の代わりにレジスト膜２３を形成する（図４(ａ)）。次に、リソグラフィにより、レジスト膜２３にホールパターンＰを形成する（図４(ａ)）。
【００３４】
次に、レジスト膜２３を用いたＲＩＥにより、ホールパターンＰに対応するホールを積層体に形成する（図４(ｂ)）。具体的には、第１ホールＱ１を積層体に形成する。第１ホールＱ１は、１個の絶縁層６を貫通するように形成される。
【００３５】
次に、レジスト膜２３をスリミングして、ホールパターンＰを拡大する（図４(ｃ)）。次に、レジスト膜２３を用いたＲＩＥにより、このホールパターンＰに対応するホールを積層体に形成する（図５(ａ)）。具体的には、第２ホールＱ２を積層体に形成し、第１ホールＱ１をさらにエッチングする。第２ホールＱ２は、１個の絶縁層６を貫通するように形成され、第１ホールＱ１は、さらに１個の絶縁層６を貫通するようにエッチングされる。
【００３６】
その後、図４(ｃ)の工程と図５(ａ)の工程とを交互に繰り返す。図５(ｂ)は、図５(ａ)のレジスト膜２３をスリミングして、ホールパターンＰを拡大した様子を示している。
【００３７】
図５(ｃ)は、３回のスリミングにより加工された積層体を示している。第１ホールＱ１は４個の絶縁層６を貫通し、第２ホールＱ２は３個の絶縁層６を貫通している。さらに、第３ホールＱ３は２個の絶縁層６を貫通し、第４ホールＱ４は１個の絶縁層６を貫通している。
【００３８】
ここで、第１から第４ホールＱ１〜Ｑ４は、互いに連結されている。このような連結を回避するための方法を、図６を参照して説明する。
【００３９】
図６は、第１実施形態の半導体装置の製造方法の方針を示す別の断面図である。
【００４０】
まず、図２(ａ)の工程と同様に、電極層５と絶縁層６の積層体を形成する（図６(ａ)）。基板１およびその他の構成の図示は、作図の便宜上省略している。次に、積層体の上方にハードマスク層２１を形成し、リソグラフィおよびＲＩＥによりハードマスク層２１にホールパターンＲａ〜Ｒｃを形成する（図６(ａ)）。
【００４１】
次に、ハードマスク層２１上に、有機膜２４とレジスト膜２２とを順に形成する（図６(ａ)）。有機膜２４としては、レジスト膜２２と異なる種々の有機膜を採用可能である。本実施形態の有機膜２４は、ホールパターンＲａ〜Ｒｃへの埋め込み性の悪い膜であり、ホールパターンＲａ〜Ｒｃが空洞に保たれるように形成される。次に、レジスト膜２２および有機膜２４をスリミングし、ホールパターンＲａをレジスト膜２２および有機膜２４から露出させる（図６(ａ)）。
【００４２】
次に、ハードマスク層２１、有機膜２４、およびレジスト膜２２を用いたＲＩＥにより、ホールパターンＲａに対応する第１ホールＨａを積層体に形成する（図６(ｂ)）。第１ホールＨａは、１個の絶縁層６を貫通するように形成される。
【００４３】
その後、図６(ａ)のスリミングと図６(ｂ)のＲＩＥとを交互に繰り返す。その結果、第１ホールＨａがさらにエッチングされると共に、ホールパターンＲｂに対応する第２ホールや、ホールパターンＲｃに対応する第３ホールが積層体に形成される。このように、本方法によれば、ホール同士の連結を回避することができる。本方法は、図７〜図２３に示すホール加工に適用される。
【００４４】
図７〜図１０は、第１実施形態の半導体装置の製造方法の詳細を示す平面図である。本実施形態の半導体装置の製造方法は、図７(ａ)の工程から図１０(ｃ)の工程の順に実行される。これらの図は、Ｘ方向に平行に延びる４本の直線１〜４と、Ｙ方向に平行に延びる直線５〜８とを示している。
【００４５】
図１１〜図２３は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。これらの図は、直線１〜８に沿った断面を示している。図１１の工程から図２２の工程はそれぞれ、図７(ａ)の工程から図１０(ｃ)の工程に対応している。図２３の工程は、図２２の工程の後に実行される。
【００４６】
図７(ａ)から図９(ａ)の工程では、Ｎ種類（Ｎは３以上の整数）の深さを有するＮ２個のコンタクトホールを形成する第１処理を実行する。さらに、図９(ｂ)から図１０(ｃ)の工程では、第１処理の実行後に、Ｎ２個のコンタクトホールをＮ２種類の深さを有するように加工する第２処理を実行する。
【００４７】
本実施形態のＮの値は４であり、４進法を利用してホール加工を行う。よって、第１処理では、４種類の深さを有する１６個のコンタクトホールが形成される。第２処理では、１６個のコンタクトホールが１６種類の深さを有するように加工される。
【００４８】
まず、図２(ａ)の工程と同様に、電極層５と絶縁層６の積層体を形成する（図７(ａ)、図１１）。基板１およびその他の構成の図示は、作図の便宜上省略している。次に、積層体の上方にハードマスク層２１を形成し、リソグラフィおよびＲＩＥによりハードマスク層２１に１６個のホールパターンＲを形成する。これらのホールパターンＲは、１６個のコンタクトホールを形成する予定の位置に形成され、具体的には、直線１〜８の交点に形成される。ハードマスク層２１は、第５膜の一例である。
【００４９】
次に、ハードマスク層２１上に、有機膜２４とレジスト膜２２とを順に形成する（図７(ｂ)、図１２）。有機膜２４としては、レジスト膜２２と異なる種々の有機膜を採用可能である。本実施形態の有機膜２４は、ホールパターンＲへの埋め込み性の悪い膜であり、ホールパターンＲが空洞に保たれるように形成される。有機膜２４とレジスト膜２２は、第３膜の一例である。
【００５０】
次に、レジスト膜２２および有機膜２４をスリミングし、直線４上のホールパターンＲをレジスト膜２２および有機膜２４から露出させる（図７(ｃ)、図１３）。次に、ハードマスク層２１、有機膜２４、およびレジスト膜２２を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールを積層体に新たに形成する。これらのコンタクトホールは、１個の絶縁層６を貫通するように形成される。図１３(ｄ)等に示す数字「１」は、このことを示している。
【００５１】
次に、レジスト膜２２および有機膜２４をスリミングし、さらに直線３上のホールパターンＲをレジスト膜２２および有機膜２４から露出させる（図８(ａ)、図１４）。次に、ハードマスク層２１、有機膜２４、およびレジスト膜２２を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールを積層体に新たに形成する。これらのコンタクトホールは、１個の絶縁層６を貫通するように形成される。このＲＩＥは、直線４上のコンタクトホールにも作用する。その結果、直線４上のコンタクトホールは、合計で２個の絶縁層６を貫通するようにエッチングされる。図１４(ｄ)等に示す数字「２」は、このことを示している（以下同様）。
【００５２】
次に、レジスト膜２２および有機膜２４をスリミングし、さらに直線２上のホールパターンＲをレジスト膜２２および有機膜２４から露出させる（図８(ｂ)、図１５）。次に、ハードマスク層２１、有機膜２４、およびレジスト膜２２を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールを積層体に新たに形成する。これらのコンタクトホールは、１個の絶縁層６を貫通するように形成される。また、直線３上のコンタクトホールは、合計で２個の絶縁層６を貫通するようにエッチングされ、直線４上のコンタクトホールは、合計で３個の絶縁層６を貫通するようにエッチングされる。
【００５３】
次に、レジスト膜２２および有機膜２４をスリミングし、さらに直線１上のホールパターンＲをレジスト膜２２および有機膜２４から露出させる（図８(ｃ)、図１６）。次に、ハードマスク層２１、有機膜２４、およびレジスト膜２２を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールを積層体に新たに形成する。これらのコンタクトホールは、１個の絶縁層６を貫通するように形成される。また、直線２上のコンタクトホールは、合計で２個の絶縁層６を貫通するようにエッチングされ、直線３上のコンタクトホールは、合計で３個の絶縁層６を貫通するようにエッチングされ、直線４上のコンタクトホールは、合計で４個の絶縁層６を貫通するようにエッチングされる。
【００５４】
次に、積層体から有機膜２４およびレジスト膜２２を除去する（図９(ａ)、図１７）。
【００５５】
このように、第１処理では、４種類の深さを有する１６個のコンタクトホールが形成される。具体的には、第１の深さを有する４個のコンタクトホールが直線１上に形成され、第２の深さを有する４個のコンタクトホールが直線２上に形成される。また、第３の深さを有する４個のコンタクトホールが直線３上に形成され、第４の深さを有する４個のコンタクトホールが直線４上に形成される。ここで、第Ｘの深さ（Ｘは１から４の整数）は、Ｘ個の絶縁層６を貫通する深さである。
【００５６】
これを直線５〜８の観点から表現すると、第１から第４の深さを有する４個のコンタクトホールが、直線５〜８の各直線上に形成される。第１処理では、４回のスリミングにより、４種類の深さのコンタクトホールが直線５〜８の各直線上に形成される。直線５〜８は、第１から第Ｎの直線の例である。
【００５７】
次に、ハードマスク層２１上に、有機膜２４’とレジスト膜２２’とを順に形成する（図９(ｂ)、図１８）。有機膜２４’としては、レジスト膜２２’と異なる種々の有機膜を採用可能である。本実施形態の有機膜２４’は、ホールパターンＲへの埋め込み性の悪い膜であり、ホールパターンＲが空洞に保たれるように形成される。有機膜２４’とレジスト膜２２’は、第４膜の一例である。本実施形態の有機膜２４’およびレジスト膜２２’はそれぞれ、有機膜２４およびレジスト膜２２と同じ材料で形成されている。
【００５８】
次に、レジスト膜２２’および有機膜２４’をスリミングし、直線８上のホールパターンＲをレジスト膜２２’および有機膜２４’から露出させる（図９(ｃ)、図１９）。次に、ハードマスク層２１、有機膜２４’、およびレジスト膜２２’を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールをさらにエッチングする。これらのコンタクトホールは、さらに４個の絶縁層６を貫通するようにエッチングされる。図１９(ｈ)に示す数字「５〜８」は、このことを示している。
【００５９】
次に、レジスト膜２２’および有機膜２４’をスリミングし、さらに直線７上のホールパターンＲをレジスト膜２２’および有機膜２４’から露出させる（図１０(ａ)、図２０）。次に、ハードマスク層２１、有機膜２４’、およびレジスト膜２２’を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールをさらにエッチングする。これらのコンタクトホールは、さらに４個の絶縁層６を貫通するようにエッチングされる。このＲＩＥは、直線８上のコンタクトホールにも作用する。その結果、直線８上のコンタクトホールも、さらに４個の絶縁層６を貫通するようにエッチングされる。図２０(ｈ)に示す数字「９〜１２」は、このことを示している。
【００６０】
次に、レジスト膜２２’および有機膜２４’をスリミングし、さらに直線６上のホールパターンＲをレジスト膜２２’および有機膜２４’から露出させる（図１０(ｂ)、図２１）。次に、ハードマスク層２１、有機膜２４’、およびレジスト膜２２’を用いたＲＩＥにより、これらのホールパターンＲに対応するコンタクトホールをさらにエッチングする。これらのコンタクトホールは、さらに４個の絶縁層６を貫通するようにエッチングされる。また、直線７上や直線８上のコンタクトホールも、さらに４個の絶縁層６を貫通するようにエッチングされる。図２１(ｇ)に示す数字「９〜１２」や、図２１(ｈ)に示す数字「１３〜１６」は、このことを示している。
【００６１】
次に、積層体から有機膜２４’およびレジスト膜２２’を除去する（図１０(ｃ)、図２２）。
【００６２】
このように、第２処理では、１６個のコンタクトホールが１６種類の深さを有するように加工される。具体的には、直線５上のコンタクトホールの深さが、第１から第４の深さに維持され、直線６上のコンタクトホールの深さが、第５から第８の深さに変化するようホール加工が行われる。また、直線７上のコンタクトホールの深さが、第９から第１２の深さに変化し、直線８上のコンタクトホールの深さが、第１３から第１６の深さに変化するようホール加工が行われる。ここで、第Ｙの深さ（Ｙは１から１６の整数）は、Ｙ個の絶縁層６を貫通する深さである。
【００６３】
よって、直線５〜８をそれぞれ第１から第４の直線と表現すると、第２処理では、第Ｘの直線上のコンタクトホールがさらに４×（Ｘ−１）個の絶縁層６を貫通するように加工される。具体的には、直線６上のコンタクトホールは、さらに４個の絶縁層６を貫通するように加工される。また、直線７上のコンタクトホールは、さらに８個の絶縁層６を貫通するように加工される。また、直線８上のコンタクトホールは、さらに１２個の絶縁層６を貫通するように加工される。第２処理では、３回のスリミングにより、１６種類の深さのコンタクトホールが積層体に形成される。
【００６４】
次に、これらのコンタクトホール内にコンタクトプラグ１１を形成する（図２３）。こうして、１６種類の深さ（厚さ）を有し、互いに異なる電極層５に電気的に接続されたコンタクトプラグ１１が形成される。
【００６５】
これらのコンタクトプラグ１１は、Ｘ方向とＹ方向とに互いに隣接し、第１から第１６の深さを有している。ここで、第１から第１６の深さはそれぞれ、１個から１６個の絶縁層６を貫通する深さである。Ｙ方向は第１方向の一例であり、Ｘ方向は第２方向の一例である。
【００６６】
Ｙ方向に隣接するコンタクトプラグ１１同士は、第αの深さと第α＋１の深さとを有している（α、α＋１はいずれも１から１６の整数）。よって、Ｙ方向に隣接するコンタクトプラグ１１同士の深さの差は１である。例えば、図２３(ｈ)において、Ｙ方向に隣接するコンタクトプラグ１１同士の深さの差は、「１４−１３」「１５−１４」「１４−１３」で、いずれも１である。
【００６７】
Ｘ方向に隣接するコンタクトプラグ１１同士は、第βの深さと第β＋４の深さとを有している（β、β＋４はいずれも１から１６の整数）。よって、Ｘ方向に隣接するコンタクトプラグ１１同士の深さの差は４である。例えば、図２３(ｄ)において、Ｘ方向に隣接するコンタクトプラグ１１同士の深さの差は、「８−４」「１２−８」「１６−１２」で、いずれも４である。
【００６８】
以上のように、本実施形態では、Ｎ種類（Ｎは３以上の整数）の深さを有するＮ２個のコンタクトホールを形成する第１処理を実行する。さらに、第１処理の実行後に、Ｎ２個のコンタクトホールをＮ２種類の深さを有するように加工する第２処理を実行する。
【００６９】
例えば、Ｎの値が４の場合には、第１処理により、４種類の深さを有する１６個のコンタクトホールを形成し、第２処理により、１６個のコンタクトホールを１６種類の深さを有するように加工する。
【００７０】
よって、本実施形態では、２回のレジスト形成（図７(ｂ)、図９(ｂ)）でＮ２種類の深さのコンタクトホールを形成することができる。その結果、様々な深さのコンタクトホールを形成する場合にも、これらのコンタクトホールを少ない工程数で形成することができ、半導体装置を製造するコストや手間を低減することができる。よって、本実施形態によれば、複数の深さを有するコンタクトホールやコンタクトプラグ１１を効率よく形成することが可能となる。
【００７１】
なお、Ｎの値は、３以上であれば４以外でも構わない。また、本実施形態の構成や方法は、コンタクトホール以外のホールにも適用可能である。
【００７２】
（第２実施形態）
図２４は、第２実施形態の半導体装置の構造を示す斜視図である。図２４の半導体装置は、ＲｅＲＡＭ（Resistive Random Access Memory）を備えている。
【００７３】
図２４の半導体装置は、複数のグローバルビット線３１を備えている。これらのグローバルビット線３１は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。図１と同様に、図２４は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向を示している。グローバルビット線３１は、Ｘ方向に延びている。
【００７４】
各グローバルビット線３１上には、複数の半導体部材３２が形成されている。これらの半導体部材３２は、Ｘ方向およびＹ方向に沿ってマトリクス状に配列されている。符号Ｅａ、Ｅｂはそれぞれ、各半導体部材３２の下端と上端とを示している。各半導体部材３２の下端Ｅａは、１本のグローバルビット線３１に電気的に接続されている。各半導体部材３２は、１本のグローバルビット線３１上に形成されたｎ型部分３２ａと、ｎ型部分３２ａ上に形成されたｐ型部分３２ｂと、ｐ型部分３２ｂ上に形成されたｎ型部分３２ｃとを含んでいる。
【００７５】
図２４の半導体装置はさらに、半導体部材３２間をＹ方向に延びる複数のゲート電極３３を備えている。各ゲート電極３３は、ｎ型部分３２ａの上部、ｐ型部分３２ｂの全体、およびｎ型部分３２ｃの下部の＋Ｘ方向側面または−Ｘ方向側面に、ゲート絶縁膜３４を介して設けられている。
【００７６】
各半導体部材３２の＋Ｘ方向側面および−Ｘ方向側面には、ゲート絶縁膜３４が形成されている。１つの半導体部材３２と、１対のゲート電極３３と、これらの間のゲート絶縁膜３４は、符号Ｔｒで示すように、ｎチャネル型のＴＦＴ（Thin Film Transistor）を構成している。
【００７７】
各半導体部材３２上には、Ｚ方向に延びるピラー形状を有する１本のローカルビット線３５が形成されている。ローカルビット線３５は例えば、チタン窒化膜により形成されている。符号Ｅｃ、Ｅｄはそれぞれ、各ローカルビット線３５の下端および上端を示している。各ローカルビット線３５の下端Ｅｃは、１つの半導体部材３２の上端Ｅｂに電気的に接続されている。
【００７８】
各ローカルビット線３５の＋Ｘ方向側面および−Ｘ方向側面には、抵抗変化膜３６が形成されている。抵抗変化膜３６は、供給された電圧または電流に応じて抵抗状態が変化する膜である。
【００７９】
図２４の半導体装置はさらに、ローカルビット線３５間をＹ方向に延びる複数のワード線３７を備えている。Ｘ方向に隣接するローカルビット線３５間には、Ｚ方向に互いに隣接する複数のワード線３７が配置されている。ワード線３７は例えば、チタン窒化膜により形成されている。抵抗変化膜３６は、ローカルビット線３５とワード線３７との間に形成されている。
【００８０】
本実施形態では、これらのワード線３７を含む複数の電極層と、これらの電極層同士を電気的に絶縁する複数の絶縁層が、基板上に交互に形成されている。第１実施形態で説明したコンタクトホールの形成方法は、これらの電極層および絶縁層内に形成されるコンタクトホールにも適用可能である。この場合、絶縁層は第１膜の一例であり、電極層は第２膜の一例である。
【００８１】
本実施形態によれば、ＲｅＲＡＭにおけるホールやプラグを効率よく形成することが可能となる。
【００８２】
（第３実施形態）
図２５〜図２８は、第３実施形態の半導体装置の製造方法の詳細を示す平面図である。
【００８３】
本実施形態では、図１０(ｃ)および図２２の工程の実行後に、図２３の工程の代わりに図２５〜図２８の工程（第３処理）を実行する。
【００８４】
図２５は、電極層５と絶縁層６の積層体に形成されたＮ組（ここでは４組）のホール群を示し、具体的には、第１から第４のホール群Ｇ１〜Ｇ４を示している。各ホール群は、第１から第１６の深さを有する１６個のコンタクトホールにより構成されている。本実施形態では、図７(ａ)〜図１０(ｃ)の工程（すなわち図１１〜図２２の工程）において、第１から第１６の深さを有する１６個のコンタクトホールを４組分形成する。
【００８５】
本実施形態ではまず、ハードマスク２１上に、有機膜２４”（図示せず）とレジスト膜２２”とを順に形成する（図２５）。本実施形態の有機膜２４”およびレジスト膜２２”はそれぞれ、有機膜２４およびレジスト膜２２と同じ材料で形成されている。
【００８６】
次に、レジスト膜２２”および有機膜２４”をスリミングし、第４のホール群Ｇ４のホールパターンＲをレジスト膜２２”および有機膜２４”から露出させる（図２６）。次に、ハードマスク層２１、レジスト膜２２”、および有機膜２４”を用いたＲＩＥにより、これらのホールパターンＲに対応する１６個のコンタクトホールをエッチングする。これらのコンタクトホールは、さらに１６個の絶縁層６を貫通するようにエッチングされる。第４のホール群Ｇ４に示す数字「１７〜３２」は、このことを示している。
【００８７】
次に、レジスト膜２２”および有機膜２４”をスリミングし、さらに第３のホール群Ｇ３のホールパターンＲをレジスト膜２２”および有機膜２４”から露出させる（図２７）。次に、ハードマスク層２１、レジスト膜２２”、および有機膜２４”を用いたＲＩＥにより、これらのホールパターンＲに対応する３２個のコンタクトホールをさらにエッチングする。これらのコンタクトホールは、さらに１６個の絶縁層６を貫通するようにエッチングされる。第４のホール群Ｇ４に示す数字「３３〜４８」と、第３のホール群Ｇ３に示す数字「１７〜３２」は、このことを示している。
【００８８】
次に、レジスト膜２２”および有機膜２４”をスリミングし、さらに第２のホール群Ｇ２のホールパターンＲをレジスト膜２２”および有機膜２４”から露出させる（図２８）。次に、ハードマスク層２１、レジスト膜２２”、および有機膜２４”を用いたＲＩＥにより、これらのホールパターンＲに対応する４８個のコンタクトホールをさらにエッチングする。これらのコンタクトホールは、さらに１６個の絶縁層６を貫通するようにエッチングされる。第４のホール群Ｇ４に示す数字「４９〜６４」と、第３のホール群Ｇ３に示す数字「３３〜４８」と、第２のホール群Ｇ２に示す数字「１７〜３２」は、このことを示している。
【００８９】
その後、積層体から有機膜２４”およびレジスト膜２２”が除去される。
【００９０】
こうして、図２５〜図２８の工程（第３処理）では、Ｎ３種類の深さを有するＮ３個のコンタクトホール、すなわち、４３（＝６４）種類の深さを有する４３（＝６４）個のコンタクトホールが積層体内に形成される。
【００９１】
第３処理では、第Ｚのホール群（Ｚは１からＮの整数）のＮ２個のホールが、さらにＮ２×（Ｚ−１）個の絶縁層６を貫通するように加工される。例えば、第４のホール群Ｇ４の１６個のホールは、さらに４８個の絶縁層６を貫通するように加工される。これは、図２６、図２７、および図２８の工程に示す通りである。
【００９２】
本実施形態では、図２５において第１から第ＮＫ−２（Ｋは３以上の整数）のホール群を積層体に用意してもよい。この場合、図２５〜図２８の工程をＫ−２回繰り返すことで、ＮＫ種類の深さを有するＮＫ個のコンタクトホールを積層体内に形成することができる。例えばＫ＝４の場合には、第１から第４２のホール群から、４４種類の深さを有する４４個のコンタクトホールを積層体内に形成することができる。
【００９３】
この場合の第３処理では、第Ｚのホール群（Ｚは１からＮＫ−２の整数）のＮ２個のホールが、さらにＮ２×（Ｚ−１）個の絶縁層６を貫通するように加工されることになる。
【００９４】
以上のように、本実施形態によれば、Ｎ２種類の深さを有するＮ２個のコンタクトホールをＮＫ−２組分形成することで、ＮＫ種類の深さを有するＮＫ個のコンタクトホールを形成することが可能となる。
【００９５】
なお、第１実施形態の図２３の工程は、本実施形態にも適用可能である。これにより、ＮＫ種類の深さを有するＮＫ個のコンタクトプラグ１１を形成することができる。また、本実施形態の方法は、第２実施形態のＲｅＲＡＭにも適用可能である。
【００９６】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００９７】
１：基板、２：第１絶縁膜、３：ソース側導電層、４：第２絶縁膜、５：電極層、
６：絶縁層、７：ドレイン側導電層、８：第１層間絶縁膜、９：第２層間絶縁膜、
１１：コンタクトプラグ、１２：第１メモリ絶縁膜、１３：電荷蓄積層、
１４：第２メモリ絶縁膜、１５：チャネル半導体層、２１：ハードマスク層、
２２、２２’、２２”：レジスト膜、２３：レジスト膜、２４、２４’：有機膜、
３１：グローバルビット線、３２：半導体部材、３２ａ：ｎ型部分、
３２ｂ：ｐ型部分、３２ｃ：ｎ型部分、３３：ゲート電極、３４：ゲート絶縁膜、
３５：ローカルビット線、３６：抵抗変化膜、３７：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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