(57)【要約】【課題】経時的な信頼性を向上させることができる半導体装置を提供すること。【解決手段】層間絶縁膜１０は、トレンチ７に埋め込まれたゲート絶縁膜８およびゲート電極９を覆う。ソース電極１６は、第１ＴｉＮ膜１１、ＮｉＳｉ膜１２、Ｔｉ膜１３、第２ＴｉＮ膜１４およびＡｌ合金膜１５を有する。第１ＴｉＮ膜１１は、コンタクトホール１０ａの底面１０ｄにおいて半導体基板４０に接触しないように、層間絶縁膜１０の一部を覆う。ＮｉＳｉ膜１２は、コンタクトホール１０ａにおいて半導体基板４０とオーミック接触する。Ｔｉ膜１３、第２ＴｉＮ膜１４およびＡｌ合金膜１５は、層間絶縁膜１０上から半導体基板４０のおもて面上にわたって、第１ＴｉＮ膜１１およびＮｉＳｉ膜１２の表面上に順に積層されている。ソース電極１６には、半導体基板４０のおもて面に対して垂直に立てた状態で、めっき膜１７を介して端子ピン１８がはんだ接合されている。【選択図】図１
2019071312.tif 000002
【特許請求の範囲】
【請求項１】
第１主面および第２主面を有し、シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
第１導電型の第１半導体層と、
前記第１半導体層よりも前記第１主面側に、前記第１半導体層に接して設けられ、前記第１主面に露出された第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１の第１導電型半導体領域と、
前記第１の第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部において前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板の前記第１主面に設けられ、前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜を深さ方向に貫通して前記半導体基板の前記第１主面に達するコンタクトホールと、
前記コンタクトホールにおいて、前記第１の第１導電型半導体領域および前記第２半導体層にオーミック接触する第１電極と、
めっき膜を介して前記第１電極にはんだ接合された端子ピンと、
前記半導体基板の前記第２主面に設けられた第２電極と、
を備え、
前記第１電極は、
前記コンタクトホールに露出する前記半導体基板の前記第１主面と離して設けられ、前記層間絶縁膜の一部を覆う第１窒化チタン膜と、
前記コンタクトホールに露出する前記半導体基板の前記第１主面に設けられ、前記オーミック接触を形成するシリサイド膜と、
前記層間絶縁膜上から前記半導体基板の前記第１主面上にわたって設けられ、前記第１窒化チタン膜および前記シリサイド膜を覆う、アルミニウムを主成分とするアルミニウム金属膜と、を有することを特徴とする半導体装置。
【請求項２】
前記第１窒化チタン膜は、前記層間絶縁膜の、前記ゲート電極側に対して反対側の前記第１主面に平行な平坦部のみを覆うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１窒化チタン膜は、前記層間絶縁膜の前記平坦部と側面との境界よりも当該平坦部側で終端していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１窒化チタン膜の幅は、前記トレンチの幅以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１電極は、
前記第１窒化チタン膜および前記シリサイド膜と、前記アルミニウム金属膜と、の間に、
前記層間絶縁膜上から前記半導体基板の前記第１主面上にわたって設けられ、前記第１窒化チタン膜および前記シリサイド膜を覆うチタン膜と、
前記チタン膜上に設けられた第２窒化チタン膜と、をさらに有し、
前記アルミニウム金属膜は、前記第２窒化チタン膜上に設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第１の第２導電型半導体領域と、
隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第１の第２導電型半導体領域と離して選択的に設けられ、前記第２半導体層に接する第２の第２導電型半導体領域と、
をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）においてトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造では、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりのセル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
【０００４】
また、デバイスの電流密度を増加させた分、セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
【０００５】
従来の両面冷却構造の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴを例に説明する。図１１は、従来の半導体装置の構造を示す断面図である。図１１に示す従来の半導体装置は、炭化珪素からなる半導体基板１４０のおもて面（ｐ型炭化珪素層１４２側の面）側に、一般的なトレンチゲート構造のＭＯＳゲートを備える。半導体基板１４０は、炭化珪素からなるｎ+型出発基板１０１のおもて面上に、ｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層１４１，１４２を順にエピタキシャル成長させたエピタキシャル基板である。
【０００６】
半導体基板１４０のおもて面上には、ソース電極（ソースパッド）１１６が設けられている。ソース電極１１６は、コンタクトホール１１０ａ内においてｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６にオーミック接触し、かつ層間絶縁膜１１０によりゲート電極１０９と電気的に絶縁されている。具体的には、ソース電極１１６は、半導体基板１４０のおもて面上に、第１窒化チタン（ＴｉＮ）膜１１１、ニッケルシリサイド（ＮｉＳｉ）膜１１２、チタン（Ｔｉ）膜１１３、第２ＴｉＮ膜１１４およびアルミニウム（Ａｌ）膜１１５を積層してなる。
【０００７】
第１ＴｉＮ膜１１１は、ＮｉＳｉ膜１１２の形成時に層間絶縁膜１１０側へのＮｉ原子の拡散を防止するバリアメタルとして機能する。第１ＴｉＮ膜１１１は、層間絶縁膜１１０の表面全体を覆い、コンタクトホール１１０ａ内には設けられていない。層間絶縁膜１１０の表面全体とは、層間絶縁膜１１０の上面（ゲート電極１０９側に対して反対側の表面の、基板おもて面に略平行な平坦部）１１０ｂおよび側面（コンタクトホール１１０ａの側壁）１１０ｃである。ＮｉＳｉ膜１１２は、半導体基板１４０（ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６）とオーミック接触する。
【０００８】
ＮｉＳｉ膜１１２は、半導体基板１４０の、コンタクトホール１１０ａに露出する部分（コンタクトホール１１０ａの底面１１０ｄ）上にのみ設けられている。ＮｉＳｉ膜１１２は、第１ＴｉＮ膜１１１の表面からコンタクトホール１１０ａの底面１１０ｄにわたって形成したニッケル（Ｎｉ）膜を、半導体基板１４０と反応させてシリサイド化した後にコンタクトホール１１０ａの底面１１０ｄ上にのみ残したものである。Ｔｉ膜１１３、第２ＴｉＮ膜１１４およびＡｌ膜１１５は、第１ＴｉＮ膜１１１からＮｉＳｉ膜１１２にわたって、第１ＴｉＮ膜１１１およびＮｉＳｉ膜１１２の表面上に順に積層されている。
【０００９】
Ｔｉ膜１１３および第２ＴｉＮ膜１１４は、第１ＴｉＮ膜１１１による機能以外の機能を得るためのバリアメタルである。Ａｌ膜１１５は、電気伝導性に優れ、かつ化学的安定性を有する。ソース電極１１６上には、めっき膜１１７およびはんだ層（不図示）を介して端子ピン１１８の一方の端部が接合されている。端子ピン１１８の他方の端部は、半導体基板１４０のおもて面に対向するように配置された金属バー（不図示）に接合されている。ソース電極１１６の表面のめっき膜１１７以外の部分は、第１保護膜１１９で覆われている。めっき膜１１７と第１保護膜１１９との境界は、第２保護膜１２０で覆われている。
【００１０】
ドレイン電極１２１は、半導体基板１４０の裏面（ｎ+型出発基板１０１の裏面）に接する。ドレイン電極１２１上には、ドレインパッド１２２が設けられている。ドレインパッド１２２は、その全面が金属ベース板（不図示）の一方の主面に接合されている。金属ベース板の他方の主面は、冷却フィン（不図示）のベース部に少なくとも一部が接触した状態で取り付けられている。符号１０３，１０７，１０８は、それぞれｎ型電流拡散領域、トレンチおよびゲート絶縁膜である。符号１３１，１３２は、ＭＯＳＦＥＴのオフ時にゲート絶縁膜１０８にかかる電界を抑制するｐ+型領域である。
【００１１】
また、積層構造のおもて面電極を備えた従来の半導体装置として、層間絶縁膜の上面上およびコンタクトホールの底面上に、チタン膜および窒化チタン膜を順に積層した積層構造を有するオーミックメタルが設けられ、層間絶縁膜上（オーミックメタル上）に、コンタクトホールに埋め込まれるようにアルミニウムを主成分とするソース電極が設けられた装置が提案されている（例えば、下記特許文献１（第００４２段落、第３Ａ，１６図）参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開第２０１０／１１０２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述した従来の両面冷却構造の半導体装置（図１１参照）では、ソース電極１１６にかかる応力が端子ピン１１８を接合した部分で大きくなり、当該部分でゲート電極１０９にかかる応力も大きくなる。このため、層間絶縁膜１１０の表面全体を覆うように第１ＴｉＮ膜１１１を設けて、ソース電極１１６にかかる応力を均一にすることで、端子ピン１１８側からゲート電極１０９にかかる応力を緩和させている。しかしながら、層間絶縁膜１１０の表面全体を覆うように第１ＴｉＮ膜１１１を設けることで、コンタクトホール１１０ａ内において第１ＴｉＮ膜１１１が半導体基板１４０に接触する。これによって、半導体基板１４０との接触箇所１１１ａで第１ＴｉＮ膜１１１にかかる応力が大きくなるため、次の問題が生じる。
【００１４】
図１２は、一般的なＭＯＳＦＥＴのゲート電圧とソース−ドレイン間電流との関係を示す特性図である。一般的に、ゲート電極にかかる応力が均一である場合、ゲート−ソース間にゲート閾値電圧Ｖｔｈ以上の電圧（ゲート電圧）Ｖｇｓを印加したときにソース−ドレイン間に流れる電流（チャネルを流れる）Ｉｄｓは、ゲート電圧Ｖｇｓと比例関係にあり、ゲート電圧Ｖｇｓが大きいほど大きくなる（図１２）。一方、上述したように半導体基板１４０との接触箇所１１１ａで第１ＴｉＮ膜１１１にかかる応力が大きくなると、ソース−ドレイン間電流Ｉｄｓの電流値が特に低い電流値で変動する。すなわち、絶縁膜１０８にかかる電界が変化するため、ゲート電圧Ｖｇｓの立ち上がり（ゲート閾値電圧Ｖｔｈ）が初期特性（設計値）から経時的に変動してしまう（後述する図１０参照）。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、経時的な信頼性を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の第１半導体層および第２導電型の第２半導体層を備え、次の特徴を有する。半導体基板は、第１主面および第２主面を有し、シリコンよりもバンドギャップの広い半導体からなる。第２半導体層は、前記第１半導体層よりも前記第１主面側に、前記第１半導体層に接して設けられ、前記第１主面に露出されている。前記第２半導体層の内部に、第１の第１導電型半導体領域が選択的に設けられている。トレンチは、前記第１の第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記トレンチの内部に、前記トレンチの内壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部において前記ゲート絶縁膜上にゲート電極が設けられている。前記半導体基板の前記第１主面に、層間絶縁膜が設けられている。前記層間絶縁膜は、前記ゲート絶縁膜および前記ゲート電極を覆う。コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記半導体基板の前記第１主面に達する。第１電極は、前記コンタクトホールにおいて、前記第１の第１導電型半導体領域および前記第２半導体層にオーミック接触する。端子ピンは、めっき膜を介して前記第１電極にはんだ接合されている。前記第２電極は、前記半導体基板の前記第２主面に設けられている。前記第１電極は、第１窒化チタン膜、シリサイド膜およびアルミニウム金属膜を有する。前記第１窒化チタン膜は、前記コンタクトホールに露出する前記半導体基板の前記第１主面と離して設けられ、前記層間絶縁膜の一部を覆う。前記シリサイド膜は、前記コンタクトホールに露出する前記半導体基板の前記第１主面に設けられ、前記オーミック接触を形成する。前記アルミニウム金属膜は、アルミニウムを主成分とし、前記層間絶縁膜上から前記半導体基板の前記第１主面上にわたって設けられ、前記第１窒化チタン膜および前記シリサイド膜を覆う。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第１窒化チタン膜は、前記層間絶縁膜の、前記ゲート電極側に対して反対側の前記第１主面に平行な平坦部のみを覆うことを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第１窒化チタン膜は、前記層間絶縁膜の前記平坦部と側面との境界よりも当該平坦部側で終端していることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１窒化チタン膜の幅は、前記トレンチの幅以上であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、前記第１窒化チタン膜および前記シリサイド膜と、前記アルミニウム金属膜と、の間に、チタン膜および第２窒化チタン膜をさらに有する。前記チタン膜は、前記層間絶縁膜上から前記半導体基板の前記第１主面上にわたって設けられ、前記第１窒化チタン膜および前記シリサイド膜を覆う。前記第２窒化チタン膜は、前記チタン膜上に設けられている。前記アルミニウム金属膜は、前記第２窒化チタン膜上に設けられていることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、第１，２の第２導電型半導体領域をさらに備える。前記第１の第２導電型半導体領域は、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う。前記第２の第２導電型半導体領域は、隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第１の第２導電型半導体領域と離して選択的に設けられ、前記第２半導体層に接することを特徴とする。
【００２２】
上述した発明によれば、第１窒化チタン膜に、端子ピンからかかる応力が部分的に大きくなる箇所は存在しないため、第１窒化チタン膜からゲート絶縁膜に経時的にかかる応力も小さくなる。これにより、ゲート電圧の立ち上がりが初期特性から経時的に変動することを防止することができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置によれば、ＭＯＳゲートの経時的な信頼性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施例の第１ＴｉＮ膜にかかる応力値を示す特性図である。
【図１０】実施例のゲート電圧とソース−ドレイン間電流との関係を示す特性図である。
【図１１】従来の半導体装置の構造を示す断面図である。
【図１２】一般的なＭＯＳＦＥＴのゲート電圧とソース−ドレイン間電流との関係を示す特性図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２６】
（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１には、活性領域に配置された隣接する２つの単位セル（素子の構成単位）のみを図示し、活性領域の他の単位セルや、活性領域の周囲を囲むエッジ終端領域を図示省略する（図２〜７においても同様）。
【００２７】
活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ（半導体基板４０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板４０のおもて面（第１主面））側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
【００２８】
図１に示す実施の形態にかかる半導体装置は、炭化珪素からなる半導体基板４０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板４０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）４１，４２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第１の第１導電型半導体領域）５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。
【００２９】
具体的には、トレンチ７は、半導体基板４０のおもて面（ｐ型炭化珪素層４２の表面）から深さ方向にｐ型炭化珪素層４２（ｐ型ベース領域４）を貫通してｎ-型炭化珪素層４１に達する。深さ方向とは、半導体基板４０のおもて面から裏面（第２主面）へ向かう方向である。トレンチ７の内部には、トレンチ７の内壁（側壁および底面）に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８上にトレンチ７の内部に埋め込むようにゲート電極９が設けられている。１つのトレンチ７内のゲート電極９と、当該ゲート電極９を挟んで隣り合うメサ領域（隣り合うトレンチ７間の領域）と、で１つの単位セルが構成される。
【００３０】
ｎ-型炭化珪素層４１のソース側（ソース電極（第１電極）１６側）の表面層に、ｐ型炭化珪素層４２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、トレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４との界面から、トレンチ７の底面よりもドレイン側（ドレイン電極（第２電極）２１側）に深い位置に達する。
【００３１】
ｎ-型炭化珪素層４１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域３１，３２がそれぞれ選択的に設けられている。第１ｐ+型領域３１は、トレンチ７の底面を覆う。第１ｐ+型領域３１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。また、第１ｐ+型領域３１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。
【００３２】
第２ｐ+型領域３２は、隣り合うトレンチ７間（メサ領域）に、第１ｐ+型領域３１およびトレンチ７と離して設けられ、かつｐ型ベース領域４に接する。第１，２ｐ+型領域３１，３２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合は、トレンチ７の底面よりもドレイン側に深い位置に形成されている。これにより、トレンチ７の底面に沿った部分でゲート絶縁膜８に高電界が印加されることを防止することができる。ｎ型電流拡散領域３を設けずに、第１，２ｐ+型領域３１，３２がｎ-型ドリフト領域２の内部に設けられていてもよい。
【００３３】
第１，２ｐ+型領域３１，３２のドレイン側端部の深さ位置は、第１，２ｐ+型領域３１，３２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。例えば、第１，２ｐ+型領域３１，３２のドレイン側端部は、トレンチ７の底面よりもドレイン側においてｎ型電流拡散領域３の内部やｎ-型ドリフト領域２の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面で終端していてもよい。
【００３４】
ｐ型炭化珪素層４２の内部には、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、トレンチ７の側壁のゲート絶縁膜８に接し、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｐ++型コンタクト領域６は、ｎ+型ソース領域５よりもメサ領域の中央付近に設けられている。ｐ++型コンタクト領域６は、例えば、深さ方向に第２ｐ+型領域３２に対向する。ｐ型炭化珪素層４２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４である。
【００３５】
層間絶縁膜１０は、トレンチ７に埋め込まれたゲート絶縁膜８およびゲート電極９を覆うように基板おもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分でゲートパッド（電極パッド：不図示）に電気的に接続されている。層間絶縁膜１０には、層間絶縁膜１０を深さ方向に貫通して基板おもて面に達するコンタクトホール１０ａが開口されている。ソース電極（ソースパッド（電極パッド））１６は、コンタクトホール１０ａ内において半導体基板４０（ｎ+型ソース領域５およびｐ++型コンタクト領域６）にオーミック接触し、かつ層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。
【００３６】
具体的には、ソース電極１６は、第１窒化チタン（ＴｉＮ）膜１１、ニッケルシリサイド（ＮｉＳｉ）膜１２およびアルミニウム（Ａｌ）合金膜１５を有する。好ましくは、ソース電極１６は、さらに、第１ＴｉＮ膜１１およびＮｉＳｉ膜１２とアルミニウム合金膜１５との間に、チタン（Ｔｉ）膜１３および第２ＴｉＮ膜１４を有することがよい。
【００３７】
第１ＴｉＮ膜１１は、半導体基板４０の、コンタクトホール１０ａに露出する部分（コンタクトホール１０ａの底面１０ｄ）に接触しないように、層間絶縁膜１０の一部を覆う。第１ＴｉＮ膜１１は、コンタクトホール１０ａの底面１０ｄに接触していなければよく、層間絶縁膜１０の側面（コンタクトホール１０ａの側壁）１０ｃ上、層間絶縁膜１０の上面コーナー部（層間絶縁膜１０の上面１０ｂと層間絶縁膜１０の側面１０ｃとの境界）１０ｅ上に設けられていなくてもよい。
【００３８】
具体的には、第１ＴｉＮ膜１１は、層間絶縁膜１０の上面（ゲート電極９側に対して反対側の表面であり、基板おもて面に略平行な平坦部）１０ｂのみを覆うことが好ましい。かつ、第１ＴｉＮ膜１１は、少なくとも、ゲート電極９と、ゲート絶縁膜８のトレンチ７の内壁に沿った部分と、に深さ方向に対向する程度の幅ｗ１を有する。すなわち、第１ＴｉＮ膜１１の幅ｗ１は、トレンチ７の幅ｗ２以上である。
【００３９】
第１ＴｉＮ膜１１は、めっき前処理の処理液中に生成された塩（えん）がゲート絶縁膜８およびゲート電極９に侵入することを防止する機能を有する。めっき前処理は、被めっき面（Ａｌ合金膜１５の表面）をめっきに適した清浄な状態にするための表面処理であり、後述するめっき膜１７を形成するためのめっき処理前に行う。
【００４０】
また、第１ＴｉＮ膜１１は、ＮｉＳｉ膜１２の形成時にＮｉＳｉ膜１２の材料となるニッケル（Ｎｉ）膜と層間絶縁膜１０との間に介在し、ＮｉＳｉ膜１２の形成後に材料膜（Ｎｉ膜）のエッチング残りがあった場合に当該エッチング残りから層間絶縁膜１０側へのＮｉ原子の拡散を抑制する機能を有する。
【００４１】
ＮｉＳｉ膜１２は、コンタクトホール１０ａにおいて半導体基板４０（ｎ+型ソース領域５およびｐ++型コンタクト領域６）とオーミック接触する。ＮｉＳｉ膜１２は、コンタクトホール１０ａの底面１０ｄ上にのみ設けられている。ＮｉＳｉ膜１２は、第１ＴｉＮ膜１１の表面からコンタクトホール１０ａの底面１０ｄにわたって形成したＮｉ膜を、半導体基板４０と反応させてシリサイド化した後にコンタクトホール１０ａの底面１０ｄ上にのみ残したものである。ＮｉＳｉ膜１２に代えて、例えばチタンシリサイド（ＴｉＳｉ）膜を設けた場合においても、半導体基板４０とのオーミック接触を形成可能である。
【００４２】
Ｔｉ膜１３は、層間絶縁膜１０上から半導体基板４０のおもて面上にわたって設けられ、第１ＴｉＮ膜１１およびＮｉＳｉ膜１２を覆う。第２ＴｉＮ膜１４は、Ｔｉ膜１３上に設けられている。Ａｌ合金膜１５は、コンタクトホール１０ａを埋め込むように、第２ＴｉＮ膜１４上に設けられている。Ｔｉ膜１３および第２ＴｉＮ膜１４は、第１ＴｉＮ膜１１による機能以外の機能を得るためのバリアメタルである。Ｔｉ膜１３は、Ａｌ合金膜１５中から発生する水素（Ｈ）原子・水素イオンを吸蔵し、下層の層間絶縁膜１０に達しないように遮蔽する機能を有する。水素原子・水素イオンとは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。
【００４３】
第２ＴｉＮ膜１４は、後述する端子ピン１８から第２ＴｉＮ膜１４の下層にかかる応力を緩和する機能を有する。Ａｌ合金膜１５は、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とする金属膜である。Ａｌ合金膜１５は、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜またはアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。Ａｌ合金膜１５に代えて、アルミニウム膜を設けてもよい。ソース電極１６上には、めっき膜１７およびはんだ層（不図示）を介して、端子ピン１８の一方の端部が接合されている。
【００４４】
端子ピン１８の他方の端部は、半導体基板４０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン１８の他方の端部は、半導体チップ（半導体基板４０）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン１８は、例えばソース電極１６の電位を外部に取り出す外部接続用端子となる。端子ピン１８は所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板４０のおもて面に対して略垂直に立てた状態でめっき膜１７にはんだ接合されている。
【００４５】
めっき膜１７は、高温度条件下（例えば２００℃〜３００℃）においてもソース電極１６との密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソース電極１６の表面のめっき膜１７以外の部分は、第１保護膜１９で覆われている。具体的には、ソース電極１６を覆うように第１保護膜１９が設けられており、第１保護膜１９の開口部にめっき膜１７およびはんだ層を介して端子ピン１８が接合されている。めっき膜１７と第１保護膜１９との境界は、第２保護膜２０で覆われている。第１，２保護膜１９，２０は、例えばポリイミド膜である。
【００４６】
ドレイン電極２１は、半導体基板４０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板１の裏面）にオーミック接触している。ドレイン電極２１上には、ドレインパッド（電極パッド）２２が設けられている。ドレインパッド２２は、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板４０で発生した熱が、半導体基板４０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板４０のおもて面の端子ピン１８を接合した金属バーから放熱される両面冷却構造が構成されている。
【００４７】
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２〜８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）１を用意する。ｎ+型出発基板１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板１のおもて面に、ｎ+型出発基板１よりも低濃度に窒素がドープされたｎ-型炭化珪素層４１をエピタキシャル成長させる。ｎ-型炭化珪素層４１の厚さｔ１は、例えば３０μｍ程度であってもよい。
【００４８】
次に、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層４１の表面層に、第１ｐ+型領域３１およびｐ+型領域（以下、ｐ+型部分領域とする）３２ａをそれぞれ選択的に形成する。このｐ+型部分領域３２ａは、第２ｐ+型領域３２の一部である。第１ｐ+型領域３１およびｐ+型部分領域３２ａは、ｎ+型出発基板１のおもて面に平行な方向に交互に繰り返し配置される。第１ｐ+型領域３１およびｐ+型部分領域３２ａの深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。隣り合う第１ｐ+型領域３１とｐ+型部分領域３２ａとの間の距離ｄ２は、例えば１．５μｍ程度であってもよい。
【００４９】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層４１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。ｎ型部分領域３ａの不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ-型炭化珪素層４１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。このとき、第１ｐ+型領域３１およびｐ+型部分領域３２ａの深さｄ１に対してｎ型部分領域３ａの深さｄ３を種々変更することで、ｎ型電流拡散領域３に対する第２ｐ+型領域３２のドレイン側端部の深さが決まる。
【００５０】
例えば、第２ｐ+型領域３２のドレイン側端部をｎ型電流拡散領域３よりもドレイン側で終端させる場合には、図３に示すように、ｎ型部分領域３ａの深さを第１ｐ+型領域３１およびｐ+型部分領域３２ａよりも浅くすればよい。この場合、ｎ型部分領域３ａの深さは、例えば０．４μｍ程度であってもよい。また、第２ｐ+型領域３２のドレイン側端部をｎ型電流拡散領域３の内部で終端させる場合には、ｎ型部分領域３ａの深さを第１ｐ+型領域３１およびｐ+型部分領域３２ａよりも深くし、第１ｐ+型領域３１およびｐ+型部分領域３２ａのドレイン側（ｎ+型出発基板１側）全体をｎ型部分領域３ａで覆えばよい。ｎ型部分領域３ａと、第１ｐ+型領域３１およびｐ+型部分領域３２ａと、の形成順序を入れ替えてもよい。
【００５１】
次に、図４に示すように、ｎ-型炭化珪素層４１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層４１の厚さを厚くする。ｎ-型炭化珪素層４１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層４１の表面層）４１ａからｎ+型出発基板１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
【００５２】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層４１の厚さを増した部分４１ａの、深さ方向にｐ+型部分領域３２ａに対向する部分に、ｐ+型部分領域３２ａに達する深さでｐ+型部分領域３２ｂを選択的に形成する。ｐ+型部分領域３２ｂの幅および不純物濃度は、例えばｐ+型部分領域３２ａと略同じである。ｐ+型部分領域３２ａ，３２ｂが深さ方向に連結されることで、第２ｐ+型領域３２が形成される。
【００５３】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層４１の厚さを増した部分４１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型部分領域３２ｂとｎ型部分領域３ｂとの形成順序を入れ替えてもよい。
【００５４】
次に、図５に示すように、ｎ-型炭化珪素層４１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層４２をエピタキシャル成長させる。ｐ型炭化珪素層４２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板１上にｎ-型炭化珪素層４１およびｐ型炭化珪素層４２を順に堆積した半導体基板（半導体ウエハ）４０が形成される。
【００５５】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層４２の表面層にｎ+型ソース領域５を選択的に形成する。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層４２の表面層に、ｎ+型ソース領域５に接してｐ++型コンタクト領域６を選択的に形成する。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。ｐ型炭化珪素層４２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。
【００５６】
上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域３１，３２、ｎ型電流拡散領域３、ｎ+型ソース領域５およびｐ++型コンタクト領域６）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【００５７】
次に、図６に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域３１に達するトレンチ７を形成する。トレンチ７は、半導体基板４０のおもて面側から見て、例えば、半導体基板４０のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていてもよいし、マトリクス状のレイアウトに配置されていてもよい。トレンチ７を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
【００５８】
次に、図７に示すように、半導体基板４０の表面（すなわちｎ+型ソース領域５およびｐ++型コンタクト領域６の表面）およびトレンチ７の内壁に沿ってゲート絶縁膜８となる酸化膜を形成する。ゲート絶縁膜８は、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板４０の表面およびトレンチ７の内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜８は、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【００５９】
次に、トレンチ７に埋め込むように、ゲート絶縁膜８上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極９となる部分をトレンチ７の内部に残す。このとき、半導体基板４０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
【００６０】
次に、ゲート絶縁膜８およびゲート電極９を覆うように、半導体基板４０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜１０およびゲート絶縁膜８をパターニングしてコンタクトホール１０ａを形成し、ｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。次に、熱処理（リフロー）により層間絶縁膜１０を平坦化する。
【００６１】
次に、図８に示すように、層間絶縁膜１０を覆うように第１ＴｉＮ膜１１を形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜１１を部分的に除去して層間絶縁膜１０の一部を覆うように残す。このとき、第１ＴｉＮ膜１１の、半導体基板４０のおもて面に接している部分が残らないように第１ＴｉＮ膜１１を部分的に除去し、例えば層間絶縁膜１０の上面１０ｂ上のみに第１ＴｉＮ膜１１を残す。
【００６２】
次に、例えばスパッタリングにより、コンタクトホール１０ａの底面１０ｄから層間絶縁膜１０および第１ＴｉＮ膜１１上にわたってＮｉ膜１２ａを形成する。例えばスパッタリングにより、半導体基板４０の裏面全面に、Ｎｉ膜２１ａを形成する。Ｎｉ膜１２ａ，２１ａの厚さは、例えば２０ｎｍ以上５０ｎｍ以下程度であってもよい。
【００６３】
次に、例えば９５０℃以上１０００℃以下程度の温度の熱処理により、半導体基板４０中のＳｉ原子とＮｉ膜１２ａ，２１ａ中のＮｉ原子とを反応させる。これによって、Ｎｉ膜１２ａの、コンタクトホール１０ａの底面１０ｄ上の部分をシリサイド化してＮｉＳｉ膜１２を形成する。かつ、Ｎｉ膜２１ａをシリサイド化して、半導体基板４０の裏面全面にドレイン電極２１となるＮｉＳｉ膜を形成する。
【００６４】
ＮｉＳｉ膜１２に代えてＴｉＳｉ膜を形成する場合、Ｎｉ膜１２ａに代えてＴｉ膜を形成し、Ｔｉ膜の、コンタクトホール１０ａの底面１０ｄ上の部分を半導体基板４０と反応させてシリサイド化すればよい。ドレイン電極２１をＴｉＳｉ膜とする場合、Ｎｉ膜２１ａに代えてＴｉ膜を形成し、当該Ｎｉ膜２１ａを半導体基板４０と反応させてシリサイド化すればよい。
【００６５】
次に、フォトリソグラフィおよびエッチングにより、Ｎｉ膜１２ａの、ＮｉＳｉ膜１２以外の部分を除去する。これにより、コンタクトホール１０ａの底面１０ｄ上に、半導体基板４０とオーミック接触するＮｉＳｉ膜１２が残る。このとき、Ｎｉ膜１２ａの、ＮｉＳｉ膜１２以外の部分のエッチング残りがあると、層間絶縁膜１０側へのＮｉ原子が拡散してＭＯＳゲートの信頼性が低下してしまう。このため、エッチング残りが生じないように、Ｎｉ膜１２ａの、ＮｉＳｉ膜１２以外の部分を十分にエッチングすることが好ましい。
【００６６】
次に、例えばスパッタリングにより、第１ＴｉＮ膜１１およびＮｉＳｉ膜１２を覆うように、半導体基板４０のおもて面に沿ってＴｉ膜１３を形成する。次に、例えばスパッタリングにより、半導体基板４０のおもて面に沿って、Ｔｉ膜１３上に第２ＴｉＮ膜１４を形成する。次に、例えばスパッタリングにより、コンタクトホール１０ａの内部に埋め込むように、第２ＴｉＮ膜１４上にＡｌ合金膜１５を形成する。Ａｌ合金膜１５の厚さは、例えば５μｍ程度であってもよい。
【００６７】
次に、フォトリソグラフィおよびエッチングにより、Ｔｉ膜１３、第２ＴｉＮ膜１４およびＡｌ合金膜１５をパターニングして活性領域にのみ残す。これにより、第１ＴｉＮ膜１１、ＮｉＳｉ膜１２、Ｔｉ膜１３、第２ＴｉＮ膜１４およびＡｌ合金膜１５からなるソース電極１６が形成される。ソース電極１６とともに、ソース電極１６と同じ積層構造のゲートパッド（不図示）を形成してもよい。
【００６８】
次に、例えばスパッタリングにより、ドレイン電極２１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド２２を形成する。次に、ソース電極１６を覆うように、第１保護膜１９を形成する。フォトリソグラフィおよびエッチングにより第１保護膜１９を選択的に除去して、端子ピン１８の接合領域に対応する部分を開口する。
【００６９】
次に、一般的なめっき前処理により、ソース電極１６の、第１保護膜１９の開口部１９ａに露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、ソース電極１６の、第１保護膜１９の開口部１９ａに露出する部分にめっき膜１７を形成する。このとき、第１保護膜１９は、めっき膜１７の濡れ広がりを抑制するマスクとして機能する。めっき膜１７の厚さは、例えば５μｍ程度であってもよい。
【００７０】
次に、めっき膜１７と第１保護膜１９との境界を覆う第２保護膜２０を形成する。次に、めっき膜１７上に、はんだ層（不図示）により端子ピン１８を接合する。このとき、第２保護膜２０は、はんだ層の濡れ広がりを抑制するマスクとして機能する。その後、半導体ウェハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
【００７１】
（実施例）
次に、第１ＴｉＮ膜１１にかかる応力について検証した。図９は、実施例の第１ＴｉＮ膜にかかる応力値を示す特性図である。上述した実施の形態にかかる半導体装置（図１参照）の構造を備えたＭＯＳＦＥＴ（以下、実施例とする）、および、従来の半導体装置（図１１参照）の構造を備えたＭＯＳＦＥＴ（以下、従来例とする）、について第１ＴｉＮ膜１１，１１１にかかる応力を測定した結果を図９に示す。図９には、実施例の第１ＴｉＮ膜１１にかかる応力と、従来例の第１ＴｉＮ膜１１１にかかる応力と、の相対値を棒グラフで示す。
【００７２】
図９に示す結果により、実施例は、従来例と比べて、第１ＴｉＮ膜１１にかかる応力を２倍以上低減させることができることが確認された。その理由は、次の通りである。上述したように、従来例では、半導体基板１４０との接触箇所１１１ａで第１ＴｉＮ膜１１１にかかる応力が大きくなる。それに対して、実施例においては、第１ＴｉＮ膜１１は、層間絶縁膜１０の表面の一部のみを覆っており、半導体基板４０のおもて面に接触しない。このため、実施例の第１ＴｉＮ膜１１には部分的に応力が大きくなる箇所は存在しないからである。
【００７３】
また、これら実施例および従来例について、ゲート電圧Ｖｇｓとソース−ドレイン間電流Ｉｄｓとの関係を図１０に示す。図１０は、実施例のゲート電圧とソース−ドレイン間電流との関係を示す特性図である。
【００７４】
図１０に示す結果により、従来例では、ソース−ドレイン間電流Ｉｄｓの低い領域Ａで、ゲート電圧Ｖｇｓの立ち上がり（ゲート閾値電圧Ｖｔｈ２）が初期特性（設計値）から経時的に変動することが確認された。その理由は、上述したように半導体基板１４０との接触箇所１１１ａで第１ＴｉＮ膜１１１にかかる応力が大きくなることで、第１ＴｉＮ膜１１１からゲート絶縁膜１０８に経時的にかかる応力も大きくなるからである。
【００７５】
それに対して、実施例においては、ゲート電圧Ｖｇｓとソース−ドレイン間電流Ｉｄｓとの比例関係が経時的に維持され、安定した出力特性を示すことが確認された。ソース−ドレイン間電流Ｉｄｓの低い領域Ａにおいても、ゲート電圧Ｖｇｓの立ち上がり（ゲート閾値電圧Ｖｔｈ１）が初期特性で維持された。その理由は、上述したように、従来例と比べて第１ＴｉＮ膜１１にかかる応力が小さいことで、第１ＴｉＮ膜１１からゲート絶縁膜８に経時的にかかる応力も小さくなるからである。
【００７６】
以上、説明したように、実施の形態によれば、コンタクトホールの底面に接触しないように、層間絶縁膜の表面の一部のみを覆うように第１ＴｉＮ膜を設ける。第１ＴｉＮ膜が半導体基板のおもて面に接触しないことで、端子ピン側からソース電極の他の金属膜を介して第１ＴｉＮ膜にかかる応力が部分的に大きくなる箇所は存在しない。これにより、第１ＴｉＮ膜からゲート絶縁膜に経時的にかかる応力も小さくなるため、ゲート電圧の立ち上がりが初期特性から経時的に変動することを防止することができる。したがって、ＭＯＳゲートの経時的な信頼性を向上させることができる。
【００７７】
また、半導体基板のおもて面に平行な方向に延在するストライプ状にＭＯＳゲートを配置した場合、ＭＯＳゲートがストライプ状に延びる方向と、半導体基板のおもて面に平行で、かつＭＯＳゲートがストライプ状に延びる方向と直交する方向と、で端子ピン側から受ける応力の大きさが異なる。このため、半導体基板のおもて面側から見てマトリクス状にＭＯＳゲートを配置した場合と比べて、ＭＯＳゲートにかかる応力が均一でない。このため、実施の形態によれば、特に、半導体基板のおもて面に平行な方向に延在するストライプ状にＭＯＳゲートを配置した場合に本発明の効果を得やすい。
【００７８】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等のＭＯＳ型半導体装置にも適用可能である。また、本発明は、プレーナゲート構造にも適用可能である。本発明をプレーナゲート構造に適用した場合、第１ＴｉＮ膜１１の幅はゲート電極の幅以上とすればよい。
【００７９】
また、上述した実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００８０】
以上のように、本発明にかかる半導体装置は、両面冷却構造のＭＯＳ型半導体装置に有用であり、特に、半導体基板のおもて面に平行な方向に延在するストライプ状にＭＯＳゲートを配置したＭＯＳ型半導体装置に適している。
【符号の説明】
【００８１】
１  ｎ+型出発基板
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
３ａ，３ｂ  ｎ型部分領域
４  ｐ型ベース領域
５  ｎ+型ソース領域
６  ｐ++型コンタクト領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１０ａ  コンタクトホール
１０ｂ  層間絶縁膜の上面
１０ｃ  層間絶縁膜の側面
１０ｄ  コンタクトホールの底面
１０ｅ  層間絶縁膜の上面コーナー部
１１  第１ＴｉＮ膜
１２  ＮｉＳｉ膜
１２ａ，２１ａ  Ｎｉ膜
１３  Ｔｉ膜
１４  第２ＴｉＮ膜
１５  Ａｌ合金膜
１６  ソース電極
１７  めっき膜
１８  端子ピン
１９  第１保護膜
１９ａ  第１保護膜の開口部
２０  第２保護膜
２１  ドレイン電極
２２  ドレインパッド
３１  第１ｐ+型領域
３２  第２ｐ+型領域
３２ａ，３２ｂ  ｐ+型部分領域
４０  半導体基板
４１  ｎ-型炭化珪素層
４１ａ  ｎ-型炭化珪素層の厚さを増した部分
４２  ｐ型炭化珪素層
ｄ１  第１ｐ+型領域およびｐ+型部分領域の深さ
ｄ２  隣り合う第１ｐ+型領域とｐ+型部分領域との間の距離
ｄ３  ｎ型部分領域の深さ
ｔ１  ｎ-型炭化珪素層の厚さ
ｔ２  ｎ-型炭化珪素層を増した部分の厚さ
ｔ３  ｐ型炭化珪素層の厚さ
ｗ１  第１ＴｉＮ膜の幅
ｗ２  トレンチの幅
【図１】
2019071312.tif 000003
【図２】
2019071312.tif 000004
【図３】
2019071312.tif 000005
【図４】
2019071312.tif 000006
【図５】
2019071312.tif 000007
【図６】
2019071312.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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