(57)【要約】【課題】ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭに対するデータの保存量を増やすディスク装置を提供する。【解決手段】実施形態によれば、ディスクと、複数のフラッシュＲＯＭと、ヘッドと、キャッシュメモリと、コントローラと、を備える。コントローラは、外部電源から供給される電力によってディスクに対してデータを書き込んでいる間に、外部電源からの電力の供給が遮断された場合、補助電源から供給される電力によって、キャッシュメモリに記憶されるデータを、シリアル通信によって、フラッシュＲＯＭに対して順番に書き込む。また、コントローラは、複数のフラッシュＲＯＭのうち第１フラッシュＲＯＭに対するデータの書き込みに並行して、シリアル通信によって、複数のフラッシュＲＯＭのうちデータの書き込みが行われていない第２フラッシュＲＯＭからデータを読み出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディスクと、
複数のフラッシュＲＯＭと、
前記ディスクに対するデータの書き込みおよび読み出しを行うヘッドと、
前記ディスクに書き込み中のデータを記憶するキャッシュメモリと、
外部電源から供給される電力によって前記ディスクに対してデータを書き込んでいる間に、前記外部電源からの電力の供給が遮断された場合、補助電源から供給される電力によって、前記キャッシュメモリに記憶されるデータを、シリアル通信によって、前記フラッシュＲＯＭに対して順番に書き込み、前記複数のフラッシュＲＯＭのうち第１フラッシュＲＯＭに対するデータの書き込みに並行して、シリアル通信によって、前記複数のフラッシュＲＯＭのうちデータの書き込みが行われていない第２フラッシュＲＯＭからデータを読み出すコントローラと、
を備えるディスク装置。
【請求項２】
前記コントローラは、前記第１フラッシュＲＯＭに対するデータの書き込みに関わる第１コマンド、および前記第２フラッシュＲＯＭからのデータの読み出しに関わる第２コマンドを、シリアル通信によって、連続して出力する請求項１に記載のディスク装置。
【請求項３】
前記コントローラは、前記第２フラッシュＲＯＭからデータを読み出して、当該読み出したデータと前記第２フラッシュＲＯＭに書き込んだデータとを比較するベリファイリードを行う請求項１または２に記載のディスク装置。
【請求項４】
前記第１フラッシュＲＯＭに対してデータを書き込んでいる間、前記第２フラッシュＲＯＭからの出力がハイレベルまたはロウレベルに固定されるバスファイトの発生を防止するバスファイト防止回路を有する請求項１から３のいずれか一に記載のディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ディスク装置に関する。
【背景技術】
【０００２】
ディスク装置は、外部電源からの電力の供給が遮断された場合に、キャッシュメモリに記憶されるディスクに書き込み中のデータを、複数のフラッシュＲＯＭ（Read  Only  Memory）に退避させるＰＬＰ（Power  Loss  Protection）機能を有する。具体的には、ディスク装置は、複数のフラッシュＲＯＭから１つのフラッシュＲＯＭを順番に選択し、当該フラッシュＲＯＭへのデータの書き込みおよび当該フラッシュＲＯＭからのデータの読み出しを繰り返すことによって、ＰＬＰ機能を実現している。
【０００３】
しかしながら、ＰＬＰ機能によって、キャッシュメモリに記憶されるデータを複数のフラッシュＲＯＭに退避させる場合に、フラッシュＲＯＭに対するデータの書き込みおよびフラッシュＲＯＭからのデータの読み出しを同時に行うことができず、ＰＬＰ機能によるフラッシュＲＯＭに対するデータの書き込みに時間がかかる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／２５４４５７号明細書
【特許文献２】米国特許出願公開第２００９／１７２４６９号明細書
【特許文献３】米国特許第９２１８３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭに対するデータの保存量を増やすことができるディスク装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、ディスクと、複数のフラッシュＲＯＭと、ヘッドと、キャッシュメモリと、コントローラと、を備える。ヘッドは、ディスクに対するデータの書き込みおよび読み出しを行う。キャッシュメモリは、ディスクに書き込み中のデータを記憶する。コントローラは、外部電源から供給される電力によってディスクに対してデータを書き込んでいる間に、外部電源からの電力の供給が遮断された場合、補助電源から供給される電力によって、キャッシュメモリに記憶されるデータを、シリアル通信によって、フラッシュＲＯＭに対して順番に書き込む。また、コントローラは、複数のフラッシュＲＯＭのうち第１フラッシュＲＯＭに対するデータの書き込みに並行して、シリアル通信によって、複数のフラッシュＲＯＭのうちデータの書き込みが行われていない第２フラッシュＲＯＭからデータを読み出す。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態にかかるディスク装置の構成の一例を示すブロック図である。
【図２】図２は、第１の実施形態にかかるディスク装置においてチップセレクト信号線により伝送されるチップセレクト信号のタイミングチャートの一例を示す図である。
【図３】図３は、第１の実施形態にかかるディスク装置において入力信号線および出力信号線により伝送される各種信号のタイミングチャートの一例を示す図である。
【図４】図４は、第１の実施形態にかかるディスク装置において各フラッシュＲＯＭにおける各種信号の入出力のタイミングチャートの一例を示す図である。
【図５】図５は、第２の実施形態にかかるディスク装置の構成の一例を示すブロック図である。
【図６】図６は、第２の実施形態にかかるディスク装置が有するバスファイト防止回路の構成の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるディスク装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態にかかるディスク装置の構成の一例を示すブロック図である。ディスク装置１００は、例えば、ハードディスクドライブであり、ホスト装置ＨＳの外部記憶装置として機能する。具体的には、ディスク装置１００は、ディスク２、スピンドルモータ（ＳＰＭ）３、磁気ヘッドＭＨ、アクチュエータアームＡ、ボイスコイルモータ（ＶＣＭ）４、コントローラ５、ヘッド制御部６、パワー制御部７、ＲＡＭ（Random  Access  Memory）１０、および複数のフラッシュＲＯＭ（Read  Only  Memory）１１−１，１１−２，１１−３，１１−４（以下、フラッシュＲＯＭ１１−１，１１−２，１１−３，１１−４を区別する必要が無い場合には、フラッシュＲＯＭ１１と記載する）を有する。
【００１０】
ディスク２は、各種情報を記録可能な円盤状の記録媒体（例えば、磁気ディスク）であり、ＳＰＭ３により回転駆動される。磁気ヘッドＭＨは、アクチュエータアームＡの一方の端に設けられ、ディスク２に対するデータの書き込みおよび読み出しを実行する。磁気ヘッドＭＨは、ディスク２に対してデータを書き込む書込みヘッドＷＨ、およびディスク２からデータを読み出す読出しヘッドＲＨを有する。磁気ヘッドＭＨは、スライダＳＬ上に支持され、ディスク２の回転によって生じる揚力によって、ディスク２の表面からわずかに浮いた状態を維持しながら、ディスク２の表面上においてダウントラック方向に移動する。
【００１１】
ＶＣＭ４は、アクチュエータアームＡにおいて、磁気ヘッドＭＨが設けられた端とは反対側の端に設けられ、軸４ａを中心として、アクチュエータアームＡを回転駆動させる。これによりＶＣＭ４は、磁気ヘッドＭＨをクロストラック方向に移動させ、ディスク２上において、データの書き込みまたは読み出しを行うトラックを変更する。
【００１２】
パワー制御部７は、ディスク装置１００に対する電力の供給を制御する。また、パワー制御部７は、ＶＣＭ４の駆動を制御する。パワー制御部７は、電源制御部７ａおよびスピンドルモータ制御部７ｂを有する。スピンドルモータ制御部７ｂは、ＳＰＭ３の回転を制御する。電源制御部７ａは、ホスト装置ＨＳ（外部電源の一例）から電力の供給を受けて、当該供給された電力をディスク装置１００の各部に供給する。また、電源制御部７ａは、ホスト装置ＨＳからの電力の供給が遮断されたことを検出する。本実施形態では、電源制御部７ａは、ホスト装置ＨＳから供給される電力がディスク装置１００の動作を継続できない電力まで低下した場合も、ホスト装置ＨＳからの電力の供給が遮断されたことを検出する。
【００１３】
また、電源制御部７ａは、ホスト装置ＨＳからの電力の供給が遮断されたことを検出した場合、ホスト装置ＨＳからの電力の供給が遮断されたことをコントローラ５に通知し、かつＳＰＭ３の回転による逆起電力を、スピンドルモータ制御部７ｂを介して受ける。そして、電源制御部７ａは、ＳＰＭ３から受けた逆起電力を、補助電源から供給された電力として、ディスク装置１００の各部へ供給する。電源制御部７ａは、ディスク装置１００がバッテリやコンデンサ等の蓄電機能部を有する場合、ＳＰＭ３から受ける逆起電力に加えてまたはＳＰＭ３から受ける逆起電力に代えて、当該蓄電機能部を補助電源として機能させることも可能である。
【００１４】
コントローラ５は、リードライトチャネル８、およびメモリコントローラ９を有する。リードライトチャネル８は、ヘッド制御部６を介して、書込みヘッドＷＨを制御して、ディスク２に対してデータを書き込む。また、リードライトチャネル８は、ヘッド制御部６を介して、読出しヘッドＲＨを制御して、ディスク２からデータを読み出す。
【００１５】
メモリコントローラ９は、ＣＰＵ（Central  Processing  Unit）および論理回路等によって構成され、ホスト装置ＨＳから受けるコマンドに応じてディスク装置１００全体を制御する。本実施形態では、メモリコントローラ９は、ＰＬＰ（Power  Loss  Protection）機能を実現する。ＰＬＰ機能は、ディスク２に対してデータの書き込みを行っている間に、ホスト装置ＨＳからの電力の供給の遮断が検出された場合、書き込みを行っているデータ（後述するＲＡＭ１０に記憶されるデータ）をフラッシュＲＯＭ１１に退避して、当該データの消失を防止する機能である。
【００１６】
ＲＡＭ１０は、ＤＲＡＭ（Dynamic  Random  Access  Memory）やＳＲＡＭ（Static  Random  Access  Memory）等で構成され、ディスク２に対して書き込み中のデータを一時的に記憶するキャッシュメモリの一例として機能する。フラッシュＲＯＭ１１は、ＰＬＰ機能が実行された場合、ＲＡＭ１０に記憶されるデータが退避される記憶部である。
【００１７】
次に、図１を用いて、本実施形態にかかるディスク装置１００において実現されるＰＬＰ機能について説明する。メモリコントローラ９は、フラッシュＲＯＭ１１に書き込むデータを伝送可能な入力用の入力信号線ＤＩ、およびフラッシュＲＯＭ１１から読み出すデータを伝送可能な出力用の出力信号線ＤＯを介して、複数のフラッシュＲＯＭ１１とシリアル通信が可能に構成される。また、メモリコントローラ９は、データの書き込みまたはデータの読み出しを行うフラッシュＲＯＭ１１を選択するチップセレクト信号を伝送するチップセレクト信号線ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４（以下、チップセレクト信号線ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を区別しない場合には、チップセレクト信号線ＣＳと記載する）を介して、各フラッシュＲＯＭ１１と接続されている。
【００１８】
また、メモリコントローラ９は、ディスク２に対してデータの書き込みを行う場合、ディスク２に対して書き込むデータをＲＡＭ１０に保存する。リードライトチャネル８は、ホスト装置ＨＳから供給される電力によって、ヘッド制御部６を介して、ＲＡＭ１０に記憶されるデータをディスク２に対して書き込む。
【００１９】
そして、メモリコントローラ９は、ディスク２に対するデータの書き込みが行われている間に、電源制御部７ａによって、ホスト装置ＨＳからの電力の供給が遮断されたことが検出された場合、ＰＬＰ機能を実行する。具体的には、メモリコントローラ９は、補助電源から供給される電力によって、ＲＡＭ１０に記憶されるデータを、シリアル通信によって、入力信号線ＤＩを介して、複数のフラッシュＲＯＭ１１に対して順番に書き込む。ここで、シリアル通信は、１つの入力信号線ＤＩを介して、複数のフラッシュＲＯＭ１１に対して、データを書き込むことを言うものとする。さらに、メモリコントローラ９は、複数のフラッシュＲＯＭ１１のうちいずれかのフラッシュＲＯＭ１１（例えば、フラッシュＲＯＭ１１−２）に対するデータの書き込みに並行して、シリアル通信によって、出力信号線ＤＯを介して、複数のフラッシュＲＯＭ１１のうちフラッシュＲＯＭ１１−２とは異なるフラッシュＲＯＭ１１（言い換えると、データの書き込みが行われていないフラッシュＲＯＭ１１。例えば、フラッシュＲＯＭ１１−１）からのデータの読み出しを行う。ここで、シリアル通信は、１つの出力信号線ＤＯを介して、フラッシュＲＯＭ１１からデータを読み出すことを言うものとする。
【００２０】
これにより、複数のフラッシュＲＯＭ１１を有するディスク装置１００においてＰＬＰ機能を実行する場合に、フラッシュＲＯＭ１１に対するデータの書き込みおよび読み出しを効率的に行うことができるので、ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭ１１に対するデータの保存量を増やすことができる。
【００２１】
例えば、本実施形態にかかるディスク装置１００によれば、ホスト装置ＨＳからの電力の供給が遮断されて、ＰＬＰ機能の実行を指示するコマンドが発行された後のフラッシュＲＯＭ１１のｔＰＰ（Page  Program  Time）を５００μｓｅｃと仮定した場合、ＰＬＰ機能の実行に要する処理時間を１０％以上短くでき、データの保存量を増やすことができる。ここで、ｔＰＰは、フラッシュＲＯＭ１１においてデータの書き込みに要する時間である。さらに、ｔＰＰが短いフラッシュＲＯＭ１１が将来的に開発されたり、メモリコントローラ９に接続するフラッシュＲＯＭ１１の数を増やしたりすることによって、ＰＬＰ機能の実行に要する処理時間を最大で５０％近く短くすることができる。
【００２２】
次に、図２〜４を用いて、本実施形態にかかるディスク装置１００におけるＰＬＰ機能の実行例について説明する。図２は、第１の実施形態にかかるディスク装置においてチップセレクト信号線により伝送されるチップセレクト信号のタイミングチャートの一例を示す図である。図３は、第１の実施形態にかかるディスク装置において入力信号線および出力信号線により伝送される各種信号のタイミングチャートの一例を示す図である。図４は、第１の実施形態にかかるディスク装置において各フラッシュＲＯＭにおける各種信号の入出力のタイミングチャートの一例を示す図である。
【００２３】
ディスク２に対するデータの書き込みが行われている間に、電源制御部７ａによって、ホスト装置ＨＳからの電力の供給が遮断されたことが検出された場合、メモリコントローラ９は、図２に示すように、チップセレクト信号線ＣＳ１、チップセレクト信号線ＣＳ２、チップセレクト信号線ＣＳ３、チップセレクト信号線ＣＳ４の順に、各チップセレクト信号線ＣＳに出力するチップセレクト信号をアサートする。本実施形態では、チップセレクト信号は、負論理とするが、これに限定するものではなく、正論理としても良い。これにより、メモリコントローラ９は、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、データの書き込みが可能な状態とする。
【００２４】
また、メモリコントローラ９は、図２に示すように、データの書き込みが可能な状態になってから、ｔＰＰが経過したフラッシュＲＯＭ１１から順に、当該フラッシュＲＯＭ１１に接続されるチップセレクト信号線ＣＳに出力するチップセレクト信号をアサートする。これにより、メモリコントローラ９は、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、データの読み出しが可能な状態とする。さらに、メモリコントローラ９は、図２に示すように、データの読み出しが完了したフラッシュＲＯＭ１１から順に、再び、当該フラッシュＲＯＭ１１に接続されるチップセレクト信号線ＣＳに出力するチップセレクト信号をアサートする。これにより、メモリコントローラ９は、再び、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、データの書き込みが可能な状態とする。
【００２５】
また、メモリコントローラ９は、図３および図４に示すように、チップセレクト信号がアサートされたフラッシュＲＯＭ１１から順に、入力信号線ＤＩを介して、当該フラッシュＲＯＭ１１に対して、ＰＰ信号、ＷＡＤ信号、およびＲＡＭ１０に記憶されるデータであるＤａｔａ＃ｎを入力する。ここで、ＰＰ信号は、フラッシュＲＯＭ１１に対するデータの書き込みを指示するコマンドである。ＷＡＤ信号は、フラッシュＲＯＭ１１のうちデータを書き込む記憶領域のアドレスを示す信号である。これにより、メモリコントローラ９は、図３および図４に示すように、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、ＲＡＭ１０に記憶されるデータであるＤａｔａ＃１，Ｄａｔａ＃２，Ｄａｔａ＃３，Ｄａｔａ＃４を書き込む。
【００２６】
そして、メモリコントローラ９は、図３および図４に示すように、フラッシュＲＯＭ１１に対してデータを出力した後、ｔＰＰ経過して、チップセレクト信号がアサートされたフラッシュＲＯＭ１１から順に、入力信号線ＤＩを介して、当該フラッシュＲＯＭ１１に対して、ＦＲ信号およびＲＡＤ信号を当該フラッシュＲＯＭ１１に入力するとともに、当該フラッシュＲＯＭ１１からデータを読み出す。これにより、メモリコントローラ９は、図３および図４に示すように、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、データ（Ｄａｔａ＃１，Ｄａｔａ＃２，Ｄａｔａ＃３，Ｄａｔａ＃４）を読み出す。
【００２７】
ここで、ＦＲ信号は、フラッシュＲＯＭ１１からのデータの読み出しを指示するコマンドである。ＲＡＤ信号は、フラッシュＲＯＭ１１内においてデータを読み出す記憶領域のアドレスを示す信号である。本実施形態では、フラッシュＲＯＭ１１からのデータの読み出しに先立って、メモリコントローラ９は、出力信号線ＤＯを介して、フラッシュＲＯＭ１１から、ダミーバイトＤＢを読み出すものとする。
【００２８】
また、本実施形態では、メモリコントローラ９は、フラッシュＲＯＭ１１からデータを読み出すとともに、当該フラッシュＲＯＭ１１から読み出したデータと、当該フラッシュＲＯＭ１１に書き込んだデータとを比較するベリファイリードを実行するものとする。そして、メモリコントローラ９は、フラッシュＲＯＭ１１に対して書き込んだデータと、当該フラッシュメモリ１１から読み出したデータとが異なる場合、当該フラッシュＲＯＭ１１に対するデータの書き込みの異常を検出する。
【００２９】
さらに、メモリコントローラ９は、図３および図４に示すように、データの読み出しが終了した後、チップセレクト信号がアサートされたフラッシュＲＯＭ１１から順に、入力信号線ＤＩを介して、当該フラッシュＲＯＭ１１に対して、ＰＰ信号、ＷＡＤ信号、およびＲＡＭ１０に記憶されるデータであるＤａｔａ＃ｎを入力する。これにより、メモリコントローラ９は、図３および図４に示すように、フラッシュＲＯＭ１１−１、フラッシュＲＯＭ１１−２、フラッシュＲＯＭ１１−３、フラッシュＲＯＭ１１−４の順に、ＲＡＭ１０に記憶されるデータであるＤａｔａ＃５，Ｄａｔａ＃６，Ｄａｔａ＃７，Ｄａｔａ＃８を書き込む。
【００３０】
以上の処理によって、メモリコントローラ９は、図３および図４に示すように、フラッシュＲＯＭ１１−１，１１−２，１１−３，１１−４に対する１回目のデータの書き込みが終了すると、Ｄａｔａ＃ｎの読み出し、Ｄａｔａ＃ｎ＋１の読み出し、Ｄａｔａ＃ｎ＋ｍの書き込み、Ｄａｔａ＃ｎ＋２の読み出し、Ｄａｔａ＃ｎ＋ｍ＋１の書き込みという順番で、フラッシュＲＯＭ１１に対するデータの書き込みおよび読み出しを繰り返す。ここで、ｍは、フラッシュＲＯＭ１１の数（本実施形態では、４個）である。これにより、メモリコントローラ９は、データの読み出しが終了したフラッシュＲＯＭ１１（例えば、フラッシュＲＯＭ１１−１）に対するデータ（例えば、Ｄａｔａ＃５）の書き込みに並行して、シリアル通信によって、他のフラッシュＲＯＭ１１（例えば、フラッシュＲＯＭ１１−２）にからのデータ（例えば、Ｄａｔａ＃２）の読み出しを行う。
【００３１】
また、メモリコントローラ９は、一方のフラッシュＲＯＭ１１に対するデータの書き込みに関わるコマンド（例えば、フラッシュＲＯＭ１１−２に対して入力するＦＲ信号およびＷＡＤ信号）と、他方のフラッシュＲＯＭ１１に対するデータの読み出しに関わるコマンド（例えば、フラッシュＲＯＭ１１−１に対して入力するＰＰ信号およびＲＡＤ信号）と、をシリアル通信によって、連続して出力する。これにより、フラッシュＲＯＭ１１に対するデータの書き込みおよび読み出しに関わるコマンドを伝送する入力信号線ＤＩを効率的に使用できる。本実施形態では、メモリコントローラ９は、一方のフラッシュＲＯＭ１１に対するデータの読み出しに関わるコマンドを出力後、入力信号線ＤＩを伝送される信号が定義されていない状態（Don’t  care）になった際に、他方のフラッシュＲＯＭ１１に対するデータの書き込みに関わるコマンドを出力する。
【００３２】
このように、第１の実施形態によれば、ディスク２に対するデータの書き込みが行われている間に、ホスト装置ＨＳからの電力の供給が遮断された場合、補助電源から供給される電力によって、ＲＡＭ１０に記憶されるデータを、シリアル通信によって、入力信号線ＤＩを介して、複数のフラッシュＲＯＭ１１に対して順番に書き込み、複数のフラッシュＲＯＭ１１のうちいずれかのフラッシュＲＯＭ１１に対するデータの書き込みに並行して、シリアル通信によって、出力信号線ＤＯを介して、複数のフラッシュＲＯＭ１１のうちデータの書き込みが行われていないフラッシュＲＯＭ１１からのデータの読み出しを行う。その結果、複数のフラッシュＲＯＭ１１を有するディスク装置１００においてＰＬＰ機能を実行する場合に、フラッシュＲＯＭ１１に対するデータの書き込みおよび読み出しを効率的に行うことができるので、ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭ１１に対するデータの保存量を増やすことができる、という効果を得ることができる。
【００３３】
（第２の実施形態）
本実施形態は、一方のフラッシュＲＯＭに対するデータの書き込みが行われている間、当該一方のフラッシュＲＯＭに対するデータの書き込みに並行してデータが読み出されている他のフラッシュＲＯＭからの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止する回路を有する例である。以下の説明では、第１の実施形態と同様の箇所については説明を省略する。
【００３４】
図５は、第２の実施形態にかかるディスク装置の構成の一例を示すブロック図である。図５に示すように、ディスク装置２００は、ディスク２、スピンドルモータ３、磁気ヘッドＭＨ、アクチュエータアームＡ、ボイスコイルモータ４、コントローラ５、ヘッド制御部６、パワー制御部７、ＲＡＭ１０、複数のフラッシュＲＯＭ１１、およびバスファイト防止回路２０１を有する。
【００３５】
バスファイト防止回路２０１は、一方のフラッシュＲＯＭ１１に対してデータが出力されている間、他方のフラッシュＲＯＭ１１からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止する回路である。これにより、バスファイトを防止して、ＰＬＰ機能を効率的に実行できるので、ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭ１１に対するデータの保存量を増やすことができる。
【００３６】
図６は、第２の実施形態にかかるディスク装置が有するバスファイト防止回路の構成の一例を示す図である。図６に示すように、バスファイト防止回路２０１は、マルチプレクサ２０２と、ＮＯＲゲート２０３−１，２０３−２，２０３−３，２０３−４と、を有する。ＮＯＲゲート２０３−１，２０３−２，２０３−３，２０３−４は、マルチプレクサ２０２に対して選択制御信号を出力して、複数のフラッシュＲＯＭ１１のうち、その出力を有効とするフラッシュＲＯＭ１１を指示する。マルチプレクサ２０２は、ＮＯＲゲート２０３−１，２０３−２，２０３−３，２０３−４から出力される選択制御信号に従って、複数のフラッシュＲＯＭ１１から読み出されたデータを選択的にメモリコントローラ９に出力する。
【００３７】
具体的には、ＮＯＲゲート２０３−１は、チップセレクト信号線ＣＳ１およびチップセレクト信号線ＣＳ２を介してチップセレクト信号が入力される。そして、チップセレクト信号線ＣＳ１およびチップセレクト信号線ＣＳ２に入力されるチップセレクト信号がアサートされた場合（すなわち、フラッシュＲＯＭ１１−２に対するデータの書き込みに並行して、フラッシュＲＯＭ１１−１からのデータの読み出しを行う場合）、ＮＯＲゲート２０３−１は、フラッシュＲＯＭ１１−１から読み出されたデータの選択を指示する選択制御信号をマルチプレクサ２０２に出力する。これにより、フラッシュＲＯＭ１１−２に対してデータが書き込まれている間、フラッシュＲＯＭ１１−１からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止して、当該フラッシュＲＯＭ１１−１から読み出されたデータをメモリコントローラ９に出力できる。
【００３８】
また、ＮＯＲゲート２０３−２は、チップセレクト信号線ＣＳ２およびチップセレクト信号線ＣＳ３を介してチップセレクト信号が入力される。そして、チップセレクト信号線ＣＳ２およびチップセレクト信号線ＣＳ３に入力されるチップセレクト信号がアサートされた場合（すなわち、フラッシュＲＯＭ１１−３に対するデータの書き込みに並行して、フラッシュＲＯＭ１１−２からのデータの読み出しを行う場合）、ＮＯＲゲート２０３−２は、フラッシュＲＯＭ１１−２から読み出されたデータの選択を指示する選択制御信号をマルチプレクサ２０２に出力する。これにより、フラッシュＲＯＭ１１−３に対してデータが書き込まれている間、フラッシュＲＯＭ１１−２からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止して、当該フラッシュＲＯＭ１１−２から読み出されたデータをメモリコントローラ９に出力できる。
【００３９】
また、ＮＯＲゲート２０３−３は、チップセレクト信号線ＣＳ３およびチップセレクト信号線ＣＳ４を介してチップセレクト信号が入力される。そして、チップセレクト信号線ＣＳ３およびチップセレクト信号線ＣＳ４に入力されるチップセレクト信号がアサートされた場合（すなわち、フラッシュＲＯＭ１１−４に対するデータの書き込みに並行して、フラッシュＲＯＭ１１−３からのデータの読み出しを行う場合）、ＮＯＲゲート２０３−３は、フラッシュＲＯＭ１１−３から読み出されたデータの選択を指示する選択制御信号をマルチプレクサ２０２に出力する。これにより、フラッシュＲＯＭ１１−４に対してデータが書き込まれている間、フラッシュＲＯＭ１１−３からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止して、当該フラッシュＲＯＭ１１−３から読み出されたデータをメモリコントローラ９に出力できる。
【００４０】
また、ＮＯＲゲート２０３−４は、チップセレクト信号線ＣＳ１およびチップセレクト信号線ＣＳ４を介してチップセレクト信号が入力される。そして、チップセレクト信号線ＣＳ１およびチップセレクト信号線ＣＳ４に入力されるチップセレクト信号がアサートされた場合（すなわち、フラッシュＲＯＭ１１−１に対するデータの書き込みに並行して、フラッシュＲＯＭ１１−４からのデータの読み出しを行う場合）、ＮＯＲゲート２０３−４は、フラッシュＲＯＭ１１−４から読み出されたデータの選択を指示する選択制御信号をマルチプレクサ２０２に出力する。これにより、フラッシュＲＯＭ１１−１に対してデータが書き込まれている間、フラッシュＲＯＭ１１−４からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止して、当該フラッシュＲＯＭ１１−４から読み出されたデータをメモリコントローラ９に出力できる。
【００４１】
このように、第２の実施形態によれば、一方のフラッシュＲＯＭ１１に対してデータが書き込まれている間、データを読み出す他方のフラッシュＲＯＭ１１からの出力がハイレベルまたはロウレベルに固定されるバスファイトを防止するバスファイト防止回路２０１を有する。その結果、フラッシュＲＯＭ１１がバスファイトを発生させるフラッシュＲＯＭであっても、バスファイトを防止して、ＰＬＰ機能による、フラッシュＲＯＭ１１に対するデータの書き込みおよび読み出しを効率的に実行できるので、ＰＬＰ機能の実行に要する処理時間を短縮でき、かつフラッシュＲＯＭ１１に対するデータの保存量を増やすことができる。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１００，２００  ディスク装置、２  ディスク、３  スピンドルモータ、４  ボイスコイルモータ、５  コントローラ、６  ヘッド制御部、７  パワー制御部、８  リードライトチャネル、９  メモリコントローラ、１０  ＲＡＭ、１１  フラッシュＲＯＭ、２０１  バスファイト防止回路、ＨＳ  ホスト装置。
【図１】
2019045960.tif 000003
【図２】
2019045960.tif 000004
【図３】
2019045960.tif 000005
【図４】
2019045960.tif 000006
【図５】
2019045960.tif 000007
【図６】
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