(57)【要約】【課題】  焦点検出用信号と画像形成用信号の両方を取得する画素行と、画像形成用信号のみを取得する画素行を有する固体撮像装置において、画素行による、光電変換部での蓄積時間の差を低減する。【解決手段】  一様態は、１画素の第１光電変換部からの信号、前記１画素の前記第１光電変換部及び前記第２光電変換部からの信号、及び前記１画素からのノイズ信号を、それぞれ第１、第２、及び第３デジタル信号に変換され、第１画素行の画素の信号は前記第１、第２、及び第３デジタル信号が、前記メモリ部から前記出力信号線に入力され、前記画素部の前記第１画素行と行方向で隣り合う第２画素行の画素の信号は、前記第１デジタル信号を除く、前記第２及び第３デジタル信号が、前記メモリ部から前記出力信号線に入力される固体撮像装置に関する。【選択図】  図６
2019047267.tif 000002
【特許請求の範囲】
【請求項１】
第１光電変換部及び第２光電変換部を有する画素が、行列状に配置された画素部と、
前記第１光電変換部からの第１アナログ信号を第１デジタル信号に変換し、前記第１光電変換部からのアナログ信号および前記第２光電変換部からのアナログ信号が加算された第２アナログ信号を第２デジタル信号に変換し、前記画素からのノイズ信号を第３デジタル信号に変換する、アナログデジタル変換部と、
前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号を保持するメモリ部と、
前記メモリ部からの出力が入力される出力信号線と、
を備え、
前記画素部の第１画素行の画素の信号は、前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号が、前記アナログデジタル変換部から前記メモリ部に入力された後、前記メモリ部から前記出力信号線に出力され、
前記画素部の前記第１画素行の次に読みだされる第２画素行の画素の信号は、前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号が、前記アナログデジタル変換部から前記メモリ部に入力され、前記第１デジタル信号を除く、前記第２デジタル信号及び前記第３デジタル信号が、前記メモリ部から前記出力信号線に出力される
固体撮像装置。
【請求項２】
前記アナログデジタル変換部において、
前記第１画素行の全ての列の画素の、前記ノイズ信号、前記第１アナログ信号及び前記第２アナログ信号が、第１期間において、それぞれ、前記第３デジタル信号、前記第１デジタル信号、及び前記第２デジタル信号にアナログデジタル変換され、
前記第１期間と同じ長さの第２期間において、前記第２画素行の全ての列の画素の、前記ノイズ信号、前記第１アナログ信号及び前記第２アナログ信号が、それぞれ、前記第３デジタル信号、前記第１デジタル信号、及び前記第２デジタル信号にアナログデジタル変換される請求項１に記載の固体撮像装置。
【請求項３】
前記メモリ部から前記出力信号線への出力を制御する読み出し信号を前記メモリ部に入力する水平走査部を有し、
前記水平走査部が出力する読み出し信号が出力される周期は、前記第１期間の開始から前記第２期間の終了までの長さの期間において、一定である請求項２に記載の固体撮像装置。
【請求項４】
前記第２期間において、
前記第１期間において保持された前記第１デジタル信号及び前記第３デジタル信号が前記出力信号線に出力され、かつ前記第１期間において保持された前記第２デジタル信号、及び前記第２期間に生成された第３デジタル信号が保持される
請求項３に記載の固体撮像装置。
【請求項５】
前記第１画素行の複数の列の画素の前記第１デジタル信号及び前記第３デジタル信号が前記出力信号線に出力されている間に、前記第２画素行の画素の前記第３デジタル信号への変換が開始される請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第１画素行の複数の列の画素の前記第２デジタル信号及び前記第３デジタル信号が前記出力信号線に出力されている間に、前記第２画素行の画素の前記第３デジタル信号への変換が開始される請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項７】
画素からのアナログ信号をデジタル信号に変換するアナログデジタル変換部と、
前記アナログデジタル変換部に接続されたメモリ部と、
を備え、
前記メモリ部は、
前記アナログデジタル変換部の出力端子と接続された入力端子を有する第１メモリと、
前記第１メモリの出力端子と接続された入力端子を有する第２メモリと、
前記第２メモリの出力端子と接続された入力端子と、第１出力信号線と接続された出力端子を有する第３メモリと、
前記第１メモリの出力端子と接続された入力端子、及び前記第２メモリの出力端子と接続された入力端子を有する選択回路と、
前記選択回路の出力端子と接続された入力端子と、前記第１出力信号線とは異なる第２出力信号線と接続された出力端子を有する第４メモリと、を有する
アナログデジタル変換器。
【請求項８】
前記第１メモリと前記第３メモリの間に接続される第５メモリを有する請求項７に記載のアナログデジタル変換器。
【請求項９】
画素からのアナログ信号をデジタル信号に変換するアナログデジタル変換部と、
前記アナログデジタル変換部に接続されたメモリ部と、
を備え、
前記メモリ部は、
前記アナログデジタル変換部の出力端子と接続された入力端子を有する第１メモリと、
前記第１メモリの出力端子と接続された入力端子を有する第２メモリと、
前記第２メモリの出力端子と接続された入力端子と、第１出力信号線と接続された出力端子を有する第３メモリと、
前記第２メモリの出力端子と接続された入力端子と、前記第１出力信号線とは異なる第２出力信号線と接続された出力端子を有する第４メモリと、を有する
アナログデジタル変換器。
【請求項１０】
前記画素は第１光電変換部及び第２光電変換部を有し、
前記画素が行列状に配された画素部と、
請求項７乃至９のいずれか１項に記載のアナログデジタル変換器と、を有する固体撮像装置。
【請求項１１】
前記アナログデジタル変換器において、
前記画素部の前記第１画素行の全ての列の画素の、前記第３デジタル信号、前記第１デジタル信号、及び前記第２デジタル信号が、第１期間において生成され、
前記第１期間の次の期間であって前記第１期間と同じ長さの第２期間において、前記画素部の前記第２画素行の全ての列の画素の、前記第３デジタル信号、前記第１デジタル信号、及び前記第２デジタル信号が生成される請求項１０に記載の固体撮像装置。
【請求項１２】
前記メモリ部からの出力が入力される出力信号線を有し、
前記メモリ部から前記出力信号線への出力を制御する読み出し信号を前記メモリ部に入力する水平走査部を有し、
前記水平走査部が出力する読み出し信号が出力される周期は、前記第１期間の開始から前記第２期間の終了までの長さの期間において、一定である請求項１１に記載の固体撮像装置。
【請求項１３】
前記第１光電変換部及び前記第２光電変換部に入射する光は１つのマイクロレンズを通過するよう配された前記マイクロレンズを有する請求項１乃至６及び１０乃至１２のいずれか１項に記載の固体撮像装置。
【請求項１４】
請求項１乃至６及び１０乃至１３のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置の前記画素から出力される信号を処理する信号処理部と
を有する撮像システム。
【請求項１５】
請求項１乃至６及び１０乃至１３のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置の前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号を用いて焦点検出を行い、前記第２デジタル信号及び前記第３デジタル信号を用いて画像形成を行う信号処理部と、
を有する撮像システム。
【請求項１６】
請求項１乃至６及び１０乃至１３のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
を有する移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、撮像システム、及び移動体に関する。
【背景技術】
【０００２】
例えば、固体撮像装置であるＣＭＯＳイメージセンサを備えたデジタルカメラ等の撮像システムにおいて、固体撮像装置のなかに、位相差方式の焦点検出用の画素を配する像面位相差方式が提案されている。特許文献１において、焦点検出用信号と、画像形成用信号の両方を取得することが可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２１１８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された撮像システムでは、図１（ａ）に示すように、同一行内に配される画素は、焦点検出用信号と画像形成用信号の両方を取得する画素のみ、または画像形成用信号のみを取得する画素のみである。この場合、画像形成用信号のみを取得する画素のみの行では、焦点検出用信号の取得は必要ないため行われていない。
【０００５】
よって、焦点検出用信号と画像形成用信号の両方を取得する画素と、画像形成用信号のみを取得する画素とでは、画像形成用信号となる取得信号に対する光電変換部での電荷の蓄積時間が異なる。具体的には、画像形成用信号のみを取得する画素の方が、焦点検出用信号の処理時間がない分、画像形成用信号となる取得信号に対する光電変換部での電荷の蓄積時間が短くなる。該電荷の蓄積時間の差により、形成された画像の画質が低下する可能性がある。よって、焦点検出用信号と画像形成用信号の両方を取得する画素行と、画像形成用信号のみを取得する画素行を有する固体撮像装置において、画素行による、光電変換部での蓄積時間の差を低減する。
【課題を解決するための手段】
【０００６】
本発明の一様態は、第１光電変換部及び第２光電変換部を有する画素が、行列状に配置された画素部と、前記第１光電変換部からの第１アナログ信号を第１デジタル信号に変換し、前記第１光電変換部からのアナログ信号および前記第２光電変換部からのアナログ信号が加算された第２アナログ信号を第２デジタル信号に変換し、前記画素からのノイズ信号を第３デジタル信号に変換する、アナログデジタル変換部と、前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号を保持するメモリ部と、前記メモリ部からの出力が入力される出力信号線と、を備え、前記画素部の第１画素行の画素の信号は、前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号が、前記アナログデジタル変換部から前記メモリ部に入力された後、前記メモリ部から前記出力信号線に出力され、前記画素部の前記第１画素行の次に読みだされる第２画素行の画素の信号は、前記第１デジタル信号、前記第２デジタル信号、及び前記第３デジタル信号が、前記アナログデジタル変換部から前記メモリ部に入力され、前記第１デジタル信号を除く、前記第２デジタル信号及び前記第３デジタル信号が、前記メモリ部から前記出力信号線に出力される固体撮像装置に関する。
【０００７】
また、本発明の別の一様態は、画素からのアナログ信号をデジタル信号に変換するアナログデジタル変換部と、前記アナログデジタル変換部に接続されたメモリ部と、を備え、前記メモリ部は、前記アナログデジタル変換部の出力端子と接続された入力端子を有する第１メモリと、前記第１メモリの出力端子と接続された入力端子を有する第２メモリと、前記第２メモリの出力端子と接続された入力端子と、第１出力信号線と接続された出力端子を有する第３メモリと、前記第１メモリの出力端子と接続された入力端子、及び前記第２メモリの出力端子と接続された入力端子を有する選択回路と、前記選択回路の出力端子と接続された入力端子と、前記第１出力信号線とは異なる第２出力信号線と接続された出力端子を有する第４メモリと、を有するアナログデジタル変換器に関する。
【０００８】
また、本発明の別の一様態は、画素からのアナログ信号をデジタル信号に変換するアナログデジタル変換部と、前記アナログデジタル変換部に接続されたメモリ部と、を備え、前記メモリ部は、前記アナログデジタル変換部の出力端子と接続された入力端子を有する第１メモリと、前記第１メモリの出力端子と接続された入力端子を有する第２メモリと、前記第２メモリの出力端子と接続された入力端子と、第１出力信号線と接続された出力端子を有する第３メモリと、前記第２メモリの出力端子と接続された入力端子と、前記第１出力信号線とは異なる第２出力信号線と接続された出力端子を有する第４メモリと、を有するアナログデジタル変換器に関する。
【発明の効果】
【０００９】
焦点検出データと画像データの両方を取得する画素行と、画像データのみを取得する画素行での、画像データとなる取得信号に対する光電変換部における蓄積時間の差を低減することができる。よって、より画質を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る撮像システムの構成例を示すブロック図
【図２】実施の形態１に係る画素部１０４の画素Ｐの一例の等価回路図
【図３】実施の形態１に係る画素部１０４の画素Ｐの一例の上面模式図
【図４】実施の形態１に係る画素部１０４、読み出し回路部１０５、アナログデジタル変換部１０７、及びメモリ部１０９の列毎の関係を示した図
【図５】実施の形態１に係るメモリブロック４０３の構成例について説明する図
【図６】実施の形態１に係るアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャート図
【図７】実施の形態２に係る画素部１０４、読み出し回路部１０５、アナログデジタル変換部１０７、及びメモリ部１０９の列毎の関係を示した図
【図８】実施の形態２に係るメモリブロック９０１及びメモリブロック９０２の構成例について説明する図
【図９】実施の形態２に係るアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャート図
【図１０】実施の形態３に係るメモリブロック４０３の構成例について説明する図
【図１１】実施の形態３に係るアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャート図
【図１２】実施の形態４に係る画素部１０４、読み出し回路部１０５、アナログデジタル変換部１０７、及びメモリ部１０９の列毎の関係を示した図
【図１３】実施の形態４に係るアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャート図
【図１４】実施の形態５に係る撮像システムの一例について説明する図
【図１５】実施の形態６に係る撮像システム及び移動体について説明する図
【発明を実施するための形態】
【００１１】
（実施の形態１）
（全体ブロック図）
図１は、本実施の形態に係る撮像システムの構成例を示すブロック図である。撮像システムとしては、例えばデジタルカメラ等がある。
【００１２】
撮像システムは、装置全体を制御するＣＰＵ１０１、及びＣＰＵ１０１からの同期信号や外部からの通信を受けて動作する制御部１０２を有する。また、撮像システムは、制御部１０２の制御信号を受けて動作する垂直走査部１０３、行列状に配された画素Ｐを有する画素部１０４、及び画素部１０４からの信号を読み出す読み出し回路部１０５を有する。更に、撮像システムは、アナログデジタル変換器１１２、水平走査部１１０及び信号出力部１１１を有する。アナログデジタル変換器１１２は、アナログデジタル変換部１０７及びアナログデジタル変換部１０７に接続されたメモリ部１０９を有する。
【００１３】
アナログデジタル変換部１０７は、読み出し回路部１０５と参照信号生成部１０６からの信号を比較してデジタル信号を出力する。また、メモリ部１０９は、アナログデジタル変換部１０７からの信号が入力されるタイミングでカウンタ１０８の値を保持する。画素部１０４とＣＰＵ１０１やアナログデジタル変換器１１２は、同一基板に配されてもよく、別基板に配されて配線により接続されていてもよい。
【００１４】
（画素部）
図２は、画素部１０４の画素Ｐの構成例を示す図である。画素Ｐは、光電変換部２０１、光電変換部２０１の電荷を転送する電荷転送部２０２、光電変換部２０３、及び光電変換部２０３の電荷を転送する電荷転送部２０４を有する。また、画素Ｐは、フローティングディフュージョン部ＦＤ、リセット部２０５、信号増幅部２０６、及び行選択部２０７を有する。光電変換部２０１、及び光電変換部２０３は、光電変換部に入射した光を電荷に変換し、例えばフォトダイオード等の素子で構成できる。
【００１５】
光電変換部２０１の電荷転送部２０２は、光電変換部２０１とフローティングディフュージョン部ＦＤとの間の電気経路に配されている。光電変換部２０３の電荷転送部２０４は、光電変換部２０３とフローティングディフュージョン部ＦＤの間の電気経路に配されている。電荷転送部２０２は、光電変換部２０１に蓄積された電荷を読み出す転送用トランジスタであり、画素転送信号ＰＴＸ（ｎ）により、導通／非導通（オン／オフ）が制御される。同様に、電荷転送部２０４は、光電変換部２０３に蓄積された電荷を読み出すための転送用トランジスタであり、画素転送信号ＰＴＸ（ｎ＋１）により、導通／非導通（オン／オフ）が制御される。
【００１６】
リセット部２０５は、電源電圧ＶＤＤが供給される配線とフローティングディフュージョン部ＦＤとの間の電気経路に配される。リセット部２０５は、フローティングディフュージョン部ＦＤに電源電圧ＶＤＤを供給してフローティングディフュージョン部ＦＤをリセットするためのリセット用トランジスタである。リセット部２０５は、画素部リセット信号ＰＲＥＳ（ｎ）により、導通／非導通（オン／オフ）が制御される。
【００１７】
信号増幅部２０６のゲート端子にはフローティングディフュージョン部ＦＤが接続され、ドレインおよびソースの各端子には電源電圧ＶＤＤおよび行選択部２０７が接続される。信号増幅部２０６は、ＦＤの電荷を電圧に変換し、垂直信号線２０８に出力するソースフォロアであり、例えばトランジスタで構成することができる。
【００１８】
行選択部２０７は、信号増幅部２０６の出力と垂直信号線２０８との間の電気経路に配される。行選択部２０７は、画素信号を出力する行を選択するためのトランジスタであり、行選択信号ＰＳＥＬ（ｎ）により、導通／非導通（オン／オフ）が制御される。
【００１９】
図３に、各画素の上面模式図を示す。画素部１０４の各画素の光電変換部２０１と光電変換部２０３は１つのマイクロレンズ３０１を共有している。すなわち、光電変換部２０１と光電変換部２０３は、１つのマイクロレンズ３０１を通った光を受光する。
【００２０】
（列回路部）
図４は、本実施の形態に係る画素部１０４、読み出し回路部１０５、アナログデジタル変換部１０７、及びメモリ部１０９の、列毎の関係を示した図である。
【００２１】
画素部１０４は列毎に垂直出力線２０８を１本有する。垂直走査部１０３は、行列状に配された画素Ｐを行毎に順次選択する。選択された画素Ｐからの出力信号は、各列の読み出し回路４０１に入力される。読み出し回路部１０５は、画素部１０４の列毎に配置された複数の読み出し回路４０１を有する。各列の読み出し回路４０１は、各行の画素からの信号を読み出して保持する。読み出し回路４０１は、画素Ｐから出力される信号を増幅する増幅器を有していてもよく、画素Ｐの内部回路を駆動する電流源を有していてもよい。以下、読み出し回路４０１が増幅器を有する例について説明する。
【００２２】
参照信号生成部１０６は、単位時間当たり一定の傾きで電位が変化する参照信号ＶＲＡＭＰ（ランプ信号）を生成する。なお、参照信号ＶＲＡＭＰは、ランプ信号に限定されず、ステップ状に変化してもよく、時間と共にレベルが変化する信号であればよい。
【００２３】
アナログデジタル変換部１０７は、列毎に配された複数の比較回路４０２を有する。各列の比較回路４０２は、参照信号生成部１０６から出力される参照信号ＶＲＡＭＰと、各列の読み出し回路４０１の出力信号ＳＩＧ＿ＯＵＴとの大小関係を比較し、大小関係が逆転すると、比較結果信号Ｐ＿ＬＡＴＣＨを出力する。
【００２４】
出力信号ＳＩＧ＿ＯＵＴは、列毎の出力信号である、出力信号ＳＩＧ＿ＯＵＴ［１］〜出力信号ＳＩＧ＿ＯＵＴ［ｍ］を含む。比較結果信号Ｐ＿ＬＡＴＣＨは、列毎の比較結果信号である、比較結果信号Ｐ＿ＬＡＴＣＨ［１］〜比較結果信号Ｐ＿ＬＡＴＣＨ［ｍ］を含む。ここで、ｍは列の数であり自然数である。カウンタ１０８は、アナログデジタル変換の分解能に応じたＮ（Ｎは自然数）ビットのカウント値をカウントし、カウント信号ＣＮＴ［０」〜ＣＮＴ［Ｎ−１］を出力する。
【００２５】
メモリ部１０９は、列毎にメモリブロック４０３を有する。各列のメモリブロック４０３は比較結果信号Ｐ＿ＬＡＴＣＨのタイミングで、カウンタ信号ＣＮＴ［０」〜ＣＮＴ［Ｎ−１］を保持する。
【００２６】
水平走査部１１０は、列毎の読み出し信号Ｐ＿ＲＥＡＤ（Ｐ＿ＲＥＡＤ［１］〜Ｐ＿ＲＥＡＤ［ｍ］）を出力する。メモリ部１０９の列毎のメモリブロック４０３は、各列の読み出し信号Ｐ＿ＲＥＡＤに応じたタイミングで、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎ及びＨＳＣＡＮ＿ＯＵＴ＿Ｓを介して信号出力部１１１に保持データを出力する。
【００２７】
（メモリブロック）
図５は、本実施の形態に係るメモリブロック４０３の構成例について説明する図である。メモリブロック４０３は、第１メモリ５０１、第２メモリ５０２、第３メモリ５０３、第４メモリ５０４、及び選択回路５０５を有する。第１メモリ５０１〜第４メモリ５０４は、例えばラッチ回路で構成することができる。
【００２８】
第１メモリ５０１、第２メモリ５０２、第３メモリ５０３、及び第４メモリ５０４が保持するデジタル信号を、それぞれデジタル信号ＷＭＥＭ、デジタル信号ＬＭＥＭ、デジタル信号ＲＭＥＭ＿Ｎ、及びデジタル信号ＲＭＥＭ＿Ｓと示す。また、ｉ番目の列のメモリに保持されているデジタル信号を、それぞれデジタル信号ＷＭＥＭ［ｉ］、デジタル信号ＬＭＥＭ［ｉ］、デジタル信号ＲＭＥＭ＿Ｎ［ｉ］、及びデジタル信号ＲＭＥＭ＿Ｓ［ｉ］と示す。ｉは、１〜ｍのいずれかの自然数である。
【００２９】
第１メモリ５０１は、比較結果信号Ｐ＿ＬＡＴＣＨに応じて、アナログデジタル変換部１０７からの出力であるカウント信号ＣＮＴをデジタル信号ＷＭＥＭとして保持する。第１メモリ５０１の出力端子は、第２メモリ５０２の入力端子と、選択回路５０５の入力端子に接続される。
【００３０】
第１の転送制御信号Ｐ＿ＬＴＸに応じて、第１メモリ５０１に保持されているデジタル信号ＷＭＥＭが第２メモリ５０２に転送され、第２メモリ５０２は、該デジタル信号をデジタル信号ＬＭＥＭとして保持する。第２メモリ５０２の出力端子は、第３メモリ５０３の入力端子と、選択回路５０５の入力端子に接続される。
【００３１】
第２の転送制御信号Ｐ＿ＭＴＸ＿Ｎに応じて、第２メモリ５０２に保持されているデジタル信号ＬＭＥＭが第３メモリ５０３に転送され、第３メモリ５０３は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｎとして保持する。第３メモリ５０３は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへデジタル信号ＲＭＥＭ＿Ｎを出力する。
【００３２】
読み出し制御信号Ｐ＿ＲＥＡＤによって第３メモリ５０３が選択されていない時は、第３メモリ５０３の、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに接続される出力端子は、ハイインピーダンス状態となる。つまり、第３メモリ５０３は、読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【００３３】
第３の転送制御信号Ｐ＿ＭＴＸ＿Ｓに応じて、選択回路５０５で選択されたデジタル信号が第４メモリ５０４に転送され、第４メモリ５０４は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｓとして保持する。第４メモリ５０４は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓへデジタル信号ＲＭＥＭ＿Ｓを出力する。第４メモリ５０４の入力端子は、選択回路５０５の出力端子に接続される。
【００３４】
第４メモリ５０４も、第３メモリ５０３と同様、読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【００３５】
なお、第１メモリ５０１及び第２メモリ５０２についても、３値を出力可能なメモリとしてもよく、また、ハイレベル、ローレベルの２値を出力可能なメモリとしてもよい。
【００３６】
選択回路５０５は、選択信号Ｐ＿ＭＥＭ＿ＳＥＬに応じて、第１メモリ５０１と第２メモリ５０２のいずれかを選択して、選択したメモリが保持するデジタル信号を出力する。選択回路５０５は、第１メモリ５０１の出力端子と接続された入力端子、及び第２メモリ５０２の出力端子と接続された入力端子を有する。
【００３７】
（駆動方法１）
図６は、図５で示したアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャートである。
【００３８】
時刻Ｔ００において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【００３９】
次に、時刻Ｔ００ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【００４０】
次に、時刻Ｔ００ｂ０において、画素部１０４において１列目１行目の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１に時刻Ｔ００ｂ０におけるカウント値（Ｎ（Ｐ（１，１）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００４１】
次に、時刻Ｔ００ａ１において、カウンタ１０８がカウントを終了し、１行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【００４２】
次に、時刻Ｔ００ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。各列の第１メモリ５０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ５０２に書き込まれ（ＬＭＥＭ）、保持される。
【００４３】
次に、時刻Ｔ００ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号（Ａ）であり（光電変換部２０３には基づかない）、この信号を第１の画素信号とする。
【００４４】
次に、時刻Ｔ００ｂ１において、画素部１０４の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１に時刻Ｔ００ｂ１におけるカウント値（Ａ（Ｐ（１，１））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００４５】
次に、時刻Ｔ００ａ３において、カウンタ１０８がカウントを終了し、１行目の第１の画素信号のアナログデジタル変換が終了する。
【００４６】
時刻Ｔ００ｄ０において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｎ、Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ５０２が保持しているデジタル信号ＬＭＥＭが各列の第３メモリ５０３に書き込まれる（ＲＭＥＭ＿Ｎ）。また、各列の第１メモリ５０１が保持しているデジタル信号ＷＭＥＭが、各列の第４メモリ５０４に書き込まれる（ＲＭＥＭ＿Ｓ）。このとき、第４メモリ５０４が保持するデジタル信号ＲＭＥＭ＿Ｓは、第１の画素信号に基づくデジタル信号（Ａ）である。
【００４７】
次に、時刻Ｔ００ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用されるＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第２の画素信号とする。
【００４８】
次に、時刻Ｔ００ｅ０において、水平走査部が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］を出力する。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介してデジタル信号ＲＭＥＭ＿Ｎ［１］が、ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介してデジタル信号ＲＭＥＭ＿Ｓ［１］が、信号出力部に出力される。以降、同様に時刻Ｔ０１ｅ０までの間、第３メモリ５０３に保持されたデジタル信号ＲＭＥＭ＿Ｎ及び第４メモリ５０４に保持されたデジタル信号ＲＭＥＭ＿Ｓが信号出力部１１１に出力される。この期間において読み出されるデジタル信号ＲＭＥＭ＿Ｓは、第１の画素信号に基づくデジタル信号（Ａ）である。
【００４９】
次に、時刻Ｔ００ｂ２において、画素部１０４の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１が、時刻Ｔ００ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，１））をアナログ信号ＷＭＥＭ［１］として保持する。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００５０】
次に、時刻Ｔ００ａ５において、カウンタ１０８がカウントを終了し、１行目の全ての第２の画素信号のアナログデジタル変換が終了する。
【００５１】
時刻Ｔ００ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとし、各列の第１メモリ５０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ５０２に書き込まれる（ＬＭＥＭ）。このとき、第２メモリ５０２が保持するデジタル信号ＬＭＥＭは第２の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【００５２】
次に、時刻Ｔ０１において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。時刻Ｔ００において水平同期信号ＨＤがハイレベルになってから、次に時刻Ｔ０１において水平同期信号がハイレベルになるまでの期間が１水平期間となる。
【００５３】
次に、時刻Ｔ０１ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【００５４】
次に、時刻Ｔ０１ｂ０において、画素部１０４のＰ（１、２）のＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１に時刻Ｔ０１ｂ０におけるカウント値（Ｎ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、２行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００５５】
次に、時刻Ｔ０１ａ１において、カウンタ１０８がカウントを終了し、２行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【００５６】
次に、時刻Ｔ０１ｄ０において、制御部１０２は選択信号Ｐ＿ＭＥＭ＿ＳＥＬをハイレベルとする。このとき、選択回路５０５が選択する信号は第２メモリ５０２が保持するデジタル信号ＬＭＥＭとなる。
【００５７】
次に、時刻Ｔ０１ｄ１において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓをハイレベルとし、選択回路５０５によって選択された第２メモリ５０２が保持するデジタル信号ＬＭＥＭが各列の第４メモリ５０４に書き込まれる（ＲＭＥＭ＿Ｓ）。このとき、ＲＭＥＭ＿Ｓが保持するデジタル信号は、第２の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【００５８】
次に、時刻Ｔ０１ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとし、各列の第１メモリ５０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ５０２に書き込まれる（ＬＭＥＭ）。
【００５９】
時刻Ｔ０１ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号（Ａ）であり、この信号を第３の画素信号とする。
【００６０】
次に、時刻Ｔ０１ｅ１において、水平走査部１１０が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎにデジタル信号ＲＭＥＭ＿Ｎ［１］が、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓにデジタル信号ＲＭＥＭ＿Ｓ［１］が、それぞれ出力される。以降、同様に時刻Ｔ０１ｅ２までの間、第３メモリ５０３に保持されたデジタル信号ＲＭＥＭ＿Ｎ、及び第４メモリ５０４に保持されたデジタル信号ＲＭＥＭ＿Ｓを、各出力信号線に出力する。この期間において読み出されるデジタル信号ＲＭＥＭ＿Ｓは、第２の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【００６１】
次に、時刻Ｔ０１ｂ１において、画素部１０４のＰ（１、２）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１に時刻Ｔ０１ｂ１におけるカウント値（Ａ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、２行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００６２】
次に、時刻Ｔ０１ａ３において、カウンタ１０８がカウントを終了し、２行目の全ての第３の画素信号のアナログデジタル変換が終了する。
【００６３】
次に、時刻Ｔ０１ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第４の画素信号とする。
【００６４】
次に、時刻Ｔ０１ｂ２において、画素部１０４のＰ（１、２）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ５０１に時刻Ｔ０１ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、２行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【００６５】
次に、時刻Ｔ０１ａ５において、カウンタ１０８がカウントを終了し、２行目の全ての第４の画素信号のアナログデジタル変換が終了する。
【００６６】
時刻Ｔ０１ｄ２において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｎ、転送制御信号Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ５０２が保持しているデジタル信号ＬＭＥＭが、各列の第３メモリ５０３に書き込まれ（ＲＭＥＭ＿Ｎ）、各列の第１メモリ５０１が保持しているデジタル信号ＷＭＥＭが、各列の第４メモリ５０４に書き込まれる（ＲＭＥＭ＿Ｓ）。このとき、第４メモリ５０４が保持するデジタル信号ＲＭＥＭ＿Ｓは、第４の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【００６７】
次に、時刻Ｔ０１ｅ３において、水平走査部が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介してデジタル信号ＲＭＥＭ＿Ｎ［１］が、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介してデジタル信号ＲＭＥＭ＿Ｓ［１］が、それぞれ信号出力部１１１に出力される。以降、同様に時刻Ｔ０２ｅ０までの間、メモリ５０３及びメモリ５０４に保持されたデジタル信号（ＲＭＥＭ＿Ｎ及びＲＭＥＭ＿Ｓ）を信号出力部に出力する。この期間において読み出されるデジタル信号ＲＭＥＭ＿Ｓは、第４の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【００６８】
次に、時刻Ｔ０２において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【００６９】
以降、残りの行に対して、時刻Ｔ００から時刻Ｔ０１までの動作と、時刻Ｔ０１から時刻Ｔ０２までの動作を交互に行う。
【００７０】
本実施の形態において、第１のアナログデジタル変換期間は時刻Ｔ００ａ２から時刻Ｔ００ａ３までの期間と、時刻Ｔ０１ａ２から時刻Ｔ０１ａ３までの期間である。また、第２のアナログデジタル変換期間は時刻Ｔ００ａ４から時刻Ｔ００ａ５までの期間と、時刻Ｔ０１ａ４から時刻Ｔ０１ａ５までの期間である。
【００７１】
第１水平期間は時刻Ｔ００から時刻Ｔ０１までの期間であり、第１水平期間に続く（隣接する）第２水平期間は、時刻Ｔ０１から時刻Ｔ０２までの期間である。１水平期間は、水平同期信号が制御部から出力されて（ハイレベルとされて）から次の水平同期信号が出力されるまでの期間である。１水平期間内に、ノイズ信号、第１画素信号、及び第２画素信号のアナログデジタル変換が行われる。
【００７２】
画素部１０２が焦点検出及び画像形成の両方を行う画素行と画像形成を行う画素行とを有する場合、焦点検出に用いられない画素行の画素（ここでは第２行目）からは、焦点検出用のアナログ信号（第３の画像信号）を出力する必要はない。しかし、焦点検出用のアナログ信号の出力や、アナログデジタル変換を行わない場合、画素行によって、画像形成用信号に対する、画素の光電変換部における蓄積時間が異なる、またアナログ処理が異なることとなる。これにより、例え一面同じ輝度の被写体を撮影したとしても、形成された画像において、固体撮像装置の画素部１０２の画素行ごとに輝度が異なるという現象が生じる可能性がある。
【００７３】
本実施の形態では、画像形成用信号のみがメモリ部１０９から出力される画素行の画素からの出力信号に対してもアナログデジタル変換が行われる。すなわち、画素部１０２の全ての画素からの出力信号に対してアナログデジタル変換が行われる。よって、焦点検出及び画像形成の両方を行う画素行と画像形成を行う画素行において、画像形成用信号に対する光電変換部における電荷の蓄積時間の差を低減、またはなくすことができる。よって、形成された画像において、画素部１０２の行ごとに輝度が異なる、所謂段差を低減し、滑らかな画像を得ることができる。
【００７４】
また、本実施の形態では、１行目で、光電変換部２０１の出力に基づく第１の画素信号に対応するデジタル信号と、光電変換部２０１及び２０３の出力に基づく第２の画素信号に対応するデジタル信号の両方が、第４メモリから信号出力部に出力される。一方、２行目では、光電変換部２０１及び光電変換部２０３の出力に基づく第４の画素信号に対応するデジタル信号は第４メモリ５０４から出力されるが、光電変換部２０１の出力に基づく第３の画素信号に対応するデジタル信号は出力されない。つまり、第３の画素信号に基づくデジタル信号の出力を削減することができる。
【００７５】
更に、本実施の形態では、時刻Ｔ００ｃ１において、第２の画素信号に基づくデジタル信号を第２メモリ５０２に保持することで、第４メモリ５０４が第２の画素信号に基づくデジタル信号を保持するタイミングを遅らせることができる。よって、メモリ部１０９から信号出力部１１１への第２の画素信号に基づくデジタル信号の出力を開始するタイミングを遅らせることができる。これにより、第３の画素信号に基づくデジタル信号を出力しなかったことにより生じた時間に、第２の画素信号に基づくデジタル信号を出力することができる。
【００７６】
この結果、時刻Ｔ００ａ５から、時刻Ｔ０１ｅ１までの期間と、時刻Ｔ０１ａ５時刻Ｔ０１ｅ３までの期間が異なる。ここで、時刻Ｔ００ａ５は、１行目における第２の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ０１ｅ１は、第２の画素信号に基づくデジタル信号の信号出力部への出力が開始する時刻である。また、時刻Ｔ０１ａ５は、２行目における第４の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ０１ｅ３は、第４の画素信号に基づくデジタル信号の信号出力部への出力が開始する時刻である。一方、水平走査部１１０が読み出し信号Ｐ＿ＲＥＡＤを出力する周期は、第１水平期間の開始（Ｔ００）から第２水平期間の終了（Ｔ０２）までの長さの期間において、一定となる。読み出し信号は、メモリ部１０９から信号出力部１１１にデジタル信号を出力するタイミングを指示する信号である。
【００７７】
このように、本実施の形態では、２つの連続した水平期間にメモリ部１０９から信号出力部１１１に一定の周期でデジタル信号を出力することができる。すなわち、第３の画素信号に基づくデジタル信号をメモリ部１０９から出力信号線に出力しないかわりに、その時間を他のデジタル信号の転送時間に割り当てる構成としている。よって、メモリ部１０９から信号出力部１１１へ出力するデジタル信号が多い場合でも、各信号の転送に十分な時間を使うことができる。よって、デジタル信号の転送において信頼性を確保しながら、回路規模の増大を抑制することができる。
【００７８】
（実施の形態２）
本実施の形態について、実施の形態１と異なる点を中心に説明し、実施の形態１と同様の構成、機能、効果等を有する部分については説明を省略する。
【００７９】
（列回路部）
図７は、本実施の形態に係る画素部１０４と、読み出し回路部１０５と、アナログデジタル変換部１０７と、メモリ部１０９の列毎の関係を示した図である。
【００８０】
画素部１０４は画素１列に対して垂直出力線２０８を２本有する。垂直走査部１０３は行列状に配列された画素Ｐを２行毎に順次選択し、同時に選択される２行はそれぞれ別の垂直出力線に接続される。偶数行が接続される垂直出力線は、読み出し回路４０１と、比較回路４０２と、メモリブロック９０１に接続される。また、奇数行が接続される垂直出力線は、読み出し回路４０１と、比較回路４０２と、メモリブロック９０２に接続される。
【００８１】
（メモリブロック）
図８は、本実施の形態に係るメモリブロック９０１とメモリブロック９０２の構成例について説明する図である。
【００８２】
メモリブロック９０１は、第１メモリ１００１、第２メモリ１００２、第３メモリ１００３、第４メモリ１００４、第５メモリ１００５、及び選択回路１００６を有する。第１メモリ１００１、第２メモリ１００２、第３メモリ１００３が保持するデジタル信号をそれぞれ、デジタル信号ＷＭＥＭ１、デジタル信号ＬＭＥＭ１＿１、及びデジタル信号ＬＭＥＭ１＿２と示す。また、第４メモリ１００４及び第５メモリ１００５が保持するデジタル信号を、それぞれデジタル信号ＲＭＥＭ１＿Ｎ及びデジタル信号ＲＭＥＭ１＿Ｓと示す。第１メモリ１００１乃至第５メモリ１００５は、それぞれ、例えばラッチ回路で構成することができる。
【００８３】
第１メモリ１００１は、比較結果信号Ｐ＿ＬＡＴＣＨ１に応じて、アナログデジタル変換部１０７からの出力であるカウント信号ＣＮＴをデジタル信号ＷＭＥＭ１として保持する。第１メモリ１００１の出力端子は、第２メモリ１００２の入力端子、第３メモリ１００３の入力端子、及び選択回路１００６の入力端子に接続される。
【００８４】
第１の転送制御信号Ｐ＿ＬＴＸ１＿１に応じて、第１メモリ１００１に保持されているデジタル信号ＷＭＥＭ１が第２メモリ１００２に転送され、第２メモリ１００２は、該デジタル信号をデジタル信号ＬＭＥＭ１＿１として保持する。第２メモリ１００２の出力は、第４メモリ１００４の入力に接続される。
【００８５】
第２の転送制御信号Ｐ＿ＬＴＸ１＿２に応じて、第１メモリ１００１に保持されているデジタル信号ＷＭＥＭ１が第３メモリ１００３に転送され、第３メモリ１００３は、該デジタル信号をデジタル信号ＬＭＥＭ１＿２として保持する。第３メモリ１００３の出力端子は、選択回路１００６の入力端子に接続される。
【００８６】
第３の転送制御信号Ｐ＿ＭＴＸ１＿Ｎに応じて、第２メモリ１００２に保持されているデジタル信号ＬＭＥＭ１＿１は第４メモリ１００４に転送され、第４メモリ１００４は、該デジタル信号をデジタル信号ＲＭＥＭ１＿Ｎとして保持する。第４メモリ１００４は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤ１に応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへデジタル信号を出力する。
【００８７】
読み出し制御信号Ｐ＿ＲＥＡＤ１によって第４メモリ１００４が選択されていない時は、第４メモリ１００４の第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへの出力端子は、ハイインピーダンス状態となる。つまり、第４メモリ１００４は、読み出し制御信号Ｐ＿ＲＥＡＤ１に応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【００８８】
第４の転送制御信号Ｐ＿ＭＴＸ＿Ｓに応じて、選択回路１００６により第１メモリ１００１または第３メモリ１００３の一方が選択され、選択されたメモリのデジタル信号が第５メモリ１００５に転送される。第５メモリ１００５は、該デジタル信号をデジタル信号ＲＭＥＭ１＿Ｓとして保持する。選択回路１００６の出力端子は、第５メモリ１００５の入力端子と接続される。
【００８９】
第５メモリ１００５は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤ１に応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓへデジタル信号を出力する。第５メモリ１００５も、第４メモリ１００４と同様、読み出し制御信号Ｐ＿ＲＥＡＤ１に応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。  なお、第１メモリ１００１、第２メモリ１００２、第３メモリ１００３、及び第４メモリ１００４についても、３つの値を出力可能なメモリとしてもよく、また、ハイレベルとローレベルの２値を出力可能なメモリとしてもよい。
【００９０】
選択回路１００６は、第１の選択信号Ｐ＿ＭＥＭ１＿ＳＥＬに応じて、第１メモリ１００１と第３メモリ１００３のいずれかを選択して、選択したメモリが保持するデジタル信号を第５メモリ１００５に出力する。
【００９１】
メモリブロック９０２は、第６メモリ１０１１、第７メモリ１０１２、第８メモリ１０１３、第９メモリ１０１４、及び選択回路１０１５を有する。第６メモリ１０１１、第７メモリ１０１２、第８メモリ１０１３、第９メモリ１０１４が保持するデジタル信号をそれぞれ、デジタル信号ＷＭＥＭ２、デジタル信号ＬＭＥＭ２、デジタル信号ＲＭＥＭ２＿Ｎ、及びデジタル信号ＲＭＥＭ２＿Ｓと示す。第６メモリ１０１１乃至第９メモリ１０１４は、それぞれ、例えばラッチ回路で構成することができる。
【００９２】
比較結果信号Ｐ＿ＬＡＴＣＨ２に応じて、アナログデジタル変換部１０７からの出力であるカウント信号ＣＮＴが第６メモリ１０１１にデジタル信号として転送され、デジタル信号ＷＭＥＭ２として保持される。第６メモリ１０１１の出力端子は、第７メモリ１０１２の入力端子と、選択回路１０１５の入力端子に接続される。
【００９３】
第５の転送制御信号Ｐ＿ＬＴＸ２に応じて、第６メモリ１０１１に保持されているデジタル信号ＷＭＥＭ２が第７メモリ１０１２に転送され、第７メモリ１０１２は、該デジタル信号をデジタル信号ＬＭＥＭ２として保持する。第７メモリ１０１２の出力端子は、第８メモリ１０１３の入力端子と、選択回路１０１５の入力端子に接続される。
【００９４】
第６の転送制御信号Ｐ＿ＭＴＸ２＿Ｎに応じて、第７メモリ１０１２に保持されているデジタル信号が第８メモリ１０１３に転送され、第８メモリ１０１３は該デジタル信号をデジタル信号ＲＭＥＭ２＿Ｎとして保持する。第８メモリ１０１３は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤ２に応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへデジタル信号を出力する。
【００９５】
読み出し制御信号Ｐ＿ＲＥＡＤ２によって第８メモリ１０１３が選択されていない時は、第８メモリ１０１３の第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに接続される出力端子は、ハイインピーダンス状態となる。つまり、第８メモリ１０１３は、読み出し制御信号Ｐ＿ＲＥＡＤ２に応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【００９６】
第４の転送制御信号Ｐ＿ＭＴＸ＿Ｓに応じて、選択回路１０１５で選択されたメモリのデジタル信号が第９メモリ１０１４に転送され、第９メモリ１０１４は、該デジタル信号をデジタル信号ＲＭＥＭ２＿Ｓとして保持する。第９メモリ１０１４は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤ２に応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓへデジタル信号を出力する。第９メモリ１０１４も、第８メモリ１０１３と同様、読み出し制御信号Ｐ＿ＲＥＡＤ２に応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【００９７】
なお、第６メモリ１０１１及び第７メモリ１０１２についても、３つの値を出力可能なメモリとしてもよく、また、ハイレベルとローレベルの２値を出力可能なメモリとしてもよい。
【００９８】
選択回路１０１５は、第２の選択信号Ｐ＿ＭＥＭ２＿ＳＥＬに応じて、第６メモリ１０１１と第７メモリ１０１２のいずれかを選択して、選択したメモリが保持するデジタル信号を出力する。
【００９９】
（駆動方法）
図９は、図８で示したアナログデジタル変換部１０７、および、メモリ部１０９の動作の一例を示すタイミングチャートである。
【０１００】
時刻Ｔ００において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１０１】
次に、時刻Ｔ００ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目及び２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及び出力信号ＳＩＧ＿ＯＵＴ２は、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【０１０２】
次に、時刻Ｔ００ｂ０において、画素部１０４において１列目１行目の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較家か信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１に時刻Ｔ００ｂ０におけるカウント値（Ｎ（Ｐ（１，１）））がデジタル信号ＷＭＥＭ１［１］として保持される。同様に、１行目の２〜ｍ列目、２行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１０３】
次に、時刻Ｔ００ａ１において、カウンタ１０８がカウントを終了し、１行目及び２行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【０１０４】
次に、時刻Ｔ００ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸ１＿１及び制御信号Ｐ＿ＬＴＸ２をハイレベルとする。これにより、各列の第１メモリ１００１が保持しているデジタル信号ＷＭＥＭ１が各列の第２メモリ１００２に転送され、各列の第６メモリ１０１１が保持しているデジタル信号ＷＭＥＭ２が、各列の第７メモリ１０１２に転送される。
【０１０５】
次に、時刻Ｔ００ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目及び２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及び出力信号ＳＩＧ＿ＯＵＴ２は、画素部１０４の光電変換部２０１に基づく信号（Ａ）であり（光電変換部２０３には基づかない）、この信号を第１の画素信号とする。
【０１０６】
次に、時刻Ｔ００ｂ１において、画素部１０４において１列目１行目の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１に時刻Ｔ００ｂ１におけるカウント値（Ａ（Ｐ（１，１）））がデジタル信号ＷＭＥＭ１［１］として保持される。同様に、１行目の２〜ｍ列目、２行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１０７】
次に、時刻Ｔ００ａ３において、カウンタ１０８がカウントを終了し、１行目及び２行目の第１の画素信号のアナログデジタル変換が終了する。
【０１０８】
次に、時刻Ｔ００ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸ１＿２をハイレベルとし、各列の第１メモリ１００１が保持しているデジタル信号ＷＭＥＭ１が、各列の第３メモリ１００３に転送される。第３メモリ１００３は該デジタル信号をデジタル信号ＬＭＥＭ１＿２として保持する。このとき、第３メモリ１００３が保持するデジタル信号ＬＭＥＭ１＿２は第１の画素信号に基づくデジタル信号（Ａ）である。
【０１０９】
次に、時刻Ｔ００ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目及び２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及びＳＩＧ＿ＯＵＴ２は、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第２の画素信号とする。
【０１１０】
次に、時刻Ｔ００ｂ２において、画素部１０４の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１が時刻Ｔ００ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，１）））をデジタル信号ＷＭＥＭ１［０］として保持する。同様に、１行目の２〜ｍ列目、２行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１１１】
次に、時刻Ｔ００ａ５において、カウンタ１０８がカウントを終了し、１行目及び２行目の全ての第２の画素信号のアナログデジタル変換が終了する。
【０１１２】
時刻Ｔ００ｄ０において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｎ、Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ１００２が保持しているデジタル信号ＬＭＥＭ１＿１が、各列の第４メモリ１００４に転送され、デジタル信号ＲＭＥＭ１＿Ｎとして保持される。また、各列の第７メモリ１０１２が保持しているデジタル信号ＬＭＥＭ２が、各列の第８メモリ１０１３に転送され、デジタル信号ＲＭＥＭ２＿Ｎとして保持される。
【０１１３】
さらに、各列の第１メモリ１００１が保持しているデジタル信号ＷＭＥＭ１が各列の第５メモリ１００５に転送され、デジタル信号ＲＭＥＭ１＿Ｓとして保持される。また、各列の第６メモリが保持しているデジタル信号ＷＭＥＭ２が、各列の第９メモリ１０１４に転送され、デジタル信号ＲＭＥＭ２＿Ｓとして保持される。このとき、第５メモリ１００５及び第９メモリ１０１４がそれぞれ保持するデジタル信号ＲＭＥＭ１＿Ｓ及びデジタル信号ＲＭＥＭ２＿Ｓは、第２の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【０１１４】
次に、時刻Ｔ００ｅ０において、水平走査部が１行目の１列目の読み出し制御信号Ｐ＿ＲＥＡＤ１［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介してデジタル信号ＲＭＥＭ１＿Ｎ［１］が信号出力部１１１に出力される。また、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介してデジタル信号ＲＭＥＭ１＿Ｓ［１］が信号出力部１１１に出力される。
【０１１５】
以降、同様に時刻Ｔ０１ｅ０までの間、メモリブロック９０１からの出力とメモリブロック９０２からの出力が交互に信号出力部に出力される。具体的には、第４メモリ１００４及び第５メモリ１００５に保持されるデジタル信号と、第８メモリ１０１３及び第９メモリ１０１４に保持されるデジタル信号とが、交互に信号出力部１１１に出力される。この期間において読み出されるＲＭＥＭ１＿Ｓ、ＲＭＥＭ２＿Ｓは、第２の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【０１１６】
次に、時刻Ｔ０１において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１１７】
次に、時刻Ｔ０１ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の３行目及び４行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及び出力信号ＳＩＧ＿ＯＵＴ２は、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【０１１８】
次に、時刻Ｔ０１ｂ０において、画素部１０４の１列目３行目の画素Ｐ（１、３）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１に時刻Ｔ０１ｂ０におけるカウント値（Ｎ（Ｐ（１，３）））がデジタル信号ＷＭＥＭ１［１］として保持される。同様に、３行目の２〜ｍ列目、４行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１１９】
次に、時刻Ｔ０１ａ１において、カウンタ１０８がカウントを終了し、３行目及び４行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【０１２０】
次に、時刻Ｔ０１ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸ１＿１及び転送制御信号Ｐ＿ＬＴＸ２をハイレベルとする。これにより、各列の第１メモリ１００１が保持しているデジタル信号ＷＭＥＭ１が各列の第２メモリ１００２に転送され、デジタル信号ＬＭＥＭ１＿１として保持される。また、各列の第６メモリ１０１１が保持しているデジタル信号ＷＭＥＭ２が、各列の第７メモリ１０１２に転送され、デジタル信号ＬＭＥＭ２として保持される。
【０１２１】
次に、時刻Ｔ０１ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の３行目及び４行目のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及び出力信号ＳＩＧ＿ＯＵＴ２は、画素部１０４の光電変換部２０１のみに基づく信号（Ａ）であり、この信号を第３の画素信号とする。
【０１２２】
次に、時刻Ｔ０１ｂ１において、画素部１０４の画素Ｐ（１、３）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１に時刻Ｔ０１ｂ１におけるカウント値（Ａ（Ｐ（１，３）））がデジタル信号ＷＭＥＭ１［１］として保持される。同様に、３行目の２〜ｍ列目、４行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１２３】
次に、時刻Ｔ０１ａ３において、カウンタ１０８がカウントを終了し、３行目及び４行目の全ての第３の画素信号のアナログデジタル変換が終了する。
【０１２４】
次に、時刻Ｔ０１ｄ０において、制御部１０２は選択信号Ｐ＿ＭＥＭ１＿ＳＥＬをハイレベルとする。このとき、選択回路１００６は、第３メモリ１００３を選択し、第３メモリ１００３が保持するデジタル信号ＬＭＥＭ１＿２が選択される。
【０１２５】
次に、時刻Ｔ０１ｄ１において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓ及び転送制御信号Ｐ＿ＭＴＸ２＿Ｎをハイレベルとする。それにより、各列の選択回路１００６によって選択された第３メモリ１００３が保持するデジタル信号ＬＭＥＭ１＿２デジタル信号が各列の第５メモリ１００５に転送され、デジタル信号ＲＭＥＭ１＿Ｓとして保持される。また、各列の第６メモリ１０１１が保持しているデジタル信号ＷＭＥＭ２が、各列の第９メモリ１０１４に転送され、デジタル信号ＲＭＥＭ２＿Ｓとして保持される。さらに、各列の第７メモリ１０１２が保持しているデジタル信号ＬＭＥＭ２が各列の第８メモリ１０１３に転送され、デジタル信号ＲＭＥＭ２＿Ｎとして保持される。
【０１２６】
このとき、第５メモリ１００５が保持するデジタル信号ＲＭＥＭ１＿Ｓは、第１の画素信号に基づくデジタル信号であり、第９メモリ１０１４が保持するデジタル信号ＲＭＥＭ２＿Ｓは、第３の画素信号に基づくデジタル信号（Ａ）である。
【０１２７】
次に、時刻Ｔ０１ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の３行目及び４行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴ１及び出力信号ＳＩＧ＿ＯＵＴ２は、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第４の画素信号とする。
【０１２８】
次に、時刻Ｔ０１ｅ１において、水平走査部が３行目の１列目の読み出し制御信号Ｐ＿ＲＥＡＤ１［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介して第４メモリ１００４のデジタル信号ＲＭＥＭ１＿Ｎ［１］を、ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介して第５メモリ１００５のデジタル信号ＲＭＥＭ１＿Ｓ［１］を信号出力部１１１に出力する。以降、同様に時刻Ｔ０２ｅ０までの間、メモリブロック９０１の保持されたデジタル信号とメモリブロック９０２に保持されたデジタル信号が交互に信号出力部１１１に出力される。具体的には、第４メモリ１００４及び第５メモリ１００５に保持されるデジタル信号と、第８メモリ１０１３及び第９メモリ１０１４に保持されるデジタル信号とが、交互に信号出力部１１１に出力される。この期間において読み出される第５メモリのデジタル信号ＲＭＥＭ１＿Ｓは、第１の画素信号に基づくデジタル信号（Ａ）であり、第９メモリのデジタル信号ＲＭＥＭ２＿Ｓは、第３の画素信号に基づくデジタル信号（Ａ）である。
【０１２９】
次に、時刻Ｔ０１ｂ２において、画素部１０４の画素Ｐ（１、３）の出力信号ＳＩＧ＿ＯＵＴ１と、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ１［１］が出力される。このとき、第１メモリ１００１に時刻Ｔ０１ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，３）））がデジタル信号ＷＭＥＭ１［１］として保持される。同様に、３行目の２〜ｍ列目、４行目の１〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１３０】
次に、時刻Ｔ０１ａ５において、カウンタ１０８がカウントを終了し、３行目及び４行目の全ての第４の画素信号のアナログデジタル変換が終了する。
【０１３１】
次に、時刻Ｔ０１ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸ１＿２及び転送制御信号Ｐ＿ＬＴＸ２をハイレベルとする。これにより、各列の第１メモリ１００１が保持しているデジタル信号ＷＭＥＭ１が、各列の第３メモリ１００３に転送され、デジタル信号ＬＭＥＭ１＿２として保持される。また、各列の第６メモリ１０１１が保持しているデジタル信号ＷＭＥＭ２が、各列の第７メモリ１０１２に転送され、デジタル信号ＬＭＥＭ２として保持される。このとき、第３メモリ１００３及び第７メモリ１０１２がそれぞれ保持するデジタル信号ＬＭＥＭ１＿２及びＬＭＥＭ２は、第４の画素信号に基づくデジタル信号である。
【０１３２】
次に、時刻Ｔ０２において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１３３】
次に、時刻Ｔ０２ｄ０において、制御部１０２は選択信号Ｐ＿ＭＥＭ１＿ＳＥＬ及び選択信号Ｐ＿ＭＥＭ２＿ＳＥＬをハイレベルとする。このとき、選択回路１００６は第３メモリ１００３を選択し、選択回路１０１５は第７メモリ１０１２である。
【０１３４】
次に、時刻Ｔ０２ｄ１において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓ及び転送制御信号Ｐ＿ＭＴＸ１＿Ｎをハイレベルとする。これにより、第２メモリ１００２が保持しているデジタル信号ＬＭＥＭ１＿１が各列の第４メモリ１００４に転送され、デジタル信号ＲＭＥＭ１＿Ｎとして保持される。また、各列の選択回路１００６によって選択された第３メモリ１００３が保持しているデジタル信号ＬＭＥＭ１＿２が各列の第５メモリ１００５に転送され、デジタル信号ＲＭＥＭ１＿Ｓとして保持される。更に、各列の選択回路１０１５によって選択された第７メモリ１０１２が保持しているデジタル信号ＬＭＥＭ２が、各列の第９メモリ１０１４に転送され、デジタル信号ＲＭＥＭ２＿Ｓとして保持される。
【０１３５】
このとき、第５メモリ１００５及び第９メモリ１０１４がそれぞれ保持するデジタル信号ＲＭＥＭ１＿Ｓ及びＲＭＥＭ２＿Ｓは、第４の画素信号に基づくデジタル信号（Ａ＋Ｂ）である。
【０１３６】
次に、時刻Ｔ０２ｅ１において、水平走査部が３行目の１列目の読み出し制御信号Ｐ＿ＲＥＡＤ１［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介して第４メモリ１００４のデジタル信号ＲＭＥＭ１＿Ｎ［１］が信号出力部１１１に出力される。また、ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介して第９メモリ１０１４のデジタル信号ＲＭＥＭ１＿Ｓ［１］が信号出力部１１１に出力される。
【０１３７】
以降、同様に時刻Ｔ０２ｅ０までの間、メモリブロック９０１のデジタル信号とメモリブロック９０２のデジタル信号が交互に信号出力部１１１に出力される。具体的には、第４メモリ１００４及び第５メモリ１００５のデジタル信号ＲＭＥＭ１＿Ｎ及びＲＭＥＭ１＿Ｓと、第８メモリ１０１３及び第９メモリ１０１４のデジタル信号ＲＭＥＭ２＿Ｎ及びＲＭＥＭ２＿Ｓとが、交互に信号出力部１１１に出力される。この期間において読み出される第５メモリ１００５のデジタル信号ＲＭＥＭ１＿Ｓ及び第９メモリのデジタル信号ＲＭＥＭ２＿Ｓは、第４の画素信号に基づくデジタル信号である。
【０１３８】
以降、時刻Ｔ００から時刻Ｔ０１までの動作と、時刻Ｔ０１から時刻Ｔ０２までの動作を交互に行う。
【０１３９】
本実施の形態において、第１のアナログデジタル変換期間は、時刻Ｔ００ａ２から時刻Ｔ００ａ３までの期間と、時刻Ｔ０１ａ２から時刻Ｔ０１ａ３までの期間である。また、第２のアナログデジタル変換期間は、時刻Ｔ００ａ４から時刻Ｔ００ａ５までの期間と、時刻Ｔ０１ａ４から時刻Ｔ０１ａ５までの期間である。また、第１水平期間は、時刻Ｔ００から時刻Ｔ０１までの期間であり、第２水平期間は時刻Ｔ０１から時刻Ｔ０２までの期間である。
【０１４０】
本実施の形態では、画像形成用信号のみがメモリ部１０９から出力される画素行の画素からの出力信号に対してもアナログデジタル変換が行われる。すなわち、画素部１０２の全ての画素からの出力信号に対してアナログデジタル変換が行われる。よって、焦点検出及び画像形成の両方を行う画素行と画像形成を行う画素行において、画像形成用信号に対する光電変換部における電荷の蓄積時間の差を低減、またはなくすことができる。よって、形成された画像において、画素部１０２の行ごとに輝度が異なる、所謂段差を低減し、滑らかな画像を得ることができる。
【０１４１】
また、本実施の形態では、１行目で、光電変換部２０１の出力に基づく第１の画素信号に対応するデジタル信号と、光電変換部２０１及び２０３の出力に基づく第２の画素信号に対応するデジタル信号の両方が、第５メモリから信号出力部に出力される。一方、２行目では、光電変換部２０１及び光電変換部２０３の出力に基づく第４の画素信号に対応するデジタル信号は第９メモリ１０１４から出力されるが、光電変換部２０１の出力に基づく第３の画素信号に対応するデジタル信号は出力されない。つまり、第３の画素信号に基づくデジタル信号の出力を削減することができる。
【０１４２】
更に、本実施の形態では、第２メモリ１００２、選択回路１００６、及び選択回路１０１５を有する。よって、例えば、時刻Ｔ００ｃ１において、第１の画素信号に基づくデジタル信号を第３メモリ１００３に保持することができる。このため、第５メモリ１００５が第１の画素信号に基づくデジタル信号を保持するタイミングを遅らせることができる。この結果、メモリ部１０９から信号出力部１１１への第２の画素信号に基づくデジタル信号の出力を開始するタイミングを遅らせることができる。これにより、第３の画素信号に基づくデジタル信号を出力しなかったことにより生じた時間に、第２の画素信号に基づくデジタル信号を出力することができる。
【０１４３】
また、本実施形態では、時刻Ｔ０１ｄ０から時刻Ｔ０２ｄ１までの期間に、第１画素信号に対応するデジタル信号と第３画素信号に対応するデジタル信号を、第５メモリ１００５及び第９メモリ１０１４からそれぞれ信号出力部１１１に出力する。また時刻Ｔ０２ｄ１から第４の画素信号に対応するデジタル信号を第５メモリ１００５及び第９メモリ１０１４からそれぞれ信号出力部１１１に出力する。
【０１４４】
この結果、時刻Ｔ００ａ５から、時刻Ｔ００ｅ０までの期間と、時刻Ｔ０１ａ５から時刻Ｔ０２ｅ１までの期間が異なる。ここで、時刻Ｔ００ａ５は、１行目及び２行目における第２の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ００ｅ０は、第２の画素信号に基づくデジタル信号の信号出力部１１１への出力が開始する時刻である。また、時刻Ｔ０１ａ５は、３行目及び４行目における第４の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ０２ｅ１は、第４の画素信号に基づくデジタル信号の信号出力部１１１への出力が開始する時刻である。
【０１４５】
一方、水平走査部１１０が読み出し信号Ｐ＿ＲＥＡＤを出力する周期は、第１水平期間の開始（Ｔ００）から第２水平期間の終了（Ｔ０２）までの長さの期間において、一定となる。
【０１４６】
このように、本実施の形態では、本実施の形態では、２つの連続した水平期間にメモリ部１０９から信号出力部１１１に一定の周期でデジタル信号を出力することができる。すなわち、第３の画素信号に基づくデジタル信号をメモリ部１０９から出力信号線に出力しない代わりに、その時間を他のデジタル信号の転送時間に割り当てる構成としている。よって、データ数が多い場合でも、各データの転送に十分な時間を使うことができ、データ転送の信頼性を確保しながら、回路規模の増大を抑制することができる。
【０１４７】
また、本実施の形態によれば、ある行の第１の画素信号に基づくデジタル信号と別のある行の第３の画素信号に基づくデジタル信号の出力を削減することができる。よって、例えば、第１の画素信号と第２の画素信号が赤色用画素の画素信号であり、第３の画素信号と第４の画素信号が緑色用画素の画素信号であるの場合、赤色画素と緑色画素のデータ出力をそれぞれ削減することができる。
【０１４８】
例えば、本実施の形態に記載の固体撮像装置からのデジタル信号を用いて、焦点検出と画像形成を行うことができる。この時、ノイズ除去用のデジタル信号ＲＭＥＭ＿Ｎに加え、画像形成用（撮像用）のデジタル信号として、全ての行の画素Ｐからの信号に基づいたデジタル信号がデジタル信号ＲＭＥＭ＿Ｓとして出力される。一方、焦点検出は、行列状に配された画素全ての画素からの信号に基づいて行ってもよいが、一部の画素について検出すればよい。
【０１４９】
本実施の形態では、焦点検出用のデジタル信号と画像形成用のデジタル信号の両方を出力信号線に出力する画素が配される行と、画像形成用のデジタル信号のみを出力信号線に出力する画素が配される行が隣り合っている例について説明した。すなわち、焦点検出用のデジタル信号と画像形成用のデジタル信号の両方を出力信号線に出力する画素と画像形成用のデジタル信号のみを出力信号線に出力する画素が、行方向において隣り合っている例を示した。
【０１５０】
このような、行によって出力するデジタル信号の数が異なる固体撮像装置において、本願実施の形態を採用することで、出力信号の数の差に起因した信号を出力しない期間を作らず、効率的にデジタル信号を転送することができる。よって、画素数の増加や、ノイズ除去用、焦点検出用、撮像用等、様々なデータを出力する必要から、メモリ部１０９から信号出力部１１１へ出力されるデジタル信号の数が多くなっても、転送の信頼性を確保しながら、回路規模の増大を抑制することができる。
【０１５１】
（実施の形態３）
本実施の形態について、実施の形態１と異なる点を中心に説明し、実施の形態１と同様の構成、機能、効果等を有する部分については説明を省略する。
【０１５２】
（メモリブロック）
図１０は、本実施の形態に係るメモリブロック４０３の構成例について説明する図である。メモリブロック４０３は、第１メモリ１２０１と、第２メモリ１２０２と、第３メモリ、及び第４メモリ１２０４を有する。第１メモリ１２０１、第２メモリ１２０２、第３メモリ１２０３、及び第４メモリ１２０４が保持するデジタル信号をそれぞれ、デジタル信号ＷＭＥＭ、デジタル信号ＬＭＥＭ、デジタル信号ＲＭＥＭ＿Ｎ、及びデジタル信号ＲＭＥＭ＿Ｓと示す。第１メモリ１００１乃至第４メモリ１２０４は、それぞれ、例えばラッチ回路で構成することができる。
【０１５３】
第１メモリ１２０１は、比較結果信号Ｐ＿ＬＡＴＣＨに応じて、アナログデジタル変換部１０７からの出力であるカウント信号ＣＮＴをデジタル信号ＷＭＥＭとして保持する。第１メモリ１２０１の出力端子は、第２メモリ１２０２の入力端子に接続される。
【０１５４】
第１の転送制御信号Ｐ＿ＬＴＸに応じて、第１メモリ１２０１に保持されているデジタル信号ＷＭＥＭが第２メモリ１２０２に転送され、第２メモリ１２０２は、該デジタル信号をデジタル信号ＬＭＥＭとして保持する。第２メモリ１２０２の出力端子は、第３メモリ１２０３の入力端子と、第４メモリ１２０４の入力端子に接続される。
【０１５５】
第２の転送制御信号Ｐ＿ＭＴＸ＿Ｎに応じて、第２メモリ１２０２に保持されているデジタル信号ＬＭＥＭが、第３メモリ１２０３に転送され、第３メモリ１２０３は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｎとして保持する。第３メモリ１２０３は第２メモリ１２０２に接続され、第２メモリ１２０２と第３メモリ１２０３の間には書き込み経路が設けられる。第３メモリ１２０３は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへデジタル信号ＲＭＥＭ＿Ｎを出力する。
【０１５６】
読み出し制御信号Ｐ＿ＲＥＡＤによって第３メモリ１２０３が選択されていない時は、第３メモリ１２０３の第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎへの出力端子は、ハイインピーダンス状態となる。つまり、第３メモリ１２０３は、読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第１の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【０１５７】
第３の転送制御信号Ｐ＿ＭＴＸ＿Ｓに応じて、第２メモリ１２０２に保持されているデジタル信号ＬＭＥＭが第４メモリ１２０４に転送され、第４メモリ１２０４は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｓとして保持する。第４メモリ１２０４は、水平走査部１１０から各列に出力される読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓへデジタル信号ＲＭＥＭ＿Ｓを出力する。第４メモリ１２０４も、第３メモリ１２０３と同様、読み出し制御信号Ｐ＿ＲＥＡＤに応じて、第２の出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓに対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。
【０１５８】
第１メモリ１２０１及び第２メモリ１２０２についても、３つの値を出力可能なメモリとしてもよく、また、ハイレベルとローレベルの２値を出力可能なメモリとしてもよい。
【０１５９】
（駆動方法）
図１１は、図１０で示したアナログデジタル変換部１０７、および、メモリ部１０９の動作の一例を示すタイミングチャートである。
【０１６０】
時刻Ｔ００において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１６１】
次に、時刻Ｔ００ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【０１６２】
次に、時刻Ｔ００ｂ０において、画素部１０４の１列目１行目の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ１２０１に時刻Ｔ００ｂ０におけるカウント値（Ｎ（Ｐ（１，１）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１６３】
次に、時刻Ｔ００ａ１において、カウンタ１０８がカウントを終了し、１行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【０１６４】
時刻Ｔ００ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。各列の第１メモリ１２０１が保持しているデジタル信号ＷＭＥＭが各列の第２メモリ１２０２に転送され、第２メモリ１２０２が該信号をデジタル信号ＬＭＥＭとして保持する。
【０１６５】
次に、時刻Ｔ００ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号（Ａ）であり（光電変換部２０２に基づかない）、この信号を第１の画素信号とする。
【０１６６】
次に、時刻Ｔ００ｂ１において、画素部１０４の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第２メモリ１２０１に時刻Ｔ００ｂ１におけるカウント値（Ａ（Ｐ（１，１）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１６７】
次に、時刻Ｔ００ａ３において、カウンタ１０８がカウントを終了し、１行目の第１の画素信号のアナログデジタル変換が終了する。
【０１６８】
時刻Ｔ００ｄ０において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｎをハイレベルとする。これにより、各列の第２メモリ１２０２が保持しているデジタル信号ＬＭＥＭが、各列の第３メモリ１２０３に転送され、第３メモリ１２０３は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｎとして保持する。
【０１６９】
次に、時刻Ｔ００ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。これにより、各列の第１メモリ１２０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ１２０２に転送され、第２メモリ１２０２は、該デジタル信号をデジタル信号ＬＭＥＭとして保持する。このとき、第２メモリ１２０２が保持するデジタル信号ＬＭＥＭは第１の画素信号に基づくデジタル信号（Ａ）である。
【０１７０】
次に、時刻Ｔ００ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の１行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第２の画素信号とする。
【０１７１】
次に、時刻Ｔ００ｄ１において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ１２０２が保持しているデジタル信号ＬＭＥＭが、各列の第４メモリ１２０４に転送され、第４メモリ１２０４は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｓとして保持する。
【０１７２】
時刻Ｔ００ｅ０において、水平走査部が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介して第３メモリ１２０３からデジタル信号ＲＭＥＭ＿Ｎ［１］が、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介して第４メモリ１２０４からデジタル信号ＲＭＥＭ＿Ｓ［１］が、信号出力部１１１に出力される。以降、同様に時刻Ｔ０１ｅ０までの間、第３メモリ１２０３のデジタル信号ＲＭＥＭ＿Ｎと、第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓが信号出力部１１１に出力される。この期間において読み出される第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓは、第１の画素信号に基づくデジタル信号（Ａ）である。
【０１７３】
次に、時刻Ｔ００ｂ２において、画素部１０４の画素Ｐ（１、１）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ１２０１が時刻Ｔ００ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，１）））をデジタル信号ＷＭＥＭ［１］として保持する。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１７４】
次に、時刻Ｔ００ａ５において、カウンタ１０８がカウントを終了し、１行目の全ての第２の画素信号のアナログデジタル変換が終了する。
【０１７５】
次に、時刻Ｔ００ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。これにより、各列の第１メモリ１２０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ１２０２に転送され、第２メモリ１２０２が該デジタル信号をデジタル信号ＬＭＥＭとして保持する。このとき、第２メモリ１２０２が保持するデジタル信号ＬＭＥＭは、第２の画素信号に基づくデジタル信号である。
【０１７６】
時刻Ｔ０１において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１７７】
次に、時刻Ｔ０１ａ０において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４および読み出し回路部１０５のリセット状態におけるノイズ信号（Ｎ）である。
【０１７８】
次に、時刻Ｔ０１ｂ０において、画素部１０４の１列目２行目の画素Ｐ（１、２）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ１２０１に時刻Ｔ０１ｂ０におけるカウント値（Ｎ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、２行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１７９】
時刻Ｔ００ａ１において、カウンタ１０８がカウントを終了し、２行目の全ての画素および読み出し回路部１０５のリセット状態におけるノイズ信号のアナログデジタル変換が終了する。
【０１８０】
次に、時刻Ｔ０１ｄ０において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ１２０２が保持しているデジタル信号ＬＭＥＭが、各列の第４メモリ１２０４に転送され、第４メモリ１２０４は該デジタル信号をデジタル信号ＲＭＥＭ＿Ｓとして保持する。このとき、第４メモリ１２０４が保持するデジタル信号ＲＭＥＭ＿Ｓは、第２の画素信号に基づくデジタル信号である。
【０１８１】
次に、時刻Ｔ０１ｃ０において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。これにより、各列の第１メモリ１２０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ１２０２に転送され、第２メモリ１２０２は該デジタル信号をデジタル信号ＬＭＥＭとして保持する。
【０１８２】
次に、時刻Ｔ０１ａ２において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の２行目のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号（Ａ）であり、この信号を第３の画素信号とする。
【０１８３】
時刻Ｔ０１ｅ１において、水平走査部１１０が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎに第３メモリ１２０３のデジタル信号ＲＭＥＭ＿Ｎ［１］が、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓに第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓ［１］が出力される。以降、同様に時刻Ｔ０１ｅ２までの間、第３メモリ１２０３のデジタル信号ＲＭＥＭ＿Ｎと、第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓが、各出力信号線に出力される。この期間において読み出される第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓは、第２の画素信号に基づくデジタル信号である。
【０１８４】
次に、時刻Ｔ０１ｂ１において、画素部１０４の１列目２行目の画素Ｐ（１、２）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ１２０１に時刻Ｔ０１ｂ１におけるカウント値（Ａ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、１行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１８５】
次に、時刻Ｔ０１ａ３において、カウンタ１０８がカウントを終了し、２行目の全ての第３の画素信号のアナログデジタル変換が終了する。
【０１８６】
次に、時刻Ｔ０１ａ４において、カウンタ１０８がカウントを開始し、参照信号生成部１０６が参照信号ＶＲＡＭＰの生成を開始し、画素部１０４の２行目の画素のアナログデジタル変換を開始する。このとき使用される出力信号ＳＩＧ＿ＯＵＴは、画素部１０４の光電変換部２０１に基づく信号と光電変換部２０３に基づく信号を加算した信号（Ａ＋Ｂ）であり、この信号を第４の画素信号とする。
【０１８７】
次に、時刻Ｔ０１ｂ２において、画素部１０４の１列目２行目の画素Ｐ（１、２）の出力信号ＳＩＧ＿ＯＵＴと、参照信号ＶＲＡＭＰが一致し、比較結果信号Ｐ＿ＬＡＴＣＨ［１］が出力される。このとき、第１メモリ１２０１に時刻Ｔ０１ｂ２におけるカウント値（Ａ＋Ｂ（Ｐ（１，２）））がデジタル信号ＷＭＥＭ［１］として保持される。同様に、２行目の２〜ｍ列目の画素についてもアナログデジタル変換を行う。
【０１８８】
次に、時刻Ｔ０１ａ５において、カウンタ１０８がカウントを終了し、２行目の全ての第４の画素信号のアナログデジタル変換が終了する。
【０１８９】
次に、時刻Ｔ０１ｄ１において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｎをハイレベルとする。これにより、各列の第２メモリ１２０２が保持しているデジタル信号ＬＭＥＭが、各列の第３メモリ１２０３に転送され、第３メモリ１２０３は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｎとして保持する。
【０１９０】
次に、時刻Ｔ０１ｃ１において、制御部１０２が転送制御信号Ｐ＿ＬＴＸをハイレベルとする。これにより、各列の第１メモリ１２０１が保持しているデジタル信号ＷＭＥＭが、各列の第２メモリ１２０２に転送され、第２メモリ１２０２は該デジタル信号をデジタル信号ＬＭＥＭとして保持する。このとき、第２メモリ１２０２が保持するデジタル信号ＬＭＥＭは、第４の画素信号に基づくデジタル信号である。
【０１９１】
次に、時刻Ｔ０１ｄ２において、制御部１０２は転送制御信号Ｐ＿ＭＴＸ＿Ｓをハイレベルとする。これにより、各列の第２メモリ１２０２が保持しているデジタル信号ＬＭＥＭが、各列の第４メモリ１２０４に転送され、第４メモリ１２０４は、該デジタル信号をデジタル信号ＲＭＥＭ＿Ｓとして保持する。
【０１９２】
時刻Ｔ０１ｅ３において、水平走査部が１列目の読み出し制御信号Ｐ＿ＲＥＡＤ［１］をハイレベルとする。これにより、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｎを介して第３メモリ１２０３のデジタル信号ＲＭＥＭ＿Ｎ［１］が、出力信号線ＨＳＣＡＮ＿ＯＵＴ＿Ｓを介して第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓ［１］が、信号出力部１１１に出力される。以降、同様に時刻Ｔ０２ｅ０までの間、第３メモリ１２０３のデジタル信号ＲＭＥＭ＿Ｎと、第４メモリ１２０４のデジタル信号ＲＭＥＭ＿Ｓが、信号出力部１１１に出力される。この期間において読み出される第４メモリのデジタル信号ＲＭＥＭ＿Ｓは、第４の画素信号に基づくデジタル信号である。
【０１９３】
次に、時刻Ｔ０２において、ＣＰＵ１０１は、制御部１０２に対して、水平同期信号ＨＤをハイレベルとする。
【０１９４】
以降、時刻Ｔ００から時刻Ｔ０１までの動作と、時刻Ｔ０１から時刻Ｔ０２までの動作が交互に行われる。
【０１９５】
本実施の形態において、第１のアナログデジタル変換期間は時刻Ｔ００ａ２から時刻Ｔ００ａ３までの期間と、時刻Ｔ０１ａ２から時刻Ｔ０１ａ３までの期間である。また、第２のアナログデジタル変換期間は時刻Ｔ００ａ４から時刻Ｔ００ａ５までの期間と、時刻Ｔ０１ａ４から時刻Ｔ０１ａ５までの期間である。また、第１水平期間は時刻Ｔ００から時刻Ｔ０１までの期間であり、第２水平期間は時刻Ｔ０１から時刻Ｔ０２までの期間である。
【０１９６】
本実施の形態でも、実施の形態１及び２と同様に、画像形成用信号のみがメモリ部１０９から出力される画素行の画素からの出力信号に対してもアナログデジタル変換が行われる。すなわち、画素部１０２の全ての画素からの出力信号に対してアナログデジタル変換が行われる。よって、焦点検出及び画像形成の両方を行う画素行と画像形成を行う画素行において、画像形成用信号に対する光電変換部における電荷の蓄積時間の差を低減、またはなくすことができる。よって、形成された画像において、画素部１０２の行ごとに輝度が異なる、所謂段差を低減し、滑らかな画像を得ることができる。
【０１９７】
また、本実施の形態では、１行目で、光電変換部２０１の出力に基づく第１の画素信号に対応するデジタル信号と、光電変換部２０１及び２０３の出力に基づく第２の画素信号に対応するデジタル信号の両方が、第４メモリから信号出力部に出力される。一方、２行目では、光電変換部２０１及び光電変換部２０３の出力に基づく第４の画素信号に対応するデジタル信号は第４メモリ１２０４から出力されるが、光電変換部２０１の出力に基づく第３の画素信号に対応するデジタル信号は出力されない。つまり、第３の画素信号に基づくデジタル信号の出力を削減することができる。
【０１９８】
更に、本実施の形態では、時刻Ｔ００ｃ１において、第２の画素信号に基づくデジタル信号が第２メモリ１２０２に転送されることで、第４メモリ１２０４が第２の画素信号に基づくデジタル信号を保持するタイミングを遅らせることができる。よって、メモリ部１０９から信号出力部１１１への第２の画素信号に基づくデジタル信号の出力を開始するタイミングを遅らせることができる。これにより、第３の画素信号に基づくデジタル信号を出力しなかったことにより生じた時間に、第２の画素信号に基づくデジタル信号を出力することができる。
【０１９９】
この結果、時刻Ｔ００ａ５から、時刻Ｔ０１ｅ１までの期間と、時刻Ｔ０１ａ５時刻Ｔ０１ｅ３までの期間が異なる。ここで、時刻Ｔ００ａ５は、１行目における第２の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ０１ｅ１は、第２の画素信号に基づくデジタル信号の信号出力部への出力が開始する時刻である。また、時刻Ｔ０１ａ５は、２行目における第４の画素信号のアナログデジタル変換が終了する時刻であり、時刻Ｔ０１ｅ３は、第４の画素信号に基づくデジタル信号の信号出力部への出力が開始する時刻である。
【０２００】
一方、水平走査部１１０が出力する読み出し信号Ｐ＿ＲＥＡＤの周期は、第１水平期間の開始（Ｔ００）から第２水平期間の終了（Ｔ０２）までの長さの期間において、一定となる。
【０２０１】
このように、本実施の形態でも、２つの連続した水平期間にメモリ部１０９から信号出力部１１１に一定の周期でデジタル信号を出力することができる。すなわち、第３の画素信号に基づくデジタル信号をメモリ部１０９から出力信号線に出力しない代わりに、その時間を他のデジタル信号の転送時間に割り当てる構成としている。よって、データ数が多い場合でも、各データの転送に十分な時間を使うことができ、データ転送の信頼性を確保しながら、回路規模の増大を抑制することができる。
【０２０２】
また、転送制御信号の入力順序を制御部１０２で制御することにより、セレクタが不要となり、回路規模の増加をより抑制することができる。
【０２０３】
（実施の形態４）
本実施の形態について、実施の形態１と異なる点を中心に説明し、実施の形態１と同様の構成、機能、効果等を有する部分については説明を省略する。
【０２０４】
（列回路部）
図１２は、本実施の形態に係る画素部１０４と、読み出し回路部１０５と、アナログデジタル変換部１０７と、メモリ部１０９の列毎の関係を示した図である。
【０２０５】
画素部１０４は画素１列に対して垂直出力線２０８を２本持つ。垂直走査部１０３は行列状に配される画素Ｐを２行毎に順次選択し、同時に選択される２行はそれぞれ別の垂直出力線に接続される。読み出し回路４０１、比較回路４０２、及びメモリブロック４０３は、それぞれ垂直出力線毎に存在し、垂直出力線からの信号を順次処理する。図１２において、メモリブロック９０１とメモリブロック９０２は同じ構成である。
【０２０６】
（駆動方法）
図１３は、図１２で示したアナログデジタル変換部１０７、及びメモリ部１０９の動作の一例を示すタイミングチャートである。
【０２０７】
本駆動方法において、水平同期信号ＨＤ、転送制御信号Ｐ＿ＬＴＸ、転送制御信号Ｐ＿ＭＴＸ＿Ｎ、転送制御信号Ｐ＿ＭＴＸ＿Ｓ、及び選択信号Ｐ＿ＭＥＭ＿ＳＥＬを制御部１０２が出力するタイミングは実施の形態１と同様である。
【０２０８】
また、実施の形態１では比較結果信号Ｐ＿ＬＡＴＣＨの信号線、第１メモリ５０１、第２メモリ５０２、第３メモリ５０３、及び第４メモリ５０４が列毎に１つずつ存在したが、本実施の形態では、それぞれが、列毎に２つずつ存在する。すなわち、比較結果信号Ｐ＿ＬＡＴＣＨ１の信号線に対応する、第１メモリ〜第４メモリは、ぞれぞれ、デジタル信号ＷＭＥＭ１、デジタル信号ＬＭＥＭ１、デジタル信号ＲＭＥＭ１＿Ｎ、及びデジタル信号ＲＭＥＭ１＿Ｓを保持する。また、比較結果信号Ｐ＿ＬＡＴＣＨ２の信号線に対応する第１メモリ〜第４メモリは、それぞれ、デジタル信号ＷＭＥＭ２、デジタル信号ＬＭＥＭ２、デジタル信号ＲＭＥＭ２＿Ｎ、及びデジタル信号ＲＭＥＭ２＿Ｓを保持する。図１３において、出力信号ＳＩＧ＿ＯＵＴ１の波形のみを示したが、出力信号ＳＩＧ＿ＯＵＴ２についても同様の波形を有する。
【０２０９】
本実施の形態において、第１のアナログデジタル変換期間は時刻Ｔ００ａ２から時刻Ｔ００ａ３までの期間と、時刻Ｔ０１ａ２から時刻Ｔ０１ａ３までの期間である。また、第２のアナログデジタル変換期間は時刻Ｔ００ａ４から時刻Ｔ００ａ５までの期間と、時刻Ｔ０１ａ４から時刻Ｔ０１ａ５までの期間である。また、第１水平期間は、時刻Ｔ００から時刻Ｔ０１までの期間であり、第２水平期間は時刻Ｔ０１から時刻Ｔ０２までの期間である。
【０２１０】
本実施の形態でも、他の実施の形態と同様に、画像形成用信号のみがメモリ部１０９から出力される画素行の画素からの出力信号に対してもアナログデジタル変換が行われる。よって、焦点検出及び画像形成の両方を行う画素行と画像形成を行う画素行において、画像形成用信号に対する光電変換部における電荷の蓄積時間の差を低減、またはなくすことができる。よって、形成された画像において、画素部１０２の行ごとに輝度が異なる、所謂段差を低減し、滑らかな画像を得ることができる。
【０２１１】
また、１行目では、光電変換部２０１からの出力に基づく第１の画素信号に対応するデジタル信号と、光電変換部２０１及び２０３からの出力に基づく第２の画素信号に対応するデジタル信号の両方が、第４メモリから信号出力部に出力される。一方、２行目では、光電変換部２０１及び光電変換部２０３の出力に基づく第４の画素信号に対応するデジタル信号は第４メモリ５０４から出力されるが、光電変換部２０１からの出力に基づく第３の画素信号に対応するデジタル信号は出力されない。よって、実施の形態１と同様に、第３の画素信号に基づくデジタル信号の出力を削減することができる。
【０２１２】
また、時刻Ｔ００ｃ１において、第２の画素信号に基づくデジタル信号を第２メモリ５０２に保持することで、第４メモリ５０４が第２の画素信号に基づくデジタル信号を保持するタイミングを遅らせることができる。結果、第２の画素信号に基づくデジタル信号の出力開始タイミングを遅らせることができ、第３の画素信号に基づくデジタル信号を出力しなかったことにより生じた時間に、第２の画素信号に基づくデジタル信号を出力することができる。
【０２１３】
よって、水平走査部１１０が出力する読み出し信号Ｐ＿ＲＥＡＤの周期は、第１水平期間の開始（Ｔ００）から第２水平期間の終了（Ｔ０２）までの長さの期間において、一定となる。
【０２１４】
（実施の形態５）
本実施の形態では、実施の形態１乃至４のいずれか１つで説明した固体撮像装置を有する撮像システムの例について図１４を用いて説明する。実施の形態１乃至４のいずれかの固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図１４は、本実施形態による撮像システムの概略構成を示すブロック図である。
【０２１５】
上記実施の形態１乃至４のいずれかの固体撮像装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と固体撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【０２１６】
図１４に例示した撮像システム１４００は、固体撮像装置１４０１、被写体の光学像を固体撮像装置１４０１に結像させるレンズ１４０２を有する。また、レンズ１４０２を通過する光量を可変にするための絞り１４０４、レンズ１４０２の保護のためのバリア１４０６を有する。レンズ１４０２及び絞り１４０４は、固体撮像装置１４０１に光を集光する光学系である。固体撮像装置１４０１は、実施の形態１乃至４のいずれかで説明した固体撮像装置１００であって、レンズ１４０２により結像された光学像を画像データに変換する。
【０２１７】
撮像システム１４００は、また、固体撮像装置１４０１より出力される出力信号の処理を行う信号処理部１４０８を有する。信号処理部１４０８は、固体撮像装置１４０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部１４０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１４０８の一部であるＡＤ変換部は、固体撮像装置１４０１が設けられた半導体基板に形成されていてもよいし、固体撮像装置１４０１とは別の半導体基板に形成されていてもよい。また、固体撮像装置１４０１と信号処理部１４０８とが同一の半導体基板に形成されていてもよい。
【０２１８】
撮像システム１４００は、さらに、画像データを一時的に記憶するためのメモリ部１４１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１４１２を有する。さらに撮像システム１４００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１４１４、記録媒体１４１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１４１６を有する。なお、記録媒体１４１４は、撮像システム１４００に内蔵されていてもよく、着脱可能であってもよい。
【０２１９】
さらに撮像システム１４００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１４１８、固体撮像装置１４０１と信号処理部１４０８に各種タイミング信号を出力するタイミング発生部１４２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム１４００は少なくとも固体撮像装置１４０１と、固体撮像装置１４０１から出力された出力信号を処理する信号処理部１４０８とを有すればよい。
【０２２０】
固体撮像装置１４０１は、撮像信号を信号処理部１４０８に出力する。信号処理部１４０８は、固体撮像装置１４０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１４０８は、撮像信号を用いて、画像形成を行う。例えば、信号処理部１４０８は、固体撮像装置１４０１のノイズ信号及び第１画素信号及び第２画素信号に基づくデジタル信号を用いて焦点検出を行う。また、固体撮像装置１４０１のノイズ信号及び第２または第４画素信号に基づくデジタル信号を用いて画像形成を行う。
【０２２１】
実施の形態１乃至４のいずれかの固体撮像装置１００を適用することにより、撮像画像における回路規模の増大を抑制し、信頼性良くデータ転送がされる撮像システムを実現することができる。
【０２２２】
（実施の形態６）
本実施の形態の撮像システム及び移動体について、図１５を用いて説明する。図１５は、本実施の形態に係る撮像システム及び移動体の構成を示す図である。
【０２２３】
図１５（ａ）は、車戴カメラに関する撮像システムの一例を示したものである。撮像システム１５００は、固体撮像装置１５１０を有する。固体撮像装置１５１０は、上記実施の形態１乃至４のいずれかに記載の固体撮像装置１００である。撮像システム１５００は、固体撮像装置１５１０により取得された複数の画像データに対し、画像処理を行う画像処理部１５１２を有する。また、撮像システム１５００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部１５１４を有する。また、撮像システム１５００は、算出された視差に基づいて対象物までの距離を算出する距離計測部１５１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１５１８と、を有する。
【０２２４】
ここで、視差算出部１５１４や距離計測部１５１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部１５１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０２２５】
撮像システム１５００は車両情報取得装置１５２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム１５００は、衝突判定部１５１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ１５３０が接続されている。また、撮像システム１５００は、衝突判定部１５１８での判定結果に基づいて、ドライバーへ警報を発する警報装置１５４０とも接続されている。
【０２２６】
例えば、衝突判定部１５１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ１５３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１５４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０２２７】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム１５００で撮像する。図１５（ｂ）に、車両前方（撮像範囲１５５０）を撮像する場合の撮像システムを示した。車両情報取得装置１５２０が、撮像システム１５００ないしは固体撮像装置１５１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０２２８】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【符号の説明】
【０２２９】
１０４  画素部
１０７  アナログデジタル変換部
１０９  メモリ部
１１０  水平走査部
５０１  第１メモリ
５０２  第２メモリ
５０３  第３メモリ
５０４  第４メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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