(57)【要約】【課題】直列接続された複数のフリップフロップを含み、短時間で試験することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、ウェーハ上に第１スイッチを介して直列接続された複数のフリップフロップと、第２スイッチに接続され、各フリップフロップのクロック入力にパラレルに信号を供給する信号線と、を形成する工程と、前記第１スイッチをオフ状態とし、前記第２スイッチをオン状態として前記複数のフリップフロップの各入力に前記信号線を介してパラレルに信号を供給し、各フリップフロップの動作を試験する工程と、前記第１スイッチがオン状態となり、前記第２スイッチがオフ状態となるように、前記第１スイッチおよび前記第２スイッチの配線、または、前記第１スイッチおよび前記第２スイッチを含むスイッチ回路の配線を切断する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ウェーハ上に第１スイッチを介して直列接続された複数のフリップフロップと、第２スイッチに接続され、各フリップフロップのクロック入力にパラレルに信号を供給する信号線と、を形成する工程と、
前記第１スイッチをオフ状態とし、前記第２スイッチをオン状態として前記複数のフリップフロップの各入力に前記信号線を介してパラレルに信号を供給し、各フリップフロップの動作を試験する工程と、
前記第１スイッチがオン状態となり、前記第２スイッチがオフ状態となるように、前記第１スイッチおよび前記第２スイッチの配線、または、前記第１スイッチおよび前記第２スイッチを含むスイッチ回路の配線を切断する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記ウェーハ上に複数の集積回路が形成され、
前記複数の集積回路のそれぞれは、前記複数のフリップフロップと、前記第１スイッチと、前記第２スイッチと、前記信号線と、を含み、
前記配線の一部は、前記複数の集積回路のうちの１つの集積回路と、それに隣接する集積回路との間のスペースに設けられ、
前記配線を切断する工程において、前記配線の一部が切断される請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線は、前記ウェーハが前記複数の集積回路のそれぞれを含む複数のチップに個片化される過程において切断される請求項２記載の半導体装置の製造方法。
【請求項４】
前記配線は、前記ウェーハの前記スペースに露出した部分をエッチングする過程において切断される請求項２記載の半導体装置の製造方法。
【請求項５】
前記配線を切断する工程において、前記配線を溶断する請求項１記載の半導体装置の製造方法。
【請求項６】
前記配線は、レーザ照射により溶断される請求項５記載の半導体装置の製造方法。
【請求項７】
基板と、
前記基板の表面に設けられた集積回路と、
を備え、
前記集積回路は、直列接続された複数のフリップフロップと、第１スイッチと、第２スイッチと、信号線と、を含み、
前記複数のフリップフロップは、前記第１スイッチを介してそれぞれ直列接続され、
前記信号線は、前記第２スイッチに接続され、前記複数のフリップフロップの各クロック入力にパラレルに信号を供給するように設けられ、
前記第１スイッチがオン状態となり、前記第２スイッチがオフ状態となるように、前記第１スイッチおよび前記第２スイッチの配線、もしくは、前記第１スイッチおよび前記第２スイッチを含む回路の配線が切断され、
前記集積回路は、前記配線の切断された両端部を含む半導体装置。
【請求項８】
前記集積回路は、その外縁に位置する前記両端部を含む請求項７記載の半導体装置。
【請求項９】
前記複数のフリップフロップのうちの隣り合うフリップフロップの間に設けられ、前記第１スイッチの出力と、前記信号と、を入力とし、前記フリップフロップのクロック入力を出力とする論理和ゲートをさらに含む請求項７または８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
カウンタ回路など複数のフリップフロップを直列接続した構成を有する回路の動作試験では、各フリップフロップを初段から順に動作させる必要があり、全てのフリップフロップの動作を確認するためには長い試験時間を要する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３１２９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、直列接続された複数のフリップフロップを含み、短時間で試験することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、ウェーハ上に第１スイッチを介して直列接続された複数のフリップフロップと、第２スイッチに接続され、各フリップフロップのクロック入力にパラレルに信号を供給する信号線と、を形成する工程と、前記第１スイッチをオフ状態とし、前記第２スイッチをオン状態として前記複数のフリップフロップの各入力に前記信号線を介してパラレルに信号を供給し、各フリップフロップの動作を試験する工程と、前記第１スイッチがオン状態となり、前記第２スイッチがオフ状態となるように、前記第１スイッチおよび前記第２スイッチの配線、または、前記第１スイッチおよび前記第２スイッチを含むスイッチ回路の配線を切断する工程と、を備える。
【０００６】
実施形態に係る半導体装置は、基板と、前記基板の表面に設けられた集積回路と、を備える。前記集積回路は、直列接続された複数のフリップフロップと、第１スイッチと、第２スイッチと、信号線と、を含み、前記複数のフリップフロップは、前記第１スイッチを介してそれぞれ直列接続され、前記信号線は、前記第２スイッチに接続され、前記複数のフリップフロップの各クロック入力にパラレルに信号を供給するように設けられる。そして、前記第１スイッチがオン状態となり、前記第２スイッチがオフ状態となるように、前記第１スイッチおよび前記第２スイッチの配線、もしくは、前記第１スイッチおよび前記第２スイッチを含む回路の配線が切断され、前記集積回路は、前記配線の切断された両端部を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置の回路を示すブロック図である。
【図２】実施形態に係るスイッチを示す回路図である。
【図３】実施形態に係る別のスイッチを示す回路図である。
【図４】実施形態に係る回路の動作を示すブロック図である。
【図５】実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図６】実施形態に係る半導体装置の製造方法を示す模式図である。
【図７】実施形態の変形例に係るスイッチを示す回路図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【００１０】
図１は、実施形態に係る半導体装置の回路を示すブロック図である。図１に示す回路は、例えば、非同期のカウンタ回路１であり、Ｎ個（Ｎは、２以上の整数）のフリップフロップＦＦ１〜ＦＦＮを直列接続した構成を有する。各フリップフロップＦＦは、データ入力Ｄと、クロック入力ＣＫと、出力Ｑと、反転出力ＱＢと、を有し、反転出力ＱＢがデータ入力Ｄにフィードバックされる構成を有する。以下、フリップフロップＦＦ１〜ＦＦＮを個別に説明する場合と、包括的に「フリップフロップＦＦ」として言及する場合がある。
【００１１】
図１に示すように、フリップフロップＦＦＰ−１とフリップフロップＦＦＰと（Ｐ：２以上、Ｎ以下の整数）の間には、スイッチＳＷ１と、論理和ゲートＯＲと、がそれぞれ配置される。スイッチＳＷ１の入力端は、フリップフロップＦＦの反転出力ＱＢに接続され、スイッチＳＷ１の出力端は、論理和ゲートＯＲの入力側に接続される。また、論理和ゲートＯＲの出力端は、フリップフロップＦＦのクロック入力ＣＫに接続される。
【００１２】
さらに、カウンタ回路１は、各論理和ゲートＯＲの入力側にパラレル接続される信号線ＳＬを含む。信号線ＳＬは、１段目のフリップフロップＦＦ１のクロック入力ＣＫに供給される信号を、スイッチＳＷ２を介してフリップフロップＦＦ２〜ＦＦＮの各クロック入力ＣＫにパラレルに供給する。
【００１３】
図２（ａ）および（ｂ）は、スイッチＳＷ１を示す回路図である。図２（ａ）は、ウェーハ上に設けられるスイッチＳＷ１を示す回路図である。図２（ｂ）は、チップ化された後の半導体装置に含まれるスイッチＳＷ１を示す回路図である。
【００１４】
図２（ａ）に示すように、スイッチＳＷ１は、トランジスタＴｒ１〜Ｔｒ３、インバータＮＴ１およびＮＴ２を含む。トランジスタＴｒ１およびＴｒ３は、例えば、ＮチャネルＭＯＳ（以下、ＮＭＯＳ）トランジスタであり、トランジスタＴｒ２は、例えば、ＰチャネルＭＯＳ（以下、ＰＭＯＳ）トランジスタである。
【００１５】
スイッチＳＷ１の入力端（ＩＮ）には、例えば、トランジスタＴｒ１およびＴｒ２のドレインが接続され、スイッチＳＷ１の出力端（ＯＵＴ）には、例えば、トランジスタＴｒ１およびＴｒ２のソースが接続される。また、スイッチＳＷ１の出力端は、トランジスタＴｒ３を介して接地される。すなわち、トランジスタＴｒ３は、スイッチＳＷ１の出力端に接続されたドレインと、接地されたソースとを有する。
【００１６】
トランジスタＴｒ１のゲートには、インバータＮＴ１およびＮＴ２を介してゲート電位が供給される。また、トランジスタＴｒ２およびＴｒ３の各ゲートには、インバータＮＴ１を介してゲート電位が供給される。
【００１７】
図２（ａ）に示すように、電源線Ｖｄｄは抵抗Ｒを介して接地され、抵抗ＲのＧＮＤ側がインバータＮＴ１に入力される。したがって、電位ＬｏｗがインバータＮＴ１に入力されるため、その出力電位は、Ｈｉｇｈとなり、トランジスタＴｒ２およびＴｒ３の各ゲートに供給される。これにより、トランジスタＴｒ２は、ＯＦＦ状態となり、トランジスタＴｒ３は、ＯＮ状態となる。一方、インバータＮＴ２には、インバータＮＴ１の出力電位Ｈｉｇｈが入力される。このため、インバータＮＴ２の出力電位はＬｏｗとなり、トランジスタＴｒ１のゲートに入力される。これにより、トランジスタＴｒ１は、ＯＦＦ状態となる。
【００１８】
このように、ウェーハ状態において、スイッチＳＷ１の入出力間はＯＦＦとなり、スイッチＳＷ１の出力端は、ＧＮＤ電位、すなわちＬｏｗとなる。
【００１９】
図２（ｂ）に示す例では、抵抗ＲとＧＮＤとの間の配線ＷＲ１が切断され、抵抗Ｒ側の配線が、インバータＮＴ１の入力に接続される。インバータＮＴ１の入力につながる配線ＷＲ１は、抵抗側の端部ＴＭ１を含む。
【００２０】
配線ＷＲ１は、後述するように、半導体装置をチップ化する過程において切断される。このため、チップ化された後の半導体装置では、インバータＮＴ１に抵抗Ｒを介して電源側の電位Ｈｉｇｈが入力される。したがって、インバータＮＴ１の出力電位はＬｏｗとなり、トランジスタＴｒ２およびＴｒ３の各ゲートに供給される。このため、トランジスタＴｒ２は、ＯＮ状態となり、トランジスタＴｒ３は、ＯＦＦ状態となる。さらに、インバータＮＴ２の出力電位はＨｉｇｈとなり、トランジスタＴｒ１のゲートに供給される。これにより、トランジスタＴｒ１は、ＯＮ状態となる。結果として、チップ化された後の半導体装置では、スイッチＳＷ１の入出力間は、ＯＮ状態となる。
【００２１】
図３（ａ）および（ｂ）は、スイッチＳＷ２を示す回路図である。図３（ａ）は、ウェーハ上に設けられるスイッチＳＷ２を示す回路図である。図３（ｂ）は、チップ化された後の半導体装置に含まれるスイッチＳＷ２を示す回路図である。
【００２２】
図３（ａ）および（ｂ）に示すように、スイッチＳＷ２は、トランジスタＴｒ１〜Ｔｒ３、インバータＮＴ１およびＮＴ２を含む。スイッチＳＷ２は、インバータＮＴ１の入力が抵抗ＲのＶｄｄ側に接続されている点において、図２（ａ）に示すスイッチＳＷ１と異なる。
【００２３】
図３（ａ）に示すように、スイッチＳＷ２のインバータＮＴ１には、電源側から電位Ｈｉｇｈが入力される。したがって、インバータＮＴ１の出力電位はＬｏｗであり、トランジスタＴｒ２およびＴｒ３の各ゲートに供給される。これにより、トランジスタＴｒ２は、ＯＮ状態となり、トランジスタＴｒ３は、ＯＦＦ状態となる。さらに、インバータＴＮ２の出力電位はＨｉｇｈであり、トランジスタＴｒ１のゲートに供給される。これにより、トランジスタＴｒ１は、ＯＮ状態となる。結果として、ウェーハ状態において、スイッチＳＷ２は、ＯＮ状態となる。
【００２４】
図３（ｂ）に示すように、電源線Ｖｄｄと抵抗Ｒと間の配線ＷＲ２が切断され、抵抗Ｒ側の配線が、インバータＮＴ１の入力に接続される。インバータＮＴ１の入力につながる配線ＷＲ２は、抵抗側の端部ＴＭ２含む。
【００２５】
配線ＷＲ２も、半導体装置をチップ化する過程において切断される。チップ化された後の半導体装置では、スイッチＳＷ２のインバータＮＴ１には、抵抗Ｒを介してＧＮＤ側の電位Ｌｏｗが入力される。したがって、インバータＮＴ１の出力電位はＨｉｇｈとなり、トランジスタＴｒ２およびＴｒ３の各ゲートに供給される。このため、トランジスタＴｒ２は、ＯＦＦ状態となり、トランジスタＴｒ３は、ＯＮ状態となる。また、スイッチＳＷ２の出力端は、ＧＮＤ電位、すなわちＬｏｗとなる。
【００２６】
一方、インバータＮＴ２の出力電位はＬｏｗとなり、トランジスタＴｒ１のゲートに供給される。これにより、トランジスタＴｒ１は、ＯＦＦ状態となる。結果として、チップ化された後の半導体装置では、スイッチＳＷ２の入出力間は、ＯＦＦ状態となり、スイッチＳＷ２の出力はＬｏｗとなる。
【００２７】
図４（ａ）および（ｂ）は、カウンタ回路１の動作を示す模式図である。図４（ａ）は、チップ化された半導体装置に含まれるカウンタ回路１の構成を示すブロック図であり、図４（ｂ）は、カウンタ回路１の動作を示すタイムチャートである。
【００２８】
上述したように、チップ化された半導体装置では、スイッチＳＷ１は、ＯＮ状態となり、スイッチＳＷ２は、ＯＦＦ状態となる。また、スイッチＳＷ２の出力は、Ｌｏｗであり、信号線ＳＬから論理和ゲートＯＲの入力は常にＬｏｗである。したがって、図４（ａ）に示すように、カウンタ回路１は、スイッチＳＷ１、ＳＷ２、論理和ゲートＯＲおよび信号線ＳＬを省略した構成により動作すると考えて良い。
【００２９】
図４（ｂ）には、初段のフリップフロップＦＦ１のクロック入力ＣＫに供給されるクロック信号と、フリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦＮの出力Ｑ１、Ｑ２、Ｑ３、ＱＮを示している。各フリップフロップＦＦは、例えば、クロック入力ＣＫに供給されるクロック信号のＬｏｗからＨｉｇｈへの立ち上りを検出し、その出力を反転させる。
【００３０】
図４（ｂ）に示すように、初段のフリップフロップＦＦ１は、クロック信号のカウント１の立ち上りのタイミングで、その出力Ｑ１をＬｏｗからＨｉｇｈへと反転させる。この時、フリップフロップＦＦ１の反転出力ＱＢはＬｏｗであり、２段目のフリップフロップＦＦ２のクロック入力ＣＫはＬｏｗであり、その出力Ｑ２はＬｏｗのまま保持される。
【００３１】
続いて、フリップフロップＦＦ１は、クロック信号のカウント２の立ち上りのタイミングで、その出力Ｑ１をＨｉｇｈからＬｏｗへと反転させる。この時、フリップフロップＦＦ１の反転出力ＱＢはＨｉｇｈとなり、２段目のフリップフロップＦＦ２のクロック入力ＣＫに入力される。これにより、フリップフロップＦＦ２の出力Ｑ２は、ＬｏｗからＨｉｇｈへ反転する。フリップフロップＦＦ２の反転出力ＱＢはＬｏｗであり、３段目のフリップフロップＦＦ３の出力Ｑ３はＬｏｗのまま保持される。
【００３２】
続いて、初段のフリップフロップＦＦ１は、クロック信号のカウント３の立ち上りのタイミングで、その出力Ｑ１をＬｏｗからＨｉｇｈへと反転させる。この時、フリップフロップＦＦ１の反転出力ＱＢは、ＨｉｇｈからＬｏｗへ反転するが、２段目のフリップフロップＦＦ２の出力Ｑ２は、Ｈｉｇｈのまま保持される。また、フリップフロップＦＦ２の反転出力ＱＢはＬｏｗであり、３段目のフリップフロップＦＦ３の出力Ｑ３はＬｏｗのまま保持される。
【００３３】
続いて、初段のフリップフロップＦＦ１は、クロック信号のカウント４の立ち上りのタイミングで、その出力Ｑ１をＨｉｇｈからＬｏｗへと反転させる。この時、フリップフロップＦＦ１の反転出力ＱＢは、ＬｏｗからＨｉｇｈへ反転し、２段目のフリップフロップＦＦ２の出力Ｑ２は、ＨｉｇｈからＬｏｗへ反転する。フリップフロップＦＦ２の反転出力ＱＢはＬｏｗからＨｉｇｈへ反転する。フロップフロップＦＦ２の反転出力ＱＢを受けた３段目のフリップフロップＦＦ３の出力Ｑ３はＬｏｗからＨｉｇｈへ反転する。
【００３４】
このように、フリップフロップＦＦ１〜ＦＦＮの出力Ｑは、ＬｏｗからＨｉｇｈへ順に反転して行く。ｎ段目のフリップフロップＦＦの出力Ｑが反転するタイミングは、２（ｎ−１）×Ｔｃである。ここで、Ｔｃは、クロック周期（秒）である。例えば、最終段のフリップフロップＦＦＮの出力Ｑが反転するのは、最初のクロックカウント１が入力されてから２（Ｎ−１）×Ｔｃ秒後である。さらに、全てのフリップフロップＦＦＮの出力がＬｏｗからＨｉｇｈへと反転し、全出力状態が確認されるには、２ｎ−１のクロックカウントが必要であり、（２Ｎ−１）×Ｔｃ秒後となる。
【００３５】
例えば、図１に示すカウンタ回路１に代えて、図４（ａ）に示す構成のカウンタ回路をウェーハ上に形成した場合、その動作試験に要する時間は、直列接続されたフリップフロップＦＦの段数が増えるにしたがって長くなる。このため、ウェーハ状態の半導体装置の動作試験において、カウンタ回路の動作チェックに要する時間が長くなり、製造工程のスループットを著しく低下させる場合がある。
【００３６】
これに対し、本実施形態に係るカウンタ回路１では、スイッチＳＷ１を配置することにより、各フリップフロップＦＦを独立に動作させ、クロック信号を信号線ＳＬを介してパラレルに各フリップフロップのクロック入力ＣＫに入力することができる。これにより、フリップフロップＦＦの段数に関わらす、短時間でその動作試験を実行することができる。
【００３７】
さらに、チップ化後の半導体装置では、スイッチＳＷ１およびＳＷ２の配線ＷＲ１およびＷＲ２が切断される。このため、スイッチＳＷ１は、ＯＮ状態となり、スイッチＳＷ２は、ＯＦＦ状態となる。これにより、図４（ａ）に示す簡略化された回路と同等の動作を実現できる。
【００３８】
次に、図５および図６を参照して、実施形態に係る半導体装置の製造方法を説明する。図５は、実施形態に係る半導体装置の製造方法を示すフローチャートである。図６は、実施形態に係る半導体装置の製造方法を示す模式図である。
【００３９】
ステップＳ０１：複数のフリップフロップＦＦを含む集積回路ＩＣをウェーハ１０上に形成する。図６（ａ）に示すように、ウェーハ１０の表面において、集積回路ＩＣは、Ｘ方向およびＹ方向に一定の周期で配置される。各集積回路ＩＣは、複数のフリップフロップＦＦ、スイッチＳＷ１、ＳＷ２、信号線ＳＬおよび論理和ゲートＯＲを含む（図１参照）。
【００４０】
複数のフリップフロップＦＦは、スイッチＳＷ１および論理和ゲートＯＲを介して直列接続される。各フリップフロップＦＦの反転出力ＱＢは、次段のフリップフロップＦＦとの間に配置されたスイッチＳＷ１に入力され、スイッチＳＷ１の出力は、論理和ゲートＯＲの入力に接続される。論理和ゲートＯＲの出力は、次段のフリップフロップＦＦのクロック入力ＣＫに接続される。信号線ＳＬには、スイッチＳＷ２を介してクロック信号が入力される。信号線ＳＬは、各論理和ゲートＯＲの入力に接続される。信号線ＳＬは、各フリップフロップＦＦのクロック入力ＣＫに論理和ゲートＯＲを介してクロック信号をパラレルに供給する。
【００４１】
集積回路ＩＣ１は、スイッチＳＷ１およびＳＷ２の配線ＷＲ１およびＷＲ２を含む（図２および図３参照）。そして、図６（ｂ）に示すように配線ＷＲ１およびＷＲ２の一部は、集積回路ＩＣ１と、それに隣接する集積回路ＩＣ２との間のスペース１３に設けられる。
【００４２】
ステップＳ０２：各集積回路ＩＣの動作試験をウェーハ状態で実施する。この際、スイッチＳＷ１は、ＯＦＦ状態となり、スイッチＳＷ２は、ＯＮ状態となる。初段のフリップフロップＦＦ１のクロック入力ＣＫにつながった端子からクロック信号を入力し、各フリップフロップＦＦの出力Ｑの反転をチェックする。クロック信号は、スイッチＳＷ２、信号線ＳＬおよび論理和ゲートＯＲを介して２段目以降のフリップフロップＦＦにパラレルに供給される。
【００４３】
ステップＳ０３：ウェーハ１０を各集積回路ＩＣを含むチップに分割する。例えば、ダイシングソーを用い、隣接する集積回路ＩＣ間のスペース１３に沿ってウェーハ１０を切断し、各半導体装置をチップ化する。この際、図６（ｃ）に示すように、スイッチＳＷ１およびＳＷ２における配線ＷＲ１およびＷＲ２の一部が切断される。個片化された集積回路ＩＣのそれぞれの外縁には、スイッチＳＷ１およびＳＷ１の配線の端部ＴＭ１およびＴＭ２が露出される。
【００４４】
集積回路ＩＣのチップ化は、上記の方法に限定される訳ではなく、例えば、ウェーハ１０のスペース１３に露出された部分を選択的にエッチングした後に、ダイシングソーもしくはスクライバを用いてウェーハ１０を切断しても良い。この場合、配線ＷＲ１およびＷＲ２は、ウェーハ１０のエッチング時に切断される。
【００４５】
本実施形態によれば、ウェーハ状態における直列接続されたフリップフロップＦＦの動作試験に要する時間を短縮すると共に、配線ＷＲ１およびＷＲ２を切断するための新たな工程を付加することなく、スイッチＳＷ１およびＳＷ２をオフ状態とし、チップ化後のフリップフロップＦＦに所定の動作を実行させることができる。集積回路ＩＣは、配線ＷＲ１およびＷＲ２の切断された両端部（切断面）を、その外縁に有する。
【００４６】
図７（ａ）および（ｂ）は、実施形態の変形例に係るスイッチ回路ＳＣを示す回路図である。図７（ａ）は、ウェーハ上に設けられるスイッチ回路ＳＣを示す回路図である。図７（ｂ）は、チップ化された後の半導体装置に含まれるスイッチ回路ＳＣを示す回路図である。
【００４７】
図７（ａ）に示すようにスイッチ回路ＳＣは、複数のスイッチＳＷ１と、スイッチＳＷ２と、を含む。スイッチＳＷ１は、直列接続されたフリップフロップ間にそれぞれ配置される。スイッチＳＷ２は、初段のフリップフロップＦＦ１のクロック入力ＣＫに接続される端子と、信号線ＳＬと、の間に配置される。
【００４８】
スイッチＳＷ１およびＳＷ２に含まれるトランジスタＴｒ１、Ｔｒ２およびＴｒ３のゲート（図２および図３参照）には、インバータＮＴ１、ＮＴ２およびＮＴ３を介して電源線Ｖｄｄからゲートバイアスが供給される。
【００４９】
図７（ａ）に示すように、電源線Ｖｄｄ側から電位ＬｏｗがインバータＮＴ１に入力される。そして、インバータＮＴ１の出力電位Ｈｉｇｈは、各スイッチＳＷ１のトランジスタＴｒ２およびＴｒ３のゲートに供給される。さらに、インバータＮＴ１の出力を受けたインバータＮＴ２は、電位Ｌｏｗを出力する。インバータＮＴ２の出力は、各スイッチＳＷ１のトランジスタＴｒ１に供給される。これにより、各スイッチＳＷ１は、ＯＦＦ状態となり、その出力電位はＬｏｗとなる。
【００５０】
さらに、インバータＮＴ２の出力はインバータＮＴ３に入力され、インバータＮＴ３は、電位Ｈｉｇｈを出力する。インバータＮＴ３の出力は、スイッチＳＷ２のトランジスタＴｒ１のゲートに供給され、そのトランジスタＴｒ１をＯＮ状態とする。一方、スイッチＳＷ２のトランジスタＴｒ２およびＴｒ３の各ゲートには、インバータＮＴ２の出力電位Ｌｏｗが供給され、トランジスタＴｒ２はＯＮ状態となり、トランジスタＴｒ３は、オフ状態となる。その結果、図１に示すカウンタ回路におけるウェーハ状態の試験動作モードが実現される。
【００５１】
図７（ｂ）に示すように、チップ化された半導体装置では、インバータＮＴ１の入力に接続され、抵抗ＲとＧＮＤとの間に接続された配線ＷＲ３が切断される。切断後の配線ＷＲ３は、端部ＴＭ３を含み、インバータＮＴ１の入力に接続されている。配線切断後のインバータＮＴ１には、電源側から電位Ｈｉｇｈが供給される。したがって、インバータＮＴ１、ＮＴ２およびＮＴ３の出力は反転し、スイッチＳＷ１は、全てＯＮ状態となり、スイッチＳＷ２は、ＯＦＦ状態となる。これにより、カウンタ回路１は、通常の動作モードとなる。
【００５２】
配線ＷＲ３の一部は、例えば、図６（ｂ）に示すように、集積回路ＩＣ間のスペース１３に設けられる。これにより、配線ＷＲ３を切断するための新たな工程を付加することなく、カウンタ回路１を試験動作モードから通常の動作モードに切り替えることができる。また、この例では、１つのカウンタ回路において、配線の切断箇所が１つとなる。このため、配線ＷＲ３は、例えば、レーザ照射を用いた溶断により切断することも可能である。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１…カウンタ回路、  １０…ウェーハ、  １３…スペース、  ＣＫ…クロック入力、  Ｄ…データ入力、  ＦＦ…フリップフロップ、  ＩＣ…集積回路、  ＮＴ１、ＮＴ２、ＮＴ３…インバータ、  ＯＲ…論理和ゲート、  Ｑ…出力、  ＱＢ…反転出力、  Ｒ…抵抗、  ＳＣ…スイッチ回路、  ＳＬ…信号線、  ＳＷ１、ＳＷ２…スイッチ、  ＴＭ１、ＴＭ２、ＴＭ３…端部、  Ｔｒ１、Ｔｒ２、Ｔｒ３…トランジスタ、  Ｖｄｄ…電源線、  ＷＲ１、ＷＲ２、ＷＲ３…配線
【図１】
2019045369.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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