(57)【要約】【課題】逆バイアス時のリーク電流の抑制効果を得つつ、順バイアス時の電流量の低下を抑制でき、順バイアス時の電流の立ち上がりの傾きも大きくできるようにする。【解決手段】セル領域において、ｎ−型層２内に、ｎ−型層２よりもｎ型不純物濃度が高くされると共にｎ−型層２と連結されたｎ型のＪＦＥＴ部３と、ＪＦＥＴ部３を挟んだ両側に配置されたｐ型の電界ブロック層４とを備える。さらに、電界ブロック層４およびＪＦＥＴ部４の上に、ｎ−型層２よりもｎ型不純物濃度が高くされると共にＪＦＥＴ部３と連結されたｎ型電流分散層５と、ｎ型電流分散層５の表面からｎ型電流分散層５を貫通して電界ブロック層４に達するｐ型連結層６と、を備える。そして、ｎ型電流分散層５およびｐ型連結層６に接し、ｎ型電流分散層５に対してショットキー接触させられたショットキー電極１０と、裏面に形成された裏面電極１１と、を備える。【選択図】図１
2019071394.tif 000002
【特許請求の範囲】
【請求項１】
セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を有し、
前記セル領域には、
前記第１導電型層における前記基板と反対側に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されたＪＦＥＴ部（３）と、
前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記ＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、
前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられたショットキー電極（１０）と、
前記裏面に形成された裏面電極（１１）と、
が備えられているジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項２】
前記連結層の下面の深さが前記電界ブロック層の上面の深さよりも深くされている請求項１に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項３】
前記電流分散層および前記ＪＦＥＴは、前記セル領域のみに形成されている請求項１または２に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項４】
前記ＪＦＥＴ部の下面の深さが前記電界ブロック層の下面の深さよりも深くされ、
前記電界ブロック層の厚みが０．５〜１．５μｍとされている請求項１ないし３のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項５】
前記電界ブロック層と前記連結層とは、互いに交差する方向もしくは同じ方向において、複数本が延設されたストライプ状とされている請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項６】
前記電界ブロック層は、前記一方向と交差する方向に複数本延設されたストライプ状とされ、
前記連結層は、前記電界ブロック層が延設された方向と交差する方向に延設された部分を有し、
前記電界ブロック層と前記連結層とが交差して互いに重なり合う交点において連結されている請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項７】
前記連結層は、前記電界ブロック層が延設された方向と交差する方向に複数本が延設されたストライプ状とされている請求項６に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項８】
前記ＪＦＥＴ部のうち複数本の前記電界ブロック層に挟まれた部分はストライプ状とされており、該ＪＦＥＴ部のうちのストライプ状とされた部分の幅をｘ、第１導電型不純物濃度をｙとして
［数１］
２×１０１６ｘ−１．７２８≧ｙ
および
［数２］
−２×１０１７ｘ＋３×１０１７≦ｙ
を満たしている請求項６または７に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項９】
前記電界ブロック層は、格子状とされている請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項１０】
前記ショットキー電極は、Ｔｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮ、Ｎｉ、Ａｕ、Ｐｔのいずれか１つもしくは複数によって構成されている請求項１ないし９のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
【請求項１１】
セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられる炭化珪素半導体装置の製造方法であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を用意することと、
前記セル領域において、前記第１導電型層に対して第１導電型不純物をイオン注入することで、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されるＪＦＥＴ部（３）、および、該ＪＦＥＴ部の上に配置されて該ＪＦＥＴ部に連結される電流分散層（５）を形成することと、
前記ＪＦＥＴ部内に第２導電型不純物をイオン注入することで、前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に、第２導電型の炭化珪素にて構成される電界ブロック層（４）を形成することと、
前記電流分散層内に第２導電型不純物をイオン注入することで、前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成される連結層（６）を形成することと、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられるショットキー電極（１０）を形成することと、
前記裏面に裏面電極（１１）を形成することと、
を含むジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。
【請求項１２】
前記外周領域において、前記第１導電型層の表面から第２導電型不純物をイオン注入することで、前記セル領域を囲む耐圧構造を構成する第２導電型層（８）を形成することを含む請求項１１に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。
【請求項１３】
セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられる炭化珪素半導体装置の製造方法であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を用意することと、
前記セル領域において、前記第１導電型層に対して第１導電型不純物をイオン注入することで、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されるＪＦＥＴ部（３）を形成することと、
前記ＪＦＥＴ部内に第２導電型不純物をイオン注入することで、前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に、第２導電型の炭化珪素にて構成される電界ブロック層（４）を形成することと、
前記セル領域および前記外周領域において、前記ＪＦＥＴ部および前記電界ブロック層の上を含め、前記第１導電型層の上に第１導電型のエピタキシャル膜（２０）を形成することにより、前記セル領域において前記ＪＦＥＴ部と連結される第１導電型の電流分散層（５）を形成すると共に、前記外周領域において第１導電型の炭化珪素層（７）を形成することと、
前記電流分散層内に第２導電型不純物をイオン注入することで、前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成される連結層（６）を形成することと、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられるショットキー電極（１０）を形成することと、
前記裏面に裏面電極（１１）を形成することと、
を含むジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたショットキーバリアダイオード（以下、ＳＢＤという）を備えるＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＳＢＤやＳＢＤに対して更にＰＮダイオード構造を備えたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を有するＳｉＣ半導体装置が提案されている。ＪＢＳ構造を含めて、ＳＢＤは、良好なスイッチングスピードを持つという利点を有している。ただし、ＳｉＣによってＳＢＤを構成する場合、逆バイアスに対するリーク電流を減らすために、ショットキー電極材料として順方向電圧（以下、Ｖｆという）を高めに設定できる金属を選択する必要がある。これは、逆バイアス時にＳｉＣとショットキー電極との界面に印加される電界が非常に強くなり、ショットキー障壁にトンネル電流が流れるという現象が生じるためである。
【０００３】
このため、Ｖｆを下げてもリーク電流を抑えられるように、ＪＢＳ構造としたり、特許文献１に示されるようなトレンチの底部にp型層を備えた構造とするなど、ショットキー電極の下方にｐ型層を備える構造が提案されている。このように、ｐ型層を備えることで、電界がショットキー電極側に入り込むことが抑制され、電界を緩和することが可能となって、リーク電流を抑えることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５８８１３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｐ型層を備えることで逆バイアス時にショットキー電極とＳｉＣとの界面に印加される電界を緩和することができるものの、ＰＮ接合による空乏層によって電流経路が狭まり、順バイアス時に流れる電流が減る。このため、ＪＦＥＴ抵抗が増加し、オン抵抗Ｒｏｎを増加させることになる。このように、ｐ型層による電界緩和は、逆バイアス時のリーク電流の抑制という効果が得られるものの、順バイアス時の電流量の低下という背反が生じる結果となる。
【０００６】
また、トレンチの底部にp型層を備えるＳＢＤでは、隣り合うｐ型層から延びる空乏層によってｐ型層の間に位置するｎ型層をピンチオフすることで、電界の入り込みを抑制している。しかしながら、ｐ型層の間のｎ型層の不純物濃度が低く、ＪＦＥＴ抵抗が高くなるため、順バイアス時の電流の立ち上がりの傾きが小さくなる。
【０００７】
本発明は上記点に鑑みて、逆バイアス時のリーク電流の抑制効果を得つつ、順バイアス時の電流量の低下を抑制でき、順バイアス時の電流の立ち上がりの傾きも大きくできる構造のＳＢＤを備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、セル領域に、第１導電型層における基板と反対側に形成され、第１導電型層よりも第１導電型不純物濃度が高くされると共に第１導電型層と連結されたＪＦＥＴ部（３）と、主表面と平行な一方向におけるＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされると共にＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、電流分散層の表面から該電流分散層を貫通して電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、電流分散層および連結層に接し、電流分散層に対してショットキー接触させられたショットキー電極（１０）と、裏面に形成された裏面電極（１１）と、が備えられたＪＢＳを有している。
【０００９】
このような構成によれば、逆バイアス時に電界ブロック層によって電界のせり上がりを抑制できることから、ショットキー電極とＳｉＣとの界面に印加される電界を緩和でき、ショットキー障壁にトンネル電流が流れることによるリーク電流の発生を抑制できる。そして、電界ブロック層によって電界緩和が図れることから、電界ブロック層の間のＪＦＥＴ部の第１導電型不純物濃度を第１導電型層よりも高くすることが可能となる。このため、ＪＦＥＴ部の第１導電型不純物濃度が第１導電型層と同じとされる場合と比較して、電界ブロック層からＪＦＥＴ部側への空乏層の広がりを抑制できると共に、内部抵抗を小さくできる。したがって、順バイアス時の電流量の低下を抑制できると共に、オン抵抗の上昇を抑えることが可能となり、電流の立ち上がりの傾きを大きくすることも可能となる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図である。
【図３】図２中の領域IIIの斜視断面図である。
【図４Ａ】ＳｉＣ半導体装置の耐圧変化を調べた結果を示した図である。
【図４Ｂ】ＳｉＣ半導体装置のオン時におけるＪＦＥＴ抵抗変化を調べた結果を示した図である。
【図４Ｃ】ＳｉＣ半導体装置の耐圧およびオン抵抗の変化に基づく限界線を近似曲線で描いた特性図である。
【図５Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｂ】図５Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｃ】図５Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５Ｄ】図５Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】第２実施形態にかかるＳｉＣ半導体装置の断面図である。
【図７Ａ】図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図７Ｂ】図７Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図７Ｃ】図７Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図７Ｄ】図７Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
本実施形態にかかるＪＢＳ構造のＳＢＤを有するＳｉＣ半導体装置について、図１〜図３を参照して説明する。なお、図１は、図２のＩ−Ｉ断面に相当する。また、図２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下では、図１〜図３に示すように、ＳｉＣ半導体装置における一方向をＸ方向、Ｘ方向に対して交差する方向をＹ方向、ＳｉＣ半導体装置の厚み方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１４】
図１に示すように、ＳｉＣ半導体装置は、上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとするＳｉＣで構成されたｎ＋型基板１の主表面１ａ上にｎ−型層２が形成されたものをＳｉＣ半導体基板として用いて形成されている。ｎ＋型基板１は、例えば１×１０１８〜５×１０１８ｃｍ−３程度の不純物濃度とされている。ｎ−型層２は、ｎ＋型基板１よりも低いドーパント濃度のＳｉＣのエピタキシャル膜で構成されている。ｎ−型層２は、例えば１×１０１６ｃｍ−３程度の不純物濃度とされている。これらｎ＋型基板１およびｎ−型層２によって構成されたＳｉＣ半導体基板のセル領域には、ＳＢＤにＰＮダイオードを備えたＪＢＳ構造が形成されており、その外周領域に耐圧構造が形成されることでＳｉＣ半導体装置が構成されている。
【００１５】
具体的には、セル領域において、ｎ−型層２の表面側、つまりｎ＋型基板１と反対側には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ＪＦＥＴ部３と連結されている。
【００１６】
ＪＦＥＴ部３と電界ブロック層４は、電界保護層を構成するものであり、セル領域のみに形成されている。ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、図２に示すように、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００１７】
なお、本実施形態の場合、ＪＦＥＴ部３の下面の深さが電界ブロック層４の下面の深さよりも深くなるように、ＪＦＥＴ部３が電界ブロック層４の下方まで形成された構造とされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００１８】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．５μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば０．６〜１．６μｍ、ここでは１．０μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば１．０×１０１７／ｃｍ３とされている。
【００１９】
電界ブロック層４は、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．５μｍ、厚みが例えば０．５〜１．５μｍ、ここでは０．９μｍとされている。また、電界ブロック層４は、例えばｐ型不純物濃度が５．０×１０１７／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【００２０】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５およびｐ型連結層６が形成されている。これらｎ型電流分散層５およびｐ型連結層６も、セル領域にのみ形成されている。
【００２１】
ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＹ方向に拡散できるようにする層であり、ＪＦＥＴ部３に連結されている。ｎ型電流分散層５は、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を等しくしてある。また、本実施形態の場合、ｎ型電流分散層５は、Ｙ方向に向けて延設されることで短冊状とされており、Ｘ方向において複数本並べられることでストライプ状とされている。ｎ型電流分散層５のうちのＸ方向寸法となる幅については任意であるが、ＪＦＥＴ部３のうちのストライプ状の部分の幅よりも広くされており、ここでは４μｍとされている。ｎ型電流分散層５の厚みについては任意であるが、ここでは０．５μｍとされている。
【００２２】
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
【００２３】
ｐ型連結層６は、後述するショットキー電極１０と電界ブロック層４とを連結するために設けられている。本実施形態の場合、ｐ型連結層６は、電界ブロック層４に対して交差する方向に延設された部分を有し、互いに重なり合う交点を有するように形成されている。
【００２４】
具体的には、ｐ型連結層６は、複数本がＹ方向に延設されることでストライプ状とされている。そして、ｐ型連結層６は、ｎ型電流分散層５以上の厚みとされることでｐ型連結層６の下面の深さが電界ブロック層４の上面の深さよりも深くなるようにされており、電界ブロック層４と連結されている。すなわち、ｐ型連結層６は、複数本がｎ型電流分散層５の表面からｎ型電流分散層５を貫通して電界ブロック層４に至るように形成されている。これにより、各ｐ型連結層６の間にｎ型電流分散層５がストライプ状に配置された構造となっている。この複数本のｐ型連結層６の間隔が上述したｎ型電流分散層５の幅に相当し、ここでは４μｍとされている。ｐ型連結層６の厚みについては、ｎ型電流分散層５以上となっていれば良く、任意である。ここでは、ｐ型連結層６を０．６μｍの厚さとしている。
【００２５】
一方、外周領域においては、ｎ−型層２の表面側にｎ型電流分散層５が形成されておらず、ＳｉＣ半導体基板の表面までｎ−型層２となっている。つまり、本実施形態の場合、ｎ型電流分散層５がセル領域にのみ形成されていて、外周領域には形成されておらず、ＳｉＣ半導体基板の表面までｎ型不純物濃度が低濃度とされた構造になっている。
【００２６】
また、外周領域には、図２に示すように、セル領域を囲むようにｐ型ガードリング８が形成されている。ｐ型ガードリング８は、複数本が同心状に配置されており、図１に示すように、ｎ−型層２の表面から形成され、電界ブロック層４と同じ深さとされている。このｐ型ガードリング８を備えることにより、ＳＢＤの外周において電界が広範囲に延びるようにでき、電界集中を緩和することが可能となって、耐圧向上を図ることが可能となる。ｐ型ガードリング８のｐ型不純物濃度については任意であるが、本実施形態の場合は、電界ブロック層４やｐ型連結層６と同じｐ型不純物濃度でｐ型ガードリング８を形成している。
【００２７】
また、外周領域においてｎ−型層２およびｐ型ガードリング８を覆いつつ、セル領域が露出させられるように、例えばシリコン酸化膜などで構成された絶縁膜９が形成されている。絶縁膜９には、セル領域と対応する位置に開口部９ａが形成されており、この開口部９ａからｎ型電流分散層５やｐ型連結層６が露出させられている。
【００２８】
図１および図３に示すように、ｎ型電流分散層５やｐ型連結層６および絶縁膜９の上には、ショットキー電極１０が形成されており、ｎ型電流分散層５やｐ型連結層６と接触させられている。ショットキー電極１０は、ｎ型電流分散層５に対してショットキー接触しつつ、ｐ型連結層６に対しては絶縁状態とならないように接触させられている。ショットキー電極１０の金属材料としては、Ｔｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮ、Ｎｉ、Ａｕ、Ｐｔのいずれか１つもしくは複数を用いることができる。ただし、金属材料として、仕事関数が低く、Ｖｆを低く抑えることができる材料となるＴｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮを用いるのが好ましく、中でも特にＶｆを低くできるＴｉ、Ａｌ、ＡｌＳｉを用いると好ましい。このような構成により、ショットキー電極１０とｎ型電流分散層５との接触部分においてＳＢＤが構成される。また、ｐ型連結層６と接触することで、ｐ型連結層６および電界ブロック層４とによるｐ型層とＪＦＥＴ部３やｎ型電流分散層５等のｎ型層とによるＰＮダイオードが構成される。
【００２９】
さらに、ｎ＋型基板１の裏面１ｂには、裏面電極１１が形成されている。裏面電極１１は、ｎ＋型基板１に対してオーミック接触させられており、例えばＴｉ／Ｎｉ／ＡｕもしくはＴｉ／Ｎｉ／Ａｕ／Ａｇなどの複数の金属層の積層構造によって構成されている。このようにして、ＪＢＳ構造を有するＳＢＤが備えられたＳｉＣ半導体装置が構成されている。
【００３０】
このようなＪＢＳ構造を有するＳＢＤが備えられたＳｉＣ半導体装置は、ショットキー電極１０をアノード、裏面電極１１をカソードとして機能する。
【００３１】
具体的には、順バイアス時には、ショットキー電極１０に対してショットキー障壁を超える電圧が印加されることにより、ショットキー電極１０と裏面電極１１との間に電流が流される。一方、逆バイアス時には、裏面電極１１側に印加される電圧に基づいて、裏面電極１１側から電界がせり上がってくるが、電界ブロック層４によって電界のせり上がりを抑制することができる。また、外周部領域に関しては、ｐ型ガードリング８を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。
【００３２】
そして、このように逆バイアス時に電界ブロック層４によって電界のせり上がりを抑制できることから、ショットキー電極１０とＳｉＣとの界面に印加される電界を緩和でき、ショットキー障壁にトンネル電流が流れることによるリーク電流の発生を抑制できる。そして、電界ブロック層４によって電界緩和が図れることから、電界ブロック層４の間のＪＦＥＴ部３のｎ型不純物濃度をｎ−型層２よりも高くすることが可能となる。このため、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２と同じとされる場合と比較して、電界ブロック層４からＪＦＥＴ部３側への空乏層の広がりを抑制できると共に、内部抵抗を小さくできる。したがって、順バイアス時の電流量の低下を抑制できると共に、オン抵抗Ｒｏｎの上昇を抑えることが可能となり、電流の立ち上がりの傾きを大きくすることも可能となる。
【００３３】
さらに、電界ブロック層４によって電界緩和が図れるため、ショットキー電極１０の材料としてより仕事関数の低い材料を用いてＶｆをより低く抑えるようにしてもリーク電流を抑制することが可能となる。このように、ショットキー電極１０をＶｆがより低く抑えられる材料で構成すれば、順バイアス時により低い電圧から電流が立ち上がるようにでき、オン抵抗Ｒｏｎの低下を図ることもできる。
【００３４】
また、電界ブロック層４をショットキー電極１０から離れた深い位置に形成し、ｐ型連結層６を介してショットキー電極１０に連結した構造としている。このため、深い位置に電界ブロック層４を形成しても、ショットキー電極１０に接続することができ、逆バイアス時に接地電位とすることができる。これにより、アバランシェブレークダウン時などで発生した正孔を電界ブロック層４からｐ型連結層６を通じてショットキー電極１０より引き抜くことが可能となる。
【００３５】
また、ＪＦＥＴ部３やｎ型電流分散層５をセル領域にのみ形成し、外周領域には形成していない。このため、ｐ型ガードリング８の間に高濃度なｎ型層が存在しないようにでき、外周耐圧構造の設計および作製の容易化を図ることもできる。
【００３６】
さらに、本実施形態の場合、電界ブロック層４をＸ方向に延設し、ｐ型連結層６をＹ方向に延設することで、ＳｉＣ半導体基板の表面に対する法線方向から見て、電界ブロック層４とｐ型連結層６とが直交する構造としている。電界ブロック層４とｐ型連結層６とを同じ方向に延設することもできるが、その場合、これらを形成する際のマスク合わせの制度を例えば０．１μｍ以下にする必要がある。これに対して、電界ブロック層４とｐ型連結層６とを直交させる構造とする場合、マスク合わせ精度を０．１μｍ以上に緩和することが可能となる。このため、電界ブロック層４とｐ型連結層６の形成プロセスの容易化が図れ、量産性を向上することができる。
【００３７】
また、本実施形態では、ＪＦＥＴ部３の幅を例えば１．０μｍとし、ｎ型不純物濃度を１．０×１０１７／ｃｍ３としているが、これらは、ＪＦＥＴ部３の幅をｘ、ｎ型不純物濃度をｙとして、下記の数式１および数式２を満たす値として設定されている。
【００３８】
［数１］
２×１０１６・ｘ−１．７２８≧ｙ
［数２］
−２×１０１７ｘ＋３×１０１７≦ｙ
ＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙは、（１）ショットキー電極１０とｎ型電流分散層５との界面に印加される電界がリーク電流を抑制できる程度となること、（２）ＪＦＥＴ抵抗を所望値以下にできること、の２つを満たす値に設定される。図４Ａ〜図４Ｃを参照して、これら（１）、（２）の条件と上記した数式１および数式２の関係について説明する。
【００３９】
（１）の条件は、上記した数式１のように示される。ＪＦＥＴ部３の幅ｘが大きいほどｎ型不純物濃度ｙが低くてもショットキー電極１０とｎ型電流分散層５との界面に印加される電界が大きくなる。また、ＪＦＥＴ部３のｎ型不純物濃度ｙが高いほど幅ｘが小さくてもショットキー電極１０とｎ型電流分散層５との界面に印加される電界が大きくなる。リーク電流を抑制できる電圧ＢＶ、つまり耐圧について、ＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを変化させて調べて耐圧計算を行ったところ、図４Ａに示す結果となった。このように、例えば幅ｘを０．７μｍとしても、ｎ型不純物濃度ｙによっては耐圧が得られなくなる場合がある。この耐圧計算により、所望の耐圧、ここでは１６００Ｖの耐圧が得られる幅ｘおよびｎ型不純物濃度ｙをプロットすると、図４Ｃの丸印のようになる。そして、このプロットされた各点を結ぶ近似曲線、つまり耐圧限界線を関数式で示すと、数字１となる。この数式１で示される関係を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、ショットキー電極１０とｎ型電流分散層５との界面に印加される電界を所望値以下にでき、リーク電流を抑制することが可能となる。
【００４０】
また、（２）の条件は、上記した数式２のように示される。ＪＦＥＴ部３の抵抗値であるＪＦＥＴ抵抗は、ＪＦＥＴ部３の幅ｘが大きいほど小さく、ｎ型不純物濃度ｙが小さいほど大きくなる。そして、ＪＦＥＴ抵抗が大きくなるほどオン抵抗が増大する。具体的に、オン抵抗の変化について、ＪＦＥＴ部３の幅ｘとｎ型不純物濃度ｙとを変化させて調べたところ、図４Ｂに示す結果となった。そして、オン時のＪＦＥＴ抵抗がＪＢＳとして要求される所望値、ここでは０．５ｍΩｃｍ２となるときの幅ｘおよびｎ型不純物濃度ｙをプロットすると図４Ｂの四角印のようになる。そして、このプロットされた各点を結ぶ近似曲線、つまりオン抵抗限界線を関数式で示すと、数字２となる。この数式２で示される関係を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、ＪＦＥＴ抵抗を低減でき、オン抵抗Ｒｏｎを低減することが可能になる。
【００４１】
したがって、上記した数式１および数式２の両方を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、リーク電流の抑制効果とオン抵抗Ｒｏｎの低減の両方をより好適に実現することが可能となる。
【００４２】
次に、本実施形態のＳｉＣ半導体装置の製造方法について、図５Ａ〜図５Ｄを参照して説明する。
【００４３】
〔図５Ａに示す工程〕
まず、ｎ＋型基板１を用意し、主表面１ａ上にｎ−型層２をエピタキシャル成長させる。このとき、ｎ＋型基板１の主表面１ａ上に予めｎ−型層２が形成してあるエピ基板を用いても良い。これにより、本実施形態のＳｉＣ半導体基板が得られる。
【００４４】
〔図５Ｂに示す工程〕
図示しないマスクを配置したのち、マスクのうちのＪＦＥＴ部３およびｎ型電流分散層５の形成予定領域を開口させる。そして、マスク上からｎ型不純物のイオン注入を行うことで、ｎ−型層２の表層部にＪＦＥＴ部３およびｎ型電流分散層５を形成する。このとき、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を異ならせることもできるが、ここでは同じにしている。その後、イオン注入の際に用いたマスクを除去する。
【００４５】
〔図５Ｃに示す工程〕
図示しないマスクを配置したのち、マスクのうち電界ブロック層４およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ＪＦＥＴ部３内に電界ブロック層４を形成すると共に、ｎ−型層２の表層部におけるｎ−型層２の表面から離れた位置にｐ型ガードリング８の下方部分を形成する。
【００４６】
続いて、先ほど使用したマスクを除去したのち、改めて図示しないマスクを配置し、マスクのうちｐ型連結層６およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ｎ型電流分散層５内にｐ型連結層６を形成すると共に、ｎ−型層２の表層部にｐ型ガードリング８の上方部分を形成する。これにより、ｐ型連結層６と電界ブロック層４とが重なり合って、これらの交点において接続された状態となる。
【００４７】
このように、イオン注入によってＪＦＥＴ部３とｎ型電流分散層５に加えて、電界ブロック層４やｐ型連結層６などを形成している。このため、これらの少なくとも一部をエピタキシャル成長によって形成する場合と比較して、濃度バラツキや厚みバラツキを少なくすることができる。したがって、これらの形成プロセスの設計の容易化を図ることが可能となる。
【００４８】
なお、ここではｐ型ガードリング８を電界ブロック層４やｐ型連結層６と同時に形成するようにしているが、これらと別工程としてｐ型ガードリング８の形成を行うようにしても良い。
【００４９】
〔図５Ｄに示す工程〕
ｎ型電流分散層５やｐ型連結層６およびｐ型ガードリング８の表面上を含めてｎ−型層２の表面上にシリコン酸化膜等で構成される絶縁膜９を成膜する。そして、図示しないマスクを用いてフォト・エッチングを行うことで、絶縁膜９に開口部９ａを形成する。
【００５０】
その後の工程については図示していないが、開口部９ａ内を含めて絶縁膜９の表面にショットキー電極１０を構成するための金属材料を成膜したのち、パターニングすることでショットキー電極１０を形成する。そして、ｎ＋型基板１の裏面１ｂ側に裏面電極１１を構成する金属材料を成膜する。これにより、図１〜３に示したＳｉＣ半導体装置が完成する。
【００５１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型電流分散層５の構成等を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図６に示すように、本実施形態では、ｎ−型層２の表面からＪＦＥＴ部３および電界ブロック層４を形成しており、ＪＦＥＴ部３および電界ブロック層４を含むｎ−型層２の表面上に、ｎ型電流分散層５やｐ型連結層６を形成している。また、外周領域においても、ｎ型電流分散層５と同様のＳｉＣ層に相当するｎ型層７を形成しており、ｐ型ガードリング８については、ｎ型層７を貫通してｎ−型層２の表層部に至り、電界ブロック層４と同じ深さまで形成されるようにしている。ｎ型層７は、ｎ型電流分散層５と同時にエピタキシャル成長により形成されており、ｎ型電流分散層５と同じｎ型不純物濃度および厚みとされている。ｐ型連結層６やｐ型ガードリング８の上方部分は、ｎ型電流分散層５やｎ型層７へのｐ型不純物のイオン注入によって形成されている。
【００５３】
次に、本実施形態のＳｉＣ半導体装置の製造方法について、図７Ａ〜図７Ｄを参照して説明する。
【００５４】
〔図７Ａに示す工程〕
まず、第１実施形態で説明した図５Ａの工程を行ったのち、ｎ−型層２の表面に図示しないマスクを配置し、マスクのうちＪＦＥＴ部３の形成予定領域を開口させる。そして、マスク上からｎ型不純物のイオン注入を行うことで、ｎ−型層２の表層部にＪＦＥＴ部３を形成する。その後、マスクを除去する。
【００５５】
〔図７Ｂに示す工程〕
図示しないマスクを配置したのち、マスクのうち電界ブロック層４およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ＪＦＥＴ部３内に電界ブロック層４を形成すると共に、ｎ−型層２の表層部にｐ型ガードリング８の下方部分を形成する。その後、マスクを除去する。
【００５６】
〔図７Ｃに示す工程〕
ＪＦＥＴ部３や電界ブロック層４およびｐ型ガードリング８の下方部分の表面を含めてｎ−型層２の表面上に、ｎ型電流分散層５やｎ型層７を構成するためのｎ型エピタキシャル膜２０を形成する。
【００５７】
〔図７Ｄに示す工程〕
図示しないマスクを配置したのち、マスクのうちｐ型連結層６およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ｎ型エピタキシャル膜２０に対してｐ型連結層６およびｐ型ガードリング８の上方部分を形成する。これにより、ｐ型連結層６と電界ブロック層４とが重なり合って、これらの交点において接続された状態となると共に、ｐ型ガードリング８の上方部分と下方部分とが重なり合って接続されてｐ型ガードリング８が構成される。さらに、ｎ型エピタキシャル膜２０のうちセル領域に位置している部分によってｎ型電流分散層５が構成され、外周領域に位置している部分によってｎ型層７が構成される。
【００５８】
この後は、第１実施形態で説明した図５Ｄに示す工程やそれ以降の工程を行うことで、本実施形態のＳｉＣ半導体装置が完成する。
【００５９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６０】
例えば、上記各実施形態では、電界ブロック層４の上面レイアウトをストライプ状にしているが、ストライプ状に限らず、他のレイアウトとしても良い。一例を挙げると、電界ブロック層４を格子状や同心状、例えば同心円状にレイアウトしても良いし、ドット状にレイアウトしても良い。つまり、主表面１ａと平行な一方向において、ＪＦＥＴ部３を挟んで両側に電界ブロック層４が配置され、電界ブロック層４によってＪＦＥＴ部３への電界のせり上がりが抑制できる構造であればよい。ただし、分離された各電界ブロック層４に対してｐ型連結層６が接続されるようにする必要があることから、ストライプ状などのように線状に電界ブロック層４が形成されていると好ましい。
【００６１】
同様に、ｐ型連結層６についても上面レイアウトをストライプ状としたが、他のレイアウトとしても良い。例えば、ｐ型連結層６の上面レイアウトが格子状となるようにし、格子状とされたｐ型連結層６が各電界ブロック層４に連結される構造としても良い。その場合、格子状とされるｐ型連結層６のうち平行に配置される一方向のラインが、上面レイアウトをストライプ状とした場合における電界ブロック層４の延設方向と交差する方向に延設させた部分となるようにすれば良い。
【００６２】
また、上記各実施形態では、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を同じにしたが、異ならせても良い。特に、外周領域での耐圧構造を考慮すると、ｎ型エピタキシャル膜２０の不純物濃度をある程度低い濃度に抑えておくことが好ましいが、ＪＦＥＴ部３についてはできるだけ不純物濃度を高くした方が良い。したがって、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を異ならせ、ＪＦＥＴ部３の方がｎ型電流分散層５よりもｎ型不純物濃度が高くなるような構成としても良い。
【００６３】
また、上記実施形態では、外周領域にセル領域を囲むように形成される耐圧構造を構成するｐ型層として、ｐ型ガードリング８を例に挙げて説明したが、他の構造、例えばｐ型リサーフ層を備えることもできる。
【００６４】
さらに、上記各実施形態では、ｎ型ＳｉＣに対してショットキー障壁を有するＳＢＤを例に挙げ、第１導電型をｎ型、第２導電型をｐ型とするようなＳｉＣ半導体装置について説明した。しかしながら、これも一例を示したに過ぎず、各部の導電型を反転させ、第１導電型をｐ型、第２導電型をｎ型とするようなＳｉＣ半導体装置に対しても本発明を適用することができる。
【符号の説明】
【００６５】
１    ｎ＋型基板
２    ｎ−型層
３    ＪＦＥＴ部
４    電界ブロック層
５    ｎ型電流分散層
６    ｐ型連結層
８    ｐ型ガードリング
１０  ショットキー電極
１１  裏面電極
【図１】
2019071394.tif 000003
【図２】
2019071394.tif 000004
【図３】
2019071394.tif 000005
【図４Ａ】
2019071394.tif 000006
【図４Ｂ】
2019071394.tif 000007
【図４Ｃ】
2019071394.tif 000008
【図５Ａ】
2019071394.tif 000009
【図５Ｂ】
2019071394.tif 000010
【図５Ｃ】
2019071394.tif 000011
【図５Ｄ】
2019071394.tif 000012
【図６】
2019071394.tif 000013
【図７Ａ】
2019071394.tif 000014
【図７Ｂ】
2019071394.tif 000015
【図７Ｃ】
2019071394.tif 000016
【図７Ｄ】
2019071394.tif 000017