(57)【要約】【課題】接合の位置ずれに起因する不良を低減すると共に、接合面近傍における絶縁膜の十分な絶縁性が確保される積層型半導体素子を提供する。【解決手段】２枚の半導体素子基板１，１の表面同士を接合してなる積層型半導体素子１０は、それぞれの半導体素子基板１の表面を被覆する絶縁膜同士が接合した絶縁体６０と、表面に露出した柱状の電極同士が接合した電極７０が設けられる。半導体素子基板１の表面に電極を囲む凹みが形成されていることにより、絶縁体６０に空隙８０が形成されて、電極７０がこの空隙８０を貫通し、電極７０の側面が空隙８０を挟んで絶縁体６０と対向するので絶縁体６０に非接触となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
積層方向に沿った柱状電極で層間を接続した積層型半導体素子であって、
積層方向における前記柱状電極が設けられた領域で、前記柱状電極の側面と絶縁体とが空隙を挟んで対向していることを特徴とする積層型半導体素子。
【請求項２】
前記柱状電極の一方または両方の底面を被覆する導体からなるバリア膜を備えることを特徴とする請求項１に記載の積層型半導体素子。
【請求項３】
前記柱状電極の側面を被覆する導体からなるバリア膜を備えることを特徴とする請求項１または請求項２に記載の積層型半導体素子。
【請求項４】
半導体素子が形成された基板と、前記半導体素子に電気的に接続した柱状電極と、前記柱状電極を露出させて前記基板上を被覆する絶縁体と、を備え、
前記柱状電極を囲む凹みを上面に有し、前記絶縁体が少なくとも上面において前記柱状電極と非接触であることを特徴とする半導体素子基板。
【請求項５】
前記柱状電極の下面を被覆する導体からなるバリア膜を備えることを特徴とする請求項４に記載の半導体素子基板。
【請求項６】
前記柱状電極の側面を被覆する導体からなるバリア膜を備えることを特徴とする請求項４または請求項５に記載の半導体素子基板。
【請求項７】
上面に柱状電極が露出した半導体素子基板の製造方法であって、
半導体素子が形成された基板上に、絶縁膜を成膜する絶縁膜成膜工程と、
柱状電極が形成される領域を空けたマスクを形成するマスク工程と、
前記絶縁膜をエッチングする絶縁膜エッチング工程と、
電極材料を成膜して、前記マスクの空いた領域に柱状電極を形成する電極成膜工程と、
前記マスクを除去するリフトオフ工程と、を行い、
前記絶縁膜エッチング工程は、等方性エッチングを行い、前記絶縁膜を、少なくともその上面において、前記柱状電極が形成される領域を超えて除去することを特徴とする半導体素子基板の製造方法。
【請求項８】
半導体素子が形成された基板上に、柱状電極が形成される領域を空けた絶縁膜を形成する絶縁膜形成工程と、
電極材料を成膜して、前記基板上の前記絶縁膜の空いた領域に柱状電極を形成する電極形成工程と、を行って、最上層に設けられた絶縁膜および前記絶縁膜を貫通して露出する柱状電極を形成した後に、
前記柱状電極が露出している領域の周囲を少なくとも空けたマスクを形成するマスク工程と、
前記絶縁膜を、その厚さ以下をエッチングする絶縁膜エッチング工程と、
前記マスクを除去するマスク除去工程と、を行うことを特徴とする半導体素子基板の製造方法。
【請求項９】
請求項７または請求項８に記載の半導体素子基板の製造方法を行って、それぞれの上面における柱状電極の配置が対称な２つの半導体素子基板を製造する半導体素子基板製造工程と、
前記２つの半導体素子基板の上面同士を前記柱状電極および絶縁体のそれぞれで接合する接合工程と、を行うことを特徴とする積層型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子と表面に露出した電極を形成した基板同士を接合して電気的に接続された３次元構造を有する積層型半導体素子に関する。
【背景技術】
【０００２】
半導体集積回路のいっそうの大規模化、高密度化を実現するために、半導体回路を３次元的に積層した、積層型半導体素子が開発されている。積層方向に配置した半導体素子同士を電気的に接続するために、半導体素子をそれぞれ形成した複数枚のウェハまたはチップ（半導体素子基板）を、それぞれの接合面に露出させた電極同士で接合するが、電極だけでなくその周囲の絶縁膜同士でも接合するハイブリッド接合技術が知られている（非特許文献１参照）。ハイブリッド接合による積層型半導体素子（以下、適宜、接合型半導体素子と称する）は、一例として、図１に示すように、半導体素子構造２を表層に形成した２枚のＳｉ基板２１，２２を、それぞれの表側を対面させて（Ｆａｃｅ−ｔｏ−Ｆａｃｅ）、Ｓｉ基板２１，２２の各半導体素子構造２の端子に接続する配線３，３間を、柱状の電極（柱状電極）７０で接続した構造である。Ｓｉ基板２１，２２間の図１に空白で表される領域には、ＳｉＯ2，ＳｉＯＣ等の絶縁体が設けられ、配線３，３およびそれらの間を接続する柱状電極７０が、この絶縁体を貫通している。
【０００３】
図３０に示すように、Ｓｉ基板２１，２２（図中、符号「２０」を付して表す）はそれぞれ、その上に、半導体素子構造２に接続する配線３と、半導体素子構造２上を被覆して配線３間を絶縁する絶縁層４と、絶縁層４上に積層される絶縁層５，６１と、一部の配線３の上面に接続して表面に露出する柱状の電極７Ｃと、を備え、表面を平滑化して半導体素子基板１０１に製造される。そして、一組（２枚）の半導体素子基板１０１，１０１のそれぞれの表面（接合面）を対面させて、電極７Ｃ，７Ｃ同士を接合すると同時に、絶縁層６１，６１同士も接合するハイブリッド接合によって、接合型半導体素子１１０が得られる。図３１に接合面近傍を示すように、接合型半導体素子１１０において、半導体素子基板１０１，１０１のそれぞれの絶縁層６１，６１は表面同士で接合されて一体の絶縁体６０となり、電極７Ｃ，７Ｃは柱状電極７０となる。
【０００４】
半導体素子基板１０１の表面を被覆する絶縁層６１に用いられるＳｉＯ2，ＳｉＯＣは、絶縁材料の中で特に絶縁性に優れ、また、ＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）法により、接合に好適な表面粗さに平滑化し易い。一方、電極７Ｃに用いられるＣｕは、電極材料の中でも導電性に優れることから、半導体素子の配線の微細化に伴い多く適用されるようになったが、ＳｉやＳｉＯ2等に拡散し易い。そこで、Ｃｕで形成される配線は、一般に、ＳｉＯ2，ＳｉＯＣからなる絶縁層へのＣｕの熱拡散や相互反応による電流のリーク等の信頼性低下を防止するために、Ｔａ，Ｔｉ，ＴｉＮ等からなる数〜数十ｎｍ程度の膜厚のバリア膜（バリアメタル膜）で被覆される。したがって、図３１に示すように、接合型半導体素子１１０は、その接合面（図中、一点鎖線で表す）近傍において、電極７ＣのＣｕからなるコア部（プラグ）７２の側面にバリア膜７１が形成されている。このようなバリア膜付きの電極７Ｃは、例えば、ダマシン法により形成される。詳しくは、成膜した絶縁層６１，５をエッチングして電極７Ｃの形状の孔を配線３上に形成した後に、スパッタ法等によりバリア膜７１、シード層（Ｃｕ膜）を順次成膜し、次に、電解めっきでＣｕを絶縁層６１，５の孔に埋め込む。そして、ＣＭＰ法で表面を研削、研磨して、金属膜（７２，７１）に被覆されていた絶縁層６１を露出させ、電極７Ｃと共に表面を平坦、平滑化する。このような方法によるため、電極７Ｃは、底面もバリア膜７１で被覆され、一方、表面にはＣｕからなるプラグ７２が露出する。なお、絶縁層５は、Ｓｉ窒化物やＳｉＣ等からなり、Ｃｕに拡散され難いので、下の配線３から絶縁層６１へのＣｕの拡散を遮蔽する拡散防止絶縁膜であり、また、ＳｉＯ2等からなる絶縁層６１のエッチングストッパ膜になる。
【０００５】
ここで、ウェハやチップ（半導体素子基板１０１）の接合は、接合装置の位置合わせ精度の限界等により、接合面において、電極の露出面同士を常に完全に一致させて接合することは現実には不可能であり、図３１に示すように、接合された電極７Ｃ，７Ｃ間に位置ずれが生じる。この位置ずれ（電極７Ｃ，７Ｃの各中心間の距離）が、図中、左側に示すように電極７Ｃの側面におけるバリア膜７１の膜厚未満の距離ｓ1で、接合面を挟んだバリア膜７１，７１同士の接触長さが一定以上であれば問題ないが、右側に示すように位置ずれがバリア膜７１の膜厚以上の距離ｓ2になると、一方の半導体素子基板１０１の電極７Ｃのプラグ７２と他方の半導体素子基板１０１の絶縁層６１とが接触するので、絶縁層６１へプラグ７２からＣｕが拡散して信頼性が低下することになる。バリア膜７１はＣｕよりも導電性に劣るので厚膜化するほど電極７Ｃの抵抗が増大し、電極７Ｃの径との関係等から厚膜化に限界があり、このようなバリア膜７１の膜厚未満に位置合わせ誤差を抑制することは極めて困難である。
【０００６】
そこで、接合の位置ずれに起因する不良を回避し得る接合型半導体素子として、接合面近傍における絶縁体（絶縁膜）に、Ｃｕが拡散し難い材料を設ける技術が開示されている。例えば特許文献１には、接合前における表面（接合面）全体にＴｉ，Ｔａ等の金属膜を成膜し、接合後に熱処理を施して、ＳｉＯ2等の絶縁膜上における金属膜をこの絶縁膜と反応させて絶縁性の金属酸化物とした接合型半導体素子が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１６８４１９号公報
【非特許文献】
【０００８】
【非特許文献１】後藤正英，萩原啓，井口義則，大竹浩著，「画素並列信号処理を行う撮像デバイスの実現に向けた３次元集積回路の作製」，ＮＨＫ技研Ｒ＆Ｄ，Ｎｏ．１５３，ｐ．２２−２８，２０１５年９月
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載された接合型半導体素子の接合面に形成される金属酸化物の絶縁膜は、ＳｉＯ2に対するＣｕの拡散防止膜とするために、ある程度の膜厚（酸化前の金属膜において１０ｎｍ以上）を要するとされる。しかし、このような膜厚の金属膜を、接触しているＳｉＯ2中のＯのみによって完全には酸化させ難く、また、酸化しても、ＴｉＯ2等の金属酸化物はＳｉ窒化物等よりもさらに絶縁性に劣るため、電流のリークの虞がある。
【００１０】
本発明は前記問題点に鑑み創案されたもので、接合の位置ずれに起因する不良を低減すると共に、接合面近傍における絶縁膜の十分な絶縁性が確保される接合型半導体素子を提供することを課題とする。
【課題を解決するための手段】
【００１１】
すなわち、本発明に係る積層型半導体素子は、積層方向に沿った柱状電極で層間を接続し、積層方向における前記柱状電極が設けられた領域で、前記柱状電極の側面と絶縁体とが空隙を挟んで対向している構成とした。
【００１２】
かかる構成により、積層型半導体素子は、接合面に設けたＳｉＯ2のような絶縁体に電極が非接触であり、電極のＣｕが絶縁体中へ拡散することがない。
【００１３】
本発明に係る半導体素子基板は、半導体素子が形成された基板と、前記半導体素子に電気的に接続した柱状電極と、前記柱状電極を露出させて前記基板上を被覆する絶縁体とを備え、前記柱状電極を囲む凹みを上面に有し、前記絶縁体が前記柱状電極と非接触な構成とした。
【００１４】
かかる構成により、半導体素子基板は、ハイブリッド接合された際に、接合面に形成されている凹みの範囲内であれば位置ずれを生じても、一方の電極が他方の絶縁体に接触することのない積層型半導体素子を構成する。
【００１５】
本発明に係る半導体素子基板の製造方法は、上面に柱状電極が露出した半導体素子基板の製造方法であって、半導体素子が形成された基板上に、絶縁膜を成膜する絶縁膜成膜工程と、柱状電極が形成される領域を空けたマスクを形成するマスク工程と、前記絶縁膜をエッチングする絶縁膜エッチング工程と、電極材料を成膜して、前記マスクの空いた領域に柱状電極を形成する電極成膜工程と、前記マスクを除去するリフトオフ工程とを行い、前記絶縁膜エッチング工程は、等方性エッチングを行い、前記絶縁膜を、少なくともその上面において、前記柱状電極が形成される領域を超えて除去する手順とした。
【００１６】
本発明に係る別の半導体素子基板の製造方法は、半導体素子が形成された基板上に、柱状電極が形成される領域を空けた絶縁膜を形成する絶縁膜形成工程と、電極材料を成膜して、前記基板上の前記絶縁膜の空いた領域に柱状電極を形成する電極形成工程とを行って、最上層に設けられた絶縁膜および前記絶縁膜を貫通して露出する柱状電極を形成した後に、前記柱状電極が露出している領域の周囲を少なくとも空けたマスクを形成するマスク工程と、前記絶縁膜を、その厚さ以下をエッチングする絶縁膜エッチング工程と、前記マスクを除去するマスク除去工程と、を行う手順とした。
【００１７】
かかる手順により、上面同士でハイブリッド接合された際に、一方の電極が他方の絶縁体に接触することのない積層型半導体素子を構成する半導体素子基板を製造することができる。
【００１８】
本発明に係る積層型半導体素子の製造方法は、前記のいずれかの半導体素子基板の製造方法を行って、それぞれの上面における電極の配置が対称な２つの半導体素子基板を製造する半導体素子基板製造工程と、前記２つの半導体素子基板の上面同士を前記電極および絶縁体のそれぞれで接合する接合工程と、を行う手順とした。
【００１９】
かかる手順により、上面同士でハイブリッド接合する際にある程度の位置ずれを生じても、電極が絶縁体に接触していない積層型半導体素子が得られる。
【発明の効果】
【００２０】
本発明に係る積層型半導体素子によれば、ハイブリッド接合された際の位置ずれに起因する不良が低減される。本発明に係る半導体素子基板によれば、２つをハイブリッド接合して積層型半導体素子に製造する際の、接合作業が容易となる。本発明に係る半導体素子基板の製造方法によれば、前記半導体素子基板を、従来の製造方法に対して工程を多く増やすことなく製造することができる。本発明に係る積層型半導体素子の製造方法によれば、ハイブリッド接合される際の位置ずれの許容範囲が大きく、接合作業が容易となる。
【図面の簡単な説明】
【００２１】
【図１】積層型半導体素子の概念を説明する模式図である。
【図２】本発明の第１実施形態に係る積層型半導体素子の構造を説明する部分断面図である。
【図３】図２に示す積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する部分断面図である。
【図４】本発明に係る積層型半導体素子の製造方法を説明するフローチャートである。
【図５】本発明の第１実施形態に係る半導体素子基板の製造方法を説明するフローチャートである。
【図６】本発明の第１実施形態に係る半導体素子基板の製造方法を説明する模式図であり、（ａ）は配線形成工程、（ｂ）はマスク工程、（ｃ）は絶縁膜等方性エッチング工程、（ｄ）は拡散防止絶縁膜エッチング工程のそれぞれにおける部分断面図である。
【図７】本発明の第１実施形態に係る半導体素子基板の製造方法を説明する模式図であり、電極成膜工程における部分断面図である。
【図８】図２に示す積層型半導体素子を構成する変形例に係る接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図９】本発明の第２実施形態に係る積層型半導体素子の構造を説明する接合面近傍の部分断面図である。
【図１０】図９に示す積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図１１】本発明の第２実施形態に係る半導体素子基板の製造方法を説明するフローチャートである。
【図１２】本発明の第２実施形態に係る半導体素子基板の製造方法を説明する模式図であり、（ａ）は絶縁膜等方性エッチング工程、（ｂ）は絶縁膜エッチング工程、（ｃ）は拡散防止絶縁膜エッチング工程のそれぞれにおける部分断面図である。
【図１３】本発明の第２実施形態に係る半導体素子基板の製造方法を説明する模式図であり、電極成膜工程における部分断面図である。
【図１４】本発明の第３実施形態に係る積層型半導体素子の構造を説明する接合面近傍の部分断面図である。
【図１５】図１４に示す積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図１６】本発明の第３実施形態に係る半導体素子基板の製造方法を説明するフローチャートである。
【図１７】本発明の第３実施形態に係る半導体素子基板の製造方法を説明する模式図であり、（ａ）はマスク工程、（ｂ）はマスク除去工程、（ｃ）はバリア膜成膜工程およびシード成膜工程、（ｄ）は電極成膜工程のそれぞれにおける部分断面図である。
【図１８】本発明の第３実施形態に係る半導体素子基板の製造方法を説明する模式図であり、（ａ）は平滑化工程、（ｂ）はマスク工程、（ｃ）は絶縁膜エッチング工程のそれぞれにおける部分断面図である。
【図１９】図１４に示す積層型半導体素子を構成する変形例に係る接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図２０】本発明の第３実施形態の変形例に係る半導体素子基板の製造方法を説明する模式図であり、絶縁膜エッチング工程における部分断面図である。
【図２１】本発明の第４実施形態に係る積層型半導体素子の構造を説明する接合面近傍の部分断面図である。
【図２２】図２１に示す積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図２３】本発明の第５実施形態に係る積層型半導体素子の構造を説明する部分断面図である。
【図２４】図２３に示す積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する接合面近傍の部分断面図である。
【図２５】本発明の第５実施形態に係る半導体素子基板の製造方法を説明するフローチャートである。
【図２６】本発明の第５実施形態に係る半導体素子基板の製造方法を説明する模式図であり、部分断面図である。
【図２７】本発明の第５実施形態に係る半導体素子基板の製造方法を説明する模式図であり、部分断面図である。
【図２８】本発明の第５実施形態の変形例に係る半導体素子基板の製造方法を説明するフローチャートである。
【図２９】本発明の第５実施形態の変形例に係る半導体素子基板の製造方法を説明する模式図であり、部分断面図である。
【図３０】従来の積層型半導体素子を構成する接合前の半導体素子基板の構造を説明する部分断面図である。
【図３１】従来の積層型半導体素子の構造を説明する接合面近傍の部分断面図である。
【発明を実施するための形態】
【００２２】
本発明に係る接合型半導体素子（積層型半導体素子）を実現するための形態について、図を参照して説明する。本明細書において、積層型半導体素子とは、半導体素子構造を２層以上に備え、異なる層の半導体素子構造同士が電気的に接続された３次元回路構造を有する半導体素子を指す。特に、半導体素子構造を形成した２枚の基板の各表面に露出させた配線間で接合することにより接続したものを、接合型半導体素子と称する。図面に示す接合型半導体素子およびその要素は、説明を明確にするために、大きさや位置関係等を誇張していることがあり、また、形状や構造を単純化していることがある。
【００２３】
（接合型半導体素子）
本発明に係る接合型半導体素子１０は、図１に示すように、２枚のＳｉ基板２１，２２を、それぞれの半導体素子構造２を形成した側（表側）同士を対面させて備える。このような接合型半導体素子１０は、図２に示すように、Ｓｉ基板２１を備える半導体素子基板１１と、Ｓｉ基板２２を備える半導体素子基板１２とを、Ｓｉ基板２１，２２の半導体素子構造２を形成した側（表側）同士を対面させて接合（Ｆａｃｅ−ｔｏ−Ｆａｃｅ接合）して得られる。したがって、上側のＳｉ基板２２およびこれを備える半導体素子基板１２は、上下に裏返して図示される。また、半導体素子基板１１，１２の接合面を、図２に一点鎖線で表す。接合型半導体素子１０は、Ｓｉ基板２１，２２のそれぞれに形成された半導体素子構造２，２同士を電気的に接続するために、Ｓｉ基板２１，２２間に、前記半導体素子構造２，２の各端子に接続する配線３，３と、配線３，３間を接続する柱状電極７０と、間隙（図１に空白で表される領域）を一部を除いて充填する絶縁体と、をさらに備える。配線３等のＳｉ基板２１，２２以外の部品も、以下に説明するように半導体素子基板１１，１２に設けられる。
【００２４】
接合型半導体素子１０を構成するために、半導体素子基板１１は、図３に示すように、Ｓｉ基板２１（図中、符号「２０」を付して表す）上に、絶縁層４、拡散防止絶縁膜５、絶縁層（絶縁体）６１を順次積層して備え、半導体素子構造２の端子に接続する配線３と、配線３に接続して表面に露出する接合電極（柱状電極）７をさらに備える。同様に、半導体素子基板１２は、Ｓｉ基板２２上に、絶縁層４、拡散防止絶縁膜５、絶縁層６１、配線３、および接合電極７を備える。接合型半導体素子１０において、半導体素子基板１１，１２のそれぞれの絶縁層６１，６１は表面同士で接合されて一体の絶縁体６０となり、接合電極７，７は柱状電極７０となる。したがって、接合型半導体素子１０の絶縁体は、Ｓｉ基板２１，２２のそれぞれの側から順に設けられた絶縁層４、拡散防止絶縁膜５、ならびに拡散防止絶縁膜５，５間の絶縁体６０で構成される。そのために、半導体素子基板１１，１２は、平面視で、互いに接合電極７が左右対称に配置されている。接合型半導体素子１０は、このような構造により、異なるＳｉ基板２１，２２のそれぞれに形成された半導体素子構造２，２が、対面させて重ねられたＳｉ基板２１，２２の間に設けられた絶縁体６０を上下に貫通する柱状電極７０で電気的に接続される。半導体素子基板１１と半導体素子基板１２は概ね同じ構造であり、特定しない場合に半導体素子基板１と称し、それぞれに設けられたＳｉ基板２１，２２をＳｉ基板２０と称する。
【００２５】
本明細書では、半導体素子構造２を、Ｓｉ基板２１，２２の表層に形成されたＳＯＩ（Silicon on Insulator）ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）とする。さらに、図１に示す部分において、Ｓｉ基板２１にｎ型ＭＯＳ（ＮＭＯＳ）のみを、Ｓｉ基板２２にｐ型ＭＯＳ（ＰＭＯＳ）のみをそれぞれ示しているが、１枚のＳｉ基板２０に１種類の半導体素子構造２を備えることを規定するものではない。すなわち、これらは半導体素子の概念を簡潔かつ模式的に示したものであって、特定の機能を有するものに限定されない。さらに、図１では簡潔に説明するために、Ｓｉ基板２１，２２のそれぞれの半導体素子構造２を上下対称となる構造とし、それぞれの端子（ソース、ドレイン、ゲート）に接続する配線を絶縁層４において単層の配線構造の配線３として、ドレイン同士の２箇所、ゲート同士の１箇所をそれぞれ柱状電極７０で直接に接続している。しかし、半導体素子基板１１，１２のそれぞれが多層配線構造を備えてもよく、多層配線とすることで、半導体素子基板１１，１２間を接続する柱状電極７０（接合電極７）の数を抑え、接合電極７を大径化、大ピッチとして、接合における位置ずれの許容範囲を大きくすることができる。接合装置の位置合わせ精度等にもよるが、接合電極７の表面における径（または幅）Ｗは１μｍ程度以上であることが好ましい。以下、本発明に係る接合型半導体素子の実施形態を詳細に説明する。
【００２６】
〔第１実施形態〕
図２に示すように、本発明の第１実施形態に係る接合型半導体素子１０は、絶縁体６０を上下に貫通する空隙８０を有し、さらにこの空隙８０を、絶縁体６０の上側の拡散防止絶縁膜５から下側の拡散防止絶縁膜５までの高さ位置に設けられた柱状電極７０が上下に貫通している。言い換えると、空隙８０を挟んで柱状電極７０の側面と絶縁体６０が対向していて、そのため、柱状電極７０に絶縁体６０が接触しない。このような空隙８０が設けられるように、絶縁体６０に柱状電極７０の径よりも大口径の空洞が形成されている。また、絶縁体６０ならびにその上下それぞれの拡散防止絶縁膜５および絶縁層４を一体の絶縁体とみなすと、接合型半導体素子１０は、この絶縁体の接合面を含む一部の領域に、空隙８０を有するといえる。空隙８０は、真空、またはＡｒ等の不活性気体が封入されている。なお、図２には、２本の柱状電極７０とそれぞれに貫通される空隙８０を示し、接合型半導体素子１０が接合されていることを表すために、柱状電極７０および空隙８０（絶縁体６０）の１つ（図中、右側）が接合面で段差を有しているが、理想的には別の１つ（図中、左側）のように段差がなく、柱状電極７０は柱体であり、空隙８０は断面形状が横長の略長円（１／２円弧が略１／２楕円弧）である。
【００２７】
本発明の第１実施形態に係る接合型半導体素子１０を構成する半導体素子基板（本発明の第１実施形態に係る半導体素子基板）１は、図２および図３に示すように、表層に半導体素子構造２を形成されたＳｉ基板２０と、半導体素子構造２に接続する配線３と、Ｓｉ基板２０上を被覆して配線３間を絶縁する絶縁層４と、絶縁層４上に積層された拡散防止絶縁膜５と、拡散防止絶縁膜５に積層されて最表面に形成される絶縁層６１と、一部の配線３の上面に接続して表面に露出する柱状の接合電極７と、を備える。また、半導体素子基板１は、上から見て接合電極７を囲む環状の凹み（ポケット）８が形成されるように、表面に広がって開口した穴が絶縁層６１に形成され、それぞれの穴の底面の中央から柱状の接合電極７が垂直に突設されている。凹み８の表面における開口幅は外径が（Ｗ＋２Ｇ）、内径が接合電極７の径と同じＷ、また、深さ（絶縁層６１の表面からの最大深さ）はＤで表される（Ｇ＞０）。以下、本実施形態に係る接合型半導体素子を構成する各要素について、詳細に説明する。
【００２８】
（Ｓｉ基板）
Ｓｉ基板２０は、半導体素子構造２を設けられるための土台であり、特に本実施形態においては、半導体素子構造２がＳＯＩ  ＭＯＳＦＥＴで表層に形成される。そのために、Ｓｉ基板２０は、単結晶シリコン基板（Ｓｉ−ｓｕｂ）を材料とすることが好ましく、例えばｐ型Ｓｉ基板であってもよい。図１および図２に示すように、Ｓｉ基板２１，２２は、表層の活性層（Ｓｉ）の下に、埋込み酸化膜であるＢＯＸ（Buried Oxide）層（図中「ＢＯＸ」）が形成されている。さらに、Ｓｉ基板２１には、表層の活性層に形成されたｎ+拡散層（図中「ｎ+」）からなるソースおよびドレイン、ならびに、ソースとドレインの間のボディ（図中「ｐ」）上に表面の薄い酸化膜を挟んで成膜されたｐｏｌｙ−Ｓｉ膜からなるゲート２ｇにより、ＮＭＯＳが半導体素子構造２として形成されている。一方、Ｓｉ基板２２には、表層の活性層に形成されたｐ+拡散層（図中「ｐ+」）からなるソースおよびドレイン、ならびに、ボディ（図中「ｎ」）上のゲート２ｇからなるＰＭＯＳが半導体素子構造２として形成されている。また、Ｓｉ基板２１，２２は、活性層のＭＯＳＦＥＴを形成される領域（アクティブ領域）外がＳｉＯ2で分離されている（図中、空白で表す）。
【００２９】
（配線）
配線３は、半導体素子構造２の端子（ソース、ドレイン、ゲート）に接続するコンタクト部３ｃ、ならびにコンタクト部３ｃ上に接続する、１枚の半導体素子基板１に形成されたコンタクト部３ｃ同士を接続する配線部３ｉ（３ｉ1，３ｉ2）およびビア３ｖ、ならびにさらにその上に形成される接合電極７に接続するパッド部３ｐを備える。パッド部３ｐは、平面視で、接合電極７よりも大きく、全周にわたって外側に張り出すような形状に形成される。また、パッド部３ｐの上面が、接合電極７の上面の所定の表面粗さに対応して平滑に形成されている。
【００３０】
配線３は、Ｃｕ，Ａｌ，Ｔａ，Ｃｒ，Ｗ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ等の金属やその合金のような一般的な金属電極材料で形成され、これらの材料から要求される導電性等に応じて選択され、また、層等によって異なる材料を適用されてもよい。さらに配線３は、前記材料および絶縁層４の材料によっては必要に応じて、絶縁層４への金属の拡散を防止するためのバリア膜（バリアメタル膜）を被覆する。本実施形態において、配線３は、少なくとも配線部３ｉ2およびパッド部３ｐが、ＣｕまたはＣｕ合金（以下、まとめてＣｕ）からなるコア部３２と、その底面（下面）および側面を被覆するバリア膜３１とを備え、上面はコア部３２が露出している。バリア膜３１は、コア部３２からＣｕをＳｉＯ2からなる絶縁層４へ拡散させないために設けられる。バリア膜３１は、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，ＴｉＷ等が適用され、さらにこれらの金属膜を２種類以上積層した多層膜としてもよく、また、コア部３２の側にＲｕ膜を積層した、例えばＲｕ／Ｔｉの２層膜としてもよい。バリア膜３１は、主に最薄となり易い側面において、Ｃｕの拡散を防止することのできる膜厚に形成され、材料にもよるが、少なくとも数〜十数ｎｍ程度とすることが好ましい。バリア膜３１は一方、膜厚が厚いと低抵抗のコア部３２の占める割合が低下し、配線３の導電性が低下するので、不要に厚くないことが好ましい。
【００３１】
（接合電極）
接合電極７は、配線３のパッド部３ｐの上面に接触して接続し、半導体素子基板１の表面（上面）に露出する柱状の電極で、別の半導体素子基板１の接合電極７と接合するために設けられる。接合電極７は、金属電極材料の中でも導電性に優れ、ハイブリッド接合における接合方法に好適なＣｕまたはＣｕ合金（以下、まとめてＣｕ）で形成されたプラグ７２からなる。接合電極７は、形状が円柱や角柱等で、平面視形状は特に規定されず、別の半導体素子基板１の接合電極７と接合された際に、位置ずれ込みで必要な導通が確保される形状および寸法に設計される。また、接合電極７は、後記の絶縁層６１と同様に、ハイブリッド接合における接合方法に好適な平滑な表面（上面）であることが好ましい。さらに、接合電極７は、表面の高さ位置が絶縁層６１と一致、または絶縁層６１の表面から僅かに突出するように、厚さ（高さ）ＨPLGを、拡散防止絶縁膜５と絶縁層６１の合計の厚さＨと共に設計し、絶縁層６１の表面からの接合電極７の突出高さΔＨPLGが、ΔＨPLG＝ＨPLG−Ｈとなるので、ＨPLG≧Ｈとする。接合電極７を突出させる場合には、接合方法にもよるが、ΔＨPLG＝５〜１０ｎｍの範囲とすることが好ましい。半導体素子基板１においてはさらに、接合電極７は、側面で支持されていない部分での高さ（厚さ）（ＨPLG−(Ｈ−Ｄ)）についてアスペクト比が高過ぎないことが好ましく、径（幅）Ｗにもよるが、アスペクト比１以下であることが好ましい（(ＨPLG−Ｈ＋Ｄ)／Ｗ≦１）。半導体素子基板１において、接合電極７は、側面で絶縁層６１等の他の部材に支持されていないので、アスペクト比が高いと倒れる等の不良を生じる虞があるからである。なお、接合電極７は、配線３との密着性をよくするために、Ｒｕ等の金属膜からなる厚さ１〜１０ｎｍの下地膜を設けてもよい（図示せず）。
【００３２】
（絶縁層）
絶縁層４は、Ｓｉ基板２０上を被覆して、半導体素子構造２や配線３，３間を互いに絶縁するために設けられる。絶縁層４は、例えばＳｉＯ2，Ａｌ2Ｏ3，ＭｇＯ等の酸化膜や、Ｓｉ窒化物（Ｓｉ3Ｎ4等、適宜ＳｉＮと表す）、ＳｉＣ（シリコンカーバイド）、ＳｉＯＣ（炭素添加シリコン酸化物）、ＳｉＣＮ（窒素添加シリコンカーバイド）、ＳｉＯＮ（窒素添加シリコン酸化物）、ＳｉＣＯ（ＳｉＣが基の低酸化物）のようなＳｉ化合物、ＭｇＦ2等の、半導体素子において公知の絶縁材料を適用することができ、これらの材料から要求される絶縁性等に応じて選択される。ＳｉＯ2には、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＰＳＧ（Phosphorus Silicon Glass）、Ｆ（フッ素）をドープしたもの、多孔質ＳｉＯ2等も含まれる。絶縁層４は、単一の材料でなくてよく、層や領域によって異なる絶縁材料で形成されてもよい。特に、配線３をダマシン法で形成する等、表面を平坦化する場合には、ＣＭＰ法に対応したＳｉＯ2等を少なくとも最上層（キャップ層）に設ける。
【００３３】
拡散防止絶縁膜５は、配線３の上面に露出したコア部３２からＣｕを最上層の絶縁層６１へ拡散させないために、絶縁層６１の下に設けられる。また、拡散防止絶縁膜５は、製造時に、絶縁層６１に対するエッチングストッパ膜になる。そのために、拡散防止絶縁膜５は、Ｃｕのバリア効果を有し、また、絶縁層６１を構成する絶縁材料（例えばＳｉＯ2）のエッチング選択比を高くする絶縁材料から選択され、具体的には、ＳｉＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＣＯ等が適用される。拡散防止絶縁膜５は、Ｃｕの拡散を防止することのできる膜厚に形成され、材料にもよるが、少なくとも１０〜数十ｎｍ程度の厚さとすることが好ましい。
【００３４】
半導体素子基板１は、ハイブリッド接合に好適となるように表面が平滑であり、接合方法にもよるが、具体的には、算術平均粗さＲａが１ｎｍ以下であることが好ましい。そのために、半導体素子基板１の最上層を構成する絶縁層６１は、ＣＭＰ法等で表面を平滑に加工し易い絶縁材料を適用し、このような材料としてＳｉＯ2，ＳｉＯＣ等の、Ｓｉ酸化物またはこれを基とするＳｉ化合物で形成され、厚さが１μｍ程度以上であることが好ましい。
【００３５】
絶縁層６１は、接合電極７と接触しないように、接合電極７を上下に貫通させる、接合電極７の径（幅）Ｗよりも大きな孔が形成されている。絶縁層６１のこのような孔により、半導体素子基板１は、平面視で接合電極７を囲む、開口幅（外径）（Ｗ＋２Ｇ）、深さＤの凹み８を表面に形成される。凹み８は、深さＤが絶縁層６１の厚さと一致し、絶縁層６１に形成された孔の内面と接合電極７の側面とを外側と内側の側面とし、拡散防止絶縁膜５の上面を底面として構成される。本実施形態において、絶縁層６１は、上方へ広がって開口するように、断面視で接合電極７の側面に略１／４円弧（楕円弧を含む）を描く形状の孔が形成され、表面で幅（径）（Ｗ＋２Ｇ）開口し、下面で幅（Ｗ＋２ＧB）開口する孔が形成されている。絶縁層６１は、接合電極７に完全に非接触となるように、下面（凹み８の底面）において最小となる間隙ＧB（＜Ｇ）がＧB＞０に設計される（Ｇ＞ＧB＞０）。間隙ＧBは、０超であれば特に規定されないが、１０ｎｍ以上に設計されることが好ましい。凹み８を構成する絶縁層６１のこのような形状の孔は、後記製造方法にて説明するように、ウェットエッチング等の等方性エッチングで成形される。等方性エッチングは、深さ（厚さ）方向と共に面内方向にもエッチングが進行するエッチングであり、面内方向のエッチング（サイドエッチング）量に対する厚さ方向の比（エッチングファクター）ｘが比較的１に近い。絶縁層６１の等方性エッチングは、径Ｗの領域を空けたマスクを用いるため、Ｇ＞Ｄ／ｘとなり、また、ＧB≒√[Ｇ2−(Ｄ／ｘ)2]となる。
【００３６】
半導体素子基板１は、接合電極７の周囲に絶縁層６１のない凹み８を表面に形成されていることにより、絶縁層６１が、接合電極７に接触せず、かつ位置ずれを有して接合される別の半導体素子基板１の接合電極７に接触することがない。そのために、凹み８による絶縁層６１と接合電極７との間隙は、絶縁層６１の表面から少なくとも深さΔＨPLGまでの範囲において、接合型半導体素子１０の接合における位置ずれの許容される最大値ｓMAX超となるように、√[Ｇ2−(ΔＨPLG／ｘ)2]＞ｓMAXに設計される。このマージン（√[Ｇ2−(ΔＨPLG／ｘ)2]−ｓMAX（≒Ｇ−ｓMAX））は、０超であれば特に規定されないが、接合時の接合電極７の変形等を加味して、２０ｎｍ以上に設計されることが好ましく、５０ｎｍ以上に設計されることがより好ましい。位置ずれの最大値ｓMAXは、接合した接合電極７，７同士で必要な導通が確保される範囲に設定され、例えば、接合電極７が円柱で、接合面積が約１／２となる、径Ｗの０．４倍とする（ｓMAX＝０．４Ｗ）。この場合、前記したように絶縁層６１の表面からの接合電極７の突出高さΔＨPLGが十分に小さい（ΔＨPLG≦１０ｎｍ）ので、Ｗ＝１μｍとして、マージンに１００ｎｍを含めてＧ≧０．５Ｗに設定することができる。
【００３７】
絶縁層６１の表面での接合電極７との間隙Ｇの上限（開口幅（Ｗ＋２Ｇ）の上限）は特に規定されないが、絶縁層６１の孔（凹み８）が接合電極７の径Ｗに対してより広く開口していると、接合型半導体素子１０の接合面積が減少し、接合強度が低下して、接合面で剥離する虞が生じる。具体的には、接合の位置ずれがない（ｓ＝０）場合において、半導体素子基板１の全体の面積の１／２以上で接合されていることが好ましい。すなわち、非接合面積である、すべての凹み８の開口面積の合計が、半導体素子基板１の面積Ａの１／２以下となるように設計されることが好ましい。例えば、半導体素子基板１の接合電極７がＮ個ですべて同一の寸法の底面の面積ＳPLGの柱体であるとすれば、凹み８もＮ個で同一の開口面積ＳPOCKであるから、非接合面積は（Ｎ×(ＳPOCK−ＳPLG)）となる。また、接合の位置ずれがない場合において、絶縁層６１のみの接合面積（Ａ−Ｎ×ＳPOCK）が非接合面積（Ｎ×(ＳPOCK−ＳPLG)）以上となることがより好ましく、位置ずれが最大値ｓMAXにおいても同様の関係となることがさらに好ましい。前記したように、Ｇ＞Ｄ／ｘであるから、絶縁層６１が過剰に厚いと、凹み８の深さＤと共に間隙Ｇが不要に大きくなって、接合型半導体素子１０の接合面積が確保できない。
【００３８】
また、間隙Ｇが過剰に大きい、すなわち接合電極７の径Ｗに対して著しく大きく開口した孔を絶縁層６１に形成しようとすると、半導体素子基板１の後記する製造方法において、絶縁層６１のウェットエッチングによるエッチング量が多くなる。その結果、エッチャント（エッチング液）が絶縁層６１とその上のマスク（レジストマスク）の界面に浸入して、孔の周囲で表面が不要にエッチングされて浅く凹む虞がある。また、隣り合う接合電極７，７のピッチが狭い場合に、絶縁層６１のウェットエッチングにおいて、絶縁層６１の、接合電極７，７のそれぞれの周囲の孔同士がエッチング中に連結して、この部分で回り込んだエッチャントによってさらに深くエッチングが進行するため、凹み８が一部の接合電極７において異なった形状となる。
【００３９】
なお、表面同士で接合されて一つの接合型半導体素子１０を構成する半導体素子基板１１，１２は、前記したように、平面視で、互いに接合電極７が左右対称に配置されていればよく、接合電極７の配置を除いたその他の構造は前記の範囲内であれば一致していなくてもよい。例えば表面の凹み８の表面における間隙Ｇは、それぞれが位置ずれの最大値ｓMAXよりも大きければよく、したがって、凹み８の深さＤ（絶縁層６１の厚さ）や接合電極７の厚さＨPLGおよび突出高さΔＨPLGも異なっていてよい。
【００４０】
〔接合型半導体素子の製造方法〕
本発明の第１実施形態に係る接合型半導体素子および半導体素子基板の製造方法について、図４〜図７を参照して説明する。なお、図６においては、加工前の膜についても加工後の要素と同じ符号を付して表す。本実施形態に係る接合型半導体素子１０は、２枚の半導体素子基板１（１１，１２）を製造する半導体素子製造工程Ｓ１、およびこれらを表面（上面）同士で接合する接合工程Ｓ２を行って得られる。半導体素子製造工程Ｓ１は、Ｓｉ基板２０上に、半導体素子構造２とこれに接続する配線３、および絶縁層４を形成する半導体素子・配線形成工程Ｓ１０と、表面を被覆する絶縁層６１と表面に露出する接合電極７を形成する接合部形成工程Ｓ２０と、を行う。
【００４１】
〔半導体素子基板の製造方法〕
半導体素子・配線形成工程Ｓ１０は、Ｓｉ基板２０の表層に半導体素子構造２を形成する半導体素子形成工程Ｓ１１と、配線３および絶縁層４を形成する配線形成工程Ｓ１２と、を行い、それぞれ公知の方法を適用することができ、以下にその一例を示す。
【００４２】
（半導体素子形成工程）
Ｓｉ基板に、酸素イオンを注入して所定の深さ位置にＢＯＸ層を形成し、その上（表層）を活性層とする。次に、活性層のアクティブ領域とする領域外にＳｉＯ2を埋め込む（素子分離）。また、活性層に、必要に応じて、ＰＭＯＳを形成する領域にｎ型不純物イオンを、ＮＭＯＳを形成する領域にｐ型不純物イオンを、それぞれ注入する（チャネルドープ）。そして、表面に薄い酸化膜（ＳｉＯ2膜）を形成し、その上にｐｏｌｙ−Ｓｉ膜でゲートを形成する。ｎ型不純物イオンを注入してｎ+拡散層を形成し、ｐ型不純物イオンを注入してｐ+拡散層を形成して、半導体素子構造２（ＮＭＯＳ，ＰＭＯＳ）を形成したＳｉ基板２１，２２とする。
【００４３】
（配線形成工程）
Ｓｉ基板２０（２１，２２）上に絶縁層４の下層部分を構成する絶縁膜を成膜し、この絶縁膜をエッチングして、ｎ+拡散層、ｐ+拡散層、およびゲート（ｐｏｌｙ−Ｓｉ膜）のそれぞれの上における箇所にホール（孔）を形成する。Ｗ等の金属電極材料を成膜して、絶縁層４のホールに埋め込んで、コンタクト部３ｃを形成する。この上にさらに絶縁層４の中間層部分を構成する絶縁膜を成膜し、コンタクト部３ｃの形成と同様に、配線部３ｉ1を、その形状のトレンチ（溝）を形成して金属電極材料を埋め込んで形成する。さらに絶縁層４の最上層部分を構成する絶縁膜を成膜し、ビア３ｖ、配線部３ｉ2およびパッド部３ｐを、同様に形成する。また、Ｃｕめっき膜からなるコア部３２とこれを被覆するバリア膜３１とを設けるためには、ダマシン法で形成することができる。絶縁膜に形成したホール、トレンチ内にバリア膜３１をスパッタ法等で成膜し、引き続いて、コア部３２の一部となるシード層をバリア膜３１上にスパッタ法等で成膜してから、残部をめっきで埋め込む。その後、ＣＭＰ法により、表面の金属膜を研削して絶縁層４を露出させて平坦化する。平坦化の際に、露出させたパッド部３ｐの表面を平滑化することが好ましい。これにより、Ｓｉ基板２０上に、図６（ａ）に示すように、絶縁層４が被覆され、その表面にパッド部３ｐのコア部３２が露出した配線３が形成される。なお、３層以上の多層配線構造を形成する場合には、さらに絶縁膜を成膜して、この絶縁膜に配線部３ｉ上のホールおよびその上のトレンチを形成して金属電極材料を埋め込むという一連の工程を繰り返す。
【００４４】
接合部形成工程Ｓ２０は、拡散防止絶縁膜５を構成する絶縁膜を成膜する拡散防止絶縁膜成膜工程Ｓ２１と、絶縁層６１を構成する絶縁膜を成膜する絶縁膜成膜工程Ｓ２２と、絶縁膜の表面を研磨して平滑化する平滑化工程Ｓ２３と、接合電極７が形成される領域を空けたレジストマスクＰＲ１を形成するマスク工程Ｓ３３と、等方性エッチングで絶縁層６１を成形する絶縁膜等方性エッチング工程Ｓ２４と、エッチングで拡散防止絶縁膜５を成形する拡散防止絶縁膜エッチング工程Ｓ２６と、Ｃｕを成膜して接合電極７（プラグ７２）を形成する電極成膜工程Ｓ３４と、レジストマスクＰＲ１を除去するマスク除去工程（リフトオフ工程）Ｓ３５と、を行う。
【００４５】
（絶縁膜成膜工程、平滑化工程、マスク工程）
配線３および絶縁層４を形成したＳｉ基板２０上に、拡散防止絶縁膜５を構成するＳｉＮ膜を厚さ（Ｈ−Ｄ）に成膜し（Ｓ２１）、引き続いて、絶縁層６１を構成するＳｉＯ2膜を厚さＤ超に成膜する（Ｓ２２）。次に、このＳｉＯ2膜の表面をＣＭＰ法で研磨して厚さＤ（拡散防止絶縁膜５と絶縁層６１の合計厚さＨ）とし（図６（ｂ）参照）、かつ所定の表面粗さに平滑化する（Ｓ２３）。そして、表面を平滑化したＳｉＯ2膜上に、図６（ｂ）に示すように、接合電極７が形成される径Ｗの領域を空けたレジストマスクＰＲ１を形成する（Ｓ３３）。
【００４６】
（絶縁膜等方性エッチング工程）
ＳｉＯ2膜に、等方性エッチングで、図６（ｃ）に示すように所定の寸法の貫通孔を開けて、絶縁層６１に成形する（Ｓ２４）。等方性エッチングは、深さ（厚さ）方向と共に面内方向にもエッチングが進行するエッチングであり、面内方向のエッチング（サイドエッチング）量に対する厚さ方向の比（エッチングファクター）ｘは特に規定されない。等方性エッチングは、拡散防止絶縁膜５を構成するＳｉＮに対して選択比の高いウェットエッチングを適用することが好ましく、ここでは絶縁層６１がＳｉＯ2からなるので、ＨＦ（フッ酸）溶液を使用する。あるいは、ドライエッチングであるガス・プラズマエッチングを適用することもできる。等方性エッチングにより、レジストマスクＰＲ１の空いた領域の直下に、絶縁層６１が、径（Ｗ＋２ＧB）の領域で完全に除去されてかつ表面（上）に広がって径（Ｗ＋２Ｇ）開口した孔を形成され、ＳｉＮ膜（拡散防止絶縁膜５）が露出する。すなわち、表面（レジストマスクＰＲ１の下）に、広がって開口した深さＤの穴が形成される。
【００４７】
（拡散防止絶縁膜エッチング工程）
ＳｉＮ膜に、異方性エッチングで、図６（ｄ）に示すように径Ｗの貫通孔の空いた拡散防止絶縁膜５に成形する（Ｓ２６）。異方性エッチングは、拡散防止絶縁膜５を構成する絶縁材料に対応する公知の方法を適用することができ、さらに前記絶縁材料の下の配線３のパッド部３ｐ（コア部３２）を構成する金属電極材料に対する選択比の高いことが好ましく、例えば反応性イオンエッチング（ＲＩＥ）が挙げられる。パッド部３ｐをエッチングストッパ膜とすることにより、レジストマスクＰＲ１の空いた領域の直下の領域で、拡散防止絶縁膜５が完全に除去されて配線３（パッド部３ｐ）が露出し、平坦なエッチング面が得られる。
【００４８】
（電極成膜工程、マスク除去工程）
Ｃｕを成膜して、図７に示すように、レジストマスクＰＲ１の空いた領域の直下で、パッド部３ｐ上に厚さＨPLGに堆積させて接合電極７（プラグ７２）を形成する（Ｓ３４）。Ｃｕの成膜方法は、Ｃｕが絶縁層６１の孔の側面に付着しないように、膜材料の直進性が高い方法を選択し、例えば真空蒸着法が適用される。その後、レジストマスクＰＲ１をその上のＣｕ膜ごと除去して（Ｓ３５）、半導体素子基板１が得られる。
【００４９】
このように、絶縁層６１を等方性エッチングで加工することにより、接合電極７を形成するためのレジストマスクＰＲ１で、接合電極７よりも大きな径の孔が絶縁層６１に形成され、接合電極７を囲う環状の凹み８を表面に形成された半導体素子基板１が得られる。また、同一のレジストマスクＰＲ１により、接合電極７と絶縁層６１の孔の位置関係がずれることなく、絶縁層６１と接合電極７との間隙が面方向において一定の距離となり、絶縁層６１が的確に接合電極７から離間して形成され、また、製造過程においても非接触である。また、絶縁層６１の下に拡散防止絶縁膜５を設けた２層構造とすることで、Ｃｕを備えた配線３上にＳｉＯ2からなる絶縁層６１を被覆することができる。さらにＳｉＯ2膜の等方性エッチングでＳｉＮ膜（拡散防止絶縁膜５）がエッチングストッパ膜となるので、絶縁層６１の表面の孔径（Ｗ＋２Ｇ）を接合電極７の径Ｗに対してより大きく、すなわち間隙Ｇを大きく設計しても、絶縁層６１の厚さＤを超えて深く穴が形成されることがない。
【００５０】
接合部形成工程Ｓ２０の直前（半導体素子・配線形成工程Ｓ１０完了時）における表面が十分に平滑で、絶縁層６１の厚さＤが大きくなく、ＣＶＤ法等で十分に平滑な表面のＳｉＯ2膜を成膜することができる場合には、絶縁膜成膜工程Ｓ２２でＳｉＯ2膜を厚さＤに成膜して、平滑化工程Ｓ２３を行わなくてよい。
【００５１】
（接合工程）
２枚の半導体素子基板１（１１，１２）を接合装置に固定し、表面同士で接合して、接合型半導体素子１０とする。本実施形態に係る半導体素子基板１は、非酸化雰囲気で接合される。非酸化雰囲気とは、真空、またはＡｒ等の不活性ガス雰囲気であり、表面の凹み８の内側に露出する、接合電極７、拡散防止絶縁膜５および絶縁層６１の各材料に対して不活性とする。これにより、半導体素子基板１１，１２のそれぞれの表面の凹み８，８で形成される閉じた空間である空隙８０に、真空、またはＡｒ等の不活性ガスが封入される。また、半導体素子基板１の破損や半導体素子構造２等へのダメージを防止するために、比較的低温で、無加圧またはこれに近い低加圧で接合することが好ましい。このような接合方法として、半導体素子基板同士をハイブリッド接合する公知の方法を適用することができ、例えば表面活性化接合が挙げられる。常温または２００℃程度以下で、不活性ガス雰囲気にて、この不活性ガスのイオンやプラズマを半導体素子基板１１，１２の表面に照射することにより表面を活性化し、活性化した表面同士を接触させることにより接合される。
【００５２】
半導体素子基板１１，１２を、接合する前に、必要に応じて裏面（Ｓｉ基板２０の裏面）を研削して（バックグラインド）薄肉化してもよく、さらに切断して個片化したチップとしてから接合することもできる。半導体素子基板１１，１２の一方のみを個片化してもよく、チップを他方のウェハに合わせて接合装置に配列して固定する。半導体素子基板１１，１２の少なくとも一方を個片化してから接合することにより、選別して良品同士を接合することができ、一方のみの不良による損失が低減される。
【００５３】
（変形例１）
第１実施形態においては、絶縁膜等方性エッチング工程Ｓ２４により、絶縁層６１を、接合電極７の径Ｗよりも一回り大きな径（Ｗ＋２ＧB）の領域で完全に除去する必要がある。そのため、半導体素子基板１は、接合電極７の厚さＨPLGが大きいと、それに伴い拡散防止絶縁膜５と絶縁層６１の合計の厚さＨも大きくなるので、凹み８の深さＤが深くなって、接合における位置ずれの最大値ｓMAXにかかわらず、間隙Ｇの長い広く開口した凹み８が表面に形成されることになる。その結果、特に接合電極７の数が多いと、接合面積が狭くなり、接合強度が低下する。そこで、接合電極７の厚さＨPLGが大きく、凹み８をこれに近い値の深さＤに設計すると間隙Ｇが不要に長くなる場合には、拡散防止絶縁膜５を厚膜化することにより、その分、絶縁層６１の厚さＤを小さくしてもよい。このような構造により、所望の間隙Ｇの凹み８を表面に形成することができる。また、拡散防止絶縁膜５の厚膜化により絶縁層６１の厚さＤを小さくすることで、接合電極７の側面で支持されていない部分での厚さ（ＨPLG−(Ｈ−Ｄ)）についてアスペクト比を低く抑えることができる。
【００５４】
（変形例２）
第１実施形態においては、配線３の上面にコア部３２が露出しているので、絶縁層６１の下に拡散防止絶縁膜５を備える２層構造としている。しかし、配線３が、絶縁層４から露出して形成される部分が、絶縁層６１を構成するＳｉＯ2へ拡散し難い金属材料で形成されていたり、上面にもバリア膜３１を備えている場合には、拡散防止絶縁膜５が不要となる。このような配線３Ａを備える、第１実施形態の変形例に係る半導体素子基板１Ａは、図８に示すように、半導体素子基板１から拡散防止絶縁膜５を取り除き、配線３を配線３Ａに替えた構造で、絶縁層６１に形成された孔による凹み（ポケット）８の形状等は半導体素子基板１と同様である。このような半導体素子基板１Ａは、表面の凹み８の底面に配線３Ａが露出している。以下、本変形例に係る半導体素子基板を構成する各要素について、第１実施形態と異なるものについて詳細に説明する。
【００５５】
配線３Ａは、第１実施形態に係る半導体素子基板１の配線３と同様、コンタクト部３ｃ、配線部３ｉおよびビア３ｖ、ならびにパッド部３ｐを備える。そして、前記したように、絶縁層４から上面が露出して形成されるパッド部３ｐや配線部３ｉ2が、絶縁層６１へＣｕを拡散させない構造である。本変形例に係る半導体素子基板１Ａにおいてはさらに、配線３Ａのパッド部３ｐが、平面視で、接合電極７よりも大きいだけでなく、凹み８の底面（幅（Ｗ＋２ＧB））以上の大きさに設計されることが好ましい。すなわち、パッド部３ｐの接合電極７からの張出し長さが、ＧB（≒√[Ｇ2−(Ｄ／ｘ)2] ）以上となるように設計されることが好ましい。パッド部３ｐの張出し長さが底面の間隙ＧBよりも小さいと、凹み８が絶縁層６１の下の絶縁層４に及び、凹み８がさらに深いと、配線３Ａおよびその上の接合電極７が倒れる等の不良を生じる虞があるからである。したがって、絶縁層６１の厚さＨすなわち深さＤに対して、間隙Ｇの大きい、浅く広い凹み８を形成する場合には、配線３Ａのパッド部３ｐを拡張する。
【００５６】
第１実施形態の変形例に係る半導体素子基板１Ａは、図５に示す半導体素子基板１の製造方法の接合部形成工程Ｓ２０から、拡散防止絶縁膜成膜工程Ｓ２１と、拡散防止絶縁膜エッチング工程Ｓ２６を除いて製造することができる。それぞれの工程は、第１実施形態にて説明した通りである。ただし、絶縁膜等方性エッチング工程Ｓ２４においては、配線３Ａの最上層の材料に対する選択比の高いエッチング方法を適用することが好ましい。
【００５７】
このように、配線３Ａが上側のＳｉＯ2膜への拡散防止構造を有することで、いっそう工程を簡略にして製造することができる。
【００５８】
第１実施形態の変形例に係る半導体素子基板１Ａは、第１実施形態の接合工程Ｓ２と同様に、互いに接合電極７が左右対称に配置された２枚で接合して接合型半導体素子１０とすることができる。この接合型半導体素子１０は、空隙８０が絶縁体６０の高さ（厚さ）全体に形成された構造となる。また、半導体素子基板１Ａは、平面視で、互いに接合電極７が左右対称に配置されていれば、第１実施形態に係る半導体素子基板１と接合することもできる。
【００５９】
以上のように、本発明の第１実施形態およびその変形例に係る接合型半導体素子によれば、Ｃｕ電極を接合部に備え、工程数等を増やすことなく、接合強度を十分に確保しつつ、接合の位置ずれに起因する信頼性低下等の不良を低減することができる。さらに、電極にバリア膜を被覆していないので、接合前において、接触する異種金属（ＣｕとＴａ，Ｔｉ）が共に露出していることによる局所電池効果で生じるガルバニック腐食の虞がなく、保管における環境や期間等の管理が容易である。
【００６０】
〔第２実施形態〕
第１実施形態に係る接合型半導体素子を構成する半導体素子基板は、最表面を被覆するＳｉＯ2膜を等方性エッチングで加工していることにより、表面の凹みによる電極周りの間隙がＳｉＯ2膜の厚さに依拠し、間隙を広がり過ぎないように抑えるためにはＳｉＯ2膜の厚さを小さくすることになる。しかし、表面の平滑化処理等の製造上の観点からＳｉＯ2膜の薄膜化には限界があるため、ＳｉＯ2膜の厚さによらずに凹みの間隙を所望の大きさとすることが好ましい。以下、第２実施形態に係る接合型半導体素子およびこれを構成する半導体素子基板について説明する。第１実施形態と同じ要素については同じ符号を付し、説明を省略する。
【００６１】
本発明の第２実施形態に係る接合型半導体素子１０Ｂは、図９に示す接合面近傍以外は、図２に示す第１実施形態に係る接合型半導体素子１０と同様の構造である。すなわち、本発明の第２実施形態に係る接合型半導体素子１０Ｂを構成する半導体素子基板（本発明の第２実施形態に係る半導体素子基板）１Ｂは、図１０に示す表面近傍以外は、図２および図３に示す半導体素子基板１と同様の構造である。接合型半導体素子１０Ｂは、絶縁体６０の高さ（厚さ）方向における一部の接合面を含む領域に空隙８０Ｂを有し、空隙８０Ｂのそれぞれを上下に貫通するように柱状電極７０Ｂが設けられる。したがって、接合型半導体素子１０Ｂは、柱状電極７０Ｂが空隙８０Ｂの上下にそれぞれ突き出して長く（高く）形成された構造となる。
【００６２】
本発明の第２実施形態に係る半導体素子基板１Ｂは、表層に半導体素子構造２を形成されたＳｉ基板２０（図３参照）と、半導体素子構造２に接続する配線３Ｂと、Ｓｉ基板２０上を被覆して配線３Ｂ間を絶縁する絶縁層４と、絶縁層４上に積層された拡散防止絶縁膜５と、拡散防止絶縁膜５に積層されて最表面に形成される絶縁層６１と、一部の配線３Ｂの上面に接続して表面に露出する柱状の接合電極７Ｂと、を備える。半導体素子基板１Ｂはさらに、上から見て接合電極７Ｂを囲む環状の凹み（ポケット）８Ｂが形成されるように、表面に広がって開口した穴が絶縁層６１に形成され、それぞれの穴の底面の中央から柱状の接合電極７Ｂが垂直に突設されている。以下、本実施形態に係る半導体素子基板を構成する各要素について、第１実施形態と異なるものについて詳細に説明する。
【００６３】
（配線）
配線３Ｂは、第１実施形態に係る半導体素子基板１の配線３と同じ構造で、絶縁層４から上面が露出して形成されるパッド部３ｐ等が、コア部３２とバリア膜３１とを備える。ただし、配線３Ｂのパッド部３ｐは、平面視形状が接合電極７Ｂよりも必ずしも大きくなくてよく、配線３Ｂ−接合電極７Ｂ間で必要な導通が得られればよく、本実施形態では接合電極７Ｂよりも少し小さい。
【００６４】
（接合電極）
接合電極７Ｂは、第１実施形態に係る半導体素子基板１の接合電極７と同様、半導体素子基板１Ｂの表面に露出する柱状の電極で、別の半導体素子基板１Ｂ（１，１Ａ）の接合電極７Ｂ（７）と接合するために設けられる。接合電極７Ｂは、Ｃｕからなるプラグ７２と、その下（配線３Ｂと接続する側）のバリア膜７１とを備える２層構造である。本実施形態において、バリア膜７１は、その上のプラグ７２を絶縁層６１に接触させないように穴を形成された高さ位置まで持ち上げるために設けられる。したがって、バリア膜７１は、絶縁層６１を構成するＳｉＯ2に拡散し難い金属電極材料で形成される。バリア膜７１はさらに、プラグ７２との界面近傍で接触している絶縁層６１や接合電極７Ｂの下の絶縁層４へ、プラグ７２からＣｕを拡散させないために、配線３Ｂのバリア膜３１と同様、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，ＴｉＷ等を適用する。また、バリア膜７１は、これらの金属膜を２種類以上積層した多層膜としてもよく、プラグ７２の側（上）にＲｕ膜を積層した、例えばＲｕ／Ｔｉの２層膜としてもよい。バリア膜７１は、Ｃｕの拡散防止効果を十分に発現するために、材料にもよるが、厚さＨBRRが少なくとも数〜十数ｎｍ程度あればよい。ただし本実施形態に係る半導体素子基板１Ｂでは、表面の凹み８Ｂの深さＤに基づいて、バリア膜７１の厚さ（高さ）ＨBRRが設計され、ＨBRR＞Ｈ−Ｄ（Ｈ：拡散防止絶縁膜５と絶縁層６１の合計の厚さ）とする。
【００６５】
（絶縁層）
拡散防止絶縁膜５は、第１実施形態にて説明した通りの構造であるが、本実施形態においては特に、Ｃｕの拡散を防止することのできる程度に膜厚がより小さい（薄い）ことが好ましい。
【００６６】
絶縁層６１は、第１実施形態と同様に、接合電極７Ｂを貫通させ、かつ、半導体素子基板１Ｂの表面に接合電極７Ｂを囲む凹み８Ｂを形成する孔が形成されている。詳しくは、絶縁層６１には、表面から深さＤまでの領域において、上方へ広がって開口するように、断面視で接合電極７Ｂの側面に１／４円弧（楕円弧を含む）を描く形状の穴が形成されている。穴の深さＤは絶縁層６１の厚さよりも小さいため、絶縁層６１にはさらに、この穴の底面の中央から真下へ、接合電極７Ｂと同径Ｗの孔が下面まで穿設されている。したがって、下の径Ｗの孔は、絶縁層６１の下層部分とその下の拡散防止絶縁膜５に連続して形成されている。絶縁層６１は、このような構造により、表面から深さＤよりも上で接合電極７Ｂに非接触であり、深さＤ以下で接合電極７Ｂの側面に接触している。そして、前記したように、接合電極７Ｂが下層に厚さＨBRR（＞Ｈ−Ｄ）のバリア膜７１を設けられているので、絶縁層６１が接触する接合電極７Ｂの部分はバリア膜７１のみであり、プラグ７２には非接触となる。
【００６７】
絶縁層６１は、第１実施形態と同様、穴の表面での開口幅（径）を（Ｗ＋２Ｇ）と表したとき、表面における接合電極７Ｂとの間隙Ｇは、接合における位置ずれの最大値ｓMAX等に基づいて設計される。なお、本実施形態においては、間隙Ｇに対して、穴の深さＤが、Ｄ≒ｘ×Ｇとなる。接合電極７Ｂは、半導体素子基板１Ｂにおいて、半導体素子基板１の接合電極７と同様、側面で支持されていない部分での高さ（厚さ）（ＨPLG−(Ｈ−Ｄ)）についてアスペクト比が高過ぎないことが好ましい。そのため、接合電極７Ｂの径Ｗにも応じて、穴（凹み８Ｂ）の深さＤおよび開口幅（Ｗ＋２Ｇ）を設計することが好ましい。
【００６８】
半導体素子基板１Ｂは、接合電極７Ｂの厚さＨPLG（＝Ｈ＋ΔＨPLG）に対して表面の凹み８Ｂの深さＤが浅いと、バリア膜７１の厚さＨBRRが大きくなる。バリア膜７１に適用される導電性材料は、プラグ７２（Ｃｕ）よりも導電性に劣るため、バリア膜７１が厚いほど接合電極７Ｂの導電性が低下することになる。そこで、間隙Ｇが長過ぎない程度に凹み８Ｂの深さＤを深く設計してバリア膜７１の厚膜化を抑制したり、接合電極７Ｂの径Ｗを広くして抵抗を低減することが好ましい。あるいは、バリア膜７１は、厚さＨBRRが大きい場合、３層構造として、配線３Ｂ（コア部３２）に接触する下層とプラグ７２に接触する上層との各数〜十数ｎｍの厚さの部分に、Ｃｕのバリア性の高い材料を選択し、中間層にはＷ等、Ｃｕ以外の比較的導電性の高い材料を設けてもよい。
【００６９】
（半導体素子基板の製造方法）
本発明の第２実施形態に係る半導体素子基板の製造方法について、図１１、図１２および図１３を参照して説明する。なお、図１２においては、加工前の膜についても加工後の要素と同じ符号を付して表す。本実施形態に係る半導体素子基板１Ｂは、Ｓｉ基板２０上に、半導体素子構造２とこれに接続する配線３Ｂ、および絶縁層４を形成する半導体素子・配線形成工程Ｓ１０と、表面を被覆する絶縁層６１と表面に露出する接合電極７Ｂを形成する接合部形成工程Ｓ２０Ａと、を行う（半導体素子製造工程Ｓ１）。
【００７０】
半導体素子・配線形成工程Ｓ１０は、配線形成工程Ｓ１２で形成する配線３Ｂのパッド部３ｐの形状以外は第１実施形態で説明した通りである。接合部形成工程Ｓ２０Ａは、拡散防止絶縁膜５を構成する絶縁膜を成膜する拡散防止絶縁膜成膜工程Ｓ２１と、絶縁層６１を構成する絶縁膜を成膜する絶縁膜成膜工程Ｓ２２と、絶縁膜の表面を研磨して平滑化する平滑化工程Ｓ２３と、接合電極７が形成される領域を空けたレジストマスクＰＲ１を形成するマスク工程Ｓ３３と、等方性エッチングで絶縁層６１の上層を成形する絶縁膜等方性エッチング工程Ｓ２４Ａと、エッチング（異方性エッチング）で絶縁層６１の残部を成形する絶縁膜エッチング工程Ｓ２５と、エッチングで拡散防止絶縁膜５を成形する拡散防止絶縁膜エッチング工程Ｓ２６と、導電性材料を成膜してバリア膜７１を形成するバリア膜成膜工程Ｓ３１と、Ｃｕを成膜してプラグ７２を形成する電極成膜工程Ｓ３４と、レジストマスクＰＲ１を除去するマスク除去工程（リフトオフ工程）Ｓ３５と、を行う。すなわち、接合部形成工程Ｓ２０Ａは、第１実施形態の接合部形成工程Ｓ２０（図５参照）に対して、絶縁膜等方性エッチング工程Ｓ２４を絶縁膜等方性エッチング工程Ｓ２４Ａと絶縁膜エッチング工程Ｓ２５の２工程に分けて行い、さらに、電極成膜工程Ｓ３４の前にバリア膜成膜工程Ｓ３１を追加する。
【００７１】
（絶縁膜エッチング工程、拡散防止絶縁膜エッチング工程）
接合部形成工程Ｓ２０Ａは、マスク工程Ｓ３３までは第１実施形態の接合部形成工程Ｓ２０と同様である（図６（ａ）〜（ｂ）参照）。本実施形態では、絶縁膜等方性エッチング工程Ｓ２４Ａにおいて、図１２（ａ）に示すように、絶縁層６１を構成するＳｉＯ2膜を等方性エッチングで、絶縁層６１の厚さよりも浅く、深さＤまでエッチングする。等方性エッチングにより、レジストマスクＰＲ１の空いた領域の直下で、表面に広がって径（Ｗ＋２Ｇ）開口した深さＤの穴が形成される。
【００７２】
図１２（ｂ）に示すように、絶縁膜等方性エッチング工程Ｓ２４Ａで形成された穴の底に残ったＳｉＯ2膜を、その下の拡散防止絶縁膜５を構成するＳｉＮ膜をエッチングストッパ膜として、ＲＩＥ等の異方性エッチングで完全に除去して、絶縁層６１に成形する（Ｓ２５）。その後、図１２（ｃ）に示すように、露出したＳｉＮ膜を異方性エッチングで完全に除去して（Ｓ２６）、配線３Ｂおよびその周囲の絶縁層４を露出させる。絶縁膜エッチング工程Ｓ２５は、拡散防止絶縁膜エッチング工程Ｓ２６と同様の異方性エッチングで行うことができ、ＳｉＯ2膜の下の拡散防止絶縁膜５を構成するＳｉＮ膜に対する選択比の高いことが好ましい。また、拡散防止絶縁膜エッチング工程Ｓ２６は、拡散防止絶縁膜５の空いた領域に露出する配線３Ｂと絶縁層４との境界で段差を生じないように、エッチング量を制御する。
【００７３】
（バリア膜成膜工程、電極成膜工程、マスク除去工程）
Ｔａ等のバリア膜７１を構成する導電性材料を成膜して、レジストマスクＰＲ１の空いた領域の直下の径Ｗの孔およびその直上に厚さＨBRRまで埋め込んでバリア膜７１をパッド部３ｐ上に形成する（Ｓ３１）。引き続いて、Ｃｕを成膜して、図１３に示すように、バリア膜７１の直上に堆積させてプラグ７２を形成する（Ｓ３４）。バリア膜成膜工程Ｓ３１は、電極成膜工程Ｓ３４と同様、膜材料の直進性の高い真空蒸着法等を適用し、電極成膜工程Ｓ３４を連続して行うことができる。その後、レジストマスクＰＲ１をその上のＴａ膜、Ｃｕ膜ごと除去して（Ｓ３５）、半導体素子基板１Ｂが得られる。
【００７４】
このように、接合電極７Ｂを下にバリア膜７１を設けた２層構造とすることで、ＳｉＯ2からなる絶縁層６１の上層にのみ所望の深さＤの凹み８Ｂを形成して、接合電極７ＢのＣｕ（プラグ７２）を絶縁層６１に接触させることなく形成することができる。さらに、バリア膜７１により、接合電極７ＢのＣｕが下の絶縁層４にも接触しない。得られた半導体素子基板１Ｂは、第１実施形態の接合工程Ｓ２と同様に、互いに接合電極７Ｂが左右対称に配置された２枚で接合して接合型半導体素子１０Ｂとすることができる。また、半導体素子基板１Ｂは、平面視で、互いに接合電極７が左右対称に配置されていれば、第１実施形態に係る半導体素子基板１，１Ａと接合することができる。
【００７５】
（変形例）
第１実施形態の変形例に係る半導体素子基板１Ａ（図８参照）のように、ＳｉＯ2へ拡散し難い金属材料を最上層に備え、かつ平面視で、接合電極７Ｂよりも大きな形状に形成されたパッド部３ｐを備える配線３Ａであれば、拡散防止絶縁膜５が不要である。すなわち、その製造方法の接合部形成工程Ｓ２０Ａにおいて、拡散防止絶縁膜成膜工程Ｓ２１および拡散防止絶縁膜エッチング工程Ｓ２６を行わない。
【００７６】
２層構造の接合電極７Ｂは、第１実施形態に係る半導体素子基板１，１Ａ（図３、図８参照）に設けられてもよい。バリア膜７１を拡散防止絶縁膜５よりも厚く形成することにより、凹み８の底面における間隙の長さＧBにマージンが十分になくても（ＧB≒０）、Ｃｕ（プラグ７２）が絶縁層６１に接触しない。また、前記したように、バリア膜７１によりＣｕ（プラグ７２）が下の絶縁層４に接触しないので、接合電極７Ｂは、半導体素子基板１，１Ａにおいても、平面視でパッド部３ｐの小さい配線３Ｂを備える場合に設けられる。この場合には、バリア膜７１の厚さを拡散防止絶縁膜５よりも小さくして、バリア膜７１を露出させないことが好ましい（図２２（ｂ）参照）。
【００７７】
以上のように、本発明の第２実施形態およびその変形例に係る接合型半導体素子によれば、第１実施形態と同様に、Ｃｕ電極を接合部に備え、工程数等を増やすことなく、接合強度を十分に確保しつつ、接合の位置ずれに起因する信頼性低下等の不良を低減することができる。
【００７８】
〔第１、第２実施形態の共通の変形例〕
（変形例１）
接合型半導体素子１０，１０Ｂは、柱状電極７０が、少なくとも接合部（接合面を含む部分）においてＡｕで形成されていてもよい。すなわち、半導体素子基板１，１Ａ，１Ｂ（以下、適宜まとめて、半導体素子基板１と表し、その構成要素もまとめて表す）は、接合電極７のプラグ７２が、Ｃｕに代えてＡｕからなる、あるいは原料コストの観点等から、Ｃｕ層の上にＡｕ膜を積層して備える（図示せず）。接合電極７が表面にのみＡｕ膜を備える場合には、電極成膜工程Ｓ３４でＣｕを成膜した後にＡｕを成膜すればよく、真空蒸着法による成膜を継続してＡｕに切り替えればよい。あるいは、無電解めっきにより、接合電極７の絶縁層６１に接触していない部分をＡｕ膜が被覆してもよい。ただし、ＡｕはＣｕを相互拡散により伝播させるので、接合電極７の側面を被覆するＡｕ膜が凹み８の内壁の絶縁層６１に到達しないように構成する。なお、接合される一組の半導体素子基板１１，１２の一方のみの接合電極７が表面にＡｕを備えて、ＡｕとＣｕとが接合されてもよい。
【００７９】
（変形例２）
接合型半導体素子１０は、これを構成する一組の半導体素子基板１１，１２の一方が、接合電極７が絶縁層６１の表面から突出して厚く（ΔＨPLG1＞０）、他方が、接合電極７が絶縁層６１の表面よりも低く（ΔＨPLG2＜０）、それぞれ形成されていてもよい（図示せず）。このとき、ΔＨPLG1≧−ΔＨPLG2となるように、接合電極７，７のそれぞれの厚さＨPLG1，ＨPLG2が設計される。このような半導体素子基板１１，１２を接合してなる接合型半導体素子１０は、絶縁体６０（絶縁層６１，６１）と柱状電極７０（接合電極７，７）とで接合面の高さ位置が異なる。
【００８０】
〔第３実施形態〕
第１、第２実施形態に係る接合型半導体素子を構成する、表面に凹みを形成された半導体素子基板は、接合電極を成膜速度の遅い真空蒸着法で形成するために、厚く設けようとすると生産性が低下する上、接合に好適な表面粗さに形成することが困難になる。以下、第３実施形態に係る接合型半導体素子およびこれを構成する半導体素子基板について説明する。第１、第２実施形態と同じ要素については同じ符号を付し、説明を省略する。
【００８１】
本発明の第３実施形態に係る接合型半導体素子１０Ｃは、図９に示す第２実施形態に係る接合型半導体素子１０Ｂと類似した構造であり、図１４に示す接合面近傍以外は、図２に示す第１実施形態に係る接合型半導体素子１０と同様の構造である。すなわち、本発明の第３実施形態に係る接合型半導体素子１０Ｃを構成する半導体素子基板（本発明の第３実施形態に係る半導体素子基板）１Ｃは、図１５に示す表面近傍以外は、図２および図３に示す半導体素子基板１と同様の構造である。接合型半導体素子１０Ｃは、絶縁体６０の高さ（厚さ）方向における一部の接合面を含む領域に、断面形状が矩形の空隙８０Ｃを有し、柱状電極７０Ｃが空隙８０Ｃの上下にそれぞれ突き出して長く（高く）形成された構造である。
【００８２】
本発明の第３実施形態に係る半導体素子基板１Ｃは、表層に半導体素子構造２を形成されたＳｉ基板２０（図３参照）と、半導体素子構造２に接続する配線３Ｂと、Ｓｉ基板２０上を被覆して配線３Ｂ間を絶縁する絶縁層４と、絶縁層４上に積層された拡散防止絶縁膜５と、拡散防止絶縁膜５に積層されて最表面に形成される絶縁層６１と、一部の配線３Ｂの上面に接続して表面に露出する柱状の接合電極７Ｃと、を備える。半導体素子基板１Ｃはさらに、上から見て接合電極７Ｃを囲む環状の凹み（ポケット）８Ｃが形成されるように、表面に開口して内壁が垂直な穴が絶縁層６１に形成され、それぞれの穴の底面の中央から柱状の接合電極７Ｃが垂直に突設されている。以下、本実施形態に係る半導体素子基板を構成する各要素について、第１、第２実施形態と異なるものについて詳細に説明する。
【００８３】
（配線）
配線３Ｂは、第２実施形態に係る半導体素子基板１Ｂの配線３Ｂと同じ構造である。ただし、本実施形態において、パッド部３ｐの上面は、特に平滑としなくてよい。
【００８４】
（接合電極）
接合電極７Ｃは、第１実施形態に係る半導体素子基板１の接合電極７と同様、半導体素子基板１Ｃの表面に露出する柱状の電極で、別の半導体素子基板１Ｃ等の接合電極７（７Ｂ，７Ｃ）と接合するために設けられる。接合電極７Ｃは、Ｃｕからなるプラグ７２と、上面以外（下面と側面）を被覆するバリア膜７１とを備える。本実施形態において、バリア膜７１は、絶縁層６１および接合電極７Ｃの下の絶縁層４へ、プラグ７２からＣｕを拡散させないために設けられる。バリア膜７１を構成する導電性材料は、第２実施形態にて説明した通りである。接合電極７Ｃにおいて、バリア膜７１は、主に最薄となり易い側面において、Ｃｕの拡散を防止することのできる膜厚に形成され、材料にもよるが、少なくとも数〜十数ｎｍ程度とすることが好ましい。バリア膜７１は一方で、膜厚が厚いと低抵抗のプラグ７２の占める割合が低下し、接合電極７Ｃの導電性が低下するので、不要に厚くないことが好ましい。具体的には、バリア膜７１は、側面における膜厚が接合電極７Ｃの径（または幅）Ｗの０．１４６倍以上になると、面内方向における断面積が１／２を超えるため、それよりも薄いことが好ましい。
【００８５】
（絶縁層）
拡散防止絶縁膜５は、第２実施形態と同様の構造である。絶縁層６１は、第１、第２実施形態と同様に、接合電極７Ｃを貫通させ、かつ、半導体素子基板１Ｃの表面に接合電極７Ｃを囲む凹み８Ｃを形成する孔が形成されている。詳しくは、絶縁層６１には、表面から深さＤまでの領域において、一定の幅（径）（Ｗ＋２Ｇ）の垂直な穴が形成されている。穴の深さＤは、絶縁層６１の厚さ以下であり、ここでは絶縁層６１の厚さよりも小さい。そのため、絶縁層６１には、穴の底面の中央から真下へ、接合電極７Ｃと同径Ｗの孔が下面まで穿設されている。
【００８６】
半導体素子基板１Ｃは、接合電極７Ｃの周囲に絶縁層６１のない凹み８Ｃを表面に形成されていることにより、絶縁層６１が、位置ずれを有して接合される別の半導体素子基板１Ｃの接合電極７Ｃの接合面（上面）に露出したプラグ７２に接触することがない。そのために、凹み８Ｃによる絶縁層６１と接合電極７Ｃとの間隙Ｇが、接合における位置ずれの最大値ｓMAX超（Ｇ＞ｓMAX）であればよく、例えばｓMAX＝０．４Ｗの場合には、マージンを含めてＧ≧０．５Ｗに設定することができる。また、凹み８Ｃの深さＤは、接合される別の半導体素子基板１Ｃの接合電極７Ｃの上面との距離が０超、すなわちＤ＞ΔＨPLGで、さらに十分なマージンを有するように、Ｄ≧ΔＨPLG＋５０ｎｍとすることが好ましい。一方、接合電極７Ｃは、半導体素子基板１Ｃにおいて、半導体素子基板１の接合電極７等と同様、側面で支持されていない部分での高さ（厚さ）（ＨPLG−(Ｈ−Ｄ)）についてアスペクト比が高過ぎないことが好ましい。本実施形態に係る半導体素子基板１Ｃにおいては、後記製造方法により、凹み８Ｃの間隙Ｇと深さＤとを互いに独立した値に設計することができる。
【００８７】
〔半導体素子基板の製造方法〕
本発明の第３実施形態に係る半導体素子基板の製造方法について、図１６、図１７および図１８を参照して説明する。なお、図１７および図１８においては、加工前の膜についても加工後の要素と同じ符号を付して表す。本実施形態に係る半導体素子基板１Ｃは、Ｓｉ基板２０上に、半導体素子構造２とこれに接続する配線３Ｂ、および絶縁層４を形成する半導体素子・配線形成工程Ｓ１０と、絶縁膜を表面に被覆して接合電極７Ｃの形状の孔を形成する絶縁層形成工程Ｓ２０Ｂと、前記孔の内部に接合電極７Ｃを形成する電極形成工程Ｓ３０と、表面に凹み８Ｃを形成する接合部形成工程Ｓ４０と、を行う（半導体素子製造工程Ｓ１）。
【００８８】
半導体素子・配線形成工程Ｓ１０は、第１、第２実施形態で説明した通りである。また、絶縁層形成工程Ｓ２０Ｂから電極形成工程Ｓ３０までは、公知のダマシン法によるＣｕ配線の形成方法である。絶縁層形成工程Ｓ２０Ｂは、拡散防止絶縁膜５を構成する絶縁膜を成膜する拡散防止絶縁膜成膜工程Ｓ２１と、絶縁層６１を構成する絶縁膜を成膜する絶縁膜成膜工程Ｓ２２と、接合電極７Ｃが形成される領域を空けたレジストマスクＰＲ１を形成するマスク工程Ｓ３３と、絶縁層６１をエッチングする絶縁膜エッチング工程Ｓ２５と、拡散防止絶縁膜５をエッチングする拡散防止絶縁膜エッチング工程Ｓ２６と、レジストマスクＰＲ１を除去するマスク除去工程Ｓ３５と、を行う。電極形成工程Ｓ３０は、金属材料を成膜してバリア膜７１を形成するバリア膜成膜工程Ｓ３１Ａと、Ｃｕを成膜してめっきのためのシード層７２ｓを形成するシード層成膜工程Ｓ３２と、Ｃｕをめっきする電極成膜工程Ｓ３４Ａと、表面を研削、研磨して絶縁膜（絶縁層６１）および接合電極７Ｂの上面を平滑化する平滑化工程Ｓ２３Ａと、を行う。接合部形成工程Ｓ４０は、接合電極７Ｂが露出している領域およびその周囲を空けたレジストマスクＰＲ２を形成するマスク工程Ｓ２７と、絶縁層６１を所定の深さまでエッチングする絶縁膜エッチング工程Ｓ２４Ｂと、レジストマスクＰＲ２を除去するマスク除去工程Ｓ２８と、を行う。
【００８９】
（拡散防止絶縁膜成膜工程、絶縁膜成膜工程、マスク工程）
配線３Ｂおよび絶縁層４を形成したＳｉ基板２０上に、第１実施形態と同様に、ＣＶＤ法等で、拡散防止絶縁膜５を構成するＳｉＮ膜を所定の厚さに成膜し（Ｓ２１）、引き続いて、絶縁層６１を構成するＳｉＯ2膜を、前記ＳｉＮ膜との合計で厚さＨ超に成膜する（Ｓ２２）。そして、図１７（ａ）に示すように、ＳｉＯ2膜上に、接合電極７Ｃが形成される径Ｗの領域を空けたレジストマスクＰＲ１を形成する（Ｓ３３）。
【００９０】
（絶縁膜エッチング工程、拡散防止絶縁膜エッチング工程、マスク除去工程）
第２実施形態に係る半導体素子基板の製造方法の接合部形成工程Ｓ２０Ａと同様に、ＳｉＯ2膜を、その下の拡散防止絶縁膜５を構成するＳｉＮ膜をエッチングストッパ膜として異方性エッチングで完全に除去する（Ｓ２５）。本実施形態では、ＳｉＯ2膜（絶縁層６１）の厚さ方向全体を異方性エッチングで加工する。次に、露出したＳｉＮ膜を異方性エッチングで完全に除去して（Ｓ２６）、配線３Ｂおよびその周囲の絶縁層４を露出させる。その後、図１７（ｂ）に示すように、レジストマスクＰＲ１を除去する（Ｓ３５）。これにより、絶縁層６１および拡散防止絶縁膜５に、径Ｗの垂直な孔が形成される。
【００９１】
（バリア膜成膜工程、シード層成膜工程）
Ｔａ等のバリア膜７１を構成する導電性材料を成膜して、絶縁層６１および拡散防止絶縁膜５の孔の内壁等も含めた全面に、バリア膜７１を所定の厚さに成膜する（Ｓ３１Ａ）。引き続いて、シード層７２ｓを構成する金属材料を成膜して、図１７（ｃ）に示すように、バリア膜７１上にシード層７２ｓを積層する。バリア膜成膜工程Ｓ３１Ａは垂直な面上にも成膜し易く、また、シード層成膜工程Ｓ３２はバリア膜７１の表面全体を被覆するように、それぞれスパッタ法等を適用し、連続して行うことができる。シード層７２ｓは、プラグ７２の一部で、Ｃｕのめっきのシード層となるものであり、例えばＣｕで形成される。また、シード層７２ｓの膜厚は、後続の電極成膜工程Ｓ３４Ａで、Ｃｕめっき膜が絶縁層６１および拡散防止絶縁膜５の孔全体に埋め込まれるように、孔の径（接合電極７Ｂの径Ｗ）と深さのアスペクト比等に応じて設計される。
【００９２】
（電極成膜工程、平滑化工程）
図１７（ｄ）に示すように、Ｃｕをめっきにより絶縁層６１および拡散防止絶縁膜５の孔に埋め込む（Ｓ３４Ａ）。めっきは、電解めっきや無電解めっきを適用することができる。その後、ＣＭＰ法により、表面のＣｕ膜、Ｔａ膜を順次研削してその下のＳｉＯ2膜（絶縁層６１）を露出させる。図１８（ａ）に示すように、さらに研磨して、接合電極７Ｃを厚さＨPLGとし、かつ所定の表面粗さに平滑化し、また、絶縁層６１の表面を研磨して、拡散防止絶縁膜５との合計厚さＨとし、かつ所定の表面粗さに平滑化する（Ｓ２３Ａ）。拡散防止絶縁膜５と絶縁層６１の合計の厚さＨと接合電極７Ｃの厚さＨPLGは、ＣＭＰのスラリの成分や研磨パッド等によって個別に制御することができる。
【００９３】
（マスク工程、絶縁膜エッチング工程、マスク除去工程）
図１８（ｂ）に示すように、接合電極７Ｃが露出した領域上に、径（Ｗ＋２Ｇ）の領域を空けたレジストマスクＰＲ２を形成する（Ｓ２７）。図１８（ｃ）に示すように、絶縁膜エッチング工程Ｓ２５と同様に、異方性エッチングでＳｉＯ2膜のみを深さＤまでエッチングして、絶縁層６１を成形する（Ｓ２４Ｂ）。異方性エッチングは、接合電極７Ｃ、特にプラグ７２を構成するＣｕに対する選択比の高い、Ｃｕをまったくエッチングしない方法が好ましい。その後、レジストマスクＰＲ２を除去して（Ｓ２８）、半導体素子基板１Ｃが得られる。
【００９４】
このように、絶縁層６１を２回に分けて加工することにより、バリア膜付きの所望の厚さＨPLGの接合電極７Ｃを備え、所望の間隙Ｇと深さＤの凹み８Ｃが表面に形成された半導体素子基板１Ｃが得られる。なお、レジストマスクＰＲ２は、接合電極７Ｃが露出した領域をさらに覆う、すなわち接合電極７Ｃが露出した領域の周囲のみを覆う環型に空いたパターンでもよい。このようなレジストマスクＰＲ２は、位置合わせ（アライメント）のずれで接合電極７Ｃのすぐ外側を被覆して、表面近傍で接合電極７Ｃの側面にＳｉＯ2膜（絶縁層６１）を残すことのないように、接合電極７Ｃが露出した径Ｗの領域よりも一回り小さな領域を覆うことが好ましい。得られた半導体素子基板１Ｃは、第１実施形態の接合工程Ｓ２と同様に、互いに接合電極７Ｃが左右対称に配置された２枚で接合して接合型半導体素子１０Ｃとすることができる。また、半導体素子基板１Ｃは、平面視で、互いに接合電極７（７Ｂ，７Ｃ）が左右対称に配置されていれば、第１、第２実施形態に係る半導体素子基板１，１Ａ，１Ｂと接合することができる。
【００９５】
（変形例１）
第１実施形態の変形例に係る半導体素子基板１Ａ（図８参照）のように、ＳｉＯ2へ拡散し難い金属材料を最上層に備え、かつ平面視で、接合電極７Ｃよりも大きな形状に形成されたパッド部３ｐを備える配線３Ａであれば、拡散防止絶縁膜５が不要である。すなわち、その製造方法の絶縁層形成工程Ｓ２０Ｂにおいて、拡散防止絶縁膜成膜工程Ｓ２１および拡散防止絶縁膜エッチング工程Ｓ２６を行わない。
【００９６】
（変形例２）
第３実施形態に係る半導体素子基板１Ｃにおいては、レジストマスクＰＲ２のパターン形状次第で、表面の凹み８Ｃを、接合電極７Ｃの寸法と独立した所望の平面視形状に形成することができる。したがって、半導体素子基板１Ｃは、接合面積を確保することのできる程度に、隣り合う２以上の接合電極７Ｃを内包する１つの凹みを形成してもよい。さらに、図１９に示すように、凹みを、配列されている接合電極７Ｃを１列ないし複数列ずつまとめて連結させた溝状の凹み８Ｄに形成し、その両端または一端をウェハまたはチップの端まで延設してもよい。このような溝状の凹み８Ｄを表面に形成された半導体素子基板１Ｄを接合した接合型半導体素子１０Ｃ（図示省略）は、形成された空隙８０Ｃが端面で開口し、閉じた空間にならないので、接合後にこの空隙８０Ｃに不活性ガスや樹脂等を封入すればよく、大気雰囲気で接合することができる。また、半導体素子基板１Ｄは、半導体素子基板１Ｃ、または第１、第２実施形態に係る半導体素子基板１，１Ａ，１Ｂと接合しても、同様に空隙８０Ｃが閉じた空間にならずに端面で開口するので、大気雰囲気で接合することができる。
【００９７】
（変形例３）
第３実施形態においては、絶縁膜エッチング工程Ｓ２４Ｂを等方性エッチングで行って、表面に凹みを形成することもできる。マスク工程Ｓ２７で、図２０に示すように、径（Ｗ＋２Ｇ0）の領域を空けたレジストマスクＰＲ２Ａを形成する（０＜Ｇ0＜Ｇ）。Ｇ0の値は特に規定されないが、レジストマスクＰＲ２Ａのアライメントのずれも含めて、平面視で接合電極７Ｃの周囲が全周にわたって確実に空くように設計する。本変形例に係る半導体素子基板１Ｅは、図１０に示す第２実施形態に係る半導体素子基板１Ｂのように、断面視で接合電極７Ｃの側面に１／４円弧（楕円弧を含む）を描く形状の穴が絶縁層６１に形成されて、表面に広がって開口した凹み８Ａが形成され、深さＤが、Ｄ≒ｘ×(Ｇ−Ｇ0)となる（ｘ：絶縁層６１の等方性エッチングのエッチングファクター）。また、表面における凹み８Ａの間隙Ｇが、接合における位置ずれの最大値ｓMAXに基づいて、√[(Ｇ−Ｇ0)2−(ΔＨPLG／ｘ)2]＞ｓMAXに設計される。なお、半導体素子基板１Ｅは、凹み８Ａの形状以外は、第３実施形態に係る半導体素子基板１Ｃと同様の構造である。等方性エッチングで絶縁層６１を成形することで、使用するレジストマスクＰＲ２ＡがレジストマスクＰＲ１に近い形状になり、レジストマスクＰＲ１を形成するためのレチクル（フォトマスク）を、露光条件等を変えて流用し得る。
【００９８】
以上のように、本発明の第３実施形態およびその変形例に係る接合型半導体素子によれば、所望の厚さおよびアスペクト比で、表面粗さの小さなＣｕ電極を生産性よく形成しつつ、第１、第２実施形態と同様に、接合強度を十分に確保しつつ、接合の位置ずれに起因する信頼性低下等の不良を低減することができる。
【００９９】
〔第４実施形態〕
第１、第２実施形態の共通の変形例として説明したように、本発明に係る接合型半導体素子は、絶縁体と柱状電極とで接合面の高さ位置が異なっていてもよい。このような接合型半導体素子を構成する一組の半導体素子基板の一方は、接合電極を突出させて表面に凹みのない構造とすることもできる。以下、第４実施形態に係る接合型半導体素子およびこれを構成する半導体素子基板について説明する。第１、第２、第３実施形態と同じ要素については同じ符号を付し、説明を省略する。
【０１００】
本発明の第４実施形態に係る接合型半導体素子１０Ｅは、図２１に示す接合面近傍以外は、図２に示す第１実施形態に係る接合型半導体素子１０と同様の構造である。接合型半導体素子１０Ｅは、絶縁体６０の高さ（厚さ）方向における一部の接合面を含む領域に空隙８０Ｅを有し、空隙８０Ｅのそれぞれを上下に貫通するように柱状電極７０Ｅが設けられる。詳しくは、空隙８０Ｅは、絶縁体６０の下側の約半分の領域に設けられ、断面形状が、図２に示す第１実施形態に係る接合型半導体素子１０の空隙８０の下半分と同じ形状である。したがって、柱状電極７０Ｅが空隙８０Ｅの上側により長く（高く）突き出されている。接合型半導体素子１０Ｅは、接合面の高さ位置が、図２１に一点鎖線で示すように、絶縁体６０においては空隙８０Ｅの上端であり、柱状電極７０Ｅにおいてはそれよりも下方の空隙８０Ｅの中間位置である。本発明の第４実施形態に係る接合型半導体素子１０Ｅを構成する一組の半導体素子基板（本発明の第４実施形態に係る半導体素子基板）１Ｆ，１Ｇは、図２２（ａ）、（ｂ）に示す、絶縁体６０および柱状電極７０Ｅを構成する表面近傍の構造が互いに異なり、それ以外は、図２および図３に示す半導体素子基板１と同様の構造である。以下、本実施形態に係る接合型半導体素子を構成する各要素について、第１、第２、第３実施形態と異なるものについて詳細に説明する。
【０１０１】
半導体素子基板１Ｆは、表層に半導体素子構造２を形成されたＳｉ基板２０（図３参照）と、半導体素子構造２に接続する配線３Ｂと、Ｓｉ基板２０上を被覆して配線３Ｂ間を絶縁する絶縁層４と、絶縁層４上に積層された拡散防止絶縁膜５と、拡散防止絶縁膜５に積層されて最表面に形成される絶縁層６１と、一部の配線３Ｂの上面に接続して表面に突出して露出する柱状の接合電極７Ｃと、を備える。すなわち、半導体素子基板１Ｆは、図１５に示す第３実施形態に係る半導体素子基板１Ｃに対して、表面に凹み８Ｃがなく、接合電極７Ｃが周囲（絶縁層６１）よりも高く突出した構造である。
【０１０２】
絶縁層６１は、接合電極７Ｃを貫通させる接合電極７Ｃと同径Ｗの孔が形成されている以外は平坦で、表面がハイブリッド接合に好適となるように平滑である。接合電極７Ｃは、第３実施形態にて説明した通り、プラグ７２と、上面以外を被覆するバリア膜７１とを備える。半導体素子基板１Ｆにおいては、接合電極７Ｃは、厚さＨPLG1が拡散防止絶縁膜５と絶縁層６１の合計の厚さＨ1よりも十分に大きく形成される（ΔＨPLG1＝ＨPLG1−Ｈ1＞０）。接合電極７Ｃの突出高さΔＨPLG1は、具体的には２０ｎｍ以上が好ましく、５０ｎｍ以上がより好ましい。本実施形態において、接合電極７Ｃの突出高さΔＨPLG1は、後記するように、接合電極７Ｃがダマシン法で形成される際のＣＭＰによる接合電極７Ｃ（Ｃｕ）と絶縁層６１（ＳｉＯ2）のそれぞれの研磨によって調整される。
【０１０３】
半導体素子基板１Ｇは、表層に半導体素子構造２を形成されたＳｉ基板２０（図３参照）と、半導体素子構造２に接続する配線３Ｂと、Ｓｉ基板２０上を被覆して配線３Ｂ間を絶縁する絶縁層４と、絶縁層４上に積層された拡散防止絶縁膜５と、拡散防止絶縁膜５に積層されて最表面に形成される絶縁層６１と、一部の配線３Ｂの上面に接続して表面に露出する柱状の接合電極７Ｂと、を備え、表面に凹み（ポケット）８が形成されている。すなわち、半導体素子基板１Ｇは、図３に示す第１実施形態に係る半導体素子基板１に対して、接合電極７（プラグ７２）の下にバリア膜７１を設けた接合電極７Ｂとし、絶縁層６１の上面よりも低く形成した構造である。
【０１０４】
絶縁層６１の構造および表面の凹み８の形状は、第１実施形態にて説明した通りであるが、本実施形態においては、絶縁層６１の表面における接合電極７Ｂとの間隙Ｇは、接合における位置ずれの最大値ｓMAX、半導体素子基板１Ｆの接合電極７Ｃの突出高さΔＨPLG1に基づいて、√[Ｇ2−(ΔＨPLG1／ｘ)2]＞ｓMAXに設計される（ｘ：絶縁層６１の等方性エッチングのエッチングファクター）。このマージン（√[Ｇ2−(ΔＨPLG1／ｘ)2]−ｓMAX）は、第１実施形態と同様、２０ｎｍ以上に設計されることが好ましく、５０ｎｍ以上に設計されることがより好ましい。接合電極７Ｂは、その下の絶縁層４へプラグ７２からＣｕを拡散させないために、バリア膜７１を備えた構造である。半導体素子基板１Ｇにおいては、接合電極７Ｂは、厚さＨPLG2が拡散防止絶縁膜５と絶縁層６１の合計の厚さＨ2よりも小さく形成され（ΔＨPLG2＝ＨPLG2−Ｈ2＜０）、その差（接合電極７Ｂのマイナス方向への突出高さ）ΔＨPLG2は、絶対値で半導体素子基板１Ｆの接合電極７Ｃの突出高さΔＨPLG1と一致、または僅かな差で小さく、この差を５〜１０ｎｍの範囲とすることが好ましい（ΔＨPLG1≧−ΔＨPLG2、ΔＨPLG1−(−ΔＨPLG2)＝５〜１０ｎｍ）。さらに、接合電極７Ｂの突出高さΔＨPLG2は、絶対値で２０ｎｍ以上（ΔＨPLG2≦−２０ｎｍ）であることが好ましく、４０ｎｍ以上であることがより好ましい。本実施形態において、接合電極７Ｂの突出高さΔＨPLG2は、後記するように、接合電極７Ｂを構成する電極材料の成膜厚さによって調整される。
【０１０５】
〔接合型半導体素子の製造方法〕
半導体素子基板１Ｆは、図１６、図１７および図１８（ａ）に示す第３実施形態に係る半導体素子基板の製造方法における絶縁層形成工程Ｓ２０Ｂから電極形成工程Ｓ３０までの工程によって、すなわち公知のダマシン法により製造することができる。本実施形態においては、最後の平滑化工程Ｓ２３Ａにおいて、絶縁層６１（ＳｉＯ2膜）を接合電極７Ｃ（プラグ７２（Ｃｕ）、バリア膜７１）よりも深く研磨して、接合電極７Ｃを突出させる。半導体素子基板１Ｇは、図１１、図１２および図１３に示す第２実施形態に係る半導体素子基板の製造方法において、絶縁膜エッチング工程Ｓ２４Ａ，Ｓ２５に代えて図６（ｃ）に示す第１実施形態の絶縁膜等方性エッチング工程Ｓ２４を行って、等方性エッチングのみで絶縁層６１を加工して製造することができる。また、本実施形態においては、電極成膜工程Ｓ３４で、プラグ７２を形成するＣｕの厚さを抑える。そして、得られた半導体素子基板１Ｆ，１Ｇは、第１実施形態の接合工程Ｓ２と同様に接合して接合型半導体素子１０Ｅとすることができる。
【０１０６】
このように、半導体素子基板１Ｆは、表面に突出させた接合電極７Ｃを、第３実施形態のように厚膜化し易いダマシン法で形成することにより、公知のＣｕ配線の形成方法から工程等を増やすことなく製造することができる。反対に、接合電極７Ｂの厚さの小さい半導体素子基板１Ｇは、第１、第２実施形態と同様に、接合電極７Ｂを形成するためのレジストマスクＰＲ１で凹みを形成することができ、また、接合電極７Ｂの厚さが小さいので、成膜速度の遅い真空蒸着法でも生産性が低下せず、接合電極７Ｂを所望の表面粗さに形成し易い。
【０１０７】
（変形例）
半導体素子基板１Ｇは、拡散防止絶縁膜５およびバリア膜７１を備える構造としたが、第１、第２実施形態およびその変形例にて説明したように、それぞれ、配線３（３Ａ，３Ｂ）のパッド部３ｐの平面視形状および材料によっては設けなくてもよい。また、半導体素子基板１Ｇは、半導体素子基板１Ｆのように、第３実施形態に係る半導体素子基板１Ｃと同じ方法で、平滑化工程Ｓ２３Ａにおいて接合電極７Ｃの方をより深く研磨して製造してもよい。さらにこの場合、第３実施形態の変形例（図１９参照）として説明したように、表面の凹みを溝状に形成して、空隙が端面に開口した接合型半導体素子とすることができる。
【０１０８】
バリア膜７１付きの接合電極７Ｃを備える半導体素子基板１Ｆに代えて、図２２（ｃ）に示すように、パッド部３ｐが接合電極７よりも大きい配線３を備え、平滑な絶縁層４Ａとすることで、絶縁層６１を設けずに、Ｃｕ（プラグ７２）のみからなる接合電極７を備える半導体素子基板１Ｈを、接合型半導体素子１０Ｅを構成する一組の一方とすることもできる。このような半導体素子基板１Ｈは、幅（径）Ｗ２（＞Ｗ）のパッド部３ｐのコア部３２が接合面に露出しているため、接合される半導体素子基板１Ｇは、表面の凹みの開口幅（Ｗ＋２Ｇ）の間隙Ｇを、Ｇ’（＝Ｇ−(Ｗ２−Ｗ)／２）に置き換えた√[Ｇ’2−(ΔＨPLG1／ｘ)2]＞ｓMAXから設計される。また、ΔＨPLG1＝ＨPLG1である。
【０１０９】
半導体素子基板１Ｈは、第１実施形態に係る半導体素子基板の製造方法における半導体素子・配線形成工程Ｓ１０の最後に、ＣＭＰ法で絶縁層４Ａおよびパッド部３ｐを接合に好適な平滑な表面に形成して製造することができる。そしてその次に、接合電極７が形成される領域を空けたレジストマスクＰＲ１を形成するマスク工程Ｓ３３を行い、その上からＣｕを成膜する電極成膜工程Ｓ３４を行い、レジストマスクＰＲ１をその上のＣｕ膜ごと除去するマスク除去工程Ｓ３５を行う。電極成膜工程Ｓ３４は、下地であるパッド部３ｐの表面の平滑性が確保される方法であればよい。あるいは、パッド部３ｐのコア部３２をシード層としてめっきで接合電極７（プラグ７２）を形成して、その後、表面（上面）を研磨してもよい。半導体素子基板１Ｈは、半導体素子基板１Ｆのように、ＣＭＰ法で接合電極７（７Ｃ）を突出させないので、接合電極７の突出高さΔＨPLG1（＝ＨPLG1）を高く形成することが容易である。
【０１１０】
以上のように、本発明の第４実施形態およびその変形例に係る接合型半導体素子によれば、構成する一組の半導体素子の一方のみに凹みを形成することにより、第１、第２実施形態と同様に、接合強度を十分に確保しつつ、接合の位置ずれに起因する信頼性低下等の不良を低減することができる。
【０１１１】
〔第５実施形態〕
第１〜第４実施形態に係る接合型半導体素子は、いずれもＳｉ基板の表側同士を対面させたＦａｃｅ−ｔｏ−Ｆａｃｅ接合であるが、Ｆａｃｅ−ｔｏ−Ｂａｃｋ接合に適用することもできる。以下、第５実施形態に係る接合型半導体素子およびこれを構成する半導体素子基板について説明する。第１〜第４実施形態と同じ要素については同じ符号を付し、説明を省略する。
【０１１２】
本発明の第５実施形態に係る接合型半導体素子１０Ｆは、図２３に示すように、それぞれが表層に半導体素子構造２を形成されたＳｉ基板２０を備える３枚の半導体素子基板１１，１３，１２を下から順に積層して備える。半導体素子基板１２と半導体素子基板１３は、図２に示す接合型半導体素子１０と同様に、それぞれのＳｉ基板２０の半導体素子構造２を形成した側同士が対面するように、表面（上面）同士で接合する（Ｆａｃｅ−ｔｏ−Ｆａｃｅ接合）。一方、半導体素子基板１１と半導体素子基板１３は、半導体素子基板１１の表面と半導体素子基板１３の裏面とが接合する（Ｆａｃｅ−ｔｏ−Ｂａｃｋ接合）。最上層、最下層の半導体素子基板１２，１１の構造は、第１実施形態に係る半導体素子基板１と同様である。以下、半導体素子基板１３（１Ｉ）について説明する。第１〜第４実施形態と同じ要素については同じ符号を付し、説明を省略する。
【０１１３】
本発明の第５実施形態に係る半導体素子基板１Ｉは、図２４に示す、裏面側（図中、上向き）の接合面近傍以外は図２および図３に示す半導体素子基板１と同様の構造である。すなわち、半導体素子基板１Ｉは、半導体素子基板１にさらに、貫通電極７Ｆと、裏面側絶縁層６２と、貫通孔側壁絶縁層６３と、を備える。半導体素子基板１Ｉはさらに、裏面に開口して貫通電極７Ｆを囲む内壁が垂直な凹み（ポケット）８Ｆが形成されるように、裏面側絶縁層６２および貫通孔側壁絶縁層６３に穴が形成され、それぞれの穴の底面の中央から柱状の貫通電極７Ｆが垂直に突設されている。凹み８Ｆは、図１５に示す第３実施形態に係る半導体素子基板１Ｃの凹み８Ｃと同様の形状である。また、半導体素子基板１Ｉにおいては、Ｓｉ基板２０が裏面から研削されて薄型化されている。
【０１１４】
（貫通電極）
貫通電極７Ｆは、積層型半導体素子に適用されるＳｉ貫通ビア（ＴＳＶ：through-silicon via）であり、裏面からＳｉ基板２０を貫通して配線３に接続する。貫通電極７Ｆは、第３実施形態に係る半導体素子基板１Ｃの接合電極７Ｃと同様、Ｃｕからなるプラグ７２と、側面、さらに上面（配線３側）を被覆するバリア膜７１とを備える。
【０１１５】
（貫通孔側壁絶縁層）
貫通孔側壁絶縁層６３は、貫通電極７ＦとＳｉ基板２０のＳｉ部分とを絶縁するために、貫通電極７Ｆの側面を被覆するように設けられる。貫通孔側壁絶縁層６３は、後記の裏面側絶縁層６２と同時にエッチング可能な絶縁材料を適用し、同じ絶縁材料を適用することが好ましい。
【０１１６】
（裏面側絶縁層）
裏面側絶縁層６２は、絶縁層６１と同様に、ハイブリッド接合に好適となるように表面が平滑であり、そのために、ＳｉＯ2，ＳｉＯＣ等のＳｉ酸化物またはこれを基とするＳｉ化合物で形成される。また、裏面側絶縁層６２は、半導体素子基板１Ｉの裏面に凹み８Ｆが形成されるように、第３実施形態に係る半導体素子基板１Ｃの絶縁層６１と同様の形状の穴が形成されている。
【０１１７】
〔半導体素子基板の製造方法〕
本発明の第５実施形態に係る半導体素子基板の製造方法について、図２５、図２６および図２７を参照して説明する。なお、図２６および図２７においては、加工前の膜についても加工後の要素と同じ符号を付して表す。本実施形態に係る半導体素子基板１Ｉ（１３）は、第１実施形態に係る半導体素子基板１を製造した（半導体素子製造工程Ｓ１）後、あるいはさらに表側を半導体素子基板１（１１）と接合した（接合工程Ｓ２）後に、半導体素子基板１の裏面を研削してＳｉ基板２０を薄型化するバックグラインディング工程Ｓ５１と、絶縁膜を裏面に被覆して貫通電極７Ｆの形状の孔を形成する裏面側絶縁層形成工程Ｓ６０と、前記孔の内部に貫通電極７Ｆを形成する電極形成工程Ｓ３０Ａと、裏面に凹み８Ｆを形成する接合部形成工程Ｓ４０Ａと、を行って製造される。
【０１１８】
裏面側絶縁層形成工程Ｓ６０は、裏面側絶縁層６２を構成する絶縁膜を成膜する絶縁膜成膜工程Ｓ６１と、貫通電極７Ｆが形成される領域とその周囲を空けたレジストマスクＰＲ３を形成するマスク工程Ｓ６２と、裏面側絶縁層６２をエッチングする絶縁膜エッチング工程Ｓ６３と、Ｓｉ基板２０をエッチングする基板エッチング工程Ｓ６４と、絶縁層４をエッチングして配線３を露出させる絶縁層エッチング工程Ｓ６５と、レジストマスクＰＲ３を除去するマスク除去工程Ｓ６６と、貫通孔側壁絶縁層６３を構成する絶縁膜を成膜する絶縁膜成膜工程Ｓ６７と、貫通孔側壁絶縁層６３をエッチングして配線３を再び露出させる絶縁膜異方性エッチング工程Ｓ６８と、を行う。電極形成工程Ｓ３０Ａは接合電極７Ｃを形成する第３実施形態の電極形成工程Ｓ３０（図１６参照）とほぼ同様であり、金属材料を成膜してバリア膜７１を形成するバリア膜成膜工程Ｓ３１Ａと、Ｃｕを成膜してめっきのためのシード層７２ｓを形成するシード層成膜工程Ｓ３２と、Ｃｕをめっきする電極成膜工程Ｓ３４Ａと、裏面を研削、研磨して絶縁膜（裏面側絶縁層６２）および貫通電極７Ｆの上面を平滑化する平滑化工程Ｓ６９と、を行う。接合部形成工程Ｓ４０Ａは第３実施形態の接合部形成工程Ｓ４０（図１６参照）とほぼ同様であり、貫通電極７Ｆが露出している領域およびその周囲を空けたレジストマスクを形成するマスク工程Ｓ２７Ａと、裏面側絶縁層６２および貫通孔側壁絶縁層６３を所定の深さまでエッチングする絶縁膜エッチング工程Ｓ２４Ｃと、レジストマスクを除去するマスク除去工程Ｓ２８と、を行う。
【０１１９】
（バックグラインディング工程）
半導体素子基板１の裏面を研削して（バックグラインディング；ＢＧ）、あるいはさらに研磨して（Back Side Polishing；ＢＳＰ）、半導体素子構造２等にダメージのないように、Ｓｉ基板２０を所定の厚さに薄型化する（Ｓ５１）。
【０１２０】
（裏面側絶縁層形成工程）
薄型化したＳｉ基板２０の裏面上に、裏面側絶縁層６２を構成するＳｉＯ2膜を、第３実施形態の絶縁膜成膜工程Ｓ２２と同様に、完成時の厚さよりも厚く成膜する（Ｓ６１）。このＳｉＯ2膜上に、図２６（ａ）に示すように、貫通電極７Ｆが形成される領域とその周囲を空けたレジストマスクＰＲ３を形成する（Ｓ６２）。そして、ＳｉＯ2膜をエッチングし（Ｓ６３）、引き続いてＳｉ基板２０をエッチングし（Ｓ６４）、さらにその上の絶縁層４をエッチングして、裏面側絶縁層６２、Ｓｉ基板２０、および絶縁層４の配線３に到達する孔（貫通孔）を形成する（Ｓ６５）。そして、図２６（ｂ）に示すようにレジストマスクＰＲ３を除去する（Ｓ６６）。次に、図２７（ａ）に示すように、貫通孔の内側も含めた全面に、貫通孔側壁絶縁層６３を構成する絶縁膜を、貫通孔の側壁において所定の厚さに成膜する（Ｓ６７）。異方性エッチングにより、図２７（ｂ）に示すように、貫通孔の底面（配線３上）の絶縁膜を除去して配線３を露出させて、貫通孔側壁絶縁層６３を成形する（Ｓ６８）。
【０１２１】
（電極形成工程、接合部形成工程）
図１７（ｃ）、（ｄ）および図１８（ａ）に示す第３実施形態の電極形成工程Ｓ３０と同様に、バリア膜７１およびプラグ７２を貫通孔に埋め込み（Ｓ３１Ａ，Ｓ３２，Ｓ３４Ａ）、裏面をＣＭＰで研削して裏面側絶縁層６２を露出させ、さらに研磨して、貫通電極７Ｆ、裏面側絶縁層６２をそれぞれ所定の厚さとし、かつ所定の表面粗さに平滑化する（Ｓ６９）。そして、図１８（ｂ）、（ｃ）に示す第３実施形態の接合部形成工程Ｓ４０と同様に、裏面の貫通電極７Ｆが露出した領域上に、貫通電極７Ｆよりも一回り大きな領域を空けたレジストマスクを形成し（Ｓ２７Ａ）、裏面側絶縁層６２および貫通孔側壁絶縁層６３を所望の深さまでエッチングして穴を形成し（Ｓ２４Ｃ）、レジストマスクを除去して（Ｓ２８）、半導体素子基板１Ｉが得られる。
【０１２２】
裏面側絶縁層形成工程Ｓ６０において、マスク除去工程Ｓ６６は、絶縁膜エッチング工程Ｓ６３の後、基板エッチング工程Ｓ６４の前に行うこともでき、裏面側絶縁層６２をマスクとしてＳｉ基板２０をエッチングする。この場合、裏面側絶縁層６２は絶縁層エッチング工程Ｓ６５で減肉するため、絶縁膜成膜工程Ｓ６１でその分を加算した厚さに成膜する。また、接合部形成工程Ｓ４０Ａにおいて、絶縁膜エッチング工程Ｓ２４Ｃは、第３実施形態の絶縁膜エッチング工程Ｓ２４Ｂと同様に、図２０に示す変形例のように等方性エッチングで行うこともできる。この場合、レジストマスクの形成（Ｓ２７Ａ）にレジストマスクＰＲ３を形成するためのレチクル（フォトマスク）を流用し得る。また、絶縁膜エッチング工程Ｓ２４Ｃにおいて、エッチングレートが裏面側絶縁層６２と貫通孔側壁絶縁層６３で異なっていてもよく、この場合には凹み８Ｆの底面に段差を生じるため、エッチングレートの遅い方が、所定の深さに到達するように設定する。ただし、エッチングレートの速い方が過剰に深いと、貫通電極７Ｆが側面で十分に支持されないため、裏面側絶縁層６２と貫通孔側壁絶縁層６３は、それぞれを構成する絶縁材料のエッチングレートの差が大き過ぎないように選択される。
【０１２３】
このように、Ｓｉ基板２０に貫通電極７Ｆを埋め込まれる貫通孔を開ける前に、裏面上にＳｉＯ2膜を成膜することにより、裏面を被覆する裏面側絶縁層６２が、成膜されるときに貫通電極７ＦからＣｕが拡散されず、かつ、接合面に好適な平滑面に形成することができる。得られた半導体素子基板１Ｉ（１３）は、その裏面を、第１実施形態に係る半導体素子基板１（１１）の表面と接合して、接合型半導体素子１０Ｆとすることができる。接合方法は、第１実施形態の接合工程Ｓ２と同様である。半導体素子基板１Ｉの裏面側絶縁層６２と半導体素子基板１の絶縁層６１とが接合して、一体の絶縁体６０Ａとなり、空隙８０Ｆが内包される。また、半導体素子基板１Ｉの貫通電極７Ｆと半導体素子基板１の接合電極７とが接合して、柱状電極７０Ｆとなる。
【０１２４】
なお、裏面の凹み８Ｆは、第３実施形態に係る半導体素子基板１Ｃの表面の凹み８Ｃと同様、任意の平面視形状とすることができ、図１９に示す変形例に係る半導体素子基板１Ｄの凹み８Ｄのように、端まで延設した溝状としてもよい。また、接合部形成工程Ｓ４０Ａを行わず、図２２（ａ）に示す半導体素子基板１Ｆのように、平滑化工程Ｓ６９において、貫通電極７Ｆを突出させてもよい。また、半導体素子基板１Ｉの表側の接合電極７および凹み８は、第１実施形態に限られず、図８、図１０、図１５、図２０、図２２に示す、第２、第３、第４実施形態としてもよい。
【０１２５】
（変形例）
前記製造方法では、完成した半導体素子基板１に裏面側から加工して貫通電極７Ｆを形成する、バックサイドビアプロセス（ビアラストプロセス）で半導体素子基板１Ｉを製造しているが、半導体素子基板１の製造時の、半導体素子構造２の形成前に、または配線３の形成前に、表側からＳｉ基板２０を加工して貫通電極７Ｆを形成することもできる（ビアファーストプロセス、ビアミドルプロセス）。これらのプロセスでは、貫通電極７Ｆは、形成後に裏面を研削してＳｉ基板２０が薄型化されると共に露出するため、その形成時においては図２９（ａ）に示すように、Ｓｉ基板２０を貫通させない。このような貫通電極７Ｆを形成するために、図２８に示すように、半導体素子・配線形成工程Ｓ１０において、半導体素子形成工程Ｓ１１の後に、裏面側絶縁層形成工程Ｓ６０Ａと前記孔の内部に貫通電極７Ｆを形成する電極形成工程Ｓ３０Ｂを順に行った後、配線形成工程Ｓ１２を行う。詳しくは、半導体素子構造２およびその上を被覆する絶縁層４を形成した（Ｓ１１）後、絶縁層４上にレジストマスクＰＲ３を形成して（Ｓ６２）、絶縁層４をエッチングし（Ｓ６５Ａ）、引き続いてＳｉ基板２０を所定の深さまでエッチングして（Ｓ６４Ａ）、レジストマスクＰＲ３を除去する（Ｓ６６）。そして、貫通孔側壁絶縁層６３Ａを構成するＳｉＯ2膜を全面に成膜した（Ｓ６７Ａ）後、電極形成工程Ｓ３０Ｂを行う。電極形成工程Ｓ３０Ｂは、接合電極７Ｃを形成する第３実施形態の電極形成工程Ｓ３０（図１６参照）とほぼ同様である。その後、配線３や残りの絶縁層４を形成し（配線形成工程Ｓ１２）、接合電極７等を形成する接合部形成工程Ｓ２０を行って、接合電極７と共に貫通電極７Ｆを備えた半導体素子基板１を製造する。
【０１２６】
この半導体素子基板１の裏面を研削、研磨してＳｉ基板２０を薄型化し（Ｓ５１Ａ）、貫通電極７ＦをＳｉ基板２０から裏面側絶縁層６２の厚さよりも高く裏面に突出させる（図２９（ｂ）参照）。このとき、貫通電極７Ｆのプラグ７２を露出させないために、Ｓｉ基板２０を、バックグラインディング等では貫通電極７Ｆの底面のバリア膜７１まで到達させない厚さとし、その後、Ｓｉエッチング等でＳｉ基板２０を選択的にエッチングして、貫通電極７Ｆを、その底面と側面のバリア膜７１を残して突出させる。図２９（ｂ）では、貫通電極７Ｆを被覆する貫通孔側壁絶縁層６３Ａも残した状態で示すが、貫通孔側壁絶縁層６３ＡもＳｉ基板２０の裏面に合わせて除去してもよい。この上から、図２９（ｂ）に示すように、裏面側絶縁層６２を構成するＳｉＯ2膜を成膜する（Ｓ６１）。次に、再びＣＭＰで今度は裏面を平坦、平滑化して、貫通電極７Ｆを裏面に露出させる（Ｓ６９Ｂ）。その後、前記第５実施形態と同様に、接合部形成工程Ｓ４０Ａを行って裏面に凹み８Ｆを形成したり、または、前記平滑化工程Ｓ６９Ｂで貫通電極７Ｆを裏面に突出させる。
【０１２７】
このように、Ｃｕ（プラグ７２）が露出しないように貫通電極７Ｆを突出させてＳｉ基板２０を薄型化して、その上からＳｉＯ2膜を成膜することにより、裏面を被覆する裏面側絶縁層６２が、成膜されるときに貫通電極７ＦからＣｕが拡散されず、かつ、接合面に好適な平滑面に形成することができる。
【０１２８】
以上のように、本発明の第５実施形態に係る接合型半導体素子によれば、裏面側においてもハイブリッド接合することができ、第１実施形態等と同様に、接合強度を十分に確保しつつ、接合の位置ずれに起因する信頼性低下等の不良を低減することができる。
【０１２９】
以上、本発明の積層型半導体素子を実施するための各実施形態について述べてきたが、本発明はこれらの実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【符号の説明】
【０１３０】
１０，１０Ｂ，１０Ｃ，１０Ｅ，１０Ｆ  接合型半導体素子（積層型半導体素子）
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ  半導体素子基板（半導体素子）
１１，１２，１３  半導体素子基板（半導体素子）
２０    Ｓｉ基板
２１，２２  Ｓｉ基板
２      半導体素子構造
３，３Ａ，３Ｂ  配線
３１    バリア膜
３２    コア部
４，４Ａ  絶縁層
５      拡散防止絶縁膜
６０，６０Ａ  絶縁体
６１，６２  絶縁層（絶縁体）
７０，７０Ｂ，７０Ｃ，７０Ｅ，７０Ｆ  柱状電極
７，７Ｂ，７Ｃ  接合電極
７Ｆ    貫通電極
７１    バリア膜
７２    プラグ
８０，８０Ｂ，８０Ｃ，８０Ｅ，８０Ｆ  空隙
８，８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｆ  凹み
Ｓ１    半導体素子製造工程
Ｓ２    接合工程
Ｓ２１  拡散防止絶縁膜成膜工程
Ｓ２２  絶縁膜成膜工程
Ｓ２３，Ｓ２３Ａ  平滑化工程
Ｓ２４，Ｓ２４Ａ  絶縁膜等方性エッチング工程（絶縁膜エッチング工程）
Ｓ２４Ｂ  絶縁膜エッチング工程
Ｓ２５  絶縁膜エッチング工程
Ｓ２６  拡散防止絶縁膜エッチング工程
Ｓ２７  マスク工程
Ｓ２８  マスク除去工程
Ｓ３１  バリア膜成膜工程
Ｓ３２  シード層成膜工程
Ｓ３３  マスク工程
Ｓ３４，Ｓ３４Ａ  電極成膜工程
Ｓ３５  マスク除去工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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