(57)【要約】【課題】より不都合の少ない新規な構成の半導体装置を提供すること。【解決手段】一つの実施形態によれば、半導体装置は、第１チップと、第２チップと、を備える。第１チップは、端部に位置する第１領域に第１電極が設けられた第１表面を有する。第２チップは、端部に位置する第２領域に第２電極が設けられた第２表面を有する。第１チップの第１電極と、第２チップの第２電極と、が互いに露出するように、第１チップの第１表面における第１領域以外の第３領域と、第２チップの第２表面における第２領域以外の第４領域と、の少なくとも一部が対向した状態で接着されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
端部に位置する第１領域に第１電極が設けられた第１表面を有する第１チップと、
端部に位置する第２領域に第２電極が設けられた第２表面を有する第２チップと、
を備え、
前記第１チップの前記第１電極と、前記第２チップの前記第２電極と、が互いに露出するように、前記第１チップの前記第１表面における前記第１領域以外の第３領域と、前記第２チップの前記第２表面における前記第２領域以外の第４領域と、の少なくとも一部が対向した状態で接着されている、
半導体装置。
【請求項２】
前記第３領域には、前記第１電極に電気的に接続された第１導通部が設けられ、
前記第４領域には、前記第２電極に電気的に接続された第２導通部が設けられ、
前記第１導通部と前記第２導通部とが電気的に接続された状態で、前記第３領域と前記第４領域との少なくとも一部が接着されている、
請求項１に記載の半導体装置。
【請求項３】
前記第１導通部と前記第２導通部との位置が合った状態で、前記第３領域と前記第４領域との少なくとも一部が接着されている、
請求項２に記載の半導体装置。
【請求項４】
前記第１導通部および前記第２導通部は、電源線の一部を構成する電源導通部と、データバスの一部を構成するデータ導通部と、を含み、
前記第１導通部の前記電源導通部と前記第２導通部の前記電源導通部との位置が合い、かつ、前記第１導通部の前記データ導通部と前記第２導通部の前記データ導通部との位置が合った状態で、前記第３領域と前記第４領域との少なくとも一部が接着されている、
請求項３に記載の半導体装置。
【請求項５】
互いに接着された前記第１チップおよび前記第２チップのセットを複数備え、
複数の前記セットは、前記第１チップの前記第１表面とは反対側の第３表面と、前記第２チップの前記第２表面とは反対側の第４表面と、が対向するように積層されており、
前記複数のセットの各々の前記第１チップの前記第１電極同士が電気的に接続され、前記複数のセットの各々の前記第２チップの前記第２電極同士が電気的に接続されている、
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
端部に第３電極が設けられた第１実装面を有する第１実装基板と、
端部に第４電極が設けられた第２実装面を有する第２実装基板と、
をさらに備え、
前記第１電極と同じ側に前記第３電極が露出し、かつ、前記第２電極と同じ側に前記第４電極が露出するように、前記第１実装基板の前記第１実装面と、前記第２実装基板の前記第２実装面と、の間に前記複数のセットが挟み込まれており、
前記第１電極と前記第３電極とが電気的に接続され、前記第２電極と前記第４電極とが電気的に接続されている、
請求項５に記載の半導体装置。
【請求項７】
端部に第５電極が設けられた第３実装面を有し、当該第３実装面の裏面において前記第５電極とは反対側の端部に第６電極が設けられた第３実装基板をさらに備え、
前記第１電極および前記第２電極のうちの一方側に前記第５電極が露出するように、前記複数のセットが前記第３実装面上に積層されており、
前記第１電極および前記第２電極のうちの前記一方と前記第５電極とが電気的に接続され、前記第１電極および前記第２電極のうちの他方と前記第６電極とが電気的に接続されている、
請求項５に記載の半導体装置。
【請求項８】
端部に第７電極が設けられた第４実装面と、当該第４実装面とは反対側に位置し、前記第７電極とは反対側の端部に第８電極が設けられた第５実装面と、を有する第４実装基板をさらに備え、
前記第７電極が前記第１電極側に露出し、かつ、前記第８電極が前記第２電極側に露出するように、前記複数のセットの間に前記第４実装基板が挟み込まれており、
前記第１電極と前記第７電極とが電気的に接続され、前記第２電極と前記第８電極とが電気的に接続されている、
請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを積層することで１つの半導体装置を構成する技術が検討されている。このような従来の技術では、より不都合の少ない新規な構成の半導体装置を提供することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７８１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、より不都合の少ない新規な構成の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、半導体装置は、第１チップと、第２チップと、を備える。第１チップは、端部に位置する第１領域に第１電極が設けられた第１表面を有する。第２チップは、端部に位置する第２領域に第２電極が設けられた第２表面を有する。第１チップの第１電極と、第２チップの第２電極と、が互いに露出するように、第１チップの第１表面における第１領域以外の第３領域と、第２チップの第２表面における第２領域以外の第４領域と、の少なくとも一部が対向した状態で接着されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体装置の一例としてのメモリを含んだ半導体記憶装置の構成を示した例示的かつ模式的な図である。
【図２】図２は、実施形態にかかるメモリチップの平面構成を示した例示的かつ模式的な図である。
【図３】図３は、実施形態にかかるメモリチップの断面構成を示した例示的かつ模式的な図である。
【図４】図４は、実施形態にかかるメモリチップのセットを示した例示的かつ模式的な図である。
【図５】図５は、実施形態にかかる半導体装置の第１の構成例を示した例示的かつ模式的な図である。
【図６】図６は、実施形態にかかる半導体装置の第２の構成例を示した例示的かつ模式的な図である。
【図７】図７は、実施形態にかかる半導体装置の第３の構成例を示した例示的かつ模式的な図である。
【図８】図８は、実施形態にかかる半導体装置の第４の構成例を示した例示的かつ模式的な図である。
【図９】図９は、実施形態の変形例にかかる半導体装置の構成例を示した例示的かつ模式的な図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置（および当該半導体装置の製造方法）を詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。
【０００８】
図１は、実施形態にかかる半導体装置の一例としてのメモリ１００を含んだ半導体記憶装置の構成を示した例示的かつ模式的な図である。この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。なお、実施形態の技術は、半導体記憶装置に用いられるメモリ１００以外の一般的な半導体装置にも適用可能である。
【０００９】
図１に示されるように、実施形態にかかる半導体記憶装置には、複数のメモリ１００が設けられるとともに、当該複数のメモリ１００のドライブ制御を行うコントローラ１０１が設けられている。ドライブ制御としては、例えば、データの読み書き、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。コントローラ１０１は、たとえばＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）インターフェースなどを介して、メモリ１００との間で信号の伝送を行うことができる。
【００１０】
複数のメモリ１００は、チャネル１０２を介して互いに並列にコントローラ１０１に接続されている。各メモリ１００は、複数のメモリチップ２００を含んでおり、各メモリチップ２００には、複数のパッド電極２０１が設けられている。複数のパッド電極２０１は、電源供給を受け付けるパッド電極２０１と、制御信号などのデータを受け付けるパッド電極２０１と、に分類可能である。
【００１１】
また、各メモリチップ２００は、ＮＡＮＤフラッシュメモリ２５１と、プログラマブルＲＯＭ２５２と、を含んでいる。ＮＡＮＤフラッシュメモリ２５１には、ユニットセルアレイや、デコーダ、センスアンプ、チャージポンプ回路、ページバッファなどを設けることができる。また、プログラマブルＲＯＭ２５２は、メモリチップ２００の動作に関係する各種のパラメータを記憶することができる。
【００１２】
なお、図１には、ＮＡＮＤフラッシュメモリ２５１を有したメモリチップ２００が例示されているが、実施形態の技術は、ＮＡＮＤフラッシュメモリ２５１以外の、たとえばダイナミックラム（ＤＲＡＭ）や抵抗変化型メモリ（ＲｅＲＡＭ）などを有したメモリチップにも適用可能である。
【００１３】
図２は、実施形態にかかるメモリチップ２００の平面構成を示した例示的かつ模式的な図であり、図３は、実施形態にかかるメモリチップ２００の断面構成を示した例示的かつ模式的な図である。
【００１４】
図２および図３に示されるように、実施形態にかかるメモリチップ２００は、扁平な直方体形状を有する。なお、図２および図３には、方向を示す矢印（Ｘ，Ｙ，Ｚ）が描かれている。Ｘ方向、Ｙ方向、およびＺ方向は、互いに直交している。Ｘ方向およびＹ方向は、メモリチップ２００の表面２１１または裏面２１２に沿った面方向である。また、Ｚ方向は、メモリチップ２００の厚さ方向である。
【００１５】
メモリチップ２００の表面２１１のＸ方向の一方側の端部（図２の紙面で左側の長辺側）に位置する領域Ｒ１には、上述した複数のパッド電極２０１がＹ方向に沿って並んで設けられている。また、メモリチップ２００の表面２１１において領域Ｒ１以外の領域Ｒ２には、複数のバンプ電極２０２がマトリクス状に分散して設けられている。パッド電極２０１とバンプ電極２０２とは、メモリチップ２００の内部に設けられる配線（不図示）を介して電気的に接続される。
【００１６】
ここで、実施形態において、複数のバンプ電極２０２は、電源線の一部を構成する電源導通部として構成されるバンプ電極２０２と、データバスの一部を構成するデータ導通部として構成されるバンプ電極２０２と、に分類可能である。一方、前述したように、複数のパッド電極２０１は、電源供給を受け付けるパッド電極２０１と、制御信号などのデータを受け付けるパッド電極２０１と、に分類可能である。
【００１７】
したがって、実施形態では、電源導通部として構成されるバンプ電極２０２と、電源供給を受け付けるパッド電極２０１と、がメモリチップ２００の内部に設けられる配線（不図示）を介して電気的に接続されるとともに、データ導通部として構成されるバンプ電極２０２と、データを受け付けるパッド電極２０１と、がメモリチップ２００の内部に設けられる配線（不図示）を介して電気的に接続される。
【００１８】
また、詳細は後述するが、実施形態では、一対のメモリチップ２００がセットで使用される。より具体的に、実施形態では、一対のメモリチップ２００のパッド電極２０１が互いに露出し、かつ、一対のメモリチップ２００のバンプ電極２０２の位置が合った状態で両者が電気的に接続されるように、一対のメモリチップ２００の表面２１１の領域Ｒ２同士が対向した状態で接着（圧着）される。
【００１９】
したがって、実施形態では、一対のメモリチップ２００を上記のように接着した場合の電気的な整合性を確保するため、電源導通部として構成されるバンプ電極２０２は、メモリチップ２００の表面２１１の領域Ｒ２の中心線Ｌに対して線対称に設けられ、データ導通部として構成されるバンプ電極２０２も同様に、中心線Ｌに対して線対称に設けられる。
【００２０】
なお、実施形態では、複数のバンプ電極２０２の配置は、一対のメモリチップ２００を対向させて接着する際に整合がとれる配置であれば、マトリクス状に分散した配置に制限されるものではない。また、実施形態では、バンプ電極２０２の個数は、図２および図３に例示された個数に制限されるものではない。
【００２１】
図４は、実施形態にかかるメモリチップ２００のセット４００を示した例示的かつ模式的な図である。この図４に示されるセット４００は、実施形態にかかる半導体装置の後述する第１〜第４の構成例のいずれにも使用される最も基本的な単位である。
【００２２】
図４に示されるように、実施形態では、互いに対向するように接着された一対のメモリチップ２００によって、１つのセット４００が構成されている。なお、実施形態では、１つのセット４００を構成する一対のメモリチップ２００が同一部品として構成されるが、以下では、説明の便宜上、一方のメモリチップ２００をメモリチップ２００ａ、他方のメモリチップ２００をメモリチップ２００ｂと区別して記載することがある。
【００２３】
実施形態では、メモリチップ２００ａおよび２００ｂのパッド電極２０１が互いに露出するように、メモリチップ２００ａおよび２００ｂの表面２１１におけるパッド電極２０１が設けられた領域Ｒ１以外の領域Ｒ２同士が対向した状態で接着されている。この構成において、メモリチップ２００ａおよび２００ｂのバンプ電極２０２同士の位置は合っており、これにより、メモリチップ２００ａおよび２００ｂのバンプ電極２０２同士は電気的に接続されている。
【００２４】
図４に示される構成によれば、たとえばメモリチップ２００ａにおいてパッド電極２０１から最も離れたバンプ電極２０２の直下の領域Ａに電源（または制御信号）を伝送する際、メモリチップ２００ａのパッド電極２０１を経由するルートＣ１のみならず、メモリチップ２００ｂのパッド電極２０１を経由するルートＣ２も使用することができる。メモリチップ２００ａにおいてパッド電極２０１から最も離れたバンプ電極２０２は、メモリチップ２００ｂにおいてパッド電極２０１から最も近いバンプ電極２０２に対応するので、ルートＣ２は、ルートＣ１よりも短くなる。したがって、図４に示される構成によれば、配線抵抗を低減し、ノイズなどの影響を低減する効果が得られる。
【００２５】
なお、図４には、複数のバンプ電極２０２の全ての位置が合った状態でメモリチップ２００ａおよび２００ｂの領域Ｒ２の全域が接着された構成を例示した。しかしながら、実施形態の技術は、メモリチップ２００ａの少なくとも１つのバンプ電極２０２とメモリチップ２００ｂの少なくとも１つのバンプ電極２０２とが電気的に接続された構成であれば、たとえばメモリチップ２００ａおよび２００ｂの領域Ｒ２の少なくとも一部のみが接着された構成にも適用可能である。
【００２６】
以下、図４に示されるセット４００を複数使用した、実施形態にかかる半導体装置のいくつかの構成例を例示する。
【００２７】
＜第１の構成例＞
図５は、実施形態にかかる半導体装置の第１の構成例を示した例示的かつ模式的な図である。この図５に示される第１の構成例は、Ｚ方向に積層された２つのセット４００が、表面５１１および裏面５１２を有する２枚の実装基板５０１に挟み込まれることによって構成されている。
【００２８】
図５に示される第１の構成例では、２つのセット４００は、それぞれのメモリチップ２００ａのパッド電極２０１が同じ側に露出し、かつ、それぞれのメモリチップ２００ｂのパッド電極２０１が同じ側に露出するように、階段状に積層されている。より具体的に、第１の構成例では、図５の紙面下側のセット４００のメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）と、図５の紙面上側のセット４００のメモリチップ２００ａの下面（図３および図４に図示された裏面２１２）と、が接着されている。
【００２９】
また、図５に示される第１の構成例では、階段状に積層された２つのセット４００が、２枚の実装基板５０１の実装面である表面５１１に挟み込まれている。つまり、図５に示される第１の構成例では、紙面下側のセット４００のメモリチップ２００ａの下面（図３および図４に図示された裏面２１２）が、紙面下側の実装基板５０１の上面（表面５１１）に実装され、紙面上側のセット４００のメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）が、紙面上側の実装基板５０１の下面（表面５１１）に実装されている。
【００３０】
ここで、図５に示される第１の構成例では、実装基板５０１の表面５１１の端部には、パッド電極５１０が設けられており、紙面下側の実装基板５０１の上面（表面５１１）のパッド電極５１０は、メモリチップ２００ａのパッド電極２０１と同じ側に露出し、紙面上側の実装基板５０１の下面（表面５１１）のパッド電極５１０は、メモリチップ２００ｂのパッド電極２０１と同じ側に露出している。
【００３１】
そして、図５に示される第１の構成例では、同じ側に露出したパッド電極５１０および２０１同士が、ボンディングワイヤ５５０によって電気的に接続されている。つまり、図５に示される第１の構成例では、紙面下側の実装基板５０１の上面（表面５１１）のパッド電極５１０と、メモリチップ２００ａのパッド電極２０１と、が電気的に接続され、紙面上側の実装基板５０１の下面（表面５１１）のパッド電極５１０と、メモリチップ２００ｂのパッド電極２０１と、が電気的に接続されている。
【００３２】
図５に示される第１の構成例は、外部接続用の外部端子を有するパッケージ基板（不図示）に実装され、その後樹脂などによって封止されることで、１つの半導体装置（たとえば図１に例示されたメモリ１００）としてパッケージ化される。パッケージ基板（不図示）の表面には、実装基板５０１のパッド電極５０１にボンディングワイヤなどを介して接続される電極が設けられる。
【００３３】
なお、図５に示される第１の構成例では、２つのセット４００が２枚の実装基板５０１の間に挟み込まれているが、実施形態では、１つのセット４００のみが２枚の実装基板５０１の間に挟み込まれてもよいし、３つ以上のセット４００が２枚の実装基板５０１の間で積層されてもよい。
【００３４】
＜第２の構成例＞
図６は、実施形態にかかる半導体装置の第２の構成例を示した例示的かつ模式的な図である。この図６に示される第２の構成例は、Ｚ方向に積層された２つのセット４００が、表面６１１および裏面６１２を有する１枚の実装基板６０１に実装されることによって構成されている。
【００３５】
図６に示される第２の構成例においても、上述した第１の構成例（図５参照）と同様に、２つのセット４００は、それぞれのメモリチップ２００ａのパッド電極２０１が同じ側に露出し、かつ、それぞれのメモリチップ２００ｂのパッド電極２０１が同じ側に露出するように、階段状に積層されている。
【００３６】
しかしながら、図６に示される第２の構成例では、上述した第１の構成例（図５参照）と異なり、階段状に積層された２つのセット４００が、１枚の実装基板６０１の実装面である表面６１１に実装されている。より具体的に、図６に示される第２の構成例では、紙面上側のセット４００のメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）が、実装基板６０１の下面（表面６１１）に実装されている。
【００３７】
ここで、図６に示される第２の構成例では、実装基板６０１の表面６１１においてメモリチップ２００ｂのパッド電極２０１と同じ側の端部に、パッド電極６１０ａが設けられており、当該パッド電極６１０ａは、メモリチップ２００ｂのパッド電極２０１と同じ側に露出している。また、図６に示される第２の構成例では、実装基板６０１の裏面６１２においてパッド電極６１０ａとは反対側の端部、つまり実装基板６０１の裏面６１２においてメモリチップ２００ａと同じ側の端部にも、パッド電極６１０ｂが設けられており、当該パッド電極６１０ｂは、メモリチップ２００ａのパッド電極２０１と同じ側に露出している。
【００３８】
そして、図６に示される第２の構成例では、同じ側に露出したパッド電極６１０ａおよび２０１、つまり実装基板６０１の表面６１１のパッド電極６１０ａとメモリチップ２００ｂのパッド電極２０１とが、ボンディングワイヤ６５０によって電気的に接続され、同じ側に露出したパッド電極６１０ｂおよび２０１、つまり実装基板６０１の裏面６１２のパッド電極６１０ｂとメモリチップ２００ａのパッド電極２０１とが、ボンディングワイヤ６５０によって電気的に接続されている。
【００３９】
図６に示される第２の構成例も、上述した第１の構成例と同様、外部接続用の外部端子を有するパッケージ基板（不図示）の表面に実装され、その後樹脂などで封止されることで、１つの半導体装置（たとえば図１に例示されたメモリ１００）としてパッケージ化される。パッケージ基板（不図示）の表面には、実装基板６０１のパッド電極６１０ａおよび６１０ｂにボンディングワイヤなどを介して接続される電極が設けられる。
【００４０】
なお、図６に示される第２の構成例では、２つのセット４００が１枚の実装基板６０１上に実装されているが、実施形態では、１つのセット４００のみが１枚の実装基板６０１上に実装されてもよいし、３つ以上のセット４００が１枚の実装基板６０１上に実装されてもよい。
【００４１】
＜第３の構成例＞
図７は、実施形態にかかる半導体装置の第３の構成例を示した例示的かつ模式的な図である。この図７に示される第３の構成例は、Ｚ方向に積層された２つのセット４００の間に、表面７１１および裏面７１２を有する１枚の実装基板７０１が挟み込まれることによって構成されている。
【００４２】
図７に示される第３の構成例では、２つのセット４００は、それぞれのメモリチップ２００ａのパッド電極２０１が同じ側に露出し、かつ、それぞれのメモリチップ２００ｂのパッド電極２０１が同じ側に露出するように、実装基板７０１を介して階段状に積層されている。より具体的に、図７に示される第３の構成例では、紙面下側のセット４００のメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）が、実装基板７０１の下面（裏面７１２）に実装され、紙面上側のセット４００のメモリチップ２００ａの下面（図３および図４に図示された裏面２１２）が、実装基板７０１の上面（表面７１１）に実装されている。したがって、第３の構成例では、実装基板７０１の表面７１１および裏面７１２の両方が、実装面となっている。
【００４３】
ここで、図７に示される第３の構成例では、実装基板７０１の表面７１１においてメモリチップ２００ａのパッド電極２０１と同じ側の端部に、パッド電極７１０ａが設けられており、当該パッド電極７１０ａは、メモリチップ２００ａのパッド電極２０１と同じ側に露出している。また、第３の構成例では、実装基板７０１の裏面７１２においてパッド電極７１０ａとは反対側の端部、つまり実装基板７０１の裏面７１２においてメモリチップ２００ｂと同じ側の端部にも、パッド電極７１０ｂが設けられており、当該パッド電極７１０ｂは、メモリチップ２００ｂのパッド電極２０１と同じ側に露出している。
【００４４】
そして、図７に示される第３の構成例では、同じ側に露出したパッド電極７１０ａおよび２０１、つまり実装基板７０１の表面７１１のパッド電極７１０ａとメモリチップ２００ａのパッド電極２０１とが、ボンディングワイヤ７５０によって電気的に接続され、同じ側に露出したパッド電極７１０ｂおよび２０１、つまり実装基板７０１の裏面７１２のパッド電極７１０ｂとメモリチップ２００ｂのパッド電極２０１とが、ボンディングワイヤ７５０によって電気的に接続されている。
【００４５】
図７に示される第３の構成例も、上述した第１および第２の構成例と同様、外部接続用の外部端子を有するパッケージ基板（不図示）の表面に実装され、その後樹脂などで封止されることで、１つの半導体装置（たとえば図１に例示されたメモリ１００）としてパッケージ化される。パッケージ基板（不図示）の表面には、実装基板７０１のパッド電極７１０ａおよび７１０ｂにボンディングワイヤなどを介して接続される電極が設けられる。
【００４６】
なお、図７に示される第３の構成例では、２つのセット４００の間に１枚の実装基板７０１が挟み込まれているが、実施形態では、３つ以上のセット４００の間に１枚の実装基板７０１が挟み込まれてもよい。この場合、実装基板７０１の表面７１１に実装するセット４００の個数と、実装基板７０１の裏面７１２に実装するセット４００の個数と、が同じでなくてもよい。
【００４７】
＜第４の構成例＞
図８は、実施形態にかかる半導体装置の第４の構成例を示した例示的かつ模式的な図である。この図８に示される第４の構成例では、複数（２つ）のセット４００が階段状に積層された上述した第１〜第３の構成例と異なり、複数（４つ）のセット４００が折り返し状（いわゆる「くの字」状）に積層されている。
【００４８】
図８に示される第４の構成例では、上述した第１〜第３の構成例と同様に階段状に積層された２つのセット４００からなる構造体８００が２つ設けられている。２つの構造体８００は、紙面下側の構造体８００のメモリチップ２００ａのパッド電極２０１と、紙面上側の構造体８００のメモリチップ２００ｂのパッド電極２０１と、が対向するように配置される。これにより、紙面下側の構造体８００によって構成される階段状の構造と、紙面上側の構造体８００によって構成する階段状の構造と、の向きが互いに逆になり、４つのセット４００が折り返し状に（「くの字」状に）積層された構造が実現される。
【００４９】
また、図８に示される第４の構成例では、２つの構造体８００の間に、表面８１１および裏面８１２を有する実装基板８０１が挟み込まれている。紙面下側の構造体８００の最上部に位置するメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）は、実装基板８０１の下面（表面８１１）に接着され、紙面上側の構造体８００の最下部に位置するメモリチップ２００ａの下面（図３および図４に図示された裏面２１２）は、実装基板８０１の上面（裏面８１２）に接着されている。
【００５０】
さらに、図８に示される第４の構成例では、実装基板８０１を挟んだ２つの構造体８００が、表面８２１および裏面８２２を有する実装基板８０２と、表面８３１および裏面８３２を有する実装基板８０３と、の間に挟み込まれている。紙面上側の構造体８００の最上部に位置するメモリチップ２００ｂの上面（図３および図４に図示された裏面２１２）は、実装基板８０２の下面（表面８２１）に接着され、紙面下側の構造体８００の最下部に位置するメモリチップ２００ａの下面（図３および図４に図示された裏面２１２）は、実装基板８０３の上面（表面８３１）に接着されている。
【００５１】
なお、図８に示される第４の構成例では、実装基板８０３は、実装基板８０１および８０２よりもＸ方向の幅が大きく構成されている。つまり、実装基板８０３は、その表面８３１に上述した各種の構造が実装された状態で、実装基板８０１および８０２よりもＸ方向に突出した部分を有している。この突出した部分には、後述するパッド電極８３０ａおよび８３０ｂが設けられる。
【００５２】
ここで、図８に示される第４の構成例では、実装基板８０１の表面８１１における、紙面下側の構造体８００のメモリチップ２００ｂのパッド電極２０１と同じ側の端部に、パッド電極８１０ａが設けられている。このパッド電極８１０ａは、紙面下側の構造体８００のメモリチップ２００ｂのパッド電極２０１と同じ側に露出している。そして、パッド電極８１０ａと、紙面下側の構造体８００のメモリチップ２００ｂのパッド電極２０１とは、ボンディングワイヤ８５０によって電気的に接続されている。
【００５３】
また、図８に示される第４の構成例では、実装基板８０１の裏面８１２における、紙面上側の構造体８００のメモリチップ２００ａのパッド電極２０１と同じ側の端部に、パッド電極８１０ｂが設けられている。このパッド電極８１０ｂは、紙面上側の構造体８００のメモリチップ２００ａのパッド電極２０１と同じ側に露出している。ここで、実装基板８０２の裏面８２２におけるパッド電極８１０ｂと同じ側の端部には、パッド電極８２０ａが設けられており、実装基板８０３の表面８３１におけるパッド電極８１０ｂと同じ側の端部には、パッド電極８３０ａが設けられている。そして、実装基板８０１のパッド電極８０１ｂと、紙面上側の構造体８００のメモリチップ２００ａのパッド電極２０１と、実装基板８０２のパッド電極８２０ａと、実装基板８０３のパッド電極８３０ａとは、ボンディングワイヤ８５０によって電気的に接続されている。
【００５４】
また、図８に示される第４の構成例では、実装基板８０２の裏面８２２におけるパッド電極８２０ａとは反対側の端部に、パッド電極８２０ｂが設けられており、実装基板８０３の表面８３１におけるパッド電極８３０ａとは反対側の端部に、パッド電極８３０ｂが設けられている。そして、実装基板８０２のパッド電極８２０ｂと、実装基板８０３のパッド電極８３０ｂとは、ボンディングワイヤ８５０によって電気的に接続されている。
【００５５】
また、図８に示される第４の構成例では、実装基板８０２の表面８２１における、紙面上側の構造体８００のメモリチップ２００ｂのパッド電極２０１と同じ側の端部に、パッド電極８２０ｃが設けられている。このパッド電極８２０ｃは、紙面上側の構造体８００のメモリチップ２００ｂのパッド電極２０１と同じ側に露出している。そして、パッド電極８１０ｃと、紙面上側の構造体８００のメモリチップ２００ｂのパッド電極２０１とは、ボンディングワイヤ８５０によって電気的に接続されている。
【００５６】
さらに、図８に示される第４の構成例では、実装基板８０２の表面における、パッド電極８３０ｂよりも内側で、かつ、紙面下側の構造体８００の最下部に位置するメモリチップ２００ａのパッド電極２０１の近傍の位置に、パッド電極８３０ｃが設けられている。このパッド電極８３０ｃは、紙面下側の構造体８００のメモリチップ２００ａのパッド電極２０１と同じ側に露出している。そして、パッド電極８３０ｃと、紙面下側の構造体８００のメモリチップ２００ａのパッド電極２０１とは、ボンディングワイヤ８５０によって電気的に接続されている。
【００５７】
図８に示される第４の構成例も、上述した第１〜第３の構成例と同様、外部接続用の外部端子を有するパッケージ基板（不図示）の表面に実装され、その後樹脂などで封止されることで、１つの半導体装置（たとえば図１に例示されたメモリ１００）としてパッケージ化される。パッケージ基板（不図示）の表面には、実装基板８０１〜８０３の電極８１０ａ、８１０ｂ、８２０ａ〜８２０ｃ、および８３０ａ〜８３０ｃにボンディングワイヤなどを介して接続される電極が設けられる。
【００５８】
なお、図８に示される第４の構成例では、４つのセット４００が折り返し状に積層されているが、実施形態では、３つ以下あるいは５つ以上のセット４００が折り返し状に積層されてもよい。また、図８に示される第４の構成例では、折り返し部分が１箇所だけ（実装基板８０１が設けられた箇所だけ）であるが、実施形態では、折り返し部分が複数箇所あってもよい。
【００５９】
以上説明したように、実施形態による半導体装置は、端部に位置する領域Ｒ１にパッド電極２０１が設けられた表面２１１をそれぞれ有する一対のメモリチップ２００（２００ａおよび２００ｂ）を有している。そして、メモリチップ２００ａのパッド電極２０１と、メモリチップ２０１ｂのパッド電極２０１と、が互いに露出するように、メモリチップ２００ａの表面２１１における領域Ｒ１以外の領域Ｒ２と、メモリチップ２００ｂの表面２１１における領域Ｒ１以外の領域Ｒ２と、が対向した状態で接着されている。領域Ｒ２には、パッド電極２０１に電気的に接続されたバンプ電極２０２が設けられており、メモリチップ２００ａおよび２００ｂのバンプ電極２０２同士が電気的に接続された状態で、メモリチップ２００ａおよび２００ｂの領域Ｒ２同士が接着されている。これにより、たとえば、配線抵抗を低減し、ノイズなどの影響を低減することができるなど、より不都合の少ない新規な構成の半導体装置を得ることができる。
【００６０】
＜変形例＞
上述した実施形態では、同一部品として構成された一対のメモリチップを互いに対向させた状態で接着する構成が例示されている。しかしながら、実施形態の変形例として、異なる形状および構造の２つのメモリチップを互いに対向させた状態で接着する構成も考えられる。
【００６１】
図９は、実施形態の変形例にかかるメモリチップ９００および２００のセット９５０を示した例示的かつ模式的な図である。図９に示される変形例では、上述した実施形態と同様のメモリチップ２００と、当該メモリチップ２００よりもサイズが小さいメモリチップ９００と、の組み合わせによって、１つのセット９５０が構成されている。
【００６２】
図９に示される変形例において、紙面上側のメモリチップ９００は、表面９１１および裏面９１２を有しており、表面９１１には、外部から電源供給や制御信号などを受け付けるパッド電極９０１と、当該パッド電極９０１にメモリチップ９００の内部に設けられる配線（不図示）を介して接続されるバンプ電極９０２と、が設けられている。
【００６３】
そして、図９に示される変形例では、メモリチップ９００の表面９１１のパッド電極９０１と、メモリチップ２００の表面２１１のパッド電極２０１および当該パッド電極２０１に隣接する３つのバンプ電極２０２と、が露出するように、メモリチップ９００の表面９１１におけるバンプ電極９０２が設けられた領域と、メモリチップ２００の表面２１１においてパッド電極２０１から最も離れた位置にあるバンプ電極２０２が設けられた領域と、が対向した状態で接着されている。
【００６４】
図９に示される変形例では、メモリチップ９００の表面９１１のバンプ電極９０２と、メモリチップ２００の表面２１１においてパッド電極２０１から最も離れた位置にあるバンプ電極２０２と、の位置が合った状態で両者が電気的に接続されている。したがって、電気的な整合性を確保するため、メモリチップ９００の表面９１１のバンプ電極９０２が電源導通部として構成される場合、メモリチップ２００の表面２１１においてパッド電極２０１から最も離れた位置にあるバンプ電極２０２も電源導通部として構成される。同様に、メモリチップ９００の表面９１１のバンプ電極９０２がデータ導通部として構成される場合、メモリチップ２００の表面２１１においてパッド電極２０１から最も離れた位置にあるバンプ電極２０２もデータ導通部として構成される。
【００６５】
図９に示される変形例も、上述した第１〜第４の構成例と同様、１枚あるいは複数枚の実装基板（不図示）に実装されるとともに、外部接続用の外部端子を有するパッケージ基板（不図示）の表面に実装され、その後樹脂などで封止されることで、１つの半導体装置（たとえば図１に例示されたメモリ１００）としてパッケージ化される。実装基板（不図示）には、メモリチップ２００および９００のパッド電極２０１および９０１にボンディングワイヤなどを介して接続される電極が設けられ、パッケージ基板（不図示）の表面には、実装基板の電極にボンディングワイヤなどを介して接続される電極が設けられる。
【００６６】
さらに他の変形例として、図９に示されたメモリチップ９００同士を、パッド電極９０１が互いに露出するように、バンプ電極９０２同士の位置を合わせて互いに対向した状態で接着する構成も考えられる。
【００６７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１００  メモリ（半導体装置）、２００，２００ａ，２００ｂ  メモリチップ（第１チップ、第２チップ）、２０１  パッド電極（第１電極、第２電極）、２０２  バンプ電極（第１導通部、第２導通部）、２１１  表面（第１表面、第２表面）、２１２  裏面（第３表面、第４表面）、４００  セット、５０１  実装基板（第１実装基板、第２実装基板）、５１０  パッド電極（第３電極、第４電極）、５１１  表面（第１実装面、第２実装面）、６０１  実装基板（第３実装基板）、６１０ａ  パッド電極（第５電極）、６１０ｂ  パッド電極（第６電極）、６１１  表面（第３実装面）、６１２  裏面、７０１  実装基板（第４実装基板）、７１０ａ，７１０ｂ  パッド電極（第７電極、第８電極）、７１１  表面（第４実装面、第５実装面）、７１２  裏面（第４実装面、第５実装面）、９００  メモリチップ（第１チップ、第２チップ）、９０１  パッド電極（第１電極、第２電極）、９０２  バンプ電極（第１導通部、第２導通部）、９１１  表面（第１表面、第２表面）、９１２  裏面（第１表面、第２表面）、９５０  セット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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