(57)【要約】【課題】オン抵抗を低減させることができる半導体装置を提供すること。【解決手段】ゲートトレンチ７の底面には、導電層２２が設けられている。この導電層２２とｎ型電流拡散領域３とでゲートトレンチ７の側壁に沿ってショットキー接合２３が形成され、当該ショットキー接合２３でトレンチ型ＳＢＤ４２の１つの単位セルが構成されている。ゲートトレンチ７の内部において導電層２２上に、絶縁層８ａを介して、トレンチゲート型の縦型ＭＯＳＦＥＴ４１の１つの単位セルを構成するゲート電極９が設けられている。すなわち、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルと、トレンチ型ＳＢＤ４２の１つの単位セルと、は１つのゲートトレンチ７の内部に配置され、深さ方向に対向する。【選択図】図１
2019071313.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第２半導体領域と、
前記トレンチの内部に設けられた導電層と、
前記トレンチの内部において、前記導電層上に設けられた絶縁層と、
前記トレンチの側壁に沿って設けられ、かつ前記絶縁層に接して当該絶縁層に連続する絶縁膜と、
前記トレンチの内部において、前記絶縁層および前記絶縁膜の上に設けられたゲート電極と、
前記第２半導体層および前記第１半導体領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
前記導電層と前記絶縁層との界面は、前記第２半導体層と前記第１半導体層との界面よりも前記半導体基板側に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層と前記絶縁層との界面から、前記第２半導体層と前記第１半導体層との界面までの距離は、０．３μｍ以上０．６μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチの深さは、１．１μｍ以上３．２μｍ以下であり、
前記導電層の厚さは、０．１μｍ以上０．６μｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第１半導体層と当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達するように設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備え、
前記ショットキーバリアダイオードは、前記導電層と前記第３半導体領域とのショットキー接合で構成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー半導体装置では、低オン抵抗化が求められている。例えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、半導体チップのおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、セルピッチの短縮により低オン抵抗化が可能である。
【０００３】
従来のトレンチゲート型ＭＯＳＦＥＴについて、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１２は、従来の半導体装置の構造を示す断面図である。図１２に示すトレンチゲート型ＭＯＳＦＥＴは、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させた、炭化珪素からなる半導体基板（以下、炭化珪素基板とする）１１０を用いて作製されている。炭化珪素基板１１０のおもて面からトレンチ（以下、ゲートトレンチとする）１０７の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域１２１，１２２が選択的に設けられている。
【０００４】
第１ｐ+型領域１２１は、ゲートトレンチ１０７の底面を覆う。第２ｐ+型領域１２２は、隣り合うゲートトレンチ１０７間（メサ領域）に、ゲートトレンチ１０７から離して選択的に設けられている。これら第１，２ｐ+型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜にかかる電界が抑制される。このため、耐圧（耐電圧）を維持した状態で、セルピッチを短縮して低オン抵抗化が可能である。１つのゲートトレンチ１０７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域と、で１つの単位セル（素子の構成単位）が構成される。符号１０３，１０５，１０６，１０８，１０９，１１１〜１１３は、それぞれｎ型電流拡散領域、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
【０００５】
従来、部品点数を削減してコストダウンを図るために、外付けのショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）の代用として、トレンチゲート型ＭＯＳＦＥＴの内部に形成される寄生ダイオード（ボディーダイオード）を用いることが知られている。しかしながら、外付けのＳＢＤの代用として、トレンチゲート型ＭＯＳＦＥＴのボディーダイオードを用いる場合、ボディーダイオードの劣化やターンオン損失増加が生じる。この問題を回避するために、トレンチゲート型ＭＯＳＦＥＴを作製した同一の半導体チップに、トレンチ型ＳＢＤを内蔵させることが提案されている。
【０００６】
同一の半導体チップにトレンチ型ＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴについて説明する。図１３は、従来の半導体装置の構造の別の一例を示す断面図である。図１３に示す従来の半導体装置が図１２に示す従来の半導体装置と異なる点は、トレンチゲート型ＭＯＳＦＥＴ１３１の隣り合うゲートトレンチ１０７間に、トレンチ型ＳＢＤ１３２が内蔵されている点である。
【０００７】
トレンチ型ＳＢＤ１３２は、ゲートトレンチ１０７間のトレンチ１４１と、このトレンチ１４１の内部に埋め込まれた導電層１４２と、を備え、トレンチ１４１の側壁に沿って形成される導電層１４２とｎ型電流拡散領域１０３とのショットキー接合１４３で構成される。トレンチ１４１の底面は、第１ｐ+型領域１２１で覆われている。第２ｐ+型領域は設けられていない。
【０００８】
同一の半導体チップにトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴとして、ソースコンタクト用のトレンチの底面でバリアメタルとｐ-型ベース領域とのショットキー接合を形成した装置が提案されている（例えば、下記特許文献１（第００３１〜００３２段落、第１図）参照。）。下記特許文献１では、ソース電極からバリアメタル、ｐ-型ベース領域、ｎ-型チャネル領域、ｎ型ドリフト領域、ｎ+型基板を経由してドレイン電極に至る経路をショットキーバリアダイオードにして、内蔵ダイオードの逆回復特性を改善している。
【０００９】
また、同一の半導体チップにトレンチ型ＳＢＤを内蔵した別のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチよりも深いトレンチにショットキー電極を埋め込んで半導体基板との間にショットキー接合を形成した装置が提案されている（下記特許文献２（第００７０〜００７１段落、第９図）参照。）。下記特許文献２では、ショットキー電極を埋め込んだトレンチの間の半導体部を、ショットキー電極から伸びる空乏層により低い印加電圧でピンチオフする領域に設計し、ピンチオフするときの電界を著しく超えた電界がゲートトレンチ底面に印加されることを防止している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−００９３８７号公報
【特許文献２】特開２０１０−２５９２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したように、トレンチ型ＳＢＤ１３２を内蔵した従来のトレンチゲート型ＭＯＳＦＥＴ１３１（図１３参照）では、隣り合うゲートトレンチ１０７間にトレンチ型ＳＢＤ１３２を配置する。このため、セルピッチ（隣り合うゲートトレンチ１０７間の距離）の短縮が困難であり、低オン抵抗化を図ることができないという問題がある。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。トレンチは、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記第１半導体層の内部に、前記第２半導体層と離して、第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記トレンチの底面を覆う。導電層は、前記トレンチの内部に設けられている。絶縁層は、前記トレンチの内部において、前記導電層上に設けられている。絶縁膜は、前記トレンチの側壁に沿って設けられ、かつ前記絶縁層に接して当該絶縁層に連続する。ゲート電極は、前記トレンチの内部において、前記絶縁層および前記絶縁膜の上に設けられている。第１電極は、前記第２半導体層および前記第１半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。ショットキーバリアダイオードは、前記導電層と前記第１半導体層とのショットキー接合で構成されている。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記絶縁層との界面は、前記第２半導体層と前記第１半導体層との界面よりも前記半導体基板側に位置することを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記絶縁層との界面から、前記第２半導体層と前記第１半導体層との界面までの距離は、０．３μｍ以上０．６μｍ以下であることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの深さは、１．１μｍ以上３．２μｍ以下であり、前記導電層の厚さは、０．１μｍ以上０．６μｍ以下であることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第１半導体層と当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達するように設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備える。前記ショットキーバリアダイオードは、前記導電層と前記第３半導体領域とのショットキー接合で構成されていることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする。
【００１９】
上述した発明によれば、従来構造（図１３参照）のように隣り合うゲートトレンチ間に、トレンチ型ＳＢＤを設ける必要がない。このため、トレンチゲート型のＭＯＳ型半導体装置と同一の半導体チップにトレンチ型ＳＢＤを内蔵しても、セルピッチ（隣り合うゲートトレンチ間の距離）を短縮可能である。
【発明の効果】
【００２０】
本発明にかかる半導体装置によれば、セルピッチの短縮によりオン抵抗を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】実施の形態にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】従来の半導体装置の構造を示す断面図である。
【図１３】従来の半導体装置の構造の別の一例を示す断面図である。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
（実施の形態）
実施の形態にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１には、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示す。また、図１には活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図２〜１１においても同様）。
【００２４】
活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）１０の側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
【００２５】
図１に示す実施の形態にかかる半導体装置は、炭化珪素からなる同一の半導体基板（炭化珪素基板）１０にトレンチ型ＳＢＤ４２を内蔵したトレンチゲート型ＭＯＳＦＥＴ４１である。半導体基板１０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板である。トレンチゲート型ＭＯＳＦＥＴのＭＯＳゲートは、基板おもて面側に設けられたｐ型ベース領域４、ｎ+型ソース領域（第１半導体領域）５、ｐ++型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。
【００２６】
具体的には、ｎ-型炭化珪素層３１のソース側（ソース電極１２ａ側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域（第３半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、ゲートトレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、ゲートトレンチ７の底面よりもドレイン側（ドレイン電極１３側）に深い位置に達する。
【００２７】
ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。すなわち、ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間に、ゲートトレンチ７の内壁、ｎ-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３の内部には、ゲートトレンチ７の底面を覆うように、ｐ+型領域（第２半導体領域）２１が選択的に設けられている。
【００２８】
ｐ+型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。ｐ+型領域２１は、トレンチゲート型ＭＯＳＦＥＴ４１のオフ時に空乏化し、後述する導電層２２の、ゲートトレンチ７の内壁に沿った部分にかかる電界を緩和する機能を有する。ｐ+型領域２１は、ゲートトレンチ７の底面から底面コーナー部にわたって、ゲートトレンチ７の底面および底面コーナー部の全体を覆っていてもよい。ゲートトレンチ７の底面コーナー部とは、ゲートトレンチ７の底面と側壁との境界である。
【００２９】
ｐ+型領域２１のドレイン側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達していてもよいし、ｎ-型ドリフト領域２の内部で終端していてもよい。すなわち、ｐ+型領域２１とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がゲートトレンチ７の底面よりもドレイン側に深く位置していればよく、第１ｐ+型領域２１の深さは種々変更可能である。
【００３０】
ｐ型炭化珪素層３２の内部には、隣り合うゲートトレンチ７間（メサ領域）に、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、例えば、第１ｎ+型領域５ａと、当該第１ｎ+型領域５ａよりも基板おもて面から深い位置に設けられた第２ｎ+型領域５ｂと、で構成されている。第１，２ｎ+型領域５ａ，５ｂは互いに接する。第１ｎ+型領域５ａの不純物濃度は、第２ｎ+型領域５ｂの不純物濃度よりも高くてもよい。第２ｎ+型領域５ｂは設けられていなくてもよい。ｐ++型コンタクト領域６は、第１ｎ+型領域５ａに接する。ｐ++型コンタクト領域６の深さは、例えば、第１ｎ+型領域５ａよりも深い。
【００３１】
ゲートトレンチ７は、半導体基板１０のおもて面（ｐ型炭化珪素層３２の表面）からｎ+型ソース領域５（第１，２ｎ+型領域５ａ，５ｂ）およびｐ型ベース領域４を深さ方向に貫通してｎ型電流拡散領域３に達し、ｐ+型領域２１の内部で終端している。深さ方向とは、半導体基板１０のおもて面から裏面へ向かう方向である。ゲートトレンチ７の深さｄは、例えば１．１μｍ以上３．２μｍ以下程度であってもよい。また、ゲートトレンチ７は、半導体基板１０のおもて面側から見て、例えば、半導体基板１０のおもて面に平行な方向（図１の奥行き方向）に延在するストライプ状のレイアウトに配置されている。
【００３２】
ゲートトレンチ７の内部には、ゲートトレンチ７の最も底面側に、例えば金属層やポリシリコン（ｐｏｌｙ−Ｓｉ）層等の導電層２２が埋め込まれている。導電層２２は、図示省略する部分で半導体基板１０のおもて面に引き出され、後述するソース電極パッド１２ｂに電気的に接続されている。導電層２２と絶縁層８ａとの界面はｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置にあり、導電層２２はゲートトレンチ７の側壁でｎ型電流拡散領域３に接する。この導電層２２とｎ型電流拡散領域３とでゲートトレンチ７の側壁に沿ってショットキー接合２３が形成されている。
【００３３】
すなわち、１つのゲートトレンチ７の側壁に沿って形成されたショットキー接合２３でトレンチ型ＳＢＤ４２の１つの単位セルが構成される。トレンチ型ＳＢＤ４２の各単位セルは、ゲートトレンチ７がストライプ状に延在する方向に延在している。トレンチ型ＳＢＤ４２の単位セルの面積（ショットキー接合２３の表面積）は、ゲートトレンチ７の深さｄおよびゲートトレンチ７がストライプ状に延在する長さ（半導体基板１０のおもて面側から見て、ゲートトレンチ７の長手方向の長さ）で調整可能である。トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の内部に形成される寄生ダイオード（ボディーダイオード）の劣化を防止する機能を有する。
【００３４】
また、ゲートトレンチ７の内部には、導電層２２上に絶縁層８ａが設けられ、この絶縁層８ａ上にトレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルのＭＯＳゲートが埋め込まれている。すなわち、１つのゲートトレンチ７の内部に、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルと、トレンチ型ＳＢＤ４２の１つの単位セルと、が配置され、絶縁層８ａを挟んで深さ方向に対向する。１つのゲートトレンチ７内でＭＯＳＦＥＴの機能とＳＢＤの機能とが実現されている。
【００３５】
トレンチゲート型ＭＯＳＦＥＴのＭＯＳゲートは、ゲート絶縁膜８およびゲート電極９で構成される。ゲート絶縁膜８は、導電層２２上の絶縁層８ａと、ゲートトレンチ７の側壁に沿って設けられ絶縁層８ａに接して当該絶縁層８ａに連続する絶縁膜８ｂと、で構成される。絶縁層８ａの厚さｔ１は、絶縁膜８ｂの厚さｔ２よりも厚い。ゲート電極９は、ゲートトレンチ７の内部においてゲート絶縁膜８（絶縁層８ａおよび絶縁膜８ｂ）上に設けられている。ゲート電極９は、絶縁層８ａおよび絶縁膜８ｂにより導電層２２と電気的に絶縁されている。
【００３６】
また、ゲート電極９は、ゲートトレンチ７の側壁において絶縁膜８ｂを介して第２ｎ+型領域５ｂ（または第１，２ｎ+型領域５ａ，５ｂ）に対向する。ゲート電極９のドレイン側端部は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に達している。層間絶縁膜１１は、ゲートトレンチ７に埋め込まれたゲート電極９を覆う。層間絶縁膜１１は、ゲートトレンチ７の内部において、ゲート電極９上に設けられていてもよい。
【００３７】
ゲート電極９は、図示省略する部分で半導体基板１０のおもて面に引き出され、ゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２ａは、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域５（第１ｎ+型領域５ａ）およびｐ++型コンタクト領域６に接し、これらの領域に電気的に接続されている。
【００３８】
また、ソース電極１２ａは、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。ソース電極１２ａは、ソース電極１２ａおよび層間絶縁膜１１上に設けられたソース電極パッド１２ｂに電気的に接続されている。半導体基板１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極１３が設けられている。
【００３９】
特に限定しないが、例えば実施の形態にかかる半導体装置の各部の寸法は次の値をとる。導電層２２と絶縁層８ａとの界面からゲートトレンチ７の底面までの距離（導電層２２の厚さ）ｘ１は、０．１μｍ以上０．６μｍ以下程度である。ｐ型ベース領域４とｎ型電流拡散領域３との界面から導電層２２と絶縁層８ａとの界面までの距離ｘ２は、０．３μｍ以上０．６μｍ以下程度である。第２ｎ+型領域５ｂのドレイン側端部からｐ型ベース領域４とｎ型電流拡散領域３との界面までの距離ｘ３は、０．１μｍ以上１．０μｍ以下程度である。ゲート電極９のソース側端部から第２ｎ+型領域５ｂのドレイン側端部までの距離ｘ４は、０．３μｍ以上０．５μｍ以下程度である。層間絶縁膜１１のソース側端部からゲート電極９のソース側端部までの距離ｘ５は、０．３μｍ以上０．６μｍ以下程度である。
【００４０】
次に、実施の形態にかかる半導体装置の動作について説明する。トレンチ型ＳＢＤ４２を構成する導電層２２は、ゲートトレンチ７の底面および底面コーナー部においてｐ+型領域２１に覆われている。このため、トレンチゲート型ＭＯＳＦＥＴ４１のオフ時、ｐ+型領域２１とｎ型電流拡散領域３（または、ｎ型電流拡散領域３の深さによってはｎ-型ドリフト領域２）とのｐｎ接合からｐ+型領域２１の内部に空乏層が広がる。これによって、導電層２２の、ゲートトレンチ７の内壁に沿った部分にかかる電界が緩和されるため、リーク電流を低減させることができる。すなわち、ｐ+型領域２１とｎ型電流拡散領域３とのｐｎ接合の深さ位置や、ｐ+型領域２１およびｎ型電流拡散領域３の不純物濃度で耐圧が決定される。
【００４１】
また、トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードの順方向バイアス時、トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の上記寄生ｐｎダイオードよりも低い電圧で、当該寄生ｐｎダイオードよりも早くオンする。このため、トレンチゲート型ＭＯＳＦＥＴ４１のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ+型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）にベース電流が流れず、当該寄生ｎｐｎバイポーラトランジスタは動作しない。したがって、当該寄生ｎｐｎバイポーラトランジスタによる順方向劣化が生じない。かつ、当該寄生ｎｐｎバイポーラトランジスタによるターンオン損失を低減させることができる。
【００４２】
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２〜１１は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、ｎ-型炭化珪素層３１をエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、ｐ+型領域２１を選択的に形成する。
【００４３】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。ｎ型部分領域３ａの深さは種々変更可能である。図２には、ｎ型部分領域３ａの深さをｐ+型領域２１よりも深くし、ｐ+型領域２１のドレイン側（ｎ+型炭化珪素基板１側）全体をｎ型部分領域３ａで覆った場合を示す（図３〜１１においても同様）。ｎ-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域３ａとｐ+型領域２１との形成順序を入れ替えてもよい。
【００４４】
次に、図３に示すように、ｎ-型炭化珪素層３１上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｎ-型炭化珪素層３１の厚さを増やす際に、ｎ型電流拡散領域３と同じ不純物濃度のｎ型炭化珪素層をエピタキシャル成長させてｎ型部分領域３ｂとしてもよい。
【００４５】
次に、図４に示すように、ｎ-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した炭化珪素基板（半導体ウエハ）１０が形成される。次に、図５に示すように、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層３２の表面層に第１，２ｎ+型領域５ａ，５ｂ（ｎ+型ソース領域５）およびｐ++型コンタクト領域６をそれぞれ選択的に形成する。そして、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。
【００４６】
第１ｎ+型領域５ａを形成するためのイオン注入においては、ドーパントとして例えばリン（Ｐ）または砒素（Ａｓ）を用いて、第２ｎ+型領域５ｂよりも高不純物濃度の第１ｎ+型領域５ａを形成する。第２ｎ+型領域５ｂを形成するためのイオン注入においては、ドーパントとして例えば窒素（Ｎ）を用いて、第１ｎ+型領域５ａよりも深い第２ｎ+型領域５ｂを形成する。第１，２ｎ+型領域５ａ，５ｂおよびｐ++型コンタクト領域６の形成順序を種々入れ替え可能である。ｐ型炭化珪素層３２の、第１，２ｎ+型領域５ａ，５ｂおよびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。
【００４７】
次に、図６に示すように、第１，２ｎ+型領域５ａ，５ｂおよびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するゲートトレンチ７を形成する。次に、図７に示すように、例えば堆積法により、ゲートトレンチ７の内部に埋め込むように、半導体基板１０のおもて面に例えば金属層やポリシリコン（ｐｏｌｙ−Ｓｉ）層等の導電層２２を堆積する。次に、図８に示すように、導電層２２をエッチバックして、ゲートトレンチ７の内部の底面側にのみ所定の厚さｔ１１で導電層２２を残す。導電層２２の厚さｔ１１は、上述した導電層２２と絶縁層８ａとの界面からゲートトレンチ７の底面までの距離ｘ１と同じ寸法とする。
【００４８】
次に、図９に示すように、例えば堆積法により、ゲートトレンチ７の内部に埋め込むように、半導体基板１０のおもて面に絶縁層８ａを堆積する。次に、絶縁層８ａをエッチバックして、ゲートトレンチ７の内部にのみ所定の厚さｔ１で絶縁層８ａを残す。次に、図１０に示すように、半導体基板１０のおもて面およびゲートトレンチ７の側壁を熱酸化して、半導体基板１０のおもて面およびゲートトレンチ７の側壁に沿って、かつ絶縁層８ａに接して連続する絶縁膜８ｂを形成する。これにより、ゲートトレンチ７の内部に、絶縁層８ａおよび絶縁膜８ｂからなるゲート絶縁膜８が形成される。
【００４９】
次に、例えば堆積法により、ゲートトレンチ７の内部に埋め込むように、半導体基板１０のおもて面に例えばポリシリコン層を堆積する。次に、このポリシリコン層をエッチバックして、ゲートトレンチ７の内部にのみ、ゲート電極９となるポリシリコン層を残す。次に、図１１に示すように、例えば堆積法により、ゲートトレンチ７の内部に埋め込むように、半導体基板１０のおもて面に層間絶縁膜１１を形成する。次に、層間絶縁膜１１および絶縁膜８ｂをエッチバックして、ゲートトレンチ７の内部にのみ層間絶縁膜１１および絶縁膜８ｂを残す。これにより、隣り合うゲートトレンチ７間に、半導体基板１０のおもて面が露出される。
【００５０】
半導体基板１０のおもて面の、層間絶縁膜１１に覆われていない部分が、ソース電極１２ａとシリコン部（第１ｎ+型領域５ａおよびｐ++型コンタクト領域６）との電気的接触部を形成するためのコンタクトホール１１ａである。次に、一般的な方法により、第１ｎ+型領域５ａおよびｐ++型コンタクト領域６にオーミック接触するソース電極１２ａを形成する。ソース電極１２ａに接するソース電極パッド１２ｂを形成する。半導体基板１０の裏面にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
【００５１】
以上、説明したように、実施の形態によれば、１つのトレンチの内部に、トレンチゲート型ＭＯＳＦＥＴの１つの単位セルと、トレンチ型ＳＢＤの１つの単位セルと、を配置し、１つのゲートトレンチ内でＭＯＳＦＥＴの機能とＳＢＤの機能とを実現する。すなわち、従来構造（図１３参照）のように隣り合うゲートトレンチ間に、トレンチ型ＳＢＤを設ける必要がない。このため、トレンチゲート型ＭＯＳＦＥＴと同一の半導体チップにトレンチ型ＳＢＤを内蔵しても、セルピッチ（隣り合うゲートトレンチ間の距離）を短縮可能である。したがって、セルピッチの短縮によりオン抵抗を低減させることができる。
【００５２】
また、実施の形態によれば、トレンチゲート型ＭＯＳＦＥＴと同一の半導体チップにトレンチ型ＳＢＤを内蔵するため、トレンチゲート型ＭＯＳＦＥＴの内部に形成される寄生ダイオード（ボディーダイオード）の劣化やターンオン損失増加を回避することができる。
【００５３】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、炭化珪素基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００５４】
以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。
【符号の説明】
【００５５】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
３ａ，３ｂ  ｎ型部分領域
４  ｐ型ベース領域
５  ｎ+型ソース領域
５ａ，５ｂ  ｎ+型領域
６  ｐ++型コンタクト領域
７  ゲートトレンチ
８  ゲート絶縁膜
８ａ  絶縁層
８ｂ  絶縁膜
９  ゲート電極
１０  半導体基板（半導体チップ）
１１  層間絶縁膜
１１ａ  コンタクトホール
１２ａ  ソース電極
１２ｂ  ソース電極パッド
１３  ドレイン電極
２１  ｐ+型領域
２２  導電層
２３  ショットキー接合
３１  ｎ-型炭化珪素層
３１ａ  ｎ-型炭化珪素層の厚さを増した部分
３２  ｐ型炭化珪素層
４１  トレンチゲート型ＭＯＳＦＥＴ
４２  トレンチ型ＳＢＤ
ｄ  ゲートトレンチの深さ
ｔ１  絶縁層の厚さ
ｔ２  絶縁膜の厚さ
ｔ１１  導電層の厚さ
ｘ１  導電層と絶縁層との界面からゲートトレンチの底面までの距離
ｘ２  ｐ型ベース領域とｎ型電流拡散領域との界面から導電層と絶縁層との界面までの距離
ｘ３  第２ｎ+型領域のドレイン側端部からｐ型ベース領域とｎ型電流拡散領域との界面までの距離
ｘ４  ゲート電極のソース側端部から第２ｎ+型領域のドレイン側端部までの距離
ｘ５  層間絶縁膜のソース側端部からゲート電極のソース側端部までの距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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