(57)【要約】【課題】制御性能の低下をある程度許容することで、制御器のゲインを小さくする。【解決手段】制御器設計装置１に備えた制御部１０の同定部２０は、制御対象Ｇｐ及び目標システムＧｔを同定し、遅延時間分離部２１は、制御対象Ｇｐから遅延時間を分離して制御対象Ｇｐ＃を求め、目標システムＧｔから遅延時間を分離して目標システムＧｔ＃を求める。システム構成部２２は、制御器Ｈ0、制御対象Ｇｐ＃、目標システムＧｔ＃、減算器及びバランス係数αを用いて、全体システムＨallを構成する。パラメータ決定部２３は、バランス係数αを変化させ、全体システムＨallのＨ∞ノルムを評価関数として、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。遅延時間補償部２４は、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1を求める。【選択図】図７
2019047460.tif 000002
【特許請求の範囲】
【請求項１】
信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の２次音源とを含む制御対象についての逆システムであって、前記所定数の２次音源へ信号を出力する前記逆システムの特性と、前記所定数の制御点へ信号をそれぞれ提示する所定数の仮想音源を含む目標システムの特性とを合わせた制御器を設計する音響信号用の制御器設計装置において、
前記制御器が、第１遅延器、仮制御器及び第２遅延器を備え、
前記制御対象を、前記所定数の２次音源から提示される第１信号と前記所定数の制御点にて観察される第２信号との間の関係について、直達項を持たない状態空間モデルで表し、
前記目標システムを、前記所定数の仮想音源から提示される第３信号と前記所定数の制御点にて観察される第４信号との間の関係について、直達項を持たない状態空間モデルで表した場合に、
前記第１信号、前記第２信号、前記第３信号及び前記第４信号に基づいて、前記制御対象及び前記目標システムを同定する同定部と、
前記第１信号及び前記第２信号に基づいて、前記制御対象から遅延時間を分離し、当該遅延時間を分離した分離制御対象を求めると共に、前記第３信号及び前記第４信号に基づいて、前記目標システムから遅延時間を分離し、当該遅延時間を分離した分離目標システムを求める遅延時間分離部と、
入力信号を前記第３信号とし、出力信号を、前記仮制御器のゲイン、及び前記分離制御対象と前記分離目標システムとの間の出力追従誤差とし、前記ゲインと前記出力追従誤差との間のバランスを定めるパラメータをバランス係数として、前記入力信号を入力する前記仮制御器、前記仮制御器により出力された信号を入力する前記分離制御対象、前記仮制御器により出力された信号に前記バランス係数を乗算し、乗算結果を前記ゲインとして出力する演算器、前記入力信号を入力する前記分離目標システム、及び、前記分離制御対象により出力された信号から前記分離目標システムにより出力された信号を減算し、減算結果を前記出力追従誤差として出力する減算器からなる全体システムを構成するシステム構成部と、
前記システム構成部により構成された前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定するパラメータ決定部と、
前記遅延時間分離部により分離された前記遅延時間に基づいて、前記第３信号を入力する前記第１遅延器の遅延時間を算出すると共に、前記第１信号を出力する前記第２遅延器の遅延時間を算出する遅延時間算出部と、
を備えたことを特徴とする制御器設計装置。
【請求項２】
請求項１に記載の制御器設計装置において、
前記パラメータ決定部は、
前記バランス係数を含む前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを算出し、
前記仮制御器のＨ∞ノルムが所定の第１閾値以下でない場合、前記バランス係数が大きくなるように設定し、前記パラメータを算出し、
前記仮制御器のＨ∞ノルムが前記第１閾値以下であり、かつ前記全体システムのＨ∞ノルムが所定の第２閾値以下でない場合、前記バランス係数が小さくなるように設定し、前記パラメータを算出し、
前記仮制御器のＨ∞ノルムが前記第１閾値以下であり、かつ前記全体システムのＨ∞ノルムが前記第２閾値以下である場合、既に算出した前記パラメータを前記仮制御器のパラメータとして決定する、ことを特徴とする制御器設計装置。
【請求項３】
請求項１または２に記載の制御器設計装置において、
前記パラメータ決定部は、
前記全体システムを、前記仮制御器と、前記分離制御対象、前記演算器、前記分離目標システム及び前記減算器を備えたシステムとから構成されるものとし、前記全体システムを、直達項を持つ状態空間モデルで表し、前記システムを、直達項を持たない状態空間モデルで表した場合に、
前記仮制御器及び前記システムからなる前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定する、ことを特徴とする制御器設計装置。
【請求項４】
請求項１または２に記載の制御器設計装置において、
前記パラメータ決定部は、
前記全体システムを、直達項を持つ状態空間モデルで表した場合に、前記全体システムのＨ∞ノルムを最小化する条件を表す線形行列不等式の制約のもとでの最小化問題に基づいて、前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定する、ことを特徴とする制御器設計装置。
【請求項５】
請求項１から４までのいずれか一項に記載の制御器設計装置において、
さらに、前記所定数の２次音源から提示される信号を２次音源信号として入力し、所定数の仮想音源から提示される信号を仮想音源信号として入力し、前記所定数の制御点にて観察される信号を制御点信号として入力し、前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、所定のカットオフ周波数にて帯域通過フィルタ処理を行う帯域通過フィルタを備え、
前記第１信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記２次音源信号とし、前記第３信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記仮想音源信号とし、前記第２信号及び前記第４信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記制御点信号とする、ことを特徴とする制御器設計装置。
【請求項６】
請求項１から４までのいずれか一項に記載の制御器設計装置において、
さらに、前記所定数の２次音源から提示される信号を２次音源信号として入力し、所定数の仮想音源から提示される信号を仮想音源信号として入力し、前記所定数の制御点にて観察される信号を制御点信号として入力し、前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、所定のカットオフ周波数にて帯域通過フィルタ処理を行う帯域通過フィルタと、
前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、サンプルの間引きを行う間引き部と、を備え、
前記第１信号を、前記間引き部により間引きが行われた前記２次音源信号とし、前記第３信号を、前記間引き部により間引きが行われた前記仮想音源信号とし、前記第２信号及び前記第４信号を、前記間引き部により間引きが行われた前記制御点信号とする、ことを特徴とする制御器設計装置。
【請求項７】
コンピュータを、請求項１から６までのいずれか一項に記載の制御器設計装置として機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音響信号用の制御器を設計する技術に関し、特に、制御対象内の制御点に、スピーカ再生により所望の音響信号を提示するための制御器を設計する制御器設計装置及びプログラムに関する。
【背景技術】
【０００２】
従来、音響システムにおいて、ある制御位置に所望の音響信号を提示する方法が知られている。図２１は、音響システムの例を説明する概略図である。この音響システムは、音場である制御対象Ｇｐの逆システムＨinv、５台のスピーカ１０１−１〜１０１−５及び２台のマイクロホン１０２−１，１０２−２により構成される。
【０００３】
マイクロホン１０２−１，１０２−２の位置が制御位置であり、スピーカ１０１−１〜１０１−５は、２つの制御位置に所望の音響信号を提示するための音響信号を再生する音源である。マイクロホン１０２−１，１０２−２の位置を制御点といい、スピーカ１０１−１〜１０１−５を２次音源という。
【０００４】
制御対象Ｇｐは、制御点に所望の音響信号を提示するための制御が行われる音場であり、２次音源から制御点までの音響伝達関数によってモデル化される。図２１の例では、制御対象Ｇｐの音響伝達関数は、制御点の数（２）×２次音源の数（５）の音響伝達関数行列として表される。制御対象Ｇｐは、２次音源を入力端、制御点を出力端とする状態空間モデルとして表されることもある。
【０００５】
状態空間モデルの一般形は、入力ベクトル（入力信号）をｕ、出力ベクトル（出力信号）をｙとして、以下の式にて表される。
【数１】
2019047460.tif 000003
｛Ａ，Ｂ，Ｃ，Ｄ｝は、それぞれシステムの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）、直達項の係数行列である。
【０００６】
図２２は、前記式（１）で表す状態空間モデルをブロック線図で表した図である。図２２において、Ａ，Ｂ，Ｃ，Ｄで表した各ブロックは、入力信号と係数行列との積演算が行われる乗算器であり、Ｚ-1で表したブロックは、１サンプル分の遅延（サンプルシフト）が行われる遅延器である。
【０００７】
また、このブロック線図には、Ｂで表したブロックの出力信号とＡで表したブロックの出力信号との加算演算が行われる加算器が含まれる。さらに、Ｃで表したブロックの出力信号とＤで表したブロックの出力信号との加算演算が行われる加算器が含まれる。
【０００８】
図２１に戻って、制御点に所望の音響信号を提示するためには、制御対象Ｇｐの逆システムＨinvを適切に設計した上で、逆システムＨinvの入力端に所望の音響信号を入力すればよい。逆システムＨinvは、制御対象Ｇｐと逆の特性を持つシステムである。制御対象Ｇｐ及び逆システムＨinvを音響伝達関数行列及び状態空間モデルで記述する場合、その関係は以下の式にて表される。
【数２】
2019047460.tif 000004
Ｉは単位行列である。
【０００９】
図２３は、仮想音源から制御点に所望の音響信号を提示する音響システムの例を説明する概略図である。この音響システムは、２次音源とは別の位置にある音源であるスピーカ１０３から、所望の音響信号を再生することを模擬するシステムである。この音源を仮想音源という。仮想音源から制御点までの音響伝達関数及び状態空間モデルによってモデル化される音場を目標システムＧｔとする。
【００１０】
図２４は、目標システムＧｔの入力端に音響信号を入力する音響システムの例を説明する概略図である。図２４に示すように、制御対象Ｇｐの逆システムＨinvと目標システムＧｔとを直列に接続し、目標システムＧｔの入力端に音響信号を入力することにより、仮想音源からの音響信号の再生を模擬することができる。
【００１１】
図２５は、制御器Ｈを備えた音響システムの例を説明する概略図である。図２５に示すように、この音響システムは、図２４に示した逆システムＨinvの特性と目標システムＧｔの特性とを合わせた制御器Ｈを備えている。この音響システムでは、制御器Ｈに対し、逆システムＨinv及び目標システムＧｔの両者の処理を行わせることが可能である。
【００１２】
制御器Ｈは、以下の式を満たすように設計される。
【数３】
2019047460.tif 000005
前記式（３）は、以下の式に変換される。これにより、仮想音源からの音響信号の再生が模擬される。
【数４】
2019047460.tif 000006
【００１３】
このような音響システムにおいて、制御点を聴取者の両耳鼓膜位置に定めた再生法をトランスオーラル再生法という。トランスオーラル再生法は、ある音響信号に所定の信号処理を施し、スピーカから音響信号を再生することにより、そのスピーカが置かれていない別の位置から音響信号が再生されているかのように、聴取者に知覚させる技術である。
【００１４】
図２６は、トランスオーラル再生法を実現する音響システムの例を説明する図である。聴取者１０４の両方の耳１０５−１，１０５−２における鼓膜位置が所望の音響信号を提示する制御位置であり、両方の耳１０５−１，１０５−２の位置は制御点である。音響信号を再生するスピーカ１０１−１〜１０１−５の音源は２次音源である。音響伝達関数は、スピーカ１０１−１〜１０１−５から両方の耳１０５−１，１０５−２の鼓膜位置までの伝達関数であり、特に、頭部伝達関数と呼ばれる。
【００１５】
図２６の例では、音場である制御対象Ｇｐは、制御点の数（２）×２次音源の数（５）の頭部伝達関数行列、または５入力２出力の状態空間モデルとして表現される。目標システムＧｔも同様に、頭部伝達関数行列または状態空間モデルとして表現される。
【００１６】
図２４に示した音響システムと同様に、図２６に示す音響システムでは、制御対象Ｇｐの逆システムＨinvを適切に設計した上で、逆システムＨinvと目標システムＧｔとを直列に接続し、目標システムＧｔの入力端に音響信号を入力する。
【００１７】
これにより、仮想音源からの音響信号の再生を模擬することができ、聴取者１０４に対し、仮想音源から音響信号が再生されているかのように、知覚させることができる。
【００１８】
図２７は、制御器Ｈを備えた、トランスオーラル再生法を実現する音響システムの例を説明する概略図である。図２７に示すように、この音響システムは、図２６に示した逆システムＨinvの特性と目標システムＧｔの特性とを合わせた制御器Ｈを備えている。
【００１９】
トランスオーラル再生法においても、図２５に示した音響システムの場合と同様に、制御器Ｈに対し、逆システムＨinv及び目標システムＧｔの両者の処理を行わせることが可能である。
【００２０】
制御器Ｈは、前記式（３）を満たすように設計される。前述のとおり、前記式（３）は前記式（４）に変換されるから、仮想音源からの音響信号の再生を模擬することができる。
【００２１】
従来、制御器Ｈを設計する手法として、制御対象Ｇｐ及び目標システムＧｔを状態空間でモデル化し、前記式（３）を満たす制御器Ｈも同様にモデル化する手法が提案されている（例えば、非特許文献１を参照）。
【００２２】
この手法は、制御器ＨのＨ∞ノルムを評価関数として制御器Ｈのゲインを定量化し、その値が最小となるように、制御器Ｈを設計するものである。詳細については、本件特許出願の共同出願人の一部及び共同発明者の一部によりなされた、本件特許出願時に未公開の特願２０１７−３５５１７号に記載されている。
【００２３】
制御器Ｈのゲインは、制御器Ｈの入力信号及び出力信号の大きさの比であり、前述の音響システムのような系の摂動及び外乱は、このゲインに応じて増幅される。したがって、このゲインを小さくすることができれば、摂動及び外乱の影響を小さく抑えることができる。
【００２４】
音響システムの摂動及び外乱は、例えば、スピーカ１０１−１〜１０１−５の向きまたは位置がずれる状況、マイクロホン１０２−１，１０２−２の向きまたは位置がずれる状況により生じる。また、聴取者１０４が別の者に代わる状況、外部からノイズが混入する状況等によっても生じる。
【先行技術文献】
【非特許文献】
【００２５】
【非特許文献１】松井他、“Design Method for Transaural Reproduction Controller Based on H-Infinity Norm Constraint”、Proceedings of the SICE Annual Conference 2016 Tsukuba Japan ISBN978-4-907764-50-0、公益社団法人計測自動制御学会、September 20-23,2016
【発明の概要】
【発明が解決しようとする課題】
【００２６】
前述のとおり、制御対象Ｇｐ、目標システムＧｔ、及び前記式（３）を満たす制御器Ｈを、前記式（１）に示した状態空間モデルで表すことにより、制御器Ｈを設計することができる。この手法は、前記式（２）〜（４）の関係が成立することを前提としている。
【００２７】
しかしながら、一般的な音響システムにおいては、様々な要因から、前記式（２）〜（４）の関係が成立しなくなることが多い。例えば、スピーカ１０１−１〜１０１−５の向きまたは位置、マイクロホン１０２−１，１０２−２の向きまたは位置が僅かにずれるだけでも、その間の音響伝達関数が変わるからである。
【００２８】
また、図２７において、聴取者１０４が別の者に代わると、頭部及び耳１０５−１，１０５−２の形状が変わるため、頭部伝達関数も変わる。また、音場での反射または残響、２次音源以外の音源から発せられる音（雑音）は外乱となる。
【００２９】
前記式（２）〜（４）に従って厳密に設計された逆システムＨinv及び制御器Ｈは、これらの系の摂動及び外乱が勘案されておらず、変化に対して脆弱である。音響システムの場合、例えば図２１からわかるように、制御点では、２次音源から再生される音響信号の重ね合わせにより、観察される音響信号が合成される。
【００３０】
系の摂動または外乱によって音響伝達関数が変わり、その位相が反転する場合、加算されるはずの音響信号が相殺され、または相殺されるはずの音響信号が加算増幅される等の問題が生じることになる。特に、振幅の大きな音響信号を逆相で相殺している場合、系の摂動または外乱によって位相が反転した結果、大きな振幅同士が加算され、大きな誤差とノイズが発生することになる。
【００３１】
一般に制御器Ｈは、そのゲインが小さいほど、系の摂動及び外乱に対して頑健となる。しかし、前記式（２）〜（４）の関係が成立しなくなる場合があり、前述の非特許文献１の手法では、ゲインを十分に小さくすることができない場合があり得る。
【００３２】
前述の非特許文献１の手法は、前記式（３）が満たされるように、仮想音源からの再生が制御点にて完全に再現されることを条件として、その条件の下でゲインを最小化している。この場合、前記式（３）を条件とすると、ゲインを十分に小さくする解が得られないことがあるという問題があった。
【００３３】
そこで、本発明は前記課題を解決するためになされたものであり、その目的は、制御性能の低下をある程度許容することで、制御器のゲインを小さくすることが可能な制御器設計装置及びプログラムを提供することにある。
【課題を解決するための手段】
【００３４】
前記目的を達成するために、請求項１の制御器設計装置は、信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の２次音源とを含む制御対象についての逆システムであって、前記所定数の２次音源へ信号を出力する前記逆システムの特性と、前記所定数の制御点へ信号をそれぞれ提示する所定数の仮想音源を含む目標システムの特性とを合わせた制御器を設計する音響信号用の制御器設計装置において、前記制御器が、第１遅延器、仮制御器及び第２遅延器を備え、前記制御対象を、前記所定数の２次音源から提示される第１信号と前記所定数の制御点にて観察される第２信号との間の関係について、直達項を持たない状態空間モデルで表し、前記目標システムを、前記所定数の仮想音源から提示される第３信号と前記所定数の制御点にて観察される第４信号との間の関係について、直達項を持たない状態空間モデルで表した場合に、前記第１信号、前記第２信号、前記第３信号及び前記第４信号に基づいて、前記制御対象及び前記目標システムを同定する同定部と、前記第１信号及び前記第２信号に基づいて、前記制御対象から遅延時間を分離し、当該遅延時間を分離した分離制御対象を求めると共に、前記第３信号及び前記第４信号に基づいて、前記目標システムから遅延時間を分離し、当該遅延時間を分離した分離目標システムを求める遅延時間分離部と、入力信号を前記第３信号とし、出力信号を、前記仮制御器のゲイン、及び前記分離制御対象と前記分離目標システムとの間の出力追従誤差とし、前記ゲインと前記出力追従誤差との間のバランスを定めるパラメータをバランス係数として、前記入力信号を入力する前記仮制御器、前記仮制御器により出力された信号を入力する前記分離制御対象、前記仮制御器により出力された信号に前記バランス係数を乗算し、乗算結果を前記ゲインとして出力する演算器、前記入力信号を入力する前記分離目標システム、及び、前記分離制御対象により出力された信号から前記分離目標システムにより出力された信号を減算し、減算結果を前記出力追従誤差として出力する減算器からなる全体システムを構成するシステム構成部と、前記システム構成部により構成された前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定するパラメータ決定部と、前記遅延時間分離部により分離された前記遅延時間に基づいて、前記第３信号を入力する前記第１遅延器の遅延時間を算出すると共に、前記第１信号を出力する前記第２遅延器の遅延時間を算出する遅延時間算出部と、を備えたことを特徴とする。
【００３５】
また、請求項２の制御器設計装置は、請求項１に記載の制御器設計装置において、前記パラメータ決定部が、前記バランス係数を含む前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを算出し、前記仮制御器のＨ∞ノルムが所定の第１閾値以下でない場合、前記バランス係数が大きくなるように設定し、前記パラメータを算出し、前記仮制御器のＨ∞ノルムが前記第１閾値以下であり、かつ前記全体システムのＨ∞ノルムが所定の第２閾値以下でない場合、前記バランス係数が小さくなるように設定し、前記パラメータを算出し、前記仮制御器のＨ∞ノルムが前記第１閾値以下であり、かつ前記全体システムのＨ∞ノルムが前記第２閾値以下である場合、既に算出した前記パラメータを前記仮制御器のパラメータとして決定する、ことを特徴とする。
【００３６】
また、請求項３の制御器設計装置は、請求項１または２に記載の制御器設計装置において、前記パラメータ決定部が、前記全体システムを、前記仮制御器と、前記分離制御対象、前記演算器、前記分離目標システム及び前記減算器を備えたシステムとから構成されるものとし、前記全体システムを、直達項を持つ状態空間モデルで表し、前記システムを、直達項を持たない状態空間モデルで表した場合に、前記仮制御器及び前記システムからなる前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定する、ことを特徴とする。
【００３７】
また、請求項４の制御器設計装置は、請求項１または２に記載の制御器設計装置において、前記パラメータ決定部が、前記全体システムを、直達項を持つ状態空間モデルで表した場合に、前記全体システムのＨ∞ノルムを最小化する条件を表す線形行列不等式の制約のもとでの最小化問題に基づいて、前記全体システムのＨ∞ノルムが最小となるように、前記仮制御器のパラメータを決定する、ことを特徴とする。
【００３８】
また、請求項５の制御器設計装置は、請求項１から４までのいずれか一項に記載の制御器設計装置において、さらに、前記所定数の２次音源から提示される信号を２次音源信号として入力し、所定数の仮想音源から提示される信号を仮想音源信号として入力し、前記所定数の制御点にて観察される信号を制御点信号として入力し、前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、所定のカットオフ周波数にて帯域通過フィルタ処理を行う帯域通過フィルタを備え、前記第１信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記２次音源信号とし、前記第３信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記仮想音源信号とし、前記第２信号及び前記第４信号を、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記制御点信号とする、ことを特徴とする。
【００３９】
また、請求項６の制御器設計装置は、請求項１から４までのいずれか一項に記載の制御器設計装置において、さらに、前記所定数の２次音源から提示される信号を２次音源信号として入力し、所定数の仮想音源から提示される信号を仮想音源信号として入力し、前記所定数の制御点にて観察される信号を制御点信号として入力し、前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、所定のカットオフ周波数にて帯域通過フィルタ処理を行う帯域通過フィルタと、前記帯域通過フィルタにより帯域通過フィルタ処理が行われた前記２次音源信号、前記仮想音源信号及び前記制御点信号に対し、サンプルの間引きを行う間引き部と、を備え、前記第１信号を、前記間引き部により間引きが行われた前記２次音源信号とし、前記第３信号を、前記間引き部により間引きが行われた前記仮想音源信号とし、前記第２信号及び前記第４信号を、前記間引き部により間引きが行われた前記制御点信号とする、ことを特徴とする。
【００４０】
さらに、請求項７のプログラムは、コンピュータを、請求項１から６までのいずれか一項に記載の制御器設計装置として機能させることを特徴とする。
【発明の効果】
【００４１】
以上のように、本発明によれば、制御性能の低下をある程度許容することで、制御器のゲインを小さくすることが可能となる。したがって、従来技術では制御器のゲインを小さくすることができない場合に、本発明では、制御器の設計に多少の誤差は生じるが、ゲインを小さくすることができ、結果として、系の摂動及び外乱に対して一層頑健な制御器を設計することが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。
【図２】制御器を含む音響システムの構成例を示す図である。
【図３】制御対象Ｇｐを、直達項を持たない状態空間モデルで表した場合のブロック線図である。
【図４】制御部の機能構成例を示すブロック図である。
【図５】制御器Ｈの構成例を示すブロック図である。
【図６】制御器Ｈ0を、直達項を持つ状態空間モデルで表した場合のブロック線図である。
【図７】制御部の処理例を示すフローチャートである。
【図８】制御対象Ｇｐ及び目標システムＧｔを結合した結合システムＧｗを説明する図である。
【図９】遅延時間を分離した制御対象Ｇｐ＃を説明する図である。
【図１０】遅延時間を分離した目標システムＧｔ＃を説明する図である。
【図１１】全体システムＨallの構成例を示すブロック線図である。
【図１２】システムＰを説明するブロック線図である。
【図１３】図１２と等価のブロック線図である。
【図１４】図１１を簡単化したブロック線図である。
【図１５】制御部の他の例（第１構成例）を示すブロック図である。
【図１６】第１構成例の制御部により設計された制御器の適用例１を示すブロック図である。
【図１７】第１構成例の制御部により設計された制御器の適用例２を示すブロック図である。
【図１８】制御部の他の例（第２構成例）を示すブロック図である。
【図１９】第２構成例の制御部により設計された制御器の適用例１を示すブロック図である。
【図２０】第２構成例の制御部により設計された制御器の適用例２を示すブロック図である。
【図２１】音響システムの例を説明する概略図である。
【図２２】式（１）で表す状態空間モデルをブロック線図で表した図である
【図２３】仮想音源から制御点に所望の音響信号を提示する音響システムの例を説明する概略図である。
【図２４】目標システムＧｔの入力端に音響信号を入力する音響システムの例を説明する概略図である。
【図２５】制御器Ｈを備えた音響システムの例を説明する概略図である。
【図２６】トランスオーラル再生法を実現する音響システムの例を説明する図である。
【図２７】制御器Ｈを備えた、トランスオーラル再生法を実現する音響システムの例を説明する概略図である。
【発明を実施するための形態】
【００４３】
以下、本発明を実施するための形態について図面を用いて詳細に説明する。本発明は、所定の全体システムのＨ∞ノルムを評価関数として、制御器Ｈのゲイン及び誤差を定量化し、制御器Ｈの誤差をある程度許容するように、Ｈ∞ノルムを最小化する制御器Ｈのパラメータを決定する。
【００４４】
これにより、従来技術では制御器Ｈのゲインを十分に小さくすることができない場合に、制御器Ｈの制御性能の低下をある程度許容することにより、制御器Ｈの設計に多少の誤差は生じるが、ゲインを小さくすることができる。
【００４５】
〔ハードウェア構成〕
まず、本発明の実施形態による制御器設計装置のハードウェア構成について説明する。図１は、本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。この制御器設計装置１は、制御器Ｈを設計する装置である。制御器設計装置１は、ＣＰＵ１１と、プログラム及びテーブル等を記憶するＲＯＭ及びＲＡＭからなる記憶部１２と、アプリケーションのプログラム、テーブル及びデータ等を記憶する記憶装置（例えばハードディスク装置）１３と、当該制御器設計装置１のオペレータによるキーボード及びマウス等の操作に伴い、所定のデータを入力制御する操作／入力部１４と、オペレータに対しデータ入力操作等を促すための画面情報を表示器に出力する表示出力インタフェース部１５と、インターネット等のネットワークを介してプログラム及びデータの送受信を行う通信部１６と、を備えて構成され、これらの構成部はシステムバス１７を介して相互に接続される。
【００４６】
記憶装置１３には、制御器設計装置１の基本的な機能を提供するＯＳ（オペレーティングシステム）プログラム、制御器設計プログラム、及び、制御器設計プログラムにて使用する各種テーブル及びデータ等が記憶されている。
【００４７】
制御器設計プログラムは、制御対象Ｇｐの逆システムＨinvの特性と、所望の特性を付与する目標システムＧｔの特性とを合わせた制御器Ｈを設計するためのプログラムである。具体的には、制御器設計プログラムは、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、所定の全体システムのＨ∞ノルムを評価関数として、制御器Ｈのゲイン及び誤差を定量化し、制御器Ｈの誤差をある程度許容するように、Ｈ∞ノルムを最小化する制御器Ｈのパラメータを決定する。
【００４８】
尚、制御器設計プログラムは、当該制御器設計装置１が処理を行うときに、ＣＰＵ１１により記憶装置１３から記憶部１２のＲＡＭに読み出されて実行される。また、各種テーブル及びデータは、制御器設計プログラムの実行に伴い生成され、ＣＰＵ１１によって記憶部１２のＲＡＭから記憶装置１３へ書き込まれ、また、制御器設計プログラムの実行に伴い、ＣＰＵ１１によって記憶装置１３から記憶部１２のＲＡＭに読み出される。
【００４９】
ここで、ＯＳプログラムは、ＣＰＵ１１により実行され、制御器設計装置１の基本的な機能として、記憶部１２、記憶装置１３、操作／入力部１４、表示出力インタフェース部１５及び通信部１６を管理する。そして、このＯＳプログラムがＣＰＵ１１によって実行された状態で、前述の制御器設計プログラムが実行される。
【００５０】
制御部１０は、ＣＰＵ１１及び記憶部１２により構成され、ＣＰＵ１１が記憶装置１３に記憶された制御器設計プログラムを記憶部１２に読み出して実行することにより、制御器設計装置１全体を統括制御する。図１は、制御器設計プログラムが記憶装置１３から記憶部１２に読み出された状態を示している。このように、制御器設計装置１は、図１に示したハードウェア構成により、制御部１０が制御器設計プログラムに従って各種処理を行う。
【００５１】
〔制御器Ｈ〕
次に、図１に示した制御器設計プログラムにより設計される制御器Ｈについて説明する。図２は、制御器Ｈを含む音響システムの構成例を示す図である。この音響システムは、制御器Ｈ、及び音場である制御対象Ｇｐにより構成される。
【００５２】
制御器Ｈは、制御対象Ｇｐの逆システムＨinvの特性と、所望の特性を付与する目標システムＧｔの特性とを備えている。制御器Ｈは、ｍ２個の音響信号（仮想音源信号）u2-1〜u2-m2を入力し、ｍ１個の音響信号（２次音源信号）u1-1〜u1-m1を生成し、ｍ１個の音響信号u1-1〜u1-m1を２次音源であるスピーカ１０１−１〜１０１−ｍ１へ出力する。ｍ２個の音響信号u2-1〜u2-m2は、後述する仮想音源であるスピーカ１０３−１〜１０３−ｍ２が出力する信号に相当する。
【００５３】
制御対象Ｇｐには、ｍ１個のスピーカ１０１−１〜１０１−ｍ１が配置され、聴取者１０４の耳１０５−１，１０５−２の位置が制御点である。この制御点において音響信号が観察される。制御対象Ｇｐの入力点であるスピーカ１０１−１〜１０１−ｍ１の位置が提示点であり、当該提示点から制御点へ音響信号が提示される。制御対象Ｇｐは、制御器Ｈからｍ１個の音響信号u1-1〜u1-m1を入力し、スピーカ１０１−１〜１０１−ｍ１から耳１０５−１，１０５−２へ音響信号u1-1〜u1-m1を提示する。これにより、耳１０５−１，１０５−２にて音響信号y1,y2が観察される。
【００５４】
目標システムＧｔには、仮想音源であるｍ２個のスピーカ１０３−１〜１０３−ｍ２が配置される。スピーカ１０３−１〜１０３−ｍ２からのｍ２個の音響信号u2-1〜u2-m2により、聴取者１０４の耳１０５−１，１０５−２の位置である制御点において音響信号が観察される。目標システムＧｔは、所望の音響信号を再生することを模擬するシステムであり、ｍ２個の音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、耳１０５−１，１０５−２の位置である制御点にて実現したい所望の音響特性が観察される。
【００５５】
このように、制御器Ｈは、制御対象Ｇｐの逆システムＨinvの特性と、所望の特性を付与する目標システムＧｔの特性とを備え、逆システムＨinvが請け負う処理と、目標システムＧｔが請け負う処理とを一括して行う。
【００５６】
〔制御対象Ｇｐ〕
本発明の実施形態では、制御対象Ｇｐは、直達項を持たない状態空間モデルとして表現する。
【００５７】
図３は、制御対象Ｇｐを、直達項を持たない状態空間モデルで表した場合のブロック線図であり、本発明の実施形態にて想定するモデルである。図２２に示した直達項を持つ状態空間モデルとこの図３の状態空間モデルとを比較すると、図２２では直達項の係数行列Ｄが存在するのに対し、図３では直達項の係数行列Ｄが存在しない点で相違する。その他は同じである。
【００５８】
直達項を持たない状態空間モデルの一般形は、以下の式にて表される。
【数５】
2019047460.tif 000007
前記式（５）は、直達項を持つ状態空間モデルの前記式（１）と異なり、直達項の係数行列Ｄと入力信号ｕの乗算結果Ｄｕ（ｋ）が存在しない。
【００５９】
図３に示すように、入力信号ｕと出力信号ｙとの間に、１サンプル時間の遅れを生じさせる遅延器（Ｚ-1）が存在する。このため、入力信号ｕのサンプル時間と出力信号ｙのサンプル時間とが同じではなく、この状態空間モデルは、１サンプル時間の遅延を有することとなる。
【００６０】
〔制御器設計装置１の制御部１０〕
次に、図１に示した制御器設計装置１の制御部１０について説明する。図４は、制御部１０の機能構成例を示すブロック図であり、当該制御部１０が制御器設計プログラムの処理を実行する際の機能構成を示している。この制御部１０は、同定部２０、遅延時間分離部２１、システム構成部２２、パラメータ決定部２３及び遅延時間補償部（遅延時間算出部）２４を備えている。
【００６１】
図２に示した二次音源であるｍ１個のスピーカ１０１−１〜１０１−ｍ１から出力される音響信号u1-1〜u1-m1、仮想音源であるｍ２個のスピーカ１０３−１〜１０３−ｍ２から出力される音響信号u2-1〜u2-m2、及び制御点の耳１０５−１，１０５−２に提示される音響信号y1,y2が測定され、制御部１０は、これらの信号を測定信号として入力する。
【００６２】
制御部１０は、これらの測定信号である音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定して出力する。制御器Ｈのパラメータは、制御器（仮制御器）Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0、遅延器（第１遅延器）Ｒｄの遅延時間Ｒd1〜Ｒdm2、及び遅延器（第２遅延器）Ｒｃの遅延時間Ｒc1〜Ｒcm1である。これらのパラメータの詳細については後述する。
【００６３】
制御部１０により決定されたこれらのパラメータを用いて構成される制御器Ｈは、図２に示したとおり、音響信号u2-1〜u2-m2を入力し、音響信号u1-1〜u1-m1を出力する。つまり、これらのパラメータは、入力信号である音響信号u2-1〜u2-m2から出力信号である音響信号u1-1〜u1-m1を生成するためのデータである。
【００６４】
図５は、制御器Ｈの構成例を示すブロック図であり、図６は、制御器Ｈ0を、直達項を持つ状態空間モデルで表した場合のブロック線図である。図５を参照して、この制御器Ｈは、遅延器Ｒｄ、制御器Ｈ0及び遅延器Ｒｃを備えている。
【００６５】
遅延器Ｒｄは、ｍ２個の遅延器３０−１，３０−２，・・・，３０−ｍ２により構成される。遅延器３０−１は、音響信号u2-1を入力し、音響信号u2-1を遅延時間Ｒd1だけ遅延させ、遅延後の音響信号u2-1を制御器Ｈ0に出力する。遅延器３０−２は、音響信号u2-2を入力し、音響信号u2-2を遅延時間Ｒd2だけ遅延させ、遅延後の音響信号u2-2を制御器Ｈ0に出力する。同様に、遅延器３０−ｍ２は、音響信号u2-m2を入力し、音響信号u2-m2を遅延時間Ｒdm2だけ遅延させ、遅延後の音響信号u2-m2を制御器Ｈ0に出力する。
【００６６】
制御器Ｈ0は、遅延器Ｒｄから遅延後の音響信号u2-1，u2-2〜u2-m2を入力し、図６のブロック線図に示す処理（前記式（１）の処理に相当、後述する式（１１）の処理）を行う。そして、制御器Ｈ0は、ｍ１個の遅延前の音響信号u1-1,u1-2〜u1-m1を生成して遅延器Ｒｃに出力する。
【００６７】
図６を参照して、制御器Ｈ0は、乗算器４０，４３，４４，４５、遅延器４２及び加算器４１，４６を備えている。乗算器４０は、入力信号ｕである音響信号u2-1〜u2-m2（u2）を入力し、音響信号u2に係数行列Ｂ0を乗算し、乗算結果を加算器４１に出力する。加算器４１は、乗算器４０から乗算結果を入力すると共に、乗算器４３から乗算結果を入力し、両方の乗算結果を加算し、加算結果を遅延器４２に出力する。
【００６８】
遅延器４２は、加算器４１から加算結果を入力し、加算結果を１サンプル分遅延させ、１サンプル遅延後の加算結果ｘを乗算器４３，４４に出力する。乗算器４３は、遅延器４２から加算結果ｘを入力し、加算結果ｘに係数行列Ａ0を乗算し、乗算結果を加算器４１に出力する。
【００６９】
乗算器４４は、遅延器４２から加算結果ｘを入力し、加算結果ｘに係数行列Ｃ0を乗算し、乗算結果を加算器４６に出力する。乗算器４５は、音響信号u2を入力し、音響信号u2に係数行列Ｄ0を乗算し、乗算結果を加算器４６に出力する。
【００７０】
加算器４６は、乗算器４４から乗算結果を入力すると共に、乗算器４５から乗算結果を入力し、両方の乗算結果を加算し、加算結果を遅延前の音響信号u1-1,u1-2〜u1-m1（u1）である出力信号ｙとして遅延器Ｒｃに出力する。
【００７１】
図５に戻って、遅延器Ｒｃは、ｍ１個の遅延器３１−１，３１−２，・・・，３１−ｍ１により構成される。遅延器３１−１は、制御器Ｈ0から遅延前の音響信号u1-1を入力し、遅延前の音響信号u1-1を遅延時間Ｒc1だけ遅延させ、音響信号u1-1をスピーカ１０１−１へ出力する。遅延器３１−２は、制御器Ｈ0から遅延前の音響信号u1-2を入力し、遅延前の音響信号u1-2を遅延時間Ｒc2だけ遅延させ、音響信号u1-2をスピーカ１０１−２へ出力する。同様に、遅延器３１−ｍ１は、制御器Ｈ0から遅延前の音響信号u1-m1を入力し、遅延前の音響信号u1-m1を遅延時間Ｒcm1だけ遅延させ、音響信号u1-m1をスピーカ１０１−ｍ１へ出力する。
【００７２】
図６に示した制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0は、制御部１０のパラメータ決定部２３により決定され、図５に示した遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1は、制御部１０の遅延時間補償部２４により決定される。
【００７３】
〔制御部１０の処理〕
図７は、制御部１０の処理例を示すフローチャートである。以下、制御部１０の処理例について詳細に説明する。前述のとおり、制御部１０は、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータ（制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1）を決定する。
【００７４】
（制御対象Ｇｐ及び目標システムＧｔを同定：ステップＳ７０１）
制御部１０の同定部２０は、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御対象Ｇｐ及び目標システムＧｔを同定する（ステップＳ７０１）。
【００７５】
これにより、制御対象Ｇｐ及び目標システムＧｔを状態空間モデルで表した場合の係数行列が得られる。
【００７６】
図８は、制御対象Ｇｐ及び目標システムＧｔを結合した結合システムＧｗを説明する図である。制御対象Ｇｐにおける２次音源であるスピーカ１０１−１〜１０１−ｍ１の数はｍ１であり、目標システムＧｔにおける仮想音源の数はｍ２であり、制御点である耳１０５−１，１０５−２の数はｐ＝２である。
【００７７】
制御対象Ｇｐ及び目標システムＧｔを結合したシステムを結合システムＧｗと定義すると、結合システムＧｗは、ｍ１＋ｍ２入力及びｐ出力のシステムとなる。結合システムＧｗにおいて、第１番目〜第ｍ１番目の入力を制御対象Ｇｐの入力とし、第ｍ１＋１番目〜第ｍ１＋ｍ２番目の入力を目標システムＧｔの入力とする。
【００７８】
具体的には、まず、同定部２０は、直達項を持たない状態空間モデルで表した結合システムＧｗに対し、既存の手法を用いて、結合システムＧｗの係数行列Ａｗ，Ｂｗ，Ｃｗを求める。
【００７９】
例えば、２次音源の音響信号u1-1〜u1-m1、仮想音源の音響信号u2-1〜u2-m2、及びその応答である制御点の音響信号y1,y2が測定（収音）されるものとする。同定部２０は、これらの測定信号である音響信号を入力し、２次音源及び仮想音源と制御点との間のインパルス応答を算出する。そして、同定部２０は、インパルス応答に基づいて、特異値分解法により、係数行列Ａｗ，Ｂｗ，Ｃｗを求める。尚、同定部２０は、これらの測定信号である音響信号を入力し、部分空間法により、係数行列Ａｗ，Ｂｗ，Ｃｗを求めるようにしてもよい。
【００８０】
尚、特異値分解法及び部分空間法は既知であるから、ここでは詳細な説明を省略する。特異値分解法及び部分空間法は一例であり、他の手法を用いるようにしてもよい。音響信号u1-1〜u1-m1,u2-1〜u2-m2の伝搬にはむだ時間が含まれるため、直達項の係数行列Ｄｗはゼロとする。
【００８１】
直達項を持たない状態空間モデルで表した結合システムＧｗは、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数６】
2019047460.tif 000008
｛Ａｗ，Ｂｗ，Ｃｗ｝は、それぞれ結合システムＧｗの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）である。ここで、係数行列Ｂｗの１〜ｍ１列をＢｐとし、ｍ１＋１〜ｍ２列をＢｔとする。
【００８２】
直達項を持たない状態空間モデルで表した制御対象Ｇｐは、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数７】
2019047460.tif 000009
｛Ａｗ，Ｂｐ，Ｃｗ｝は、それぞれ制御対象Ｇｐの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）である。
【００８３】
直達項を持たない状態空間モデルで表した目標システムＧｔは、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数８】
2019047460.tif 000010
｛Ａｗ，Ｂｔ，Ｃｗ｝は、それぞれ目標システムＧｔの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）である。
【００８４】
このように、同定部２０により、制御対象Ｇｐについて、直達項を持たない状態空間モデルで表した場合の係数行列Ａｗ，Ｂｐ，Ｃｗが得られ、目標システムＧｔについて、直達項を持たない状態空間モデルで表した場合の係数行列Ａｗ，Ｂｔ，Ｃｗが得られる。
【００８５】
（制御対象Ｇｐ及び目標システムＧｔから遅延時間を分離：ステップＳ７０２）
制御部１０の遅延時間分離部２１は、音響信号u1-1〜u1-m1,y1,y2に基づいて、制御対象Ｇｐの遅延時間を求め、制御対象Ｇｐから遅延時間を分離し、制御対象（分離制御対象）Ｇｐ＃を求める。また、遅延時間分離部２１は、音響信号u2-1〜u2-m2,y1,y2に基づいて、目標システムＧｔの遅延時間を求め、目標システムＧｔから遅延時間を分離し、目標システム（分離目標システム）Ｇｔ＃を求める（ステップＳ７０２）。
【００８６】
これにより、制御対象Ｇｐ＃及び目標システムＧｔ＃を状態空間モデルで表した場合の係数行列が得られる。
【００８７】
具体的には、遅延時間分離部２１は、制御対象Ｇｐに対し、第ｉ（ｉ＝１，・・・，ｍ１）番目の音響信号u1-iを入力してから、出力信号である音響信号y1,y2のうちのいずれかから非零の値が出力されるまでの間の時間を求める。そして、遅延時間分離部２１は、当該時間から１サンプル時間減算し、減算結果の時間を第ｉ番目の音響信号u1-iの遅延時間とする。
【００８８】
図９は、遅延時間を分離した制御対象Ｇｐ＃を説明する図である。制御対象Ｇｐは、入力した信号を遅延時間分遅延させる遅延器Ｒｐ、及び遅延時間を分離した制御対象Ｇｐ＃を備えて構成される。
【００８９】
遅延器Ｒｐは、音響信号u1-1〜u1-m1のそれぞれに対応した遅延時間（遅延要素）を対角成分に持つ伝達関数行列にて表される。つまり、遅延器Ｒｐのｉ行ｉ列の要素は、制御対象Ｇｐのｉ番目の入力に対応する遅延器である。
【００９０】
遅延時間を分離した制御対象Ｇｐ＃は、直達項を持たない状態空間モデルで表され、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数９】
2019047460.tif 000011
｛Ａｗ＃，Ｂｐ＃，Ｃｗ＃｝は、それぞれ制御対象Ｇｐ＃の係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）である。
【００９１】
また、遅延時間分離部２１は、目標システムＧｔに対し、第ｉ（ｉ＝１，・・・，ｍ２）番目の音響信号u2-iを入力してから、出力信号である音響信号y1,y2のうちのいずれかから非零の値が出力されるまでの間の時間を求める。そして、遅延時間分離部２１は、当該時間から１サンプル時間減算し、減算結果の時間を第ｉ番目の音響信号u2-iの遅延時間とする。
【００９２】
図１０は、遅延時間を分離した目標システムＧｔ＃を説明する図である。目標システムＧｔは、入力した信号を遅延時間分遅延させる遅延器Ｒｔ、及び遅延時間を分離した目標システムＧｔ＃を備えて構成される。
【００９３】
遅延器Ｒｔは、音響信号u2-1〜u2-m2のそれぞれに対応した遅延時間（遅延要素）を対角成分に持つ伝達関数行列にて表される。つまり、遅延器Ｒｔのｉ行ｉ列の要素は、目標システムＧｔのｉ番目の入力に対応する遅延器である。
【００９４】
遅延時間を分離した目標システムＧｔ＃は、直達項を持たない状態空間モデルで表され、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数１０】
2019047460.tif 000012
｛Ａｗ＃，Ｂｔ＃，Ｃｗ＃｝は、それぞれ目標システムＧｔ＃の係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）である。
【００９５】
このように、遅延時間分離部２１により、遅延時間を分離した制御対象Ｇｐ＃について、直達項を持たない状態空間モデルで表した場合の係数行列Ａｗ＃，Ｂｐ＃，Ｃｗ＃が得られる。また、遅延時間を分離した目標システムＧｔ＃について、直達項を持たない状態空間モデルで表した場合の係数行列Ａｗ＃，Ｂｔ＃，Ｃｗ＃が得られる。
【００９６】
（全体システムＨallを構成：ステップＳ７０３）
制御部１０のシステム構成部２２は、制御器Ｈ0、ステップＳ７０２にて遅延時間が分離された制御対象Ｇｐ＃及び目標システムＧｔ＃、減算器並びにバランス係数αを用いて、全体システムＨallを構成する（ステップＳ７０３）。
【００９７】
図１１は、全体システムＨallの構成例を示すブロック線図である。この全体システムＨallは、制御器Ｈ0、制御対象Ｇｐ＃、目標システムＧｔ＃、演算器αＩ及び減算器４７を備えている。全体システムＨallの入力信号ｕは音響信号u2-1〜u2-m2であり、出力信号y1は制御器Ｈ0のゲインにより増幅される信号であり、制御器Ｈ0のゲインに比例する。出力信号y2は、制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差である。バランス係数αは、２つの出力である制御器Ｈ0のゲインにより増幅される信号と制御対象Ｇｐ＃及び目標システムＧｔ＃の出力追従誤差との間のバランスを決定するためのパラメータである。
【００９８】
制御器Ｈ0及び目標システムＧｔ＃は、入力信号ｕを入力する。演算器αＩは、制御器Ｈ0により出力された信号にαＩを乗算し、乗算結果である制御器Ｈ0のゲインにより増幅される信号を出力信号y1として出力する。Ｉは単位行列である。制御対象Ｇｐ＃は、制御器Ｈ0により出力された信号を入力する。減算器４７は、制御対象Ｇｐ＃により出力された信号から目標システムＧｔ＃により出力された信号を減算し、減算結果である制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差を出力信号y2として出力する。
【００９９】
制御器Ｈ0は、直達項を持つ状態空間モデルで表され、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数１１】
2019047460.tif 000013
｛Ａ0，Ｂ0，Ｃ0，Ｄ0｝は、それぞれ制御器Ｈ0の係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）、直達項の係数行列である。
【０１００】
図１１に示した全体システムＨallは、出力信号y1,y2（制御器Ｈ0のゲインにより増幅される信号、及び制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差）を共に小さくすることが目的となる。
【０１０１】
このように、システム構成部２２により、入力信号ｕを音響信号u2-1〜u2-m2とし、出力信号y1,y2を、制御器Ｈ0のゲインにより増幅される信号、及び制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差とし、係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0で表される制御器Ｈ0、係数行列Ａｗ＃，Ｂｐ＃，Ｃｗ＃で表される制御対象Ｇｐ＃、係数行列Ａｗ＃，Ｂｔ＃，Ｃｗ＃で表される目標システムＧｔ＃、減算器４７及びバランス係数αを用いた全体システムＨallが構成される。
【０１０２】
（バランス係数αの初期値を設定：ステップＳ７０４）
制御部１０のパラメータ決定部２３は、制御器Ｈ0のゲインにより増幅される信号と制御対象Ｇｐ＃及び目標システムＧｔ＃の出力追従誤差との間のバランスを決定するためのバランス係数αの初期値として、予め設定された十分に小さい任意の値を設定する（ステップＳ７０４）。
【０１０３】
バランス係数αが大きいほど、制御器Ｈ0のゲインにより増幅される信号に比重が置かれ、バランス係数αが小さいほど、制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差に比重が置かれる。
【０１０４】
（パラメータ（係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0）を決定：ステップＳ７０５〜Ｓ７０９）
パラメータ決定部２３は、バランス係数αを用い、ステップＳ７０３にて構成した全体システムＨallのＨ∞ノルムを評価関数として、制御器Ｈ0のゲイン、及び制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差を定量化し、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する（ステップＳ７０５）。
【０１０５】
ここで、Ｈ∞ノルムとゲインとは、Ｈ∞ノルムが大きいほどゲインの上限が大きくなり、Ｈ∞ノルムが小さいほどゲインの上限が小さくなる関係にある。制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する処理の詳細については後述する。
【０１０６】
ステップＳ７０５及び後述するステップＳ７０６〜Ｓ７０９により、出力追従誤差をある程度許容しながら（大きくしながら）、ゲインが小さくなるように、制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0が決定される。
【０１０７】
パラメータ決定部２３は、ステップＳ７０５から移行して、制御器Ｈ0のＨ∞ノルムであるゲインを算出する。例えば、パラメータ決定部２３は、制御器Ｈ0の全周波数について特異値を算出し、周波数毎の特異値の中から最大値を特定し、当該最大値を制御器Ｈ0のＨ∞ノルムとする。制御器Ｈ0のＨ∞ノルムを算出する処理は既知であるから、ここでは詳細な説明を省略する。そして、パラメータ決定部２３は、制御器Ｈ0のＨ∞ノルムが予め設定された閾値以下であるか否かを判定する（ステップＳ７０６）。
【０１０８】
パラメータ決定部２３は、ステップＳ７０６において、制御器Ｈ0のＨ∞ノルムが予め設定された閾値以下でないと判定した場合（ステップＳ７０６：Ｎ）、バランス係数αに予め設定された定数（正の実数）を加算することで、バランス係数αが少し大きくなるように設定する（ステップＳ７０７）。そして、パラメータ決定部２３は、ステップＳ７０５へ移行し、新たなバランス係数αのときの係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１０９】
パラメータ決定部２３は、ステップＳ７０６において、制御器Ｈ0のＨ∞ノルムが予め設定された閾値以下であると判定した場合（ステップＳ７０６：Ｙ）、ステップＳ７０８へ移行する。
【０１１０】
パラメータ決定部２３は、ステップＳ７０６から移行して、全体システムＨallのＨ∞ノルムであるゲインを算出する。例えば、パラメータ決定部２３は、全体システムＨallの全周波数について特異値を算出し、周波数毎の特異値の中から最大値を特定し、当該最大値を全体システムＨallのＨ∞ノルムとする。全体システムＨallのＨ∞ノルムを算出する処理は既知であるから、ここでは詳細な説明を省略する。そして、パラメータ決定部２３は、全体システムＨallのＨ∞ノルムが予め設定された閾値以下であるか否かを判定する（ステップＳ７０８）。
【０１１１】
パラメータ決定部２３は、ステップＳ７０８において、全体システムＨallのＨ∞ノルムが予め設定された閾値以下でないと判定した場合（ステップＳ７０８：Ｎ）、バランス係数αから予め設定された定数（正の実数）を減算することで、バランス係数αが少し小さくなるように設定する（ステップＳ７０９）。そして、パラメータ決定部２３は、ステップＳ７０５へ移行し、新たなバランス係数αのときの係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１１２】
パラメータ決定部２３は、ステップＳ７０８において、全体システムＨallのＨ∞ノルムが予め設定された閾値以下であると判定した場合（ステップＳ７０８：Ｙ）、ステップＳ７１０へ移行する。
【０１１３】
ここで、ステップＳ７０７にてバランス係数αが大きくなるように設定されることにより、ステップＳ７０５にて、新たなバランス係数αを用いて制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0が決定される。そして、ステップＳ７０６にて算出される制御器Ｈ0のＨ∞ノルムであるゲインは、以前よりも小さくなる。
【０１１４】
これは、図１１を参照して、バランス係数αが大きくなると、出力信号y1である制御器Ｈ0のゲインにより増幅された信号は、出力追従誤差y2と比較して全体システムＨallのＨ∞ノルムの大きさへの寄与が大きくなる。新たな制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0は、全体システムＨallのＨ∞ノルムを最小化する方向で決定され、結果として全体システムＨallのＨ∞ノルムへの寄与の大きい新たな制御器Ｈ0のゲインが抑制されるからである。つまり、バランス係数αが大きくなるほど、制御器Ｈ0のゲインは小さくなる。その一方で、出力追従誤差y2は相対的に大きくなり、全体システムＨallのＨ∞ノルムも大きくなる。
【０１１５】
一方、ステップＳ７０９にてバランス係数αが小さくなるように設定されることにより、ステップＳ７０５にて、新たなバランス係数αを用いて制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0が決定される。そして、ステップＳ７０６にて算出される制御器Ｈ0のＨ∞ノルムであるゲインは、以前よりも大きくなる。つまり、バランス係数αが小さくなるほど、制御器Ｈ0のゲインは大きくなる。その一方で、出力追従誤差y2は相対的に小さくなり、全体システムＨallのＨ∞ノルムも小さくなる。
【０１１６】
このように、パラメータ決定部２３により、制御対象Ｇｐ＃と目標システムＧｔ＃との出力追従誤差をある程度許容しながら（大きくしながら）、制御器Ｈ0ゲインが小さくなるように、制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0が決定される。これにより、図５に示した制御器Ｈのパラメータのうち、制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0が決定される。
【０１１７】
（遅延時間を補償：ステップＳ７１０）
遅延時間補償部２４は、ステップＳ７０２にて制御対象Ｇｐ及び目標システムＧｔから分離した遅延時間を補償するため、当該遅延時間に基づいて、図５に示した制御器Ｈに含まれる遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1を算出する（ステップＳ７１０）。
【０１１８】
これにより、ステップＳ７０２にて制御対象Ｇｐ及び目標システムＧｔから分離した遅延時間を補償するための遅延器Ｒｄ，遅延器Ｒｃが構成される。
【０１１９】
具体的には、遅延時間補償部２４は、ステップＳ７０２にて目標システムＧｔから分離したそれぞれの遅延時間（音響信号u2-1〜u2-m2に対応するそれぞれの遅延時間）のうち、最小時間をβとする。遅延時間補償部２４は、最小時間βから、ステップＳ７０２にて制御対象Ｇｐから分離したそれぞれの遅延時間を減算し、遅延器Ｒｃを構成する遅延器３１−１〜３１−ｍ１のそれぞれの遅延時間を求める。
【０１２０】
遅延時間補償部２４は、ステップＳ７０２にて目標システムＧｔから分離したそれぞれの遅延時間（音響信号u2-1〜u2-m2に対応するそれぞれの遅延時間）から、最小時間βを減算し、遅延器Ｒｄを構成する遅延器３０−１〜３０−ｍ２のそれぞれの遅延時間を求める。
【０１２１】
ただし、遅延時間補償部２４は、遅延器Ｒｃを構成する遅延器３１−１〜３１−ｍ１の遅延時間のうち、いずれかの遅延時間が負値ｒとなった場合、当該遅延時間が０となるように、それぞれの遅延時間に絶対値｜ｒ｜を加算する。これにより、遅延器Ｒｃを構成する遅延器３１−１〜３１−ｍ１の全ての遅延時間が０以上の値となる。
【０１２２】
このように、遅延時間補償部２４により、ステップＳ７０２にて制御対象Ｇｐ及び目標システムＧｔから分離した遅延時間を補償するための遅延器Ｒｄ及び遅延器Ｒｃが構成される。これにより、図５に示した制御器Ｈのパラメータのうち、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1が決定される。
【０１２３】
以上のように、制御器設計装置１の制御部１０により、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御器設計プログラムの処理にて制御器Ｈが設計され、制御器Ｈのパラメータ（制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1）が決定される。
【０１２４】
〔制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0の決定処理（ステップＳ７０５）〕
次に、図７のステップＳ７０５に示した、パラメータ決定部２３による制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0の決定処理について詳細に説明する。
【０１２５】
（第１手法）
まず、第１手法について説明する。第１手法は、全体システムＨallのうち制御器Ｈ0以外の構成部をシステムＰとし、システムＰ及び制御器Ｈ0からなる一般化制御問題の標準形の全体システムＨallを構成し、そのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定するものである。
【０１２６】
図１２は、システムＰを説明するブロック線図である。全体システムＨallにおいて、制御器Ｈ0以外の破線で囲まれる構成部をシステムＰとする。システムＰは、制御対象Ｇｐ＃、目標システムＧｔ＃、演算器αＩ及び減算器４７を備えている。システムＰの入力信号は、全体システムＨallの入力信号ｕである音響信号u2-1〜u2-m2、及び制御器Ｈ0により出力された信号ｗである。システムＰの出力信号は、入力信号ｕである信号ｚ、及び全体システムＨallの出力信号y1,y2である。
【０１２７】
目標システムＧｔ＃は、入力信号ｕを入力する。演算器αＩは、制御器Ｈ0により出力された信号ｗにαＩを乗算し、乗算結果である制御器Ｈ0のゲインにより増幅される信号を出力信号y1として出力する。制御対象Ｇｐ＃は、制御器Ｈ0により出力された信号ｗを入力する。減算器４７は、制御対象Ｇｐ＃により出力された信号から目標システムＧｔ＃により出力された信号を減算し、減算結果である制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差を出力信号y2として出力する。
【０１２８】
システムＰに含まれる制御対象Ｇｐ＃は前記式（９）にて表され、目標システムＧｔ＃は前記式（１０）にて表される。
【０１２９】
図１２に示したシステムＰは、直達項を持たない状態空間モデルで表され、以下の式にて表される。
【数１２】
2019047460.tif 000014
【０１３０】
また、制御器Ｈ0の入力信号を、ｚ＝ｕを満たすｚとし、出力信号をｗとする。制御器Ｈ0は、入力信号ｕを入力し、信号ｗを演算器αＩ及び制御対象Ｇｐ#に出力する。
【０１３１】
さらに、y1及びy2を以下の式で表す。
【数１３】
2019047460.tif 000015
【０１３２】
そうすると、図１２のブロック線図は、図１３のブロック線図へ等価的に変換される。図１３は、図１２と等価のブロック線図である。図１３において、システムＰは一般化プラントといい、破線で示すシステムを全体システムＨallとする。全体システムＨallは、システムＰ及び制御器Ｈ0を備えた標準形により構成される。前述のとおり、全体システムＨallの入力信号ｕは、音響信号u2-1〜u2-m2であり、出力信号ｙは、制御器Ｈ0のゲイン、及び制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差である。
【０１３３】
システムＰは、入力信号ｕを入力すると共に、制御器Ｈ0により出力された信号ｗを入力し、出力信号ｙを出力すると共に、入力信号ｕを信号ｚとして制御器Ｈ0に出力する。制御器Ｈ0は、システムＰから信号ｚを入力し、信号ｗをシステムＰに出力する。
【０１３４】
図１３に示した全体システムＨallは標準形であるから、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する手法は、既知の手法を用いることができる。
【０１３５】
つまり、パラメータ決定部２３は、システムＰ及び制御器Ｈ0からなる標準形の全体システムＨallを構成し、既知の手法にて、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。第１手法の詳細については、以下の文献を参照されたい。
JOHN C.DOYLE el al.,“State-Space Solution to Standard H2 and H∞ Control Problems”,IEEE TRANSATIONS ON AUTOMATIC CONTROL,VOL.34,NO.8,P.831-847,AUGUST 1989
【０１３６】
（第２手法）
次に、第２手法について説明する。第２手法は、全体システムＨallのＨ∞ノルムを最小化する条件式を、線形行列不等式（ＬＭＩ）の制約のもとでの最適化問題で表し、当該最適化問題を求解することで、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定するものである。
【０１３７】
図１１に示した全体システムＨallは、直達項を持つ状態空間モデルで表され、入力信号をｕ、出力信号をｙ、状態変数をｘとして、以下の式にて表される。
【数１４】
2019047460.tif 000016
さらに、y1及びy2は前記式（１３）にて表される。
【０１３８】
そうすると、図１１は図１４のように簡単化される。図１４は、図１１を簡単化したブロック線図である。図１４に示したブロック線図から、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１３９】
この制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0の決定には、線形行列不等式の制約のもとでの最適化問題を用いる。全体システムＨallについて、Ｈ∞性能を特徴づける線形行列不等式を記述することができれば、既存の計算アルゴリズムを適用することにより、係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0の数値解を得ることができる。
【０１４０】
そのために、全体システムＨallを表す前記式（１４）（すなわち後述する式（１５））を、後述する式（１７）に代入し、当該式（１７）が、係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0及び後述する正定行列Ｘについて線形行列不等式となるように、当該式（１７）を式変換する。
【０１４１】
これにより、当該式（１７）は、全体システムＨallのＨ∞性能を特徴づける線形行列不等式として記述することができるから、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定することができる。
【０１４２】
以下、具体的に説明する。前記式（１４）を参照して、全体システムＨallの伝達関数Ｈall（ｚ）を以下の式にて表記することにする（ドイルの記法）。
【数１５】
2019047460.tif 000017
｛Ａall，Ｂall，Ｃall，Ｄall｝は、全体システムＨallの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）、直達項の係数行列である。
【０１４３】
ここで、全体システムＨallのＨ∞ノルムを評価関数として、その最小化問題は、以下のように定式化することができる。
【数１６】
2019047460.tif 000018
【０１４４】
しかしながら、前記式（１６）では、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定することができない。そこで、以下に示すように、等価変換と変数変換により前記式（１５）を線形行列式に変換し、全体システムＨallのＨ∞ノルムを最小化する条件式である前記式（１６）を半正定値計画問題に置き換えることで、制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１４５】
既存の定理より、前記式（１６）の小なり条件に係る制約は、以下の式を満たす正定行列Ｘが存在することと等価である。
【数１７】
2019047460.tif 000019
【０１４６】
しかしながら、前記式（１５）を代入した前記式（１７）は、｛Ｘ，Ａ0，Ｃ０｝について双線形項を含む双線形行列不等式であるため、数値的な求解が困難である。そこで、前記式（１７）を、線形行列不等式に変換する。つまり、前記式（１７）が、係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0及び正定行列Ｘについて線形行列不等式となるように、式変換する。
【０１４７】
まず、正定行列Ｘを、対称行列Ｘ11，Ｘ12，Ｘ22を用いて、以下の式のように分割する。
【数１８】
2019047460.tif 000020
【０１４８】
次に、式：Ｘcom＝Ｘ11＝Ｘ12を満たす対称行列Ｘcomが存在するものと仮定する。このとき、ＡallＸ及びＣallＸは、以下の式にて表される。
【数１９】
2019047460.tif 000021
【数２０】
2019047460.tif 000022
【０１４９】
さらに、以下の式のとおり、新たな変数行列を定義する。
【数２１】
2019047460.tif 000023
【０１５０】
これにより、ＡallＸ及びＣallＸの前記式（１９）（２０）は、以下の式で表される設計パラメータに関して線形となる。
【数２２】
2019047460.tif 000024
尚、ＸＡallT，ＸＣallTはそれぞれＡallＸ，ＣallＸの転置であり、これも同様の変換によって前記式（２２）で表される設計パラメータに関して線形となる。
【０１５１】
つまり、パラメータ決定部２３は、前記式（１７）に含まれるＸＡallT，ＸＣallT，ＡallＸ，ＣallＸを前記式（１９）（２０）の変数行列及びそれらの転置行列で置き換え、さらに前記式（２１）のように変数変換することで、線形行列不等式として記述した前記式（１７）について、正定行列Ｘが存在する条件のもとパラメータγが最小となるように、係数行列Ａall，Ｂall，Ｃall，Ｄallにて定められる係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１５２】
このように、前記式（１６）と等価である前記式（１７）は、全体システムＨallのＨ∞性能を特徴づける線形行列不等式として記述することができるから、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定することができる。
【０１５３】
以上のように、本発明の実施形態の制御器設計装置１によれば、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、制御器Ｈのパラメータを、全体システムＨallのＨ∞ノルムを評価関数として、制御器Ｈのゲイン、及び制御対象Ｇｐと目標システムＧｔとの間の出力追従誤差を定量化し、出力追従誤差をある程度許容して、ゲインを小さく抑えるように、制御器Ｈのパラメータを決定する。
【０１５４】
具体的には、同定部２０は、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御対象Ｇｐ及び目標システムＧｔを結合した結合システムＧｗの係数行列Ａｗ，Ｂｗ，Ｃｗを求め、結合システムＧｗの係数行列Ａｗ，Ｂｗ，Ｃｗから、制御対象Ｇｐの係数行列Ａｗ，Ｂｐ，Ｃｗを求め、目標システムＧｔの係数行列Ａｗ，Ｂｔ，Ｃｗを求めることで、制御対象Ｇｐ及び目標システムＧｔを同定する。
【０１５５】
遅延時間分離部２１は、音響信号u1-1〜u1-m1,y1,y2に基づいて、制御対象Ｇｐの遅延時間を求め、制御対象Ｇｐから遅延時間を分離し、制御対象Ｇｐ＃を求める。また、遅延時間分離部２１は、音響信号u2-1〜u2-m2,y1,y2に基づいて、目標システムＧｔの遅延時間を求め、目標システムＧｔから遅延時間を分離し、目標システムＧｔ＃を求める
【０１５６】
システム構成部２２は、制御器Ｈ0、制御対象Ｇｐ＃、目標システムＧｔ＃、減算器４７及びバランス係数αを用いて、入力信号ｕを音響信号u2-1〜u2-m2とし、出力信号y1,y2を、制御器Ｈ0のゲインにより増幅される信号、及び制御対象Ｇｐ＃と目標システムＧｔ＃との間の出力追従誤差とする全体システムＨallを構成する。
【０１５７】
パラメータ決定部２３は、バランス係数αを用い、全体システムＨallのＨ∞ノルムを評価関数として、制御器Ｈのゲイン、及び制御対象Ｇｐと目標システムＧｔとの間の出力追従誤差を定量化し、全体システムＨallのＨ∞ノルムを最小化する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0を決定する。
【０１５８】
遅延時間補償部２４は、制御対象Ｇｐ及び目標システムＧｔから分離した遅延時間に基づいて、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1を求める。
【０１５９】
これにより、制御器Ｈのパラメータを、制御器Ｈのゲインを指標とする最適化問題として決定することができ、制御器Ｈの制御性能の低下をある程度許容することで、制御器Ｈのゲインを小さくすることができる。特に、従来技術では制御器Ｈのゲインを十分に小さくすることができない場合に、本発明の実施形態では、制御器Ｈの設計に多少の誤差は生じるが、ゲインを小さくすることができる。したがって、制御器Ｈのゲインを陽に抑制するため、系の外乱及び制御器Ｈ自身の摂動に対して高い頑健性を持つ制御器Ｈを設計することが可能となる。
【０１６０】
〔制御部１０の他の構成例〕
次に、制御器設計装置１に備えた制御部１０の他の構成例について説明する。第１構成例は、音響信号を複数の周波数帯域に分割した場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する例である。第２構成例は、音響信号を複数の周波数帯域に分割し、さらに音響信号のサンプルの間引きを行った場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する例である。
【０１６１】
（第１構成例：帯域分割後の音響信号にて制御器Ｈを設計）
まず、制御部１０の他の例として第１構成例について説明する。前述のとおり、第１構成例は、音響信号を複数の周波数帯域に分割した場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する例である。
【０１６２】
図１５は、制御部１０の他の例（第１構成例）を示すブロック図である。この制御部１０−１は、帯域通過フィルタ５０、及び図４に示した制御部１０を備えている。
【０１６３】
帯域通過フィルタ５０は、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力し、音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に対し、所定のカットオフ周波数にて帯域通過フィルタ処理を行う。そして、帯域通過フィルタ５０は、帯域通過フィルタ処理後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を制御部１０に出力する。
【０１６４】
制御部１０は、帯域通過フィルタ５０から帯域通過フィルタ処理後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力する。そして、制御部１０は、帯域通過フィルタ処理後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定して出力する。
【０１６５】
これにより、制御部１０−１にて、所定周波数の帯域に対する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1が決定される。
【０１６６】
図１６は、図１５に示した第１構成例の制御部１０−１により設計された制御器Ｈの適用例１を示すブロック図である。このシステムは、音響信号の周波数帯域を２分割した例であり、帯域通過フィルタ５１−１，５１−２及び制御器Ｈ−１ａ，Ｈ−１ｂを備えている。
【０１６７】
尚、図１６は、音響信号を図示しないスピーカ１０１−１〜１０１−ｍ１へ出力する際には、Ｄ／Ａコンバータ及びアンプを用いるが、これらの基本的な構成部は自明なものとして省略してある。後述する図１７、図１９及び図２０についても同様である。
【０１６８】
帯域通過フィルタ５１−１は、図１５に示した帯域通過フィルタ５０に対応し、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、予め設定された第１のカットオフ周波数にて帯域通過フィルタの処理を行う。そして、帯域通過フィルタ５１−１は、第１のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を制御器Ｈ−１ａに出力する。
【０１６９】
制御器Ｈ−１ａは、図１５に示した制御部１０−１により設計され、決定されたパラメータにて構成された遅延器Ｒｄａ、制御器Ｈ0ａ及び遅延器Ｒｃａを備えている。遅延器Ｒｄａ、制御器Ｈ0ａ及び遅延器Ｒｃａは、図１５に示した帯域通過フィルタ５０の周波数として、帯域通過フィルタ５１−１と同じ第１のカットオフ周波数を用いた場合に得られたパラメータにて構成される。
【０１７０】
制御器Ｈ−１ａは、帯域通過フィルタ５１−１から第１のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を入力し、図５に示した制御器Ｈと同じ処理を行い、音響信号u1a-1〜u1a-m1を生成して出力する。これにより、第１のカットオフ周波数の帯域における音響信号u1a-1〜u1a-m1が出力される。
【０１７１】
帯域通過フィルタ５１−２は、図１５に示した帯域通過フィルタ５０に対応し、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、予め設定された第２のカットオフ周波数（第１のカットオフ周波数とは異なる周波数）にて帯域通過フィルタ処理を行う。そして、帯域通過フィルタ５１−２は、第２のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を制御器Ｈ−１ｂに出力する。
【０１７２】
制御器Ｈ−１ｂは、図１５に示した制御部１０−１により設計され、決定されたパラメータにて構成された遅延器Ｒｄｂ、制御器Ｈ0ｂ及び遅延器Ｒｃｂを備えている。遅延器Ｒｄｂ、制御器Ｈ0ｂ及び遅延器Ｒｃｂは、図１５に示した帯域通過フィルタ５０の周波数として、帯域通過フィルタ５１−２と同じ第２のカットオフ周波数を用いた場合に得られたパラメータにて構成される。
【０１７３】
制御器Ｈ−１ｂは、帯域通過フィルタ５１−２から第２のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を入力し、図５に示した制御器Ｈと同じ処理を行い、音響信号u1b-1〜u1b-m1を生成して出力する。これにより、第２のカットオフ周波数の帯域における音響信号u1b-1〜u1b-m1が出力される。
【０１７４】
そして、第１のカットオフ周波数の帯域における音響信号u1a-1〜u1a-m1と第２のカットオフ周波数の帯域における音響信号u1b-1〜u1b-m1とがそれぞれ加算され、加算された音響信号がスピーカ１０１−１〜１０１−ｍ１へ出力される。この場合、音響信号u1a-1〜u1a-m1のみがスピーカ１０１−１〜１０１−ｍ１へ出力されるようにしてもよいし、音響信号u1b-1〜u1b-m1のみがスピーカ１０１−１〜１０１−ｍ１へ出力されるようにしてもよい。スピーカ１０１−１〜１０１−ｍ１が再生周波数帯域の異なる複数のスピーカユニットを備える場合には、音響信号u1a-1〜u1a-m1が、当該音響信号u1a-1〜u1a-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。また、音響信号u1b-1〜u1b-m1が、当該音響信号u1b-1〜u1b-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。
【０１７５】
図１７は、図１５に示した第１構成例の制御部１０−１により設計された制御器Ｈの適用例２を示すブロック図である。このシステムは、音響信号の周波数帯域を２分割した例であり、帯域通過フィルタ５１−１，５１−２、制御器Ｈ−１ａ及び他の制御器を備えている。このシステムには、本発明の実施形態にて設計された制御器Ｈ−１ａと従来技術にて設計された他の制御器とが混在している。
【０１７６】
帯域通過フィルタ５１−１，５１−２及び制御器Ｈ−１ａは、図１６に示した帯域通過フィルタ５１−１，５１−２及び制御器Ｈ−１ａと同じであるから、ここでは説明を省略する。
【０１７７】
他の制御器は、前述の非特許文献１等の従来の制御器設計装置により設計された制御器であり、帯域通過フィルタ５１−２から第２のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を入力し、音響信号u1’-1〜u1’-m1を生成して出力する。
【０１７８】
これにより、制御器Ｈ−１ａから第１のカットオフ周波数の帯域における音響信号u1a-1〜u1a-m1が出力され、他の制御器から第２のカットオフ周波数の帯域における音響信号u1’-1〜u1’-m1が出力される。そして、音響信号u1a-1〜u1a-m1と音響信号u1’-1〜u1’-m1とが加算され、加算された音響信号がスピーカ１０１−１〜１０１−ｍ１へ出力される。この場合、音響信号u1a-1〜u1a-m1及び音響信号u1’-1〜u1’-m1のうちのいずれかがスピーカ１０１−１〜１０１−ｍ１へ出力されるようにしてもよい。スピーカ１０１−１〜１０１−ｍ１が再生周波数帯域の異なる複数のスピーカユニットを備える場合には、音響信号u1a-1〜u1a-m1が、当該音響信号u1a-1〜u1a-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。また、音響信号u1’-1〜u1’-m1が、当該音響信号u1’-1〜u1’-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。
【０１７９】
以上のように、本発明の実施形態による制御器設計装置１の制御部１０−１によれば、音響信号を複数の周波数帯域に分割した場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定するようにした。
【０１８０】
これにより、前述の制御部１０と同様の効果を奏する。すなわち、帯域通過フィルタ５０にてフィルタ処理がなされた所定の周波数帯域の音響信号について、制御器Ｈの制御性能の低下がある程度許容され、設計に多少の誤差は生じるが、ゲインを小さくすることができる。
【０１８１】
制御部１０−１により第１のカットオフ周波数の帯域にて設計された制御器Ｈ−１ａは、帯域通過フィルタ５１−１にてフィルタ処理がなされた第１のカットオフ周波数の音響信号u2-1〜u2-m2に対し、ゲインが陽に抑制され、系の外乱及び制御器Ｈ−１ａ自身の摂動に対して高い頑健性を得ることが可能となる。
【０１８２】
尚、図１６及び図１７は、音響信号の周波数帯域を２分割した例であるが、音響信号の周波数帯域を３以上の周波数帯域に分割するようにしてもよい。この場合の制御器Ｈ−１ａ等は、周波数帯域毎に、当該周波数帯域の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて設計される。
【０１８３】
また、図１５に示した制御部１０−１は、測定した音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力し、帯域通過フィルタ５０にて、所定のカットオフ周波数による帯域通過フィルタの処理を行うようにした。これに対し、所定のカットオフ周波数により帯域制限された音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2が測定された場合、制御部１０−１は、当該所定のカットオフ周波数により帯域制限された音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を直接入力するようにしてもよい。この場合、制御部１０−１は、帯域通過フィルタ５０を備えていない。
【０１８４】
（第２構成例：帯域分割及び間引き後の音響信号にて制御器Ｈを設計）
次に、第２構成例について説明する。前述のとおり、第２構成例は、音響信号を複数の周波数帯域に分割し、さらに音響信号のサンプルの間引きを行った場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する例である。
【０１８５】
図１８は、制御部１０の他の例（第２構成例）を示すブロック図である。この制御部１０−２は、帯域通過フィルタ５０、間引き部５２及び図４に示した制御部１０を備えている。
【０１８６】
帯域通過フィルタ５０は、図１５に示した帯域通過フィルタ５０と同じであるからここでは説明を省略する。
【０１８７】
間引き部５２は、帯域通過フィルタ５０から帯域通過フィルタ処理後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力する。そして、間引き部５２は、帯域通過フィルタ５０のカットオフ周波数に応じて、帯域通過フィルタ処理後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に対しサンプルの間引き（ダウンサンプリング）を行う。間引き部５２は、間引き後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を制御部１０に出力する。
【０１８８】
これにより、間引き後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2のサンプリング周波数が低い場合、制御部１０及び後述する制御器Ｈ−１ｃにおけるモデルの次数を低く抑えることができ、信号処理量を削減することができる。
【０１８９】
制御部１０は、間引き部５２から間引き後の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力し、図１５に示した制御部１０と同じ処理を行う。
【０１９０】
これにより、制御部１０−２にて、所定周波数の帯域に対する制御器Ｈ0の係数行列Ａ0，Ｂ0，Ｃ0，Ｄ0、遅延器Ｒｄの遅延時間Ｒd1〜Ｒdm2及び遅延器Ｒｃの遅延時間Ｒc1〜Ｒcm1が決定される。
【０１９１】
図１９は、図１８に示した第２構成例の制御部１０−２により設計された制御器Ｈの適用例１を示すブロック図である。このシステムは、音響信号の周波数帯域を２分割した例であり、帯域通過フィルタ５１−１，５１−２、間引き部５３−１，５３−２、制御器Ｈ−１ｃ、他の制御器及び増幅器５４−１，５４−２を備えている。このシステムには、本発明の実施形態にて設計された制御器Ｈ−１ｃと従来技術にて設計された他の制御器とが混在している。尚、本発明の実施形態にて設計された制御器Ｈ−１ｃと制御器Ｈ−１ｄとを並べて構成するようにしてもよい。
【０１９２】
帯域通過フィルタ５１−１，５１−２は、図１６に示した帯域通過フィルタ５１−１，５１−２と同じであるから、ここでは説明を省略する。
【０１９３】
間引き部５３−１は、帯域通過フィルタ５１−１から第１のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を入力する。そして、間引き部５３−１は、帯域通過フィルタ５１−１の第１のカットオフ周波数に応じて、図１８に示した間引き部５２と同様に、帯域通過フィルタ処理後の音響信号u2-1〜u2-m2に対しサンプルの間引きを行う。そして、間引き部５３−１は、間引き後の音響信号u2-1〜u2-m2を制御器Ｈ−１ｃに出力する。
【０１９４】
制御器Ｈ−１ｃは、図１８に示した制御部１０−２により設計され、決定されたパラメータにて構成された遅延器Ｒｄ、制御器Ｈ0及び遅延器Ｒｃを備えている。遅延器Ｒｄ、制御器Ｈ0及び遅延器Ｒｃは、図１８に示した帯域通過フィルタ５０のカットオフ周波数及び間引き部５２の間引き間隔として、帯域通過フィルタ５１−１と同じ第１のカットオフ周波数、及び間引き部５３−１と同じ間引き間隔を用いた場合に得られたパラメータにて構成される。
【０１９５】
制御器Ｈ−１ｃは、間引き部５３−１から間引き後の音響信号u2-1〜u2-m2を入力し、図５に示した制御器Ｈと同じ処理を行い、増幅前の音響信号u1-1〜u1-m1を生成して増幅器５４−１に出力する。
【０１９６】
増幅器５４−１は、制御器Ｈ−１ｃから増幅前の音響信号u1-1〜u1-m1を入力し、間引き部５３−１の間引き量に応じて、増幅前の音響信号u1-1〜u1-m1を増幅し、音響信号u1c-1〜u1c-m1を生成して出力する。
【０１９７】
間引き部５３−２は、帯域通過フィルタ５１−２から第２のカットオフ周波数による帯域通過フィルタ処理後の音響信号u2-1〜u2-m2を入力する。そして、間引き部５３−２は、帯域通過フィルタ５１−２の第２のカットオフ周波数に応じて、図１８に示した間引き部５２と同様に、帯域通過フィルタ処理後の音響信号u2-1〜u2-m2に対しサンプルの間引きを行う。そして、間引き部５３−２は、間引き後の音響信号u2-1〜u2-m2を他の制御器に出力する。
【０１９８】
他の制御器は、前述の非特許文献１等の従来の制御器設計装置により設計された制御器であり、間引き部５３−２から間引き後の音響信号u2-1〜u2-m2を入力し、増幅前の音響信号u1-1〜u1-m1を生成して出力する。
【０１９９】
増幅器５４−２は、他の制御器から増幅前の音響信号u1-1〜u1-m1を入力し、間引き部５３−２の間引き量に応じて、増幅前の音響信号u1-1〜u1-m1を増幅し、音響信号u1’-1〜u1’-m1を生成して出力する。
【０２００】
これにより、増幅器５４−１から第１のカットオフ周波数の帯域における間引き及び増幅後の音響信号u1c-1〜u1c-m1が出力され、増幅器５４−２から第２のカットオフ周波数の帯域における間引き及び増幅後の音響信号u1’-1〜u1’c-m1が出力される。そして、音響信号u1c-1〜u1c-m1と音響信号u1’-1〜u1’-m1とが加算され、加算された音響信号がスピーカ１０１−１〜１０１−ｍ１へ出力される。この場合、音響信号u1c-1〜u1c-m1及び音響信号u1’-1〜u1’-m1のいずれかがスピーカ１０１−１〜１０１−ｍ１へ出力されるようにしてもよい。スピーカ１０１−１〜１０１−ｍ１が再生周波数帯域の異なる複数のスピーカユニットを備える場合には、音響信号u1a-1〜u1a-m1が、当該音響信号u1a-1〜u1a-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。また、音響信号u1’-1〜u1’-m1が、当該音響信号u1’-1〜u1’-m1の通過帯域を再生周波数帯域に含むスピーカユニットへ出力されるようにしてもよい。
【０２０１】
図２０は、図１８に示した第２構成例の制御部１０−２により設計された制御器Ｈの適用例２を示すブロック図である。このシステムは、音響信号の周波数帯域を２分割した例であり、帯域通過フィルタ５１−１，５１−２、間引き部５３−１，５３−２、制御器Ｈ−１ｃ、他の制御器、補間及びＬＰＦ部５５−１，５５−２、増幅器５４−１，５４−２及び加算器５６を備えている。このシステムには、本発明の実施形態にて設計された制御器Ｈ−１ｃと従来技術にて設計された他の制御器とが混在している。尚、本発明の実施形態にて設計された制御器Ｈ−１ｃと制御器Ｈ−１ｄとを並べて構成するようにしてもよい。
【０２０２】
図１９に示したシステムと図２０に示すシステムとを比較すると、図２０のシステムは、図１９に示したシステムに加え、さらに、制御器Ｈ−１ｃと増幅器５４−１との間に補間及びＬＰＦ部５５−１を備え、他の制御器と増幅器５４−２との間に補間及びＬＰＦ部５５−２を備え、加算器５６を備えている点で相違する。図２０において、図１９と共通する部分には図１９と同一の符号を付し、その詳しい説明は省略する。
【０２０３】
補間及びＬＰＦ部５５−１は、制御器Ｈ−１ｃから音響信号u1-1〜u1-m1を入力し、音響信号u1-1〜u1-m1に対し、間引き部５３−１による間引きとは逆の処理である補間（アップサンプリング）を行う。これにより、元のサンプリング周波数に戻すことができる。そして、補間及びＬＰＦ部５５−１は、補間後の音響信号u1-1〜u1-m1に対し、帯域通過フィルタ５１−１と同じ第１のカットオフ周波数のＬＰＦ処理を施し、ＬＰＦ処理後の音響信号u1-1〜u1-m1を増幅器５４−１に出力する。
【０２０４】
これにより、補間処理により生じる折り返し歪は、帯域通過フィルタ５１−１と同じカットオフ周波数を用いる帯域通過フィルタのＬＰＦ処理により削除することができる。
【０２０５】
補間及びＬＰＦ部５５−２は、他の制御器から音響信号u1’-1〜u1’-m1を入力し、音響信号u1’-1〜u1’-m1に対し、間引き部５３−２による間引きとは逆の補間を行う。これにより、元のサンプリング周波数に戻すことができる。そして、補間及びＬＰＦ部５５−２は、補間後の音響信号u1’-1〜u1’-m1に対し、帯域通過フィルタ５１−２と同じ第２のカットオフ周波数のＬＰＦを施し、ＬＰＦ後の音響信号u1’-1〜u1’-m1を増幅器５４−２に出力する。
【０２０６】
これにより、補間処理により生じる折り返し歪は、間引き部５３−２と同じカットオフ周波数を用いる帯域通過フィルタのＬＰＦ処理により削除することができる。増幅器５４−１，５４−２の処理は、図１９にて説明したとおりである。
【０２０７】
加算器５６は、増幅器５４−１から増幅後の音響信号u1c-1〜u1c-m1を入力すると共に、増幅器５４−２から増幅後の音響信号u1’-1〜u1’-m1を入力し、音響信号u1c-1〜u1c-m1及び音響信号u1’-1〜u1’-m1を加算し、加算後の音響信号u1d-1〜u1d-m1を出力する。
【０２０８】
以上のように、本発明の実施形態による制御器設計装置１の制御部１０−２によれば、音響信号を複数の周波数帯域に分割し、さらに音響信号のサンプルの間引きを行った場合の帯域毎に、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定するようにした。
【０２０９】
これにより、前述の制御部１０と同様の効果を奏する。すなわち、帯域通過フィルタ５０によりフィルタ処理がなされた所定の周波数帯域の音響信号について、制御器Ｈの制御性能の低下がある程度許容され、設計に多少の誤差は生じるが、ゲインを小さくすることができる。
【０２１０】
制御部１０−２により第１のカットオフ周波数の帯域にて設計された制御器Ｈ−１ｃは、帯域通過フィルタ５１−１及び間引き部５３−１にて生成された第１のカットオフ周波数及び間引き後の音響信号u2-1〜u2-m2に対し、ゲインが陽に抑制され、系の外乱及び制御器Ｈ−１ｃ自身の摂動に対して高い頑健性を得ることが可能となる。
【０２１１】
尚、図１９及び図２０は、音響信号の周波数帯域を２分割した例であるが、図１６及び図１７と同様に、音響信号の周波数帯域を３以上の周波数帯域に分割するようにしてもよい。この場合の制御器Ｈ−１ｃ等は、周波数帯域毎に、当該周波数帯域の音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2に基づいて設計される。また、分割した全ての周波数帯域のそれぞれについて、制御部１０−２により設計された制御器Ｈを用いるようにしてもよい。
【０２１２】
また、図１８に示した制御部１０−２は、測定した音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を入力し、帯域通過フィルタ５０にて、所定のカットオフ周波数による帯域通過フィルタ処理を行い、間引き部５２にて間引き処理を行うようにした。これに対し、所定のカットオフ周波数かつ間引き処理がなされた音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2が測定された場合、制御部１０−２は、当該音響信号u1-1〜u1-m1,u2-1〜u2-m2,y1,y2を直接入力するようにしてもよい。この場合、制御部１０−２は、帯域通過フィルタ５０及び間引き部５２を備えていない。
【０２１３】
図５に示した制御器Ｈのハードウェア構成は、制御器設計装置１と同様に、通常のコンピュータを使用することができる。制御器Ｈは、ＣＰＵ、ＲＡＭ等の揮発性の記憶媒体、ＲＯＭ等の不揮発性の記憶媒体、及びインタフェース等を備えたコンピュータによって構成される。制御器Ｈに備えた遅延器Ｒｄ、制御器Ｈ0及び遅延器Ｒｃの各機能は、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。これらのプログラムは、前記記憶媒体に格納されており、ＣＰＵに読み出されて実行される。また、これらのプログラムは、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等の記憶媒体に格納して頒布することもでき、ネットワークを介して送受信することもできる。図１６及び図１７に示した制御器Ｈ−１ａ、図１６に示した制御器Ｈ−１ｂ、並びに図１９及び図２０に示した制御器Ｈ−１ｃについても同様である。
【符号の説明】
【０２１４】
１  制御器設計装置
１０  制御部
１１  ＣＰＵ
１２  記憶部
１３  記憶装置
１４  操作／入力部
１５  表示出力インタフェース部
１６  通信部
１７  システムバス
２０  同定部
２１  遅延時間分離部
２２  システム構成部
２３  パラメータ決定部
２４  遅延時間補償部（遅延時間算出部）
３０，３１，４２  遅延器
４０，４３，４４，４５  乗算器
４１，４６  加算器
４７  減算器
５０，５１  帯域通過フィルタ
５２，５３  間引き部
５４  増幅器
５５  補間及びＬＰＦ部
５６  加算器
１０１，１０３  スピーカ
１０２  マイクロホン
１０４  聴取者
１０５  耳
Ｇｐ  制御対象
Ｇｐ＃  遅延時間が分離された制御対象（分離制御対象）
Ｈinv  逆システム
Ｇｔ  目標システム
Ｇｔ＃  遅延時間が分離された目標システム（分離目標システム）
Ｇｗ  結合システム
Ｈall  全体システム
Ｈ  制御器
Ｈ0  制御器（仮制御器）
Ｒｄ  遅延器（第１遅延器）
Ｒｃ  遅延器（第２遅延器）
【図１】
2019047460.tif 000025
【図２】
2019047460.tif 000026
【図３】
2019047460.tif 000027
【図４】
2019047460.tif 000028
【図５】
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【図６】
2019047460.tif 000030
【図７】
2019047460.tif 000031
【図８】
2019047460.tif 000032
【図９】
2019047460.tif 000033
【図１０】
2019047460.tif 000034
【図１１】
2019047460.tif 000035
【図１２】
2019047460.tif 000036
【図１３】
2019047460.tif 000037
【図１４】
2019047460.tif 000038
【図１５】
2019047460.tif 000039
【図１６】
2019047460.tif 000040
【図１７】
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【図１８】
2019047460.tif 000042
【図１９】
2019047460.tif 000043
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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