(57)【要約】【課題】信頼性が高く安定した電気特性を有する半導体装置を提供する。【解決手段】チャネルが形成される酸化物半導体層の上層と下層に接して、該酸化物半導体層を構成する金属元素のうち、１種類以上の同じ金属元素を含む酸化物層を形成することで、該酸化物半導体層の上側界面と下側界面に界面準位が生成されにくくする。また、酸化物半導体層と接する酸化物層に、電子親和力が酸化物半導体層の電子親和力よりも小さい材料を用いることで、チャネルに流れる電子は、酸化物半導体層と接する酸化物層内にほとんど移動することなく、主として酸化物半導体層内を移動する。よって、酸化物層の外側に形成される絶縁層と酸化物層の界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。【選択図】図１
2019047138.tif 000002
【特許請求の範囲】
【請求項１】
第１の酸化物層と、
前記第１の酸化物層上の、酸化物半導体層と、
前記酸化物半導体層上の、第２の酸化物層と、
前記酸化物半導体層と、ゲート絶縁膜を介して重なる領域を有するゲート電極と、
ソース電極と、
ドレイン電極と、を有し、
前記第１の酸化物層の端部は、第１のテーパ角を有し、
前記酸化物半導体層の端部は、第２のテーパ角を有し、
前記第２の酸化物層の端部は、第３のテーパ角を有し、
前記第１のテーパ角又は前記第３のテーパ角は、前記第２のテーパ角より大きい、半導体装置。
【請求項２】
第１の酸化物層と、
前記第１の酸化物層上の、酸化物半導体層と、
前記酸化物半導体層上の、第２の酸化物層と、
前記酸化物半導体層と、ゲート絶縁膜を介して重なる領域を有するゲート電極と、
ソース電極と、
ドレイン電極と、を有し、
前記第１の酸化物層の端部は、第１のテーパ角を有し、
前記酸化物半導体層の端部は、第２のテーパ角を有し、
前記第２の酸化物層の端部は、第３のテーパ角を有し、
前記第１のテーパ角又は前記第３のテーパ角は、前記第２のテーパ角より大きく、
前記第１の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記第１の酸化物層におけるＩｎに対するＧａの割合は、前記酸化物半導体層におけるＩｎに対するＧａの割合より高く、
前記第２の酸化物層におけるＩｎに対するＧａの割合は、前記酸化物半導体層におけるＩｎに対するＧａの割合より高い、半導体装置。
【請求項３】
請求項１又は請求項２において、
前記ソース電極の端部及び前記ドレイン電極の端部はそれぞれ、第４のテーパ角を有し、
前記第４のテーパ角は、８０°以下である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置
および電子機器などは、全て半導体装置と言える。
【背景技術】
【０００３】
半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴともいう。））を構成する
技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置のような電子
デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系
半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタのチャネル形成領域として、インジウム（Ｉｎ）、ガリウム（Ｇａ
）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特
許文献１参照）。
【０００５】
また、酸化物半導体は製造プロセス中において酸素が脱離し、酸素欠損を形成することが
知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−２２２７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体層中に生じた酸素欠損は局在準位を生成し、該酸化物半導体層を用いたトラ
ンジスタなどの半導体装置の電気特性低下の原因となる。
【０００８】
また、酸化物半導体層中の、酸化物半導体層と絶縁層が積層する界面近傍では、酸素欠損
に起因する界面準位が生成されやすい。界面準位の増加は、キャリアの散乱や捕獲を生じ
、トランジスタの電界効果移動度の低下や、オフ電流が増加する原因となる。また、界面
準位の増加は、トランジスタのしきい値電圧を変動させ、電気特性のばらつきが増加する
原因となる。よって、界面準位の増加は、トランジスタの電気特性を劣化させ、トランジ
スタの信頼性を低下させる。
【０００９】
本発明の一態様は、局在準位の少ない酸化物半導体を提供することを課題の一とする。
【００１０】
本発明の一態様は、電気特性のばらつきが小さい半導体装置を提供することを課題の一と
する。
【００１１】
本発明の一態様は、信頼性が高く安定した電気特性を有する半導体装置を提供することを
課題の一とする。
【００１２】
本発明の一態様は、電気特性が良好な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
チャネルが形成される酸化物半導体層に接して、該酸化物半導体層を構成する金属元素の
うち、１種類以上の同じ金属元素を含む酸化物層を形成する。このような酸化物層と酸化
物半導体層の積層は、その界面に界面準位が生成されにくい。
【００１４】
また、チャネルが形成される酸化物半導体層を、２つの酸化物層で挟むことで、該酸化物
半導体層の上側界面と下側界面に、界面準位が生成されにくくすることができる。具体的
には、チャネルが形成される酸化物半導体層の上層と下層に接して、該酸化物半導体層を
構成する金属元素のうち、１種類以上の同じ金属元素を含む酸化物層を形成する。
【００１５】
また、酸化物半導体層と接する酸化物層に、電子親和力が酸化物半導体層の電子親和力よ
りも小さい材料を用いる。このような構造とすることで、チャネルに流れる電子は、酸化
物半導体層と接する酸化物層内にほとんど移動することなく、主として酸化物半導体層内
を移動する。よって、酸化物層の外側に形成される絶縁層と酸化物層の界面に準位が存在
したとしても、当該準位は電子の移動にほとんど影響しない。
【００１６】
すなわち、酸化物層と絶縁層の界面近傍には、不純物や欠陥に起因したトラップ準位が形
成され得るものの、絶縁層と酸化物半導体層の間に酸化物層が介在することにより、酸化
物半導体層を当該トラップ準位から遠ざけることができる。
【００１７】
また、酸化物半導体層と接する酸化物層と絶縁層の間に、さらに酸化物層を設けることで
、酸化物半導体層を上記トラップ準位からより遠ざけることができる。なお、酸化物半導
体層と接する酸化物層と絶縁層の間に設ける酸化物層は、酸化物半導体層と接する酸化物
層を構成する金属元素のうち、１種類以上の同じ金属元素を含むことが好ましい。
【００１８】
また、酸化物半導体層と接する酸化物層と絶縁層の間に設ける酸化物層は、酸化物半導体
層と接する酸化物層の電子親和力よりも小さい電子親和力を有することが好ましい。
【００１９】
本発明の一態様は、第１の酸化物層上に形成された酸化物半導体層と、酸化物半導体層上
に形成された第２の酸化物層と、第２の酸化物層に接して形成された第１の電極および第
２の電極と、酸化物半導体層の一部に接し、第１の電極および第２の電極上に形成された
第３の酸化物層と、第３の酸化物層上に形成された絶縁層と、絶縁層上に形成された第３
の電極と、を有することを特徴とする。
【００２０】
第１の電極または第２の電極の一方は、ソース電極として機能し、第１の電極または第２
の電極の他方は、ドレイン電極として機能することができる。第３の電極は、ゲート電極
として機能することができる。
【００２１】
本発明の一態様は、第１の酸化物層と第２の酸化物層の間に酸化物半導体層を有する積層
体と、ソース電極と、ドレイン電極と、第３の酸化物層と、ゲート絶縁層と、ゲート電極
と、を有し、ソース電極とドレイン電極は、積層体の一部に接して形成され、第３の酸化
物層は、積層体の一部に接して、ソース電極とドレイン電極上の一部と重畳して形成され
、ゲート電極は、ゲート絶縁層を介して、酸化物半導体層と重畳していることを特徴とす
る。
【発明の効果】
【００２２】
本発明の一態様により、局在準位の少ない酸化物半導体を提供することができる。
【００２３】
本発明の一態様により、電気特性のばらつきが小さい半導体装置を提供することができる
。
【００２４】
本発明の一態様により、信頼性が高く安定した電気特性を有する半導体装置を提供するこ
とができる。
【００２５】
本発明の一態様により、電気特性が良好な半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の一例を説明する上面図および断面図。
【図２】半導体装置の作製方法の一例を説明する断面図。
【図３】島状に加工した積層体の端部断面形状の一例を説明する図。
【図４】ターゲットからスパッタリング粒子が剥離する様子を示す図。
【図５】Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造の一例を示す図。
【図６】スパッタリング粒子が被形成面に到達し、堆積する様子を示す図。
【図７】積層体のＴｏＦ−ＳＩＭＳ分析結果を示す図。
【図８】積層体のＣＰＭ測定結果を示す図。
【図９】積層体のエネルギーバンド構造を説明する図。
【図１０】積層体のエネルギーバンド構造を説明する図。
【図１１】半導体装置の一例を説明する上面図および断面図。
【図１２】半導体装置の一例を説明する上面図および断面図。
【図１３】半導体装置の作製方法の一例を説明する断面図。
【図１４】半導体装置の一例を説明する上面図および断面図。
【図１５】半導体装置の一例を説明する上面図および断面図。
【図１６】半導体装置の一例を説明する上面図および断面図。
【図１７】ＭＣＵの構成例を説明するブロック図。
【図１８】不揮発性記憶部を有するレジスタの一例を説明する回路図。
【図１９】半導体装置の一例を説明する図。
【図２０】表示装置の一例を説明する図。
【図２１】表示装置の一例を説明する図。
【図２２】表示装置に適用可能な画素回路の一例を説明する図。
【図２３】電子機器の一例を示す図。
【図２４】酸化物半導体層を用いたトランジスタの電気特性の変動を説明する図。
【図２５】酸化物半導体層を用いたトランジスタにおけるエネルギーバンド構造図。
【図２６】酸化物半導体層を用いたトランジスタの劣化モードを示す図。
【図２７】酸化物半導体層を用いたトランジスタのエネルギーバンド構造図と対応する劣化モデルを示す図。
【図２８】酸化物半導体層を用いたトランジスタのエネルギーバンド構造図と対応する劣化モデルを示す図。
【図２９】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
【００２８】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製
造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りす
ることがあるが、理解を容易にするため省略して示すことがある。
【００２９】
第１、第２として付される序数詞は、構成要素の混同を避けるため便宜上用いるものであ
り、工程順または積層順など、なんらかの順番や順位を示すものではない。
【００３０】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００３１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
【００３２】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難である。このため、
本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるも
のとする。
【００３３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００３４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【００３５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【００３６】
（実施の形態１）
本実施の形態では、半導体装置の一形態として、トランジスタ１００を例示して説明する
。
【００３７】
〔１−１．半導体装置の構成例〕
図１に、半導体装置の一形態であるトランジスタ１００を示す。トランジスタ１００は、
トップゲート型のトランジスタの１つである。図１（Ａ）はトランジスタ１００の上面図
である。また、図１（Ｂ）は、図１（Ａ）中の一点鎖線Ａ１−Ａ２で示す部位の断面図で
あり、図１（Ｃ）は、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位の断面図である。ま
た、図１（Ｄ）は、図１（Ｂ）に示す部位１１０の拡大図である。なお、図１（Ａ）では
、一部の構成要素の記載を省略している。
【００３８】
トランジスタ１００は、絶縁層１０２上に形成されている。また、絶縁層１０２は、基板
１０１上に形成されている。トランジスタ１００は、絶縁層１０２上に形成された積層体
１０３を有し、積層体１０３上に形成されたソース電極１０４ａ及びドレイン電極１０４
ｂを有する。また、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３上に
、酸化物層１０５が形成され、酸化物層１０５上に絶縁層１０６が形成されている。
【００３９】
また、絶縁層１０６上にゲート電極１０７が形成されている。ゲート電極１０７は、絶縁
層１０６及び酸化物層１０５を介して積層体１０３と重畳している。
【００４０】
また、ゲート電極１０７上に絶縁層１０８が形成されている。絶縁層１０８は、ゲート電
極１０７、絶縁層１０６、酸化物層１０５、ソース電極１０４ａ、ドレイン電極１０４ｂ
、及び積層体１０３覆って形成される。
【００４１】
〔１−１−１．基板〕
基板１０１として用いる基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる
程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。
【００４２】
また、基板１０１としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基
板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
【００４３】
なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、
他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置
してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトラン
ジスタや容量素子などとの間に、剥離層を設けるとよい。
【００４４】
〔１−１−２．下地層〕
絶縁層１０２は下地層として機能し、基板１０１からの不純物元素の拡散を防止または低
減することができる。絶縁層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化
アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン
、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イット
リウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタ
ルから選ばれた材料を、単層でまたは積層して形成する。なお、本明細書中において、窒
化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化と
は、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量
は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａ
ｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００４５】
また、絶縁層１０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅ
ｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、
パルスレーザー堆積法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）
、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成す
ることができる。また、絶縁層１０２中の水素の含有量は、好ましくは５×１０１９ｃｍ
−３未満、さらに好ましくは５×１０１８ｃｍ−３未満とする。
【００４６】
絶縁層１０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした
多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。ま
た、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の
小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の
信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは
５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。
【００４７】
また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層は水
素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出
量は、昇温脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、ま
たはほとんど透過しない窒化シリコン層を用いる。
【００４８】
絶縁層１０２の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎ
ｍ以下とすればよい。
【００４９】
なお、本明細書等における”過剰酸素”とは、加熱処理により酸化物層中、酸化物半導体
層中、酸化シリコン層中、酸化窒化シリコン層中などを移動可能な酸素、化学量論的組成
である酸素より過剰に存在する酸素、または酸素欠損に入り酸素欠損を低減する機能を有
する酸素をいう。
【００５０】
また、過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することが
できる酸化シリコン層をいう。また、過剰酸素を含む絶縁層は、加熱処理によって酸素を
放出する絶縁層である。
【００５１】
加熱処理によって酸素を放出する絶縁層は、ＴＤＳ分析によって１×１０１８ａｔｏｍｓ
／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃ
ｍ３以上の酸素（酸素原子数に換算）を放出することもある。
【００５２】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００５３】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【００５４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１
）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの
全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存
在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量
数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界におけ
る存在比率が極微量であるため考慮しない。
【００５５】
【数１】
2019047138.tif 000003
【００５６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１
×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
【００５７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００５８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【００５９】
または、加熱処理によって酸素を放出する層は、過酸化ラジカルを含むこともある。具体
的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上
であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍
に非対称の信号を有することもある。
【００６０】
または、過剰酸素を含む絶縁層は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ＲＢＳにより測定した値である。
【００６１】
なお、基板１０１と、後に設ける積層体１０３との絶縁性が確保できるようであれば、絶
縁層１０２を設けない構成とすることもできる。
【００６２】
〔１−１−３．積層体〕
積層体１０３は、酸化物層１０３ａと、酸化物層１０３ａ上に形成された酸化物半導体層
１０３ｂと、酸化物半導体層１０３ｂ上に形成された酸化物層１０３ｃを有する。また、
酸化物層１０３ａ及び酸化物層１０３ｃは、絶縁性を示す酸化物層であってもよいし、半
導体特性を示す酸化物（酸化物半導体）層であってもよい。
【００６３】
酸化物層１０３ａ、酸化物半導体層１０３ｂ、及び酸化物層１０３ｃは、ＩｎもしくはＧ
ａの一方、または両方を含む。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物
）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元
素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ
またはＨｆから選ばれた１種類以上の元素。）がある。
【００６４】
また、酸化物半導体層１０３ｂに接する酸化物層１０３ａ、及び酸化物層１０３ｃは、酸
化物半導体層１０３ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料
により形成されることが好ましい。このような材料を用いると、酸化物層１０３ａ及び酸
化物層１０３ｃと、酸化物半導体層１０３ｂとの界面に界面準位を生じにくくすることが
できる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界
効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつ
きを低減することが可能となる。
【００６５】
酸化物層１０３ａ、酸化物半導体層１０３ｂ、および酸化物層１０３ｃの形成を、途中で
大気に曝すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連
続して行うことにより、酸化物層１０３ａ及び酸化物層１０３ｃと、酸化物半導体層１０
３ｂとの界面準位をさらに生じにくくすることができる。
【００６６】
酸化物層１０３ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ
以下とする。また、酸化物半導体層１０３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ま
しくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。な
お、酸化物層１０３ｃの厚さは、３ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎ
ｍ以下とする。
【００６７】
なお、本実施の形態に示すトランジスタ１００は、ソース電極１０４ａ及びドレイン電極
１０４ｂが酸化物層１０３ｃと接する構成を有する。ソース電極１０４ａ及びドレイン電
極１０４ｂと酸化物半導体層１０３ｂの接続抵抗を低下させるため、酸化物層１０３ｃは
なるべく薄く形成することが好ましい。
【００６８】
よって、酸化物層１０３ａの厚さは、酸化物層１０３ｃよりも大きい方が好ましい。換言
すると、酸化物層１０３ｃの厚さは、酸化物層１０３ａよりも小さい方が好ましい。
【００６９】
また、酸化物半導体層１０３ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物層１０３ａもＩｎ
−Ｍ−Ｚｎ酸化物であるとき、酸化物層１０３ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［
原子数比］、酸化物半導体層１０３ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］
とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物層１０３ａおよび酸化物半導
体層１０３ｂを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であ
り、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げ
られる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物層１
０３ａおよび酸化物半導体層１０３ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２
／ｘ２よりも２倍以上大きくなる酸化物層１０３ａおよび酸化物半導体層１０３ｂを選択
する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物層１０
３ａおよび酸化物半導体層１０３ｂを選択する。このとき、酸化物半導体層１０３ｂにお
いて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好まし
い。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下して
しまうため、ｙ１はｘ１の３倍未満であると好ましい。酸化物層１０３ａを上記構成とす
ることにより、酸化物層１０３ａを、酸化物半導体層１０３ｂよりも酸素欠損が生じにく
い層とすることができる。
【００７０】
また、酸化物半導体層１０３ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物層１０３ｃもＩｎ
−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１０３ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：
ｚ２［原子数比］、酸化物層１０３ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］
とすると、ｙ３／ｘ３がｙ２／ｘ２よりも大きくなる酸化物半導体層１０３ｂおよび酸化
物層１０３ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であ
り、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げ
られる。好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導
体層１０３ｂおよび酸化物層１０３ｃを選択する。さらに好ましくは、ｙ３／ｘ３がｙ２
／ｘ２よりも２倍以上大きくなる酸化物半導体層１０３ｂおよび酸化物層１０３ｃを選択
する。より好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体
層１０３ｂおよび酸化物層１０３ｃを選択する。このとき、酸化物半導体層１０３ｂにお
いて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好まし
い。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下して
しまうため、ｙ２はｘ２の３倍未満であると好ましい。酸化物層１０３ｃを上記構成とす
ることにより、酸化物層１０３ｃを、酸化物半導体層１０３ｂよりも酸素欠損が生じにく
い層とすることができる。
【００７１】
なお、酸化物層１０３ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好
ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましく
はＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半
導体層１０３ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくは
Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが
３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層１０３ｃ
がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔ
ｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【００７２】
例えば、ＩｎまたはＧａを含む酸化物層１０３ａおよび酸化物層１０３ｃとして、Ｉｎ：
Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ
酸化物や、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：６：４、または１：９：６などの原子数
比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。酸化物
半導体層１０３ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のタ
ーゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物
層１０３ａ、酸化物層１０３ｃ、および酸化物半導体層１０３ｂの原子数比はそれぞれ、
誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【００７３】
積層体１０３を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導
体層１０３ｂ中の酸素欠損及び不純物濃度を低減し、酸化物半導体層１０３ｂを真性また
は実質的に真性と見なせる半導体層とすることが好ましい。また、酸化物半導体層１０３
ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ま
しい。具体的には、酸化物半導体層１０３ｂのキャリア密度を、１×１０１７／ｃｍ３未
満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
【００７４】
また、酸化物半導体層１０３ｂにおいて、水素、窒素、炭素、シリコン、および主成分以
外の金属元素は不純物となる。酸化物半導体層１０３ｂ中の不純物濃度を低減するために
は、近接する酸化物層１０３ａ中および酸化物層１０３ｃ中の不純物濃度も酸化物半導体
層１０３ｂと同程度まで低減することが好ましい。
【００７５】
特に、酸化物半導体層１０３ｂにシリコンが高い濃度で含まれることにより、酸化物半導
体層１０３ｂにシリコンに起因する不純物準位が形成される。該不純物準位は、トラップ
となり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣
化を小さくするためには、酸化物半導体層１０３ｂのシリコン濃度を１×１０１９ａｔｏ
ｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは
１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物層１０３ａと酸化物半
導体層１０３ｂとの界面、および酸化物半導体層１０３ｂと酸化物層１０３ｃとの界面の
シリコン濃度についても、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る。
【００７６】
また、酸化物半導体層１０３ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密
度を増大させてしまう。酸化物半導体層１０３ｂを真性または実質的に真性とするために
は、酸化物半導体層１０３ｂ中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏ
ｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００７７】
なお、酸化物半導体層１０３ｂにシリコンおよび炭素が高い濃度で含まれることにより、
酸化物半導体層１０３ｂの結晶性を低下させることがある。酸化物半導体層１０３ｂの結
晶性を低下させないためには、酸化物半導体層１０３ｂのシリコン濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体層１０３ｂ
の結晶性を低下させないためには、酸化物半導体層１０３ｂの炭素濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
【００７８】
ここで、酸化物半導体膜の構造について説明する。
【００７９】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００８０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【００８１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【００８２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【００８３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００８４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００８５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【００８６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【００８７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【００８８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００８９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００９０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【００９１】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【００９２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００９３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【００９４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【００９５】
次に、積層体１０３に含まれる酸化物層１０３ａ、酸化物半導体層１０３ｂ、及び酸化物
層１０３ｃの結晶性について説明する。
【００９６】
積層体１０３において、酸化物層１０３ａ、酸化物半導体層１０３ｂ、及び酸化物層１０
３ｃは、非晶質または結晶質のどちらを有していてもよい。ここで、結晶質とは、微結晶
、多結晶、単結晶などをいう。
【００９７】
積層体１０３において、少なくとも酸化物半導体層１０３ｂは結晶質であることが好まし
い。特に、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であると好ましい。
【００９８】
酸化物半導体層１０３ｂをＣＡＡＣ−ＯＳとするためには、酸化物半導体層１０３ｂが形
成される表面が非晶質であると好ましい。酸化物半導体層１０３ｂが形成される表面が結
晶質であると、酸化物半導体層１０３ｂの結晶性が乱れやすく、ＣＡＡＣ−ＯＳが形成さ
れにくい。
【００９９】
また、酸化物半導体層１０３ｂが形成される表面はＣＡＡＣ−ＯＳと同様の結晶質を有し
ていてもよい。酸化物半導体層１０３ｂが形成される表面がＣＡＡＣ−ＯＳと同様の結晶
質を有している場合は、酸化物半導体層１０３ｂもＣＡＡＣ−ＯＳになりやすい。
【０１００】
よって、酸化物半導体層１０３ｂをＣＡＡＣ−ＯＳとするためには、下地である酸化物層
１０３ａが非晶質であるか、ＣＡＡＣ−ＯＳと同様の結晶質であると好ましい。
【０１０１】
また、酸化物半導体層１０３ｂがＣＡＡＣ−ＯＳであるとき、酸化物半導体層１０３ｂ上
に形成される酸化物層１０３ｃは、ＣＡＡＣ−ＯＳと同様の結晶質となりやすい。ただし
、酸化物層１０３ｃは結晶質に限定されず、非晶質であっても構わない。
【０１０２】
積層体１０３を用いたトランジスタにおいて、酸化物半導体層１０３ｂはチャネルが形成
される層であるため、酸化物半導体層１０３ｂが高い結晶性を有すると、トランジスタに
安定した電気特性を付与できるため好ましい。
【０１０３】
〔１−１−４．ソース電極・ドレイン電極〕
ソース電極１０４ａ及びドレイン電極１０４ｂは、積層体１０３の一部に接して積層体１
０３上に形成される。ソース電極１０４ａ及びドレイン電極１０４ｂを形成するための導
電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上
述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用
いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される
半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に
限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法
を用いることができる。
【０１０４】
また、ソース電極１０４ａ及びドレイン電極１０４ｂは、インジウム錫酸化物（以下、「
ＩＴＯ」ともいう。）、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物など
の酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、
上記金属元素を含む材料の積層構造とすることもできる。
【０１０５】
ソース電極１０４ａ及びドレイン電極１０４ｂは、単層構造でも、二層以上の積層構造と
してもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチ
タン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン
層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層す
る二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチ
タン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タン
グステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または
複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
【０１０６】
また、ソース電極１０４ａ及びドレイン電極１０４ｂの、少なくとも積層体１０３と接す
る部分に、積層体１０３の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料
を用いることが好ましい。積層体１０３中の酸素欠損が生じた領域はキャリア濃度が増加
し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領
域１０９ａおよびドレイン領域１０９ｂとして作用させることができる。積層体１０３か
ら酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チ
タン等を挙げることができる。
【０１０７】
また、積層体１０３を構成する材料や厚さによっては、積層体１０３のソース電極１０４
ａ及びドレイン電極１０４ｂと重畳する領域全体がソース領域１０９ａおよびドレイン領
域１０９ｂとなることもありうる。
【０１０８】
積層体１０３にソース領域１０９ａおよびドレイン領域１０９ｂが形成されることにより
、ソース電極１０４ａ及びドレイン電極１０４ｂと積層体１０３の接触抵抗を低減するこ
とができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性
を良好なものとすることができる。
【０１０９】
なお、ソース電極１０４ａ及びドレイン電極１０４ｂの厚さは、１０ｎｍ以上５００ｎｍ
以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
【０１１０】
〔１−１−５．積層体に接する酸化物層、及びゲート絶縁層〕
ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３の一部に接して形成され
る酸化物層１０５は、積層体１０３と同様の材料及び方法で形成される。特に、酸化物層
１０５は、酸化物層１０３ｃと同様の材料、または、酸化物層１０３ｃを構成する金属元
素のうち１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このよ
うな材料を用いると、酸化物層１０５と酸化物層１０３ｃの界面に準位が存在しないか、
ほとんどない状態とすることができる。
【０１１１】
また、酸化物層１０５をソース電極１０４ａおよびドレイン電極１０４ｂ上に設けること
で、外部から浸入した水等の不純物が積層体１０３に到達しにくくすることができる。ま
た、酸化物層１０５をソース電極１０４ａおよびドレイン電極１０４ｂ上に設けることで
、ソース電極１０４ａおよびドレイン電極１０４ｂを、Ｃｕなどの拡散しやすい金属元素
を含んで形成しても、該元素の拡散を防ぐことができる。
【０１１２】
また、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位では、積層体１０３の表面および側
面が酸化物層１０５に覆われている（図１（Ｃ）参照）。
【０１１３】
絶縁層１０６は、ゲート絶縁層として機能する。酸化物層１０５上に形成される絶縁層１
０６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一
種以上含む材料を、単層でまたは積層して形成する。絶縁層１０６の厚さは、１ｎｍ以上
１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。絶縁層１０６は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができ
る。
【０１１４】
絶縁層１０６は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした
多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。ま
た、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の
小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌ
ｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来する
スピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓ
ｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸
素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの
放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて
測定すればよい。
【０１１５】
なお、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題とな
る場合がある。ゲートリークの問題を解消するには、ゲート絶縁層に、上述したｈｉｇｈ
−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層に用いることで、電気的特性
を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお
、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化
酸化シリコン、酸化アルミニウムなどのいずれかを含む層との積層構造としてもよい。
【０１１６】
なお、酸化物層１０５もゲート絶縁層の一部と見なすこともできる。また、酸化物層１０
５と絶縁層１０６を積層することで、ソース電極１０４ａ及びドレイン電極１０４ｂと、
ゲート電極１０７間の絶縁耐電圧を向上させることができる。よって、信頼性のよい半導
体装置を実現できる。
【０１１７】
〔１−１−６．ゲート電極〕
ゲート電極１０７を形成するための導電性材料としては、アルミニウム、クロム、銅、銀
、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈ
ｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベ
リリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した
金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含
有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用
いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法
、スピンコート法などの各種形成方法を用いることができる。
【０１１８】
また、ゲート電極１０７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記
酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
【０１１９】
ゲート電極１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、
窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層
する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そ
のチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造な
どがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロ
ム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、も
しくは窒化物層を用いてもよい。
【０１２０】
また、ゲート電極１０７と絶縁層１０６との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層
、Ｉｎ−Ｓｎ系酸窒化物半導体層、Ｉｎ−Ｇａ系酸窒化物半導体層、Ｉｎ−Ｚｎ系酸窒化
物半導体層、Ｓｎ系酸窒化物半導体層、Ｉｎ系酸窒化物半導体層、金属窒化物（ＩｎＮ、
ＺｎＮ等）層等を設けてもよい。これらは５ｅＶ以上の仕事関数を有し、酸化物半導体の
電子親和力よりも大きい値を有するため、チャネルが形成される半導体層に酸化物半導体
を用いたトランジスタのしきい値電圧を正の電圧の方向に変動させることができ、所謂ノ
ーマリーオフ特性のスイッチング素子を実現できる。例えば、ゲート電極１０７と絶縁層
１０６との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層を設ける場合、少なくとも酸化物
半導体層１０３ｂより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒
化物半導体層を設ける。
【０１２１】
なお、ゲート電極１０７の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以
上３００ｎｍ以下とすればよい。
【０１２２】
〔１−１−７．保護絶縁層〕
絶縁層１０８は、保護絶縁層として機能し、外部からの不純物元素の拡散を防止または低
減することができる。絶縁層１０８は、絶縁層１０２と同様の材料及び方法で形成するこ
とができる。絶縁層１０８は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリ
コン層とした多層膜としてもよい。酸化シリコン層は、過剰酸素を含む酸化シリコン層と
してもよい。
【０１２３】
絶縁層１０２、絶縁層１０６、及び絶縁層１０８の少なくともいずれかが過剰酸素を含む
絶縁層を含む場合、過剰酸素によって酸化物半導体層１０３ｂの酸素欠損を低減すること
ができる。
【０１２４】
なお、絶縁層１０８の厚さは、１０ｎｍ以上３００ｎｍ以下、好ましくは３０ｎｍ以上２
００ｎｍ以下とすればよい。
【０１２５】
〔１−２．半導体装置の作製方法例〕
半導体装置の作製方法の一例として、図２に示す断面図を用いてトランジスタ１００の作
製方法の一例を説明する。
【０１２６】
〔１−２−１．下地層の形成〕
基板１０１上に下地層として機能する絶縁層１０２を形成する。ここでは、基板１０１と
してガラス基板を用いる。次に、絶縁層１０２を、窒化シリコン層と、第１の酸化シリコ
ン層と、第２の酸化シリコン層の積層構造とする場合について例示する。
【０１２７】
まず、基板１０１上に窒化シリコン層を形成する。窒化シリコン層は、ＣＶＤ法の一種で
あるプラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０
℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性
ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好まし
くは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。
【０１２８】
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５
０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよ
び窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーお
よび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む
堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
【０１２９】
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリ
コン層を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、
水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を形成することが
できる。
【０１３０】
次に、第１の酸化シリコン層を形成する。第１の酸化シリコン層は、プラズマＣＶＤ法に
よって形成することが好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好
ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを
用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下と
して、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃ
ｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜する。
【０１３１】
上述の方法によれば、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、
ガスの酸化が進むため、過剰酸素を含む第１の酸化シリコン層を成膜することができる。
【０１３２】
続いて、第２の酸化シリコン層を形成する。第２の酸化シリコン層は、プラズマＣＶＤ法
によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、
好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガス
を用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下とし
て、電極に高周波電力を供給することで形成する。なお、シリコンを含む堆積性ガスの代
表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガス
としては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
【０１３３】
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで
、第２の酸化シリコン層中の水素含有量を低減し、かつダングリングボンドを低減するこ
とができる。
【０１３４】
以上のようにして、第１の酸化シリコン層よりも欠陥密度の小さい第２の酸化シリコン層
を成膜する。即ち、第２の酸化シリコン層は、ＥＳＲにてｇ値が２．００１の信号に由来
するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、または５×１０１６ｓｐｉｎ
ｓ／ｃｍ３以下とすることができる。
【０１３５】
また、窒化シリコン層形成後に、窒化シリコン層に酸素を添加する処理を行ってもよい。
また、第１の酸化シリコン層後に、第１の酸化シリコン層に酸素を添加する処理を行って
もよい。また、第２の酸化シリコン層後に、第２の酸化シリコン層に酸素を添加する処理
を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置
を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有する
イオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、１６Ｏ２も
しくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることがで
きる。
【０１３６】
〔１−２−２．積層体の形成〕
次に、絶縁層１０２上に、酸化物層１０３ａ、酸化物半導体層１０３ｂ、酸化物層１０３
ｃを含む積層体１０３を形成する。積層体１０３は、スパッタリング法、塗布法、パルス
レーザー堆積法、レーザーアブレーション法等を用いて形成することができる。
【０１３７】
スパッタリング法でＩｎ若しくはＧａを含む酸化物層１０３ａ、酸化物半導体層１０３ｂ
、酸化物層１０３ｃを形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源
装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１３８】
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガ
スを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比
を高めることが好ましい。スパッタリングガスは不純物濃度の少ないガスを用いる。具体
的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用い
る。
【０１３９】
また、ターゲットは、形成する酸化物層１０３ａ、酸化物半導体層１０３ｂ、酸化物層１
０３ｃの組成にあわせて、適宜選択すればよい。
【０１４０】
なお、積層体１０３の形成を、基板温度を１００℃以上５００℃以下、さらに好ましくは
１７０℃以上３５０℃以下として、加熱しながら行ってもよい。
【０１４１】
本実施の形態では、スパッタリング法により酸化物層１０３ａ、結晶質を有する酸化物半
導体層１０３ｂ、酸化物層１０３ｃを形成する。まず、絶縁層１０２上に、酸化物層１０
３ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて形成したＩｎ
−Ｇａ−Ｚｎ酸化物を２０ｎｍの厚さで形成する。次に、酸化物層１０３ａ上に、酸化物
半導体層１０３ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの厚さで形成する。次に、酸化物半導体層１
０３ｂ上に、酸化物層１０３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲ
ットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの厚さで形成する。
【０１４２】
また、結晶質を有する酸化物半導体層１０３ｂは、ＣＡＡＣ−ＯＳとすることが好ましい
。ＣＡＡＣ−ＯＳの形成方法として、四つの方法を例示する。
【０１４３】
第１の方法は、成膜温度を１００℃以上５００℃以下として酸化物半導体を形成すること
で、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベ
クトルに平行な方向に揃った結晶部を形成する方法である。
【０１４４】
第２の方法は、酸化物半導体を薄く形成した後、２００℃以上７００℃以下の加熱処理を
行うことで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面
の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０１４５】
第３の方法は、一層目の酸化物半導体膜を薄く形成した後、２００℃以上７００℃以下の
加熱処理を行い、さらに二層目の酸化物半導体の形成を行うことで、酸化物半導体に含ま
れる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃
った結晶部を形成する方法である。
【０１４６】
第４の方法は、高い配向性を有する多結晶酸化物半導体を含むターゲットを用いて、酸化
物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに
平行な方向に揃った結晶部を形成する方法である。
【０１４７】
ここで、第４の方法によるＣＡＡＣ−ＯＳの結晶成長のモデルについて、図４乃至図６を
用いて説明する。
【０１４８】
図４（Ａ）は、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００にイオ
ン１００１が衝突し、結晶性を有するスパッタリング粒子１００２が剥離する様子を示し
た模式図である。結晶粒は、ターゲット１０００の表面と平行な劈開面を有する。また、
結晶粒は、原子間の結合の弱い部分を有する。結晶粒にイオン１００１が衝突した際に、
原子間の結合の弱い部分の原子間結合が切れる。従って、スパッタリング粒子１００２は
、劈開面および原子間の結合の弱い部分によって切断され、平板状（またはペレット状）
で剥離する。例えば、スパッタリング粒子１００２のｃ軸方向は、スパッタリング粒子１
００２の平面に垂直な方向である（図４（Ｂ）参照）。ターゲット１０００に含まれる酸
化物半導体の結晶粒径は、平面の円相当径で１μｍ以下が好ましい。なお、スパッタリン
グ粒子１００２の有する平面の円相当径は、結晶粒の平均粒径の１／３０００以上１／２
０以下、好ましくは１／１０００以上１／３０以下である。なお、面の円相当径とは、面
の面積と等しい正円の直径をいう。
【０１４９】
または、結晶粒の一部が劈開面から粒子として剥離し、プラズマ１００５に曝されること
で原子間の結合の弱い部分から結合が切れ、複数のスパッタリング粒子１００２が生成さ
れる。
【０１５０】
イオン１００１として酸素の陽イオンを用いることで、形成時のプラズマダメージを軽減
することができる。従って、イオン１００１がターゲット１０００の表面に衝突した際に
、ターゲット１０００の結晶性が低下すること、または非晶質化することを抑制できる。
【０１５１】
ここで、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００の一例として
、図５（Ａ）に、結晶のａ−ｂ面と平行に見たときのＩｎ−Ｇａ−Ｚｎ酸化物の結晶構造
を示す。また、図５（Ａ）において、一点鎖線で囲った部分を拡大し図５（Ｂ）に示す。
【０１５２】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる結晶粒において、図５（Ｂ）に示すガリウム
原子または／および亜鉛原子ならびに酸素原子を有する第１の層と、ガリウム原子または
／および亜鉛原子ならびに酸素原子を有する第２の層と、の間の面が劈開面である。これ
は、第１の層および第２の層の有するマイナスの電荷を有する酸素原子同士が近距離にあ
るためである（図５（Ｂ）の囲み部参照。）。このように、劈開面はａ−ｂ面に平行な面
である。また、図５に示したＩｎ−Ｇａ−Ｚｎ酸化物の結晶は六方晶であるため、前述の
平板状の結晶粒は内角が１２０°である正六角形の面を有する六角柱状となりやすい。
【０１５３】
スパッタリング粒子１００２は、プラスに帯電させることが好ましい。なお、スパッタリ
ング粒子１００２の角部にそれぞれ同じ極性の電荷がある場合、スパッタリング粒子１０
０２の形状が維持されるよう相互作用が起こる（反発し合う）ため好ましい（図４（Ｂ）
参照）。スパッタリング粒子１００２は、例えばプラスに帯電することが考えられる。ス
パッタリング粒子１００２が、プラスに帯電するタイミングは特に問わないが、具体的に
はイオン１００１の衝突時に電荷を受け取ることでプラスに帯電させればよい。または、
プラズマ１００５が生じている場合、スパッタリング粒子１００２をプラズマ１００５に
曝すことでプラスに帯電させればよい。または、酸素の陽イオンであるイオン１００１を
スパッタリング粒子１００２の側面、上面または下面に結合させることでプラスに帯電さ
せればよい。
【０１５４】
以下に、スパッタリング粒子の被形成面に堆積する様子を、図６を用いて説明する。なお
、図６では、既に堆積済みのスパッタリング粒子を破線で示す。
【０１５５】
図６（Ａ）に、非晶質膜１００４上にスパッタリング粒子１００２が堆積して形成された
酸化物半導体層１００３を示す。
図６（Ａ）より、スパッタリング粒子１００２がプラズマ１００５に曝されることにより
プラスに帯電していることで、スパッタリング粒子１００２は酸化物半導体層１００３に
おいて、他のスパッタリング粒子１００２の堆積していない領域に堆積していく。これは
、スパッタリング粒子１００２がプラスに帯電していることにより、スパッタリング粒子
１００２同士が互いに反発し合うためである。このようなスパッタリング粒子の堆積は、
絶縁表面上においても可能となる。
【０１５６】
図６（Ｂ）は、図６（Ａ）の一点鎖線Ｚ１−Ｚ２に対応する断面図である。酸化物半導体
層１００３は、ｃ軸方向が平面と垂直である平板状のスパッタリング粒子１００２が整然
と堆積することによって形成される。従って、酸化物半導体層１００３は、被形成面に垂
直な方向に結晶のｃ軸が揃ったＣＡＡＣ−ＯＳとなる。以上に示したモデルをとることに
より、絶縁表面上、非晶質層上または非晶質絶縁層上であっても結晶性高くＣＡＡＣ−Ｏ
Ｓを形成することができる。
【０１５７】
チャネルが形成される半導体層にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫
外光の照射による電気特性の変動が小さい。よって、チャネルが形成される半導体層にＣ
ＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。
【０１５８】
また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。
【０１５９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的に
は、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いる。
【０１６０】
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に
到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度
を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。
【０１６１】
また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズ
マダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、３０体積％以上
１００体積％以下とする。
【０１６２】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットに
ついて以下に示す。
【０１６３】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、
１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−
Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら
行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。
ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が
、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である
。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。
【０１６４】
また、スパッタリング法により成膜される酸化物半導体層中には、水素又は水、水酸基を
含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすい
ため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させ
ることが好ましい。
【０１６５】
酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１
０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半
導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、
排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気
系からアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等
の不純物の逆流を低減することができる。
【０１６６】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体層中の、リチウム、ナトリウ
ム、カリウム等のアルカリ金属の濃度を低減することができる。また、ターゲットに含ま
れるシリコンの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【０１６７】
積層体１０３中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）し、
積層体１０３を高純度化するために、積層体１０３に対して、加熱処理を行うことが好ま
しい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又
は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用い
て測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、積層体１０３に加熱処理を施す。
なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以
上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満
であり、その他、窒素または希ガスで充填された雰囲気をいう。
【０１６８】
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は３分〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招
くため好ましくない。
【０１６９】
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導ま
たは熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、
ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇ
ａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈ
ｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理
物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置であ
る。
【０１７０】
加熱処理を行うことによって、積層体１０３から水素（水、水酸基を含む化合物）などの
不純物を放出させることができる。これにより、積層体１０３中の不純物を低減し、積層
体１０３を高純度化することができる。また、特に、積層体１０３から不安定なキャリア
源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方
向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させ
ることができる。
【０１７１】
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に酸化
物層１０３ａ、酸化物半導体層１０３ｂ、および酸化物層１０３ｃの酸素欠損を低減する
ことができる。不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性
ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい
。
【０１７２】
スパッタリング法により積層体１０３を形成した後、積層体１０３上にレジストマスクを
形成し、該レジストマスクを用いて、積層体１０３を所望の形状にエッチングし、島状の
積層体１０３を形成する（図２（Ａ）参照）。レジストマスクの形成は、フォトリソグラ
フィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
【０１７３】
積層体１０３のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、
両方を用いてもよい。ウェットエッチング法により、積層体１０３のエッチングを行う場
合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液や、
リン酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を
用いてもよい。
【０１７４】
また、ドライエッチング法で積層体１０３のエッチングを行う場合のエッチングガスとし
て、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩
化炭素（ＣＣｌ４）などを代表とする塩素系ガスを用いることができる。また、ドライエ
ッチング法で積層体１０３のエッチングを行う場合のプラズマ源として、容量結合型プラ
ズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、誘導結合
プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、電子サ
イクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃ
ｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ  Ｗａｖｅ  Ｐｌａｓ
ｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ  Ｗａｖｅ  Ｐｌａｓ
ｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密
度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「
ドライエッチング処理」ともいう）は、所望の加工形状にエッチングできるように、エッ
チング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基
板側の電極温度等）を適宜調節して行う。
【０１７５】
本実施の形態では、積層体１０３のエッチングを、エッチングガスとして塩素（Ｃｌ２）
と三塩化硼素（ＢＣｌ３）を用いた、ドライエッチング処理により行う。
【０１７６】
なお、エッチング条件によっては、島状に加工した積層体１０３と重畳していない領域の
絶縁層１０２がエッチングされる場合がある。また、エッチング処理の条件によって、島
状に加工した積層体１０３の端部の断面形状を変化させることができる。
【０１７７】
ここで、島状に加工した積層体１０３の端部の断面形状の一例について説明しておく。図
３は、島状に加工した積層体１０３の端部の断面形状の一例を説明する断面図である。
【０１７８】
図３（Ａ１）では、積層体１０３の側面に曲面が付与された構成例を示している。図３（
Ａ２）は、図３（Ａ１）中の部位１１１の拡大図である。図３（Ａ１）および図３（Ａ２
）に示す島状に加工した積層体１０３は、側面部分に酸化物層１０３ｄが形成され、端部
の断面形状において曲面を有している。
【０１７９】
酸化物層１０３ｄは、島状の積層体１０３を形成するためのエッチングを、ドライエッチ
ング法で行ない、条件を最適化することにより形成することができる。ドライエッチング
処理により、エッチングされた酸化物層１０３ａの一部を再付着させて酸化物層１０３ｄ
を形成する。島状の積層体１０３の側面に酸化物層１０３ｄを形成することにより、側面
に生じる局在準位を軽減することができる。よって、トランジスタの電気特性を良好なも
のとすることができる。
【０１８０】
また、図３（Ｂ１）では、島状の積層体１０３の端部に、複数のテーパー角が付与された
構成例を示している。図３（Ｂ２）は、図３（Ｂ１）中の部位１１２の拡大図である。
【０１８１】
図３（Ｂ１）および図３（Ｂ２）に示す断面形状は、島状の積層体１０３を形成するため
のエッチングを、ウェットエッチング法で行い、積層体１０３の構造に応じたエッチング
条件により行うことで実現することができる。
【０１８２】
例えば、リン酸を含む溶液を用いてＩｎ−Ｇａ−Ｚｎ酸化物のエッチングを行うと、Ｉｎ
−Ｇａ−Ｚｎ酸化物のＧａ含有量が多いほどエッチング速度が速くなる。
【０１８３】
積層体１０３を構成する酸化物層１０３ａおよび酸化物層１０３ｃがＩｎ：Ｇａ：Ｚｎ＝
１：３：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物であり、酸
化物半導体層１０３ｂがＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物である場合、リン酸を含む溶液を用いたウェットエッチ
ング法を用いて島状の積層体１０３の形成を行うことで、図３（Ｂ１）および図３（Ｂ２
）に示す端部の断面形状を実現することができる。
【０１８４】
なお、図３（Ｂ２）において、テーパー角θ１、テーパー角θ２、およびテーパー角θ３
は９０°未満、好ましくは８０°以下とする。また、テーパー角θ１およびテーパー角θ
３は４５°以上８０°以下が好ましく、テーパー角θ２は３０°以上７０°以下が好まし
い。また、テーパー角θ１とテーパー角θ３は同程度であってもよく、テーパー角θ１は
テーパー角θ２よりも大きくてもよい。
【０１８５】
なお、「テーパー角」とは、テーパー形状を有する層を、その断面（基板の表面と直交す
る面）方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、
テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である
場合を逆テーパーという。
【０１８６】
島状の積層体１０３の端部にテーパー形状を付与することで、その上に被覆する層の被覆
性を向上させることができる。また、島状の積層体１０３の端部に異なる角度を有する複
数のテーパー形状を付与することで、その上に被覆する層の被覆性をより向上させること
ができる。
【０１８７】
エッチング処理終了後に、レジストマスクを除去する。なお、前述した加熱処理は、積層
体１０３を島状に加工した後に行ってもよい。
【０１８８】
酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に
酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流（オ
フ電流ともいう。）を極めて小さいくすることができる。具体的には、チャネル長が３μ
ｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０−２０Ａ未満、
好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることが
できる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。
【０１８９】
〔１−２−３．ソース電極およびドレイン電極の形成〕
続いて、島状に加工した積層体１０３上にソース電極１０４ａおよびドレイン電極１０４
ｂとなる導電層を１００ｎｍの厚さで形成し、導電層上にレジストマスクを形成する。レ
ジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用い
て行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使
用しないため、製造コストを低減できる。ここでは、導電層としてスパッタリング法によ
り、タングステンを形成する。
【０１９０】
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ソース電極１０
４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む
）を形成する（図２（Ｂ）参照）。導電層のエッチングは、ドライエッチング法でもウェ
ットエッチング法でもよく、両方を用いてもよい。その後、レジストマスクを除去する。
【０１９１】
ソース電極１０４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の電極ま
たは配線を含む）は、その端部をテーパー形状とすることが好ましい。具体的には、端部
のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下と
する。
【０１９２】
また、ソース電極１０４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の
電極または配線を含む）の端部の断面形状を複数段の階段形状とすることで、その上に被
覆する層の被覆性を向上させることもできる。なお、ソース電極１０４ａおよびドレイン
電極１０４ｂに限らず、各層の端部の断面形状を順テーパー形状または階段形状とするこ
とで、該端部を覆って形成する層が、該端部で途切れてしまう現象（段切れ）を防ぎ、被
覆性を良好なものとすることができる。
【０１９３】
〔１−２−４．積層体に接する酸化物層、及びゲート絶縁層の形成〕
続いて、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３の一部に接して
酸化物層１０５を形成し、酸化物層１０５上に絶縁層１０６を形成する。
【０１９４】
酸化物層１０５は、酸化物層１０３ｃと同様に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数
比のＩｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの厚さで形成する。また、絶縁層１０６として、プ
ラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化シリコンを形成する（図２（Ｃ）参照）。
【０１９５】
〔１−２−５．ゲート電極の形成〕
続いて、ゲート電極１０７を形成するための導電層を形成する。ここでは、導電層を窒化
タンタルとタングステンの積層とする。具体的には、絶縁層１０６上に、スパッタリング
法により厚さ３０ｎｍの窒化タンタルを形成し、窒化タンタル上に厚さ１３５ｎｍのタン
グステンを形成する。
【０１９６】
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極１０
７（これと同じ層で形成される他の電極または配線を含む）を形成する（図２（Ｄ）参照
）。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両
方を用いてもよい。導電層のエッチング終了後、レジストマスクを除去する。
【０１９７】
〔１−２−６．保護絶縁層の形成〕
続いて、ゲート電極１０７、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１
０３を覆う保護絶縁層として機能する絶縁層１０８を形成する。ここでは、プラズマＣＶ
Ｄ法により厚さ５０ｎｍの窒化シリコンを形成する。
【０１９８】
絶縁層１０８の形成後、絶縁層１０８に酸素を添加する処理を行ってもよい。酸素を添加
する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
【０１９９】
次に、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは
３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気や、酸
化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気、または減圧状態で行
う。また、不活性ガス雰囲気中で加熱処理した後に、脱離した酸素を補うために酸化性ガ
スを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
加熱処理により、絶縁層１０２、絶縁層１０６、絶縁層１０８の少なくともいずれかから
過剰酸素が放出され、積層体１０３の酸素欠損を低減することができる。なお、積層体１
０３中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動する。従
って、過剰酸素は、酸化物層１０３ａ、酸化物層１０３ｃ、酸化物層１０５などを介して
酸化物半導体層１０３ｂに達することができる。
【０２００】
以上のようにして、トランジスタを作製することができる。
【０２０１】
〔１−３．積層体の物性分析〕
ここで、本実施の形態に開示する積層体の物性分析結果について説明しておく。
【０２０２】
〔１−３−１．積層体中のシリコン濃度〕
まず、積層体１０３を構成する各層におけるシリコン濃度について、図７を用いて説明す
る。
【０２０３】
ここで、酸化物層１０３ａは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２
［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層であ
る。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃ
ｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印
加することで形成した。
【０２０４】
また、酸化物半導体層１０３ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物半
導体層である。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガス
を１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０
．５ｋＷ印加することで形成した。
【０２０５】
また、酸化物層１０３ｃは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［
原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である
。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃ
ｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加
することで形成した。
【０２０６】
シリコンウェハ上に積層体１０３を設け、加熱処理なしの試料と４５０℃にて２時間加熱
処理を行った試料を準備し、飛行時間二次イオン質量分析（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ
−ｏｆ−ｆｌｉｇｈｔ  ｓｅｃｏｎｄａｒｙ  ｉｏｎ  ｍａｓｓ  ｓｐｅｃｔｒｏｍｅｔ
ｅｒ）によって、深さ方向のＩｎを示す二次イオン強度、Ｇａを示す二次イオン強度、Ｚ
ｎを示す二次イオン強度およびＳｉ濃度［ａｔｏｍｓ／ｃｍ３］を示す。積層体１０３は
、厚さが１０ｎｍの酸化物層１０３ａと、酸化物層１０３ａ上に設けられた厚さが１０ｎ
ｍの酸化物半導体層１０３ｂと、酸化物半導体層１０３ｂ上に設けられた厚さが１０ｎｍ
の酸化物層１０３ｃと、を有する。
【０２０７】
図７より、積層体１０３を構成する各層の組成は、形成時のターゲットの組成によって変
化することがわかる。ただし、各層の組成について、図７から単純な比較を行うことはで
きない。
【０２０８】
図７より、積層体１０３のシリコンウェハと酸化物層１０３ａとの界面、および酸化物層
１０３ｃの上面において、Ｓｉ濃度が高くなることがわかった。また、酸化物半導体層１
０３ｂのＳｉ濃度がＴｏＦ−ＳＩＭＳの検出下限である１×１０１８ａｔｏｍｓ／ｃｍ３
程度であることがわかった。これは、酸化物層１０３ａおよび酸化物層１０３ｃがあるこ
とにより、シリコンウェハや表面汚染などに起因したシリコンが酸化物半導体層１０３ｂ
にまで影響することがなくなったと考えられる。
【０２０９】
また、図７に示すａｓ−ｄｅｐｏ（加熱処理なしの試料）と加熱処理後の試料との比較に
より、加熱処理によってシリコンの拡散は起こりにくく、形成時の混合が主であることが
わかる。
【０２１０】
また、酸化物半導体層１０３ｂを酸化物層１０３ａと酸化物層１０３ｃで挟むことで、酸
化物半導体層１０３ｂがシリコンを含む絶縁層と直接接しない構成とすることで、該絶縁
層中のシリコンが酸化物半導体層１０３ｂへ混入することを防ぐことができる。
【０２１１】
〔１−３−２．局在準位のＣＰＭ測定〕
次に、積層体１０３の局在準位について、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ
Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）によって評価した結果を説明する。積層体
１０３中の局在準位を低減することで、積層体１０３を用いたトランジスタに安定した電
気特性を付与することができる。
【０２１２】
なお、トランジスタが高い電界効果移動度を有し、かつ安定した電気特性を有するために
は、積層体１０３中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃ
ｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。
【０２１３】
ＣＰＭ測定を行った試料について以下に説明する。
【０２１４】
酸化物層１０３ａは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお
、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０
．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成し
た。
【０２１５】
また、酸化物半導体層１０３ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物半
導体層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃ
ｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印
加することで形成した。
【０２１６】
また、酸化物層１０３ｃは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［
原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である
。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧
力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで
形成した。
【０２１７】
ここで、ＣＰＭ測定の精度を高めるため、積層体１０３はある程度の厚さが必要となる。
具体的には、積層体１０３に含まれる酸化物層１０３ａの厚さを３０ｎｍ、酸化物半導体
層１０３ｂの厚さを１００ｎｍ、酸化物層１０３ｃの厚さを３０ｎｍとした。
【０２１８】
ＣＰＭ測定では、試料である積層体１０３に接して設けられた第１の電極および第２の電
極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量
を調整し、照射光量から吸光係数を導出することを各波長にて行うものである。ＣＰＭ測
定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より
換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、
試料の欠陥密度を導出することができる。
【０２１９】
図８（Ａ）に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定し
た吸収係数（実線）とを積層体１０３の各層のエネルギーギャップ以上のエネルギー範囲
において、フィッティングした結果を示す。なお、ＣＰＭによって測定した吸収係数より
得られたアーバックエネルギーは７８．７ｍｅＶであった。図８（Ａ）の破線丸で囲んだ
エネルギー範囲においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線
）を差し引き、当該エネルギー範囲における吸収係数の積分値を導出した（図８（Ｂ）参
照。）。その結果、本試料の局在準位による吸収係数は、２．０２×１０−４ｃｍ−１で
あることがわかった。
【０２２０】
ここで得られた局在準位は、不純物や欠陥に起因する準位と考えられる。従って、積層体
１０３は、不純物や欠陥に起因する準位が極めて少ないことがわかった。即ち、積層体１
０３を用いたトランジスタは高い電界効果移動度を有し、かつ安定した電気特性を有する
ことがわかる。
【０２２１】
〔１−３−３．積層体のエネルギーバンド構造〕
本実施の形態における積層体１０３の機能およびその効果について、図９に示すエネルギ
ーバンド構造図を用いて説明する。図９は、図２（Ｅ）に示す一点破線Ｃ１−Ｃ２におけ
るエネルギーバンド構造を示している。図９は、トランジスタ１００のチャネル形成領域
のエネルギーバンド構造を示している。
【０２２２】
図９中、Ｅｃ１８２、Ｅｃ１８３ａ、Ｅｃ１８３ｂ、Ｅｃ１８３ｃ、Ｅｃ１８５、Ｅｃ１
８６は、それぞれ、絶縁層１０２、酸化物層１０３ａ、酸化物半導体層１０３ｂ、酸化物
層１０３ｃ、酸化物層１０５、絶縁層１０６の伝導帯下端のエネルギーを示している。
【０２２３】
ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう。）は、真空準
位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギ
ーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯ
ＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準
位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏ
ｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  Ｖ
ｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２２４】
絶縁層１０２と絶縁層１０６は絶縁物であるため、Ｅｃ１８２とＥｃ１８６は、Ｅｃ１８
３ａ、Ｅｃ１８３ｂ、Ｅｃ１８３ｃ、およびＥｃ１８５よりも真空準位に近い（電子親和
力が小さい）。
【０２２５】
また、Ｅｃ１８３ａは、Ｅｃ１８３ｂよりも真空準位に近い。具体的には、Ｅｃ１８３ａ
は、Ｅｃ１８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近い。
【０２２６】
また、Ｅｃ１８３ｃは、Ｅｃ１８３ｂよりも真空準位に近い。具体的には、Ｅｃ１８３ｃ
は、Ｅｃ１８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近い。
【０２２７】
また、本実施の形態においては、酸化物層１０５と酸化物層１０３ｃは同じ材料で形成す
るため、Ｅｃ１８５とＥｃ１８３ｃは同じエネルギーである。また、酸化物層１０３ａと
酸化物半導体層１０３ｂとの間、酸化物半導体層１０３ｂと酸化物層１０３ｃとの間、お
よび酸化物半導体層１０３ｂと酸化物層１０３ｄとの間において、伝導帯下端のエネルギ
ーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどな
い。
【０２２８】
従って、当該エネルギーバンド構造を有する積層体１０３において、電子は酸化物半導体
層１０３ｂを主として移動することになる。そのため、積層体１０３の外側である絶縁層
との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また
、積層体１０３を構成する層と層との間に準位が存在しないか、ほとんどないため、当該
領域において電子の移動を阻害することもない。従って、積層体１０３の酸化物半導体層
１０３ｂは高い電子移動度を有する。
【０２２９】
なお、図９（Ａ）に示すように、酸化物層１０３ａと絶縁層１０２の界面、および酸化物
層１０５と絶縁層１０６の界面近傍には、不純物や欠陥に起因したトラップ準位１９１が
形成され得るものの、酸化物層１０３ａ、酸化物層１０３ｃ、および酸化物層１０５があ
ることにより、酸化物半導体層１０３ｂと当該トラップ準位とを遠ざけることができる。
【０２３０】
一方で、前述したように、ソース電極１０４ａ及びドレイン電極１０４ｂと積層体１０３
が重畳する領域においては、ソース電極１０４ａ及びドレイン電極１０４ｂと酸化物半導
体層１０３ｂの接続抵抗を低下させるため、酸化物層１０３ｃはなるべく薄く形成するこ
とが好ましい。しかし、酸化物層１０３ｃを薄く形成すると、チャネル形成領域において
は、酸化物半導体層１０３ｂが絶縁層１０６側のトラップ準位１９１の影響を受けやすく
なるという問題が生じてしまう。
【０２３１】
そこで、本発明の一態様では、酸化物層１０３ｃと絶縁層１０６の間に酸化物層１０５を
設けている。酸化物層１０３ｃと絶縁層１０６の間に酸化物層１０５を設けることで、チ
ャネル形成領域において、酸化物半導体層１０３ｂと絶縁層１０６側のトラップ準位１９
１を遠ざけることができるため、酸化物半導体層１０３ｂがトラップ準位１９１の影響を
受けにくくすることができる。
【０２３２】
ただし、Ｅｃ１８３ａまたはＥｃ１８３ｃと、Ｅｃ１８３ｂとのエネルギー差が小さい場
合、酸化物半導体層１０３ｂの電子が該エネルギー差を越えてトラップ準位に達すること
がある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が
生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０２３３】
従って、Ｅｃ１８３ａ、およびＥｃ１８３ｃと、Ｅｃ１８３ｂとのエネルギー差を、それ
ぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電
圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好
ましい。
【０２３４】
また、本実施の形態では、酸化物層１０３ｃと酸化物層１０５をＩｎ：Ｇａ：Ｚｎ＝１：
３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成しているが、酸化物層１０５と
して、酸化物層１０３ｃよりも伝導帯下端のエネルギーが真空準位に近い材料を用いても
よい（図９（Ｂ）参照）。
【０２３５】
具体的には、酸化物層１０３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−
Ｇａ−Ｚｎ酸化物を用いる場合、酸化物層１０５として、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１
：６：４の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ：Ｚｎ＝１：９：４の原子
数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いればよい。
【０２３６】
換言すると、酸化物層１０５と酸化物層１０３ｃをＩｎ−Ｍ−Ｚｎ酸化物を用いて形成す
る場合、酸化物層１０５のＩｎに対する元素Ｍの原子数比を、酸化物層１０３ｃのＩｎに
対する元素Ｍの原子数比よりも大きくしてもよい。
【０２３７】
なお、酸化物層１０３ａ、酸化物層１０３ｃ、および酸化物層１０５のバンドギャップは
、酸化物半導体層１０３ｂのバンドギャップよりも広いほうが好ましい。
【０２３８】
図９（Ｂ）は、酸化物層１０５をＩｎ：Ｇａ：Ｚｎ＝１：６：４の原子数比のＩｎ−Ｇａ
−Ｚｎ酸化物を用いて形成した場合のエネルギーバンド構造図を示している。図９（Ｂ）
に示すエネルギーバンド構造とすることで、トランジスタの電気特性をより良好なものと
することができる。
【０２３９】
また、図１０（Ａ）に、酸化物層１０３ａをＩｎ：Ｇａ：Ｚｎ＝１：６：４の原子数比の
ターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成し、酸化物半導体層１
０３ｂをＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて形成したＩｎ−
Ｇａ−Ｚｎ酸化物を用いて形成し、酸化物層１０３ｃと酸化物層１０５をＩｎ：Ｇａ：Ｚ
ｎ＝１：３：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用い
て形成した場合のエネルギーバンド構造図を示す。
【０２４０】
また、図１０（Ｂ）に、酸化物層１０３ａをＩｎ：Ｇａ：Ｚｎ＝１：６：４の原子数比の
ターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成し、酸化物半導体層１
０３ｂをＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて形成したＩｎ−
Ｇａ−Ｚｎ酸化物を用いて形成し、酸化物層１０３ｃをＩｎ：Ｇａ：Ｚｎ＝１：３：２の
原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成し、酸化物
層１０５をＩｎ：Ｇａ：Ｚｎ＝１：６：４の原子数比のターゲットを用いて形成したＩｎ
−Ｇａ−Ｚｎ酸化物を用いて形成した場合のエネルギーバンド構造図を示す。
【０２４１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２４２】
（実施の形態２）
本実施の形態では、上記実施の形態に例示したトランジスタ１００と異なる構成を有する
トランジスタ１５０について例示する。
【０２４３】
〔２−１．半導体装置の構成例〕
図１１に、半導体装置の一形態であるトランジスタ１５０を示す。図１１（Ａ）はトラン
ジスタ１５０の上面図である。また、図１１（Ｂ）は、図１１（Ａ）中の一点鎖線Ａ３−
Ａ４で示す部位の断面図であり、図１１（Ｃ）は、図１１（Ａ）中の一点鎖線Ｂ３−Ｂ４
で示す部位の断面図である。
【０２４４】
トランジスタ１５０は、トップゲート型のトランジスタの１つである。トランジスタ１５
０は、トランジスタ１００とほぼ同様の構成を有しているが、断面構造において、絶縁層
１０６と酸化物層１０５の形状が異なる。
【０２４５】
トランジスタ１５０は、ゲート電極１０７と重畳していない領域の、絶縁層１０６と酸化
物層１０５が除去された構成を有している。このような構成とすることで、酸化物層１０
５に意図せず酸素欠損形成された場合であっても、隣接配線間の漏れ電流の増加を抑制す
ることができるため、半導体装置の信頼性を高めることができる。
【０２４６】
〔２−２．半導体装置の作製方法例〕
絶縁層１０６および酸化物層１０５の選択的な除去は、ゲート電極１０７の形成後、ゲー
ト電極１０７をマスクとして用いて行えばよい。ゲート電極１０７をマスクとして用い、
ドライエッチング法、またはウェットエッチング法により、絶縁層１０６および酸化物層
１０５の一部を選択的に除去することができる。
【０２４７】
なお、絶縁層１０６と酸化物層１０５のエッチングは、ゲート電極１０７を形成するため
のレジストマスクの除去前に、ゲート電極１０７を形成するための導電層のエッチング後
に連続して行ってもよい。
【０２４８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２４９】
（実施の形態３）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトラン
ジスタ１６０について例示する。
【０２５０】
〔３−１．半導体装置の構成例〕
図１２に、半導体装置の一形態であるトランジスタ１６０を示す。図１２（Ａ）はトラン
ジスタ１６０の上面図である。また、図１２（Ｂ）は、図１２（Ａ）中の一点鎖線Ａ５−
Ａ６で示す部位の断面図であり、図１２（Ｃ）は、図１２（Ａ）中の一点鎖線Ｂ５−Ｂ６
で示す部位の断面図である。
【０２５１】
トランジスタ１６０は、トップゲート型のトランジスタの１つである。トランジスタ１６
０は、トランジスタ１００とほぼ同様の構成を有するが、ソース電極およびドレイン電極
の断面形状が異なる。
【０２５２】
トランジスタ１６０が有するソース電極１０４ａｓおよびドレイン電極１０４ｂｓは、端
部が階段形状を有している。ソース電極１０４ａｓおよびドレイン電極１０４ｂｓの端部
を階段形状とすることで、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓより上方
に形成する層の被覆性を向上させることができる。よって、半導体装置の信頼性を向上さ
せることができる。
【０２５３】
図１２では、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓの端部を２つの段差を
有する階段形状とした場合を示しているが、端部を３つ以上の段差を有する階段形状とし
てもよい。
【０２５４】
〔３−２．半導体装置の作製方法例〕
次に、トランジスタ１６０の作製方法の一例を、図１３に示す断面図を用いて説明する。
トランジスタ１６０は、トランジスタ１００と同様の方法により作製することができるた
め、本実施の形態ではトランジスタ１００と異なる点について説明する。
【０２５５】
図１３（Ａ）は、トランジスタ１００と同様の方法によりソース電極１０４ａ、およびド
レイン電極１０４ｂを形成し、レジストマスク１２１を除去する前の状態を示す断面図で
ある。この後、酸素プラズマ１２２等によりレジストマスク１２１を縮小させて、レジス
トマスク１２３を形成する。レジストマスク１２１が縮小したことにより、ソース電極１
０４ａ、およびドレイン電極１０４ｂの表面の一部が露出する（図１３（Ｂ）参照）。
【０２５６】
次に、ソース電極１０４ａおよびドレイン電極１０４ｂの、レジストマスク１２３に覆わ
れていない部分をエッチングする。エッチングは異方性を有するドライエッチング法で行
うことが好ましい。エッチングガス１２４は、上記実施の形態で示したガスと同様のガス
を用いることができる。また、エッチングの深さは、ソース電極１０４ａおよびドレイン
電極１０４ｂの厚さの２０％以上８０％以下が好ましく、４０％以上６０％以下がより好
ましい（図１３（Ｃ）参照）。
【０２５７】
次に、レジストマスク１２３を除去する。このようにして、端部が階段形状を有するソー
ス電極１０４ａｓおよびドレイン電極１０４ｂｓを形成することができる（図１３（Ｄ）
参照）。
【０２５８】
なお、上記作製方法を繰り返し用いることで、ソース電極１０４ａｓおよびドレイン電極
１０４ｂｓ端部に形成する段差の数を増やすことができる。
【０２５９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２６０】
（実施の形態４）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトラン
ジスタ１７０について例示する。
【０２６１】
〔４−１．半導体装置の構成例〕
図１４に、半導体装置の一形態であるトランジスタ１７０を示す。図１４（Ａ）はトラン
ジスタ１７０の上面図である。また、図１４（Ｂ）は、図１４（Ａ）中の一点鎖線Ａ７−
Ａ８で示す部位の断面図であり、図１４（Ｃ）は、図１４（Ａ）中の一点鎖線Ｂ７−Ｂ８
で示す部位の断面図である。
【０２６２】
トランジスタ１７０は、トップゲート型のトランジスタの１つである。トランジスタ１７
０は、トランジスタ１６０とほぼ同様の構成を有するが、ソース電極１０４ａｓ上にソー
ス電極１６４ａが形成され、ドレイン電極１０４ｂｓ上にドレイン電極１６４ｂが形成さ
れている点が異なる。
【０２６３】
上記実施の形態で説明した通り、ソース電極１０４ａ（ソース電極１０４ａｓ）およびド
レイン電極１０４ｂ（ドレイン電極１０４ｂｓ）として、積層体１０３に酸素欠損を生じ
させることが可能な材料を用いると、積層体１０３のソース電極１０４ａ（ソース電極１
０４ａｓ）およびドレイン電極１０４ｂ（ドレイン電極１０４ｂｓ）が接触した近傍の領
域に酸素欠損が発生し、当該領域がｎ型化してトランジスタのソースまたはドレインとし
て作用させることができる。
【０２６４】
しかしながら、チャネル長が極めて短いトランジスタを形成する場合、上記酸素欠損の発
生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある
。この場合、トランジスタの電気特性には、しきい値電圧の変動や、ソースとドレインが
導通状態となりオン状態とオフ状態の制御ができないなどの現象が現れる。そのため、チ
ャネル長が極めて短いトランジスタを形成する場合は、ソース電極およびドレイン電極に
酸素と結合し易い導電材料を用いることは好ましくない。
【０２６５】
したがって、図１４（Ｂ）にＬ１として示すソース電極１０４ａｓとドレイン電極１０４
ｂｓとの間隔は、０．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍ
より小さいと、チャネル形成領域において発生する酸素欠損の影響を排除できなくなり、
トランジスタの電気特性が低下する可能性がある。なお、Ｌ１は、積層体１０３と接して
向かい合うソース電極１０４ａｓ（ソース電極１０４ａ）の端部からドレイン電極１０４
ｂｓ（ドレイン電極１０４ｂ）の端部までの最短距離と言う事ができる。
【０２６６】
そこで、トランジスタ１７０では、酸素と結合しにくい導電材料を用いて、ソース電極１
０４ａと積層体１０３に接してソース電極１６４ａを形成する。また、酸素と結合しにく
い導電材料を用いて、ドレイン電極１０４ｂと積層体１０３に接してドレイン電極１０４
ｂｓを形成する。
【０２６７】
ソース電極１６４ａは、積層体１０３と接するソース電極１０４ａｓの端部を越えてＬ１
の方向に延伸し、ドレイン電極１６４ｂは、積層体１０３と接するドレイン電極１０４ｂ
ｓの端部を越えてＬ１の方向に延伸する。
【０２６８】
ソース電極１６４ａの上記延伸部分と、ドレイン電極１６４ｂの上記延伸部分は積層体１
０３と接している。また、図１４に示すトランジスタ１７０において、ソース電極１６４
ａの上記延伸部分の積層体１０３と接する先端部分から、ドレイン電極１６４ｂの上記延
伸部分の積層体１０３と接する先端部分までの間隔がチャネル長であり、図１４（Ｂ）に
Ｌ２として示す。
【０２６９】
ソース電極１６４ａおよびドレイン電極１６４ｂを形成するための酸素と結合しにくい導
電材料としては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニ
ウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散
しにくい材料も含まれる。該導電材料の厚さは、好ましくは５ｎｍ以上５００ｎｍ以下、
より好ましくは１０ｎｍ以上３００ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ
以下とする。
【０２７０】
上記酸素と結合しにくい導電材料をソース電極１６４ａおよびドレイン電極１６４ｂに用
いることによって、積層体１０３に形成されるチャネル形成領域に酸素欠損が形成される
ことを抑制することができ、チャネル形成領域のｎ型化を抑えることができる。したがっ
て、チャネル長が極めて短いトランジスタであっても良好な電気特性を得ることができる
。すなわち、Ｌ２をＬ１より小さい値とすることが可能となり、例えば、Ｌ２を３０ｎｍ
以下としても良好なトランジスタの電気特性を得ることが可能となる。
【０２７１】
なお、窒化タンタル、窒化チタンなどの導電性窒化物は、水素を吸蔵する可能性がある。
よって、積層体１０３と接して導電性窒化物を設けることで、積層体１０３中の水素濃度
を低減することができる。
【０２７２】
〔４−２．半導体装置の作製方法例〕
次に、トランジスタ１７０の作製方法の一例を説明する。トランジスタ１７０は、トラン
ジスタ１００やトランジスタ１６０などと同様の方法により作製することができるため、
本実施の形態では他のトランジスタと異なる点について説明する。
【０２７３】
他のトランジスタと同様の方法によりソース電極１０４ａ（ソース電極１６４ａ）および
ドレイン電極１０４ｂ（ドレイン電極１６４ｂ）まで形成した後、スパッタリング法によ
り、厚さ２０ｎｍの窒化タンタルを形成する。
【０２７４】
続いて、窒化タンタル上にフォトリソグラフィ法等を用いてレジストマスクを形成し、該
窒化タンタルの一部を選択的にエッチングすることで、ソース電極１６４ａおよびドレイ
ン電極１６４ｂを形成する。窒化タンタルのエッチングは、ドライエッチング法でもウェ
ットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを
除去する。
【０２７５】
なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光などの細
線加工に適した方法を用いてレジストマスクを形成し、エッチング処理を行うことによっ
て、ソース電極１６４ａおよびドレイン電極１６４ｂを形成すればよい。なお、当該レジ
ストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、
スループットを向上させることができる。このような方法を用いれば、チャネル長を３０
ｎｍ以下とするトランジスタを作製することができる。
【０２７６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２７７】
（実施の形態５）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトラン
ジスタ１８０について例示する。
【０２７８】
〔５−１．半導体装置の構成例〕
図１５に、半導体装置の一形態であるトランジスタ１８０を示す。図１５（Ａ）はトラン
ジスタ１８０の上面図である。また、図１５（Ｂ）は、図１５（Ａ）中の一点鎖線Ａ９−
Ａ１０で示す部位の断面図であり、図１５（Ｃ）は、図１５（Ａ）中の一点鎖線Ｂ９−Ｂ
１０で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分につ
いては、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
【０２７９】
トランジスタ１８０は、ボトムゲート型のトランジスタの１つである。トランジスタ１８
０は、基板１０１上に形成されたゲート電極１３１を有し、ゲート電極１３１上に形成さ
れた絶縁層１３２を有する。また、絶縁層１３２上に形成された積層体１０３を有し、積
層体１０３上に形成されたソース電極１０４ａ及びドレイン電極１０４ｂを有する。また
、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３上に、形成された酸化
物層１０５を有し、酸化物層１０５上に形成された絶縁層１０６を有し、絶縁層１０６上
に形成された絶縁層１０８を有する。なお、基板１０１とゲート電極１３１の間に、下地
層として絶縁層を形成してもよい。
【０２８０】
〔５−２．半導体装置の作製方法例〕
次に、トランジスタ１８０の作製方法の一例を説明する。なお、積層体１０３の形成以降
の形成工程は、ゲート電極１０７を形成しないこと以外は他の実施の形態に開示した内容
と同様に行うことが可能であるため、本実施の形態での説明は省略する。
【０２８１】
〔５−２−１．ゲート電極の形成〕
まず、基板１０１上に、ゲート電極１３１を形成する。ゲート電極１３１の形成は、ゲー
ト電極１０７と同様の材料および方法により行うことができる。
【０２８２】
〔５−２−２．ゲート絶縁層の形成〕
次に、ゲート電極１３１上に絶縁層１３２を形成する。絶縁層１３２は、上記実施の形態
で開示した絶縁層１０２または絶縁層１０６と同様の材料および方法で形成することがで
きる。なお、絶縁層１３２の表面凹凸を軽減するため、絶縁層１３２の表面に平坦化処理
を行ってもよい。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍ
ｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他
に、エッチング処理などを適用することも可能である。また、ＣＭＰ処理とエッチング処
理を組み合わせて行ってもよい。
【０２８３】
また、絶縁層１３２の形成後、絶縁層１３２に酸素を添加する処理を行ってもよい。酸素
を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことがで
きる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置
を用いてもよい。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの
酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０２８４】
〔５−２−３．積層体の形成以降の作製工程〕
続いて、絶縁層１３２上に積層体１０３を形成する。前述した通り、積層体１０３の形成
以降の作製工程は、ゲート電極１０７を形成しないこと以外は、他の実施の形態に開示し
た内容と同様に行うことが可能である。よって、積層体１０３以降の作製工程の説明は、
他の実施の形態の説明を援用するものとし、実施の形態での説明は省略する。
【０２８５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２８６】
（実施の形態６）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトラン
ジスタ１９０について例示する。
【０２８７】
〔６−１．半導体装置の構成例〕
図１６に、半導体装置の一形態であるトランジスタ１９０を示す。図１６（Ａ）はトラン
ジスタ１９０の上面図である。また、図１６（Ｂ）は、図１６（Ａ）中の一点鎖線Ａ１１
−Ａ１２で示す部位の断面図であり、図１６（Ｃ）は、図１６（Ａ）中の一点鎖線Ｂ１１
−Ｂ１２で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分
については、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
【０２８８】
本実施の形態に開示する、トランジスタ１９０は、トップゲート型のトランジスタ１００
と、ボトムゲート型のトランジスタ１８０を併せた構造を有する。具体的には、基板１０
１上にゲート電極１３１が形成され、ゲート電極１３１上に絶縁層１３２が形成され、絶
縁層１３２上にトランジスタ１００が形成された構造を有している。
【０２８９】
トランジスタ１９０において、ゲート電極１０７を第１のゲート電極、ゲート電極１３１
を第２のゲート電極と呼ぶことができる。また、絶縁層１０６を第１のゲート絶縁層、絶
縁層１３２を第２のゲート絶縁層と呼ぶことができる。
【０２９０】
トランジスタ１９０では、第１のゲート電極または第２のゲート電極の一方をゲート電極
として機能させ、他方をバックゲート電極として機能させることができる。
【０２９１】
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよく、ＧＮＤ電位や、任意の電位としてもよい。バックゲート電極の電位を変化さ
せることで、トランジスタのしきい値電圧を変化させることができる。
【０２９２】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトラ
ンジスタの電気的な特性が変動することを防止することができる。また、バックゲート電
極を設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減す
ることができる。
【０２９３】
バックゲート電極を、遮光性を有する導電層で形成することで、バックゲート電極側から
半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、ト
ランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【０２９４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２９５】
（実施の形態７）
本実施の形態では、上述したトランジスタを用いた半導体装置について例示する。
【０２９６】
〔７−１．マイクロコンピュータ〕
〔７−１−１．マイクロコンピュータのブロック図〕
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータ（以下
、「ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）」とも言う。）に用いることがで
きる。上述したトランジスタを用いることが可能なＭＣＵの構成例について、図１７を用
いて説明する。
【０２９７】
図１７は、ＭＣＵ７００のブロック図である。ＭＣＵ７００は、ＣＰＵ７１０、バスブリ
ッジ７１１、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７１２、メモリイン
ターフェイス７１３、コントローラ７２０、割り込みコントローラ７２１、Ｉ／Ｏインタ
ーフェイス（入出力インターフェイス）７２２、及びパワーゲートユニット７３０を有す
る。
【０２９８】
ＭＣＵ７００は、更に、水晶発振回路７４１、タイマー回路７４５、Ｉ／Ｏインターフェ
イス７４６、Ｉ／Ｏポート７５０、コンパレータ７５１、Ｉ／Ｏインターフェイス７５２
、バスライン７６１、バスライン７６２、バスライン７６３、及びデータバスライン７６
４を有する。更に、ＭＣＵ７００は、外部装置との接続部として少なくとも接続端子７７
０乃至接続端子７７６を有する。なお、各接続端子７７０乃至接続端子７７６は、１つの
端子または複数の端子でなる端子群を表す。また、水晶振動子７４３を有する発振子７４
２が、接続端子７７２、及び接続端子７７３を介してＭＣＵ７００に接続されている。
【０２９９】
ＣＰＵ７１０はレジスタ７８５を有し、バスブリッジ７１１を介してバスライン７６１乃
至バスライン７６３、及びデータバスライン７６４に接続されている。
【０３００】
ＲＡＭ７１２は、ＣＰＵ７１０のメインメモリとして機能する記憶装置であり、不揮発性
のランダムアクセスメモリが用いられる。ＲＡＭ７１２は、ＣＰＵ７１０が実行する命令
、命令の実行に必要なデータ、及びＣＰＵ７１０の処理によるデータを記憶する装置であ
る。ＣＰＵ７１０の命令により、ＲＡＭ７１２へのデータの書き込み、読み出しが行われ
る。
【０３０１】
ＭＣＵ７００では、低消費電力モードでは、ＲＡＭ７１２の電力供給が遮断される。その
ため、ＲＡＭ７１２は電源が供給されていない状態でもデータを保持できる不揮発性のメ
モリで構成する。
【０３０２】
メモリインターフェイス７１３は、外部記憶装置との入出力インターフェイスである。Ｃ
ＰＵ７１０の命令により、メモリインターフェイス７１３を介して、接続端子７７６に接
続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
【０３０３】
クロック生成回路７１５は、ＣＰＵ７１０で使用されるクロック信号ＭＣＬＫ（以下、単
に「ＭＣＬＫ」とも呼ぶ。）を生成する回路であり、ＲＣ発振器等を有する。ＭＣＬＫは
コントローラ７２０及び割り込みコントローラ７２１にも出力される。
【０３０４】
コントローラ７２０はＭＣＵ７００全体の制御処理を行う回路であり、例えば、バス及び
メモリマップなどの制御、ＭＣＵ７００の電源制御、クロック生成回路７１５、水晶発振
回路７４１の制御等を行う。
【０３０５】
接続端子７７０は、外部の割り込み信号入力用の端子であり、接続端子７７０を介してマ
スク不可能な割り込み信号ＮＭＩがコントローラ７２０に入力される。コントローラ７２
０にマスク不可能な割り込み信号ＮＭＩが入力されると、コントローラ７２０は直ちにＣ
ＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に割り込み処理
を実行させる。
【０３０６】
また、割り込み信号ＩＮＴが、接続端子７７０を介して割り込みコントローラ７２１に入
力される。割り込みコントローラ７２１には、周辺回路（７４５、７５０、７５１）から
の割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（７６１乃至７６４）
を経由せずに入力される。
【０３０７】
割り込みコントローラ７２１は割り込み要求の優先順位を割り当てる機能を有する。割り
込みコントローラ７２１は割り込み信号を検出すると、その割り込み要求が有効であるか
否かを判定する。有効な割り込み要求であれば、コントローラ７２０に割り込み信号ＩＮ
Ｔを出力する。
【０３０８】
また、割り込みコントローラ７２１はＩ／Ｏインターフェイス７２２を介して、バスライ
ン７６１及びデータバスライン７６４に接続されている。
【０３０９】
コントローラ７２０は、割り込み信号ＩＮＴが入力されると、ＣＰＵ７１０に割り込み信
号ＩＮＴを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
【０３１０】
また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ７２１を介さず直接コントローラ
７２０に入力される場合がある。コントローラ７２０は、割り込み信号Ｔ０ＩＲＱが入力
されると、ＣＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に
割り込み処理を実行させる。
【０３１１】
コントローラ７２０のレジスタ７８０は、コントローラ７２０内に設けられ、割り込みコ
ントローラ７２１のレジスタ７８６は、Ｉ／Ｏインターフェイス７２２に設けられている
。
【０３１２】
続いて、ＭＣＵ７００が有する周辺回路を説明する。ＭＣＵ７００は、周辺回路として、
タイマー回路７４５、Ｉ／Ｏポート７５０及びコンパレータ７５１を有する。これらの周
辺回路は一例であり、ＭＣＵ７００が使用される電子機器に応じて、必要な回路を設ける
ことができる。
【０３１３】
タイマー回路７４５は、クロック生成回路７４０から出力されるクロック信号ＴＣＬＫ（
以下、単に「ＴＣＬＫ」とも呼ぶ。）を用いて、時間を計測する機能を有する。また、ク
ロック生成回路７１５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、コントロ
ーラ７２０及び割り込みコントローラ７２１に出力する。タイマー回路７４５は、Ｉ／Ｏ
インターフェイス７４６を介して、バスライン７６１及びデータバスライン７６４に接続
されている。
【０３１４】
ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数
を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＭＣＬＫは、数十ｋＨｚ程度（例えば、３２
ｋＨｚ）とする。クロック生成回路７４０は、ＭＣＵ７００に内蔵された水晶発振回路７
４１と、接続端子７７２及び接続端子７７３に接続された発振子７４２を有する。発振子
７４２の振動子として、水晶振動子７４３が用いられている。なお、ＣＲ発振器等でクロ
ック生成回路７４０を構成することで、クロック生成回路７４０の全てのモジュールをＭ
ＣＵ７００に内蔵することが可能である。
【０３１５】
Ｉ／Ｏポート７５０は、接続端子７７４を介して接続された外部機器と情報の入出力を行
うためのインターフェイスであり、デジタル信号の入出力インターフェイスである。Ｉ／
Ｏポート７５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱを割り込
みコントローラ７２１に出力する。
【０３１６】
接続端子７７５から入力されるアナログ信号を処理する周辺回路として、コンパレータ７
５１が設けられている。コンパレータ７５１は、接続端子７７５から入力されるアナログ
信号の電位（または電流）と基準信号の電位（または電流）との大小を比較し、値が０又
は１のデジタル信号を発生する。さらに、コンパレータ７５１は、このデジタル信号の値
が１のとき、割り込み信号Ｃ０ＩＲＱを発生する。割り込み信号Ｃ０ＩＲＱは割り込みコ
ントローラ７２１に出力される。
【０３１７】
Ｉ／Ｏポート７５０及びコンパレータ７５１は共通のＩ／Ｏインターフェイス７５２を介
してバスライン７６１及びデータバスライン７６４に接続されている。ここでは、Ｉ／Ｏ
ポート７５０、コンパレータ７５１各々のＩ／Ｏインターフェイスに共有できる回路があ
るため、１つのＩ／Ｏインターフェイス７５２で構成しているが、もちろんＩ／Ｏポート
７５０、コンパレータ７５１のＩ／Ｏインターフェイスを別々に設けることもできる。
【０３１８】
また、周辺回路のレジスタは、対応する入出力インターフェイスに設けられている。タイ
マー回路７４５のレジスタ７８７はＩ／Ｏインターフェイス７４６に設けられ、Ｉ／Ｏポ
ート７５０のレジスタ７８３及びコンパレータ７５１のレジスタ７８４は、それぞれ、Ｉ
／Ｏインターフェイス７５２に設けられている。
【０３１９】
ＭＣＵ７００は内部回路への電力供給を遮断するためのパワーゲートユニット７３０を有
する。パワーゲートユニット７３０により、動作に必要な回路のみに電力供給を行うこと
で、ＭＣＵ７００全体の消費電力を下げることができる。
【０３２０】
図１７に示すように、ＭＣＵ７００内の破線で囲んだユニット７０１、ユニット７０２、
ユニット７０３、ユニット７０４の回路は、パワーゲートユニット７３０を介して、接続
端子７７１に接続されている。接続端子７７１は、高電源電位ＶＤＤ（以下、単に「ＶＤ
Ｄ」とも呼ぶ。）供給用の電源端子である。
【０３２１】
本実施の形態では、ユニット７０１は、タイマー回路７４５、及びＩ／Ｏインターフェイ
ス７４６を含み、ユニット７０２は、Ｉ／Ｏポート７５０、コンパレータ７５１、及びＩ
／Ｏインターフェイス７５２を含み、ユニット７０３は、割り込みコントローラ７２１、
及びＩ／Ｏインターフェイス７２２を含み、ユニット７０４は、ＣＰＵ７１０、ＲＡＭ７
１２、バスブリッジ７１１、及びメモリインターフェイス７１３を含む。
【０３２２】
パワーゲートユニット７３０は、コントローラ７２０により制御される。パワーゲートユ
ニット７３０は、ユニット７０１乃至７０４へのＶＤＤの供給を遮断するためのスイッチ
回路７３１及びスイッチ回路７３２を有する。
【０３２３】
スイッチ回路７３１、スイッチ回路７３２のオン／オフはコントローラ７２０により制御
される。具体的には、コントローラ７２０は、ＣＰＵ７１０の要求によりパワーゲートユ
ニット７３０が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する（
電力供給の停止）。また、コントローラ７２０は、マスク不可能な割り込み信号ＮＭＩ、
またはタイマー回路７４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲー
トユニット７３０が有するスイッチ回路をオン状態とする信号を出力する（電力供給の開
始）。
【０３２４】
なお、図１７では、パワーゲートユニット７３０に、２つのスイッチ回路（スイッチ回路
７３１、スイッチ回路７３２）を設ける構成を示しているが、これに限定されず、電源遮
断に必要な数のスイッチ回路を設ければよい。
【０３２５】
また、本実施の形態では、ユニット７０１に対する電力供給を独立して制御できるように
スイッチ回路７３１を設け、ユニット７０２乃至７０４に対する電力供給を独立して制御
できるようにスイッチ回路７３２を設けているが、このような電力供給経路に限定される
ものではない。例えば、スイッチ回路７３２とは別のスイッチ回路を設けて、ＲＡＭ７１
２の電力供給を独立して制御できるようにしてもよい。また、１つの回路に対して、複数
のスイッチ回路を設けてもよい。
【０３２６】
また、コントローラ７２０には、パワーゲートユニット７３０を介さず、常時、接続端子
７７１からＶＤＤが供給される。また、ノイズの影響を少なくするため、クロック生成回
路７１５の発振回路、水晶発振回路７４１には、それぞれ、ＶＤＤの電源回路と異なる外
部の電源回路から電源電位が供給される。
【０３２７】
表１に、各ブロックの役割をまとめた表を示す。
【０３２８】
【表１】
2019047138.tif 000004
【０３２９】
コントローラ７２０及びパワーゲートユニット７３０等を備えることにより、ＭＣＵ７０
０を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作
モードであり、ＭＣＵ７００の全ての回路がアクティブな状態である。ここでは、第１の
動作モードを「Ａｃｔｉｖｅモード」と呼ぶ。
【０３３０】
第２、及び第３の動作モードは低消費電力モードであり、一部の回路をアクティブにする
モードである。第２の動作モードでは、コントローラ７２０、並びにタイマー回路７４５
とその関連回路（水晶発振回路７４１、Ｉ／Ｏインターフェイス７４６）がアクティブで
ある。第３の動作モードでは、コントローラ７２０のみがアクティブである。ここでは、
第２の動作モードを「Ｎｏｆｆ１モード」と呼び、第３の動作モードを「Ｎｏｆｆ２モー
ド」と呼ぶことにする。
【０３３１】
以下、表２に、各動作モードとアクティブな回路との関係を示す。表２では、アクティブ
にする回路に「ＯＮ」と記載している。表１に示すように、Ｎｏｆｆ１モードでは、コン
トローラ７２０と周辺回路の一部（タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モ
ードでは、コントローラ７２０のみが動作している。
【０３３２】
【表２】
2019047138.tif 000005
【０３３３】
なお、クロック生成回路７１５の発振器、及び水晶発振回路７４１は、動作モードに関わ
らず、電源が常時供給される。クロック生成回路７１５及び水晶発振回路７４１を非アク
ティブにするには、コントローラ７２０からまたは外部からイネーブル信号を入力し、ク
ロック生成回路７１５及び水晶発振回路７４１の発振を停止させることにより行われる。
【０３３４】
また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット７３０により電力供給
が遮断されるため、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェイス７５２は非Ａｃｔｉｖ
ｅになるが、接続端子７７４に接続されている外部機器を正常に動作させるために、Ｉ／
Ｏポート７５０、Ｉ／Ｏインターフェイス７５２の一部には電力が供給される。具体的に
は、Ｉ／Ｏポート７５０の出力バッファ、Ｉ／Ｏポート７５０用のレジスタ７８６である
。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート７５０での実質的な機能である、Ｉ
／Ｏインターフェイス７５２及び外部機器とのデータの伝送機能、割り込み信号生成機能
は停止している。また、Ｉ／Ｏインターフェイス７５２も同様に、通信機能は停止してい
る。
【０３３５】
なお、本明細書では、回路が非アクティブとは、電力の供給が遮断されて回路が停止して
いる状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状
態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。
【０３３６】
また、ＭＣＵ７００では、Ｎｏｆｆ１、Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの
復帰を高速化するため、レジスタ７８４乃至レジスタ７８７は、電源遮断時にデータを退
避させるバックアップ保持部を更に有する。別言すると、レジスタ７８４乃至レジスタ７
８７は、揮発性のデータ保持部（単に、「揮発性記憶部」とも言う）と、不揮発性のデー
タ保持部（単に、「不揮発性記憶部」とも言う）を有する。Ａｃｔｉｖｅモード中、レジ
スタ７８４乃至レジスタ７８７は、揮発性記憶部にアクセスして、データの書き込み、読
み出しが行われる。
【０３３７】
なお、コントローラ７２０には常に電力が供給されているため、コントローラ７２０のレ
ジスタ７８０には、不揮発性記憶部は設けられていない。また、上述したように、Ｎｏｆ
ｆ１／Ｎｏｆｆ２モードでも、Ｉ／Ｏポート７５０には出力バッファを機能させるためレ
ジスタ７８３を動作させている。よって、レジスタ７８３には常に電力が供給されている
ため、不揮発性記憶部が設けられていない。
【０３３８】
また、揮発性記憶部は一つまたは複数の揮発性記憶素子を有し、不揮発性記憶部は一つま
たは複数の不揮発性記憶素子を有する。なお、揮発性記憶素子は、不揮発性記憶素子より
もアクセス速度が速いものとする。
【０３３９】
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、
後述する不揮発性記憶素子を構成するトランジスタに用いる半導体材料とは、異なる禁制
帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコ
ン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、
単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは
、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジ
スタを適用するのが好適である。
【０３４０】
不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気
的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるた
めに用いる。よって、不揮発性記憶素子は、少なくとも電力が供給されていないときの上
記揮発性記憶素子よりデータの保持時間が長いものとする。
【０３４１】
ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立
って、レジスタ７８４乃至７８７の揮発性記憶部のデータは不揮発性記憶部に書き込まれ
、揮発性記憶部のデータを初期値にリセットし、電源が遮断される。
【０３４２】
Ｎｏｆｆ１、またはＮｏｆｆ２モードからＡｃｔｉｖｅへ復帰する場合、レジスタ７８４
乃至７８７に電力供給が再開されると、まず揮発性記憶部のデータが初期値にリセットさ
れる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
【０３４３】
従って、低消費電力モードでも、ＭＣＵ７００の処理に必要なデータがレジスタ７８４乃
至７８７で保持されているため、ＭＣＵ７００を低消費電力モードからＡｃｔｉｖｅモー
ドへ直ちに復帰させることが可能になる。
【０３４４】
〔７−１−２．レジスタの構成例〕
図１８に、レジスタ７８４乃至レジスタ７８７に用いることができる、１ビットのデータ
を保持可能な、揮発性記憶部と不揮発性記憶部を有する回路構成の一例をレジスタ１１９
６として示す。
【０３４５】
図１８に示すレジスタ１１９６は、揮発性記憶部であるフリップフロップ２４８と、不揮
発性記憶部２３３と、セレクタ２４５を有する。
【０３４６】
フリップフロップ２４８には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信
号Ｄが与えられる。フリップフロップ２４８は、クロック信号ＣＬＫに従って入力される
データ信号Ｄのデータを保持し、データ信号Ｑとして、データ信号Ｄに対応して高電位Ｈ
、または低電位Ｌを出力する機能を有する。
【０３４７】
不揮発性記憶部２３３には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ
信号Ｄが与えられる。
【０３４８】
不揮発性記憶部２３３は、書き込み制御信号ＷＥに従って、入力されるデータ信号Ｄのデ
ータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号Ｄとして
出力する機能を有する。
【０３４９】
セレクタ２４５は、読み出し制御信号ＲＤに従って、データ信号Ｄまたは不揮発性記憶部
２３３から出力されるデータ信号を選択して、フリップフロップ２４８に入力する。
【０３５０】
また図１８に示すように不揮発性記憶部２３３には、トランジスタ２４０及び容量素子２
４１が設けられている。
【０３５１】
トランジスタ２４０は、ｎチャネル型トランジスタである。トランジスタ２４０のソース
またはドレインの一方は、フリップフロップ２４８の出力端子に接続されている。トラン
ジスタ２４０は、書き込み制御信号ＷＥに従ってフリップフロップ２４８から出力される
データ信号の保持を制御する機能を有する。
【０３５２】
トランジスタ２４０としては、オフ電流が極めて小さいトランジスタを用いることが好ま
しい。例えば、トランジスタ２４０として、チャネルが形成される半導体層に酸化物半導
体を含むトランジスタを用いることができる。具体的には、上記実施の形態において、ト
ランジスタ１００、トランジスタ１５０、トランジスタ１６０、トランジスタ１７０、ト
ランジスタ１８０、またはトランジスタ１９０として例示したトランジスタを用いること
ができる。
【０３５３】
容量素子２４１を構成する一対の電極の一方と、トランジスタ２４０のソースまたはドレ
インの他方は、ノードＭ１に接続されている。また、容量素子２４１を構成する一対の電
極の他方にはＶＳＳが与えられる。容量素子２４１は、記憶するデータ信号Ｄのデータに
基づく電荷をノードＭ１に保持する機能を有する。トランジスタ２４０としては、オフ電
流が極めて小さいトランジスタを用いることが好ましい。トランジスタ２４０にオフ電流
が極めて小さいトランジスタを用いることにより、電源電圧の供給が停止してもノードＭ
１の電荷は保持され、データが保持される。また、トランジスタ２４０にオフ電流が極め
て小さいトランジスタを用いることにより、容量素子２４１を小さく、または省略するこ
とができる。
【０３５４】
トランジスタ２４４は、ｐチャネル型トランジスタである。トランジスタ２４４のソース
及びドレインの一方にはＶＤＤが与えられる。また、トランジスタ２４４のゲートには読
み出し制御信号ＲＤが入力される。
【０３５５】
トランジスタ２４３は、ｎチャネル型トランジスタである。トランジスタ２４３のソース
及びドレインの一方と、トランジスタ２４４のソース及びドレインの他方は、ノードＭ２
に接続されている。また、トランジスタ２４３のゲートは、トランジスタ２４４のゲート
に接続し、読み出し制御信号ＲＤが入力される。
【０３５６】
トランジスタ２４２は、ｎチャネル型トランジスタである。トランジスタ２４２のソース
及びドレインの一方は、トランジスタ２４３のソース及びドレインの他方に接続されてお
り、ソース及びドレインの他方には、ＶＳＳが与えられる。なお、フリップフロップ２４
８が出力する高電位Ｈはトランジスタ２４２をオン状態とする電位であり、フリップフロ
ップ２４８が出力する低電位Ｌはトランジスタ２４２をオフ状態とする電位である。
【０３５７】
インバーター２４６の入力端子は、ノードＭ２接続されている。また、インバーター２４
６の出力端子は、セレクタ２４５の入力端子に接続される。
【０３５８】
容量素子２４７を構成する電極の一方はノードＭ２接続され、他方にはＶＳＳが与えられ
る。容量素子２４７は、インバーター２４６に入力されるデータ信号のデータに基づく電
荷を保持する機能を有する。
【０３５９】
以上のような構成を有する図１８に示すレジスタ１１９６は、フリップフロップ２４８か
ら不揮発性記憶部２３３へデータの退避を行う際は、書き込み制御信号ＷＥとしてトラン
ジスタ２４０をオン状態とする信号を入力することにより、フリップフロップ２４８のデ
ータ信号Ｑに対応した電荷が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥ
としてトランジスタ２４０をオフ状態とする信号を入力することにより、ノードＭ１に与
えられた電荷が保持される。また、読み出し制御信号ＲＤの電位としてＶＳＳが与えられ
ている間は、トランジスタ２４３がオフ状態、トランジスタ２４４がオン状態となり、ノ
ードＭ２の電位はＶＤＤになる。
【０３６０】
不揮発性記憶部２３３からフリップフロップ２４８へデータの復帰を行う際は、読み出し
制御信号ＲＤとしてＶＤＤを与える。すると、トランジスタ２４４がオフ状態、トランジ
スタ２４３がオン状態となり、ノードＭ１に保持された電荷に応じた電位がノードＭ２に
与えられる。ノードＭ１にデータ信号Ｑの高電位Ｈに対応する電荷が保持されている場合
、トランジスタ２４２はオン状態であり、ノードＭ２にＶＳＳが与えられ、インバーター
２４６から出力されたＶＤＤが、セレクタ２４５を介してフリップフロップ２４８に入力
される。また、ノードＭ１にデータ信号Ｑの低電位Ｌに対応する電荷が保持されている場
合、トランジスタ２４２はオフ状態であり、読み出し制御信号ＲＤの電位としてＶＳＳが
与えられていたときのノードＭ２の電位（ＶＤＤ）が保持されており、インバーター２４
６から出力されたＶＳＳが、セレクタ２４５を介してフリップフロップ２４８に入力され
る。
【０３６１】
上述のように、レジスタ１１９６に揮発性記憶部２３２と不揮発性記憶部２３３を設ける
ことにより、ＣＰＵ２３０への電力供給が遮断される前に、揮発性記憶部２３２から不揮
発性記憶部２３３にデータを退避させることができ、ＣＰＵ２３０への電力供給が再開さ
れたときに、不揮発性記憶部２３３から揮発性記憶部２３２にデータを素早く復帰させる
ことができる。
【０３６２】
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびに揮発性
記憶部２３２が初期化された状態からＣＰＵ２３０を起動し直す必要がなくなるので、電
力供給の再開後ＣＰＵ２３０は速やかに測定に係る演算処理を開始することができる。
【０３６３】
トランジスタ２４２は、情報の読み出し速度を向上させるという観点から、上述の揮発性
記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
【０３６４】
なお、レジスタ１１９６では、トランジスタ２４２のソース及びドレインの他方と容量素
子２４１の他方の電極ともにＶＳＳが供給されているが、トランジスタ２４２のソース及
びドレインの他方と容量素子２４１の他方の電極は、同じ電位としても良いし、異なる電
位としても良い。また、容量素子２４１は必ずしも設ける必要はなく、例えば、トランジ
スタ２４２の寄生容量が大きい場合は、当該寄生容量で容量素子２４１の代替とすること
ができる。
【０３６５】
ノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジス
タのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ２４０の
オンオフ動作により直接的にデータの書き換えを行うことができるので、高電圧を用いて
フローティングゲート内への電荷の注入、及びフローティングゲートからの電荷の引き抜
きが不要である。つまり、不揮発性記憶部２３３では、従来のフローティングゲート型ト
ランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本
実施の形態に記載の不揮発性記憶部２３３を用いることにより、データの退避の際に必要
な消費電力の低減を図ることができる。
【０３６６】
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑
制することができるので、不揮発性記憶部２３３の動作の高速化が実現される。また同様
の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲー
ト絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、本実施の形態に記
載の不揮発性記憶部２３３は、従来のフローティングゲート型トランジスタと異なり、原
理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部２
３３は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十
分に用いることができる。
【０３６７】
なお、上記において不揮発性記憶部２３３は、図１８に示す構成に限られるものではない
。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、抵抗変
化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍ
ｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏ
ｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリなどを用い
ることができる。
【０３６８】
また、揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構
成することができる。また、揮発性記憶部にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａ
ｃｃｅｓｓ  Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これ
らのレジスタやキャッシュメモリは上記の不揮発性記憶部２３３にデータを退避させるこ
とができる。
【０３６９】
〔７−１−３．ＭＣＵに適用可能な半導体装置の構成例〕
不揮発性記憶部を有するＭＣＵに適用可能な半導体装置の構成例について、図１９の断面
図を用いて説明する。
【０３７０】
図１９に示す半導体装置は、ｐ型の半導体基板４０１に形成された素子分離層４０３を有
し、ゲート絶縁層４０７、ゲート電極４０９、ｎ型の不純物領域４１１ａ、ｎ型の不純物
領域４１１ｂ、を有するｎ型のトランジスタ４５１を有し、トランジスタ４５１上に絶縁
層４１５および絶縁層４１７が形成されている。
【０３７１】
半導体基板４０１において、トランジスタ４５１は素子分離層４０３により他の半導体素
子（図示せず）と分離されている。素子分離層４０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘ
ｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃ
ｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。
【０３７２】
なお、トランジスタ４５１において、ゲート電極４０９の側面に側壁絶縁層（サイドウォ
ール絶縁層）を設け、ｎ型の不純物領域４１１ａ、およびｎ型の不純物領域４１１ｂに不
純物濃度が異なる領域を設けてもよい。
【０３７３】
また、絶縁層４１５および絶縁層４１７の一部を選択的にエッチングした開口部には、コ
ンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂが形成されている。絶縁層４１
７、コンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂ上に、絶縁層４２１が設
けられている。絶縁層４２１は、少なくとも一部がコンタクトプラグ４１９ａと重畳する
溝部と、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部を有する。
【０３７４】
また、少なくとも一部がコンタクトプラグ４１９ａと重畳する溝部に配線４２３ａが形成
され、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部に配線４２３ｂが形成
されている。配線４２３ａはコンタクトプラグ４１９ａに接続し、配線４２３ｂはコンタ
クトプラグ４１９ｂに接続されている。
【０３７５】
また、絶縁層４２１、配線４２３ａおよび配線４２３ｂ上に、スパッタリング法またはＣ
ＶＤ法等によって形成された絶縁層４２０が設けられている。また、絶縁層４２０上に絶
縁層４２２が形成され、絶縁層４２２は、少なくとも一部が酸化物半導体層を含む積層体
４０６と重畳する溝部と、少なくとも一部が第１のドレイン電極４１６ｂまたは第２のド
レイン電極４２６ｂと重畳する溝部を有する。
【０３７６】
絶縁層４２２が有する少なくとも一部が積層体４０６と重畳する溝部には、トランジスタ
４５２のバックゲート電極として機能する電極４２４が形成されている。このような電極
４２４を設けることにより、トランジスタ４５２のしきい値電圧の制御を行うことができ
る。
【０３７７】
また、絶縁層４２２が有する少なくとも一部が第１のドレイン電極４１６ｂまたは第２の
ドレイン電極４２６ｂと重畳する溝部には、電極４６０が形成されている。
【０３７８】
絶縁層４２２、電極４２４、および電極４６０上には、スパッタリング法またはＣＶＤ法
等により形成された絶縁層４２５が設けられており、絶縁層４２５上には、トランジスタ
４５２が設けられている。
【０３７９】
トランジスタ４５２は、上記実施の形態で例示したトランジスタを適用することができる
。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安
定である。よって、図１９で示す本実施の形態の半導体装置を、信頼性の高い半導体装置
とすることができる。
【０３８０】
なお、図１９では、トランジスタ４５２として、上記実施の形態に示したトランジスタ１
７０と同様の構造を有するトランジスタを用いる場合について例示している。
【０３８１】
トランジスタ４５２は、絶縁層４２５上に形成された積層体４０６と、積層体４０６に接
する第１のソース電極４１６ａおよび第１のドレイン電極４１６ｂと、第１のソース電極
４１６ａおよび第１のドレイン電極４１６ｂの上部に接する第２のソース電極４２６ａお
よび第２のドレイン電極４２６ｂと、酸化物層４１３と、ゲート絶縁層４１２と、ゲート
電極４０４と、絶縁層４１８を有する。また、トランジスタ４５２を覆う絶縁層４４５、
および絶縁層４４６が設けられ、絶縁層４４６上に、第１のドレイン電極４１６ｂに接続
する配線４４９と、第１のソース電極４１６ａに接続する配線４５６を有する。配線４４
９は、トランジスタ４５２のドレイン電極とｎ型のトランジスタ４５１のゲート電極４０
９とを電気的に接続するノードとして機能する。
【０３８２】
また、本実施の形態においては、配線４４９が第１のドレイン電極４１６ｂに接続する構
成について例示したが、これに限定されず、例えば、第２のドレイン電極４２６ｂに接続
する構成としてもよい。また、配線４５６が第１のソース電極４１６ａに接続する構成に
ついて例示したが、これに限定されず、例えば、第２のソース電極４２６ａに接続する構
成としてもよい。
【０３８３】
第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと電極４６０が、絶縁層
４２５を介して重畳する部分が容量素子４５３として機能する。電極４６０には、例えば
ＶＳＳが供給される。
【０３８４】
なお、容量素子４５３は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ４５１
などの寄生容量が十分大きい場合、容量素子４５３を設けない構成としても良い。
【０３８５】
トランジスタ４５２は、例えば、図１８に示したトランジスタ２４０に相当する。また、
トランジスタ４５１は、例えば、図１８に示したトランジスタ２４２に相当する。また、
容量素子４５３は、例えば、図１８に示した容量素子２４１に相当する。また、配線４４
９は、例えば、図１８に示したノードＭ１に相当する。
【０３８６】
トランジスタ４５１は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形
成されるため、十分な高速動作が可能となる。このため、当該トランジスタを読み出し用
のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０３８７】
本実施の形態に示すように、トランジスタ４５２には、極めてオフ電流の低いトランジス
タを用いることが好ましい。本実施の形態では、極めてオフ電流の低いトランジスタとし
て、酸化物半導体を含むトランジスタを例示した。このような構成とすることによりノー
ドＭ１の電位を長時間保持することが可能となる。
【０３８８】
〔７−２．表示装置〕
上述したトランジスタは、表示装置に用いることができる。また、上述したトランジスタ
を用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形
成し、システムオンパネルを形成することができる。上述したトランジスタを用いること
が可能な表示装置の構成例について、図２０乃至図２８を用いて説明する。
【０３８９】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。
以下では、表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表
示装置について説明する。
【０３９０】
〔７−１−１．液晶表示装置とＥＬ表示装置〕
図２０（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられ、第２の基板４００６によって封止されている。図２
０（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成され
た信号線駆動回路４００３、及び走査線駆動回路４００４が実装されている。また、信号
線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種
信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１
８ａ、ＦＰＣ４０１８ｂから供給されている。
【０３９１】
図２０（Ｂ）及び図２０（Ｃ）において、第１の基板４００１上に設けられた画素部４０
０２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられてい
る。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けら
れている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１
とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
図２０（Ｂ）及び図２０（Ｃ）においては、第１の基板４００１上のシール材４００５に
よって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多
結晶半導体で形成された信号線駆動回路４００３が実装されている。図２０（Ｂ）及び図
２０（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素
部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０３９２】
また図２０（Ｂ）及び図２０（Ｃ）においては、信号線駆動回路４００３を別途形成し、
第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線
駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路
の一部のみを別途形成して実装しても良い。
【０３９３】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンデ
ィング、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  
Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを用いることができる。図
２０（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装す
る例であり、図２０（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり
、図２０（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
【０３９４】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
【０３９５】
なお、本明細書中における表示装置とは、画像表示デバイス、もしくは光源（照明装置含
む）を指す。また、コネクター、例えばＦＰＣやＴＣＰなどが取り付けられたモジュール
、ＴＣＰなどの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧに
よりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０３９６】
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有して
おり、上記実施の形態で示したトランジスタを適用することができる。
【０３９７】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ、有機ＥＬ等が含ま
れる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用
することができる。
【０３９８】
図２１（Ａ）及び図２１（Ｂ）は、図２０（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断
面構成を示す断面図である。図２１（Ａ）及び図２１（Ｂ）で示すように、半導体装置は
電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層
４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４０２０、
および絶縁層４０２２に形成された開口を介して配線４０１４と電気的に接続されている
。
【０３９９】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、ト
ランジスタ４０１０、およびトランジスタ４０１１のソース電極及びドレイン電極と同じ
導電層で形成されている。
【０４００】
また、図２１（Ａ）では、電極４０１５と配線４０１４が、絶縁層４０２０、および絶縁
層４０２２に形成された一つの開口を介して接続しているが、図２１（Ｂ）では、絶縁層
４０２０、および絶縁層４０２２に形成された複数の開口を介して接続している。開口を
複数形成することで、電極４０１５の表面に凹凸が形成されるため、後に形成される電極
４０１５と異方性導電層４０１９の接触面積を増やすことができる。よって、ＦＰＣ４０
１８と電極４０１５の接続を良好なものとすることができる。
【０４０１】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図２１（Ａ）及び図２１（Ｂ）では、画素部４００２に
含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０
１１とを例示している。図２１（Ａ）では、トランジスタ４０１０、トランジスタ４０１
１上には絶縁層４０２０が設けられ、図２１（Ｂ）では、絶縁層４０２０の上にさらに平
坦化層４０２１が設けられている。なお、絶縁層４０２３は下地層として機能する絶縁層
であり、絶縁層４０２２はゲート絶縁層として機能する絶縁層である。
【０４０２】
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形
態で示したトランジスタを適用することができる。
【０４０３】
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安
定である。よって、図２１（Ａ）及び図２１（Ｂ）で示す本実施の形態の半導体装置を信
頼性の高い半導体装置とすることができる。
【０４０４】
なお、図２１（Ａ）では、トランジスタ４０１０、トランジスタ４０１１として、上記実
施の形態に示したトランジスタ１００と同様の構造を有するトランジスタを用いる場合に
ついて例示している。また、図２１（Ｂ）では、トランジスタ４０１１として、上記実施
の形態に示したトランジスタ１００と同様の構造を有するトランジスタを用いる場合につ
いて例示している。また、図２１（Ｂ）では、トランジスタ４０１１として、上記実施の
形態に示したトランジスタ１９０と同様の構造を有するトランジスタを用いる場合につい
て例示している。
【０４０５】
また、図２１（Ｂ）では、絶縁層４０２３を介して、駆動回路用のトランジスタ４０１１
の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０１７を設ける構成例を示
している。導電層４０１７はバックゲート電極として機能することができる。
【０４０６】
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
【０４０７】
図２１（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図２１（
Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極
層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜
として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３
１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１と
は液晶層４００８を介して重畳する構成を有する。
【０４０８】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていても良い。
【０４０９】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
【０４１０】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短
く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜
を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こ
される静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減す
ることができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半
導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著し
く変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタ
を有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
【０４１１】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
【０４１２】
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。
【０４１３】
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度の酸化物半導体層
を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下
、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
【０４１４】
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られ
るため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記ト
ランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に
駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品
点数を削減することができる。
【０４１５】
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉ
ｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑ
ｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０４１６】
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを用いることが
できる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別
の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計と
いわれる方法を用いることができる。
【０４１７】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
【０４１８】
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラ
ー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することも
できる。
【０４１９】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
【０４２０】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
【０４２１】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【０４２２】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す
上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面
から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用する
ことができる。
【０４２３】
図２１（Ｂ）は、表示素子として発光素子を用いたＥＬ表示装置（「発光装置」ともいう
）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトラ
ンジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極
層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成
に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５
１３の構成は適宜変えることができる。
【０４２４】
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
【０４２５】
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
【０４２６】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン
、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒
化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）等を形成する
ことができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５
によって封止された空間には充填材４５１４が設けられ密封されている。このように外気
に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、
紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０４２７】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポ
リイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いれ
ばよい。
【０４２８】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０４２９】
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対
向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び
電極層のパターン構造によって透光性、反射性を選択すればよい。
【０４３０】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
【０４３１】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することがで
きる。
【０４３２】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、またはアニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体
などがあげられる。
【０４３３】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０４３４】
上記実施の形態で示したトランジスタを適用することで、表示機能を有する信頼性のよい
半導体装置を提供することができる。また、上記実施の形態で示した配線構造を用いるこ
とで、配線の幅や厚さを増加させること無く配線抵抗を低減することができる。よって、
高精細化や、大面積化が可能で、表示品質の良い表示機能を有する半導体装置を提供する
ことができる。また、消費電力が低減された半導体装置を提供することができる。
【０４３５】
〔７−１−２．画素回路の一例〕
図２２に、表示装置に適用可能な画素回路の一例を示す。図２２（Ａ）は、液晶表示装置
に適用可能な画素回路の一例を示す回路図である。図２２（Ａ）に示す画素回路は、トラ
ンジスタ８５１と、キャパシタ８５２と、一対の電極間に液晶の充填された液晶素子８５
３とを有する。
【０４３６】
トランジスタ８５１では、ソースおよびドレインの一方が信号線８５５に電気的に接続さ
れ、ゲートが走査線８５４に電気的に接続されている。
【０４３７】
キャパシタ８５２では、一方の電極がトランジスタ８５１のソースおよびドレインの他方
に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０４３８】
液晶素子８５３では、一方の電極がトランジスタ８５１のソースおよびドレインの他方に
電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。な
お、上述のキャパシタ８５２の他方の電極が電気的に接続する配線に与えられる共通電位
と、液晶素子８５３の他方の電極に与えられる共通電位は、異なる電位であってもよい。
【０４３９】
図２２（Ｂ）は、ＥＬ表示装置に適用可能な画素回路の一例を示す回路図である。
【０４４０】
図２２（Ｂ）に示す画素回路は、スイッチ素子８４３と、トランジスタ８４１と、キャパ
シタ８４２と、発光素子７１９と、を有する。
【０４４１】
トランジスタ８４１のゲートはスイッチ素子８４３の一端およびキャパシタ８４２の一端
と電気的に接続される。トランジスタ８４１のソースは発光素子７１９の一端と電気的に
接続される。トランジスタ８４１のドレインはキャパシタ８４２の他端と電気的に接続さ
れ、高電源電圧ＶＤＤが与えられる。また、スイッチ素子８４３の他端は信号線８４４と
電気的に接続される。発光素子７１９の他端は低電源電圧ＶＳＳ、接地電位ＧＮＤなどの
、高電源電位ＶＤＤより小さい電位とする。
【０４４２】
なお、高電源電圧ＶＤＤとは、高電圧側の電源電位のことをいう。また、低電源電圧ＶＳ
Ｓとは、低電圧側の電源電位のことをいう。なお、接地電位ＧＮＤを高電源電圧または低
電源電圧として用いることもできる。例えば高電源電圧が接地電位の場合には、低電源電
圧は接地電位より低い電圧であり、低電源電圧が接地電位の場合には、高電源電圧は接地
電位より高い電圧である。
【０４４３】
なお、トランジスタ８４１は、上述した酸化物半導体層を含む積層体を用いたトランジス
タを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高
いＥＬ表示装置とすることができる。
【０４４４】
スイッチ素子８４３としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また
、スイッチ素子８４３として、上述した酸化物半導体層を含む積層体を用いたトランジス
タを用いてもよい。スイッチ素子８４３として当該トランジスタを用いることで、トラン
ジスタ８４１と同一工程によってスイッチ素子８４３を作製することができ、ＥＬ表示装
置の生産性を高めることができる。
【０４４５】
〔７−３．電子機器〕
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステ
レオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲ
ーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオ
カメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊
飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食
器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ
保存用冷凍庫、放射線測定器、透析装置等の医療機器、災、煙、漏電、ガス漏れなどを検
知する検知装置、近接センサ、赤外線センサ、振動センサ、放射線センサ、人感センサな
どの各種センサなどが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベー
タ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また
、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移
動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自
動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハ
イブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシ
スト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は
大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査
機、宇宙船が挙げられる。電子機器の具体例を図２３に示す。
【０４４６】
図２３（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、ＭＣ
Ｕ８１０１を有している。ＭＣＵ８１０１には、上述したトランジスタを用いることがで
きる。
【０４４７】
図２３（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショ
ナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＭＣＵ８２０３等を有する。図２３（Ａ）において
、ＭＣＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＭＣＵ８
２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２
０４の両方に、ＭＣＵ８２０３が設けられていてもよい。ＭＣＵ８２０３に上述したトラ
ンジスタを用いることで、エアコンディショナーを省電力化できる。
【０４４８】
図２３（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＭ
ＣＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３
０２、冷凍室用扉８３０３、ＭＣＵ８３０４等を有する。図２３（Ａ）では、ＭＣＵ８３
０４が、筐体８３０１の内部に設けられている。ＭＣＵ８３０４に上述したトランジスタ
を用いることで、電気冷凍冷蔵庫８３００を省電力化できる。
【０４４９】
図２３（Ｂ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７
０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整
されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡ
Ｍ、ＭＣＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用
いたＭＣＵが含まれることで、電気自動車９７００を省電力化できる。
【０４５０】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路
９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気
エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０４５１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０４５２】
（実施の形態８）
酸化物半導体（ＯＳ）層を用いたトランジスタの信頼性を高めるためには、信頼性に影響
を与える要因を明らかにすることが重要である。そこで、酸化物半導体層を用いたトラン
ジスタの信頼性を高めるために、以下のような劣化機構のモデルを立てた。
【０４５３】
なお、酸化物半導体層の酸素欠損は酸化物半導体層に深い準位（ｄｅｅｐ  ｌｅｖｅｌ  
ＤＯＳ）を形成する。ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳを低減するためには、酸化物半導体
層を化学量論的組成よりも過剰に酸素を含む状態にすること、外部から酸素欠損を補う酸
素を与えることが重要である。
【０４５４】
酸化物半導体層を用いたトランジスタに対し、プラスゲートＢＴ（＋ＧＢＴ：ｐｌｕｓ  
Ｇａｔｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、初期のＶｇ−Ｉｄ特性と
比べてしきい値電圧（Ｖｔｈ）がプラス方向へ変動する。また、プラスゲートＢＴ試験を
行ったトランジスタに対し、マイナスゲートＢＴ（−ＧＢＴ：ｍｉｎｕｓ  Ｇａｔｅ  Ｂ
ｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、Ｖｇ−Ｉｄ特性がマイナス方向へ変動
する。このように、プラスゲートＢＴ試験とマイナスゲートＢＴ試験とを交互に繰り返す
ことで、トランジスタのしきい値電圧がプラス方向、マイナス方向に交互に変動する（図
２４参照）。
【０４５５】
図２４より、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の変動は、固定電荷
ではなく準位（トラップ準位）が関係していることが示唆される。
【０４５６】
図２５は、酸化物半導体層を用いたトランジスタのエネルギーバンド構造図のモデルであ
る。なお、図２５は、ゲート電圧を印加していない状態である。図２５では、酸化物半導
体層、酸化物半導体層とゲート絶縁層（ＧＩ）の界面、および酸化物半導体層と保護絶縁
層（Ｐａｓｓｉｖａｔｉｏｎ）の界面に、３種類の欠陥準位（ＤＯＳ）を仮定した。欠陥
準位は、２種類の浅い準位（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）と、１種類のｄｅｅ
ｐ  ｌｅｖｅｌ  ＤＯＳがある。なお、欠陥準位はエネルギー的な分布を有している。こ
こで、第１の浅い準位（ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が広く、第
２の浅い準位（ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が狭い。また、価電
子帯の上端のエネルギーとｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（ΔＥｖｄ
）は、伝導帯下端のエネルギーとｐｅａｋ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（Δ
Ｅｃｓ）よりも大きい。
【０４５７】
例えば、浅い準位は、フェルミエネルギーよりも高いエネルギーであるとき中性となり、
フェルミエネルギーよりも低いエネルギーであるときマイナスに帯電する。一方、深い準
位は、フェルミエネルギーよりも高いエネルギーであるときプラスに帯電し、フェルミエ
ネルギーよりも低いエネルギーであるとき中性となる。
【０４５８】
図２６に、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の劣化モードを示す。
酸化物半導体層を用いたトランジスタは、３種類の劣化モードを有する。具体的には、図
２６（Ａ）に示す劣化モードはオン電流の低下を示し、図２６（Ｂ）に示す劣化モードは
しきい値電圧のプラス方向への変動を示し、図２６（Ｃ）に示す劣化モードはしきい値電
圧のマイナス方向への変動を示す。
【０４５９】
以下に、酸化物半導体層を用いたトランジスタの劣化モードが、どのような欠陥準位によ
って起こるかを説明する。
【０４６０】
まずは、図２６（Ａ）に示すオン電流の低下について説明する。Ｖｇ−Ｉｄ特性を測定す
る際、ゲート電圧が高くなるに連れて、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳに電子がトラップ
されていく（図２７参照）。このとき、トラップされた電子は伝導に寄与しないため、ト
ランジスタのオン電流の低下（つぶれ）が生じる。従って、劣化モードの一つであるトラ
ンジスタのオン電流の低下は、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳによって起こると考えられ
る。なお、図中のＮは中性（Ｎｅｕｔｒａｌ）を示す。
【０４６１】
次に、プラスゲートＢＴ試験時のしきい値電圧のプラス方向への変動について、図２８を
参照して説明を行う。
【０４６２】
プラスゲートＢＴ試験時において、プラスのゲート電圧によって誘起された電子がｐｅａ
ｋ  ｌｅｖｅｌ  ＤＯＳにトラップされる（図２８参照）。プラスゲートＢＴ試験時にト
ラップされた電子、すなわちマイナス電荷は、緩和時間が長く、固定電荷のように振る舞
う。このマイナス電荷により、ゲート電圧（バイアス）をオフ状態とした後も、実効的に
マイナスの電圧が与えられた状態と等しくなる。よって、プラスゲートＢＴ試験後のトラ
ンジスタの電気特性を測定した時に、トランジスタ特性（Ｖｇ−Ｉｄ特性）のしきい値電
圧がプラス方向へ変動する。
【０４６３】
次に、マイナスゲートＢＴ試験時のしきい値電圧のマイナス方向への変動について、図２
９を参照して説明を行う。
【０４６４】
マイナスゲートＢＴ試験時において、マイナスのゲート電圧Ｖｇを印加し、光を照射する
とｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳに正孔、すなわちプラス電荷がトラップされる。伝導体
下端のエネルギー（Ｅｃ）との差が大きい、また価電子帯上端のエネルギー（Ｅｖ）との
差が大きいため、正孔が誘起されるのに要する時間が長い。また酸化物半導体層中の正孔
は有効質量が大きく、ドレイン電極からも正孔の注入は起こりにくい。また、プラス電荷
は、緩和時間が長く固定電荷のように振る舞う。このプラス電荷により、ゲート電圧（バ
イアス）をオフ状態とした後も、実効的にプラスの電圧が与えられた状態と等しくなる。
よって、マイナスゲートＢＴ試験後のトランジスタの電気特性を測定した時に、トランジ
スタ特性（Ｖｇ−Ｉｄ特性）のしきい値電圧がマイナス方向へ変動する。
【０４６５】
なお、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸素との結合エネルギーの
小さいインジウムと結合している酸素が抜けやすい（Ｉｎ−Ｖｏが形成されやすい）。な
お、ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−ＶｏＨが関係していると考えられ、ｎ型領
域を形成することがある。また、ｗｉｄｅ  ｌｅｖｅｌ  ｄｏｓは、Ｉｎ−Ｖｏ−ＨＯ−
Ｓｉが関係していると考えられる。また、ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−Ｖｏ
−Ｉｎが関係していると考えられる。
【０４６６】
酸化物半導体層中の欠陥準位を低減するには、酸素欠損（Ｖｏ）を低減することが重要で
ある。具体的には、酸化物半導体層中へのＳｉの混入を防ぐ、または過剰酸素を補填する
ことで酸素欠損を低減することができる。さらに、欠陥準位である浅い準位の形成には、
ＶｏＨが寄与しているため、酸化物半導体層中の水素を低減すると好ましい。
【符号の説明】
【０４６７】
１００    トランジスタ
１０１    基板
１０２    絶縁層
１０３    積層体
１０５    酸化物層
１０６    絶縁層
１０７    ゲート電極
１０８    絶縁層
１１０    部位
１１１    部位
１１２    部位
１２１    レジストマスク
１２２    酸素プラズマ
１２３    レジストマスク
１２４    エッチングガス
１３１    ゲート電極
１３２    絶縁層
１５０    トランジスタ
１６０    トランジスタ
１７０    トランジスタ
１８０    トランジスタ
１８２    Ｅｃ
１８５    Ｅｃ
１８６    Ｅｃ
１９０    トランジスタ
１９１    トラップ準位
２３０    ＣＰＵ
２３２    揮発性記憶部
２３３    不揮発性記憶部
２４０    トランジスタ
２４１    容量素子
２４２    トランジスタ
２４３    トランジスタ
２４４    トランジスタ
２４５    セレクタ
２４６    インバーター
２４７    容量素子
２４８    フリップフロップ
４０１    半導体基板
４０３    素子分離層
４０４    ゲート電極
４０６    積層体
４０７    ゲート絶縁層
４０９    ゲート電極
４１２    ゲート絶縁層
４１３    酸化物層
４１５    絶縁層
４１７    絶縁層
４１８    絶縁層
４２０    絶縁層
４２１    絶縁層
４２２    絶縁層
４２４    電極
４２５    絶縁層
４４５    絶縁層
４４６    絶縁層
４４９    配線
４５１    トランジスタ
４５２    トランジスタ
４５３    容量素子
４５６    配線
４６０    電極
７００    ＭＣＵ
７０１    ユニット
７０２    ユニット
７０３    ユニット
７０４    ユニット
７１０    ＣＰＵ
７１１    バスブリッジ
７１２    ＲＡＭ
７１３    メモリインターフェイス
７１５    クロック生成回路
７１９    発光素子
７２０    コントローラ
７２１    コントローラ
７２２    Ｉ／Ｏインターフェイス
７３０    パワーゲートユニット
７３１    スイッチ回路
７３２    スイッチ回路
７４０    クロック生成回路
７４１    水晶発振回路
７４２    発振子
７４３    水晶振動子
７４５    タイマー回路
７４６    Ｉ／Ｏインターフェイス
７５０    Ｉ／Ｏポート
７５１    コンパレータ
７５２    Ｉ／Ｏインターフェイス
７６１    バスライン
７６２    バスライン
７６３    バスライン
７６４    データバスライン
７７０    接続端子
７７１    接続端子
７７２    接続端子
７７３    接続端子
７７４    接続端子
７７５    接続端子
７７６    接続端子
７８０    レジスタ
７８３    レジスタ
７８４    レジスタ
７８５    レジスタ
７８６    レジスタ
７８７    レジスタ
８４１    トランジスタ
８４２    キャパシタ
８４３    スイッチ素子
８４４    信号線
８５１    トランジスタ
８５２    キャパシタ
８５３    液晶素子
８５４    走査線
８５５    信号線
１０００    ターゲット
１００１    イオン
１００２    スパッタリング粒子
１００３    酸化物半導体層
１００４    非晶質膜
１００５    プラズマ
１１９６    レジスタ
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    トランジスタ
４０１１    トランジスタ
４０１３    液晶素子
４０１４    配線
４０１５    電極
４０１７    導電層
４０１８    ＦＰＣ
４０１９    異方性導電層
４０２０    絶縁層
４０２１    平坦化層
４０２２    絶縁層
４０２３    絶縁層
４０３０    電極層
４０３１    電極層
４０３２    絶縁層
４０３３    絶縁層
４０３５    スペーサ
４５１０    隔壁
４５１１    電界発光層
４５１３    発光素子
４５１４    充填材
８１００    警報装置
８１０１    ＭＣＵ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＭＣＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＭＣＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
１０３ａ    酸化物層
１０３ｂ    酸化物半導体層
１０３ｃ    酸化物層
１０３ｄ    酸化物層
１０４ａ    ソース電極
１０４ａｓ    ソース電極
１０４ｂ    ドレイン電極
１０４ｂｓ    ドレイン電極
１０９ａ    ソース領域
１０９ｂ    ドレイン領域
１６４ａ    ソース電極
１６４ｂ    ドレイン電極
１８３ａ    Ｅｃ
１８３ｂ    Ｅｃ
１８３ｃ    Ｅｃ
４０１８ｂ    ＦＰＣ
４１１ａ    不純物領域
４１１ｂ    不純物領域
４１６ａ    ソース電極
４１６ｂ    ドレイン電極
４１９ａ    コンタクトプラグ
４１９ｂ    コンタクトプラグ
４２３ａ    配線
４２３ｂ    配線
４２６ａ    ソース電極
４２６ｂ    ドレイン電極
【図１】
2019047138.tif 000006
【図２】
2019047138.tif 000007
【図３】
2019047138.tif 000008
【図４】
2019047138.tif 000009
【図５】
2019047138.tif 000010
【図６】
2019047138.tif 000011
【図７】
2019047138.tif 000012
【図８】
2019047138.tif 000013
【図９】
2019047138.tif 000014
【図１０】
2019047138.tif 000015
【図１１】
2019047138.tif 000016
【図１２】
2019047138.tif 000017
【図１３】
2019047138.tif 000018
【図１４】
2019047138.tif 000019
【図１５】
2019047138.tif 000020
【図１６】
2019047138.tif 000021
【図１７】
2019047138.tif 000022
【図１８】
2019047138.tif 000023
【図１９】
2019047138.tif 000024
【図２０】
2019047138.tif 000025
【図２１】
2019047138.tif 000026
【図２２】
2019047138.tif 000027
【図２３】
2019047138.tif 000028
【図２４】
2019047138.tif 000029
【図２５】
2019047138.tif 000030
【図２６】
2019047138.tif 000031
【図２７】
2019047138.tif 000032
【図２８】
2019047138.tif 000033
【図２９】
2019047138.tif 000034