(57)【要約】【課題】絶縁型直流電源装置を構成する制御用半導体装置において、Ｘコンデンサを放電する回路の回路規模を小さくして消費電力の低減およびチップサイズの縮小を図る。【解決手段】ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が入力される高圧入力起動端子（ＨＶ）と、高圧入力起動端子に入力端子が接続された複数の電圧比較回路（ＣＭＰ1，ＣＭＰ２）と、複数の電圧比較回路の出力の立上りおよび／または立下りのタイミングでリセットされ所定時間を計時するタイマ回路（ＴＭＲ）と、高圧スイッチ素子（Ｓ０）と接地点との間に接続された放電手段（Ｒｄ，Ｓｄ）とを備え、前記タイマ回路が前記所定時間を計時した場合に、前記放電手段が導通されるように構成した。【選択図】図５
2019047621.tif 000002
【特許請求の範囲】
【請求項１】
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が入力される高圧入力起動端子と、
前記高圧入力起動端子に入力される電圧を分圧した電圧が入力され、該入力電圧を互いに異なる複数の参照電圧のいずれかと比較する複数の電圧比較回路と、
前記複数の電圧比較回路の出力の立上りおよび／または立下りのタイミングで所定時間の計時を開始するタイマ回路と、
前記高圧入力起動端子と接地点との間に設けられた放電手段と、
を備え、前記タイマ回路が前記所定時間を計時した場合に、前記放電手段が導通されるように構成されていることを特徴とする電源制御用半導体装置。
【請求項２】
前記高圧入力起動端子に接続された高圧スイッチ素子と、
前記トランスの補助巻線に誘起される電圧が入力される第１電源端子と、
外部からの指令信号を受信可能な受信素子が接続される第２電源端子と、
前記受信素子と直列に接続され該受信素子に流れる電流を電圧に変換する電流−電圧変換手段が接続される指令入力端子と、
前記高圧入力起動端子と、前記高圧スイッチ素子を介して前記第１電源端子との間に接続された第１電源ラインおよび該第１電源ライン上に設けられた第１スイッチ手段と、
前記高圧入力起動端子と、前記高圧スイッチ素子を介して前記第２電源端子との間に接続された第２電源ラインおよび該第２電源ライン上に設けられた第２スイッチ手段と、
前記第２電源ラインと接地点との間に接続されたツェナーダイオードと、
前記第２電源ラインに接続されたバイアス回路と、
前記バイアス回路に接続され前記指令入力端子の電圧と所定の電圧値とを比較して入力の有無を検出する検出回路と、
を備え、所定の条件下で、前記検出回路が、前記指令入力端子の電圧が所定の電圧値を下回っていることを検出した場合に前記第１スイッチ手段がオン、前記第２スイッチ手段がオフされ、
前記検出回路が、前記指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に前記第１スイッチ手段がオフ、前記第２スイッチ手段がオンされるように構成されていることを特徴とする請求項１に記載の電源制御用半導体装置。
【請求項３】
前記第１電源ラインに接続された内部電源回路と、
前記ツェナーダイオードと前記第２電源端子間に設けられた第３スイッチ手段と、
前記内部電源回路により生成された内部電圧を前記第２電源ラインに供給するための第４スイッチ手段と、
を備え、前記検出回路が、前記指令入力端子の電圧が所定の電圧値を下回っていることを検出した場合に前記第３スイッチ手段がオフ、前記第４スイッチ手段がオンされ、前記指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に前記第３スイッチ手段がオン、前記第４スイッチ手段がオフされるように構成されていることを特徴とする請求項２に記載の電源制御用半導体装置。
【請求項４】
前記検出回路が前記入力端子の電圧が所定の電圧値を上回っていることを検出した場合に、前記検出回路の出力信号に基づいて前記内部電源回路の動作が停止されるように構成されていることを特徴とする請求項３に記載の電源制御用半導体装置。
【請求項５】
前記第４スイッチ手段は電界効果トランジスタにより形成され、該第４スイッチ手段に対応して、前記内部電圧より前記ツェナー電圧が高い場合に、前記第３電源ラインにおいて第２電源端子から内部電源回路に向けて電流が逆流することを防止するためのバックゲート制御回路を設けられていることを特徴とする請求項２〜４のいずれかに記載の電源制御用半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の電源制御用半導体装置と、ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が一次側に入力される電圧変換用のトランスと、該トランスの一次側巻線に接続され前記電源制御用半導体装置によって制御されるスイッチング素子と、前記電圧変換用のトランスの２次側に設けられた整流回路と、を備えた電源装置であって、
前記ＡＣ入力の入力端子間にＸコンデンサが接続されるとともに、前記Ｘコンデンサの端子と前記高圧入力起動端子との間に整流素子が接続され、前記放電手段が導通されると、前記整流素子、前記高圧入力起動端子および前記高圧スイッチ素子を介して放電電流が流れるように構成されていることを特徴とする電源装置。
【請求項７】
ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が一次側に入力される電圧変換用のトランスと、
前記電圧変換用のトランスの一次側巻線に接続され前記トランスの一次側巻線に間欠的に電流を流すためのスイッチング素子と、
前記スイッチング素子をオン、オフ制御するための信号を生成する信号生成回路と、
前記ＡＣ入力の入力端子間に接続されたＸコンデンサと、
前記Ｘコンデンサの端子と接地点との間に整流素子を介して接続された放電手段と、
前記電圧変換用のトランスの２次側に設けられた整流回路と、
を備えてなる電源装置におけるＸコンデンサの放電方法であって、
前記整流素子を介して供給される電圧を分圧した電圧と所定の参照電圧とを比較する第１ステップと、
前記分圧した電圧が前記所定の参照電圧を下回ったことを検知したことに応じて計時動作を開始する第２ステップと、
前記第２ステップにより所定時間を計時した場合に、前記放電手段を導通させて前記整流素子を介して放電電流を流す第３ステップと、
を含むことを特徴とするＸコンデンサの放電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御用半導体装置に関し、特に電圧変換用トランスを備えた絶縁型直流電源装置を構成する一次側制御用半導体装置に利用して有効な技術に関する。
【背景技術】
【０００２】
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換するＤＣ−ＤＣコンバータなどで構成された絶縁型ＡＣ−ＤＣコンバータがある。
絶縁型のＡＣ−ＤＣコンバータにおいては、一般に、ノーマルモードノイズを減衰するためＡＣ端子間にＸコンデンサが接続されているとともに、コンセントからプラグを引き抜した際にＸコンデンサに残留する電荷を速やかに放電するため、Ｘコンデンサと並列に放電用の抵抗が接続されている。
【０００３】
しかしながら、Ｘコンデンサと並列に放電用の抵抗を接続した構成のＡＣ−ＤＣコンバータにあっては、ＡＣ電源接続中、常に電力を消費するので、無負荷時やスタンバイ時の待機電力を増加させる原因となる。
そこで、待機時における消費電力を低減するため、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができるＸコンデンサ放電回路を設けるようにした発明が提案されている（例えば特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５６６４６５４号公報
【特許文献２】特開２０１６−１５８３１０号公報
【特許文献３】特開２０１６−１５８３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プリンタのようなパソコン周辺機器や家庭用電気製品には、使用する場合にのみ電源スイッチをオンにし、使用後にはコードをコンセントに接続した状態のまま電源スイッチをオフするというような使われ方をするものがある。かかる電子機器に内蔵されている電源装置としてのＡＣ−ＤＣコンバータは、コードがコンセントに接続されている限り動作が停止することはないため、待機時の消費電力が大きいという課題がある。なお、ＡＣ−ＤＣコンバータの待機時消費電力は、一次側制御ＩＣの消費電流が占める割合が極めて高いことが知られている。
Ｘコンデンサ放電回路は、電源プラグよりＡＣ入力電圧が供給されている場合、機器がどういう状態（例えば、超低消費のオフモード）であれ、AC入力状態を常時監視しておく必要がある。そのため、機器の低消費電力化を実現するには、Ｘコンデンサ放電回路部（ＡＣ入力状態検出）を低消費化する必要がある。電源の無負荷、または無負荷に近い軽負荷状態においてＡＣプラグが引き抜かれると、電源の入力回路に接続されたコンデンサに電荷が残留するため、ＡＣプラグの両端子間に暫く電圧が残留する。このプラグ残留電圧による感電防止のために、ＡＣプラグ引き抜き後の一定時間経過後の残留電圧が、電気用品安全法やIEC60950等の安全規格により規定されている。
【０００６】
上記特許文献１や２に記載されている発明は、プラグの引き抜きを検知する回路として、ＡＣ入力電圧のピーク電圧を保持するピークホールド回路と電圧比較回路およびタイマ回路を備え、ＡＣ入力電圧が所定の電圧を下回らない時間が所定時間継続した場合にプラグの引き抜きと判断して放電手段（スイッチ）をオンさせてＸコンデンサの残留電荷を放電させるように構成している。
かかる検出回路を有するＡＣ−ＤＣコンバータは、ピークに対する比率でＡＣ入力電圧が低下したことを判断するため、ＡＣ入力電圧の大きさが変わってもプラグの引き抜きを検知することができる。つまり、ワールドワイド対応の電源制御用半導体装置を提供することができるという利点があるものの、回路の数が多いため消費電力が大きいとともに、ピークホールド回路の容量やダイオードなど専有面積の大きな素子を用いているためチップサイズが増大するという課題がある。
【０００７】
また、従来のＡＣ−ＤＣコンバータの一次側制御ＩＣには、低消費電力化を図るため待機モードを設けているものがある（例えば特許文献３参照）。しかし、特許文献３に記載されている発明においては、待機モードの際に、内部電源回路や、ＩＣを起動させるための回路、起動を制御するための回路、Ｘコンデンサの放電回路、基準電圧回路、バイアス回路を動作させているので、待機時の低消費電力化が充分でないという課題がある。かといって、低消費電力化のために、待機モードでＸコンデンサの放電回路の動作まで停止させると、待機モード中はプラグの引き抜きを検知してＸコンデンサの放電を行うことができなくなるという課題がある。
【０００８】
本発明は上記のような課題に着目してなされたもので、絶縁型直流電源装置を構成する制御用半導体装置において、Ｘコンデンサを放電する回路の回路規模を小さくして消費電力の低減およびチップサイズの縮小を図ることを目的とする。
本発明の他の目的は、待機時の消費電力を低減するとともに、待機時においてもプラグが引き抜かれた際にはそれを検知してＸコンデンサの残留電荷を速やかに放電することができる電源制御用半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため本発明は、
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が入力される高圧入力起動端子と、
前記高圧入力起動端子に入力される電圧を分圧した電圧が入力され、該入力電圧を互いに異なる複数の参照電圧のいずれかと比較する複数の電圧比較回路と、
前記複数の電圧比較回路の出力の立上りおよび／または立下りのタイミングで所定時間の計時を開始するタイマ回路と、
前記高圧入力起動端子と接地点との間に設けられた放電手段と、
を備え、前記タイマ回路が前記所定時間を計時した場合に、前記放電手段が導通されるように構成した。
【００１０】
上記した構成によれば、プラグがコンセントから引き抜かれてＡＣ入力が遮断された場合に放電手段が導通されてＸコンデンサの残留電荷をＩＣ内部に速やかに放電させるとともに、Ｘコンデンサと並列に放電用の抵抗を接続しておく必要がないので、待機時における消費電力を低減することができる。また、ピーク値を保持するピークホールド回路を使用せず、電圧比較回路によってＡＣ入力状態を判定する構成であるため、Ｘコンデンサを放電するタイミングを検知して制御する回路の回路規模を小さくして消費電力の低減およびチップサイズの縮小を図ることができる。さらに、高圧入力起動端子の電圧を監視する回路が複数の電圧比較回路を備えるため、ワールドワイド対応の電源制御用半導体装置を実現することができる。
【００１１】
ここで、望ましくは、前記高圧入力起動端子に接続された高圧スイッチ素子と、
前記トランスの補助巻線に誘起される電圧が入力される第１電源端子と、
外部からの指令信号を受信可能な受信素子が接続される第２電源端子と、
前記受信素子と直列に接続され該受信素子に流れる電流を電圧に変換する電流−電圧変換手段が接続される指令入力端子と、
前記高圧入力起動端子と、前記高圧スイッチ素子を介して前記第１電源端子との間に接続された第１電源ラインおよび該第１電源ライン上に設けられた第１スイッチ手段と、
前記高圧入力起動端子と、前記高圧スイッチ素子を介して前記第２電源端子との間に接続された第２電源ラインおよび該第２電源ライン上に設けられた第２スイッチ手段と、
前記第２電源ラインと接地点との間に接続されたツェナーダイオードと、
前記第２電源ラインに接続されたバイアス回路と、
前記バイアス回路に接続され前記指令入力端子の電圧と所定の電圧値とを比較して入力の有無を検出する検出回路と、
を備え、所定の条件下で、前記検出回路が、前記指令入力端子の電圧が所定の電圧値を下回っていることを検出した場合に前記第１スイッチ手段がオン、前記第２スイッチ手段がオフされ、
前記検出回路が、前記指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に前記第１スイッチ手段がオフ、前記第２スイッチ手段がオンされるように構成する。
【００１２】
かかる構成によれば、外部からの指令信号により、検出回路が指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に第１スイッチ手段がオフ、第２スイッチ手段がオンされるため、内部電源回路を停止させるとともに、前記高圧スイッチ素子と第２スイッチ手段を介してツェナーダイオードに電流を供給し、電源手段として機能させることで、第２電源ラインに接続されたバイアス回路と検出回路が動作可能にされるため、必要最小限の回路のみが動作するオフモードへ移行することができ、待機時の消費電力を大幅に低減することができる。
【００１３】
また、望ましくは、前記第１電源ラインに接続された内部電源回路と、
前記ツェナーダイオードと前記第２電源端子間（第２電源ライン上）に設けられた第３スイッチ手段と、
前記内部電源回路により生成された内部電圧を前記第２電源ラインに供給するための第４スイッチ手段と、
を備え、前記検出回路が、前記指令入力端子の電圧が所定の電圧値を下回っていることを検出した場合に前記第３スイッチ手段がオフ、前記第４スイッチ手段がオンされ、前記指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に前記第３スイッチ手段がオン、前記第４スイッチ手段がオフされるように構成する。
【００１４】
かかる構成によれば、オフモード時はバイアス回路と検出回路をツェナーダイオードで生成される電源電圧によって動作させる為、通常動作モード時において必要となるＩＣ全ての回路ブロックを動作させるための基準電圧回路、内部電源回路、バイアス回路等は全て停止することができ、オフモード時の消費電力を大幅に低減することが可能になる。
【００１５】
さらに、望ましくは、前記検出回路が前記指令入力端子の電圧が所定の電圧値を上回っていることを検出した場合に、前記検出回路の出力信号に基づいて前記内部電源回路の動作が停止されるように構成する。
このように構成することにより、トランスの補助巻線に接続された補助電源回路からの電圧が印加される第１電源端子（ＶＤＤ１）に内部電源回路が接続されている場合に、オフモードへ移行した際に内部電源回路の動作をより早く停止させることができる。
【００１６】
また、望ましくは、前記第４スイッチ手段は電界効果トランジスタにより形成され、該第４スイッチ手段に対応して、前記内部電圧より前記ツェナー電圧が高い場合に、前記第３電源ラインにおいて第２電源端子から内部電源回路に向けて電流が逆流することを防止するためのバックゲート制御回路を設けるようにする。
これにより、第４スイッチ手段としての電界効果トランジスタの寄生ダイオードを通し逆向きの電流が流れるのを防止することができ、これによって無駄な消費電力を減らすことができる。
【発明の効果】
【００１７】
本発明によれば、電圧変換用のトランスを備え一次側巻線に流れる電流をオン、オフして出力を制御する絶縁型直流電源装置を構成する制御用半導体装置（一次側制御ＩＣ）において、Ｘコンデンサを放電する回路の回路規模を小さくして消費電力の低減およびチップサイズの縮小を図ることができる。また、本発明によれば、オフモード時の消費電力を低減するとともに、オフモード時の様な、超低消費電力状態下においても確実にＸコンデンサの残留電荷を速やかに放電することができる回路構成を備えた電源制御用半導体装置を提供することができるという効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【図２】図１のＡＣ−ＤＣコンバータにおけるトランスの一次側スイッチング電源制御回路（電源制御用ＩＣ）の構成例を示すブロック図である。
【図３】実施形態の電源制御用ＩＣにおける各部の電圧の変化の様子を示す波形図である。
【図４】実施形態の電源制御用ＩＣにおけるスイッチング周波数とフィードバック電圧ＶFBの関係を示す特性図である。
【図５】実施形態の電源制御用ＩＣにおける放電回路の一実施例とその変形例を示す回路構成図である。
【図６】実施形態の電源制御用ＩＣをＡＶ１００Ｖ系の電源装置に使用した場合における図５の放電回路による放電時の動作タイミングを示すタイミングチャートである。
【図７】実施形態の電源制御用ＩＣをＡＶ２３０Ｖ系の電源装置に使用した場合における図５の放電回路による放電時の動作タイミングを示すタイミングチャートである。
【図８】一実施例における放電回路による放電時の動作タイミングを示すタイミングチャートである。
【図９】一実施例における放電回路において入力の立上りエッジと立下りエッジの両方のタイミングでリセットする構成の動作タイミングを示すタイミングチャートである。
【図１０】放電制御回路の第２の実施例を示す回路構成図である。
【図１１】放電制御回路の第３の実施例を示す回路構成図である。
【図１２】図１０の放電制御回路を用いた場合における第２実施形態の電源制御用ＩＣの要部の構成例を示す回路構成図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明を適用した絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【００２０】
この実施形態のＡＣ−ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のフィルタ１１と、交流電圧（ＡＣ）を整流し直流電圧に変換するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１と、このトランスＴ１の一次側巻線Ｎｐと直列に接続されたＮチャネルＭＯＳＦＥＴからなるスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動する電源制御回路１３を有する。この実施形態では、電源制御回路１３は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、電源制御用ＩＣと称する）として形成されている。
【００２１】
上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間欠的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。
【００２２】
さらに、トランスＴ１の二次側には、一次側のスイッチング動作で生じたスイッチングリップル・ノイズ等を遮断するためのフィルタを構成するコイルＬ３およびコンデンサＣ３が設けられているとともに、出力電圧Ｖoutを検出するための検出回路１４と、該検出回路１４に接続され検出電圧に応じた信号を電源制御用ＩＣ１３へ伝達するフォトカプラの発光側素子としてのフォトダイオード１５ａが設けられている。そして、一次側には、上記電源制御用ＩＣ１３のフィードバック端子ＦＢと接地点との間に接続され、上記検出回路１４からの信号を受信する受光側素子としてのフォトトランジスタ１５ｂが設けられている。
【００２３】
また、この実施形態のＡＣ−ＤＣコンバータの一次側には、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記電源制御用ＩＣ１３の電源端子ＶＤＤに印加されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、電源投入時（プラグがコンセントに差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で、電源起動時の補助巻線Ｎｂに電圧が誘起される前に電源制御ＩＣ１３を動作させることができるように構成されている。
【００２４】
さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に電流検出用の抵抗Ｒｓが接続されているとともに、スイッチングトランジスタＳＷと電流検出用抵抗Ｒｓとの接続ノードＮ１と電源制御用ＩＣ１３の電流検出端子ＣＳとの間に抵抗Ｒ２が接続されている。さらに、電源制御用ＩＣ１３の電流検出端子ＣＳと接地点との間にはコンデンサＣ４が接続され、抵抗Ｒ２とコンデンサＣ４によりローパスフィルタが構成されるようになっている。  
【００２５】
次に、図２を用いて、上記電源制御用ＩＣ１３の具体的な構成例について説明する。
図２に示すように、本実施形態の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路（ＶＣＯ）３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
【００２６】
また、電源制御用ＩＣ１３は、電流検出端子ＣＳに入力されている電圧Ｖcsを増幅するアンプ３５と、該アンプ３５により増幅された電位Ｖcs’と過電流状態の監視のための比較電圧（スレッシホールド電圧）Ｖocpとを比較する電圧比較回路としてのコンパレータ３６ａと、フィードバック端子ＦＢの電圧ＶFBに基づいて図３（Ａ）に示すような所定の波形の電圧RAMPを生成する波形生成回路３７と、前記アンプ３５により増幅された図３（Ｂ）に示すような波形の電位Ｖcs’と波形生成回路３７により生成された波形RAMPとを比較するコンパレータ３６ｂと、コンパレータ３６ａと３６ｂの出力の論理和をとるＯＲゲートＧ１を備える。本実施形態の電源制御用ＩＣ１３においては、図３（Ａ）の電圧RAMPは、ＦＢ電圧ＶFBからある一定の傾きをもって電圧が低下するように生成される。
【００２７】
上記ＯＲゲートＧ１の出力ＲＳ（図３(C)参照）がＯＲゲートＧ２を介して上記フリップフロップ３３のリセット端子に入力されることで、スイッチングトランジスタＳＷをオフさせるタイミングを与えるように構成されている。なお、フィードバック端子ＦＢと内部電源電圧端子と間にはプルアップ抵抗もしくは定電流源が設けられており、フォトトランジスタ１５ｂに流れる電流は該抵抗によって電圧に変換される。また、波形生成回路３７を設けているのは、サブハーモニック発振対策のためであり、電圧ＶFBを直接あるいはレベルシフトしてコンパレータ３６ｂへ入力するように構成しても良い。さらに、フィードバック端子ＦＢや電流検出端子ＣＳに有意な電圧ＶFB，Ｖcsが発生していない電源投入時に、一次側巻線に過大な電流が流れないように徐々に一次側電流を増加させるようにフリップフロップ３３をリセットさせる信号を生成するソフトスタート回路を設けても良い。
【００２８】
また、本実施形態の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じて前記発振回路３１の発振周波数すなわちスイッチング周波数を、図４に示すような特性に従って変化させる周波数制御回路３８を備える。図４における周波数ｆ１は例えば２２ｋＨｚのような値に、またｆ２は例えば６６ｋＨｚ〜１００ｋＨｚのような範囲の任意の値に設定される。周波数制御回路３８は、ボルテージフォロワのようなバッファと、フィードバック端子ＦＢの電圧ＶFBが例えば１．８Ｖ以下のときは０．７Ｖに、また例えば２．１Ｖ以上のときは２．１Ｖにそれぞれクランプするクランプ回路とで構成することができる。図示しないが、発振回路３１は、周波数制御回路３８からの電圧に応じた電流を流す電流源を備え、該電流源が流す電流の大きさによって発振周波数が変化するオシレータによって構成することができる。
【００２９】
また、本実施形態の電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％〜９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路３９が設けられている。そして、デューティ制限回路３９から出力される最大デューティリセット信号が、ＯＲゲートＧ２を介して上記フリップフロップ３３に供給され、パルスが最大デューティに達した場合にはその時点でリセットさせることでスイッチングトランジスタＳＷを直ちにオフさせるように構成されている。
【００３０】
さらに、本実施形態の電源制御用ＩＣ１３には、高圧入力起動端子ＨＶと電源端子ＶＤＤとの間の電源ラインＶＤＬ１上に設けられた高耐圧のＭＯＳトランジスタ（電界効果トランジスタ）からなるスイッチＳ０と、高圧入力起動端子ＨＶに接続され該端子に電圧が入力されると上記スイッチＳ０をオンさせてＩＣを起動させるための起動回路（スタート回路）５０と、高圧入力起動端子ＨＶの電圧を監視してＡＣ電源のプラグがコンセントから抜けているか否か検出し、抜けていると判断した場合にはＸコンデンサＣｘを放電させるための放電回路４０とが設けられている。プラグが抜けているか否かは、例えばある一定時間（例えば30ｍ秒）内にＡＣ入力電圧が所定の値（例えばピーク値の７５％）を下回ることがなかったことを検出することで判断することができる。
【００３１】
スイッチＳ０は、高圧入力起動端子ＨＶに交流電圧が入力された直後にオンされ、前記高圧入力起動端子ＨＶから電源端子ＶＤＤに接続されているコンデンサＣ０に電流を流すことで前記電源端子ＶＤＤの電圧を確保し、前記電源端子ＶＤＤが所定値（例えば２１Ｖ）以上の電圧になるとオフされる。また、電源ラインＬ１には内部電源回路（レギュレータ）７１が接続されており、スイッチＳ０がオンされると前記電源端子ＶＤＤの電圧が次第に上昇していくので、内部電源回路７１が動作を開始し内部回路へ内部電源電圧が供給される。また、前記電源端子ＶＤＤが所定値（例えば２１Ｖ）以上になると、内部回路が動作を開始して駆動パルスＧＡＴＥが生成されるため、その後は補助巻線Ｎｂから電源端子ＶＤＤに電圧が供給されるようになる。
【００３２】
図５（Ａ）には、図２の実施形態の電源制御用ＩＣにおける放電回路４０の構成例が示されている。
図５（Ａ）に示すように、放電回路４０は、高圧入力起動端子ＨＶと接地点との間に直列に接続された抵抗Ｒ３，Ｒ４からなる入力分圧回路４１と、前記高圧スイッチ素子Ｓ０と接地点との間に直列に接続された抵抗ＲｄおよびスイッチＳｄからなる放電手段４４と、スイッチＳｄをオン、オフする放電制御回路４２とを備えている。上記抵抗Ｒ３，Ｒ４は、高圧入力起動端子ＨＶの電圧を、放電回路４０を構成する素子の耐圧以下の電圧（例えば６Ｖ）に落とし込むような抵抗値の比（例えば１４０：１）となるように設定される。
【００３３】
放電制御回路４２は、上記入力分圧回路４１によって分圧された電圧すなわち抵抗Ｒ３，Ｒ４の接続ノードＮ２の電位Ｖn2と予め設定された所定の参照電圧Ｖref1，Ｖref2（Ｖref1＜Ｖref2）とを比較して判定するコンパレータ（電圧比較回路）ＣＭＰ１，ＣＭＰ２と、コンパレータＣＭＰ１とＣＭＰ２の出力の論理和をとるＯＲゲートＧ３と、発振回路ＯＳＣおよび該発振回路ＯＳＣからのクロック信号によって計時動作するタイマ回路ＴＭＲと、ＯＲゲートＧ３の出力よりセットされるフリップフロップＦＦ１およびタイマ回路ＴＭＲのリセット信号を生成する論理回路ＬＧＣとから構成されている。
【００３４】
コンパレータＣＭＰ１は、非反転入力端子（＋）に参照電圧Ｖref1が印加されており、ノードＮ２の電位Ｖn2がＶref1よりも低くなると出力がローレベルからハイレベルに変化する。電圧比較回路ＣＭＰ２、非反転入力端子（−）に参照電圧Ｖref2が印加されており、ノードＮ２の電位Ｖn2がＶref2よりも高くなると出力がローレベルからハイレベルに変化する。
タイマ回路ＴＭＲは、前記ノードＮ２の電位Ｖn2が、Ｖref1、Ｖref2を横切らなくなった時間、すなわち高圧入力起動端子ＨＶにＡＣ入力電圧が入力されなくなった時間を計時するために設けられており、計時時間が例えば３０ｍ秒を越えたと判定すると、スイッチＳ０および放電用スイッチＳｄをオンさせる信号を出力する。また、タイマ回路ＴＭＲは、ノードＮ２の電位Ｖn2がＶref1，Ｖref2のレベルを横切る度にリセットされ、３０ｍ秒の計時を開始するように構成されている。
【００３５】
次に、上記参照電圧Ｖref1，Ｖref2（Ｖref1＜Ｖref2）の決定の仕方と放電回路４０の動作について説明する。
世界各国の商用電源（ＡＣ）の電圧レベル（実効値）は、概ね１００Ｖ，１１０Ｖ，１１５Ｖ，１２０Ｖ，１２７Ｖ，２２０Ｖ，２３０Ｖ，２４０Ｖで網羅することができる。本実施形態では、参照電圧Ｖref1，Ｖref2の決定に当たり、ＡＣ入力に例えば±１５％のばらつきがあると想定した。
【００３６】
低い方の参照電圧Ｖref1に関しては、各種商用電源のうち最も低い１００Ｖの例えば−１５％下振れを想定するとそのピーク値は１００×０．８５×１．４１＝１１９．８５Ｖとなる。ここで、抵抗Ｒ３，Ｒ４の比は１４０：１であるので、ＩＣ内部のピーク値すなわち接続ノードＮ２の電位Ｖn2のピーク値は０．８５Ｖとなる。そこで、参照電圧Ｖref1は、ピーク値０．８５Ｖよりも低い０．８Ｖにすると、ＡＣ電源のプラグがコンセントから抜けているか否かを検出できる。
一方、高い方の参照電圧Ｖref2に関しては、各種商用電源のうち２３０Ｖの＋１５％上振れを想定すると、そのピーク値は２３０×１．１５×１．４１＝３７２．９５Ｖとなる。抵抗Ｒ３，Ｒ４の比は１４０：１であるので、この場合、ＩＣの内部ノードＮ２の電位Ｖn2のピーク値は２．６４５Ｖとなる。
【００３７】
そこで、本実施形態では、参照電圧Ｖref2は、例えばピーク値の約７５％に相当する２Ｖとすることとした。参照電圧Ｖref2は、ピーク値の３０〜８５％のような範囲のいずれかの値を選択することも可能であるが、電源装置の構成や使用する素子の特性によっては、高圧入力起動端子ＨＶの電圧ＶHVが充分に下がらないことがあるので、参照電圧Ｖref2をＶn2のピーク値の約７５％とすることで、どのようなＡＣ電圧が入力されたとしても確実に検知することができる。また、Ｖref2がピーク値の約８５％であると、前述した−１５％の下振れを検知してしまうおそれがあるので、７５％近傍が比較的望ましい。ただし、これに限定されるものではない。
なお、Ｘコンデンサの放電回路部の消費電流は限りなく少ない方が良いので、ワールドワイド対応でなく１カ国限定（例えば、日本仕様向け）であれば、図５（Ｂ）に示すように、放電回路４０を、基準電圧とコンパレータを１つだけ設けた回路して構成しても良い。従って、１国対応の電源制御用ＩＣであれば、更なる低消費化が可能となる。
【００３８】
図６および図７には、図５（Ａ）に示す放電回路４０による動作タイミングが示されている。このうち図６はＡＣ１００Ｖ系の電源装置に使用した場合のもの、図７はＡＣ２３０Ｖ系の電源装置に使用した場合のものである。また、図６および図７において、（Ａ）は高圧入力起動端子ＨＶの電圧ＶHVの波形を示すもの、また（Ｂ）はそれを抵抗Ｒ３，Ｒ４で分圧したノードＮ２の電位Ｖn2の波形を示すもので、一点鎖線はＶref1の値、破線はＶref2の値を表わしている。また、（Ｃ）はコンパレータＣＭＰ２の出力波形、（Ｄ）はコンパレータＣＭＰ１の出力波形、（Ｅ）はＯＲゲートＧ３の出力波形、（Ｆ）はタイマ回路ＴＭＲのリセットタイミング、（Ｇ）はタイマ回路ＴＭＲの出力波形すなわち放電用スイッチＳｄの制御電圧信号を表わしている。また、ｔ３はコンセントからプラグが抜かれたタイミングを示している。
【００３９】
図６および図７に示すように、正常な期間Ｔ１中においては、高圧入力起動端子ＨＶの電圧波形の周期に対応した周期でコンパレータＣＭＰ１，ＣＭＰ２からパルスが出力される。タイミングｔ３でプラグが外れた場合には、コンパレータＣＭＰ１，ＣＭＰ２からパルスが出力されなくなる。そして、最後のパルスの立ち上がり時点ｔ１，ｔ２から３０ｍ秒経過した時点ｔ４，ｔ５で、タイマ回路ＴＭＲの出力ＸＣがハイレベルに変化して放電用スイッチＳｄがオンされてＸコンデンサの放電が行なわれ、高圧入力起動端子ＨＶの電圧ＶHVが速やかに減少するようになる。
【００４０】
上記のように、図５（Ａ）に示す放電回路４０を設けた電源制御用ＩＣにおいては、ＡＣ入力が遮断された場合にＸコンデンサの残留電荷を速やかに放電させることができるとともに、通常動作状態では起動回路５０によって電源供給用のスイッチＳ０がオフされるため、放電用抵抗Ｒｄによる電力損失をなくすことができる。また、電圧比較回路によってプラグの引き抜きを検知できるため、ピークホールド回路を使用する従来のものに比べて消費電力を低減できるとともに、２個の電圧比較回路を設けているため世界各国の商用電源（ＡＣ）に対応可能なワールドワイド仕様の電源制御用ＩＣを実現することができる。
【００４１】
上述したように、図５（Ａ）に示す放電回路４０においては、タイマ回路ＴＭＲはＯＲゲートＧ３出力の立上りタイミングでリセットされるように構成されている。この場合、ＡＣ入力の波形におけるプラグ抜けのタイミングによって実質的なタイマ回路ＴＭＲの計時時間が変わる（３０ｍ秒よりも早かったり、遅かったりする）ことがある。タイマ回路ＴＭＲの計時がＶn2上昇時において基準電圧を横切るポイントから開始するためである。具体的には、図８、９で示す様に、符号ａ，ｂ，ｃで示すいずれかのタイミングでプラグ抜けが発生すると、タイマ回路ＴＭＲがリセットされるタイミングがそれぞれ異なり、ｂの様にＶn2上昇時において基準電圧を横切った直後のタイミングでプラグ抜けが発生したときに３０ｍ秒に最も近い計時時間が得られ、ａやｃで示すタイミングでプラグ抜けが発生すると計時時間が短くなる。
【００４２】
このような不具合を低減するためには、タイマ回路ＴＭＲとして、入力の立上りエッジと立下りエッジの両方のタイミングでリセットされる構成のものを使用すると良い。図９には、そのようにした場合の放電回路４０による動作タイミングが示されている。図９より、ａやｃで示すタイミングでプラグ抜けが発生したとしても、計時時間は３０ｍ秒よりも僅かに短くなるだけで、極端に短くなることがないことが分かる。
【００４３】
ところで、本発明者が世界各国の商用電源（ＡＣ）について調べたところ、電圧レベル（実効値）として１２７Ｖを採用している国があった。この電源の場合、ピーク電圧は約１７９Ｖで、１５％上振れしたときの実効電圧は約１４６Ｖになる。このとき、ＩＣ内部のノードＮ２の電位Ｖn2のピーク値は約１．４６Ｖとなり、例えば０．８Ｖの参照電圧Ｖref1は1.46Ｖの約５５％であるため、電源装置の設計（構成）や使用する素子によっては、Ｖn2の下限レベルがそのピーク値の６０％以上になる場合もあるので、誤検出するおそれがあることが分かった。従って、このような国でも使用可能な電源制御用ＩＣを提供するには、コンパレータ（電圧比較回路）の数を多くするのが望ましい。
【００４４】
図１０には、放電回路４０の第２の実施例が示されている。
図１０に示されている放電回路４０は、それぞれ異なる参照電圧Ｖref1〜Ｖref3を比較電圧とするコンパレータ（電圧比較回路）を３個設けるとともに、これらのコンパレータＣＭＰ１〜ＣＭＰ３の出力の論理和をとってタイマ回路ＴＭＲのリセット信号を生成するＯＲゲートＧ３，Ｇ４を設けたものである。この実施例では、コンパレータＣＭＰ１の反転入力端子に印加される参照電圧Ｖref1として例えば０．８Ｖが選択され、コンパレータＣＭＰ２の反転入力端子に印加される参照電圧Ｖref2として例えば１．２Ｖが選択され、コンパレータＣＭＰ３の非反転入力端子に印加される参照電圧Ｖref3として例えば１．８Ｖが選択されている。
【００４５】
図１１には、放電回路４０の第３の実施例が示されている。
図１１に示されている放電回路４０は、それぞれ異なる参照電圧Ｖref1〜Ｖref4を比較電圧とするコンパレータ（電圧比較回路）を４個設けるとともに、コンパレータＣＭＰ１とＣＭＰ２の出力の論理和をとるＯＲゲートＧ３と、コンパレータＣＭＰ３とＣＭＰ４の出力の論理和をとるＯＲゲートＧ４と、ＯＲゲートＧ３，Ｇ４の出力の論理積をとるＡＮＤゲートＧ５、ＡＮＤゲートＧ５の出力を反転するインバータＩＮＶ、ＡＮＤゲートＧ５とインバータＩＮＶの出力をラッチするフリップフロップＦＦ１，ＦＦ２およびタイマ回路ＴＭＲのリセット信号を生成する論理回路ＬＧＣを設けたものである。
【００４６】
この実施例では、コンパレータＣＭＰ１の反転入力端子に印加される参照電圧Ｖref1として例えば０．８Ｖが選択され、コンパレータＣＭＰ２の非反転入力端子に印加される参照電圧Ｖref2として例えば１．２Ｖが選択され、コンパレータＣＭＰ３の反転入力端子に印加される参照電圧Ｖref3として例えば１．６Ｖが選択され、コンパレータＣＭＰ４の非反転入力端子に印加される参照電圧Ｖref4として例えば２．０Ｖが選択されている。
【００４７】
ところで、商用電源（ＡＣ）として２４０Ｖを採用している国の場合、ＡＣ入力の上振れ＋１５％は２７６Ｖ、ピーク電圧は３８９Ｖであり、ノードＮ２の電位Ｖn2のピーク値は２．７６Ｖとなる。そのため、例えば図１０の例で参照電圧Ｖref3が１．８Ｖ、Ｖref2が１．２Ｖであるとすると、２．７６Ｖに対しＶref3は６５％、Ｖref2は４３．５％に相当する。
そのため、図１０に示されている３個のコンパレータを使用した放電回路４０では、電源装置の設計（構成）や使用する素子によっては、例えばＶｎ2の下限レベルがそのピーク値の５０％程度しかない（Ｖref3とＶref2の間の電位）場合に、誤検出してしまう。これに対し、図１１に示すように４個のコンパレータを使用した放電回路４０を使用することで誤検出をより確実に防止することができる。
【００４８】
図１２には、図１０の放電回路４０を使用した電源制御用ＩＣの第２実施形態が示されている。この実施形態は、ＩＣの低消費電力化を図るためオフモード制御回路６０を設けるとともに、オフモード制御回路６０が動作した際にも放電回路４０が動作可能に構成したものである。図１２では、放電制御回路４２は簡略化されて示されている。電源端子ＶＤＤ１は、図２における電源端子ＶＤＤに相当する。また、フォトトランジスタ１５ｃが接続される電源端子ＶＤＤ２が設けられている。
図１２に示すように、放電回路４０は、高圧入力起動端子ＨＶと接地点ＧＮＤとの間に、高圧スイッチ素子Ｓ０およびスイッチＳ１と直列形態をなすように接続された抵抗Ｒｄおよび放電スイッチＳｄからなる放電手段４４と、上記のような構成を有し高圧入力起動端子ＨＶへのＡＣ入力の電位を検出して前記放電スイッチＳｄをオン、オフ制御する放電制御回路４２と、放電制御回路４２が使用する参照電圧Ｖref1〜Ｖref3を生成する抵抗分圧回路４３と、を備える。抵抗分圧回路４３は、オフモード制御回路６０が使用する基準電圧Ｖref0も生成する。
【００４９】
オフモード制御回路６０は、抵抗分圧回路４３により生成される基準電圧と端子ＯＦＦの電圧とを比較して、マイコン等からパワーオフの指令信号がフォトトランジスタ１５ｃに入力されているか否か検出するオフ検出コンパレータ６１と、該コンパレータ６１を動作させる電流Ｉbias1を生成するバイアス回路６２を備える。このバイアス回路６２は、放電制御回路４２内のコンパレータの動作電流Ｉbias2も生成する。
具体的には、バイアス回路６２は、温度特性を持たない定電圧を生成する定電圧回路と、該定電圧回路からの定電圧に比例した電流を流す定電流源（定電流用トランジスタ）とを備えており、バイアス回路６２の定電流用トランジスタと放電回路４０内のコンパレータおよびオフ検出コンパレータ６１の電流用トランジスタとがカレントミラー接続されることで、各コンパレータに動作電流を流すように構成されている。
【００５０】
また、図１２に示すように、高圧入力起動端子ＨＶと電源端子ＶＤＤ１との間には電源ラインＶＤＬ１が接続され、該電源ラインＶＤＬ１上には、起動回路５０によって制御される高耐圧のＭＯＳトランジスタ（電界効果トランジスタ）からなるスイッチＳ０が設けられており、該スイッチＳ０は、高圧入力起動端子ＨＶに交流電圧が入力された直後にオンされ、電源端子ＶＤＤ１が所定値（例えば２１Ｖ）以上の電圧になるとオフされる。また、電源ラインＬ１には内部電源回路（レギュレータ）７１が接続されており、スイッチＳ０がオンされると内部電源回路７１が動作を開始して内部回路へ内部電源電圧ＲＥＧを供給する。すると、内部回路が動作して駆動パルスＧＡＴＥが生成され、その後は補助巻線からの電圧が電源端子ＶＤＤ１に供給されるようになり、スイッチＳ０がオフされたまま内部回路は電源端子ＶＤＤ１からの電圧で動作する。
【００５１】
スイッチＳ０の制御端子としてのゲート端子には、スイッチＳ０のソース端子と接地点との間に直列に接続された抵抗Ｒ７，Ｒ８およびエンハンスメント型のＭＯＳトランジスタＱ１と、該Ｑ１と並列に設けられたクランプ用のツェナーダイオードＤ３とからなるスイッチ制御回路５１が接続されており、Ｑ１をオンさせることで、デプレッション型のＭＯＳトランジスタであるスイッチＳ０のゲート端子に、ソース電圧に対して十分な（高圧スイッチＳ０の閾値電圧以上）負の電圧を印加して、チャンネルを非導通状態（ドレイン電流が流れない状態）にさせることができるように構成されている。そして、Ｑ１がオフされると、電源端子ＶＤＤ１の電圧レベルにより、Ｓ０がオン状態になる。
【００５２】
上記ＭＯＳトランジスタＱ１のゲート端子には、スタート制御回路５２からの信号が印加されており、放電用のスイッチＳｄをオンさせる際にＱ１をオフさせて、電源供給用スイッチＳ０としてのＭＯＳトランジスタをオンさせるように構成されている。スタート制御回路５２は、電圧コンパレータを内蔵しており、電源端子ＶＤＤ１の電圧が例えば６．５Ｖ以下であるとスイッチＳ０をオンさせ、電源端子ＶＤＤ１の電圧が例えば２１Ｖ以上になるとスイッチＳ０をオフさせるように動作する。本明細書では、スイッチ制御回路５１とスタート制御回路５２を合わせたものが起動回路５０に相当する。
【００５３】
また、図１２に示すように、高圧入力起動端子ＨＶと電源端子ＶＤＤ１との間の電源ラインＶＤＬ１上には、上記スイッチＳ０と直列にスイッチＳ１が設けられているとともに、Ｓ０とＳ１との接続ノードと電源端子ＶＤＤ２との間を接続する電源ラインＶＤＬ２上にはスイッチ素子としてのＭＯＳトランジスタＳ２，Ｓ３が直列に設けられている。そして、電源ラインＶＤＬ２に放電制御回路４２および抵抗分圧回路４３とオフ検出コンパレータ６１の電源端子が接続されている。また、電源ラインＶＤＬ２上のＭＯＳトランジスタＳ２とＳ３との間に、高圧入力起動端子ＨＶから流れ込む電流を制限する抵抗素子Ｒｔが接続されているとともに、電源ラインＶＤＬ２と接地点との間に電源端子ＶＤＤ２の電圧をクランプする機能を有するツェナーダイオードＺＤが接続されている。
【００５４】
さらに、電源ラインＶＤＬ２には、内部電源回路７１からの内部電源電圧ＲＥＧを供給する電源ラインＶＤＬ３が接続され、該電源ラインＶＤＬ３上にスイッチ素子としてＭＯＳトランジスタＳ４が設けられている。そして、このＭＯＳトランジスタＳ４と電源ラインＶＤＬ１上のスイッチＳ０とは、前記オフ検出コンパレータ６１の出力とスタート制御回路５２から出力される信号ＳＴとの論理積をとるＡＮＤゲートＧ６の出力信号によってオン、オフ制御されるとともに、電源ラインＶＤＬ２上のＭＯＳトランジスタＳ２とＳ３はＡＮＤゲートＧ６の出力をインバータＩＮＶ２により反転した信号によってオン、オフ制御されるように構成されている。
【００５５】
スタート制御回路５２から出力される信号ＳＴは、電源端子ＶＤＤ１の電圧が例えば２１Ｖに達した際にハイレベルにされることで、ＩＣ内部のすべての回路を動作状態にさせるための信号である。この信号ＳＴとオフ検出コンパレータ６１の出力との論理積をとった信号（ＡＮＤゲートＧ６の出力）によってスイッチＳ１〜Ｓ４を上記のようにオン、オフ制御することで、外部からの指令入力端子としての端子ＯＦＦの状態に関わらず、ＡＣプラグインされた時にＩＣを起動させることができる。具体的には、プラグが外され高圧入力起動端子ＨＶへのＡＣ入力がない状態からプラグインした直後、何らかの理由でフォトトランジスタ１５ｃが２次側のマイコン等からパワーオフ信号を受けて誤動作した場合やノイズ等の影響により、前記指令入力端子（端子ＯＦＦ）がローレベルからハイレベルに変化し、オフ検出コンパレータ６１の出力がハイレベルに変化したとしても、スイッチＳ１がオフ、Ｓ２がオンされてオフモードへ移行することはなく、ＡＣプラグインされた時にスイッチＳ１がオンされていることで、確実にＩＣを起動させることができる。
さらに、本実施形態においては、電源端子ＶＤＤ２の電位が、内部電源電圧ＲＥＧよりも高い状態になる場合に備え、電源ラインＶＤＬ３上のＭＯＳトランジスタＳ４と並列に、該トランジスタＳ４のソース、ドレインと半導体基板との間の寄生ダイオードを通して逆方向電流が流れるのを防止するためのバックゲート制御回路７２が設けられている。
【００５６】
次に、上記オフモード制御回路６０の動作について説明する。
通常動作時には、内部電源回路７１からの内部電源電圧を受けて動作するオフ検出コンパレータ６１の出力がローレベルにされて、電源ラインＶＤＬ２上のＭＯＳトランジスタＳ２とＳ３がオフ状態、電源ラインＶＤＬ３上のＭＯＳトランジスタＳ４がオン状態にされており、放電制御回路４２および抵抗分圧回路４３とオフ検出コンパレータ６１は内部電源回路７１からの内部電源電圧ＲＥＧで動作している。
【００５７】
なお、このとき、電源コードの先端のプラグがコンセントから外されると、高圧入力起動端子ＨＶへのＡＣ入力がなくなり所定時間（例えば３０ミリ秒）経過すると、放電スイッチＳｄがオンされて、ＸコンデンサＣｘを放電させることができる。
そして、このように、プラグ引き抜き時にＸコンデンサＣｘ（図１参照）の残留電荷を速やかに放電することにより、ＸコンデンサＣｘと並列に接続される放電用の抵抗を設ける必要がなくなり、それによって放電用抵抗における無負荷時やスタンバイ時の待機電力の増加を回避することができる。
【００５８】
一方、フォトトランジスタ１５ｃが２次側のマイコン等からパワーオフ信号を受けると、オフ検出コンパレータ６１の出力がハイレベルに変化してオフモードとなり、内部電源回路７１の動作が停止されるとともに、電源ラインＶＤＬ２上のＭＯＳトランジスタＳ２とＳ３がオンにされる。すると、高圧入力起動端子ＨＶからＳ２とＳ３を介して、ツェナーダイオードＺＤに電流が流れ、電源ラインＶＤＬ２はツェナー電圧にクランプされ、この電源によって待機時における必要最小限の動作をする回路であるバイアス回路６２とオフ検出コンパレータ６１およびＸコンデンサの放電回路４０の動作が保証される。
【００５９】
そして、内部電源回路７１の動作停止によりこれらの回路以外の回路の動作が停止して、ＩＣの低消費電力化が図られる。具体的には、このオフモードにおけるＡＣ１００Ｖ入力時での消費電力をおよそ３ｍＷに抑えることができる。
また、放電回路４０にバイアス回路６２からのバイアス電流Ｉbias2および電源端子ＶＤＤ２の電源が供給されることで放電回路４０の動作が保証されているため、オフモード中に電源コードの先端のプラグがコンセントから外れた場合にも、高圧入力起動端子ＨＶへのＡＣ入力がなくなり３０ミリ秒経過すると、放電スイッチＳｄがオンされてＸコンデンサを放電させることができる。
【００６０】
フォトトランジスタ１５ｃへのパワーオフ信号の供給がなくなると、オフ検出コンパレータ６１の出力がローレベルに変化して、内部電源回路７１の動作停止が解除されるとともに、電源ラインＶＤＬ２上のＭＯＳトランジスタＳ２とＳ３がオフにされ、電源ラインＶＤＬ１上のスイッチＳ１がオンにされる（このとき、ＩＣが動作停止することでＶＤＤ１が６．５Ｖ以下になり、起動回路５０によりＳ０がオンにされている）。そのため、高圧入力起動端子ＨＶから電源端子ＶＤＤ１のコンデンサＣ０に電流が流れ込んで、電源ラインＶＤＬ１の電位が上昇して内部電源回路７１が動作を開始し、内部回路が動作してスイッチング制御を開始する。また、パワーオフ信号の供給がなくなると、電源ラインＶＤＬ３上のＭＯＳトランジスタＳ４がオンにされ、内部電源回路７１からの内部電源電圧ＬＥＧがバイアス回路６２および抵抗分圧回路４３に供給され、オフ検出コンパレータ６１と放電制御回路４２内のコンパレータが内部電源電圧により動作するようになる。
【００６１】
（変形例）
上記実施形態の電源制御用ＩＣにおいては、二次側のマイコン等からのオフモード信号をフォトトランジスタ１５ｃで受け続けることで、オフモードを維持するように構成したが、オフ検出コンパレータ６１の後段にパルスが入力される毎に出力が反転するトグル型フリップフロップ（Ｔ−ＦＦ）を設けて、二次側のマイコン等からワンショットのオフモード信号を受信することで、オフモードへ移行したりオフモードから通常モードへ復帰するように構成しても良い。
【００６２】
また、ツェナーダイオードＺＤのツェナー電圧が、内部電源回路７１が生成する内部電源電圧と異なる電位となっている場合、オフモードへ移行した際に、抵抗分圧回路４３で生成されるオフ検出コンパレータ６１や放電制御回路４２内のコンパレータの参照電圧が通常モード時の電位からずれてしまうので、抵抗分圧回路４３を構成するいずれかの抵抗と並列にスイッチ素子を設けて、モードに応じてこのスイッチ素子のオン、オフ状態を切り換えて、抵抗分圧回路４３で生成される参照電圧がほぼ同一になるように構成しても良い。
【００６３】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態（図１２）では、参照電圧Ｖref1〜Ｖref3を抵抗分圧回路４３で形成するように構成したものについて説明したが、基準電圧発生回路等によって生成するように構成しても良い。
また、前記実施形態では、トランスの一次側巻線に間欠的に電流を流すスイッチングトランジスタＳＷを、電源制御用ＩＣ１３とは別個の素子としているが、このスイッチングトランジスタＳＷを電源制御用ＩＣ１３に取り込んで、１つの半導体集積回路として構成してもよい。
さらに、前記実施形態では、本発明をフライバック方式のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。
【符号の説明】
【００６４】
１１  ラインフィルタ
１２  ダイオード・ブリッジ回路（整流回路）
１３  電源制御回路（電源制御用ＩＣ）
１４  二次側検出回路（検出用ＩＣ）
１５ａ  フォトカプラの発光側ダイオード
１５ｂ  フォトカプラの受光側トランジスタ
１５ｃ  指令信号受信用フォトトランジスタ
３１  発振回路
３２  クロック生成回路
３４  ドライバ（駆動回路）
３６ａ  過電流検出用コンパレータ（過電流検出回路）
３６ｂ  電圧／電流制御用コンパレータ（電圧／電流制御回路）
３７  波形生成回路
３８  周波数制御回路
３９  デューティ制限回路
４０  放電回路
４１  入力分圧回路
４２  放電制御回路
４３  抵抗分圧回路
４４  放電手段
５０  起動回路
６０  オフモード制御回路
７１  内部電源回路
ＣＭＰ１，ＣＭＰ２  コンパレータ（電圧比較回路）
ＴＭＲ  タイマ回路
ＨＶ  高圧入力起動端子
Ｓｄ  放電用スイッチ（放電手段）
Ｓ０  高圧スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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