(57)【要約】【課題】逐次比較ＡＤ変換器の分解能を広範囲に可変にする。【解決手段】  デジタルコードに基づいてアナログ電圧を生成するデジタルアナログ変換器と、デジタルアナログ変換器の出力であるアナログ電圧を入力とするコンパレータと、コンパレータの出力に基づいてデジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、コンパレータの出力の信号状態変化を遅延させて生成した信号遷移によりコンパレータの判定を開始させる遅延回路と、コンパレータの判定を開始させる信号を生成するクロック生成回路と、遅延回路が生成する信号とクロック生成回路が生成する信号を選択して、コンパレータに供給する、セレクタ回路を含むことを特徴とする逐次比較型アナログデジタル変換器である。【選択図】  図１
2019047339.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプルする、容量値が重み付けされた複数の容量素子と、
前記アナログ入力信号と参照アナログ信号とを比較し、比較結果を出力するコンパレータと、
前記比較結果に基づいたデジタルデータを格納する複数のレジスタと、
前記複数のレジスタの内容に基づいて前記参照アナログ信号を生成するＤＡＣ部と、
を備え、
前記コンパレータの出力に基づいて前記デジタルデータを逐次変化させていくことにより、前記アナログ入力信号をデジタルコードに変換する逐次比較型アナログデジタル変換器であって、
発振回路の出力に基づいて第１のタイミング信号を生成する第１のタイミング信号生成部と、
前記コンパレータの出力の状態変化に基づいて、第２のタイミング信号を生成する第２のタイミング信号生成部と、
前記第１のタイミング信号と、前記第２のタイミング信号を選択して、前記コンパレータに供給する、セレクタ回路を備える、
逐次比較型アナログデジタル変換器。
【請求項２】
前記アナログ入力信号をサンプルする複数の容量素子の個数を変更し、前記デジタルコードのビット数を変更する制御回路を備える、
請求項１記載の逐次比較型アナログデジタル変換器。
【請求項３】
前記制御回路は、前記デジタルコードのビット数を変更するのに伴って、前記セレクタ回路を切り替える、
請求項２記載の逐次比較型アナログデジタル変換器。
【請求項４】
前記セレクタ回路は、
前記デジタルコードのビット数が所定閾値以上の場合、前記第１のタイミング信号を選択し、
前記デジタルコードのビット数が前記閾値未満の場合、前記第２のタイミング信号を選択する、
請求項２記載の逐次比較型アナログデジタル変換器。
【請求項５】
前記第２のタイミング信号生成部は、
前記コンパレータの出力の状態変化に基づいて変換終了信号を生成する論理回路と、
前記変換終了信号を遅延させて前記第２のタイミング信号を生成する遅延生成回路と、を備える、
請求項２記載の逐次比較型アナログデジタル変換器。
【請求項６】
前記第２のタイミング信号生成部は、
前記アナログ入力信号のサンプル終了のタイミングを遅延させて最初の第２のタイミング信号を生成し、２番目以降の第２のタイミング信号については、前記変換終了信号を遅延させて生成する、
請求項５記載の逐次比較型アナログデジタル変換器。
【請求項７】
前記遅延生成回路の遅延量が可変であり、
前記制御回路は、前記デジタルコードのビット数を変更するのに伴って、前記遅延量を変更する、
請求項５記載の逐次比較型アナログデジタル変換器。
【請求項８】
前記複数のレジスタのデータの取り込みのタイミングは、
前記第１のタイミング信号が前記コンパレータに供給されている第１のモードにおいては、前記第１のタイミング信号を基にしたタイミングで制御され、
前記第２のタイミング信号が前記コンパレータに供給されている第２のモードにおいては、前記変換終了信号を基にしたタイミングで制御される、
請求項５記載の逐次比較型アナログデジタル変換器。
【請求項９】
前記複数のレジスタに供給するタイミング信号を切り替えるためのレジスタ用セレクタを備え、
前記レジスタ用セレクタは、前記セレクタ回路と同期して切替を行う、
請求項８記載の逐次比較型アナログデジタル変換器。
【請求項１０】
前記複数のレジスタのデータの取り込みのタイミングは、
前記第１のタイミング信号が前記コンパレータに供給されている第１のモードにおいては、前記変換終了信号を基にしたタイミングで制御され、
前記第２のタイミング信号が前記コンパレータに供給されている第２のモードにおいても、前記変換終了信号を基にしたタイミングで制御される、
請求項５記載の逐次比較型アナログデジタル変換器。
【請求項１１】
デジタルコードに基づいてアナログ電圧を生成するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、
前記コンパレータの出力の信号状態変化を遅延させて生成した信号遷移により前記コンパレータの判定を開始させる遅延回路と、
前記コンパレータの判定を開始させる信号を生成するクロック生成回路と、
前記遅延回路が生成する信号と、前記クロック生成回路が生成する信号を選択して、前記コンパレータに供給する、セレクタ回路を含むことを特徴とする逐次比較型アナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型のアナログデジタル（ＡＤ）変換技術に関する。
【背景技術】
【０００２】
複数のセンサを工場の設備などに配置し、センサから取得されたデータを解析する事で、故障の予知や最適な稼働方法を求めることが期待されている。センサから取得されたアナログデータを送信、記録あるいは処理するために、アナログデジタル変換器（ＡＤＣ）を用いてアナログデジタル変換（ＡＤ変換）を行い、デジタルデータに変換することが行われる。
【０００３】
このような分野においては複数種類のセンサを利用するため、センサ回路内のＡＤＣは、分解能（ビット数）やサンプリングレートをセンサに応じて適切に変更することが求められる。
【０００４】
非特許文献１には、複数の異なる種類のセンサ信号に小規模な回路で対応するための、分解能を可変できるＡＤＣについて提案されている。また、特許文献１では、非同期型逐次比較ＡＤ変換器において遅延量を調整する手段について提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０６１５９７号公報
【非特許文献】
【０００６】
【非特許文献２】Marcus Yip and Anantha P. Chandrakasan “A Resolution-Reconfigurable 5-to-1０-Bit ０.4-to-1 V Power Scalable SAR ADC for Sensor Applications” IEEE Journal of Solid-State Circuits, vol. 48, no. 6, June 2０13
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に逐次比較ＡＤ変換器は低電力動作が可能であるため、バッテリ駆動のセンサなどには適しているが、サンプリングレートに対して内部の動作レートが高速になるため、サンプリングクロックとは別に高速な制御クロックが必要となり、消費電力の観点からは高速動作には不向きである。
【０００８】
一方、コンパレータの出力結果を遅延させてコンパレータの動作クロックとする非同期型逐次比較ＡＤ変換器は、低電力かつ高速動作が可能な変換方式として有力である。非同期型逐次比較ＡＤ変換器においてはコンパレータの入力電圧が収束するまでの静定期間中、コンパレータを動作させないように待機させる遅延回路が必要である。遅延量は設計されたＡＤＣの特性に応じて適切な値に設定する必要があり、特許文献１では、非同期型逐次比較ＡＤ変換器において遅延量を調整する手段について提案されている。
【０００９】
しかし、特許文献１に記載されるような非同期型逐次比較ＡＤ変換器は、高速な動作に適している半面、分解能やサンプリングレートを広いレンジにわたって可変にするためには、遅延回路の可変遅延幅を広範囲で変化させる必要があり、回路規模や電力が大きくなるという課題がある。
【課題を解決するための手段】
【００１０】
本発明の一側面は、アナログ入力信号をサンプルする、容量値が重み付けされた複数の容量素子と、アナログ入力信号と参照アナログ信号とを比較し、比較結果を出力するコンパレータと、比較結果に基づいたデジタルデータを格納する複数のレジスタと、複数のレジスタの内容に基づいて参照アナログ信号を生成するＤＡＣ部と、を備え、コンパレータの出力に基づいてデジタルデータを逐次変化させていくことにより、アナログ入力信号をデジタルコードに変換する逐次比較型アナログデジタル変換器である。この逐次比較型アナログデジタル変換器において、発振回路の出力に基づいて第１のタイミング信号を生成する第１のタイミング信号生成部と、コンパレータの出力の状態変化に基づいて、第２のタイミング信号を生成する第２のタイミング信号生成部と、第１のタイミング信号と第２のタイミング信号を選択して、コンパレータに供給するセレクタ回路を備えている。
【００１１】
本発明の他の一側面は、デジタルコードに基づいてアナログ電圧を生成するデジタルアナログ変換器と、デジタルアナログ変換器の出力であるアナログ電圧を入力とするコンパレータと、コンパレータの出力に基づいてデジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、コンパレータの出力の信号状態変化を遅延させて生成した信号遷移によりコンパレータの判定を開始させる遅延回路と、コンパレータの判定を開始させる信号を生成するクロック生成回路と、遅延回路が生成する信号とクロック生成回路が生成する信号を選択して、コンパレータに供給する、セレクタ回路を含むことを特徴とする逐次比較型アナログデジタル変換器である。
【発明の効果】
【００１２】
遅延回路の規模を拡大を抑制しつつ、分解能の可変幅を拡大する事が可能になる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の逐次比較ＡＤ変換器のブロック図
【図２】実施例１の非同期クロック生成部の一例を示す回路図
【図３】実施例１の遅延生成回路の一例を示す回路図
【図４】実施例１の可変サンプルホールド・ＤＡＣ回路の」一例を示す回路図
【図５】ＤＡＣの段数によって変化するコンパレータ出力の収束波形を説明する波形図
【図６】実施例１の逐次比較ＡＤ変換器の非同期モードの動作を説明するブロック図
【図７】実施例１の逐次比較ＡＤ変換器の非同期モード動作時のタイムチャートを示す波形図
【図８】実施例１の逐次比較ＡＤ変換器の同期モードの動作を説明するブロック図
【図９】実施例１の逐次比較ＡＤ変換器の同期モード動作時のタイムチャートを示す波形図
【図１０】実施例２の逐次比較ＡＤ変換器のブロック図
【図１１】実施例２の逐次比較ＡＤ変換器の同期モード動作時のタイムチャートを示す波形図
【図１２】実施例２のクロック生成部の一例を示す回路図
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００１５】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００１６】
同一あるいは同様な機能を有する要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。ただし、複数の要素を区別する必要がない場合には、添字を省略して説明する場合がある。
【００１７】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００１８】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００１９】
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
【００２０】
以下で詳細に説明される実施例の一例の概要は、外部クロックによりコンパレータの比較開始信号を生成する同期モードと、コンパレータの出力結果からコンパレータの比較開始信号を生成する非同期モードを切り替え可能な逐次比較ＡＤ変換器である。この逐次比較ＡＤ変換器では、コンパレータの出力結果をもとに生成した信号を遅延させることで生成したコンパレータ駆動クロックと、クロック生成回路によって生成されたコンパレータ駆動クロックのどちらかをコンパレータ駆動クロックとしてレジスタの設定値により選択可能としている。
【実施例１】
【００２１】
図１に、第１の実施例である逐次比較ＡＤ変換器のブロック図を示す。アナログ入力信号Ａｉｎが、可変サンプルホールド・ＤＡＣ部１０４に入力される。可変サンプルホールド・ＤＡＣ部１０４は、可変ビットでアナログ入力信号Ａｉｎの電圧レベルをサンプルおよびホールドが可能な可変サンプルホールド回路と、変換結果記憶・ＤＡＣ制御論理部１１６の出力を元に、アナログ電圧を出力するデジタルアナログ変換器（ＤＡＣ）を含む。この逐次比較ＡＤ変換器は、同期モードと非同期モードの２つのモードで動作が可能である。また、サンプリングレートを可変としてもよい。
【００２２】
可変サンプルホールド回路は、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈがＨｉｇｈの期間入力アナログ電圧Ａｉｎのサンプルホールドを行い、Ｌｏｗの期間サンプルホールドしたアナログ信号Ａｉｎのデジタル化を行う。本実施例においては、サンプルホールドする電圧レベルの分解能は、可変制御レジスタ１０６によって変更することが可能である。
【００２３】
コンパレータ１０８は、可変サンプルホールド・ＤＡＣ部１０４の出力を入力として基準電圧と比較し、コンパレータ入力が基準電圧より大きい場合にＨｉｇｈ,小さい場合にＬｏｗとなる論理信号Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐと、コンパレータ入力が基準電圧より小さい場合にＨｉｇｈ,大きい場合にＬｏｗとなる論理信号Ｖ＿ｃｍｐ＿ｏｕｔ＿ｎを出力する。
【００２４】
変換結果記憶・ＤＡＣ制御論理部１１６は、デジタルの複数ビットを示すレジスタＳＡＲ（Successive Approximation Resister）を含む。レジスタＳＡＲは、同期クロック生成部１１８から生成されるサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈと、コンパレータ１０８の出力結果を示す信号Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐ、Ｖ＿ｃｍｐ＿ｏｕｔ＿ｎと、コンパレータ１０８の出力のレジスタＳＡＲへの取り込みタイミングを制御するタイミング制御信号が入力される。後述するように、タイミング制御信号は、同期モードと非同期モードで異なる信号を用いる。
【００２５】
変換結果記憶・ＤＡＣ制御論理部１１６は、デジタルの複数ビットを示すレジスタＳＡＲを含む。例えば本実施例ではＮ＋３，Ｎ＋２，Ｎ＋１，Ｎで表される４つのレジスタＳＡＲで４ビットを表すとする。この構成は、可変サンプルホールド・ＤＡＣ部１０４の構成に対応している。ビット数の数は任意であり４ビットより多く構成しても少なく構成してもよい。レジスタＳＡＲは順次出てくるコンパレータ１０８の結果によって内容を書き換える。その最終的な状態がＡＤ変換結果Ｄ＿ｏｕｔになる。
【００２６】
レジスタＳＡＲの内容はまた、可変サンプルホールド・ＤＡＣ部１０４のＤＡＣが出力すべきアナログ電圧を指定する。このためレジスタＳＡＲは、可変サンプルホールド・ＤＡＣ部１０４のＤＡＣを制御する制御信号（ＤｋＰ／ＤｋＮ（ｋは変換ビット数））を出力する。制御信号はレジスタＳＡＲの値をそのまま出力している。すなわち、タイミング制御信号によって、レジスタＳＡＲの所定レジスタにデータが取り込まれて書き換わると、変更されたレジスタの内容が出力される。
【００２７】
同期クロック生成部１１８は、発振回路１２０の出力Ｖ＿ｃｌｋを分周してサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈを生成する。また、Ｖ＿ｃｌｋを分周あるいはそのまま用いて同期クロックＶ＿ｃｌｋ＿ｃｍｐ０を生成する。サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈは、可変サンプルホールド・ＤＡＣ部１０４と変換結果記憶・ＤＡＣ制御論理部１１６に供給され、アナログ入力信号Ａｉｎのサンプルホールドおよび逐次比較のタイミングを制御する。同期クロックＶ＿ｃｌｋ＿ｃｍｐ０は、同期モードにおいてコンパレータ１０８とレジスタＳＡＲのタイミング制御に用いられる。
【００２８】
非同期クロック生成部１１２は、コンパレータ１０８の出力Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐ、Ｖ＿ｃｍｐ＿ｏｕｔ＿ｎとサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈに基づいて、非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１と変換終了信号Ｖ＿ｖａｌｉｄを生成する。
【００２９】
コンパレータ１０８については、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０と非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１は、セレクタ１１０によって選択して利用され、同期モードと非同期モードの２つのモードを可能とする。セレクタ１１０とセレクタ１１４の切り替え制御を行うのは、可変制御レジスタ１０６である。可変制御レジスタ１０６のかわりに、マイクロコンピュータ等の制御手段を用いてもよい。セレクタ１１０で切り替えられてコンパレータ１０８に入力される同期クロックＶ＿ｃｌｋ＿ｃｍｐ０あるいは非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１は、コンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐと称される。
【００３０】
変換結果記憶・ＤＡＣ制御論理部１１６については、セレクタ１１４は、変換結果記憶・ＤＡＣ制御論理部１１６のレジスタＳＡＲの取り込みタイミングを制御するクロックを、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０と変換終了信号Ｖ＿ｖａｌｉｄから選択して入力する。
【００３１】
以上のように、コンパレータ１０８の動作タイミングおよびコンパレータ１０８の出力の変換結果記憶・ＤＡＣ制御論理部のレジスタＳＡＲへの取り込みタイミングは、発振回路１２０起源の同期クロックで制御する同期モードと、コンパレータ１０８の出力あるいはサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈに基づく非同期クロックで制御する、非同期モードとを選択して制御できるように構成される。
【００３２】
図２に非同期クロック生成部１１２の構成の一例を示す。図１にも示したように、非同期クロック生成部１１２の入力は、同期クロック生成部１１８から生成されるサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈと、コンパレータ１０８の出力結果を示す信号Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐ、Ｖ＿ｃｍｐ＿ｏｕｔ＿ｎである。出力は非同期モードにおいて、コンパレータ１０８を動作させる非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１および変換終了信号Ｖ＿ｖａｌｉｄである。
【００３３】
非同期クロック生成部１１２は、遅延生成回路２０２、遅延量制御回路２０４、および排他的論理和（ＸＯＲ）ゲート２０６を含む。ＸＯＲゲート２０６は、コンパレータ１０８の出力結果Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐ、Ｖ＿ｃｍｐ＿ｏｕｔ＿ｎの排他的論理和から、コンパレータ１０８による電圧比較が終了したこと示す変換終了信号Ｖ＿ｖａｌｉｄを生成する。すなわち、ＸＯＲゲート２０６は、コンパレータ１０８の比較結果出力Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐとＶ＿ｃｍｐ＿ｏｕｔ＿ｎが異なるレベルであればＨｉｇｈを出力し、同じレベルであればＬｏｗを出力する。Ｖ＿ｃｍｐ＿ｏｕｔ＿ｐとＶ＿ｃｍｐ＿ｏｕｔ＿ｎは理想的には排他的な信号であるから、コンパレータ１０８が安定に動作していれば、ＸＯＲゲート２０６出力はＨｉｇｈのはずである。従って、ＸＯＲゲート２０６出力がＨｉｇｈであることにより、コンパレータ１０８が比較を完了していることを示す変換終了信号Ｖ＿ｖａｌｉｄを生成することができる。
【００３４】
遅延生成回路２０２は、変換終了信号Ｖ＿ｖａｌｉｄ、もしくはサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈのサンプリング期間の終了タイミングを遅延して非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１を生成する。Ｖ＿ｃｌｋ＿ｃｍｐ１はコンパレータ１０８に入力され、これをリセットする。また、変換終了信号Ｖ＿ｖａｌｉｄは、変換結果記憶・ＤＡＣ制御論理部１１６のレジスタＳＡＲの取り込みタイミングを制御する。なお、変換終了信号Ｖ＿ｖａｌｉｄのかわりに、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈを遅延してレジスタＳＡＲの取り込みタイミングを制御することもできる。
【００３５】
遅延量制御回路２０４は、例えばマイクロコンピュータで構成され、外部からの遅延量設定情報２０８をもとに遅延生成回路２０２の遅延量を制御する。なお、遅延量はサンプルホールドする電圧レベルの分解能、すなわち、逐次比較ＡＤ変換器の段数に応じて変更してもよい。一般には、逐次比較ＡＤ変換器の段数が増えると容量が増加するので、大きな遅延量が必要となる。
【００３６】
具体的な好ましい構成例としては、可変制御レジスタ１０６をマイクロコンピュータ構成として制御回路機能を持たせ、後述する可変サンプルホールド・ＤＡＣ部１０４のスイッチＳＡ，ＳＢの制御、セレクタ１１０、セレクタ１１４の切替、および遅延生成回路２０２の遅延量の制御を同期して行うことが好ましい。このように構成することにより、各回路のパラメータを整合させて、ＡＤ変換器の性能を向上させることができる。
【００３７】
図３に遅延生成回路２０２の構成の一例を示す。図３の遅延生成回路２０２は、インバータ３０２と、可変抵抗３０４と、可変抵抗３０４と並列に接続されてスイッチで接続数を切り替え可能な可変容量３０６を備えている。そして、可変抵抗３０４と可変容量３０６によって遅延した入力信号（サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈあるいは変換終了信号Ｖ＿ｖａｌｉｄ）は、インバータ３０８によって極性を反転して出力される。また、可変抵抗３０４の抵抗値の制御信号３１０と、可変容量３０６の接続数を切り替える制御信号３１２は、遅延量制御回路２０４から供給される。
【００３８】
図３の遅延生成回路２０２では、入力信号の遅延は可変抵抗３０４と容量３０６によるＲＣ遅延により実現される。遅延生成回路２０２の他の構成例としては、電流量が可変の縦続接続されたインバータ回路などを使用して、回路遅延により入力信号を遅延させることも可能である。
【００３９】
図４に可変サンプルホールド・ＤＡＣ部１０４の構成例を示す。ＤＡＣを構成する容量（ＣＮ＋３，ＣＮ＋２…）は上位から下位に向かって小さくなるようにスケーリングされており、Ｃｋ＋１＝αｋ＊Ｃｋとして表わされる。一般的にはαｋ＝２を用いられるが、冗長性を持たせるためにαｋ＜２としてもよい。図４では簡単のために容量Ｃは４個としているが、数は任意である。
【００４０】
それぞれの容量Ｃはコンパレータ１０８の入力ノードに接続されている。各容量Ｃは可変制御レジスタ１０６で制御されるスイッチＳＡ１，ＳＡ２，ＳＡ３，ＳＢ１，ＳＢ２，ＳＢ３により切り離すことが可能である。これにより、入力電圧ＶＩＮ（アナログ入力信号Ａｉｎの電圧）の変換段数をスケーリングすることで、量子化雑音の調整や、総サンプリング容量（ΣＣｋ）のスケーリングによるサンプリング熱雑音の調整が可能である。このような可変サンプルホールドを可能とすることにより、例えば種々のセンサから得られる種々の特性のアナログ信号に対応して、特性を適合させることができる。
【００４１】
サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈは、それがＨｉｇｈであるサンプル期間のあいだ容量ＣをＶＩＮに接続することによってアナログ入力信号をサンプルホールドし、Ｖ＿ｃｌｋ＿ｓｈのＬｏｗへの立下りにより、容量ＣをＶＩＮと切り離して基準電圧ＶＣＯＭに接続し、ＡＤ変換器の逐次比較が開始される。基準電圧生成部４０４は第１の基準電圧ＶＲＥＦＰと、第２の基準電圧ＶＲＥＦＮを生成しており、これら基準電圧はスイッチ回路ＳＷによって、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈがＬｏｗの逐次比較期間の間は、レジスタＳＡＲの内容に従って容量Ｃに供給される。
【００４２】
ＡＤ変換の動作の概要を説明する。可変サンプルホールド・ＤＡＣ部１０４では、最初に可変制御レジスタ１０６でスイッチＳＡ，ＳＢを切り替えて、所望の段数に容量Ｃを設定する。全てのスイッチＳＡ，ＳＢがＯＮの場合はＣＮ＋３がＭＳＢ（最大ビット）、ＣＮがＬＳＢ（最小ビット）となり、４ビットのＡＤ変換器が構成される。ここで、ＳＡ３，ＳＢ３をＯＦＦとしてＣＮ＋３を切り離すとＣＮ＋２がＭＳＢとなり、３ビットのＡＤ変換器となる。このように、ＭＳＢ側のスイッチを切り離していくことで分解能（bit数）を可変にすることができる。
【００４３】
スイッチ回路ＳＷを構成するスイッチ群は、それぞれ上記容量（ＣＮ＋３，ＣＮ＋２…）の各一端を入力電圧ＶＩＮ、第１の基準電圧ＶＲＥＦＰ、第２の基準電圧ＶＲＥＦＮに選択的に接続するようになっている。スイッチ群はサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈがＨｉｇｈであるサンプル期間のあいだ容量ＣをＶＩＮに接続する。また、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈがＬｏｗである逐次比較の際には、このスイッチ群は、変換結果記憶・ＤＡＣ制御論理部１１６のレジスタＳＡＲの内容によって切り替えられる。
【００４４】
コンパレータ１０８は、コモンラインＣＯＭからの入力電圧と基準電圧とを比較し、その比較結果信号を出力するようになっている。基準電圧ＶＣＯＭは、第１の基準電圧ＶＲＥＦＰと、第２の基準電圧ＶＲＥＦＮの中央値に設定されている。すなわち、ＶＣＯＭ＝（ＶＲＥＦＰ＋ＶＲＥＦＮ）／２である。
【００４５】
変換結果記憶・ＤＡＣ制御論理部１１６は、その内部に逐次比較用のレジスタＳＡＲを備えている。上述したスイッチ回路ＳＷは、アナログスイッチから構成されており、レジスタＳＡＲからの信号ＤＫＰ，ＤＫＮによりオンオフするようになっている。信号ＤＫＰはレジスタの内容がＨｉｇｈ（“１”）のときＨｉｇｈでＬｏｗ（“０”）のときＬｏｗになり、ＤＫＮはレジスタの内容がＬｏｗ（“０”）のときＨｉｇｈでＨｉｇｈ（“１”）のときＬｏｗとなる。スイッチ回路ＳＷは、ＤＫＰがＨｉｇｈのとき容量Ｃを第１の基準電圧ＶＲＥＦＰに接続し、ＤＫＮがＨｉｇｈのとき容量Ｃ第２の基準電圧ＶＲＥＦＮに接続する。
【００４６】
本実施例のＡＤ変換器の変換動作は、従来の逐次比較ＡＤ変換器と同様である。以下、全てのスイッチＳＡ，ＳＢがＯＮの場合（４ビットＡＤ変換器の場合）を例に説明する。可変サンプルホールド・ＤＡＣ部１０４では、サンプリング処理において、コモンラインＣＯＭを基準電圧ＶＣＯＭから切り離し、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈがスイッチ回路ＳＷを制御して、容量（ＣＮ＋３，ＣＮ＋２…）を入力電圧ＶＩＮに接続する。これにより、容量Ｃは電圧（ＶＩＮ−ＶＣＯＭ）により充電される。サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈによって規定された充電に十分な時間が経過した後、スイッチ回路ＳＷは容量（ＣＮ＋３，ＣＮ＋２…）を入力電圧ＶＩＮから切り離す。これにより、容量Ｃはフローティングとなり充電電荷をホールドする。
【００４７】
続いて、変換結果記憶・ＤＡＣ制御論理部１１６は逐次比較処理を実行する。逐次比較処理では、コモンラインＣＯＭは基準電圧ＶＣＯＭに接続される。最上位ビット（ＭＳＢ）、すなわち４ビット目を決定するための第１回目の比較処理では、容量ＣＮ＋３を第１の基準電圧ＶＲＥＦＰに接続し、その他の容量ＣＮ＋２，ＣＮ＋１，ＣＮを第２の基準電圧ＶＲＥＦＮに接続する。これにより、サンプリング処理で各容量Ｃに充電された電荷が再分配され、コモンラインＣＯＭの電圧Ｖｃｍｐが定まる。
【００４８】
変換結果記憶・ＤＡＣ制御論理部１１６は、コンパレータ１０８の出力信号がＨｉｇｈのときには、レジスタＳＡＲのＭＳＢであるレジスタＮ＋３を“１”に設定し、その結果Ｄ（Ｎ＋３）ＰはＨｉｇｈ、Ｄ（Ｎ＋３）ＮはＬｏｗとなって、ＭＳＢに対応する容量ＣＮ＋３をＶＲＥＦＰ側に保持するように、スイッチ回路ＳＷを制御する。逆に、コンパレータ１０８の出力信号がＬｏｗのときには、レジスタＮ＋３を“０”に設定し、容量ＣＮ＋３を第２の基準電圧ＶＲＥＦＮに接続する。
【００４９】
続く第３ビット目を決定するための第２回目の比較処理では、上記スイッチ状態から容量ＣＮ＋２を第１の基準電圧ＶＲＥＦＰ側に切り替える。容量ＣＮ＋３は第１の基準電圧ＶＲＥＦＰに接続されているか（ＭＳＢ＝“１”の場合）、第２の基準電圧ＶＲＥＦＮに接続されている（ＭＳＢ＝“０”の場合）。また、その他の容量ＣＮ＋１、ＣＮは、第２の基準電圧ＶＲＥＦＮに接続される。これにより、再び各容量Ｃ間で電荷が再分配され、コモンラインＣＯＭの電圧Ｖｃｍｐが定まる。
【００５０】
変換結果記憶・ＤＡＣ制御論理部１１６は、コンパレータ１０８の出力信号がＨｉｇｈのときには、レジスタＳＡＲの第３ビットであるレジスタＮ＋２を“１”に設定し、容量ＣＮ＋１を第１の基準電圧ＶＲＥＦＰに接続する。逆に、コンパレータ１０８の出力信号がＬレベルのときにはレジスタＮ＋２を“０”に設定し、容量ＣＮ＋１を第２の基準電圧ＶＲＥＦＮに接続する。このようにして、全てのレジスタＳＡＲのビットを設定し、全ての容量Ｃの接続を設定する。最終的なレジスタＳＡＲの内容が、ＡＤ変換結果となる。
【００５１】
なお、上記説明ではスイッチＳＡ，ＳＢはすべてＯＮであり、すべての容量Ｃを接続していたが、スイッチＳＡ，ＳＢによって切り離された容量Ｃがある場合、その容量Ｃにはチャージされないことになる。
【００５２】
図５にスイッチＳＡ，ＳＢにより容量Ｃを切り離すことで、ＡＤ変換器の段数を変化させた場合において、逐次比較を開始したときのコンパレータ１０８へのコンパレータ入力Ｖ＿ｃｍｐの波形の図を示す。設計により決められる収束許容誤差５００へ収束するまでにかかる収束時間は、例えば容量値がＮ段接続された場合の波形を示す５０１の収束時間５０２に比べてＮ＋１段接続された場合の波形を示す５０３の収束時間５０４の方が長い。すなわち、ＡＤ変換器の合計容量値が大きいほうが、収束時間が長くなる傾向がある。従って、段数を変化させた場合には、ＤＡＣの動作からコンパレータの比較開始までの待ち時間も変化させることが望ましい。以下では非同期モードと同期モードの動作の詳細について説明する。
【００５３】
図６は非同期モードの動作を説明するため、図１からセレクタ１１０，１１４を省略して簡略化したものである。非同期モードでは、コンパレータ１０８を制御するクロックは、非同期クロック生成部１１２で生成される非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１である。また、変換結果記憶・ＤＡＣ制御論理部１１６のレジスタＳＡＲのデータ書き換えタイミングを制御するのは、変換終了信号Ｖ＿ｖａｌｉｄである。
【００５４】
図７に逐次比較における非同期モードの動作タイムチャートを示す。図では４ビット動作を仮定している。同期クロック生成部１１８から変換結果記憶・ＤＡＣ制御論理部１１６に入力されるサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈの立下りのタイミングで、変換結果記憶・ＤＡＣ制御論理部１１６からＤｎ＋３Ｐ，Ｄｎ＋３Ｎが可変サンプルホールド・ＤＡＣ部１０４に入力されてＤＡＣが動作を開始する。これにより、図４で説明したように、容量ＣＮ＋３が基準電圧ＶＲＥＦＰに、その他の容量がＶＲＥＦＮに接続されて電荷が再分配され、コモンラインＣＯＭの電圧Ｖ＿ｃｍｐが定まり、当該電圧はコンパレータ１０８に入力される。
【００５５】
図７に示すようにＶ＿ｃｍｐは収束を開始し、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈの立下りから一定時間Ｄ１後に非同期クロック生成部１１２で生成されるコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐ（すなわち非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１）が立ち上がることによってコンパレータ１０８が比較を開始し、Ｖ＿ｃｍｐ＿ｏｕｔｐ，Ｖ＿ｃｍｐ＿ｏｕｔｎで結果が出力される。
【００５６】
遅延生成回路はＶ＿ｃｍｐ＿ｏｕｔｐ，Ｖ＿ｃｍｐ＿ｏｕｔｎをもとに変換終了信号Ｖ＿ｖａｌｉｄを生成し、比較の終了を通知し、そのタイミングで当該ビットが確定する。Ｖ＿ｖａｌｉｄ立ち上がりの一定時間Ｄ２後に再度コンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐが立ち上がることで次の段の比較が実行される。以降は最下位ビットまで繰り返しとなる。このとき、変換終了信号Ｖ＿ｖａｌｉｄは、変換結果記憶・ＤＡＣ制御論理部１１６において、レジスタＳＡＲの取り込みタイミングを定め、Ｖ＿ｃｍｐ＿ｏｕｔｐがＨｉｇｈかつＶ＿ｃｍｐ＿ｏｕｔｎがＬｏｗのときレジスタ内容が“１”となり、Ｖ＿ｃｍｐ＿ｏｕｔｐがＬｏｗかつＶ＿ｃｍｐ＿ｏｕｔｎがＨｉｇｈのときレジスタ内容が“０”となる。
【００５７】
非同期モードにおいては、図２および図３に示した遅延生成回路２０２によって、非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１を生成することができ、かつ遅延時間を可変にすることができる。図５で説明した様に必要な遅延量は比較段数を増やすことで増加するが、図３に見られるように、遅延生成回路２０２の面積は必要な遅延量の可変幅と同時に増大するため、制約がある。そこで、比較段数を所定閾値以上に増やした場合には、以下説明する同期モードで動作させることで、回路規模の増大を避けつつ必要な遅延量に対応することができる。
【００５８】
図８は同期モードの動作を説明するため、図１からセレクタ１１０，１１４を省略して簡略化したものである。同期モードでは、コンパレータ１０８を制御するクロックは、同期クロック生成部１１８で生成される同期クロックＶ＿ｃｌｋ＿ｃｍｐ０である。また、変換結果記憶・ＤＡＣ制御論理部１１６のレジスタＳＡＲのデータ書き換えタイミングを制御するのも、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０である。
【００５９】
図９に逐次比較における同期モードの動作タイムチャートを示す。図７の非同期モードと同様に、同期クロック生成部１１８で生成されるサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈの立下がり後、サンプルホールド・ＤＡＣ部１０４ではＤＡＣが動作を開始し、コンパレータ１０８の入力信号Ｖ＿ｃｍｐが収束を開始する。コンパレータ１０８は、発振回路１２０の出力Ｖ＿ｃｌｋに基づいて同期クロック生成部１１８によって生成されたコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐ（すなわち同期クロックＶ＿ｃｌｋ＿ｃｍｐ０）の立ち上がりに従って、比較を開始し、比較結果Ｖ＿ｃｍｐ＿ｏｕｔｐ，Ｖ＿ｃｍｐ＿ｏｕｔｎが出力される。図９の例ではＶ＿ｃｌｋ＿ｓｈの立下がり後、半周期後のコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐの立ち上がりに従って比較を開始しているが、何周期目の立ち上がり（あるいはたち下がり）を用いるかは任意であり、遅延時間を任意に設定することができる。
【００６０】
変換結果記憶・ＤＡＣ制御論理部１１６は、Ｖ＿ｃｌｋ＿ｃｍｐの立下がりに従って、コンパレータ１０８の出力結果を取り込み、次の段のＤＡＣを動作させる。以下同様にコンパレータはコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐの立ち上がり時に比較を実行し、変換結果記憶・ＤＡＣ制御論理部はコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐの立下がりに伴ってコンパレータ１０８の出力の取り込みを実行する。
【００６１】
同期モードはコンパレータ１０８の収束待ち時間を同期クロックＶ＿ｃｌｋ＿ｃｍｐ０の周期によって変更可能であるため、可変幅を大きくとることができる。一方、高速動作時には同期クロック生成部１１８から高速なクロックを供給する必要があり、またトランジスタ等のデバイスの最大動作速度の制約を受けてしまうことから高速動作させる範囲に制限がある。このような場合は非同期モードに切り替えることで対処が可能である。たとえば、高分解能の動作時には、可変サンプルホールド部のビット数が増え、容量が増加することによりコンパレータ１０８の静定時間長くなる。これに対して、非同期モードで有る程度遅延時間を伸ばすことができるが、遅延時間が一定以上長くなる場合には、同期モードに変更することにより対応することが可能となる。
【００６２】
従って、本実施例の提案する一つの構成は、可変サンプルホールド部のビット数を変更するのに伴ってセレクタ回路を切替えて、コンパレータ１０８を制御するクロックを切り替えることである。具体例としては、セレクタ回路は、デジタルコードのビット数が所定閾値以上の場合、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０を選択し、閾値未満の場合、非同期クロックＶ＿ｃｌｋ＿ｃｍｐ１を選択して、コンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐとする。
【実施例２】
【００６３】
実施例１では、非同期モードと同期モードを切り替えるために、セレクタ１１０とセレクタ１１４を使用した。これにより非同期クロックによる遅延時間の制約を回避することが可能であるが、セレクタの存在によりクリティカルパスが形成され信号遅延が生じる場合がある。また、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０でレジスタＳＡＲのデータ書き換えタイミングを制御する際に、タイミング調整が必要になる場合がある。
【００６４】
図１０に第２の実施例にかかる逐次比較ＡＤ変換器の動作形態を示す。実施例１との相違点を述べると、本実施例では、非同期クロック生成部１１２から変換結果記憶・ＤＡＣ制御論理部１１６へ、変換終了信号Ｖ＿ｖａｌｉｄがセレクタを介さずに直接供給されている。すなわち、変換結果記憶・ＤＡＣ制御論理部１１６では、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０’を使用しない。実施例２では、非同期モードの動作は実施例１と同様となる。以下では、同期モード時の動作を説明する。
【００６５】
図１１に実施例２の逐次比較における同期モードの動作タイムチャートを示す。同期クロック生成部１１８では、サンプルホールドクロックＶ＿ｃｌｋ＿ｓｈ立下がり後、発振回路の出力Ｖ＿ｃｌｋが１サイクル経過する時間ＷＴをまってからコンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐ（すなわち、同期クロックＶ＿ｃｌｋ＿ｃｍｐ０’）を生成する。すなわち１サイクル分、発振回路の出力Ｖ＿ｃｌｋをマスクする。同期クロックＶ＿ｃｌｋ＿ｃｍｐ０’は、セレクタ１１０を経由してコンパレータ１０８に入力され、コンパレータ１０８はサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈ立下がり後、時間ＷＴを待ってから動作することになる。その後、コンパレータ１０８は、コンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐの立ち上がりのタイミングで比較を開始する。
【００６６】
コンパレータ制御クロックＶ＿ｃｌｋ＿ｃｍｐの立ち上がりから所定の遅延をもって、コンパレータ１０８は比較を終了し、変換終了信号Ｖ＿ｖａｌｉｄが立ち上がる。実施例２では、変換終了信号Ｖ＿ｖａｌｉｄは同期モードにおいても変換結果記憶・ＤＡＣ制御論理部１１６において、レジスタＳＡＲの取り込みタイミングを制御する。
【００６７】
実施例２によると、レジスタＳＡＲの動作をコンパレータの変換終了信号Ｖ＿ｖａｌｉｄにより開始し、一方で、コンパレータ入力の待ち時間は発振回路の出力信号Ｖ＿ｃｌｋの周期によって調整することが可能である。
【００６８】
図１２にサンプルホールドクロックＶ＿ｃｌｋ＿ｓｈ立下がり後、発振回路の出力信号Ｖ＿ｃｌｋの１周期経過後から、Ｖ＿ｃｌｋを同期クロックＶ＿ｃｌｋ＿ｃｍｐ０’として通過させる回路の一例を示す。この回路は一例に過ぎず、同様の機能を奏する回路は種々の公知の手法を適用することができる。
【００６９】
以上説明した実施例によれば、遅延時間が短くてよい比較的低分解能の動作では、非同期モードを選択することができる。非同期モードでは、高速クロック(Ｖ＿ｃｌｋ)が不要のため、最大動作周波数を下げることができ、特に高速時（高サンプリングレート）のＩＣ電力効率が向上するという効果がある。
【００７０】
一方、比較的高分解能の動作では、遅延時間を任意に設定できる同期モードを選択することができる。特に、比較的高分解能で低速時（低サンプリングレート）の場合は、クロック分配部分の電力に比べて、ＡＤ変換内部のＤＡＣ電力が支配的になるので、ＩＣ電力効率の低下に比べて同期式による広範な制御範囲の利点が大きくなる。
【００７１】
同期モードと非同期モードを切り替えるためのセレクタ１１０とセレクタ１１４は、手動で切替可能とできることはいうまでもないが、上記特性を考慮して、分解能すなわち可変サンプルホールド回路の段数に閾値Ｓ１（Ｓ１は自然数）を設け、Ｓ１以上では同期モード、Ｓ１未満では非同期モードを自動的に選択できるようにしてもよい。あるいは、さらにサンプリングレートに閾値Ｓ２（Ｓ２は自然数）を設け、基本的に非同期モードで動作させるが、サンプルホールド回路の段数が閾値Ｓ１以上でかつサンプリングレートがＳ２未満の場合のみ同期モードに切り替えるように構成してもよい。
【００７２】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７３】
Ｖ＿ｃｌｋ＿ｓｈ：サンプルホールドクロック
Ｖ＿ｃｌｋ＿ｃｍｐ：コンパレータ制御クロック
Ｖ＿ｃｌｋ＿ｃｍｐ０、Ｖ＿ｃｌｋ＿ｃｍｐ０’：同期クロック
Ｖ＿ｃｌｋ＿ｃｍｐ１：非同期クロック
Ｖ＿ｖａｌｉｄ：変換終了信号
Ｖ＿ｃｌｋ：発振回路出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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