(57)【要約】【課題】  ボディ層の間隔部側の下端部周辺における電界を緩和することができる技術を提供する。【解決手段】  窒化物半導体装置は、窒化物半導体層と、ゲート絶縁膜と、ゲート電極、を備えている。窒化物半導体層が、窒化物半導体層の表面に露出している第１導電型の第１ボディ層及び第２ボディ層と、第１ボディ層と第２ボディ層の間の間隔部から第１ボディ層及び第２ボディ層の底面に接する位置まで伸びており、間隔部で表面に露出している第２導電型のドリフト層と、第１ソース層と、第２ソース層、を備えている。ドリフト層が、第１ボディ層の底面に接する位置から第２ボディ層の底面に接する位置まで伸びている第１ドリフト層と、第１ボディ層の間隔部側の側面の下端部及び第２ボディ層の間隔部側の側面の下端部に接しており、第１ドリフト層に接しており、第１ドリフト層よりも第２導電型不純物濃度が低い電界緩和層、を備えている。【選択図】図１
2019071338.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層と、
ゲート絶縁膜と、
ソース電極と、
ドレイン電極と、
ゲート電極、
を備えており、
前記窒化物半導体層が、
前記窒化物半導体層の表面に露出している第１導電型の第１ボディ層と、
前記表面に露出している第１導電型の第２ボディ層と、
前記第１ボディ層と前記第２ボディ層の間の間隔部から前記第１ボディ層の底面に接する位置及び前記第２ボディ層の底面に接する位置まで伸びており、前記間隔部で前記表面に露出している第２導電型のドリフト層と、
前記第１ボディ層によって前記ドリフト層から分離されており、前記表面に露出している第２導電型の第１ソース層と、
前記第２ボディ層によって前記ドリフト層から分離されており、前記表面に露出している第２導電型の第２ソース層、
を備えており、
前記ゲート絶縁膜が、前記第１ソース層、前記第１ボディ層、前記ドリフト層、前記第２ボディ層及び前記第２ソース層が露出している範囲に跨って前記表面を覆っており、
前記ソース電極が、前記ゲート絶縁膜が設けられていない範囲で、前記第１ソース層、前記第１ボディ層、前記第２ソース層及び前記第２ボディ層に接しており、
前記ドレイン電極が、前記窒化物半導体層の裏面に接しており、
前記ゲート電極が、前記ゲート絶縁膜を介して、前記第１ボディ層及び前記第２ボディ層と対向しており、
前記ドリフト層が、
前記第１ボディ層の前記底面に接する位置から前記第２ボディ層の前記底面に接する位置まで伸びている第１ドリフト層と、
前記第１ボディ層の前記間隔部側の側面の下端部である第１下端部及び前記第２ボディ層の前記間隔部側の側面の下端部である第２下端部に接しており、前記第１ドリフト層に接しており、前記第１ドリフト層よりも第２導電型不純物濃度が低い電界緩和層、
を備えている、
窒化物半導体装置。
【請求項２】
前記電界緩和層が、前記第１下端部から前記第２下端部まで伸びており、
前記ドリフト層が、前記電界緩和層よりも前記表面側の前記間隔部に配置されており、前記電界緩和層よりも第２導電型不純物濃度が高い第２ドリフト層を備えている、
請求項１に記載の窒化物半導体装置。
【請求項３】
前記電界緩和層が、前記第１下端部に接する第１部分と、前記第２下端部に接するとともに前記第１部分から分離されている第２部分を備えており、
前記ドリフト層が、前記間隔部に配置されており、前記電界緩和層よりも第２導電型不純物濃度が高く、前記第１部分と前記第２部分の間で前記第１ドリフト層に接続されている第２ドリフト層を備えている、
請求項１に記載の窒化物半導体装置。
【請求項４】
前記電界緩和層が、前記間隔部で前記表面まで伸びている、請求項１に記載の窒化物半導体装置。
【請求項５】
前記ドリフト層が、前記第１ドリフト層よりも前記裏面側に配置されており、前記裏面に露出しており、前記第１ドリフト層よりも第２導電型不純物濃度が高いドレインコンタクト層を備えている、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
【請求項６】
窒化物半導体装置の製造方法であって、
第２導電型の窒化物半導体によって構成されている窒化物半導体基板の表面に、第２導電型の窒化物半導体によって構成されている第１ドリフト層を成長させる工程と、
前記第１ドリフト層の表面に、第１導電型の窒化物半導体によって構成されているボディ層を成長させる工程と、
前記ボディ層の表面から、前記ボディ層を貫通して前記第１ドリフト層に達する凹部を形成する工程と、
前記凹部内と前記ボディ層の前記表面に、前記第１ドリフト層よりも低い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている電界緩和層を成長させる工程と、
前記電界緩和層を研削することによって、前記ボディ層の前記表面を露出させるとともに、前記凹部内に前記電界緩和層を残存させる工程と、
前記凹部の両側に、前記ボディ層によって前記第１ドリフト層及び前記電界緩和層から分離されているとともに前記ボディ層の前記表面に露出する第２導電型のソース層を形成する工程と、
前記ソース層の表面、前記ボディ層の前記表面及び前記電界緩和層の表面に跨る範囲を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層に対向するゲート電極を形成する工程と、
前記ゲート絶縁膜が設けられていない範囲で、前記ソース層の表面及び前記ボディ層の表面にソース電極を形成する工程と、
前記窒化物半導体基板の裏面にドレイン電極を形成する工程、
を有する製造方法。
【請求項７】
窒化物半導体装置の製造方法であって、
第２導電型の窒化物半導体によって構成されている窒化物半導体基板の表面に、第２導電型の窒化物半導体によって構成されている第１ドリフト層を成長させる工程と、
前記第１ドリフト層の表面に、第１導電型の窒化物半導体によって構成されているボディ層を成長させる工程と、
前記ボディ層の表面から、前記ボディ層を貫通して前記第１ドリフト層に達する凹部を形成する工程と、
前記凹部内と前記ボディ層の前記表面に、前記第１ドリフト層よりも低い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている電界緩和層を成長させる工程と、
前記ボディ層上の前記電界緩和層を除去することによって、前記ボディ層の前記表面を露出させるとともに、前記凹部側の前記ボディ層の各側面の少なくとも下端部に接する位置に前記電界緩和層を残存させる工程と、
前記電界緩和層をエッチングする前記工程の後に、前記凹部内に、前記電界緩和層よりも高い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている第２ドリフト層を成長させる工程と、
前記凹部の両側に、前記ボディ層によって前記第１ドリフト層、前記電界緩和層及び前記第２ドリフト層から分離されているとともに前記ボディ層の前記表面に露出する第２導電型のソース層を形成する工程と、
前記ソース層の表面、前記ボディ層の前記表面及び前記第２ドリフト層の表面に跨る範囲を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層に対向するゲート電極を形成する工程と、
前記ゲート絶縁膜が設けられていない範囲で、前記ソース層の表面及び前記ボディ層の表面にソース電極を形成する工程と、
前記窒化物半導体基板の裏面にドレイン電極を形成する工程、
を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、窒化物半導体装置とその製造方法に関する。
【０００２】
非特許文献１には、半導体層と、ゲート絶縁膜と、ゲート電極、を備える半導体装置が開示されている。この半導体装置では、半導体層が、第１ボディ層、第２ボディ層、ドリフト層、第１ソース層及び第２ソース層を備えている。第１ボディ層は、第１導電型であり、半導体層の表面に露出している。第２ボディ層は、第１導電型であり、半導体層の表面に露出している。第１ボディ層と第２ボディ層の間には間隔部が設けられている。ドリフト層は、第２導電型であり、第１ボディ層と第２ボディ層の間の間隔部から第１ボディ層の底面に接する位置及び第２ボディ層の底面に接する位置まで伸びており、間隔部で半導体層の表面に露出している。第１ソース層は、第２導電型であり、第１ボディ層によってドリフト層から分離されており、半導体層の表面に露出している。第２ソース層は、第２導電型であり、第２ボディ層によってドリフト層から分離されており、半導体層の表面に露出している。ゲート絶縁膜は、第１ソース層、第１ボディ層、ドリフト層、第２ボディ層及び第２ソース層が露出している範囲に跨って半導体層の表面を覆っている。ゲート電極は、ゲート絶縁膜を介して第１ボディ層及び第２ボディ層と対向している。
【０００３】
このような縦型の半導体装置がオンする際には、ゲート電極の電位をゲート閾値以上まで高くする。すると、第１ボディ層のゲート絶縁膜近傍及び第２ボディ層のゲート絶縁膜近傍にチャネルが形成される。そして、チャネルを経由してソース層（すなわち、第１ソース層及び第２ソース層）とドリフト層の間にキャリアが流れる。これにより、半導体層の表面に形成されたソース電極と半導体層の裏面に形成されたドレイン電極とが導通する。また、ゲート電極の電位をゲート閾値未満に低下させると、チャネルが消失し、キャリアの流れが停止する。これにより、半導体装置がオフする。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】上野勝典  （２０１７）  「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」  『応用物理』、第86巻、第5号、p. 376-380
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１の半導体装置がオフする際には、ボディ層（すなわち、第１ボディ層及び第２ボディ層）とドリフト層の境界のｐｎ接合部に逆電圧が印加される。このため、ボディ層からドリフト層に空乏層が広がり、ドリフト層が空乏化する。すると、ドリフト層の内部に電位分布が生じ、ドリフト層には電界が印加される。本発明者らが研究した結果、半導体装置がオフしたときに、各ボディ層の間隔部側の下端部周辺で高い電界が集中し、半導体装置の耐圧が低下することがわかった。本明細書では、縦型の窒化物半導体装置において、ボディ層の間隔部側の下端部周辺における電界を緩和することができる技術を開示する。
【課題を解決するための手段】
【０００６】
本明細書が開示する窒化物半導体装置は、窒化物半導体層と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、ゲート電極と、を備えている。前記窒化物半導体層が、第１ボディ層と、第２ボディ層と、ドリフト層と、第１ソース層と、第２ソース層を備えている。前記第１ボディ層は、前記窒化物半導体層の表面に露出している第１導電型層である。前記第２ボディ層は、前記表面に露出している第１導電型層である。前記ドリフト層は、前記第１ボディ層と前記第２ボディ層の間の間隔部から前記第１ボディ層の底面に接する位置及び前記第２ボディ層の底面に接する位置まで伸びており、前記間隔部で前記表面に露出している第２導電型層である。前記第１ソース層は、前記第１ボディ層によって前記ドリフト層から分離されており、前記表面に露出している第２導電型層である。前記第２ソース層は、前記第２ボディ層によって前記ドリフト層から分離されており、前記表面に露出している第２導電型層である。前記ゲート絶縁膜が、前記第１ソース層、前記第１ボディ層、前記ドリフト層、前記第２ボディ層及び前記第２ソース層が露出している範囲に跨って前記表面を覆っている。前記ソース電極が、前記ゲート絶縁膜が設けられていない範囲で、前記第１ソース層、前記第１ボディ層、前記第２ソース層及び前記第２ボディ層に接している。前記ドレイン電極が、前記窒化物半導体層の裏面に接している。前記ゲート電極が、前記ゲート絶縁膜を介して、前記第１ボディ層及び前記第２ボディ層と対向している。前記ドリフト層が、前記第１ボディ層の前記底面に接する位置から前記第２ボディ層の前記底面に接する位置まで伸びている第１ドリフト層と、前記第１ボディ層の前記間隔部側の側面の下端部である第１下端部及び前記第２ボディ層の前記間隔部側の側面の下端部である第２下端部に接しており、前記第１ドリフト層に接しており、前記第１ドリフト層よりも第２導電型不純物濃度が低い電界緩和層、を備えている。
【０００７】
この窒化物半導体装置がオフしたときには、電界緩和層及び第１ドリフト層が空乏化する。電界緩和層の第２導電型不純物濃度は、第１ドリフト層の第２導電型不純物濃度よりも低い。このため、空乏化した電界緩和層に存在する固定電荷（第２導電型不純物）の濃度が、空乏化した第１ドリフト層に存在する固定電荷（第２導電型不純物）の濃度よりも低い。したがって、空乏化した電界緩和層内では、空乏化した第１ドリフト層内よりも電界が生じ難い。この窒化物半導体層では、各ボディ層の間隔部側の側面の下端部に接する位置に電界緩和層が配置されているので、各ボディ層の間隔部側の下端部周辺における電界を緩和することができる。これによって、窒化物半導体装置の耐圧を向上させることができる。
【０００８】
また、本明細書は、窒化物半導体装置の製造方法を開示する。この製造方法は、第１ドリフト層成長工程と、ボディ層成長工程と、凹部形成工程と、電界緩和層成長工程と、電界緩和層研削工程と、ソース層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、ソース電極形成工程と、ドレイン電極形成工程、を有する。前記第１ドリフト層成長工程では、第２導電型の窒化物半導体によって構成されている窒化物半導体基板の表面に、第２導電型の窒化物半導体によって構成されている第１ドリフト層を成長させる。前記ボディ層成長工程では、前記第１ドリフト層の表面に、第１導電型の窒化物半導体によって構成されているボディ層を成長させる。前記凹部形成工程では、前記ボディ層の表面から、前記ボディ層を貫通して前記第１ドリフト層に達する凹部を形成する。前記電界緩和層成長工程では、前記凹部内と前記ボディ層の前記表面に、前記第１ドリフト層よりも低い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている電界緩和層を成長させる。前記電界緩和層研削工程では、前記電界緩和層を研削することによって、前記ボディ層の前記表面を露出させるとともに、前記凹部内に前記電界緩和層を残存させる。前記ソース層形成工程では、前記凹部の両側に、前記ボディ層によって前記第１ドリフト層及び前記電界緩和層から分離されているとともに前記ボディ層の前記表面に露出する第２導電型のソース層を形成する。前記ゲート絶縁膜形成工程では、前記ソース層の表面、前記ボディ層の前記表面及び前記電界緩和層の表面に跨る範囲を覆うゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記ゲート絶縁膜を介して前記ボディ層に対向するゲート電極を形成する。前記ソース電極形成工程では、前記ゲート絶縁膜が設けられていない範囲で、前記ソース層の表面及び前記ボディ層の表面にソース電極を形成する。前記ドレイン電極形成工程では、前記窒化物半導体基板の裏面にドレイン電極を形成する。
【０００９】
上記の製造方法では、ボディ層を貫通して第１ドリフト層に達する凹部を形成する。そして、当該凹部内に電界緩和層を成長させる。このため、ボディ層の下端部に接する位置に電界緩和層を配置することができる。したがって、上記の製造方法によれば、半導体装置がオフしたときに、ボディ層の凹部側の下端部周辺に電界が集中することを抑制することができる。
【００１０】
また、本明細書は、窒化物半導体装置の別の製造方法を開示する。この製造方法は、第１ドリフト層成長工程と、ボディ層成長工程と、凹部形成工程と、電界緩和層成長工程と、電界緩和層エッチング工程と、第２ドリフト層成長工程と、ソース層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、ソース電極形成工程と、ドレイン電極形成工程、を有する。前記第１ドリフト層成長工程では、第２導電型の窒化物半導体によって構成されている窒化物半導体基板の表面に、第２導電型の窒化物半導体によって構成されている第１ドリフト層を成長させる。前記ボディ層成長工程では、前記第１ドリフト層の表面に、第１導電型の窒化物半導体によって構成されているボディ層を成長させる。前記凹部形成工程では、前記ボディ層の表面から、前記ボディ層を貫通して前記第１ドリフト層に達する凹部を形成する。前記電界緩和層成長工程では、前記凹部内と前記ボディ層の前記表面に、前記第１ドリフト層よりも低い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている電界緩和層を成長させる。前記電界緩和層エッチング工程では、前記ボディ層上の前記電界緩和層を除去することによって、前記ボディ層の前記表面を露出させるとともに、前記凹部側の前記ボディ層の各側面の少なくとも下端部に接する位置に前記電界緩和層を残存させる。前記第２ドリフト層成長工程では、前記電界緩和層をエッチングする前記工程の後に、前記凹部内に、前記電界緩和層よりも高い第２導電型不純物濃度を有する第２導電型の窒化物半導体によって構成されている第２ドリフト層を成長させる。前記ソース層形成工程では、前記凹部の両側に、前記ボディ層によって前記第１ドリフト層、前記電界緩和層及び前記第２ドリフト層から分離されているとともに前記ボディ層の前記表面に露出する第２導電型のソース層を形成する。前記ゲート絶縁膜形成工程では、前記ソース層の表面、前記ボディ層の前記表面及び前記第２ドリフト層の表面に跨る範囲を覆うゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記ゲート絶縁膜を介して前記ボディ層に対向するゲート電極を形成する。前記ソース電極形成工程では、前記ゲート絶縁膜が設けられていない範囲で、前記ソース層の表面及び前記ボディ層の表面にソース電極を形成する。前記ドレイン電極形成工程では、前記窒化物半導体基板の裏面にドレイン電極を形成する。
【００１１】
上記の製造方法では、ボディ層を貫通して第１ドリフト層に達する凹部を形成する。そして、当該凹部に電界緩和層を成長させる。このため、ボディ層の下端部に接する位置に電界緩和層を配置することができる。したがって、上記の製造方法により製造された半導体装置では、半導体装置がオフしたときに、ボディ層の凹部側の下端部に電界が集中することを抑制することができる。また、上記の製造方法では、電界緩和層を形成した後に、凹部内に第２ドリフト層を形成する。このため、半導体装置がオンする際には、第１ドリフト層及び第２ドリフト層を電流経路として用いることができる。第１ドリフト層及び第２ドリフト層の第２導電型不純物濃度はそれぞれ、電界緩和層の第２導電型不純物濃度よりも高い。このため、上記の製造方法により製造された半導体装置によれば、オン抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】実施例１のＭＯＳＦＥＴ１０の縦断面図。
【図２】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図３】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図４】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図５】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図６】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図７】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図８】実施例２のＭＯＳＦＥＴ１０ａの縦断面図。
【図９】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【図１０】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【図１１】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【図１２】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【図１３】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【図１４】実施例３のＭＯＳＦＥＴ１０ｂの縦断面図。
【図１５】実施例３のＭＯＳＦＥＴ１０ｂの製造工程の説明図。
【発明を実施するための形態】
【実施例１】
【００１３】
図１に示すＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）１０は、窒化物半導体層１２を有している。窒化物半導体層１２は、ＧａＮ（窒化ガリウム）を主成分とする半導体層である。
【００１４】
窒化物半導体層１２は、複数のソース層４０、複数のボディ層４２及びドリフト層４４を有している。
【００１５】
各ソース層４０は、ｎ型領域であり、窒化物半導体層１２の表面１２ａに露出している。
【００１６】
各ボディ層４２は、ｐ型領域であり、対応するソース層４０の周囲に配置されている。各ボディ層４２は、対応するソース層４０の側面と下面を覆っている。各ボディ層４２は、ソース層４０に隣接する範囲で、窒化物半導体層１２の表面１２ａに露出している。各ボディ層４２は、互いに間隔を開けて配置されている。以下では、ボディ層４２の間の間隔部を、間隔部５０という。なお、間隔部５０は、ＪＦＥＴ（Junction Field-Effect Transistor）領域と呼ばれる場合がある。各ボディ層４２は、高濃度領域４２ａ、低濃度領域４２ｂ及びボディコンタクト領域４２ｃを有している。
【００１７】
低濃度領域４２ｂは、間隔部５０とソース層４０との間の範囲において、窒化物半導体層１２の表面１２ａに露出している。低濃度領域４２ｂは、ソース層４０の間隔部５０側の側面と底面に接している。高濃度領域４２ａは、低濃度領域４２ｂの下側に配置されている。高濃度領域４２ａのｐ型不純物濃度は、低濃度領域４２ｂのｐ型不純物濃度よりも高い。ボディコンタクト領域４２ｃは、ソース層４０に対して間隔部５０とは反対側の範囲において、窒化物半導体層１２の表面１２ａに露出している。ボディコンタクト領域４２ｃの下面は、低濃度領域４２ｂによって覆われている。ボディコンタクト領域４２ｃのｐ型不純物濃度は、高濃度領域４２ａのｐ型不純物濃度よりも高い。
【００１８】
ドリフト層４４は、ｎ型領域であり、間隔部５０から各ボディ層４２の底面に接する位置まで伸びている。間隔部５０内では、ドリフト層４４が窒化物半導体層１２の表面１２ａに露出している。また、ドリフト層４４は、窒化物半導体層１２の裏面１２ｂの略全域に露出している。ドリフト層４４は、各ボディ層４２によって、各ソース層４０から分離されている。ドリフト層４４は、第１ドリフト層４６、ドレインコンタクト層４７及び電界緩和層４８を有している。
【００１９】
第１ドリフト層４６は、各ボディ層４２の下側に配置されている。第１ドリフト層４６は、一対のボディ層４２に対して、一方のボディ層４２の底面（高濃度領域４２ａの底面）に接する位置から他方のボディ層４２の底面（高濃度領域４２ａの底面）に接する位置まで伸びている。第１ドリフト層４６は、各ボディ層４２によって各ソース層４０から分離されている。
【００２０】
ドレインコンタクト層４７は、第１ドリフト層４６の下側に配置されている。ドレインコンタクト層４７は、窒化物半導体層１２の裏面１２ｂの略全域に露出している。ドレインコンタクト層４７のｎ型不純物濃度は、第１ドリフト層４６のｎ型不純物濃度よりも高い。
【００２１】
電界緩和層４８は、間隔部５０の全域に配置されている。したがって、電界緩和層４８は、各ボディ層４２の間隔部５０側の側面４３ａの下端部４３ｂに接している。また、電界緩和層４８は、間隔部５０より下側の領域まで伸びている。すなわち、電界緩和層４８は、窒化物半導体層１２の表面１２ａに露出する位置から、各ボディ層４２の間隔部５０側の側面４３ａの下端部４３ｂより下側まで伸びている。電界緩和層４８は、第１ドリフト層４６の上側に配置されており、第１ドリフト層４６に接している。電界緩和層４８は、各ボディ層４２によって各ソース層４０から分離されている。電界緩和層４８のｎ型不純物濃度は、第１ドリフト層４６のｎ型不純物濃度よりも低い。
【００２２】
窒化物半導体層１２の表面１２ａには、ゲート絶縁膜２８、ゲート電極２６、層間絶縁膜２４及びソース電極２０が配置されている。
【００２３】
ゲート絶縁膜２８は、窒化物半導体層１２の表面１２ａの一部を覆っている。ゲート絶縁膜２８は、ソース層４０と、ソース層４０と間隔部５０（すなわち、電界緩和層４８）の間のボディ層４２と、電界緩和層４８と、が露出している範囲に跨って窒化物半導体層１２の表面１２ａを覆っている。各ボディ層４２のうち、ゲート絶縁膜２８に接する部分（すなわち、ソース層４０と電界緩和層４８の間のボディ層４２の表層部）は、チャネルが形成されるチャネル領域４２ｄである。ゲート絶縁膜２８は、例えば酸化シリコン等の絶縁体によって構成されている。
【００２４】
ゲート電極２６は、ゲート絶縁膜２８上に配置されている。ゲート電極２６は、ゲート絶縁膜２８の表面全域を覆っている。ゲート電極２６は、ゲート絶縁膜２８を介して、ソース層４０の一部、ボディ層４２（すなわち、チャネル領域４２ｄ）及び電界緩和層４８と対向している。ゲート電極２６は、ゲート絶縁膜２８によって窒化物半導体層１２から絶縁されている。
【００２５】
層間絶縁膜２４は、ゲート絶縁膜２８に隣接する範囲のソース層４０の一部と、ゲート電極２６の表面と、ゲート絶縁膜２８の側面を覆っている。すなわち、ゲート電極２６の周囲は、ゲート絶縁膜２８と層間絶縁膜２４によって覆われている。層間絶縁膜２４は、例えば酸化シリコン等の絶縁体によって構成されている。
【００２６】
ソース電極２０は、層間絶縁膜２４に隣接する範囲の窒化物半導体層１２の表面１２ａと、層間絶縁膜２４の表面を覆っている。ソース電極２０は、層間絶縁膜２４によってゲート電極２６から絶縁されている。ソース電極２０は、ソース層４０及びボディコンタクト領域４２ｃに接続されている。
【００２７】
窒化物半導体層１２の裏面１２ｂには、ドレイン電極３０が配置されている。ドレイン電極３０は、ドリフト層４４（ドレインコンタクト層４７）に接続されている。
【００２８】
ゲート電極２６の電位をゲート閾値（ＭＯＳＦＥＴ１０をオンさせるのに必要な最小のゲート電位）以上まで高くすると、ボディ層４２のチャネル領域４２ｄに電子が引き寄せられることによって、チャネル領域４２ｄにチャネルが形成される。チャネルによって、ソース層４０とドリフト層４４（電界緩和層４８）が接続されることで、ソース層４０から電界緩和層４８へ電子が流れる。電界緩和層４８へ流れ込んだ電子は、第１ドリフト層４６、ドレインコンタクト層４７を通過してドレイン電極３０へ向かって流れる。これにより、ソース電極２０とドレイン電極３０が導通し、ＭＯＳＦＥＴ１０がオンする。
【００２９】
ゲート電極２６の電位をゲート閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ボディ層４２とドリフト層４４の境界のｐｎ接合部に逆電圧（すなわち、ドリフト層４４がボディ層４２よりも高電位となる電圧）が印加される。ｐｎ接合部からその周囲に空乏層が広がる。ボディ層４２のｐ型不純物濃度が、第１ドリフト層４６及び電界緩和層４８のｎ型不純物濃度よりも遥かに高いので、ボディ層４２はｐｎ接合部近傍を除いてほとんど空乏化されない。したがって、空乏層は、主に、ｐｎ接合部から第１ドリフト層４６及び電界緩和層４８に広がる。このため、電界緩和層４８と第１ドリフト層４６の略全体が空乏化する。電界緩和層４８と第１ドリフト層４６が空乏化すると、電界緩和層４８と第１ドリフト層４６の内部に電位分布が生じる。したがって、電界緩和層４８と第１ドリフト層４６に電界が印加される。
【００３０】
空乏化していないボディ層４２の側面４３ａの下端部４３ｂは、空乏化している電界緩和層４８と第１ドリフト層４６に対して角で接している。このため、ボディ層４２の形状は、下端部４３ｂの近傍において高い電界が生じ易い形状となっている。
【００３１】
実施例１のＭＯＳＦＥＴ１０では、ボディ層４２の間隔部５０側の側面４３ａの下端部４３ｂに接する位置に電界緩和層４８が設けられている。電界緩和層４８のｎ型不純物濃度は第１ドリフト層４６のｎ型不純物濃度よりも低い。このため、空乏化した電界緩和層４８内に存在する固定電荷（ｎ型不純物）の密度は、空乏化した第１ドリフト層４６内に存在する固定電荷（ｎ型不純物）の密度よりも低い。したがって、電界緩和層４８は、その内部で電界が生じにくい特性を備えている。形状的に電界が集中し易いボディ層４２の側面４３ａの下端部４３ｂに接する位置に電界緩和層４８が設けられているので、電界緩和層４８によって下端部４３ｂ近傍における電界を緩和することができる。
【００３２】
また、電界緩和層４８により下端部４３ｂに電界が集中することが抑制されているため、第１ドリフト層４６のｎ型不純物濃度を従来と比較して高くすることができる。このため、ＭＯＳＦＥＴ１０をオンする際に、第１ドリフト層４６の抵抗（すなわち、オン抵抗）を従来よりも低減させることができる。
【００３３】
なお、上述した実施例では、ボディ層４２が、高濃度領域４２ａ、低濃度領域４２ｂ（及びボディコンタクト領域４２ｃ）を有していた。しかしながら、高濃度領域４２ａのｐ型不純物濃度と低濃度領域４２ｂのｐ型不純物濃度を略等しくしてもよい。すなわち、高濃度領域４２ａと低濃度領域４２ｂを併せて１つの領域とみなしてもよい。下側に位置する層（すなわち参照番号４２ａ）のｐ型不純物濃度が上側に位置する層（すなわち参照番号４２ｂ）のｐ型不純物濃度よりも低くてもよい。後述する他の実施例でも同様である。
【００３４】
次に、実施例１のＭＯＳＦＥＴ１０の製造方法について説明する。まず、図２に示すように、ｎ型の窒化物半導体基板であるドレインコンタクト層４７上に、ｎ型の窒化物半導体層である第１ドリフト層４６をエピタキシャル成長させる。ドレインコンタクト層４７は、ＧａＮ（窒化ガリウム）を主成分とする基板（ＧａＮ基板）である。第１ドリフト層４６のｎ型不純物濃度は、ドレインコンタクト層４７のｎ型不純物濃度よりも低い。次に、第１ドリフト層４６上に、ｐ型の窒化物半導体層であるボディ層４２をエピタキシャル成長させる。詳細には、第１ドリフト層４６上に、高濃度領域４２ａをエピタキシャル成長させた後、高濃度領域４２ａ上に、ｐ型の窒化物半導体層である低濃度領域４２ｂをエピタキシャル成長させる。低濃度領域４２ｂのｐ型不純物濃度は、高濃度領域４２ａのｐ型不純物濃度よりも低い。なお、ドレインコンタクト層４７と第１ドリフト層４６の間に、ｎ型の窒化物半導体層であるバッファ層を介在させてもよい。すなわち、ドレインコンタクト層４７上にバッファ層を成長させた後、バッファ層上に第１ドリフト層４６を成長させてもよい。
【００３５】
次に、図３に示すように、ボディ層４２（低濃度領域４２ｂ）の表面に開口６０を有するマスク５８を形成する。次に、開口６０内のボディ層４２の表面をエッチングすることで、凹部６２を形成する。凹部６２は、ボディ層４２を貫通して第１ドリフト層４６に達するように形成される。次に、マスク５８を除去し、図４に示すように、ボディ層４２（低濃度領域４２ｂ）の表面と凹部６２内にｎ型の窒化物半導体層である電界緩和層４８をエピタキシャル成長させる。このとき、凹部６２内を満たすように電界緩和層４８を成長させる。電界緩和層４８のｎ型不純物濃度は、第１ドリフト層４６のｎ型不純物濃度よりも低い。
【００３６】
次に、図５に示すように、電界緩和層４８の表面をＣＭＰ（Chemical Mechanical Polishing）により研磨する。ここでは、図５に示すように、ボディ層４２（低濃度領域４２ｂ）の表面を露出させ、ボディ層４２の表面と電界緩和層４８の表面を平坦化する。
【００３７】
次に、図６に示すように、ボディ層４２（低濃度領域４２ｂ）の一部に選択的にｎ型不純物イオンを注入することで、ソース層４０を形成する。ソース層４０は、ボディ層４２によって第１ドリフト層４６及び電界緩和層４８から分離されているとともに、ボディ層４２の表面に露出するように形成される。次いで、図６に示すように、ボディ層４２（低濃度領域４２ｂ）の一部に選択的にｐ型不純物イオンを注入することで、ボディコンタクト領域４２ｃを形成する。
【００３８】
次に、図７に示すように、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、ソース層４０の表面、ボディ層４２の表面及び電界緩和層４８の表面に跨る範囲を覆うように形成される。次いで、図７に示すように、ゲート絶縁膜２８の表面全体を覆うようにゲート電極２６を形成する。その後、層間絶縁膜２４、ソース電極２０及びドレイン電極３０を形成することで、図１のＭＯＳＦＥＴ１０が完成する。なお、ソース電極２０は、図１に示すように、ゲート絶縁膜２８が設けられていない範囲で、ソース層４０の表面及びボディ層４２の表面に接するように形成される。ドレイン電極３０は、ドレインコンタクト層４７（ＧａＮ基板）の裏面に接するように形成される。
【００３９】
以上に説明したように、上記の製造方法では、ボディ層４２を貫通して第１ドリフト層４６に達する凹部６２を形成する。そして、当該凹部６２に電界緩和層４８を成長させる。このため、ボディ層４２の下端部４３ｂに接する位置に電界緩和層４８を配置することができる。したがって、上記の製造方法によれば、ＭＯＳＦＥＴ１０がオフしたときに、ボディ層４２の凹部６２側の下端部４３ｂに電界が集中することを抑制することができる。
【００４０】
なお、ソース層４０及びボディコンタクト領域４２ｃは、上述したタイミングで形成されなくてもよい。すなわち、高濃度領域４２ａ及び低濃度領域４２ｂを成長させた後（図２参照）であれば、ソース層４０及びボディコンタクト領域４２ｃを、どのタイミングで形成してもよい。他の実施例のＭＯＳＦＥＴの製造方法についても同様である。
【実施例２】
【００４１】
次に、図８を参照して、実施例２のＭＯＳＦＥＴ１０ａについて説明する。なお、実施例２のＭＯＳＦＥＴ１０ａの構成のうち、実施例１のＭＯＳＦＥＴ１０と共通する構成については、説明を省略する。実施例２のＭＯＳＦＥＴ１０ａでは、図８に示すように、ドリフト層４４が第２ドリフト層４９をさらに有している。間隔部５０内に、第２ドリフト層４９と電界緩和層４８が配置されている。
【００４２】
電界緩和層４８は、各ボディ層４２の高濃度領域４２ａの上端近傍に接する位置から高濃度領域４２ａに沿って、下端部４３ｂよりも下側の位置まで伸びている。また、電界緩和層４８は、一方のボディ層４２の下端部４３ｂから、他方のボディ層４２の下端部４３ｂまで伸びている。
【００４３】
第２ドリフト層４９は、電界緩和層４８よりも表面１２ａ側の間隔部５０に配置されている。第２ドリフト層４９は、間隔部５０内で、窒化物半導体層１２の表面１２ａに露出している。第２ドリフト層４９のｎ型不純物濃度は、電界緩和層４８のｎ型不純物濃度よりも高い。なお、第１ドリフト層４６のｎ型不純物濃度と第２ドリフト層４９のｎ型不純物濃度の高低は、限定されない。すなわち、第１ドリフト層４６のｎ型不純物濃度が第２ドリフト層４９のｎ型不純物濃度よりも高くてもよいし、低くてもよい。また、第１ドリフト層４６のｎ型不純物濃度と第２ドリフト層４９のｎ型不純物濃度が等しくてもよい。第１ドリフト層４６のｎ型不純物濃度と第２ドリフト層４９のｎ型不純物濃度は、電界緩和層４８のｎ型不純物濃度よりも高ければよい。
【００４４】
実施例２のＭＯＳＦＥＴ１０ａにおいても、ボディ層４２の間隔部５０側の側面４３ａの下端部４３ｂに接する位置に電界緩和層４８が設けられているため、下端部４３ｂに電界が集中し難い。また、ＭＯＳＦＥＴ１０ａでは、電界緩和層４８よりも表面１２ａ側に電界緩和層４８のｎ型不純物濃度よりも高いｎ型不純物濃度を有する第２ドリフト層４９が設けられているので、オンする際のＪＦＥＴ領域の抵抗を、実施例１のＭＯＳＦＥＴ１０と比較して低減することができる。
【００４５】
次に、実施例２のＭＯＳＦＥＴ１０ａの製造方法について説明する。実施例２のＭＯＳＦＥＴ１０ａは、図３に示す凹部６２を形成した後、マスク５８を除去し、図９に示すように、ボディ層４２（低濃度領域４２ｂ）の表面と凹部６２内にｎ型の窒化物半導体層である電界緩和層４８をエピタキシャル成長させる。このとき、凹部６２内を完全には満たさないように電界緩和層４８を成長させる。
【００４６】
次に、図１０に示すように、電界緩和層４８の表面をＣＭＰにより研磨する。ここでは、図１０に示すように、ボディ層４２（低濃度領域４２ｂ）の表面を露出させ、ボディ層４２の表面と電界緩和層４８の表面を平坦化する。
【００４７】
次に、ボディ層４２の表面にマスク５９ａを形成し、電界緩和層４８の底面にマスク５９ｂを形成する。マスク５９ａは、凹部６２の上方に開口６１を有している。次に、開口６１内で、電界緩和層４８の表面をエッチングすることにより、図１１に示すように、凹部６２の開口周辺において電界緩和層４８を除去する。電界緩和層４８の底面にはマスク５９ｂが形成されているため、凹部６２の底部には電界緩和層４８が残存する。電界緩和層４８は、一方のボディ層４２の側面４３ａの下端部４３ｂから、他方のボディ層４２の側面４３ａの下端部４３ｂまで伸びるように残存する。
【００４８】
次に、マスク５９ａ及びマスク５９ｂを除去し、図１２に示すように、ボディ層４２（低濃度領域４２ｂ）の表面と凹部６２内にｎ型の窒化物半導体層である第２ドリフト層４９をエピタキシャル成長させる。このとき、凹部６２内を満たすように第２ドリフト層４９を成長させる。第２ドリフト層４９のｎ型不純物濃度は、電界緩和層４８のｎ型不純物濃度よりも高い。
【００４９】
次に、図１３に示すように、第２ドリフト層４９の表面をＣＭＰにより研磨する。ここでは、図１３に示すように、ボディ層４２（低濃度領域４２ｂ）の表面を露出させる。また、凹部６２内に第２ドリフト層４９を残存させる。
【００５０】
その後、実施例１と同様にソース層４０及びボディコンタクト領域４２ｃを形成する。ソース層４０は、ボディ層４２によって第１ドリフト層４６、電界緩和層４８及び第２ドリフト層４９から分離されているとともに、ボディ層４２の表面に露出するように形成される。次いで、実施例１と同様にゲート絶縁膜２８及びゲート電極２６を形成する。ゲート絶縁膜２８は、ソース層４０の表面、ボディ層４２の表面及び第２ドリフト層４９の表面に跨る範囲を覆うように形成される。その後、層間絶縁膜２４、ソース電極２０及びドレイン電極３０を形成することで、図８のＭＯＳＦＥＴ１０ａが完成する。
【００５１】
以上に説明したように、上記の製造方法では、ボディ層４２を貫通して第１ドリフト層４６に達する凹部６２を形成する。そして、当該凹部６２に電界緩和層４８を成長させる。このため、ボディ層４２の下端部４３ｂに接する位置に電界緩和層４８を配置することができる。したがって、上記の製造方法によれば、ＭＯＳＦＥＴ１０ａがオフしたときに、ボディ層４２の凹部６２側の下端部４３ｂに電界が集中することを抑制することができる。また、上記の製造方法では、電界緩和層４８を形成した後に、凹部６２内に第２ドリフト層４９を形成する。このため、ＭＯＳＦＥＴ１０ａがオンする際には、第１ドリフト層４６及び第２ドリフト層４９を電流経路として用いることができる。第１ドリフト層４６及び第２ドリフト層４９の第２導電型不純物濃度はそれぞれ、電界緩和層４８の第２導電型不純物濃度よりも高い。このため、上記の製造方法により製造されたＭＯＳＦＥＴ１０ａによれば、オン抵抗を低減することができる。
【実施例３】
【００５２】
次に、図１４を参照して、実施例３のＭＯＳＦＥＴ１０ｂについて説明する。実施例３のＭＯＳＦＥＴ１０ｂは、電界緩和層４８の構成が実施例２のＭＯＳＦＥＴ１０ａと異なっている。図１４に示すように、電界緩和層４８は、一方のボディ層４２の下端部４３ｂに接する第１部分４８ａと、他方のボディ層４２の下端部４３ｂに接しており、第１部分４８ａから分離されている第２部分４８ｂを有している。
【００５３】
第１部分４８ａは、一方のボディ層４２の下端部４３ｂに接する位置でＬ字形状に配置されている。第１部分４８ａは、一方のボディ層４２の下端部４３ｂよりも下側まで伸びている。第２部分４８ｂは、他方のボディ層４２に接する位置でＬ字形状に配置されている。第２部分４８ｂは、他方のボディ層４２の下端部４３ｂよりも下側まで伸びている。第１部分４８ａと第２部分４８ｂの間の範囲では、第１ドリフト層４６と第２ドリフト層４９が接続されている。
【００５４】
実施例３のＭＯＳＦＥＴ１０ｂにおいても、ボディ層４２の間隔部５０側の側面４３ａの下端部４３ｂに接する位置それぞれに電界緩和層４８（第１部分４８ａ及び第２部分４８ｂ）が設けられているため、下端部４３ｂに電界が集中し難い。また、ＭＯＳＦＥＴ１０ｂでは、第１部分４８ａと第２部分４８ｂの間で、第１ドリフト層４６と第２ドリフト層４９が接続されている。第１ドリフト層４６及び第２ドリフト層４９は、電界緩和層４８よりも高いｎ型不純物濃度を有するため、ＭＯＳＦＥＴ１０ｂがオンする際には、第１ドリフト層４６と第２ドリフト層４９の接続部分に電流が流れることにより、オン抵抗をより低減することができる。
【００５５】
次に、実施例３のＭＯＳＦＥＴ１０ｂの製造方法について説明する。実施例３のＭＯＳＦＥＴ１０ｂは、図１０に示す電界緩和層４８を、図１５に示すように、エッチングによって凹部６２の底面（すなわち、第１ドリフト層４６の表面）が露出するように残存させる。すなわち、凹部６２の底面と側面の角部に電界緩和層４８を残存させ、凹部６２の底面の中央では電界緩和層４８が除去されるように、エッチング時間を調節する。図１５に示す電界緩和層４８の形状（第１部分４８ａ及び第２部分４８ｂ）は、電界緩和層４８をエッチングする工程において、実施例２の図１１に示す形状からマスク５９ｂのみを除去し、さらにエッチングを行うことによって得ることができる。その後、実施例２と同様の工程を実施することでＭＯＳＦＥＴ１０ｂを製造することができる。
【００５６】
上記の製造方法においても、ボディ層４２の凹部６２側の下端部４３ｂに接する位置に電界緩和層４８を配置することができるため、下端部４３ｂに電界が集中することを抑制することができる。また、上記の製造方法では、電界緩和層４８をエッチングすることにより、凹部６２の底面を露出させる。このため、第２ドリフト層４９を凹部６２内に成長させることにより、第１部分４８ａと第２部分４８ｂの間で第２ドリフト層４９が第１ドリフト層４６に接続される。第１ドリフト層４６及び第２ドリフト層４９は、電界緩和層４８よりも高いｎ型不純物濃度を有するため、ＭＯＳＦＥＴ１０ｂがオンする際には、第１ドリフト層４６と第２ドリフト層４９の接続部分に電流が流れることにより、オン抵抗をより低減することができる。
【００５７】
なお、上述した各実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。ｎ型のドレインコンタクト層４７に代えてｐ型層を設けることで、ＩＧＢＴの構造を得ることができる。
【００５８】
また、上述した各実施例では、電界緩和層４８が、ボディ層４２の下端部４３ｂよりも下側まで伸びていた。しかしながら、電界緩和層４８の下端が、ボディ層４２の下端部４３ｂと略等しい深さであってもよい。このような構成であっても、ボディ層４２の下端部４３ｂ周辺における電界を好適に緩和することができる。
【００５９】
（対応関係）
ｐ型が、「第１導電型」の一例である。ｎ型が、「第２導電型」の一例である。ボディ層４２が、「第１ボディ層」及び「第２ボディ層」の一例である。ソース層４０が、「第１ソース層」及び「第２ソース層」の一例である。下端部４３ｂが、「第１下端部」及び「第２下端部」の一例である。ドレインコンタクト層４７が、「窒化物半導体基板」の一例である。
【００６０】
本明細書が開示する技術要素について、以下に列挙する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００６１】
本明細書が開示する一例の構成では、電界緩和層が、第１下端部から第２下端部まで伸びていてもよい。ドリフト層が、電界緩和層よりも表面側の間隔部に配置されており、電界緩和層よりも第２導電型不純物濃度が高い第２ドリフト層を備えていてもよい。
【００６２】
このような構成では、間隔部に設けられた第２ドリフト層の第２導電型不純物濃度が、電界緩和層の第２導電型不純物濃度よりも高いため、間隔部を流れる電流に対する抵抗を低減することができる。
【００６３】
本明細書が開示する一例の構成では、電界緩和層が、第１下端部に接する第１部分と、第２下端部に接するとともに第１部分から分離されている第２部分を備えていてもよい。ドリフト層が、間隔部に配置されており、電界緩和層よりも第２導電型不純物濃度が高く、第１部分と第２部分の間で第１ドリフト層に接続されている第２ドリフト層を備えていてもよい。
【００６４】
このような構成では、間隔部に設けられた第２ドリフト層が、第１部分と第２部分の間で第１ドリフト層に接続されている。第２ドリフト層の第２導電型不純物濃度が電界緩和層の第２導電型不純物濃度よりも高いので、第１ドリフト層と第２ドリフト層の接続部分を電流が流れることにより、当該電流に対する抵抗をより低減することができる。
【００６５】
本明細書が開示する一例の構成では、電界緩和層が、間隔部で表面まで伸びていてもよい。
【００６６】
本明細書が開示する一例の構成では、ドリフト層が、第１ドリフト層よりも裏面側に配置されており、裏面に露出しており、第１ドリフト層よりも第２導電型不純物濃度が高いドレインコンタクト層を備えていてもよい。
【００６７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６８】
１０、１０ａ、１０ｂ：ＭＯＳＦＥＴ
１２：窒化物半導体層
１２ａ：表面
１２ｂ：裏面
２０：ソース電極
２４：層間絶縁膜
２６：ゲート電極
２８：ゲート絶縁膜
３０：ドレイン電極
４０：ソース層
４２：ボディ層
４２ａ：高濃度領域
４２ｂ：低濃度領域
４２ｃ：ボディコンタクト領域
４２ｄ：チャネル領域
４３ａ：側面
４３ｂ：下端部
４４：ドリフト層
４６：第１ドリフト層
４７：ドレインコンタクト層（ＧａＮ基板）
４８：電界緩和層
４８ａ：第１部分
４８ｂ：第２部分
４９：第２ドリフト層
５０：間隔部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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