(57)【要約】【課題】ドレイン電極あるいはソース電極がＳｉＯ膜で被覆され、ＳｉＯ膜の上に形成された電極あるいは配線とスルーホールを介して接続する場合の、接続不良を対策する。【解決手段】複数の画素が存在する表示領域を有する表示装置であって、  前記画素はアクティブ素子としての半導体層１９を有する薄膜トランジスタを有し、前記薄膜トランジスタのドレイン電極２０を覆って第１の絶縁膜２２、２３が形成され、前記ドレイン電極２０は前記第１の絶縁膜２２、２３の上に形成されている電極または配線２と第１スルーホール４４を介して接続し、前記ドレイン電極２０と前記第１の絶縁膜２２、２３の間には、酸化物半導体５０が存在しており、前記スルーホール４４には前記酸化物半導体５０は存在していないことを特徴とする表示装置。【選択図】図３
2019047077.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が存在する表示領域を有する表示装置であって、
前記画素はアクティブ素子としての半導体層を有する薄膜トランジスタを有し、
前記薄膜トランジスタのドレイン電極を覆って第１の絶縁膜が形成され、
前記ドレイン電極は前記第１の絶縁膜の上に形成されている電極または配線と第１のスルーホールを介して接続し、
前記ドレイン電極と前記第１の絶縁膜の間には、酸化物半導体が存在しており、
前記第１のスルーホールの底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【請求項２】
前記酸化物半導体の厚さは３ｎｍ乃至１０ｎｍであることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記酸化物半導体はＩＧＺＯであることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ドレイン電極は、Ａｌを主体とするＡｌ層をベースメタルおよびキャップメタルでサンドイッチした構成であることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記ベースメタルと前記キャップメタルはＴｉで形成されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１の絶縁膜はＳｉＯで形成されていることを特徴とする請求項１に記載の表示装置。
【請求項７】
前記第１の絶縁膜は、ＳｉＯ膜にＳｉＮ膜が積層された構成であることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記アクティブ素子としての半導体層は酸化物半導体であることを特徴とする請求項１に記載の表示装置。
【請求項９】
前記ドレイン電極と前記第１の絶縁膜の間の酸化物半導体の膜厚は、前記アクティブ素子としての半導体層としての酸化物半導体の膜厚よりも小さいことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記表示装置は液晶表示装置であることを特徴とする請求項１に記載の表示装置。
【請求項１１】
前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項１に記載の表示装置。
【請求項１２】
表示領域と周辺駆動回路を有する表示装置であって、
前記周辺駆動回路はアクティブ素子としての半導体層を有する複数の薄膜トランジスタを有し、
前記複数の前記薄膜トランジスタを接続する回路配線を覆って第１の絶縁膜が形成され、
前記回路配線は前記第１の絶縁膜の上に形成されている電極または配線と第１のスルーホールを介して接続し、
前記回路配線と前記第１の絶縁膜の間には、酸化物半導体が存在しており、
前記第１のスルーホールの底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【請求項１３】
前記酸化物半導体の厚さは３ｎｍ乃至１０ｎｍであることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記酸化物半導体はＩＧＺＯであることを特徴とする請求項１２に記載の表示装置。
【請求項１５】
前記ドレイン電極は、Ａｌを主体とするＡｌ層をベースメタルおよびキャップメタルでサンドイッチした構成であることを特徴とする請求項１２に記載の表示装置。
【請求項１６】
前記ベースメタルと前記キャップメタルはＴｉで形成されていることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１の絶縁膜はＳｉＯで形成されていることを特徴とする請求項１２に記載の表示装置。
【請求項１８】
前記アクティブ素子としての半導体層はｐｏｌｙ−Ｓｉであることを特徴とする請求項１２に記載の表示装置。
【請求項１９】
複数の画素が存在する表示領域を有する表示装置であって、
前記画素はアクティブ素子としての半導体層を有する薄膜トランジスタを有し、
前記薄膜トランジスタを構成するゲート電極を覆って第１の絶縁膜が形成され、
前記ゲート電極は前記第１の絶縁膜の上に形成されている電極または配線と第１のスルーホールを介して接続し、
前記ゲート電極と前記第１の絶縁膜の間には、酸化物半導体が存在しており、
前記第１のスルーホールの底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【請求項２０】
前記酸化物半導体の厚さは３ｎｍ乃至１０ｎｍであることを特徴とする請求項１９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は酸化物半導体あるいは多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有する表示装置において、スルーホールを介した電極間あるいは配線間の接続の信頼性を向上させる構成に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極およびＴＦＴ等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、フレキシブル表示装置等に有利である。
【０００３】
表示装置において、ＴＦＴは画素におけるスイッチング素子、周辺駆動回路等に使用される。ｐｏｌｙ−Ｓｉを半導体層に用いたＴＦＴは移動度が大きいので、周辺駆動回路に使用される。一方、酸化物半導体を用いたＴＦＴはＯＦＦ抵抗が高いので、スイッチングトランジスタとしては好適である。また、酸化物半導体を用いたＴＦＴは、ｐｏｌｙ−Ｓｉを用いたＴＦＴに比べて、比較的低温で形成することが出来る。
【０００４】
表示装置は多くの層から形成され、配線間の接続は絶縁膜に形成されたスルーホールを介して行われる。スルーホールの形成は、フォトエッチングによって行われるので、種々のドライエッチング用ガスあるいはウェットエッチング用の液が使用される。また、スルーホールでコンタクトする配線あるいは層は色々な材料にわたる。したがって、スルーホールにおける接続の信頼性は問題を生じやすい。
【０００５】
特許文献１には、トップゲート方式のＴＦＴのゲート電極をＡｌ等で形成し、Ａｌの表面に陽極酸化によって酸化膜を形成することによってフォトレジストとの密着性を向上させる構成が記載されている。そして、ゲート電極と配線をスルーホールにおいて接続する際、この酸化膜をスルーホール内においてエッチングによって除去する構成が記載されている。
【０００６】
特許文献２には、ボトムゲート方式のＴＦＴにおいて、ドレイン電極おおびソース電極を加工する際、半導体層が汚染されることを防止するために半導体層の上に犠牲層を形成し、ドレイン電極およびソース電極を加工し終わってから、チャネル部における犠牲層をウェットエッチングで除去する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２１３９６８号公報
【特許文献２】特開２０１１−５４８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＴＦＴに酸化物半導体を用いる場合、酸化物半導体から酸素が抜けないようにするために、酸素を多く含む絶縁膜がゲート絶縁膜あるいは層間絶縁膜等に使用される。そうすると、配線や電極に使用される金属の表面に酸化膜が形成されやすい。金属酸化膜は一般には絶縁物なので、スルーホールで他の配線や電極と接続した際、接続不良を生ずる危険がある。
【０００９】
また、酸化物半導体を用いたＴＦＴとｐｏｌｙ−Ｓｉを用いたＴＦＴの両方を用いた表示装置では、接続のためのスルーホールの形成には、種々の条件が加わる。この時、一方のスルーホールを形成するときに、他方のスルーホールの構成を破壊するような場合もありうる。
【００１０】
本発明の課題は、酸化物半導体を用いたＴＦＴあるいは、酸化物半導体のＴＦＴとシリコン半導体のＴＦＴの両方を用いた場合の表示装置において、特にスルーホールにおける接続の信頼性を向上させることである。
【課題を解決するための手段】
【００１１】
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
【００１２】
（１）複数の画素が存在する表示領域を有する表示装置であって、前記画素はアクティブ素子としての半導体層を有する薄膜トランジスタを有し、前記薄膜トランジスタのドレイン電極を覆って第１の絶縁膜が形成され、前記ドレイン電極は前記第１の絶縁膜の上に形成されている電極または配線と第１のスルーホールを介して接続し、前記ドレイン電極と前記第１の絶縁膜の間には、酸化物半導体が存在しており、前記第１のスルーホールの底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【００１３】
（２）表示領域と周辺駆動回路を有する表示装置であって、前記周辺駆動回路はアクティブ素子としての半導体層を有する複数の薄膜トランジスタを有し、前記複数の前記薄膜トランジスタを接続する回路配線を覆って第１の絶縁膜が形成され、前記回路配線は前記第１の絶縁膜の上に形成されている電極または配線と第１スルーホールを介して接続し、前記回路配線と前記第１の絶縁膜の間には、酸化物半導体が存在しており、前記第１のスルーホールの底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【００１４】
（３）複数の画素が存在する表示領域を有する表示装置であって、前記画素はアクティブ素子としての半導体層を有する薄膜トランジスタを有し、前記薄膜トランジスタを構成するゲート電極を覆って第１の絶縁膜が形成され、前記ゲート電極は前記第１の絶縁膜の上に形成されている電極または配線と第１のスルーホールを介して接続し、前記ゲート電極と前記第１の絶縁膜の間には、酸化物半導体が存在しており、前記スルーホール底部には前記酸化物半導体は存在していないことを特徴とする表示装置。
【図面の簡単な説明】
【００１５】
【図１】液晶表示装置の平面図である。
【図２】液晶表示装置の画素部の平面図である。
【図３】液晶表示装置の断面図である。
【図４】本発明によるドレイン電極等の断面図である。
【図５】本発明を使用しない場合の問題点を説明する断面図である。
【図６】本発明を使用しない場合の問題点を説明する他の断面図である。
【図７】本発明を使用しない場合の別の問題点を説明する断面図である。
【図８】本発明を使用しない場合の別の問題点を説明する他の断面図である。
【図９】本発明を使用しない場合の別の問題点を説明するさらに他の断面図である。
【図１０】本発明の構成を実現するプロセスを説明する最初の断面図であり、第１層間絶縁膜の上にドレイン電極を成膜した断面図である。
【図１１】ドレイン電極の上に保護膜としての酸化物半導体を成膜した状態を示す断面図である。
【図１２】ドレイン電極をパターニングするためのフォトレジストをパターニングした状態を示す断面図である。
【図１３】ドレイン電極をパターニングした状態を示す断面図である。
【図１４】ドレイン電極の上からフォトレジストを剥離した状態を示す断面図である。
【図１５】第２層間絶縁膜を成膜した状態を示す断面図である。
【図１６】スルーホールのためのフォトレジストをパターニングした状態を示す断面図である。
【図１７】スルーホールを形成した状態を示す断面図である。
【図１８】第２層間絶縁膜の上からフォトレジストを剥離した状態を示す断面図である。
【図１９】スルーホールを希釈佛酸(ＤＨＦ)で洗浄している状態を示す断面図である。
【図２０】本発明の実施例２を示す液晶表示装置の断面図である。
【図２１】本発明の実施例３を示す液晶表示装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、実施例によって本発明の内容を詳細に説明する。以下の説明では、液晶表示装置を例にとって説明するが、本発明は有機ＥＬ表示装置についても適用することが出来る。
【実施例１】
【００１７】
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴや画素電極が形成されたＴＦＴ基板１０と対向基板２００が周辺においてシール材１５０で接着し、内部に液晶が封入されている。シール材１５０で囲まれた領域が表示領域５００となっている。表示領域の両側には、ＴＦＴで形成された周辺駆動回路６００が形成されている。周辺駆動回路６００の一部は、平面で視てシール材１５０とオーバーラップして形成されている。
【００１８】
図１において、表示領域５００には、周辺駆動回路６００から走査線１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また映像信号線２が縦方向に延在し、横方向に配列している。映像信号線２には、端子部１７０に配置されたドライバＩＣ１６０から映像信号が送られる。走査線１と映像信号線２で囲まれた領域が画素３となっている。
【００１９】
図１において、ＴＦＴ基板１０は対向基板２００よりも大きく形成され、ＴＦＴ基板１０と対向基板２００が重なっていない部分は端子部１７０となっており、この部分にドライバＩＣ１６０が配置している。また、端子部１７０には、液晶表示装置に電源や信号を供給するフレキシブル配線基板を接続するための端子が形成されている。
【００２０】
図１に示す液晶表示装置では、表示領域５００には酸化物半導体を用いたＴＦＴが使用され、周辺駆動回路６００にはｐｏｌｙ−Ｓｉを用いたＴＦＴが使用されている。酸化物半導体を用いたＴＦＴはリーク電流が小さいので画素のスイッチング素子として好適である。また、ｐｏｌｙ−Ｓｉを用いたＴＦＴは移動度が大きいので駆動回路として好適である。このような構成は、ハイブリッド方式と呼ばれる。しかし、以下に述べる本発明は、ハイブリッド方式のみでなく、酸化物半導体を用いたＴＦＴ、あるいはｐｏｌｙ−Ｓｉを用いたＴＦＴのみの場合にも適用することが出来る。
【００２１】
図２は、ＴＦＴ基板１０の表示領域５００における画素部分の平面図である。図２において、走査線１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線２が縦方向（ｙ方向）に延在して、横方向（ｘ方向）に配列している。走査線１と映像信号線２で囲まれた領域に画素電極３１が存在し、また、ＴＦＴが形成されている。図２に示すＴＦＴはボトムゲートタイプである。
【００２２】
図２において、ＴＦＴのアクティブ素子（半導体層）は酸化物半導体１９で形成されている。酸化物半導体１９によるＴＦＴは、リーク電流を小さくすることが出来る。酸化物半導体１９のうち光学的に透明でかつ結晶質でないものをＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＴＡＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等がある。本発明では、酸化物半導体１６にＩＧＺＯを用いた例で説明する。
【００２３】
図２において、酸化物半導体１９はゲート絶縁膜を介してゲート電極１６の上に形成されている。酸化物半導体１９の上にドレイン電極２０とソース電極２１が配置し、ドレイン電極２０とソース電極２１の間がチャネル部となっている。ドレイン電極２０はスルーホール４４によって映像信号線２と接続し、ソース電極２１はスルーホール４５によってコンタクト電極２１と接続している。コンタクト電極２１はスルーホール６０を介して画素電極３１と接続している。
【００２４】
画素電極３１はストライプ状である。画素電極３１の下層には、容量絶縁膜を介して平面状にコモン電極２８が形成されている。コモン電極２８はスルーホール４６の部分を避けてほぼ全面に形成されている。画素電極３１に映像信号が印加されると、コモン電極２８との間に液晶層を通過して電気力線が発生し、液晶分子を回転させて画素毎に透過率を制御する。
【００２５】
図２の例は、画素の横方向の径が約３０μｍと、小さいために、画素電極３１は１本のストライプで形成されている。しかし、画素の横径がもっと大きい場合は、画素電極３１は例えば、内側にスリットを有する櫛歯状となる。図３はいわゆるＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置である。
【００２６】
図３は図１の液晶表示装置の表示領域５００と周辺駆動回路６００の断面図である。図３の左側にＣＡで示す領域が周辺駆動回路であり、ＡＡで示す領域が表示領域である。図３において、ガラス等で形成されたＴＦＴ基板１０の上に下地膜１１が形成されている。表示装置をフレキシブル表示装置としたい場合は、ＴＦＴ基板１０はポリイミド等の樹脂で形成される。下地膜１１は、一般には、酸化シリコン（ＳｉＯ）膜および窒化シリコン（ＳｉＮ）膜の２層構造となっている。下地膜１１の役割は、ガラス等で形成されたＴＦＴ基板１０からの不純物が半導体層を汚染しないようにブロックする役割を有している。
【００２７】
図３の周辺駆動回路ＣＡ領域において、下地膜１１の上にｐｏｌｙ−Ｓｉ１２が形成されている。ｐｏｌｙ−Ｓｉ１２の厚さは例えば５０ｎｍである。ｐｏｌｙ−Ｓｉ２１は、まず、ａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ−Ｓｉ）をＣＶＤによって被着し、エキシマレーザを照射してｐｏｌｙ−Ｓｉに変換し、これをパターニングしたものである。このようなｐｏｌｙ−ＳｉはＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙ−Ｓｉ）と呼ばれる。ａ−Ｓｉは下地膜１１であるＳｉＯ、ＳｉＮ等と連続してＣＶＤによって形成される。
【００２８】
ｐｏｌｙ−Ｓｉ１２を覆って第１ゲート絶縁膜１３がＳｉＯによって形成される。第１ゲート絶縁膜１３はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料としてＣＶＤによって形成されたＳｉＯ膜である。第１ゲート絶縁膜１３の上に第１ゲート電極１４が形成される。また、第１ゲート電極１４と同じ層に、第１ゲート電極と同じ材料によって、駆動回路用配線１５が形成される。
【００２９】
同時に、表示領域ＡＡにおいて、画素におけるスイッチングＴＦＴのための第２ゲート電極１６が形成される。第２ゲート電極１６は走査線１が分岐したものである。なお、周辺駆動回路ＣＡに形成されたｐｏｌｙ−Ｓｉ１２によるＴＦＴはトップゲートであり、表示領域ＡＡに形成された酸化物半導体１９によるＴＦＴはボトムゲートとなっている。表示領域ＡＡにおけるゲート電極１６も周辺駆動回路ＣＡにおけるゲート電極１４も同時に形成される。第２ゲート電極１６は、例えばＭｏＷ等で形成されるが、走査線１の抵抗を小さくした場合は、ＡｌをＴｉあるいはＭｏＷ等でサンドイッチした構成が使用される。
【００３０】
第1ゲート電極１４、第２ゲート電極１６等を覆って、第２ゲート絶縁膜１７が形成され、これを覆って第３ゲート絶縁膜１８が形成される。第３ゲート絶縁膜１８の上にスパッタリングによって酸化物半導体１９が形成される。酸化物半導体１９は例えばＩＧＺＯが使用される。酸化物半導体１９の厚さは例えば１５乃至１００ｎｍである。
【００３１】
第２ゲート絶縁膜１７は例えばＳｉＮが使用され、第３ゲート絶縁膜１８は例えばＳｉＯが使用される。酸化物半導体１９は酸素が抜かれると抵抗が小さくなるので、第３ゲート絶縁膜１８にＳｉＯを用いて酸化物半導体１９から酸素が抜かれることを防止している。
【００３２】
酸化物半導体１９の一方にはドレイン電極２０が形成され、所定の距離をおいて、ドレイン電極２０に対向してソース電極２１が形成されている。ドレイン電極２０及びソース電極２１は、後で説明するように、Ａｌを主体とした３層構造となっている。ドレイン電極２０とソース電極２１の間がチャネル部となっている。
【００３３】
本発明の特徴は、後で説明するように、ドレイン電極２０およびソース電極２１の上に保護膜として第２酸化物半導体５０が形成されていることである。本明細書では、保護膜としての酸化物半導体５０を第２酸化物半導体と呼ぶ。第２酸化物半導体の厚さは３乃至１０ｎｍである。
【００３４】
ドレイン電極２０およびソース電極２１を覆って、第１パッシベーション膜２２がＳｉＯによって形成されている。また、第１パッシベーション膜２２を覆って第２パッシベーション膜２３がＳｉＮによって形成されている。第１パッシベーション膜２２は酸化物半導体１９と接触するので、酸化物半導体１９から酸素を抜かないように、酸素が豊富な膜となっている。また、第２パッシベーション膜２３はＳｉＮで形成されているので、上方からの水分の侵入を防止する。
【００３５】
第２パッシベーション膜２３が形成された後、周辺駆動回路にはスルーホール４１が形成されてＬＴＰＳ１２とドレイン配線２４を接続し、スルーホール４２が形成されてＬＴＰＳ１２とソース配線２５を接続し、スルーホール４３が形成されて回路配線１５とソース配線２５を接続する。表示領域ＡＡには、スルーホール４４が形成されて映像信号線２とドレイン電極２０を接続し、スルーホール４５が形成されてコンタクト電極２６とソース電極２１を接続する。
【００３６】
映像信号線２、コンタクト電極２６等を覆って、有機パッシベーション膜２７が形成される。有機パッシベーション膜２７はアクリル樹脂等の透明樹脂で形成される。有機パッシベーション膜２７は平坦化膜としての役割を有しているので、２μｍ乃至４０μｍと厚く形成される。
【００３７】
有機パッシベーション膜２７の上にコモン電極２８が形成されている。コモン電極２８はＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の金属酸化物による透明導電膜によって形成されるが、金属酸化膜は抵抗が大きいので、コモン電極２８における電位の低下を防止するために、金属で形成されたコモン配線２９がコモン電極２８と積層して用いられる。
【００３８】
コモン電極２８を覆って容量絶縁膜３０がＳｉＮによって形成されている。容量絶縁膜３０の上には画素電極３１がＩＴＯによって形成されている。画素電極３１の平面形状は、例えば、図２に示すとおりである。容量絶縁膜３０を挟んで画素電極３１とコモン電極２８との間に画素容量が形成されている。
【００３９】
画素電極３１と容量絶縁膜３０を覆って、液晶を初期配向させるための配向膜３２が形成されている。配向膜３２の配向はラビング処理あるいは偏光紫外線を用いた光配向処理によって行われる。ＩＰＳ方式では、光配向が有利である。図３において、画素電極３１に映像信号が印加されると、矢印のような電気力線が発生し、液晶分子３０１を回転させて画素における光の透過率を制御する。
【００４０】
図３において、液晶層３００を挟んで対向基板２００が配置している。対向基板２００は通常ガラスで形成されるが、フレキシブル表示装置としたい場合は、ポリイミド等の樹脂で形成することが出来る。対向基板２００の内側にはカラーフィルタ４０１とブラックマトリクス４０２が形成されている。カラーフィルタ４０１およびブラックマトリクス４０２を覆ってオーバーコート膜４０３が形成されている。オーバーコート膜４０３を覆って配向膜４０４が形成されている。配向膜４０４の配向処理は、ＴＦＴ基板１０側の配向膜３２と同じである。
【００４１】
図３において、対向基板２００のオーバーコート膜４０３の上には柱状スペーサ２１０が形成され、ＴＦＴ基板１０と対向基板２００の間隔、つまり、液晶層３００の層厚を一定に保っている。なお、周辺駆動回路ＣＡは、平面で視て、シール材１５０の下にも形成される場合がある。図３はその例であり、周辺駆動回路領域ＣＡでは、液晶層３００に対応する部分にはシール材１５０が形成されている。
【００４２】
図４は、本発明による、例えば、表示領域ＡＡにおけるドレイン電極２０の断面図の例である。ドレイン電極２０は抵抗を小さくするために、Ａｌ層２０２が使用されているが、Ａｌは酸化しやすいこと、ヒロックが出やすいこと等から、例えばベースメタル２０１、キャップメタル２０３によってサンドイッチされている。ベースメタル２０１及びキャップメタル２０３は例えばＴｉで形成されている。なお、Ａｌ層という場合、Ａｌが主成分であるということで、必ずしも純Ａｌという意味ではない。つまり、多くの場合、Ａｌ層２０２はＡｌＳｉ、ＡｌＣｕ等の合金となっている。
【００４３】
図４において、キャップメタル２０３の上には保護膜としての第２酸化物半導体５０が形成されている。第２酸化物半導体５０の役割は、キャップメタル２０３の酸化防止、スルーホールを形成する時の、スルーホールにおけるキャップメタル２０３、Ａｌ層２０２等の消失を防止することである。図４において、ベースメタル２０１の厚さは５０ｎｍ、Ａｌ層の厚さは３００ｎｍ、キャップメタルの厚さは５０ｎｍである。第２酸化物半導体の厚さは３ｎｍ乃至１０ｎｍである。このように、第２酸化物半導体５０はわずかな膜厚で効果を上げることが出来る。
【００４４】
図５および図６は本発明を使用しない場合の第１の問題点を説明する図である。図５において、ｐｏｌｙ−Ｓｉ半導体層１２の上にゲート絶縁膜１３が形成され、その上にゲート電極１４が形成され、その上に第１層間絶縁膜６１が形成され、その上にドレイン電極２０が形成されている。本発明はドレイン電極２０に限るわけではなく、他の同様な構成の電極あるいは配線に適用することが出来る。ドレイン電極２０は説明の例としているだけである。
【００４５】
ドレイン電極２０を覆って第２層間絶縁膜６２が形成されている。第２層間絶縁膜６２の上に酸化物半導体が形成されているような場合、第２層間絶縁膜は酸素を豊富に含んだ膜になる。そうすると、ドレイン電極のキャップメタル２０３の表面が酸化されて酸化膜２０３１が形成される。
【００４６】
図６は、この状態において、第２層間絶縁膜６２にスルーホール６３を形成した状態を示す断面図である。例えばキャップメタル２０３がＴｉで形成されている場合、表面に酸化チタン膜２０３１が形成される。酸化チタン膜２０３１は絶縁物であるから、スルーホール６３を形成しても導通が取れないことになる。
【００４７】
図７乃至図９は本発明を使用しない場合の他の問題点を説明する断面図である。図７は、スルーホールを形成するために、第２層間絶縁膜６２の上にフォトレジスト７０をパターニングした状態を示す断面図である。この状態でドライエッチングによって例えば、ＳｉＯで形成された層間絶縁膜６２をエッチングする。
【００４８】
ＳｉＯはフッ素系のガス、すなわち、六フッ化硫黄（ＳＦ６）とＡｒの混合ガスを用いてエッチングすることが出来る。図８は、フッ素系のガスを用いてドライエッチングを行ってスルーホール６３、６４を形成した状態を示す断面図である。フッ素系のガスはＴｉもエッチングする。したがって、ドレイン電極２０のスルーホール部分ではＡｌが露出している。
【００４９】
ところで、例えば、ｐｏｌｙ−Ｓｉ１２の上に形成されたスルーホール６４においては、ドライエッチング時に形成されたｐｏｌｙ−Ｓｉの酸化膜を除去しないと導通を取ることが出来ない。このために、図９に示すように、希釈した佛酸(ＤＨＦ)によってスルーホールを洗浄する必要がある。しかし、希釈した佛酸(ＤＨＦ)は、Ａｌ層２０２を溶かすので、ドレイン電極２０側のスルーホール６３においてＡｌ層２０２が消失する危険が生ずる。そうするとスルーホール６３における接続が不安定になる。
【００５０】
本発明は、キャップメタル２０３の上に第２酸化物半導体５０を形成することによって、以上のような問題を解決するものである。図１０乃至図１９は、本発明の構成を実現するプロセスを示す断面図である。図１０乃至図１９もドレイン電極２０を例にとって説明するが、本発明はドレイン電極２９に限らず、同様な断面構成を持つ電極あるいは配線に対して適用することが出来る。
【００５１】
図１０はｐｏｌｙ−Ｓｉ１２、ゲート絶縁膜１３、ゲート電極１４の上に形成された第１層間絶縁膜６１の表面にドレイン電極２０のための成膜を行った状態を示す断面図である。第１層間絶縁膜６１の上には、順にベースメタル２０１、Ａｌ層２０２、キャップメタル２０３が形成されている。ドレイン電極２０の構成は、図４で説明したのと同様である。
【００５２】
図１１はキャップメタル２０３の上に保護膜としての第２酸化物半導体５０をスパッタリング等によって成膜した状態を示す断面図である。第２酸化物半導体５０の厚さは３乃至１０ｎｍである。酸化物半導体５０は例えばＩＧＺＯが使用される。
【００５３】
図１２は、ドレイン電極２０をパターニングするために、フォトレジスト７０をパターニングした状態を示す断面図である。この状態で例えば、塩素系のガスによってドライエッチング行う。塩素系のガスは、塩素Ｃｌ２および三塩化ホウ素（ＢＣｌ３）の混合ガスである。塩素系のガスは、Ｔｉ、Ａｌと同様に酸化物半導体５０に対してもドライエッチングを行うことが出来るので、プロセス負荷は加わらない。
【００５４】
図１３はドライエッチングを行って、ドレイン電極２０をパターニングした状態を示す断面図である。その後図１４に示すように、レジスト剥離液によってフォトレジスト７０を除去する。
【００５５】
図１５は、ドレイン電極２０を覆って第２層間絶縁膜６２を形成した状態を示す断面図である。第２層間絶縁膜６２は例えばＳｉＯ膜である。第２層間絶縁膜６２が酸素リッチな膜構成であっても、ドレイン電極２０の表面は第２酸化物半導体５０によって覆われているので、キャップメタル２０３の表面が酸化されることは無い。
【００５６】
図１６は第２層間絶縁膜６２、第１層間絶縁膜６１にスルーホールを形成するためのフォトレジスト７０を形成し、パターニング行った状態を示す断面図である。図１７はドライエッチングによってスルーホール６３、６４を形成した状態を示す断面図である。ドライエッチングは、フッ素系のガス、すなわち、六フッ化硫黄（ＳＦ６）とＡｒの混合ガスを用いて行われる。
【００５７】
図１７に示すように、ドレイン電極２０側のスルーホール６３は第２層間絶縁膜６２のみに形成されるが、ｐｏｌｙ−Ｓｉ１２側のスルーホール６４は、第２層間絶縁膜６２、第１層間絶縁膜６１、ゲート絶縁膜１３の３層に対して形成される。したがって、ドレイン電極６３側では、長くドライエッチングに晒されることになる。第２酸化物半導体５０が無ければ、Ｔｉはフッ素系のガスによってエッチングされるので、Ｔｉで形成されたキャップメタル２０３は消失してしまう。
【００５８】
しかし、図１７では、フッ素系のガスには侵されない第２酸化物半導体５０によってドレイン電極２０が覆われているので、キャップメタル２０３を構成するＴｉが消失することは無い。つまり、第２酸化物半導体５０はエッチングストッパーとしての役割を有している。
【００５９】
図１８はドライエッチングを終えて、フォトレジスト７０を剥離した状態を示す断面図である。図１９は、スルーホール６３、６４を形成した後、ｐｏｌｙ−Ｓｉ側のスルーホール６４において、ｐｏｌｙ−Ｓｉの表面に形成された酸化膜を希釈佛酸(ＤＨＦ)によって洗浄している状態を示す断面図である。この希釈佛酸(ＤＨＦ)はドレイン電極２０側のスルーホール６３も洗浄する。
【００６０】
第２酸化物半導体６３は、希釈佛酸(ＤＨＦ)によって除去可能である。しかし、Ｔｉで形成されるキャップメタル２０３は希釈佛酸(ＤＨＦ)によってエッチンングされないので、希釈佛酸(ＤＨＦ)によってＡｌ層２０２が溶解することは無い。このように、希釈佛酸(ＤＨＦ)による洗浄後は、新鮮なＴｉが露出することになり、良好なコンタクトを取ることが出来る。
【００６１】
なお、図１７から図１８に示すフォトレジスト７０の剥離工程において、フォトレジスト７０の剥離液として、第２酸化物半導体５０を剥離する液を使用する場合は、希釈佛酸(ＤＨＦ)洗浄前にスルーホール６３内の酸化物半導体５０が剥離するが、効果は同じである。
【００６２】
以上はドレイン電極について説明したが、図３に示すように、ソース電極２１についても同様である。
【実施例２】
【００６３】
図２０は、本発明の実施例２を示す断面図である。図２０が実施例１の図３と異なる点は、周辺駆動回路ＣＡにおける回路配線３５が第１ゲート電極１４と同じ層ではなく、表示領域ＡＡのドレイン電極２０あるいはソース電極２１と同じ層に形成され、かつ、ドレイン電極２０およびソース電極２１と同じ３層構造となっていることである。
【００６４】
図２０において、回路配線３５は、ソース配線２５とスルーホール４３を介して接続している。この接続構造は、以上で説明したドレイン電極２０と映像信号線２の接続構造と同じである。すなわち、図１０乃至図１９で説明した本発明を、周辺駆動回路ＣＡにおいても同様に適用することが出来る。
【実施例３】
【００６５】
図２１は、本発明の実施例３を示す断面図である。図２１が実施例１の図３と異なる点は、第１ゲート電極１４、第２ゲート電極１６、回路配線１５が単層ではなく、実施例１で説明したドレイン電極２０あるいはソース電極２１と同様に図４で示したような３層構成となっている点である。この場合の３層構成はドレイン電極２０等と同様にＡｌ層をＴｉでサンドイッチした構成でもよいし、Ａｌ層をＭｏＷでサンドイッチしたような構成でもよい。
【００６６】
図２１の周辺駆動回路ＣＡにおける回路配線１５部分に形成されたスルーホール４３の構成は、表示領域ＡＡにおけるドレイン電極２０でのスルーホール４４と同様な構成となっている。また、周辺駆動回路ＣＡに形成されたＴＦＴのゲート１４は３層構成となっており、映像信号線等と同じ層に形成されたゲート配線３７とスルーホール４７を介して接続している。この接続構成も実施例１で説明した表示領域ＡＡにおけるドレイン電極２０におけるスルーホール４４等と同様な構成となっている。
【００６７】
また、表示領域ＡＡにおけるＴＦＴのゲート電極１６もドレイン電極２０等と同じ３層構成となっている。表示領域ＡＡにおけるＴＦＴのゲート電極１６及び走査線１は、図２１とは異なる部分の断面において、ドレイン電極２０等と同じ層に形成された配線あるいは、映像信号線２と同じ層に形成された配線とスルーホールによって接続する。このスルーホールの構成も実施例１で説明したドレイン電極２０等を接続するスルーホール４４と同じ構成とすることが出来る。
【００６８】
実施例１乃至３で説明した本発明は、図１１で説明したように、ドレイン電極等の上に第２酸化物半導体を厚さ３乃至１０ｎｍスパッタリング等で形成するだけで、他の工程は同じである。また、スパッタリングは、ドレイン電極等をスパッタリングによって成膜した後、続けて短時間スパッタリングするだけで済む。したがって、プロセス負荷を殆ど生ずることなく、大きな効果を得ることが出来る。
【００６９】
このように、本発明を用いることによって、ドレイン電極等の表面の酸化を防止し、また、スルーホール形成時の金属の腐食、消失を防止することが出来るので、信頼性の高い表示装置を実現することが出来る。
【００７０】
図３および図２０は、酸化物半導体を有するＴＦＴはボトムゲートであるが、酸化物半導体を有するＴＦＴがトップゲートの場合、あるいは酸化物半導体の上下にゲート電極が存在するデュアルゲートの場合もある。この場合も本発明を同様に適用することが出来る。また、図３および図２０は、ｐｏｌｙ−Ｓｉを有するＴＦＴはトップゲートであるが、ｐｏｌｙ−Ｓｉを有するＴＦＴがボトムゲートの場合、あるいはｐｏｌｙ−Ｓｉの上下にゲート電極が存在するデュアルゲートの場合もある。この場合も本発明を同様に適用することが出来る。
【００７１】
以上はＩＰＳ方式の液晶表示装置について説明したが、本発明は他の液晶表示装置についても適用することが出来る。また、有機ＥＬ表示装置もスイッチングＴＦＴを使用すること、周辺駆動回路をＴＦＴによって形成することは液晶表示装置と同じである。さらに、表示領域における断面構造も、基本的には有機パッシベーション膜形成までは殆ど同じと考えてよい。したがって、以上で説明した本発明の構成は、有機ＥＬ表示装置についても適用することが出来る。
【符号の説明】
【００７２】
１…走査線、  ２…映像信号線、  ３…画素、  １０…ＴＦＴ基板、  １１…下地膜、  １２…ｐｏｌｙ−Ｓｉ、  １３…第１ゲート絶縁膜、  １４…第１ゲート電極、  １５…回路配線、  １６…第２ゲート電極、  １７…第２ゲート絶縁膜、  １８…第３ゲート絶縁膜、  １９…酸化物半導体、  ２０…ドレイン電極、  ２１…ソース電極、  ２２…第１パッシベーション膜、  ２３…第２パッシベーション膜、  ２４…ドレイン配線、  ２５…ソース配線、  ２６…コンタクト電極、  ２７…有機パッシベーション膜、  ２８…コモン電極、  ２９…コモン配線、  ３０…容量絶縁膜、  ３１…画素電極、  ３２…配向膜、  ３５…回路配線、  ４１乃至４７…スルーホール、  ５０…保護膜（第２酸化物半導体）、  ６１…第１層間絶縁膜、  ６２…第２層間絶縁膜、  ６３…スルーホール、  ６４…スルーホール、  ７０…フォトレジスト、  １５０…シール材、  １６０…ドライバＩＣ、  １７０…端子部、  ２００…対向基板、  ２０１…ベースメタル、２０２…Ａｌ層、  ２０３…キャップメタル、  ４０４…配向膜、４０１…カラーフィルタ、  ４０２…ブラックマトリクス、  ４０３…オーバーコート膜、  ４０４…配向膜、  ２１０…柱状スペーサ、  ３００…液晶層、  ３０１…液晶分子、  ５００…表示領域、  ６００…周辺駆動回路、  ２０３１…酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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