(57)【要約】【課題】画素の温度を精度良く計測することが可能な液晶表示装置を提供すること。【解決手段】一実施の形態によれば、反射型液晶表示装置１０は、複数の画素１２と、温度センサＳ１と、を備え、温度センサＳ１は、行列状に区画された複数の画素配置領域のうち一又は複数の領域に形成されている。【選択図】図１
2019045610.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、
温度センサと、を備え、
前記温度センサは、行列状に区画された複数の画素配置領域のうち一又は複数の領域に形成されている、
反射型液晶表示装置。
【請求項２】
前記各画素は、
共通電極、反射電極及びそれらの間に封入された液晶により構成された液晶表示素子と、
前記反射電極に対し、表示させる画像に応じた電圧を印加する回路部と、
を有し、
前記温度センサは、前記画素の前記回路部に対応する領域に形成されている、
請求項１に記載の反射型液晶表示装置。
【請求項３】
前記温度センサは、平面視して矩形状に設けられた前記複数の画素配置領域のうち、外周辺に沿って設けられた複数の領域の何れかに形成されている、
請求項１又は２に記載の反射型液晶表示装置。
【請求項４】
前記温度センサを覆うように形成されたダミー液晶表示素子をさらに有し、
前記ダミー液晶表示素子の反射電極は、前記ダミー液晶表示素子に隣接する前記画素に設けられた液晶表示素子の反射電極と短絡するように形成されている、
請求項１〜３の何れか一項に記載の反射型液晶表示装置。
【請求項５】
前記温度センサを覆うように形成されたダミー液晶表示素子をさらに有し、
前記温度センサは、平面視して矩形状に設けられた前記複数の画素配置領域のうち、外周辺に沿って設けられた複数の領域に形成され、
前記ダミー液晶表示素子の反射電極は、平面視して前記複数の画素配置領域を囲む額縁電極と短絡するように形成されている、
請求項１〜３の何れか一項に記載の反射型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反射型液晶表示装置に関し、例えば画素の温度を精度良く計測するのに適した反射型液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって構成されているものがある。
【０００４】
この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。
【０００５】
全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。
【０００６】
なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５７３３１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、液晶表示装置には、画素の温度を検出するための温度センサが設けられるのが一般的である。液晶表示装置をプロジェクター素子として使用する場合、高輝度なランプ光を液晶表示素子に入射するため、液晶表示素子が高温になり誤動作する場合がある。このため、温度センサによって検出された画素の温度に基づいて冷却用ファンの回転数を制御することにより、当該液晶表示素子の温度が一定に保たれる。特許文献１の構成にも、温度センサが設けられていると考えられる。
【０００９】
しかしながら、一般的に、画素の表面は、画像を表示するためのガラスによって覆われており、かつ、画素の裏面は、画素を放熱するためのヒートシンクが取り付けられているため、画素近傍に温度センサを設置することができない。ここで、画素の温度とヒートシンクの温度との間には、−５℃〜＋５℃の温度誤差がある。そのため、特許文献１の構成では、画素の温度を精度良く計測することができない、という問題があった。
【００１０】
本発明は以上の点に鑑みなされたもので、画素の温度を精度良く計測することが可能な反射型液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様にかかる反射型液晶表示装置は、複数の画素と、温度センサと、を備え、前記温度センサは、行列状に区画された複数の画素配置領域のうち一又は複数の領域に形成されている。
【発明の効果】
【００１２】
本発明によれば、画素の温度を精度良く計測することが可能な反射型液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる液晶表示装置を示すブロック図である。
【図２】図１に示す液晶表示装置に設けられた画素の具体的構成を示す回路図である。
【図３】図２に示す画素に設けられた第１データ保持部を構成するインバータの具体的構成を示す回路図である。
【図４】図２に示す画素の概略断面図である。
【図５】図１に示す液晶表示装置の動作を示すタイミングチャートである。
【図６】液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。
【図７】図１に示す液晶表示装置に設けられたダミー画素の温度センサ部分の具体的構成を示す回路図である。
【図８】図１に示す液晶表示装置に設けられたダミー画素の概略断面図である。
【図９】図１に示す液晶表示装置に設けられたダミー画素の温度センサ部分の概略平面図である。
【図１０】図１に示す液晶表示装置の画素配置領域に配置された複数の画素及びダミー画素のそれぞれに用いられている反射電極の概略平面図である。
【図１１】実施の形態２にかかる液晶表示装置の画素配置領域に配置された複数の画素及びダミー画素のそれぞれに用いられている反射電極の概略平面図である。
【図１２】実施の形態３にかかる液晶表示装置の画素配置領域に配置された複数の画素及びダミー画素のそれぞれに用いられている反射電極の概略平面図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。
【００１５】
図１は、実施の形態１に係る反射型液晶表示装置１０を示すブロック図である。
図１に示すように、反射型液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。
【００１６】
画像表示部１１は、行列状に区画された複数の画素配置領域のそれぞれに規則的に配置された複数の画素１２を有する。ここで、複数の画素配置領域のうちの一部（紙面の左下）の領域には、画素１２の代わりにダミー画素１２ｄが配置されている。ダミー画素１２ｄは、ダミー液晶表示素子及び回路部によって構成され、その回路部において、画素１２の温度を検出するための温度センサＳ１が形成されている。温度センサＳ１により検出された画素１２の温度に基づいて冷却用ファンの回転数を制御することにより、画素１２の温度が一定に保たれる。ダミー画素１２ｄの詳細については、後述する。
【００１７】
複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。
【００１８】
なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆論理値の関係（相補的な関係）にある。
【００１９】
タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ，ＴＲＩＢ等の各種の内部信号を生成する。
【００２０】
交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。
【００２１】
スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。
【００２２】
スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。
【００２３】
クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。
【００２４】
クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。
【００２５】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。
【００２６】
正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号である。
【００２７】
ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。
【００２８】
垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１〜ｇｍに対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次選択されていく。
【００２９】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。
【００３０】
なお、反射型液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００３１】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。
【００３２】
ラッチ部１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
【００３３】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送された１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。
【００３４】
水平ドライバ１６は、１水平走査期間において、データ書き込み対象として選択されている行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。
【００３５】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。
【００３６】
画素１２の詳細については後述するが、画素１２では、記憶部ＳＭ１に保持された入力データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／画素ドライバ１６３から供給された入力データを反転する機能を有している。
【００３７】
（画素１２の具体的構成）
続いて、画素１２の具体的構成について説明する。
図２は、画素１２の具体的構成を示す回路図である。
【００３８】
図２に示すように、画素１２は、行走査線ｇ１〜ｇｍの何れか（以下、行走査線ｇと称す）と、列データ線ｄ１〜ｄｎの何れか（以下、列データ線ｄと称す）と、が交差する交差部分に設けられている。
【００３９】
画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチであるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されている。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
【００４０】
（ＳＲＡＭセル２０１の構成）
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。
【００４１】
記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。
【００４２】
図３は、インバータＩＮＶ１１の具体的構成を示す回路図である。
図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。
【００４３】
ここで、インバータＩＮＶ１１，ＩＮＶ１２の駆動能力は異なる。具体的には、記憶部ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、スイッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，ＭＮ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ２から記憶部ＳＭ１にデータが伝搬しにくくなる。
【００４４】
さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それにより、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１に記憶させることができる。
【００４５】
（ＤＲＡＭセル２０２の構成）
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部ＳＭ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。
【００４６】
例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極ＰＥへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。
【００４７】
スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。
【００４８】
記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙ）容量等を用いることができる。
【００４９】
スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッチＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それにより、記憶部ＤＭ２に記憶されたデータが書き換えられる。
【００５０】
ここで、スイッチＳＷ２がオンしている場合、容量Ｃ１に保持されたデータは記憶部ＳＭ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているため、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。
【００５１】
このように、本実施の形態に係る反射型液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現している。
【００５２】
本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。
【００５３】
なお、反射型液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図４を用いて、詳細に説明する。
【００５４】
（画素１２の断面構造）
図４は、画素１２の要部を示す概略断面図である。また、図４では、容量Ｃ１が配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。
【００５５】
図４に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形成されている。
【００５６】
Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【００５７】
Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【００５８】
なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。
【００５９】
トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。
【００６０】
第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。
【００６１】
トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭＮ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されている。
【００６２】
反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構成される。
【００６３】
ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成されている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。
【００６４】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００６５】
このように、反射型液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００６６】
（反射型液晶表示装置１０の動作）
次に、図５を用いて、反射型液晶表示装置１０の動作について説明する。
図５は、反射型液晶表示装置１０の動作を示すタイミングチャートである。
【００６７】
前述したように、反射型液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１〜ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。
【００６８】
図５の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。
【００６９】
図５の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。
【００７０】
まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンするため、水平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフレームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。
【００７１】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。
【００７２】
ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。
【００７３】
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００７４】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。
【００７５】
図５に戻り、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１〜Ｔ２）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。
【００７６】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００７７】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２〜Ｔ３）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
【００７８】
例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭの印加電圧は、−（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、黒を表示する。
【００７９】
したがって、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ１〜Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。
【００８０】
続いて、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２〜Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。
【００８１】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。
【００８２】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００８３】
続いて、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３〜Ｔ４）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。
【００８４】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
【００８５】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４〜Ｔ５）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
【００８６】
これにより、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ３〜Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。
【００８７】
このようにして、反射型液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。
【００８８】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。
【００８９】
（ダミー画素１２ｄ及びそれに設けられた温度センサＳ１の詳細な説明）
続いて、ダミー画素１２ｄ及びそれに設けられた温度センサＳ１の詳細について説明する。上記のように、ダミー画素１２ｄは、ダミー液晶表示素子及び回路部によって構成され、その回路部において、画素１２の温度を検出するための温度センサＳ１が形成されている。
【００９０】
ダミー画素１２ｄ（換言すると、温度センサＳ１）は、平面視して矩形状に設けられた複数の画素配置領域のうちの一部の領域に、画素１２の代わりに配置（形成）されている。図１の例では、ダミー画素１２ｄ（換言すると、温度センサＳ１）は、平面視して矩形状に設けられた複数の画素配置領域のうち、角部に位置する一つの領域（紙面の左下の角部の領域）に、画素１２の代わりに配置されている。
【００９１】
図７は、温度センサＳ１の具体的構成を示す回路図である。
図７に示すように、温度センサＳ１は、例えば、ＰＮＰ型バイポーラトランジスタのベース電極及びコレクタ電極間を短絡することによって構成されたＰＮ接合ダイオードである。例えば、上位装置２０は、ＰＮ接合ダイオードのアノード及びカソード（ＰＮＰ型バイポーラトランジスタのエミッタ−コレクタ）間に定電流を流し、そのときの両電極間の電位差を計測することにより、画素１２の温度を算出することができる。ここで、温度センサＳ１は、画素１２に隣接して設けられているため、画素１２の温度を精度良く、かつ、リアルタイムに検出することができる。
【００９２】
（ダミー画素１２ｄの断面構造）
図８は、ダミー画素１２ｄの要部を示す概略断面図である。
図８に示すダミー画素１２ｄは、図４に示す画素１２と比較して、第１メタル１０６以下の下層において異なる構造を有し、それ以外では、基本的には同一構造となっている。
【００９３】
温度センサＳ１は、第１メタル１０６以下の下層において形成されている。
まず、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタは、Ｎウエル１０１、Ｐウエル１０２、及び、拡散電極Ｐ１，Ｎ１，Ｐ２によって形成されている。具体的には、Ｎウエル１０１上に形成されたＰ型拡散電極Ｐ１及びＮ型拡散電極Ｎ１は、それぞれエミッタ電極（Ｐ１）及びベース電極（Ｎ１）として用いられ、Ｐウエル１０２上に形成されたＰ型拡散電極Ｐ２は、コレクタ電極（Ｐ２）として用いられる。ここで、エミッタ電極Ｐ１とベース電極Ｎ１とは、Ｎウエル１０１を介してＰＮ接合され、コレクタ電極Ｐ２とベース電極Ｎ１とは、Ｐウエル１０２及びＮウエル１０１を介してＰＮ接合されている。係る構成により、ＰＮＰ型バイポーラトランジスタが形成される。また、ベース電極Ｎ１及びコレクタ電極Ｐ２間は、コンタクト１１８及び第１メタル１０６を介して短絡される。係る構成により、ＰＮ接合ダイオード、即ち、温度センサＳ１が形成される。ＰＮ接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は、何れもコンタクト１１８、第１メタル１０１、ボンディングワイヤ（不図示）等を介して、外部の上位装置（不図示）２０に接続される。
【００９４】
（温度センサＳ１の平面構造）
図９は、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタの各電極の概略平面図である。
【００９５】
図９に示すように、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタの各電極は、１つの画素配置領域内に形成されている。具体的には、エミッタ電極として用いられるＰ型拡散電極Ｐ１と、ベース電極として用いられるＮ型拡散電極Ｎ１と、コレクタ電極として用いられるＮ型拡散電極Ｐ２とが、１つの画素配置領域内に形成されている。なお、このＰＮＰ型バイポーラトランジスタのベース電極Ｎ１及びコレクタ電極間を、第１メタル１０６等を介して短絡することにより、ＰＮ接合ダイオードが構成される。ＰＮ接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は、何れもコンタクト１１８、第１メタル１０６、ボンディングワイヤ（不図示）等を介して、上位装置（不図示）２０に接続されている。
【００９６】
なお、温度センサＳ１から上位装置２０に向けてチップのパッドまで延びる２本の配線は、互いに隣接した状態で並行に配線されることが好ましい。それにより、ノイズが発生した場合でも、２本の配線のそれぞれに同程度の大きさのノイズが発生するため、２本の配線間の電位差の測定時にそれらのノイズはキャンセルされる。その結果、温度センサＳ１を用いた本構成は、より精度良く画素１２の温度を計測することができる。
【００９７】
図９の例では、温度センサＳ１がダイオード接続されたＰＮＰ型バイポーラトランジスタである場合について説明したが、これに限られない。温度センサＳ１は、ダイオード接続されたＮＰＮ型バイポーラトランジスタであってもよいし、一般的なダイオードであってもよい。
【００９８】
ダミー画素１２ｄの第２メタル以上の上層のパターン形状は、基本的には画素１２のパターン形状と同様である。そのため、基板上部から入射される光のうち、反射電極ＰＥ(第５メタル１１６)の間隙から基板内に侵入する光の量は、画素１２と同程度となる。それにより、ダミー画素１２ｄ内に設けられた温度センサＳ１は、画素内部に入射される光の量も画素１２と同じ環境にして温度検出することができるため、画素１２の温度をより正確に検出することが可能となる。つまり、本構成は、ヒートシンク上に貼り付けられた温度センサを用いて温度計測した場合と比較して、より精度良く画素１２の温度を計測することができる。
【００９９】
なお、絵柄の違いによって表示パターンが変化すると、図１に示すタイミングジェネレータ１３、垂直シフトレジスタ１４、水平ドライバ１６等の各回路ブロックの動作内容が表示パターンに応じて変化するため、各回路ブロックの消費電流も表示パターンに応じて変化する。ここで、消費電流が増大した回路ブロックでは、ＩＲドロップが発生し、電源電圧が降下したり、接地電圧が持ち上がったりする可能性がある。このＩＲドロップの発生箇所は表示パターンに応じて変化するため、電源電圧及び接地電圧が変動する箇所も表示パターンに応じて変化してしまう。したがって、複数の画素により構成されるパネルを取り囲む領域の空きスペースに温度センサを取り付けた場合、そのＩＲドロップの影響を受けてしまい、精度良くかつリアルタイムに画素１２の温度を計測することができない。
【０１００】
それに対し、本実施の形態の反射型液晶表示装置は、画素配置領域内に温度センサＳ１を配置することにより、画素１２を駆動するための周辺回路の影響を受けることなく、画素１２と同じ環境で温度検出することができるため、精度良くかつリアルタイムに画素１２の温度を計測することができる。
【０１０１】
（ダミー液晶表示素子ＬＣｄの断面構造）
図８に戻り、説明を続ける。ダミー画素１２ｄの回路部の上層には、画素１２の場合と同様に、反射電極ＰＥ、ＰＳＶ１１７、液晶ＬＣＭ、及び、共通電極ＣＥが順に形成され、それらにより、ダミー液晶表示素子ＬＣｄが構成されている。ここで、ダミー液晶表示素子ＬＣｄの反射電極ＰＥは、ダミー画素１２ｄと隣接する画素１２に設けられた液晶表示素子ＬＣの反射電極ＰＥに接続されている。以下、具体的に説明する。
【０１０２】
（画素１２及びダミー画素１２ｄの平面構造）
図１０は、複数の画素１２及びダミー画素１２ｄのそれぞれに用いられている反射電極ＰＥの一部を示す概略平面図である。
【０１０３】
図１０の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、角部に位置する領域に、ダミー画素１２ｄが配置され、それ以外の複数の領域に、複数の画素１２が配置されている。また、複数の画素配置領域の周辺領域には額縁電極が配置されている。なお、額縁電極には、複数の画素１２及びダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【０１０４】
ここで、ダミー画素１２ｄに設けられたダミー液晶表示素子ＬＣｄの反射電極ＰＥは、ダミー画素１２ｄと隣接する画素１２（紙面上、ダミー画素１２ｄの一つ上の画素１２）に設けられた液晶表示素子ＬＣの反射電極ＰＥに接続されている。なお、ダミー画素１２ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクトやスルーホールのパターンを調整することで電気的に分離されている。そのため、ダミー画素１２ｄの反射電極ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加されるようになっている。
【０１０５】
それにより、ダミー画素１２ｄには、当該ダミー画素１２ｄに接続された隣接画素１２の絵柄（画像）と同じ絵柄が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解像度のパネルの場合、角部の一つのダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄が表示されるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さい。また、全画面黒表示、又は、全画面白表示を行ったとしても、１画素のみ光る輝点や黒点になることもない。さらに、この場合、不良として認識されるのは１ラインおき横線の場合であるが、ダミー画素１２ｄは、画面の角部の１画素のみであるため、ほとんど認識されることはない。
【０１０６】
なお、ダミー画素１２ｄとそれに接続される隣接画素１２とは、反射電極間を直接ショートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口率を同じにすることができる。
【０１０７】
また、ダミー画素１２ｄが画面の角部に配置されているため、温度センサＳ１から上位装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。
【０１０８】
本実施の形態では、平面視して矩形状に設けられた複数の画素配置領域のうち、角部に位置する領域にダミー画素１２ｄが配置された場合を例に説明したが、これに限られない。ダミー画素１２ｄは、平面視して矩形状に設けられた複数の画素配置領域のうち、外周辺に沿って設けられた領域の何れかに配置されてもよい。この場合、温度センサＳ１から上位装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。あるいは、ダミー画素１２ｄは、温度センサＳ１による温度検出精度を向上させるため、平面視して矩形状に設けられた複数の画素配置領域のうち、内部領域の何れかに配置されてもよい。
【０１０９】
また、本実施の形態では、複数の画素配置領域のうちの一つの領域にダミー画素１２ｄが配置された場合を例に説明したが、これに限られない。ダミー画素１２ｄは、複数の画素配置領域のうちの複数の領域に配置されてもよい。それにより、温度センサＳ１の面積を大きくすることができるため、温度センサＳ１による温度検出精度を向上させることができる。以下、実施の形態２において詳細に説明する。
【０１１０】
＜実施の形態２＞
図１１は、実施の形態２にかかる液晶表示装置における、複数の画素１２及びダミー画素１２ｄのそれぞれに用いられている反射電極ＰＥの一部を示す概略平面図である。
【０１１１】
図１１の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、互いに隣接する２×２（合計４個分）の画素配置領域のそれぞれに４個のダミー画素１２ｄが配置され、それ以外の複数の領域に、複数の画素１２が配置されている。
【０１１２】
なお、温度センサＳ１は、４個のダミー画素１２ｄのそれぞれに形成された４個のＰＮＰ型バイポーラトランジスタを並列接続することにより構成されてもよいし、４個のダミー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成することが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向上させることが可能となる。
【０１１３】
また、複数の画素配置領域の周辺領域には額縁電極が配置されている。なお、額縁電極には、複数の画素１２及び４個のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【０１１４】
ここで、２×２の画素配置領域のそれぞれに配置された合計４個のダミー画素１２ｄの反射電極ＰＥは、それぞれ、隣接する４個の画素１２の反射電極ＰＥに接続されている。なお、ダミー画素１２ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクトやスルーホールのパターンを調整することで電気的に分離されている。そのため、ダミー画素１２ｄの反射電極ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加されるようになっている。
【０１１５】
それにより、４個のダミー画素１２ｄには、それらに接続された４個の隣接画素１２の絵柄と同じ絵柄（画像）が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解像度のパネルの場合、４個のダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄が表示されるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さい。また、全画面黒表示、又は、全画面白表示を行ったとしても、４画素のみ光る輝点や黒点になることもない。
【０１１６】
また、図１１の例では、４個のダミー画素１２ｄの反射電極ＰＥは、共通の隣接画素１２の反射電極ＰＥに接続されるのではなく、それぞれ異なる隣接画素１２の反射電極ＰＥに接続されている。それにより、４個のダミー画素１２ｄには、それぞれ異なる隣接画素１２の絵柄（画像）が表示されるため、画面全体の画像の乱れをより分かりにくくすることができる。
【０１１７】
なお、ダミー画素１２ｄとそれに接続される隣接画素１２とは、反射電極間を直接ショートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口率を同じにすることができる。
【０１１８】
本実施の形態では、互いに隣接する２×２の合計４個のダミー画素１２ｄが配置された場合について説明したが、これに限られない。許容される範囲内で任意の数のダミー画素１２ｄが配置されてよい。また、複数のダミー画素１２ｄは、互いに隣接している必要もない。
【０１１９】
＜実施の形態３＞
図１２は、実施の形態３にかかる液晶表示装置における、複数の画素１２及びダミー画素１２ｄのそれぞれに用いられている反射電極ＰＥの一部を示す概略平面図である。
【０１２０】
図１２の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、外周辺の一辺に沿って配置された複数の領域のそれぞれに複数のダミー画素１２ｄが配置され、それ以外の複数の領域に、複数の画素１２が配置されている。
【０１２１】
なお、温度センサＳ１は、複数のダミー画素１２ｄのそれぞれに形成された複数のＰＮＰ型バイポーラトランジスタを並列接続することにより構成されてもよいし、複数のダミー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成することが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向上させることが可能となる。
【０１２２】
また、複数の画素配置領域の周辺領域には額縁電極が配置されている。なお、額縁電極には、複数の画素１２及び複数のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【０１２３】
ここで、全体画面の外周辺の一辺に沿って配置された複数のダミー画素１２ｄの反射電極ＰＥは、何れも額縁電極に接続されている。なお、ダミー画素１２ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクトやスルーホールのパターンを調整することで電気的に分離されている。そのため、ダミー画素１２ｄの反射電極ＰＥ及び額縁電極には、同電圧が印加されるようになっている。
【０１２４】
それにより、全体画面の外周辺の一辺に沿って配置された複数のダミー画素１２ｄには、ダミーの絵柄（画像）が表示される代わりに、額縁電極と同じ黒が表示されることになる。しかしながら、これら複数のダミー画素１２ｄによって表示される黒は、額縁電極によって表示される黒と連続しているため、画面全体の画像のうち画素一列分の画像が表示されなくなるにすぎず、同じ絵柄が表示される等の画像の乱れはない。
【０１２５】
なお、ダミー画素１２ｄの反射電極ＰＥと、それに接続される額縁電極とは、直接ショートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口率を同じにすることができる。
【０１２６】
本実施の形態では、平面視して矩形状に設けられた複数の画素配置領域のうち、外周辺の一辺に沿って一列分の複数のダミー画素１２ｄが配置された場合について説明したが、これに限られない。許容される範囲内で任意の列分の複数のダミー画素１２ｄが配置されてもよい。また、外周辺の一辺に限られず、２辺以上のそれぞれに沿って複数のダミー画素１２ｄが配置されてもよい。
【０１２７】
以上のように、上記実施の形態１〜３にかかる反射型液晶表示装置は、複数の画素配置領域のうちの一部に、温度センサＳ１を有するダミー画素１２ｄを配置することにより、精度良くかつリアルタイムに画素１２の温度を計測することができる。また、上記実施の形態１〜３にかかる反射型液晶表示装置は、ダミー画素１２ｄの回路部を用いて温度センサを形成することができ、温度センサを個別に用意して設置する必要が無いため、温度センサの材料費や設置コストを削減することができる。
【０１２８】
なお、ダミー画素１２ｄの反射電極ＰＥと、画素１２の反射電極ＰＥ又は額縁電極と、の接続手段は、上記した内容に限られず、趣旨を逸脱しない範囲で任意の接続手段を用いることができる。
【符号の説明】
【０１２９】
１０  液晶表示装置
１１  画像表示部
１２  画素
１２ｄ  ダミー画素
１３  タイミングジェネレータ
１４  垂直シフトレジスタ
１５  データラッチ回路
１６  水平ドライバ
２０  上位装置
１００  シリコン基板
１０１  Ｎウエル
１０２  Ｐウエル
１０３  素子分離酸化膜
１０５  層間絶縁膜
１０６  第１メタル
１０８  第２メタル
１１０  第３メタル
１１２  ＭＩＭ電極
１１４  第４メタル
１１６  第５メタル
１１７  パッシベーション膜（ＰＳＶ）
１１８  コンタクト
１１９ａ〜１１９ｅ  スルーホール
１６１  水平シフトレジスタ
１６２  ラッチ部
１６３  レベルシフタ／画素ドライバ
１６４  ラッチ回路
１６４１〜１６４３  ラッチ回路群
２０１  ＳＲＡＭセル
２０２  ＤＲＡＭセル
ｄ１〜ｄｎ  列データ線
ｄＬ，ｄＭ，ｄＲ  列データ線群
ｇ１〜ｇｍ  行走査線
ｔｒｉｇ，ｔｒｉｇｂ  トリガ線
ＢＦ１  バッファ
Ｃ１  容量
ＣＥ  共通電極
Ｄ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬ  遅延バッファ
Ｄ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲ  遅延バッファ
ＤＭ２  記憶部
ＩＮＶ１１，ＩＮＶ１２  インバータ
ＩＶ１  インバータ
ＩＶ２１，ＩＶ２２  インバータ
ＬＣ  液晶表示素子
ＬＣｄ  ダミー液晶表示素子
ＬＣＭ  液晶
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２  ＮＭＯＳトランジスタ
ＭＮ２１，ＭＮ２２  ＮＭＯＳトランジスタ
ＭＰ２  ＰＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２  ＰＭＯＳトランジスタ
ＭＰ２１，ＭＰ２２  ＰＭＯＳトランジスタ
ＰＥ  反射電極
Ｓ１  温度センサ
ＳＭ１  記憶部
ＳＷ１，ＳＷ２  スイッチ
ＳＷ２１，ＳＷ２２  スイッチ
【図１】
2019045610.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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