(57)【要約】【課題】入出力特性の優れた高電圧発生回路を提供する。【解決手段】高電圧発生回路１００は、基準クロック信号ＣＬＫから駆動クロック信号ＣＬＫ１及びＣＬＫ２を生成するドライバ１１０と、駆動クロック信号ＣＬＫ１及びＣＬＫ２を用いて入力電圧Ｖｉを出力電圧Ｖｏに昇圧するチャージポンプ１２０と、ドライバ１１０のイネーブル信号ＥＮを基準クロック信号ＣＬＫに同期化する同期回路１４０と、を有する。なお、高電圧発生回路１００は、出力電圧Ｖｏと基準電圧Ｖｒｅｆを比較して帰還信号ＦＢを生成する出力電圧検出回路１３０を更に有し、同期回路１４０は、基準クロック信号ＣＬＫに同期して帰還信号ＦＢをラッチすることによりイネーブル信号ＥＮを生成するとよい。その際、同期回路１４０は、イネーブル信号ＥＮのオンタイミングのみを基準クロック信号ＣＬＫに同期化するとよい。【選択図】図９
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【特許請求の範囲】
【請求項１】
基準クロック信号から駆動クロック信号を生成するドライバと、
前記駆動クロック信号を用いて入力電圧を出力電圧に昇圧するチャージポンプと、
前記ドライバのイネーブル信号を前記基準クロック信号に同期化する同期回路と、
を有することを特徴とする高電圧発生回路。
【請求項２】
前記出力電圧と基準電圧を比較して帰還信号を生成する出力電圧検出回路を更に有し、
前記同期回路は、前記基準クロック信号に同期して前記帰還信号をラッチすることにより前記イネーブル信号を生成することを特徴とする請求項１に記載の高電圧発生回路。
【請求項３】
前記同期回路は、前記イネーブル信号のオンタイミングのみを前記基準クロック信号に同期化することを特徴とする請求項２に記載の高電圧発生回路。
【請求項４】
前記同期回路は、
前記基準クロック信号に同期して前記帰還信号のラッチ信号を生成する順序回路と、
前記帰還信号と前記ラッチ信号から前記イネーブル信号を生成する論理ゲートと、
を含むことを特徴とする請求項３に記載の高電圧発生回路。
【請求項５】
前記同期回路は、前記イネーブル信号のオンタイミング及びオフタイミングの双方を前記基準クロック信号に同期化することを特徴とする請求項２に記載の高電圧発生回路。
【請求項６】
前記同期回路は、前記基準クロック信号に同期して前記帰還信号をラッチすることにより前記イネーブル信号を生成する順序回路を含むことを特徴とする請求項５に記載の高電圧発生回路。
【請求項７】
前記ドライバは、前記イネーブル信号のオンタイミングにおいて、前記チャージポンプが常に所定の状態から昇圧動作を開始するように、前記駆動クロック信号を生成することを特徴とする請求項１〜請求項６のいずれか一項に記載の高電圧発生回路。
【請求項８】
前記チャージポンプは、フライングコンデンサから出力コンデンサへの電荷転送素子が逆バイアスとなる状態から昇圧動作を開始することを特徴とする請求項７に記載の高電圧発生回路。
【請求項９】
請求項１〜請求項８のいずれか一項に記載の高電圧発生回路を有し、前記高電圧発生回路の出力電圧を用いてメモリセルを駆動することを特徴とするメモリ駆動装置。
【請求項１０】
メモリセルと、
前記メモリセルを駆動する請求項９に記載のメモリ駆動装置と、
を有することを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、高電圧発生回路に関する。
【背景技術】
【０００２】
従来より、チャージポンプを用いて入力電圧よりも高い出力電圧を発生する高電圧発生回路は、種々のアプリケーションに搭載されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０２４３０９号公報（特に段落００４５及び図８）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の高電圧発生回路では、その入出力特性（入力電圧に対する出力電圧のばらつきなど）について、更なる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、入出力特性の優れた高電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている高電圧発生回路は、基準クロック信号から駆動クロック信号を生成するドライバと、前記駆動クロック信号を用いて入力電圧を出力電圧に昇圧するチャージポンプと、前記ドライバのイネーブル信号を前記基準クロック信号に同期化する同期回路と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る高電圧発生回路は、前記出力電圧と基準電圧を比較して帰還信号を生成する出力電圧検出回路をさらに有し、前記同期回路は、前記基準クロック信号に同期して前記帰還信号をラッチすることにより前記イネーブル信号を生成する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る高電圧発生回路において、前記同期回路は、前記イネーブル信号のオンタイミングのみを前記基準クロック信号に同期化する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る高電圧発生回路において、前記同期回路は、前記基準クロック信号に同期して前記帰還信号のラッチ信号を生成する順序回路と、前記帰還信号と前記ラッチ信号から前記イネーブル信号を生成する論理ゲートと、を含む構成（第４の構成）にするとよい。
【００１１】
また、上記第２の構成から成る高電圧発生回路において、前記同期回路は、前記イネーブル信号のオンタイミング及びオフタイミングの双方を前記基準クロック信号に同期化する構成（第５の構成）にしてもよい。
【００１２】
また、上記第５の構成から成る高電圧発生回路において、前記同期回路は、前記基準クロック信号に同期して前記帰還信号をラッチすることにより前記イネーブル信号を生成する順序回路を含む構成（第６の構成）にするとよい。
【００１３】
また、上記第１〜第６いずれかの構成から成る高電圧発生回路において、前記ドライバは、前記イネーブル信号のオンタイミングにおいて、前記チャージポンプが常に所定の状態から昇圧動作を開始するように、前記駆動クロック信号を生成する構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成る高電圧発生回路において、前記チャージポンプは、フライングコンデンサから出力コンデンサへの電荷転送素子が逆バイアスとなる状態から昇圧動作を開始する構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されているメモリ駆動装置は、上記第１〜第８いずれかの構成から成る高電圧発生回路を有し、前記高電圧発生回路の出力電圧を用いてメモリセルを駆動する構成（第９の構成）とされている。
【００１６】
また、本明細書中に開示されているメモリ装置は、メモリセルと、上記第９の構成から成るメモリ駆動装置と、を有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、入出力特性の優れた高電圧発生回路を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】高電圧発生回路の比較例を示す図
【図２】ドライバの一構成例を示す図
【図３】チャージポンプの一構成例を示す図
【図４】昇圧動作の第１フェイズを示す図
【図５】昇圧動作の第２フェイズを示す図
【図６】出力電圧検出動作を示す図
【図７】比較例における高電圧発生動作を示す図
【図８】比較例における入出力特性を示す図
【図９】高電圧発生回路の第１実施形態を示す図
【図１０】第１実施形態における高電圧発生動作を示す図
【図１１】第１実施形態における入出力特性を示す図
【図１２】高電圧発生回路の第２実施形態を示す図
【図１３】メモリ装置の一構成例を示す図
【発明を実施するための形態】
【００１９】
＜高電圧発生回路（比較例）＞
まず、高電圧発生回路の実施形態を説明するに先立ち、その理解を容易とするための比較例（後述の同期回路１４０を具備しない基本的な構成）について説明する。図１は、高電圧発生回路の比較例を示す図である。本図の高電圧発生回路１００は、ドライバ１１０と、チャージポンプ１２０と、出力電圧検出回路１３０と、を有する。
【００２０】
ドライバ１１０は、基準クロック信号ＣＬＫから駆動クロック信号（本図の例では２相の駆動クロック信号ＣＬＫ１及びＣＬＫ２）を生成する。なお、ドライバ１１０は、イネーブル信号ＥＮに応じてオン／オフされる。また、駆動クロック信号の相数については、２相に限定されるものではなく、１相であってもよいし、３相以上であってもよい。
【００２１】
チャージポンプ１２０は、フライングコンデンサと電荷転送トランジスタを含み、駆動クロック信号ＣＬＫ１及びＣＬＫ２を用いて入力電圧Ｖｉを出力電圧Ｖｏに昇圧する。
【００２２】
出力電圧検出回路１３０は、出力電圧Ｖｏと基準電圧Ｖｒｅｆを比較して帰還信号ＦＢを生成する。帰還信号ＦＢは、例えば、Ｖｏ＜Ｖｒｅｆであるときにハイレベルとなり、Ｖｏ＞Ｖｒｅｆであるときにローレベルとなる。なお、比較例の高電圧発生回路１００では、帰還信号ＦＢがイネーブル信号ＥＮとしてドライバ１１０に直接入力されている。
【００２３】
＜ドライバ＞
図２は、ドライバ１１０の一構成例を示す図である。本図のドライバ１１０は、ＡＮＤゲート１１１と、インバータ１１２と、バッファ１１３と、ＮＯＲゲート１１４を含む。
【００２４】
ＡＮＤゲート１１１は、基準クロック信号ＣＬＫとイネーブル信号ＥＮとの論理積信号Ｓ１１１を生成する。なお、イネーブル信号ＥＮがハイレベル（＝チャージポンプ１２０のオン時における論理レベル）であるときには、基準クロック信号ＣＬＫが論理積信号Ｓ１１１としてそのままスルー出力される。一方、イネーブル信号ＥＮがローレベル（＝チャージポンプ１２０のオフ時における論理レベル）であるときには、基準クロック信号ＣＬＫの論理レベルに依ることなく、論理積信号Ｓ１１１がローレベルに固定される。
【００２５】
インバータ１１２は、イネーブル信号ＥＮの論理レベルを反転させて反転イネーブル信号ＥＮＢを生成する。従って、反転イネーブル信号ＥＮＢは、イネーブル信号ＥＮがハイレベルであるときにローレベルとなり、イネーブル信号ＥＮがローレベルであるときにハイレベルとなる。
【００２６】
バッファ１１３は、論理積信号Ｓ１１１を緩衝増幅することにより駆動クロック信号ＣＬＫ１を生成する。従って、駆動クロック信号ＣＬＫ１は、論理積信号Ｓ１１１がハイレベルであるときにハイレベルとなり、論理積信号Ｓ１１１がローレベルであるときにローレベルとなる。
【００２７】
ＮＯＲゲート１１４は、論理積信号Ｓ１１１と反転イネーブル信号ＥＮＢとの否定論理和演算により駆動クロック信号ＣＬＫ２を生成する。従って、反転イネーブル信号ＥＮＢがローレベルであるときには、駆動クロック信号ＣＬＫ２が論理積信号Ｓ１１１（延いてはクロック信号ＣＬＫ１）の論理反転信号となる。一方、反転イネーブル信号ＥＮＢがハイレベルであるときには、論理積信号Ｓ１１１の論理レベルに依ることなく、駆動クロック信号ＣＬＫ２がローレベルに固定される。
【００２８】
上記したドライバ１１０各部の動作により、イネーブル信号ＥＮがハイレベルである場合、駆動クロック信号ＣＬＫ１及びＣＬＫ２は、一方がハイレベルであるときに他方がローレベルとなる相補信号となる。一方、イネーブル信号ＥＮがローレベルである場合、駆動クロック信号ＣＬＫ１及びＣＬＫ２は、いずれもローレベルに固定される。
【００２９】
なお、バッファ１１３及びＮＯＲゲート１１４それぞれの電源ノードには、入力電圧Ｖｉが印加されており、それぞれの接地ノードには、接地電圧ＧＮＤが印加されている。従って、駆動クロック信号ＣＬＫ１及びＣＬＫ２のハイレベルは、入力電圧Ｖｉとなり、駆動クロック信号ＣＬＫ１及びＣＬＫ２のローレベルは、接地電圧ＧＮＤとなる。
【００３０】
＜チャージポンプ＞
図３は、チャージポンプ１２０の一構成例を示す図である。本構成例のチャージポンプ１２０は、フライングコンデンサＣ１〜Ｃ４（以下ではコンデンサＣ１〜Ｃ４と称する）と、出力コンデンサＣｏ（以下ではコンデンサＣｏと称する）と、電荷転送トランジスタＮ１〜Ｎ５（本図の例ではＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］であり、以下ではトランジスタＮ１〜Ｎ５と称する）と、を含むディクソン型のチャージポンプである。なお、本図では、５倍昇圧の場合を例に挙げて説明を行うが、チャージポンプ１２０の昇圧倍率は、５倍に限定されるものではない。
【００３１】
トランジスタＮ１のゲート及びドレインは、入力電圧Ｖｉの入力端に接続されている。トランジスタＮ１のソースは、コンデンサＣ１の第１端とトランジスタＮ２のゲート及びドレインに接続されている。トランジスタＮ２のソースは、コンデンサＣ２の第１端とトランジスタＮ３のゲート及びドレインに接続されている。トランジスタＮ３のソースは、コンデンサＣ３の第１端とトランジスタＮ４のゲート及びドレインに接続されている。トランジスタＮ４のソースは、コンデンサＣ４の第１端とトランジスタＮ５のゲート及びドレインに接続されている。トランジスタＮ５のソースは、コンデンサＣｏの第１端と出力電圧Ｖｏの出力端に接続されている。コンデンサＣ１及びＣ３それぞれの第２端は、いずれも駆動クロック信号ＣＬＫ１の入力端に接続されている。コンデンサＣ２及びＣ４それぞれの第２端は、いずれも駆動クロック信号ＣＬＫ２の入力端に接続されている。コンデンサＣｏの第２端は、接地端に接続されている。
【００３２】
上記構成から成るチャージポンプ１２０は、駆動クロック信号ＣＬＫ１及びＣＬＫ２に同期して第１フェイズ（ＣＬＫ１＝Ｌ，ＣＬＫ２＝Ｈ）と第２フェイズ（ＣＬＫ１＝Ｈ，ＣＬＫ２＝Ｌ）を交互に繰り返すことにより、入力電圧Ｖｉよりも高い出力電圧Ｖｏを生成する。以下では、各フェイズの動作状態を個別具体的に説明する。
【００３３】
図４は、昇圧動作の第１フェイズを示す図である。なお、第１フェイズでは、駆動クロック信号ＣＬＫ１がローレベル（＝ＧＮＤ）となり、駆動クロック信号ＣＬＫ２がハイレベル（＝Ｖｉ）となる。
【００３４】
このとき、トランジスタＮ１が順バイアスとなるので、コンデンサＣ１には、入力電圧Ｖｉの入力端からトランジスタＮ１を介して充電電流が流れる。従って、コンデンサＣ１は、その両端間電圧が入力電圧Ｖｉとなるまで充電される。
【００３５】
コンデンサＣ２は、直前の第２フェイズにおいて、その両端間電圧が入力電圧Ｖｉの２倍（＝２Ｖｉ）となるまで充電されている。従って、第１フェイズへの遷移により、コンデンサＣ２の第２端がハイレベル（＝Ｖｉ）に引き上げられると、コンデンサＣ２の第１端は、コンデンサＣ２の電荷保存則に従い、第２端よりもその両端間電圧分だけ高い電圧（＝Ｖｉ＋２Ｖｉ＝３Ｖｉ）に引き上げられる。
【００３６】
このとき、トランジスタＮ３が順バイアスとなるので、コンデンサＣ２とコンデンサＣ３との間では、トランジスタＮ３を介して電荷転送が行われる。その結果、コンデンサＣ３は、その両端間電圧が入力電圧Ｖｉの３倍（＝３Ｖｉ）となるまで充電される。一方、トランジスタＮ２が逆バイアスとなるので、コンデンサＣ２からコンデンサＣ１に電流が逆流することはない。
【００３７】
コンデンサＣ４は、直前の第２フェイズにおいて、その両端間電圧が入力電圧Ｖｉの４倍（＝４Ｖｉ）となるまで充電されている。従って、第１フェイズへの遷移により、コンデンサＣ４の第２端がハイレベル（＝Ｖｉ）に引き上げられると、コンデンサＣ４の第１端は、コンデンサＣ４の電荷保存則に従い、第２端よりもその両端間電圧分だけ高い電圧（＝Ｖｉ＋４Ｖｉ＝５Ｖｉ）に引き上げられる。
【００３８】
このとき、トランジスタＮ５が順バイアスとなるので、コンデンサＣ４とコンデンサＣｏとの間では、トランジスタＮ５を介して電荷転送が行われる。その結果、コンデンサＣｏは、その両端間電圧が入力電圧Ｖｉの５倍（＝５Ｖｉ）となるまで充電される。一方、トランジスタＮ４が逆バイアスとなるので、コンデンサＣ４からコンデンサＣ３に電流が逆流することはない。
【００３９】
図５は、昇圧動作の第２フェイズを示す図である。なお、第２フェイズでは、駆動クロック信号ＣＬＫ１がハイレベル（＝Ｖｉ）となり、駆動クロック信号ＣＬＫ２がローレベル（＝ＧＮＤ）となる。
【００４０】
コンデンサＣ１は、直前の第１フェイズにおいて、その両端間電圧が入力電圧Ｖｉとなるまで充電されている。従って、第２フェイズへの遷移により、コンデンサＣ１の第２端がハイレベル（＝Ｖｉ）に引き上げられると、コンデンサＣ１の第１端は、コンデンサＣ１の電荷保存則に従い、第２端よりもその両端間電圧分だけ高い電圧（＝Ｖｉ＋Ｖｉ＝２Ｖｉ）に引き上げられる。
【００４１】
このとき、トランジスタＮ２が順バイアスとなるので、コンデンサＣ１とコンデンサＣ２との間では、トランジスタＮ２を介して電荷転送が行われる。その結果、コンデンサＣ２は、その両端間電圧が入力電圧Ｖｉの２倍（＝２Ｖｉ）となるまで充電される。一方、トランジスタＮ１が逆バイアスとなるので、コンデンサＣ１から入力電圧Ｖｉの入力端に電流が逆流することはない。
【００４２】
コンデンサＣ３は、直前の第１フェイズにおいて、その両端間電圧が入力電圧Ｖｉの３倍（＝３Ｖｉ）となるまで充電されている。従って、第２フェイズへの遷移により、コンデンサＣ３の第２端がハイレベル（＝Ｖｉ）に引き上げられると、コンデンサＣ３の第１端は、コンデンサＣ３の電荷保存則に従い、第２端よりもその両端間電圧分だけ高い電圧（＝Ｖｉ＋３Ｖｉ＝４Ｖｉ）に引き上げられる。
【００４３】
このとき、トランジスタＮ４が順バイアスとなるので、コンデンサＣ３とコンデンサＣ４との間では、トランジスタＮ４を介して電荷転送が行われる。その結果、コンデンサＣ４は、その両端間電圧が入力電圧Ｖｉの４倍（＝４Ｖｉ）となるまで充電される。一方、トランジスタＮ３が逆バイアスとなるので、コンデンサＣ３からコンデンサＣ２に電流が逆流することはない。
【００４４】
コンデンサＣｏは、直前の第２フェイズにおいて、その両端間電圧が入力電圧Ｖｉの５倍（＝５Ｖｉ）となるまで充電されており、これが出力電圧Ｖｏとして出力される。
【００４５】
このように、チャージポンプ１２０では、駆動クロック信号ＣＬＫ１及びＣＬＫ２に同期して第１フェイズと第２フェイズを交互に繰り返すことにより、入力電圧Ｖｉを５倍に昇圧した出力電圧Ｖｏ（＝５Ｖｉ）が生成される。
【００４６】
ただし、チャージポンプ１２０の構成や動作については、何ら上記に限定されるものではなく、入力電圧Ｖｉを昇圧して出力電圧Ｖｏを生成することができる限り、いかなる構成及び動作を採用しても構わない。
【００４７】
＜出力電圧検出回路＞
図６は、出力電圧検出回路１３０の出力電圧検出動作を示す図であり、上から順番に、出力電圧Ｖｏと帰還信号ＦＢ（＝イネーブル信号ＥＮ）が描写されている。
【００４８】
チャージポンプ１２０の昇圧動作により、出力電圧Ｖｏが上昇して基準電圧Ｖｒｅｆよりも高くなると、帰還信号ＦＢ（＝イネーブル信号ＥＮ）がハイレベルからローレベルに立ち下がる。その結果、ドライバ１１０がオフして、駆動クロック信号ＣＬＫ１及びＣＬＫ２がいずれもローレベルに固定されるので、チャージポンプ１２０が停止する。
【００４９】
その後、チャージポンプ１２０の停止により、出力電圧Ｖｏが低下して基準電圧Ｖｒｅｆよりも低くなると、帰還信号ＦＢ（＝イネーブル信号ＥＮ）がローレベルからハイレベルに立ち上がる。その結果、ドライバ１１０がオンして、駆動クロック信号ＣＬＫ１及びＣＬＫ２が再びパルス駆動されるので、チャージポンプ１２０の昇圧動作が再開する。
【００５０】
上記の動作を繰り返すことにより、出力電圧Ｖｏを基準電圧Ｖｒｅｆ近傍に維持することができる。
【００５１】
＜比較例における問題点＞
図７は、比較例における高電圧発生動作を示す図であり、上から順に、基準クロック信号ＣＬＫ、駆動クロック信号ＣＬＫ１及びＣＬＫ２、イネーブル信号ＥＮ（＝帰還信号ＦＢ）、並びに、出力電圧Ｖｏが描写されている。
【００５２】
先に述べたように、比較例の高電圧発生回路１００では、帰還信号ＦＢがイネーブル信号ＥＮとしてドライバ１１０に直接入力されている。すなわち、イネーブル信号ＥＮは、基準クロック信号ＣＬＫと非同期である。そのため、イネーブル信号ＥＮのオンタイミング（＝イネーブル信号ＥＮの立上りタイミング）において、チャージポンプ１２０が第１フェイズと第２フェイズのいずれから昇圧動作を再開するかは不定である。
【００５３】
なお、チャージポンプ１２０が第２フェイズ（ＣＬＫ１＝Ｈ，ＣＬＫ２＝Ｌ）から昇圧動作を再開した場合には、トランジスタＮ５が逆バイアスとなる状態で出力電圧Ｖｏが上昇し始めるので、出力電圧Ｖｏの跳ね上がりが比較的小さくなる（図中の挙動（Ａ）ないし（Ａ’）を参照）。
【００５４】
一方、チャージポンプ１２０が第１フェイズ（ＣＬＫ１＝Ｌ，ＣＬＫ２＝Ｈ）から昇圧動作を再開した場合には、トランジスタＮ５が順バイアスとなる状態で出力電圧Ｖｏが上昇し始めるので、出力電圧Ｖｏの跳ね上がりが比較的大きくなる（図中の挙動（Ｂ）ないし（Ｂ’）を参照）。
【００５５】
また、チャージポンプ１２０は、イネーブル信号ＥＮがハイレベルに立ち上がるタイミングで昇圧動作を開始するので、その開始タイミングのばらつきに伴い、出力電圧Ｖｏの跳ね上がり方もばらつく。例えば、イネーブル信号ＥＮのハイレベル期間中に駆動クロック信号ＣＬＫ１がハイレベルに立ち上がる場合（挙動（Ａ）を参照）と、駆動クロック信号ＣＬＫ１がローレベルに立ち下がる直前にイネーブル信号ＥＮがハイレベルに立ち上がった場合（挙動（Ａ’）を参照）とでは、出力電圧Ｖｏの跳ね上がり方が大きく異なる。
【００５６】
このように、チャージポンプ１２０における昇圧再開時の動作フェイズ、ないしは、昇圧動作の開始タイミングが不均一であると、出力電圧検出回路１３０の検出速度、イネーブル信号ＥＮの論理切替速度、及び、リークによる出力電圧Ｖｏの低下速度などの影響を受けて、昇圧再開時における出力電圧Ｖｏの跳ね上がりがばらつくので、高電圧発生回路１００の入出力特性が悪化してしまう。
【００５７】
図８は、比較例における入出力特性を示す図である。本図から、比較例の高電圧発生回路１００では、入力電圧Ｖｉに対する出力電圧Ｖｏのばらつきが大きいことが分かる。そのため、出力電圧Ｖｏが規格下限値ＶｏＬを下回らないように、マージンを大きく設定せざるを得ず、消費電力や回路規模（昇圧段数）を不必要に増大しなければならなくなる。
【００５８】
＜高電圧発生回路（第１実施形態）＞
図９は、高電圧発生回路の第１実施形態を示す図である。第１実施形態の高電圧発生回路１００は、先の比較例（図１）をベースとしつつ、同期回路１４０をさらに有する。そこで、先の比較例と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、第１実施形態の特徴部分について重点的に説明する。
【００５９】
同期回路１４０は、Ｄフリップフロップ１４１とＡＮＤゲート１４２を含み、ドライバ１１０のイネーブル信号ＥＮを基準クロック信号ＣＬＫに同期化する。
【００６０】
Ｄフリップフロップ１４１は、クロック入力端に入力される基準クロック信号ＣＬＫの論理レベルが切り替わるタイミング（例えば、基準クロック信号ＣＬＫの立上りタイミング）で、データ入力端（Ｄ）に入力されている帰還信号ＦＢをラッチし、出力端（Ｑ）からラッチ信号Ｓ１４１を出力する順序回路の一例である。
【００６１】
ＡＮＤゲート１４２は、帰還信号ＦＢとラッチ信号Ｓ１４１との論理積演算によりイネーブル信号ＥＮを生成する論理ゲートの一例である。従って、イネーブル信号ＥＮは、帰還信号ＦＢとラッチ信号Ｓ１４１の少なくとも一方がローレベルであるときにローレベルとなり、帰還信号ＦＢとラッチ信号Ｓ１４１の両方がいずれもハイレベルであるときにハイレベルとなる。
【００６２】
上記構成から成る同期回路１４０によれば、基準クロック信号ＣＬＫに同期して帰還信号ＦＢをラッチすることによりイネーブル信号ＥＮを生成することができる。
【００６３】
特に、本実施形態では、イネーブル信号ＥＮのオンタイミング（＝立上りタイミング）のみが基準クロック信号ＣＬＫに同期化されており、イネーブル信号ＥＮのオフタイミング（＝立下りタイミング）は、基準クロック信号ＣＬＫに対して非同期とされている。このような構成とすることにより、出力電圧Ｖｏが基準電圧Ｖｒｅｆよりも高くなったときには、イネーブル信号ＥＮを遅滞なくローレベルに立ち下げて、ドライバ１１０（延いてはチャージポンプ１２０）をオフすることができるので、出力電圧Ｖｏの不必要な上昇を抑えることが可能となる。
【００６４】
図１０は、第１実施形態における高電圧発生動作を示す図であり、上から順に、基準クロック信号ＣＬＫ、駆動クロック信号ＣＬＫ１及びＣＬＫ２、帰還信号ＦＢ、イネーブル信号ＥＮ、並びに、出力電圧Ｖｏが描写されている。
【００６５】
先にも述べたように、第１実施形態の高電圧発生回路１００では、イネーブル信号ＥＮが基準クロック信号ＣＬＫに同期化されている。従って、ドライバ１１０は、イネーブル信号ＥＮのオンタイミング（＝イネーブル信号ＥＮの立上りタイミング）において、チャージポンプ１２０が常に所定の状態から昇圧動作を開始するように、駆動クロック信号ＣＬＫ１及びＣＬＫ２を生成することができる。
【００６６】
より具体的に述べると、ドライバ１１０は、イネーブル信号ＥＮのオンタイミングにおいて、常に、駆動クロック信号ＣＬＫ１をハイレベルとして駆動クロック信号ＣＬＫ２をローレベルとする状態からその動作を再開する。従って、チャージポンプ１２０は、常に第２フェイズ（＝トランジスタＮ５が逆バイアスとなる状態）から昇圧動作を再開するので、出力電圧Ｖｏの跳ね上がりが毎回小さく抑えられる。
【００６７】
このように、第１実施形態の高電圧発生回路１００であれば、チャージポンプ１２０における昇圧再開時の動作フェイズを固定し、出力電圧Ｖｏの跳ね上がりを均一化することができるので、高電圧発生回路１００の入出力特性を改善することが可能となる。
【００６８】
図１１は、第１実施形態における入出力特性を示す図である。なお、実線は第１実施形態の挙動を示しており、破線は比較例の挙動（図８と同様）を対比のために示している。
【００６９】
本図から、第１実施形態（図９）の高電圧発生回路１００では、先出の比較例（図１）と比べて、入力電圧Ｖｉに対する出力電圧Ｖｏのばらつきが小さく抑えられていることが分かる。従って、出力電圧Ｖｏのマージンを最小限に設定することが可能となるので、消費電力や回路規模（昇圧段数）を不必要に増大せずに済み、低コスト化にも寄与し得る。
【００７０】
＜高電圧発生回路（第２実施形態）＞
図１２は、高電圧発生回路の第２実施形態を示す図である。第２実施形態の高電圧発生回路１００は、先出の第１実施形態（図２）をベースとしつつ、同期回路１４０のＡＮＤゲート１４２が割愛されており、Ｄフリップフロップ１４１で生成されるラッチ信号Ｓ１４１がイネーブル信号ＥＮとしてそのまま出力されている。
【００７１】
すなわち、Ｄフリップフロップ１４１は、基準クロック信号ＣＬＫに同期して帰還信号ＦＢをラッチすることにより、イネーブル信号ＥＮを生成する順序回路として機能する。従って、本実施形態では、先の第１実施形態（図９）と異なり、イネーブル信号ＥＮのオンタイミング及びオフタイミングの双方が基準クロック信号ＣＬＫに同期化される。
【００７２】
このような構成とすることにより、先出の第１実施形態（図２）と比べて、同期回路１４０の構成要素を削減することができるので、高電圧発生回路１００の小規模化や低コスト化を実現することが可能となる。
【００７３】
＜メモリ装置＞
図１３は、これまでに説明してきた高電圧発生回路１００が搭載されるメモリ装置の一構成例を示す図である。本構成例のメモリ装置１０は、メモリバンク１１と、メモリコントローラ１２と、データレジスタ１３と、リード／ライトアンプ１４と、アドレスレジスタ１５と、アドレスデコーダ１６と、電源電圧検出部１７と、高電圧生成部１８を有する不揮発性半導体記憶装置（例えば、ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］）である。
【００７４】
メモリバンク１１は、メモリコントローラ１２によってリード／ライト制御されるメモリセルの集合体（例えば１〜３２ｋビット）である。
【００７５】
メモリコントローラ１２は、不図示のマスタとシリアルデータ通信を行い、マスタから与えられる各種コマンドに応じてメモリバンク１１のリード／ライト制御などを行う。なお、シリアルデータ通信方式としては、４線式（ＣＳＢ、ＳＣＫ、ＳＩ、ＳＯ）のＳＰＩ［serial peripheral interface］方式のほかに、３線式（ＣＳ、ＳＫ、ＤＩＯ）のマイクロワイヤ方式や２線式（ＳＤＡ、ＳＣＬ）のＩ２Ｃ方式などを採用しても構わない。
【００７６】
データレジスタ１３は、メモリコントローラ１２の指示に基づいて、メモリバンク１１のリードデータやライトデータを一時的に格納する。具体的に述べると、メモリバンク１１から読み出されたリードデータは、データレジスタ１３に一時格納された後、データ出力端子ＳＯから外部出力される。一方、データ入力端子ＳＩから外部入力されたライトデータは、データレジスタ１３に一時格納された後、メモリバンク１１に書き込まれる。
【００７７】
リード／ライトアンプ１４は、センスアンプや書込電圧印加回路を含み、メモリコントローラ１２の指示に基づいて、メモリバンク１１に対するリード／ライト動作を行う。
【００７８】
アドレスレジスタ１５は、メモリコントローラ１２の指示に基づいて、データ入力端子ＳＩから外部入力されたアドレスデータを一時的に格納する。
【００７９】
アドレスデコーダ１６は、メモリコントローラ１２の指示に基づいて、アドレスレジスタ１５に一時格納されたアドレスデータを読み出し、メモリバンク１１のワードラインやセンスラインを駆動する。
【００８０】
電源電圧検出部１７は、電源端子ＶＣＣに印加される電源電圧Ｖｃｃが所定の閾値電圧Ｖｔｈを上回っているか否かを検出し、その検出結果をメモリコントローラ１２に出力する。この検出結果を受けたメモリコントローラ１２は、例えば、電源電圧Ｖｃｃが閾値電圧Ｖｔｈを下回っている間、メモリバンク１１への書き込み動作を禁止する。このような構成とすることにより、低電圧異常時におけるメモリバンク１１への誤書き込みを防止することができる。
【００８１】
高電圧生成部１８は、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから高電圧ＨＶ（＞Ｖｃｃ）を生成し、これをリード／ライトアンプ１４とアドレスデコーダ１６に供給する。高電圧生成部１８としては、これまでに説明してきた高電圧発生回路１００を用いることができる。
【００８２】
なお、上記した種々の回路部のうち、メモリコントローラ１２、データレジスタ１３、リード／ライトアンプ１４、アドレスレジスタ１５、アドレスデコーダ１６、電源電圧検出部１７、及び、高電圧生成部１８は、それぞれ、メモリバンク１１を駆動するメモリ駆動装置２０の構成要素として機能する。
【００８３】
＜その他の変形例＞
なお、上記の実施形態では、メモリ装置１０の電源として、高電圧発生回路１００を適用した構成を例に挙げて説明を行ったが、高電圧発生回路１００の適用対象は、何らこれに限定されるものではなく、他のアプリケーションにも広く適用することが可能である。
【００８４】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８５】
本明細書中に開示されている高電圧発生回路は、例えば、メモリ駆動装置及びこれを用いたメモリ装置の電源として好適に利用することが可能である。
【符号の説明】
【００８６】
１０    メモリ装置
１１    メモリバンク
１２    メモリコントローラ
１３    データレジスタ
１４    リード／ライトアンプ
１５    アドレスレジスタ
１６    アドレスデコーダ
１７    電源電圧検出部
１８    高電圧生成部
１００    高電圧発生回路
１１０    ドライバ
１１１    ＡＮＤゲート
１１２    インバータ
１１３    バッファ
１１４    ＮＯＲゲート
１２０    チャージポンプ
１３０    出力電圧検出回路
１４０    同期回路
１４１    Ｄフリップフロップ（順序回路の一例）
１４２    ＡＮＤゲート（論理ゲートの一例）
Ｃ１〜Ｃ４    フライングコンデンサ
Ｃｏ    出力コンデンサ
Ｎ１〜Ｎ５    電荷転送トランジスタ（ＮＭＯＳＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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