(57)【要約】【課題】スナバ回路のスイッチング素子による可聴域ノイズの発生を抑制することができるスイッチング電源装置を提供する。【解決手段】スイッチング電源装置１において、スナバ回路５０は、ＦＥＴＱ５、Ｑ６の逆回復時間に起因するサージ電力を蓄電するスナバコンデンサＣ、当該スナバコンデンサＣに蓄電されたサージ電力を放電するＦＥＴＱ７、及び、ＦＥＴＱ７の後段に設けられるスナバインダクタ５１を含んで構成される。制御部８０は、サージ電力に基づいてスナバ回路５０のＦＥＴＱ７をオンする実オンデューティを制御する。制御部８０は、実オンデューティの下限を表すオンデューティ下限値を設定可能である。オンデューティ下限値は、スナバインダクタ５１に流れる電流が連続して流れる電流連続モード時においてＦＥＴＱ７に設定される実オンデューティより小さく且つ０より大きい。【選択図】図１
2019187004.tif 000002
【特許請求の範囲】
【請求項１】
直流電源から供給される直流電力を交流電力に変換するスイッチング回路と、
前記スイッチング回路により変換された前記交流電力を整流する複数の整流素子を含んで構成される整流回路と、
前記複数の整流素子の逆回復時間に起因するサージ電力を蓄電する蓄電素子、前記蓄電素子に蓄電された前記サージ電力を放電するスイッチング素子、及び、前記スイッチング素子の後段に設けられるインダクタを含んで構成されるスナバ回路と、
前記サージ電力に基づいて前記スイッチング素子をオンするオンデューティを制御する制御部と、を備え、
前記制御部は、前記オンデューティの下限を表すオンデューティ下限値を設定可能であり、
前記オンデューティ下限値は、前記インダクタに流れる電流が連続して流れる電流連続モード時において前記スイッチング素子に設定されるオンデューティより小さく且つ０より大きいことを特徴とするスイッチング電源装置。
【請求項２】
前記オンデューティ下限値は、前記スナバ回路から出力される電流の最小値であるスナバ電流最小値を出力可能な前記スイッチング素子のオンデューティ以上である請求項１に記載のスイッチング電源装置。
【請求項３】
前記制御部は、前記サージ電力に基づいて前記スイッチング素子をオンするオンデューティが前記オンデューティ下限値未満の場合、前記オンデューティ下限値で前記スイッチング素子をオンする請求項１又は２に記載のスイッチング電源装置。
【請求項４】
前記制御部は、前記インダクタに流れる電流が不連続で流れる電流不連続モードを含んで構成され、少なくとも前記電流不連続モードの場合に、前記オンデューティ下限値を設定可能である請求項１〜３のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来、スイッチング電源装置として、例えば、特許文献１には、直流電源の電圧を変圧するＤＣ／ＤＣコンバータが開示されている。ＤＣ／ＤＣコンバータは、例えば、直流電源から供給される直流電力をインバータにより交流電力に変換し当該交流電力をトランスにより変圧する。そして、ＤＣ／ＤＣコンバータは、変圧した交流電力を整流回路により整流して直流電力を生成し当該直流電力を平滑して負荷部に供給する。この場合、ＤＣ／ＤＣコンバータは、例えば、トランスの漏れインダクタンス等によりサージ電力が発生することがある。ＤＣ／ＤＣコンバータは、スナバ回路を設けることにより負荷部に供給されるサージ電力を抑制している。スナバ回路は、例えば、サージ電力をコンデンサに蓄電することにより負荷部に供給されるサージ電力を抑制する。スナバ回路は、コンデンサにサージ電力が蓄電されている場合、スイッチング素子がオンされ当該サージ電力を負荷部に供給する。また、スナバ回路は、コンデンサにサージ電力が蓄電されていない場合、スイッチング素子がオフされ当該サージ電力を負荷部に供給しない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−７０７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スナバ回路は、サージ電力のサージ量によってはスイッチング素子がオンとオフとを繰り返して間欠的に動作し可聴域ノイズを発生することがあり、この点で改善の余地がある。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであって、スナバ回路のスイッチング素子による可聴域ノイズの発生を抑制することができるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係るスイッチング電源装置は、直流電源から供給される直流電力を交流電力に変換するスイッチング回路と、前記スイッチング回路により変換された前記交流電力を整流する複数の整流素子を含んで構成される整流回路と、前記複数の整流素子の逆回復時間に起因するサージ電力を蓄電する蓄電素子、前記蓄電素子に蓄電された前記サージ電力を放電するスイッチング素子、及び、前記スイッチング素子の後段に設けられるインダクタを含んで構成されるスナバ回路と、前記サージ電力に基づいて前記スイッチング素子をオンするオンデューティを制御する制御部と、を備え、前記制御部は、前記オンデューティの下限を表すオンデューティ下限値を設定可能であり、前記オンデューティ下限値は、前記インダクタに流れる電流が連続して流れる電流連続モード時において前記スイッチング素子に設定されるオンデューティより小さく且つ０より大きいことを特徴とする。
【０００７】
上記スイッチング電源装置において、前記オンデューティ下限値は、前記スナバ回路から出力される電流の最小値であるスナバ電流最小値を出力可能な前記スイッチング素子のオンデューティ以上であることが好ましい。
【０００８】
上記スイッチング電源装置において、前記制御部は、前記サージ電力に基づいて前記スイッチング素子をオンするオンデューティが前記オンデューティ下限値未満の場合、前記オンデューティ下限値で前記スイッチング素子をオンすることが好ましい。
【０００９】
上記スイッチング電源装置において、前記制御部は、前記インダクタに流れる電流が不連続で流れる電流不連続モードを含んで構成され、少なくとも前記電流不連続モードの場合に、前記オンデューティ下限値を設定可能であることが好ましい。
【発明の効果】
【００１０】
本発明に係るスイッチング電源装置は、サージ電力が相対的に少ない場合に、スナバ回路のスイッチング素子をオンデューティ下限値で動作させることができ、当該スイッチング素子が間欠動作することを抑制することができる。この結果、スイッチング電源装置は、スイッチング素子のオンオフ動作による可聴域ノイズの発生を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係るスイッチング電源装置の構成例を示す回路図である。
【図２】図２は、実施形態に係る電流連続モード及び電流不連続モードにおけるオンデューティを示す図である。
【図３】図３は、実施形態に係る電流連続モードにおいてスナバインダクタに流れる電流の波形を示す図である。
【図４】図４は、実施形態に係る電流不連続モードにおいてスナバインダクタに流れる電流の波形を示す図である。
【図５】図５は、実施形態に係る電流臨界モードにおいてスナバインダクタに流れる電流の波形を示す図である。
【図６】図６は、比較例に係るスナバ回路の動作例（オンデューティ下限値なし）を示すシーケンスチャートである。
【図７】図７は、実施形態に係るスナバ回路の動作例（オンデューティ下限値あり）を示すシーケンスチャートである。
【図８】図８は、実施形態に係るスナバ回路の動作例（電流連続モード）を示すシーケンスチャートである。
【図９】図９は、実施形態に係るスナバ回路の制御例を示すフローチャートである。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【００１３】
〔実施形態〕
実施形態に係るスイッチング電源装置１について説明する。スイッチング電源装置１は、例えば、図１に示すように、車両に搭載された直流電源２の電圧を変換する絶縁型のＤＣＤＣコンバータである。直流電源２は、直流電力を供給する電源である。スイッチング電源装置１は、直流電源２と負荷部３との間に設けられ、直流電源２から供給される電力の電圧を降圧して負荷部３に供給する。スイッチング電源装置１は、例えば、ヒューズ４を介して直流電源２に接続されている。スイッチング電源装置１は、例えば、直流電力を交流電力に変換し当該交流電力をトランス２０により降圧する。そして、スイッチング電源装置１は、降圧された交流電力を整流回路３０により整流して直流電力を生成し当該直流電力を平滑して負荷部３に供給する。この場合、スイッチング電源装置１は、整流回路３０の整流素子による逆回復時間を起因とするサージ電力が発生する場合がある。このとき、スイッチング電源装置１は、スナバ回路５０により出力におけるサージ成分を抑制する。以下、スイッチング電源装置１について詳細に説明する。
【００１４】
スイッチング電源装置１は、スイッチング回路１０と、変圧回路としてのトランス２０と、整流回路３０と、平滑回路４０と、スナバ回路５０と、パルス生成部６０と、ドライブ回路７０と、制御部８０とを備える。なお、スイッチング回路１０、トランス２０、整流回路３０、及び、平滑回路４０は、主回路９０を構成している。
【００１５】
スイッチング回路１０は、直流電源２に接続され、直流電力を交流電力に変換する回路である。スイッチング回路１０は、第１〜第４のスイッチング素子から構成されたフルブリッジ回路である。スイッチング回路１０は、例えば、第１スイッチング素子としてのＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）Ｑ１と、第２スイッチング素子としてのＦＥＴＱ２と、第３スイッチング素子としてのＦＥＴＱ３と、第４スイッチング素子としてのＦＥＴＱ４とを含んで構成される。ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。ＦＥＴＱ１〜Ｑ４は、寄生ダイオード（ボディダイオード）を有している。例えば、ＦＥＴＱ１は寄生ダイオードｄ１を有し、ＦＥＴＱ２は寄生ダイオードｄ２を有し、ＦＥＴＱ３は寄生ダイオードｄ３を有し、ＦＥＴＱ４は寄生ダイオードｄ４を有している。
【００１６】
スイッチング回路１０は、第１直列回路１１と、第２直列回路１２とを含んで構成される。第１直列回路１１は、ＦＥＴＱ１と、当該ＦＥＴＱ１のソース端子にドレイン端子が直列接続されるＦＥＴＱ２とを含んで構成される。第１直列回路１１は、ＦＥＴＱ１のドレイン端子が直流電源２の正極に接続され、ＦＥＴＱ２のソース端子が直流電源２の負極に接続されることで、直流電源２の正極と負極との間に接続される。第２直列回路１２は、ＦＥＴＱ３と、当該ＦＥＴＱ３のソース端子にドレイン端子が直列接続されるＦＥＴＱ４とを含んで構成される。第２直列回路１２は、ＦＥＴＱ３のドレイン端子が直流電源２の正極に接続され、ＦＥＴＱ４のソース端子が直流電源２の負極に接続されることで、直流電源２の正極と負極との間に接続される。さらに、第２直列回路１２は、ＦＥＴＱ３のドレイン端子がＦＥＴＱ１のドレイン端子に接続され、ＦＥＴＱ４のソース端子がＦＥＴＱ２のソース端子に接続されることで、第１直列回路１１に並列接続される。ＦＥＴＱ１〜Ｑ４は、交流電流が流れる方向とは逆方向に寄生ダイオードｄ１〜ｄ４がそれぞれ設けられる。スイッチング回路１０は、直流電源２から供給される直流電力をＦＥＴＱ１〜Ｑ４により交流電力に変換し当該交流電力をトランス２０の１次巻線２１に供給する。なお、スイッチング回路１０の前段には平滑用コンデンサ５が設けられている。
【００１７】
１次巻線２１は、２次巻線２２と共にトランス２０を構成し、交流電力の電圧を変圧するインダクタである。１次巻線２１は、一端２１ａがＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子との接続線に接続され、他端２１ｂがＦＥＴＱ３のソース端子とＦＥＴＱ４のドレイン端子との接続線に接続される。
【００１８】
２次巻線２２は、１次巻線２１に磁気結合され当該１次巻線２１と共にトランス２０を構成する。２次巻線２２は、２次巻線部２２Ａと、２次巻線部２２Ｂとを含んで構成され、２次巻線部２２Ａの一端２２ａと２次巻線部２２Ｂの一端２２ｂとがセンタタップＣＴでお互いに接続される。トランス２０の降圧の度合は、１次巻線２１と２次巻線２２（２次巻線部２２Ａ、２２Ｂ）との巻数比（変圧比）に応じて定められる。センタタップＣＴは、平滑回路４０の平滑用インダクタ４１等を介して負荷部３の正極に接続される。２次巻線２２は、２次巻線部２２Ａの他端２２ｃが整流回路３０のＦＥＴＱ６（整流素子）を介して負荷部３の負極に接続され、２次巻線部２２Ｂの他端２２ｄが整流回路３０のＦＥＴＱ５（整流素子）を介して負荷部３の負極に接続される。
【００１９】
整流回路３０は、交流電力を整流して直流電力を生成する回路である。整流回路３０は、ＦＥＴＱ５と、ＦＥＴＱ６とを含んで構成される。ＦＥＴＱ５は、寄生ダイオードｄ５を有し、ＦＥＴＱ６は、寄生ダイオードｄ６を有している。ＦＥＴＱ５は、ドレイン端子が２次巻線部２２Ｂの他端２２ｄに接続され、ソース端子が負荷部３の負極に接続される。ＦＥＴＱ６は、ドレイン端子が２次巻線部２２Ａの他端２２ｃに接続され、ソース端子が負荷部３の負極に接続される。整流回路３０は、ＦＥＴＱ５、Ｑ６がオンオフ制御されることにより、２次巻線２２から負荷部３に供給される交流電力を整流して直流電力を生成し当該直流電力を平滑回路４０を介して負荷部３に供給する。
【００２０】
平滑回路４０は、直流電力を平滑する回路である。平滑回路４０は、平滑用インダクタ４１と、平滑用コンデンサ４２とを備える。平滑用インダクタ４１は、一端４１ａがセンタタップＣＴに接続され他端４１ｂが負荷部３の正極に接続される。平滑用コンデンサ４２は、一端４２ａが負荷部３の負極に接続され、他端４２ｂが負荷部３の正極に接続される。平滑回路４０は、整流回路３０により整流された直流電力（脈流電力）を平滑し、平滑した直流電力を負荷部３に供給する。
【００２１】
スナバ回路５０は、電力のサージ成分（サージ電力）を抑制する回路である。スナバ回路５０は、蓄電素子としてのスナバコンデンサＣと、ダイオードｄ９と、ＦＥＴＱ７と、平滑用のスナバインダクタ（インダクタ）５１とを含んで構成される。本実施形態では、スナバ回路５０は、整流回路３０のＦＥＴＱ５、Ｑ６における寄生ダイオードｄ５、ｄ６の逆回復時間に起因して出力されるサージ電力をスナバコンデンサＣに蓄電することで、出力におけるサージ成分を抑制する。スナバコンデンサＣは、電力を蓄電するコンデンサであり、ダイオードｄ７を介してＦＥＴＱ５に接続される。具体的には、スナバコンデンサＣの一端がダイオードｄ７のカソード端子に接続され、ダイオードｄ７のアノード端子がＦＥＴＱ５のドレイン端子に接続される。同様に、スナバコンデンサＣは、ダイオードｄ８を介してＦＥＴＱ６に接続される。具体的には、スナバコンデンサＣの一端がダイオードｄ８のカソード端子に接続され、ダイオードｄ８のアノード端子がＦＥＴＱ６のドレイン端子に接続される。
【００２２】
ＦＥＴＱ７は、スナバコンデンサＣに蓄電されたサージ電力を負荷部３に供給するように切り替えるスイッチング素子である。ＦＥＴＱ７は、スナバコンデンサＣと負荷部３の正極との間に配置される。ＦＥＴＱ７は、ドレイン端子がスナバコンデンサＣの一端に接続され、ソース端子がスナバインダクタ５１を介して負荷部３の正極に接続される。ＦＥＴＱ７は、後述する制御部８０によりオンされ、スナバコンデンサＣに蓄電されたサージ電力を負荷部３に供給し回生する。また、ＦＥＴＱ７は、制御部８０によりオフされ、スナバコンデンサＣにサージ電力を蓄電する。
【００２３】
スナバインダクタ５１は、平滑用コンデンサ４２と共にスナバ平滑回路を構成する。スナバインダクタ５１は、一端がＦＥＴＱ７のソース端子に接続され、他端が平滑用コンデンサ４２と負荷部３の正極との接続点に接続される。スナバ平滑回路は、ＦＥＴＱ７がオンされることでスナバコンデンサＣから供給される電力を平滑して負荷部３に供給する。
【００２４】
パルス生成部６０は、スイッチング回路１０、整流回路３０、及び、スナバ回路５０を駆動するための駆動パルス信号Ｐｓを生成する回路である。パルス生成部６０は、ドライブ回路７０及び制御部８０に接続され、制御部８０から出力された制御信号に基づいて生成した駆動パルス信号Ｐｓをドライブ回路７０に出力する。
【００２５】
ドライブ回路７０は、スイッチング回路１０、整流回路３０、及び、スナバ回路５０を駆動する回路である。ドライブ回路７０は、例えば、スイッチング回路１０のＦＥＴＱ１〜Ｑ４、整流回路３０のＦＥＴＱ５、Ｑ６、及び、スナバ回路５０のＦＥＴＱ７を駆動する。ドライブ回路７０は、パルス生成部６０に接続され、パルス生成部６０から駆動パルス信号Ｐｓが出力される。そして、ドライブ回路７０は、当該駆動パルス信号Ｐｓに基づいてスイッチング回路１０、整流回路３０、及び、スナバ回路５０を駆動する。
【００２６】
制御部８０は、スイッチング回路１０、整流回路３０、及び、スナバ回路５０を制御する回路である。制御部８０は、例えば、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。ＲＯＭは、各種回路を制御するためのソフトウェアや各種回路の設定値等を記憶している。ＲＯＭは、例えば、スナバ回路５０のＦＥＴＱ７のオンデューティの下限を表すオンデューティ下限値Ｄｔｈを記憶している。ここで、オンデューティとは、ＦＥＴＱ７等のスイッチング素子を制御するパルス信号において、当該スイッチング素子をオンするパルス幅が１パルス周期に占める割合である。オンデューティ下限値Ｄｔｈは、図２に示すように、スナバ回路５０のスナバインダクタ５１に流れる電流が連続して流れる電流連続モードにおいてＦＥＴＱ７に設定される実オンデューティＤ２（Ｄmax）より小さく且つ０より大きい。つまり、オンデューティ下限値Ｄｔｈは、電流連続モードにおける降圧比（負荷電圧Ｖｏ／スナバ回路入力電圧Ｖsi）よりも小さくする。これにより、制御部８０は、オンデューティ下限値Ｄｔｈを設定した場合に、直流電源２から主回路９０を介して負荷部３に流れる電流がスナバ回路５０に流れることを抑制できる。従って、スイッチング電源装置１は、直流電源２から負荷部３に供給される電力の損失を抑制することができる。オンデューティ下限値Ｄｔｈは、電流連続モードにおいてＦＥＴＱ７に設定される実オンデューティＤ２（Ｄmax）より小さく、且つ、スナバ回路５０から出力される電流の最小値であるスナバ電流最小値αを出力可能なＦＥＴＱ７の実オンデューティＤ２以上であることが好ましい。また、オンデューティ下限値Ｄｔｈは、スナバ回路５０からスナバ電流最小値αを出力可能なＦＥＴＱ７の実オンデューティＤ２であることがより好ましい。なお、スナバ電流最小値αは、スナバ回路５０を構成するＦＥＴＱ７等の構成部品の性能に応じて適宜定められる。
【００２７】
制御部８０は、スイッチング回路１０のＦＥＴＱ１〜Ｑ４のゲート端子に電圧を印加してオンオフ制御し直流電力を交流電力に変換するように制御する。また、制御部８０は、整流回路３０のＦＥＴＱ５、Ｑ６のゲート端子に電圧を印加してオンオフ制御し交流電力を整流するように制御する。ここで、スイッチング電源装置１は、整流回路３０のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるときに、整流回路３０のＦＥＴＱ５、Ｑ６の寄生ダイオードｄ５、ｄ６に蓄積されたキャリアによって逆方向に電流が流れる逆回復時間が発生する。このとき、スイッチング電源装置１は、トランス２０の２次巻線部２２Ａの他端２２ｃと２次巻線部２２Ｂの他端２２ｄとの間にサージ電力の電圧（サージ電圧）が生じる。つまり、サージ電力は、整流回路３０のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるタイミングで、寄生ダイオードｄ５、ｄ６に蓄積されたキャリアによって供給される電力であって定常電力を超える大きな電力である。このため、制御部８０は、スナバ回路５０を制御し、出力におけるサージ成分を抑制する。
【００２８】
制御部８０は、直流電源２の正極側に接続され、当該直流電源２により印加される電源電圧Ｖｉを検出する。また、制御部８０は、負荷部３の正極側に接続され、当該負荷部３に印加される負荷電圧Ｖｏ及びスナバ回路出力電流Ｉｏを検出する。また、制御部８０は、スナバコンデンサＣに接続され、当該スナバコンデンサＣに印加されるスナバ回路入力電圧Ｖsiを検出する。そして、制御部８０は、電源電圧Ｖｉ、負荷電圧Ｖｏ、スナバ回路出力電流Ｉｏ、及び、スナバ回路入力電圧Ｖsiに基づいてスナバ回路５０を制御する。
【００２９】
制御部８０は、以下の式（１）により電流臨界モードにおけるオンデューティである臨界オンデューティＤ１を算出する。ここで、制御部８０は、スナバ回路５０のスナバインダクタ５１を流れる電流が連続して流れる電流連続モード（図３参照）と、スナバ回路５０のスナバインダクタ５１を流れる電流が不連続で流れる電流不連続モード（図４参照）と、電流連続モード及び電流不連続モードの境界を表す電流臨界モード（図５参照）とを含んで構成される。式（１）において、Ｖsiはスナバ回路入力電圧を表し、Ｉｏはスナバ回路出力電流を表し、Ｔはスナバインダクタ５１を流れる電流Ｉｓの波形のオン幅Ｔonとオフ幅Ｔoffとの合計を表し、Ｔonは当該電流Ｉｓの波形のオン幅Ｔonを表し、Ｌはスナバインダクタ５１のインダクタンスを表す。
【００３０】
【数１】
2019187004.tif 000003
【００３１】
制御部８０は、さらに、以下の式（２）により実測した実オンデューティＤ２を算出する。式（２）において、Ｖｏは負荷電圧を表し、Ｖｉは電源電圧を表す。
Ｄ２＝Ｖｏ／Ｖｉ  ・・・（２）
【００３２】
制御部８０は、臨界オンデューティＤ１及び実オンデューティＤ２に基づいて電流連続モード及び電流不連続モードを判定する。制御部８０は、例えば、実オンデューティＤ２が臨界オンデューティＤ１以上である場合、図３に示す電流連続モードであると判定する。また、制御部８０は、実オンデューティＤ２が臨界オンデューティＤ１未満である場合、図４に示す電流不連続モードであると判定する。
【００３３】
制御部８０は、電流連続モードである場合、以下の式（３）に基づいて負荷電圧Ｖｏを算出する。式（３）において、Ｄ２は実オンデューティであり、Ｖsiはスナバ回路入力電圧である。
Ｖｏ＝Ｄ２×Ｖsi  ・・・（３）
【００３４】
制御部８０は、電流不連続モードである場合、以下の式（４）に基づいて負荷電圧Ｖｏを算出する。式（４）において、Ｖsiはスナバ回路入力電圧を表し、Ｉｏはスナバ回路出力電流を表し、Ｔはスナバインダクタ５１を流れる電流Ｉｓの波形のオン幅Ｔonとオフ幅Ｔoffとの合計を表し、Ｔonは当該電流Ｉｓの波形のオン幅Ｔonを表し、Ｌはスナバインダクタ５１のインダクタンスを表す。
【００３５】
【数２】
2019187004.tif 000004
【００３６】
制御部８０は、上述の式（２）に基づいて、電流連続モードにおける実オンデューティＤ２を算出する。
【００３７】
また、制御部８０は、上述の式（３）及び式（４）に基づいて、電流不連続モードにおける実オンデューティＤ２を算出する以下の式（５）を導出する。式（５）において、Ｖsiはスナバ回路入力電圧を表し、Ｉｏはスナバ回路出力電流を表し、Ｔはスナバインダクタ５１を流れる電流Ｉｓの波形のオン幅Ｔonとオフ幅Ｔoffとの合計を表し、Ｔonは当該電流Ｉｓの波形のオン幅Ｔonを表し、Ｌはスナバインダクタ５１のインダクタンスを表す。
【数３】
2019187004.tif 000005
【００３８】
制御部８０は、実オンデューティＤ２とオンデューティ下限値Ｄｔｈとを比較し、実オンデューティＤ２がオンデューティ下限値Ｄｔｈ以上の場合、実オンデューティＤ２でＦＥＴＱ７をオンする制御信号をパルス生成部６０に出力する。制御部８０は、実オンデューティＤ２がオンデューティ下限値Ｄｔｈ未満の場合、オンデューティ下限値ＤｔｈでＦＥＴＱ７をオンする制御信号をパルス生成部６０に出力する。これにより、制御部８０は、サージ電力が相対的に少ない場合に、オンデューティ下限値Ｄｔｈでスイッチング素子を駆動することができ、スナバ回路５０のＦＥＴＱ７が間欠動作することを抑制することができる。
【００３９】
ここで、比較例に係るスナバ回路（図示省略）は、オンデューティ下限値Ｄｔｈが設けられていないので、図６に示すように、当該スナバ回路のＦＥＴが間欠動作することがある。比較例に係るスナバ回路は、スナバ回路入力電圧Ｖsiが一定値以上である場合にオンされるが、電流不連続モードのようにサージ電力が相対的に少ない場合、ＦＥＴをオンする駆動パルス信号Ｐｓの周期Ｋ１が所望のスイッチング周波数の周期よりも長くなり、可聴域ノイズ（２０Ｈｚ〜２０ＫＨｚ程度）を発生することがある。比較例に係るスナバ回路は、図６に示すように、スナバインダクタ５１に電流Ｉｓが流れる。
【００４０】
これに対して、実施形態に係るスナバ回路５０は、オンデューティ下限値Ｄｔｈが設けられているので、図７に示すように、電流不連続モードのようにサージ電力が相対的に少ない場合、オンデューティ下限値Ｄｔｈで動作する。これにより、スナバ回路５０は、ＦＥＴＱ７をオンする駆動パルス信号Ｐｓの周期Ｋ２が所望のスイッチング周波数の周期となり、可聴域ノイズ（２０Ｈｚ〜２０ＫＨｚ程度）の発生を抑制できる。スナバ回路５０は、図７に示すように、スナバインダクタ５１に電流Ｉｓが流れる。
【００４１】
なお、スナバ回路５０は、電流連続モードのようにサージ電力が相対的に多い場合、図８に示すように、ＦＥＴＱ７をオンする駆動パルス信号Ｐｓの周期Ｋ３が所望のスイッチング周波数の周期となり、可聴域ノイズ（２０Ｈｚ〜２０ＫＨｚ程度）が発生しない。スナバ回路５０は、図８に示すように、スナバインダクタ５１に電流Ｉｓが流れる。
【００４２】
次に、スイッチング電源装置１の降圧の動作例について説明する。スイッチング電源装置１の制御部８０は、スイッチング回路１０のＦＥＴＱ１、Ｑ４をオンに設定しスイッチング回路１０のＦＥＴＱ２、Ｑ３をオフに設定してトランス２０の１次巻線２１の一端２１ａから他端２１ｂに向けて電流を流す。また、制御部８０は、スイッチング回路１０のＦＥＴＱ１、Ｑ４をオフに設定しスイッチング回路１０のＦＥＴＱ２、Ｑ３をオンに設定してトランス２０の１次巻線２１の他端２１ｂから一端２１ａに向けて電流を流す。制御部８０は、これらの制御を繰り返すことにより、直流電源２から供給される直流電力を交流電力に変換し当該交流電力をトランス２０の１次巻線２１に供給する。トランス２０は、１次巻線２１に交流電力が供給されると、電磁誘導によりトランス２０の２次巻線２２に誘導起電力が発生する。トランス２０は、１次巻線２１と２次巻線２２との巻数比に応じて交流電力を降圧する。整流回路３０は、トランス２０により降圧された交流電力を直流電力に整流する。このとき、制御部８０は、整流回路３０の寄生ダイオードｄ５、ｄ６に順方向電圧が印加される期間に同期してＦＥＴＱ５、Ｑ６をオンに設定する。平滑回路４０は、整流回路３０により整流された直流電力を平滑し負荷部３に供給する。ここで、スイッチング電源装置１は、スナバ回路５０が電流連続モードの場合、上述の式（２）により算出した実オンデューティＤ２に基づいてスナバ回路５０のＦＥＴＱ７をオンする。また、スイッチング電源装置１は、スナバ回路５０が電流不連続モードの場合、上述の式（５）により算出した実オンデューティＤ２に基づいてスナバ回路５０のＦＥＴＱ７をオンする。そして、スイッチング電源装置１は、スナバ回路５０の実オンデューティＤ２がオンデューティ下限値Ｄｔｈ未満の場合、オンデューティ下限値ＤｔｈでＦＥＴＱ７をオンする。
【００４３】
次に、図９を参照してスナバ回路５０の具体的な制御例について説明する。制御部８０は、スナバ回路入力電圧Ｖｓｉ、負荷電圧Ｖｏ、電源電圧Ｖｉ、及び、スナバ回路出力電流Ｉｏを検出する（ステップＳ１）。次に、制御部８０は、実オンデューティＤ２を算出する（ステップＳ２）。制御部８０は、例えば、電流連続モードの場合、上述の式（２）により実オンデューティＤ２を算出し、電流不連続モードの場合、上述の式（５）により実オンデューティＤ２を算出する。次に、制御部８０は、実オンデューティＤ２がオンデューティ下限値Ｄｔｈ未満であるか否かを判定する（ステップＳ３）。制御部８０は、実オンデューティＤ２がオンデューティ下限値Ｄｔｈ未満である場合（ステップＳ３；Ｙｅｓ）、オンデューティ下限値Ｄｔｈをスナバ回路５０のＦＥＴＱ７に設定する（ステップＳ４）。制御部８０は、例えば、オンデューティ下限値ＤｔｈでＦＥＴＱ７をオンする制御信号をパルス生成部６０に出力する。パルス生成部６０は、当該制御信号に基づいて駆動パルス信号Ｐｓを生成する。次に、ドライブ回路７０は、パルス生成部６０により生成された駆動パルス信号Ｐｓに基づいてスナバ回路５０のＦＥＴＱ７を駆動する（ステップＳ５）。なお、制御部８０は、上述のステップＳ３で、実オンデューティＤ２がオンデューティ下限値Ｄｔｈ以上である場合（ステップＳ３；Ｎｏ）、ステップＳ２で算出した実オンデューティＤ２をスナバ回路５０のＦＥＴＱ７に設定する（ステップＳ６）。
【００４４】
以上のように、実施形態に係るスイッチング電源装置１は、スイッチング回路１０と、整流回路３０と、スナバ回路５０と、制御部８０とを備える。スイッチング回路１０は、直流電源２から供給される直流電力を交流電力に変換する。整流回路３０は、スイッチング回路１０により変換された交流電力を整流するＦＥＴＱ５、Ｑ６を含んで構成される。スナバ回路５０は、ＦＥＴＱ５、Ｑ６の逆回復時間に起因するサージ電力を蓄電するスナバコンデンサＣ、当該スナバコンデンサＣに蓄電されたサージ電力を放電するＦＥＴＱ７、及び、ＦＥＴＱ７の後段に設けられるスナバインダクタ５１を含んで構成される。制御部８０は、サージ電力に基づいてスナバ回路５０のＦＥＴＱ７をオンする実オンデューティＤ２を制御する。制御部８０は、実オンデューティＤ２の下限を表すオンデューティ下限値Ｄｔｈを設定可能である。オンデューティ下限値Ｄｔｈは、スナバインダクタ５１に流れる電流が連続して流れる電流連続モード時においてＦＥＴＱ７に設定される実オンデューティＤ２より小さく且つ０より大きい。
【００４５】
この構成により、スイッチング電源装置１は、サージ電力が相対的に少ない場合に、オンデューティ下限値Ｄｔｈでスナバ回路５０のＦＥＴＱ７を駆動することができる。つまり、スイッチング電源装置１は、サージ電力が相対的に少ない場合に、スナバ回路５０のＦＥＴＱ７を所望のスイッチング周波数で動作させることができる。この構成により、スイッチング電源装置１は、スナバ回路５０のＦＥＴＱ７が間欠動作することを抑制でき、スナバ回路５０のＦＥＴＱ７のオンオフ動作による可聴域ノイズの発生を抑制することができる。また、スイッチング電源装置１は、ソフトウェアの制御により可聴域ノイズの発生を抑制できるので、吸音用の部材を使用したり、回路部品を追加したりする必要がなく、部品点数の増加を抑制することができる。これにより、スイッチング電源装置１は、装置の大型化を抑制することができ且つ製造コストを抑制することができる。
【００４６】
上記スイッチング電源装置１において、オンデューティ下限値Ｄｔｈは、スナバ回路５０から出力される電流の最小値であるスナバ電流最小値αを出力可能なＦＥＴＱ７の実オンデューティＤ２以上である。この構成により、スイッチング電源装置１は、オンデューティ下限値Ｄｔｈをより好適に設定することができる。
【００４７】
上記スイッチング電源装置１において、制御部８０は、サージ電力に基づいてＦＥＴＱ７をオンする実オンデューティＤ２がオンデューティ下限値Ｄｔｈ未満の場合、オンデューティ下限値ＤｔｈでＦＥＴＱ７をオンする。この構成により、スイッチング電源装置１は、サージ電力が相対的に少ない場合に、スナバ回路５０のＦＥＴＱ７を所望のスイッチング周波数で動作させることができる。
【００４８】
上記スイッチング電源装置１において、スナバインダクタ５１に流れる電流が不連続で流れる電流不連続モードを含んで構成される。そして、制御部８０は、少なくとも電流不連続モードの場合に、オンデューティ下限値Ｄｔｈを設定可能である。この構成により、スイッチング電源装置１は、電流連続モード又は電流不連続モードに応じてオンデューティ下限値Ｄｔｈでスナバ回路５０のＦＥＴＱ７を制御することができる。
【００４９】
〔変形例〕
次に、実施形態の変形例について説明する。制御部８０は、電流連続モード及び電流不連続モードの両方において、オンデューティ下限値ＤｔｈでＦＥＴＱ７を制御可能とする例について説明したが、これに限定されない。制御部８０は、電流不連続モードの場合にのみオンデューティ下限値ＤｔｈでＦＥＴＱ７を制御可能としてもよい。
【００５０】
また、制御部８０は、電流連続モードと電流不連続モードとでそれぞれ異なるオンデューティ下限値ＤｔｈでＦＥＴＱ７を制御可能としてもよい。
【００５１】
また、オンデューティ下限値Ｄｔｈは、スナバ回路５０からスナバ電流最小値αを出力可能なＦＥＴＱ７の実オンデューティＤ２である例について説明したが、これに限定されない。オンデューティ下限値Ｄｔｈは、例えば、シミュレーション等により可聴域ノイズが発生しないことを確認した値であってもよい。
【００５２】
また、スイッチング回路１０のＦＥＴＱ１〜Ｑ４は、ＭＯＳＦＥＴに限定されず、例えば、ＩＧＢＴ（ＩｎｓｕＬａｔｅｄ  Ｇａｔｅ  ＢｉｐｏＬａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子であってもよい。
【００５３】
また、整流回路３０のＦＥＴＱ５、Ｑ６は、ＭＯＳＦＥＴに限定されず、例えば、ダイオード等の整流素子でもよい。
【符号の説明】
【００５４】
１  スイッチング電源装置
２  直流電源
３  負荷部
１０  スイッチング回路
３０  整流回路
５０  スナバ回路
５１  スナバインダクタ（インダクタ）
８０  制御部
Ｃ  スナバコンデンサ（蓄電素子）
Ｄ２  実オンデューティ（オンデューティ）
Ｄｔｈ  オンデューティ下限値
Ｑ５、Ｑ６  ＦＥＴ（整流素子）
Ｑ７  ＦＥＴ（スイッチング素子）
Ｖｏ  負荷電圧
α  スナバ電流最小値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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