(57)【要約】【課題】ゲート駆動回路の誤動作を防止する。【解決手段】ゲート駆動回路は、クロック信号から１つのクロックパルスを選択して走査信号出力するように前記走査線ごとに設けられた複数の選択回路（６０）を備える。選択回路（６０）は、走査信号を出力するトランジスタ（Ｔ１）と、出力トランジスタ（Ｔ１）の制御端子の電位を低電位に制御するトランジスタ（Ｔ４）と、出力トランジスタ（Ｔ１）が走査信号を出力しないときに、トランジスタ（Ｔ４）の制御端子の電位を高電位に制御するトランジスタ（Ｔ５）と、選択回路（６０）が動作を休止する休止期間におけるトランジスタ（Ｔ５）が動作していない間に、トランジスタ（Ｔ４）の制御端子の電位を高電位に制御するトランジスタ（Ｔｘ）とを有している。【選択図】図５
2019045673.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線のそれぞれに接続された複数の画素に画素信号を与えるために各走査線を選択する走査信号として、クロック信号から１つのクロックパルスを選択して出力するように前記走査線ごとに設けられた複数の選択回路を備え、
前記選択回路は、
前記走査信号を出力する出力トランジスタと、
前記出力トランジスタの制御端子の電位を低電位に制御する電位制御トランジスタと、
前記出力トランジスタが前記走査信号を出力しないときに、前記電位制御トランジスタの制御端子の電位を高電位に制御する第１高電位制御回路と、
前記選択回路が動作を休止する休止期間における前記第１高電位制御回路が動作していない間に、前記電位制御トランジスタの制御端子の電位を高電位に制御する第２高電位制御回路とを有していることを特徴とする表示駆動装置。
【請求項２】
前記第２高電位制御回路は、前記休止期間の後も継続して、前記電位制御トランジスタの制御端子を高電位に制御することを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
前記第２高電位制御回路はトランジスタであることを特徴とする請求項１または２に記載の表示駆動装置。
【請求項４】
前記トランジスタをオンさせる第１制御信号は、前記選択回路の前記トランジスタ以外の素子を制御する第２制御信号と兼用されていることを特徴とする請求項３に記載の表示駆動装置。
【請求項５】
前記第２制御信号は、全ての前記走査線の選択が終了するときに、再び前記走査線を選択する初期化を行うために、前記出力トランジスタの制御端子の電位を低電位に制御するクリア信号であることを特徴とする請求項４に記載の表示駆動装置。
【請求項６】
前記第２制御信号は、前記休止期間において前記走査線の電位を安定させる電位安定化トランジスタを制御する信号であることを特徴とする請求項４に記載の表示駆動装置。
【請求項７】
前記第２制御信号は、前記休止期間において、前記電位制御トランジスタの制御端子の電位を高電位に保持する高電位保持回路を制御する信号であることを特徴とする請求項４に記載の表示駆動装置。
【請求項８】
前記選択回路は、
前記出力トランジスタの制御端子の電位を高電位に切り替える電位切替トランジスタと、
オンしたときに前記電位切替トランジスタの制御端子を低電位に制御する低電位制御トランジスタとをさらに有していることを特徴とする請求項１から７のいずれか１項に記載の表示駆動装置。
【請求項９】
前記低電位制御トランジスタの制御端子は、前記電位制御トランジスタの制御端子に接続されることを特徴とする請求項８に記載の表示駆動装置。
【請求項１０】
前記電位切替トランジスタは、前記選択回路が前記休止期間の後に動作を再開するときに、前記出力トランジスタの制御端子の電位を高電位に切り替えることを特徴とする請求項８または９に記載の表示駆動装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の表示駆動装置と、
前記表示駆動装置によって選択された走査線に接続された前記画素に前記画素信号を供給する画素信号供給装置と、
前記複数の画素を有する表示部とを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動する表示駆動装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、複数の信号線と、複数の走査線とを含む液晶表示パネルを備えている。また、このような液晶表示装置は、液晶表示パネルを駆動するために、走査線をゲートドライバによって順次選択し、選択した走査線に接続された複数の画素に、ソースドライバから供給された画素信号を信号線を通じて書き込む。
【０００３】
ゲートドライバは、特許文献１および２に開示されているように、シフトレジスタによって構成されており、入力されたシフト信号をクロック信号に同期して次段に順次シフトさせることにより、走査線を選択するパルス信号（走査信号）を出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１８２２０３号公報（２０１４年９月２９日公開）
【特許文献２】国際公開ＷＯ２０１７／００６８１５号公報（２０１７年１月１２日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１および２には、液晶表示装置がタッチパネルと一体的に形成された液晶表示パネルを備えることが開示されている。このような液晶表示装置では、タッチパネルの検出処理を行うために、シフトレジスタの動作が１フレーム内で複数回停止する。
【０００６】
例えば、シフトレジスタは、図１５に示すような転送回路が複数段従属接続されている。この転送回路では、３段後段の転送回路から出力される走査信号Ｏｕｔ（ｎ＋３）をリセット信号として用い、２段前段の転送回路から出力される走査信号Ｏｕｔ（ｎ−２）をセット信号として用いている。また、この転送回路は、クロック信号ＣＫ４により、トランジスタＴＦＴｂ，ＴＦＴｃを動作させることでトランジスタＴＦＴａの動作を制御して、クロック信号ＣＫ１に基づいて走査信号Ｏｕｔ（ｎ）を出力する。
【０００７】
図１６に示すように、クロック信号ＣＫ１がＬｏからＨｉになるとき、トランジスタＴＦＴａの寄生容量ＣｐでノードＮａの電位が突き上げられる。このとき、クロック信号ＣＫ４により、トランジスタＴＦＴｂがオンするため、トランジスタＴＦＴｂを介してノードＮｂの電位がＨｉである。このため、電圧ＶＧＬがトランジスタＴＦＴｃを介してノードＮａに印加されるため、ノードＮａの電位が電圧ＶＧＬに安定する。
【０００８】
休止期間Ｔｉにおいては、シフトレジスタの動作、すなわち各転送回路が走査信号を転送する走査を休止するように、クロック信号ＣＫ１〜ＣＫ４（上記の転送回路ではクロック信号ＣＫ２は不使用）の供給が停止する。休止期間Ｔｉの直後にクロック信号ＣＫ１がＬｏからＨｉに変化するとき、クロック信号ＣＫ４はＬｏである。このため、ノードＮａでは上記の走査時のように電位の突き上げが抑制できない。この結果、トランジスタＴＦＴａがオンすることにより、走査信号Ｏｕｔ（ｎ）としてクロック信号ＣＫ１が漏れるので、ゲートドライバが誤動作してしまう。
【０００９】
また、特許文献１には、図１７に示すように、クロック信号の中断期間に、シフト信号の電位を保持するための電位保持信号ｐｕｌｓｅを各転送回路に共通して供給する例が開示されている。この転送回路では、休止期間において電位保持信号ｐｕｌｓｅがＨｉとなるので、ノードＮａの電位は、トランジスタＴＦＴａ，ＴＦＴｂからの電荷の漏れによりＬｏを維持することができないため、Ｈｉ方向に変化してしまう。このようにノードＮａの電位が高まった状態では、ノードＮａの電位がクロック信号ＣＫによって突き上げられたときに、誤動作しやすい。
【００１０】
本発明の一態様は、休止期間におけるゲート駆動回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明の一態様に係る表示駆動装置は、複数の走査線のそれぞれに接続された複数の画素に画素信号を与えるために各走査線を選択する走査信号として、クロック信号から１つのクロックパルスを選択して出力するように前記走査線ごとに設けられた複数の選択回路を備え、前記選択回路が、前記走査信号を出力する出力トランジスタと、前記出力トランジスタの制御端子の電位を低電位に制御する電位制御トランジスタと、前記出力トランジスタが前記走査信号を出力しないときに、前記電位制御トランジスタの制御端子の電位を高電位に制御する第１高電位制御回路と、前記選択回路が動作を休止する休止期間における前記第１高電位制御回路が動作していない間に、前記電位制御トランジスタの制御端子の電位を高電位に制御する第２高電位制御回路とを有している。
【発明の効果】
【００１２】
本発明の一態様によれば、ゲート駆動回路の誤動作を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１に係る液晶表示装置の全体の構成を示すブロック図である。
【図２】上記液晶表示装置の画素の構成を示す回路図である。
【図３】（ａ）および（ｂ）は上記液晶表示装置におけるゲート駆動回路の構成を示す回路図である。
【図４】（ａ）および（ｂ）は上記ゲート駆動回路の動作を示すタイミングチャートである。
【図５】上記ゲート駆動回路を構成する選択回路の構成を示す回路図である。
【図６】上記選択回路の通常の走査時の動作を示すタイミングチャートである。
【図７】上記選択回路の１フレームにおける表示動作の期間と表示動作を休止する期間との割り当てを示す図である。
【図８】上記選択回路の休止期間を含む動作を示すタイミングチャートである。
【図９】実施形態１の変形例１に係る選択回路の構成を示す回路図である。
【図１０】（ａ）〜（ｅ）は実施形態１の変形例２に係る選択回路における電位制御回路の変更部分の構成を示す回路図である。
【図１１】本発明の実施形態２に係る選択回路における電位制御回路の変更部分の構成を示す回路図である。
【図１２】本発明の実施形態２に係る他の選択回路の構成を示す回路図である。
【図１３】図１２に示す選択回路の動作を示すタイミングチャートである。
【図１４】本発明の実施形態３に係る選択回路の構成を示す回路図である。
【図１５】従来の選択回路の構成を示す回路図である。
【図１６】図１５に示す選択回路の動作を示すタイミングチャートである。
【図１７】従来の他の選択回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
〔実施形態１〕
本発明の実施形態１について図１〜図１０に基づいて説明すれば、以下の通りである。
【００１５】
まず、図１および図２に基づいて液晶表示装置１００の構成について説明する。図１は液晶表示装置１００の全体の構成を示すブロック図である。図２は、液晶表示装置１００の画素の構成を示す回路図である。図３の（ａ）および（ｂ）は、液晶表示装置１００におけるゲート駆動回路６の構成を示す回路図である。図４の（ａ）および（ｂ）はゲート駆動回路の動作を示すタイミングチャートである。
【００１６】
図１に示すように、液晶表示装置１００（表示装置）は、液晶表示パネル１と、フレキシブル配線基板２と、制御回路３とを備えている。制御回路３は、フレキシブル配線基板２を介して液晶表示パネル１に接続されている。
【００１７】
液晶表示パネル１は、アクティブマトリクス型であり、図２に示す薄膜トランジスタ（ＴＦＴ）Ｔによって液晶分子の姿勢を制御する。この液晶表示パネル１は、表示部４と、ソース駆動回路５（画素信号供給装置）と、ゲート駆動回路６（表示駆動装置）とを有している。
【００１８】
表示部４、ソース駆動回路５およびゲート駆動回路６は、アクティブマトリクス基板１ａ上に形成されている。表示部４は、このアクティブマトリクス基板１ａと対向基板（図示せず）との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。また、アクティブマトリクス基板１ａ上には、複数の信号線Ｓ（Ｓｍ，Ｓｍ＋１，…）と、複数の走査線Ｇ（Ｇｎ，Ｇｎ＋１，…）とが互いに交差するように形成されている。ソース駆動回路５は、集積化されたドライバチップによって構成されており、アクティブマトリクス基板１ａ上にＣＯＧ（Chip On Glass）の形態で実装される。ゲート駆動回路６は、アクティブマトリクス基板１ａ上に形成されたＴＦＴ素子によって構成されている。
【００１９】
また、表示部４はタッチパネル４１を含んでいる。タッチパネル４１は、表示部４の内部に組み込まれた、いわゆるインセル型タッチパネルである。なお、タッチパネル４１は、表示部４に組み込まれない別部品として設けられてもよい。
【００２０】
図２に示すように、信号線Ｓは、列方向（縦方向）に互いに平行となるように形成されており、走査線Ｇは行方向（横方向）に互いに平行となるように形成されている。薄膜トランジスタＴおよび画素電極Ｅｐは、信号線Ｓと走査線Ｇとが交差する各点に対応してそれぞれ形成されている。薄膜トランジスタＴのソース電極、ゲート電極およびドレイン電極は、それぞれ、信号線Ｓ、走査線Ｇおよび画素電極Ｅｐに接続されている。また、画素電極Ｅｐは、共通電極との間に液晶容量を形成している。画素Ｐは、薄膜トランジスタＴ、画素電極Ｅｐ、共通電極および液晶容量によって構成されている。
【００２１】
これにより、走査線Ｇに供給される走査信号によって薄膜トランジスタＴのゲートがオンし、信号線Ｓからの画素信号が画素電極Ｅｐに書き込まれると、画素電極Ｅｐにソース信号に応じた電位が付与される。この結果、画素電極Ｅｐと共通電極との間に画素信号に応じた電圧が印加されることによって、液晶分子の姿勢を制御することで画素信号に応じた階調表示を実現することができる。
【００２２】
上記のように構成される液晶表示パネル１は、ソース駆動回路５およびゲート駆動回路６によって駆動される。また、制御回路３は、ソース駆動回路５およびゲート駆動回路６に、液晶表示パネル１の駆動に必要な各種の制御信号を供給する。
【００２３】
ソース駆動回路５は、信号線Ｓのそれぞれに対して画素信号を出力する。この画素信号は、液晶表示装置１００の外部から制御回路３を介してソース駆動回路５に供給された映像信号を、ソース駆動回路５において各列に割り当て、昇圧等を施した信号である。
【００２４】
ゲート駆動回路６は、アクティブにする走査線Ｇを選択するための走査信号を出力する。ゲート駆動回路６は、制御回路３から供給されたスタートパルスを次段に順次転送することにより、各段の走査線Ｇにタイミングのずれた走査信号を出力する。
【００２５】
図３の（ａ）および（ｂ）に示すように、ゲート駆動回路６は、上記の走査信号を出力するために、複数の選択回路６０を有している。選択回路６０は、複数の走査線Ｇのそれぞれに接続された複数の画素Ｐに画素信号を与えるために各走査線Ｇを選択する走査信号として、クロック信号ＣＫ１から１つのクロックパルスを選択して出力するように走査線Ｇごとに設けられている。選択回路６０は、スタートパルスのタイミングを次段の選択回路６０に伝達することによって、クロック信号ＣＫ１から１つのクロックパルスを選択する。
【００２６】
図３の（ａ）および（ｂ）において、符号「６０」に付記された括弧付きの数字は、選択回路６０の先頭からの順位（段）を表している。また、図３の（ａ）は、初段付近の選択回路６０の構成を示しており、図３の（ｂ）は、最終段付近の選択回路６０の構成を示している。図３の（ａ）および（ｂ）では、ゲート駆動回路６が１２８０個の選択回路６０を有する構成を示している。
【００２７】
選択回路６０のそれぞれには、クロック信号ＣＫ１〜ＣＫ４が供給されるとともに、電圧ＶＧＬが入力される。また、選択回路６０のそれぞれの出力端子Ｑから、走査線Ｇ（Ｇ（１）〜Ｇ（１２８０））に、それぞれタイミングがずれた走査信号が出力される。
【００２８】
初段の選択回路６０（６０（１））のセット端子Ｓには、上記のスタートパルスとしてスタートパルスＧＳＰ１が入力され、第２段の選択回路６０（６０（２））のセット端子Ｓには、上記のスタートパルスとしてスタートパルスＧＳＰ２が入力される。第３段以降の奇数段の選択回路６０におけるセット端子Ｓには、２段前の選択回路６０から出力される走査信号が入力される。第４段以降の偶数段の選択回路６０におけるセット端子Ｓには、２段前の選択回路６０から出力される走査信号が入力される。
【００２９】
最後から３段前の選択回路６０（６０（１２７８））のリセット端子Ｒには、クリア信号ＣＬＲ１が入力される。最後から２段前の選択回路６０（６０（１２７９））のリセット端子Ｒには、クリア信号ＣＬＲ２が入力される。最終段の選択回路６０（６０（１２８０））のリセット端子Ｒには、クリア信号ＣＬＲ３が入力される。最終の３段の選択回路６０（６０（１２７８）〜６０（１２８０））を除いた選択回路６０のそれぞれのリセット端子Ｒには、３段後の選択回路６０から出力される走査信号が入力される。クリア信号ＣＬＲ１〜ＣＬＲ３は、全ての走査線Ｇの選択が終了するときに、再び走査線Ｇを初段から選択する初期化を行うために用いられる。
【００３０】
上記のクロック信号ＣＫ１〜ＣＫ４、電圧ＶＧＬ、スタートパルスＧＳＰ１，ＧＳＰ２およびクリア信号ＣＬＲ１〜ＣＬＲ３は、制御回路３から供給される。また、後述するマスク信号ＳｉｇＸも、制御回路３から供給される。
【００３１】
なお、選択回路６０の構成によっては、クロック信号ＣＫ１〜ＣＫ４のうち、使用されないものがある。
【００３２】
図４の（ａ）に示すように、スタートパルスＧＳＰ１，ＧＳＰ２は、同じパルス幅を有する単一のパルスである。スタートパルスＧＳＰ２の位相は、スタートパルスＧＳＰ１の位相に対して、上記パルス幅の半分遅れている。
【００３３】
クロック信号ＣＫ１〜ＣＫ４は、スタートパルスＧＳＰ１，ＧＳＰ２と同じパルス幅と、５０％のデューティ比とを有している。クロック信号ＣＫ１の位相は、スタートパルスＧＳＰ２の位相に対して、上記パルス幅の半分遅れている。クロック信号ＣＫ２の位相は、クロック信号ＣＫ１の位相に対して、上記パルス幅の半分遅れている。クロック信号ＣＫ３の位相は、クロック信号ＣＫ２の位相に対して、上記パルス幅の半分遅れている。クロック信号ＣＫ４の位相は、クロック信号ＣＫ３の位相に対して、上記パルス幅の半分遅れている。
【００３４】
図４の（ｂ）に示すように、クリア信号ＣＬＲ１〜ＣＬＲ３は、スタートパルスＧＳＰ１，ＧＳＰ２と同じパルス幅を有する単一のパルスである。クリア信号ＣＬＲ１の位相は、クロック信号ＣＫ４の最後のクロックパルスに対して、上記パルス幅の半分遅れている。クリア信号ＣＬＲ２の位相は、クリア信号ＣＬＲ１に対して、上記パルス幅の半分遅れている。クリア信号ＣＬＲ３の位相は、クリア信号ＣＬＲ２に対して、上記パルス幅の半分遅れている。
【００３５】
続いて、選択回路６０の構成について説明する。図５は、選択回路６０の構成を示す回路図である。
【００３６】
図５に示すように、選択回路６０は、トランジスタＴ１〜Ｔ４と、電位制御回路６１とを有している。トランジスタＴ１〜Ｔ４は薄膜トランジスタである。
【００３７】
トランジスタＴ１（出力トランジスタ）のゲートはノードＮａに接続され、トランジスタＴ１のソースは走査線Ｇに接続されている。トランジスタＴ１のドレインには、クロック信号ＣＫが入力される。トランジスタＴ４（電位制御トランジスタ）のドレインはノードＮａに接続されている。トランジスタＴ４のソースには電圧ＶＧＬが印加されている。
【００３８】
トランジスタＴ２のゲートおよびソースには、ともにセット信号Ｓｅｔが入力される。トランジスタＴ２のドレインはノードＮａに接続されている。トランジスタＴ３のゲートには、リセット信号Ｒｅｓｅｔが入力される。トランジスタＴ３のドレインはノードＮａに接続されている。トランジスタＴ３のソースには電圧ＶＧＬが印加されている。
【００３９】
電位制御回路６１は、トランジスタＴ４のゲート（制御端子）の電位を制御する回路である。電位制御回路６１は、トランジスタＴ５，Ｔ６，Ｔｘを有している。トランジスタＴ５，Ｔ６，Ｔｘは薄膜トランジスタである。
【００４０】
トランジスタＴ５（第１高電位制御回路）のゲートおよびソースには、ともにクロック信号ＣＫ４が入力される。トランジスタＴ５のドレインはノードＮｂすなわちトランジスタＴ４のゲートに接続されている。トランジスタＴ６のゲートはノードＮａに接続され、トランジスタＴ６のドレインはノードＮｂに接続されている。トランジスタＴ６のソースには電圧ＶＧＬが印加されている。トランジスタＴｘ（第２高電位制御回路）のゲートおよびソースには、ともにマスク信号ＳｉｇＸ（第１制御信号）が入力される。トランジスタＴｘのドレインはノードＮｂに接続されている。
【００４１】
続いて、上記のように構成される選択回路６０の動作について説明する。図６は、選択回路６０の通常の走査時の動作を示すタイミングチャートである。
【００４２】
図６に示すように、セット信号ＳｅｔがＬｏからＨｉに変化すると、ノードＮａの電位が上昇する。これにより、トランジスタＴ１がオンするので、クロック信号ＣＫ１の１つのクロックパルスがトランジスタＴ１を介して走査信号として走査線Ｇに出力される。そして、セット信号がＨｉからＬｏに変化した後、リセット信号ＲｅｓｅｔがＬｏからＨｉに変化すると、ノードＮａの電位がＬｏに低下する。
【００４３】
また、クロック信号ＣＫ１がＬｏからＨｉに変化するときには、トランジスタＴ１のドレインとゲートとの間に形成される寄生容量Ｃｐを通じて、ノードＮａの電位が上昇しようとする。しかしながら、クロック信号ＣＫ１がＬｏからＨｉに変化するときには、クロック信号ＣＫ４がＨｉであることによりトランジスタＴ５がオンしているので、トランジスタＴ４がオンしている。これにより、ノードＮａの電位が電圧ＶＧＬ（Ｌｏ電位，低電位）に安定化される。
【００４４】
なお、セット信号ＳｅｔがＬｏからＨｉに変化してからのノードＮａの電位が上昇している期間では、トランジスタＴ６がオンしているので、ノードＮｂの電位はＬｏに維持されている。したがって、この期間では、クロック信号ＣＫ４がＨｉとなることにより、トランジスタＴ５がオンしても、ノードＮｂの電位はＬｏに維持される。したがって、トランジスタＴ４はオフの状態を維持することで、ノードＮａの電位は上昇した状態を維持している。
【００４５】
ところで、表示の周波数が６０Ｈｚであるのに対して、タッチパネル４１の検出処理の動作周波数としては１２０Ｈｚが求められる。このため、垂直帰線期間だけでは、タッチパネル４１の検出処理が対応できない。そこで、表示部４が表示動作をする期間に一時的に表示動作を休止してタッチパネル４１の検出処理を行う必要がある。休止期間中、選択回路６０におけるノードＮａの電位を長時間保持できないため、１回当りの休止期間を短くしている。
【００４６】
図７には、選択回路６０の１フレームにおける表示動作の期間と表示動作を休止する期間との割り当てを示す。図示しないタッチパネル処理回路は、図７に示すように、９回の休止期間および１回の垂直帰線期間の計１０回にそれぞれタッチパネル４１の検出データを取得し、前半の５回と後半の５回とに分けて検出データをそれぞれ積分して、１フレームに２回（１２０Ｈｚ）のタッチデータを出力する。
【００４７】
ここで、このように１フレームに選択回路６０の動作を休止した後の動作について説明する。図８は、選択回路６０の休止期間Ｔｉを含む動作を示すタイミングチャートである。
【００４８】
図８に示すように、選択回路６０が動作を休止する休止期間Ｔｉには、クロック信号ＣＫ１〜ＣＫ４の供給が停止するので、走査線Ｇへの走査信号の出力が停止する。休止期間Ｔｉが終了した直後には、クロック信号ＣＫ１〜ＣＫ４の供給が順次再開する。しかしながら、クロック信号ＣＫ１がＬｏからＨｉに変化する立ち上がりのタイミングでは、まだクロック信号ＣＫ４がＬｏの状態であるので、寄生容量ＣｐによってノードＮａの電位が上昇しようとする。
【００４９】
これに対し、クロック信号ＣＫ１が立ち上がるタイミングでは、マスク信号ＳｉｇＸが、クロック信号ＣＫ１の立ち上がりのタイミングより前の休止期間ＴｉにおいてＬｏからＨｉに変化しているために、トランジスタＴｘがオンしている。これにより、トランジスタＴ４がオンするので、ノードＮａの電位は電圧ＶＧＬで定まるＬｏ電位に安定する（第１期間ＴＰ１）。
【００５０】
マスク信号ＳｉｇＸは、クロック信号ＣＫ４と同じパルス幅（同じ形状）を有するパルス信号であってもよいが、それには限定されない。マスク信号ＳｉｇＸは、休止期間Ｔｉが終了した直後に供給が再開するクロック信号ＣＫ１の最初のクロックパルスが立ち上がる期間にＨｉであればよい。
【００５１】
その後、クロック信号ＣＫ４が出力されるようになってからは、前述のように、クロック信号ＣＫ１が立ち上がるタイミングでクロック信号ＣＫ４がＨｉとなっている。これにより、トランジスタＴ５，Ｔ４がともにオンすることで、ノードＮａの電位がＬｏ電位に安定する（第２期間ＴＰ２）。したがって、マスク信号ＳｉｇＸは、休止期間Ｔｉが終了した直後に、クロック信号ＣＫ１の最初のクロックパルスが選択回路６０に入力されるときにのみ、選択回路６０に供給されればよい。
【００５２】
なお、休止期間Ｔｉが長時間に及ぶと、ノードＮａ，Ｎｂの電位が有るべき電位から変動することが考えられる。例えば、ノードＮａがセットされていない（Ｌｏ電位）状態にあるときの休止期間Ｔｉ中に、ノードＮａの電位がＬｏ電位から上昇してしまう。そのような状態で走査が再開すると、クロック信号ＣＫ１の電位変動によるゲート駆動回路６の誤動作が誘発される懸念が高まる。この誤動作としては、例えば、走査線Ｇにパルス信号が複数回出力されることや、走査線ＧのＬｏ電位が浮きあがる（所望の値以上に上昇する）ことによる誤書込みが挙げられる。
【００５３】
〈変形例１〉
引き続き、本実施形態の変形例１について説明する。
【００５４】
図９は、本変形例に係る選択回路６０Ａの構成を示す回路図である。
【００５５】
図９に示すように、本変形例に係る選択回路６０Ａは、トランジスタＴ１〜Ｔ４を有し、さらに、トランジスタＴ７と、容量素子Ｃ１とを有している。また、選択回路６０Ａは、前述の電位制御回路６１に代えて電位制御回路６２を有している。選択回路６０Ａは、図３の（ａ）および（ｂ）に示す選択回路６０に代えてゲート駆動回路６に設けられる。
【００５６】
トランジスタＴ７のドレインは走査線Ｇに接続されている。トランジスタＴ７のソースには電圧ＶＧＬが印加され、トランジスタＴ７のゲートにはクロック信号ＣＫ３が入力される。容量素子Ｃ１は、トランジスタＴ１のゲートとソースとに接続されている。
【００５７】
電位制御回路６２は、電位制御回路６１と同じく、トランジスタＴ４のゲートの電位を制御する回路であり、トランジスタＴ５，Ｔ６，Ｔｘを有している。電位制御回路６２は、さらにトランジスタＴ８を有している。トランジスタＴ７，Ｔ８は薄膜トランジスタである。
【００５８】
トランジスタＴ８のドレインはノードＮｂに接続されている。トランジスタＴ８のソースには電圧ＶＧＬが印加され、トランジスタＴ８のゲートにはクロック信号ＣＫ２が入力される。
【００５９】
上記のように構成される選択回路６０Ａにおいて、トランジスタＴ７は、クロック信号ＣＫ３がＨｉになる度に、走査線ＧをＬｏ電位に安定化させる。また、容量素子Ｃ１を設けることにより、ノードＮａの容量を増加することができる。これにより、ノードＮａの電位を安定化することができる。なお、ノードＮａの電位を安定させるために、トランジスタＴ１の寄生容量Ｃｐで足りる場合、容量素子Ｃ１は必要とされない。また、トランジスタＴ８は、クロック信号ＣＫ２がＨｉになる度に、ノードＮｂをＬｏ電位に戻して、トランジスタＴ４の劣化（閾値シフト）を低減する。
【００６０】
以上のように、本変形例に係る選択回路６０Ａは、トランジスタＴ７，Ｔ８と、容量素子Ｃ１とを有することが動作を安定化させる上で好ましい。しかしながら、本実施形態の選択回路６０のように、これらの素子を有していなくても、本発明の目的を達成できることは勿論である。
【００６１】
〈変形例２〉
さらに、本実施形態の変形例２について説明する。
【００６２】
図１０の（ａ）〜（ｅ）は、本変形例に係る選択回路６０，６０Ａにおける電位制御回路６１の変更部分の構成を示す回路図である。
【００６３】
本変形例では、選択回路６０における電位制御回路６１および選択回路６０Ａにおける電位制御回路６２の各部についての変形例について説明する。
【００６４】
まず、図１０の（ａ）に示す構成では、電位制御回路６１において、トランジスタＴｘのソースには、マスク信号ＳｉｇＸが入力される代わりに、電源電圧ＶＤＤ（ＨｉのＤＣ信号）が印加される。
【００６５】
図１０の（ｂ）に示す構成では、電位制御回路６２において、トランジスタＴ５のゲートおよびソースにクロック信号ＣＫ４が入力される代わりに、クロック信号ＣＫ１が入力され、トランジスタＴ８のゲートにクロック信号ＣＫ２が入力される代わりに、クロック信号ＣＫ３が入力される。
【００６６】
図１０の（ｃ）に示す構成では、電位制御回路６１において、トランジスタＴ５のゲートにクロック信号ＣＫ１またはクロック信号ＣＫ４が入力され、トランジスタＴ５のソースに電源電圧ＶＤＤが印加される。
【００６７】
図１０の（ｄ）に示す構成では、電位制御回路６２において、トランジスタＴ５，Ｔ８の代わりに容量素子ＣＡＰが設けられる。この容量素子ＣＡＰの一端にはクロック信号ＣＫ１またはクロック信号ＣＫ４が入力されている。容量素子ＣＡＰの他端はノードＮｂに接続されている。
【００６８】
図１０の（ｅ）に示す構成では、電位制御回路６１において、トランジスタＴ５がトランジスタＴ５ａ，Ｔ５ｂに置き替えられ、トランジスタＴ６がトランジスタＴ６ａ，Ｔ６ｂに置き替えられている。トランジスタＴ５ａのゲートおよびソースと、トランジスタＴ５ｂのソースには、クロック信号ＣＫ１またはクロック信号ＣＫ４が入力される。トランジスタＴ５ｂのゲートには、トランジスタＴ５ａのドレインが接続されている。
【００６９】
トランジスタＴ６ａ，Ｔ６ｂのゲートは、ともにノードＮａに接続されている。トランジスタＴ６ａ，Ｔ６ｂのソースには、電圧ＶＧＬが印加されている。トランジスタＴ６ａのドレインはトランジスタＴ５ａのドレインに接続され、トランジスタＴ６ｂのドレインはノードＮｂに接続されている。
【００７０】
〔実施形態２〕
本発明の実施形態２について図３、図４、図１１〜図１３に基づいて説明すれば、以下の通りである。なお、説明の便宜上、実施形態１にて説明した構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。
【００７１】
実施形態１では、電位制御回路６１，６２におけるトランジスタＴｘのゲートにマスク信号ＳｉｇＸが入力されるのに対し、本実施形態では、マスク信号ＳｉｇＸに変わる他の信号を用いる例について説明する。
【００７２】
図１１は、本実施形態に係る選択回路における電位制御回路の変更部分の構成を示す回路図である。図１２は、本実施形態２に係る他の選択回路６０Ｂの構成を示す回路図である。図１３は、選択回路６０Ｂの動作を示すタイミングチャートである。
【００７３】
まず、マスク信号ＳｉｇＸは、図４の（ｂ）に示すクリア信号ＣＬＲ１〜ＣＬＲ３のいずれかに置き替えられる。図４の（ａ）および（ｂ）に示すように、クリア信号ＣＬＲ１〜ＣＬＲ３（第２制御信号）は、本来、選択回路６０（１２７８）〜６０（１２８０）のノードＮａをＬｏ電位にするときしか使用されない。そこで、クリア信号ＣＬＲ１〜ＣＬＲ３を図８のマスク信号ＳｉｇＸと同じ位置にＨｉ電位を出力するように変更すれば、トランジスタＴｘ，Ｔ４をオンさせて、ノードＮａをＬｏ電位に安定化させることができる。
【００７４】
また、選択回路６０，６１Ａは、図１１に示すように、さらにトランジスタＴｙ（電位安定化トランジスタ）を有している。トランジスタＴｙのドレインは走査線Ｇに接続されている。トランジスタＴｙのソースには電圧ＶＧＬが印加され、トランジスタＴｙのゲートには電圧ＶＴＰ１（第２制御信号）が印加されている。トランジスタＴｙは、休止期間Ｔｉにおける走査線Ｇの電位を安定化させるために設けられる。電圧ＶＴＰ１は、マスク信号ＳｉｇＸと同じく、クロック信号ＣＫ１が立ち上がる前の休止期間ＴｉにおいてＨｉとなる。そこで、電圧ＶＴＰ１をマスク信号ＳｉｇＸに代えて用いる。
【００７５】
また、図３に示すゲート駆動回路６は、選択回路６０Ａ（図９参照）に代えて図１２に示す選択回路６０Ｂを有している。図１２に示すように、選択回路６０Ｂは、選択回路６０Ａと同じく、トランジスタＴ１〜Ｔ４と、電位制御回路６２とを有している。また、選択回路６０Ｂは、さらに電荷供給回路６３（高電位保持回路）を有している。
【００７６】
電荷供給回路６３は、薄膜トランジスタであるトランジスタＴ９〜Ｔ１２を有している。
【００７７】
トランジスタＴ９のゲートおよびソースには、ともにセット信号Ｓが入力される。トランジスタＴ９のドレインはノードＮｃに接続されている。トランジスタＴ１０のゲートはノードＮｂに接続され、トランジスタＴ１０のドレインはノードＮｃに接続されている。トランジスタＴ１０のソースには電圧ＶＧＬが印加されている。
【００７８】
トランジスタＴ１１のソースおよびトランジスタＴ１２のゲートには、電圧ＶＴＰ２（第２制御信号）が印加されている。トランジスタＴ１１のゲートは、ノードＮｃに接続されている。トランジスタＴ１１のドレインは、トランジスタＴ１２のドレインと接続されている。トランジスタＴ１２のソースは、ノードＮａに接続されている。
【００７９】
電荷供給回路６３は、休止期間ＴｉにおけるノードＮａの電位をＨｉに保持するために設けられている。図１３に示すように、電圧ＶＴＰ２は、休止期間Ｔｉの開始とともにＬｏからＨｉとなり、休止期間Ｔｉの終端とともにクロック信号ＣＫ１の立ち上がりのタイミングでＨｉからＬｏとなる。このような電圧ＶＴＰ２も、マスク信号ＳｉｇＸに用いることができる。また、選択回路６０ＢとトランジスタＴｙとを組み合わせる場合は、電圧ＶＴＰ１，ＶＴＰ２を兼用することもある。
【００８０】
なお、電圧ＶＴＰ２は、休止期間Ｔｉの終端の前にＨｉからＬｏに変化してもよい。電圧ＶＴＰ２がこのタイミングでＨｉからＬｏに変化しても、ノードＮｂの電位がＨｉに保持される。また、電圧ＶＴＰ２がＨｉからＬｏに変化してから、クロック信号ＣＫ１が立ち上がるまでに、積極的にノードＮｂの電位をＬｏに変化させる素子が存在しない。これらのことから、電圧ＶＴＰ２が上記のタイミングでＨｉからＬｏに変化しても、マスク信号ＳｉｇＸを使用した場合とほぼ同等の効果を得ることができる。
【００８１】
ただし、電圧ＶＴＰ２がＨｉからＬｏに変化した後に、ノードＮｂに保持された電荷が漏れることでノードＮｂの電位が低下して電圧ＶＧＬに近づくと、クロック信号ＣＫ１による影響を抑えることが難しくなる。したがって、実施形態１のマスク信号ＳｉｇＸのように、クロック信号ＣＫ１の立ち上がり前後でノードＮｂの電位をＨｉに維持できる信号を用いることが好ましい。
【００８２】
以上のように、本実施形態では、マスク信号ＳｉｇＸとして、他の信号や電圧を用いている。これにより、専用のマスク信号ＳｉｇＸを生成する必要がなくなるので、信号数を削減することができる。
【００８３】
〔実施形態３〕
本発明の実施形態３について図１４に基づいて説明すれば、以下の通りである。なお、説明の便宜上、実施形態１にて説明した構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。
【００８４】
図１４は、本実施形態に係る選択回路６０Ｃの構成を示す回路図である。
【００８５】
図１４に示すように、選択回路６０Ｃは、トランジスタＴ１，Ｔ４，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ２１〜Ｔ２３と、電位制御回路６１とを有している。トランジスタＴ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ２１〜Ｔ２３は、薄膜トランジスタである。
【００８６】
トランジスタＴ２ａのゲートおよびソースには、ともにセット信号Ｓｅｔが入力される。トランジスタＴ２ａのドレインはノードＮｄに接続されている。トランジスタＴ３ａのドレインはノードＮｄに接続されている。トランジスタＴ３ａのゲートにはリセット信号Ｒｅｓｅｔが入力される。トランジスタＴ３ａのソースには電圧ＶＧＬが印加されている。
【００８７】
トランジスタＴ２ｂ（第１電位切替トランジスタ）のゲートはノードＮｄに接続され、トランジスタＴ２ｂのドレインはノードＮａに接続され、トランジスタＴ２ｂのソースはノードＮｅに接続されている。トランジスタＴ３ｂ（第２電位切替トランジスタ）のゲートにはリセット信号Ｒｅｓｅｔが入力される。トランジスタＴ３ａのドレインはノードＮａに接続されている。トランジスタＴ３ｂのソースには電圧ＶＧＬが印加されている。
【００８８】
トランジスタＴ２１のゲートはノードＮｂに接続され、トランジスタＴ２１のドレインはノードＮｄに接続されている。トランジスタＴ２１のソースには、電圧ＶＧＬが印加されている。
【００８９】
トランジスタＴ２２のゲートおよびソースは、ともにセット信号Ｓｅｔが入力される。トランジスタＴ２２のドレインはノードＮｅに接続されている。トランジスタＴ２３のゲートおよびソースは、ともに再開信号Ｓｉｇ＿ｒｅｓｔａｒｔが入力される。トランジスタＴ２３のドレインはノードＮｅに接続されている。
【００９０】
実施形態１の選択回路６０では、休止期間Ｔｉにおいて、セット信号ＳｅｔによりノードＮａにＨｉ電位（高電位）を保持した場合、トランジスタＴ１の閾値が大きくなる（電流が流れなくなる）方向にトランジスタＴ１の特性が変化する。このため、他の選択回路６０に接続される走査線Ｇと出力波形が異なって表示画像に横方向のスジが視認される懸念がある。
【００９１】
そこで、選択回路６０Ｃでは、ノードＮａとは異なるノードＮｄに電荷を保持するように構成されている。トランジスタＴ２ｂの特性に変化が生じるが、トランジスタＴ２ｂは、走査線Ｇに走査信号を出力しないので、その特性の変化が表示に与える影響は小さい。
【００９２】
また、この選択回路６０Ｃでは、再開信号Ｓｉｇ＿ｒｅｓｔａｒｔが休止期間Ｔｉの最後にＨｉとなることで、走査が再開する。再開信号Ｓｉｇ＿ｒｅｓｔａｒｔがＬｏからＨｉに変化したときに、トランジスタＴ２ｂのゲートとソースとの間に生じる寄生容量Ｃｐにより、ノードＮｄの電位が上昇する。これにより、トランジスタＴ２ｂがオンするので、Ｈｉの再開信号Ｓｉｇ＿ｒｅｓｔａｒｔがトランジスタＴ２ｂを介してノードＮａに伝達される。この結果、トランジスタＴ１がオンすることにより、走査線Ｇにクロック信号ＣＫ１が出力されてしまい、表示画像に影響を及ぼしたり、ゲート駆動回路６が誤動作したりする可能性がある。選択回路６０Ｃでは、このような不都合を抑制するために、トランジスタＴ２１が設けられている。
【００９３】
電位制御回路６１におけるトランジスタＴｘは、休止期間Ｔｉの終端より前にＨｉとなるマスク信号ＳｉｇＸによりオンするので、ノードＮｂの電位がＨｉになる。このため、トランジスタＴ２１がオンすると、ノードＮｄの電位が電圧ＶＧＬに安定化するので、トランジスタＴ２ｂがオフする。これにより、Ｈｉの再開信号Ｓｉｇ＿ｒｅｓｔａｒｔがトランジスタＴ２ｂを介してノードＮａに伝達されることを阻止することができる。
【００９４】
実施形態１の選択回路６０，６０Ａでは、トランジスタＴ１の動作に関してノイズ源となる信号はクロック信号ＣＫ１であり、クロック信号ＣＫ１によるノイズを受けるのがノードＮａであった。これに対し、本実施形態の選択回路６０Ｃでは、トランジスタＴ１の動作に関してノイズ源となる信号は再開信号Ｓｉｇ＿ｒｅｓｔａｒｔであり、再開信号Ｓｉｇ＿ｒｅｓｔａｒｔによるノイズを受けるのがノードＮｄとなる。
【００９５】
なお、本実施形態では、トランジスタＴ４，Ｔ２１のゲートがともに電位制御回路６１に接続されているが、これには限定されない。例えば、トランジスタＴ２１のために、電位制御回路６１と同等の機能を有する電位制御回路を別に設けておき、トランジスタＴ２１のゲートが、その別の電位制御回路に接続されてもよい。
【００９６】
なお、本実施形態の構成は、前述の実施形態１の構成（変形例１，２を含む）に限らず、実施形態２の構成にも適用することができる。
【００９７】
〔まとめ〕
本発明の態様１に係る表示駆動装置は、複数の走査線のそれぞれに接続された複数の画素に画素信号を与えるために各走査線を選択する走査信号として、クロック信号から１つのクロックパルスを選択して出力するように前記走査線ごとに設けられた複数の選択回路（選択回路６０，６０Ａ〜６０Ｃ）を備え、前記選択回路が、前記走査信号を出力する出力トランジスタ（トランジスタＴ１）と、前記出力トランジスタの制御端子の電位を低電位に制御する電位制御トランジスタ（トランジスタＴ２）と、前記出力トランジスタが前記走査信号を出力しないときに、前記電位制御トランジスタの制御端子の電位を高電位に制御する第１高電位制御回路（トランジスタＴ５）と、前記選択回路が動作を休止する休止期間Ｔｉにおける前記第１高電位制御回路が動作していない間に、前記電位制御トランジスタの制御端子の電位を高電位に制御する第２高電位制御回路（トランジスタＴｘ）とを有している。
【００９８】
上記の構成によれば、選択回路が休止期間の終了後に動作を再開したとき、出力トランジスタの寄生容量の影響によって、出力トランジスタの制御端子の電位が上昇しようとする。このとき、第１高電位制御回路の動作が開始していない間に、第２高電位制御回路が、電位制御トランジスタの制御端子を高電位に制御するので、電位制御トランジスタがオンする。これにより、出力トランジスタの電位は低電位に安定する。したがって、出力トランジスタから誤って第１クロック信号が走査信号として出力されることを防止できる。
【００９９】
本発明の態様２に係る表示駆動装置は、上記態様１において、前記第２高電位制御回路は、前記休止期間Ｔｉの後も継続して、前記電位制御トランジスタの制御端子を高電位に制御してもよい。
【０１００】
上記の構成によれば、第１高電位制御回路が休止期間の後に動作してからも、確実に電位制御トランジスタの制御端子を高電位に維持することができる。
【０１０１】
本発明の態様３に係る表示駆動装置は、上記態様１または２において、前記第２高電位制御回路がトランジスタであってもよい。
【０１０２】
上記の構成によれば、電位維持回路を簡素に構成することができる。
【０１０３】
本発明の態様４に係る表示駆動装置は、上記態様３において、前記トランジスタをオンさせる第１制御信号が、前記選択回路を制御する第２制御信号と兼用されていてもよい。
【０１０４】
上記の構成によれば、第１制御信号を専用に設ける必要がなく、制御信号の数を抑えることができる。
【０１０５】
本発明の態様５に係る表示駆動装置は、上記態様４において、前記第２制御信号が、全ての前記走査線の選択が終了するときに、再び前記走査線を選択する初期化を行うために、前記出力トランジスタの制御端子の電位を低電位に制御するクリア信号であってもよい。
【０１０６】
本発明の態様６に係る表示駆動装置は、上記態様４において、前記第２制御信号が、前記休止期間Ｔｉにおいて前記走査線の電位を安定させる電位安定化トランジスタを制御する信号であってもよい。
【０１０７】
本発明の態様７に係る表示駆動装置は、上記態様４において、前記第２制御信号が、前記休止期間Ｔｉに、前記電位制御トランジスタの制御端子の電位を高電位に維持する高電位保持回路を制御する信号であってもよい。
【０１０８】
本発明の態様８に係る表示駆動装置は、上記態様１から７のいずれかにおいて、前記選択回路が、前記出力トランジスタの制御端子の電位を高電位に切り替える電位切替トランジスタ（トランジスタＴ２ｂ）と、オンしたときに前記電位切替トランジスタの制御端子を低電位に制御する低電位制御トランジスタ（トランジスタＴ２１）とをさらに有していてもよい。
【０１０９】
上記の構成によれば、休止期間において、出力トランジスタの制御端子に高電位を保持した場合、出力トランジスタの特性が、その閾値が大きくなる方向に変化する。このため、他の選択回路に接続される走査線と出力波形が異なって表示画像に横方向のスジが視認される懸念がある。そこで、選択回路では、出力トランジスタの制御端子とは異なるノード、すなわち電位切替トランジスタの制御端子に電荷を保持するように構成されている。
【０１１０】
また、この選択回路では、電位切替トランジスタにＨｉ信号が入力されることで、走査が再開する。電位切替トランジスタに入力される信号がＬｏ信号からＨｉ信号に変化したときに、電位切替トランジスタの制御端子と入力端子との間に生じる寄生容量により、電位切替トランジスタの制御端子の電位が上昇する。これにより、電位切替トランジスタがオンするので、Ｈｉ信号が電位切替トランジスタを介して出力トランジスタの制御端子に伝達される。この結果、出力トランジスタがオンすることにより、走査線にクロック信号が出力されてしまい、表示画像に影響を及ぼしたり、表示駆動装置が誤動作したりする可能性がある。選択回路では、このような不都合を抑制するために、低電位制御トランジスタが設けられている。
【０１１１】
本発明の態様９に係る表示駆動装置は、上記態様８において、前記低電位制御トランジスタの制御端子は、前記電位制御トランジスタの制御端子に接続されていてもよい。
【０１１２】
上記の構成によれば、第２高電位制御回路によって電位制御トランジスタの制御端子の電位が高電位に制御されると、低電位制御トランジスタの制御端子の電位も合わせて高電位となる。これにより低電位制御トランジスタがオンするので、電位切替トランジスタの制御端子を低電位に制御することができる。
【０１１３】
本発明の態様１０に係る表示駆動装置は、上記態様８または９において、前記電位切替トランジスタは、前記選択回路が前記休止期間Ｔｉの後に動作を再開するときに、前記出力トランジスタの制御端子の電位を高電位に切り替えてもよい。
【０１１４】
本発明の態様１１に係る表示装置は、態様１から７のいずれかの表示駆動装置と、前記表示駆動装置によって選択された走査線に接続された前記画素に前記画素信号を供給する画素信号供給装置（ソース駆動回路５）と、前記複数の画素を有する表示部４とを備えている。
【０１１５】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０１１６】
４  表示部
５  ソース駆動回路（画素信号供給装置）
６  ゲート駆動回路（表示駆動装置）
６０，６０Ａ〜６０Ｃ  選択回路
６３  電荷供給回路（高電位保持回路）
１００  液晶表示装置（表示装置）
ＣＫ１  クロック信号
ＣＬＲ１〜ＣＬＲ３  クリア信号（第２制御信号）
Ｇ  走査線
画素
ＳｉｇＸ  マスク信号（第１制御信号）
Ｔ１  トランジスタ（出力トランジスタ）
Ｔ２ｂ  トランジスタ（電位切替トランジスタ）
Ｔ４  トランジスタ（電位制御トランジスタ）
Ｔ５  トランジスタ（第１高電位制御回路）
Ｔ２１  トランジスタ（低電位制御トランジスタ）
Ｔｘ  トランジスタ（第２高電位制御回路）
Ｔｙ  トランジスタ（電位安定化トランジスタ）
Ｔｉ  休止期間
ＶＴＰ１，ＶＴＰ２  電圧（第２制御信号）
【図１】
2019045673.tif 000003
【図２】
2019045673.tif 000004
【図３】
2019045673.tif 000005
【図４】
2019045673.tif 000006
【図５】
2019045673.tif 000007
【図６】
2019045673.tif 000008
【図７】
2019045673.tif 000009
【図８】
2019045673.tif 000010
【図９】
2019045673.tif 000011
【図１０】
2019045673.tif 000012
【図１１】
2019045673.tif 000013
【図１２】
2019045673.tif 000014
【図１３】
2019045673.tif 000015
【図１４】
2019045673.tif 000016
【図１５】
2019045673.tif 000017
【図１６】
2019045673.tif 000018
【図１７】
2019045673.tif 000019