(57)【要約】【課題】リーク電流を減らし、ターンオフ時やリカバリ時での発振を抑制できる半導体装置を得る。【解決手段】半導体基板の裏面からの深さが深いほど注入量が低い複数のピーク濃度を有するプロトンを含む第１のｎ型バッファ層とリンを含む第２のｎ型バッファ層とを備える。リンのピーク濃度の位置は半導体基板の裏面から１μｍより深く６μｍより浅い位置であって、プロトンの複数のピーク濃度は、半導体基板の裏面から６μｍ以上３０μｍ以下の深さにおいて３つ以上存在する。【選択図】図１
2019071503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたｐ型層と、
前記半導体基板の裏面に形成された第１及び第２のｎ型バッファ層とを備えた半導体装置であって、
前記第１のｎ型バッファ層は、前記半導体基板の裏面からの深さが異なり、前記半導体基板の裏面からの深さが深いほど注入量が低い複数のピーク濃度を有するプロトンを含み、
前記第２のｎ型バッファ層はリンを含み、
前記リンのピーク濃度の位置は前記半導体基板の裏面から１μｍより深く６μｍより浅い位置であって、
前記プロトンの前記複数のピーク濃度は、前記半導体基板の裏面から６μｍ以上３０μｍ以下の深さにおいて３つ以上存在することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に形成されたｐ型層と、
前記半導体基板の裏面に形成された第１及び第２のｎ型バッファ層とを備えた半導体装置であって、
前記第１のｎ型バッファ層は、前記半導体基板の裏面からの深さが異なり、前記半導体基板の裏面からの深さが深いほど注入量が低い複数のピーク濃度を有するプロトンを含み、
前記第２のｎ型バッファ層はリンを含み、
前記リンのピーク濃度の位置は前記半導体基板の裏面から１μｍより深く６μｍより浅い位置であって、
前記プロトンの前記複数のピーク濃度は、前記半導体基板の裏面から６μｍ以上３０μｍ以下の深さのみに位置することを特徴とする半導体装置。
【請求項３】
前記リンのピーク濃度は、前記プロトンのピーク濃度よりも高く、前記プロトンのピーク濃度の位置においてプロトンの濃度がリンの濃度よりも高い請求項１又は２に記載の半導体装置。
【請求項４】
前記リンの注入量は前記プロトンの注入量よりも低いことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
半導体基板の裏面からプロトンをそれぞれ異なる加速電圧で複数回注入する工程と、
前記半導体基板の裏面からリンを注入する工程と、
前記半導体基板に注入された前記リンを活性化した後に、前記半導体基板に注入された前記プロトンを活性化する工程とを備える半導体装置の製造方法。
【請求項６】
前記リンはレーザーアニールで活性化され、前記プロトンはファーネスアニールで活性化される請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の裏面からホウ素を注入する工程と、
前記リンを活性化した後、前記プロトンを活性化する前に、前記ホウ素を活性化する工程とを更に備える請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記リンの注入量は前記プロトンの注入量よりも低い請求項５から７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記プロトンを複数回注入する工程において、前記加速電圧が高くなるほどプロトンの注入量を下げる請求項５から８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記プロトンを複数回注入する工程において、前記加速電圧が最も高い場合のプロトンの注入量とその次に前記加速電圧が高いプロトンの注入量とが同じである請求項５から８の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記プロトンの注入の加速電圧は５００ｋｅＶ以上１．５ＭｅＶ以下である請求項５から９の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記リンの注入の加速電圧は１ＭｅＶ以下である請求項５から１０の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記プロトンの活性化により、前記半導体基板の裏面からの深さが異なる複数のピーク濃度を有するプロトンを含む第１のｎ型バッファ層が形成され、
前記リンの活性化により、前記プロトンのピーク濃度の位置よりも前記半導体基板の裏面から浅い位置にピーク濃度を有するリンを含む第２のｎ型バッファ層が形成され、
前記リンのピーク濃度は前記プロトンのピーク濃度よりも高く、
前記プロトンのピーク濃度の位置において前記プロトンの濃度が前記リンの濃度よりも高い請求項５から１１の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１のｎ型バッファ層に含まれる前記プロトンの前記複数のピーク濃度は、前記半導体基板の裏面からの距離が大きくなるにつれ小さくなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード又は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの半導体装置及びその製造方法に関し、特にリーク電流を減らし、ターンオフ時やリカバリ時での発振を抑制でき、一般的な半導体工場でも容易にプロトン注入でｎ型バッファ層を形成することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
省エネの観点から、汎用インバータ・ＡＣサーボ等の分野で三相モータの可変速制御を行なうためのパワーモジュール等にＩＧＢＴやダイオードが使用されている。インバータ損失を減らすために、ＩＧＢＴやダイオードにはスイッチング損失とオン電圧が低いデバイスが求められている。
【０００３】
オン電圧の大半は耐圧保持に必要な厚いｎ型ベース層の抵抗であり、その抵抗を低減させるためにはウエハを薄くすることが有効である。しかし、ウエハを薄くした場合、コレクタに電圧が印加されると空乏層が裏面に届き、耐圧の低下やリーク電流の増大が発生する。このため、一般的に基板裏面に、基板濃度よりも濃くて、浅いｎ＋型バッファ層をイオン注入機で形成している。
【０００４】
しかし、ＩＧＢＴの製造技術の技術革新に伴い、ウエハ厚みが耐圧を確保できる厚み付近まで薄くなってきたことから、浅いｎ＋型バッファ層ではＩＧＢＴやダイオードがスイッチング動作する時に、電源電圧＋Ｌ＊ｄｉ／ｄｔで決まるサージ電圧がコレクタ−エミッタ間やカソード−アノード間に印加され、空乏層が裏面側に到達すると、キャリアが枯渇し、電圧及び電流の発振が発生してしまう。発振が起きると、放射ノイズが発生し、周辺の電子機器に悪影響を及ぼしてしまう。
【０００５】
一方、基板裏面に濃度が低く、３０μｍ程度の深いｎ＋型バッファ層を形成することで、スイッチング時にコレクタ又はカソードに大きな電圧が印加されても、空乏層を緩やかに止めることができる。その結果、裏面側のキャリアの枯渇を防ぎ、滞留させることで、急峻な電圧の上昇を防ぐことができる。
【０００６】
図２３は、デバイスシミュレーションで耐圧１２００ＶクラスのＩＧＢＴで実施したＬ負荷スイッチングのターンオフ波形を示す図である。スイッチング条件は、リンで形成されたｎ＋型バッファ層の深さが２μｍと３０μｍ、Ｖｃｅ＝９００Ｖ、Ｉｃ＝１５０Ａである。深さ２μｍでは波形が発振しているが、３０μｍでは発振は起こっていない。
【０００７】
３０μｍ程度の深いｎ＋型バッファ層をリンの拡散で作ると、１１００℃のような一般的な熱処理温度では２４時間以上掛かり、量産性が低い。他にはサイクロトロンやバンデグラフなどの加速器を用いる方法がある（例えば、特許文献１参照）。例えば８ＭｅＶの加速電圧でシリコン基板にプロトンを照射した場合、飛程は約４８０μｍで、半値幅は約２０μｍとなる。飛程の位置を調整するために、直接シリコン基板に打ち込むのではなく、アブソーバ越しに打ち込むことで、照射エネルギーを減速させ、シリコンの表面付近にブロードなプロトンのピークを作ることができる。その後３５０〜４５０℃で１〜５時間の熱処理を実施することで、プロトンが活性化しｎ型領域を形成することができる。なお、プロトンの活性化率は注入条件や熱処理条件にもよるが、１％程度である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１３８１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
プロトンがｎ型にドナー化するメカニズムは、注入された水素原子、注入時に形成された結晶欠陥、基板に残留している酸素原子の複合的な要因で決まり、シリコン基板の形成方法、固溶している酸素濃度、プロトン注入条件などで活性化率が変動する。プロトン注入で形成されたｎ＋型バッファ層の濃度が変動すると、リーク電流やオン電圧のばらつき増大、短絡耐量の悪化などが生じる。
【００１０】
また、ＩＧＢＴやダイオードに関して、深さが３０μｍ程度のブロードな裏面ｎ＋型バッファ層を作製するためには、８ＭｅＶ程度の高い加速電圧で半値幅を大きくして、プロトンを注入する必要がある。これに対し、従来はサイクロトロンやバンデグラフなどの加速器が用いられていた。しかし、これらの加速器本体は放射線の問題で、１〜４ｍ厚さのコンクリート遮蔽体で囲む必要があり、通常の半導体工場内では容易に使用することはできない。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的はリーク電流を減らし、ターンオフ時やリカバリ時での発振を抑制でき、一般的な半導体工場でも容易にプロトン注入でｎ型バッファ層を形成することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体基板と、半導体基板の表面に形成されたｐ型層と、半導体基板の裏面に形成された第１及び第２のｎ型バッファ層とを備えた半導体装置であって、第１のｎ型バッファ層は、半導体基板の裏面からの深さが異なり、半導体基板の裏面からの深さが深いほど注入量が低い複数のピーク濃度を有するプロトンを含み、第２のｎ型バッファ層はリンを含み、リンのピーク濃度の位置は半導体基板の裏面から１μｍより深く６μｍより浅い位置であって、プロトンの複数のピーク濃度は、半導体基板の裏面から６μｍ以上３０μｍ以下の深さにおいて３つ以上存在することを特徴とする。
【発明の効果】
【００１３】
本発明では、プロトン注入で形成された低濃度で拡散深さが深い第１のｎ型バッファ層でＩＧＢＴのターンオフ時やダイオードのリカバリ時の発振を防止することができる。また、リンが注入された高濃度の第２のｎ型バッファ層で空乏層を止めて、リーク電流の増加を防止することができる。また、サイクロトロンを使用せず一般的な半導体工場でも容易にプロトン注入でｎ型バッファ層を形成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の裏面プロファイルを示す図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】比較例１に係る半導体装置を示す断面図である。
【図１２】比較例１に係る半導体装置の裏面プロファイルを示す図である。
【図１３】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の裏面プロファイルを示す図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２１】比較例２に係る半導体装置を示す断面図である。
【図２２】比較例２に係る半導体装置の裏面プロファイルを示す図である。
【図２３】デバイスシミュレーションで耐圧１２００ＶクラスのＩＧＢＴで実施したＬ負荷スイッチングのターンオフ波形を示す図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置はＩＧＢＴである。ｎ型シリコン基板１の表面にｐ型ベース層２が形成されている。ｐ型ベース層２上にｎ＋型エミッタ層３とｐ＋型コンタクト層４が形成されている。ｐ型ベース層２とｎ＋型エミッタ層３を貫通するトレンチ内にゲート絶縁膜を介してトレンチゲート５が形成されている。トレンチゲート５上に層間絶縁膜６が形成されている。エミッタ電極７がｎ型シリコン基板１の表面に形成され、ｐ＋型コンタクト層４に接続されている。
【００１７】
ｎ型シリコン基板１の裏面に第１及び第２のｎ＋型バッファ層８，９が形成されている。第１のｎ＋型バッファ層８は加速電圧が異なる複数回のプロトンの注入で形成されている。第２のｎ＋型バッファ層９はリンの注入で形成されている。第１及び第２のｎ＋型バッファ層８，９よりもｎ型シリコン基板１の裏面から浅い位置に深さ１．０μｍ程度のｐ型コレクタ層１０が形成されている。コレクタ電極１１がｎ型シリコン基板１の裏面に形成され、ｐ型コレクタ層１０に接続されている。
【００１８】
図２は、本発明の実施の形態１に係る半導体装置の裏面プロファイルを示す図である。第１のｎ＋型バッファ層８のプロトンはｎ型シリコン基板１の裏面からの深さが異なる複数のピーク濃度を有する。第２のｎ＋型バッファ層９のリンのピーク濃度の位置は、第１のｎ＋型バッファ層８のプロトンのピーク濃度の位置よりもｎ型シリコン基板１の裏面から浅い。リンのピーク濃度はプロトンのピーク濃度よりも高い。プロトンのピーク濃度の位置においてプロトンの濃度がリンの濃度よりも高い。
【００１９】
図３から図１０は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。まず、図３に示すように、通常の表面プロセスによりＩＧＢＴの表面構造を形成する。この時点でウエハ厚みは７００μｍ程度でベアウエハとほぼ同じである。
【００２０】
次に、図４に示すように、ｎ型シリコン基板１の裏面側をグラインダーやウェットエッチングで、所望の厚みにまで研磨する。次に、図５に示すように、一般的な半導体製造用イオン注入装置を用いて、ｎ型シリコン基板１の裏面にプロトンを５００ｋｅＶ以上１．５ＭｅＶ以下の異なる加速電圧で複数回注入する。プロトンの飛程は５００ｋｅＶで６μｍ、１５００ｋｅＶで３０μｍ程度である。
【００２１】
次に、図６に示すように、３５０℃〜４５０℃のファーネスアニールでプロトンの活性化を実施して第１のｎ＋型バッファ層８を形成する。次に、図７に示すように、加速電圧１ＭｅＶ以下でリンをｎ型シリコン基板１の裏面の浅い領域に注入する。次に、図８に示すように、リンの活性化をレーザーアニールで実施して第２のｎ＋型バッファ層９を形成する。
【００２２】
次に、図９に示すように、ｎ型シリコン基板１の裏面にＢを注入する。次に、図１０に示すように、レーザーアニールを実施してｐ＋型コンタクト層４を形成する。その後、ｎ型シリコン基板１の裏面に、Ａｌ／Ｔｉ／Ｎｉ／ＡｕやＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕなどのコレクタ電極１１をスパッタで形成する。最後に、コレクタ電極１１とｎ型シリコン基板１のオーミック接触を取ってコンタクト抵抗を低減するために３５０℃程度の熱処理を実施する。この時、プロトンの活性化のための熱処理も兼ねて同一工程で実施することで、熱処理工程を１回削減することができるため、加工費を削減することができる。
【００２３】
続いて、本実施の形態の効果を比較例と比較して説明する。図１１は、比較例１に係る半導体装置を示す断面図である。図１２は、比較例１に係る半導体装置の裏面プロファイルを示す図である。比較例１では、サイクロトロンやバンデグラフなどの加速器を用いたプロトン注入により、ｎ＋型バッファ層１２を３０μｍ程度と深く形成している。
【００２４】
１．５ＭｅＶでプロトンを注入した場合は、飛程は３０μｍ程度で、発振抑制効果が期待できる深いバッファ層を形成することができる。一般的な半導体製造用イオン注入装置でも１．５ＭｅＶ程度までは加速電圧を上げることができる。しかし、半導体製造用イオン注入装置により低加速電圧で形成した拡散層は半値幅が小さいので、サイクロトンで作製したようなブロードな拡散層を作ることが困難である。
【００２５】
そこで、本実施の形態では、５００ｋｅＶ，１０００ｋｅＶ，１５００ｋｅＶのように異なる加速電圧で複数回のプロトン注入を実施することで、図２のように比較的ブロードなプロファイルを持つ第１のｎ＋型バッファ層８を形成することができる。
【００２６】
しかし、複数回の注入を実施すると、基板裏面から浅いほど非常に多くの結晶欠陥が入る。プロトンの活性化には結晶欠陥量にも依存しているので、ｎ型層の濃度がばらつく可能性がある。そこで、裏面の近くにリン注入で形成された高濃度の第２のｎ＋型バッファ層９を形成することで、電圧印加時に空乏層がコレクタ側に到達するのを防止し、耐圧の低下やリーク電流の増大を抑えることができる。
【００２７】
また、リンはプロトンと比べて原子半径が大きく、注入時には原子核の衝突により、注入損傷が多数発生し、プロトンの注入プロファイルにリンの注入プロファイルが重なると、プロトンのドナー化に影響を与える可能性がある。そこで、本実施の形態では、プロトンのピーク濃度の位置でプロトンの濃度がリンの濃度よりも高くなるようにピークの位置を設定する。これにより、互いの干渉を防止することができ、プロトンの活性化によって形成される第１のｎ＋型バッファ層８を所望の濃度にすることができる。
【００２８】
以上説明したように、本実施の形態では、プロトン注入で形成された低濃度で拡散深さが深い第１のｎ＋型バッファ層８でＩＧＢＴのターンオフ時の発振を防止することができる。また、リンが注入された高濃度の第２のｎ＋型バッファ層９で空乏層を止めてリーク電流の増加を防止することができる。
【００２９】
また、一般的な半導体製造用イオン注入装置を用いて異なる加速電圧で複数回のプロトン注入を実施して第１のｎ＋型バッファ層８を形成する。これにより、サイクロトロンを使用せず一般的な半導体工場でも容易にプロトン注入で第１のｎ＋型バッファ層８を形成することができる。
【００３０】
また、複数回のプロトン注入において、加速電圧が高くなるほど、注入量を下げることが好ましい。これにより、複数回のプロトン注入で形成する第１のｎ＋型バッファ層８のプロファイルをガウス分布に近付けることができる。
【００３１】
また、複数回のプロトン注入の中で最も加速電圧が高いプロファイルの注入量とその次に加速電圧が高いプロファイルの注入量が同じであることが好ましい。これにより勾配が非常に緩やかなプロファイルを形成することで、ＩＧＢＴのターンオフ時やダイオードのリカバリ時に拡がる空乏層を緩やかに止めることができ、キャリアが急峻に掃き出され、枯渇するのを防止することができる。
【００３２】
また、リンの注入量はプロトンの注入量よりも低く、リンの活性化をレーザーアニールで実施し、プロトンの活性化を３５０℃〜４５０℃のファーネスアニールで実施する。このようにリンの活性化をレーザーアニールで実施することで、活性化率は７０％程度に上がる。一方、プロトンのファーネスアニールによる活性化率は１％程度である。このため、リンの注入量をプロトンの注入量より下げても、リンのピーク濃度をプロトンのピーク濃度よりも十分高くすることができる。この結果、リン注入によるダメージの影響を抑えつつ、リン注入領域と近接しているプロトン注入領域のドナー化を実施することができる。
【００３３】
実施の形態２．
図１３は、本発明の実施の形態２に係る半導体装置を示す断面図である。この半導体装置はダイオードである。ｎ型シリコン基板１の表面にｐ型アノード層１３が形成されている。アノード電極１４がｎ型シリコン基板１の表面に形成され、ｐ型アノード層１３に接続されている。実施の形態１と同様にｎ型シリコン基板１の裏面に第１及び第２のｎ＋型バッファ層８，９が形成されている。カソード電極１５がｎ型シリコン基板１の裏面に形成され、第２のｎ＋型バッファ層９に接続されている。
【００３４】
図１４は、本発明の実施の形態２に係る半導体装置の裏面プロファイルを示す図である。実施の形態１と同様に、第１のｎ＋型バッファ層８のプロトンはｎ型シリコン基板１の裏面からの深さが異なる複数のピーク濃度を有する。第２のｎ＋型バッファ層９のリンのピーク濃度の位置は、第１のｎ＋型バッファ層８のプロトンのピーク濃度の位置よりもｎ型シリコン基板１の裏面から浅い。リンのピーク濃度はプロトンのピーク濃度よりも高い。プロトンのピーク濃度の位置においてプロトンの濃度がリンの濃度よりも高い。
【００３５】
図１５から図２０は、本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。まず、図１５に示すように、通常の表面プロセスによりダイオードの表面構造を形成する。この時点でウエハ厚みは７００μｍ程度でベアウエハとほぼ同じである。
【００３６】
次に、図１６に示すように、ｎ型シリコン基板１の裏面側をグラインダーやウェットエッチングで、所望の厚みにまで研磨する。次に、図１７に示すように、一般的な半導体製造用イオン注入装置を用いて、ｎ型シリコン基板１の裏面にプロトンを５００ｋｅＶ以上１．５ＭｅＶ以下の異なる加速電圧で複数回注入する。プロトンの飛程は５００ｋｅＶで６μｍ、１５００ｋｅＶで３０μｍ程度である。
【００３７】
次に、図１８に示すように、３５０℃〜４５０℃のファーネスアニールでプロトンの活性化を実施して第１のｎ＋型バッファ層８を形成する。次に、図１９に示すように、加速電圧１ＭｅＶ以下でリンをｎ型シリコン基板１の裏面の浅い領域に注入する。次に、図２０に示すように、リンの活性化をレーザーアニールで実施して第２のｎ＋型バッファ層９を形成する。
【００３８】
その後、ｎ型シリコン基板１の裏面に、Ａｌ／Ｔｉ／Ｎｉ／ＡｕやＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕなどのカソード電極１５をスパッタで形成する。最後に、カソード電極１５とｎ型シリコン基板１のオーミック接触を取ってコンタクト抵抗を低減するために３５０℃程度の熱処理を実施する。この時、プロトンの活性化のための熱処理も兼ねて同一工程で実施することで、熱処理工程を１回削減することができるため、加工費を削減することができる。
【００３９】
続いて、本実施の形態の効果を比較例と比較して説明する。図２１は、比較例２に係る半導体装置を示す断面図である。図２２は、比較例２に係る半導体装置の裏面プロファイルを示す図である。比較例２では、サイクロトロンやバンデグラフなどの加速器を用いたプロトン注入により、ｎ＋型バッファ層１２を３０μｍ程度と深く形成している。
【００４０】
これに対して、本実施の形態では、実施の形態１と同様に、プロトン注入で形成された低濃度で拡散深さが深い第１のｎ＋型バッファ層８でダイオードのリカバリ時の発振を防止することができる。また、リンが注入された高濃度の第２のｎ＋型バッファ層９で空乏層を止めてリーク電流の増加を防止することができる。また、サイクロトロンを使用せず一般的な半導体工場でも容易にプロトン注入で第１のｎ＋型バッファ層８を形成することができる。
【００４１】
なお、半導体基板は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００４２】
１  ｎ型シリコン基板（半導体基板）、２  ｐ型ベース層（ｐ型層）、８  第１のｎ＋型バッファ層（第１のｎ型バッファ層）、９  第２のｎ＋型バッファ層（第２のｎ型バッファ層）、１１  コレクタ電極（裏面電極）、１３  ｐ型アノード層（ｐ型層）、１５  カソード電極（裏面電極）
【図１】
2019071503.tif 000003
【図２】
2019071503.tif 000004
【図３】
2019071503.tif 000005
【図４】
2019071503.tif 000006
【図５】
2019071503.tif 000007
【図６】
2019071503.tif 000008
【図７】
2019071503.tif 000009
【図８】
2019071503.tif 000010
【図９】
2019071503.tif 000011
【図１０】
2019071503.tif 000012
【図１１】
2019071503.tif 000013
【図１２】
2019071503.tif 000014
【図１３】
2019071503.tif 000015
【図１４】
2019071503.tif 000016
【図１５】
2019071503.tif 000017
【図１６】
2019071503.tif 000018
【図１７】
2019071503.tif 000019
【図１８】
2019071503.tif 000020
【図１９】
2019071503.tif 000021
【図２０】
2019071503.tif 000022
【図２１】
2019071503.tif 000023
【図２２】
2019071503.tif 000024
【図２３】
2019071503.tif 000025