(57)【要約】【課題】出力電圧の瞬間的な変動を安定化させることができ、かつ消費電流の少ない電源回路を提供する。【解決手段】電圧レギュレータ１００は、出力電圧を分圧した分圧電圧と基準電圧との差を増幅する差動増幅段１１５と、差動増幅段１１５の出力を増幅するソース接地増幅段１１６とを含む。ソース接地増幅段１１６は、バイアス電流を供給する定電流源１８３と、定電流源１８３に接続され、差動増幅段１１５の出力を増幅して、出力トランジスタ１０４のゲートを制御する増幅用トランジスタ１８２とを含む。電流供給回路１０８は、差動増幅段１１５に含まれる能動負荷１１７に流れる電流の大きさを検出して、検出した電流の大きさに比例した大きさの電流を増幅用トランジスタ１８２に供給する電流供給回路１０８を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力電圧に応じた出力電圧を出力する電圧レギュレータを備え、
前記電圧レギュレータは、
前記入力電圧が印加される第１の電源端子と、
基準電圧が印加される第２の電源端子と、
前記出力電圧を出力する出力端子と、
前記出力端子が接続される第１のノードと、前記第１の電源端子との間に配置された出力トランジスタと、
前記出力電圧を分圧した分圧電圧と前記基準電圧との差を増幅する差動増幅段と、
前記差動増幅段の出力を増幅するソース接地増幅段とを含み、
前記ソース接地増幅段は、
バイアス電流を供給する定電流源と、
前記定電流源に接続され、前記差動増幅段の出力を増幅して、前記出力トランジスタのゲートを制御する増幅用トランジスタとを含み、
前記差動増幅段に含まれる能動負荷に流れる電流の大きさを検出して、前記検出した電流の大きさに比例した大きさの電流を前記増幅用トランジスタに供給する電流供給回路を備えた、電源回路。
【請求項２】
前記定電流源と、前記増幅用トランジスタと、前記出力トランジスタのゲートが第２のノードに接続され、
前記電流供給回路は、前記出力電圧が瞬時変動したときに前記定電流源から前記増幅用トランジスタに流れる電流の瞬時変動を補償するために、前記出力電圧の瞬時変動したときに前記能動負荷に流れる電流の瞬時変動を検出して、前記検出した電流の大きさに比例した大きさの電流を前記第２のノードを通じて前記増幅用トランジスタに供給する、請求項１記載の電源回路。
【請求項３】
前記出力電圧がオーバーシュートしたときに、前記定電流源から前記増幅用トランジスタに流れる電流がアンダーシュートするとともに、前記能動負荷に流れる電流がオーバーシュートし、
前記電流供給回路は、前記能動負荷を流れるオーバーシュートした電流に比例した大きさの電流を前記第２のノードを通じて前記増幅用トランジスタに供給する、請求項２記載の電源回路。
【請求項４】
前記出力電圧がアンダーシュートしたときに、前記定電流源から前記増幅用トランジスタに流れる電流がオーバーシュートするとともに、前記能動負荷に流れる電流がアンダーシュートし、
前記電流供給回路は、前記能動負荷を流れるアンダーシュートした電流に比例した大きさの電流を前記第２のノードを通じて前記増幅用トランジスタに供給する、請求項２記載の電源回路。
【請求項５】
前記電流供給回路は、
前記差動増幅段の能動負荷を構成するトランジスタとともに第１のカレントミラー回路を構成し、前記トランジスタを流れる電流を複製した第１の複製電流を出力するミラートランジスタと、
前記第１の複製電流をさらに複製した第２の複製電流を前記増幅用トランジスタに供給する第２のカレントミラー回路とを含む、請求項１記載の電源回路。
【請求項６】
電源と前記第２のノードとの間に接続された電圧固定用トランジスタと、
前記電圧固定用トランジスタをオフにするタイミングを制御する制御回路とをさらに備える、請求項２記載の電源回路。
【請求項７】
前記制御回路は、外部から入力されるイネーブル信号を遅延させることによって、内部イネーブル信号を生成して、前記電圧固定用トランジスタのゲートに供給し、
前記内部イネーブル信号が非活性化レベルのときに、前記第２のノードに前記電源の電位が印可される、請求項６記載の電源回路。
【請求項８】
前記制御回路は、ＲＣ回路を含む、請求項７記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に、電圧レギュレータを備えた電源回路に関する。
【背景技術】
【０００２】
ＬＤＯ（Low Drop Out)レギュレータは、出力電圧の負帰還により出力電圧値を一定に保つ機能を有し、低い入出力間電位差（ドロップアウト電圧ともいう）であっても動作する基準電圧回路である。
【０００３】
たとえば、特許文献１に記載の電源回路は、ＬＤＯレギュレータとブースタ回路とを備える。ＬＤＯレギュレータは、出力電圧の変動に応じた電圧を出力するアンプと、アンプから出力された電圧に応じた電圧レベルの出力電圧を出力する第１トランジスタとを備える。ブースタ回路は、第１トランジスタの出力電流に比例した出力電流を流す第２トランジスタと、第２トランジスタの出力電流に応じた電圧と第１基準電圧との電圧差に応じた電圧信号を出力する第１差動増幅器と、電圧差に応じた電圧信号に応じて、アンプの応答性を制御する制御回路とを備える。特許文献１に記載の電源回路は、出力電圧が瞬時変動した場合に瞬時変動を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１６２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された電源回路は、応答性向上のために、出力電圧が瞬時変動しないときでも、消費電流が大きいという問題がある。
【０００６】
それゆえに、本発明の目的は、出力電圧の瞬間的な変動を安定化させることができ、かつ消費電流が少ない電源回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の電源回路は、入力電圧に応じた出力電圧を出力する電圧レギュレータを備える。電圧レギュレータは、入力電圧が印加される第１の電源端子と、基準電圧が印加される第２の電源端子と、出力電圧を出力する出力端子と、出力端子が接続される第１のノードと、第１の電源端子との間に配置された出力トランジスタと、出力電圧を分圧した分圧電圧と基準電圧との差を増幅する差動増幅段と、差動増幅段の出力を増幅するソース接地増幅段とを含む。ソース接地増幅段は、バイアス電流を供給する定電流源と、定電流源に接続され、差動増幅段の出力を増幅して、出力トランジスタのゲートを制御する増幅用トランジスタとを含む。電源回路は、差動増幅段に含まれる能動負荷に流れる電流の大きさを検出して、検出した電流の大きさに比例した大きさの電流を増幅用トランジスタに供給する電流供給回路を備える。
【発明の効果】
【０００８】
本発明によれば、電流供給回路が、差動増幅段に含まれる能動負荷に流れる電流の大きさを検出して、検出した電流の大きさに比例した大きさの電流を増幅用トランジスタに供給する。これによって、電源回路は、出力電圧が瞬時変動しないときには、消費電流を低減できる。
【図面の簡単な説明】
【０００９】
【図１】一般的なＬＤＯレギュレータの構成を表わす図である。
【図２】一般的なＬＤＯレギュレータの別の構成を表わす図である。
【図３】特許文献１に記載された電源回路の構成の概要を表わす図である。
【図４】実施の形態１の電源回路１の構成を表わす図である。
【図５】実施の形態２の電源回路２の構成を表わす図である。
【図６】電流帰還ループを説明するための図である。
【図７】実施の形態３の電源回路３の構成を表わす図である。
【図８】実施の形態４の電源回路４の構成を表わす図である。
【図９】電源起動時のイネーブル信号、および電源回路４内の電圧の波形を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
まず、本発明と関連する参考例について説明する。
【００１１】
参考例．
図１は、一般的なＬＤＯレギュレータの構成を表わす図である。
【００１２】
図１に示すように、ＬＤＯレギュレータは、エラーアンプ３０１と、分圧抵抗３０２，３０３と、出力トランジスタ３０４と、電源端子３０６と、グラウンド端子３０７と、基準電圧端子３０９と、安定化容量３０５とを備える。
【００１３】
エラーアンプ３０１と、分圧抵抗３０２，３０３と、出力トランジスタ３０４と、電源端子３０６と、グラウンド端子３０７と、基準電圧端子３０９とは、ＩＣ（Integrated Circuit）チップ３５０に搭載される。
【００１４】
このＬＤＯレギュレータは、出力電圧Ｖｏｕｔを負帰還する方式である。つまり、このＬＤＯは、出力端子９９に流れる負荷電流３０８の増減に対して、負帰還によって出力電圧Ｖｏｕｔを一定に保つように動作する。
【００１５】
しかしながら、ＬＤＯレギュレータが、高速動作し、かつ多量の電流が消費されるデジタル回路などの負荷を駆動する場合、負荷電流が急峻に変動し、負帰還の電圧追従性能を超えてしまう場合がある。この場合、出力電圧Ｖｏｕｔに規定値を超えるオーバーシュートまたはアンダーシュートが瞬間的に発生し、故障または誤作動の原因となる。したがって、出力端子９９に多量の安定化容量を接続し、瞬間的な出力電圧変動を抑制する必要がある。この外付けの安定化容量３０５の値は、一般的に数μ以上のオーダーになることが多いため、ＩＣチップ３５０の外部に接続する必要がある。
【００１６】
図２は、一般的なＬＤＯレギュレータの別の構成を表わす図である。
図２に示すように、このＬＤＯレギュレータは、基板面積を削減するために、ＩＣチップ４５０の内部に安定化容量４０５を備える。
【００１７】
しかしながら、安定化容量４０５をＩＣチップ４５０に内蔵する場合、ＩＣチップ４５０のサイズの増加を抑えるため、安定化容量４０５を可能な限り小さくする必要がある。すなわち、負荷変動時または電源起動時に発生する急峻な出力電圧の変動を、低い安定化容量によって抑えることが課題となる。この課題を解決するために、特許文献１では負帰還を多重化および高速化する技術が記載されている。
【００１８】
図３は、特許文献１に記載された電源回路の構成の概要を表わす図である。
この電源回路は、電圧帰還に加えて、電流加算回路５０８を用いた二重の負帰還を有することによって、応答性を向上することができる。二重の負帰還により応答性を向上する手法は、過去にも類似の提案がなされているが、それらは負荷変動が生じた瞬間に出力電圧を直接検出する手法であるので、遅延および制御の難しさが課題であった。それに対して、特許文献１の電源回路は、出力トランジスタ５０４のゲート電圧を介して間接的に出力電圧Ｖｏｕｔを検出する。間接的に検出した出力電圧Ｖｏｕｔによって、電流加算回路５０８が動作することによって、遅延の削減と制御の容易化を達成している。判定回路５１０は、基準電圧Ｖｒｅｆ２と検出電圧とを比較する。負荷電流が増加すると検出電圧も増加するため、判定回路５１０の出力がローレベルからハイレベルに反転する。この判定回路５１０の動作によってＮＭＯＳスイッチ５１１がオンとなり、ブースト用電流源５１２によってエラーアンプ５０１に電流が供給される。この電流帰還ループは電圧帰還に比べて高速に動作する。
【００１９】
しかしながら、判定回路５１０に含まれる差動増幅回路は、応答性向上のために、負荷変動時以外においても定常的に動作しているので、消費電流が大きいという問題がある。さらに、この差動増幅回路は、比較電圧付近のノイズおよび微小な負荷変動に弱いため、発振や誤動作を起こす可能性がある。
【００２０】
実施の形態１．
（構成）
図４は、実施の形態１の電源回路１の構成を表わす図である。
【００２１】
電源回路１は、電圧レギュレータ１００と、電流供給回路１０８とを備える。
電圧レギュレータ１００は、常に一定の出力電圧Ｖｏｕｔを出力する。
【００２２】
電圧レギュレータ１００は、第１の電源端子１１１と、第２の電源端子１０２と、出力端子１０５と、出力トランジスタ１０４と、分圧抵抗１０３ａ，１０３ｂと、差動増幅段１１５と、ソース接地増幅段１１６とを備える。
【００２３】
第１の電源端子１１１には、入力電圧ＶＩＮが印加される。
第２の電源端子１０２には、基準電圧Ｖｒｅｆが印加される。
【００２４】
出力端子１０５は、出力電圧Ｖｏｕｔを出力する。
電圧レギュレータ１００は、入力電圧ＶＩＮと、出力電圧Ｖｏｕｔの差であるドロップアウト電圧が低くても動作することを特徴とするＬＤＯレギュレータである。
【００２５】
出力トランジスタ１０４は、出力端子１０５が接続される第１のノードＮＤ３と、第１の電源端子１１１との間に配置される。
【００２６】
第１のノードＮＤ３とグランドＧＮＤとの間に分圧抵抗１０３ａと分圧抵抗１０３ｂが直列に接続される。分圧抵抗１０３ａの抵抗値をＲａ、分圧抵抗１０３ｂの抵抗値をＲｂとしたときに、分圧抵抗１０３ａと分圧抵抗１０３ｂとの間のノードＮＤ１から分圧電圧Ｖｆｏ（＝Ｖｏｕｔ×Ｒｂ／（Ｒａ＋Ｒｂ））が差動増幅段１１５へ送られる。
【００２７】
差動増幅段１１５は、分圧電圧Ｖｆｏと基準電圧Ｖｒｅｆとの差を増幅する。
ソース接地増幅段１１６は、差動増幅段１１５の出力を増幅する。
【００２８】
ソース接地増幅段１１６は、定電流源１８３と、増幅用トランジスタ１８２とを備える。
【００２９】
定電流源１８３と、増幅用トランジスタ１８２と、出力トランジスタ１０４のゲートとが、第２のノードＮＤ２に接続される。
【００３０】
定電流源１８３は、バイアス電流を供給する。
増幅用トランジスタ１８２のゲートは、差動増幅段１１５の出力を受ける。増幅用トランジスタ１８２は、差動増幅段１１５の出力を増幅して、出力トランジスタ１０４のゲートを制御する。
【００３１】
電流供給回路１０８は、差動増幅段１１５に含まれる能動負荷１１７に流れる電流の大きさを検出して、検出した電流の大きさに比例した大きさの電流を増幅用トランジスタ１８２に供給する。
【００３２】
出力電圧Ｖｏｕｔが瞬時変動したときに、第２のノードＮＤ２の電圧が瞬時変動して、定電流源１８３から増幅用トランジスタ１８２に流れるバイアス電流が瞬時変動するとともに、能動負荷１１７に流れる電流が瞬時変動する。電流供給回路１０８は、能動負荷１１７に流れる電流の瞬時変動を検出して、定電流源１８３から増幅用トランジスタ１８２に流れるバイアス電流の瞬時変動を補償する電流を第２のノードＮＤ２を通じて増幅用トランジスタ１８２に供給する。
【００３３】
より具体的には、出力電圧Ｖｏｕｔがオーバーシュートしたときに、第２のノードＮＤ２の電圧がアンダーシュートして定電流源１８３から増幅用トランジスタ１８２に流れるバイアス電流がアンダーシュートするとともに、能動負荷１１７に流れる電流がオーバーシュートする。電流供給回路１０８は、能動負荷１１７を流れるオーバーシュートした電流に比例した大きさの電流を第２のノードＮＤ２を通じて増幅用トランジスタ１８２に供給する。これによって、増幅用トランジスタ１８２に流れる電流および第２のノードＮＤ２の電圧のアンダーシュートが補償されて、出力電圧Ｖｏｕｔを高速に安定化することができる。
【００３４】
出力電圧Ｖｏｕｔがアンダーシュートしたときに、定電流源１８３から増幅用トランジスタ１８２に流れる電流がオーバーシュートするとともに、能動負荷１１７に流れる電流がアンダーシュートする。電流供給回路１０８は、能動負荷１１７を流れるアンダーシュートした電流に比例した大きさの電流を第２のノードＮＤ２を通じて増幅用トランジスタ１８２に供給する。これによって、増幅用トランジスタ１８２に流れる電流および第２のノードＮＤ２の電圧のオーバーシュートが補償されて、出力電圧Ｖｏｕｔを高速に安定化することができる。
【００３５】
また、出力電圧Ｖｏｕｔが瞬時変動しないときには、電流供給回路１０８に定常的に流れる電流は、電源回路１のソース接地増幅段１１６の定常的な動作電流として消費されるため、消費電流が大きくならない。
【００３６】
実施の形態２．
図５は、実施の形態２の電源回路２の構成を表わす図である。
【００３７】
この電源回路２は、電圧レギュレータ２００と、電流供給回路２０８とを備える。
電圧レギュレータ２００は、第１の電源端子２１１と、第２の電源端子２０２と、バイアス電圧入力端子２０６と、エラーアンプ２０１と、電圧生成部２５０とを備える。
【００３８】
第１の電源端子２１１には、入力電圧ＶＩＮが印加される。実施の形態２では、ＶＩＮは、ＶＤＤと同じ値とする。
【００３９】
第２の電源端子２０２には、基準電圧Ｖｒｅｆが印加される。
出力端子２０５は、出力電圧Ｖｏｕｔを出力する。
【００４０】
電圧レギュレータ２００は、ＬＤＯレギュレータである。したがって、電圧レギュレータ２００は、入力電圧ＶＩＮと、出力電圧Ｖｏｕｔの差であるドロップアウト電圧が低くても動作する。
【００４１】
バイアス電圧入力端子２０６には、バイアス電圧Ｖｂが印加される。
エラーアンプ２０１は、差動増幅段２１５と、ソース接地増幅段２１６とを備える。
【００４２】
差動増幅段２１５は、ＰＭＯＳトランジスタＰ１，Ｐ３，Ｐ４と、ＮＭＯＳトランジスタＮ１，Ｎ２とを備える。ソース接地増幅段２１６は、定電流源を構成するＰＭＯＳトランジスタＰ２と、増幅用トランジスタであるＮＭＯＳトランジスタＮ３とを備える。
【００４３】
電流供給回路２０８は、カレントミラー回路２１０と、ＮＭＯＳトランジスタ２０９とを備える。カレントミラー回路２１０は、ＰＭＯＳトランジスタＰ５，Ｐ６を備える。
【００４４】
電圧生成部２５０は、ＰＭＯＳトランジスタである出力トランジスタ２０４と、分圧抵抗２０３ａ，２０３ｂとを備える。
【００４５】
電源ＶＤＤと、グランドＧＮＤとの間に、出力トランジスタ２０４と、分圧抵抗２０３ａと、分圧抵抗２０３ｂとが直列に接続される。
【００４６】
出力トランジスタ２０４と、分圧抵抗２０３ａとの間の第１のノードＮＤ３は、出力端子２０５と接続される。
【００４７】
出力トランジスタ２０４のゲートは、第２のノードＮＤ２に接続される。
分圧抵抗２０３ａと分圧抵抗２０３ｂとの間のノードＮＤ１は、差動増幅段２１５内のＰＭＯＳトランジスタＰ４のゲートに接続される。分圧抵抗２０３ａの抵抗値をＲａ、分圧抵抗２０３ｂの抵抗値をＲｂとしたときに、ノードＮＤ１から分圧電圧Ｖｆｏ（＝Ｖｏｕｔ×Ｒｂ／（Ｒａ＋Ｒｂ））がＰＭＯＳトランジスタＰ４のゲートに送られる。
【００４８】
ＰＭＯＳトランジスタＰ１は、電源ＶＤＤと、ノードＮＤ４との間に接続される。ノードＮＤ４と、グランドＧＮＤとの間に、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１とが直列に接続される。ノードＮＤ４と、グランドＧＮＤとの間に、ＰＭＯＳトランジスタＰ４と、ＮＭＯＳトランジスタＮ２とが直列に接続される。ＮＭＯＳトランジスタＮ１は、ダイオード接続される。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２との間のノードＮＤ５は、ソース接地増幅段２１６内のＮＭＯＳトランジスタＮ３のゲートと接続される。ＮＭＯＳトランジスタＮ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタ２０９のゲートと接続される。
【００４９】
ＰＭＯＳトランジスタＰ１のゲートは、バイアス電圧入力端子２０６に接続され、バイアス電圧Ｖｂを受ける。ＰＭＯＳトランジスタＰ３のゲートは、第２の電源端子２０２と接続され、基準電圧Ｖｒｅｆを受ける。ＰＭＯＳトランジスタＰ４のゲートは、第１のノードＮＤ３と接続され、分圧電圧Ｖｆｏを受ける。ＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ２とは、能動負荷２１７を構成する。
【００５０】
電源ＶＤＤと第２のノードＮＤ２の間に、ＰＭＯＳトランジスタＰ２が設けられる。第２のノードＮＤ２とグランドＧＮＤとの間に、ＮＭＯＳトランジスタＮ３が設けられる。ＰＭＯＳトランジスタＰ２のゲートは、バイアス電圧入力端子２０６に接続され、バイアス電圧Ｖｂを受ける。電源ＶＤＤから第２のノードＮＤ２には、ＰＭＯＳトランジスタＰ２を介してバイアス電流ＩＢが流れる。バイアス電流ＩＢの直流値は、出力電圧Ｖｏｕｔの変動に係らず、一定値である。ＮＭＯＳトランジスタＮ３のゲートは、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２の間のノードＮＤ５に接続される。
【００５１】
ＰＭＯＳトランジスタＰ５は、電源ＶＤＤと第２のノードＮＤ２との間に接続される。電源ＶＤＤとグランドＧＮＤの間に、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタ２０９とが直列に接続される。ＰＭＯＳトランジスタＰ５のゲートと、ＰＭＯＳトランジスタＰ６のゲートとが接続される。ＰＭＯＳトランジスタＰ６は、ダイオード接続される。
【００５２】
ＰＭＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ６とは、カレントミラー回路２１０を構成する。ＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタ２０９とは、多出力型カレントミラー回路４３０を構成する。
【００５３】
ＮＭＯＳトランジスタＮ１に流れる電流およびＮＭＯＳトランジスタＮ２に流れる電流をＩ１としたときに、ＮＭＯＳトランジスタ２０９には、Ｉ２（＝ｋ１×Ｉ１）の電流が流れる。電流Ｉ２は、ＰＭＯＳトランジスタＰ６に流れるので、ＰＭＯＳトランジスタＰ５には、Ｉ３（＝ｋ２×Ｉ２＝ｋ２×ｋ１×Ｉ１＝Ｋ×Ｉ１）の電流が流れる。
【００５４】
次に、出力電圧Ｖｏｕｔに瞬間的な変動がない定常時において、電流供給回路２０８が、第２のノードＮＤ２に加算電流ＩＡｃを供給するときの動作について説明する。
【００５５】
定常時には、能動負荷２１７に流れる直流電流はバイアス電圧Ｖｂによって決まり、ＮＯＳトランジスタＮ１およびＮ２に流れる電流をＩ１ｃとする。このときに、ＮＭＯＳトランジスタ２０９およびＰＭＯＳトランジスタＰ６には、Ｉ２ｃ（＝ｋ１×Ｉ１ｃ）の電流が流れ、ＰＭＯＳトランジスタＰ５には、Ｉ３ｃ（＝ｋ２×Ｉ２ｃ＝ｋ２×ｋ１×Ｉ１ｃ＝Ｋ×Ｉ１ｃ）の電流が流れる。電流Ｉ３ｃは、電流供給回路２０８が、定常時に第２のノードＮＤ２に供給する加算電流ＩＡｃに相当する。定常時において、電流供給回路２０８は、電流ＩＡｃを供給する定電流源とみなすことができる。
【００５６】
仮に、定常時に、電源回路２が電流供給回路２０８を備えない場合にＰＭＯＳトランジスタＰ２に流れるバイアス電流をＩＢ０としたときに、本実施の形態のＰＭＯＳトランジスタＰ２を流れるバイアス電流ＩＢと電流供給回路２０８が供給する加算電流ＩＡｃとの和がＩＢ０と一致するように、ＰＭＯＳトランジスタＰ２、および電流供給回路２０８内のトランジスタが設計されているものとする。定常時において、ＩＢ０＝ＩＢ＋ＩＡＣなので、電流供給回路２０８を設けたことによって、定常時に増加する電流は、ＮＭＯＳトランジスタ２０９およびＰＭＯＳトランジスタＰ６に流れる電流Ｉ２ｃのみである。したがって、本実施の形態では、特許文献１に記載された電源回路よりも、定常時における消費電流を低減することができる。
【００５７】
次に、電源回路２に含まれる電圧帰還ループについて説明する。
出力電圧Ｖｏｕｔが変動したときに、ノードＮＤ１、エラーアンプ２０１、および出力トランジスタ２０４、ノードＮＤ１を循環するループによって、出力電圧Ｖｏｕｔが一定値に収束する。
【００５８】
出力電圧Ｖｏｕｔが変動すると、ノードＮＤ１上の分圧電圧Ｖｆｏが差動増幅段２１５の非反転入力端子であるＰＭＯＳトランジスタＰ４のゲートに入力される。差動増幅段２１５は、反転入力端子であるＰＭＯＳトランジスタＰ３のゲートに入力される基準電圧Ｖｒｅｆの大きさと、分圧電圧Ｖｆｏの大きさとが同一となる（仮想ショートという）ように動作することによって、出力トランジスタ２０４のゲート電圧である第２のノードＮＤ２の電圧が制御される。このような動作によって、出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆの大きさと、分圧抵抗２０３ａと２０３ｂによる出力電圧Ｖｏｕｔの分圧比とによって定まる一定値に収束する。
【００５９】
ただし、出力電圧Ｖｏｕｔに瞬間的なオーバーシュートが生じた場合、電圧帰還が起こる前に、第２のノードＮＤ２にアンダーシュートが発生する。ＰＭＯＳトランジスタＰ４からＮＭＯＳトランジスタＮ３までの経路を流れる電流値が比較的小さいため、寄生容量の影響によって伝送が遅く、出力トランジスタ２０４は大電流を流すことが可能となる。そのため、電圧帰還のためにノードＮＤ４の電圧が上昇する前に、第２のノードＮＤ２にアンダーシュートが発生する。このときには、ＰＭＯＳトランジスタＰ２からＮＭＯＳトランジスタＮ３に流れるバイアス電流ＩＢもアンダーシュートするため、ソース接地増幅段２１６の動作電流ＩＣが減少する。
【００６０】
また、出力電圧Ｖｏｕｔに瞬間的なアンダーシュートが生じた場合、電圧帰還が起こる前に、第２のノードＮＤ２にオーバーシュートが発生する。このときには、ＰＭＯＳトランジスタＰ２からＮＭＯＳトランジスタＮ３に流れるバイアス電流ＩＢもオーバーシュートするため、ソース接地増幅段２１６の動作電流ＩＣが増加する。
【００６１】
出力電圧Ｖｏｕｔのアンダーシュートは、負荷変動時および電源起動時に発生する。出力電圧Ｖｏｕｔのオーバーシュートは、電源起動時に発生する。電源起動時に、ＶＤＤ，Ｖｒｅｆ，Ｖｂ，ＶＩＮの供給が開始される。電源起動時には、出力コンデンサ（図示せず）を急速に充電しようとして定常値以上の電流であるラッシュ電流が出力トランジスタ２０４に流れるためである。
【００６２】
本実施の形態では、電流供給回路２０８によって、電圧帰還ループでは追従できない程度に負荷変動が急峻な場合、電流供給回路２０８によって、出力トランジスタ２０４を駆動するソース接地増幅段２１６の動作電流を制御することによって瞬間的な出力変動を抑制する。
【００６３】
次に、電源回路２に含まれる電流帰還ループについて説明する。
図６は、電流帰還ループを説明するための図である。
【００６４】
図６の実線矢印が電流帰還ループを表わす。
出力電圧Ｖｏｕｔにオーバーシュートが発生すると、これが、ノードＮＤ１を通じて、差動増幅段２１５に伝わる。ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２に流れる電流が定常状態でのＩ１ｃからＩ１ｏに変化する。Ｉ１ｏ＞Ｉ１ｃである。Ｉ１ｏは、オーバーシュートした電流である。その結果、ＮＭＯＳトランジスタ２０９およびＰＭＯＳトランジスタＰ６には、Ｉ２ｏ＝ｋ１×Ｉ１ｏのオーバーシュートした電流が流れ、ＰＭＯＳトランジスタＰ５には、Ｉ３ｏ＝ｋ２×Ｉ２ｏ＝ｋ２×ｋ１×Ｉ１ｏ＝Ｋ×Ｉ１ｏ）のオーバーシュートした電流が流れる。電流Ｉ３ｏは、出力電圧Ｖｏｕｔのオーバーシュート時に、電流供給回路２０８が、第２のノードＮＤ２に供給するオーバーシュートした加算電流ＩＡｏに相当する。オーバーシュートした加算電流ＩＡｏが第２のノードＮＤ２を通じてＮＭＯＳトランジスタＮ３に供給される。これによって、前述のように、出力電圧Ｖｏｕｔのオーバーシュートによって、ＰＭＯＳトランジスタＰ２からＮＭＯＳトランジスタＮ３に流れるアンダーシュートしたバイアス電流ＩＢを補償するためのオーバーシュートした加算電流ＩＡｏが第２のノードＮＤ２を通じて、ＮＭＯＳトランジスタＮ３に供給される。その結果、ソース接地増幅段２１６の動作電流ＩＣがアンダーシュートするのを補償できるので、出力電圧Ｖｏｕｔを高速に安定化することができる。
【００６５】
出力電圧Ｖｏｕｔにアンダーシュートが発生すると、これが、ノードＮＤ１を通じて、差動増幅段２１５に伝わる。ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２に流れる電流が定常状態でのＩ１ｃからＩ１ｕに変化する。Ｉ１ｕ＜Ｉ１ｃである。Ｉ１ｕは、アンダーシュートした電流である。その結果、ＮＭＯＳトランジスタ２０９およびＰＭＯＳトランジスタＰ６には、Ｉ２ｕ＝ｋ１×Ｉ１ｕのアンダーシュートした電流が流れ、ＰＭＯＳトランジスタＰ５には、Ｉ３ｕ＝ｋ２×Ｉ２ｕ＝ｋ２×ｋ１×Ｉ１ｕ＝Ｋ×Ｉ１ｕ）のアンダーシュートした電流が流れる。電流Ｉ３ｕは、出力電圧Ｖｏｕｔのアンダーシュート時に、電流供給回路２０８が、第２のノードＮＤ２に供給するアンダーシュートした加算電流ＩＡｕに相当する。アンダーシュートした加算電流ＩＡｕが第２のノードＮＤ２を通じてＮＭＯＳトランジスタＮ３に供給される。これによって、前述のように、出力電圧Ｖｏｕｔのアンダーシュートによって、ＰＭＯＳトランジスタＰ２からＮＭＯＳトランジスタＮ３に流れるオーバーシュートしたバイアス電流ＩＢを補償するためのアンダーシュートした加算電流ＩＡｕが第２のノードＮＤ２を通じて、ＮＭＭＯＳトランジスタＮ３に供給される。その結果、ソース接地増幅段２１６の動作電流ＩＣがオーバーシュートするのを補償できるので、出力電圧Ｖｏｕｔを高速に安定化することができる。
【００６６】
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、ＰＭＯＳトランジスタＰ５，Ｐ６のサイズを調整することによって、電流比Ｋ（＝ｋ１×ｋ２）を任意に選定することができる。電流比Ｋを大きくすると、Ｉ３が大きくなるので、負荷変動に敏感に反応することができるが、特性のばらつきが大きくなる。一方、電流比Ｋを小さくすると、負荷変動に敏感に反応することができないが、特性のばらつきが小さくなる。所望の特性が得られるように、Ｋを設定すればよい。
【００６７】
また、出力電圧Ｖｏｕｔが瞬時変動しないときには、電流供給回路２０８に定常的に流れる電流は、電源回路２のソース接地増幅段２１６の定常的な動作電流として消費されるため、消費電流が大きくならない。その理由をより詳細に説明する。エラーアンプ２１１の動作には電流が必要である。Ｉ１ｃ，Ｉ３ｃはエラーアンプ２１１と共有可能な電流である。Ｉ２ｃはエラーアンプ２１１と共有しない電流である。定常時には電流供給回路２０８を付加することによってＩ２ｃ分の消費電流が増加する。ただし、カレントミラーの比率ｋ１、ｋ２を調整（ｋ１＜＜ｋ２）することで、Ｉ２ｃの値は限りなく小さくできる。すなわちＩ２ｃ＜Ｉ３ｃとすることができる。元々エラーアンプ２１１の動作に必要なＩ１ｃ，Ｉ３ｃに加え、微小なＩ２ｃを加えるだけで電流供給回路２０８を実現できる。このため、特許文献１ではエラーアンプ５０１とは別に、判定回路５１０内に差動増幅回路を設けていたため、定常的な電流が無駄になっていたが、本実施の形態では、この電流をエラーアンプ２０１に活用することができ、その結果、消費電流を低減できる。
【００６８】
実施の形態３．
実施の形態１では、待機時において、第２のノードＮＤ２はフローティング状態となり、電圧が固定されず、出力トランジスタ１０４を確実にオフにすることができない場合がある。これを回避するために、実施の形態３では、電圧固定用の素子を設ける。
【００６９】
図７は、実施の形態３の電源回路３の構成を表わす図である。
電源回路３は、実施の形態１の電源回路１と相違する点は、以下である。
【００７０】
電源回路３は、制御回路１４１を備える。
制御回路１４１は、遅延回路（Ｄｅｌａｙ）１１２を備える。
【００７１】
遅延回路１１２は、外部から入力される外部イネーブル信号ＥＮを決められた時間だけ遅延させて、内部イネーブル信号ＥＮＡを出力する。
【００７２】
さらに、電源回路３に含まれる電圧レギュータ３００は、ＰＭＯＳトランジスタである電圧固定用トランジスタ１１４を備える。
【００７３】
ＰＭＯＳトランジスタ１１３は、電源ＶＤＤと第２のノードＮＤ２との間に配置される。ＰＭＯＳトランジスタ１１３のゲートは、内部イネーブル信号ＥＮＡを受ける。
【００７４】
待機時には、外部イネーブル信号ＥＮがローレベルのため、電圧固定用トランジスタ１１４がオン状態となり、第２のノードＮＤ２の電位がハイレベルに固定される。これによって、待機時に、出力トランジスタ１０４を確実にオフにすることができる。
【００７５】
一方、電流供給回路１０８は、差動増幅段１１５の内部端子まで変動が伝送してから動作するため、応答が遅いという特徴がある。電源起動時において、電流供給回路１０８の動作が間に合わず、オーバーシュートが発生する可能性がある。それゆえ、制御回路１４１によって、電源起動時に出力トランジスタ１０４の立ち上りを遅延させる。制御回路１４１内の遅延回路１１２は、出力トランジスタ１０４のゲートに供給される内部イネーブル信号ＥＮＡの立上りを外部イネーブル信号ＥＮの立上りよりも遅らせる。これによって、差動増幅段１１５およびソース接地増幅段１１６が完全に起動してから出力トランジスタ１０４がオンとなる。その結果、電源起動時に、出力トランジスタ２０４がオーバーシュートまたはアンダーシュートを発生させる前に、電流供給回路１０８を動作させることができるので、出力電圧Ｖｏｕｔのオーバーシュートまたはアンダーシュートに対して高速に応答することができる。
【００７６】
実施の形態４．
図８は、実施の形態４の電源回路４の構成を表わす図である。
【００７７】
この電源回路４が、実施の形態２の電源回路２と相違する点は、以下である。
電源回路４は、制御回路２４１を備える。
【００７８】
電源回路４に含まれる電圧レギュータ４００内の電圧生成部２６０は、ＰＭＯＳトランジスタである電圧固定用トランジスタ２１４を備える。
【００７９】
電圧固定用トランジスタ２１４は、電源ＶＤＤと第２のノードＮＤ２との間に配置される。電圧固定用トランジスタ２１４のゲートは、内部イネーブル信号ＥＮＡを受ける。
【００８０】
待機時には、外部イネーブル信号ＥＮがローレベルのため、内部イネーブル信号ＥＮＡがローレベルであり、電圧固定用トランジスタ２１４がオン状態となるので、第２のノードＮＤ２の電位がハイレベルに固定される。これによって、待機時に、出力トランジスタ２０４を確実にオフにすることができる。内部イネーブル信号ＥＮＡがハイレベルのときには、電圧固定用トランジスタ２１４がオフ状態となるので、出力トランジスタ２０４のゲートは、ソース接地増幅段２１６の出力によって制御される。
【００８１】
制御回路２４１は、直列に接続されたインバータＩＶ１、ＩＶ２、ＩＶ３、バッファ２１２、およびインバータＩＶ４を備える。
【００８２】
インバータＩＶ１は、外部イネーブル信号ＥＮを受けて、インバータＩＶ２へ内部イネーブル信号ＥＮ０を出力する。インバータＩＶ２は、内部イネーブル信号ＥＮ０を受けて、内部イネーブル信号ＥＮ１を出力する。
【００８３】
インバータＩＶ３は、内部イネーブル信号ＥＮ１を受けて、内部イネーブル信号ＥＮ２を出力する。
【００８４】
バッファ２１２は、内部イネーブル信号ＥＮ２を受けて、内部イネーブル信号ＥＮ３を出力する。バッファ２１２は、抵抗Ｒ１とコンデンサＣ１によって構成されるＲＣ回路である。
【００８５】
インバータＩＶ４は、内部イネーブル信号ＥＮ３を受けて、内部イネーブル信号ＥＮＡを出力する。
【００８６】
次に、制御回路２４１の動作について説明する。
図９は、電源起動時のイネーブル信号、および電源回路４内の電圧の波形を示す図である。
【００８７】
図９には、外部イネーブル信号ＥＮ、内部イネーブル信号ＥＮ１、内部イネーブル信号ＥＮＡ、第２のノードＮＤ２の電圧、出力電圧Ｖｏｕｔの時間変化が実線示されている。図９には、仮に制御回路２４１がバッファ２１２を含まないとした場合の内部イネーブル信号ＥＮＡと、そのような内部イネーブル信号ＥＮＡによる第２のノードＮＤ２の電圧、および出力電圧Ｖｏｕｔの時間変化が破線で示されている。
【００８８】
電源起動時には、外部イネーブル信号ＥＮが緩やかに立ち上がる。外部イネーブル信号ＥＮを遅延させる２段のインバータＩＶ１、ＩＶ２から出力される内部イネーブル信号ＥＮ１の立上りが急峻となる。
【００８９】
電源フローティング時に電位が確定しないが、電源起動時に直ぐに電圧の固定を解除しても支障がない配線または端子がある場合に、そのような配線または端子と、電源またはグランドとの間に電圧固定用トランジスタを設け、電圧固定用トランジスタのゲートに、内部イネーブル信号ＥＮ１を供給することとしてもよい。
【００９０】
内部イネーブル信号ＥＮ１を遅延させる２段のインバータＩＶ３、ＩＶ４から出力される破線で示される内部イネーブル信号ＥＮＡは、スルーレートが急峻のままである。この内部イネーブル信号ＥＮＡが、電圧固定用トランジスタ２１４のゲートに供給された場合には、電流供給回路２０８からソース接地増幅段２１６への加算電流の供給が間に合わず、出力電圧Ｖｏｕｔがオーバーシュートまたはアンダーシュートを補償することができない。
【００９１】
内部イネーブル信号ＥＮ１を遅延させるインバータＩＶ３、バッファ２１２、インバータＩＶ４から出力される実線で示される内部イネーブル信号ＥＮＡは、スルーレートが緩和される。これにより、電流供給回路２０８からソース接地増幅段２１６への加算電流の供給が間にあうため、出力電圧Ｖｏｕｔがオーバーシュートまたはアンダーシュートを補償することができる。
【００９２】
変形例．
（１）実施の形態１〜４の電源回路に含まれるトランジスタの導電型をＮ型からＰ型、Ｐ型からＮ型に変更し、電源ＶＤＤとグランドＧＮＤの位置を入れ替えてもよい。
（２）実施の形態４では、内部イネーブル信号ＥＮＡのスルーレートを緩やかにするためにＲＣ回路からなるバッファを用いたが、これに限定するものではない。たとえば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズをアンバランスにしたインバータを用いてもよい。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９４】
１，２，３，４  電源回路、１００，２００，３００，４００  電圧レギュレータ、１０２，２０２  第２の電源端子、１０３ａ，１０３ｂ，２０３ａ，２０３ｂ，３０２，３０３，４０２，４０３，５０３ａ，５０３ｂ  分圧抵抗、１０４，２０４，３０４，４０４，５０４  出力トランジスタ、１０５，２０５  出力端子、１０８，２０８  電流供給回路、１１１，２１１  第１の電源端子、１１２  遅延回路、１１４，２１４  電圧固定用トランジスタ、１１５，２１５  差動増幅段、１１６，２１６  ソース接地増幅段、１１７，２１７  能動負荷、１４１，２４１  制御回路、１８２  増幅用トランジスタ、１８３  定電流源、２０１，３０１，４０１，５０１  エラーアンプ、２０６  バイアス電圧入力端子、２０９，Ｎ１，Ｎ２，Ｎ３  ＮＭＯＳトランジスタ、２１０，４３０  カレントミラー回路、２１２  バッファ、２５０，２６０  電圧生成部、３５０，４５０，５５０  ＩＣチップ、３０５  外付け安定化容量、３０６，４０６，５０５  電源端子、３０７，４０７，５０６  ＧＮＤ端子、３０８，４０８，５０７  負荷電流、３０９，４０９  基準電圧端子、４０５  内蔵安定化容量、５００  ＬＤＯ回路、５０２ａ  第１基準電圧端子、５０２ｂ  第２基準電圧端子、５０８  電流加算回路、５０９  検出端子、５１０  判定回路、５１１  検出トランジスタ、５１２  ブースト用電流源、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６  ＰＭＯＳトランジスタ、ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４  インバータ、Ｃ  コンデンサ、Ｒ  抵抗。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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