(57)【要約】【課題】しきい値が適正化された半導体装置の作製方法を提供する。【解決手段】半導体と、半導体に電気的に接するソース電極あるいはドレイン電極と、ゲート電極と、ゲート電極と半導体との間に設けられる電荷捕獲層とを有するマトリクス状に配置した複数のトランジスタを有する半導体装置において、加熱しつつ、ゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、１秒以上保持することで、電荷捕獲層に電子を捕獲させることで、しきい値を増大させ、Ｉｃｕｔを低減させる。そのために、ゲート電極に信号を供給する回路（例えば、ワード線ドライバ）にＯＲゲート、ＸＯＲゲート等からなる選択回路を設けることで、複数のワード線の電位をビット線の電位よりも同時に高くできる構成とする。【選択図】図６
2019071481.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体と、前記第１の半導体に電気的に接する電極と、ゲート電極と、前記ゲート電極と前記第１の半導体との間に設けられる電荷捕獲層と、を有するマトリクス状に配置された複数のトランジスタと、
前記複数のトランジスタのゲート電極に信号を供給する第１の回路と、
前記複数のトランジスタの電極に信号を供給する第２の回路と、を有する半導体装置において、
前記電荷捕獲層は、窒化シリコン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含み、
前記ゲート電極に印加される電位は、前記半導体装置で使用される最高電位よりも低く、
前記第１の回路は、デコーダと選択回路を有し、
前記選択回路には、前記デコーダから出力される信号と、第１の信号が入力され、
前記選択回路からは前記ゲート電極に第２の信号が出力され、
前記選択回路は、ＯＲ論理あるいはＸＯＲ論理を実行できる半導体装置。
【請求項２】
第１の半導体と、前記第１の半導体に電気的に接する電極と、ゲート電極と、前記ゲート電極と前記第１の半導体との間に設けられる電荷捕獲層と、を有するマトリクス状に配置された複数のトランジスタと、
前記複数のトランジスタのゲート電極に信号を供給する第１の回路と、
前記複数のトランジスタの電極に信号を供給する第２の回路と、を有し、
前記第１の回路は、デコーダと選択回路を有し、
前記選択回路には、前記デコーダから出力される信号と、第１の信号が入力され、
前記選択回路からは前記ゲート電極に第２の信号が出力される半導体装置の作製方法であって、
１２５℃以上４５０℃以下の加熱処理を行いながら、前記第１の信号によって、前記ゲート電極の電位を前記電極の電位より高い状態に、１秒以上維持し、前記加熱処理前よりもしきい値を増大させる半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置を有する装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は半導体装置である場合がある。
また、半導体回路を有する装置は半導体装置である。
【背景技術】
【０００３】
トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広
く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く
知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化
物半導体層を用いたトランジスタが特許文献１に開示されている。
【０００５】
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が
特許文献２、特許文献３に開示されている。
【０００６】
酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいこ
とが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応
用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−１２４３６０号公報
【特許文献３】特開２０１１−１３８９３４号公報
【特許文献４】特開２０１２−２５７１８７号公報
【特許文献５】特開２０１２−０７４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化
すると、オン電流、オフ電流、しきい値、Ｓ値（サブスレッショルド値）などのトランジ
スタの電気特性が悪化する場合がある（特許文献５参照）。一般に、チャネル長を縮小す
ると、オン電流は増加するが、一方でオフ電流の増大、しきい値の変動の増大、Ｓ値の増
大が起こる。
【０００９】
本明細書で開示する一態様は、半導体装置のしきい値を適正化（補正）する方法およびそ
れに適した半導体装置を提供することを目的の一つとする。微細化に伴い顕著となる電気
特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、
集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を
低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装
置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供すること
を目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供
することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一
つとする。または、新規な半導体装置を提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本明細書で
開示する一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本明細書で開示する一態様は、第１の半導体と、第１の半導体に電気的に接する電極と、
ゲート電極と、ゲート電極と第１の半導体との間に設けられる電荷捕獲層とを有するマト
リクス状に配置された複数のトランジスタと、複数のトランジスタのゲート電極に信号を
供給する第１の回路と、複数のトランジスタの電極に信号を供給する第２の回路と、を有
する半導体装置において、第１の回路は、デコーダと選択回路を有し、選択回路には、デ
コーダから出力される信号と、第１の信号が入力され、選択回路からはゲート電極に第２
の信号が出力され、選択回路は、ＯＲ論理あるいはＸＯＲ論理を実行できることを特徴と
する半導体装置である。
【００１２】
また、上記構成において、第１の半導体を挟む第２の半導体および第３の半導体を有し、
第２の半導体は、第１の半導体と電荷捕獲層の間にあってもよい。
【００１３】
また、上記構成において、ゲート電極は、第１の半導体の上面および側面に面していても
よい。
【００１４】
また、上記構成において、電荷捕獲層は、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、アルミニウムシリケートのいずれか一を含んでもよい。
【発明の効果】
【００１５】
半導体装置のしきい値を適正化する方法を提供すること、または、微細化に伴い顕著とな
る電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い
半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、
信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持され
る半導体装置を提供すること、または、別に説明されるその他の効果の少なくとも１つが
達成できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態の半導体装置の例を示す図。
【図２】実施の形態の半導体装置のバンド図の例を示す図。
【図３】実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。
【図４】実施の形態のメモリセルの例を示す図。
【図５】実施の形態の半導体チップの例を示す図。
【図６】実施の形態の回路の例を示す図。
【図７】実施の形態の回路の例を示す図。
【図８】実施の形態の回路の例を示す図。
【図９】実施の形態の回路の例を示す図。
【図１０】実施の形態の回路の例を示す図。
【図１１】実施の形態の回路の例を示す図。
【図１２】実施の形態の回路の例を示す図。
【図１３】実施の形態の半導体チップの例を示す図。
【図１４】半導体装置の作製工程例を示す図。
【図１５】トランジスタの例を説明する上面図および断面図。
【図１６】積層された半導体層の例のバンドの模式図。
【図１７】トランジスタの例を説明する上面図および断面図。
【図１８】トランジスタの例の作製方法を説明する図。
【図１９】トランジスタの例の作製方法を説明する図。
【図２０】トランジスタの例を説明する上面図および断面図。
【図２１】電子機器の例を示す図。
【発明を実施するための形態】
【００１７】
実施の形態について、図面を用いて詳細に説明する。但し、本明細書で開示する技術思想
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれ
ば容易に理解される。したがって、本明細書で開示する技術思想は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
【００１８】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００１９】
なお、トランジスタの「ソース（ソース電極）」や「ドレイン（ドレイン電極）」の機能
は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化す
る場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「
ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２０】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
【００２１】
（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成およ
び動作原理、および、それを応用した回路について説明する。図１（Ａ）は、半導体層１
０１と電荷捕獲層１０２とゲート電極１０３を有する半導体装置である。電荷捕獲層１０
２はゲート絶縁層を兼ねることができる。
【００２２】
ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁
層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、
第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるい
は、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）に示されるように、絶縁体
１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複
数の絶縁層より形成されてもよい。
【００２３】
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図２（Ａ
）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図２（Ａ）では、ゲー
ト電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じであ
る。
【００２４】
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギ
ャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子
親和力よりも小さいものとするが、これに限られない。
【００２５】
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂ
の内部に電荷捕獲準位１０４が存在する。ゲート電極１０３の電位を、ソース電極あるい
はドレイン電極より高くすると、図２（Ｂ）に示すようになる。ここで、ゲート電極１０
３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この
電位は、この処理の終了した後にゲート電極１０３に印加される最高電位よりも低くても
よい。代表的には、４Ｖ未満とするとよい。
【００２６】
半導体層１０１に存在する電子１０５は、より電位の高いゲート電極１０３の方向に移動
しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０
５のいくらかは、電荷捕獲準位１０４に捕獲される。
【００２７】
電子１０５が、半導体層１０１と電荷捕獲層１０２の間の障壁を越えて、電荷捕獲準位１
０４に捕獲されるには、いくつかの過程が考えられる。第１は、トンネル効果によるもの
である。トンネル効果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場
合、電荷捕獲準位１０４に捕獲された電子が、トンネル効果により、半導体層１０１に戻
ってしまうことがある。
【００２８】
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、電荷捕獲層１０２が比
較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発
現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲー
ト電極１０３と半導体層１０１の間の電場の自乗でトンネル電流が増加する。
【００２９】
第２は、電子１０５が、電荷捕獲層１０２中の欠陥準位等のバンドギャップ中の捕獲準位
をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌ
ｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅
いほど、電気伝導性が高まる。
【００３０】
第３は、熱的な励起によって、電子１０５が、電荷捕獲層１０２の障壁を越えるものであ
る。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般
的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面
から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１と
したとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．
５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
【００３１】
電子１０５が、電荷捕獲層１０２の障壁を越えてゲート電極１０３に向かって移動する過
程は、上記の３つの過程とそれらの組み合わせで生じていると考えられる。特に、第２の
過程、第３の過程は、温度が高いと指数関数的に電流が増大することを示す。
【００３２】
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、電荷捕獲層１０２の障壁層の薄
い部分（エネルギーの高い部分）の電子の密度が高いほど起こりやすいので、温度が高い
ことが有利である。
【００３３】
なお、以上の伝導機構による電流は、特にゲート電極１０３と半導体層１０１の電位差が
小さい（４Ｖ以下）場合には、きわめて微弱であることが多いが、長時間（例えば、１秒
以上）の処理により、必要とする量の電子を電荷捕獲準位１０４に捕獲せしめることがで
きる。この結果、電荷捕獲層１０２は負に帯電する。
【００３４】
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、ある
いは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲー
ト電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表
的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、電子
が移動し、そのうちのいくらかは電荷捕獲準位１０４に捕獲される。このように電子を捕
獲する処理のための温度を、以下、処理温度という。
【００３５】
このとき、電荷捕獲準位１０４に捕獲される電子の量はゲート電極１０３の電位により制
御できる。電荷捕獲準位１０４に相応の量の電子が捕獲されると、その電荷のために、ゲ
ート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
【００３６】
電荷捕獲準位１０４により捕獲される電子の総量は、当初は、線形に増加するが、徐々に
増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位
に依存し、電位が高いほどより多くの電子が捕獲される傾向にある。なお、電荷捕獲準位
１０４の総数を上回ることはない。
【００３７】
電荷捕獲準位１０４に捕獲された電子は、電荷捕獲層１０２から流失しないことが求めら
れる。そのためには、第１には、電荷捕獲層１０２の厚さが、トンネル効果が問題となら
ない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが
好ましい。
【００３８】
一方で、半導体装置のチャネル長に比較して、電荷捕獲層１０２が厚すぎると、サブスレ
ショールド値が増加し、オフ特性が悪化するので、チャネル長は、電荷捕獲層１０２の酸
化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｔｈｉｃ
ｋｎｅｓｓ、ＥＯＴ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆる
Ｈｉｇｈ−Ｋ材料では、ＥＯＴが物理的な厚さよりも小さくなる。
【００３９】
代表的には、電荷捕獲層１０２の物理的な厚さは、１０ｎｍ以上１００ｎｍ以下、ＥＯＴ
は、１０ｎｍ以上２５ｎｍ以下とするとよい。なお、図１（Ｂ）あるいは図１（Ｃ）で示
すような構造において、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第
２の絶縁層１０２ｂのＥＯＴは、１ｎｍ以上２５ｎｍ以下とするとよい。
【００４０】
なお、図１（Ｃ）のように、電荷捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１
０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁
層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくす
ると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電荷捕獲準位
１０４に捕獲された電子を保持する上で効果的である。
【００４１】
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分
に厚ければ、電荷捕獲準位１０４に捕獲された電子を保持できる。第３の絶縁層１０２ｃ
としては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、
第２の絶縁層１０２ｂと同じ構成元素であるが、電荷捕獲準位が十分に少ないものも用い
ることができる。電荷捕獲準位の数は、形成方法によっても異なる。第３の絶縁層１０２
ｃの厚さは１ｎｍ以上２０ｎｍ以下とする。
【００４２】
なお、図１（Ｄ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有
する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図２（Ｃ
）および図２（Ｄ）にその例を示す。図２（Ｃ）は、図１（Ｄ）の点Ｃから点Ｄにかけて
のバンド図の例を示す。図２（Ｃ）では、ゲート電極１０３の電位はソース電極あるいは
ドレイン電極と同じである。
【００４３】
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（Ｄ
）に示すようになる。半導体層１０１に存在する電子１０５は、より電位の高いゲート電
極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方
向に移動した電子１０５のいくらかは、導電層１０２ｄに捕獲される。すなわち、図１（
Ｄ）に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置におけ
る電荷捕獲準位１０４と同等の機能を有する。
【００４４】
なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が
高くなり、捕獲された電子が流出することを抑制できる。
【００４５】
上記において、導電層１０２ｄは複数の導電層から構成されていてもよい。また、第１の
絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃ、絶縁体１０２ｅは、そ
れぞれ、複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法
の異なる複数の絶縁層から構成されてもよい。
【００４６】
第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、
酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、ＣＶＤ法あるいはＡＬＤ法
で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。
【００４７】
一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶
縁層よりも電荷捕獲準位１０４を多く含み、電子を捕獲する性質が強い。同様な理由から
、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成す
る場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは
、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。
【００４８】
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、その
うちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形
成してもよい。
【００４９】
電荷捕獲準位１０４に捕獲された電子が電荷捕獲層１０２から流失しないための第２の方
法は、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることであ
る。電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃のときは３００℃のとき
の１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易
に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えるこ
とが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。
【００５０】
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化
していることも有効である。この場合には、半導体層１０１から電荷捕獲層１０２へのホ
ールの注入がなく、したがって、電荷捕獲準位１０４に捕獲された電子がホールと結合し
て消滅することもない。
【００５１】
また、電荷捕獲層１０２に捕獲された電子を放出させるような電圧がかからないように回
路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のよう
に、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料で
は、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合に
はチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、
ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導
は著しく低下する。
【００５２】
第２の絶縁層１０２ｂは電荷捕獲準位１０４がより多くなるような材料（あるいは形成方
法、形成条件）で形成されるが、そのため、第１の絶縁層１０２ａと第２の絶縁層１０２
ｂの界面、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの界面にも多くの電荷捕獲準位
１０４が形成される。
【００５３】
そして、ゲート電極１０３の電位および温度を上記に示したものとすると、図２（Ｂ）で
説明したように、半導体層１０１から電荷捕獲準位１０４に電子が捕獲され、電荷捕獲層
１０２は負に帯電する。
【００５４】
このように電荷捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特
に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）で
あると、ゲート電極１０３の電位をソース電極の電位と同じとしたときのソースドレイン
間の電流（カットオフ電流（Ｉｃｕｔ））を大幅に低下させることができる。
【００５５】
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕ
ｔの電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／
μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
【００５６】
図３（Ａ）は電荷捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった
後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）の
ゲート電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極
の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測
定できないが、その他の方法で測定した値、すなわちサブスレショールド値等をもとに推
定できる。
【００５７】
最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕
獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。ま
た、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下
、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。
【００５８】
例えば、図３（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で
制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量
素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１
Ｖ、Ｖｄの電位が０Ｖであるとする。
【００５９】
トランジスタ１１０のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０８で示されるもので、チ
ャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｆＡであり、トランジスタ１１０のこの
ときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１１０と容量素子１１
１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積さ
れていた電荷の多くが失われてしまうことを意味する。
【００６０】
トランジスタ１１０のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０９で示されるもので、チ
ャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｙＡであり、トランジスタ１１０のこの
ときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１１０と容量素子１１
１よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過
後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。
【００６１】
すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印
加しなくても、１０年間の電荷の保持が可能である。このことは各種メモリ装置に用いる
ことができる。例えば、図４に示すようなメモリセルに用いることもできる。
【００６２】
図４（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１
２３からなり、トランジスタ１２１は、図１（Ａ）に示したように、電荷捕獲層１０２を
有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を増加
させる処理（しきい値適正化処理）をおこない、Ｉｃｕｔを低下させる。なお、図に示す
ように、電荷捕獲層１０２中に電子を有するため、しきい値が変動したトランジスタは、
通常のトランジスタとは異なる記号を用いる。
【００６３】
図４（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、第ｎ行ｍ列のメモリセ
ルであれば、読み出しワード線ＲＷＬｎ、書き込みワード線ＷＷＬｎ、ビット線ＢＬｍ、
ソース線ＳＬｍが接続する。
【００６４】
しきい値補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、ソース
線、ビット線の電位を０Ｖとする。そして、メモリセルが形成されたウェハーあるいはチ
ップを適切な温度に保持し、すべての書き込みワード線の電位を適切な値（例えば、＋３
Ｖ）として、適切な時間保持する。この結果、しきい値が適切な値になる。
【００６５】
なお、メモリセルは図４（Ｂ）に示すような、トランジスタ１２４、容量素子１２５から
なるものでもよい。例えば、第ｎ行ｍ列のメモリセルであれば、ワード線ＷＬｎ、ビット
線ＢＬｍ、ソース線ＳＬｎが接続する。しきい値補正の方法は図４（Ａ）のものと同様に
できる。
【００６６】
ここで、問題となるのは、一般にメモリ装置では、ワード線（書き込みワード線）のうち
の１つの電位は上昇させるように設計されているが、すべてのワード線の電位を同時に上
昇させるようには設計されていないことである。なお、すべてのビット線を低電位あるい
は高電位とすることは可能である。
【００６７】
図５に示す半導体チップ１３０は、メモリユニット１３６と論理ユニット１３７を有する
。メモリユニット１３６は、メモリセルアレイ１３５と、ワード線ドライバ１３１、ビッ
ト線ドライバ１３２を有する。ワード線ドライバ１３１には複数のワード線１３３が接続
され、ビット線ドライバ１３２には、複数のビット線１３４が接続される。複数のワード
線１３３と複数のビット線１３４の交点には、図４に示すメモリセルが設けられる。
【００６８】
ワード線ドライバ１３１、ビット線ドライバ１３２には、信号が供給される必要があり、
例えば、論理ユニット１３７から信号線１３８ａ、信号線１３８ｂを介して、ワード線ド
ライバ１３１、ビット線ドライバ１３２に信号が供給される。なお、論理ユニット１３７
には、信号線１３８ｃを介して、信号が供給される。
【００６９】
通常、ワード線ドライバ１３１は複数のワード線１３３のうちのひとつを選択し、選択さ
れたワード線にあるトランジスタがオンとなるような電位を出力するように設計されてい
る。例えば、メモリセルが図４（Ａ）に示すものであれば、選択されたひとつの書き込み
ワード線にあるトランジスタ１２１のゲート電極の電位は、選択されていない他の書き込
みワード線にある他のトランジスタ１２１の電位より高くなる。
【００７０】
もし、しきい値適正化処理をおこなおうとすれば、すべてのビット線１３４の電位を低電
位とし、ワード線１３３を高電位とする。この際、ワード線ドライバ１３１を動作させる
と、選択された１つのワード線にあるトランジスタ１２１に対しては実施できるが、他の
ワード線にあるトランジスタ１２１に対しては、順次、選択して実施する必要が生じ、ワ
ード線が非常に多い場合には、しきい値適正化処理に多大な時間を要してしまう。そこで
、ワード線ドライバ１３１が、複数のワード線１３３に同時に、ビット線１３４よりも高
い電位を出力できるような構成が求められる。
【００７１】
そのためには、例えば、図６に示すように、ワード線ドライバ１３１内に、信号線１４２
で制御されるセレクター１４１を設ける。セレクター１４１には、例えば、ワード線ごと
に選択回路１４１ａ乃至選択回路１４１ｈを設ける。選択回路１４１ａ乃至選択回路１４
１ｈのそれぞれには、信号線１４２の信号とデコーダ１３９から出力される信号線１４３
ａ乃至信号線１４３ｈの信号とが入力され、それらのデータに応じて、ワード線１３３ａ
乃至ワード線１３３ｈに電位が出力される。
【００７２】
なお、デコーダ１３９とセレクター１４１の間に、他の回路（例えば、レベルシフタ）を
設けてもよい。あるいは、セレクター１４１の出力を他の回路（例えば、レベルシフタ）
を介して、ワード線１３３ａ乃至ワード線１３３ｈに出力する構成としてもよい。また、
デコーダ１３９の代わりにシフトレジスタ等の他の出力回路を用いることもできる。
【００７３】
図６では、ワード線ドライバ１３１内にあるコントローラ１４０から信号線１４２に信号
が出力される構成となっているが、例えば、図７に示すように信号線１３８ａを介して論
理ユニット１３７から信号線１４２に信号が出力される構成でもよい。その他に、ビット
線ドライバ１３２から供給されてもよい。あるいは、その他の回路や信号供給端子から出
力される構成でもよい。
【００７４】
後述するように、しきい値適正化処理は、出荷前におこなうことが好ましく、ユーザーの
使用中に頻繁におこなわれるものではないことが多いので、半導体チップ内にこの機能を
含まなくてもよい。例えば、信号線１４２を信号供給パッドに接続し、しきい値適正化処
理の際にはここに適切な信号を印加し、その後は、接地電位あるいはその他の適切な電位
を有する配線等に短絡する等の処理を施し、セレクター１４１が、デコーダ１３９からの
信号のみを出力するような構成としてもよい。また、セレクター１４１への電源供給も、
専用の信号供給パッドを設けることで実施してもよい。
【００７５】
特に、しきい値適正化処理が通常の使用温度よりも高い温度で実施されることを考慮する
と、セレクター１４１以外のワード線ドライバ１３１、ビット線ドライバ１３２、論理ユ
ニット１３７等に電位差が印加されることを避けたい場合がある。その場合には、セレク
ター１４１だけに専用の電位および信号を供給するための端子を設ければ、セレクター１
４１以外のワード線ドライバ１３１、ビット線ドライバ１３２、論理ユニット１３７等に
対する負担を軽減できる。
【００７６】
図８には、選択回路１４１ａ乃至選択回路１４１ｈに用いられる回路の例を示す。図８（
Ａ）は、選択回路１４１ａとしてＯＲゲート１４４を用いる場合を示す。ＯＲゲート１４
４は、信号線１４２あるいは信号線１４３ａの電位のいずれかが高電位であれば、ワード
線１３３ａに高電位を出力し、信号線１４２と信号線１４３ａの電位がともに低電位であ
れば低電位を出力する。
【００７７】
したがって、例えば、信号線１４３ａの電位が低電位であっても、信号線１４２の電位が
高電位であれば、ワード線１３３ａの電位は高電位となる。そのため、図６あるいは図７
において、デコーダ１３９から信号線１４３ａ乃至信号線１４３ｈのすべてに低電位が供
給されている状態であっても、信号線１４２の電位を高電位とすることで、ワード線１３
３ａ乃至ワード線１３３ｈのすべての電位が高電位となり、しきい値適正化処理をおこな
うことができる。
【００７８】
また、半導体チップ１３０の使用時においては、信号線１４２には常時、低電位を与える
ように設定しておけば、ワード線１３３ａの電位は、信号線１４３ａの電位と同じとなる
。
【００７９】
なお、一般にＣＭＯＳでＯＲゲートを構成する場合は、ＮＯＲゲートの出力を反転させる
。したがって、図８（Ａ）の選択回路１４１ａは図８（Ｂ）のように、ＮＯＲゲート１４
５とインバータ１４６ａが接続した構造と表現できる。
【００８０】
図８（Ｃ）は、選択回路１４１ａとしてＸＯＲゲート１４７を用いる場合を示す。ＸＯＲ
ゲート１４７は、信号線１４２あるいは信号線１４３ａの電位のいずれか一方が高電位で
、他方が低電位であれば、ワード線１３３ａに高電位を出力し、それ以外の場合には低電
位を出力する。
【００８１】
したがって、例えば、信号線１４３ａの電位が低電位であっても、信号線１４２の電位が
高電位であれば、ワード線１３３ａの電位は高電位となる。そのため、図６あるいは図７
において、デコーダ１３９から信号線１４３ａ乃至信号線１４３ｈのすべてに低電位が供
給されている状態であっても、信号線１４２の電位を高電位とすることで、ワード線１３
３ａ乃至ワード線１３３ｈのすべての電位が高電位となり、しきい値適正化処理をおこな
うことができる。
【００８２】
また、半導体チップ１３０の使用時においては、信号線１４２には常時、低電位を与える
ように設定しておけば、ワード線１３３ａの電位は、信号線１４３ａの電位と同じとなる
。
【００８３】
図６および図７に示した例では、選択回路１４１ａ乃至選択回路１４１ｈのそれぞれには
、１本の信号線１４２の信号が入力される構成であるが、複数の信号線の信号が入力され
る構成でもよい。例えば、図９（Ａ）のように、信号線１４２ａと信号線１４２ｂの信号
が選択回路１４１ａに入力されてもよく、信号線１４２ａの信号は信号線１４２ｂの信号
の反転信号（すなわち、信号線１４２ａの信号が高電位であれば、信号線１４２ｂの信号
は低電位、信号線１４２ａの信号が低電位であれば、信号線１４２ｂの信号は高電位、と
いう関係）でもよい。
【００８４】
例えば、図８（Ａ）乃至図８（Ｃ）に示されるＯＲゲートやＸＯＲゲートをＣＭＯＳロジ
ックで構成すると、ｎ型トランジスタとｐ型トランジスタ、それぞれ３つ、計６つが必要
である。このうち、ＸＯＲゲートでは、１つの入力の反転信号を生成するためにｎ型トラ
ンジスタとｐ型トランジスタ各１つが使用される。そこで、あらかじめ信号線１４２ａの
反転信号を供給する信号線１４２ｂを用意し、選択回路１４１ａに入力することができれ
ば、ｎ型トランジスタとｐ型トランジスタ各２つでＸＯＲ論理を実行できる。
【００８５】
図１０（Ａ）はその例を示す。選択回路１４１ａは、トランスミッションゲート１４９ａ
、ｐ型トランジスタ１５０ａ、ｎ型トランジスタ１５１ａを有する。図１０（Ａ）に示す
選択回路１４１ａは、通常のＸＯＲゲートからインバータを取り除いたものである。ここ
で、信号線１４２ａの信号は信号線１４２ｂの信号の反転信号である。信号線１４２ｂと
信号線１４３ａのいずれかが高電位で他方が低電位であれば、ワード線１３３ａの電位は
高電位となり、それ以外の場合には低電位となる。
【００８６】
なお、信号線１４２ａと信号線１４２ｂには、しきい値適正化処理の際にのみ、それぞれ
、低電位、高電位が供給され、その他の使用時には、それぞれ、高電位、低電位が供給さ
れている。
【００８７】
したがって、しきい値適正化処理のとき、トランスミッションゲート１４９ａはオフであ
る。また、信号線１４３ａの電位は、低電位に保持されるので、結果、ｐ型トランジスタ
１５０ａはオン、ｎ型トランジスタ１５１ａはオフである。このため、信号線１４２ｂの
電位がワード線１３３ａに出力される。
【００８８】
また、その他の使用時には、トランスミッションゲート１４９ａがオンであればよく、こ
れは信号線１４２ａと信号線１４２ｂに、それぞれ、高電位、低電位が供給されることで
達成されるので、ｐ型トランジスタ１５０ａとｎ型トランジスタ１５１ａはなくてもよい
。
【００８９】
これらを考慮すると、ｎ型トランジスタ１５１ａがなくても回路の動作に不都合は生じな
い。したがって、図１０（Ｂ）のようにトランジスタ数を減らすことで回路をより集積化
できる。なお、しきい値適正化処理の際にｐ型トランジスタ１５０ａはオンとなるが、そ
の際にはスイッチングのスピードは要求されないので、ｐ型トランジスタ１５０ａのチャ
ネル幅は最小のものでよい。したがって、選択回路１４１ａを付加することによる回路面
積の増大を最小化できる。
【００９０】
また、図９（Ｂ）のように、デコーダ１３９から出力された信号が、信号線１４８ａ、信
号線１４８ｂを経由して、選択回路１４１ａ、選択回路１４１ｂに入力される構成でもよ
い。ここで、信号線１４８ａの信号は信号線１４３ａの信号の反転信号でもよい。
【００９１】
例えば、図１１（Ａ）に示される選択回路１４１ａは、トランスミッションゲート１４９
ｂ、ｐ型トランジスタ１５０ｂ、ｎ型トランジスタ１５１ｂを有する。ここで、信号線１
４８ａの信号は信号線１４３ａの信号の反転信号である。信号線１４３ａと信号線１４８
ａのいずれかが高電位で他方が低電位であれば、ワード線１３３ａの電位は高電位となり
、それ以外の場合には低電位となる。図１１（Ａ）に示される選択回路１４１ａは、信号
線１４２に入力される電位と信号線１４３ａに入力される電位との間でＸＯＲ論理を実行
できる。
【００９２】
なお、デコーダ１３９から一の信号とその反転信号を取り出すには、信号線１４３ａ等に
インバータを設ければよいが、例えば、デコーダ１３９の最終段では、デマルチプレクサ
（図示せず）の出力とイネーブル信号ＥＮとをＡＮＤゲートに入力することがある。図１
１（Ｂ）に示すように、一般にＡＮＤゲート１５３は、ＮＡＮＤゲート１５２の出力をイ
ンバータ１４６ｂで反転させるので、ＮＡＮＤゲート１５２の出力は信号線１４３ａの信
号の反転信号である。すなわち、ＮＡＮＤゲート１５２の出力を信号線１４８ａの信号と
して取り出せばよい。
【００９３】
なお、この例に限らず、デコーダ１３９あるいはワード線ドライバ１３１内の適切な部分
から、信号線１４３ａの信号の反転信号を取り出すことができる。
【００９４】
また、図９（Ｃ）のように、デコーダ１３９から出力された信号が、複数の信号線を経由
して、選択回路１４１ａに入力され、かつ、複数の信号線１４２ａ、信号線１４２ｂが選
択回路１４１ａに入力される構成でもよい。ここで、信号線１４２ａの信号は信号線１４
２ｂの信号の反転信号であり、および／または、信号線１４８ａの信号は信号線１４３ａ
の信号の反転信号でもよい。
【００９５】
以上は、選択回路１４１ａとして論理ゲートを用いた場合を示したが、これに限られない
。例えば、信号線１４３ａの信号とその反転信号のいずれかを選択する行為を選択回路１
４１ａでおこなう構成でもよい。
【００９６】
図１２（Ａ）はその一例であり、信号線１４３ａの反転信号をインバータ１４６ｃで形成
し、信号線１４３ａの信号と、その反転信号のいずれをワード線１３３ａに出力するかを
、トランスミッションゲート１４９ｃとトランスミッションゲート１４９ｄで選択する。
トランスミッションゲート１４９ｃとトランスミッションゲート１４９ｄへは、信号線１
４２の信号とその反転信号を入力する必要があるので、インバータ１４６ｄで信号線１４
２の反転信号を形成する。
【００９７】
図１２（Ａ）に示す選択回路１４１ａでは、しきい値適正化処理の際には、信号線１４２
は高電位、信号線１４３ａは低電位に保持される。その結果、トランスミッションゲート
１４９ｃはオフであり、トランスミッションゲート１４９ｄはオンとなり、信号線１４３
ａの信号の反転信号、すなわち、高電位がワード線１３３ａに出力される。
【００９８】
また、その他の使用時には、信号線１４２は低電位に保持される。その結果、トランスミ
ッションゲート１４９ｃはオンであり、トランスミッションゲート１４９ｄはオフとなり
、信号線１４３ａの信号の電位がワード線１３３ａに出力される。
【００９９】
なお、信号線１４３ａの反転信号をワード線１３３ａに出力する場合は、しきい値適正化
処理の際に限定され、このときの反転信号は高電位であるので、トランスミッションゲー
ト１４９ｄはｐ型トランジスタで置換できる。また、ｐ型トランジスタは最小のサイズで
よい。
【０１００】
図９（Ａ）に示すように、選択回路１４１ａに信号線１４２ａと信号線１４２ｂが接続し
、信号線１４２ｂの信号が信号線１４２ａの信号の反転信号である場合には、インバータ
１４６ｄは不要であり、図１２（Ｂ）に示すようになる。なお、図１２（Ｂ）では、図１
２（Ａ）のトランスミッションゲート１４９ｄはｐ型トランジスタ１５０ｃで置換されて
いる。この結果、選択回路１４１ａのトランジスタ数は全部で５つとなっている。
【０１０１】
図１２（Ｂ）に示す選択回路１４１ａでは、しきい値適正化処理の際には、信号線１４２
ａは低電位、信号線１４２ｂは高電位、信号線１４３ａは低電位に保持される。その結果
、トランスミッションゲート１４９ｃはオフであり、ｐ型トランジスタ１５０ｃはオンと
なり、信号線１４３ａの信号の反転信号、すなわち、高電位がワード線１３３ａに出力さ
れる。
【０１０２】
また、その他の使用時には、信号線１４２ａは高電位、信号線１４２ｂは低電位に保持さ
れる。その結果、トランスミッションゲート１４９ｃはオンであり、ｐ型トランジスタ１
５０ｃはオフとなり、信号線１４３ａの信号の電位がワード線１３３ａに出力される。
【０１０３】
図９（Ｃ）に示すように、選択回路１４１ａにさらに信号線１４８ａが接続し、信号線１
４８ａの信号が信号線１４３ａの信号の反転信号である場合には、インバータ１４６ｃは
不要であり、図１２（Ｃ）に示すようになる。この結果、選択回路１４１ａのトランジス
タ数は全部で３つとなっている。
【０１０４】
図１２（Ｃ）に示す選択回路１４１ａでは、しきい値適正化処理の際には、信号線１４２
ａは低電位、信号線１４２ｂは高電位、信号線１４３ａは低電位、信号線１４８ａは高電
位に保持される。その結果、トランスミッションゲート１４９ｃはオフであり、ｐ型トラ
ンジスタ１５０ｃはオンとなり、信号線１４８ａの信号、すなわち、高電位がワード線１
３３ａに出力される。
【０１０５】
また、その他の使用時には、信号線１４２ａは高電位、信号線１４２ｂは低電位に保持さ
れる。その結果、トランスミッションゲート１４９ｃはオンであり、ｐ型トランジスタ１
５０ｃはオフとなり、信号線１４３ａの信号の電位がワード線１３３ａに出力される。
【０１０６】
なお、ｐ型トランジスタ１５０ｃがオンとなるのは、しきい値適正化処理の際だけであり
、そのとき、ワード線１３３ａの電位は高電位である必要がある。図１２（Ｃ）では、そ
の電位を信号線１４８ａに求めているが、しきい値適正化処理の際に高電位であるのは、
信号線１４８ａだけではなく、例えば、信号線１４２ｂも高電位であるので、この電位を
用いてワード線１３３ａの電位を高電位としてもよい。この場合は、信号線１４８ａを設
けなくてもよい。
【０１０７】
また、しきい値適正化処理の際、ｐ型トランジスタ１５０ｃはオンである必要があり、そ
のため、ゲートは低電位に保持される。図１２（Ｃ）では、その電位を信号線１４２ａに
求めているが、しきい値適正化処理の際に低電位であるのは、信号線１４２ａだけではな
く、例えば、信号線１４３ａも低電位であるので、この電位を用いてｐ型トランジスタ１
５０ｃをオンとすることもできる。その場合は、図１０（Ｂ）に示す回路と同じ構成とな
る。
【０１０８】
以上のようなワード線ドライバ１３１を用いることで、すべてのワード線１３３を高電位
（例えば、２Ｖ）とすることができる。一方、すべてのビット線１３４を低電位（例えば
、０Ｖ）とし、先に示したような方法でしきい値適正化処理をおこなえる。
【０１０９】
例えば、メモリセルが図４（Ａ）に示されるものであるとすると、トランジスタ１２１の
ソース電極またはドレイン電極の一方のうち、ビット線ＢＬｍに接続している方の電位は
０Ｖとなる。ここで、しきい値適正化処理をおこなう前のトランジスタ１２１のしきい値
が１Ｖであったとすると、しきい値適正化処理を開始した直後は、トランジスタ１２１は
オン状態であるので、ソース電極またはドレイン電極の他方の電位も０Ｖである。
【０１１０】
この結果、上記に説明したように、電荷捕獲層１０２に電子が捕獲され、しきい値が増加
する。この場合は、最大で＋２Ｖまで増加する。このようにして、しきい値適正化処理が
すべてのメモリセルのトランジスタ１２１に対して実施できる。
【０１１１】
しきい値適正化処理を施したトランジスタ１２１のしきい値は十分に大きいため、Ｉｃｕ
ｔもきわめて小さい。このため、容量素子１２３に保持された電荷を外部から電源が遮断
された状態で長時間保持できる。
【０１１２】
なお、セレクター１４１を、ワード線ドライバ１３１内にのみ設ける必要はなく、図１３
に示すように、ワード線ドライバ１３１とメモリセルアレイ１３５の間に設けてもよい。
また、セレクター１４１に接続する信号線１４２は図１３に示されるように論理ユニット
１３７と接続するだけでなく、例えば、ワード線ドライバ１３１やビット線ドライバ１３
２と接続してもよい。あるいは、信号線１４２に供給される信号は論理ユニット１３７か
ら供給されるだけでなく、ワード線ドライバ１３１やビット線ドライバ１３２から供給さ
れてもよい。
【０１１３】
しきい値適正化処理は、メモリセルを有する半導体装置を出荷する前におこなうとよい。
例えば、図１４に示すような工程が実施できる。まず、図１４（Ａ）に示すように、メモ
リセルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等
による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないた
め、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはなら
ない。
【０１１４】
その後、図１４（Ｂ）に示すように、電子を注入する。すなわち、電荷捕獲層に適切な量
の電子を捕獲させる。この操作は上述のとおりおこなう。このとき、ゲート電極１０３の
電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差（ゲート電圧）
は、１Ｖ以上４Ｖ未満であり、かつ、このメモリセルが出荷された後でのゲート電圧と同
じか低いものとする。
【０１１５】
その後、図１４（Ｃ）に示すように、再度、測定をおこなう。予定通りにしきい値が増加
していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは
不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、ワイヤボンデ
ィング、樹脂封止後、パッケージ化して出荷する。
【０１１６】
しきい値の増加幅は電荷捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１
（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面
においてのみ電子が捕獲される場合、捕獲された電子の面密度をＱ、第１の絶縁層１０２
ａの誘電率をＣとするとき、しきい値は、Ｑ／Ｃだけ増加する。
【０１１７】
なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値に
なることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもで
きる。
【０１１８】
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ
高くし、温度を１５０℃以上２５０℃以下、代表的には２００℃±２０℃とする場合を考
える。電荷捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値
、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成
されており、電荷捕獲層１０２に電子が捕獲される。その後、電荷捕獲層１０２に捕獲さ
れる電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層１０２での電子の
捕獲はおこなわれなくなる。
【０１１９】
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い
段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電荷捕獲層
１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。この
ように電荷捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい
値（Ｖｔｈ２）という。
【０１２０】
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい
値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋
１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上
記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく越
えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５
Ｖ付近とすることができる。例えば、当初のしきい値ばらつき（例えば、標準偏差）を、
しきい値適正化処理後には、４分の１とすることもできる。
【０１２１】
なお、このようにしきい値適正化処理によって、それぞれのトランジスタのしきい値を変
更した場合、これら３つの半導体装置の電荷捕獲層１０２に捕獲される電子の量（あるい
は電子の面密度等）は異なる。
【０１２２】
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ
、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることが
できる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極
１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チ
タン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化
タンタル層上にタングステン層の積層などを用いることができる。
【０１２３】
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値
を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小
さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電子の量によりし
きい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
【０１２４】
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、
シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
【０１２５】
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムお
よび酸化タンタルを一種以上含む絶縁層を用いることができる。
【０１２６】
第２の絶縁層１０２ｂは各種の材料を用いることができる。例えば、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用
いることができる。
【０１２７】
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムお
よび酸化タンタルを一種以上含む絶縁層を用いることができる。
【０１２８】
このように電荷捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ
型半導体装置と同じである。すなわち、電荷捕獲層１０２はゲート絶縁層として機能する
。
【０１２９】
なお、しきい値適正化処理は、上記に限らず、例えば、半導体装置のソース電極あるいは
ドレイン電極に接続する配線の形成後、あるいは、前工程（ウェハー処理）の終了後、あ
るいは、ウェハーダイシング工程後、パッケージ工程後等、工場出荷前のいずれかの段階
でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらさ
れないことが好ましい。
【０１３０】
以上の例では、電子が電荷捕獲層１０２に捕獲されることにより、半導体装置のしきい値
を適正化する例を示したが、電荷捕獲層１０２や半導体層１０１の材料によっては、ホー
ルが電荷捕獲層１０２に捕獲されることもあり、同様な原理により、しきい値を低下させ
、適正化できる。
【０１３１】
（実施の形態２）
本実施の形態では、本明細書で開示する一態様の半導体装置について図面を用いて説明す
る。
【０１３２】
図１５（Ａ）乃至図１５（Ｃ）は、本明細書で開示する一態様のトランジスタの上面図お
よび断面図である。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ａ−Ｂの
断面が図１５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１５（Ｃ）に相当する。なお、図１５（
Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖
線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合が
ある。
【０１３３】
図１５（Ａ）乃至図１５（Ｃ）に示すトランジスタ４５０は、基板４００と、基板４００
上の凹部および凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半
導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物
半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４
０２の凹部、下地絶縁層４０２の凸部（または凹部）の側面、酸化物半導体層４０４ａの
側面、酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極
４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体
層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上で接し、酸化物半導体層４
０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電
極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。
【０１３４】
また、ゲート絶縁層４０８は、実施の形態１で述べた電荷捕獲層として機能する。ここで
は、ゲート絶縁層４０８は、ＣＶＤ法によって形成された第１の絶縁層４０８ａの上にス
パッタリング法によって形成された第２の絶縁層４０８ｂの積層であるが、図１（Ｃ）の
ように、さらに、その上にＣＶＤ法によって形成された絶縁層（実施の形態１の第３の絶
縁層１０２ｃ）の積層であってもよい。
【０１３５】
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４
ｃを総称して多層半導体層４０４と呼称する。
【０１３６】
ゲート絶縁層４０８に用いる材料を比誘電率が大きいものにすると、ゲート絶縁層４０８
を厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより
、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である
。このため、捕獲された電子の流出を防止する上で好ましい。なお、ゲート絶縁層４０８
の厚さは、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。
【０１３７】
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との距離をいう。すなわち、図１５（Ａ）では、チャネル長は、酸化物半導体層４０４
ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０
６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、
ソースまたはドレインの幅をいう。すなわち、図１５（Ａ）では、チャネル幅は、酸化物
半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまた
はドレイン電極４０６ｂの幅をいう。
【０１３８】
ゲート絶縁層４０８を電荷捕獲層として機能させることで、実施の形態１で述べたように
その内部に存在する電荷捕獲準位に電子を捕獲することができる。このとき、電荷捕獲準
位に捕獲される電子の量はゲート電極４１０の電位により制御できる。
【０１３９】
また、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲み、オン電流が高
められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（
Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半
導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れ
ることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、
酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。
【０１４０】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを
後退させながら電極や半導体層等を加工すると電極や半導体層等の上端部が丸みを帯びる
（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上
に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性
を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端
部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制するこ
とができる。
【０１４１】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例
えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好
ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネ
ル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より
好ましくは２０ｎｍ以下とする。本明細書で開示する一態様に係るトランジスタは、上記
のように狭チャネルでも、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めること
ができる。
【０１４２】
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４
０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的
に接続されていてもよい。
【０１４３】
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層
半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４０
０が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層として
の機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が
平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎ
ｇ）法等で平坦化処理を行うことが好ましい。
【０１４４】
また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、
基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４
０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体
層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、
図１５（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り
囲む構造になっている。
【０１４５】
ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸
化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が
大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差
（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギ
ーギャップ）を差し引いた値として求めることができる。
【０１４６】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０
４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
【０１４７】
このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４の
うち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成さ
れる。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層
４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と
接しない領域に形成される構造となる。
【０１４８】
また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界
面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形
成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしき
い値が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、
トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該
トランジスタの信頼性を向上させることができる。
【０１４９】
また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の
界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリ
アの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより
、トランジスタの電界効果移動度を高くすることができる。
【０１５０】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素
欠損が生じにくいということができる。
【０１５１】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４
０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０１５２】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＩｎとＭの原子数比率は、Ｉｎ
およびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％
未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、
Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂのＩｎとＭの原子数
比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さら
に好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０１５３】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さ
は、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましく
は３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４
０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。
【０１５４】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例え
ば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に
、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好
ましい。
【０１５５】
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸
化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にする
ことが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１５６】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃ
の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０１５７】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有しているこ
とが好ましい。
【０１５８】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１５９】
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０１６０】
次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体
層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．
５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネ
ルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０
４に相当する積層を作製して行っている。
【０１６１】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さはそ
れぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯ
ＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端
のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔ
ｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂ
ｅ）を用いて測定した。
【０１６２】
図１６（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップ
との差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式
的に示されるバンド構造の一部である。図１６（Ａ）は、酸化物半導体層４０４ａおよび
酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここ
で、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１は、ゲート絶縁層４０８（例えば、酸化
ハフニウム）の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下
端のエネルギー、ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ
３は酸化物半導体層４０４ｃの伝導帯下端のエネルギー、ＥｃＩ２は下地絶縁層４０２（
例えば、酸化シリコン）の伝導帯下端のエネルギー、である。
【０１６３】
図１６（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物
半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化
物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素
が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸
化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異な
る層の積層体ではあるが、物性的に連続であるということもできる。
【０１６４】
主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連
続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井
戸構造（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の
界面にキャリア捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在し
ないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合に
より消滅してしまう。
【０１６５】
なお、図１６（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それ
ぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する
場合、バンド構造の一部は、図１６（Ｂ）のように示される。
【０１６６】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体
層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：４：４、１
：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝
１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることが
できる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ
：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇ
ａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：
Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化
物などを用いることができる。
【０１６７】
図１６（Ａ）、図１６（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂ
がウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネル
が酸化物半導体層４０４ｂに形成されることがわかる。また、このような構成で形成され
たチャネルを埋め込みチャネルということもできる。
【０１６８】
なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、電子親和力の大きく異
なる絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物
半導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０
４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、Ｅ
ｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差
を越えて捕獲準位に達することがある。電子が捕獲準位に捕獲されることで、絶縁層界面
にマイナスの固定電荷が生じ、トランジスタのしきい値はプラス方向にシフトしてしまう
。
【０１６９】
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と
、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー
差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０１７０】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには
、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジス
タに安定した電気特性を付与することができる。
【０１７１】
なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁
層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎ
が少ない組成とすることが好ましい。
【０１７２】
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合しやすい導電材料を用
いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いるこ
とができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較
的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結
合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
【０１７３】
酸素と結合しやすい導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、
酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕
著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現
象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠
損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイ
ン領域として作用させることができる。
【０１７４】
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがあ
る。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート
電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極
短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやす
い導電材料を用いることが必ずしも好ましいとはいえない場合がある。
【０１７５】
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料
よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例
えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができ
る。なお、当該導電材料が酸化物半導体層４０４ｂと接触する場合は、ソース電極４０６
ａおよびドレイン電極４０６ｂを、当該導電材料と前述した酸素と結合しやすい導電材料
を積層する構成としてもよい。
【０１７６】
下地絶縁層４０２には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用
いることができる。また、ゲート絶縁層４０８には、酸化ハフニウム、酸化アルミニウム
、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、ゲー
ト絶縁層の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下で
ある。
【０１７７】
ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａ
ｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記材
料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電層を用いても
よい。たとえば、ゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タン
グステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを
用いることができる。
【０１７８】
ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されてい
てもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む
絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい
。
【０１７９】
ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物
絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好
ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×
１０１９ａｔｏｍｓ／ｃｍ３以上である層とする。なお、上記昇温脱離ガス分光法分析時
における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下
の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層４０８を経由し
て多層半導体層４０４のチャネル形成領域に拡散させることができることから、チャネル
形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがっ
て、安定したトランジスタの電気特性を得ることができる。
【０１８０】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
の縮小によりオン電流は著しく低下する。
【０１８１】
しかしながら、本明細書で開示する一態様のトランジスタでは、前述したように、酸化物
半導体層４０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形
成されており、チャネル形成領域とゲート絶縁層が接しない構成となっている。そのため
、チャネル形成領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ
、トランジスタのオン電流を高くすることができる。
【０１８２】
また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキ
ャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本明細書で
開示する一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界
に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的
にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これに
よって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界
効果移動度の向上を図ることが可能となる。
【０１８３】
また、本明細書で開示する一態様のトランジスタは、酸化物半導体層４０４ｂを酸化物半
導体層４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層
４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果
などを併せて有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸
化物半導体層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲ま
れた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化
や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電
力を低減させることができる。また、トランジスタのしきい値が安定化することから、半
導体装置の長期信頼性を向上させることができる。
【０１８４】
また、図１７に示すトランジスタ４７０を用いることもできる。図１７（Ａ）乃至図１７
（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１７（Ａ）は上面図であ
り、図１７（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１７（Ｂ）、一点鎖線Ｃ−Ｄの断面が
図１７（Ｃ）に相当する。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の
要素を省いて図示している。
【０１８５】
トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき
、実質的に下地絶縁層４０２がエッチングされていない形状となっている。
【０１８６】
下地絶縁層４０２を実質的にエッチングしないようにするには、下地絶縁層４０２のエッ
チングレートを、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のエッチ
ングレートより十分小さくすればよい。
【０１８７】
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化
物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４
ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電
気的に取り囲まれている構成としてもよい。
【０１８８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１８９】
（実施の形態３）
本実施の形態では、実施の形態２で説明した図１５に示すトランジスタ４５０の作製方法
について、図１８および図１９を用いて説明する。
【０１９０】
まず、基板４００上に下地絶縁層４０２を形成する（図１８（Ａ）参照）。
【０１９１】
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉ
ｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が
設けられたものを用いてもよい。
【０１９２】
なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にするこ
とができる。
【０１９３】
次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッ
タリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成
膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法ま
たはパルスレーザー堆積（ＰＬＤ）法を用いて形成する（図１８（Ｂ）参照）。このとき
、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４０
２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０
４ｃを覆いやすくすることができる。
【０１９４】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、
酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレ
ジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、そ
の後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、
酸化物半導体層４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、
エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの
端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も端部が
丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に
形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物
絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、
ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩
和することができ、トランジスタの劣化を抑制することができる。
【０１９５】
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成
する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロード
ロック室を備えたマルチチャンバー方式の形成装置（例えばスパッタリング装置）を用い
て各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング
装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去
すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０
−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、形成される基板を１００℃
以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプ
とコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気
体が逆流しないようにしておくことが好ましい。
【０１９６】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやア
ルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００
℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれるこ
とを可能な限り防ぐことができる。
【０１９７】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物
半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸
化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］の
Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：
３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１９８】
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとし
て用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を
含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物
を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザ
ーを含むことが好ましい。
【０１９９】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【０２００】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
【０２０１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層と
も呼ぶ。
【０２０２】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。
【０２０３】
ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導
体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選
択する。
【０２０４】
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング
法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さ分布も均
一とすることからＤＣスパッタリング法を用いることが好ましい。
【０２０５】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ
−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ
：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１
：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ
：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９
：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料
を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半
導体層４０４ｂよりも小さくなるようにすればよい。
【０２０６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
【０２０７】
また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少な
い組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂに
インジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現する
ことができる。
【０２０８】
以下では、酸化物半導体層の構造について説明する。
【０２０９】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
【０２１０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０２１１】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層
、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【０２１２】
まずは、ＣＡＡＣ−ＯＳ層について説明する。
【０２１３】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方
体内に収まる大きさの場合も含まれる。
【０２１４】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２１５】
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反
映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【０２１６】
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０２１７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有して
いることがわかる。
【０２１８】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来するこ
とから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略
垂直な方向を向いていることが確認できる。
【０２１９】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）とし
て試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由
来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２２０】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２２１】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形
成面または上面の法線ベクトルと平行にならないこともある。
【０２２２】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層
の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０２２３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２２４】
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純
物は、キャリア捕獲中心やキャリア発生源となる場合がある。
【０２２５】
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物
半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによって
キャリア発生源となることがある。
【０２２６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる
場合がある。
【０２２７】
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０２２８】
次に、微結晶酸化物半導体層について説明する。
【０２２９】
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
【０２３０】
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。
）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ
以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポ
ットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。
【０２３１】
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。その
ため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
【０２３２】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡ
ＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。
【０２３３】
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲッ
トにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面か
ら劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子と
して剥離することがある。この場合、スパッタリング粒子は帯電しているためプラズマ中
で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ層を形成することが
できる。
【０２３４】
酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は
、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また
、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によっ
て、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層
４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０
４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
【０２３５】
次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａお
よびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。ま
たＣＶＤ法によりタングステン層を形成してもよい。
【０２３６】
次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース
電極４０６ａおよびドレイン電極４０６ｂを形成する（図１８（Ｃ）参照）。
【０２３７】
次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、
酸化物半導体層４０３ｃを形成する。
【０２３８】
なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処
理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物
半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導
体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去す
ることができる。
【０２３９】
次に、酸化物半導体層４０３ｃ上に絶縁層４０７ａと絶縁層４０７ｂを形成する（図１９
（Ａ）参照）。例えば、絶縁層４０７ａはＣＶＤ法で、絶縁層４０７ｂスパッタリング法
で形成する。しかし、この組み合わせに限られず、それぞれ、スパッタリング法、ＣＶＤ
法、真空蒸着法またはＰＬＤ法などを任意に組み合わせて形成することができる。
【０２４０】
次に、絶縁層４０７ｂ上にゲート電極４１０となる第２の導電層４０９を形成する（図１
９（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、
Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いる
ことができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成する
ことができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく
、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。
【０２４１】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９
を選択的にエッチングし、ゲート電極４１０を形成する（図１９（Ｃ）参照）。なお、図
１５（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り
囲むように形成される。
【０２４２】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７ａと絶
縁層４０７ｂを選択的にエッチングし、第１の絶縁層４０８ａと第２の絶縁層４０８ｂ（
これらを、ゲート絶縁層４０８、という）を形成する。
【０２４３】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０
３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。
【０２４４】
つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲー
ト絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１
０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこ
れに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層
４０４ｃを形成してもよい。
【０２４５】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層
４１２を形成する（図１５（Ｂ）、図１５（Ｃ）参照）。酸化物絶縁層４１２は、下地絶
縁層４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２とし
ては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もし
くは窒素を含む上記酸化物を用いるとよい。酸化物絶縁層４１２は、スパッタリング法、
ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶ）法を含む）、真空蒸着法またはＰ
ＬＤ法を用いて形成することができ、多層半導体層４０４に対し酸素を供給できるよう過
剰に酸素を含む層とすることが好ましい。
【０２４６】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、
酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損
を低減することができる。
【０２４７】
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましく
は１５０℃以上３００℃以下の温度で、ゲート電極４１０の電位をソース電極やドレイン
電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体
層４０４からゲート電極４１０に向かって、必要とする電子が移動し、そのうちのいくら
かはゲート絶縁層４０８の内部にある電荷捕獲準位に捕獲される。このようにして、捕獲
される電子の量を制御して、しきい値の増加幅を制御することができる。
【０２４８】
以上の工程で、図１５に示すトランジスタ４５０を作製することができる。
【０２４９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２５０】
（実施の形態４）
本実施の形態では、プレナー構造のトランジスタについて説明する。
【０２５１】
図２０（Ａ）乃至図２０（Ｃ）は、本明細書で開示する一態様のトランジスタの上面図お
よび断面図である。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ａ−Ｂの
断面が図２０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図２０（Ｃ）に相当する。なお、図２０（
Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖
線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合が
ある。
【０２５２】
図２０（Ａ）乃至図２０（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁層
４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ
と、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよ
びドレイン電極４０６ｂと、下地絶縁層４０２、酸化物半導体層４０４ａ、酸化物半導体
層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４
０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上の
ゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４
１０上の酸化物絶縁層４１２と、を有する。また、ゲート絶縁層４０８は、実施の形態１
で述べた電荷捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４
０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。
【０２５３】
本実施の形態のトランジスタ５５０は、チャネル長およびチャネル幅がいずれも、多層半
導体層４０４の厚さよりも２倍以上、代表的には１０倍以上大きいという点で実施の形態
２のトランジスタ４５０と異なる。
【０２５４】
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との距離をいう。すなわち、図２０（Ａ）では、チャネル長は、酸化物半導体層４０４
ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０
６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、
ソースまたはドレインの幅をいう。すなわち、図２０（Ａ）では、チャネル幅は、酸化物
半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまた
はドレイン電極４０６ｂの幅をいう。
【０２５５】
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化
物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４
ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成として
もよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層
４０４ｃのいずれか１つあるいは２つだけで構成されてもよい。
【０２５６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２５７】
（実施の形態５）
本明細書で開示する一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記
録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に
用いることができる。その他に、本明細書で開示する一態様に係る半導体装置を用いるこ
とができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書
籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッド
マウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、
現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具
体例を図２１に示す。
【０２５８】
図２１（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部
５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８
等を有する。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示
部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０２５９】
図２１（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５
１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３
は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられてい
る。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており
、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である
。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３およ
び第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
【０２６０】
図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キ
ーボード５２３、ポインティングデバイス５２４等を有する。
【０２６１】
図２１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３
３等を有する。
【０２６２】
図２１（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、
操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ
５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられて
いる。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されてお
り、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能であ
る。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４
２との間の角度に従って切り替える構成としても良い。
【０２６３】
図２１（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ラ
イト５５４等を有する。
【０２６４】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。
【符号の説明】
【０２６５】
１０１      半導体層
１０２      電荷捕獲層
１０２ａ      第１の絶縁層
１０２ｂ      第２の絶縁層
１０２ｃ      第３の絶縁層
１０２ｄ      導電層
１０２ｅ      絶縁体
１０３      ゲート電極
１０４      電荷捕獲準位
１０５      電子
１０８      曲線
１０９      曲線
１１０      トランジスタ
１１１      容量素子
１２１      トランジスタ
１２２      トランジスタ
１２３      容量素子
１２４      トランジスタ
１２５      容量素子
１３０      半導体チップ
１３１      ワード線ドライバ
１３２      ビット線ドライバ
１３３      ワード線
１３３ａ      ワード線
１３３ｂ      ワード線
１３３ｃ      ワード線
１３３ｄ      ワード線
１３３ｅ      ワード線
１３３ｆ      ワード線
１３３ｇ      ワード線
１３３ｈ      ワード線
１３４      ビット線
１３５      メモリセルアレイ
１３６      メモリユニット
１３７      論理ユニット
１３８ａ      信号線
１３８ｂ      信号線
１３８ｃ      信号線
１３９      デコーダ
１４０      コントローラ
１４１      セレクター
１４１ａ      選択回路
１４１ｂ      選択回路
１４１ｃ      選択回路
１４１ｄ      選択回路
１４１ｅ      選択回路
１４１ｆ      選択回路
１４１ｇ      選択回路
１４１ｈ      選択回路
１４２      信号線
１４２ａ      信号線
１４２ｂ      信号線
１４３ａ      信号線
１４３ｂ      信号線
１４３ｃ      信号線
１４３ｄ      信号線
１４３ｅ      信号線
１４３ｆ      信号線
１４３ｇ      信号線
１４３ｈ      信号線
１４４      ＯＲゲート
１４５      ＮＯＲゲート
１４６ａ      インバータ
１４６ｂ      インバータ
１４６ｃ      インバータ
１４６ｄ      インバータ
１４７      ＸＯＲゲート
１４８ａ      信号線
１４８ｂ      信号線
１４９ａ      トランスミッションゲート
１４９ｂ      トランスミッションゲート
１４９ｃ      トランスミッションゲート
１４９ｄ      トランスミッションゲート
１５０ａ      ｐ型トランジスタ
１５０ｂ      ｐ型トランジスタ
１５０ｃ      ｐ型トランジスタ
１５１ａ      ｎ型トランジスタ
１５１ｂ      ｎ型トランジスタ
１５２      ＮＡＮＤゲート
１５３      ＡＮＤゲート
４００    基板
４０２    下地絶縁層
４０３ｃ    酸化物半導体層
４０４    多層半導体層
４０４ａ    酸化物半導体層
４０４ｂ    酸化物半導体層
４０４ｃ    酸化物半導体層
４０６ａ    ソース電極
４０６ｂ    ドレイン電極
４０７ａ    絶縁層
４０７ｂ    絶縁層
４０８    ゲート絶縁層
４０８ａ    第１の絶縁層
４０８ｂ    第２の絶縁層
４０９    導電層
４１０    ゲート電極
４１２    酸化物絶縁層
４５０    トランジスタ
４７０    トランジスタ
５０１    筐体
５０２    筐体
５０３    表示部
５０４    表示部
５０５    マイクロフォン
５０６    スピーカー
５０７    操作キー
５０８    スタイラス
５１１    筐体
５１２    筐体
５１３    表示部
５１４    表示部
５１５    接続部
５１６    操作キー
５２１    筐体
５２２    表示部
５２３    キーボード
５２４    ポインティングデバイス
５３１    筐体
５３２    冷蔵室用扉
５３３    冷凍室用扉
５４１    筐体
５４２    筐体
５４３    表示部
５４４    操作キー
５４５    レンズ
５４６    接続部
５５０    トランジスタ
５５１    車体
５５２    車輪
５５３    ダッシュボード
５５４    ライト
【図１】
2019071481.tif 000003
【図２】
2019071481.tif 000004
【図３】
2019071481.tif 000005
【図４】
2019071481.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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