(57)【要約】【課題】消費電力を抑制することが可能なゲートコントロール回路を提供する。【解決手段】実施形態のゲートコントロール回路は、コントローラと、遅延回路と、電源回路と、昇圧回路と、第１トランジスタと、制御回路と、を備える。コントローラは、外部からの制御信号に基づいて第１及び第２制御信号を出力する。遅延回路は、第１制御信号を遅延させる。電源回路は、遅延された第１制御信号に基づいて、出力する電源電圧を制御することが可能である。昇圧回路は、入力された電圧を昇圧して出力することが可能である。第１トランジスタは、一端が昇圧回路の出力ノードに接続され、他端が接地される。制御回路は、第２制御信号に基づいて、第１トランジスタのゲート電圧を制御することが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部からの制御信号に基づいて第１及び第２制御信号を出力するコントローラと、
前記第１制御信号を遅延させる遅延回路と、
外部からの入力電圧から電源電圧を生成し、前記遅延された第１制御信号に基づいて、出力する前記電源電圧を制御することが可能な電源回路と、
入力された電圧を昇圧して出力することが可能な昇圧回路と、
一端が前記昇圧回路の出力ノードに接続され、他端が接地された第１トランジスタと、
前記第２制御信号に基づいて、前記第１トランジスタのゲート電圧を制御することが可能な制御回路と、
を備えるゲートコントロール回路。
【請求項２】
前記制御回路が前記第２制御信号に基づいて前記第１トランジスタのゲート電圧を第１論理レベルから第２論理レベルに変化させると、前記出力ノードの電圧が第１電圧から下降し、前記出力ノードの電圧が第２電圧まで下降した後に、前記電源回路が前記遅延された第１制御信号に基づいて前記電源電圧の出力を抑制する、
請求項１に記載のゲートコントロール回路。
【請求項３】
前記昇圧回路が昇圧する電圧は、前記入力電圧である、
請求項１又は請求項２に記載のゲートコントロール回路。
【請求項４】
前記第１トランジスタは、ＮＭＯＳトランジスタである、
請求項１乃至請求項３のいずれかに記載のゲートコントロール回路。
【請求項５】
前記遅延回路は、抵抗素子及び容量素子で構成される、
請求項１乃至請求項４のいずれかに記載のゲートコントロール回路。
【請求項６】
前記遅延回路は、直列接続された偶数個のインバータで構成される、
請求項１乃至請求項４のいずれかに記載のゲートコントロール回路。
【請求項７】
前記遅延回路は、Ｄ型フリップフロップ回路で構成される、
請求項１乃至請求項４のいずれかに記載のゲートコントロール回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態はＭＯＳＦＥＴのゲートコントロール回路に関する。
【背景技術】
【０００２】
入出力間に接続されたＭＯＳＦＥＴを制御することにより、入出力間に流れる電流を制御することが可能なゲートコントロール回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０９９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を抑制することが可能なゲートコントロール回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態のゲートコントロール回路は、コントローラと、遅延回路と、電源回路と、昇圧回路と、第１トランジスタと、制御回路と、を備える。コントローラは、外部からの制御信号に基づいて第１及び第２制御信号を出力する。遅延回路は、第１制御信号を遅延させる。電源回路は、遅延された第１制御信号に基づいて、出力する電源電圧を制御することが可能である。昇圧回路は、入力された電圧を昇圧して出力することが可能である。第１トランジスタは、一端が昇圧回路の出力ノードに接続され、他端が接地される。制御回路は、第２制御信号に基づいて、第１トランジスタのゲート電圧を制御することが可能である。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係るゲートコントロール回路及び出力部の構成例を示すブロック図。
【図２】実施形態に係るゲートコントロール回路に含まれたコントローラ、遅延回路、及び内部電源回路の回路構成の一例を示す図。
【図３】実施形態に係るゲートコントロール回路の動作例を示すタイミングチャート。
【図４】実施形態の比較例に係るゲートコントロール回路及び出力部の構成例を示すブロック図。
【図５】実施形態の比較例に係るゲートコントロール回路の動作例を示すタイミングチャート。
【図６】実施形態の変形例に係るゲートコントロール回路に含まれたコントローラ、遅延回路、及び内部電源回路の回路構成の一例を示す図。
【図７】実施形態の変形例に係るゲートコントロール回路に含まれたコントローラ、遅延回路、及び内部電源回路の回路構成の一例を示す図。
【図８】実施形態の変形例に係るゲートコントロール回路に含まれた遅延回路の一例を示す図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については同一符号を付し、重複説明を避ける。
【０００８】
［１］実施形態
以下に、実施形態に係るゲートコントロール回路について説明する。
【０００９】
［１−１］構成
図１は、実施形態に係るゲートコントロール回路１０及び出力部２０の構成例を示している。図１に示すように、ゲートコントロール回路１０は、コントローラ１１、遅延回路１２、内部電源回路１３、昇圧回路１４、プルダウン抵抗１５、トランジスタ１６、及びスイッチ制御回路１７を備えている。
【００１０】
コントローラ１１は、入力ＶＩＮから供給された電源電圧に基づいて動作し、ゲートコントロール回路１０全体の動作を制御することが出来る。また、コントローラ１１は、例えば外部の機器からの制御信号ＣＮＴに基づいて、内部電源回路１３を制御する制御信号Ｓ１、昇圧回路１４を制御する制御信号Ｓ２、及びスイッチ制御回路１７を制御する制御信号Ｓ３をそれぞれ生成することが出来る。
【００１１】
遅延回路１２は、コントローラ１１と内部電源回路１３との間に接続され、コントローラ１１が生成した制御信号Ｓ１を遅延させる。そして遅延回路１２は、遅延させた制御信号Ｓ１を内部電源回路１３に入力する。
【００１２】
内部電源回路１３は、ゲートコントロール回路１０内に内部電源電圧を供給することが出来る。具体的には、内部電源回路１３は、入力ＶＩＮから供給された電源電圧を用いて内部電源電圧ＶＲＥＧを生成し、生成した電圧を例えば昇圧回路１４及びスイッチ制御回路１７に供給することが出来る。また、内部電源回路１３は、ＶＲＥＧ制御回路３０を含んでいる。ＶＲＥＧ制御回路３０は、遅延回路１２により遅延された制御信号Ｓ１に基づいて、内部電源回路１３の消費電流を抑制することが出来る。
【００１３】
昇圧回路１４は、コントローラ１１が生成した制御信号Ｓ２に基づいて内部電源電圧ＶＲＥＧを電源電圧として昇圧し、昇圧電圧を生成する。そして昇圧電圧を入力ＶＩＮに足した電圧ＶＧを出力する。内部電源電圧ＶＲＥＧは、温度やプロセスばらつきによる変動を小さくした回路となっている。内部電源電圧ＶＲＥＧを昇圧回路１４の電源電圧にすることによって、昇圧電圧のばらつきが小さくなる。昇圧回路１４の出力ノードは、ノードＮＤ１に接続されている。
【００１４】
プルダウン抵抗１５は、出力部２０がオフ状態になったとき、又は入力ＶＩＮが０Ｖになったときに、ノードＮＤ１がフローティング状態になることを避けるために追加された抵抗素子であり、ノードＶＧの電位をプルダウンする。プルダウン抵抗１５の一端はノードＶＧに接続され、プルダウン抵抗１５の他端は接地されている。プルダウン抵抗１５には、昇圧回路１４が動作している際には常に電流が流れている。プルダウン抵抗１５は、昇圧回路１４の昇圧能力の低下を小さくするために、例えば５ＭΩ程度の大きい抵抗で構成される。
【００１５】
トランジスタ１６は、例えばＮＭＯＳトランジスタであり、スイッチ制御回路１７の制御に基づいてノードＮＤ１の電圧を制御することが出来る。トランジスタ１６のドレインはノードＮＤ１に接続され、トランジスタ１６のソースは接地され、トランジスタ１６のゲートはスイッチ制御回路１７に接続されている。
【００１６】
スイッチ制御回路１７は、内部電源電圧ＶＲＥＧが供給されることにより動作するロジック回路である。スイッチ制御回路１７は、コントローラ１１が生成した制御信号Ｓ３に基づいて、トランジスタ１６のゲートに印加する電圧ＶＳＷを制御することが出来る。
【００１７】
出力部２０は、入力ＶＩＮと出力ＶＯＵＴとの間に接続され、直列接続されたトランジスタ２１及び２２を含んでいる。トランジスタ２１及び２２は、例えばＮＭＯＳトランジスタであり、ソースを対向させた構成（Back to Back）とされている。これは、入力ＶＩＮの電圧が出力ＶＯＵＴの電圧を下回った場合の逆電流に対策するための構成である。例えば、ＮＭＯＳトランジスタ２１及び２２は、図１に示すように、ソースをアノード、ドレインをカソードとする内部寄生ダイオード２３及び２４をそれぞれ含んでいる。単一のＮＭＯＳトランジスタでは、入力ＶＩＮの電圧が出力ＶＯＵＴの電圧を下回った場合、ＮＭＯＳトランジスタのソースから内部寄生ダイオードを介して逆電流が流れる。これに対して、２つのＮＭＯＳトランジスタ２１及び２２のソースを対向した構成にすることによって、出力ＶＯＵＴ側のＮＭＯＳトランジスタ２２のドレインを出力ＶＯＵＴに接続する。これにより、逆電流が流れにくい方向の内部寄生ダイオード２４を形成することが出来るため、出力ＶＯＵＴから入力ＶＩＮに向かう電流を抑制することが出来る。ＮＭＯＳトランジスタ２１及び２２のゲートはノードＮＤ１に接続され、ノードＮＤ１の電圧値に基づいてオン状態又はオフ状態に変化する。つまり出力部２０は、ゲートコントロール回路１０がＮＭＯＳトランジスタ２１及び２２のゲートに印加する電圧ＶＧを制御することによって、入力ＶＩＮと出力ＶＯＵＴとの接続（オン／オフ）を制御することが出来る。尚、逆電流の規定がない場合、実施形態における出力部２０の構成はこれに限定されず、単一のＮＭＯＳトランジスタで設計することも出来る。この場合、ＮＭＯＳトランジスタのドレインが入力ＶＩＮに接続され、ＮＭＯＳトランジスタのソースが出力ＶＯＵＴに接続される。
【００１８】
次に、図２を用いてゲートコントロール回路１０の詳細な回路構成について説明する。図２は、実施形態に係るゲートコントロール回路１０に含まれたコントローラ１１、遅延回路１２、及び内部電源回路１３の回路構成の一例を示している。図２に示すように、コントローラ１１はインバータＩＮＶを含み、遅延回路１２は抵抗素子Ｒ１及び容量素子Ｃ１を含み、内部電源回路１３は電圧供給回路３１、ＢＧＲ（Band Gap Reference）回路３２、及びＬＤＯ（Low Drop Out）回路３３をさらに含んでいる。尚、図２は、入力ＶＩＮが接続された電源線４０と、ＧＮＤに接続された接地線５０とを追加で示している。
【００１９】
コントローラ１１において、インバータＩＮＶは、電源線４０と接地線５０との間の電位差に基づいて動作し、外部の機器から制御信号ＣＮＴが入力される。そしてインバータＩＮＶは、入力された制御信号ＣＮＴを反転し、反転した制御信号ＣＮＴを制御信号Ｓ１として遅延回路１２に出力する。
【００２０】
遅延回路１２において、抵抗素子Ｒ１の一端はインバータＩＮＶの出力に接続され、抵抗素子Ｒ１の他端はノードＮＤ２に接続されている。容量素子Ｃ１の一端はノードＮＤ２に接続され、容量素子Ｃ１の他端は接地線５０に接続されている。抵抗素子Ｒ１の抵抗値と、容量素子Ｃ１の容量とは、遅延回路１２を介して送信された制御信号Ｓ１の遅延時間が所望の遅延時間になるように設計される。
【００２１】
内部電源回路１３において、電圧供給回路３１は、ＢＧＲ回路３２に供給する電圧を生成する回路である。電圧供給回路３１は、例えばトランジスタＴＲ１〜ＴＲ４、定電流源ＣＣ１、及び抵抗素子Ｒ２を含んでいる。トランジスタＴＲ１及びＴＲ２は、例えばＰＭＯＳトランジスタであり、ノードＮＤ３を流れる電流をノードＮＤ４にミラーすることが可能なカレントミラー回路を構成している。トランジスタＴＲ１及びＴＲ２のソースは、電源線４０に接続され、トランジスタＴＲ１及びＴＲ２のドレインは、それぞれノードＮＤ３及びＮＤ４に接続され、トランジスタＴＲ１のゲートは、トランジスタＴＲ２のゲートとノードＮＤ３とに接続されている。トランジスタＴＲ３及びＴＲ４は、例えばＮＭＯＳトランジスタであり、トランジスタＴＲ３の基板バイアス効果によって、ノードＮＤ４の電圧が決定される（例えば３Ｖ）。トランジスタＴＲ３のドレインは、トランジスタＴＲ３のゲートとノードＮＤ４とに接続されている。トランジスタＴＲ４のドレインは、トランジスタＴＲ４のゲートとトランジスタＴＲ３のソースとに接続され、トランジスタＴＲ４のソースは、接地線５０に接続されている。定電流源ＣＣ１は、トランジスタＴＲ５のソースと接地線５０との間に接続され、流れる電流を一定量に調整する。電圧供給回路３１は、例えば減電圧時、素子ばらつき及び温度特性等による電流容量不足起因の動作不良が発生することを抑制するために、トランジスタＴＲ２に流す電流が多くなるように設計される。抵抗素子Ｒ２は、ノードＮＤ４と接地線５０との間に接続される。抵抗素子Ｒ２は、ノードＮＤ４を流れる電流のうち、余剰となった電流を流すために設けられている。
【００２２】
ＶＲＥＧ制御回路３０は、例えばトランジスタＴＲ５及びＴＲ６を含んでいる。トランジスタＴＲ５は例えばＮＭＯＳトランジスタであり、トランジスタＴＲ６は例えばＰＭＯＳトランジスタである。トランジスタＴＲ５のドレインは、ＮＤ３に接続され、トランジスタ５のソースは、定電流源ＣＣ１に接続され、トランジスタＴＲ５のゲートは、ノードＮＤ２に接続されている。トランジスタＴＲ６のソースは、電源線４０に接続され、トランジスタＴＲ６のドレインは、ノードＮＤ３に接続され、トランジスタＴＲ６のゲートは、ノードＮＤ２に接続されている。
【００２３】
ＢＧＲ回路３２は、ＬＤＯ回路３３に供給する定電圧を生成する回路である。ＢＧＲ回路３２は、例えば定電流源ＣＣ２、抵抗素子Ｒ３〜Ｒ５、トランジスタＴＲ７及びＴＲ８、並びにオペアンプＯＰ１を含んでいる。定電流源ＣＣ２は、ノードＮＤ４とノードＮＤ５との間に接続されている。抵抗素子Ｒ３は、ノードＮＤ５とノードＮＤ６との間に接続されている。抵抗素子Ｒ４は、ノードＮＤ５とノードＮＤ７との間に接続されている。抵抗素子Ｒ５の一端は、ノードＮＤ７に接続されている。トランジスタＴＲ７及びＴＲ８は、例えばＰＮＰ型バイポーラトランジスタである。トランジスタＴＲ７のエミッタは、ノードＮＤ６に接続され、トランジスタＴＲ７のベース及びコレクタは、接地線５０に接続されている。トランジスタＴＲ８のエミッタは、抵抗素子Ｒ５の他端に接続され、トランジスタＴＲ８のベース及びコレクタは、接地線５０に接続されている。オペアンプＯＰ１は、ノードＮＤ４と接地線５０との間の電位差に基づいて動作する。そしてオペアンプＯＰ１の出力は、ノードＮＤ５に接続されてフィードバックされ、ノードＮＤ６の電位とノードＮＤ７の電位とが同電位となる。ＢＧＲ回路３２は、その時のノードＮＤ５の電圧をＢＧＲ出力電圧（例えば１．２Ｖ）として、ＬＤＯ回路３３に出力する。
【００２４】
ＬＤＯ回路３３は、入出力間で最低限必要な電位差が低いリニアレギュレータであり、ＢＧＲ回路３２によって生成された定電圧を基準として、内部電源電圧ＶＲＥＧを出力する。ＬＤＯ回路３３は、例えばオペアンプＯＰ２、トランジスタＴＲ９、並びに抵抗素子Ｒ６及びＲ７を含んでいる。オペアンプＯＰ２は、電源線４０と接地線５０との電位差に基づいて動作する。そしてオペアンプＯＰ２は、ＢＧＲ回路から出力された参照電圧とノードＮＤ８の電圧とが同じになるように、トランジスタＴＲ９のゲート電圧を制御する。トランジスタＴＲ９は、例えばＰＭＯＳトランジスタであり、トランジスタＴＲ９のソースは電源線４０に接続され、トランジスタＴＲ９のドレインはノードＮＤ９に接続される。抵抗素子Ｒ６は、ノードＮＤ８とノードＮＤ９との間に接続され、抵抗素子Ｒ７は、ノードＮＤ８と接地線５０との間に接続されている。
【００２５】
以上のような内部電源回路１３の構成において、ノードＮＤ９の電圧が内部電源電圧ＶＲＥＧとして昇圧回路１４及びスイッチ制御回路１７に供給される。内部電源回路１３の消費電流は、ＢＧＲ回路３２とＬＤＯ回路３３とで構成されていることから、例えば数十μＡとなる。
【００２６】
尚、ゲートコントロール回路１０の回路構成は、これに限定されない。例えば、内部電源回路１３の回路構成はその他の回路構成であっても良く、制御信号ＣＮＴに基づいて内部電源回路１３の消費電流を抑制することが可能なＶＲＥＧ制御回路３０が含まれていれば良い。
【００２７】
［１−２］動作
図３は、実施形態に係るゲートコントロール回路１０の動作例を示すタイミングチャートであり、トランジスタ１６のゲートに印加される電圧ＶＳＷ、内部電源電圧ＶＲＥＧ、トランジスタ２１及び２２のゲートに印加される電圧ＶＧ、及びゲートコントロール回路１０の内部電源起動に必要とされる消費電流を示している。この消費電流には、コントローラ１１、昇圧回路１４、及びスイッチ制御回路１７に流れる電流は含まれていない。尚、以下の説明において、“Ｌ”レベルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオン状態及びオフ状態になる電圧に相当し、“Ｈ”レベルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオフ状態及びオン状態になる電圧に相当するものとする。また、以下では、ゲートコントロール回路１０が、入力ＶＩＮと出力ＶＯＵＴとの間に電流を流すように出力部２０を制御する状態のことをゲートオン状態、入力ＶＩＮと出力ＶＯＵＴとの間の電流経路を遮断するように出力部２０を制御する状態のことをゲートオフ状態と称する。
【００２８】
図３に示すように、時刻ｔ０においてゲートコントロール回路１０は、ゲートオン状態になっている。具体的には、コントローラ１１は、ゲートオン状態を指示する制御信号ＣＮＴに基づいて制御信号Ｓ１、Ｓ２、及びＳ３を生成する。このとき、内部電源回路１３のＶＲＥＧ制御回路３０に含まれたトランジスタＴＲ５及びＴＲ６のゲートには、制御信号Ｓ１に基づいて“Ｈ”レベルの電圧が印加され、トランジスタＴＲ５及びＴＲ６がそれぞれオン状態及びオフ状態になっている。これによりノードＮＤ３と定電流源ＣＣ１との間に電流経路が形成され、電圧供給回路３１、ＢＧＲ回路３２、及びＬＤＯ回路３３が動作する。そして内部電源回路１３は、例えば３Ｖの内部電源電圧ＶＲＥＧを昇圧回路１４及びスイッチ制御回路１７に供給する。スイッチ制御回路１７は、制御信号Ｓ３に基づいて、電圧ＶＳＷを“Ｌ”レベルとし、ゲートに“Ｌ”レベルの電圧が印加されたトランジスタ１６がオフ状態になっている。昇圧回路１４は、制御信号Ｓ２に基づいて、内部電源電圧ＶＲＥＧを昇圧した電圧をトランジスタ２１及び２２のゲートに印加し、ＶＩＮ＝５Ｖの場合、電圧ＶＧは例えば１０Ｖになる。出力部２０のＮＭＯＳトランジスタをオン状態にするには、例えば入力ＶＩＮ＋３Ｖ〜１０Ｖ程度の電圧ＶＧが必要となり、その電圧は選択したＮＭＯＳトランジスタの特性、及び入力ＶＩＮの値に基づいて変化する。例えば、１０Ｖの電圧ＶＧが印加されているトランジスタ２１及び２２はオン状態になっており、出力部２０は、入力ＶＩＮと出力ＶＯＵＴとの間に電流経路を形成している。この状態においてゲートコントロール回路１０の内部電源起動に必要とされる消費電流は、例えば１００μＡになっている。
【００２９】
時刻ｔ１において、外部の装置は制御信号ＣＮＴを用いて、ゲートコントロール回路１０に対してゲートオン状態からゲートオフ状態への移行を指示する。するとコントローラ１１は、ゲートオフ状態を指示する制御信号ＣＮＴに基づいて制御信号Ｓ１、Ｓ２、及びＳ３を生成する。昇圧回路１４は、制御信号Ｓ２に基づいて、内部電源電圧ＶＲＥＧの昇圧と、昇圧した電圧のノードＮＤ１への印加を停止する。スイッチ制御回路１７は、制御信号Ｓ３に基づいて、電圧ＶＳＷを“Ｌ”レベルから“Ｈ”レベルに上昇させる。トランジスタ１６はゲートが“Ｈ”レベルになるとオン状態になり、ノードＮＤ１とＧＮＤとの間に電流経路が形成され、ノードＮＤ１の電圧が下降し始める。このとき、コントローラ１１によって生成された制御信号Ｓ１は遅延回路１２によって遅延しているため、トランジスタＴＲ５及びＴＲ６のゲートに印加されている電圧は“Ｈ”レベルを維持している。
【００３０】
時刻ｔ２において、時刻ｔ１から下降していた電圧ＶＧが例えば０Ｖになる。この時刻ｔ１及びｔ２間における電圧ＶＧの立ち下げ時間は、トランジスタ２１及び２２のゲート容量と、トランジスタ１６のオン抵抗とに基づいた時定数となる。すなわち、トランジスタ２１及び２２のゲート電圧の立ち下げ時間は、トランジスタ２１及び２２のゲート容量とトランジスタ１６のオン抵抗とに基づいている。
【００３１】
時刻ｔ３において、内部電源回路１３に対する制御信号Ｓ１の変化がトランジスタＴＲ５及びＴＲ６のゲートに伝わり、トランジスタＴＲ５及びＴＲ６のゲートに印加されている電圧が“Ｈ”レベルから“Ｌ”レベルになる。すると、トランジスタＴＲ５及びＴＲ６がそれぞれオフ状態及びオン状態になり、ノードＮＤ３と定電流源ＣＣ１との間の電流経路が遮断され、ノードＮＤ３の電位はトランジスタＴＲ６によって“Ｈ”レベルに固定される。これによりトランジスタＴＲ１及びＴＲ２がオフ状態になり、電圧供給回路３１によるＢＧＲ回路３２、及びＬＤＯ回路３３に対する電流の供給が停止される。すると、内部電源電圧ＶＲＥＧが例えば０Ｖになり、ゲートコントロール回路１０の消費電流が例えば０μＡになる。
【００３２】
尚、以上の説明において使用された数値はあくまで一例であり、これに限定されない。例えば、電圧ＶＳＷ、ＶＲＥＧ、及びＶＧ等の電圧値は、入力ＶＩＮ、ゲートコントロール回路１０及び出力部２０の回路構成やトランジスタの特性等に基づいて適宜変化する。
【００３３】
尚、以上の説明では、ゲートコントロール回路１０がゲートオン状態からゲートオフ状態に移行する場合について述べたが、ゲートコントロール回路１０はゲートオフ状態からゲートオン状態に移行することも可能である。この場合にコントローラ１１は、制御信号ＣＮＴに基づいて、トランジスタＴＲ５とトランジスタＴＲ６のゲート電圧を“Ｈ”レベルにすることで内部電源回路１３に内部電源電圧ＶＲＥＧの供給を再開させる。そしてコントローラ１１は、昇圧回路１４に、入力ＶＩＮに内部電源電圧ＶＲＥＧを昇圧した電圧を足した電圧を出力させ、スイッチ制御回路１７に電圧ＶＳＷを“Ｌ”レベルにさせてトランジスタ１６をオフ状態にする。すると、ノードＮＤ１の電圧ＶＧが例えば１０Ｖになってトランジスタ２１及び２２がオン状態になり、入力ＶＩＮと出力ＶＯＵＴとの間に電流経路が形成される。
【００３４】
［１−３］実施形態の効果
以上で説明した実施形態に係るゲートコントロール回路１０によれば、ゲートオフ状態の時の消費電流を抑制することが出来る。以下に、実施形態に係るゲートコントロール回路１０の詳細な効果について説明する。
【００３５】
ＭＯＳＦＥＴのゲート電圧を制御するゲートコントロール回路の比較例が、図４に示されている。図４に示すように、比較例に係るゲートコントロール回路６０の構成は、図１を用いて説明した実施形態に係るゲートコントロール回路１０の構成において、遅延回路１２及びＶＲＥＧ制御回路３０が省略されたものと同様である。つまり、比較例に係るゲートコントロール回路６０では、例えば図２に示す内部電源回路１３のＶＲＥＧ制御回路３０が省略され、ノードＮＤ３と定電流源ＣＣ１との間が直接接続される。この比較例に係るゲートコントロール回路６０における動作の一例が、図５に示されている。
【００３６】
図５に示すように、比較例に係るゲートコントロール回路６０の動作は、図３を用いて説明した実施形態に係るゲートコントロール回路１０の動作に対して、電圧ＶＲＥＧの波形とゲートコントロール回路１０の内部電源起動に必要とされる消費電流の波形とが異なっている。具体的には、比較例に係るゲートコントロール回路６０は、電圧ＶＳＷが“Ｌ”レベルから“Ｈ”レベルに変化した後も内部電源電圧ＶＲＥＧを例えば３Ｖに維持している。そして、ゲートコントロール回路６０の内部電源起動に必要とされる消費電流が、時刻ｔ２以降も例えば１００μＡ近くを維持している。
【００３７】
そこで、実施形態に係るゲートコントロール回路１０では、内部電源回路１３のオン／オフを制御することが可能なＶＲＥＧ制御回路３０と、ＶＲＥＧ制御回路３０に対する制御信号Ｓ１を遅延させる遅延回路１２とが設けられている。さらに、実施形態に係るゲートコントロール回路１０では、遅延回路１２の遅延時間が、コントローラ１１が外部の装置からゲートオン状態からゲートオフ状態に移行することを指示された後に、トランジスタ２１及び２２のゲート電圧ＶＧが例えば内部電源電圧ＶＲＥＧから接地電圧まで下降するまでの時間よりも長くなるように構成される。言い換えると、実施形態に係るゲートコントロール回路１０では、遅延回路１２の遅延時間が、ゲート電圧ＶＧ、トランジスタ２１及び２２のゲート容量とトランジスタ１６のオン抵抗とに基づいた時定数に対してマージンを足した時間となるように設計される。
【００３８】
そして、ＶＲＥＧ制御回路３０は、遅延回路１２によって遅延された制御信号Ｓ１に基づいて、内部電源回路１３の電圧供給回路３１、ＢＧＲ回路３２、及びＬＤＯ回路３３に供給する電流を停止させる。つまり、実施形態において遅延回路１２及びＶＲＥＧ制御回路３０は、トランジスタ２１及び２２のゲート電圧ＶＧが例えば接地電圧まで下降した後に、内部電源回路１３の動作を停止させることが出来る。
【００３９】
このように、実施形態に係るゲートコントロール回路１０は、出力部２０のトランジスタ２１及び２２がオフ状態になった後に、内部電源回路１３の消費電流を抑制することが出来る。従って、実施形態に係るゲートコントロール回路１０は、ゲートオフ状態におけるゲートコントロール回路１０の消費電力を抑制することが出来る。
【００４０】
［２］変形例等
実施形態のゲートコントロール回路１０は、コントローラと、遅延回路と、電源回路と、昇圧回路と、第１トランジスタと、制御回路と、を備える。コントローラは、外部からの制御信号に基づいて第１及び第２制御信号を出力する。遅延回路は、第１制御信号を遅延させる。電源回路は、遅延された第１制御信号に基づいて、出力する電源電圧を制御することが可能である。昇圧回路は、入力された電圧を昇圧して第1ノードに出力することが可能である。第１トランジスタは、一端が前記第１ノードに接続され、他端が接地される。制御回路は、第２制御信号に基づいて、第１トランジスタのゲート電圧を制御することが可能出来る。これにより、消費電力を抑制することが可能なゲートコントロール回路を提供することが出来る。
【００４１】
尚、上記実施形態において、ゲートコントロール回路１０と出力部２０とが別に構成されている場合を例に説明したが、これに限定されない。例えば、ゲートコントロール回路１０と出力部２０とは、１つのモジュールとして構成されても良い。この場合にゲートコントロール回路１０と出力部２０とが組み合わされたモジュールは、例えばロードスイッチと称される。
【００４２】
尚、上記実施形態において、遅延回路１２による遅延時間は、例えば遅延回路１２を構成する抵抗素子Ｒ１の抵抗値と容量素子Ｃ１の容量とが調整されることにより設定される。所望の遅延時間を生成する遅延回路１２の構成はこれに限定されず、遅延回路１２の構成は、例えば図６及び図７に示すような構成であっても良い。図６及び図７は、実施形態の変形例に係るゲートコントロール回路１０に含まれたコントローラ１１、遅延回路１２、及び内部電源回路１３の回路構成の一例を示し、実施形態で図２を用いて説明した構成に対して、遅延回路１２の回路構成が異なっている。
【００４３】
図６に示された変形例における遅延回路１２は、インバータセットＤＥＬを含んでいる。インバータセットＤＥＬは、例えば直列接続された４つのインバータにより構成されている。インバータセットＤＥＬに含まれたインバータは、電源線４０と接地線５０との電位差に基づいて動作し、インバータセットＤＥＬの入力には、コントローラ１１から出力された制御信号Ｓ１が入力される。そしてインバータセットＤＥＬは、制御信号Ｓ１を４回反転することにより遅延させた制御信号Ｓ１をＶＲＥＧ制御回路３０に出力する。尚、インバータセットＤＥＬが含むインバータＩＮＶの個数はこれに限定されず、インバータセットＤＥＬは直列接続された偶数個のインバータにより構成されていれば良い。
【００４４】
図７に示された変形例における遅延回路１２は、Ｄ型フリップフロップ回路ＤＦＦを含んでいる。Ｄ型フリップフロップ回路ＤＦＦのクロックには、図示されない発振回路のクロック信号ＣＬＫが入力され、リセットＲＳＴには、制御信号Ｓ１が入力され、入力Ｄは出力ＱＢに接続され、出力ＱはノードＮＤ２に接続される。例えば、Ｄ型フリップフロップ回路ＤＦＦは、制御信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移するとクロック信号ＣＬＫのカウントを開始し、クロック信号ＣＬＫをカウントした後に出力Ｑを“Ｈ”レベルにする。つまり、Ｄ型フリップフロップ回路ＤＦＦの出力Ｑが、遅延させた制御信号Ｓ１の出力に対応する。このような遅延回路１２では、クロック信号ＣＬＫのパルス幅とカウント回数との積に対応する時間が遅延時間となる。尚、カウント回数を増やす場合には、図８に示すようにＤ型フリップフロップ回路ＤＦＦが複数個直列接続される。図８は、遅延回路１２において、３つのＤ型フリップフロップ回路を直列接続した場合の一例を示している。
【００４５】
図８に示すようにＤ型フリップフロップ回路ＤＦＦ１〜ＤＦＦ３が直列接続された場合、遅延回路１２はＮＡＮＤ回路ＡＤ及びインバータＩＮＶをさらに含んでいる。フリップフロップ回路ＤＦＦ１の出力ＱＢはＮＡＮＤ回路ＡＤの第１入力端子に入力され、ＮＡＮＤ回路ＡＤの出力はインバータＩＮＶに入力される。インバータＩＮＶの出力は、フリップフロップ回路ＤＦＦ１の入力Ｄに入力される。フリップフロップ回路ＤＦＦ２のクロックにフリップフロップ回路ＤＦＦ１の出力ＱＢが入力され、フリップフロップ回路ＤＦＦ３のクロックにフリップフロップ回路ＤＦＦ２の出力ＱＢが接続される。フリップフロップ回路ＤＦＦ３の出力Ｑが遅延回路１２の出力に対応し、さらにＮＡＮＤ回路ＡＤの第２入力端子に入力される。その他の接続関係は、図７に示すＤ型フリップフロップ回路ＤＦＦと同様である。このような回路構成において遅延回路１２は、カウント数が８回（２の３乗）になる。例えば、遅延回路１２において、発振回路の周波数を５０ｋＨｚ、カウント回数を６個のＤ型フリップフロップ回路ＤＦＦを直接接続することにより６４（２の６乗）とすると、クロック信号ＣＬＫのパルス幅は１０ｕｓとなり、その遅延時間は１０ｕｓ×６４＝６４０ｕｓとなる。以上のように、実施形態において遅延回路１２は、様々な構成の回路を適用することが可能である。
【００４６】
尚、上記実施形態では、各回路におけるトランジスタがＮＭＯＳトランジスタであるかＰＭＯＳトランジスタであるかを仮定して説明したが、これに限定されない。例えば、トランジスタ１６は、ＰＭＯＳトランジスタで構成することも可能である。この場合にスイッチ制御回路１７の動作は、図３を用いて説明した動作において、電圧ＶＳＷが反転したものとなる。
【００４７】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１０，６０…ゲートコントロール回路、１１…コントローラ、１２…遅延回路、１３…内部電源回路、１４…ゲート電圧制御回路、１５…昇圧回路、１６…トランジスタ、１７…プルダウン抵抗、２０…出力部、２１，２２…トランジスタ、３０…電圧供給回路、３１…ＶＲＥＧ制御回路、３２…ＢＧＲ回路、３３…ＬＤＯ回路、４０…電源線、５０…接地線、ＩＮＶ…インバータ、Ｒ１〜Ｒ７…抵抗素子、Ｃ１…容量素子、ＴＲ…トランジスタ、ＣＣ…定電流源、ＯＰ…オペアンプ、ＤＥＬ…インバータセット、ＤＦＦ…Ｄフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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