(57)【要約】【課題】部品点数を増加させずに、スイッチング素子のスイッチング時の負電圧をクランプし、スイッチング素子の特性劣化を抑制することができる半導体集積回路を提供する。【解決手段】スイッチング素子Ｓ１の制御端子を駆動する半導体集積回路であって、正電圧源１４から供給される正電圧と、負電圧源１５から供給される負電圧とを交互に制御端子に印加することによりスイッチング素子Ｓ１をオン・オフする駆動回路１３と、駆動回路１３が設けられた半導体チップに内蔵され、負電圧源１５にアノードが接続され、且つ制御端子にカソードが接続された負電圧クランプダイオードＤ１とを備える。【選択図】図１
2019047682.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子の制御端子を駆動する半導体集積回路であって、
正電圧源から供給される正電圧と、負電圧源から供給される負電圧とを交互に前記制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、
前記駆動回路が設けられた半導体チップに内蔵され、前記負電圧源にアノードが接続され、且つ前記制御端子にカソードが接続された負電圧クランプダイオード
とを備えることを特徴とする半導体集積回路。
【請求項２】
スイッチング素子の制御端子を駆動する半導体集積回路であって、
正電圧源から供給される正電圧と、前記スイッチング素子の低位電極端子の電位とを交互に前記制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、
前記駆動回路が設けられた半導体チップに内蔵され、前記低位電極端子にアノードが接続され、且つ前記制御端子にカソードが接続された負電圧クランプダイオード
とを備えることを特徴とする半導体集積回路。
【請求項３】
前記負電圧クランプダイオードが前記負電圧源の電圧以下でクランプすることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記負電圧クランプダイオードがゲート駆動電圧以上の逆耐圧特性を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記負電圧クランプダイオードがゲート抵抗を介さずに前記制御端子に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記半導体チップが、
第１導電型の半導体基板の上部に設けられた第２導電型のオフセット領域と、
前記オフセット領域の上部に設けられ、前記オフセット領域よりも高不純物密度の第２導電型のアノード領域と、
前記半導体基板の上部に設けられ、前記半導体基板よりも高不純物密度の第１導電型のカソード領域
とを備え、前記負電圧クランプダイオードが前記アノード領域及び前記カソード領域を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記半導体チップが、前記半導体基板の上部に、前記カソード領域に接して設けられ、前記カソード領域と表面配線で短絡する第２導電型の表面短絡領域を更に備え、
前記アノード領域をエミッタ領域、前記カソード領域をベース領域、前記表面短絡領域をコレクタ領域とする寄生バイポーラトランジスタが形成されていることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記駆動回路が、
第１能動素子と、
前記第１能動素子と直列に接続された第２能動素子
とを備え、
前記アノード領域が、前記第２能動素子のバックゲート領域と兼用されることを特徴とする請求項６又は７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートを駆動する半導体集積回路に関する。
【背景技術】
【０００２】
スイッチング素子のゲートを駆動するゲート駆動回路において、スイッチング素子のゲートに正・負電圧を印加してオン・オフを行うことが知られている。高速でスイッチングするパワーＭＯＳＦＥＴ（以下において「ＭＯＳＦＥＴ」という。）の場合、スイッチング時の寄生発振を抑制するためのゲート抵抗がゲート駆動回路の出力とＭＯＳＦＥＴのゲート間に接続されている。ＭＯＳＦＥＴのゲート・ドレイン間及びゲート・ソース間の寄生容量とｄＶ／ｄｔノイズによる変位電流とゲート抵抗によるＭＯＳＦＥＴのゲート・ソース間の電位上昇が生じることを利用し、ＭＯＳＦＥＴのゲートが誤オンするのを防止している。ＭＯＳＦＥＴのゲートに負電圧を印加することで、ゲート電位の上昇による誤動作を抑制する。ゲートに負電圧を印加するためには、負電圧源が必要である。
【０００３】
特許文献１では、ゲート駆動回路の出力とＭＯＳＦＥＴのゲート間にターンオン用のゲート抵抗と、ターンオフ用のゲート抵抗及びダイオードとを並列接続し、スイッチング時のゲート電圧上昇を抑制し、スイッチング時の誤動作を防止する。また、ＭＯＳＦＥＴのゲート・ソース間にコンデンサを接続することで、ゲート・ドレイン間の寄生容量による変位電流を減少させてゲート電圧上昇を抑制し、スイッチング時の誤動作を防止する。また、ＭＯＳＦＥＴのゲートに負電圧を印加することで、スイッチング時の誤動作を抑制している。
【０００４】
しかしながら、特許文献１では、ＭＯＳＦＥＴのゲート周辺に受動素子部品を追加しているため、部品点数が増加し、プリント基板（ＰＣＢ）面積の増大を招き、本来のスイッチング素子の利点である電力変換システムの小型化を妨げる。また、オフ時の負電圧印加は、誤オン防止には有効な方法だが、ゲートに定格（例えば、ゲート・ソース間電圧Ｖｇｓ≧−５Ｖ）を超える負電圧ノイズが印加されやすくなるという問題がある。
【０００５】
また、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴ（以下において「ＳｉＣ−ＭＯＳＦＥＴ」という。）の信頼性面では、以下のような問題がある。即ち、インバータで動作させた場合にオフ状態でゲートを負電圧に引き過ぎることや、ゲートオフ時に過渡的な寄生インダクタンスや寄生容量の影響でゲート・ソース間の電位がアンダーシュートすることで、ゲート酸化膜界面にホールがトラップされる。さらにスイッチングすることで、界面で電子とホールの再結合を繰り返し、ゲート酸化膜が劣化する。その結果、ＳｉＣ−ＭＯＳＦＥＴの閾値がシフトし、スイッチとしての性能が低下する。ＳｉＣ−ＭＯＳＦＥＴは、シリコン（Ｓｉ）を用いたＭＯＳＦＥＴに比べ、ゲート酸化膜の欠陥（界面準位）が多く、特に負電圧のホールトラップによる閾値シフトを完全になくすのは難しい。このため、ＳｉＣ−ＭＯＳＦＥＴのゲートに定格を超えた負電圧が印加されないようにする必要がある。スイッチング時のゲート電圧のアンダーシュートは、ゲート抵抗調整や寄生インダクタンス等の最小化だけで完全になくすことは困難である。
【０００６】
特許文献２においては、スイッチング素子のソース端子とゲート端子の間に双方向ダイオードを接続し、ゲートを負電圧クランプする。特許文献２の双方向ダイオードは外付けのディスクリート部品であり、部品点数の増加を招き、システムコストやＰＣＢ面積の増加をもたらす。
【０００７】
特許文献３においては、ＳｉＣ−ＭＯＳＦＥＴ等のスイッチング素子のソース端子にカソードが接続され、ゲート端子にアノードが接続されたダイオードを有し、ダイオードによる順方向電圧降下により負電圧をクランプする。特許文献３では、ダイオードをスイッチング素子内に設けるため、チップサイズの増加につながり、基板コストの高いＳｉＣにとっては大きなコストアップにつながる。
【０００８】
特許文献４においては、ＳｉＣ系ＭＩＳＦＥＴ等のスイッチング素子のソース端子にカソードが接続され、ゲート端子にアノードが接続されたダイオードを有し、ダイオードによる順方向電圧降下により負電圧をクランプする。特許文献４のダイオードは外付けのディスクリート部品であり、部品点数の増加を招き、システムコストやＰＣＢ面積の増加をもたらす。
【０００９】
特許文献５〜８では、ワイドバンドギャップ半導体デバイスのスイッチング時における誤動作を防止するために、受動素子を用いてゲート電圧を保護したり、寄生容量成分を追加したりする構成が開示されている。特許文献５〜８では、受動素子を外付けのディスクリート部品として設けるため、部品点数が増加する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１５−８０３３５号公報
【特許文献２】特開２０１３−２０７５５３号公報
【特許文献３】特開２０１５−１５９２３５号公報
【特許文献４】特開２０１５−１２６３４２号公報
【特許文献５】特許第４９６８４８７号公報
【特許文献６】特開２０１３−０９９１２３号公報
【特許文献７】特開２０１５−８０３３５号公報
【特許文献８】国際公開第２０１０／０７０８９９号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記課題に鑑み、本発明は、部品点数を増加させずに、スイッチング素子のスイッチング時の負電圧をクランプし、スイッチング素子の特性劣化を抑制することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、スイッチング素子の制御端子を駆動する半導体集積回路であって、（ａ）正電圧源から供給される正電圧と、負電圧源から供給される負電圧とを交互に制御端子に印加することによりスイッチング素子をオン・オフする駆動回路と、（ｂ）駆動回路が設けられた半導体チップに内蔵され、負電圧源にアノードが接続され、且つ制御端子にカソードが接続された負電圧クランプダイオードとを備える半導体集積回路であることを要旨とする。
【００１３】
本発明の他の態様は、スイッチング素子の制御端子を駆動する半導体集積回路であって、（ａ）正電圧源から供給される正電圧と、スイッチング素子の低位電極端子の電位とを交互に制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、（ｂ）駆動回路が設けられた半導体チップに内蔵され、低位電極端子にアノードが接続され、且つ制御端子にカソードが接続された負電圧クランプダイオードとを備える半導体集積回路であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、部品点数を増加させずに、スイッチング素子のスイッチング時の負電圧をクランプし、スイッチング素子の特性劣化を抑制することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体集積回路を示す回路図である。
【図２】第１実施形態に係る負電圧クランプダイオードの一例を示す断面図である。
【図３】第１実施形態に係る負電圧クランプダイオードの他の一例を示す断面図である。
【図４】第１実施形態に係る負電圧クランプダイオードの更に他の一例を示す断面図である。
【図５】第１実施形態に係る負電圧クランプダイオードによるゲートクランプ波形を示すグラフである。
【図６】第１実施形態に係る負電圧クランプダイオードによるゲートクランプ波形を示すグラフである。
【図７】図７（ａ）は、第１実施形態に係るスイッチング素子のターンオフ時におけるゲート・ソース間電圧波形を示すグラフであり、図７（ｂ）は、比較例に係るスイッチング素子のターンオフ時におけるゲート・ソース間電圧波形を示すグラフである。
【図８】本発明の第２実施形態に係る負電圧クランプダイオードの平面図である。
【図９】図８のＡ−Ａ方向から見た断面図である。
【図１０】本発明の第３実施形態に係る半導体集積回路を示す回路図である。
【発明を実施するための形態】
【００１６】
以下において、図面を参照して本発明の第１〜第３実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
本発明の第１〜第３実施形態において、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本発明の第１実施形態及び添付図面においては、「ｎ」や「ｐ」に上付き文字で付す「＋」及び「−」は、「＋」及び「−」の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１８】
本発明の第１〜第３実施形態において、「第１主電極領域」とは、絶縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において「第１主電極領域」はエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。ＭＩＳゲート型静電誘導サイリスタ（ＭＩＳゲートＳＩサイリスタ）において「第１主電極領域」はアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては「第２主電極領域」は上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳゲートＳＩサイリスタにおいては「第２主電極領域」は上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【００１９】
本発明の第１〜第３実施形態において、「高位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはドレイン端子を選択し、ＩＧＢＴにおいてはコレクタ端子を選択して説明することとする。このとき、「低位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはソース端子が選択され、ＩＧＢＴにおいてはエミッタ端子が選択されることになる。そして、「制御端子」は、ＭＩＳＦＥＴやＭＩＳＳＩＴ、ＩＧＢＴにおいてゲート端子に対応する。
【００２０】
本発明の第１〜第３実施形態において、「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題である。例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００２１】
本発明の第１〜第３実施形態において、「半導体基板」又は「半導体チップ」とはチョコラルスキー法（ＣＺ法）やフローティングゾーン法（ＦＺ法）等で引き上げられたインゴットをウェハ状に切断した母材に限定されるものではない。本発明の「半導体基板」又は「半導体チップ」には、母材としての生基板の他、生基板の上面にエピタキシャル成長したエピタキシャル成長基板や生基板の下面に絶縁膜が接したＳＯＩ基板等、種々の加工を施した積層構造を有する基体が包括的に含まれる。即ち、「半導体基板」又は「半導体チップ」とは、生基板の他、種々の積層構造や、この積層構造の一部を利用した活性領域等をも含みうる上位概念としての総称である。
【００２２】
（第１実施形態）
本発明の第１実施形態に係る電力用半導体集積回路（以下において、単に「半導体集積回路」という。）１０，２０は、図１に示すように、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のゲートを駆動する高耐圧のゲート駆動回路である。
【００２３】
半導体集積回路１０，２０による駆動対象である高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２は、例えば電力変換用ブリッジ回路の一相分である。高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２は、半導体集積回路１０，２０からの駆動信号に応じて相補的にオン・オフすることにより電力変換を行う。高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２は、例えばワイドバンドギャップ半導体からなるＭＯＳＦＥＴやＩＧＢＴ等の能動素子で構成できる。第１実施形態では、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のそれぞれがＳｉＣ−ＭＯＳＦＥＴの場合を例に説明する。
【００２４】
高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２は、正極側である高圧の主電源ＶＤＣと、主電源ＶＤＣに対する負極側となる接地電位との間に直列に接続されてハーフブリッジ回路を構成している。高電位側スイッチング素子Ｓ１の高位電極端子（ドレイン端子）が主電源ＶＤＣに接続され、低電位側スイッチング素子Ｓ２の低位電極端子（ソース端子）が共通端子ＣＯＭを介して接地電位に接続されている。高電位側スイッチング素子Ｓ１の低位電極端子（ソース端子）と低電位側スイッチング素子Ｓ２の高位電極端子（ドレイン端子）の間の基準電圧端子ＶＳには、モータ等の負荷（図示省略）が接続され、基準電圧端子ＶＳにおけるＶＳ電位が負荷に供給される。ＶＳ電位は、電力変換の過程で０Ｖから数百Ｖの間で変化し、負バイアスになる場合もある。
【００２５】
半導体集積回路１０は、高電位（Ｈ）側の入力端子である第１入力端子ＩＮＨからの入力信号に応じて、高電位側スイッチング素子Ｓ１のゲートをオン・オフして駆動する駆動信号を出力端子ＨＯ１から出力する。半導体集積回路１０は、入力制御回路１１と、入力制御回路１１の出力側に接続されたレベルシフト回路１２と、レベルシフト回路１２の出力側に接続された駆動回路１３を備える。入力制御回路１１、レベルシフト回路１２及び駆動回路１３は、例えば単一の半導体チップ（半導体基板）上にモノリシックに集積されている。
【００２６】
入力制御回路１１は、接地端子ＧＮＤ１に印加される接地電位を基準電位とし、電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。入力制御回路１１は、第１入力端子ＩＮＨからの入力信号に応じて、高電位側スイッチング素子Ｓ１をオン・オフするためのオン・オフ信号を出力する。レベルシフト回路１２は、入力制御回路１１により出力されたオン・オフ信号のレベルを変換して出力する。
【００２７】
駆動回路１３は、電源端子ＧＮＤ２に印加される負電圧（例えばＶＳ−５Ｖ）を基準電位とし、電源端子ＶＢに印加されるＶＢ電位（例えばＶＳ＋１５Ｖ）を電源電位として動作する。駆動回路１３は、レベルシフト回路１２により出力されたオン・オフ信号に応じて、高電位側スイッチング素子Ｓ１をオン・オフするための駆動信号を、出力端子ＨＯ１を介して出力する。即ち、駆動回路１３は、駆動信号として、ＶＢ電位（例えばＶＳ＋１５Ｖ）と負電圧（例えばＶＳ−５Ｖ）とを交互に出力する。ＶＢ電位は正電圧源１４から供給され、半導体集積回路１０に印加される最高電位であり、ＶＳ電位よりも１５Ｖ程度高く保たれている。負電圧は負電圧源１５から供給され、ＶＳ電位よりも−５Ｖ程度低く保たれている。
【００２８】
駆動回路１３は、能動素子である第１電界効果トランジスタＴＲ１と、第１電界効果トランジスタとは反対導電型の能動素子である第２電界効果トランジスタＴＲ２とが接続された相補型ＭＯＳ（ＣＭＯＳ）回路を出力段に備える。第１電界効果トランジスタＴＲ１として例えばｐチャネルＭＯＳトランジスタが採用でき、第２電界効果トランジスタＴＲ２として例えばｎチャネルＭＯＳトランジスタが採用できる。ｐチャネルＭＯＳトランジスタＴＲ１のソース端子には電源端子ＶＢが接続されている。ｎチャネルＭＯＳトランジスタＴＲ２のソース端子には電源端子ＧＮＤ２が接続されている。ｐチャネルＭＯＳトランジスタＴＲ１のドレイン端子とｎチャネルＭＯＳトランジスタＴＲ２のドレイン端子の間には出力端子ＨＯ１が接続されている。
【００２９】
電源端子ＧＮＤ２と出力端子ＨＯ２の間には負電圧クランプダイオードＤ１が接続されている。負電圧クランプダイオードＤ１のアノードが電源端子ＧＮＤ２を介して負電圧源１５に接続されている。また、負電圧クランプダイオードＤ１のカソードが出力端子ＨＯ２を介して高電位側スイッチング素子Ｓ１のゲート端子に接続されている。負電圧クランプダイオードＤ１は、駆動回路１３が設けられる半導体チップに内蔵されている。
【００３０】
負電圧クランプダイオードＤ１は、高電位側スイッチング素子Ｓ１のスイッチング時のゲート・ソース間に過渡的に印加される負方向のリンギングノイズをクランプし、高電位側スイッチング素子Ｓ１の特性劣化を抑制する。負電圧クランプダイオードＤ１は、負電圧源１５から供給される負電圧（例えばＶＳ−５Ｖ）以下で順方向クランプしたのち、寄生バイポーラ動作により低動作抵抗で負電圧クランプする。負電圧クランプダイオードＤ１は、ゲート駆動電圧以上の逆耐圧特性を有する。
【００３１】
半導体集積回路１０の電源端子ＶＢには、正電圧（例えばＶＳ＋１５Ｖ）を供給する正電圧源１４が接続されている。半導体集積回路１０の出力端子ＨＯ１には、ターンオン用のゲート抵抗Ｒｇ１と、ターンオフ用のゲート抵抗Ｒｇ２及び整流ダイオードＤ３とが並列接続された経路を介して高電位側スイッチング素子Ｓ１のゲート端子が接続されている。半導体集積回路１０の出力端子ＨＯ２には、高電位側スイッチング素子Ｓ１のゲート端子が接続されている。半導体集積回路１０の接地端子ＧＮＤ１は接地されている。半導体集積回路１０の電源端子ＧＮＤ２には負電圧（例えばＶＳ−５Ｖ）を供給する負電圧源１５が接続されている。電源端子ＶＢと基準電圧端子ＶＳの間にはコンデンサＣ１が接続されている。負電圧源１５と基準電圧端子ＶＳの間にはコンデンサＣ２が接続されている。整流ダイオードＤ３、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣ１，Ｃ２は、半導体集積回路１０を構成する半導体チップとは個別のディスクリート部品である。
【００３２】
一方、半導体集積回路２０は、低電位（Ｌ）側の入力端子である第２入力端子ＩＮＬからの入力信号に応じて、低電位側スイッチング素子Ｓ２のゲートをオン・オフして駆動する駆動信号を出力端子ＬＯ１から出力する。半導体集積回路２０は、入力制御回路２１と、入力制御回路２１の出力側に接続された駆動回路２３を備える。入力制御回路２１及び駆動回路２３は、例えば単一の半導体チップ（半導体基板）上にモノリシックに集積されている。
【００３３】
入力制御回路２１は、接地端子ＧＮＤ３に印加される接地電位を基準電位とし、電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。入力制御回路２１は、第２入力端子ＩＮＬからの入力信号に応じて、低電位側スイッチング素子Ｓ２をオン・オフするためのオン・オフ信号を出力する。
【００３４】
駆動回路２３は、電源端子ＧＮＤ４に印加される負電圧（例えば−５Ｖ）を基準電位とし、電源端子ＶＣＣ２に印加されるＶＣＣ２電位（例えば１５Ｖ）を電源電位として動作する。駆動回路２３は、入力制御回路２１により出力されたオン・オフ信号に応じて、低電位側スイッチング素子Ｓ２をオン・オフするための駆動信号を、出力端子ＬＯ１を介して出力する。即ち、駆動回路２３は、駆動信号として、ＶＣＣ２電位（例えば１５Ｖ）と負電圧（例えば−５Ｖ）とを交互に出力する。
【００３５】
駆動回路２３は、能動素子である第１電界効果トランジスタＴＲ３と、第１電界効果トランジスタＴＲ３とは反対導電型の能動素子である第２電界効果トランジスタＴＲ４とが接続されたＣＭＯＳ回路を出力段に備える。第１電界効果トランジスタＴＲ３として例えばｐチャネルＭＯＳトランジスタが採用でき、第２電界効果トランジスタＴＲ４として例えばｎチャネルＭＯＳトランジスタが採用できる。ｐチャネルＭＯＳトランジスタＴＲ３のソース端子には電源端子ＶＣＣ２が接続されている。ｎチャネルＭＯＳトランジスタＴＲ４のソース端子には電源端子ＧＮＤ４が接続されている。ｐチャネルＭＯＳトランジスタＴＲ３のドレイン端子とｎチャネルＭＯＳトランジスタＴＲ４のドレイン端子の間には出力端子ＬＯ１が接続されている。
【００３６】
電源端子ＧＮＤ４と出力端子ＬＯ２の間には負電圧クランプダイオードＤ２が接続されている。電圧クランプダイオードＤ２のアノードが電源端子ＧＮＤ４を介して負電圧（例えば−５Ｖ）を供給する負電圧源２５に接続されている。また、電圧クランプダイオードＤ２のカソードが出力端子ＬＯ２を介して低電位側スイッチング素子Ｓ２のゲート端子に接続されている。負電圧クランプダイオードＤ２は、駆動回路２３が設けられる半導体チップに内蔵されている。
【００３７】
半導体集積回路２０の電源端子ＶＣＣ２には、正電圧（例えば１５Ｖ）を供給する正電圧源２４が接続されている。半導体集積回路２０の出力端子ＬＯ１には、ターンオン用のゲート抵抗Ｒｇ３と、ターンオフ用のゲート抵抗Ｒｇ４及び整流ダイオードＤ４とが並列接続された経路を介して低電位側スイッチング素子Ｓ２のゲート端子が接続されている。半導体集積回路２０の出力端子ＬＯ２には、低電位側スイッチング素子Ｓ２のゲート端子が接続されている。半導体集積回路２０の接地端子ＧＮＤ３は接地されている。半導体集積回路２０の電源端子ＧＮＤ４には負電圧源２５が接続されている。電源端子ＶＣＣ２と低電位側スイッチング素子Ｓ２のソース端子の間にはコンデンサＣ３が接続されている。低電位側スイッチング素子Ｓ２のソース端子と負電圧源２５の間にはコンデンサＣ４が接続されている。整流ダイオードＤ４、ゲート抵抗Ｒｇ３，Ｒｇ４、コンデンサＣ３，Ｃ４は、半導体集積回路２０が設けられた半導体チップとは個別のディスクリート部品である。
【００３８】
図２は、負電圧クランプダイオードＤ１の断面構造の一例を示す。ｐ型の単結晶Ｓｉ等からなる支持基板３１の上面にＳＯＩ絶縁層（ＢＯＸ層）３２が配置され、ＳＯＩ絶縁層３２の上面にｎ型のＳＯＩ半導体層（ウェル領域）３３が設けられて誘電体分離された半導体基板（ＳＯＩ基板）が構成されている。ＳＯＩ半導体層３３には、ＳＯＩ半導体層３３を縦方向に貫通し、ＳＯＩ絶縁層３２に到達するトレンチ絶縁膜３８ａ，３８ｂが形成され、素子分離されている。ＳＯＩ半導体層３３の上面にはフィールド絶縁膜３９が設けられている。
【００３９】
ＳＯＩ半導体層３３の上部にはｐ型のオフセット領域３４が設けられ、オフセット領域３４の上部にはオフセット領域３４よりも高不純物密度のｐ＋型のアノード領域３５が設けられている。アノード領域３５はフィールド絶縁膜３９のコンタクト孔を介して電源端子ＧＮＤ２に接続されている。ＳＯＩ半導体層３３の上部にオフセット領域３４と離間してＳＯＩ半導体層３３よりも高不純物密度のｎ＋型のカソード領域３７が設けられている。カソード領域３７はフィールド絶縁膜３９のコンタクト孔を介して出力端子ＨＯ２に接続されている。
【００４０】
負電圧クランプダイオードＤ１は、ｐ＋型のアノード領域３５、ｐ型のオフセット領域３４、ｎ型のＳＯＩ半導体層３３及びｎ＋型のカソード領域３７で構成される。ｐ型のオフセット領域３４とｎ型のＳＯＩ半導体層３３のｐｎ接合のアバランシェ降伏電圧は２０Ｖ以上となるように、不純物密度やディメンジョンが設定される。
【００４１】
オフセット領域３４とカソード領域３７との間のＳＯＩ半導体層３３の上部には、カソード領域３７に接してｐ＋型の表面短絡領域３６が設けられている。表面短絡領域３６はフィールド絶縁膜３９のコンタクト孔を介して出力端子ＨＯ２に接続され、カソード領域３７と表面配線でショート（短絡）している。ｐ＋型のアノード領域３５をエミッタ領域、ｎ＋型のカソード領域３７をベース領域、ｐ＋型の表面短絡領域３６をコレクタ領域とする寄生ｐｎｐバイポーラトランジスタ３０が形成されている。負電圧がゲートに入力された際には、ｐ型のオフセット領域３４とｎ型のＳＯＩ半導体層３３とのｐｎ接合に順方向電流が流れる。そして、正孔（ホール）が表面短絡領域３６の下を流れる過程でＳＯＩ半導体層３３の電位が持ち上がり、寄生ｐｎｐバイポーラトランジスタ３０が動作する。このため、通常の順方向クランプ特性よりも低動作抵抗の負電圧クランプダイオードＤ１が実現できる。
【００４２】
なお、図１に示したｐチャネルＭＯＳトランジスタＴＲ１及びｎチャネルＭＯＳトランジスタＴＲ２は、図２に示した負電圧クランプダイオードＤ１が設けられた半導体基板（ＳＯＩ基板）に設けられる。例えば、ｐチャネルＭＯＳトランジスタＴＲ１はｎ型のＳＯＩ半導体層３３に設けられる。ｎチャネルＭＯＳトランジスタＴＲ２は、ｎ型のＳＯＩ半導体層３３の上部に設けられたｐ型のウェル領域に設けられる。
【００４３】
負電圧クランプダイオードＤ１は基準電圧端子ＶＳや共通端子ＣＯＭよりも負電圧状態で使用される。このため、負電圧クランプダイオードＤ１が接続されている電源端子ＧＮＤ２の電位は、半導体集積回路１０の入力制御回路１１の接地端子ＧＮＤ１が接続されている共通ＧＮＤ電位とは独立させる必要がある。そこで、入力制御回路１１、レベルシフト回路１２及び駆動回路１３を１チップで構成する場合は、図２に示すように誘電体分離されたＳＯＩ基板上に負電圧クランプダイオードＤ１を形成する。一方、入力制御回路１１、レベルシフト回路１２及び駆動回路１３をマルチ体チップで構成する場合は、入力制御回路１１が形成される半導体チップとは別に、駆動回路１３が形成される半導体チップ上に形成することができる。
【００４４】
負電圧クランプダイオードＤ１は、図３に示すような断面構造を有していてもよい。図３はマルチ体チップで構成する場合であり、入力制御回路１１は負電圧クランプダイオードＤ１とは別の半導体チップに形成されている。ｐ型の半導体基板４１の上部に、ｎ型のウェル領域４３及びｐ型のウェル領域４２ａ，４２ｂが設けられ、ウェル領域４２ａ，４２ｂ，４３の上面にはフィールド絶縁膜４８が設けられている。ｎ型のウェル領域４３の上部にｐ型のオフセット領域４４が設けられ、オフセット領域４４の上部にオフセット領域４４よりも高不純物密度のｐ＋型のアノード領域４５が設けられている。アノード領域４５はフィールド絶縁膜４８のコンタクト孔を介して電源端子ＧＮＤ２に接続されている。
【００４５】
ウェル領域４３の上部にオフセット領域４４と離間してウェル領域４３よりも高不純物密度のｎ＋型のカソード領域４７が設けられている。オフセット領域４４とカソード領域４７との間のウェル領域４３の上部にカソード領域４７に接してｐ＋型の表面短絡領域４６が設けられている。カソード領域４７及び表面短絡領域４６はフィールド絶縁膜４８のコンタクト孔を介して出力端子ＨＯ２に接続され、表面配線で短絡されている。
【００４６】
負電圧クランプダイオードＤ１は、ｐ＋型のアノード領域４５、ｐ型のオフセット領域４４、ｎ型のウェル領域４３及びｎ＋型のカソード領域４７で構成されている。また、ｐ＋型のアノード領域４５をエミッタ領域、ｎ＋型のカソード領域４７をベース領域、ｐ＋型の表面短絡領域４６をコレクタ領域とする寄生ｐｎｐバイポーラトランジスタ３０が形成されている。
【００４７】
負電圧クランプダイオードＤ１は、図４に示すような断面構造を有していてもよい。図４に示す断面構造は、図２に示したｐ＋型の表面短絡領域３６が無い点が図２に示した断面構造と異なる。ｐ＋型のアノード領域３５、ｐ型のオフセット領域３４及びｎ型のＳＯＩ半導体層３３及びｎ＋型のカソード領域３７で負電圧クランプダイオードＤ１が構成されるが、寄生ｐｎｐバイポーラトランジスタは形成されない。なお、図２〜図４には負電圧クランプダイオードＤ１の構造を例示したが、図１に示した負電圧クランプダイオードＤ２も図２〜図４に示した構造と同様の構造が採用可能である。
【００４８】
図５に、図２に示した寄生ｐｎｐバイポーラトランジスタ３０が形成される構造における負電圧クランプダイオードＤ１による負電圧クランプ波形を示す。図５から、負電圧クランプダイオードＤ１及び寄生ｐｎｐバイポーラトランジスタ３０の動作により負電圧クランプされているのが分かる。
【００４９】
図６に、図２に示した寄生ｐｎｐバイポーラトランジスタ３０が形成された構造の負電圧クランプダイオードＤ１による負電圧クランプ波形Ａを示す。図６には更に、図４に示した寄生ｐｎｐバイポーラトランジスタが形成されない構造の負電圧クランプダイオードＤ１による負電圧クランプ波形Ｂを示す。図６は、図５で示したグラフの第３象限について１８０度回転して示している。図６から、図２に示した寄生ｐｎｐバイポーラトランジスタ３０が形成された構造の方が、図４に示した寄生ｐｎｐバイポーラトランジスタが形成されない構造よりも低動作抵抗であるため、クランプ電圧を低いままで維持できるのが分かる。
【００５０】
図７（ａ）は、第１実施形態に係る負電圧クランプダイオードＤ１を内蔵した半導体集積回路１０の高電位側スイッチング素子Ｓ１のターンオフ時におけるゲート・ソース間電圧Ｖｇｓの波形及びドレイン電流Ｉｄの波形を示す。図７（ｂ）は、比較例として、負電圧クランプダイオードが無い構成のゲート・ソース間電圧Ｖｇｓの波形及びドレイン電流Ｉｄの波形を示す。
【００５１】
図７（ａ）及び図７（ｂ）に示すように、高電位側スイッチング素子Ｓ１の閾値電圧Ｖｔｈは０Ｖに近い正電圧（２Ｖ〜３Ｖ程度）に設定されている。高電位側スイッチング素子Ｓ１のオフ時のゲート・ソース間電圧Ｖｇｓを負電圧（−５Ｖ）とし、高電位側スイッチング素子Ｓ１の誤オンを防止している。図７（ａ）に示す本発明の第１実施形態では、図７（ｂ）に示す比較例と比較して、負電圧クランプダイオードＤ１の寄生容量によりゲート・ソース間電圧Ｖｇｓのオーバーシュート電圧が抑制されているのが分かる。更に、負電圧クランプダイオードＤ１の順方向電圧降下と寄生ｐｎｐバイポーラ動作により負電圧がクランプされ、ゲート・ソース間電圧Ｖｇｓの−５Ｖ未満のリンギングノイズが抑制されているのが分かる。
【００５２】
以上説明したように、第１実施形態に係る半導体集積回路１０，２０は、半導体集積回路１０，２０内に高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のゲートを負電圧クランプする負電圧クランプダイオードＤ１，Ｄ２を内蔵している。よって、第１実施形態に係る半導体集積回路１０，２０によれば、ゲートへの定格を超える負電圧ノイズをクランプできるので、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の特性劣化を抑制できる。更に、負電圧クランプダイオードＤ１，Ｄ２に寄生ｐｎｐバイポーラトランジスタ３０が形成されているので、負電圧ノイズを低動作抵抗でクランプできる。更に、負電圧クランプダイオードＤ１，Ｄ２が、半導体集積回路１０，２０に内蔵されてモノリシックに集積されているため、部品点数を増加させずに、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の高信頼化を図ることができる。
【００５３】
また、負電圧クランプダイオードＤ１，Ｄ２を、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のゲート端子にゲート抵抗を介さずにそれぞれ接続するので、低動作抵抗で負電圧ノイズをクランプすることができる。また、負電圧クランプの効きをよくするためには、半導体集積回路１０，２０を高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の近傍に配置することが望ましい。これにより、図６に示したように、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のゲートノイズを低減することができる。
【００５４】
更に、負電圧クランプダイオードＤ１，Ｄ２自体の寄生容量が高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２のゲート端子と負電圧源１５，２５の間に付加されるため、オーバーシュート電圧ノイズも小さく抑えられる。その結果、誤動作防止のための負電圧の値を小さくすることができ、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の閾値シフト等の特性劣化を抑制することが可能となる。
【００５５】
（第２実施形態）
第１実施形態においては、負電圧クランプダイオードＤ１を、駆動回路１３のｐチャネルＭＯＳトランジスタＴＲ１及びｎチャネルＭＯＳトランジスタＴＲ２と素子分離して設けた場合を例示したが、斯かる例示に限定されるものではない。本発明の第２実施形態として、駆動回路１３のｐチャネルＭＯＳトランジスタＴＲ１及びｎチャネルＭＯＳトランジスタＴＲ２の一部と領域を共有するように負電圧クランプダイオードを設ける場合を説明する。
【００５６】
本発明の第２実施形態に係る半導体集積回路１０は、図８に示すように、駆動回路１３のｎチャネルＭＯＳトランジスタＴＲ２の一部と領域を共有するように設けられた負電圧クランプダイオードＤ１１，Ｄ１２を備える。ｎチャネルＭＯＳトランジスタＴＲ２は、図９に示すように、ｐ型の単結晶Ｓｉ等からなる支持基板５１、ＳＯＩ絶縁層（ＢＯＸ層）５２、ｎ型のＳＯＩ半導体層（ウェル領域）５３で構成されるＳＯＩ基板に形成されている。ＳＯＩ半導体層５３の上面にはフィールド絶縁膜６１が設けられている。ＳＯＩ半導体層５３には、ＳＯＩ半導体層５３を縦方向に貫通するトレンチ絶縁膜６０ａ，６０ｂが形成されている。ＳＯＩ半導体層５３の上部には、ｐ型のオフセット領域５４ａ，５４ｂ，５４ｃが設けられている。
【００５７】
図９の左側に位置するオフセット領域５４ａの上部には、オフセット領域５４ａよりも高不純物密度のｐ＋型のバックゲート領域５８ａと、バックゲート領域５８ａに接するようにｎ＋型の第１主電極領域（ソース領域）５９ａとが設けられている。ソース領域５９ａの上面及びソース領域５９ａと隣り合うオフセット領域５４ａの上面には、ゲート絶縁膜（図示省略）を介してゲート電極６２ａが配置されている。オフセット領域５４ａ，５４ｂの間に位置するＳＯＩ半導体層５３の上部には、ｎ＋型の第２主電極領域（ドレイン領域）５７ａが設けられている。
【００５８】
図９の中央に位置するオフセット領域５４ｂの上部には、オフセット領域５４ｂよりも高不純物密度のｐ＋型のバックゲート領域５８ｂと、ｎ＋型の第１主電極領域（ソース領域）５９ｂ，５９ｃとが設けられている。ソース領域５９ｂ，５９ｃは、バックゲート領域５８ｂを挟んでバックゲート領域５８ｂに接している。ソース領域５９ｂの上面及びソース領域５９ｂと隣り合うオフセット領域５４ｂの上面には、ゲート絶縁膜（図示省略）を介してゲート電極６２ｂが配置されている。ソース領域５９ｃの上面及びソース領域５９ｃと隣り合うオフセット領域５４ｂの上面には、ゲート絶縁膜（図示省略）を介してゲート電極６２ｃが配置されている。オフセット領域５４ｂ，５４ｃの間に位置するＳＯＩ半導体層５３の上部には、ｎ＋型の第２主電極領域（ドレイン領域）５７ｂが設けられている。
【００５９】
図９の右側のオフセット領域５４ｃの上部には、オフセット領域５４ｃよりも高不純物密度のｐ＋型のバックゲート領域５８ｃと、バックゲート領域５８ｃに接するようにｎ＋型の第１主電極領域（ソース領域）５９ｄとが設けられている。ソース領域５９ｄの上面及びソース領域５９ｄと隣り合うオフセット領域５４ｃの上面には、ゲート絶縁膜（図示省略）を介してゲート電極６２ｄが配置されている。
【００６０】
図９の左側のオフセット領域５４ａの左側に位置するＳＯＩ半導体層５３の上部には、ｐ＋型の表面短絡領域５６ａと、表面短絡領域５６ａに接してＳＯＩ半導体層５３よりも高不純物密度のｎ＋型のカソード領域５５ａが設けられている。ｐ＋型のバックゲート領域５８ａをアノード領域として兼用し、ｐ＋型のバックゲート領域５８ａ、ｐ型のオフセット領域５４ａ、ｎ型のＳＯＩ半導体層５３及びｎ＋型のカソード領域５５ａで負電圧クランプダイオードＤ１１が形成されている。負電圧クランプダイオードＤ１１のアノードは電源端子ＧＮＤ２に接続され、負電圧クランプダイオードＤ１１のカソードは出力端子ＨＯ２に接続されている。
【００６１】
また、ｐ＋型のバックゲート領域５８ａをエミッタ領域、ｎ＋型のカソード領域５５ａをベース領域、ｐ＋型の表面短絡領域５６ａをコレクタ領域とする寄生ｐｎｐバイポーラトランジスタ５０ａが形成されている。表面短絡領域５６ａは出力端子ＨＯ２に接続され、表面配線でカソード領域５５ａと短絡している。
【００６２】
図９の右側のオフセット領域５４ｃの右側に位置するＳＯＩ半導体層５３の上部には、ｐ＋型の表面短絡領域５６ｂと、表面短絡領域５６ｂに接してＳＯＩ半導体層５３よりも高不純物密度のｎ＋型のカソード領域５５ｂが設けられている。ｐ＋型のバックゲート領域５８ｃをアノード領域として兼用し、ｐ＋型のバックゲート領域５８ｃ、ｐ型のオフセット領域５４ｂ、ｎ型のＳＯＩ半導体層５３及びｎ＋型のカソード領域５５ｂで負電圧クランプダイオードＤ１２が形成されている。負電圧クランプダイオードＤ１２のアノードは電源端子ＧＮＤ２に接続され、負電圧クランプダイオードＤ１２のカソードは出力端子ＨＯ２に接続されている。
【００６３】
また、ｐ＋型のバックゲート領域５８ｃをエミッタ領域、ｎ＋型のカソード領域５５ｂをベース領域、ｐ＋型の表面短絡領域５６ｂをコレクタ領域とする寄生ｐｎｐバイポーラトランジスタ５０ｂが形成されている。表面短絡領域５６ｂは出力端子ＨＯ２に接続され、表面配線でカソード領域５５ｂと短絡している。第２実施形態に係る半導体集積回路１０，２０の他の構成は、第１実施形態に係る半導体集積回路１０，２０と同様である。
【００６４】
第２実施形態によれば、駆動回路１３のｎチャネルＭＯＳトランジスタＴＲ２のバックゲート領域５８ａ，５８ｂ，５８ｃと負電圧クランプダイオードＤ１１，Ｄ１２のアノード領域を共通領域として兼用することにより、チップサイズをより縮小することができる。なお、第２実施形態においては、２つの負電圧クランプダイオードＤ１１，Ｄ１２を並列接続する場合を例示したが、負電圧クランプダイオードＤ１１，Ｄ１２のいずれか一方のみを設けてもよい。また、駆動回路１３のｎチャネルＭＯＳトランジスタＴＲ２の一部と領域を共有するように負電圧クランプダイオードＤ１１，Ｄ１２を設ける場合を例示したが、駆動回路１３のｐチャネルＭＯＳトランジスタＴＲ１の一部と領域を共有するように負電圧クランプダイオードを設けてもよい。また、図１に示した低電位（Ｌ）側の駆動回路２３においても同様に、ｐチャネルＭＯＳトランジスタＴＲ３又はｎチャネルＭＯＳトランジスタＴＲ４の一部と領域を共有するように負電圧クランプダイオードを設けてもよい。
【００６５】
（第３実施形態）
第１実施形態においては、図１に示すように、負電圧源１５，２５を用いた場合を例示したが、例示に過ぎない。ここでは、本発明の第３実施形態として負電圧源を用いない構成を説明する。
【００６６】
図１０に示すように、本発明の第３実施形態に係る半導体集積回路１０の電源端子ＧＮＤ２には、高電位側スイッチング素子Ｓ１と低電位側スイッチング素子Ｓ２の間の基準電圧端子ＶＳが接続されている。駆動回路１３は、正電圧源１４から供給される正電圧（ＶＢ電位）と、高電位側スイッチング素子Ｓ１のソース端子のＶＳ電位とを交互に高電位側スイッチング素子Ｓ１のゲート端子に印加することにより、高電位側スイッチング素子Ｓ１をオン・オフする。ＶＢ電位はＶＳ電位よりも１５Ｖ程度高く保たれている。
【００６７】
負電圧クランプダイオードＤ１のアノードが高電位側スイッチング素子Ｓ１のソース端子に接続されている。また、負電圧クランプダイオードＤ１のカソードが高電位側スイッチング素子Ｓ１のゲート端子に接続されている。負電圧クランプダイオードＤ１は、駆動回路１３が設けられた半導体チップに内蔵されている。負電圧クランプダイオードＤ１は、図２〜図４に示した構造を採用可能である。
【００６８】
一方、図１０に示すように、半導体集積回路２０の電源端子ＧＮＤ４には、低電位側スイッチング素子Ｓ２のソース端子が接続されている。駆動回路２３は、正電圧源２４から供給される正電圧と、低電位側スイッチング素子Ｓ２のソース端子の接地電位とを交互に低電位側スイッチング素子Ｓ２のゲート端子に印加することにより、低電位側スイッチング素子Ｓ２をオン・オフする。
【００６９】
負電圧クランプダイオードＤ２のアノードが低電位側スイッチング素子Ｓ２のソース端子の間に接続されている。また、負電圧クランプダイオードＤ２のカソードが低電位側スイッチング素子Ｓ２のゲート端子に接続されている。負電圧クランプダイオードＤ２は、駆動回路２３が設けられた半導体チップに内蔵されている。負電圧クランプダイオードＤ２は、図２〜図４に示した構造を採用可能である。第３実施形態に係る半導体集積回路１０，２０の他の構成は、第１実施形態に係る半導体集積回路１０，２０と同様である。
【００７０】
第３実施形態によれば、負電圧源を用いない構成において、高電位側スイッチング素子Ｓ１のゲート端子とソース端子の間に負電圧クランプダイオードＤ１を接続する。更に、低電位側スイッチング素子Ｓ２のゲート端子とソース端子の間に負電圧クランプダイオードＤ２を接続する。このような場合でも、本発明の第１実施形態と同様に、負電圧クランプダイオードＤ１，Ｄ２により負電圧クランプすることができ、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の特性劣化を抑制できる。更に、負電圧クランプダイオードＤ１，Ｄ２が、半導体集積回路１０，２０に内蔵されてモノリシックに集積されているため、部品点数を増加させずに、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２の高信頼化を図ることができる。
【００７１】
（その他の実施形態）
上記のように、本発明は第１〜第３実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７２】
例えば、第１実施形態においては、図１に示すように、２つの半導体集積回路１０，２０をそれぞれ１チップに設けた場合を例示したが、２つの半導体集積回路１０，２０を１チップに一括して設けてもよい。また、２つの半導体集積回路１０，２０をそれぞれ設けた２つの半導体チップを１パッケージ化してもよい。
【００７３】
また、第１実施形態においては、図２及び図３に示すように寄生ｐｎｐバイポーラトランジスタ３０を形成する場合を例示したが、図２及び図３に示した各半導体領域の極性を反転させて、寄生ｎｐｎバイポーラトランジスタを形成してもよい。
【００７４】
また、第１〜第３実施形態においては、半導体基板としてＳｉウェハを用いた半導体集積回路１０，２０を例示したが例示に過ぎない。第１〜第３実施形態で説明した技術的思想は、ガリウムヒ素（ＧａＡｓ）等の化合物半導体を用いた半導体集積回路にも適用出来る。更に、第１〜第３実施形態で説明した技術的思想は、ＳｉＣ、窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路に適用することも可能である。更に、インジウムアンチモン（ＩｎＳｂ）等のナローギャップ半導体を用いた半導体集積回路に適用することも可能である。
【符号の説明】
【００７５】
１０，２０…半導体集積回路
１１，２１…入力制御回路
１２…レベルシフト回路
１３，２３…駆動回路
１４，２４…正電圧源
１５，２５…負電圧源
３０，５０ａ，５０ｂ…寄生ｐｎｐバイポーラトランジスタ
３１，５１…支持基板
３２，５２…ＳＯＩ絶縁層
３３，５３…ＳＯＩ半導体層
３４，４４，５４ａ，５４ｂ，５４ｃ…オフセット領域
３５，４５…アノード領域
３６，４６，５６ａ，５６ｂ…表面短絡領域
３７，４７，５５ａ，５５ｂ…カソード領域
３８ａ，３８ｂ，６０ａ，６０ｂ…トレンチ絶縁膜
３９，４８，６１…フィールド絶縁膜
４１…半導体基板
４２ａ，４２ｂ，４３…ウェル領域
５８ａ，５８ｂ，５８ｃ…バックゲート領域
５９ａ，５９ｂ，５９ｃ，５９ｄ…ソース領域
６２ａ，６２ｂ，６２ｃ，６２ｄ…ゲート電極
Ｃ１，Ｃ２，Ｃ３，Ｃ４…コンデンサ
Ｄ１，Ｄ２，Ｄ１１，Ｄ１２…負電圧クランプダイオード
Ｄ３，Ｄ４…整流ダイオード
Ｒｇ１，Ｒｇ２，Ｒｇ３，Ｒｇ４…ゲート抵抗
Ｓ１…高電位側スイッチング素子
Ｓ２…低電位側スイッチング素子
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…電界効果トランジスタ
【図１】
2019047682.tif 000003
【図２】
2019047682.tif 000004
【図３】
2019047682.tif 000005
【図４】
2019047682.tif 000006
【図５】
2019047682.tif 000007
【図６】
2019047682.tif 000008
【図７】
2019047682.tif 000009
【図８】
2019047682.tif 000010
【図９】
2019047682.tif 000011
【図１０】
2019047682.tif 000012