(57)【要約】【課題】ゲート絶縁膜に対する電界の集中を抑制できる半導体装置を提供する。【解決手段】半導体装置１は、第１主面３を有する半導体層２と、トンネルウィンドウ２５を形成する薄膜部２２、薄膜部２２の周囲に形成され、薄膜部２２よりも厚い厚膜部２３、ならびに、薄膜部２２および厚膜部２３を接続し、薄膜部２２から厚膜部２３に向かって上り傾斜した傾斜部２４を有し、半導体層２の第１主面３を被覆するゲート絶縁膜２１と、ゲート絶縁膜２１の薄膜部２２の上に形成されたメモリゲート構造３３と、ゲート絶縁膜２１の厚膜部２３の上に形成されたセレクトゲート構造３４と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
主面を有する半導体層と、
トンネルウィンドウを形成する薄膜部、前記薄膜部の周囲に形成され、前記薄膜部よりも厚い厚膜部、ならびに、前記薄膜部および前記厚膜部を接続し、前記薄膜部から前記厚膜部に向かって上り傾斜した傾斜部を有し、前記半導体層の前記主面を被覆するゲート絶縁膜と、
前記ゲート絶縁膜の前記薄膜部の上に形成されたメモリゲート構造と、
前記ゲート絶縁膜の前記厚膜部の上に形成されたセレクトゲート構造と、を含む、半導体装置。
【請求項２】
前記メモリゲート構造は、前記ゲート絶縁膜の前記薄膜部および前記傾斜部の上に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜において前記厚膜部および前記傾斜部を接続する接続部は、前記メモリゲート構造および前記セレクトゲート構造の間の領域に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記メモリゲート構造は、前記傾斜部の一部を露出させるように前記ゲート絶縁膜の前記薄膜部および前記傾斜部の上に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記メモリゲート構造の側面を被覆するサイドウォールをさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記サイドウォールは、前記ゲート絶縁膜の前記傾斜部に接している、請求項５に記載の半導体装置。
【請求項７】
前記メモリゲート構造は、前記ゲート絶縁膜の前記薄膜部の全域および前記傾斜部の全域を被覆している、請求項１に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜内において前記傾斜部が成す角度θは、４５°未満（θ＜４５°）である、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体層の前記主面の表層部において、前記ゲート絶縁膜の前記薄膜部を挟んで前記メモリゲート構造に対向する領域に形成された第１導電型のトンネル領域をさらに含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体層の前記主面の表層部において、前記メモリゲート構造に対して前記トンネル領域とは反対側の領域に形成された第１導電型のソース領域と、
前記半導体層の前記主面の表層部において、前記セレクトゲート構造に対して前記トンネル領域とは反対側の領域に形成された第１導電型のドレイン領域と、をさらに含む、請求項９に記載の半導体装置。
【請求項１１】
前記メモリゲート構造は、コントロールゲート層を含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記セレクトゲート構造は、セレクトゲート層を含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体装置の一例としての不揮発性メモリ素子が開示されている。不揮発性メモリ素子は、半導体基板を含む。半導体基板の上には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、トンネルウィンドウを形成するトンネル絶縁膜を含む。
ゲート絶縁膜のトンネル絶縁膜の上には、メモリゲート構造が形成されている。ゲート絶縁膜においてトンネル絶縁膜外の領域の上には、セレクトゲート構造が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３０５２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に係る従来の半導体装置では、ゲート絶縁膜およびトンネル絶縁膜が、半導体基板の主面に対して垂直に延びる壁部によって接続されている。そのため、ゲート絶縁膜および壁部を接続する角部や、トンネル絶縁膜および壁部を接続する角部において電界が集中する。
その結果、絶縁破壊耐量の低下や、トンネル絶縁膜を通過する電荷量の低下等の種々の電気的特性の劣化が引き起こされる可能性がある。
【０００５】
そこで、本発明の一実施形態では、ゲート絶縁膜に対する電界の集中を抑制できる半導体装置を提供することを一つの目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、主面を有する半導体層と、トンネルウィンドウを形成する薄膜部、前記薄膜部の周囲に形成され、前記薄膜部よりも厚い厚膜部、ならびに、前記薄膜部および前記厚膜部を接続し、前記薄膜部から前記厚膜部に向かって上り傾斜した傾斜部を有し、前記半導体層の前記主面を被覆するゲート絶縁膜と、前記ゲート絶縁膜の前記薄膜部の上に形成されたメモリゲート構造と、前記ゲート絶縁膜の前記厚膜部の上に形成されたセレクトゲート構造と、を含む、半導体装置を提供する。
【０００７】
この半導体装置によれば、ゲート絶縁膜において、薄膜部および厚膜部が傾斜部によって接続されている。これにより、薄膜部および厚膜部の間の領域に角部が形成されるのを抑制できるから、ゲート絶縁膜に対する電界集中を緩和できる。よって、絶縁破壊耐量の低下や、薄膜部を通過する電荷量の低下等の電気的特性の劣化を抑制できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。
【図２】図２は、図１の領域IIの拡大図である。
【図３】図３は、図２のIII-III線に沿う断面図である。
【図４】図４は、図３のIV-IV線に沿う断面図である。
【図５】図５は、ゲート絶縁膜の構造を具体的に説明するための拡大図である。
【図６Ａ】図６Ａは、図３に対応する部分の断面図であって、図１の半導体装置の製造方法を説明するための図である。
【図６Ｂ】図６Ｂは、図６Ａの後の工程を説明するための断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの後の工程を説明するための断面図である。
【図６Ｄ】図６Ｄは、図６Ｃの後の工程を説明するための断面図である。
【図６Ｅ】図６Ｅは、図６Ｄの後の工程を説明するための断面図である。
【図６Ｆ】図６Ｆは、図６Ｅの後の工程を説明するための断面図である。
【図６Ｇ】図６Ｇは、図６Ｆの後の工程を説明するための断面図である。
【図６Ｈ】図６Ｈは、図６Ｇの後の工程を説明するための断面図である。
【図６Ｉ】図６Ｉは、図６Ｈの後の工程を説明するための断面図である。
【図６Ｊ】図６Ｊは、図６Ｉの後の工程を説明するための断面図である。
【図６Ｋ】図６Ｋは、図６Ｊの後の工程を説明するための断面図である。
【図６Ｌ】図６Ｌは、図６Ｋの後の工程を説明するための断面図である。
【図６Ｍ】図６Ｍは、図６Ｌの後の工程を説明するための断面図である。
【図６Ｎ】図６Ｎは、図６Ｍの後の工程を説明するための断面図である。
【図６Ｏ】図６Ｏは、図６Ｎの後の工程を説明するための断面図である。
【図６Ｐ】図６Ｐは、図６Ｏの後の工程を説明するための断面図である。
【図６Ｑ】図６Ｑは、図６Ｐの後の工程を説明するための断面図である。
【図６Ｒ】図６Ｒは、図６Ｑの後の工程を説明するための断面図である。
【図６Ｓ】図６Ｓは、図６Ｒの後の工程を説明するための断面図である。
【図６Ｔ】図６Ｔは、図６Ｓの後の工程を説明するための断面図である。
【図７Ａ】図７Ａは、図４に対応する部分の断面図であって、図１の半導体装置の製造方法を説明するための図である。
【図７Ｂ】図７Ｂは、図７Ａの後の工程を説明するための断面図である。
【図７Ｃ】図７Ｃは、図７Ｂの後の工程を説明するための断面図である。
【図７Ｄ】図７Ｄは、図７Ｃの後の工程を説明するための断面図である。
【図７Ｅ】図７Ｅは、図７Ｄの後の工程を説明するための断面図である。
【図７Ｆ】図７Ｆは、図７Ｅの後の工程を説明するための断面図である。
【図７Ｇ】図７Ｇは、図７Ｆの後の工程を説明するための断面図である。
【図７Ｈ】図７Ｈは、図７Ｇの後の工程を説明するための断面図である。
【図７Ｉ】図７Ｉは、図７Ｈの後の工程を説明するための断面図である。
【図７Ｊ】図７Ｊは、図７Ｉの後の工程を説明するための断面図である。
【図７Ｋ】図７Ｋは、図７Ｊの後の工程を説明するための断面図である。
【図７Ｌ】図７Ｌは、図７Ｋの後の工程を説明するための断面図である。
【図７Ｍ】図７Ｍは、図７Ｌの後の工程を説明するための断面図である。
【図７Ｎ】図７Ｎは、図７Ｍの後の工程を説明するための断面図である。
【図７Ｏ】図７Ｏは、図７Ｎの後の工程を説明するための断面図である。
【図７Ｐ】図７Ｐは、図７Ｏの後の工程を説明するための断面図である。
【図７Ｑ】図７Ｑは、図７Ｐの後の工程を説明するための断面図である。
【図７Ｒ】図７Ｒは、図７Ｑの後の工程を説明するための断面図である。
【図７Ｓ】図７Ｓは、図７Ｒの後の工程を説明するための断面図である。
【図７Ｔ】図７Ｔは、図７Ｓの後の工程を説明するための断面図である。
【図８】図８は、図５に対応する部分の拡大図であって、本発明の第２実施形態に係る半導体装置の構造を説明するための図である。
【図９】図９は、図３に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置の構造を説明するための図である。
【図１０】図１０は、図３に対応する部分の断面図であって、セレクトゲート構造の変形例を示す図である。
【図１１】図１１は、図３に対応する部分の断面図であって、半導体層の変形例を示す図である。
【発明を実施するための形態】
【０００９】
以下では、添付図面を参照して、本発明の実施形態について説明する。
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。
図１を参照して、半導体装置１は、直方体形状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を有している。半導体層２の第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
【００１０】
半導体層２の第１主面３には、メモリ領域６が形成されている。また、半導体層２の第１主面３には、ダイオード領域７が形成されている。
メモリ領域６には、不揮発性メモリの一例としてのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）８が形成されている。ダイオード領域７には、ツェナーダイオード９が形成されている。ツェナーダイオード９は、たとえば、ＥＥＰＲＯＭ８に供給される電圧を制限し安定化させる。
【００１１】
図２は、図１の領域IIの拡大図である。図３は、図２のIII-III線に沿う断面図である。図４は、図３のIV-IV線に沿う断面図である。図５は、ゲート絶縁膜２１の構造を具体的に説明するための拡大図である。
図２〜図５を参照して、半導体層２は、この形態では、ｐ型の半導体基板１０を含む。半導体基板１０のｐ型不純物濃度は、１．０×１０１４ｃｍ−３以上１．０×１０１５ｃｍ−３以下であってもよい。半導体層２は、半導体基板１０からなる単層構造を有していてもよい。半導体基板１０は、シリコン製またはＳｉＣ製の半導体基板であってもよい。
【００１２】
メモリ領域６において、半導体層２には、複数のアクティブ領域１１が設定されている。複数のアクティブ領域１１には、ＥＥＰＲＯＭ８がそれぞれ形成される。複数のアクティブ領域１１は、この形態では、ストライプ状に設定されている。
以下では、アクティブ領域１１が延びる方向を第１方向Ａという。また、アクティブ領域１１に交差する方向を第２方向Ｂという。第２方向Ｂは、この形態では、アクティブ領域１１に直交する方向に設定されている。
【００１３】
複数のアクティブ領域１１は、半導体層２の第１主面３に形成された素子分離構造１２によって区画されている。素子分離構造１２は、平面視において各アクティブ領域１１に沿って帯状に延びている。素子分離構造１２は、平面視において各アクティブ領域１１を取り囲む環状に形成されていてもよい。
素子分離構造１２は、この形態では、トレンチ絶縁構造を有している。トレンチ絶縁構造は、半導体層２の第１主面３に形成されたトレンチ１３に埋め込まれた絶縁体層１４を含む。
【００１４】
トレンチ１３は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。トレンチ１３の深さは、０．５μｍ以上１．０μｍ以下であってもよい。絶縁体層１４は、酸化シリコンを含んでいてもよい。
トレンチ絶縁構造は、トレンチ１３の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。
【００１５】
素子分離構造１２は、トレンチ絶縁構造に代えてまたはこれに加えて、熱酸化処理法によって半導体層２の第１主面３を酸化させて形成したＬＯＣＯＳ（Local Oxidation Of Silicon）層を含んでいてもよい。
素子分離構造１２は、ｐ型フィールドストップ領域１５を含んでいてもよい。ｐ型フィールドストップ領域１５は、半導体層２においてトレンチ１３の底壁に沿う領域に形成されている。
【００１６】
図２、図３および図５を参照して、半導体層２の第１主面３の上には、ゲート絶縁膜２１が形成されている。ゲート絶縁膜２１は、複数のアクティブ領域１１を一括して被覆している。ゲート絶縁膜２１は、薄膜部２２、厚膜部２３および傾斜部２４を含む。
ゲート絶縁膜２１の薄膜部２２は、トンネルウィンドウ２５を形成している。薄膜部２２は、ファウラーノルドハイムトンネリングによって電荷（電子）を通過させる。薄膜部２２は、複数のアクティブ領域１１にそれぞれ形成されている。
【００１７】
薄膜部２２は、この形態では、第２方向Ｂに沿って延びる帯状に形成されている。薄膜部２２は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
薄膜部２２において第１方向Ａに沿う幅Ｗ１は、２００ｎｍ以上６００ｎｍｍ（たとえば４５０μｍ程度）であってもよい。薄膜部２２の厚さＴ１は、５ｎｍ以上１５ｎｍ以下（たとえば８ｎｍ程度）であってもよい。
【００１８】
ゲート絶縁膜２１の厚膜部２３は、薄膜部２２の周囲に形成されている。厚膜部２３は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
厚膜部２３は、薄膜部２２の厚さＴ１よりも大きい厚さＴ２を有している（Ｔ２＞Ｔ１）。厚膜部２３の厚さＴ２は、２０ｎｍ以上５０ｎｍ以下（たとえば３０ｎｍ程度）であってもよい。
【００１９】
ゲート絶縁膜２１の傾斜部２４は、薄膜部２２および厚膜部２３を接続している。傾斜部２４は、薄膜部２２から厚膜部２３に向かって上り傾斜している。傾斜部２４は、第２方向Ｂに沿って延びる帯状に形成されている。
傾斜部２４は、薄膜部２２を取り囲む環状に形成されていてもよい。傾斜部２４は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
【００２０】
傾斜部２４の第１方向Ａに沿う幅Ｗ２は、厚膜部２３の厚さＴ２よりも大きい。厚膜部２３の厚さＴ２および薄膜部２２の厚さＴ１の差（Ｔ２−Ｔ１）に対する傾斜部２４の幅Ｗ２の比Ｗ２／（Ｔ２−Ｔ１）は、１を超えて１０未満であってもよい（１＜Ｗ２／（Ｔ２−Ｔ１）＜１０）。傾斜部２４の幅Ｗ２は、１００ｎｍ以上２００ｎｍｍ（たとえば１５０μｍ程度）であってもよい。
【００２１】
ゲート絶縁膜２１内において傾斜部２４が成す角度θは、４５°未満である。傾斜部２４が成す角度θとは、ゲート絶縁膜２１内において、傾斜部２４の傾斜面２６が半導体層２の第１主面３に対して成す角度である。
傾斜部２４が成す角度θは、より具体的には、４°以上１２°以下（４°≦θ≦１２°）である。傾斜部２４が成す角度θは、６°以上１０°以下であってもよい（６°≦θ≦１０°）。傾斜部２４が成す角度θは、典型的には、７°±２°の範囲に収まるように形成される。
【００２２】
傾斜部２４は、薄膜部２２に接続された第１接続端部２７を有している。第１接続端部２７は、凹湾曲状に形成されている。これにより、第１接続端部２７は、角張ることなく滑らかに薄膜部２２に接続されている。
傾斜部２４は、厚膜部２３に接続された第２接続端部２８を有している。第２接続端部２８は、凸湾曲状に形成されている。これにより、第２接続端部２８は、角張ることなく滑らかに厚膜部２３に接続されている。
【００２３】
図２を参照して、各アクティブ領域１１には、ドレイン端子電極３１およびソース端子電極３２、ならびに、メモリゲート構造３３およびセレクトゲート構造３４が形成されている。
ドレイン端子電極３１およびソース端子電極３２は、第１方向Ａに沿って互いに間隔を空けて形成されている。ドレイン端子電極３１およびソース端子電極３２は、平面視においてゲート絶縁膜２１の薄膜部２２を挟み込んでいる。
【００２４】
メモリゲート構造３３およびセレクトゲート構造３４は、ゲート絶縁膜２１の上にそれぞれ形成されている。メモリゲート構造３３およびセレクトゲート構造３４は、ドレイン端子電極３１およびソース端子電極３２の間の領域において、第１方向Ａに沿って互いに間隔を空けて形成されている。
メモリゲート構造３３およびセレクトゲート構造３４の間の距離Ｄは、２００ｎｍ以上４００ｎｍ以下（たとえば３００ｎｍ程度）であってもよい。
【００２５】
メモリゲート構造３３は、セレクトゲート構造３４に対して、ソース端子電極３２側の領域に形成されている。メモリゲート構造３３は、ゲート絶縁膜２１の薄膜部２２を被覆するように、複数のアクティブ領域１１内にそれぞれ形成されている。
メモリゲート構造３３は、ゲート絶縁膜２１の薄膜部２２のほぼ全域を被覆している。メモリゲート構造３３は、この形態では、第２方向Ｂに沿って延びる帯状に形成されている。メモリゲート構造３３は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
【００２６】
セレクトゲート構造３４は、メモリゲート構造３３に対して、ドレイン端子電極３１側の領域に形成されている。セレクトゲート構造３４は、ゲート絶縁膜２１の厚膜部２３を被覆するように、複数のアクティブ領域１１内にそれぞれ形成されている。
セレクトゲート構造３４は、この形態では、第２方向Ｂに沿って延びる帯状に形成されている。セレクトゲート構造３４は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
【００２７】
メモリゲート構造３３は、この形態では、ゲート絶縁膜２１の薄膜部２２および傾斜部２４の上に形成されている。メモリゲート構造３３は、ゲート絶縁膜２１のうちセレクトゲート構造３４（ドレイン端子電極３１）側に位置する傾斜部２４の一部を露出させている。
セレクトゲート構造３４は、この形態では、ゲート絶縁膜２１の厚膜部２３の上に形成されている。セレクトゲート構造３４は、ゲート絶縁膜２１のうちセレクトゲート構造３４（ドレイン端子電極３１）側に位置する傾斜部２４を露出させている。
【００２８】
第２接続端部２８のうちセレクトゲート構造３４（ドレイン端子電極３１）側に位置する部分は、メモリゲート構造３３およびセレクトゲート構造３４から露出している。
第２接続端部２８のうちセレクトゲート構造３４（ドレイン端子電極３１）側に位置する部分は、メモリゲート構造３３およびセレクトゲート構造３４の間の領域に位置している。
【００２９】
メモリゲート構造３３の側面は、ゲート絶縁膜２１の傾斜部２４に接する第１側面接続部３５を含む。セレクトゲート構造３４の側面は、ゲート絶縁膜２１の厚膜部２３に接する第２側面接続部３６を含む。
半導体層２の第１主面３に対して、第２側面接続部３６は、第１側面接続部３５よりも上方に位置している。半導体層２の第１主面３および第２側面接続部３６の間の距離は、半導体層２の第１主面３および第１側面接続部３５の間の距離よりも大きい。
【００３０】
メモリゲート構造３３の上には、第１外面絶縁膜３７が形成されている。第１外面絶縁膜３７は、メモリゲート構造３３の上面の一部を露出させている。セレクトゲート構造３４の上には、第２外面絶縁膜３８が形成されている。第２外面絶縁膜３８は、セレクトゲート構造３４の上面の一部を露出させている。
メモリゲート構造３３の側面は、第１サイドウォール３９によって被覆されている。第１サイドウォール３９は、ゲート絶縁膜２１の傾斜部２４に接している。
【００３１】
セレクトゲート構造３４の側面は、第２サイドウォール４０によって被覆されている。第２サイドウォール４０は、ゲート絶縁膜２１の厚膜部２３に接している。第２サイドウォール４０は、ゲート絶縁膜２１の傾斜部２４に接していてもよい。
第２サイドウォール４０は、セレクトゲート構造３４およびメモリゲート構造３３の間の領域において、第１サイドウォール３９と一体的に形成されていてもよい。
【００３２】
図２〜図４を参照して、メモリゲート構造３３は、ゲート絶縁膜２１側からこの順に積層された複数の第１フローティングゲート層５１、第１中間絶縁層５２およびコントロールゲート層５３を含む積層構造を有している。図２では、ハッチングによって第１フローティングゲート層５１が示されている。
複数の第１フローティングゲート層５１は、それぞれ、第２方向Ｂに沿って間隔を空けて形成されている。複数の第１フローティングゲート層５１は、それぞれ、アクティブ領域１１においてゲート絶縁膜２１の薄膜部２２を被覆している。
【００３３】
図２を参照して、各第１フローティングゲート層５１は、アクティブ領域１１を被覆する本体部５１Ａ、および、素子分離構造１２を被覆するオーバラップ部５１Ｂを有している。
各第１フローティングゲート層５１のオーバラップ部５１Ｂは、隣接する素子分離構造１２の周縁部を被覆している。第１フローティングゲート層５１の厚さは、１００ｎｍ以上２００ｎｍ（たとえば１５０ｎｍ程度）であってもよい。
【００３４】
第１中間絶縁層５２は、第２方向Ｂに沿って帯状に延びている。第１中間絶縁層５２は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。第１中間絶縁層５２は、複数の第１フローティングゲート層５１を一括して被覆している。
第１中間絶縁層５２は、ＯＮＯ構造を有していてもよい。ＯＮＯ構造は、第１フローティングゲート層５１側からこの順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を含む。第１中間絶縁層５２の厚さは、１０ｎｍ以上３０ｎｍ以下（たとえば２０ｎｍ程度）であってもよい。
【００３５】
コントロールゲート層５３は、第２方向Ｂに沿って帯状に延びている。コントロールゲート層５３は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
コントロールゲート層５３は、第１中間絶縁層５２を介して複数の第１フローティングゲート層５１を一括して被覆している。コントロールゲート層５３は、複数のアクティブ領域１１に対して、共通のコントロールゲート層を形成している。
【００３６】
図２および図３を参照して、コントロールゲート層５３において第２方向Ｂに沿って延びる側面は、第１フローティングゲート層５１において第２方向Ｂに沿って延びる側面に対して面一に形成されている。コントロールゲート層５３の厚さは、５０ｎｍ以上１５０ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
図２〜図４を参照して、セレクトゲート構造３４は、ゲート絶縁膜２１側からこの順に積層されたセレクトゲート層５４、第２中間絶縁層５５および第２フローティングゲート層５６を含む積層構造を有している。図２では、ハッチングによって第２フローティングゲート層５６が示されている。
【００３７】
セレクトゲート層５４は、第２方向Ｂに沿って帯状に延びている。セレクトゲート層５４は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。セレクトゲート層５４は、複数のアクティブ領域１１に対して、共通のセレクトゲート層を形成している。
セレクトゲート層５４の厚さは、１００ｎｍ以上２００ｎｍ（たとえば１５０ｎｍ程度）であってもよい。セレクトゲート層５４の厚さは、第１フローティングゲート層５１の厚さとぼほ等しくてもよい。
【００３８】
第２中間絶縁層５５は、セレクトゲート層５４のほぼ全域を被覆している。第２中間絶縁層５５は、第２方向Ｂに沿って帯状に延びている。第２中間絶縁層５５は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
第２中間絶縁層５５は、ＯＮＯ構造を有していてもよい。ＯＮＯ構造は、セレクトゲート層５４側からこの順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を含む。
【００３９】
第２中間絶縁層５５の厚さは、１０ｎｍ以上３０ｎｍ以下（たとえば２０ｎｍ程度）であってもよい。第２中間絶縁層５５の厚さは、第１中間絶縁層５２の厚さとぼほ等しくてもよい。
第２フローティングゲート層５６は、第２中間絶縁層５５のほぼ全域を被覆している。第２フローティングゲート層５６は、第２方向Ｂに沿って帯状に延びている。第２フローティングゲート層５６は、素子分離構造１２を横切って、複数のアクティブ領域１１に跨がっている。
【００４０】
図２および図３を参照して、第２フローティングゲート層５６において第２方向Ｂに沿って延びる側面は、セレクトゲート層５４において第２方向Ｂに沿って延びる側面に対して面一に形成されている。
第２フローティングゲート層５６の厚さは、５０ｎｍ以上１５０ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。第２フローティングゲート層５６の厚さは、コントロールゲート層５３の厚さとほぼ等しくてもよい。
【００４１】
図３および図４を参照して、各アクティブ領域１１において、半導体層２の第１主面３の表層部には、ｎ型トンネル領域６１、ｎ型トンネル低濃度領域６２、ｎ型ソース領域６３およびｎ型ドレイン領域６４が形成されている。
ｎ型トンネル領域６１は、半導体層２の第１主面３の表層部においてゲート絶縁膜２１の薄膜部２２を挟んでメモリゲート構造３３に対向する領域に形成されている。ｎ型トンネル領域６１は、平面視において、アクティブ領域１１に位置するゲート絶縁膜２１の薄膜部２２の全域に重なっている。
【００４２】
ｎ型トンネル領域６１は、平面視においてゲート絶縁膜２１の傾斜部２４に重なっていてもよい。ｎ型トンネル領域６１は、平面視において、アクティブ領域１１に位置するゲート絶縁膜２１の傾斜部２４の全域に重なっていてもよい。ｎ型トンネル領域６１は、ゲート絶縁膜２１の厚膜部２３に重なっていてもよい。
ｎ型トンネル領域６１のｎ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。ｎ型トンネル領域６１の深さは、０．２μｍ以上０．５μｍ以下であってもよい。
【００４３】
ｎ型トンネル領域６１は、メモリゲート構造３３に対してｎ型ドレイン領域として機能する。ｎ型トンネル領域６１は、セレクトゲート構造３４に対してｎ型ソース領域として機能する。メモリゲート構造３３およびセレクトゲート構造３４は、ｎ型トンネル領域６１を介して直列に接続されている。
ｎ型トンネル低濃度領域６２は、ｎ型トンネル領域６１のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。ｎ型トンネル低濃度領域６２のｎ型不純物濃度は、１．０×１０１６ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。
【００４４】
ｎ型トンネル低濃度領域６２は、半導体層２の第１主面３の表層部においてメモリゲート構造３３およびセレクトゲート構造３４の間の領域に形成されている。
ｎ型トンネル低濃度領域６２は、メモリゲート構造３３およびセレクトゲート構造３４に対して自己整合的に形成されている。ｎ型トンネル低濃度領域６２は、平面視において第１サイドウォール３９および第２サイドウォール４０に重なっている。
【００４５】
ｎ型トンネル低濃度領域６２は、ｎ型トンネル領域６１に接続されている。ｎ型トンネル低濃度領域６２の底部は、ｎ型トンネル領域６１の底部よりも半導体層２の第２主面４側に位置している。
ｎ型トンネル低濃度領域６２は、ｎ型トンネル領域６１の底部を被覆するオーバラップ部６２Ａを含む。ｎ型トンネル低濃度領域６２の深さは、０．１μｍ以上０．３μｍ以下であってもよい。
【００４６】
ｎ型ソース領域６３は、半導体層２の第１主面３の表層部においてメモリゲート構造３３に対してｎ型トンネル領域６１とは反対側の領域に形成されている。ｎ型ソース領域６３は、平面視において第１サイドウォール３９に重なっている。
ｎ型ソース領域６３は、ｎ型ソース低濃度領域６５およびｎ型ソース高濃度領域６６を含むＬＤＳ（Lightly Doped Source）構造を有している。ｎ型ソース高濃度領域６６は、ｎ型ソース低濃度領域６５のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
【００４７】
ｎ型ソース低濃度領域６５のｎ型不純物濃度は、１．０×１０１６ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。ｎ型ソース高濃度領域６６のｎ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。
ｎ型ソース低濃度領域６５は、半導体層２の第１主面３の表層部に形成されている。ｎ型ソース低濃度領域６５は、メモリゲート構造３３に対して自己整合的に形成されている。
【００４８】
ｎ型ソース高濃度領域６６は、ｎ型ソース低濃度領域６５の表層部に形成されている。ｎ型ソース高濃度領域６６は、第１サイドウォール３９に対して自己整合的に形成されている。
ｎ型ドレイン領域６４は、半導体層２の第１主面３の表層部においてセレクトゲート構造３４に対してｎ型トンネル領域６１とは反対側の領域に形成されている。ｎ型ドレイン領域６４は、平面視において第２サイドウォール４０に重なっている。
【００４９】
ｎ型ドレイン領域６４は、ｎ型ドレイン低濃度領域６７およびｎ型ドレイン高濃度領域６８を含むＬＤＤ（Lightly Doped Drain）構造を有している。ｎ型ドレイン高濃度領域６８は、ｎ型ドレイン低濃度領域６７のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
ｎ型ドレイン低濃度領域６７のｎ型不純物濃度は、１．０×１０１６ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。ｎ型ドレイン高濃度領域６８のｎ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。
【００５０】
ｎ型ドレイン低濃度領域６７は、半導体層２の第１主面３の表層部に形成されている。ｎ型ドレイン低濃度領域６７は、セレクトゲート構造３４に対して自己整合的に形成されている。
ｎ型ドレイン高濃度領域６８は、ｎ型ドレイン低濃度領域６７の表層部に形成されている。ｎ型ドレイン高濃度領域６８は、第２サイドウォール４０に対して自己整合的に形成されている。
【００５１】
半導体層２の第１主面３の表面の上には、保護絶縁層７１が形成されている。保護絶縁層７１は、窒化シリコンを含んでいてもよい。保護絶縁層７１は、半導体層２の第１主面３、メモリゲート構造３３の外面、セレクトゲート構造３４の外面、第１サイドウォール３９の外面および第２サイドウォール４０の外面に沿って膜状に形成されている。
保護絶縁層７１の上には、層間絶縁層７２が形成されている。層間絶縁層７２は、半導体層２、メモリゲート構造３３、セレクトゲート構造３４、第１サイドウォール３９および第２サイドウォール４０を被覆している。
【００５２】
層間絶縁層７２は、単一の絶縁層を含む単層構造を有していてもよい。層間絶縁層７２は、複数の絶縁層が積層された積層構造を有していてもよい。層間絶縁層７２は、酸化シリコンまたは窒化シリコンを含んでいてもよい。
前述のドレイン端子電極３１は、層間絶縁層７２を貫通して、ｎ型ドレイン領域６４に接続されている。ドレイン端子電極３１は、ドレインシリサイド層７３を介してｎ型ドレイン領域６４に接続されている。ドレインシリサイド層７３は、ｎ型ドレイン領域６４の表層部に形成されている。
【００５３】
前述のソース端子電極３２は、層間絶縁層７２を貫通して、ｎ型ソース領域６３に接続されている。ソース端子電極３２は、ソースシリサイド層７４を介してｎ型ソース領域６３に接続されている。ソースシリサイド層７４は、ｎ型ソース領域６３の表層部に形成されている。
図示はしないが、層間絶縁層７２には、メモリゲート構造３３用の第１ゲート端子電極、および、セレクトゲート構造３４用の第２ゲート端子電極がさらに形成されている。
【００５４】
第１ゲート端子電極は、層間絶縁層７２を貫通して、メモリゲート構造３３のコントロールゲート層５３に接続されている。第１ゲート端子電極は、第１ゲートシリサイド層７５を介してコントロールゲート層５３に接続されている。第１ゲートシリサイド層７５は、コントロールゲート層５３の表層部に形成されている。
第２ゲート端子電極は、層間絶縁層７２を貫通して、セレクトゲート構造３４の第２フローティングゲート層５６に接続されている。第２ゲート端子電極は、第２ゲートシリサイド層７６を介してコントロールゲート層５３に接続されている。第２ゲートシリサイド層７６は、第２フローティングゲート層５６の表層部に形成されている。
【００５５】
ドレイン端子電極３１、ソース端子電極３２、第１ゲート端子電極および第２ゲート端子電極は、コンタクト電極層７７および配線電極層７８をそれぞれ含む。
コンタクト電極層７７は、層間絶縁層７２に形成されたコンタクト孔７９に埋め込まれている。コンタクト電極層７７は、下地電極層８０および埋め込み電極層８１を含む。下地電極層８０は、チタンを含んでいてもよい。埋め込み電極層８１は、タングステンを含んでいてもよい。
【００５６】
下地電極層８０は、コンタクト孔７９の内壁面に沿って膜状に形成されている。これにより、コンタクト孔７９内に、凹状の空間が形成されている。埋め込み電極層８１は、下地電極層８０を挟んでコンタクト孔７９に埋め込まれている。より具体的には、埋め込み電極層８１は、下地電極層８０によって区画された凹状の空間に埋め込まれている。
配線電極層７８は、コンタクト電極層７７を被覆するように層間絶縁層７２の上に形成されている。配線電極層７８は、コンタクト電極層７７側からこの順に積層された第１電極層８２、第２電極層８３および第３電極層８４を含む積層構造を有している。
【００５７】
第１電極層８２は、チタンを含んでいてもよい。第２電極層８３は、アルミニウムを含んでいてもよい。第３電極層８４は、チタンを含んでいてもよい。
以上、半導体装置１によれば、ゲート絶縁膜２１において、薄膜部２２および厚膜部２３が傾斜部２４によって接続されている。これにより、薄膜部２２および厚膜部２３の間の領域に角部が形成されるのを抑制できるから、ゲート絶縁膜２１に対する電界集中を緩和できる。よって、絶縁破壊耐量の低下や、薄膜部２２を通過する電荷量の低下等の電気的特性の劣化を抑制できる。
【００５８】
特に、半導体装置１によれば、ゲート絶縁膜２１内において傾斜部２４が成す角度θは、４５°と比較して極めて小さい４°以上１２°以下（４°≦θ≦１２°）に設定されている。
しかも、傾斜部２４は、薄膜部２２に接続された第１接続端部２７を有している。第１接続端部２７は、角張ることなく滑らかに薄膜部２２に接続されている。
【００５９】
また、傾斜部２４は、厚膜部２３に接続された第２接続端部２８を有している。第２接続端部２８は、角張ることなく滑らかに厚膜部２３に接続されている。これらの構造は、ゲート絶縁膜２１に対する電界集中を適切に緩和する上で有効である。
図６Ａ〜図６Ｔは、図３に対応する部分の断面図であって、半導体装置１の製造工程の一例を説明するための図である。図７Ａ〜図７Ｔは、図４に対応する部分の断面図であって、半導体装置１の製造工程の一例を説明するための図である。
【００６０】
図６Ａおよび図７Ａを参照して、まず、第１主面３および第２主面４を有する半導体層２が準備される。
次に、所定パターンを有するマスク９１が半導体層２の第１主面３の上に形成される。マスク９１は、トレンチ１３を形成すべき領域を露出させる開口９２を有している。
次に、図６Ｂおよび図７Ｂを参照して、マスク９１を介するエッチング法によって、半導体層２の不要な部分が除去される。これにより、トレンチ１３が、半導体層２に形成される。トレンチ１３が形成された後、マスク９１は除去される。
【００６１】
次に、図６Ｃおよび図７Ｃを参照して、半導体層２においてトレンチ１３の底壁に沿う領域に、ｐ型フィールドストップ領域１５が形成される。ｐ型フィールドストップ領域１５の形成工程では、半導体層２においてトレンチ１３の底壁に沿う領域に、ｐ型不純物が導入される。
ｐ型不純物は、イオン注入マスクを介するイオン注入法によって導入される。これにより、ｐ型フィールドストップ領域１５が形成される。
【００６２】
次に、絶縁体層１４がトレンチ１３に埋め込まれる。この工程では、まず、絶縁体層１４が、トレンチ１３を埋めて半導体層２の第１主面３を被覆するように形成される。絶縁体層１４は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。
次に、絶縁体層１４の不要な部分が除去される。絶縁体層１４は、半導体層２の第１主面３が露出するまで除去されてもよい。絶縁体層１４は、エッチバック法および／または化学的機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）法によって除去されてもよい。
【００６３】
次に、半導体層２の第１主面３の表層部に、ｎ型トンネル領域６１が形成される。この形成工程では、半導体層２の第１主面３の表層部に、ｎ型不純物が導入される。ｎ型不純物は、イオン注入マスクを介するイオン注入法によって導入される。これにより、ｎ型トンネル領域６１が形成される。
次に、図６Ｄおよび図７Ｄを参照して、半導体層２の第１主面３の上に、ゲート絶縁膜２１のベースとなる第１ベース絶縁膜９３が形成される。第１ベース絶縁膜９３は、半導体層２の第１主面３に対する酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ベース絶縁膜９３の厚さは、０．０３μｍ程度であってもよい。
【００６４】
次に、図６Ｅおよび図７Ｅを参照して、所定パターンを有するレジストマスク９４が、第１ベース絶縁膜９３上に形成される。レジストマスク９４は、薄膜部２２を形成すべき領域を露出させる開口９５を有している。
開口９５は、フォトリソグラフィ法によってレジストマスク９４を選択的に露光した後、レジストマスク９４を現像することによって形成される。レジストマスク９４に対する露光は、フォトマスクを利用した短波長レーザ照射法によって行われてもよい。この工程は、第１ベース絶縁膜９３に対するレジストマスク９４の密着性を調整する工程を含む。
【００６５】
短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザまたはＸｅＦエキシマレーザのうちの少なくとも１種を含んでいてもよい。
ＡｒＦエキシマレーザは、１８８ｎｍ以上１９８ｎｍ以下（より具体的には１９３ｎｍ）の波長を有している。ＫｒＦエキシマレーザは、２４３ｎｍ以上２５３ｎｍ以下（より具体的には２４８ｎｍ）の波長を有している。
【００６６】
ＸｅＣｌエキシマレーザは、３０３ｎｍ以上３１３ｎｍ以下（より具体的には３０８ｎｍ）の波長を有している。ＸｅＦエキシマレーザは、３４６ｎｍ以上３５６ｎｍ以下（より具体的には３５１ｎｍ）の波長を有している。
紫外線レーザは、これらレーザ種のうち、ＫｒＦエキシマレーザからなることが好ましい。フォトマスクを利用した短波長レーザ照射法により、第１ベース絶縁膜９３に対するレジストマスク９４の密着性を適切に調整できる。これにより、後述する第１ベース絶縁膜９３の除去工程の際に、第１ベース絶縁膜９３を所望の形状に適切に加工できる。
【００６７】
次に、図６Ｆおよび図７Ｆを参照して、第１ベース絶縁膜９３の不要な部分が除去される。第１ベース絶縁膜９３の除去は、レジストマスク９４を介するウエットエッチング法によって行われてもよい。エッチング液としてフッ酸が利用されてもよい。
これにより、レジストマスク９４から露出する第１ベース絶縁膜９３が除去される。この工程では、レジストマスク９４および第１ベース絶縁膜９３の間の領域にエッチング液が染み込む。エッチング液は、レジストマスク９４および第１ベース絶縁膜９３の間の領域において、半導体層２の第１主面３に平行な横方向に浸透する。
【００６８】
エッチング液の浸透率は、レジストマスク９４の開口９５から遠ざかるにつれて徐々に低下する。これにより、第１ベース絶縁膜９３においてレジストマスク９４および第１ベース絶縁膜９３の間の領域に位置する部分に、開口９５側に向かって下り傾斜した傾斜部２４が形成される。
傾斜部２４の構造については、前述の図５等において説明した通りであるので、具体的な説明は省略する。傾斜部２４が形成された後、レジストマスク９４が除去される。
【００６９】
次に、図６Ｇおよび図７Ｇを参照して、第１ベース絶縁膜９３から露出する半導体層２の第１主面３に、薄膜部２２が形成される。薄膜部２２は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。このようにして、薄膜部２２、厚膜部２３および傾斜部２４を有するゲート絶縁膜２１が形成される。
次に、図６Ｈおよび図７Ｈを参照して、第１フローティングゲート層５１およびセレクトゲート層５４のベースとなる第１ベース導電体層９６が形成される。
【００７０】
この形態では、導電性のポリシリコン層を含む第１ベース導電体層９６が形成される。ポリシリコン層に対する導電性は、ｎ型不純物（たとえば燐）によって付与されていてもよい。
次に、図６Ｉおよび図７Ｉを参照して、第１ベース導電体層９６の上に、所定パターンを有するマスク９７が形成される。マスク９７は、第１フローティングゲート層５１およびセレクトゲート層５４を形成すべき領域を被覆している。
【００７１】
次に、マスク９７を介するエッチング法によって、第１ベース導電体層９６の不要な部分が除去される。これにより、第１フローティングゲート層５１およびセレクトゲート層５４が形成される。その後、マスク９７は除去される。
次に、図６Ｊおよび図７Ｊを参照して、半導体層２の第１主面３の上に、第１中間絶縁層５２および第２中間絶縁層５５のベースとなるベース中間絶縁層９８が形成される。
【００７２】
この工程では、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜がこの順に形成される。酸化シリコン膜、窒化シリコン膜および酸化シリコン膜は、それぞれ、ＣＶＤ法によって形成されてもよい。
次に、図６Ｋおよび図７Ｋを参照して、コントロールゲート層５３および第２フローティングゲート層５６となる第２ベース導電体層９９が形成される。この形態では、導電性のポリシリコン層を含む第２ベース導電体層９９が形成される。ポリシリコン層に対する導電性は、ｎ型不純物（たとえば燐）によって付与されていてもよい。
【００７３】
次に、図６Ｌおよび図７Ｌを参照して、第２ベース導電体層９９の上に、所定パターンを有するマスク１００が形成される。マスク１００は、コントロールゲート層５３および第２フローティングゲート層５６を形成すべき領域を被覆している。
次に、図６Ｍおよび図７Ｍを参照して、マスク１００を介するエッチング法によって、第２ベース導電体層９９の不要な部分およびベース中間絶縁層９８の不要な部分が除去される。
【００７４】
これにより、コントロールゲート層５３および第２フローティングゲート層５６が形成される。また、第１中間絶縁層５２および第２中間絶縁層５５が形成される。その後、マスク１００は除去される。
次に、図６Ｎおよび図７Ｎを参照して、ｎ型トンネル低濃度領域６２、ｎ型ソース低濃度領域６５およびｎ型ドレイン低濃度領域６７が形成される。この工程では、イオン注入法によって、ｎ型不純物が、ゲート絶縁膜２１を介して半導体層２の第１主面３の表層部に導入される。
【００７５】
これにより、ｎ型トンネル低濃度領域６２、ｎ型ソース低濃度領域６５およびｎ型ドレイン低濃度領域６７が、メモリゲート構造３３およびセレクトゲート構造３４に対して自己整合的に形成される。
次に、図６Ｏおよび図７Ｏを参照して、第１サイドウォール３９および第２サイドウォール４０のベースとなる第２ベース絶縁膜１０１が形成される。第２ベース絶縁膜１０１は、メモリゲート構造３３の側面およびセレクトゲート構造３４を被覆するように、半導体層２の第１主面３の上に形成される。第２ベース絶縁膜１０１は、ＣＶＤ法によって形成されてもよい。
【００７６】
次に、図６Ｐおよび図７Ｐを参照して、第２ベース絶縁膜１０１の不要な部分およびゲート絶縁膜２１の不要な部分が除去される。
第２ベース絶縁膜１０１は、メモリゲート構造３３およびセレクトゲート構造３４が露出するまで除去されてもよい。第２ベース絶縁膜１０１は、ドライエッチング法によって除去されてもよい。
【００７７】
これにより、メモリゲート構造３３の側面およびセレクトゲート構造３４の側面に絶縁膜が残存する。この残存部によって、第１サイドウォール３９および第２サイドウォール４０が形成される。
ゲート絶縁膜２１は、半導体層２の第１主面３が露出するまで除去されてもよい。この工程では、ゲート絶縁膜２１の厚膜部２３のうちｎ型ソース低濃度領域６５およびｎ型ドレイン低濃度領域６７を被覆する部分が選択的に除去される。ゲート絶縁膜２１は、ドライエッチング法またはウエットエッチング法によって除去されてもよい。
【００７８】
次に、図６Ｑおよび図７Ｑを参照して、ｎ型ソース高濃度領域６６およびｎ型ドレイン高濃度領域６８が形成される。この工程では、イオン注入法によって、ｎ型不純物が、半導体層２の第１主面３の表層部に導入される。
ｎ型ソース高濃度領域６６およびｎ型ドレイン高濃度領域６８は、それぞれ、第１サイドウォール３９および第２サイドウォール４０に対して自己整合的に形成される。これにより、ｎ型ソース領域６３およびｎ型ドレイン領域６４が形成される。
【００７９】
次に、図６Ｒおよび図７Ｒを参照して、メモリゲート構造３３およびセレクトゲート構造３４を被覆するように第１外面絶縁膜３７および第２外面絶縁膜３８のベースとなる第３ベース絶縁膜１０２が形成される。第３ベース絶縁膜１０２は、ＣＶＤ法によって形成されてもよい。
次に、図６Ｓおよび図７Ｓを参照して、第３ベース絶縁膜１０２の不要な部分が除去される。第３ベース絶縁膜１０２は、マスク（図示せず）を介するエッチング法によって除去されてもよい。これにより、メモリゲート構造３３を被覆する第１外面絶縁膜３７、および、セレクトゲート構造３４を被覆する第２外面絶縁膜３８が形成される。
【００８０】
次に、コントロールゲート層５３の表層部、第２フローティングゲート層５６の表層部、ｎ型ソース領域６３の表層部、ｎ型ドレイン領域６４の表層部にドレインシリサイド層７３、ソースシリサイド層７４、第１ゲートシリサイド層７５および第２ゲートシリサイド層７６がそれぞれ形成される。
次に、保護絶縁層７１が、半導体層２の第１主面３の上に形成される。保護絶縁層７１は、ＣＶＤ法によって形成されてもよい。
【００８１】
次に、図６Ｔおよび図７Ｔを参照して、層間絶縁層７２が、保護絶縁層７１の上に形成される。層間絶縁層７２は、ＣＶＤ法によって形成されてもよい。
その後、コンタクト電極層７７および配線電極層７８をそれぞれ含むドレイン端子電極３１、ソース端子電極３２、第１ゲート端子電極および第２ゲート端子電極が形成される。以上を含む工程を経て、半導体装置１が製造される。
【００８２】
図８は、図５に対応する部分の拡大図であって、本発明の第２実施形態に係る半導体装置１１１の構造を説明するための図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
半導体装置１では、第２接続端部２８のうちセレクトゲート構造３４側に位置する部分が、メモリゲート構造３３およびセレクトゲート構造３４の間の領域に位置していた。
【００８３】
これに対して、半導体装置１１１では、第２接続端部２８のうちセレクトゲート構造３４側に位置する部分が、メモリゲート構造３３およびセレクトゲート構造３４の間の領域において、メモリゲート構造３３の側面と接している。
以上、半導体装置１１１によっても、半導体装置１において述べた効果と同様の効果を奏することができる。
【００８４】
図９は、図３に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置１１２の構造を説明するための図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
半導体装置１では、第２接続端部２８のうちセレクトゲート構造３４側に位置する部分が、メモリゲート構造３３およびセレクトゲート構造３４の間の領域に位置していた。
【００８５】
これに対して、半導体装置１１２では、ゲート絶縁膜２１において薄膜部２２の全域および傾斜部２４の全域がメモリゲート構造３３によって被覆されている。
以上、半導体装置１１２によっても、半導体装置１において述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【００８６】
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の第１実施形態では、セレクトゲート構造３４が、セレクトゲート層５４、第２中間絶縁層５５および第２フローティングゲート層５６を含む積層構造を有している例について説明した。しかし、図１０に示されるようなセレクトゲート構造３４が採用されてもよい。
【００８７】
図１０は、図３に対応する部分の断面図であって、セレクトゲート構造３４の変形例を示す図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
図１０を参照して、セレクトゲート構造３４は、第２中間絶縁層５５および第２フローティングゲート層５６を含まず、セレクトゲート層５４からなる単層構造を有している。
【００８８】
この構造では、セレクトゲート構造３４用の第２ゲート端子電極（図示せず）は、層間絶縁層７２を貫通して、セレクトゲート層５４に接続される。第２ゲート端子電極（図示せず）は、第２ゲートシリサイド層７６を介してセレクトゲート層５４に接続される。
図１０に係るセレクトゲート構造３４の構造は、前述の第２実施形態および第３実施形態にも適用できる。
【００８９】
前述の第１実施形態では、半導体層２がｐ型の半導体基板１０を含む例について説明した。しかし、図１１に示されるような半導体層２が採用されてもよい。
図１１は、図３に対応する部分の断面図であって、半導体層２の変形例を示す図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
【００９０】
図１１を参照して、半導体層２は、ｐ型の半導体基板１０、および、ｐ型の半導体基板１０の上に形成されたｐ型エピタキシャル層１１３を含む積層構造を有していてもよい。ｐ型エピタキシャル層１１３は、ｐ型の半導体基板１０のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
ｐ型の半導体基板１０によって、半導体層２の第２主面４が形成されている。ｐ型エピタキシャル層１１３によって、半導体層２の第１主面３が形成されている。ＥＥＰＲＯＭ８等は、ｐ型エピタキシャル層１１３に作り込まれている。
【００９１】
図１１に係る半導体層２の構造は、前述の第２実施形態および第３実施形態にも適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９２】
１      半導体装置
２      半導体層
３      第１主面
１１    アクティブ領域
２１    ゲート絶縁膜
２２    薄膜部
２３    厚膜部
２４    傾斜部
２５    トンネルウィンドウ
３３    メモリゲート構造
３４    セレクトゲート構造
３９    第１サイドウォール
５３    コントロールゲート層
５４    セレクトゲート層
６１    ｎ型トンネル領域
６３    ｎ型ソース領域
６４    ｎ型ドレイン領域
１１１  半導体装置
１１２  半導体装置
Ｔ１    薄膜部の厚さ
Ｔ２    厚膜部の厚さ
Ｗ１    薄膜部の幅
Ｗ２    傾斜部の幅
θ      傾斜部の角度
【図１】
2019071396.tif 000003
【図２】
2019071396.tif 000004
【図３】
2019071396.tif 000005
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図６Ｏ】
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【図６Ｐ】
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【図６Ｑ】
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【図６Ｒ】
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【図６Ｓ】
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【図６Ｔ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図７Ｐ】
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【図７Ｑ】
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【図７Ｒ】
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【図７Ｓ】
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【図７Ｔ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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