(57)【要約】【課題】低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減を実現することができる半導体装置を提供すること。【解決手段】半導体基板１０に複数の第１トレンチ７，３１が設けられている。第１トレンチ７，３１の底面は、第１ｐ+型領域６ａで覆われている。第１トレンチ７の内部にＭＯＳゲートが埋め込まれ、トレンチゲート型ＭＯＳＦＥＴ２１の１つの単位セルが構成されている。第２トレンチ３１の内部に埋め込まれた導電層３２とｎ型電流拡散領域３とで形成されるショットキー接合３３でトレンチ型ＳＢＤ２２の１つの単位セルが構成される。トレンチ型ＳＢＤ２２を埋め込んだ第２トレンチ３１間に、ＭＯＳゲートを埋め込んだ第１トレンチ７が少なくとも２つ以上配置される。隣り合う第２トレンチ３１間の略半分のＭＯＳセル領域Ｃ’に配置されたすべての第１ｐ+型領域６ａの幅ｗ１の合計Σｗ１は、２μｍ以上８μｍ以下程度である。【選択図】図２
2019071314.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、
複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に設けられた導電層と、
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、深さ方向に前記第１トレンチに対向する第２導電型の第２半導体領域と、
前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記第２トレンチの底面を覆う第２導電型の第３半導体領域と、
前記第２半導体層、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
を備え、
隣り合う前記第２トレンチの間に、前記第１トレンチが２つ以上配置されていることを特徴とする半導体装置。
【請求項２】
隣り合う前記第２トレンチの間において、最も一方の前記第２トレンチ側に配置された前記第２半導体領域の、当該一方の前記第２トレンチ側の端部から、最も他方の前記第２トレンチ側に配置された前記第２半導体領域の、当該他方の前記第２トレンチ側の端部までの第１領域の幅の半分の幅の第２領域に、前記第１トレンチが１つ以上配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２領域に配置されたすべての前記第２半導体領域の幅の合計は、２μｍ以上８μｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２半導体領域は、前記第１トレンチの底面を覆うことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第２半導体領域は、前記第１トレンチと離して配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第１トレンチと前記第２半導体領域との間に、前記第２半導体領域と離して設けられ、前記第１トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー半導体装置では、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減が求められている。低オン抵抗化の実現については、例えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、半導体チップのおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、セルピッチ（単位セル（素子の構成単位）の繰り返し幅）の短縮により低オン抵抗化が可能である。順方向特性劣化の抑制および逆回復損失の低減については、ＭＯＳＦＥＴと同一の半導体基板（半導体チップ）にショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を内蔵することで実現可能である。同一の半導体基板にＳＢＤを内蔵したＭＯＳＦＥＴでは、半導体基板上に平板状に配置した導電層でＳＢＤを構成した場合、ＭＯＳＦＥＴのセルピッチが大きくなってしまう。
【０００４】
ＭＯＳＦＥＴのセルピッチが大きくなった場合、ＳＢＤを内蔵しないＭＯＳＦＥＴと比べてオン抵抗が増加してしまう。このため、ＭＯＳＦＥＴと同一の半導体基板に、半導体基板のおもて面と直交する方向（縦方向）に延在するトレンチ型ＳＢＤを内蔵させることが提案されている。トレンチ型ＳＢＤを内蔵したＭＯＳＦＥＴでは、半導体基板のおもて面に平行な方向（横方向）に延在する平板状のＳＢＤを内蔵する場合に比べて、ＳＢＤの横方向の幅を低減させることができる。このため、ＭＯＳＦＥＴのセルピッチを３．２μｍ程度まで低減させても、オン抵抗を増加させずにＳＢＤを内蔵することができる。
【０００５】
同一の半導体基板にトレンチ型ＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴについて、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１１は、従来の半導体装置の構造を示す断面図である。図１２は、図１１のトレンチを半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１に示すトレンチゲート型ＭＯＳＦＥＴは、炭化珪素基板１１０のおもて面側に、トレンチゲート型ＭＯＳＦＥＴ１２１のＭＯＳゲートを埋め込んだトレンチ（以下、ゲートトレンチとする）１０７と、トレンチ型ＳＢＤ１２２を埋め込んだトレンチ１３１と、を備える。
【０００６】
炭化珪素基板１１０は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させた炭化珪素エピタキシャル基板である。ゲートトレンチ１０７と、トレンチ型ＳＢＤ１２２を埋め込んだトレンチ１３１と、は炭化珪素基板１１０のおもて面に平行な方向に交互に繰り返し配置されている（図１２参照）。すなわち、トレンチゲート型ＭＯＳＦＥＴ１２１の隣り合う単位セル間、すなわち隣り合うゲートトレンチ１０７間に、トレンチ型ＳＢＤ１２２の１つの単位セルが内蔵されている。
【０００７】
トレンチゲート型ＭＯＳＦＥＴ１２１の単位セルは、１つのゲートトレンチ１０７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域と、で構成される。メサ領域とは、炭化珪素基板１１０の、隣り合うゲートトレンチ１０７間に挟まれた部分（シリコン部）である。トレンチ型ＳＢＤ１２２は、ゲートトレンチ１０７間のトレンチ１３１と、このトレンチ１３１の内部に埋め込まれた導電層１３２と、を備え、トレンチ１３１の側壁に沿って形成される導電層１３２とｎ型電流拡散領域１０３とのショットキー接合１３３で構成される。
【０００８】
符号１０６は、各トレンチ１０７，１３１の底面をそれぞれ覆うｐ+型領域であり、図示省略する部分でソース電極１１２に電気的に接続されている。図１２では、ゲートトレンチ１０７の内部に埋め込んだゲート電極１０９と、トレンチ１３１の内部に埋め込んだ導電層１３２と、を異なるハッチングで示す。また、図１２では、トレンチ１０７，１３１のレイアウトを明確にするために、ゲート絶縁膜１０８およびメサ領域内の各部を図示省略する。符号１０５，１１１，１１３は、それぞれｎ+型ソース領域、層間絶縁膜およびドレイン電極である。
【０００９】
同一の半導体基板にトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴとして、均一なピッチでストライプ状のレイアウトに配置されたゲートトレンチ間（メサ領域）に、ｐ型ベース領域を介してゲートトレンチと対向するトレンチを形成し、当該トレンチの底面に金属層とｎ型エピタキシャル層とのショットキー接合を形成した装置が提案されている（例えば、下記特許文献１（第００２９，００３９段落、図２）参照。）。下記特許文献１では、ＭＯＳＦＥＴのセルピッチを広げることなくゲートトレンチ間にトレンチ型ＳＢＤを内蔵することでＭＯＳＦＥＴの面積の増大を防止し、ＭＯＳＦＥＴのオン抵抗の増加を防止している。
【００１０】
また、同一の半導体基板にトレンチ型ＳＢＤを内蔵した別のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチ間（メサ領域）においてｎ+型ソース領域を貫通してｎ-型エピタキシャル層に達するＶ字状の断面形状のトレンチの底面付近に、導電層とｎ-型エピタキシャル層とのショットキー接合を形成した装置が提案されている（下記特許文献２（第００１６，００２６，００６４段落、図１）参照。）。下記特許文献２では、トレンチの傾斜した側壁で導電層とｎ+型ソース領域との接触面積を大きくしてソースコンタクト抵抗（オン抵抗）を低減させ、当該トレンチ底面付近に導電層とｎ-型エピタキシャル層とのショットキー接合を形成している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−３５４０３７号公報
【特許文献２】特表２００８−５３６３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、発明者らが鋭意研究を重ねた結果、従来の半導体装置（図１１参照）では、トレンチゲート型ＭＯＳＦＥＴ１２１のセルピッチを３．２μｍ未満に短縮した場合、ＳＢＤを内蔵しないトレンチゲート型ＭＯＳＦＥＴと比べてオン抵抗が増加してしまうことが判明した。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減を実現することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。複数のトレンチは、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。複数の前記トレンチのうちの一部の第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に、導電層が設けられている。前記第１半導体層の内部に、前記第２半導体層と離して、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、深さ方向に前記第１トレンチに対向する。前記第１半導体層の内部に、前記第２半導体層と離して、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２トレンチの底面を覆う。第１電極は、前記第２半導体層、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記導電層と前記第１半導体層とのショットキー接合でショットキーバリアダイオードが構成される。隣り合う前記第２トレンチの間に、前記第１トレンチが２つ以上配置されている。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第２トレンチの間において、最も一方の前記第２トレンチ側に配置された前記第２半導体領域の、当該一方の前記第２トレンチ側の端部から、最も他方の前記第２トレンチ側に配置された前記第２半導体領域の、当該他方の前記第２トレンチ側の端部までの第１領域の幅の半分の幅の第２領域に、前記第１トレンチが１つ以上配置されていることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域に配置されたすべての前記第２半導体領域の幅の合計は、２μｍ以上８μｍ以下であることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１トレンチの底面を覆うことを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１トレンチと離して配置されていることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチと前記第２半導体領域との間に、前記第２半導体領域と離して設けられ、前記第１トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする。
【００２１】
上述した発明によれば、第２トレンチの内部に埋め込んだショットキーバリアダイオードにより、順方向特性劣化の抑制および逆回復損失の低減を図ることができる。また、上述した発明によれば、隣り合う第２トレンチの間に第１トレンチ（ゲートトレンチ）が２つ以上配置されることで、半導体基板（半導体チップ）内のＭＯＳゲートの密度を高くすることができ、オン抵抗の増加を抑制することができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置によれば、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減を実現することができるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。
【図２】図１の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図３】図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図４】実施の形態１にかかる半導体装置の別の一例の構造を示す断面図である。
【図５】実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。
【図６】図５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図７】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図８】実施の形態４にかかる半導体装置の構造を示す断面図である。
【図９】同一の半導体基板に配置されたｐｉｎダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。
【図１０】図９の検証に用いた試料の断面構造を示す断面図である。
【図１１】従来の半導体装置の構造を示す断面図である。
【図１２】図１１のトレンチを半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板１０のおもて面側から見た各部の平面形状および配置構成である。図１には、第１，２トレンチ７，３１を半導体基板（半導体チップ）１０のおもて面側から見たレイアウトを示す。
【００２６】
図１では、第１，２トレンチ７，３１のレイアウトを明確にするために、ゲート絶縁膜８およびメサ領域内の各部を図示省略する。また、図１では、第１トレンチ７の内部に埋め込んだゲート電極９と、第２トレンチ３１の内部に埋め込んだ導電層３２と、を異なるハッチングで示す（図５においても同様）。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１〜３には、活性領域に配置された一部の単位セル（素子の構成単位）のみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図４〜９においても同様）。図２，３では、導電層３２のみをハッチングで示す（図４，６〜８においても同様）。
【００２７】
活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングやフィールドプレート、リサーフ等の一般的な耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。メサ領域とは、半導体基板１０の、隣り合う第１，２トレンチ７，３１間に挟まれた部分（シリコン部）である。
【００２８】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基板１０にトレンチ型ＳＢＤ２２を内蔵したトレンチゲート型ＭＯＳＦＥＴ２１である。トレンチゲート型ＭＯＳＦＥＴ２１は、半導体基板１０のおもて面側に、ｐ型ベース領域４、ｎ+型ソース領域（第１半導体領域）５、ｐ++型コンタクト領域（不図示）、第１トレンチ（ゲートトレンチ）７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲートを有する。トレンチ型ＳＢＤ２２は、半導体基板１０のおもて面側に設けられた第２トレンチ３１、導電層３２およびｎ型電流拡散領域３で構成される。トレンチ型ＳＢＤ２２は、トレンチゲート型ＭＯＳＦＥＴ２１の内部に形成される寄生ダイオード（ボディーダイオード）の劣化を防止する機能を有する。
【００２９】
具体的には、半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）４１，４２を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。ｎ-型炭化珪素層４１のソース側（ソース電極（第１電極）１２側）の表面層には、ｐ型炭化珪素層４２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。
【００３０】
ｎ型電流拡散領域３は、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、後述する第１，２トレンチ７，３１の底面よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に達する。ｎ-型炭化珪素層４１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間において、第１，２トレンチ７，３１の内壁に露出される。ｎ型電流拡散領域３は、設けられていなくてもよい。
【００３１】
ｎ型電流拡散領域３（ｎ型電流拡散領域３が存在しない場合にはｎ-型ドリフト領域２）には、第１，２ｐ+型領域６ａ，６ｂが選択的に設けられている。第１ｐ+型領域（第２，３半導体領域）６ａは互いに離して複数設けられており、各第１ｐ+型領域６ａはそれぞれ異なる第１，２トレンチ７，３１に深さ方向Ｚに対向し、それぞれ対向する当該第１，２トレンチ７，３１の底面を覆う（図２，３参照）。また、第１ｐ+型領域６は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。
【００３２】
第１ｐ+型領域６ａは、図示省略する部分でソース電極１２に電気的に接続されている。第１ｐ+型領域６ａの幅（後述する第２方向Ｙの幅）ｗ１は、例えば、第１，２トレンチ７，３１の幅（第２方向Ｙの幅）ｗ１１と同じか、第１，２トレンチ７，３１の幅ｗ１１よりも広いことがよい。第１ｐ+型領域６ａのドレイン側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達するか、ｎ-型ドリフト領域２の内部で終端していてもよい。
【００３３】
また、第１ｐ+型領域６ａは、第１，２トレンチ７，３１の底面から底面コーナー部にわたって、第１，２トレンチ７，３１の底面および底面コーナー部を覆っていてもよい。第１，２トレンチ７，３１の底面とは、第１，２トレンチ７，３１の内壁のうち、半導体基板１０のおもて面から最も深い部分に位置し、基板おもて面（半導体基板１０のおもて面）に略平行する面である。第１，２トレンチ７，３１の底面コーナー部とは、第１，２トレンチ７，３１の底面と側壁との境界である。
【００３４】
また、第１ｐ+型領域６ａは、半導体基板１０のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されている（図１参照）。以下、半導体基板１０のおもて面に平行な方向に第１ｐ+型領域６ａがストライプ状に延びる方向（図２の奥行き方向）を第１方向Ｘとする。隣り合う第１ｐ+型領域６ａ同士は部分的に接触して連結されている。以下、隣り合う第１ｐ+型領域６ａ同士の連結部（ｐ+型領域）をｐ+型連結領域６ｃとする。ｐ+型連結領域６ｃの厚さおよび基板おもて面からの深さは、例えば第１ｐ+型領域６ａと同様である。
【００３５】
ｐ+型連結領域６ｃは、半導体基板１０のおもて面に平行な方向で、かつ第１方向Ｘと直交する方向（図２，３の横方向：以下、第２方向とする）Ｙに延在するストライプ状のレイアウトに配置されている（図１参照）。すなわち、第１，２トレンチ７，３１の底面を覆う深さ位置に、半導体基板１０のおもて面側から見て第１ｐ+型領域６ａおよびそのｐ+型連結領域６ｃからなる格子状のレイアウトのｐ+型領域が配置されている。図１には、ｐ+型連結領域６ｃの第２方向Ｙへのストライプを構成する１つの直線部のみを示す。
【００３６】
第２ｐ+型領域６ｂは、ｐ+型連結領域６ｃとｐ型炭化珪素層４２（ｐ型ベース領域４）との間に設けられ、両領域に接する。第２ｐ+型領域６ｂは、第２方向Ｙに延在するストライプ状のレイアウトに配置されている（図１参照）。第２ｐ+型領域６ｂの短手方向の幅（第１方向Ｘの幅）ｗ２は、ｐ+型連結領域６ｃの短手方向の幅（第１方向Ｘの幅）ｗ３と略同じであってもよい。
【００３７】
これら第１，２ｐ+型領域６ａ，６ｂは、トレンチゲート型ＭＯＳＦＥＴ２１のオフ時に空乏化し、第１，２トレンチ７，３１の底面にかかる電界を緩和する機能を有する。第１，２ｐ+型領域６ａ，６ｂを設けることで、耐圧を維持した状態で、トレンチゲート型ＭＯＳＦＥＴ２１のセルピッチ（単位セルの繰り返し幅）を短縮して低オン抵抗化が可能である。
【００３８】
ｐ型炭化珪素層４２には、半導体基板１０のおもて面（ｐ型炭化珪素層４２の表面）からｐ型炭化珪素層４２を深さ方向Ｚに貫通してｎ型電流拡散領域３に達する第１，２トレンチ７，３１が設けられている。第１，２トレンチ７，３１は、それぞれ異なる第１ｐ+型領域６ａの内部で終端している。かつ、第１，２トレンチ７，３１は、第２ｐ+型領域６ｂが配置された部分において、ｐ型炭化珪素層４２および第２ｐ+型領域６ｂを深さ方向Ｚに貫通して第１ｐ+型領域６ａのｐ+型連結領域６ｃに達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。
【００３９】
第１，２トレンチ７，３１の底面コーナー部は、所定曲率で湾曲した円弧状となっていてもよい。第１，２トレンチ７，３１の底面コーナー部の曲率が小さいほど、第１，２トレンチ７，３１のドレイン側において底面コーナー部の占める割合が多くなり、第１，２トレンチ７，３１の底面は点（頂点）に近づく。第１，２トレンチ７，３１の側壁とは、第１，２トレンチ７，３１の内壁のうち、基板おもて面（半導体基板１０のおもて面）に連続し、基板おもて面に略直交する面である。
【００４０】
また、第１，２トレンチ７，３１は、半導体基板１０のおもて面から見て、ストライプ状の第１ｐ+型領域６ａと重なるように第１方向Ｘに延びるストライプ状のレイアウトに配置されている（図１参照）。
【００４１】
第１トレンチ（ゲートトレンチ）７の内部には、第１トレンチ７の内壁に沿ってゲート絶縁膜８が設けられている。第１トレンチ７の内部に埋め込むようにゲート絶縁膜８上にポリシリコン（ｐｏｌｙ−Ｓｉ）層等のゲート電極９が設けられ、トレンチゲート型ＭＯＳＦＥＴ２１のＭＯＳゲートが構成される。ゲート電極９のドレイン側端部は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に達している。
【００４２】
１つの第１トレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域と、でトレンチゲート型ＭＯＳＦＥＴ２１の１つの単位セルが構成される。トレンチゲート型ＭＯＳＦＥＴ２１のセルピッチ、および、トレンチゲート型ＭＯＳＦＥＴ２１と隣り合うトレンチ型ＳＢＤ２２とのセルピッチは、例えば４．０μｍ未満である。セルピッチとは、１つのトレンチ（第１トレンチ７または第２トレンチ３１）を挟んで隣り合うメサ領域の中心間の距離ｗ４である。
【００４３】
第２トレンチ３１の内部には、例えばチタン（Ｔｉ）やニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属材料からなる金属層やポリシリコン（ｐｏｌｙ−Ｓｉ）層等の導電層３２が埋め込まれている。導電層３２は、第２トレンチ３１の側壁でｎ型電流拡散領域３に接する。この導電層３２とｎ型電流拡散領域３とで第２トレンチ３１の側壁に沿ってショットキー接合３３が形成される。導電層３２のソース側端部は、第２トレンチ３１から外側へ突出していてもよい。
【００４４】
上述したように第２トレンチ３１の底面は第１ｐ+型領域６ａで覆われていることで、ショットキー接合３３は第２トレンチ３１の側壁のみに形成される。このため、１つの面方位（第２トレンチ３１の側壁の面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤ２２のショットキー特性が決まる。すなわち、第２トレンチ３１の底面（または底面コーナー部も含む）に沿った部分は、トレンチ型ＳＢＤ２２を形成しない無効領域となっている。
【００４５】
１つの第２トレンチ３１の側壁に形成されたショットキー接合３３でトレンチ型ＳＢＤ２２の１つの単位セルが構成される。トレンチ型ＳＢＤ２２の各単位セルは、第２トレンチ３１がストライプ状に延在する第１方向Ｘに延在している。トレンチ型ＳＢＤ２２の単位セルの面積（ショットキー接合３３の表面積）は、第２トレンチ３１の深さおよび第２トレンチ３１がストライプ状に延在する長さ（第２トレンチ３１の長手方向（第１方向Ｘ）の長さ）で調整可能である。
【００４６】
トレンチゲート型ＭＯＳＦＥＴ２１の単位セルおよびトレンチ型ＳＢＤ２２の単位セル（すなわち第１，２トレンチ７，３１）の配置は、次の２つの条件（以下、第１，２の条件とする）を満たすように配置される。
【００４７】
第１の条件は、トレンチ型ＳＢＤ２２の隣り合う単位セル間（すなわち隣り合う第２トレンチ３１間）の所定領域（以下、ＭＯＳセル領域（第２領域）とする）Ｃ’に、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルを少なくとも１つ以上配置することである。ＭＯＳセル領域Ｃ’は、隣り合う第２トレンチ３１間において、最も一方の第２トレンチ３１側に配置された第１トレンチ７の底面を覆う第１ｐ+型領域６ａの、当該一方の第２トレンチ３１側の端部から、最も他方の第２トレンチ３１側に配置された第１トレンチ７の底面を覆う第１ｐ+型領域６ａの、当該他方の第２トレンチ３１側の端部までの領域（第１領域）Ｃの幅ｗ２１の半分の幅ｗ２２（＝ｗ２１／２）の領域である。
【００４８】
すなわち、トレンチ型ＳＢＤ２２の隣り合う単位セル間には２つのＭＯＳセル領域Ｃ’が存在する。この２つのＭＯＳセル領域Ｃ’にそれぞれ、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルが少なくとも１つ以上配置される。したがって、トレンチゲート型ＭＯＳＦＥＴ２１と同一の半導体基板１０にトレンチ型ＳＢＤ２２の単位セルが間引いて配置されており、トレンチ型ＳＢＤ２２の単位セルの個数は従来構造（図１１，１２参照）よりも少なくなっている。
【００４９】
従来構造では、ＭＯＳセル領域Ｃ’の幅ｗ１０２が狭く、第１ｐ+型領域１０６の幅ｗ０１の半分の例えば０．３μｍ以上１．０μｍ以下程度である（ｗ１０２＝ｗ１０１／２）。そして、トレンチ型ＳＢＤ１２２の隣り合う単位セル間には、トレンチゲート型ＭＯＳＦＥＴ１２１の単位セルが１／２個しか配置されない。一方、本発明においては、トレンチ型ＳＢＤ２２の隣り合う単位セル間にトレンチゲート型ＭＯＳＦＥＴ２１の単位セルを２つ以上配置することができる。このため、半導体基板１０内のトレンチゲート型ＭＯＳＦＥＴ２１の密度（第１トレンチ７（ゲートトレンチ）の密度）を高くすることができる。
【００５０】
図１〜３には、トレンチ型ＳＢＤ２２の隣り合う単位セル間の各ＭＯＳセル領域Ｃ’にそれぞれ、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルを１つ配置した場合を示す。すなわち、図１には、半導体基板１０のおもて面から見て、トレンチゲート型ＭＯＳＦＥＴ２１の２つの単位セルおき（２つの第１トレンチ７おき）にトレンチ型ＳＢＤ２２の単位セルを１つ配置（第２トレンチ３１を１つ配置）したストライプ状に、第１，２トレンチ７，３１が配置された状態が図示されている。
【００５１】
トレンチ型ＳＢＤ２２の隣り合う単位セル間の各ＭＯＳセル領域Ｃ’にはそれぞれトレンチゲート型ＭＯＳＦＥＴ２１の単位セルを同じ個数ずつ配置することが好ましい。その理由は、トレンチ型ＳＢＤ２２の隣り合う単位セル間の一方のＭＯＳセル領域Ｃ’でトレンチゲート型ＭＯＳＦＥＴ２１の単位セルの個数を減らす場合はオン抵抗が増加してしまい、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルの個数を増やす場合はプロセス難易度を上げてしまうためである。また、同一のＭＯＳセル領域Ｃ’に配置されるすべての第１ｐ+型領域６ａは、その幅ｗ１が同じであることが好ましい。その理由は、同一のＭＯＳセル領域Ｃ’に配置されるいずれかの第１ｐ+型領域６ａの幅ｗ１を広げる場合は寄生抵抗が増加してしまい、いずれかの第１ｐ+型領域６ａの幅ｗ１を狭める場合は耐圧とアバランシェ耐量とが低下してしまうためである。
【００５２】
第２の条件は、１つのＭＯＳセル領域Ｃ’内に配置されたすべての第１ｐ+型領域６ａの幅ｗ１の合計Σｗ１を例えば２μｍ以上８μｍ以下程度とすることである。トレンチ型ＳＢＤ２２のオン時、トレンチ型ＳＢＤ２２の順方向電流は、導電層３２から、ｎ型電流拡散領域３の、隣り合う第１ｐ+型領域６ａ間の部分を通って、ｎ-型ドリフト領域２（またはｎ型電流拡散領域３）の、第１ｐ+型領域６ａの直下（ドレイン側）の部分２ａ（図４参照）へと流れる。このため、この部分２ａの長さ（＝１つのＭＯＳセル領域Ｃ’内に配置されたすべての第１ｐ+型領域６ａの幅ｗ１）が抵抗となり、当該部分２ａの抵抗値にトレンチ型ＳＢＤ２２のオン抵抗が悪影響を受ける。当該第２の条件の上限値は、当該部分２ａの抵抗値によるトレンチ型ＳＢＤ２２のオン抵抗への悪影響を抑制し、後述するようにトレンチゲート型ＭＯＳＦＥＴ２１の寄生ｐｎダイオードよりも早くトレンチ型ＳＢＤ２２をオンさせるための許容範囲である。第２の条件の下限値は、１つの第１ｐ+型領域６ａの幅ｗ１の範囲の上限値と同じである。
【００５３】
例えば、実施の形態１にかかる半導体装置の別の一例として、トレンチ型ＳＢＤ２２の隣り合う単位セル間の各ＭＯＳセル領域Ｃ’にそれぞれトレンチゲート型ＭＯＳＦＥＴ２１の単位セルを４つ配置した場合を図４に示す。図４は、実施の形態１にかかる半導体装置の別の一例の構造を示す断面図である。図４に示す一例においては、４つの第１ｐ+型領域６ａの幅ｗ１の合計Σｗ１が上記範囲内であればよい（すなわち、２μｍ≦４×ｗ１≦８μｍ）。第１ｐ+型領域６ａの幅ｗ１は、例えば０．６μｍ以上２．０μｍ以下程度であってもよい。
【００５４】
ｐ型炭化珪素層４２の内部には、すべてのメサ領域に、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域（不図示）がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、第１トレンチ７に接するように配置され、第１トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。また、ｎ+型ソース領域５は、第２トレンチ３１に接するように配置され、第２トレンチ３１の側壁において導電層３２に接する。ｐ型炭化珪素層４２の、ｎ+型ソース領域５およびｐ++型コンタクト領域以外の部分がｐ型ベース領域４である。
【００５５】
ゲート電極９は、図示省略する部分で半導体基板１０のおもて面に引き出され、ゲート電極パッド（不図示）に電気的に接続されている。層間絶縁膜１１は、ゲート電極９を覆う。層間絶縁膜１１は、第１トレンチ７の内部において、ゲート電極９上に設けられていてもよい。層間絶縁膜１１を第１トレンチ７の内部に配置することで、トレンチゲート型ＭＯＳＦＥＴ２１のセルピッチをさらに短縮することができる。
【００５６】
ソース電極１２は、ｎ+型ソース領域５、ｐ++型コンタクト領域および導電層３２に接し、これらに電気的に接続されている。ソース電極１２は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。ソース電極１２は、例えばソース電極パッドを兼ねる。半導体基板１０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）には、ドレイン電極１３が設けられている。
【００５７】
次に、実施の形態１にかかる半導体装置の動作について説明する。トレンチゲート型ＭＯＳＦＥＴ２１のｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードの順方向バイアス時、トレンチ型ＳＢＤ２２は、トレンチゲート型ＭＯＳＦＥＴ２１の上記寄生ｐｎダイオードよりも低い電圧で、当該寄生ｐｎダイオードよりも早くオンする。このため、トレンチゲート型ＭＯＳＦＥＴ２１のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ+型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）にベース電流が流れず、当該寄生ｎｐｎバイポーラトランジスタは動作しない。したがって、当該寄生ｎｐｎバイポーラトランジスタによる順方向劣化が生じない。かつ、当該寄生ｎｐｎバイポーラトランジスタによるターンオン損失（逆回復損失）を低減させることができる。
【００５８】
上述した実施の形態１にかかる半導体装置は、一般的なトレンチゲート型ＭＯＳＦＥＴの製造方法において、トレンチ型ＳＢＤ２２を構成する第２トレンチ３１の形成と、第２トレンチ３１への導電層３２の埋め込みと、を行えばよい。第２トレンチ３１は、ゲートトレンチである第１トレンチ７と同時に形成してもよいし、第１トレンチ７の形成と異なるタイミングで形成してもよい。第１，２ｐ+型領域６ａ，６ｂおよびｐ+型連結領域６ｃは、ｎ+型出発基板１上にエピタキシャル成長させたｎ-型炭化珪素層４１に、ｐ型不純物のイオン注入により形成すればよい。このとき、ｎ-型炭化珪素層４１を２回に分けてエピタキシャル成長させて段階的に厚さを厚くしてもよい。この場合、ｎ-型炭化珪素層４１の１層目のエピタキシャル成長後に第１ｐ+型領域６ａおよびｐ+型連結領域６ｃを形成し、ｎ-型炭化珪素層４１の２層目のエピタキシャル成長後に第２ｐ+型領域６ｂを形成することができる。
【００５９】
以上、説明したように、実施の形態１によれば、トレンチゲート型ＭＯＳＦＥＴと同一の半導体基板（半導体チップ）にトレンチ型ＳＢＤを配置することで、順方向特性劣化の抑制および逆回復損失の低減を図ることができる。また、実施の形態１によれば、トレンチ型ＳＢＤの単位セルを、トレンチゲート型ＭＯＳＦＥＴの単位セルの２つ以上おきに配置することで、半導体チップ内のトレンチゲート型ＭＯＳＦＥＴの密度を高くすることができる。これにより、トレンチゲート型ＭＯＳＦＥＴの単位セルとトレンチ型ＳＢＤの単位セルとを交互に配置する従来構造と比べて、オン抵抗の増加を抑制することができる。したがって、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減を両立させることができる。
【００６０】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図５は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。図６は、図５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図５の切断線Ａ−Ａ’における断面構造は、図２と同様である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ｐ+型領域を設けない点である。すなわち、第１ｐ+型領域６ａのｐ+型連結領域６ｃとｐ型炭化珪素層４２（ｐ型ベース領域４）との間はｎ型電流拡散領域３である。
【００６１】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。実施の形態２によれば、チャネル領域の表面積が大きくなるため、トレンチゲート型ＭＯＳＦＥＴの電流能力を向上させることができる。
【００６２】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図７は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１トレンチ７が深さ方向Ｚにｎ型電流拡散領域３を介して第１ｐ+型領域６ａと対向する点である。すなわち、第１ｐ+型領域６ａは、第１トレンチ７と離して配置されている。第２トレンチ３１は、第１トレンチ７よりも深くして、基板おもて面から第１ｐ+型領域６ａに達する深さで設けてもよい。
【００６３】
実施の形態３においては、トレンチ型ＳＢＤ２２のオン時、トレンチ型ＳＢＤ２２の順方向電流は、導電層３２から、ｎ型電流拡散領域３の、第１ｐ+型領域６ａと第１トレンチ７の底面との間の部分５１へと流れる。すなわち、トレンチ型ＳＢＤ２２の順方向電流はｎ-型ドリフト領域２の、第１ｐ+型領域６ａの直下の部分には流れない。このため、トレンチ型ＳＢＤ２２のオン抵抗は、ｎ-型ドリフト領域２の、第１ｐ+型領域６ａの直下（ドレイン側）の部分の抵抗値の悪影響を受けない。したがって、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルおよびトレンチ型ＳＢＤ２２の単位セルの配置を設計するにあたって、上記第２の条件の制約がなくなる。
【００６４】
実施の形態３を実施の形態２に適用してもよい。
【００６５】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、第１ｐ+型領域をゲートトレンチ（第１トレンチ）と離して配置することで、トレンチゲート型ＭＯＳＦＥＴ２１の単位セルおよびトレンチ型ＳＢＤ２２の単位セルの配置の自由度が高くなる。
【００６６】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第１トレンチ７の底面と第１ｐ+型領域６ａとの間に、第１ｐ+型領域６ａと離してｐ+型領域（第４半導体領域）５２が設けられている点である。
【００６７】
ｐ+型領域５２は、第１トレンチ７の底面に接し、第１トレンチ７の底面のゲート絶縁膜８を介してゲート電極９に対向する。また、ｐ+型領域５２の、ゲート絶縁膜８に接する部分以外の部分は、ｎ型電流拡散領域３に覆われている。ｐ+型領域５２の幅ｗ５は、第１トレンチ７の幅ｗ１１よりも狭い。
【００６８】
実施の形態４を実施の形態２に適用してもよい。
【００６９】
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態４によれば、第１トレンチの底面と第１ｐ+型領域との間に、第１ｐ+型領域と離してｐ+型領域を設けることで、帰還容量（ゲート・ドレイン間容量）を低減することができる。
【００７０】
（実施例）
次に、上記第２の条件の上限値について検証した。図９は、同一の半導体基板に配置されたｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。図９の横軸は、図１０のｐｉｎダイオード６０ａおよびユニポーラ素子６０ｂ間の距離である。図９の縦軸はユニポーラ素子６０ｂの電流量に対する半導体基板６５に配置されたバイポーラ素子（不図示）の電流量の割合（＝バイポーラ素子の電流量／ユニポーラ素子の電流量）である。当該電流量の割合が１×１０-1以上の範囲Ｆであることは、バイポーラ電流が流れることを意味する。
【００７１】
図１０は、図９の検証に用いた試料の断面構造を示す断面図である。図１０に示す試料は、バイポーラ素子（不図示）と同一の半導体基板６５にユニポーラ素子６０ｂを内蔵する。半導体基板６５は、炭化珪素からなるｎ+型出発基板６１にｎ-型層６２をエピタキシャル成長させた炭化珪素エピタキシャル基板である。ｎ-型層６２の、ｎ+型出発基板６１側に対して反対側の表面層（半導体基板６５のおもて面の表面層）に、２つのｐ型領域６３を互いに離して選択的に形成した。当該２つのｐ型領域６３に挟まれた部分（以下、ＪＦＥＴ領域とする）６４の幅ｗJFETを１．０μｍとした。
【００７２】
同一の半導体基板６５に配置された図示省略するバイポーラ素子を、本発明のトレンチゲート型ＭＯＳＦＥＴ２１のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ+型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）と仮定する。ｐ型領域６３とｎ-型層６２およびｎ+型出発基板６１とのｐｎ接合で形成されるｐｉｎダイオード６０ａを、本発明のトレンチゲート型ＭＯＳＦＥＴ２１のｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードと仮定する。ＪＦＥＴ領域６４と導電層（不図示）とからなるユニポーラ素子６０ｂを、本発明のトレンチ型ＳＢＤ２２と仮定する。
【００７３】
図１０に示す試料においてバイポーラ素子をオンしたときに、ユニポーラ素子６０ｂの電流量に対する半導体基板６５に配置されたバイポーラ素子の電流量の割合と、ｐｉｎダイオード６０ａとユニポーラ素子６０ｂとの距離Ｅと、の関係を図９に示す。ｐｉｎダイオード６０ａとユニポーラ素子６０ｂとの距離Ｅは、本発明の上記第２の条件である１つのＭＯＳセル領域Ｃ’内に配置されたすべての第１ｐ+型領域６ａの幅ｗ１の合計Σｗ１に相当する。図９には、ユニポーラ素子６０ｂの電流量に対する半導体基板６５に配置されたバイポーラ素子の電流量の割合を、バイポーラ素子の臨界電流密度Ｊｃを種々変更して測定した結果を示す。
【００７４】
図９に示す結果より、ｐｉｎダイオード６０ａとユニポーラ素子６０ｂとの距離Ｅが離れるほど、バイポーラ電流が流れやすいことが確認された。その理由は、当該距離Ｅの長さ分だけｎ-型層６２が抵抗となり、ユニポーラ素子６０ｂのオン抵抗が増加するからである。この結果はバイポーラ素子の臨界電流密度Ｊｃを大きくするほど顕著にあらわれるが、バイポーラ素子の臨界電流密度Ｊｃを例えば３０００Ａ／ｃｍ2と高くした場合であっても、ｐｉｎダイオード６０ａとユニポーラ素子６０ｂとの距離Ｅが８μｍ以下であれば、バイポーラ電流が流れないことが確認された。したがって、本発明においては、１つのＭＯＳセル領域Ｃ’内に配置されたすべての第１ｐ+型領域６ａの幅ｗ１の合計Σｗ１が８μｍ以下であれば、バイポーラ電流が流れないことがわかる。
【００７５】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、炭化珪素からなる出発基板に炭化珪素層をエピタキシャル成長させてなる炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００７６】
以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。
【符号の説明】
【００７７】
１  ｎ+型出発基板
２  ｎ-型ドリフト領域
２ａ  ｎ-型ドリフト領域の、第１ｐ+型領域の直下の部分
３  ｎ型電流拡散領域
４  ｐ型ベース領域
５  ｎ+型ソース領域
６ａ  第１，２トレンチの底面を覆うｐ+型領域（第１ｐ+型領域）
６ｂ  第１ｐ+型領域のｐ+型連結領域とｐ型ベース領域との間のｐ+型領域（第２ｐ+型領域）
６ｃ  第１ｐ+型領域のｐ+型連結領域
７  第１トレンチ（ゲートトレンチ）
８  ゲート絶縁膜
９  ゲート電極
１０  半導体基板
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
２１  トレンチゲート型ＭＯＳＦＥＴ
２２  トレンチ型ＳＢＤ
３１  第２トレンチ（トレンチ型ＳＢＤを埋め込んだトレンチ）
３２  導電層
３３  ショットキー接合
４１  ｎ-型炭化珪素層
４２  ｐ型炭化珪素層
５１  ｎ型電流拡散領域の、第１ｐ+型領域と第１トレンチの底面との間の部分
５２  第１ｐ+型領域と第１トレンチの底面との間のｐ+型領域
Ｃ'  ＭＯＳセル領域
ｗ１  第１ｐ+型領域の幅
ｗ２  第２ｐ+型領域の幅
ｗ３  第１ｐ+型領域のｐ+型連結領域の幅
ｗ４  １つのトレンチ（第１トレンチまたは第２トレンチ）を挟んで隣り合うメサ領域の中心間の距離（トレンチゲート型ＭＯＳＦＥＴのセルピッチ）
ｗ５  第１ｐ+型領域と第１トレンチの底面との間のｐ+型領域の幅
ｗ１１  第１，２トレンチの幅
ｗ２１  最も第２トレンチ側に配置された第１トレンチの底面を覆う第１ｐ+型領域の、当該隣り合う第２トレンチ側の端部間の幅
ｗ２２  ＭＯＳセル領域の幅
Ｘ  半導体基板のおもて面に平行な方向に第１ｐ+型領域および第１，２トレンチがストライプ状に延びる方向（第１方向）
Ｙ  半導体基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向）
Ｚ  深さ方向
【図１】
2019071314.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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