(57)【要約】【課題】従来よりもプリチューン電圧誤差を小さくすることができるＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路１０は、所定の周波数の基準信号を生成する基準信号生成部１１と、入力電圧に応じた発振周波数の信号を出力するＶＣＯ１３と、基準信号生成部１１及びＶＣＯ１３の各出力信号を比較して位相誤差信号を出力するＰＦＤ１２と、位相誤差信号を積分して第１の積分信号を出力する第１の積分回路２０と、第１の積分回路２０とＶＣＯ１３との間に直列に接続された抵抗３１を有し第１の積分信号を積分して第２の積分信号をＶＣＯ１３に出力する第２の積分回路３０と、ＶＣＯ１３の発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成部１５と、抵抗３１の両端の電位差とプリチューン電圧とを加算してプリチューン電圧を補正した補正プリチューン電圧を生成しＶＣＯ１３に出力する加算器４１と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
予め定められた周波数の信号を生成する信号生成手段（１１）と、
入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１３）と、
前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
前記位相誤差信号を積分する積分手段（２０）と、
前記積分手段と前記電圧制御発振器との間に直列に接続された抵抗（３１）と、
前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成手段（１５）と、
前記抵抗の両端の電位差と前記プリチューン電圧とを加算して前記プリチューン電圧を補正した補正プリチューン電圧を生成し前記電圧制御発振器に出力するプリチューン電圧補正手段（４１、５０）と、
を備えたことを特徴とするＰＬＬ回路（１０、１０Ａ）。
【請求項２】
前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記補正プリチューン電圧の出力を停止する補正プリチューン電圧出力停止手段（７０）をさらに備えたことを特徴とする請求項１に記載のＰＬＬ回路（１０Ａ）。
【請求項３】
請求項１に記載の積分手段を第１の積分信号を出力する第１の積分手段として備え、
前記抵抗を有し前記第１の積分信号を積分して第２の積分信号を前記電圧制御発振器に出力する第２の積分手段（３０）をさらに備えたことを特徴とする請求項１又は請求項２に記載のＰＬＬ回路。
【請求項４】
前記補正プリチューン電圧を所定の値に制限する補正プリチューン電圧制限手段（４７）をさらに備えたことを特徴とする請求項１から請求項３までのいずれか１項に記載のＰＬＬ回路。
【請求項５】
前記プリチューン電圧補正手段は、前記抵抗の両端の電位差を差動増幅する差動増幅回路（５０）を備え、
前記補正プリチューン電圧制限手段は、前記差動増幅回路に供給する電源電圧を調整することにより前記補正プリチューン電圧を所定の値に制限するものであることを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
請求項１から請求項５までのいずれか１項に記載のＰＬＬ回路を備えたことを特徴とする測定装置（８０、９０）。
【請求項７】
前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものであることを特徴とする請求項６に記載の測定装置。
【請求項８】
請求項１から請求項５までのいずれか１項に記載のＰＬＬ回路の制御方法であって、
予め定められた周波数の信号を生成する信号生成ステップ（Ｓ１１）と、
入力電圧に応じた周波数の信号を出力する周波数信号出力ステップ（Ｓ１８）と、
前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相誤差信号出力ステップ（Ｓ１３）と、
前記位相誤差信号を積分する積分ステップ（Ｓ１４）と、
前記電圧制御発振器の発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成ステップ（Ｓ１２）と、
前記抵抗の両端の電位差と前記プリチューン電圧とを加算して前記プリチューン電圧を補正した補正プリチューン電圧を生成し前記電圧制御発振器に出力するプリチューン電圧補正ステップ（Ｓ１７）と、
を含むことを特徴とするＰＬＬ回路の制御方法。
【請求項９】
前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記補正プリチューン電圧の出力を停止する補正プリチューン電圧出力停止ステップ（Ｓ１９）をさらに含むことを特徴とする請求項８に記載のＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法に関する。
【背景技術】
【０００２】
従来、例えば、スペクトラムアナライザや信号発生器等の測定装置には、発振回路として位相同期ループ（Phase Locked Loop：ＰＬＬ）回路が用いられているものがある。一般に、ＰＬＬ回路は、電圧制御発振器を備え、電圧制御発振器の発振周波数を速やかに希望周波数にロックするために、例えばＤＡＣ（デジタルアナログコンバータ）を使用して発振周波数を予め調整（プリチューン）する構成を有している（例えば、特許文献１参照）。
【０００３】
特許文献１に記載のプリチューン装置は、プリチューン電圧を発生するＤＡＣと、プリチューン電圧の電圧制御発振器への供給をオン又はオフにするスイッチと、複数の積分回路のいずれか１つを選択する積分回路選択スイッチと、を備えている。この構成により、特許文献１に記載のものは、より正確なプリチューンを行うことで動作安定化とロック時間の短縮化を図ることができるようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１１１６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のものでは、経時変化等により、プリチューン電圧と、希望周波数発振時の電圧制御発振器の入力電圧との間に電圧誤差（プリチューン電圧誤差）が生じるので、そのプリチューン電圧誤差に起因する積分回路の電流をゼロにするための、プリチューン電圧誤差を小さくする回路が望まれていた。また、プリチューン電圧誤差に起因する積分回路の電流をゼロにするための周波数引き込み時間を短縮するためにも、プリチューン電圧誤差を小さくする回路が望まれていた。
【０００６】
本発明は、前述のような事情に鑑みてなされたものであり、従来よりもプリチューン電圧誤差を小さくすることができるＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１に係るＰＬＬ回路は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１３）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記位相誤差信号を積分する積分手段（２０）と、前記積分手段と前記電圧制御発振器との間に直列に接続された抵抗（３１）と、前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成手段（１５）と、前記抵抗の両端の電位差と前記プリチューン電圧とを加算して前記プリチューン電圧を補正した補正プリチューン電圧を生成し前記電圧制御発振器に出力するプリチューン電圧補正手段（４１、５０）と、を備えた構成を有している。
【０００８】
この構成により、本発明の請求項１に係るＰＬＬ回路は、積分手段と電圧制御発振器との間に直列に接続された抵抗の両端の電位差とプリチューン電圧とを加算してプリチューン電圧を補正した補正プリチューン電圧を生成し電圧制御発振器に出力するので、従来よりもプリチューン電圧誤差を小さくすることができる。
【０００９】
本発明の請求項２に係るＰＬＬ回路は、前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記補正プリチューン電圧の出力を停止する補正プリチューン電圧出力停止手段（７０）をさらに備えた構成を有している。
【００１０】
この構成により、本発明の請求項２に係るＰＬＬ回路は、抵抗の両端の電位差が０Ｖ付近になった場合には、補正プリチューン電圧の出力を自動的に停止することができる。
【００１１】
本発明の請求項３に係るＰＬＬ回路は、請求項１に記載の積分手段を第１の積分信号を出力する第１の積分手段として備え、前記抵抗を有し前記第１の積分信号を積分して第２の積分信号を前記電圧制御発振器に出力する第２の積分手段（３０）をさらに備えた構成を有している。
【００１２】
この構成により、本発明の請求項３に係るＰＬＬ回路は、第２の積分手段が有する抵抗の両端の電位差に基づいて、従来よりもプリチューン電圧誤差を小さくすることができる。
【００１３】
本発明の請求項４に係るＰＬＬ回路は、前記補正プリチューン電圧を所定の値に制限する補正プリチューン電圧制限手段（４７）をさらに備えた構成を有している。
【００１４】
この構成により、本発明の請求項４に係るＰＬＬ回路は、チューニング電圧をより短時間で確実に収束させることができる。
【００１５】
本発明の請求項５に係るＰＬＬ回路は、前記プリチューン電圧補正手段は、前記抵抗の両端の電位差を差動増幅する差動増幅回路（５０）を備え、前記補正プリチューン電圧制限手段は、前記差動増幅回路に供給する電源電圧を調整することにより前記補正プリチューン電圧を所定の値に制限するものである構成を有している。
【００１６】
この構成により、本発明の請求項５に係るＰＬＬ回路は、差動増幅回路に供給する電源電圧を調整することにより、チューニング電圧をより短時間で確実に収束させることができる。
【００１７】
本発明の請求項６に係る測定装置は、請求項１から請求項５までのいずれか１項に記載のＰＬＬ回路を備えた構成が好ましい。
【００１８】
本発明の請求項７に係る測定装置は、前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものである構成を有している。
【００１９】
この構成により、本発明の請求項７に係る測定装置は、従来よりもプリチューン電圧誤差を小さくすることができるＰＬＬ回路により局部発振信号を生成できるので、従来よりも短時間で周波数の切り替えが可能となる。
【００２０】
本発明の請求項８に係るＰＬＬ回路の制御方法は、請求項１から請求項５までのいずれか１項に記載のＰＬＬ回路の制御方法であって、予め定められた周波数の信号を生成する信号生成ステップ（Ｓ１１）と、入力電圧に応じた周波数の信号を出力する周波数信号出力ステップ（Ｓ１８）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相誤差信号出力ステップ（Ｓ１３）と、前記位相誤差信号を積分する積分ステップ（Ｓ１４）と、前記電圧制御発振器の発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成ステップ（Ｓ１２）と、前記抵抗の両端の電位差と前記プリチューン電圧とを加算して前記プリチューン電圧を補正した補正プリチューン電圧を生成し前記電圧制御発振器に出力するプリチューン電圧補正ステップ（Ｓ１７）と、を含む構成を有している。
【００２１】
この構成により、本発明の請求項８に係るＰＬＬ回路の制御方法は、抵抗の両端の電位差とプリチューン電圧とを加算してプリチューン電圧を補正した補正プリチューン電圧を生成し電圧制御発振器に出力するので、従来よりもプリチューン電圧誤差を小さくすることができる。
【００２２】
本発明の請求項９に係るＰＬＬ回路の制御方法は、前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記補正プリチューン電圧の出力を停止する補正プリチューン電圧出力停止ステップ（Ｓ１９）をさらに含む構成を有している。
【００２３】
この構成により、本発明の請求項９に係るＰＬＬ回路の制御方法は、抵抗の両端の電位差が０Ｖ付近になった場合には、補正プリチューン電圧の出力を自動的に停止することができる。
【発明の効果】
【００２４】
本発明は、従来よりもプリチューン電圧誤差を小さくすることができるという効果を有するＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することができるものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態としてのＰＬＬ回路の構成図である。
【図２】従来のＰＬＬ回路の構成図である。
【図３】本発明の第１実施形態としてのＰＬＬ回路と、従来のＰＬＬ回路とにおけるプリチューン動作の比較説明図である。
【図４】本発明の第１実施形態におけるＰＬＬ回路の制御方法を説明するためのフローチャートである。
【図５】本発明の第１実施形態の変形例における積分回路の一例を示す図である。
【図６】本発明の第２実施形態としてのＰＬＬ回路の構成図である。
【図７】本発明の第２実施形態における補正プリチューン電圧制限部の機能説明図である。
【図８】本発明の第３実施形態としての信号分析装置のブロック構成図である。
【図９】本発明の第４実施形態としての信号発生装置のブロック構成図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法の実施形態について、図面を用いて説明する。
【００２７】
（第１実施形態）
まず、本発明に係るＰＬＬ回路の第１実施形態における構成について説明する。
【００２８】
図１に示すように、本実施形態におけるＰＬＬ回路１０は、基準信号生成部１１、位相周波数比較器（Phase Frequency Detector：ＰＦＤ）１２、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）１３、帰還回路１４、プリチューン電圧生成部１５、第１の積分回路２０、第２の積分回路３０、プリチューン電圧制御部４０を備えている。
【００２９】
基準信号生成部１１は、予め定められた周波数の基準信号を生成し、ＰＦＤ１２に出力するようになっている。この基準信号生成部１１は、信号生成手段の一例である。
【００３０】
ＰＦＤ１２は、基準信号生成部１１の出力信号と帰還回路１４の出力信号とを比較して位相誤差信号を第１の積分回路２０に出力するようになっている。このＰＦＤ１２は、位相周波数比較器の一例である。
【００３１】
第１の積分回路２０は、ＰＦＤ１２が出力した位相誤差信号を積分し、第１の積分信号として第２の積分回路３０に出力するようになっている。この第１の積分回路２０は、例えば、ループフィルタで構成され、オペアンプ（演算増幅器）２１、コンデンサ２２、抵抗２３を有している。なお、第１の積分回路２０は、積分手段、第１の積分手段の一例である。
【００３２】
第２の積分回路３０は、第１の積分回路２０が出力した第１の積分信号を積分し、第２の積分信号としてＶＣＯ１３に出力するようになっている。この第２の積分回路３０は、抵抗３１、コンデンサ３２及び抵抗３３を有している。抵抗３１は、第１の積分回路２０とＶＣＯ１３との間に直列に接続されている。抵抗３１のＶＣＯ１３側の端子は、コンデンサ３２及び抵抗３３を介して接地されている。なお、第２の積分回路３０は、第２の積分手段の一例である。
【００３３】
ＶＣＯ１３は、第２の積分回路３０からの入力電圧に応じた発振周波数の信号を帰還回路１４に出力するとともに、ＰＬＬ回路１０の出力信号Ｌとして出力するようになっている。このＶＣＯ１３は、電圧制御発振器の一例である。
【００３４】
帰還回路１４は、ＰＦＤ１２に入力される比較周波数を生成する手段として、例えば、入力周波数をＮ分周する分周器、又は、周波数変換を行うミキサ等を含むものである。なお、帰還回路１４は、ＶＣＯ１３の出力信号をＰＦＤ１２に直接フィードバックするものであってもよい。
【００３５】
プリチューン電圧生成部１５は、例えばＤＡＣで構成され、ＶＣＯ１３の発振周波数を予め調整するためのプリチューン電圧を生成するようになっている。このプリチューン電圧生成部１５は、プリチューン電圧生成手段の一例である。本実施形態では、プリチューン電圧生成部１５が生成したプリチューン電圧は、プリチューン電圧制御部４０によって補正された後にＶＣＯ１３に入力される構成となっている。
【００３６】
プリチューン電圧制御部４０は、差動増幅回路５０、加算器４１、増幅回路６０、出力停止部７０を備えている。
【００３７】
差動増幅回路５０は、第２の積分回路３０が有する抵抗３１の両端の電位差を差動増幅し、差動増幅した電位差を帰還電圧として加算器４１に出力するようになっている。抵抗３１の両端の電位差は、第１の積分回路２０の出力電圧Ｖ１と、第２の積分回路３０の出力電圧Ｖ２との差である。この電位差は、ＶＣＯ１３に対するチャージ電流又はディスチャージ電流によって発生する。出力信号Ｌの周波数を設定変更してからＶＣＯ１３のチューニング電圧（入力電圧）が収束するまでは、Ｖ１＜Ｖ２の期間とＶ１＞Ｖ２の期間とが交互に現れる。ＶＣＯ１３のチューニング電圧が収束するとＶ１＝Ｖ２となり、抵抗３１の両端の電位差は０Ｖになる。
【００３８】
具体的には、差動増幅回路５０は、オペアンプ５１、抵抗５２〜５５、コンデンサ５６及び５７を有する。オペアンプ５１の非反転入力端子（＋入力端子）は、抵抗５２を介して抵抗３１の一方の端子に接続されるとともに、コンデンサ５６及び抵抗５４を介して接地されている。オペアンプ５１の反転入力端子（−入力端子）は、抵抗５３を介して抵抗３１の他方の端子に接続されるとともに、コンデンサ５７及び抵抗５５を介してオペアンプ５１の出力端子に接続されている。オペアンプ５１の出力端子は、加算器４１に接続されている。
【００３９】
加算器４１は、差動増幅回路５０が差動増幅した抵抗３１の両端の電位差Ｖｄと、プリチューン電圧生成部１５が生成したプリチューン電圧Ｖｐとを加算し、増幅回路６０に出力するようになっている。
【００４０】
前述の差動増幅回路５０及び加算器４１は、抵抗３１の両端の電位差とプリチューン電圧とを加算してプリチューン電圧を補正した補正プリチューン電圧を生成するものであって、プリチューン電圧補正手段の一例である。
【００４１】
増幅回路６０は、加算器４１の出力信号を増幅して出力するようになっている。この増幅回路６０は、オペアンプ６１、抵抗６２及び６３を有している。オペアンプ６１の非反転入力端子（＋入力端子）は、加算器４１に接続されている。オペアンプ６１の反転入力端子（−入力端子）は、抵抗６２を介してオペアンプ６１の出力端子に接続されるとともに、抵抗６３を介して接地されている。オペアンプ６１の出力端子は、抵抗４２を介して出力停止部７０のスイッチ７４（後述）に接続されている。
【００４２】
出力停止部７０は、電位差検出回路７１、抵抗７２、コンデンサ７３、スイッチ７４を備えている。この出力停止部７０は、補正プリチューン電圧出力停止手段の一例である。
【００４３】
電位差検出回路７１は、第２の積分回路３０が有する抵抗３１の両端の電位差を検出するようになっている。この電位差検出回路７１は、抵抗３１の両端の電位差が０Ｖのときにハイレベルの信号を出力するものであり、例えばコンパレータ回路を用いた簡易な構成で実現可能である。
【００４４】
電位差検出回路７１の出力側には抵抗７２の一端が接続され、抵抗７２の他端は、スイッチ７４の制御端子に接続されるとともに、コンデンサ７３を介して接地されている。
【００４５】
スイッチ７４は、電位差検出回路７１からの切替制御信号Ｃに従って動作するようになっている。具体的には、スイッチ７４は、電位差検出回路７１からの切替制御信号Ｃに従って、補正プリチューン電圧をＶＣＯ１３に出力する期間はオン状態、ＶＣＯ１３のチューニング電圧が収束した後はオフ状態に設定されるものである。
【００４６】
以上の構成により、出力停止部７０は、抵抗３１の両端の電位差が０Ｖとなった場合には、スイッチ７４をオン状態からオフ状態に切り替えるための切替制御信号Ｃをスイッチ７４に出力することができ、補正プリチューン電圧のＶＣＯ１３への出力を自動的に停止することができる。
【００４７】
本実施形態において、抵抗３１の両端の電位差が０Ｖとなった場合とは、電位差が０Ｖと完全に一致した場合のみを意味するのではなく、ＶＣＯ１３のチューニング電圧が収束したとみなしても実用上問題のない電位差であればよい。すなわち、出力停止部７０は、抵抗３１の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に、補正プリチューン電圧のＶＣＯ１３への出力を停止するものである。
【００４８】
なお、電位差検出回路７１が、抵抗３１の両端の電位差が０Ｖのときに出力するハイレベルの信号は、コンデンサ４３の充電時間を経てスイッチ７４に出力される。そのため、抵抗３１の両端の電位差が瞬間的に０Ｖとなった場合ではコンデンサ７３が満充電されず、出力停止部７０は切替制御信号Ｃをスイッチ７４に出力しない。
【００４９】
次に、プリチューン動作について、従来のＰＬＬ回路と、本実施形態のＰＬＬ回路１０とを比較して説明する。
【００５０】
まず、従来のＰＬＬ回路の構成を図２に示す。図２に示すように、従来のＰＬＬ回路１は、本実施形態におけるプリチューン電圧制御部４０（図１参照）に代えて、スイッチ７４と、このスイッチ７４を制御する制御回路２と、を備えている。
【００５１】
制御回路２は、プリチューンの開始時にスイッチ７４をオンにし、プリチューンの終了時にスイッチ７４をオフにするようになっている。なお、従来のＰＬＬ回路１のその他の構成は、本実施形態と同じとしている。
【００５２】
次に、図３を用いてプリチューン動作を比較説明する。図３は、プリチューン動作時における第１の積分回路２０及び第２の積分回路３０の出力電圧について、従来のＰＬＬ回路１（図３（ａ））及び本実施形態のＰＬＬ回路１０（図３（ｂ））の実験データを模式的に表したものである。図３（ａ）及び（ｂ）では、時刻ｔ＝０で周波数設定変更とプリチューン電圧の印加とを開始し、第１の積分回路２０及び第２の積分回路３０の出力電圧をそれぞれＶ１及びＶ２、目標電圧をＶｔ、プリチューン電圧をＶｐ、Ｖ１及びＶ２の初期値をＶ０で示しＶｔ＜Ｖ０としている。
【００５３】
図３（ａ）に示すように、従来のＰＬＬ回路１では、第１の積分回路２０の出力電圧Ｖ１は、時間の経過とともに、目標電圧Ｖｔに対して上下に変動しながら収束していく。一方、第２の積分回路３０の出力電圧Ｖ２は、時間の経過とともに、第１の積分回路２０の出力電圧Ｖ１よりも緩やかに目標電圧Ｖｔに向かって低下し、目標電圧Ｖｔの近傍で変動しながら収束していく。
【００５４】
従来のＰＬＬ回路１では、目標電圧Ｖｔとプリチューン電圧Ｖｐとに誤差（プリチューン電圧誤差）があるため、第２の積分回路３０の出力電圧Ｖ２が目標電圧Ｖｔとほぼ一致した時刻ｔ１でプリチューン電圧Ｖｐの印加が制御回路２によりオフにされる。この時刻ｔ１は、予め実験により求められた時刻である。
【００５５】
図示のように、第２の積分回路３０の出力電圧Ｖ２（ＶＣＯ１３のチューニング電圧）は、プリチューン電圧Ｖｐの印加がオフにされた時刻ｔ１以降も変動し、収束するのに時間を要する。そのため、従来のＰＬＬ回路１では、想定し得る最大のプリチューン電圧誤差が発生する場合でも、ＶＣＯ１３のチューニング電圧が十分に収束するよう設定されるため、図示のように待ち時間が設けられる。その結果、従来は、ほとんどの場合で過剰な待ち時間となっていた。
【００５６】
これに対し、図３（ｂ）に示すように、本実施形態のＰＬＬ回路１０は、プリチューン電圧Ｖｐを補正する構成を有するので、目標電圧Ｖｔに対して上下に変動しながら収束していく。
【００５７】
具体的には、プリチューン電圧Ｖｐが補正された補正プリチューン電圧Ｖｐｃは、時間の経過とともに、抵抗３１の両端の電位差（Ｖ１とＶ２との差）により補正されて変動する。図示のように、補正プリチューン電圧Ｖｐｃは、Ｖ１＜Ｖ２の時間領域では下降し、Ｖ１＞Ｖ２の時間領域では上昇し、時間の経過とともにＶ２の値に近づきながら、Ｖ２が収束するのと同様に変動し、最終的には時刻ｔ３で目標電圧Ｖｔと一致する。その結果、本実施形態のＰＬＬ回路１０では、従来よりも短時間で、プリチューン電圧誤差が０Ｖの状態で補正プリチューン電圧の印加をオフにでき、即座に希望の周波数にロックした状態にすることができる。
【００５８】
さらに、本実施形態のＰＬＬ回路１０は、出力停止部７０を備えているので、プリチューン電圧Ｖｐが自動的に補正された後に補正プリチューン電圧Ｖｐｃの印加を自動的にオフにでき、ＶＣＯ１３のチューニング電圧が収束した状態を得ることができる。
【００５９】
次に、本実施形態におけるＰＬＬ回路１０の動作について、図４を用いて説明する。図４は、本実施形態におけるＰＬＬ回路１０の制御方法を説明するためのフローチャートである。なお、初期状態においてスイッチ７４はオン状態であるとする。
【００６０】
基準信号生成部１１は、予め定められた周波数の基準信号を生成し（ステップＳ１１）、ＰＦＤ１２に出力する。
【００６１】
プリチューン電圧生成部１５は、所定のプリチューン電圧Ｖｐを生成し（ステップＳ１２）、加算器４１に出力する。
【００６２】
ＰＦＤ１２は、基準信号生成部１１及び帰還回路１４の各出力信号の位相を比較して位相差を求め、位相差に応じた信号レベルの信号を第１の積分回路２０に出力する（ステップＳ１３）。
【００６３】
第１の積分回路２０は、ＰＦＤ１２が出力した位相誤差信号を積分し、第１の積分信号（Ｖ１）として第２の積分回路３０に出力する（ステップＳ１４）。
【００６４】
第２の積分回路３０は、第１の積分回路２０が出力した第１の積分信号を積分し、第２の積分信号（Ｖ２）としてＶＣＯ１３に出力する（ステップＳ１５）。ここで、プリチューン電圧制御部４０の差動増幅回路５０は、第２の積分回路３０が有する抵抗３１の両端の電位差を差動増幅し、差動増幅した電位差Ｖｄを帰還電圧として加算器４１に出力する。加算器４１は、プリチューン電圧Ｖｐと電位差Ｖｄとを加算して増幅回路６０に出力し、増幅回路６０は入力電圧を増幅して補正プリチューン電圧Ｖｐｃを出力する。
【００６５】
電位差検出回路７１は、第２の積分回路３０が有する抵抗３１の両端の電位差を検出し（ステップＳ１６）、その電位差が０Ｖではない場合には、プリチューン電圧制御部４０は、補正プリチューン電圧ＶｐｃをＶＣＯ１３に出力する（ステップＳ１７）。
【００６６】
ＶＣＯ１３は、入力電圧に応じた発振周波数の信号を帰還回路１４に出力するとともに、ＰＬＬ回路１０の出力信号Ｌとして出力し（ステップＳ１８）、ステップＳ１３の処理に戻る。
【００６７】
一方、ステップＳ１６において、抵抗３１の両端の電位差が０Ｖの場合には、電位差検出回路７１は、スイッチ７４をオフ状態に切り替え、補正プリチューン電圧の印加を停止する（ステップＳ１９）。
【００６８】
以上のように、本実施形態におけるＰＬＬ回路１０は、第１の積分回路２０とＶＣＯ１３との間に直列に接続された抵抗３１の両端の電位差とプリチューン電圧とを加算してプリチューン電圧を補正した補正プリチューン電圧を生成しＶＣＯ１３に出力するので、従来よりもプリチューン電圧誤差を小さくすることができる。
【００６９】
（変形例）
図５は、第２の積分回路３０（図１参照）に代わる積分回路３０ａを示している。積分回路３０ａは、第２の積分回路３０の抵抗３１を複数個、例えば任意の２つの抵抗値に分割した２個の抵抗３１ａ及び３１ｂを有する。この構成においても、抵抗３１ａ又は３１ｂの両端の電位差を電位差検出回路７１によって検出すれば、前述と同様の効果が得られる。
【００７０】
（第２実施形態）
図６に示すように、本実施形態におけるＰＬＬ回路１０Ａは、図１に示した第１実施形態のＰＬＬ回路１０に対して、補正プリチューン電圧制限部４７を備えている点が異なっている。なお、図１で説明した構成と同様な構成には同一の符号を付して、その説明を省略する。
【００７１】
補正プリチューン電圧制限部４７は、例えば、差動増幅回路５０に供給する電源電圧を所定電圧に設定することにより、補正プリチューン電圧Ｖｐｃを所定の値に制限するようになっている。この補正プリチューン電圧制限部４７は、補正プリチューン電圧制限手段の一例である。
【００７２】
具体的には、図７に示すように、補正プリチューン電圧制限部４７は、差動増幅回路５０に供給する電源電圧を所定電圧に設定することにより、補正プリチューン電圧Ｖｐｃを制限電圧Ｖｐｒで制限する。この構成により、ＰＬＬ回路１０Ａは、目標電圧Ｖｔと補正プリチューン電圧Ｖｐｃとの差を狭く制限するので、第１実施形態よりもさらにプリチューン電圧誤差を小さくすることができる。
【００７３】
なお、補正プリチューン電圧制限部４７を設けることにより、チューニング電圧の収束時間の短縮化と同時に、誤差補正範囲が狭くなるというトレードオフが発生するので、例えば実験により制限電圧Ｖｐｒの最適化を図るのが望ましい。
【００７４】
（第３実施形態）
次に、本発明の第３実施形態としての信号分析装置８０について、図８を用いて説明する。なお、信号分析装置８０は、測定装置の一例である。
【００７５】
図８に示すように、本実施形態の信号分析装置８０は、周波数掃引が可能な局部発振信号Ｌを、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１０により生成して入力信号ＳＩＮとともにミキサ８２に与え、ミキサ８２の出力から所定の中間周波数帯の信号Ｍをフィルタ８３で抽出する周波数変換部８１を備えている。
【００７６】
また、信号分析装置８０は、入力信号ＳＩＮのうち、指定された観測帯域の信号成分が周波数変換部８１のフィルタ８３から時系列に出力されるように、ＰＬＬ回路１０の局部発振信号Ｌの周波数掃引制御を行う掃引制御部８４と、周波数変換部８１の出力信号をサンプリングしてデジタルの信号列に変換するＡＤＣ８５と、局部発振信号Ｌの周波数掃引中にＡＤＣ８５から出力される信号列Ｄｍを記憶し、周波数対信号強度のスペクトラム特性を求める信号解析部８６と、信号解析部８６で得られたスペクトラム特性を波形表示する表示部８７と、を備えている。
【００７７】
すなわち、入力信号ＳＩＮは、周波数変換部８１のミキサ８２に入力され、ＰＬＬ回路１０からの局部発振信号Ｌとミキシングされ、その差又は和（以下の説明では差とする）の周波数成分のうち、所定の中間周波帯の信号成分Ｍがフィルタ８３によって抽出される。
【００７８】
ここで、フィルタ８３の通過中心周波数をＦＩＦ、局部発振信号Ｌの周波数をＦＬとし、中間周波帯に変換しようとする解析対象信号の周波数ＦＩＮよりローカル周波数ＦＬが高い上側ヘテロダインでミキシングすると仮定すると、ＦＬ−ＦＩＦ＝ＦＩＮの関係が成り立つ。
【００７９】
例えば、ＦＩＦ＝８ＧＨｚとし、ローカル周波数ＦＬを８．１ＧＨｚから９ＧＨｚまで掃引すれば、解析対象信号の周波数ＦＩＮは、１００ＭＨｚから１ＧＨｚまで変化することになる。つまり、フィルタ８３からは、入力信号ＳＩＮのうち１００ＭＨｚから１ＧＨｚまでの信号成分がその元の周波数順に時系列に抽出されることになる。
【００８０】
なお、ここでは周波数変換を１回行う回路例を示しているが、実際には周波数変換部８１内で複数回の周波数変換処理（一般的には固定周波数の局部発振信号による）を行って、より低い周波数帯に変換している。
【００８１】
ＰＬＬ回路１０は、所定の周波数の局部発振信号Ｌを出力できるようになっており、その局部発振信号Ｌの周波数掃引は掃引制御部８４から入力される周波数データを順次更新することで行われる。
【００８２】
掃引制御部８４は、操作部８８によって指定された基準周波数（スタート周波数あるいはセンタ周波数）、掃引幅（スパン）、取得サンプル数等に応じて、局部発振信号Ｌの周波数を所定ステップで掃引させるとともに、その各周波数の情報ｆを信号解析部８６に与える。
【００８３】
一方、周波数変換部８１から出力された信号Ｍは、ＡＤＣ８５により所定のサンプリング周期（フィルタ８３の通過帯域の上限の２倍以上の周波数）でサンプリングされ、そのサンプリングで得られたデジタルの信号列Ｄｍが信号解析部８６に入力される。
【００８４】
信号解析部８６は、周波数掃引によって得られたデジタルの信号列Ｄｍと周波数情報ｆとを対応付けて受信して図示しないメモリに格納し、指定された帯域制限処理等を行って観測帯域内における周波数対信号強度Ｓ（ｆ）の特性、すなわちスペクトラム特性を求める。表示部８７は、信号解析部８６が求めたスペクトラム特性の波形を画面に表示する。
【００８５】
以上のように、本実施形態の信号分析装置８０は、従来よりもプリチューン電圧誤差を小さくすることができるＰＬＬ回路１０により局部発振信号発生器を構成しているので、従来よりも短時間で周波数の切り替えが可能となる。その結果、本実施形態の信号分析装置８０は、信号分析時間の短縮化を図ることができる。
【００８６】
なお、前述の実施形態では、信号分析装置８０が、第１実施形態のＰＬＬ回路１０を備える構成を例に挙げて説明したが、これに代えて第２実施形態のＰＬＬ回路１０Ａを備える構成とすれば、信号分析時間のさらなる短縮化を図ることができる。
【００８７】
（第４実施形態）
次に、本発明の第４実施形態としての信号発生装置９０について、図９を用いて説明する。なお、信号発生装置９０は、測定装置の一例である。
【００８８】
図９に示すように、本実施形態の信号発生装置９０は、波形データ記憶部９１、ＤＡＣ９２及び９３、直交変調器９４、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１０、自動レベル制御回路（ＡＬＣ）９５、操作部９６、設定部９７、ステップアッテネータ（ステップＡＴＴ）９８を備えている。
【００８９】
波形データ記憶部９１は、被試験装置を試験するための複数の試験信号データとして、デジタル値のベースバンドの波形データを記憶している。試験者は、操作部９６を操作し、設定部９７を介して、波形データ記憶部９１に記憶された試験信号データを選択して出力できるようになっている。試験信号データは、Ｉ相成分（同相成分）及びＱ相成分（直交成分）のベースバンドの波形データを含む。波形データは、例えば、図示しないＤＳＰ（Digital Signal Processor）によって生成される。
【００９０】
ＤＡＣ９２及び９３は、それぞれ、波形データ記憶部９１が出力するＩ相成分及びＱ相成分のデジタル値のベースバンド信号波形データをアナログ値に変換して直交変調器９４に出力するようになっている。
【００９１】
ＰＬＬ回路１０は、設定部９７からの設定信号に基づいた局部発振周波数の局部発振信号Ｌを生成し、直交変調器９４に出力するようになっている。
【００９２】
直交変調器９４は、ＤＡＣ９２からのＩ相成分及びＤＡＣ９３からのＱ相成分と、ＰＬＬ回路１０から入力した局部発振信号Ｌとを乗算することにより直交変調及び周波数変換を行って無線周波数の信号（ＲＦ信号）を生成してＡＬＣ９５に出力するようになっている。
【００９３】
ＡＬＣ９５は、直交変調器９４の出力信号の電力レベルを所定の電力レベルに調整してステップＡＴＴ９８に出力するようになっている。ＡＬＣ９５が設定する電力レベルは、設定部９７からの設定信号によって設定されるようになっている。ＡＬＣ９５は、出力信号レベルを例えば０．１ｄＢ単位で調整できるものである。
【００９４】
操作部９６は、試験者が試験条件及び試験手順に関する設定等を行うために操作するものであり、例えば、キーボード、ダイヤル又はマウスのような入力デバイス、これらを制御する制御回路等で構成される。試験者が設定する試験条件としては、例えば、波形データ記憶部９１に記憶された波形データ、ステップＡＴＴ９８が出力するＲＦ試験信号の出力レベル及び無線周波数等がある。
【００９５】
設定部９７は、例えばマイクロコンピュータによって構成されており、装置全体の制御を行うようになっている。また、設定部９７は、試験者が操作部９６を操作して設定した各試験条件に基づき、各試験条件を設定する設定信号を波形データ記憶部９１、ＰＬＬ回路１０、ＡＬＣ９５、ステップＡＴＴ９８にそれぞれ出力し、各試験条件を設定するようになっている。
【００９６】
ここで、ＡＬＣ９５に対する設定としては、例えば、ユーザが信号発生装置９０の出力レベルを−４０．２ｄＢｍに設定した場合、設定部９７は、ステップＡＴＴ９８の減衰量を３０ｄＢに設定し、ＡＬＣ９５に対し、出力信号レベルを−１０．２ｄＢｍに設定するための制御信号を出力する。
【００９７】
ステップＡＴＴ９８は、各々の減衰量が予め定められた複数のアッテネータセクションを備え、各アッテネータセクションの減衰量の組み合わせにより、入力したＲＦ信号のレベルを所定の減衰量のステップで減衰することができるＡＴＴである。このステップＡＴＴ９８は、設定部９７からの設定信号によって設定された減衰量で入力信号を減衰し、試験者が所望する電力レベルのＲＦ試験信号を出力するようになっている。
【００９８】
以上のように構成された本実施形態の信号発生装置９０は、従来よりもプリチューン電圧誤差を小さくすることができるＰＬＬ回路１０により局部発振信号発生器を構成しているので、従来よりも短時間で周波数の切り替えが可能となる。その結果、本実施形態の信号発生装置９０は、周波数切替時間の短縮化を図ることができる。
【００９９】
なお、前述の実施形態では、信号発生装置９０が、第１実施形態のＰＬＬ回路１０を備える構成を例に挙げて説明したが、これに代えて第２実施形態のＰＬＬ回路１０Ａを備える構成とすれば、周波数切替時間のさらなる短縮化を図ることができる。
【産業上の利用可能性】
【０１００】
以上のように、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法は、従来よりもプリチューン電圧誤差を小さくすることができるという効果を有し、スペクトラムアナライザや信号発生器等の測定装置のＰＬＬ回路及びその制御方法として有用である。
【符号の説明】
【０１０１】
１０、１０Ａ  ＰＬＬ回路
１１  基準信号生成部（信号生成手段）
１２  ＰＦＤ（位相周波数比較器）
１３  ＶＣＯ（電圧制御発振器）
１４  帰還回路
１５  プリチューン電圧生成部（プリチューン電圧生成手段）
２０  第１の積分回路（積分手段、第１の積分手段）
３０  第２の積分回路（第２の積分手段）
３０ａ  積分回路
３１  抵抗
４０  プリチューン電圧制御部
４１  加算器（プリチューン電圧補正手段）
４７  補正プリチューン電圧制限部（補正プリチューン電圧制限手段）
５０  差動増幅回路（プリチューン電圧補正手段）
７０  出力停止部（補正プリチューン電圧出力停止手段）
７１  電位差検出回路
７２  抵抗
７３  コンデンサ
７４  スイッチ
８０  信号分析装置（測定装置）
９０  信号発生装置（測定装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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