(57)【要約】【課題】アナログ調光及びデジタル調光を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられずに放出されることを抑制し、デジタル調光において発光素子に電流を流す期間が短くても発光素子の電流の低下を防止する。【解決手段】発光制御回路は、第１のスイッチング素子を制御するために第１の制御信号を生成する駆動回路と、第２のスイッチング素子を制御するために第２の制御信号を生成するスイッチ制御回路と、を備える。スイッチ制御回路は、第１の制御信号のオンデューティー比が所定の値以上である場合に、第１の制御信号が非活性化されている期間において第２の制御信号を非活性化状態に維持し、第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が非活性化されている期間の一部において第２の制御信号を活性化状態に維持する。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第１のスイッチング素子と、前記インダクターの他端から第２のノードに流れる電流を制御する第２のスイッチング素子とを制御する発光制御回路であって、
前記第１のスイッチング素子をオン状態又はオフ状態とするために第１の制御信号を活性化又は非活性化する駆動回路と、
前記第１の制御信号が活性化されている期間において、第２の制御信号を活性化又は非活性化することで前記第２のスイッチング素子をオン状態又はオフ状態とするスイッチング制御回路と、
を備え、
前記スイッチング制御回路は、
前記第１の制御信号のオンデューティー比が所定の値以上である場合に、前記第１の制御信号が非活性化されている期間において、前記第２の制御信号を非活性化状態に維持し、
前記第１の制御信号のオンデューティー比が前記所定の値未満である場合に、前記第１の制御信号が非活性化されている期間の一部において、前記第２の制御信号を活性化状態に維持する発光制御回路。
【請求項２】
前記スイッチング制御回路は、
前記第１の制御信号のオンデューティー比が前記所定の値未満である場合に、前記第１の制御信号が活性化状態から非活性化状態に遷移してから所定の期間において前記第２の制御信号を活性化状態に維持する、請求項１記載の発光制御回路。
【請求項３】
前記スイッチング制御回路は、
前記第１の制御信号のオンデューティー比が前記所定の値未満であり、かつ、前記第１の制御信号が活性化されている期間において前記第２の制御信号が一度も非活性化されていない場合に、前記所定の期間において前記第２の制御信号を活性化状態に維持する、請求項２記載の発光制御回路。
【請求項４】
前記スイッチング制御回路は、
前記第１の制御信号のオンデューティー比が第１の値の場合に、前記所定の期間を第１の期間に設定し、前記第１の制御信号のオンデューティー比が前記第１の値よりも小さい第２の値の場合に、前記所定の期間を前記第１の期間よりも長い第２の期間に設定する、請求項２又は３記載の発光制御回路。
【請求項５】
前記スイッチング制御回路は、
前記発光素子に流れる電流に応じて前記所定の期間を調整する、請求項２又は３記載の発光制御回路。
【請求項６】
前記スイッチング制御回路は、
前記第１の制御信号のオンデューティー比が前記所定の値未満である場合において、前記第１の制御信号が活性化されているときに前記発光素子に流れる電流が前記所定の値よりも小さい場合に、前記第１の制御信号が活性化状態から非活性化状態に遷移してから前記第２の制御信号を活性化状態に維持する期間を第１の期間だけ延長し、前記第１の制御信号が活性化されているときに前記発光素子に流れる電流が前記所定の値よりも大きい場合に、前記第１の制御信号が活性化状態から非活性化状態に遷移してから前記第２の制御信号を活性化状態に維持する期間を第２の期間だけ短縮する、請求項１記載の発光制御回路。
【請求項７】
前記第２の期間は、前記第１の期間よりも長い、請求項６記載の発光制御回路。
【請求項８】
前記第１の制御信号のオンデューティー比に関する情報を外部から受信する、請求項１〜７のいずれか１項記載の発光制御回路。
【請求項９】
第１のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第１のスイッチング素子と、前記インダクターの他端から第２のノードに流れる電流を制御する第２のスイッチング素子とを制御する発光制御回路であって、
前記第１のスイッチング素子をオン状態又はオフ状態とするために第１の制御信号を活性化又は非活性化する駆動回路と、
前記第１の制御信号が活性化されている期間において、前記第２のスイッチング素子をオン状態又はオフ状態とするために第２の制御信号を活性化又は非活性化し、前記第１の制御信号が活性化されているときに前記発光素子に流れる電流が所定の値よりも小さい場合に、前記第１の制御信号が非活性化されている期間の内で前記第２の制御信号の活性化を禁止する期間を短縮し、前記第１の制御信号が活性化されているときに前記発光素子に流れる電流が前記所定の値よりも大きい場合に、前記第１の制御信号が非活性化されている期間の内で前記第２の制御信号の活性化を禁止する期間を延長するスイッチング制御回路と、
を備える発光制御回路。
【請求項１０】
前記第１の制御信号が活性化されているときに前記発光素子に流れる電流に比例する電圧をサンプリングして保持するサンプルホールド回路をさらに備える、請求項５〜９のいずれか１項記載の発光制御回路。
【請求項１１】
請求項１〜１０のいずれか１項記載の発光制御回路と、
前記発光素子、前記インダクター、前記第１及び第２のスイッチング素子と、
前記インダクターの一端と前記第１のノードとの間に接続されたキャパシターと、
前記インダクターの他端と前記第１のノードとの間に接続されたダイオードと、
を備え、前記第１及び第２のスイッチング素子がオン状態であるときに、前記発光素子及び前記インダクターに電流が流れて前記インダクターにエネルギーが蓄積され、前記第１のスイッチング素子がオン状態で前記第２のスイッチング素子がオフ状態であるときに、前記インダクターに蓄積されたエネルギーによって前記発光素子及び前記ダイオードに電流が流れ、前記第１のスイッチング素子がオフ状態で前記第２のスイッチング素子がオン状態であるときに、前記キャパシター及び前記インダクターに電流が流れて前記インダクターにエネルギーが蓄積される、光源装置。
【請求項１２】
請求項１１記載の光源装置を備える投写型映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザーダイオードや発光ダイオード等の発光素子を用いる光源装置において発光を制御する発光制御回路に関する。さらに、本発明は、そのような発光制御回路を用いる光源装置、及び、そのような光源装置を用いる投写型映像表示装置等に関する。
【背景技術】
【０００２】
レーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）等の発光素子を用いる光源装置において明るさを調節する手法として、アナログ調光とデジタル調光とが知られている。例えば、アナログ調光は、発光素子を駆動するスイッチングレギュレーターを制御して、発光素子に流れる電流の大きさを調節することによって実現される。一方、デジタル調光は、発光素子に直列に接続されたスイッチングトランジスターをオン／オフ制御して、発光素子に電流が流れる期間の長さを調節することによって実現される。
【０００３】
関連する技術として、特許文献１には、光源が比較的明るい調光領域と暗い調光領域とにおいて調光指示と調光の程度との関係が大きく異なるような調光特性を改善するために、より広い調光領域に亘って調光指示信号の大きさと出力電流との関係を線形とすることができる光源駆動装置が開示されている。
【０００４】
特許文献１の図２に示されているように、この光源駆動装置においては、ＬＥＤモジュール１２に直列に接続されたインダクターＬ１及びスイッチ素子Ｑ１を含むコンバーター回路部３を制御して、コンバーター回路部３からＬＥＤモジュール１２に供給される出力電流Ｉｏの大きさを調節するアナログ調光が用いられている。
【０００５】
また、特許文献２には、ＬＥＤランプ装置における電力効率の改善を目的とする電源装置が開示されている。特許文献２の図３に示されているように、この電源装置においては、ＬＥＤランプ１０６に直列に接続されたスイッチング素子３１６を所定周波数でオン／オフ制御して、ＬＥＤランプ１０６に電流が流れる期間の長さを調節するデジタル調光が用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１３５７３８号（段落００１０−００１２、図２）
【特許文献２】特開２００９−２０００５３号（段落００１４−００１７、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの光源装置においてアナログ調光とデジタル調光との両方が行われる場合に、特許文献１に開示されているアナログ調光用の回路と特許文献２に開示されているデジタル調光用の回路とを組み合わせると、それぞれの回路が個別に独立して動作することになる。従って、デジタル調光用の第１のスイッチング素子（特許文献２のスイッチング素子３１６）がオン状態からオフ状態に移行した後も、アナログ調光用の第２のスイッチング素子（特許文献１のスイッチ素子Ｑ１）がオン／オフ動作を行う場合がある。
【０００８】
第１のスイッチング素子がオフ状態となっている期間において、発光素子には電流が流れないが、第２のスイッチング素子がオン状態になると、インダクター（特許文献１のインダクターＬ１）から第２のスイッチング素子を介して直流電源の負極端子に電流が流れる。従って、インダクターに蓄積されたエネルギーが、発光素子において発光に用いられることなく放出されてしまう。その結果、そのような光源装置を用いる投写型映像表示装置において、無駄な電力損失が生じるという不具合がある。
【０００９】
一方、第１のスイッチング素子がオフ状態となっている期間において第２のスイッチング素子をオフ状態に維持することも考えられるが、そうすると、第２のスイッチング素子のオン期間が本来必要なオン期間よりも短くなってしまうおそれがある。これは、第１のスイッチング素子のオン期間が、第２のスイッチング素子の本来必要なオン期間よりも短い場合（例えば、第１のスイッチング素子のオンデューティー比が５％未満の場合）に問題となる。
【００１０】
そのような場合には、インダクターに十分なエネルギーが蓄積されないし、インダクターに蓄積されたエネルギーは第２のスイッチング素子のオフ期間において徐々に減少するので、発光素子に流れる電流がアナログ調光において指示された電流よりも低下して、発光素子の明るさが不足する。
【００１１】
特に、発光素子としてレーザーダイオードを用いる場合には、レーザーダイオードに流れる電流がレーザー発振の臨界電流に達しないことにより、レーザーダイオードが発光しないおそれがある。また、そのような光源装置を用いる投写型映像表示装置によって投写される画像の輝度が不足するおそれがある。
【００１２】
そこで、上記の点に鑑み、本発明の第１の目的は、アナログ調光とデジタル調光との両方を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して電力損失を低減させることが可能な発光制御回路を提供することである。また、本発明の第２の目的は、そのような発光制御を行う際に、デジタル調光において発光素子に電流を流す期間が短い場合においても、第１のスイッチング素子がオン状態となっている期間において、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止することである。さらに、本発明の第３の目的は、そのような発光制御回路を用いる光源装置、及び、そのような光源装置を用いる投写型映像表示装置等を提供することである。
【課題を解決するための手段】
【００１３】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る発光制御回路は、第１のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第１のスイッチング素子と、インダクターの他端から第２のノードに流れる電流を制御する第２のスイッチング素子とを制御する発光制御回路であって、第１のスイッチング素子をオン状態又はオフ状態とするために第１の制御信号を活性化又は非活性化する駆動回路と、第１の制御信号が活性化されている期間において、第２の制御信号を活性化又は非活性化することで第２のスイッチング素子をオン状態又はオフ状態とするスイッチング制御回路と、を備え、前記スイッチング制御回路は、第１の制御信号のオンデューティー比が所定の値以上である場合に、第１の制御信号が非活性化されている期間において第２の制御信号を非活性化状態に維持し、第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が非活性化されている期間の一部において第２の制御信号を活性化状態に維持する。
【００１４】
本発明の第１の観点によれば、デジタル調光用の第１の制御信号のオンデューティー比が所定の値以上である場合に、第１の制御信号が非活性化されている期間においてアナログ調光用の第２の制御信号を非活性化状態に維持することにより、第２のスイッチング素子がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【００１５】
また、デジタル調光用の第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が非活性化されている期間の一部においてアナログ調光用の第２の制御信号を活性化状態に維持することにより、第２のスイッチング素子がオン状態に維持される。それにより、デジタル調光において発光素子に電流を流す期間が短い場合においても、インダクターにエネルギーを補填して、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【００１６】
ここで、スイッチング制御回路は、第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が活性化状態から非活性化状態に遷移してから所定の期間において第２の制御信号を活性化状態に維持するようにしても良い。それにより、第２のスイッチング素子がオン状態となる期間を第１の制御信号が非活性化されてから所定の期間だけ延長して、インダクターに補填されるエネルギーを連続的に増加させることができる。
【００１７】
また、スイッチング制御回路は、第１の制御信号のオンデューティー比が所定の値未満であり、かつ、第１の制御信号が活性化されている期間において第２の制御信号が一度も非活性化されていない場合に、所定の期間において第２の制御信号を活性化状態に維持するようにしても良い。それにより、第１の制御信号が活性化されている期間において第２の制御信号が単一パルスとして活性化された場合にのみ、第２の制御信号のパルス幅を延長することができる。
【００１８】
さらに、スイッチング制御回路は、第１の制御信号のオンデューティー比が第１の値の場合に、所定の期間を第１の期間に設定し、第１の制御信号のオンデューティー比が第１の値よりも小さい第２の値の場合に、所定の期間を第１の期間よりも長い第２の期間に設定しても良い。それにより、デジタル調光において発光素子に電流を流す期間がより短い場合に、インダクターに補填されるエネルギーをより増加させることができる。
【００１９】
あるいは、スイッチング制御回路は、発光素子に流れる電流に応じて所定の期間を調整しても良い。それにより、発光素子に流れる電流がより小さい場合に、インダクターに補填されるエネルギーをより増加させることができる。
【００２０】
また、スイッチング制御回路は、第１の制御信号のオンデューティー比が所定の値未満である場合において、第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも小さい場合に、第１の制御信号が活性化状態から非活性化状態に遷移してから第２の制御信号を活性化状態に維持する期間を第１の期間だけ延長し、第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも大きい場合に、第１の制御信号が活性化状態から非活性化状態に遷移してから第２の制御信号を活性化状態に維持する期間を第２の期間だけ短縮しても良い。
【００２１】
その場合に、第２の期間が、第１の期間よりも長いことが望ましい。例えば、第１の制御信号のオンデューティー比が第１の値から第１の値よりも大きい第２の値に変化した場合に、オンデューティー比が第１の値であったときに設定された延長期間に従って第２の制御信号を生成すると、発光素子に流れる電流が過剰となってしまう。そこで、次に延長期間を設定するときに、延長期間を第１の期間よりも長い第２の期間だけ短縮することにより、電流の過剰を早期に解消することができる。
【００２２】
以上において、発光制御回路が、第１の制御信号のオンデューティー比に関する情報を外部から受信しても良い。それにより、スイッチング制御回路は、第１の制御信号のオンデューティー比に関する情報に基づいて、第２の制御信号の非活性化タイミングを調整することができる。
【００２３】
本発明の第２の観点に係る発光制御回路は、第１のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第１のスイッチング素子と、インダクターの他端から第２のノードに流れる電流を制御する第２のスイッチング素子とを制御する発光制御回路であって、第１のスイッチング素子をオン状態又はオフ状態とするために第１の制御信号を活性化又は非活性化する駆動回路と、第１の制御信号が活性化されている期間において、第２のスイッチング素子をオン状態又はオフ状態とするために第２の制御信号を活性化又は非活性化し、第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも小さい場合に、第１の制御信号が非活性化されている期間の内で第２の制御信号の活性化を禁止する期間を短縮し、第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも大きい場合に、第１の制御信号が非活性化されている期間の内で第２の制御信号の活性化を禁止する期間を延長するスイッチング制御回路とを備える。
【００２４】
本発明の第２の観点によれば、デジタル調光用の第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも小さい場合に、第１の制御信号が非活性化されている期間の内でアナログ調光用の第２の制御信号の活性化を禁止する期間が短縮される。それにより、デジタル調光において発光素子に電流を流す期間が短い場合においても、インダクターにエネルギーを補填して、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【００２５】
また、デジタル調光用の第１の制御信号が活性化されているときに発光素子に流れる電流が所定の値よりも大きい場合に、第１の制御信号が非活性化されている期間の内でアナログ調光用の第２の制御信号の活性化を禁止する期間が延長される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【００２６】
本発明の第１又は第２の観点に係る発光制御回路において、発光素子に流れる電流に基づいて第２の制御信号の非活性化タイミングを調整する場合には、発光制御回路が、第１の制御信号が活性化されているときに発光素子に流れる電流に比例する電圧をサンプリングして保持するサンプルホールド回路をさらに備えても良い。第１の制御信号のオンデューティー比が小さくなると発光素子に電流が流れる期間が短くなるが、サンプルホールド回路は、動作速度がオペアンプよりも高速であり、発光素子に流れる電流を精度良く測定することができる。
【００２７】
本発明の第３の観点に係る光源装置は、上記いずれかの発光制御回路と、発光素子、インダクター、第１及び第２のスイッチング素子と、インダクターの一端と第１のノードとの間に接続されたキャパシターと、インダクターの他端と第１のノードとの間に接続されたダイオードとを備え、第１及び第２のスイッチング素子がオン状態であるときに、発光素子及びインダクターに電流が流れてインダクターにエネルギーが蓄積され、第１のスイッチング素子がオン状態で第２のスイッチング素子がオフ状態であるときに、インダクターに蓄積されたエネルギーによって発光素子及びダイオードに電流が流れ、第１のスイッチング素子がオフ状態で第２のスイッチング素子がオン状態であるときに、キャパシター及びインダクターに電流が流れてインダクターにエネルギーが蓄積される。
【００２８】
本発明の第３の観点によれば、発光制御回路が、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制すると共に、デジタル調光において発光素子に電流を流す期間が短い場合においても発光素子に流れる電流の低下を防止することにより、電力損失が少なくて明るさを正確に制御できる光源装置を提供することができる。
【００２９】
本発明の第４の観点に係る投写型映像表示装置は、本発明の第３の観点に係る光源装置を備える。本発明の第４の観点によれば、電力損失が少なくて明るさを正確に制御できる光源装置を用いて、投写型映像表示装置の消費電力を低減しながら、投写される画像の輝度を正確に制御することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係る発光制御回路を備える光源装置の回路図。
【図２】図１に示す駆動回路及びスイッチング制御回路の構成例を示す回路図。
【図３】図１に示す発光制御回路の動作例を説明するためのタイミングチャート。
【図４】本発明の第２の実施形態に係る発光制御回路を備える光源装置の回路図。
【図５】図１及び図４に示す発光制御回路の動作を比較するタイミングチャート。
【図６】図４に示すクロック信号生成回路の構成例を示す回路図。
【図７】図６に示すクロック信号生成回路の各部の波形を示す波形図。
【図８】本発明の第３の実施形態に係る発光制御回路を備える光源装置の回路図。
【図９】図８に示すスイッチング制御回路及びそのフィードバックループの回路図。
【図１０】第１の調光モードにおける動作例を説明するためのタイミングチャート。
【図１１】第２の調光モードにおける動作例を説明するためのタイミングチャート。
【図１２】第３の調光モードにおける動作例を説明するためのタイミングチャート。
【図１３】第４の調光モードにおける動作例を説明するためのタイミングチャート。
【図１４】本発明の第４の実施形態に係る発光制御回路を備える光源装置の回路図。
【図１５】図１４に示すスイッチング制御回路の構成例を示す回路図。
【図１６】図１４に示す発光制御回路の動作例を説明するための波形図。
【図１７】本発明の第６の実施形態に係る発光制御回路を備える光源装置の回路図。
【図１８】図１７に示すスイッチング制御回路の構成例を示す回路図。
【図１９】図１７に示す発光制御回路の動作例を説明するための波形図。
【図２０】第７の実施形態におけるスイッチング制御回路の構成例を示す回路図。
【図２１】本発明の第８の実施形態に係る発光制御回路を備える光源装置の回路図。
【図２２】本発明の一実施形態に係る投写型映像表示装置の構成例を示すブロック図。
【図２３】第８の実施形態に係る光源装置の動作を説明する図。
【図２４】第８の実施形態に係る光源装置の動作を説明する図。
【発明を実施するための形態】
【００３１】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。図１に示すように、この光源装置は、発光制御回路１００と、発光素子１１０と、インダクターＬ１と、第１のスイッチング素子であるＰチャネルＭＯＳトランジスターＱＰ１と、第２のスイッチング素子であるＮチャネルＭＯＳトランジスターＱＮ１と、ダイオードＤ１と、抵抗Ｒ１〜Ｒ３と、キャパシターＣ１〜Ｃ４とを含んでいる。
【００３２】
光源装置の第１のノードＮ１には、高電位側の電源電位ＶＤＤが供給され、第２のノードＮ２には、低電位側の電源電位ＶＳＳが供給される。図１には、電源電位ＶＳＳが接地電位（０Ｖ）である場合が示されている。第１のノードＮ１と第２のノードＮ２との間には、トランジスターＱＰ１と、発光素子１１０と、抵抗Ｒ１と、インダクターＬ１と、トランジスターＱＮ１と、抵抗Ｒ２とが直列に接続されている。発光素子１１０は、例えば、少なくとも１つのレーザーダイオード（ＬＤ）又は発光ダイオード（ＬＥＤ）等を含み、供給される電流の大きさに応じた明るさで発光する。
【００３３】
トランジスターＱＰ１は、発光素子１１０と抵抗Ｒ１との間、又は、抵抗Ｒ１とインダクターＬ１との間に接続されても良いが、図１に示す例においては、トランジスターＱＰ１が、第１のノードＮ１と発光素子１１０との間に接続されている。トランジスターＱＰ１は、第１のノードＮ１に接続されたソースと、発光素子１１０に接続されたドレインと、第１の制御信号ＤＤＲＶが印加されるゲートとを有している。
【００３４】
トランジスターＱＰ１は、デジタル調光のために設けられており、第１のノードＮ１とインダクターＬ１の一端との間に接続された発光素子１１０に流れる電流を制御する。トランジスターＱＰ１は、第１の制御信号ＤＤＲＶがローレベルに活性化されているときにオン状態となり、第１の制御信号ＤＤＲＶがハイレベルに非活性化されているときにオフ状態となる。第１の制御信号ＤＤＲＶが交互に活性化及び非活性化されると、トランジスターＱＰ１がスイッチング動作を行う。
【００３５】
抵抗Ｒ１は、発光素子１１０とインダクターＬ１の一端との間に接続されて、例えば、５０ｍΩ程度の小さい抵抗値を有しており、トランジスターＱＰ１及び発光素子１１０に流れる電流を検出するために用いられる。トランジスターＱＮ１は、インダクターＬ１の他端に接続されたドレインと、抵抗Ｒ２を介して第２のノードＮ２に接続されたソースと、第２の制御信号ＧＡＴＥが印加されるゲートとを有している。
【００３６】
トランジスターＱＮ１は、アナログ調光のために設けられており、インダクターＬ１の他端から第２のノードＮ２に流れる電流を制御する。トランジスターＱＮ１は、第２の制御信号ＧＡＴＥがハイレベルに活性化されているときにオン状態となり、第２の制御信号ＧＡＴＥがローレベルに非活性化されているときにオフ状態となる。第２の制御信号ＧＡＴＥが交互に活性化及び非活性化されると、トランジスターＱＮ１がスイッチング動作を行う。
【００３７】
抵抗Ｒ２は、トランジスターＱＮ１のソースと第２のノードＮ２との間に接続されて、例えば、１００ｍΩ程度の小さい抵抗値を有しており、トランジスターＱＮ１に流れる電流を検出するために用いられる。なお、スイッチング素子としては、ＭＯＳトランジスター以外にも、バイポーラトランジスター、ＩＧＢＴ（絶縁ゲートバイポーラトランジスター）、又は、サイリスター等を使用することができる。
【００３８】
ダイオードＤ１は、インダクターＬ１の他端と第１のノードＮ１との間に接続されており、インダクターＬ１の他端に接続されたアノードと、第１のノードＮ１に接続されたカソードとを有している。ダイオードＤ１としては、例えば、ＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオード等が用いられる。
【００３９】
キャパシターＣ１は、第１のノードＮ１と第２のノードＮ２との間に接続され、電源電圧（ＶＤＤ−ＶＳＳ）を平滑化する。キャパシターＣ４は、インダクターＬ１の一端と第１のノードＮ１との間に接続され、電源電圧（ＶＤＤ−ＶＳＳ）を降圧して得られる降圧電圧を平滑化する。
【００４０】
＜発光制御回路＞
発光制御回路１００は、外部のマイクロコンピューター等からデジタル調光信号ＤＣＳ及びアナログ調光信号ＡＣＳが供給されて、光源装置のトランジスターＱＰ１及びＱＮ１を制御する。図１には、発光制御回路１００が１つの半導体装置（ＩＣ）に内蔵されている例が示されているが、発光制御回路１００は、複数のディスクリート部品又はＩＣで構成されても良い。また、ダイオードＤ１、抵抗Ｒ１、又は、抵抗Ｒ２等をＩＣに内蔵しても良い。
【００４１】
図１に示すように、発光制御回路１００は、内部レギュレーター１０と、レベルシフター２１及び２２と、駆動回路３０と、クロック信号生成回路４０と、スイッチング制御回路５０と、駆動回路６０と、スイッチング制御回路５０のフィードバックループに設けられたスロープ補償回路７１〜コンパレーター７５とを含んでいる。
【００４２】
内部レギュレーター１０は、例えば、バンドギャップリファレンス回路等で構成された基準電圧生成回路を含み、電源電位ＶＤＤに基づいて、ＩＣの内部回路に供給される内部電源電位ＶＤＡを生成する。キャパシターＣ２は、内部レギュレーター１０の出力端子と第２のノードＮ２との間に接続されて、内部電源電圧（ＶＤＡ−ＶＳＳ）を平滑化する。レベルシフター（Ｌ／Ｓ）２１及び２２は、デジタル調光信号ＤＣＳのハイレベルの電位をＩＣの内部回路に適合する電位にシフトする。
【００４３】
駆動回路３０は、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＰ１を制御する第１の制御信号ＤＤＲＶを生成する。例えば、駆動回路３０は、デジタル調光信号ＤＣＳを反転して反転信号を生成すると共に、反転信号のハイレベルの電位を電源電位ＶＤＤと略等しくすることにより、第１の制御信号ＤＤＲＶを生成する。
【００４４】
その場合には、デジタル調光信号ＤＣＳがハイレベルに活性化されているときに、トランジスターＱＰ１がオン状態となって、発光素子１１０に電流が流れる。従って、デジタル調光信号ＤＣＳのデューティー比を変化させることにより、発光素子１１０に電流が流れる期間を変化させて、デジタル調光を行うことができる。
【００４５】
クロック信号生成回路４０は、例えば、ＣＲ発振回路等を含み、発振動作を行うことにより、所定の周波数を有するクロック信号ＣＬＫを生成する。ＣＲ発振回路の発振周波数は、キャパシターの容量値と抵抗の抵抗値との積である時定数で定まる。抵抗Ｒ３は、ＣＲ発振回路の発振周波数を調整するために、ＩＣに外付けされている。
【００４６】
スイッチング制御回路５０は、クロック信号ＣＬＫ、リセット信号ＲＳＴ、及び、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＮ１を制御する第２の制御信号ＧＡＴＥを生成する。第２の制御信号ＧＡＴＥは、ドライバーアンプ等で構成される駆動回路６０を介して、トランジスターＱＮ１のゲートに印加される。駆動回路６０に供給される電源電位は、内部電源電位ＶＤＡでも良いし、内部電源電位ＶＤＡよりも高い別の電源電位でも良い。
【００４７】
トランジスターＱＰ１及びＱＮ１がオン状態であるときに、第１のノードＮ１から発光素子１１０及びインダクターＬ１等を介して第２のノードＮ２に電流が流れて、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。トランジスターＱＰ１がオン状態でトランジスターＱＮ１がオフ状態であるときに、インダクターＬ１に蓄積された磁気エネルギーが電気エネルギーとなって放出されて、発光素子１１０及びダイオードＤ１等に電流が流れる。トランジスターＱＰ１がオフ状態でトランジスターＱＮ１がオン状態であるときに、キャパシターＣ４及びインダクターＬ１等に電流が流れて、インダクターＬ１にエネルギーが蓄積される。
【００４８】
スロープ補償回路７１は、電流検出用の抵抗Ｒ２の両端間電圧にバイアス電圧を加算して検出信号ＤＥＴを生成し、検出信号ＤＥＴをコンパレーター７５の非反転入力端子に供給する。電流センスアンプ７２は、電流検出用の抵抗Ｒ１の両端間電圧を増幅して出力信号を生成し、出力信号をオペアンプ７３の反転入力端子に供給する。
【００４９】
オペアンプ７３の非反転入力端子には、アナログ調光信号ＡＣＳが供給される。オペアンプ７３は、アナログ調光信号ＡＣＳの電圧と電流センスアンプ７２の出力信号の電圧との差を増幅して誤差信号ＥＲＲを生成し、誤差信号ＥＲＲをスイッチ回路（ＳＷ）７４に供給する。
【００５０】
スイッチ回路７４は、例えば、アナログスイッチ等で構成され、レベルシフター２２から供給されるデジタル調光信号ＤＣＳが活性化されているときにオン状態となり、デジタル調光信号ＤＣＳが非活性化されているときにオフ状態となる。それにより、トランジスターＱＰ１がオン状態となっているときに生成された誤差信号ＥＲＲの電圧が、キャパシターＣ３に保持されて、コンパレーター７５の反転入力端子に供給される。
【００５１】
コンパレーター７５は、スロープ補償回路７１から供給される検出信号ＤＥＴの電圧を誤差信号ＥＲＲの電圧と比較することにより、比較結果に応じたリセット信号ＲＳＴを生成し、リセット信号ＲＳＴをスイッチング制御回路５０に供給する。
【００５２】
スイッチング制御回路５０は、デジタル調光信号ＤＣＳがハイレベルに活性化されてトランジスターＱＰ１がオン状態であるときに、クロック信号ＣＬＫの立ち上がりに同期して第２の制御信号ＧＡＴＥをハイレベルに活性化する。それにより、トランジスターＱＮ１がオン状態となって、第１のノードＮ１から発光素子１１０及びインダクターＬ１等を介して電流検出用の抵抗Ｒ２に電流が流れる。
【００５３】
インダクターＬ１に流れる電流は、時間と共に徐々に増加する。インダクターＬ１等を介して抵抗Ｒ２に流れる電流が増加するのに伴い、検出信号ＤＥＴの電圧も上昇する。検出信号ＤＥＴの電圧がキャパシターＣ３に保持されている誤差信号ＥＲＲの電圧を超えると、リセット信号ＲＳＴがハイレベルに活性化される。それにより、第２の制御信号ＧＡＴＥがローレベルに非活性化されて、トランジスターＱＮ１がオフ状態になる。
【００５４】
このようなＰＷＭ（パルス幅変調）動作において、アナログ調光信号ＡＣＳの電圧が上昇すると、第２の制御信号ＧＡＴＥのオンデューティー比が増大して、トランジスターＱＮ１がオン状態になっている期間が長くなり、発光素子１１０に流れる電流が増加する。従って、アナログ調光信号ＡＣＳの電圧を変化させることにより、発光素子１１０に流れる電流を変化させて、アナログ調光を行うことができる。
【００５５】
一方、トランジスターＱＰ１がオフ状態であるときには、発光素子１１０に電流が流れない。しかしながら、トランジスターＱＮ１がオン状態になると、インダクターＬ１からトランジスターＱＮ１を介して第２のノードＮ２に電流が流れるので、インダクターＬ１に蓄積されたエネルギーが、発光素子１１０において発光に用いられることなく放出されてしまう。その結果、そのような光源装置を用いる投写型映像表示装置において、無駄な電力損失が生じるという不具合がある。
【００５６】
そこで、本実施形態においては、スイッチング制御回路５０が、第２の制御信号ＧＡＴＥを交互に活性化及び非活性化する際に、駆動回路３０がトランジスターＱＰ１をオフ状態とするために第１の制御信号ＤＤＲＶを非活性化している期間においては、トランジスターＱＮ１をオフ状態とするために第２の制御信号ＧＡＴＥを非活性化する。
【００５７】
図２は、図１に示す駆動回路及びスイッチング制御回路の構成例を示す回路図である。図２に示すように、駆動回路３０は、電源電位ＶＤＤ及び電源電位ＶＳＳ（接地電位）が供給されるレベルシフター３１及びドライバーアンプ３２を含んでいる。レベルシフター３１は、例えば、図１に示すレベルシフター２１から供給されるデジタル調光信号ＤＣＳを反転して第１の制御信号ＤＤＲＶを生成する。第１の制御信号ＤＤＲＶのハイレベルの電位は、電源電位ＶＤＤと略等しくなる。第１の制御信号ＤＤＲＶは、ドライバーアンプ３２を介して、トランジスターＱＰ１（図１）のゲートに印加される。なお、レベルシフター３１及びドライバーアンプ３２には、電源電位ＶＤＤ及び電源電位ＶＨＢが供給されても良い。
【００５８】
スイッチング制御回路５０は、例えば、ＲＳフリップフロップ５１と、ＡＮＤ回路５２とを含んでいる。ＲＳフリップフロップ５１は、リセット信号ＲＳＴがローレベルであるときに、クロック信号ＣＬＫの立ち上がりに同期してセットされて、出力信号をハイレベルに活性化し、クロック信号ＣＬＫがローレベルであるときに、リセット信号ＲＳＴの立ち上がりに同期してリセットされて、出力信号をローレベルに非活性化する。
【００５９】
ＡＮＤ回路５２は、デジタル調光信号ＤＣＳとＲＳフリップフロップ５１の出力信号との論理積を求めることにより、第２の制御信号ＧＡＴＥを生成する。従って、デジタル調光信号ＤＣＳがローレベルに非活性化されているときに、第１の制御信号ＤＤＲＶがハイレベルに非活性化され、第２の制御信号ＧＡＴＥがローレベルに非活性化される。
【００６０】
＜動作例＞
図３は、図１に示す発光制御回路の動作例を説明するためのタイミングチャートである。図３において、信号の振幅は一定となるように正規化されている。この例において、駆動回路３０は、デジタル調光信号ＤＣＳを反転して第１の制御信号ＤＤＲＶを生成する。第１の制御信号ＤＤＲＶがローレベルに活性化されているときに、トランジスターＱＰ１がオン状態となり、第１の制御信号ＤＤＲＶがハイレベルに非活性化されているときに、トランジスターＱＰ１がオフ状態となる。
【００６１】
例えば、駆動回路３０は、発光素子１１０を比較的明るく発光させる第１の調光モードにおいて、第１の制御信号ＤＤＲＶを常に活性化する。一方、駆動回路３０は、発光素子１１０を比較的暗く（第１の調光モードよりも暗く）発光させる第２の調光モードにおいて、デジタル調光信号ＤＣＳのデューティー比に従って、第１の制御信号ＤＤＲＶを交互に活性化及び非活性化することにより、発光素子１１０に電流が流れる期間の長さを調節する。
【００６２】
スイッチング制御回路５０は、第１の調光モード及び第２の調光モードにおいて、アナログ調光信号ＡＣＳの電圧に従って、第２の制御信号ＧＡＴＥを交互に活性化及び非活性化することにより、発光素子１１０に流れる電流の大きさを調節する。それにより、発光素子１１０を比較的明るく発光させる第１の調光モードにおいては、アナログ調光のみを行い、発光素子１１０を比較的暗く発光させる第２の調光モードにおいては、アナログ調光に加えてデジタル調光を行うことができる。
【００６３】
第２の制御信号ＧＡＴＥがハイレベルに活性化されているときに、トランジスターＱＮ１がオン状態となり、第２の制御信号ＧＡＴＥがローレベルに非活性化されているときに、トランジスターＱＮ１がオフ状態となる。図３に示すように、スイッチング制御回路５０は、駆動回路３０が第１の制御信号ＤＤＲＶをハイレベルに非活性化している期間Ｔ０においては、第２の制御信号ＧＡＴＥをローレベルに非活性化する。
【００６４】
本実施形態に係る発光制御回路１００によれば、アナログ調光とデジタル調光との両方を行う場合に、デジタル調光用のトランジスターＱＰ１がオフ状態となって発光素子１１０に電流が流れない期間において、アナログ調光用のトランジスターＱＮ１がオフ状態に維持される。それにより、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【００６５】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第２の実施形態においては、図１に示す第１の実施形態におけるクロック信号生成回路４０の替わりに、クロック信号生成回路４０ａが用いられる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。また、図５は、図１及び図４に示す発光制御回路の動作を比較して示すタイミングチャートである。図５において、信号の振幅は一定となるように正規化されている。
【００６６】
図１に示す第１の実施形態に係る発光制御回路１００においては、クロック信号生成回路４０が、デジタル調光信号ＤＣＳと無関係に動作する。従って、デジタル調光用のトランジスターＱＰ１がスイッチング動作を行って発光素子１１０が間欠的に発光する場合に、デジタル調光信号ＤＣＳが活性化されるタイミングによっては、第１の制御信号ＤＤＲＶが活性化されてから最初に第２の制御信号ＧＡＴＥ（１）が活性化されるタイミングが遅れてしまう。あるいは、図５に示すように、第１の制御信号ＤＤＲＶが活性化されてから最初に第２の制御信号ＧＡＴＥ（１）が活性化状態に維持される活性化期間Ｔ１が短くなってしまう。
【００６７】
トランジスターＱＰ１がオン状態となってから最初にトランジスターＱＮ１がオン状態となるタイミングが遅れると、インダクターＬ１に十分なエネルギーが蓄積されていない状態では、発光素子１１０の発光タイミングが遅れたり、又は、発光素子１１０に十分な電流が流れない。また、活性化期間Ｔ１が短いと、インダクターＬ１に十分なエネルギーが蓄積されない内にトランジスターＱＮ１がオフ状態に移行するので、発光素子１１０に十分な電流が流れない。その結果、発光素子１１０の発光タイミング又は明るさが変動して、光源装置の操作者に違和感を与えることがある。また、そのような光源装置を用いる投写型映像表示装置によって投写される画像の輝度が変動するおそれがある。
【００６８】
そこで、第２の実施形態においては、スイッチング制御回路５０が、第１の制御信号ＤＤＲＶの活性化に同期して、第２の制御信号ＧＡＴＥの活性化を開始する。それにより、デジタル調光によって発光素子１１０が間欠的に発光する場合に、トランジスターＱＰ１がオン状態になるとトランジスターＱＮ１もオン状態になるので、発光素子１１０の発光タイミングの変動又は明るさの変動を低減することができる。また、そのような光源装置を備える投写型映像表示装置によって投写される画像の輝度の変動を低減することができる。
【００６９】
さらに、スイッチング制御回路５０は、第１の制御信号ＤＤＲＶが活性化されてから最初に第２の制御信号ＧＡＴＥが活性化状態に維持される活性化期間Ｔ１（図５）を所定の期間以上としても良い。ここで、所定の期間は、第１の制御信号ＤＤＲＶが活性化されてから２回目に第２の制御信号ＧＡＴＥが活性化状態に維持される活性化期間Ｔ２の９５％以下の範囲内であることが望ましい。
【００７０】
それにより、デジタル調光によって発光素子１１０が間欠的に発光する場合に、トランジスターＱＮ１がオン状態となってインダクターＬ１に十分なエネルギーが蓄積されてからトランジスターＱＮ１がオフ状態に移行するので、発光素子１１０の明るさの変動を低減することができる。これに対し、第１の制御信号ＤＤＲＶが活性化されてから最初に生成される第２の制御信号ＧＡＴＥのパルスをマスクする場合には、短いパルスの発生を防止することはできるものの、第２の制御信号ＧＡＴＥの活性化が遅くなってしまうという問題がある。
【００７１】
図４に示す発光制御回路１００は、レベルシフター２２から供給される第１の制御信号ＤＤＲＶの活性化に同期してクロック信号ＣＬＫの生成を開始するクロック信号生成回路４０ａを備えており、スイッチング制御回路５０は、クロック信号ＣＬＫに同期して第２の制御信号ＧＡＴＥを活性化する。それにより、第２の制御信号ＧＡＴＥの活性化タイミングを、第１の制御信号ＤＤＲＶの活性化タイミングに同期させることができる。
【００７２】
図６は、図４に示すクロック信号生成回路の構成例を示す回路図であり、図７は、図６に示すクロック信号生成回路の各部の波形を示す波形図である。クロック信号生成回路４０ａは、ＩＣの内部電源電位ＶＤＡ及び電源電位ＶＳＳが供給されて動作する。以下においては、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。
【００７３】
図６に示すように、クロック信号生成回路４０ａは、定電流源４１及び４２と、コンパレーター４３と、バッファー回路４４と、インバーター４５と、ＰチャネルＭＯＳトランジスターＱＰ２と、ＮチャネルＭＯＳトランジスターＱＮ２〜ＱＮ４と、抵抗Ｒ４〜Ｒ６と、キャパシターＣ５とを含んでいる。
【００７４】
定電流源４１は、ＩＣの内部電源電位ＶＤＡの配線とコンパレーター４３の非反転入力端子との間に接続されている。定電流源４２は、コンパレーター４３の非反転入力端子と電源電位ＶＳＳの配線との間にトランジスターＱＮ３を介して接続されている。例えば、定電流源４１及び４２は、所定のバイアス電圧がゲート・ソース間に印加されて定電流を供給するＰチャネルＭＯＳトランジスター及びＮチャネルＭＯＳトランジスターでそれぞれ構成される。
【００７５】
コンパレーター４３は、非反転入力端子に供給される入力電位Ｖ１と反転入力端子に供給される入力電位Ｖ２とを比較することにより、比較結果に応じたクロック信号ＣＬＫを出力端子から出力する。バッファー回路４４は、コンパレーター４３から供給されるクロック信号ＣＬＫをバッファーして出力する。インバーター４５は、デジタル調光信号ＤＣＳを反転して出力する。
【００７６】
トランジスターＱＰ２は、コンパレーター４３の非反転入力端子に接続されたソースと、コンパレーター４３の反転入力端子に接続されたドレインと、デジタル調光信号ＤＣＳが印加されるゲートとを有している。トランジスターＱＮ２は、コンパレーター４３の出力端子に接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースと、インバーター４５の出力信号が印加されるゲートとを有している。
【００７７】
キャパシターＣ５は、コンパレーター４３の非反転入力端子と電源電位ＶＳＳの配線との間に接続されている。抵抗Ｒ４は、ＩＣの内部電源電位ＶＤＡの配線とコンパレーター４３の反転入力端子との間に接続されている。抵抗Ｒ５及びＲ６は、コンパレーター４３の反転入力端子と電源電位ＶＳＳの配線との間に直列に接続されている。
【００７８】
トランジスターＱＮ３は、コンパレーター４３の非反転入力端子に接続されたドレインと、定電流源４２を介して電源電位ＶＳＳの配線に接続されたソースと、コンパレーター４３の出力信号が印加されるゲートとを有している。トランジスターＱＮ４は、抵抗Ｒ５と抵抗Ｒ６との接続点に接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースと、コンパレーター４３の出力信号が印加されるゲートとを有している。
【００７９】
デジタル調光信号ＤＣＳがローレベル（ＶＳＳ）に非活性化されているときには、トランジスターＱＰ２及びＱＮ２がオン状態となっている。それにより、コンパレーター４３から出力されるクロック信号ＣＬＫがローレベルとなり、トランジスターＱＮ３及びＱＮ４がオフ状態となっている。
【００８０】
従って、コンパレーター４３に供給される入力電位Ｖ１及びＶ２は、電源電圧ＶＤＡを抵抗Ｒ４〜Ｒ６で分圧した分圧電圧ＶＨに略等しくなっている。
ＶＨ＝｛（Ｒ５＋Ｒ６）／（Ｒ４＋Ｒ５＋Ｒ６）｝ＶＤＡ  ・・・（１）
実際には、入力電位Ｖ１及びＶ２は、定電流源４１から供給される電流によって、式（１）によって表される分圧電圧ＶＨよりも若干高くなっている。また、キャパシターＣ５は、入力電位Ｖ１によって充電される。
【００８１】
デジタル調光信号ＤＣＳがハイレベル（ＶＤＡ）に活性化されると、トランジスターＱＰ２及びＱＮ２がオフ状態となる。それにより、コンパレーター４３の非反転入力端子と反転入力端子とが電気的に分離される。コンパレーター４３の反転入力端子の入力電位Ｖ２は、式（１）によって表される分圧電圧ＶＨまで低下して、コンパレーター４３の非反転入力端子の入力電位Ｖ１よりも低くなるので、コンパレーター４３から出力されるクロック信号ＣＬＫがハイレベルに遷移して、トランジスターＱＮ３及びＱＮ４がオン状態となる。
【００８２】
従って、キャパシターＣ５に充電されていた電荷がトランジスターＱＮ３及び定電流源４２を介して放電されるので、コンパレーター４３の非反転入力端子の入力電位Ｖ１が、電源電位ＶＳＳに向けて徐々に低下する。また、コンパレーター４３の反転入力端子の入力電位Ｖ２は、次式（２）によって表される分圧電圧ＶＬまで直ちに低下する。
ＶＬ＝｛Ｒ５／（Ｒ４＋Ｒ５）｝ＶＤＡ  ・・・（２）
【００８３】
コンパレーター４３の非反転入力端子の入力電位Ｖ１が分圧電圧ＶＬよりも低下すると、コンパレーター４３から出力されるクロック信号ＣＬＫがローレベルに遷移して、トランジスターＱＮ３及びＱＮ４がオフ状態となる。従って、定電流源４１から供給される電流によってキャパシターＣ５が充電されるので、コンパレーター４３の非反転入力端子の入力電位Ｖ１が、ＩＣの内部電源電位ＶＤＡに向けて徐々に上昇する。また、コンパレーター４３の反転入力端子の入力電位Ｖ２は、式（１）によって表される分圧電圧ＶＨまで直ちに上昇する。
【００８４】
コンパレーター４３の非反転入力端子の入力電位Ｖ１が分圧電圧ＶＨよりも上昇すると、コンパレーター４３から出力されるクロック信号ＣＬＫがハイレベルに遷移する。このような動作を繰り返すことにより、クロック信号生成回路４０ａは、所定の周波数を有するクロック信号ＣＬＫを生成する。
【００８５】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第３の実施形態においては、図４に示す第２の実施形態におけるスイッチング制御回路５０の替わりに、スイッチング制御回路５０ａが用いられる。また、スイッチング制御回路５０ａのフィードバックループに設けられる回路が追加されている。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。
【００８６】
第２の実施形態におけるように、トランジスターＱＰ１がオフ状態となっている期間においてトランジスターＱＮ１をオフ状態に維持すると、トランジスターＱＰ１のオン期間が短い場合（例えば、オンデューティー比が５％未満の場合）に、トランジスターＱＮ１のオン期間が本来必要なオン期間よりも短くなってしまうおそれがある。
【００８７】
そのような場合には、インダクターＬ１に十分なエネルギーが蓄積されないし、インダクターＬ１に蓄積されたエネルギーはトランジスターＱＮ１のオフ期間において徐々に減少するので、発光素子１１０に流れる電流がアナログ調光信号ＡＣＳによって指示された電流よりも低下して、発光素子１１０の輝度が不足する。
【００８８】
そこで、第３の実施形態においては、スイッチング制御回路５０ａが、第１の制御信号ＤＤＲＶが活性化されている期間において、トランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化し、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥを非活性化状態に維持し、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間の一部において第２の制御信号ＧＡＴＥを活性化状態に維持する。
【００８９】
第３の実施形態によれば、デジタル調光用の第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間においてアナログ調光用の第２の制御信号ＧＡＴＥを非活性化状態に維持することにより、トランジスターＱＮ１がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【００９０】
また、デジタル調光用の第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間の一部においてアナログ調光用の第２の制御信号ＧＡＴＥを活性化状態に維持することにより、トランジスターＱＮ１がオン状態に維持される。それにより、デジタル調光において発光素子１１０に電流を流す期間が短い場合においても、インダクターＬ１にエネルギーを補填して、発光素子１１０に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【００９１】
図８に示すように、スイッチング制御回路５０ａのフィードバックループにおいて、図４に示す第２の実施形態におけるスロープ補償回路７１〜コンパレーター７５に加えて、サンプルホールド回路７６と、電流センスアンプ７７と、選択回路７８とが設けられている。
【００９２】
駆動回路３０は、トランジスターＱＰ１をオン状態又はオフ状態とするために第１の制御信号ＤＤＲＶを活性化又は非活性化する。例えば、駆動回路３０は、レベルシフター２１から供給されるデジタル調光信号ＤＣＳを反転して反転信号を生成すると共に、反転信号のハイレベルの電位を電源電位ＶＤＤと略等しくすることにより、第１の制御信号ＤＤＲＶを生成する。
【００９３】
スロープ補償回路７１は、電流検出用の抵抗Ｒ２の両端間電圧にバイアス電圧を加算して検出信号ＤＥＴを生成し、検出信号ＤＥＴをコンパレーター７５の非反転入力端子に供給する。電流センスアンプ７２は、発光素子１１０に流れる電流に比例する抵抗Ｒ１の両端間電圧（電流検出電圧）を増幅して出力信号を生成する。サンプルホールド回路７６は、電源電位ＶＤＤ（例えば、５０Ｖ）及び電源電位ＶＨＢ（例えば、４５Ｖ）が供給されて動作し、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流に比例する電流検出電圧をサンプリングして保持する。
【００９４】
第１の制御信号ＤＤＲＶのオンデューティー比が小さくなると発光素子１１０に電流が流れる期間が短くなるが、サンプルホールド回路７６は、動作速度がオペアンプよりも高速であり、発光素子１１０に流れる電流を精度良く測定することができる。電流センスアンプ７７は、サンプルホールド回路７６に保持された電流検出電圧を増幅して出力信号を生成する。
【００９５】
選択回路７８は、スイッチング制御回路５０ａから供給される選択信号に従って、電流センスアンプ７２の出力信号と電流センスアンプ７７の出力信号との内の一方を選択して、選択された信号をオペアンプ７３の反転入力端子に供給する。オペアンプ７３の非反転入力端子には、アナログ調光信号ＡＣＳが供給される。オペアンプ７３は、アナログ調光信号ＡＣＳの電圧と選択回路７８によって選択された信号の電圧との差を増幅して誤差信号ＥＲＲを生成し、誤差信号ＥＲＲをスイッチ回路７４に供給する。
【００９６】
スイッチ回路７４は、スイッチング制御回路５０ａから供給される制御信号に従って、デジタル調光信号ＤＣＳがローレベルに非活性化されている期間及び所定のマスク期間においてオフ状態となり、それ以外の期間においてオン状態となる。それにより、スイッチ回路７４がオン状態となっているときに生成された誤差信号ＥＲＲの電圧が、キャパシターＣ３に保持されて、コンパレーター７５の反転入力端子に供給される。
【００９７】
コンパレーター７５は、スロープ補償回路７１から供給される検出信号ＤＥＴの電圧を誤差信号ＥＲＲの電圧と比較することにより、比較結果に応じた比較結果信号ＣＯＭＰを生成し、比較結果信号ＣＯＭＰをスイッチング制御回路５０ａに供給する。
【００９８】
スイッチング制御回路５０ａは、クロック信号ＣＬＫ、比較結果信号ＣＯＭＰ、及び、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化する。
【００９９】
図９は、図８に示すスイッチング制御回路及びそのフィードバックループの回路の構成例を示す回路図である。この例において、スイッチング制御回路５０ａは、ＲＳフリップフロップ５１と、ＡＮＤ回路５２と、インバーター５３と、遅延回路５４と、スイッチ回路５５及び５６と、ＯＲ回路５７と、条件設定回路５８とを含んでいる。
【０１００】
ＲＳフリップフロップ５１は、ＯＲ回路５７の出力信号がローレベルであるときに、クロック信号ＣＬＫの立ち上がりに同期してセットされて、第２の制御信号ＧＡＴＥをハイレベルに活性化し、クロック信号ＣＬＫがローレベルであるときに、ＯＲ回路５７の出力信号の立ち上がりに同期してリセットされて、第２の制御信号ＧＡＴＥをローレベルに非活性化する。
【０１０１】
インバーター５３は、レベルシフター２１（図８）から供給されるデジタル調光信号ＤＣＳを反転して出力信号を生成する。遅延回路５４は、例えば、ゲート遅延を伴う複数のインバーター等の遅延素子又は抵抗及びキャパシター等で構成され、インバーター５３の出力信号を遅延時間ＴＤだけ遅延させる。
【０１０２】
ＡＮＤ回路５２は、インバーター５３の出力信号と遅延回路５４の出力信号との論理積を求めることにより、出力信号を生成する。ＡＮＤ回路５２の出力信号は、デジタル調光信号ＤＣＳが活性化された時点でローレベルになり、デジタル調光信号ＤＣＳが非活性化されてから遅延時間ＴＤが経過した時点でハイレベルになる。
【０１０３】
スイッチ回路５５及び５６は、例えば、アナログスイッチ等で構成され、インバーター５３の出力信号とＡＮＤ回路５２の出力信号との内の一方を選択する。ＯＲ回路５７は、スイッチ回路５５及び５６によって選択された信号とコンパレーター７５から出力される比較結果信号ＣＯＭＰとの論理和を求めることにより、出力信号を生成する。ＯＲ回路５７の出力信号は、ＲＳフリップフロップ５１のリセット端子に供給される。
【０１０４】
ＯＲ回路５７は、スイッチ回路５５及び５６によって選択された信号がハイレベルになるか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。
【０１０５】
条件設定回路５８は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、スイッチ回路５５及び５６、スイッチ回路７４、及び、選択回路７８を制御する。選択回路７８は、例えば、ＮチャネルＭＯＳトランジスター又は各種のトランジスター等で構成されたスイッチ回路７８ａ及び７８ｂを含み、電流センスアンプ７２の出力信号と電流センスアンプ７７の出力信号との内の一方を選択して、選択された信号をオペアンプ７３の反転入力端子に供給する。
【０１０６】
＜第１の動作例＞
第１の動作例において、発光制御回路１００（図８）は、デジタル調光信号ＤＣＳのオンデューティー比に関する情報、即ち、第１の制御信号ＤＤＲＶのオンデューティー比に関する情報を、外部のマイクロコンピューター等から受信する。それにより、スイッチング制御回路５０ａは、第１の制御信号ＤＤＲＶのオンデューティー比に関する情報に基づいて、第２の制御信号ＧＡＴＥの非活性化タイミングを調整することができる。
【０１０７】
例えば、第１の制御信号ＤＤＲＶのオンデューティー比に応じて４種類の調光モードが設定され、現在の調光モードを特定する情報が条件設定回路５８に供給される。条件設定回路５８は、現在の調光モードを特定する情報に基づいて、第２の制御信号ＧＡＴＥを非活性化する条件を設定し、選択信号ＳＥＬ１〜ＳＥＬ４を生成する。
【０１０８】
第１の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が１００％であり、アナログ調光のみが行われる。第２の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が５０％以上１００％未満であり、第３の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が５％以上５０％未満であり、第４の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が０％より大きく５％未満である。第２〜第４の調光モードにおいては、アナログ調光とデジタル調光との両方が行われる。なお、本実施形態又は他の実施形態において、オンデューティー比に下限値（例えば、１％）を設けても良い。
【０１０９】
第１の調光モード及び第２の調光モードにおいて、条件設定回路５８は、選択信号ＳＥＬ１を活性化すると共に、選択信号ＳＥＬ２を非活性化する。それにより、スイッチ回路７８ａがオン状態となり、スイッチ回路７８ｂがオフ状態となるので、電流センスアンプ７２の出力信号がオペアンプ７３の反転入力端子に供給される。
【０１１０】
一方、第３の調光モード及び第４の調光モードにおいて、条件設定回路５８は、選択信号ＳＥＬ１を非活性化すると共に、選択信号ＳＥＬ２を活性化する。それにより、スイッチ回路７８ａがオフ状態となり、スイッチ回路７８ｂがオン状態となるので、電流センスアンプ７７の出力信号がオペアンプ７３の反転入力端子に供給される。
【０１１１】
従って、第１の制御信号ＤＤＲＶのオンデューティー比が５０％以上である場合には、発光素子１１０に流れる電流に比例する電流検出電圧を増幅する電流センスアンプ７２の出力信号が、第２の制御信号ＧＡＴＥの非活性化タイミングを調整するために使用される。一方、第１の制御信号ＤＤＲＶのオンデューティー比が５０％未満である場合には、サンプルホールド回路７６に保持された電流検出電圧を増幅する電流センスアンプ７７の出力信号が、第２の制御信号ＧＡＴＥの非活性化タイミングを調整するために使用される。
【０１１２】
また、第１の調光モード〜第３の調光モードにおいて、条件設定回路５８は、選択信号ＳＥＬ３を活性化すると共に、選択信号ＳＥＬ４を非活性化する。それにより、スイッチ回路５５がオン状態となり、スイッチ回路５６がオフ状態となるので、インバーター５３の出力信号がＯＲ回路５７の一方の入力端子に供給される。ＯＲ回路５７の他方の入力端子には、コンパレーター７５から出力される比較結果信号ＣＯＭＰが供給される。
【０１１３】
ＯＲ回路５７は、デジタル調光信号ＤＣＳがローレベルに非活性化されるか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。従って、第１の制御信号ＤＤＲＶのオンデューティー比が５％以上である場合には、第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥが非活性化状態に維持される。
【０１１４】
一方、第４の調光モードにおいて、条件設定回路５８は、選択信号ＳＥＬ３を非活性化すると共に、選択信号ＳＥＬ４を活性化する。それにより、スイッチ回路５５がオフ状態となり、スイッチ回路５６がオン状態となるので、ＡＮＤ回路５２の出力信号がＯＲ回路５７の一方の入力端子に供給される。ＯＲ回路５７の他方の入力端子には、コンパレーター７５から出力される比較結果信号ＣＯＭＰが供給される。
【０１１５】
ＯＲ回路５７は、デジタル調光信号ＤＣＳがローレベルに非活性化されてから遅延時間ＴＤが経過するか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。従って、第１の制御信号ＤＤＲＶのオンデューティー比が５％未満である場合には、第１の制御信号ＤＤＲＶが非活性化されている期間の一部において第２の制御信号ＧＡＴＥが活性化状態に維持される。
【０１１６】
なお、インダクターＬ１（図８）に流れる電流はトランジスターＱＮ１がオン状態となってから徐々に増加するので、第１の制御信号ＤＤＲＶのオンデューティー比が小さければ、第１の制御信号ＤＤＲＶが非活性化されるタイミングの前後において、コンパレーター７５から出力される比較結果信号ＣＯＭＰがローレベルを保っている。
【０１１７】
図１０〜図１３は、第１〜第４の調光モードにおける動作例を説明するためのタイミングチャートである。図１０に示すように、第１の調光モードにおいては、デジタル調光信号ＤＣＳが常にハイレベルに活性化されており、第２の制御信号ＧＡＴＥがハイレベルに活性化されローレベルに非活性化されることによって、アナログ調光が行われる。一方、図１１〜図１３に示すように、第２〜第４の調光モードにおいては、デジタル調光信号ＤＣＳもハイレベルに活性化されローレベルに非活性化されて、アナログ調光とデジタル調光との両方が行われる。
【０１１８】
図１１及び図１２に示すように、第２の調光モード及び第３の調光モードにおいては、第２の制御信号ＧＡＴＥが、デジタル調光信号ＤＣＳの立ち上がりに同期してハイレベルに活性化される。また、第２の制御信号ＧＡＴＥは、デジタル調光信号ＤＣＳの立ち下がりに同期して強制的にローレベルに非活性化される。
【０１１９】
図１３に示すように、第４の調光モードにおいては、第２の制御信号ＧＡＴＥが、デジタル調光信号ＤＣＳの立ち上がりに同期してハイレベルに活性化される。一方、第２の制御信号ＧＡＴＥの非活性化においては、第２の制御信号ＧＡＴＥは、デジタル調光信号ＤＣＳの立ち下がりに同期せずに、デジタル調光信号ＤＣＳの立ち下がりから遅延時間ＴＤ（所定の期間）において活性化状態に維持されてからローレベルに非活性化される。
【０１２０】
なお、図１１に示すように、第２の調光モードにおいて、条件設定回路５８は、デジタル調光信号ＤＣＳが活性化状態に遷移した直後の所定のマスク期間（ＭＡＳＫ  ＴＩＭＥ）において活性化されるマスク信号ＭＡＳＫを生成しても良い。マスク信号ＭＡＳＫは、スイッチ回路７４をオフするために用いられる。それにより、電流センスアンプ７２の動作速度が遅いことによる測定誤差の影響を回避することができる。
【０１２１】
また、図１２及び図１３に示すように、第３の調光モード及び第４の調光モードにおいて、条件設定回路５８は、デジタル調光信号ＤＣＳが非活性化状態に遷移する直前の所定のサンプルホールド期間（Ｓ／Ｈ  ＴＩＭＥ）において活性化されるサンプルホールド信号ＳＨＳを生成しても良い。
【０１２２】
サンプルホールド信号ＳＨＳは、サンプルホールド回路７６にサンプルホールド動作を行わせるために用いられる。それにより、サンプルホールド回路７６は、発光素子１１０に流れる電流が安定してからサンプルホールド動作を行うことができる。あるいは、サンプルホールド信号ＳＨＳが、外部のマイクロコンピューター等から発光制御回路１００（図８）に供給されても良い。
【０１２３】
このようにして、スイッチング制御回路５０ａは、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値（この例においては、５％）未満である場合に、第１の制御信号ＤＤＲＶが活性化状態から非活性化状態に遷移してから所定の期間において第２の制御信号ＧＡＴＥを活性化状態に維持する。それにより、トランジスターＱＮ１がオン状態となる期間を第１の制御信号ＤＤＲＶが非活性化されてから所定の期間だけ延長して、インダクターＬ１に補填されるエネルギーを連続的に増加させることができる。
【０１２４】
その際に、スイッチング制御回路５０ａは、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満であり、かつ、第１の制御信号ＤＤＲＶが活性化されている期間において第２の制御信号ＧＡＴＥが一度も非活性化されていない場合に、所定の期間において第２の制御信号ＧＡＴＥを活性化状態に維持するようにしても良い。それにより、第１の制御信号ＤＤＲＶが活性化されている期間において第２の制御信号ＧＡＴＥが単一パルスとして活性化された場合にのみ、第２の制御信号ＧＡＴＥのパルス幅を延長することができる。
【０１２５】
そのために、条件設定回路５８は、例えば、デジタル調光信号ＤＣＳが活性化されている期間において比較結果信号ＣＯＭＰが一度でもハイレベルになった場合には、選択信号ＳＥＬ３を活性化すると共に、選択信号ＳＥＬ４を非活性化する。その状態は、次にデジタル調光信号ＤＣＳが活性化されたときに解除される。
【０１２６】
＜第２の動作例＞
第２の動作例において、条件設定回路５８は、デジタル調光信号ＤＣＳのオンデューティー比に関する情報を外部から供給されなくても、第２の制御信号ＧＡＴＥを非活性化する条件を設定することができる。例えば、条件設定回路５８は、デジタル調光信号ＤＣＳとコンパレーター７５から出力される比較結果信号ＣＯＭＰとに基づいて、選択信号ＳＥＬ１〜ＳＥＬ４を生成する。
【０１２７】
条件設定回路５８は、デジタル調光信号ＤＣＳが活性化されている期間において比較結果信号ＣＯＭＰが一度でもハイレベルになった場合には、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上であると判定して、選択信号ＳＥＬ１及びＳＥＬ３を活性化すると共に、選択信号ＳＥＬ２及びＳＥＬ４を非活性化する。
【０１２８】
それにより、スイッチ回路７８ａがオン状態となり、スイッチ回路７８ｂがオフ状態となるので、電流センスアンプ７２の出力信号がオペアンプ７３の反転入力端子に供給される。また、スイッチ回路５５がオン状態となり、スイッチ回路５６がオフ状態となるので、インバーター５３の出力信号がＯＲ回路５７の一方の入力端子に供給される。ＯＲ回路５７の他方の入力端子には、コンパレーター７５から出力される比較結果信号ＣＯＭＰが供給される。
【０１２９】
ＯＲ回路５７は、デジタル調光信号ＤＣＳがローレベルに非活性化されるか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。従って、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合には、第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥが非活性化状態に維持される。
【０１３０】
一方、条件設定回路５８は、デジタル調光信号ＤＣＳが活性化されている期間において比較結果信号ＣＯＭＰが一度も活性化されていない場合には、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満であると判定して、選択信号ＳＥＬ１及びＳＥＬ３を非活性化すると共に、選択信号ＳＥＬ２及びＳＥＬ４を活性化する。
【０１３１】
それにより、スイッチ回路７８ａがオフ状態となり、スイッチ回路７８ｂがオン状態となるので、電流センスアンプ７７の出力信号がオペアンプ７３の反転入力端子に供給される。また、スイッチ回路５５がオフ状態となり、スイッチ回路５６がオン状態となるので、ＡＮＤ回路５２の出力信号がＯＲ回路５７の一方の入力端子に供給される。ＯＲ回路５７の他方の入力端子には、コンパレーター７５から出力される比較結果信号ＣＯＭＰが供給される。
【０１３２】
ＯＲ回路５７は、デジタル調光信号ＤＣＳがローレベルに非活性化されてから遅延時間ＴＤが経過するか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。従って、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合には、第１の制御信号ＤＤＲＶが非活性化されている期間の一部において第２の制御信号ＧＡＴＥが活性化状態に維持される。
【０１３３】
なお、インダクターＬ１（図８）に流れる電流は、トランジスターＱＮ１がオン状態となってから徐々に増加するので、第１の制御信号ＤＤＲＶのオンデューティー比が小さければ、第１の制御信号ＤＤＲＶが非活性化されるタイミングの前後において、コンパレーター７５から出力される比較結果信号ＣＯＭＰがローレベルを保っている。
【０１３４】
＜第４の実施形態＞
図１４は、本発明の第４の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第４の実施形態においては、図４に示す第２の実施形態におけるスイッチング制御回路５０の替わりに、スイッチング制御回路５０ｂが用いられる。また、コンパレーター７９と、インバーター８０と、アップダウンカウンター８１と、パルス幅延長回路８２とが追加されている。その他の点に関しては、第４の実施形態は、第２の実施形態と同様でも良い。
【０１３５】
スロープ補償回路７１は、電流検出用の抵抗Ｒ２の両端間電圧にバイアス電圧を加算して検出信号ＤＥＴを生成し、検出信号ＤＥＴをコンパレーター７５の非反転入力端子に供給する。電流センスアンプ７２は、発光素子１１０に流れる電流に比例する抵抗Ｒ１の両端間電圧（電流検出電圧）を増幅して出力信号を生成する。コンパレーター７５は、スロープ補償回路７１から供給される検出信号ＤＥＴの電圧を誤差信号ＥＲＲの電圧と比較することにより、比較結果に応じた比較結果信号ＣＯＭＰを生成し、比較結果信号ＣＯＭＰをスイッチング制御回路５０ｂに供給する。
【０１３６】
コンパレーター７９は、電流センスアンプ７２の出力信号の電圧をアナログ調光信号ＡＣＳの電圧と比較することにより、比較結果に応じた出力信号ＩＣＯＭＰを生成する。コンパレーター７９の出力信号ＩＣＯＭＰは、発光素子１１０に流れる電流が所定の値よりも小さい場合にハイレベルになり、発光素子１１０に流れる電流が所定の値よりも大きい場合にローレベルになる。なお、電流センスアンプ７２の出力電圧及びコンパレーター７９の出力レベルが変化するためには、ある程度の応答時間が必要であるので、デジタル調光信号ＤＣＳが立ち下がる時点においては以前の状態が維持されている。コンパレーター７９の出力信号ＩＣＯＭＰは、アップダウンカウンター８１に供給される。
【０１３７】
インバーター８０は、レベルシフター２２から供給されるデジタル調光信号ＤＣＳを反転してアップダウンカウンター８１に供給する。アップダウンカウンター８１は、デジタル調光信号ＤＣＳの立ち下がりに同期して、コンパレーター７９の出力信号ＩＣＯＭＰに従ってアップカウント動作又はダウンカウント動作を行う。
【０１３８】
例えば、電源オン時に、アップダウンカウンター８１のカウント値が初期値にリセットされる。アップダウンカウンター８１は、デジタル調光信号ＤＣＳの立ち下がりに同期して、コンパレーター７９の出力信号ＩＣＯＭＰがハイレベルであるときにカウント値をインクリメントし、コンパレーター７９の出力信号ＩＣＯＭＰがローレベルであるときにカウント値をデクリメントする。
【０１３９】
パルス幅延長回路８２は、例えば、組み合わせ回路又は順序回路を含む論理回路で構成され、アップダウンカウンター８１のカウント値に基づいて、第２の制御信号ＧＡＴＥの活性化期間（パルス幅）を選択するために用いられる選択信号ＳＥＬを生成し、選択信号ＳＥＬをスイッチング制御回路５０ｂに出力する。
【０１４０】
スイッチング制御回路５０ｂは、クロック信号ＣＬＫ、比較結果信号ＣＯＭＰ、選択信号ＳＥＬ、及び、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化する。
【０１４１】
図１５は、図１４に示すスイッチング制御回路の構成例を示す回路図である。この例において、スイッチング制御回路５０ｂは、ＲＳフリップフロップ５１と、ＡＮＤ回路５２と、インバーター５３と、ＯＲ回路５７と、可変遅延回路５９とを含んでいる。
【０１４２】
ＲＳフリップフロップ５１は、ＯＲ回路５７の出力信号がローレベルであるときに、クロック信号ＣＬＫの立ち上がりに同期してセットされて、第２の制御信号ＧＡＴＥをハイレベルに活性化し、クロック信号ＣＬＫがローレベルであるときに、ＯＲ回路５７の出力信号の立ち上がりに同期してリセットされて、第２の制御信号ＧＡＴＥをローレベルに非活性化する。
【０１４３】
インバーター５３は、デジタル調光信号ＤＣＳを反転して出力信号を生成し、出力信号を可変遅延回路５９に供給する。可変遅延回路５９は、インバーター５３の出力信号が並列的に供給される複数の遅延回路と、インバーター５３の出力信号及び複数の遅延回路の出力信号の内から１つの信号を選択する選択回路５９ａとを含んでいる。例えば、各々の遅延回路は、ゲート遅延を伴う複数のインバーター等の遅延素子又は抵抗及びキャパシター等で構成され、選択回路５９ａは、複数のアナログスイッチ等で構成される。
【０１４４】
複数の遅延回路は、互いに異なる遅延時間ＴＤ１、ＴＤ２、・・・、ＴＤｎを有しており、インバーター５３によって反転されたデジタル調光信号ＤＣＳを遅延させる。また、選択回路５９ａは、パルス幅延長回路８２（図１４）から供給される選択信号ＳＥＬに従って、インバーター５３によって反転されたデジタル調光信号ＤＣＳの遅延時間ＴＤを選択する。
【０１４５】
ＡＮＤ回路５２は、インバーター５３の出力信号と可変遅延回路５９の出力信号との論理積を求めることにより、出力信号を生成する。ＡＮＤ回路５２の出力信号は、デジタル調光信号ＤＣＳが活性化された時点でローレベルになり、デジタル調光信号ＤＣＳが非活性化されてから遅延時間ＴＤが経過した時点でハイレベルになる（ＴＤ≧０）。
【０１４６】
ＯＲ回路５７は、ＡＮＤ回路５２の出力信号とコンパレーター７５（図１４）から出力される比較結果信号ＣＯＭＰとの論理和を求めることにより、出力信号を生成する。ＯＲ回路５７の出力信号は、ＲＳフリップフロップ５１のリセット端子に供給される。ＯＲ回路５７は、ＡＮＤ回路５２の出力信号がハイレベルになるか、又は、検出信号ＤＥＴの電圧が誤差信号ＥＲＲの電圧よりも上昇して比較結果信号ＣＯＭＰがハイレベルになると、ハイレベルの出力信号を生成する。それにより、ＲＳフリップフロップ５１がリセットされて、第２の制御信号ＧＡＴＥを非活性化する。
【０１４７】
＜動作例＞
本発明の第４の実施形態に係る発光制御回路の動作例について、図１４〜図１６を参照しながら説明する。図１６は、図１４に示す発光制御回路の動作例を説明するための波形図である。
【０１４８】
デジタル調光信号ＤＣＳがハイレベルに活性化されると、第１の制御信号ＤＤＲＶがローレベルに活性化されてトランジスターＱＰ１がオン状態となり、発光素子１１０に電流ＩＬＤが流れる。スイッチング制御回路５０ｂは、第１の制御信号ＤＤＲＶが活性化されている期間において、トランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化する。
【０１４９】
デジタル調光信号ＤＣＳの活性化に同期して第２の制御信号ＧＡＴＥがハイレベルに活性化されると、トランジスターＱＮ１がオン状態となり、インダクターＬ１に電流ＩＬが流れる。インダクターＬ１に流れる電流ＩＬは、時間と共に徐々に増加する。図１６に示す期間においては、インダクターＬ１に流れる電流ＩＬが小さいので、コンパレーター７５から出力される比較結果信号ＣＯＭＰがローレベルになっている。
【０１５０】
図１６に示すように、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流ＩＬＤが所定の値よりも小さい場合には、コンパレーター７９の出力信号ＩＣＯＭＰがハイレベルになり、アップダウンカウンター８１がアップカウントモードに設定される。
【０１５１】
その後、デジタル調光信号ＤＣＳがローレベルに非活性化されると、第１の制御信号ＤＤＲＶがハイレベルに非活性化されてトランジスターＱＰ１がオフ状態となり、発光素子１１０の電流ＩＬＤが停止する。また、アップダウンカウンター８１は、デジタル調光信号ＤＣＳの立ち下がりに同期してカウント値をインクリメントするので、アップダウンカウンター８１のカウント値が前回の値よりも増加する。
【０１５２】
パルス幅延長回路８２は、カウント値と初期値との差に応じた遅延時間ＴＤを有する遅延回路の出力信号を選択するための選択信号ＳＥＬをスイッチング制御回路５０ｂに出力する。スイッチング制御回路５０ｂにおいて、選択回路５９ａは、増加した遅延時間ＴＤを有する遅延回路の出力信号を選択する。それにより、デジタル調光信号ＤＣＳが非活性化されてから遅延時間ＴＤが経過した後に、ＡＮＤ回路５２の出力信号がハイレベルになり、ＯＲ回路５７の出力信号がハイレベルになって、ＲＳフリップフロップ５１が、第２の制御信号ＧＡＴＥを非活性化する。
【０１５３】
ここで、ＡＮＤ回路５２の出力信号がハイレベルである期間は、アナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間に相当する。従って、遅延時間ＴＤが増加すれば、デジタル調光用の第１の制御信号ＤＤＲＶが非活性化されている期間の内でアナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間が短縮される。
【０１５４】
第２の制御信号ＧＡＴＥがローレベルに非活性化されると、トランジスターＱＮ１がオフ状態となり、インダクターＬ１に流れる電流ＩＬが減少する。デジタル調光信号ＤＣＳが活性化及び非活性化される度に、このような動作を繰り返すことにより、第２の制御信号ＧＡＴＥのパルス幅が次第に増加する。
【０１５５】
次に、デジタル調光信号ＤＣＳがハイレベルに活性化されているときに発光素子１１０に流れる電流ＩＬＤが所定の値よりも大きくなった場合には、コンパレーター７９の出力信号ＩＣＯＭＰがローレベルになり、アップダウンカウンター８１がダウンカウントモードに設定される。
【０１５６】
デジタル調光信号ＤＣＳがローレベルに非活性化されると、第１の制御信号ＤＤＲＶがハイレベルに非活性化されて、トランジスターＱＰ１がオフ状態となり、発光素子１１０の電流ＩＬＤが停止する。また、アップダウンカウンター８１は、デジタル調光信号ＤＣＳの立ち下がりに同期してカウント値をデクリメントするので、カウント値が前回の値よりも減少する。
【０１５７】
パルス幅延長回路８２は、カウント値と初期値との差に応じた遅延時間ＴＤを有する遅延回路の出力信号を選択するための選択信号ＳＥＬをスイッチング制御回路５０ｂに出力する。スイッチング制御回路５０ｂにおいて、選択回路５９ａは、減少した遅延時間ＴＤを有する遅延回路の出力信号を選択する。それにより、デジタル調光信号ＤＣＳが非活性化されてから遅延時間ＴＤが経過した後に、第２の制御信号ＧＡＴＥがローレベルに非活性化される。
【０１５８】
アップダウンカウンター８１のカウント値が下限値以下となった場合には、パルス幅延長回路８２が、インバーター５３の出力信号を選択するための選択信号ＳＥＬをスイッチング制御回路５０ｂに出力する。スイッチング制御回路５０ｂにおいて、選択回路５９ａは、インバーター５３の出力信号を選択する。それにより、デジタル調光信号ＤＣＳが非活性化される際に、第２の制御信号ＧＡＴＥがローレベルに非活性化される。
【０１５９】
ここで、ＡＮＤ回路５２の出力信号がハイレベルである期間は、アナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間に相当する。従って、遅延時間ＴＤが減少すれば、デジタル調光用の第１の制御信号ＤＤＲＶが非活性化されている期間の内でアナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間が延長される。この期間は、最大で、第１の制御信号ＤＤＲＶの非活性化期間と等しくなるまで延長される。
【０１６０】
第２の制御信号ＧＡＴＥがローレベルに非活性化されると、トランジスターＱＮ１がオフ状態となり、インダクターＬ１に流れる電流ＩＬが減少する。デジタル調光信号ＤＣＳが活性化及び非活性化される度に、第２の制御信号ＧＡＴＥのパルス幅の増加又は減少を繰り返すことにより、第２の制御信号ＧＡＴＥのパルス幅が適切な値に収束する。
【０１６１】
このように、第４の実施形態によれば、デジタル調光用の第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流が所定の値よりも小さい場合に、第１の制御信号ＤＤＲＶが非活性化されている期間の内でアナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間が短縮される。それにより、デジタル調光において発光素子１１０に電流を流す期間が短い場合においても、インダクターＬ１にエネルギーを補填して、発光素子１１０に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【０１６２】
また、デジタル調光用の第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流が所定の値よりも大きい場合に、第１の制御信号ＤＤＲＶが非活性化されている期間の内でアナログ調光用の第２の制御信号ＧＡＴＥの活性化を禁止する期間が延長される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【０１６３】
＜第４の実施形態の変形例＞
図１４に示す発光制御回路１００は、図８に示す発光制御回路１００と同様に、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流に比例する電流検出電圧をサンプリングして保持するサンプルホールド回路７６と、サンプルホールド回路７６に保持された電流検出電圧を増幅して出力信号を生成する電流センスアンプ７７とを含んでも良い。その場合には、電流センスアンプ７７の出力信号が、コンパレーター７９の反転入力端子に供給される。
【０１６４】
＜第５の実施形態＞
本発明の第５の実施形態においては、図９に示す第３の実施形態におけるスイッチング制御回路５０ａが、図１５に示す可変遅延回路５９を含んでいる。それにより、第２の制御信号ＧＡＴＥのパルス幅を延長する期間を可変にすることができる。その他の点に関しては、第５の実施形態は、第３の実施形態と同様でも良い。
【０１６５】
スイッチング制御回路５０ａは、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥを非活性化状態に維持し、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合に、第１の制御信号ＤＤＲＶが活性化状態から非活性化状態に遷移してから所定の期間において第２の制御信号ＧＡＴＥを活性化状態に維持する。
【０１６６】
その場合に、スイッチング制御回路５０ａは、第１の制御信号ＤＤＲＶのオンデューティー比が第１の値の場合に、所定の期間を第１の期間に設定し、第１の制御信号ＤＤＲＶのオンデューティー比が第１の値よりも小さい第２の値の場合に、所定の期間を第１の期間よりも長い第２の期間に設定しても良い。それにより、デジタル調光において発光素子１１０に電流を流す期間がより短い場合に、インダクターＬ１に補填されるエネルギーをより増加させることができる。
【０１６７】
例えば、第１の制御信号ＤＤＲＶのオンデューティー比に応じて５種類の調光モードが設定され、現在の調光モードを特定する情報が条件設定回路５８に供給される。条件設定回路５８は、第１の制御信号ＤＤＲＶのオンデューティー比が５％以上である調光モードにおいて、所定の期間をゼロに設定し、第１の制御信号ＤＤＲＶのオンデューティー比が４％である調光モードにおいて、所定の期間をＴＡ１（ＴＡ１＞０）に設定する。
【０１６８】
また、条件設定回路５８は、第１の制御信号ＤＤＲＶのオンデューティー比が３％である調光モードにおいて、所定の期間をＴＡ２（ＴＡ２＞ＴＡ１）に設定し、第１の制御信号ＤＤＲＶのオンデューティー比が２％である調光モードにおいて、所定の期間をＴＡ３（ＴＡ３＞ＴＡ２）に設定し、第１の制御信号ＤＤＲＶのオンデューティー比が１％である調光モードにおいて、所定の期間をＴＡ４（ＴＡ４＞ＴＡ３）に設定する。
【０１６９】
さらに、図８に示す発光制御回路１００が、図１４に示すコンパレーター７９〜パルス幅延長回路８２を含んでも良い。その場合には、スイッチング制御回路５０ａが、パルス幅延長回路８２から供給される選択信号ＳＥＬに従って、発光素子１１０に流れる電流に応じて所定の期間を調整しても良い。それにより、発光素子１１０に流れる電流がより小さい場合に、インダクターＬ１に補填されるエネルギーをより増加させることができる。
【０１７０】
例えば、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流が所定の値よりも小さい場合に、アップダウンカウンター８１は、デジタル調光信号ＤＣＳが活性化及び非活性化される度にカウント値をインクリメントするので、カウント値と初期値との差が次第に大きくなる。パルス幅延長回路８２は、カウント値と初期値との差に応じた遅延時間ＴＤを有する遅延回路の出力信号を選択するための選択信号ＳＥＬを順次生成して、選択信号ＳＥＬをスイッチング制御回路５０ａに供給する。
【０１７１】
スイッチング制御回路５０ａに設けられた可変遅延回路５９（図１５）において、選択回路５９ａは、選択信号ＳＥＬに従って次第に大きな遅延時間ＴＤを有する遅延回路の出力信号を順次選択する。それにより、第２の制御信号ＧＡＴＥのパルス幅の延長期間が次第に増加する。
【０１７２】
あるいは、スイッチング制御回路５０ａが、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合において、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流が所定の値よりも小さい場合に、第１の制御信号ＤＤＲＶが活性化状態から非活性化状態に遷移してから第２の制御信号ＧＡＴＥを活性化状態に維持する期間を第１の期間だけ延長し、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流が所定の値よりも大きい場合に、第１の制御信号ＤＤＲＶが活性化状態から非活性化状態に遷移してから第２の制御信号ＧＡＴＥを活性化状態に維持する期間を第２の期間だけ短縮しても良い。
【０１７３】
その場合に、第２の期間が、第１の期間よりも長いことが望ましい。例えば、第１の制御信号ＤＤＲＶのオンデューティー比が第１の値（例えば、１％）から第１の値よりも大きい第２の値（例えば、２％）に変化した場合に、オンデューティー比が第１の値であったときに設定された延長期間に従って第２の制御信号ＧＡＴＥを生成すると、発光素子１１０に流れる電流が過剰となってしまう。そこで、次に延長期間を設定するときに、延長期間を第１の期間よりも長い第２の期間だけ短縮することにより、電流の過剰を早期に解消することができる。例えば、第２の期間を第１の期間の２倍としても良い。
【０１７４】
＜第６の実施形態＞
図１７は、本発明の第６の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第６の実施形態においては、図１又は図４に示すスイッチング制御回路５０の替わりに、スイッチング制御回路５０ｃが用いられる。また、発光素子１１０の両端間の電位差を基準電圧ＶＲＥＦと比較する検出回路９０が追加されている。その他の点に関しては、第６の実施形態は、第１又は第２の実施形態と同様でも良い。
【０１７５】
図１７に示すように、検出回路９０は、抵抗Ｒ７〜Ｒ１０と、オペアンプ９１と、コンパレーター９２とを含み、ＤＡＣ９３と、スイッチ回路９４とをさらに含んでも良い。抵抗Ｒ７及びＲ８は、電源電位ＶＤＤを分圧する第１の分圧回路を構成している。抵抗Ｒ９及びＲ１０は、キャパシターＣ４とインダクターＬ１との接続点における検出電位ＶＬＤを分圧する第２の分圧回路を構成している。第１の分圧回路の分圧比と第２の分圧回路の分圧比とは等しくても良い。
【０１７６】
それにより、第１及び第２の分圧回路が、キャパシターＣ４の両端間の電位差を所定の分圧比で分圧し、例えば、５Ｖ及び０Ｖの電源電位が供給されて動作するオペアンプ９１が、分圧された電位差を所定の増幅率で増幅する。第１の制御信号ＤＤＲＶに従ってトランジスターＱＰ１が周期的にオン状態となるので、キャパシターＣ４の両端間の電位差は、発光素子１１０の両端間の電位差に略等しくなる。
【０１７７】
コンパレーター９２は、オペアンプ９１の出力電圧を基準電圧ＶＲＥＦと比較することにより、比較結果に応じた出力信号ＶＣＯＭＰを生成する。このようにして、検出回路９０は、発光素子１１０の両端間の電位差が所定の値よりも小さい場合に出力信号ＶＣＯＭＰをローレベルに非活性化し、発光素子１１０の両端間の電位差が所定の値よりも大きい場合に出力信号ＶＣＯＭＰをハイレベルに活性化する。
【０１７８】
検出回路９０は、発光素子１１０の両端間の電位差が所定の値よりも小さいか又は大きいかを検出するために用いられる基準電圧ＶＲＥＦを外部のマイクロコンピューター等から供給されても良い。あるいは、検出回路９０は、基準電圧ＶＲＥＦに関する情報（データ）ＤＲＥＦを外部のマイクロコンピューター等から受信しても良い。ＤＡＣ９３は、外部から供給されるデータＤＲＥＦを基準電圧ＶＲＥＦに変換する。
【０１７９】
その場合には、発光素子１１０の電圧−電流特性が温度によって変動しても、光源装置の温度情報を有するマイクロコンピューター等から温度に応じた基準電圧ＶＲＥＦを設定することによって、温度による変動を補償することができる。さらに、スイッチ回路９４を設けて、外部から供給される基準電圧ＶＲＥＦとＤＡＣ９３から供給される基準電圧ＶＲＥＦとの内の一方を選択できるようにしても良い。検出回路９０の出力信号ＶＣＯＭＰは、スイッチング制御回路５０ｃに供給される。
【０１８０】
スイッチング制御回路５０ｃは、クロック信号ＣＬＫ、リセット信号ＲＳＴ、検出回路９０の出力信号ＶＣＯＭＰ、及び、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化する。
【０１８１】
図１８は、図１７に示すスイッチング制御回路の構成例を示す回路図である。この例において、スイッチング制御回路５０ｃは、ＲＳフリップフロップ５１と、ＡＮＤ回路５２と、インバーター５３とを含んでいる。
【０１８２】
ＲＳフリップフロップ５１は、クロック信号ＣＬＫに同期して出力信号をハイレベルに活性化し、トランジスターＱＮ１に流れる電流及び発光素子１１０に流れる電流に基づいて生成されるリセット信号ＲＳＴに同期して出力信号を非活性化する。ＡＮＤ回路５２は、検出回路９０の出力信号ＶＣＯＭＰに従ってＲＳフリップフロップ５１の出力信号をマスクするマスク回路に相当する。
【０１８３】
ＲＳフリップフロップ５１の出力信号をマスクするためにＲＳフリップフロップ５１又はフィードバックループの回路を停止する場合には第２の制御信号ＧＡＴＥの復帰に時間がかかるが、ＲＳフリップフロップ５１の出力信号をマスクする場合には、第２の制御信号ＧＡＴＥの復帰に要する時間を短縮することができる。
【０１８４】
インバーター５３は、検出回路９０の出力信号ＶＣＯＭＰを反転してＡＮＤ回路５２に供給する。ＡＮＤ回路５２は、検出回路９０の出力信号ＶＣＯＭＰがローレベルに非活性化されてインバーター５３の出力信号がハイレベルである場合に、ＲＳフリップフロップ５１の出力信号を第２の制御信号ＧＡＴＥとして出力し、検出回路９０の出力信号ＶＣＯＭＰがハイレベルに活性化されてインバーター５３の出力信号がローレベルである場合に、第２の制御信号ＧＡＴＥを活性化状態に維持する。
【０１８５】
＜動作例＞
本発明の第６の実施形態に係る発光制御回路の動作例について、図１７〜図１９を参照しながら説明する。図１９は、図１７に示す発光制御回路の動作例を説明するための波形図である。図１９には、デジタル調光信号のオンデューティー比（第１の制御信号ＤＤＲＶのオンデューティー比）が所定の値未満である場合が示されている。
【０１８６】
デジタル調光信号ＤＣＳがハイレベルに活性化されると、第１の制御信号ＤＤＲＶがローレベルに活性化されてトランジスターＱＰ１がオン状態となり、発光素子１１０に電流ＩＬＤが流れる。それにより、検出電位ＶＬＤが閾値よりも上昇して、発光素子１１０の両端間の電位差が所定の値よりも小さくなると、検出回路９０の出力信号ＶＣＯＭＰがローレベルに非活性化される。
【０１８７】
ＡＮＤ回路５２は、検出回路９０の出力信号ＶＣＯＭＰがローレベルに非活性化されると、ＲＳフリップフロップ５１の出力信号を第２の制御信号ＧＡＴＥとして出力する。それにより、スイッチング制御回路５０ｃは、発光素子１１０の両端間の電位差が所定の値よりも小さい場合に、トランジスターＱＮ１をオン状態とするために第２の制御信号ＧＡＴＥを少なくとも一部の期間において活性化する。
【０１８８】
第２の制御信号ＧＡＴＥがハイレベルに活性化されると、トランジスターＱＮ１がオン状態となって、インダクターＬ１に電流ＩＬが流れる。インダクターＬ１に流れる電流ＩＬは、時間と共に徐々に増加する。図１９に示す期間においては、インダクターＬ１に流れる電流ＩＬが小さいので、コンパレーター７５から出力されるリセット信号ＲＳＴがローレベルになっている。
【０１８９】
その後、デジタル調光信号ＤＣＳがローレベルに非活性化されると、第１の制御信号ＤＤＲＶがハイレベルに非活性化されてトランジスターＱＰ１がオフ状態となり、発光素子１１０の電流ＩＬＤが停止する。それにより、発光素子１１０からインダクターＬ１に電流が供給されなくなるので、検出電位ＶＬＤが徐々に下降する。検出電位ＶＬＤが閾値よりも低下して、発光素子１１０の両端間の電位差が所定の値よりも大きくなると、検出回路９０の出力信号ＶＣＯＭＰがハイレベルに活性化される。
【０１９０】
ＡＮＤ回路５２は、検出回路９０の出力信号ＶＣＯＭＰがハイレベルに活性化されると、出力信号をローレベルに非活性化する。それにより、スイッチング制御回路５０ｃは、発光素子１１０の両端間の電位差が所定の値よりも大きい場合に、トランジスターＱＮ１をオフ状態とするために第２の制御信号ＧＡＴＥを非活性化状態に維持する。
【０１９１】
第２の制御信号ＧＡＴＥがローレベルに非活性化されると、トランジスターＱＮ１がオフ状態となって、インダクターＬ１に流れる電流ＩＬが減少し、検出電位ＶＬＤの下降が停止する。このようにして、スイッチング制御回路５０ｃは、発光素子１１０の両端間の電位差が所定の値に近付くように、第２の制御信号ＧＡＴＥの活性化及び非活性化を調整する。
【０１９２】
図１９には示されていないが、デジタル調光信号ＤＣＳのオンデューティー比が所定の値以上の場合には、検出回路９０の出力信号ＶＣＯＭＰが活性化されるよりも先にリセット信号ＲＳＴが活性化されることがある。その場合には、スイッチング制御回路５０ｃが、リセット信号ＲＳＴの活性化に同期して第２の制御信号ＧＡＴＥを非活性化する。さらに、スイッチング制御回路５０ｃは、クロック信号ＣＬＫ及びリセット信号ＲＳＴに同期して第２の制御信号ＧＡＴＥの活性化及び非活性化を繰り返すこともある。
【０１９３】
第６の実施形態によれば、発光素子１１０の両端間の電位差が所定の値よりも大きい場合に、アナログ調光用の第２の制御信号ＧＡＴＥを非活性化状態に維持することにより、トランジスターＱＮ１がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、デジタル調光用の第１の制御信号ＤＤＲＶが非活性化されてトランジスターＱＰ１がオフ状態となっても、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【０１９４】
また、発光素子１１０の両端間の電位差が所定の値よりも小さい場合に、アナログ調光用の第２の制御信号ＧＡＴＥを少なくとも一部の期間において活性化することにより、トランジスターＱＮ１がオン状態となる。それにより、デジタル調光において発光素子１１０に電流を流す期間が短い場合においても、インダクターＬ１にエネルギーを補填して、発光素子１１０に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【０１９５】
＜第７の実施形態＞
図２０は、本発明の第７の実施形態におけるスイッチング制御回路の構成例を示す回路図である。第７の実施形態においては、図１７に示す第６の実施形態におけるスイッチング制御回路５０ｃの替わりに、図２０に示すスイッチング制御回路５０ｄが用いられる。その他の点に関しては、第７の実施形態は、第６の実施形態と同様でも良い。
【０１９６】
発光制御回路１００は、デジタル調光信号ＤＣＳのオンデューティー比に関する情報、即ち、第１の制御信号ＤＤＲＶのオンデューティー比に関する情報を、外部のマイクロコンピューター等から受信する。それにより、スイッチング制御回路５０ｄは、第１の制御信号ＤＤＲＶのオンデューティー比に関する情報に基づいて、第２の制御信号ＧＡＴＥの活性化又は非活性化の条件を設定することができる。
【０１９７】
図２０に示す例において、スイッチング制御回路５０ｄは、ＲＳフリップフロップ５１と、ＡＮＤ回路５２と、インバーター５３と、ＯＲ回路５７とを含んでいる。また、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合にハイレベルになり、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合にローレベルになるモード信号ＭＯＤが、スイッチング制御回路５０ｄに供給される。
【０１９８】
例えば、第１の制御信号ＤＤＲＶのオンデューティー比に応じて２種類の調光モードが設定される。第１の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が５％以上１００％以下であり、第２の調光モードにおいては、第１の制御信号ＤＤＲＶのオンデューティー比が０％より大きく５％未満である。その場合に、モード信号ＭＯＤは、第１の調光モードにおいてハイレベルになり、第２の調光モードにおいてローレベルになる。
【０１９９】
ＲＳフリップフロップ５１は、リセット信号ＲＳＴがローレベルであるときに、クロック信号ＣＬＫの立ち上がりに同期してセットされて、出力信号をハイレベルに活性化し、クロック信号ＣＬＫがローレベルであるときに、リセット信号ＲＳＴの立ち上がりに同期してリセットされて、出力信号をローレベルに非活性化する。
【０２００】
インバーター５３は、モード信号ＭＯＤを反転して出力信号を生成する。ＯＲ回路５７は、デジタル調光信号ＤＣＳとインバーター５３の出力信号との論理和を求めることにより、出力信号を生成する。ＡＮＤ回路５２は、ＲＳフリップフロップ５１の出力信号とＯＲ回路５７の出力信号との論理積を求めることにより、出力信号を生成する。
【０２０１】
第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合には、モード信号ＭＯＤがハイレベルとなり、インバーター５３の出力信号がローレベルとなって、ＯＲ回路５７が、デジタル調光信号ＤＣＳをＡＮＤ回路５２の一方の入力端子に供給する。ＡＮＤ回路５２は、デジタル調光信号ＤＣＳがハイレベルに活性化されると、ＲＳフリップフロップ５１の出力信号を第２の制御信号ＧＡＴＥとして出力し、デジタル調光信号ＤＣＳがローレベルに非活性化されると、出力信号をローレベルに非活性化する。
【０２０２】
それにより、スイッチング制御回路５０ｄは、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合に、第１の制御信号ＤＤＲＶが活性化されている期間においてトランジスターＱＮ１をオン状態又はオフ状態とするために第２の制御信号ＧＡＴＥを活性化又は非活性化すると共に、第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥを非活性化状態に維持する。
【０２０３】
一方、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合には、モード信号ＭＯＤがローレベルとなり、インバーター５３の出力信号がハイレベルとなって、ＯＲ回路５７が、ハイレベルの信号をＡＮＤ回路５２の一方の入力端子に供給する。ＡＮＤ回路５２は、ＲＳフリップフロップ５１の出力信号を第２の制御信号ＧＡＴＥとして出力する。
【０２０４】
それにより、スイッチング制御回路５０ｄは、第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合に、第１の制御信号ＤＤＲＶと非同期で第２の制御信号ＧＡＴＥを活性化又は非活性化する。トランジスターＱＮ１は、第２の制御信号ＧＡＴＥが活性化されているときにオン状態となり、第２の制御信号ＧＡＴＥが非活性化されているときにオフ状態となる。
【０２０５】
第７の実施形態によれば、デジタル調光用の第１の制御信号ＤＤＲＶのオンデューティー比が所定の値以上である場合に、第１の制御信号ＤＤＲＶが非活性化されている期間においてアナログ調光用の第２の制御信号ＧＡＴＥを非活性化状態に維持することにより、トランジスターＱＮ１がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。
【０２０６】
また、デジタル調光用の第１の制御信号ＤＤＲＶのオンデューティー比が所定の値未満である場合に、第１の制御信号ＤＤＲＶと非同期でアナログ調光用の第２の制御信号ＧＡＴＥを活性化又は非活性化することにより、トランジスターＱＮ１が第１の制御信号ＤＤＲＶと非同期でオン状態又はオフ状態となる。それにより、デジタル調光において発光素子１１０に電流を流す期間が短い場合においても、インダクターＬ１にエネルギーを補填して、発光素子１１０に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。
【０２０７】
＜第８の実施形態＞
以上説明した光源装置において、第１のスイッチング素子として、ＰチャネルＭＯＳトランジスターＱＰ１の替りにＮチャネルＭＯＳトランジスターを用いることも可能である。以下においては、一例として、図１に示す光源装置において第１のスイッチング素子としてＮチャネルＭＯＳトランジスターを用いる場合について説明する。
【０２０８】
図２１は、本発明の第８の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。図２１に示すように、この光源装置においては、第１のスイッチング素子としてＮチャネルＭＯＳトランジスターＱＮ５が用いられ、ダイオードＤ２及びＤ３と、ツェナーダイオードＤ４と、抵抗Ｒ１１と、キャパシターＣ６及びＣ７とが追加されている。
【０２０９】
トランジスターＱＮ５は、発光素子１１０に接続されたドレインと、インダクターＬ１の一端に接続されたソースと、第１の制御信号ＤＤＲＶが印加されるゲートとを有している。駆動回路３０ａは、デジタル調光信号ＤＣＳに従って、トランジスターＱＮ５をオン状態とするために第１の制御信号ＤＤＲＶをハイレベルに活性化し、トランジスターＱＮ５をオフ状態とするために第１の制御信号ＤＤＲＶをローレベルに非活性化する。
【０２１０】
図２３、図２４は、図２１の光源装置の動作を説明する図である。図２３に示すように、第１の制御信号ＤＤＲＶ及び第２の制御信号ＧＡＴＥは、ローレベル（例えば、０Ｖ）とハイレベル（例えば、７．５Ｖ）との間で遷移する。第１の制御信号ＤＤＲＶがハイレベルに活性化されると、駆動回路３０ａからキャパシターＣ６を介してトランジスターＱＮ５のゲートに電流が流れ、トランジスターＱＮ５のゲート・ソース間電圧が上昇して、トランジスターＱＮ５がオン状態となる。ツェナーダイオードＤ４は、トランジスターＱＮ５のゲート・ソース間電圧が所定の電圧（例えば、７．５Ｖ）を超えないようにクランプする。
【０２１１】
図２１に示すように、トランジスターＱＮ５のゲートとソースの間に抵抗Ｒ１１が設けられている。抵抗Ｒ１１が設けられる理由については後述する。図２３に示すように、第１の制御信号ＤＤＲＶがローレベルからハイレベルに遷移したとき、トランジスターＱＮ５のゲート−ソース間電圧が上昇する。デジタル調光において、第１の制御信号ＤＤＲＶのデューティーが大きい場合には、第１の制御信号ＤＤＲＶがハイレベルとなっている期間が長くなる。このとき、抵抗Ｒ１１によってトランジスターＱＮ５のゲート−ソース間電圧が徐々に低下していく。第３の制御信号ＧＡＴＥ’は、トランジスターＱＮ５のゲート−ソース間電圧を維持するために用いられる。即ち、図２３に示すように、第１の制御信号ＤＤＲＶが活性化状態に維持されている期間において、第３の制御信号ＧＡＴＥ'がローレベルとハイレベルとの間で遷移する。それにより、キャパシターＣ７とダイオードＤ２及びＤ３とが整流動作を行うので、トランジスターＱＮ５のゲート・ソース間電圧が閾値電圧以上に維持される。即ち、第３の制御信号ＧＡＴＥ’の出力端子とダイオードＤ３のアノード端子との間にキャパシターＣ７が設けられている。第３の制御信号ＧＡＴＥ’がローレベルのとき、ダイオードＤ２によって、ダイオードＤ３のアノード端子は、ほぼトランジスターＱＮ５のソース電圧になっている。第３の制御信号ＧＡＴＥ’がローレベルからハイレベルに遷移したとき、ダイオードＤ３のアノード端子の電圧が上昇する。これにより、ダイオードＤ３のカソード端子に接続されたトランジスターＱＮ５のゲートの電圧が上昇する。このようにして、第１の制御信号ＤＤＲＶがハイレベルの期間において、第３の制御信号ＧＡＴＥ’によりトランジスターＱＮ５のゲート−ソース間電圧を維持できる。
【０２１２】
第１の制御信号ＤＤＲＶがローレベルに非活性化されると、トランジスターＱＮ５のソースからダイオードＤ２及びＤ３とキャパシターＣ６とを介して駆動回路３０ａに電流が流れ、トランジスターＱＮ５のゲート・ソース間電圧が下降して、トランジスターＱＮ５がオフ状態となる。抵抗Ｒ１１は、スタンバイ時等において発光装置が発光を長時間停止する場合に、トランジスターＱＮ５のゲート・ソース間電圧を低下させて、トランジスターＱＮ５をオフ状態に維持する。
【０２１３】
図２３に示すように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’がハイレベルである場合には、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。第１の制御信号ＤＤＲＶがローレベルの期間において第３の制御信号ＧＡＴＥ’はローレベルである。第１の制御信号ＤＤＲＶがローレベルのときに第３の制御信号ＧＡＴＥ’がハイレベルになっていると、キャパシターＣ７及びダイオードＤ３によってトランジスターＱＮ５がオンになる可能性がある。このため、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。
【０２１４】
図２４に示すように、デジタル調光において、第１の制御信号ＤＤＲＶのデューティーが小さい場合には、第１の制御信号ＤＤＲＶがハイレベルとなっている期間が短くなる。このとき、仮にトランジスターＱＮ５がオフになるタイミングでトランジスターＱＮ１をオフにしたとすると、第１の制御信号ＤＤＲＶがハイレベルの期間においてのみ、トランジスターＱＮ１がオンになる。トランジスターＱＮ１がオンのときにインダクターＬ１にエネルギーが蓄積されるので、トランジスターＱＮ１のオン期間が短いとインダクターＬ１にエネルギーが蓄積されにくくなる。即ち、第１の制御信号ＤＤＲＶのデューティーが小さい場合において、発光素子１１０の発光の明るさが、デジタル調光において期待される明るさよりも不足するおそれがある。
【０２１５】
このため、図２４に示すように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移した後、所定の期間が経過した後に、第２の制御信号ＧＡＴＥがハイレベルからローレベルに遷移する。これにより、トランジスターＱＮ１のオン期間が延長されるので、第１の制御信号ＤＤＲＶのデューティーが小さい場合であっても、デジタル調光において発光素子１１０を適切な明るさで発光させることができる。上述したように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。即ち、第３の制御信号ＧＡＴＥ’は、第２の制御信号ＧＡＴＥとは異なる信号である。
【０２１６】
図２１に示すように、発光制御回路１００は、第３の制御信号ＧＡＴＥ’を出力する出力回路６１を含む。例えば、出力回路６１はＡＮＤ回路である。ＡＮＤ回路は、第１の制御信号ＤＤＲＶと第２の制御信号ＧＡＴＥとの論理積を求め、その結果を第３の制御信号ＧＡＴＥ’として出力する。なお、出力回路６１はスイッチング制御回路５０に含まれてもよい。また、出力回路６１は、第１の制御信号ＤＤＲＶとスイッチング制御回路５０の出力信号とに基づいて、第３の制御信号ＧＡＴＥ’を出力してもよい。スイッチング制御回路５０の出力信号は、スイッチング制御回路５０が駆動回路６０に対して出力する信号である。また出力回路６１は、デジタル調光信号ＤＣＳと第２の制御信号ＧＡＴＥとに基づいて、又は、デジタル調光信号ＤＣＳとスイッチング制御回路５０の出力信号とに基づいて、第３の制御信号ＧＡＴＥ’を出力してもよい。
【０２１７】
なお、第１の制御信号ＤＤＲＶの非活性化期間において第２の制御信号ＧＡＴＥが非活性化状態に維持されてもよい場合には、第２の制御信号ＧＡＴＥを第３の制御信号ＧＡＴＥ'としても使用することができる。
【０２１８】
図１７に示す第６の実施形態においては、第１の制御信号ＤＤＲＶの非活性化期間においても第２の制御信号ＧＡＴＥが活性化及び非活性化され得るので、第２の制御信号ＧＡＴＥとは異なる第３の制御信号ＧＡＴＥ'が使用される。例えば、デジタル調光信号ＤＣＳ又は第１の制御信号ＤＤＲＶと第２の制御信号ＧＡＴＥとの論理積を求めるＡＮＤ回路をスイッチング制御回路５０に設けることによって、第３の制御信号ＧＡＴＥ'が生成される。
【０２１９】
以上の実施形態によれば、発光制御回路１００が、インダクターＬ１に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制すると共に、デジタル調光において発光素子１１０に電流を流す期間が短い場合においても発光素子１１０に流れる電流の低下を防止することにより、電力損失が少なくて明るさを正確に制御できる光源装置を提供することができる。また、発光制御回路１００が、外部のマイクロコンピューター等から、第１の制御信号ＤＤＲＶと、第１の制御信号ＤＤＲＶのオンデューティー比に応じて調整された第２の制御信号ＧＡＴＥとを受信して、発光制御を行っても良い。
【０２２０】
＜投写型映像表示装置＞
次に、本発明の一実施形態に係る投写型映像表示装置（ビデオプロジェクター）について説明する。図２２は、本発明の一実施形態に係る投写型映像表示装置の構成例を示すブロック図である。投写型映像表示装置２００は、外部から電源電圧が供給されると共に、パーソナルコンピューターやビデオプレーヤー等の画像データ供給装置から画像データが供給されて、画像データに基づいてスクリーン（投射面）３００に画像を投射する表示装置である。
【０２２１】
図２２に示すように、投写型映像表示装置２００は、電源回路２１０と、画像データ処理部２２０と、制御部２３０と、光源装置２４０と、パネル２５０と、投射光学系２６０とを含んでいる。光源装置２４０は、発光制御回路１００と、発光素子１１０とを含んでいる。
【０２２２】
電源回路２１０は、例えば、外部から供給されるＡＣ１００Ｖの電源電圧に基づいて、ロジック電源電圧を生成して画像データ処理部２２０及び制御部２３０等に供給すると共に、ＤＣ５０Ｖ程度の電源電圧を生成して光源装置２４０の発光制御回路１００等に供給する。発光制御回路１００は、例えば、ＤＣ５０Ｖ程度の電源電圧に基づいて、ＤＣ３０Ｖ〜４０Ｖ程度の内部電源電圧を生成する。
【０２２３】
画像データ処理部２２０及び制御部２３０は、例えば、１つ又は複数のマイクロコンピューター等で構成される。画像データ処理部２２０は、外部から供給される画像データを処理して表示用の画像信号及び同期信号を生成し、画像信号及び同期信号をパネル２５０に供給することにより、パネル２５０を駆動して描画を行う。
【０２２４】
制御部２３０は、リモコン又は操作パネル（図示せず）を用いて操作者が行う操作に従って、投写型映像表示装置２００の各部を制御する。操作者が調光を指示した場合には、制御部２３０が、操作者が指示した調光を実施するためのデジタル調光信号ＤＣＳ及びアナログ調光信号ＡＣＳを生成して、光源装置２４０の発光制御回路１００に供給する。
【０２２５】
光源装置２４０は、制御部２３０から供給されるデジタル調光信号ＤＣＳ及びアナログ調光信号ＡＣＳに従う明るさで発光して、パネル２５０に光を照射する。例えば、発光素子１１０が青色光を発生する複数のレーザーダイオードを含む場合に、光源装置２４０は、一部のレーザーダイオードが発生した青色光を受けて黄色光を発生する蛍光体と、波長に従って黄色光から赤色光及び緑色光を分離する分光部とをさらに含んでも良い。その場合には、光源装置２４０が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の光を発生することができる。
【０２２６】
パネル２５０は、画像データ処理部２２０から供給される画像信号及び同期信号に従って、光源装置２４０から照射される光を変調する。例えば、パネル２５０は、ＲＧＢの３色に対応した３枚の液晶パネルを含んでも良い。各々の液晶パネルは、マトリクス状に配置された複数の画素における光の透過率を変化させることによって画像を形成する。パネル２５０によって変調された変調光は、投射光学系２６０に導かれる。
【０２２７】
投射光学系２６０は、少なくとも１つのレンズを含んでいる。例えば、パネル２５０によって変調された変調光をスクリーン３００上に投射して結像させるためのレンズ群である投射レンズと、投射レンズの絞りの状態、ズームの状態、又は、シフト位置等を変化させる各種の機構とが、投射光学系２６０に設けられている。それらの機構は、制御部２３０によって制御される。投射光学系２６０が変調光をスクリーン３００上に投射することにより、スクリーン３００に画像が表示される。本実施形態によれば、電力損失が少なくて明るさを正確に制御できる光源装置２４０を用いて、投写型映像表示装置の消費電力を低減しながら、投写される画像の輝度を正確に制御することができる。
【０２２８】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
【符号の説明】
【０２２９】
１０…内部レギュレーター、２１、２２、３１…レベルシフター、３０、３０ａ、６０…駆動回路、３２…ドライバーアンプ、４０、４０ａ…クロック信号生成回路、４１、４２…定電流源、４３…コンパレーター、４４…バッファー回路、４５…インバーター、５０、５０ａ、５０ｂ、５０ｃ、５０ｄ…スイッチング制御回路、５１…ＲＳフリップフロップ、５２…ＡＮＤ回路、５３…インバーター、５４…遅延回路、５５、５６…スイッチ回路、５７…ＯＲ回路、５８…条件設定回路、５９…可変遅延回路、５９ａ…選択回路、６１…出力回路、７１…スロープ補償回路、７２、７７…電流センスアンプ、７３…オペアンプ、７４…スイッチ回路、７５、７９…コンパレーター、７６…サンプルホールド回路、７８…選択回路、７８ａ、７８ｂ…スイッチ回路、８０…インバーター、８１…アップダウンカウンター、８２…パルス幅延長回路、９０…検出回路、９１…オペアンプ、９２…コンパレーター、９３…ＤＡＣ、９４…スイッチ回路、１００…発光制御回路、１１０…発光素子、２００…投写型映像表示装置、２１０…電源回路、２２０…画像データ処理部、２３０…制御部、２４０…光源装置、２５０…パネル、２６０…投射光学系、３００…スクリーン、ＱＰ１〜ＱＰ２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ５…ＮチャネルＭＯＳトランジスター、Ｄ１〜Ｄ３…ダイオード、Ｄ４…ツェナーダイオード、Ｌ１…インダクター、Ｃ１〜Ｃ７…キャパシター、Ｒ１〜Ｒ１１…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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