(57)【要約】      （修正有）【課題】改善された制御性を有するパワー半導体デバイスを提供する。【解決手段】ＩＧＢＴはｎ型ソース層２、ｐ型ベース層３、ｎ型エンハンスメント層４を有する第１のセル１、１’を備え、トレンチゲート電極７、７’が第１のセルの側方に配置され、トレンチゲート電極と隣接する第１のセルとの間に第２のセル１５を含む。第２のセルは、エミッタ側９０にｐ＋型ウェル８およびウェルを隣接するトレンチゲート電極から分離するｎ型エンハンスメント層４０、４０’を有する。第１および第２の絶縁層７３、７４からなる絶縁体層スタック７５をエミッタ側で第２のセル上に配置して金属エミッタ電極９から第２のセルおよび隣接するトレンチゲート電極を絶縁し、ウェル上に第１の層厚み＋第２の絶縁層厚みと、ゲート層７０、７０’上に第２の絶縁層厚みとを有する。各絶縁層の厚みは、少なくとも７００ｎｍである。【選択図】図５
2019071415.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートバイポーラトランジスタであって、少なくとも２つの第１のセル（１，１’）を備え、前記第１のセルの各々は、エミッタ側（９０）の金属エミッタ電極（９）と、前記エミッタ側（９０）とは反対側のコレクタ側（９７）のコレクタ電極（９５）とから以下の層を含む、
−第１導電型のソース層（２）と、
−前記第１導電型とは異なる第２導電型のベース層（３）とを含み、前記ソース層（２）および前記ベース層（３）は前記金属エミッタ電極（９）と接触し、前記第１のセルの各々はさらに、
−ドリフト層（５）よりも高いドーピング濃度を有する前記第１導電型のエンハンスメント層（４）を含み、前記ベース層（３）は、前記ソース層（２）を前記エンハンスメント層（４）から分離し、前記第１のセルの各々はさらに、
−前記第１導電型の前記ドリフト層（５）を含み、前記エンハンスメント層（４）は、前記ベース層（３）を前記ドリフト層（５）から分離し、前記第１のセルの各々はさらに、
−前記第２導電型のコレクタ層（６）を含み、前記コレクタ層（６）は、前記ドリフト層（５）と前記コレクタ電極（９５）との間に配置され、かつ前記コレクタ電極（９５）に電気的に接触し、前記第１のセルの各々はさらに、
−２つのトレンチゲート電極（７，７’）を含み、前記トレンチゲート電極の各々は、前記ベース層（３）の側方に配置され、前記ベース層（３）よりも前記ドリフト層（５）内に深く延び、かつゲート層厚み（７６）を有する導電性ゲート層（７０，７０’）と、前記導電性ゲート層（７０，７０）を任意のドープ層から分離するゲート絶縁層（７２，７２’）とを含み、
チャネルが、前記ソース層（２）、前記ベース層（３）、前記エンハンスメント層（４）および前記ドリフト層（５）の間に形成可能であり、
−前記絶縁ゲートバイポーラトランジスタは、少なくとも１つの第２のセル１５を備え、前記少なくとも１つの第２のセル（１５）は、２つの隣接する第１のセル（１，１’）の間に配置され、前記エミッタ側（９０）に、
前記第２導電型のウェル（８）を有し、前記第２導電型のウェル（８）は、前記隣接する第１のセル（１，１）の２つのトレンチゲート電極（７，７）の間に配置され、少なくとも前記ゲート層厚み（７６）まで延在し、
−前記ドリフト層（５）よりも高いドーピング濃度を有する前記第１導電型のさらなるエンハンスメント層（４０，４０’）が、前記ウェル（８）と前記隣接するトレンチゲート電極（７，７’）との間に配置され、前記さらなるエンハンスメント層（４０，４０’）が前記エミッタ側（９０）に延び、
−前記エミッタ側（９０）において前記第２のセル（１５）の上に絶縁層スタック（７５）が配置され、前記第２のセル（１５）および前記隣接するトレンチゲート電極（７，７’）を前記金属エミッタ電極（９）から絶縁し、前記絶縁層スタック（７５）は、第１の絶縁層（７３）と第２の絶縁層（７４）とからなり、前記絶縁体スタック（７５）は、前記ウェル（８）の上に第１の層厚みに第２の絶縁層厚みを加えた厚みと、前記ゲート層（７０，７０’）の上に前記第２の絶縁層厚みの厚みとを有し、前記第１の絶縁層（７３）および前記第２の絶縁層（７４）の各厚みは少なくとも７００ｎｍである、絶縁ゲートバイポーラトランジスタ。
【請求項２】
前記さらなるエンハンスメント層（４０，４０’）は、前記ウェル（８）に隣接し、前記ドリフト層（５）は、前記さらなるエンハンスメント層（４０，４０’）によって前記第２のセル（１５）において前記第２の絶縁層（７４）から分離されることを特徴とする、請求項１に記載の絶縁ゲートバイポーラトランジスタ。
【請求項３】
前記ドリフト層（５）は、前記ウェル（８）と前記さらなるエンハンスメント層（４０，４０’）との間の領域において前記第２の絶縁層（７４）まで延在することを特徴とする、請求項１に記載の絶縁ゲートバイポーラトランジスタ。
【請求項４】
前記第２導電型のさらなるベース層（３０，３０’）が前記第２のセル（１５）内に配置され、前記隣接するトレンチゲート電極（７，７’）に隣接し、前記さらなるエンハンスメント層（４０，４０’）は前記さらなるベース層（３０，３０’）を前記ドリフト層（５）から分離することを特徴とする、請求項１〜請求項３のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項５】
前記第１導電型のさらなるソース層（２０，２０’）が、前記第２のセル（１５）において前記さらなるベース層（４０，４０’）と前記第２の絶縁層（７４）との間に配置され、前記隣接するトレンチゲート電極（７，７’）に隣接することを特徴とする、請求項４に記載の絶縁ゲートバイポーラトランジスタ。
【請求項６】
各第１のセル（１，１’）は、前記第１のセル（１，１’）における前記２つのトレンチゲート電極（７，７’）間に第１のセル幅（１０）を有し、前記第１のセル幅（１０）は、ゲート層の厚み（７６）よりも小さいかまたは等しいことを特徴とする、請求項１〜請求項５のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項７】
各第２のセル（１５）において、前記ウェル（８）は、前記隣接するトレンチゲート電極（７，７’）からウェル分離距離（８２）を有し、前記ウェル分離距離（８２）は、前記第１のセル幅（１０）以下であることを特徴とする、請求項１〜請求項６のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項８】
前記ドリフト層（５）よりも高いドーピング濃度を有する前記第１導電型のバッファ層（５０）が、前記ドリフト層（５）と前記コレクタ層（６）との間に配置されることを特徴とする、請求項１〜請求項７のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項９】
前記絶縁ゲートバイポーラトランジスタは、さらに、前記第１導電型の短絡層を備え、前記短絡層は、前記コレクタ側（９７）において前記コレクタ層（６）の側方に配置され、前記短絡層は、前記ドリフト層（５）よりも高いドーピング濃度を有することを特徴とする、請求項１〜請求項８のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項１０】
前記エンハンスメント層（４）および前記さらなるエンハンスメント層（４０，４０’）は、５＊１０１５〜５＊１０１６ｃｍ−３の間の最大ドーピング濃度を有することを特徴とする、請求項１〜請求項９のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項１１】
前記ウェル（８）は、少なくとも１＊１０１８ｃｍ−３の最大ドーピング濃度を有することを特徴とする、請求項１〜請求項１０のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項１２】
前記ウェル（８）は、前記ベース層（３）の最大ドーピング濃度より少なくとも１０倍高い最大ドーピング濃度を有することを特徴とする、請求項１〜請求項１１のいずれか１項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項１３】
請求項１〜請求項１２のいずれか１項に記載の絶縁ゲートバイポーラトランジスタを製造する方法であって、
（ａ）エミッタ側（９０）および前記エミッタ側（９０）と反対側のコレクタ側（９７）を有する第１導電型のウェハ（１１）を提供する工程と、
（ｂ）前記エミッタ側（９０）に少なくとも１つのウェルマスク開口部（８６）を有するウェルマスク（８４）を形成し、
前記少なくとも１つのウェルマスク開口部（８６）を通して前記第１導電型とは異なる第２導電型のウェルドーパント（８５）を適用する工程と、
（ｃ）ウェルマスク（８４）を除去する工程と、
（ｄ）工程（ｂ）の後、かつ工程（ｅ）の前に、前記ウェルドーパント（８５）を拡散させることによってウェル（８）を形成する工程と、
（ｅ）前記ウェル（８）の上に少なくとも７００ｎｍの厚みを有する第１の絶縁層（７３）を適用する工程とを備え、前記第１の絶縁層（７３）は、前記ウェル（８）の側方縁部を越えて延在し、前記方法はさらに、
（ｆ）前記エミッタ側（９０）において、複数のトレンチマスク開口部（７１０）を有するトレンチマスク（７１）を適用し、
各トレンチマスク開口部（７１０）においてウェハ材料を除去することによってトレンチ凹部（７９）を形成し、
各トレンチ凹部（７９）にトレンチ凹部壁（７９０）を覆うゲート絶縁層（７２，７２’）を形成し、
各トレンチ凹部（７９）を導電性材料で充填することによって各トレンチ凹部（７９）内にゲート層（７０，７０’）を形成し、それによって前記ゲート層（７０，７０’）および前記ゲート絶縁層（７２，７２’）を含む複数のトレンチゲート電極（７，７’）を形成する工程と、
（ｇ）前記エミッタ側（９０）において前記第１の絶縁層（７３，７３’）および前記複数のトレンチゲート電極（７，７’）をエンハンスメント層マスクとして使用することで前記第１導電型のエンハンスメント層ドーパントを適用し、かつ前記エンハンスメント層ドーパントを拡散させることによって、２つのトレンチゲート電極（７，７’）間においてエンハンスメント層（４）と、前記ウェル（８）と隣接するトレンチゲート電極（７，７’）との間においてさらなるエンハンスメント層（４０，４０’）とを形成する工程と、
（ｈ）前記エミッタ側（９０）において第２導電型のベース層ドーパントを適用し、かつ前記第１の絶縁層（７３，７３’）および前記複数のトレンチゲート電極（７，７’）をベース層マスクとして使用して前記ベース層ドーパントを拡散することによって、２つのトレンチゲート電極（７，７’）間にベース層（３）と、前記ウェル（８）と隣接するトレンチゲート電極（７，７’）との間にさらなるベース層（３０，３０’）とを形成する工程と、
（ｉ）前記エミッタ側（９０）において前記第１導電型のソース層ドーパントを適用し、かつ少なくとも前記第１の絶縁層（７３，７３’）および前記複数のトレンチゲート電極（７，７’）をソース層マスクとして用いて前記ソース層ドーパントを拡散させることによって、ソース層（２）を形成する工程と、
（ｊ）少なくとも７００ｎｍの厚みを有し、前記第１の絶縁層（７３）を覆い、前記隣接するトレンチゲート電極（７０，７０’）に延在して突出し、前記ソース層（２）の上に少なくとも１つの第２の絶縁層開口部（７４０）を有する、第２の絶縁層（７４）を適用する工程とを備え、前記少なくとも１つの第２の絶縁層開口部（７４０）は前記ゲート絶縁層（７２’、７２）の縁部から離間されており、前記第１の絶縁層（７３）および前記第２の絶縁層（７４）は、絶縁層スタック（７５）を形成し、前記絶縁層スタック（７５）は、前記ウェル（８）の上に第１の絶縁層厚みおよび第２の絶縁層厚みの厚みを有し、前記ゲート層（７０，７０’）の上に前記第２の絶縁層厚みの厚みを有し、前記方法はさらに、
（ｋ）前記第２の絶縁層（７４）をエミッタ電極マスクとして用いて少なくとも前記ベース層（３）における深さまでウェハ材料を除去して、前記ソース層（２）が、前記トレンチゲート電極（７，７’）の側方側に、前記ウェル（８）とは反対側を向いて残るようにし、
前記エミッタ側（９０）で前記第２の絶縁層開口部（７４０）において導電性材料を適用することにより金属エミッタ電極（９）を形成し、前記金属エミッタ電極（９）が前記ベース層（３）および前記ソース層（２）に接触するようにする工程を備える、絶縁ゲートバイポーラトランジスタを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
説明
発明の分野
本発明は、パワー半導体デバイスの分野に関する。本発明は、請求項１のプリアンブルに記載の絶縁ゲートバイポーラに関する。
【背景技術】
【０００２】
発明の背景
図１に示すようなトレンチＭＯＳセル設計を有する先行技術のＩＧＢＴは、ゲート絶縁層７２によってｐドープベース層３、ｎ＋ドープソース層２およびｎ−ドープドリフト層５から電気的に絶縁された、ゲート層７０を有するトレンチゲート電極７を有する。トレンチゲート電極７は、ベース層３と同じ平面においてそれの側方に配置され、ベース層３よりもドリフト層５内に深く延びている。
【０００３】
このようなトレンチゲート電極設計では、オン状態の損失はプレーナゲート設計よりも低く、なぜならば、このトレンチ設計は垂直ＭＯＳチャネルを提供し、それは、垂直方向の電子の注入を向上させ、セル付近における電荷拡散（いわゆるＪＦＥＴ効果）による不利益がないからである。したがって、トレンチセルは、損失の低減のためにキャリアの向上を大幅に改善する。垂直チャネル設計のため、トレンチは、プレーナゲート設計よりも、ＭＯＳチャネルからの電子拡散の改善により、ホールドレイン効果（ＰＮＰ効果）も少ない。トレンチの底部には蓄積層があり、これはＰＩＮダイオード部分に対して強い電荷増強を提供する。したがって、幅広および／または深いトレンチは最適な性能を示す。トレンチ設計は、チャネル抵抗を低減するために大きなセル充填密度を提供する。しかしながら、トレンチ設計は、高いピーク電界のため、トレンチの底部角部の近くで、より低い遮断能力を有する。トレンチ設計は、トレンチゲートおよび関連する容量の下に大きなＭＯＳ蓄積領域を有し、ミラー容量低減のためにトレンチ内にフィールド酸化物タイプの層を適用することが困難である。したがって、図１に示す先行技術の装置は、制御性が悪く、スイッチング損失が大きい。さらに、トレンチ設計のセル密度が高いと、短絡電流が高くなる。
【０００４】
このような影響を低減するために、トレンチゲート電極７は幅広くかつ深くされ、一方、セルは狭くしなければならず、そうすると、損失が低減され、短絡電流を低く抑えることができる。しかしながら、このようなトレンチは処理が難しく、依然として制御性が悪い。
【０００５】
図２に示されているさらなる先行技術の概念では、ＭＯＳ領域がセル間に挿入されたピッチトレンチゲート電極設計を有するＩＧＢＴが適用されている。２つのトレンチゲート電極７，７’は、トレンチゲート電極７，７’と同じ材料からなる層７００によって接続され、それによって、ある領域を下に形成し、そこにはベース層３の一部が配置されるが、ソース層、あるいはエミッタ電極へのベース層の接触は、このＭＯＳ領域では利用可能ではない。しかしながら、そのような装置は、スイッチング中にピッチ領域からの低速の電界の広がりにより、遮断特性が悪くなり、スイッチング損失が大きくなる。
【０００６】
図３に示す別の手法では、ダミートレンチセル１１０が別の先行技術のＩＧＢＴに導入され、そこでは能動セル１００，１００’とダミーセル１１０とが交互に配置される。ベース層３とソース層２とは、ダミーセル１１０においてエミッタ電極９とは接触していないが、ピッチトレンチ設計の場合と同様の問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＵＳ９１０５６８０Ｂ２
【特許文献２】ＷＯ２０１３／００４８２９Ａ１
【特許文献３】ＥＰ  ２  ５２３  ２１７  Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＵＳ９１０５６８０Ｂ２（図４）では、トレンチゲート電極７，７’を有する別の先行技術のＩＧＢＴが記載されている。２つの能動トレンチ７，７’の間には、ダミーセル１１０’が配置され、さらなるソース層２０が各トレンチゲート電極７，７’とさらなるベース層３０に接続され、さらなるエンハンスメント層４０がさらなるベース層４０をドリフト層５から分離している。ダミーセル１１０の中央部には、深いｐウェル８が配置され、それはさらなるベース層３からさらなるエンハンスメント層４０によって分離され、そのさらなるエンハンスメント層４０は装置のエミッタ側表面まで延在している。ｐウェル８の上には、薄い、わずか厚み５０〜１５０ｎｍの絶縁膜７７が配置されている。絶縁膜７７は、頂部絶縁層の凹部でエミッタ電極９に直接接続される、接地されたポリシリコンプレート７８によって覆われている。薄い絶縁膜７７のため、ｐウェル容量は、接地されたポリシリコンプレート７８を介してエミッタ電極９に接続され、スイッチング能力を向上させることができる。しかしながら、ＵＳ９１０５６８０Ｂ２から公知の先行技術の装置では、ダミー領域におけるターンオンスイッチング中のホールの蓄積は、ミラー容量の増加をもたらし、その結果ターンオン制御可能性が失われる。
【０００９】
ＷＯ２０１３／００４８２９Ａ１およびＥＰ  ２  ５２３  ２１７  Ａ１から、先行技術のＩＧＢＴが公知であり、それらは、ダミーセルを有し、ダミーセルはエミッタ電極にポリシリコンプレートによって結合され、ポリシリコンプレートにはエミッタ電極に接続され、間において絶縁層によってウェルに弱く結合される。
【００１０】
ＥＰ  ２  ５２３  ２１７  Ａ１では、ポリプレートのエミッタ電極への接続は、ポリの下に少なくとも３００ｎｍの酸化物を有するという条件で制御性にも有効であると主張されているが、製造プロセスは本質的に、最大酸化物厚みをわずか１回の熱酸化で製造されるよう制限する。
【００１１】
さらに、ＥＰ  ２  ５２３  ２１７  Ａ１では、ポリシリコンプレートは、金属エミッタ電極よりも高い抵抗率を有し、その結果、ポリシリコンプレートの縁部と金属電極との間に横方向の電位降下が生じ、ポリシリコンプレートの側縁部における結合効果および電界に悪影響を及ぼす可能性がある。
【００１２】
発明の記載
本発明の目的は、改善された制御性を有するパワー半導体デバイスを提供することである。この問題は、請求項１の特徴を有する半導体装置によって解決される。
【課題を解決するための手段】
【００１３】
本発明のデバイスは、オン状態およびスイッチング損失の低減ならびにＰ−ウェルトレンチＩＧＢＴセルの遮断の改善の利点を維持しながら、制御性能の改善を達成するために、ダミーセルにおいて金属エミッタ電極から分離された能動トレンチおよびウェル層の両方を単一の構造として統合する。本発明の設計では、ダミーウェル層はエミッタ電位にのみ容量結合され、結合はダミー領域に低容量の厚い絶縁層スタックを導入することによって弱められる。加えて、ダミー領域においてトレンチゲート電極からウェルを分離するために、ドリフト領域よりもはるかに大きなドーピング濃度を有するさらなるエンハンスメント層の存在が、ダミーセルにおいてターンオンスイッチング中に蓄積する可能性のあるホールの量をさらに減少させる。このような正の電荷は、ゲートトレンチをＰウェルに直接接続し得、ミラー容量の増加に実効的に寄与する。
【００１４】
本発明の構造により、ダミー領域のミラー容量寄与は、ターンオンスイッチング中の制御性を改善するよう最小化される。
【００１５】
このように、本発明のデバイスでは、酸化物容量を減少させること（ウェルの上の絶縁層スタック厚みの増加による）と、ウェルとゲート電極との間のｎドープ層のドーピングを増加させること、すなわち、ドリフト層よりも高いドーピングを有するさらなるエンハンスメント層の導入とによって、反転電荷が最小にされる。これらの層は、同じまたは自己整列マスクを使用して製造することができ、第１の絶縁層がマスクとして働き、ドーパントが吸収される一方で、そのような絶縁層の開口部においては、ドーパントがウェハの中または上に入ることができる。
【００１６】
この構造は、制御可能性、低スイッチング損失および遮断能力の間の最適なトレードオフのために、２つの能動セル間の深いウェルのすべての肯定的な影響を利用する。エンハンスメント層自体にも、オン状態損失が低減されるという利点がある。本発明のＩＧＢＴは、静的特性および動的特性の両方に対して良好な電気的特性を有する。
【００１７】
図７は、図４から公知の先行技術装置と比較して、本発明の装置のターンオン挙動を示す。電圧に関して、電圧は、本発明の装置については、より浅い勾配で減少する。コレクタ電流Ｉｃｅに関して、本発明の装置は、より少ない過電流がより低速のターンオン速度と組み合わされるのを示し、これはより良好なターンオン制御性をもたらす。図８は、ゲート電圧がＶｔｈ値を超えて上昇し、ＩＧＢＴが導通を開始した後、ターンオンスイッチング中の本発明の装置および先行技術の装置について比較した、ダミー領域における異なる程度のホール蓄積を示す。図の左手側では、ゲート絶縁層の表面から電荷が上昇し、図の右手側では、電荷がウェル内で飽和する。本発明の装置は、ダミーセル領域におけるホール電流密度（電荷）の大幅な減少を有することを証明する。
【００１８】
提案された構造およびその製造プロセスは、エミッタ金属を分離するよう誘電体厚スタック（絶縁層スタック）を設計する際に充分な柔軟性を提供する際に有利である。
【００１９】
本発明の設計は、完全なまたは部分的なストライプに適しているが、セルラー設計で実施することもできる。
【００２０】
本発明によるさらなる利点は、従属請求項から明らかになるであろう。
本発明の主題は、添付の図面を参照して、以下の記載において、より詳細に説明される。
【図面の簡単な説明】
【００２１】
【図１】先行技術によるトレンチゲート電極を有するＩＧＢＴを示す図である。
【図２】先行技術によるピッチトレンチゲート電極を有する別のＩＧＢＴを示す図である。
【図３】先行技術によるダミーセルを有する別のＩＧＢＴを示す図である。
【図４】先行技術によるダミーセルを有する別のＩＧＢＴを示す図である。
【図５】本発明によるＩＧＢＴの第１の例示的な実施形態を示す図である。
【図６】本発明によるＩＧＢＴの別の例示的な実施形態を示す図である。
【図７】本発明の装置および図４から公知の先行技術の装置についての電圧および電流を示す図である。
【図８】図５に破線の楕円線で示すように、第２のセル領域における第２の絶縁層の直下の領域におけるターンオンスイッチング中の最大Ｉｃｅ電流傾斜ｄＩｃｅ／ｄｔにおけるホール電流密度を示す図である。
【図９】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１０】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１１】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１２】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１３】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１４】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１５】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１６】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１７】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１８】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図１９】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図２０】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図２１】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図２２】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図２３】本発明のＩＧＢＴの製造方法の工程を示す図である。
【図２４】本発明のＩＧＢＴを製造する本発明の方法における代替工程を示す図である。
【発明を実施するための形態】
【００２２】
図面に使用される参照符号およびそれらの意味は、参照符号のリストに要約されている。一般的に、同様の、または同様の機能を有する部品には同じ参照符号が付されている。記載された実施形態は例として意味され、本発明を限定するものではない。
【００２３】
好ましい実施形態の詳細な記載
図５は、４層構造（ｐｎｐｎ）を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の形態の本発明のパワー半導体デバイス１の第１の実施形態を示す。本発明のＩＧＢＴは、少なくとも２つの第１のセル１，１’を備え、それらの各々は、エミッタ側９０の金属エミッタ電極９と、エミッタ側９０とは反対側のコレクタ側９７のコレクタ電極９５とから以下の層を有する。
【００２４】
−ｎドープソース層２（この例ではｎは第１導電型である）。第１のソース層２は、ドリフト層５よりも高いドーピング濃度を有する。
【００２５】
−ｐドープベース層３（この例ではｐは第１導電型とは異なる第２導電型である）。ソース層２およびベース層３は金属エミッタ電極９と接触する。ソース層２はベース層３上に配置され、それは、ソース層２はエミッタ側９０でデバイスの表面に配置されていることを意味する。ソース層２は、ベース層３において底面側および側方側に向かって埋め込まれ、両方の層がエミッタ側９０に共通の表面を有するようにしてもよく、またはソース層２がベース層３上に配置されてもよく、ベース層３の完全に上に配置されて、ソース層２の底面がエミッタ側９０に向かってベース層３の上面に接触するようにしてもよい。
【００２６】
−ドリフト層５よりも高いドーピング濃度を有するｎドープエンハンスメント層４。ベース層３は、ソース層２をエンハンスメント層４から分離する。
【００２７】
−ｎドープドリフト層５。エンハンスメント層４は、ベース層３をドリフト層５から分離する。例示的に、ドリフト層５は、一定で均一な低ドーピング濃度を有する。
【００２８】
−ドリフト層５とコレクタ電極９５との間に配置され、コレクタ電極９５に電気的に接触するｐドープコレクタ層６。
【００２９】
−２つのトレンチゲート電極７，７’。それらの各々は、導電性ゲート層７０，７０’を含み、それはベース層３の側方に配置され、ベース層３よりもドリフト層５内に深く延びており、ゲート層厚み７６を有し、さらに、ゲート層７０，７０’を任意のドープ層（すなわち、ソース層２、ベース層３、エンハンスメント層４およびドリフト層５）から分離するゲート絶縁層７２，７２’を含む。ＭＯＳチャネルは、ソース層２、ベース層３、エンハンスメント層４およびドリフト層５の間に形成可能である。トレンチゲート電極７，７’は、セルラーデザイン、完全なまたは部分的なストライプのような、専門家には周知の任意の設計を有することができる。
【００３０】
金属エミッタ電極９およびコレクタ電極９５は、金属電極であり、他の導電性金属を排除しないアルミニウム、チタン、クロム、銀、ニッケル、金などの、１つの金属または金属合金または金属の積層体からなってもよい。本発明の装置は、エミッタ電極９にポリシリコンプレートが存在することを避ける。すなわち、エミッタ電極９は純粋な金属エミッタ電極である。
【００３１】
本発明のＩＧＢＴは、２つの隣接する第１のセル１，１’の間に配置され、エミッタ側９０に以下の層を有する少なくとも１つの第２のセル１５（ダミーセルとして作用する）を含む。
【００３２】
−ｐ＋ドープウェル８。隣接する第１のセル１，１’の２つのトレンチゲート電極７，７’の間に配置され、ウェル厚み８０を有し、それは少なくともゲート層厚み７６まで延在し、すなわちウェル８は深さ方向に延び、それは、少なくとも最も深いゲート層７０，７０’が延在するような深さにまで、エミッタ側９０に垂直にあることになる。例示的には、ウェル８は、ゲート層７０，７０’よりも深い深さまで延びている。
【００３３】
−ｎドープされたさらなるエンハンスメント層４０，４０’。ドリフト層５よりも高いドーピング濃度を有し、ウェル８と（隣接する第１のセル１，１’の）２つの隣接するトレンチゲート電極７，７’の各々との間に配置され、さらなるエンハンスメント層４０，４０’はエミッタ側９０に延びる。例示的に、さらなるエンハンスメント層４０、４０’はウェル８より浅い。さらなるエンハンスメント層４０、４０’はホールがダミーセルに蓄積することを防ぐ。さらなるエンハンスメント層４０，４０’は、隣接するトレンチゲート電極７，７’から（すなわち、それらの側壁から）、ウェル８と前記トレンチゲート電極７，７’との間の第１主側９０まで延在する。
【００３４】
エミッタ側９０において第２のセル１５の上に絶縁層スタック７５が配置され、第２のセル１５および隣接するトレンチゲート電極７，７’を金属エミッタ電極９から絶縁する。絶縁層スタック７５は、第１の絶縁層７３と第２の絶縁層７４とからなり、絶縁体スタック７５は、ウェル８の上に第１の層厚みに第２の絶縁層厚みを加えた厚みと、ゲート層７０，７０’の上に第２の絶縁層厚みの厚みとを有し、第１および第２の絶縁層の各厚みは少なくとも７００ｎｍである（すなわち、全体で、絶縁体スタック７５はウェル８の上に少なくとも１４００ｎｍの厚みを有する）。このような厚い絶縁層スタックによって、層スタック７５の容量は２．５ｎＦ／ｃｍ２未満（１４００ｎｍの絶縁層スタック厚みに相当する）である。絶縁層スタック７５のそのような低い容量は、金属エミッタ電極９に向かう良好な絶縁を保証して、金属エミッタ電極９への容量結合を防止する。絶縁層スタック７５は、ウェルの上に少なくとも１４００ｎｍの厚みを有し、ゲート電極７，７’の上におよびさらなるベース層３０，３０’の上において（少なくともゲート電極７，７’に取付けられたさらなるベース層３０，３０’の領域において）少なくとも７００ｎｍの厚みを有する。したがって、絶縁層スタックの厚みは、ゲート電極７，７’およびさらなるベース層３０，３０’の上よりもウェル８の上のほうが高い。
【００３５】
図５に示す本発明のＩＧＢＴにおいて、ドリフト層５は、ウェル８とさらなるエンハンスメント層４０，４０’との間の領域において第２の絶縁層７４まで延在する。別の例示的な実施形態では、ドリフト層５は１＊１０１２〜１＊１０１４ｃｍ−３の間のドーピング濃度を有する。
【００３６】
図６には、ウェル層８に隣接するさらなるエンハンスメント層４０，４０’の追加の特徴を含む、図５に示されるものと同様の別の本発明のＩＧＢＴが開示されている。これにより、非常にコンパクトなセル構造が可能になり、すなわち、能動の第１のセル１，１’の間の空間（すなわち、２つの第１のセル１，１’の間の第２のセル１５の延在である、第２のセル１５の幅）を最小にする。
【００３７】
別の例示的な実施形態において、エンハンスメント層４およびさらなるエンハンスメント層４０、４０’は、５＊１０１５〜５＊１０１６ｃｍ−３の間の最大のドーピング濃度を有する。エンハンスメント層４およびさらなるエンハンスメント層４０，４０’は、同じ最大ドーピング濃度を有することができる。ベース層４およびさらなるベース層４０，４０’は、同じ深さまで延在することができる。
【００３８】
別の本発明の実施形態では、さらなるｐドープベース層３０，３０’が第２のセル１５内に配置され、隣接するトレンチゲート電極７，７’に隣接し、さらなるエンハンスメント層４０，４０’はさらなるベース層３０，３０’をドリフト層５から分離する。さらなるベース層３０，３０’は、ベース層４と同じ厚みおよびドーピング濃度を有してもよく、さらなるベース層３０，３０’は、同時に製造されてもよい。さらなるベース層３０，３０’は、これらの層が任意の層であることを示す点線によって図面に描かれている。
【００３９】
ウェル８は、ベース層３（および存在する場合には、さらなるベース層３０，３０’）よりも高い最大ドーピング濃度を有する。ウェル８は、ベース層３の最大ドーピング濃度より少なくとも１０倍高い最大ドーピング濃度を有することができる。例示的な実施形態では、ウェル８は、少なくとも１＊１０１８ｃｍ−３の最大ドーピング濃度を有してもよい。
【００４０】
別の例示的な実施形態では、ｎドープされたさらなるソース層２０，２０’が、第２のセル１５において各さらなるベース層４０，４０’と第２の絶縁層７４との間に配置され、隣接するトレンチゲート電極７，７’に隣接する。さらなるソース層２０，２０’は、ソース層２のようにデバイスのエミッタ側表面まで延在している。ソース層２およびさらなるソース層２０，２０’は、同時に製造することができる。さらなるソース層２０，２０’は、これらの層が任意の層であることを示す点線によって図面に描かれている。
【００４１】
別の例示的な実施形態では、各第１のセル１，１’は第１のセル幅１０を有し、それは、各第１のセル１，１’の２つのトレンチゲート電極７，７’間の距離であり、２つのトレンチゲート電極７，７’の間にあるエミッタ電極９へのコンタクトを有する。第１のセル幅１０は、適切な遮断能力を達成するために、ゲート層の厚み７６よりも小さいかまたは等しくあり得る。このような小さなセル幅は、損失を低くし、装置のコンパクトな設計を保証する。
【００４２】
別の例示的な実施形態では、各第２のセル１５において、ウェル８は、隣接するトレンチゲート電極７，７’からウェル分離距離８２を有し、ウェル分離距離８２は、（隣接する第１のセル１，１’の）第１のセル幅１０以下である。これも、装置のコンパクトな設計をもたらし、適切な遮断能力を提供する。ドリフト層５とコレクタ層６との間に、ドリフト層５のドーピング濃度よりも高いドーピング濃度のｎドープバッファ層５０を配置することにより、ｎドリフト層５のエミッタ側部分からコレクタ層６に向かってｎ不純物濃度が上昇する。バッファ層５０は、この層が任意の層であることを示す破線で図中に描かれている。
【００４３】
本発明のエミッタ側設計は、反転導通ＩＧＢＴにも適用することができ、コレクタ層６と同じ平面内において（すなわちコレクタ側９７およびコレクタ層６の側方に）ｎドープ短絡層を配置してもよい。したがって、短絡層は、コレクタ層６と交互に配置される。短絡層は、ドリフト層５よりも高いドーピング濃度を有する。コレクタ層６はｐドープ領域を含むことができ、短絡層はｎドープ領域を含むことができ、それらの領域は互いと代わる。
【００４４】
本発明の半導体デバイスは、全部または一部のストライプに適しているが、能動セル１，１’のセルラー設計でも実現することができる。
【００４５】
例示的には、本発明の半導体デバイスは、第２のセル１５とは異なる数の第１のセル１，１’を有するゲート電極設計を含むことができる。たとえば、第１のセル１，１’よりも少ない第２のセル１５が存在し、能動セル１００の濃度対全面積が増加する。別の代替案では、２つ以上のｐウェル８が能動トレンチ７，７’の間（２つの隣接する能動の第１のセル１，１’の間）に配置される。２つのウェル８の間で、さらなるエンハンスメント層４０，４０’（または別のエンハンスメント層４０のみ）によって囲まれたさらなるベース層３０，３０’を有する構造が繰り返されてもよい。
【００４６】
本明細書では、「側方」とは、２つの層／領域が同じ平面に配置され、その平面はエミッタ側に平行であることを意味する。その平面内では、それらの層は互いに対して側方（隣接して、並んで）または互いに隣接して配置されており、それらの層は互いに距離を有していてもよく、すなわち別の層がそれら２つの層の間に配置されていてもよいが、それらは互いに直接隣接、すなわち互いに接触していてもよい。層の「側方側」は、エミッタ側９０に垂直な物体の側とする。
【００４７】
本発明の絶縁型ゲートバイポーラトランジスタを製造するために、以下の製造工程が実行される。
【００４８】
（ａ）エミッタ側９０およびエミッタ側９０と反対側のコレクタ側９７を有する低濃度のｎ−ドープウェハ１１を提供する工程と（図９）、
（ｂ）エミッタ側９０に少なくとも１つのウェルマスク開口部８６を有するウェルマスク８４を形成し、
少なくとも１つのウェルマスク開口部８６（図１０）を通してエミッタ側９０にウェルドーパント８５としてｐドーパントを適用する工程と、
（ｃ）ウェルマスク８４を除去する工程と、
（ｄ）工程（ｂ）の後、工程（ｅ）の前に、ウェルドーパントを拡散させることによってウェル８を形成する工程と（図１）、
（ｅ）ウェル８の上に少なくとも７００ｎｍの厚みを有する第１の絶縁層７３を適用する工程とを備え、この第１の絶縁層７３は、突出している、すなわちウェル８の側方縁部を越えて延在しており、（図１３）、さらに、
（ｆ）エミッタ側９０においてウェル８の側方に間隔をあけた領域に複数のトレンチマスク開口部７１０，７１０’を有するトレンチマスク７１を適用し（図１４）、
複数のトレンチマスク開口部７１０，７１０’の下のウェハ材料を除去することによって複数のトレンチ凹部７９，７９’を形成し（図１５）、
各トレンチ凹部７９，７９’にトレンチ凹部壁７９，７９’を覆うゲート絶縁層７２，７２’を形成し（図１６）、
各トレンチ凹部７９，７９’を導電性材料で充填することによって各トレンチ凹部７９，７９’内にゲート層７０，７０’を形成し（図１７）、それによってゲート層７０，７０’およびゲート絶縁層７２，７２’を含む複数のトレンチゲート電極７，７’を形成する工程と、
（ｇ）２つのトレンチゲート電極７０，７０’（間にウェルを有さない）間においてエンハンスメント層４を形成し、ウェル８と隣接するトレンチゲート電極７，７’との間においてさらなるエンハンスメント層４０，４０’を形成することを、エンハンスメント層ドーパント（ｎドーパント）をエミッタ側９０において第１の絶縁層７３およびトレンチゲート電極７，７’をエンハンスメント層マスクとして使用して適用し、エンハンスメント層ドーパントを拡散させることによって行なう工程と（図１８）、
（ｈ）２つのトレンチゲート電極７，７’（間にウェルを有さない）間にベース層３を形成し、ウェル８と隣接するトレンチゲート電極７，７’との間にさらなるベース層３０，３０’を形成することを、第１の絶縁層（７３，７３’）および複数のトレンチゲート電極（７，７’）をベース層マスクとして使用してエミッタ側９０においてベース層ドーパントとしてｐドーパントを適用し、ベース層ドーパントをエンハンスメント層ドーパントより低い深さに拡散させることによって、ベース層３およびさらなるベース層３０，３０’が、それぞれ、エンハンスメント層４およびさらなるエンハンスメント層４０，４０’によってドリフト層５から分離されることによって行なう工程と（図１９）、
（ｉ）ソース層２を形成することを、第１の絶縁層７３（およびトレンチゲート電極７，７’）をソース層マスクとして用いてエミッタ側９０においてソース層ドーパントとしてｎドーパントを適用し、ソース層ドーパントを拡散させることによって行なう工程と（図２０または図２４）、
（ｊ）少なくとも７００ｎｍの厚みを有し、第１の絶縁層７３を覆い、隣接するトレンチゲート電極７，７’に延在して突出する第２の絶縁層７４を適用する工程とを備え、第２の絶縁層７４はソース層２の上に第２の絶縁層開口部７４０を有し、第２の絶縁層開口部７４０は、ソース層２がウェル８とは反対向きにトレンチゲート電極７，７’の側方側に残るように、隣接するトレンチゲート電極７，７’の縁部から離間しており、第１の絶縁層７３および第２の絶縁層７４は、絶縁層スタック７５を形成し、絶縁層スタック７５は、ウェル８の上に第１の絶縁層厚みおよび第２の絶縁層厚みの厚みを有し、ゲート層７０，７０’の上に第２の絶縁層厚みの厚み（即ち、第１の絶縁厚みなしに）を有し（図２１）、さらに、
（ｋ）開口部７４０を有する第２の絶縁層７４をエミッタ電極マスクとして用いて少なくともベース層３における深さまでウェハ材料を（すなわちソース層から）を除去し（図２１）、ソース層２がトレンチゲート電極７，７’の側方側に残り、ソース層２がトレンチゲート電極７，７’を取付けるようにし、
エミッタ側９０で第２の絶縁層開口部７４０において導電性材料を適用することにより金属エミッタ電極９を形成し、金属エミッタ電極９がベース層３およびソース層２に接触するようにする工程を備える（図２２）。
【００４９】
工程（ｂ）では、エミッタ側９０に少なくとも１つのウェルマスク開口部８６を有するウェルマスク８４が形成される（図１０）。ウェルマスク８４は、エミッタ側に連続層を適用した後、ウェルマスク８４から材料を除去してウェルマスク開口部８６（または複数のウェルマスク開口部）を形成してもよく、それは、ウェルマスク開口部８６においてウェハを露出させる。ウェルマスクはフォトレジストで形成することができる。少なくとも１つのウェルマスク開口部８６は、完成されたＩＧＢＴにおいて第２のセル１５の中央領域に配置される。ｐドーパントは、エミッタ側９０において少なくとも１つのウェルマスク開口部８６でウェハに適用される。
【００５０】
次いで、ウェルドーパント８５を加熱工程で拡散させて、ウェル８を形成する。ウェルマスク８４は、加熱工程の前に除去されてもよい（図１１）。
【００５１】
その後、ウェル８の上に少なくとも７００ｎｍの厚みを有する第１の絶縁層７３が適用され、この第１の絶縁層７３はウェル８の側方縁部を越えて延在する（図１３）。第１の絶縁層７３は、１２００ｎｍまでの厚みを有することができる。下限の厚みは、ウェル８と金属エミッタ電極９との間の良好な絶縁を達成するという目標によって与えられ、上限の厚みは製造方法の限界によって与えられ、すなわち、単一の熱酸化工程において、酸化物層は約１２００ｎｍまで成長させることができる。第１の絶縁層７３は熱酸化工程によって適用することができ、酸化は同時にｐウェルドーパントを拡散させるために使用されることができる。このような酸化物層７３０はフィールド酸化物層とも呼ばれる。熱酸化物層は、ウェハのエミッタ側表面全体にわたって連続的な酸化物層として形成される（図１１）。フィールド酸化物層７３０について、ウェル８の側方の領域において酸化物層７３０を除去するために、絶縁層マスク７３２を適用しなければならない（図１２）。ウェル８は、残りのフィールド酸化物層（第１の絶縁層７３）によって突出され、完成した半導体デバイスにおいてｐウェル８およびさらなるベース層３／トレンチゲート電極７，７’の良好な分離を確実にする（図１３）。突出とは、第１の絶縁層７３が、各側方側よりも幅が広いか、またはウェル８とたとえば少なくとも３μｍの重複距離だけ重複することを意味する。
【００５２】
ここでは、複数のトレンチマスク開口部７１０を有するトレンチマスク７１（ハードマスクとも呼ばれる）が、エミッタ側９０においてウェル８の側方および第１の絶縁層７３の側方に適用される（図１４）。少なくとも２つのトレンチマスク開口部７１０の下においてウェハ材料を除去することによって、複数のトレンチ凹部７９，７９’が形成される。ここでは、「下」は、エミッタ側９０に垂直な方向、すなわちトレンチマスク開口部７１０に対する投影における方向を指す。トレンチ凹部７９，７９’は、トレンチマスク開口部７１０の中／下においてウェハにエッチングされる（図１５）。各トレンチ凹部７９，７９’には、ゲート絶縁層７２，７２’が形成され、トレンチ凹部壁（側方トレンチ凹部壁およびトレンチ凹部底部）を覆う（図１６）。次に、各トレンチ凹部７９，７９’を導電性材料で充填することによってゲート層７０，７０’を形成する（図１７）。この材料はポリシリコンであってもよい。ポリシリコンは、連続層として適用することができ、次いで、ウェハ表面から選択的に除去されて、トレンチ凹部７９，７９’内にポリシリコンを残す。任意選択的に、ゲートランナーへのゲート層７０，７０’の接触のために第１のセル１（能動セル）の縁部にポリシリコンが残っていてもよい。ゲート層７０，７０’は、周囲のゲート絶縁層７２，７２’とともに、トレンチゲート電極７，７’を形成する。
【００５３】
第１の絶縁層７３は、トレンチゲート電極７，７’とともに、ここで、第１の絶縁層島７３が吸収領域として機能する状態で、エンハンスメント層マスクとして使用される。トレンチゲート電極７の領域（ゲート層７０，７０’、ゲート絶縁層７２，７２’を伴う）においてもドーパントが吸収され、したがって、後のドーパント適用工程では、トレンチゲート電極７，７’にはドープ層は形成されない。
【００５４】
ｎドーパントが適用され、例示的にはエミッタ側９０において注入される。この文脈における「において」は、（ドーパント蒸着の場合では）ウェハのエミッタ側部分上に、（ドーパント注入の場合では）ウェハのエミッタ側部分中に、ドーパントが適用されることを指すものとする。
【００５５】
たとえば蒸着または注入を、エミッタ側９０において第１の絶縁層７３およびトレンチゲート電極７，７’をエンハンスメント層マスクとして使用して行なうことによって、ｎドーパントをエンハンスメント層ドーパントとして適用する。その後、エンハンスメント層ドーパントが拡散される（図１８）。これにより、エンハンスメント層４が２つの隣接するトレンチゲート電極７，７’（その間にウェルが配置されていない）間に形成され、さらなるエンハンスメント層４０，４０’がウェル８と隣接するゲート層７０，７０’との間に形成される。第１の絶縁層がウェル８を突出する幅および拡散条件によっては、さらなるエンハンスメント層４０，４０’はウェル８に接触してもよく、またはそれらはウェル８からドリフト層５（ドーピング濃度が修正されていないウェハ１１の部分）によって分離されてもよい。
【００５６】
たとえば蒸着または注入を、エミッタ側９０において第１の絶縁層７３およびトレンチゲート電極７，７’をベース層マスクとして使用して行なうことによって、ｐドーパントをベース層ドーパントとして適用し、すなわち同じマスクをエンハンスメント層４，４０，４０’およびベース層３，３０，３０’の形成に使用する。その後、ベース層ドーパントが拡散される。これによりベース層３が２つの隣接するトレンチゲート電極７，７’間、つまり第１のセル１において（間にウェルが配置されていない）形成され、さらなるベース層３０，３０’がウェル８と隣接するゲート層７０，７０’との間、つまり第２のセル１５に形成される。エンハンスメント層ドーパントは、ベース層ドーパントよりもウェハ内にさらに拡散され、完成したＩＧＢＴ内の、結果として得られるエンハンスメント層４は、ベース層３を取り囲み、ベース層３は、ドリフト層２（すなわち、修正されていないドーピング濃度を有するウェハの部分）から分離され、完成したＩＧＢＴの、結果として得られるさらなるエンハンスメント層４０，４０’は、さらなるベース層３０，３０’を取り囲み、さらなるベース層３０，３０’はドリフト層２から分離されている。
【００５７】
その後、エミッタ側９０において、第１の絶縁層７３およびトレンチゲート電極７，７’をソース層マスクとして使用して（すなわち、さらなるマスクは適用されない）、ｎドーパントを、たとえば蒸着または注入によって、ソース層ドーパントとして適用する（図２４）。その後、ソース層ドーパントが拡散される。これにより、ソース層２が第１のセル１において２つの隣接するトレンチゲート電極７，７’間（それらの間にはウェルは配置されていない）に形成され、さらなるソース層２０，２０’が第２のセル１５においてトレンチゲート電極７，７’とウェル８との間に形成される。ベース層ドーパントは、ソース層ドーパントよりもウェハ内にさらに拡散され、最終的なＩＧＢＴにおける、結果として生じるベース層３はソース層２を取り囲み、ソース層２はエンハンスメント層４０，４０’から分離される。第２のセル１５においては、ソース層２０，２０’は、さらなるベース層３０，３０’およびさらなるエンハンスメント層４０，４０’によって、ウェル８から分離される。
【００５８】
ソースドーパントを適用する前に、ソース層マスク２２、たとえばフォトレジストマスクを、第２のセル１５に適用してもよく、それは第２のセル全体を覆い、すなわちウェル８およびウェル８と隣接するトレンチゲート電極７，７’との間の領域（すなわち、さらなるベース層４０’およびさらなるエンハンスメント層４０’、ならびにドリフト層がウエル８とさらなるエンハンスメント層との間のウェハ表面まで延在する場合には、ドリフト層も（すなわちソース層マスク２２は第２のセル１５における層を覆う））を覆ってもよく、第２のセル１５内にはさらなるソース層は形成されない（図２０）。この場合、ソース層２を形成するためにソース層ドーパントは第１のセル１にのみ適用される。
【００５９】
ここで、第１の絶縁層７３を覆って、隣接するトレンチゲート電極７，７’に延在して突出する、少なくとも７００ｎｍの厚みを有する第２の絶縁層７４が適用され、したがって第２の絶縁層７４は、第２のセル１５全体を覆い、第１のセル１内をさらに延在して、トレンチゲート電極７，７’を突出して、ソース層２上の領域で終端するが、ソース層２を完全には覆わないようにしている。下限の厚みは、ポリシリコンゲート電極と金属エミッタ電極９との間の良好な絶縁を達成するという目標によって与えられ、上限の厚みは製造方法の限界によって与えられる。第２の絶縁層７４は、ソース層２の上に第２の絶縁層開口部７４０を有する。第２の絶縁層開口部７４０は、隣接するトレンチゲート電極７，７’から離間され、ソース層２は、隣接するトレンチゲート電極７，７’に取付けられる領域において第２の絶縁層７４によって覆われ、ソース層２は、トレンチゲート電極７，７’の側方側に、ウェル８とは反対側を向いて、残る。例示的に、第２の絶縁層７４は、ＰＳＧ（リンシリケートガラス）、ＢＰＳＧ（ボロホスホシリケートガラス）またはＴＥＯＳ（テトラエチルオルトシリケート）層のような低温酸化物層として形成され得る中間レベル誘電体（ＩＬＤ）層である。このような絶縁層は、先に形成されたドープ層が第２の絶縁層７４を形成する際の温度の悪影響を受けないように、低温プロセス（４００℃〜５００℃の温度）でウェハ上に形成することができる。
【００６０】
第１の絶縁層７３と第２の絶縁層７４とは、ある厚み（第１および第２の絶縁層の厚み）をウェル８の上に有する絶縁層スタックを形成し、その厚みはトレンチゲート電極７，７’の上のそれの厚み（第２の絶縁層の厚み）よりも大きい。異なる厚みを有するこのような絶縁層スタック７５は、自己整列マスクを用いてデバイスを製造することを可能にする。さらに、積層体が２つの絶縁層によって互いの上に形成されるので、ウェルの上に、より大きな全厚を達成することができ、それによって、容量を２．５ｎＦ／ｃｍ２未満に低減することができる（つまり、ウェル８の上の少なくとも１４００ｎｍの厚みで（１４００ｎｍの厚みは２．５ｎＦ／ｃｍ２ の容量に対応する））。
【００６１】
第２絶縁層７４の開口部７４０は、ソース層の上に開口部を有し、かつトレンチゲート電極７，７’の縁部から離間されるマスクを、第２絶縁層の上において適用することによって形成することができる。
【００６２】
次に、ウェハ材料がベース層３における深さまでエッチングされて除去され、開口部７４０の下ではソース層のｎドーピングが完全に除去され、ソース層２はトレンチゲート電極の側方側と第２の絶縁層７４の開口部７４０との間にのみ残る。ここでは、金属エミッタ電極９は、エミッタ側９０において、第２の絶縁層７４上および第２の絶縁層開口部７４０において導電性の材料を適用することによって形成され、金属エミッタ電極９は、ベース層３と（エミッタ側９０に平行な方向において（エミッタ側９０は、この場合はソース層２の頂部表面である、ドープされた半導体層の頂部表面を通る面である））、およびソース層２と（エミッタ側９０に垂直な方向において）に接触する。このように、金属エミッタ電極９とベース層３との界面は、エミッタ側９０に凹んで構成される。
【００６３】
金属エミッタ電極の２つの部分の間に挟まれるウェハ上に配置された絶縁層は存在しない（それは金属エミッタ電極における電圧降下につながる可能性がある）。絶縁層スタック７５は、金属エミッタ電極９（および先行技術のデバイスでは、ポリシリコンプレートなどのすべての電気的に直接接続された導電性素子）の完全に下に配置されている。絶縁層スタックの全厚みは、第２のセル１５のドープ層から金属エミッタ電極９（すなわち、エミッタ電位に置かれたすべての導電性素子）を分離するのに役立つ。
【００６４】
別の実施形態では、導電型が切り換えられ、すなわち第１導電型のすべての層はｐ型（たとえば、ドリフト層５、ソース層２およびエンハンスメント層４）であり、第２導電型のすべての層はｎ型（ベース層３、ウェル８）である。
【００６５】
用語「備える／含む」は、他の要素または工程を排除するものではなく、不定冠詞は複数を除外しないことに留意されたい。異なる実施形態に関連して説明した要素も組み合わせることができる。特許請求の範囲における参照符号は、特許請求の範囲を限定するものと解釈されるべきではないことにも留意すべきである。
【符号の説明】
【００６６】
１，１’  第１のセル、１０  第１のセル幅、１１  ウェハ、１５  第２のセル、１００  能動セル、１１０，１１０’  ダミーセル、２  ソース層、２０，２０’  さらなるソース層、２２  ソース層マスク、３  ベース層、３０，３０’  さらなるベース層、４  エンハンスメント層、４０，４０’  さらなるエンハンスメント層、５  ドリフト層、５０  バッファ層、６  コレクタ層、７，７’  トレンチゲート電極、７０，７０’ゲート層、７００  層、７１  トレンチマスク、７１０  トレンチマスク開口部、７２，７２’ゲート絶縁層、７３  第１の絶縁層、７３０  酸化物層、７３２  絶縁層マスク、７４  第２の絶縁層、７４０  第２の絶縁層開口部、７５  絶縁層スタック、７６  ゲート層厚み、７７  絶縁フィルム、７８  ポリシリコンプレート、７９  トレンチ凹部、８  ウェル、８０  ウェル層の厚み、８２  ウェル分離距離、８４  ウェルマスク、８６  ウェルマスク開口部、９  金属エミッタ電極、９０  エミッタ側、９５  コレクタ電極、９７  コレクタ側。
【図１】
2019071415.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【外国語明細書】
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