(57)【要約】【課題】スプリットゲート型のＭＯＮＯＳメモリと、上部電極の一部を半導体基板の主面に形成された溝内に埋め込むトレンチ容量素子とを混載する半導体装置において、当該溝内に埋め込む上部電極の上面の平坦性を向上させる。【解決手段】ＭＯＮＯＳメモリのメモリセルＭＣを構成する制御ゲート電極ＣＧを形成するために半導体基板ＳＢ上に形成したポリシリコン膜を、容量素子ＣＥの形成領域の半導体基板ＳＢの主面に形成された溝Ｄ２内に埋め込むことで、溝Ｄ２内のポリシリコン膜を含む上部電極ＵＥを形成する。【選択図】図１７
2019071462.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面にメモリセル形成領域および容量素子形成領域を有する半導体基板を用意する工程、
（ｂ）前記メモリセル形成領域の前記半導体基板の前記主面上に、第１絶縁膜を介して第１導体膜を形成する工程、
（ｃ）前記第１導体膜をパターニングすることで、前記メモリセル形成領域の前記半導体基板の前記主面上に、前記第１絶縁膜を介して前記第１導体膜からなる制御ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記容量素子形成領域の前記半導体基板の前記主面に溝を形成する工程、
（ｅ）前記溝の上面上および前記制御ゲート電極上に、電荷蓄積膜を有する第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記溝および前記制御ゲート電極を覆うように、前記第２絶縁膜上に第２導体膜を形成する工程、
（ｇ）前記第２導体膜をエッチング処理することで、前記メモリセル形成領域に、前記第２導体膜からなるメモリゲート電極を形成し、前記容量素子形成領域に前記第２導体膜からなる第１電極を形成する工程、
（ｈ）前記（ｇ）工程の後、前記メモリセル形成領域の前記制御ゲート電極および前記メモリゲート電極によって規定される前記半導体基板の主面に一対のソース・ドレイン領域を形成する工程、
（ｉ）前記第１電極上に第１プラグを形成し、前記半導体基板の前記主面上に第２プラグを形成する工程、
を有し、
前記第１プラグと前記第２プラグとは、それぞれ前記第１電極と前記半導体基板の前記主面とに電気的に接続されており、
前記制御ゲート電極、前記メモリゲート電極および前記一対のソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第１電極と、前記第２絶縁膜と、前記第１電極の下の前記半導体基板とは、容量素子を構成している、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２導体膜は、前記溝の開口幅の１／２以上の大きさの膜厚を有する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２導体膜の膜厚は、前記第１導体膜の膜厚よりも小さい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第２導体膜を形成することで、前記溝内に前記第２導体膜の一部を埋め込む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリおよび容量素子を有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
【０００３】
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
また、ゲート電極の形成方法として、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極などに置換する、いわゆるゲートラストプロセスが知られている。ゲートラストプロセスを用いる場合、ゲート電極と同じ高さに下部電極を形成し、下部電極上に上部電極を設ける容量素子を形成することは困難である。
【０００５】
これに対し、半導体基板を下部電極として用い、ゲート電極と同じ高さに上部電極を形成する容量素子であれば、ゲートラストプロセスを用いて形成する記憶素子などと共に半導体基板上に混載することができる。このような容量素子では、上部電極の一部を半導体基板の主面に形成された溝内に埋め込むことで、上部電極と半導体基板との対向面積を増大させることができ、これにより容量を増大させることができる。
【０００６】
特許文献１（特開２００１−８５６３３号公報）には、基板と、基板上のファーストゲートとの間に容量を発生させ、さらにファーストゲートと、ファーストゲート上のセカンドゲートとの間に容量を発生させる容量素子が記載されている。
【０００７】
特許文献２（特開２００３−３０９１８２号公報）には、基板と、基板上の電極との間に容量を発生させる容量素子において、当該電極の一部を基板の上面の溝内に埋め込むことが記載されている。
【０００８】
特許文献３（特開２０１４−１５４７９０号公報）には、ゲートラストプロセスを用いてメモリセルを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−８５６３３号公報
【特許文献２】特開２００３−３０９１８２号公報
【特許文献３】特開２０１４−１５４７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体基板の主面に溝を形成し、当該溝内で電極の一部を埋め込む容量素子では、電極の膜厚が薄い場合に埋込みが不完全となり、このことが残渣または異物などの発生原因となる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置の製造方法は、ＭＯＮＯＳメモリの制御ゲート電極とトレンチ容量素子の溝内の上部電極とを同じ導体膜で形成するものである。
【００１４】
また、他の実施の形態である半導体装置は、ＭＯＮＯＳメモリの制御ゲート電極と、トレンチ容量素子を構成し、溝内を埋め込む上部電極とが、同層の膜により形成されるものである。
【発明の効果】
【００１５】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の平面レイアウトである。
【図１７】図１５に続く半導体装置の製造工程中の断面図である。
【図１８】実施の形態１である半導体装置の第１変形例の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】実施の形態１である半導体装置の第２変形例の製造工程中の断面図である。
【図２１】実施の形態１である半導体装置の第３変形例の製造工程中の断面図である。
【図２２】実施の形態１である半導体装置の第４変形例の製造工程中の断面図である。
【図２３】実施の形態２である半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】実施の形態２である半導体装置の変形例の製造工程中の断面図である。
【図２９】実施の形態３である半導体装置の製造工程中の平面レイアウトである。
【図３０】図２８に続く半導体装置の製造工程中の断面図である。
【図３１】実施の形態４である半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】実施の形態４である半導体装置の変形例の製造工程中の平面レイアウトである。
【図３８】比較例である半導体装置の断面図である。
【図３９】比較例である半導体装置の断面図である。
【図４０】比較例である半導体装置の断面図である。
【図４１】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【発明を実施するための形態】
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）と、容量素子とを備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１９】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２０】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１７を参照して説明する。
【００２１】
図１〜図１５および図１７は、本実施の形態の半導体装置の製造工程中の断面図である。図１６は、本実施の形態の半導体装置の製造工程中の平面レイアウトである。図１〜図１５および図１７においては、各図の左側から右側に向かって、順にメモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面図を示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、周辺回路領域１Ｂには低耐圧のＭＩＳＦＥＴが、容量素子領域１Ｃにはトレンチ型容量素子がそれぞれ形成される様子を示す。メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃは、半導体基板の主面に沿う方向において並ぶ領域である。
【００２２】
なお、上記不揮発性メモリの動作のためには、高耐圧のＭＩＳＦＥＴも要する。ただし、高耐圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚が上記トレンチ型容量素子の絶縁膜と同じである点、および、各種の注入条件がそれぞれの最適化のために異なる場合がある点を除いては、高耐圧のＭＩＳＦＥＴは、低耐圧のＭＩＳＦＥＴと変わるところがない。よって、以下では、高耐圧のＭＩＳＦＥＴに関する説明は原則として省略する。
【００２３】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。
【００２４】
同様に、ここでは、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor）を形成することもできる。
【００２５】
同様に、ここでは、容量素子領域１Ｃに、半導体基板の主面のｎ型のウエルを含む下部電極（第１電極）と、半導体基板上に形成されたｎ型の半導体膜からなる上部電極（第２電極）とを含む容量素子を形成する場合について説明するが、ｐ型のウエルを含む下部電極と、ｐ型の半導体膜からなる上部電極とを含む容量素子を形成してもよい。
【００２６】
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。続いて、例えば熱処理を行うことで、半導体基板ＳＢの主面の全面に酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。その後、絶縁膜ＩＦ１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。
【００２７】
次に、図２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ２およびＩＦ１と、半導体基板ＳＢの上面の一部とを除去する。つまり、絶縁膜ＩＦ２およびＩＦ１からなる積層膜を複数の箇所において貫通する開口部を形成し、それらの開口部の直下の半導体基板ＳＢの上面の一部を除去する。これにより、半導体基板ＳＢの上面には、複数の溝（凹部、窪み部）Ｄ１および複数の溝Ｄ２が形成される。溝Ｄ１はメモリセル領域１Ａ、周辺回路領域１Ｂ、および容量素子領域１Ｃのそれぞれに形成され、溝Ｄ２は容量素子領域１Ｃにのみ形成される。
【００２８】
各溝Ｄ２は、半導体基板ＳＢの主面に沿う第１方向に延在しており、複数の溝Ｄ２は、半導体基板ＳＢの主面に沿い、かつ第１方向に対して直交する第２方向において並んで配置されている。つまり複数の溝Ｄ２は、ストライプ状に形成されている。なお、溝Ｄ２のレイアウトはストライプ状に限らず、ドット形状または井桁形状などであっても構わない。
【００２９】
溝Ｄ１およびＤ２は同一工程で形成された凹部であり、半導体基板ＳＢの途中深さまで達している。この時点で、溝Ｄ１に隣接する半導体基板ＳＢの上面と、溝Ｄ２に隣接する半導体基板ＳＢの上面とは同様の高さに位置している。ここで、溝Ｄ１、Ｄ２のそれぞれの底面と側壁との境界の角部は、丸みを有していることが考えられるが、当該角部の丸みは比較的小さい。
【００３０】
なお、ここでは１度のエッチング工程により絶縁膜ＩＦ２、ＩＦ１、および半導体基板ＳＢのそれぞれを加工しているが、例えば、絶縁膜ＩＦ２をドライエッチング法により加工した後、ウェットエッチング法により絶縁膜ＩＦ１を加工することで半導体基板ＳＢの上面を露出させ、その後ドライエッチング法を用いて溝Ｄ１、Ｄ２を形成してもよい。
【００３１】
次に、図３に示すように、溝Ｄ１、Ｄ２のそれぞれの側壁を酸化した後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜を形成することで、溝Ｄ１、Ｄ２のそれぞれの内側を完全に埋め込み、続いて、熱処理を行って当該酸化シリコン膜の焼き締めを行う。その後、ＣＭＰ（Chemical Mechanical Polishing）法により当該酸化シリコン膜の上面を研磨することで、絶縁膜ＩＦ２の上面を露出させる。これにより、複数の溝Ｄ１、Ｄ２のそれぞれの内側に埋め込まれた上記酸化シリコン膜は、それぞれ分離される。
【００３２】
その後、前記酸化シリコン膜の上面をエッチバックして後退させる。ただし、複数の溝Ｄ１、Ｄ２のそれぞれの内側に埋め込まれた上記酸化シリコン膜の上面の高さは、半導体基板ＳＢの主面よりも高い位置にある。各溝Ｄ１内には、上記酸化シリコン膜からなる素子分離領域ＥＩが形成され、各溝Ｄ２内には、上記酸化シリコン膜からなるダミー素子分離領域ＤＥＩが形成される。ダミー素子分離領域ＤＥＩは、後の工程で除去される絶縁膜である。
【００３３】
次に、図４に示すように、フォトリソグラフィ技術を用いて、半導体基板ＳＢ上にフォトレジスト膜ＰＲ１のパターンを形成する。フォトレジスト膜ＰＲ１は、メモリセル領域１Ａおよび周辺回路領域１Ｂを覆い、容量素子領域１Ｃの一部を露出するマスクパターンである。容量素子領域１Ｃでは、素子分離領域ＥＩはフォトレジスト膜ＰＲ１に覆われており、ダミー素子分離領域ＤＥＩはフォトレジスト膜ＰＲ１から露出している。フォトレジスト膜ＰＲ１は、容量素子領域１Ｃにおいて隣り合う素子分離領域ＥＩとダミー素子分離領域ＤＥＩとの間の絶縁膜ＩＦ１の直上で終端している。
【００３４】
次に、図５に示すように、素子分離領域ＥＩがフォトレジスト膜ＰＲ１により覆われた状態で、フォトレジスト膜ＰＲ１、絶縁膜ＩＦ１およびＩＦ２をマスクとしてドライエッチングを行うことで、ダミー素子分離領域ＤＥＩを除去し、その後フォトレジスト膜ＰＲ１をアッシングなどにより除去する。ただし、当該エッチング工程により、隣り合う溝Ｄ２同士の間を含む溝Ｄ２の近傍の領域では、マスクとして用いた絶縁膜ＩＦ１、ＩＦ２が除去されるため、当該領域の半導体基板ＳＢの上面が露出する。本実施の形態では、ダミー素子分離領域ＤＥＩを除去し、溝Ｄ２の側壁および底面を露出させている。このため、ダミー素子分離領域ＤＥＩは、擬似的な素子分離領域とみなすことができる。
【００３５】
溝Ｄ２の近傍の絶縁膜ＩＦ１、ＩＦ２が除去されることで、溝Ｄ２の側壁と、その上の半導体基板の主面と境界の角部は、上記エッチングにより削られて丸くなる。また、溝Ｄ２の底面の、半導体基板ＳＢの主面に沿う方向（以下、単に横方向という場合がある）における中央部は、溝Ｄ２の側壁に近い当該底面の端部よりもエッチングされやすい。このため、溝Ｄ２の側壁および底面の境界の角部は大きく丸まり、溝Ｄ２の側壁および底面の間の面は滑らかに繋がる。
【００３６】
よって、溝Ｄ２の底面端部の角部は、溝Ｄ１の底面端部の角部よりも丸くなる。また、溝Ｄ２の側壁上端の角部は、溝Ｄ１の側壁上端の角部よりも丸くなる。言い換えれば、溝Ｄ２の底面端部の角部の曲率半径は、溝Ｄ１の底面端部の角部の曲率半径よりも大きくなる。また、溝Ｄ２の側壁上端の角部の曲率半径は、溝Ｄ１の側壁上端の角部の曲率半径よりも大きくなる。
【００３７】
また、当該エッチング工程により、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面はエッチバックされるため、他の領域（例えば溝Ｄ１に隣接する領域）における半導体基板ＳＢの主面の高さよりも低くなる。同様に、溝Ｄ２の底面は当該エッチング工程によりエッチバックされるため、溝Ｄ２の底面の高さは、溝Ｄ１の底面の高さよりも低くなる。つまり、溝Ｄ２は、溝Ｄ１よりも深くなる。
【００３８】
言い換えれば、メモリセル領域１Ａにおいて隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面の位置を基準とすると、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面は、半導体基板ＳＢの主面に対して垂直な方向（以下、単に垂直方向という）において、当該基準の位置よりも下に位置する。また、垂直方向における当該基準の位置から溝Ｄ２の底面の位置までの距離は、垂直方向における当該基準の位置から溝Ｄ１の底面の位置までの距離よりも大きい。つまり、溝Ｄ２の近傍の半導体基板ＳＢの主面の位置は、溝Ｄ１の近傍の半導体基板ＳＢの主面の位置よりも低く、溝Ｄ２の底面の位置は、溝Ｄ１の底面の位置よりも低い。
【００３９】
なお、フォトレジスト膜ＰＲ１（図４参照）の近傍においてフォトレジスト膜ＰＲ１から露出する絶縁膜ＩＦ１およびＩＦ２からなる積層膜は、上記ドライエッチング工程において除去されにくく、半導体基板ＳＢ上に残る。つまり、隣り合う素子分離領域ＥＩとダミー素子分離領域ＤＥＩとの間において、フォトレジスト膜ＰＲ１の終端部から露出する位置の絶縁膜ＩＦ１の当該絶縁膜は完全には除去されず、上記エッチングにより薄膜化されて残る。これは、上記ドライエッチング工程を、酸化シリコン膜からなるダミー素子分離領域ＤＥＩが除去されやすく、かつ、窒化シリコン膜からなる絶縁膜ＩＦ２が除去されにくい条件で行うためである。
【００４０】
ここでは、例えば、フォトレジスト膜ＰＲ１の近傍において、フォトレジスト膜ＰＲ１から露出する領域の窒化シリコン膜からなる絶縁膜ＩＦ２の上面は後退するが、当該領域の絶縁膜ＩＦ２の一部は残る。この場合、隣り合う素子分離領域ＥＩとダミー素子分離領域ＤＥＩとの間の半導体基板ＳＢの上面は絶縁膜ＩＦ２、ＩＦ１によりドライエッチングから保護されるため、当該上面がダメージを受けることを防ぐことができる。
【００４１】
また、溝Ｄ２内のダミー素子分離領域ＤＥＩを除去する上記ドライエッチングでは、絶縁膜ＩＦ２、ＩＦ１をマスクとして用い、容量素子領域１Ｃにおいてフォトレジスト膜ＰＲ１から露出する溝Ｄ２近傍の絶縁膜ＩＦ１、ＩＦ２およびダミー素子分離領域ＤＥＩが除去された時点でエッチングを停止している。このため、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面は、当該エッチング時間のうち、殆どの時間において絶縁膜ＩＦ２、ＩＦ１により保護されている。これにより、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面に、ドライエッチングによるダメージが生じることを防ぐことができる。
【００４２】
次に、図６に示すように、絶縁膜ＩＦ２をウェットエッチングにより選択的に除去する。つまり、まず犠牲酸化を行うことで、溝Ｄ２の側壁および底面に酸化膜を形成した後、洗浄処理を行うことで、溝Ｄ２の側壁を覆う当該酸化膜を残して、絶縁膜ＩＦ２上の酸化シリコン膜（図示しない）を除去し、続いて熱リン酸により絶縁膜ＩＦ２を除去する。
【００４３】
続いて、洗浄処理を行うことで、溝Ｄ２の側壁および底面を覆う犠牲酸化膜と、半導体基板ＳＢの主面を覆う絶縁膜ＩＦ１とを除去する。これにより、半導体基板の主面を露出させる。つまり、素子分離領域ＥＩにより覆われた溝Ｄ１の側壁および底面を除き、半導体基板ＳＢの表面が露出する。その後、犠牲酸化を行うことで、半導体基板ＳＢの表面を覆う薄い犠牲酸化膜（図示しない）を形成する。
【００４４】
その後、イオン注入を行うことで、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの半導体基板ＳＢの主面に、ｐ型のウエルＷＬ１、ＷＬ２およびｐ型のＷＬ３をそれぞれ形成する。ウエルＷＬ１、ＷＬ２は、ここではｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成する。ウエルＷＬ３は、ここではｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を比較的低い濃度で打ち込むことで形成する。なお、図示および詳しい説明はしないが、ｐ型のＭＩＳＦＥＴを形成する領域では、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板ＳＢの主面にイオン注入することで、ｎ型のウエルを形成する。
【００４５】
ウエルＷＬ１、ＷＬ２およびＷＬ３のそれぞれの形成深さは、溝Ｄ１、Ｄ２よりも深い。ここではウエルＷＬ１、ＷＬ２およびＷＬ３のそれぞれを、フォトリソグラフィ技術を用いて別々のイオン注入工程により形成することで、異なる不純物濃度とする。その後、半導体基板ＳＢに対し熱処理を行って、ウエルＷＬ１、ＷＬ２およびＷＬ３内の不純物を拡散させた後、上記薄い犠牲酸化膜を除去する。これにより、半導体基板ＳＢの主面、溝Ｄ２の側壁および底面が露出する。
【００４６】
その後、以下の工程を行うことで、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃのそれぞれの上面を酸化シリコン膜からなる絶縁膜により覆う。ただし、メモリセル領域１Ａおよび周辺回路領域１Ｂに形成する絶縁膜ＩＦ３と、容量素子領域１Ｃに形成する絶縁膜ＩＦ４とでは膜厚が異なる。絶縁膜ＩＦ４の膜厚は、例えば１５ｎｍである。
【００４７】
すなわち、露出する半導体基板ＳＢの表面を酸化することで、比較的膜厚が大きい絶縁膜ＩＦ４を形成する。これにより、半導体基板ＳＢの主面に加えて、溝Ｄ２の側壁および底面も絶縁膜ＩＦ４により覆われる。絶縁膜ＩＦ４は、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法、つまり熱酸化法により形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＩＦ４を除去することで、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの主面を露出させる。
【００４８】
続いて、熱酸化などを行って、露出する半導体基板ＳＢの上面に、比較的膜厚が小さい絶縁膜ＩＦ３を形成する。これにより、メモリセル領域１Ａおよび周辺回路領域１Ｂのそれぞれの半導体基板ＳＢの上面は、絶縁膜ＩＦ３により覆われる。このようにして、メモリセル領域１Ａおよび周辺回路領域１Ｂと、容量素子領域１Ｃとで異なる膜厚の絶縁膜を形成することができる。
【００４９】
その後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、ポリシリコン膜ＰＳ１を形成する。これにより、絶縁膜ＩＦ３、ＩＦ４のそれぞれの上面はポリシリコン膜ＰＳ１により覆われる。このとき、溝Ｄ２の横方向の幅に対し、ポリシリコン膜ＰＳ１の膜厚は十分に大きいため、溝Ｄ２は絶縁膜ＩＦ４およびポリシリコン膜ＰＳ１により完全に埋め込まれ、かつ、溝Ｄ２の直上において、ポリシリコン膜ＰＳ１の上面は殆ど凹まない。つまり、溝Ｄ２内は、絶縁膜ＩＦ４を介してポリシリコン膜ＰＳ１により埋め込まれる。その後、ポリシリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜ＩＦ５を形成する。
【００５０】
ここで、ポリシリコン膜ＰＳ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、当該アモルファスシリコン膜を、多結晶シリコン膜からなるポリシリコン膜ＰＳ１に変えることもできる。ポリシリコン膜ＰＳ１は、成膜時に不純物を導入せず、成膜後に不純物をイオン注入し、その後の熱処理で当該不純物を拡散させることにより、低抵抗の半導体膜とする。
【００５１】
溝Ｄ２内のポリシリコン膜ＰＳ１に対しても、当該イオン注入工程により打ち込まれた不純物を、熱処理により拡散させることが可能である。つまり、溝Ｄ２内の底部においても、ポリシリコン膜ＰＳ１に上記不純物が導入される。このため、溝Ｄ２内のポリシリコン膜ＰＳ１を含む上部電極を含む容量素子を後の工程で形成した場合に、溝Ｄ２内の当該上部電極において空乏層が発生することを防ぐことができる。
【００５２】
ここでは、容量素子領域１Ｃのポリシリコン膜ＰＳ１に、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。これは、後に形成する容量素子を、半導体基板ＳＢの上面のウエルＷＬ３からなる下部電極と、当該下部電極の直上のポリシリコン膜ＰＳ１からなる上部電極とにより形成する場合に、下部電極および上部電極の導電型を揃えるためである。このように、本実施の形態ではｎ型の容量素子を形成するが、ｐ型の容量素子を形成する場合には、ウエルＷＬ３をｐ型の半導体領域として形成し、ポリシリコン膜ＰＳ１を上記イオン注入によりｐ型の半導体膜とする。
【００５３】
ポリシリコン膜ＰＳ１の一部は溝Ｄ２を埋め込んでいるが、ポリシリコン膜ＰＳ１は十分に膜厚が大きいため、溝Ｄ２の直上におけるポリシリコン膜ＰＳ１の上面には大きな凹みは形成されない。
【００５４】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ５、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を加工する。これにより、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ１とを形成する。なお、最初にメモリセル領域１Ａの絶縁膜ＩＦ５をフォトリソグラフィ技術およびドライエッチング法を用いて加工し、その後に絶縁膜ＩＦ５をマスクとして、メモリセル領域１Ａのポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を加工することも可能である。
【００５５】
また、ここでは周辺回路領域１Ｂおよび容量素子領域１Ｃのポリシリコン膜ＰＳ１を加工しないが、当該エッチング工程において、容量素子領域１Ｃのポリシリコン膜ＰＳ１を加工してもよい。容量素子領域１Ｃのポリシリコン膜ＰＳ１を加工する場合は、図１０を用いて後述するように、溝Ｄ２内およびその近傍のポリシリコン膜ＰＳ１を残すようにして、その横のポリシリコン膜ＰＳ１を除去する。
【００５６】
次に、図８に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用の積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ５からなる積層膜の側壁および上面と、周辺回路領域１Ｂおよび容量素子領域１Ｃの絶縁膜ＩＦ５の上面とを覆う。
【００５７】
ここでは、図をわかりやすくするため、ＯＮＯ膜ＯＮを構成する積層膜の積層構造の図示を省略する。つまりここでは、ＯＮＯ膜ＯＮを構成する各膜同士の境界の図示をしない。ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された第１酸化シリコン膜（ボトム酸化膜）と、第１酸化シリコン膜上に形成された窒化シリコン膜と、当該窒化シリコン膜上に形成された第２酸化シリコン膜（トップ酸化膜）との積層膜からなり、当該窒化シリコン膜は電荷蓄積部として機能する。
【００５８】
第１、第２酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。上記窒化シリコン膜は、例えばＣＶＤ法により形成することができる。第１、第２酸化シリコン膜の厚みは、例えば２〜１０ｎｍ程度とすることができ、上記窒化シリコン膜の厚みは、例えば５〜１５ｎｍ程度とすることができる。
【００５９】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、ポリシリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ２が形成される。ポリシリコン膜ＰＳ２の膜厚は、ポリシリコン膜ＰＳ１の膜厚よりも小さい。
【００６０】
ポリシリコン膜ＰＳ２は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。ポリシリコン膜ＰＳ２は、例えばｎ型の不純物（例えばリン（Ｐ））が比較的高い濃度で導入された膜である。ポリシリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜である。
【００６１】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってポリシリコン膜ＰＳ２が形成された場合、ポリシリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のポリシリコン膜ＰＳ２の場合、ポリシリコン膜ＰＳ２の膜厚とは、当該側壁に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。
【００６２】
次に、図９に示すように、ドライエッチング法により、ポリシリコン膜ＰＳ２をエッチバックすることで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、ポリシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ５からなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＰＳ２をサイドウォール状に残す。
【００６３】
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。上記エッチバックにより、周辺回路領域１Ｂおよび容量素子領域１ＣのＯＮＯ膜ＯＮの上面が露出する。ポリシリコン膜ＰＳ２の膜厚は、ポリシリコン膜ＰＳ１の膜厚よりも小さいため、制御ゲート電極ＣＧの側壁に接するポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧの横方向における膜厚（ゲート長）は、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧの垂直方向における膜厚よりも小さい。
【００６４】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁と隣り合うメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁と隣り合うポリシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたポリシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
【００６５】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ５を含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの絶縁膜ＩＦ５の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣り合わない方の側壁が露出する。
【００６６】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【００６７】
次に、図１０に示すように、周辺回路領域１Ｂおよび容量素子領域１Ｃのポリシリコン膜ＰＳ１、絶縁膜ＩＦ３、ＩＦ４およびＩＦ５をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路領域１Ｂに、ポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧと、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ２とを形成する。また、容量素子領域１Ｃに、ポリシリコン膜ＰＳ１からなる上部電極ＵＥを形成する。また、容量素子領域１Ｃでは、上部電極ＵＥから露出する領域における半導体基板ＳＢ上の絶縁膜ＩＦ４を除去する。これにより、容量素子領域１Ｃにおいて隣り合う素子分離領域ＥＩ同士の間の半導体基板ＳＢの主面が露出する。
【００６８】
ダミーゲート電極ＤＧは、後の工程で除去される半導体膜である。ゲート絶縁膜ＧＩ２、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ５からなる積層膜は、隣り合う素子分離領域ＥＩ同士の間の半導体基板ＳＢの主面上に形成される。
【００６９】
次に、図１１に示すように、複数のｎ−型半導体領域（不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ＯＮＯ膜ＯＮおよび上部電極ＵＥなどをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢの主面にイオン注入法で導入することにより、複数のｎ−型半導体領域ＥＸを形成する。ｎ−型半導体領域ＥＸの形成前に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなる構造体の側壁と、ダミーゲート電極ＤＧのそれぞれの側壁とをそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【００７０】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む構造体の横の半導体基板ＳＢの上面に形成された一対のｎ−型半導体領域ＥＸは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に形成された一対のｎ−型半導体領域ＥＸは、後に形成する周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域の一部を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのｎ−型半導体領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００７１】
続いて、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ１、絶縁膜ＩＦ５およびＯＮＯ膜ＯＮを含む構造体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩ２、絶縁膜ＩＦ５およびダミーゲート電極ＤＧからなる積層膜の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、容量素子領域１Ｃにおいて、上部電極ＵＥ、絶縁膜ＩＦ４およびＩＦ５を含む積層膜の両側の側壁を覆うサイドウォールＳＷを形成する。
【００７２】
サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ５の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。なお、積層膜の形成方法を工夫して、それぞれの素子特性に最適なサイドウォール幅を持つようにすることもできるが、説明は省略する。
【００７３】
続いて、複数のｎ＋型半導体領域（不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、絶縁膜ＩＦ４、絶縁膜ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ＯＮＯ膜ＯＮ、上部電極ＵＥおよびサイドウォールＳＷなどをマスクとして用いて半導体基板ＳＢの主面にイオン注入法で導入することで、複数のｎ＋型半導体領域ＤＦを形成することができる。ｎ＋型半導体領域ＤＦは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、かつ接合深さ（形成深さ）が深い。なお、ｎ＋型半導体領域ＤＦをｎ−型半導体領域ＥＸよりも浅い接合深さで形成してもよい。
【００７４】
これにより、メモリセル領域１Ａおよび周辺回路領域１Ｂにおいて、エクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも不純物濃度が高い拡散層であるｎ＋型半導体領域ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。
【００７５】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷを含む構造体の横の半導体基板ＳＢの上面に形成された一対のｎ＋型半導体領域ＤＦは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧおよびサイドウォールＳＷを含む構造体の横の半導体基板ＳＢの上面に形成された一対のｎ＋型半導体領域ＤＦは、後に形成する周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域の一部を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのｎ＋型半導体領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００７６】
また、容量素子領域１Ｃでは、上部電極ＵＥの横において素子分離領域ＥＩから露出する半導体基板ＳＢの主面に、ｎ＋型半導体領域ＤＦが形成される。つまり、ｎ＋型半導体領域ＤＦは溝Ｄ１に隣接して形成される。
【００７７】
続いて、ソース領域およびドレイン領域用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００７８】
続いて、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【００７９】
すなわち、まず、ｎ＋型半導体領域ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【００８０】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＤＦおよびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。これにより、ｎ＋型半導体領域ＤＦおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図１１に示す構造を得る。
【００８１】
シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。なお、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよび上部電極ＵＥのそれぞれの上面はキャップ膜である絶縁膜ＩＦ５により覆われている。このため、それらの上面の上部にシリサイド層Ｓ１は形成されない。なお、サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、このシリサイド層Ｓ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、完全に除去される。
【００８２】
次に、図１２に示すように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールＳＷ、ダミーゲート電極ＤＧおよび上部電極ＵＥを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【００８３】
次に、図１３に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、周辺回路領域１Ｂのダミーゲート電極ＤＧおよび容量素子領域１Ｃの上部電極ＵＥのそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよび上部電極ＵＥのそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１を研磨する。これにより、絶縁膜ＩＦ５は除去され、各サイドウォールＳＷの上部も一部除去される。
【００８４】
この工程により、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、メモリゲート電極ＭＧの上部の一部とともに除去される。また、このとき、図１２に示すダミーゲート電極ＤＧの上面および制御ゲート電極ＣＧの上面が絶縁膜ＩＦ５から露出した時点で研磨を停止させることは困難であるため、図１３に示すように、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧおよび上部電極ＵＥのそれぞれの上面は研磨により除去されて後退する。つまり、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧおよび上部電極ＵＥのそれぞれの膜厚は研磨により小さくなる。
【００８５】
これにより、各電極の上部を研磨工程により後退させることで、メモリセル領域１Ａには、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、それらの横の半導体基板ＳＢの主面に形成されたソース・ドレイン領域とを含むメモリセルＭＣが形成される。すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、制御ゲート電極ＣＧの直下のゲート絶縁膜ＧＩ１は、制御トランジスタのゲート絶縁膜を構成している。
【００８６】
また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。このように、制御トランジスタおよびメモリトランジスタは一対のソース・ドレイン領域を共有しており、この制御トランジスタおよびメモリトランジスタにより、メモリセルＭＣが構成される。
【００８７】
また、上記研磨工程より、容量素子領域１Ｃの上部電極ＵＥの上面を後退させることで、上部電極ＵＥと、上部電極ＵＥの直下の半導体基板ＳＢからなる下部電極とを含む容量素子ＣＥを形成する。上部電極ＵＥと半導体基板ＳＢとの間には、絶縁膜ＩＦ４が介在している。よって、上部電極ＵＥと下部電極とは、絶縁膜ＩＦ４により隔てられており、互いに絶縁されている。
【００８８】
当該研磨工程を経た後であっても、制御ゲート電極ＣＧの側壁に接するメモリゲート電極ＭＧの横方向における膜厚（ゲート長）は、制御ゲート電極ＣＧの垂直方向における膜厚よりも小さい。
【００８９】
次に、図１４に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ６を加工する。これにより、絶縁膜ＩＦ６はメモリセル領域１Ａおよび容量素子領域１Ｃに残る。つまり、絶縁膜ＩＦ６は制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面を覆っており、ダミーゲート電極ＤＧを露出している。絶縁膜ＩＦ６は、酸化シリコン膜または窒化シリコン膜からなる。
【００９０】
その後、ダミーゲート電極ＤＧをエッチングして除去する。ここでは、絶縁膜ＩＦ６を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥを保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。ダミーゲート電極ＤＧが除去されたことにより、ゲート絶縁膜ＧＩ２の上に溝（凹部、窪み部）Ｄ３が形成される。周辺回路領域１Ｂのゲート絶縁膜ＧＩ２上の溝Ｄ３は、ダミーゲート電極ＤＧが除去された領域であり、溝Ｄ３の両側の側壁はサイドウォールＳＷにより構成され、溝Ｄ３の底面はゲート絶縁膜ＧＩ２の上面により構成されている。
【００９１】
次に、図１５に示すように、半導体基板ＳＢ上、つまり、溝Ｄ３の底面および側壁の上を含む層間絶縁膜ＩＬ１上に、絶縁膜ＨＫを形成する。その後、半導体基板ＳＢ上、つまり絶縁膜ＨＫ上に、溝Ｄ３を完全に埋め込むように、ゲート電極用の導体膜として金属膜ＭＥ１およびＭＥ２を順に形成する。
【００９２】
絶縁膜ＨＫおよび金属膜ＭＥ１の形成工程において、溝Ｄ３の内側は完全には埋まらず、金属膜ＭＥ２を金属膜ＭＥ１上に形成することにより、溝Ｄ３は完全に埋まった状態になる。また、金属膜ＭＥ１、ＭＥ２からなる金属膜は、層間絶縁膜ＩＬ１上にも形成される。
【００９３】
絶縁膜ＨＫは、周辺回路領域１Ｂに形成するゲート絶縁膜用の絶縁膜であり、当該金属膜は、ゲート電極用の導体膜である。具体的には、絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成する低耐圧ＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【００９４】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【００９５】
金属膜ＭＥ１、ＭＥ２としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導体膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【００９６】
ここでは、例えば金属膜ＭＥ１を、窒化チタン（ＴｉＮ）膜により形成し、当該窒化チタン膜上の金属膜ＭＥ２を、アルミニウム（Ａｌ）膜により形成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極の低抵抗化を図ることができる。
【００９７】
続いて、溝Ｄ３の外部の不要な金属膜ＭＥ１、ＭＥ２および絶縁膜ＨＫをＣＭＰ法などによって研磨して除去することにより、溝Ｄ３内に絶縁膜ＨＫおよび金属膜ＭＥ１、ＭＥ２を残す。このとき、絶縁膜ＩＦ６も除去する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面を露出させる。また、周辺回路領域１Ｂのゲート絶縁膜ＧＩ２上の溝Ｄ３内に埋め込まれた金属膜ＭＥ１、ＭＥ２により、ゲート電極Ｇ１が形成される。
【００９８】
これにより、周辺回路領域１Ｂにおいて、低耐圧のＭＩＳＦＥＴＱ１が形成される。ＭＩＳＦＥＴＱ１は、ゲート電極Ｇ１と、ゲート電極Ｇ１の横のソース・ドレイン領域とを有する電界効果トランジスタである。ゲート電極Ｇ１の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＩ２は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。ゲート電極Ｇ１はメタルゲート電極である。本実施の形態では、ダミーゲート電極ＤＧを除去してゲート電極Ｇ１に置き換えている。このため、ダミーゲート電極ＤＧは、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【００９９】
また、本実施の形態では、金属膜を用いてゲート電極Ｇ１を形成し、それぞれの電極をメタルゲート電極としている。このため、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）が可能になるという利点を得ることができる。
【０１００】
周辺回路領域１Ｂにおいて、ゲート電極Ｇ１は、その底面および側壁がゲート絶縁膜ＧＩ２上の絶縁膜ＨＫに隣接する。つまりゲート電極Ｇ１と半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩ２と絶縁膜ＨＫとが介在しており、ゲート電極Ｇ１とサイドウォールＳＷとの間には、少なくとも絶縁膜ＨＫが介在している。
【０１０１】
続いて、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ７を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ７を加工する。これにより、絶縁膜ＩＦ７は周辺回路領域１Ｂに残る。つまり、絶縁膜ＩＦ７はゲート電極Ｇ１の上面を覆っており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面を覆っていない。絶縁膜ＩＦ７は、酸化シリコン膜または窒化シリコン膜からなる。
【０１０２】
続いて、図１１を用いて説明した工程と同様のサリサイドプロセスを行うことで、絶縁膜ＩＦ７から露出する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面上に、シリサイド層Ｓ２を形成する。ここで絶縁膜ＩＦ７によりゲート電極Ｇ１の上面を覆っているのは、当該サリサイドプロセスにおいて、熱処理後に未反応の金属膜を除去する際に、メタルゲート電極であるゲート電極Ｇ１が当該金属膜と共に除去されることを防ぐためである。つまり、絶縁膜ＩＦ７は、ゲート電極Ｇ１の保護膜である。
【０１０３】
次に、図１６および図１７に示すように、層間絶縁膜、複数のコンタクトプラグおよび複数の配線を形成する。なお、図１６に示す平面レイアウトでは、容量素子領域１Ｃの溝Ｄ１、Ｄ２、上部電極ＵＥ、素子分離領域ＥＩ、ウエルＷＬ３、ｎ＋型半導体領域ＤＦおよびコンタクトプラグＣＰのみを示している。また、図１６では、上部電極ＵＥにより覆われた部分における溝Ｄ１、Ｄ２、ウエルＷＬ３および素子分離領域ＥＩの輪郭を破線により示している。ここでは、素子分離領域ＥＩの輪郭と溝Ｄ１の輪郭とを同一の破線で示している。図１７の容量素子領域１Ｃは、図１６のＡ−Ａ線における断面である。
【０１０４】
ここではまず、図１７に示すように、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、上部電極ＵＥ、絶縁膜ＩＦ７および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
【０１０５】
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ７をドライエッチングする。これにより、層間絶縁膜ＩＬ１、ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ２および絶縁膜ＩＦ７を貫通するコンタクトホールとをそれぞれ複数形成する。各コンタクトホールの底部では、半導体基板ＳＢの主面の一部であるｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２の一部、ゲート電極Ｇ１の一部または上部電極ＵＥの表面上のシリサイド層Ｓ２の一部などが露出する。
【０１０６】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図１７では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１０７】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１および上部電極のそれぞれの上部などに電気的に接続されるように形成される。各コンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ上のシリサイド層Ｓ１の上面、制御ゲート電極ＣＧ上のシリサイド層Ｓ２の上面、メモリゲート電極ＭＧ上のシリサイド層Ｓ２の上面、ゲート電極Ｇ１の上面または上部電極ＵＥ上のシリサイド層Ｓ２の上面などに接続されている。
【０１０８】
なお、図１７の断面図においては、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１のそれぞれの上のコンタクトホールおよびコンタクトプラグＣＰを図示していない。つまり、ゲート幅方向に延在する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１のそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。
【０１０９】
続いて、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、いわゆるシングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ３と、層間絶縁膜ＩＬ３を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。
【０１１０】
以上のようにして、本実施の形態の半導体装置が製造される。なお、ここではダミーゲート電極の除去後に絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋラストの製造方法を例として説明したが、ダミーゲート電極の除去前に絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋファーストの製造方法を用いてもよい。本実施の形態のメモリセルＭＣは、書込み・消去動作には高電圧を用いるものであり、その電源発生回路では、電荷蓄積、平滑化のために大規模な容量素子ＣＥを必要とする。容量素子ＣＥは、溝Ｄ２内に上部電極ＵＥの一部を埋め込むことで、単位面積当たりの容量を増大させ、半導体チップを縮小することを可能としている。
【０１１１】
図１６に示すように、容量素子領域１Ｃにおいて、上部電極ＵＥの一部が埋め込まれた複数の溝Ｄ２のそれぞれは、第１方向に延在しており、互いに第２方向に並んで配置されている。複数の溝Ｄ２が形成された領域を囲むように環状の溝Ｄ１が形成されており、溝Ｄ１内に環状の素子分離領域ＥＩが形成されている。上部電極ＵＥは平面視において、素子分離領域ＥＩに囲まれた全ての溝Ｄ２を覆い、環状の素子分離領域ＥＩの内側の端部を覆っている。
【０１１２】
コンタクトプラグＣＰは、素子分離領域ＥＩの外側のｎ＋型半導体領域ＤＦの上面、および、上部電極ＵＥの上面に複数接続されている。コンタクトプラグＣＰは、素子分離領域ＥＩの直上において上部電極ＵＥの上面に接続されている。容量素子領域１Ｃにおいて、半導体基板ＳＢ（図１７参照）の主面であるｎ＋型半導体領域ＤＦの上面に接続されたコンタクトプラグＣＰは、容量素子ＣＥの下部電極、つまり上部電極ＵＥの直下の半導体基板ＳＢ（ウエルＷＬ３）に電位を供給するための接続導体である。
【０１１３】
本実施の形態の容量素子ＣＥは、複数の溝Ｄ２内に上部電極ＵＥの一部を埋め込むことで、上部電極ＵＥと下部電極（半導体基板）との対向面積を増大させることができる。つまり、平坦な半導体基板（下部電極）上に絶縁膜を介して上部電極を形成する場合に比べて、容量素子ＣＥの容量を増大させることができる。
【０１１４】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４１を参照して説明する。
【０１１５】
図４１は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４１の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１７に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図１７に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。
【０１１６】
なお、図４１の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ（図１７参照）中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１１７】
また、図４１の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１１８】
ＳＳＩ方式は、窒化シリコン膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１１９】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１２０】
ＳＳＩ方式の書込みでは、例えば図４１の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。
【０１２１】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１２２】
ＦＮ方式の書込みでは、例えば図４１の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１２３】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４１の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１２４】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１２５】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜）に注入することにより消去を行う。例えば図４１の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１２６】
ＦＮ方式の消去では、例えば図４１の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１２７】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４１の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１２８】
読出し時には、例えば図４１の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１２９】
次に、上記動作における各印加電圧に関して記す。製品チップへの外部からの供給電源の電圧は、例えば、低耐圧ＭＩＳＦＥＴ用の１．５Ｖおよび高耐圧ＭＩＳＦＥＴ用の５Ｖである。メモリ動作において、これら以外の電圧はチップ内の電圧発生回路により生成される。例えば、比較的高い電圧であるＳＳＩ書込み時のＶｍｇ用の１０Ｖの電圧は、高耐圧ＭＩＳＦＥＴで構成される電圧発生回路において生成される。その電圧発生回路において、電荷蓄積または電圧平滑化などのために、図１７の容量素子領域１Ｃに示すような容量素子が必要となる。
【０１３０】
＜本実施の形態の効果について＞
以下に、比較例の半導体装置、つまり、スプリットゲート型のＭＯＮＯＳメモリを有し、かつ、半導体基板の上面の溝内に、比較的薄い膜厚の上部電極を埋め込んだ容量素子を有する場合の半導体装置の問題点を説明し、本実施の形態の効果について説明する。ここでは図３８〜４０に、比較例の半導体装置の断面図を示す。
【０１３１】
本実施の形態および比較例の半導体装置は、図１〜図１５を用いて説明したように、周辺回路領域１ＢのＭＩＳＦＥＴＱ１を、ゲートラストプロセスを用いて形成するものである。つまり、本実施の形態および比較例では、ダミーゲート電極ＤＧ（図１０参照）を形成し、ダミーゲート電極ＤＧを層間絶縁膜ＩＬ１で覆った後、研磨工程によりダミーゲート電極ＤＧの上面を露出させ、その後ダミーゲート電極ＤＧをメタルゲート電極に置き換えている。
【０１３２】
このようなゲートラストプロセスでは、各ゲート電極の上部を研磨する上記研磨工程を行うため、半導体基板上に形成した第１導体膜（下部電極）および第２導体膜（上部電極）の積層膜からなる容量素子を形成することが困難である。これは、第１導体膜上に第２導体膜を形成しても、当該研磨工程により、第２導体膜が除去されるためである。そこで、本実施の形態および下記比較例では、半導体基板を下部電極とし、半導体基板上のポリシリコン膜を上部電極とする容量素子を形成している。
【０１３３】
さらに、本実施の形態および下記比較例では、半導体基板の主面にドライエッチング法により溝を形成し、当該溝内に上部電極の一部を埋め込んでいる。これにより、上部電極と半導体基板との対向面積を増大させることで、容量を増大させることを可能としている。本願では、このような素子をトレンチ容量素子と呼ぶ場合がある。
【０１３４】
比較例として、図３８に、メモリセル領域１Ａのスプリットゲート型のＭＯＮＯＳメモリと、周辺回路領域１ＢのＭＩＳＦＥＴＱ１と、容量素子領域１Ｃの容量素子ＣＥ１とを含む半導体装置の断面図を示す。容量素子ＣＥ１は、半導体基板ＳＢの主面に形成された溝Ｄ２内に一部が埋め込まれた上部電極ＵＥａと、その直下の半導体基板ＳＢからなる下部電極とを含んでいる。
【０１３５】
図３８に示すように、容量素子ＣＥ１は、その上部を層間絶縁膜ＩＬ１、ＩＬ２により覆われている。ここで、当該比較例の半導体装置は、本実施の形態の半導体装置に比べて、容量素子ＣＥ１の上部電極ＵＥａの膜厚が小さい点で異なる。例えば、上部電極ＵＥａは、メモリゲート電極ＭＧを形成するために用いられたポリシリコン膜ＰＳ２（図８参照）により形成されている。つまり、メモリゲート電極ＭＧを形成するために用いられたポリシリコン膜ＰＳ２の膜厚は、制御ゲート電極ＣＧを形成するために用いられたポリシリコン膜ＰＳ１（図６参照）よりも膜厚が小さいため、比較例の上部電極ＵＥａの膜厚は、制御ゲート電極ＣＧの厚さより小さい。
【０１３６】
メモリゲート電極ＭＧのゲート長、つまりメモリゲート電極ＭＧを構成するポリシリコン膜ＰＳ２（図８参照）の膜厚が比較的小さい理由は、以下の通りである。
【０１３７】
スプリットゲート型のＭＯＮＯＳメモリは、２つのトランジスタが接続された構造を有している。当該ＭＯＮＯＳメモリのメモリセルＭＣを構成する制御ゲート電極ＣＧ側のドレイン領域からメモリゲート電極ＭＧ側のソース領域に電流が流れた場合、メモリゲート電極ＭＧを含むメモリトランジスタのチャネル抵抗が高い（メモリゲート電極ＭＧのゲート長が大きいと)、そこで電圧降下が生じる。これにより、制御ゲート電極ＣＧを含む制御トランジスタのソース電位が上昇するため、制御トランジスタのゲート−ソース間電圧が低下し、制御ゲート電極ＣＧ側で電流値が抑制される。
【０１３８】
一方、制御ゲート電極ＣＧの下のチャネル抵抗が大きい場合、電圧降下は生じるが、メモリトランジスタのゲート−ソース間電圧の低下を招きにくい。すなわち、メモリトランジスタのドレイン電圧は、当該電圧降下の影響を受けて低下するが、飽和領域ではドレイン電圧が多少低下しても、電流変化は殆ど発生しない。よって、制御ゲート電極ＣＧのゲート長がメモリゲート電極ＭＧのゲート長よりも大きくても、メモリセルの特性に対する影響は小さい。以上より、メモリゲート電極ＭＧは、制御ゲート電極ＣＧを形成するために用いるポリシリコン膜ＰＳ１に比べて、小さい膜厚のポリシリコン膜ＰＳ２により形成する必要がある。
【０１３９】
電圧降下を防ぎ、また、メモリセルの動作速度向上などの観点から、メモリゲート電極ＭＧのゲート長はより小さいことが望ましい。よって、半導体装置の微細化などによりメモリゲート電極ＭＧのゲート長を縮小するために、メモリゲート電極ＭＧを形成するために用いるポリシリコン膜ＰＳ２の膜厚を小さくすることが考えられる。ここで、比較例のように、メモリゲート電極ＭＧを形成するために用いるポリシリコン膜ＰＳ２を加工して容量素子ＣＥ１の上部電極ＵＥａを形成する場合、ポリシリコン膜ＰＳ２の膜厚が溝Ｄ２の開口幅の１／２未満となり、ポリシリコン膜ＰＳ２によって溝Ｄ２を完全に埋め込むことができない場合が生じる。
【０１４０】
この場合、図３８に示すように、溝Ｄ２の側壁および底面に沿って溝Ｄ２内に上部電極ＵＥａの一部が形成され、上部電極ＵＥａの上面には、溝Ｄ２の直上において深い凹部が形成される。すなわち、上部電極ＵＥａの上面をほぼ平坦に形成することができない。このため、図１３を用いて説明した研磨工程を行っても、当該凹部は上部電極ＵＥａの上面に残る。なお、上部電極ＵＥａの膜厚が、当該研磨工程後に形成される制御ゲート電極ＣＧの厚さよりも小さい場合、当該研磨工程において上部電極ＵＥａの上面は研磨されない。つまり、研磨を行っても上部電極ＵＥａの上面は露出せず、層間絶縁膜ＩＬ１により覆われたままである。
【０１４１】
この場合、図１５を用いて説明したシリサイド層Ｓ２の形成工程において、上部電極ＵＥａの上面にシリサイド層Ｓ２を形成することができない。このため、上部電極ＵＥａの上面にコンタクトプラグを接続しても、コンタクトプラグと上部電極ＵＥａとの接続抵抗を低減することができないため、容量素子ＣＥ１の特性が低下する問題が生じる。
【０１４２】
また、上記のように上部電極ＵＥａの上面の溝Ｄ２の直上において深い凹部が生じた場合には、その凹部の内側にサイドウォールＳＷの形成工程において残渣ＲＤが生じる可能性がある。この場合、残渣ＲＤはその後に剥離して異物となる虞があり、当該異物の発生は半導体装置の不良原因となる。
【０１４３】
これに対し、本実施の形態では、制御ゲート電極ＣＧおよび上部電極ＵＥは同一のポリシリコン膜ＰＳ１（図６参照）により形成されているため、図１３を用いて説明した研磨工程後において、制御ゲート電極ＣＧおよび上部電極ＵＥは同等の高さを有し、層間絶縁膜ＩＬ１から露出している。したがって、図１５を用いて説明した２度目のサリサイドプロセスにおいて、上部電極ＵＥの上面にはシリサイド層Ｓ２が形成される。
【０１４４】
よって、上記比較例のように上部電極の膜厚が小さいことに起因して、上部電極の上面にシリサイド層が形成されず、上部電極とコンタクトプラグとの接続抵抗が大きくなることを防ぐことができる。よって、当該接続抵抗の増大に起因して容量素子が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１４５】
すなわち、本実施の形態では、図１３を用いて説明した研磨工程後であっても、制御ゲート電極ＣＧおよび上部電極ＵＥは同様の膜厚を有しているから、上部電極ＵＥの上面は層間絶縁膜ＩＬ１に覆われていない。このため、上部電極ＵＥの上面に接するように、シリサイド層Ｓ２が形成され、図１７に示すように、上部電極ＵＥの上面は、層間絶縁膜ＩＬ１には覆われず、層間絶縁膜ＩＬ２に覆われる。つまり、平面視において、層間絶縁膜ＩＬ１と上部電極ＵＥとは重ならない。
【０１４６】
また、上部電極ＵＥの上面に深い凹部が形成されることを防ぐことができるため、残渣ＲＤ（図３８参照）が当該凹部内に残ること、および、その残渣ＲＤがその後剥離して異物となって、半導体装置の故障原因となるような状況を防ぐことができる。
【０１４７】
上述のように、制御ゲート電極ＣＧを形成するために用いるポリシリコン膜ＰＳ１（図１１参照）は、膜厚が比較的大きいため、ポリシリコン膜ＰＳ１により溝Ｄ２を完全に埋め込むことができる。ポリシリコン膜ＰＳ１の膜厚が比較的大きい第１の理由は、メモリセルＭＣのトランジスタ特性が変動することを防ぐために、ポリシリコン膜ＰＳ１をある程度大きい膜厚で形成していることにある。
【０１４８】
つまり、研磨工程前の制御ゲート電極ＣＧは、ソース・ドレイン領域を構成するｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦなどの形成のために注入される不純物が、ゲート電極を透過してチャネルが形成される部分に打ち込まれない程度の高さ（厚さ）を有している必要がある。すなわち、図１１を用いて説明したイオン注入工程において、不純物イオンが制御ゲート電極ＣＧを透過して半導体基板ＳＢの主面に導入されるとトランジスタ特性が変動するため、これを防ぐために、上記研磨工程前の制御ゲート電極ＣＧ、つまりポリシリコン膜ＰＳ１（図６参照）は、所定の厚さ以上の厚さで形成する必要がある。
【０１４９】
具体的には、図１１を用いて説明したイオン注入時において、制御ゲート電極ＣＧの厚さは、ソース・ドレイン領域を構成するｎ−型半導体領域ＥＸの厚さ（深さ）およびｎ＋型半導体領域ＤＦの厚さ（深さ）のいずれよりも大きい必要がある。
【０１５０】
また、ポリシリコン膜ＰＳ１の膜厚が比較的大きい第２の理由は、図１３を用いて説明したように、ゲートラストプロセスを採用する場合、層間絶縁膜ＩＬ１の上面を研磨する際に、制御ゲート電極ＣＧの上面を研磨により一部除去するオーバーポリッシングを行うため、予め制御ゲート電極ＣＧを構成するポリシリコン膜ＰＳ１の膜厚を大きくしていることにある。
【０１５１】
つまり、ゲートラストプロセスでは、図１２に示すダミーゲート電極ＤＧおよび制御ゲート電極ＣＧを層間絶縁膜ＩＬ１により埋め込む。その後、図１３を用いて説明したように、層間絶縁膜ＩＬ１の上面をＣＭＰ法などにより研磨する際に、研磨量を精度よく制御してダミーゲート電極ＤＧの上面を除去せずに当該上面を層間絶縁膜ＩＬ１および絶縁膜ＩＦ５（図１２参照）から露出させることは困難である。したがって、当該研磨の際には、研磨によりダミーゲート電極ＤＧの上面がある程度除去された時点で研磨を止めることで、ダミーゲート電極ＤＧの上面を露出させる。
【０１５２】
このとき、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧの膜厚が過度に小さくなると、後に形成される制御トランジスタおよびＭＩＳＦＥＴＱ１が正常に動作しなくなる虞がある。したがって、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧを形成するためのポリシリコン膜ＰＳ１は、予め膜厚を大きく確保する必要がある。
【０１５３】
また、図１５を用いて説明したように、周辺回路領域１Ｂにメタルゲート電極であるゲート電極Ｇ１を形成した後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化のために、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面をシリサイド化してシリサイド層Ｓ２を設けることが望ましい。しかし、図１３を用いて説明した研磨工程で制御ゲート電極ＣＧが薄くなり過ぎると、上記シリサイド層Ｓ２がゲート絶縁膜ＧＩ１と接触して、ゲート絶縁膜ＧＩ１とゲート電極の材料とが反応することが考えられる。この場合、制御ゲート電極ＣＧの実効的な仕事関数がシフトするフェルミレベルピニングと呼ばれる現象が生じ、ＭＯＳＦＥＴのしきい値電圧の絶対値が大きくなる問題が生じる。
【０１５４】
そのため、制御ゲート電極ＣＧが過度に薄く、かつ、形成されたシリサイド層Ｓ２の膜厚が各メモリセルＭＣによってばらつく場合、制御ゲート電極ＣＧがゲート絶縁膜ＧＩ１の上面と接する位置までシリサイド化されるメモリセルＭＣと、シリサイド層Ｓ２とゲート絶縁膜ＧＩ１との間にシリコン膜からなる制御ゲート電極ＣＧが残るメモリセルＭＣとが混在する虞がある。この場合、複数のメモリセルＭＣ同士の間で特性がばらつく。そこで、このような特性のばらつきが生じることを避けるため、制御ゲート電極ＣＧを形成するためのポリシリコン膜ＰＳ１を予め厚く形成しておく必要がある。
【０１５５】
なお、製造方法によっては、制御ゲート電極ＣＧを形成するためのポリシリコン膜と、ダミーゲート電極ＤＧを形成するためのポリシリコン膜とを別々に成膜することも考えられる。この場合、それらのポリシリコン膜の膜厚に差をつけることも考えられる。しかし、そのように別々のポリシリコン膜により制御ゲート電極ＣＧおよびダミーゲート電極ＤＧを形成する場合でも、上記研磨工程において層間絶縁膜ＩＬ１および各ゲート電極のそれぞれの上面の高さの均一性を保つためには、それらのポリシリコン膜の膜厚を揃える必要がある。よって、ゲートラストプロセスでは、制御ゲート電極ＣＧを形成するためのポリシリコン膜ＰＳ１は、膜厚が比較的大きくなる。
【０１５６】
また、図４および図５を用いて説明したダミー素子分離領域ＤＥＩの除去工程では、絶縁膜ＩＦ１、ＩＦ２の積層膜を、隣り合う溝Ｄ２同士の間の半導体基板ＳＢ上に残した状態でドライエッチングを行っているが、図４に示す絶縁膜ＩＦ１、ＩＦ２を除去してから当該ドライエッチングを行った場合、半導体基板ＳＢの上面に大きなダメージが生じる。つまり、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの表面は露出しているため、ドライエッチングのプラズマによるダメージを受け、その後に形成する上部電極ＵＥ（図１７参照）は低品質なものとなり、半導体装置の信頼性が低下する問題が生じる。
【０１５７】
また、溝Ｄ２同士の間の半導体基板ＳＢの上面を覆う膜が酸化シリコン膜のみである場合も、当該酸化シリコン膜は上記ドライエッチングの初期に消滅してしまうため、同じく半導体基板ＳＢの表面がダメージを受け、半導体装置の信頼性が低下する問題が生じる。
【０１５８】
これに対し、本実施の形態では、上記ドライエッチングにおいて除去されにくい窒化シリコン膜からなる絶縁膜ＩＦ２と、絶縁膜ＩＦ１とをマスクとして用いているため、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面にドライエッチングによるダメージが生じることを防ぐことができる。
【０１５９】
また、上記のようなダメージが生じる問題を回避するために、図５を用いて説明したダミー素子分離領域ＤＥＩの除去工程を、ドライエッチングではなくウェットエッチングにより行うことが考えられる。しかし、この場合、溝Ｄ２の底面の端部の角部、および、溝Ｄ２の側壁上部の角部が角張った形状となることにより、容量素子において上部電極と下部電極との間でリーク電流が流れる問題が生じる。
【０１６０】
すなわち、比較例として図３９および図４０に示すように、ウェットエッチングによりダミー素子分離領域を除去した場合、トレンチ容量素子の上部電極ＮＵＥ（図３９参照）またはＰＵＥ（図４０参照）が埋め込まれた溝Ｄ２ａは、その底面端部および側壁上端が共に角張った形状となる。溝Ｄ２ａの底面端部および側壁上端のそれぞれの角部は、図４に示す溝Ｄ１の底面端部および側壁上端のそれぞれの角部と同様に、殆ど丸まっていない。このため、図３９および図４０に示した当該角部では電界集中が生じやすくなる。
【０１６１】
なお、図３９および図４０は、比較例の半導体装置を示す断面図であり、トレンチ容量素子の溝部分近傍の一部を拡大して示している。図３９では、トレンチ容量素子を構成する下部電極である半導体基板ＳＢの主面に、ｎ型のウエルＮＷＬが形成されており、半導体基板ＳＢ上には、絶縁膜ＩＦ４を介して、ｎ型のポリシリコン膜からなる上部電極ＮＵＥが形成されている。図４０では、トレンチ容量素子を構成する下部電極である半導体基板ＳＢの主面に、ｐ型のウエルＰＷＬが形成されており、半導体基板ＳＢ上には、絶縁膜ＩＦ４を介して、ｐ型のポリシリコン膜からなる上部電極ＰＵＥが形成されている。
【０１６２】
図３９に示すように、ｎ型の上部電極ＮＵＥおよびｎ型のウエルＮＷＬからなるトレンチ容量素子では、ｎ型の上部電極ＮＵＥへのプラス電位の印加時に、溝Ｄ２ａの上端の角部のウエルＮＷＬ内で電界集中が生じる。これにより、当該角部のウエルＮＷＬから、ｎ型半導体の多数キャリアである電子が上部電極ＮＵＥ側へ流れ出るため、このリーク電流により当該角部近傍の絶縁膜ＩＦ４などの寿命が低下する。したがって、容量素子としての信頼性が低下する問題が生じる。図３９では、上記理由により電子が流れ出る位置を矢印で示している。
【０１６３】
また、図４０に示すように、ｐ型の上部電極ＰＵＥおよびｐ型のウエルＰＷＬからなるトレンチ容量素子では、上部電極ＰＵＥへのマイナス電位の印加時に、溝Ｄ２ａの上端の角部のウエルＰＷＬ内で電界集中が生じる。これにより、当該角部のウエルＰＷＬから、ｐ型半導体の多数キャリアである正孔が上部電極ＰＵＥ側へ流れ出るため、このリーク電流により当該角部近傍の絶縁膜ＩＦ４などの寿命が低下する。したがって、容量素子としての信頼性が低下する問題が生じる。図４０では、上記理由により電子が流れ出る位置を矢印で示している。
【０１６４】
また、図４０に示すように、ｐ型の上部電極ＰＵＥおよびｐ型のウエルＰＷＬからなるトレンチ容量素子では、容量素子の電極に印加される電界が大きい場合に、バンドの曲りにより、上部電極ＰＵＥ側の少数キャリアである電子がウエルＰＷＬ側に流れ出す。このとき、当該電子の流出は、溝Ｄ２ａの底面端部近傍の上部電極ＰＵＥ、つまり上部電極ＰＵＥの角部における電界集中により特に顕著となり、このリーク電流により当該角部近傍の絶縁膜ＩＦ４などの寿命が低下する。図４０では、上記理由により電子が流れ出る位置を矢印で示している。
【０１６５】
このように、ｎ型トレンチ容量素子では、溝Ｄ２ａの上端部の形状に起因してリーク電流が発生しやすく、ｐ型トレンチ容量素子では、溝Ｄ２ａの上端部と底面端部との形状に起因してリーク電流が発生しやすい問題がある。
【０１６６】
これに対し、本実施の形態では、図４および図５に示すように、ウェットエッチングではなくドライエッチングを用いてダミー素子分離領域ＤＥＩを除去している。これにより、溝Ｄ２の側壁上部の角部は、ドライエッチングにより削られて丸くなる。また、溝Ｄ２の底面の中央部はドライエッチングにより削られるため、溝Ｄ２の底面端部は丸くなる。このため、図１７に示すように、上部電極ＵＥを溝Ｄ２に埋め込んだ状態において、容量素子ＣＥの各電極に電圧を印加した際に、溝Ｄ２内の上部電極の底面端部、および、溝Ｄ２の側壁上端のウエルＷＬ３において生じる電界を緩和することができる。
【０１６７】
したがって、トレンチ容量素子の溝Ｄ２の角部における電界集中の発生を防ぐことができるため、下部電極と上部電極ＵＥとの間でのリーク電流の発生を防ぎ、かつ、下部電極と上部電極ＵＥとの間に介在する絶縁膜ＩＦ４の寿命の低下を防ぐことができる。したがって、リーク電流の発生または容量素子ＣＥの寿命の低下に起因する半導体装置の信頼性の低下を防ぐことができる。
【０１６８】
また、図６を用いて説明したように、本実施の形態では、溝Ｄ２の側壁および底面に対し、酸化処理により犠牲酸化膜を形成してから除去する工程を２回繰り返して行っている。このため、図５を用いて説明したドライエッチング工程により溝Ｄ２の側壁および底面に生じたダメージを除去することができる。したがって、半導体装置の信頼性を向上させることができる。
【０１６９】
また、ウェットエッチングによりダミー素子分離領域を除去した場合、ウェットエッチングにより溝Ｄ１（図４参照）内の素子分離領域ＥＩが除去されることを防ぐ必要があるため、溝Ｄ１と溝Ｄ２との間隔を大きく確保する必要が生じ、これにより半導体装置の微細化が妨げられる問題が生じる。つまり、ウェットエッチング（等方性エッチング）で使用する薬液により、ダミー素子分離領域ＤＥＩに加えて、半導体基板ＳＢの主面上の絶縁膜ＩＦ１なども除去され、フォトレジスト膜ＰＲ１から露出する絶縁膜ＩＦ１が、フォトレジスト膜ＰＲ１に覆われた領域の素子分離領域ＥＩまで後退することが考えられる。この場合、薬液が素子分離領域ＥＩまで達することで、素子分離領域ＥＩまでもが除去される虞がある。したがって、これを防ぐためには、溝Ｄ２と溝Ｄ１との間の距離を拡げる必要性が生じる。
【０１７０】
これに対し、本実施の形態では、ドライエッチング工程によりダミー素子分離領域を除去するため、素子分離領域ＥＩが除去されることはない。よって、溝Ｄ２と溝Ｄ１との間の距離を縮小することができ、半導体装置の微細化を容易にすることができる。
【０１７１】
＜第１変形例について＞
以下に、本実施の形態の半導体装置の第１変形例について、図１８および図１９を用いて説明する。図１８および図１９は、本実施の形態の第１変形例である半導体装置の製造方法を説明する断面図である。図１８および図１９では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０１７２】
本変形例では、トレンチ容量素子の溝の角部における信頼性について問題が生じない場合に、ウェットエッチング（等方性エッチング）によりダミー素子分離領域を除去することについて説明する。
【０１７３】
本変形例の製造工程では、まず、図１〜図３を用いて説明した工程を行った後、図１８に示すように、絶縁膜ＩＦ２を除去し、続いて半導体基板ＳＢの主面の洗浄工程を行う。続いて、半導体基板ＳＢの表面に犠牲酸化膜を形成した後、各領域毎に選択的にイオン注入を行うことで、ウエルＷＬ１〜ＷＬ３を形成し、その後熱処理を行うことでウエルＷＬ１〜ＷＬ３内の不純物を拡散させる。
【０１７４】
その後、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲ２を形成する。ここでは、図４を用いて説明したフォトレジスト膜ＰＲ１に比べて、容量素子領域１Ｃに溝Ｄ１およびＤ２の相互間におけるフォトレジスト膜ＰＲ２の終端部は、溝Ｄ１の端部から大きく離間している。また、図４の構造とは異なり、ここでは容量素子領域１Ｃの溝Ｄ１と溝Ｄ２の間が大きく離間している。
【０１７５】
これは、次に行うダミー素子分離領域ＤＥＩの除去のためのウェットエッチングにより、溝Ｄ１内の素子分離領域ＥＩが除去されることを防ぐ必要があるためである。すなわち、当該ウェットエッチングにより等方的に絶縁膜ＩＦ１が除去されて溝Ｄ１まで後退し、容量素子領域１Ｃにおいてフォトレジスト膜ＰＲ２に覆われた溝Ｄ１内の素子分離領域ＥＩが除去されることを防ぐ必要がある。よって、ここでは、絶縁膜ＩＦ１が溝Ｄ１まで後退しないように、フォトレジスト膜ＰＲ２の終端部近傍において、フォトレジスト膜ＰＲ２により覆う絶縁膜ＩＦ１溝Ｄ１の幅を大きく確保している。
【０１７６】
その後の工程の詳しい図示は省略するが、フォトレジスト膜ＰＲ２をマスクとして上記ウェットエッチングを行うことで、フォトレジスト膜ＰＲ２から露出する絶縁膜ＩＦ１およびダミー素子分離領域ＤＥＩを除去し、これにより、溝Ｄ２の側壁および底面を露出させる。続いて、フォトレジスト膜ＰＲ２を除去した後、上記犠牲酸化膜を除去する。その後、図６を用いて説明した工程と同様に、絶縁膜ＩＦ３、ＩＦ４、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ５を形成する。ただし、図６を用いて説明した２回の犠牲酸化工程は、ここでは行わない。
【０１７７】
その後、図７〜図１７を用いて説明した工程を行うことで、図１９に示す本変形例の半導体装置が完成する。ここでは、ウェットエッチングによりダミー素子分離領域ＤＥＩを除去しているため、溝Ｄ２の底面端部および側壁上部のそれぞれの角部は、溝Ｄ１と同様に、殆ど丸まっていない。
【０１７８】
本変形例のように、図３９および図４０で説明したようなトレンチ容量素子におけるリーク電流が殆ど発生せず、問題とならないような場合には、ウェットエッチングによりダミー素子分離領域ＤＥＩ（図１８参照）を除去しても、半導体装置の信頼性は低下しない。本変形例のように、ウェットエッチングによりダミー素子分離領域ＤＥＩを除去する場合には、以下の効果を得ることができる。
【０１７９】
すなわち、ドライエッチングにより溝Ｄ２内のダミー素子分離領域ＤＥＩの除去を行わないため、ドライエッチングに起因して溝Ｄ２の側壁および底面を含む半導体基板ＳＢの表面にプラズマダメージが加わることを防ぐことができる。
【０１８０】
また、上記のように半導体基板ＳＢの表面がプラズマダメージを受けないため、ダミー素子分離領域ＤＥＩを除去した後に、図６を用いて説明したような２回の犠牲酸化工程を行う必要がない。当該犠牲酸化工程を行う場合、ウエルＷＬ１〜ＷＬ３を形成するイオン注入工程は、犠牲酸化膜を形成した後に行う必要があるが、本変形例では当該犠牲酸化工程を行わないため、図１８に示すダミー素子分離領域ＤＥＩの除去工程の前、つまりフォトレジスト膜ＰＲ２の形成前にウエルＷＬ１〜ＷＬ３を形成することができる。
【０１８１】
ここで、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃのそれぞれに異なる条件でイオン注入を行ってウエルＷＬ１〜ＷＬ３を形成する際には、各ウエルを形成するイオン注入の度にフォトレジストパターンを形成・除去を行う。仮に、ダミー素子分離領域ＤＥＩを除去してからこのようなフォトレジストパターンの形成・除去の工程を繰り返すと、溝Ｄ２内のフォトレジストパターンを完全に除去することが困難となる場合がある。この場合、洗浄による製造コストが増大する問題、または、溝Ｄ２内にフォトレジスト膜の一部が残り、半導体装置の信頼性が低下する問題が生じる。
【０１８２】
これに対し、本変形例では、溝Ｄ２がダミー素子分離領域ＤＥＩにより埋め込まれた状態でウエルＷＬ１〜ＷＬ３を形成することができるため、各ウエルの作り分けのためのフォトレジストパターンの形成・除去を容易に行うことができる。
【０１８３】
また、本変形例では、図１〜図１７を用いて説明した実施の形態と同様に、制御ゲート電極ＣＧを形成するために用いるポリシリコン膜を用いて溝Ｄ２を埋め込む上部電極ＵＥを形成している。このため、図３８に示す比較例に比べ、上部電極ＵＥの上面の平坦性を向上させることができ、上部電極ＵＥの上面の凹部に起因する成膜不良が生じることを防ぐことができる。また、上部電極ＵＥの上面に凹部が形成され、当該凹部内に残渣または空隙が生じることを防ぐことができる。また、上部電極ＵＥの上面が低くなることを防ぐことができるため、上部電極ＵＥ上にシリサイド層Ｓ２を形成することができる。
【０１８４】
＜第２変形例について＞
以下に、本実施の形態の半導体装置の第２変形例について、図２０を用いて説明する。図２０は、本実施の形態の第２変形例である半導体装置の製造方法を説明する断面図である。図２０では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０１８５】
本変形例では、図５を用いて説明したダミー素子分離領域の除去のためのドライエッチングを、ダミー素子分離領域が完全に除去する前に中止することで、容量素子の上部電極が埋め込まれる溝の底部に、絶縁膜を残すことについて説明する。
【０１８６】
本変形例の製造工程では、まず、図１〜図５を用いて説明した工程と同様の工程を行う。ただし、図５を用いて説明したドライエッチング工程では、ダミー素子分離領域ＤＥＩ（図４参照）を完全に除去せず、各溝Ｄ２内の底部に、ダミー素子分離領域ＤＥＩからなる絶縁膜ＩＦ８を残す。つまり、各溝Ｄ２の底面に接する絶縁膜ＩＦ８を残す。
【０１８７】
このため、溝Ｄ２の底面は露出しない。また、溝Ｄ２の側壁上部の角部は、図５を用いて説明したように丸くなるが、溝Ｄ２の底面はドライエッチングされないため、当該底面の端部は丸くならず、溝Ｄ１の底面端部の角部と同様に角張っている。よって、溝Ｄ１とＤ２のそれぞれの底面の高さは同等であるが、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面の高さは、溝Ｄ１と隣り合う領域の半導体基板ＳＢの主面の位置よりも低い。
【０１８８】
その後、図６を用いて説明したように、絶縁膜ＩＦ３、ＩＦ４、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ５を形成する。ここで、容量素子領域１Ｃの絶縁膜ＩＦ４は酸化工程により形成されるため、絶縁膜ＩＦ８により覆われた溝Ｄ２の底面および溝Ｄ２の側壁下部には形成されない。つまり、溝Ｄ２内において、絶縁膜ＩＦ４は絶縁膜ＩＦ８の上においてのみ形成される。その後、図７〜図１７を用いて説明した工程を行うことで、図２０に示す本変形例の半導体装置が完成する。
【０１８９】
本変形例では、以下の効果を得ることができる。すなわち、溝Ｄ２内に熱酸化などの酸化法により絶縁膜ＩＦ４を形成した場合、溝Ｄ２の底部またはその底部の角部では、溝Ｄ２の深さなどの形状に起因するストレスにより、絶縁膜ＩＦ４の膜厚が小さくなる場合がある。そのように絶縁膜ＩＦ４の一部が薄膜化した場合、絶縁膜ＩＦ４による絶縁性が低下し、半導体装置の信頼性が低下する問題が生じる。
【０１９０】
これに対し、本変形例では、図２０に示すように、ダミー素子分離領域ＤＥＩ（図４参照）の一部を溝Ｄ２の底部に残すことで、溝Ｄ２の底部において膜厚が小さい絶縁膜ＩＦ４が形成されることを防ぐことができる。よって、容量素子ＣＥの上部電極ＵＥと下部電極との間でリーク電流が発生することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１９１】
また、本変形例では、溝Ｄ２の底面端部の角部は丸まらないため、溝Ｄ２の底面端部の角部は丸めることによるリーク電流の発生の抑制効果は得られないが、その他の効果については、図１〜図１７を用いて説明した実施の形態とほぼ同様の効果を得ることができる。
【０１９２】
＜第３変形例について＞
以下に、本実施の形態の半導体装置の第３変形例について、図２１を用いて説明する。図２１は、本実施の形態の第３変形例である半導体装置の製造方法を説明する断面図である。図２１では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０１９３】
本変形例では、図６を用いて説明した絶縁膜ＩＦ４の形成方法とは異なり、ＣＶＤ法などの堆積法により形成した堆積膜により、容量素子の電極分離用の絶縁膜を形成する。その他の製造工程は、図１〜図１７を用いて説明した製造工程と同様である。本変形例では、以下の効果を得ることができる。
【０１９４】
すなわち、前記第２変形例において説明したように、溝Ｄ２の底部では、酸化法により形成する絶縁膜ＩＦ４（図６参照）の膜厚が小さくなる場合があり、これにより半導体装置の信頼性が低下する問題が生じる。
【０１９５】
そこで、本変形例では、酸化法ではなくＣＶＤ法などにより、図２１に示す溝Ｄ２の底面上および側壁上に、均一な膜厚で酸化シリコン膜からなる絶縁膜ＩＦ９を堆積して形成している。これにより、溝Ｄ２の底部において、絶縁膜の薄膜化に起因する信頼性の低下を防ぐことができる。また、その他に、本変形例では図１〜図１７を用いて説明した実施の形態とほぼ同様の効果を得ることができる。
【０１９６】
＜第４変形例について＞
以下に、本実施の形態の半導体装置の第４変形例について、図２２を用いて説明する。図２２は、本実施の形態の第４変形例である半導体装置の製造方法を説明する断面図である。図２２では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０１９７】
本変形例では、図６を用いて説明した絶縁膜ＩＦ４の形成方法とは異なり、容量素子ＣＥの上部電極ＵＥおよび下部電極を絶縁するための絶縁膜を、熱酸化法および堆積法のそれぞれにより形成した２つの絶縁膜からなる積層絶縁膜により構成する。すなわち、図６を用いて説明したように、熱酸化法により絶縁膜ＩＦ４を形成した後、例えばＣＶＤ法などの堆積法により、絶縁膜ＩＦ９を形成する。このようにして形成した絶縁膜ＩＦ４およびＩＦ９からなる積層膜を、容量素子ＣＥの上部電極ＵＥおよび下部電極を絶縁するための絶縁膜として残す。その他の製造工程は、図１〜図１７を用いて説明した製造工程と同様である。本変形例では、以下の効果を得ることができる。
【０１９８】
すなわち、容量素子の上部電極および下部電極を絶縁するための絶縁膜を、ＣＶＤ法などにより堆積して形成した場合、当該絶縁膜は、熱酸化法などの酸化法により形成された絶縁膜に比べて絶縁性などについての信頼性が劣る場合がある。これに対し、本変形例では、酸化法により形成された絶縁膜ＩＦ４と、堆積法により形成された絶縁膜ＩＦ９との積層膜により、上部電極ＵＥおよび下部電極を絶縁している。
【０１９９】
この場合、下側の熱酸化膜である絶縁膜ＩＦ４は、溝Ｄ２の底面または底面角部において薄くなることが考えられるが、その上に均一な膜厚の酸化シリコン膜からなる絶縁膜ＩＦ９を重ねているため、容量素子ＣＥの上部電極ＵＥと下部電極とを隔てる絶縁膜の信頼性の低下を防ぐことができる。その他に、本変形例では図１〜図１７を用いて説明した実施の形態とほぼ同様の効果を得ることができる。なお、半導体基板ＳＢ上には、半導体装置の入出力などのために用いられる高耐圧のＭＩＳＦＥＴ（図示しない）が形成されており、本変形例および前記第３変形例における当該高耐圧のＭＩＳＦＥＴのゲート絶縁膜は、容量素子ＣＥの上部電極ＵＥおよび下部電極を絶縁するための絶縁膜と同じ工程で形成された膜が用いられることが考えられる。
【０２００】
（実施の形態２）
以下に、実施の形態２の半導体装置の製造工程について、図２３〜図２７を用いて説明する。図２３〜図２７は、本実施の形態である半導体装置の製造方法を説明する断面図である。図２３〜図２７では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０２０１】
前記実施の形態１では、素子分離領域およびトレンチ容量素子を埋め込む溝を形成するためにマスクとして用いた絶縁膜ＩＦ２（図４参照）を、ダミー素子分離領域ＤＥＩ（図４参照）の除去後に除去することについて説明した。これに対し、以下では、上記溝を形成するためのマスクとして用いた窒化シリコン膜からなる絶縁膜を除去してから、ダミー素子分離領域を除去することについて説明する。また、本実施の形態では、ゲートラストプロセスではなく、周辺回路領域において、ＭＩＳＦＥＴのソース・ドレイン領域の形成前にゲート電極を形成する工程、つまり、いわゆるゲートファーストプロセスを用いる。
【０２０２】
本変形例の製造工程では、まず、図１〜図３を用いて説明した工程を行った後、図２３に示すように、ウェットエッチングにより絶縁膜ＩＦ２を除去し、その後、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１のレイアウトは、例えば図４を用いて説明したフォトレジスト膜ＰＲ１のレイアウトと同じである。
【０２０３】
次に、図２４に示すように、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチングを行うことで、ダミー素子分離領域ＤＥＩおよび絶縁膜ＩＦ１を除去した後、フォトレジスト膜ＰＲ１を除去する。このとき、前記実施の形態１とは異なり、窒化シリコン膜からなる絶縁膜ＩＦ２（図５参照）をマスクとして用いていないため、当該エッチングの早い段階で、絶縁膜ＩＦ１は除去される。よって、ダミー素子分離領域ＤＥＩを全て除去するまでに、溝Ｄ２の近傍の半導体基板ＳＢの主面は、前記実施の形態１の場合よりも大きく後退する。特に、隣り合う溝Ｄ２同士の間の半導体基板ＳＢの上面の高さは顕著に低くなる。つまり、複数の溝Ｄ２が並ぶ領域では、半導体基板ＳＢの主面の高さが顕著に低くなる。
【０２０４】
なお、ここでいう溝Ｄ２が並ぶ領域とは、図２３において説明した工程において、ダミー素子分離領域ＤＥＩを除去するためにフォトレジスト膜ＰＲ１から露出されていた領域である。言い換えれば、溝Ｄ２が並ぶ領域とは、図１６に示すレイアウトにおいて、環状の素子分離領域ＥＩにより囲まれた領域、つまり、下部電極である半導体基板と、上部電極ＵＥとの間で容量を発生させる領域（活性領域）の内、図２３を用いて説明した工程においてレジストが開口している領域を指す。上部電極ＵＥの端部は、素子分離領域ＥＩの直上に位置し、溝Ｄ２が並ぶ領域を囲んでいる。
【０２０５】
次に、図２５に示すように、図６を用いて説明した工程と同様の工程を行うことで、絶縁膜ＩＦ３、ＩＦ４、ポリシリコン膜ＰＳ１を形成する。ただし、ここではキャップ絶縁膜である絶縁膜ＩＦ５（図６参照）は形成しない。ここで、溝Ｄ２が複数形成された領域では、半導体基板ＳＢの主面の高さが低いため、当該領域上に形成されたポリシリコン膜ＰＳ１の上面の高さは、他の領域におけるポリシリコン膜ＰＳ１の上面の高さよりも低くなる。
【０２０６】
ここでは、絶縁膜ＩＦ３、ＩＦ４を形成する前に、半導体基板ＳＢの表面の犠牲酸化を行うことで、半導体基板ＳＢの表面に接する犠牲酸化膜を形成した後、絶縁膜ＩＦ３、ＩＦ４を形成する前に、当該犠牲酸化膜を除去する工程を行う。これにより、図２４を用いて説明したドライエッチングにより半導体基板ＳＢの表面が受けたダメージを除去することができる。
【０２０７】
次に、図２６に示すように、図７〜図１１を用いて説明した工程と同様の工程を行うことで、メモリセルＭＣ、ＭＩＳＦＥＴＱ２および容量素子ＣＥを形成する。つまり、メモリセルＭＣは、制御ゲート電極ＣＧを含む制御トランジスタと、メモリゲート電極ＭＧを含むメモリトランジスタと含み、容量素子ＣＥは、上面の一部が広い範囲において凹んでいる上部電極ＵＥと、上部電極ＵＥの直下の半導体基板ＳＢからなる下部電極とからなる。周辺回路領域１Ｂでは、メタルゲート電極への置き換えを行わないため、ＭＩＳＦＥＴＱ１は、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ２を有している。
【０２０８】
ここでは、絶縁膜ＩＦ５（図６参照）は形成されていないため、図１１を用いて説明したサリサイドプロセスにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ２および上部電極ＵＥのそれぞれの上面にシリサイド層Ｓ１が形成される。また、ゲートラストプロセスのように、ダミーゲート電極を他のゲート電極に置換する必要がないため、図１３を用いて説明した研磨工程は行わない。
【０２０９】
続いて、メモリセルＭＣ、ＭＩＳＦＥＴＱ２および容量素子ＣＥを覆うように、層間絶縁膜ＩＬ１を形成する。ここで、層間絶縁膜ＩＬ１の上面は、各ゲート電極または上部電極ＵＥなどの形状に影響を受けて、凹凸を有している。つまり、例えばゲート電極Ｇ２の直上において層間絶縁膜ＩＬ１の上面は凸状に盛り上がっており、当該凸状部の層間絶縁膜ＩＬ１の上面の高さは、その横の領域の層間絶縁膜ＩＬ１の上面よりも上面の高さが高くなっている。同様に、上部電極ＵＥの直上において層間絶縁膜ＩＬ１の上面は凸状に盛り上がっており、その横の領域の層間絶縁膜ＩＬ１の上面よりも上面の高さが高くなっている。
【０２１０】
ただし、溝Ｄ２が並ぶ領域の直上において、上部電極ＵＥの上面は、上部電極ＵＥの横方向における端部の上面よりも高さが低くなっている。このため、上部電極ＵＥの直上の層間絶縁膜ＩＬ１の上面においても、凸状に盛り上がった部分の横方向における中央部、つまり、溝Ｄ２が並ぶ領域の直上の部分は、上面の高さが低くなっている。ここで、溝Ｄ２が並ぶ領域は、容量素子ＣＥの容量確保のため、平面視において非常に広い面積を有している。よって、上部電極ＵＥの直上の層間絶縁膜ＩＬ１の上面は、上部電極ＵＥの直上の領域の端部を除き、広い領域で上面の高さが低くなっている。
【０２１１】
言い換えれば、溝Ｄ２が並ぶ領域（活性領域）の直上の素子分離領域ＥＩの上面の高さは、上部電極ＵＥの端部の直上の素子分離領域ＥＩの上面の高さよりも低く、平面視において上部電極ＵＥの横の領域の半導体基板ＳＢ（例えば、容量素子領域１Ｃのｎ＋型半導体領域ＤＦ）の直上の素子分離領域ＥＩの上面の高さよりも高い。
【０２１２】
このような層間絶縁膜ＩＬ１の上面の形状は、この後の工程で層間絶縁膜ＩＬ１の上面を例えばＣＭＰ法により研磨する際に、当該上面の平坦性を向上させる観点から有利である。すなわち、溝Ｄ２が並ぶ領域のように、広い面積を占める領域の直上において、層間絶縁膜ＩＬ１の上面が高く盛り上がっている場合、そのような領域の層間絶縁膜ＩＬ１の上面と、他の領域の層間絶縁膜ＩＬ１の上面とを当該研磨工程により平坦化することは困難である。
【０２１３】
つまり、溝Ｄ２が並ぶ領域の直上の層間絶縁膜ＩＬ１の上面と、上部電極ＵＥの端部の直上の層間絶縁膜ＩＬ１の上面とが同等の高さを有している場合、当該研磨工程による平坦化が困難となり、これにより、層間絶縁膜ＩＬ１上に形成する層間絶縁膜または配線などの成膜・加工を正常に行うことができなくなる。
【０２１４】
これに対し、本実施の形態では、図２４を用いて説明したドライエッチング工程において、窒化シリコン膜をマスクとして用いずにエッチングを行うことで、溝Ｄ２が並ぶ領域の半導体基板ＳＢの主面の上面の高さを低くしている。このため、図２７に示すように、当該領域の直上に形成された上部電極ＵＥおよび層間絶縁膜ＩＬ１は、広い範囲で上面高さが低くなる。これにより、次に行う研磨工程により層間絶縁膜ＩＬ１の上面を平坦化することが容易となる効果を得ることができる。すなわち、層間絶縁膜ＩＬ１の上面に段差が生じることを抑えることができる。仮に層間絶縁膜ＩＬ１の上面を完全に平坦にすることができなくても、層間絶縁膜ＩＬ１の上面の段差の大きさを軽減することができる。
【０２１５】
次に、図２７に示すように、層間絶縁膜ＩＬ１の上面を例えばＣＭＰ法などにより研磨した後、図１７を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が完成する。ただし、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥ並びにそれらの上のシリサイド層Ｓ１を露出させない。また、図１７を用いて説明した工程と同様の工程を行うが、層間絶縁膜ＩＬ２を形成する必要はないため、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を介さずに層間絶縁膜ＩＬ３および配線Ｍ１を形成する。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面上にはシリサイド層Ｓ１が既に形成されているため、前記実施の形態１で説明した２回目のサリサイドプロセス（図１５参照）を行う必要はない。
【０２１６】
なお、ここでは絶縁膜ＩＦ５（図６参照）を形成しない場合について説明したが、図６を用いて説明した工程を行う際、絶縁膜ＩＦ５を形成した後、パターニングを行って制御ゲート電極ＣＧの直上にのみ絶縁膜ＩＦ５を残してもよい。この場合、完成した半導体装置における制御ゲート電極ＣＧの上面は、制御ゲート電極ＣＧへの給電部を除いて絶縁膜ＩＦ５により覆われたままになる。
【０２１７】
本実施の形態では、上述したように、研磨工程により層間絶縁膜ＩＬ１の上面を平坦化することが容易となる。これにより、半導体装置の製造工程に要するコストを低減することができる。また、上部電極ＵＥの直上の層間絶縁膜ＩＬ１の上面の平坦性を容易に向上させることができるため、層間絶縁膜ＩＬ１上に形成する層間絶縁膜または配線などの成膜・加工が正常に行えなくなることを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
【０２１８】
その他に、本変形例では図１〜図１７を用いて説明した実施の形態とほぼ同様の効果を得ることができる。ただし、図２３および図２４を用いて説明したドライエッチング工程において、半導体基板ＳＢの主面は窒化シリコン膜からなる絶縁膜ＩＦ２（図４および図５参照）により保護されていないため、当該ドライエッチングにより、容量素子領域１Ｃにおいてフォトレジスト膜から露出する半導体基板ＳＢの表面が受けるダメージは前記実施の形態１よりも大きい。しかし、当該ダメージは、絶縁膜ＩＦ３、ＩＦ４（図２５参照）の形成前に行う犠牲酸化膜の形成および除去の工程により取り除くことができる。
【０２１９】
＜変形例について＞
以下に、本実施の形態の半導体装置の変形例について、図２８を用いて説明する。図２８は、本実施の形態の変形例である半導体装置の製造方法を説明する断面図である。図２８では、図２７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０２２０】
本変形例では、図２３〜図２４を用いて説明した製造工程と同様に、窒化シリコン膜からなる絶縁膜ＩＦ２（図４参照）による保護がない状態でドライエッチングを行うことで、溝Ｄ２が並ぶ領域の半導体基板ＳＢの上面の高さを低くするものであり、それにより、層間絶縁膜ＩＬ１（図６参照）の上面の平坦化を容易にするものである。ただし、ここではゲートラストプロセスにより周辺回路領域１ＢのＭＩＳＦＥＴＱ１（図２８参照）を形成する。
【０２２１】
つまり、本変形例の製造工程は、図２３〜図２５を用いて説明した工程と同様の工程を行った後、ポリシリコン膜ＰＳ１上に絶縁膜ＩＦ５（図６参照）を形成する。その後、図７〜図１７を用いて説明した工程と同様の工程を行うことで、図２８に示す本変形例の半導体装置が完成する。
【０２２２】
ここで、図１３を用いて説明した研磨工程により上部電極ＵＥの上面は低くなっているが、溝Ｄ２が並ぶ領域の直上における上部電極ＵＥの上面は、上部電極ＵＥの端部の上面、つまり、容量素子領域１Ｃの素子分離領域ＥＩの直上の上部電極ＵＥの上面の高さよりも低い。言い換えれば、溝Ｄ２の直上における上部電極ＵＥの上面の位置は、容量素子領域１Ｃの素子分離領域ＥＩの直上の上部電極ＵＥの上面の位置よりも低い。
【０２２３】
このため、図６を用いて説明した工程において形成した絶縁膜ＩＦ５が、上部電極ＵＥの一部の直上に残る。つまり、容量素子ＣＥの活性領域の直上において、上部電極ＵＥと層間絶縁膜ＩＬ２との間には絶縁膜ＩＦ５が形成されており、上部電極ＵＥの端部と層間絶縁膜ＩＬ２との間には、絶縁膜ＩＦ５は形成されていない。つまり、上部電極ＵＥの端部の上面は、絶縁膜ＩＦ５により覆われていない。また、上記の段差がさらに大きい場合には、絶縁膜ＩＦ５のみでなく、その上に層間絶縁膜ＩＬ１が残る場合もある。なお、図２８では絶縁膜ＩＦ５のみが残った状態を示す。
【０２２４】
この場合、図１５を用いて説明した２回目のサリサイドプロセスでは、絶縁膜ＩＦ５により覆われた箇所の上部電極ＵＥの上面にシリサイド層Ｓ２が形成されない。しかし、溝Ｄ２が並ぶ領域の直上における上部電極ＵＥの上面はコンタクトプラグＣＰを接続する箇所ではないため、シリサイド層Ｓ２は形成されていなくても問題がない。つまり、上部電極ＵＥに電位を供給するコンタクトプラグＣＰは、上部電極ＵＥの端部の上面を覆うシリサイド層Ｓ２の上面に接続されるため、コンタクトプラグＣＰと上部電極ＵＥとの接触抵抗は低く抑えることができる。
【０２２５】
加えて、本変形例では、図２３〜図２８を用いて説明した実施の形態とほぼ同様の効果を得ることができる。
【０２２６】
（実施の形態３）
以下に、実施の形態３の半導体装置の製造工程について、図２９および図３０を用いて説明する。図２９は、本実施の形態である半導体装置の製造方法を説明する平面レイアウトである。図３０は、本実施の形態である半導体装置の製造方法を説明する断面図であって、図３０のうち容量素子領域１Ｃには、図２９のＢ−Ｂ線における断面図を示している。図３０では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０２２７】
図２９に示す平面レイアウトでは、容量素子領域１Ｃの溝Ｄ１、Ｄ２、第１上部電極ＵＥ１、第２上部電極ＵＥ２、素子分離領域ＥＩ、ウエルＷＬ３、ｎ＋型半導体領域ＤＦおよびコンタクトプラグＣＰのみを示している。また、図２９では、第１上部電極ＵＥ１および第２上部電極ＵＥ２により覆われた部分における溝Ｄ１、Ｄ２、ウエルＷＬ３および素子分離領域ＥＩの輪郭を破線により示している。また、第２上部電極ＵＥ２により覆われた第１上部電極ＵＥ１の輪郭も破線により示している。
【０２２８】
本実施の形態は、各ＭＩＳＦＥＴを、ゲートファーストプロセスにより形成し、かつ、容量素子の上部電極（第１上部電極）の上に、さらに他の上部電極（第２上部電極）を設けるものである。なお、以下では第１上部電極を形成した後に、メモリゲート電極および第２上部電極を形成するために用いるポリシリコン膜を形成することについて説明する。
【０２２９】
本実施の形態の半導体装置の製造工程では、まず、図１〜図５を用いて説明した工程と同様の工程を行った後は、図６を用いて説明した工程のように、絶縁膜ＩＦ３、ＩＦ４およびポリシリコン膜ＰＳ１を形成する。ただしここでは、絶縁膜ＩＦ５（図６参照）は形成しない。その後、図７を用いて説明した工程と同様の工程を行うことで、制御ゲート電極ＣＧを形成する。
【０２３０】
ただし、ここではパターニングを行うことで制御ゲート電極ＣＧを形成するとともに、容量素子領域１Ｃのポリシリコン膜ＰＳ１（図７参照）を加工して第１上部電極ＵＥ１を形成する。第１上部電極ＵＥ１の構造は、前記実施の形態１で説明した上部電極と同様である。その後、図８を用いて説明した工程を行うことで、制御ゲート電極ＣＧおよび第１上部電極ＵＥ１をＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２（図８参照）により覆う。
【０２３１】
続いて、フォトレジスト膜により第１上部電極ＵＥ１の直上のポリシリコン膜ＰＳ２を覆った状態で、図９を用いて説明したように、ドライエッチング工程を行う。これにより、ポリシリコン膜ＰＳ２およびＯＮＯ膜ＯＮのそれぞれの一部を除去することで、メモリセル領域１Ａにメモリゲート電極ＭＧを形成し、その後当該フォトレジスト膜を除去する。
【０２３２】
ここで、当該フォトレジスト膜によりドライエッチングから保護された領域、つまり第１上部電極ＵＥ１の直上には、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＰＳ２からなる第２上部電極ＵＥ２（図３０参照）が形成される。また、周辺回路領域１Ｂでは、ポリシリコン膜ＰＳ１がＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２から露出する。
【０２３３】
次に、ポリシリコン膜ＰＳ１を加工して、周辺回路領域１Ｂに、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ２を形成する。本実施の形態ではゲートラストプロセスは行わず、ゲート電極のメタルゲート電極への置換は行わない。よって、ここで周辺回路領域１Ｂに形成するのはダミーゲート電極ではなく、後に形成されるＭＩＳＦＥＴを構成するゲート電極Ｇ２である。
【０２３４】
次に、図１１および図１２を用いて説明した工程と同様の工程を行うことで、各半導体素子の上部を層間絶縁膜ＩＬ１により覆い、その後層間絶縁膜ＩＬ１の上面を研磨する。ゲートラストプロセスは行わないため、この後の工程では、図１３を用いて説明した研磨工程、並びに、図１４および図１５を用いて説明したゲート電極の置換工程を行わない。また、図１１を用いて説明した工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、第１上部電極ＵＥ１および第２上部電極ＵＥ２のそれぞれの露出した上面にシリサイド層Ｓ１が形成される。上記研磨工程を行わないため、これらのシリサイド層Ｓ１および第２上部電極ＵＥ２は、後の工程でも除去されずに残る。
【０２３５】
次に、図１６および図１７を用いて説明した工程を行うことで、図２９および図３０に示す本実施の形態の半導体装置が完成する。ここでは、層間絶縁膜ＩＬ２（図１７参照）を形成しないため、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を介さずに第１配線層を形成する。図３０に示していない領域では、図２９に示すように、半導体基板ＳＢ上に第１上部電極ＵＥ１を介さずに形成された第２上部電極ＵＥ２の上面にコンタクトプラグＣＰが電気的に接続されている。
【０２３６】
なお、制御ゲート電極ＣＧの上面の一部をキャップ絶縁膜により覆う場合には、図６を用いて説明した工程において、ポリシリコン膜ＰＳ１上に絶縁膜ＩＦ５を形成した後、図７を用いて説明した工程で、制御ゲート電極ＣＧの直上に絶縁膜ＩＦ５を残し、他の領域の絶縁膜ＩＦ５を除去する。これにより、後に形成される第１上部電極ＵＥ１と第２上部電極ＵＥ２との間には、絶縁膜ＩＦ５は残らない。
【０２３７】
図２９に示すように、容量素子ＣＥのレイアウトは、第１上部電極ＵＥ１上に第２上部電極ＵＥ２が形成されている点で、前記実施の形態１（図１６参照）と異なる。平面視において、第２上部電極ＵＥ２の一部は、溝Ｄ２が並ぶ領域および第１上部電極ＵＥ１と重なっており、他の一部は、素子分離領域ＥＩと重なっている。素子分離領域ＥＩの直上であって、平面視において第２上部電極ＵＥ２と第１上部電極ＵＥ１とが重ならない領域において、第２上部電極ＵＥ２の端部の上面には、コンタクトプラグＣＰが接続されている。
【０２３８】
本実施の形態では、前記実施の形態１とほぼ同様の効果を得ることができる。ただし、ここでは、第１上部電極ＵＥ１の上面を研磨する工程および第１上部電極ＵＥ１上に２回目のサリサイドプロセスによりシリサイド層Ｓ２（図１５参照）を形成する工程は行わない。よって、図３８を用いて説明した比較例のように、上部電極の膜厚が小さいことに起因して、上部電極の上面にシリサイド層が形成されない問題は生じない。よって、本実施の形態は、前記実施の形態１において説明した効果のうち、上部電極とコンタクトプラグとの接続抵抗が大きくなることを防ぐ効果を奏するものではない。
【０２３９】
また、本実施の形態では、ゲートラストプロセスを行わない。つまり、図１３を用いて説明した研磨工程を行わない。したがって、第１上部電極ＵＥ１上にＯＮＯ膜ＯＮを介して形成した第２上部電極ＵＥ２を残すことができる。よって、容量素子ＣＥを、半導体基板ＳＢからなる下部電極（第１電極）、第１上部電極（第２電極）ＵＥ１および第２上部電極（第３電極）ＵＥ２により構成することで、下部電極と第１上部電極ＵＥ１との間、および第１上部電極ＵＥ１と第２上部電極ＵＥ２との間の２箇所で容量を発生させることができる。したがって、平面視における占有面積が小さく、かつ大容量の容量素子ＣＥを形成することができる。
【０２４０】
なお、ここではパターニングにより第１上部電極ＵＥ１を形成してからポリシリコン膜ＰＳ２を形成し、その後第２上部電極ＵＥ２を形成することについて説明したが、第２上部電極ＵＥ２を形成してから、ポリシリコン膜ＰＳ１をパターニングすることで第１上部電極ＵＥ１を形成してもよい。
【０２４１】
（実施の形態４）
以下に、実施の形態４の半導体装置の製造工程について、図３１〜図３６を用いて説明する。図３１〜図３６は、本実施の形態である半導体装置の製造方法を説明する断面図である。図３１〜図３６では、図１〜図１５および図１７と同様に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの断面を示している。
【０２４２】
前記実施の形態１では、ＭＯＮＯＳメモリの制御ゲート電極を形成するために用いたポリシリコン膜によりトレンチ容量素子の溝内を埋込むことで、容量素子の上部電極を形成することについて説明したが、本実施の形態では、ＭＯＮＯＳメモリのメモリゲート電極を形成するために用いたポリシリコン膜により当該溝を埋込み、上部電極を形成する。
【０２４３】
前記実施の形態１では、メモリゲート電極を形成するために用いるポリシリコン膜の膜厚が小さい場合に、上記溝の直上において上部電極の上面に形成される凹部に起因する問題を解決することについて説明した。これに対し、本実施の形態では、メモリゲート電極を形成するために用いるポリシリコン膜の膜厚を大きくすることができる場合、または、トレンチ容量素子の溝の幅を狭めることができる場合などであって、上記凹部に係る問題が生じない場合において実施することが可能な製造工程について説明する。
【０２４４】
本実施の形態の半導体装置の製造工程では、まず、図３１に示すように、半導体基板ＳＢの上面に複数の溝Ｄ１および複数の溝Ｄ２を形成した後、溝Ｄ１内に素子分離領域ＥＩを形成するとともに、溝Ｄ２内にダミー素子分離領域ＤＥＩを形成する。図１〜図３を用いて説明した工程と異なるのは、形成した絶縁膜ＩＦ２（図３参照）を、後のダミー素子分離領域ＤＥＩの除去工程より前に除去している点である。
【０２４５】
次に、図３２に示すように、絶縁膜ＩＦ１を除去し、続いてイオン注入を行うことでウエルＷＬ１、ＷＬ２およびＷＬ３をメモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃのそれぞれに形成した後、半導体基板ＳＢの主面を酸化させる。これにより、素子分離領域ＥＩおよびダミー素子分離領域ＤＥＩから露出するメモリセル領域１Ａ、周辺回路領域１Ｂおよび容量素子領域１Ｃの半導体基板ＳＢの上面に絶縁膜ＩＦ３を形成する。その後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ１および絶縁膜ＩＦ５を順に形成する。
【０２４６】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ５、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を加工する。これにより、メモリセル領域１Ａには、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ１を介してポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。また、当該エッチングにより、容量素子領域１Ｃの絶縁膜ＩＦ５、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を除去することで、素子分離領域ＥＩ、ダミー素子分離領域ＤＥＩおよび半導体基板ＳＢを露出させる。ここではフォトレジスト膜（図示しない）により周辺回路領域１Ｂを保護した状態で当該エッチングを行うことで、周辺回路領域１Ｂのポリシリコン膜ＰＳ１等を加工せずに残す。
【０２４７】
次に、図３３に示すように、半導体基板ＳＢの主面上に形成したフォトレジスト膜ＰＲ２からなるパターンにより、メモリセル領域１Ａ、周辺回路領域１Ｂを覆う。容量素子領域１Ｃでは、半導体基板ＳＢの主面の一部および複数のダミー素子分離領域ＤＥＩをフォトレジスト膜ＰＲ２から露出させる。つまり、フォトレジスト膜ＰＲ２のパターン形状は、図４を用いて説明したフォトレジスト膜ＰＲ１と同じであり、溝Ｄ２が並ぶ領域を覆っていない。
【０２４８】
続いて、フォトレジスト膜ＰＲ２をマスクとしてドライエッチングを行うことで、ダミー素子分離領域ＤＥＩを除去する。これにより、複数の溝Ｄ２のそれぞれの側壁および底面が露出する。また、溝Ｄ２の近傍の半導体基板ＳＢの主面は、ドライエッチングに晒されるため、その高さは後退して低くなる。また、溝Ｄ２の側壁上部の角部と、溝Ｄ２の底面端部の角部は、いずれも丸くなる。
【０２４９】
次に、図３４に示すように、フォトレジスト膜ＰＲ２を除去した後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いてＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２を順に形成する。これにより、メモリセル領域１Ａにおいて、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ５からなる積層膜の側壁および上面は、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２により覆われる。また、周辺回路領域１Ｂでは、絶縁膜ＩＦ５の上面が、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２により覆われる。また、メモリセル領域１Ａおよび周辺回路領域１Ｂの素子分離領域ＥＩおよび半導体基板ＳＢのそれぞれの上面は、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２により覆われる。
【０２５０】
また、容量素子領域１Ｃでは、素子分離領域ＥＩの上面と、溝Ｄ２の側壁および底面を含む半導体基板ＳＢの上面とが、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２により覆われる。ＯＮＯ膜ＯＮは溝Ｄ２を完全には埋め込まず、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２により、溝Ｄ２は完全に埋め込まれる。つまり、図３８を用いて説明した比較例とは異なり、ポリシリコン膜ＰＳ２は、溝Ｄ２の開口幅の１／２以上の膜厚を有している。
【０２５１】
このため、溝Ｄ２の直上において、ポリシリコン膜ＰＳ２の上面に形成される凹みは、ポリシリコン膜ＰＳ２により溝Ｄ２を完全に埋め込むことができない場合に比べて小さく浅い。
【０２５２】
次に、図３５に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳ２およびＯＮＯ膜ＯＮのそれぞれの一部を除去する。これにより、メモリセル領域１Ａでは、図９を用いて説明した構造と同様にメモリゲート電極ＭＧが形成される。周辺回路領域１Ｂでは、ポリシリコン膜ＰＳ２およびＯＮＯ膜ＯＮが除去されることで、絶縁膜ＩＦ５の上面が露出する。
【０２５３】
容量素子領域１Ｃには、一部が複数の溝Ｄ２内に埋め込まれたポリシリコン膜ＰＳ２からなる上部電極ＵＥが形成される。これにより、容量素子領域１Ｃには、上部電極ＵＥと、その直下の半導体基板ＳＢ（ウエルＷＬ３）からなる下部電極とを含む容量素子ＣＥが形成される。つまり、容量素子領域１Ｃでは、溝Ｄ２が並ぶ領域の直上のＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２（図３４参照）を残し、他の領域のＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２を除去することで、素子分離領域ＥＩの上面および半導体基板ＳＢの上面の一部がＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２から露出する。
【０２５４】
容量素子領域１Ｃにおいて、ＯＮＯ膜ＯＮおよび上部電極ＵＥからなる積層膜は、溝Ｄ２と隣り合う素子分離領域ＥＩの直上で終端しており、各溝Ｄ２の側壁および底面は、当該積層膜により覆われたままである。当該素子分離領域ＥＩと、当該素子分離領域ＥＩと隣り合う他の素子分離領域ＥＩとの間では、半導体基板ＳＢの主面が上記積層膜から露出している。
【０２５５】
次に、図３６に示すように、フォトリソグラフィ技術およびエッチング法を用いて周辺回路領域１Ｂの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ５からなる積層膜を加工することで、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ２、ポリシリコン膜ＰＳ１からなるダミーゲート電極を形成する。その後、図１１〜図１７を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が完成する。つまり、周辺回路領域１ＢのＭＩＳＦＥＴＱ１は、ゲートラストプロセスを用いて形成する。
【０２５６】
以上の工程のうち、図１３を用いて説明した工程と同様に研磨工程を行う際には、制御ゲート電極ＣＧ、ダミーゲート電極および上部電極ＵＥのそれぞれの上面が研磨され、露出する。ここで、本実施の形態では、ポリシリコン膜ＰＳ２（図３４参照）は膜厚が比較的大きいため、ポリシリコン膜ＰＳ２からなる上部電極ＵＥは、当該研磨工程により層間絶縁膜ＩＬ１から露出するために十分な膜厚を有している。したがって、当該研磨工程において、上部電極ＵＥが層間絶縁膜ＩＬ１から露出せず、上部電極ＵＥの上面にシリサイド層Ｓ２が形成されないことを防ぐことができる。
【０２５７】
ここでは、上部電極ＵＥは、素子分離領域ＥＩの直上において素子分離領域ＥＩから露出する。つまり、素子分離領域ＥＩの直上の上部電極ＵＥの上面にはシリサイド層Ｓ２が形成され、当該シリサイド層Ｓ２に対し、コンタクトプラグＣＰが接続される。これに対し、容量素子ＣＥの活性領域、つまり溝Ｄ２が並ぶ領域では、半導体基板ＳＢの上面の高さが図３３を用いて説明したドライエッチング工程により低くなっていること、および、溝Ｄ２に埋め込まれた上部電極ＵＥの上面に小さい凹部が形成されていることにより、当該領域の直上の上部電極ＵＥの上面は、層間絶縁膜ＩＬ１により覆われている。
【０２５８】
すなわち、当該領域の直上では、上部電極ＵＥと層間絶縁膜ＩＬ２との間に層間絶縁膜ＩＬ１が介在している。つまり、図１３を用いて説明した研磨工程では、当該領域の上部電極ＵＥの上面は層間絶縁膜ＩＬ１から露出しない。このため、当該領域の上部電極ＵＥの上面にはシリサイド層Ｓ２は形成されない。しかし、溝Ｄ２が並ぶ領域の直上における上部電極ＵＥの上面は、コンタクトプラグＣＰを接続する箇所ではないため、シリサイド層Ｓ２は形成されていなくても問題がない。
【０２５９】
以上に説明したように、メモリゲート電極ＭＧを形成するために用いるポリシリコン膜ＰＳ２（図３４参照）の膜厚を大きくすることができる場合などには、ポリシリコン膜ＰＳ２により上部電極ＵＥを形成しても、溝Ｄ２を完全に埋め込むことができ、上部電極ＵＥの上面の少なくとも一部にシリサイド層Ｓ２を形成することができる。よって、上部電極ＵＥの上面の平坦性を向上させることができる。また、当該凹部が深くなることにより当該凹部内に残渣または空隙が形成されることを防ぐことができる。したがって、前記実施の形態１とほぼ同様の効果を得ることができ、半導体装置の信頼性が低下することを防ぐことができる。
【０２６０】
＜変形例について＞
図３７に、本実施の形態の変形例として、容量素子ＣＥの平面レイアウトを示す。図３７に示すレイアウトと、図１６に示したレイアウトとでは、特に、溝Ｄ２が並ぶ領域、つまり容量素子ＣＥの活性領域のレイアウトが、横方向（図の縦方向）において、上部電極ＵＥの幅よりも大きい幅を有している点にある。
【０２６１】
つまり、環状の素子分離領域ＥＩに囲まれた活性領域の一部の上面は上部電極ＵＥから露出しており、露出した当該活性領域に形成されたウエルＷＬ３の一部の上面に、下部電極へ給電するためのコンタクトプラグＣＰが複数接続されている。なお、平面視において、環状の素子分離領域ＥＩの外側のｎ＋型半導体領域ＤＦの上面にも、下部電極へ給電するための複数のコンタクトプラグＣＰが接続されている。
【０２６２】
このように、図１６に示すレイアウトに限らず、図３７に示すように、環状の素子分離領域ＥＩに囲まれた活性領域に対しコンタクトプラグＣＰを接続することも可能である。このレイアウトは、前記実施の形態１〜３に適用することもできる。このレイアウトを前記実施の形態３に適用する場合には、環状の素子分離領域ＥＩに囲まれた活性領域へのコンタクトプラグＣＰの接続領域を、第１上部電極ＵＥ１および第２上部電極ＵＥ２（図２９参照）のいずれとも平面視において重ならない領域に設ける。
【０２６３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２６４】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０２６５】
（１）（ａ）主面に沿って並ぶ第１領域および第２領域を有する半導体基板を用意する工程、
（ｂ）前記第２領域の前記半導体基板の主面に第１溝を形成する工程、
（ｃ）前記第１溝の側壁および底面を第１絶縁膜により覆う工程、
（ｄ）前記（ｃ）工程の後、前記第１領域および前記第２領域の前記半導体基板の主面上に第１導体膜を形成することで、前記第１溝内に前記第１絶縁膜を介して前記第１導体膜を埋め込む工程、
（ｅ）前記第１導体膜を加工することで、前記第１領域の前記半導体基板の主面上の前記第１導体膜からなる制御ゲート電極を形成する工程、
（ｆ）前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第２絶縁膜を介してメモリゲート電極を形成する工程、
（ｇ）前記第１導体膜を加工することで、前記第２領域の前記第１溝を埋め込む前記第１導体膜からなる第１電極を形成する工程、
（ｈ）前記（ｆ）工程の後、前記第１領域の前記半導体基板の主面に一対の第１ソース・ドレイン領域を形成する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記一対の第１ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第１電極と、前記第１電極の下の前記半導体基板とは、容量素子を構成する、半導体装置の製造方法。
【０２６６】
（２）（１）記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１溝の前記側壁および前記底面を、酸化法により形成した第１絶縁膜により覆う、半導体装置の製造方法。
【０２６７】
（３）（１）記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１溝の前記側壁および前記底面を、堆積法により形成した第１絶縁膜により覆う、半導体装置の製造方法。
【０２６８】
（４）（１）記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１溝の前記側壁および前記底面を酸化して第６絶縁膜を形成する工程、
（ｃ２）前記第１溝の前記側壁および前記底面上に第７絶縁膜を堆積することで、前記第１溝の前記側壁および前記底面を、前記第６絶縁膜および前記第７絶縁膜からなる前記第１絶縁膜により覆う工程、
を含む、半導体装置の製造方法。
【０２６９】
（５）（１）記載の半導体装置の製造方法において、
（ｂ１）前記（ｂ）工程の後、前記第１溝内に第３絶縁膜を埋め込む工程、
（ｂ２）前記（ｃ）工程の前に、前記第１溝内の前記第３絶縁膜を等方性エッチングにより除去する工程、
をさらに有する、半導体装置の製造方法。
【符号の説明】
【０２７０】
ＣＥ    容量素子
ＣＧ    制御ゲート電極
ＣＰ    コンタクトプラグ
Ｄ１、Ｄ２    溝
ＩＬ１〜ＩＬ３    層間絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    ＯＮＯ膜
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＳＢ    半導体基板
Ｓ１、Ｓ２    シリサイド層
ＵＥ    上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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