(57)【要約】      （修正有）【課題】入力電圧を広範囲にわたって増幅可能な半導体装置を提供する。【解決手段】半導体装置１は、差動入力信号ＩＮ１、ＩＮ２が第１電圧範囲を示す場合に増幅を行う第１差動増幅部と、差動入力信号が第２電圧範囲を示す場合に増幅を行う第２差動増幅部と、差動入力信号が第３電圧範囲を示す場合に第１及び第２差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる第１保護部とを含む差動増幅回路１１と、差動入力信号が第４電圧範囲を示す場合に増幅を行う第３差動増幅部と、差動入力信号が第５電圧範囲を示す場合に増幅を行う第４差動増幅部と、差動入力信号が第６電圧範囲示す場合に第３及び第４差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる第２保護部と、を含む差動増幅回路１２と、合成回路１３と、を備える。【選択図】図１
2019012949.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記差動入力信号の電圧範囲に応じて変化する第１ノードの電圧がそれぞれのソースに印加される、一組のＰチャネル型の第１差動対トランジスタを含み、前記差動入力信号が第１電圧範囲を示す場合に、前記差動入力信号の増幅を行う第１差動増幅部と、
前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記第１ノードの電圧がそれぞれのソースに印加される、一組のＰチャネル型の第２差動対トランジスタを含み、前記差動入力信号が前記第１電圧範囲より高い第２電圧範囲を示す場合に、前記差動入力信号の増幅を行う第２差動増幅部と、
前記差動入力信号が前記第１及び前記第２電圧範囲より高い第３電圧範囲を示す場合に、前記第１及び前記第２差動対トランジスタのそれぞれのソース及びドレイン間を導通させる第１保護部と、
前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記差動入力信号の電圧範囲に応じて変化する第２ノードの電圧がそれぞれのソースに印加される、一組のＮチャネル型の第３差動対トランジスタを含み、前記差動入力信号が第４電圧範囲を示す場合に、前記差動入力信号の増幅を行う第３差動増幅部と、
前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記第２ノードの電圧がそれぞれのソースに印加される、一組のＮチャネル型の第４差動対トランジスタを含み、前記差動入力信号が前記第４電圧範囲より低い第５電圧範囲を示す場合に、前記差動入力信号の増幅を行う第４差動増幅部と、
前記差動入力信号が前記第４及び前記第５電圧範囲より低い第６電圧範囲を示す場合に、前記第３及び前記第４差動対トランジスタのそれぞれのソース及びドレイン間を導通させる第２保護部と、
前記第１〜前記第４差動増幅部による増幅結果を合成して差動出力信号を生成する合成回路と、
を備えた、半導体装置。
【請求項２】
前記第２差動増幅部は、
前記第２差動対トランジスタの一方に直列に設けられた第１抵抗素子と、
前記第２差動対トランジスタの一方と前記第１抵抗素子との間に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第１クランプトランジスタと、
前記第２差動対トランジスタの他方に直列に設けられた第２抵抗素子と、
前記第２差動対トランジスタの他方と前記第２抵抗素子との間に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第２クランプトランジスタと、を備え、
前記第１及び前記第２抵抗素子のそれぞれの出力電圧を、前記第２差動増幅部の差動出力信号として出力し、
前記第４差動増幅部は、
前記第４差動対トランジスタの一方に直列に設けられた第３抵抗素子と、
前記第４差動対トランジスタの一方と前記第３抵抗素子との間に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第３クランプトランジスタと、
前記第４差動対トランジスタの他方に直列に設けられた第４抵抗素子と、
前記第４差動対トランジスタの他方と前記第４抵抗素子との間に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第４クランプトランジスタと、を備え、
前記第３及び前記第４抵抗素子のそれぞれによって生成された電圧を、前記第４差動増幅部の差動出力信号として出力する、
請求項１に記載の半導体装置。
【請求項３】
前記第１差動増幅部は、
前記第１差動対トランジスタの一方に直列に設けられた第５及び第６抵抗素子と、
前記第６抵抗素子に並列に設けられ、前記第２差動増幅部の一方の出力である前記第１抵抗素子の出力電圧に基づいてオンオフが制御される第１補助トランジスタと、
前記第１差動対トランジスタの他方に直列に設けられた第７及び第８抵抗素子と、
前記第８抵抗素子に並列に設けられ、前記第２差動増幅部の他方の出力である前記第２抵抗素子の出力電圧に基づいてオンオフが制御される第２補助トランジスタと、を備え、
前記第１差動対トランジスタの一方及び他方のそれぞれのドレイン電圧を、前記第１差動増幅部の差動出力信号として出力し、
前記第３差動増幅部は、
前記第３差動対トランジスタの一方に直列に設けられた第９及び第１０抵抗素子と、
前記第１０抵抗素子に並列に設けられ、前記第４差動増幅部の一方の出力である前記第３抵抗素子の出力電圧に基づいてオンオフが制御される第３補助トランジスタと、
前記第３差動対トランジスタの他方に直列に設けられた第１１及び第１２抵抗素子と、
前記第１２抵抗素子に並列に設けられ、前記第４差動増幅部の他方の出力である前記第４抵抗素子の出力電圧に基づいてオンオフが制御される第４補助トランジスタと、を備え、
前記第３差動対トランジスタの一方及び他方のそれぞれのドレイン電圧を、前記第３差動増幅部の差動出力信号として出力する、
請求項２に記載の半導体装置。
【請求項４】
前記第６抵抗素子は、前記第５抵抗素子より高い抵抗値を示すように構成され、
前記第８抵抗素子は、前記第７抵抗素子より高い抵抗値を示すように構成され、
前記第１０抵抗素子は、前記第９抵抗素子より高い抵抗値を示すように構成され、
前記第１２抵抗素子は、前記第１１抵抗素子より高い抵抗値を示すように構成されている、請求項３に記載の半導体装置。
【請求項５】
前記第１保護部は、
前記第２差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第１保護トランジスタと、
前記第２差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第２保護トランジスタと、を少なくとも有し、
前記第２保護部は、
前記第４差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第３保護トランジスタと、
前記第４差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第４保護トランジスタと、を少なくとも有する、
請求項１に記載の半導体装置。
【請求項６】
前記第１保護部は、
前記第１差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第５保護トランジスタと、
前記第５保護トランジスタに直列に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第５クランプトランジスタと、
前記第１差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第６保護トランジスタと、
前記第６保護トランジスタに直列に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第６クランプトランジスタと、を少なくとも有し、
前記第２保護部は、
前記第３差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第７保護トランジスタと、
前記第７保護トランジスタに直列に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第７クランプトランジスタと、
前記第３差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第８保護トランジスタと、
前記第８保護トランジスタに直列に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第８クランプトランジスタと、を少なくとも有する、
請求項１に記載の半導体装置。
【請求項７】
前記第１保護部は、
前記第２差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第１保護トランジスタと、
前記第２差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第２保護トランジスタと、
前記第１差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第５保護トランジスタと、
前記第５保護トランジスタに直列に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第５クランプトランジスタと、
前記第１差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第３電圧範囲を示す場合にオンする第６保護トランジスタと、
前記第６保護トランジスタに直列に設けられ、前記第１及び前記第２電圧範囲の境界電圧がゲートに印加されたＰチャネル型の第６クランプトランジスタと、を有し、
前記第２保護部は、
前記第４差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第３保護トランジスタと、
前記第４差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第４保護トランジスタと、
前記第３差動対トランジスタの一方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第７保護トランジスタと、
前記第７保護トランジスタに直列に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第７クランプトランジスタと、
前記第３差動対トランジスタの他方に並列に設けられ、前記差動入力信号が前記第６電圧範囲を示す場合にオンする第８保護トランジスタと、
前記第８保護トランジスタに直列に設けられ、前記第４及び前記第５電圧範囲の境界電圧がゲートに印加されたＮチャネル型の第８クランプトランジスタと、を有する、
請求項１に記載の半導体装置。
【請求項８】
前記第１ノードに定電流を流す第１定電流回路と、
前記第２ノードに定電流を流す第２定電流回路と、をさらに備えた、
請求項１に記載の半導体装置。
【請求項９】
前記第１ノードに追加の定電流を流す第１追加電流供給回路と、
前記第１ノードと前記第１追加電流供給回路との間に設けられ、前記差動入力信号が前記第１電圧範囲を示す場合にオンする第１スイッチと、
前記第２ノードに追加の定電流を流す第２追加電流供給回路と、
前記第２ノードと前記第２追加電流供給回路との間に設けられ、前記差動入力信号が前記第４電圧範囲を示す場合にオンする第２スイッチと、をさらに備えた、
請求項８に記載の半導体装置。
【請求項１０】
前記第１差動増幅部の出力端子間に設けられた第１３抵抗素子と、
前記第２差動増幅部の出力端子間に設けられた第１４抵抗素子と、
前記第３差動増幅部の出力端子間に設けられた第１５抵抗素子と、
前記第４差動増幅部の出力端子間に設けられた第１６抵抗素子と、をさらに備えた、
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば様々な規格の入力電圧を広範囲にわたって増幅するのに適した半導体装置に関する。
【背景技術】
【０００２】
例えば、車両に搭載されたマイコンには、画像処理等の高速通信等に用いられる差動増幅回路が設けられている。この差動増幅回路は、効率の良い増幅動作を実現するため、入力電圧を広範囲にわたって増幅可能であることが求められている。
【０００３】
例えば、特許文献１及び特許文献２には、１．８Ｖや３．３Ｖ等のインターフェース規格に応じた耐圧のトランジスタを用いて構成され、入力電圧を広範囲にわたって増幅可能な差動増幅回路の構成が開示されている。しかしながら、特許文献１及び特許文献２の構成では、汎用性に乏しいため、インターフェース規格ごとに異なる差動増幅回路を製造しなければならず、その結果、製造コストが増大してしまうという問題があった。
【０００４】
このような問題に対する解決策が、特許文献３に開示されている。特許文献３には、低耐圧のトランジスタ（例えば１．８Ｖ耐圧のトランジスタ）を用いて構成され、複数のインターフェース規格の入力電圧、例えば、耐圧よりも高い電源電圧を増幅可能な差動増幅回路の構成が開示されている。それにより、インターフェース規格ごとに異なる差動増幅回路を製造する必要がなくなるため、製造コストが抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１５−５２３０４０号公報
【特許文献２】特許３９２０２３６号明細書
【特許文献３】特開２００４−２８９２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献３の構成では、小振幅（例えば、数百ｍＶ）の信号を受信する場合には、入力電圧を増幅可能な範囲が狭くなってしまうという問題があった。換言すると、特許文献３の構成において、小振幅信号を受信する場合には、入力電圧を広範囲にわたって増幅させることができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記差動入力信号の電圧範囲に応じて変化する第１ノードの電圧がそれぞれのソースに印加される、一組のＰチャネル型の第１差動対トランジスタを含み、前記差動入力信号が第１電圧範囲を示す場合に、前記差動入力信号の増幅を行う第１差動増幅部と、前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記第１ノードの電圧がそれぞれのソースに印加される、一組のＰチャネル型の第２差動対トランジスタを含み、前記差動入力信号が前記第１電圧範囲より高い第２電圧範囲を示す場合に、前記差動入力信号の増幅を行う第２差動増幅部と、前記差動入力信号が前記第１及び前記第２電圧範囲より高い第３電圧範囲を示す場合に、前記第１及び前記第２差動対トランジスタのそれぞれのソース及びドレイン間を導通させる第１保護部と、前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記差動入力信号の電圧範囲に応じて変化する第２ノードの電圧がそれぞれのソースに印加される、一組のＮチャネル型の第３差動対トランジスタを含み、前記差動入力信号が第４電圧範囲を示す場合に、前記差動入力信号の増幅を行う第３差動増幅部と、前記差動入力信号の一方及び他方がそれぞれのゲートに印加され、かつ、前記第２ノードの電圧がそれぞれのソースに印加される、一組のＮチャネル型の第４差動対トランジスタを含み、前記差動入力信号が前記第４電圧範囲より低い第５電圧範囲を示す場合に、前記差動入力信号の増幅を行う第４差動増幅部と、前記差動入力信号が前記第４及び前記第５電圧範囲より低い第６電圧範囲を示す場合に、前記第３及び前記第４差動対トランジスタのそれぞれのソース及びドレイン間を導通させる第２保護部と、前記第１〜前記第４差動増幅部による増幅結果を合成して差動出力信号を生成する合成回路と、を備える。
【発明の効果】
【０００８】
前記一実施の形態によれば、様々な規格の入力電圧を広範囲にわたって増幅することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置の構成例を示すブロック図である。
【図２】図１に示す半導体装置に設けられたＰチャネル型の差動増幅回路の構成例を示す回路図である。
【図３】図１に示す半導体装置に設けられたＮチャネル型の差動増幅回路の構成例を示す回路図である。
【図４】図１に示す半導体装置に設けられた合成回路の構成例を示す回路図である。
【図５】差動入力信号の電圧範囲と、Ｐチャネル型の差動増幅回路の各ノードの電圧と、の関係を示す図である。
【図６】差動入力信号の電圧範囲と、Ｎチャネル型の差動増幅回路の各ノードの電圧と、の関係を示す図である。
【図７】各差動増幅部による差動動作範囲を示す図である。
【図８】差動入力信号の電圧範囲と、合成回路に設けられた各差動対トランジスタの状態と、の関係を示す図である。
【図９】実施の形態２にかかる半導体装置に設けられたＰチャネル型の差動増幅回路の構成例を示す回路図である。
【図１０】実施の形態２にかかる半導体装置に設けられたＮチャネル型の差動増幅回路の構成例を示す回路図である。
【図１１】実施の形態３にかかる半導体装置に設けられたＰチャネル型の差動増幅回路の構成例を示す回路図である。
【図１２】実施の形態３にかかる半導体装置に設けられたＮチャネル型の差動増幅回路の構成例を示す回路図である。
【図１３】特許文献３に開示された構成の課題を説明するための図である。
【図１４】特許文献３に開示された構成の課題を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１３】
＜実施の形態１＞
図１は、本実施の形態にかかる半導体装置１の構成例を示すブロック図である。半導体装置１は、差動入力信号ＩＮ１，ＩＮ２を増幅して差動出力信号ＯＵＴ１，ＯＵＴ２を出力する装置である。
【００１４】
具体的には、半導体装置１は、複数のＰチャネルＭＯＳトランジスタにより構成された差動増幅回路（以下、Ｐチャネル型の差動増幅回路とも称す）１１と、複数のＮチャネルＭＯＳトランジスタにより構成された差動増幅回路（以下、Ｎチャネル型の差動増幅回路とも称す）１２と、合成回路１３と、を備える。
【００１５】
差動増幅回路１１は、差動入力信号ＩＮ１，ＩＮ２を増幅して、差動出力信号ＯＰＡ１，ＯＰＡ２及び差動出力信号ＯＰＢ１，ＯＰＢ２を出力する。差動増幅回路１２は、差動入力信号ＩＮ１，ＩＮ２を増幅して、差動出力信号ＯＮＡ１，ＯＮＡ２及び差動出力信号ＯＮＢ１，ＯＮＢ２を出力する。合成回路１３は、差動増幅回路１１，１２のそれぞれの増幅結果を合成して、差動出力信号ＯＵＴ１，ＯＵＴ２を出力する。以下、各機能ブロックについて詳細に説明する。
【００１６】
（差動増幅回路１１の具体的な構成例）
図２は、差動増幅回路１１の具体的な構成例を示す回路図である。
【００１７】
図２に示すように、差動増幅回路１１は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２，ＰＳ１，ＰＳ２，ＰＸ１，ＰＸ２，ＰＹ１，ＰＹ２，ＰＺ１，ＰＺ２，ＰＷ１，ＰＷ２，ＰＩ１，ＰＩ２，ＰＩ３と、抵抗素子ＲＰＡ１１，ＲＰＡ１２，ＲＰＡ２１，ＲＰＡ２２，ＲＰＢ１，ＲＰＢ２と、定電流源Ｉ１と、を備える。これらトランジスタは、いずれも、ゲート酸化膜の耐圧が電源電圧ＶＤＤよりも低い低耐圧トランジスタである。
【００１８】
図２の例では、トランジスタＰＡ１，ＰＳ１と、抵抗素子ＲＰＡ１１，ＲＰＡ１２と、によって、第１差動増幅部の一方ＰＴＡ１が構成され、トランジスタＰＡ２，ＰＳ２と、抵抗素子ＲＰＡ２１，ＲＰＡ２２と、によって、第１差動増幅部の他方ＰＴＡ２が構成される。また、トランジスタＰＢ１，ＰＹ１と、抵抗素子ＲＰＢ１と、によって、第２差動増幅部の一方ＰＴＢ１が構成され、トランジスタＰＢ２，ＰＹ２と、抵抗素子ＲＰＢ２と、によって、第２差動増幅部の他方ＰＴＢ２が構成される。また、トランジスタＰＸ１，ＰＸ２，ＰＺ１，ＰＺ２，ＰＷ１，ＰＷ２によって第１保護部が構成されている。さらに、トランジスタＰＩ１及び定電流源Ｉ１によって、定電圧ＶＰＧを生成する定電圧源１１１が構成される。
【００１９】
トランジスタＰＩ１では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートが定電流源Ｉ１の入力端子に接続されている。定電流源Ｉ１の出力端子は、接地電圧端子ＧＮＤに接続されている。トランジスタＰＩ２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＳＸＰに接続され、ゲートにトランジスタＰＩ１のゲート電圧ＶＰＧが印加される。それにより、トランジスタＰＩ２のソース−ドレイン間には、定電流源Ｉ１に流れる電流に応じた定電流が流れる。トランジスタＰＩ３では、ソースがノードＳＸＰに接続され、ドレインがノードＳＰＣ（第１ノード）に接続され、ゲートに電圧ＶＨ１が印加されている。トランジスタＰＩ３は、電流停止時に、ノードＳＸＰの電圧（トランジスタＰＩ２のドレイン電圧）を、電圧ＶＨ１以上にクランプする。
【００２０】
ノードＳＰＣには、トランジスタＰＸ１，ＰＢ１，ＰＡ１，ＰＺ１，ＰＸ２，ＰＢ２，ＰＡ２及びＰＺ２の各ソースが接続されている。入力信号ＩＮ１がＨレベル（電源電圧ＶＤＤレベル）からＬレベル（接地電圧ＧＮＤレベル）に変化した場合、トランジスタＰＸ１，ＰＢ１，ＰＡ１及びＰＺ１の何れかがオンするように構成されている。また、入力信号ＩＮ２がＨレベルからＬレベルに変化した場合、トランジスタＰＸ２，ＰＢ２，ＰＡ２及びＰＺ２の何れかがオンするように構成されている。オンしたトランジスタには、トランジスタＰＩ２，ＰＩ３に流れる定電流が供給される。
【００２１】
トランジスタＰＡ１では、ソースがノードＳＰＣに接続され、ドレインが出力端子ＯＰＡ１に接続され、ゲートに入力信号（差動入力信号の一方）ＩＮ１が供給される。即ち、トランジスタＰＡ１は、入力信号ＩＮ１の電圧とノードＳＰＣの電圧との電位差によってオンオフが制御される。
【００２２】
トランジスタ（第５保護トランジスタ）ＰＺ１では、ソースがノードＳＰＣに接続され、ドレインがノードＰＡＷ１に接続され、ゲートに固定電圧ＶＰが供給されている。即ち、トランジスタＰＺ１は、ノードＳＰＣの電圧によってオンオフが制御される。なお、トランジスタＰＺ１は、トランジスタＰＡ１のＷ／Ｌ比（Ｗ：チャネル幅、Ｌ：チャネル長）よりも低いＷ／Ｌ比となるように構成されている。
【００２３】
トランジスタ（第５クランプトランジスタ）ＰＷ１では、ソースがノードＰＡＷ１に接続され、ドレインが出力端子ＯＰＡ１に接続され、ゲートに電圧ＶＨ２が供給されている。トランジスタＰＷ１は、トランジスタＰＺ１がオフした場合に、ノードＰＡＷ１の電圧（トランジスタＰＺ１のドレイン電圧）を、電圧ＶＨ２以上にクランプする。
【００２４】
トランジスタＰＢ１では、ソースがノードＳＰＣに接続され、ドレインがノードＰＢＸ１に接続され、ゲートに入力信号ＩＮ１が供給されている。即ち、トランジスタＰＢ１は、入力信号ＩＮ１の電圧とノードＳＰＣの電圧との電位差によってオンオフが制御される。
【００２５】
トランジスタ（第１保護トランジスタ）ＰＸ１では、ソースがノードＳＰＣに接続され、ドレインがノードＰＢＸ１に接続され、ゲートに固定電圧ＶＰに供給されている。即ち、トランジスタＰＸ１は、ノードＳＰＣの電圧によってオンオフが制御される。なお、トランジスタＰＸ１は、トランジスタＰＢ１のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００２６】
トランジスタ（第１クランプトランジスタ）ＰＹ１では、ソースがノードＰＢＸ１に接続され、ドレインが出力端子ＯＰＢ１に接続され、ゲートに電圧ＶＨ２が供給されている。トランジスタＰＹ１は、トランジスタＰＸ１，ＰＢ１が共にオフした場合に、ノードＰＢＸ１の電圧（トランジスタＰＸ１，ＰＢ１の各ドレイン電圧）を、電圧ＶＨ２以上にクランプする。
【００２７】
抵抗素子ＲＰＢ１は、出力端子ＯＰＢ１と接地電圧端子ＧＮＤとの間に設けられている。トランジスタＰＸ１，ＰＢ１の何れかがオンし、ノードＰＢＸ１の電圧が電圧ＶＨ２以上に上昇し、トランジスタＰＹ１がオンすると、抵抗素子ＲＰＢ１にはトランジスタＰＩ２，ＰＩ３からの定電流が供給される。抵抗素子ＲＰＢ１の抵抗値と、当該抵抗素子ＲＰＢ１に流れる電流の電流値と、によって決定される電圧は、出力端子ＯＰＢ１を介して外部に出力される。
【００２８】
抵抗素子ＲＰＡ１１，ＲＰＡ１２は、出力端子ＯＰＡ１と接地電圧端子ＧＮＤとの間に直列に設けられている。トランジスタ（第１補助トランジスタ）ＰＳ１では、ソースが抵抗素子ＲＰＡ１１，ＰＲＡ１２間のノードＰＡＸ１に接続され、ドレインが接地電圧端子ＧＮＤに接続され、ゲートが出力端子ＯＰＢ１に接続されている。トランジスタＰＳ１は、トランジスタＰＸ１，ＰＢ１，ＰＹ１が何れもオフすることにより出力端子ＯＰＢ１の電圧がＬレベル（接地電圧ＧＮＤレベル）を示す場合にオンする。
【００２９】
なお、抵抗素子ＲＰＡ１１は、抵抗素子ＲＰＡ１２の抵抗値よりも低い抵抗値に設定されている。それにより、Ｌレベルの入力信号ＩＮ１によりトランジスタＰＡ１がオンし、かつ、Ｌレベルの出力端子ＯＰＢ１によりトランジスタＰＳ１がオンした場合、抵抗素子ＲＰＡ１１の低抵抗と、それに流れる電流と、によって決定される低電圧が、出力端子ＯＰＡ１を介して外部に出力される。
【００３０】
トランジスタＰＡ２では、ソースがノードＳＰＣに接続され、ドレインが出力端子ＯＰＡ２に接続され、ゲートに入力信号（差動入力信号の他方）ＩＮ２が供給される。即ち、トランジスタＰＡ２は、入力信号ＩＮ２の電圧とノードＳＰＣの電圧との電位差によってオンオフが制御される。
【００３１】
トランジスタ（第６保護トランジスタ）ＰＺ２では、ソースがノードＳＰＣに接続され、ドレインがノードＰＡＷ２に接続され、ゲートに固定電圧ＶＰが供給されている。即ち、トランジスタＰＺ２は、ノードＳＰＣの電圧によってオンオフが制御される。なお、トランジスタＰＺ２は、トランジスタＰＡ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００３２】
トランジスタ（第６クランプトランジスタ）ＰＷ２では、ソースがノードＰＡＷ２に接続され、ドレインが出力端子ＯＰＡ２に接続され、ゲートに電圧ＶＨ２が供給されている。トランジスタＰＷ２は、トランジスタＰＺ２がオフした場合に、ノードＰＡＷ２の電圧（トランジスタＰＺ２のドレイン電圧）を、電圧ＶＨ２以上にクランプする。
【００３３】
トランジスタＰＢ２では、ソースがノードＳＰＣに接続され、ドレインがノードＰＢＸ２に接続され、ゲートに入力信号ＩＮ２が供給されている。即ち、トランジスタＰＢ２は、入力信号ＩＮ２の電圧とノードＳＰＣの電圧との電位差によってオンオフが制御される。
【００３４】
トランジスタ（第２保護トランジスタ）ＰＸ２では、ソースがノードＳＰＣに接続され、ドレインがノードＰＢＸ２に接続され、ゲートに固定電圧ＶＰに供給されている。即ち、トランジスタＰＸ２は、ノードＳＰＣの電圧によってオンオフが制御される。なお、トランジスタＰＸ２は、トランジスタＰＢ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００３５】
トランジスタ（第２クランプトランジスタ）ＰＹ２では、ソースがノードＰＢＸ２に接続され、ドレインが出力端子ＯＰＢ２に接続され、ゲートに電圧ＶＨ２が供給されている。トランジスタＰＹ２は、トランジスタＰＸ２，ＰＢ２が共にオフした場合に、ノードＰＢＸ２の電圧（トランジスタＰＸ２，ＰＢ２の各ドレイン電圧）を、電圧ＶＨ２以上にクランプする。
【００３６】
抵抗素子ＲＰＢ２は、出力端子ＯＰＢ２と接地電圧端子ＧＮＤとの間に設けられている。トランジスタＰＸ２，ＰＢ２の何れかがオンし、ノードＰＢＸ２の電圧が電圧ＶＨ２以上に上昇し、トランジスタＰＹ２がオンすると、抵抗素子ＲＰＢ２にはトランジスタＰＩ２，ＰＩ３からの定電流が供給される。抵抗素子ＲＰＢ２の抵抗値と、当該抵抗素子ＲＰＢ２に流れる電流の電流値と、によって決定される電圧は、出力端子ＯＰＢ２を介して外部に出力される。
【００３７】
抵抗素子ＲＰＡ２１，ＲＰＡ２２は、出力端子ＯＰＡ２と接地電圧端子ＧＮＤとの間に直列に設けられている。トランジスタ（第２補助トランジスタ）ＰＳ２では、ソースが抵抗素子ＲＰＡ２１，ＲＰＡ２２間のノードＰＡＸ２に接続され、ドレインが接地電圧端子ＧＮＤに接続され、ゲートが出力端子ＯＰＢ２に接続されている。トランジスタＰＳ２は、トランジスタＰＸ２，ＰＢ２，ＰＹ２が何れもオフすることにより出力端子ＯＰＢ２の電圧がＬレベル（接地電圧ＧＮＤレベル）を示す場合にオンする。
【００３８】
なお、抵抗素子ＲＰＡ２１は、抵抗素子ＲＰＡ１２の抵抗値よりも低い抵抗値に設定されている。それにより、Ｌレベルの入力信号ＩＮ２によりトランジスタＰＡ１がオンし、かつ、Ｌレベルの出力端子ＯＰＢ２によりトランジスタＰＳ２がオンした場合、抵抗素子ＲＰＡ２１の低抵抗と、それに流れる電流と、によって決定される低電圧が、出力端子ＯＰＡ２を介して外部に出力される。
【００３９】
（差動増幅回路１２の具体的な構成例）
図３は、Ｎチャネル型の差動増幅回路１２の具体的な構成例を示す回路図である。
【００４０】
図３に示すように、差動増幅回路１２は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＮＡ１，ＮＡ２，ＮＢ１，ＮＢ２，ＮＳ１，ＮＳ２，ＮＸ１，ＮＸ２，ＮＹ１，ＮＹ２，ＮＺ１，ＮＺ２，ＮＷ１，ＮＷ２，ＮＩ１，ＮＩ２，ＮＩ３と、抵抗素子ＲＮＡ１１，ＲＮＡ１２，ＲＮＡ２１，ＲＮＡ２２，ＲＮＢ１，ＲＮＢ２と、定電流源Ｉ２と、を備える。これらトランジスタは、いずれも、ゲート酸化膜の耐圧が電源電圧ＶＤＤよりも低い低耐圧トランジスタである。
【００４１】
図３の例では、トランジスタＮＡ１，ＮＳ１と、抵抗素子ＲＮＡ１１，ＲＮＡ１２と、によって、第３差動増幅部の一方ＮＴＡ１が構成され、トランジスタＮＡ２，ＮＳ２と、抵抗素子ＲＮＡ２１，ＲＮＡ２２と、によって、第３差動増幅部の他方ＮＴＡ２が構成される。また、トランジスタＮＢ１，ＮＹ１と、抵抗素子ＲＮＢ１と、によって、第４差動増幅部の一方ＮＴＢ１が構成され、トランジスタＮＢ２，ＮＹ２と、抵抗素子ＲＮＢ２と、によって、第４差動増幅部の他方ＮＴＢ２が構成される。また、トランジスタＮＸ１，ＮＸ２，ＮＺ１，ＮＺ２，ＮＷ１，ＮＷ２によって第２保護部が構成されている。さらに、トランジスタＮＩ１及び定電流源Ｉ２によって、定電圧ＶＮＧを生成する定電圧源１２１が構成される。
【００４２】
定電流源Ｉ２の入力端子は、電源電圧端子ＶＤＤに接続されている。トランジスタＮＩ１では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートが定電流源Ｉ２の出力端子に接続されている。トランジスタＮＩ２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＳＸＮに接続され、ゲートにトランジスタＮＩ１のゲート電圧ＶＮＧが印加される。それにより、トランジスタＮＩ２のソース−ドレイン間には、定電流源Ｉ２に流れる電流に応じた定電流が流れる。トランジスタＮＩ３では、ソースがノードＳＸＮに接続され、ドレインがノードＳＮＣ（第２ノード）に接続され、ゲートに電圧ＶＬ１が印加されている。トランジスタＮＩ３は、電流停止時に、ノードＳＸＮの電圧（トランジスタＮＩ２のドレイン電圧）を、電圧ＶＬ１以下にクランプする。
【００４３】
ノードＳＮＣには、トランジスタＮＸ１，ＮＢ１，ＮＡ１，ＮＺ１，ＮＸ２，ＮＢ２，ＮＡ２及びＮＺ２の各ソースが接続されている。入力信号ＩＮ１がＬレベル（接地電圧ＧＮＤレベル）からＨレベル（電源電圧ＶＤＤレベル）に変化した場合、トランジスタＮＸ１，ＮＢ１，ＮＡ１及びＮＺ１の何れかがオンするように構成されている。また、入力信号ＩＮ２がＬレベルからＨレベルに変化した場合、トランジスタＮＸ２，ＮＢ２，ＮＡ２及びＮＺ２の何れかがオンするように構成されている。オンしたトランジスタには、トランジスタＮＩ２，ＮＩ３に流れる定電流が供給される。
【００４４】
トランジスタＮＡ１では、ソースがノードＳＮＣに接続され、ドレインが出力端子ＯＮＡ１に接続され、ゲートに入力信号（差動入力信号の一方）ＩＮ１が供給される。即ち、トランジスタＮＡ１は、入力信号ＩＮ１の電圧とノードＳＮＣの電圧との電位差によってオンオフが制御される。
【００４５】
トランジスタ（第７保護トランジスタ）ＮＺ１では、ソースがノードＳＮＣに接続され、ドレインがノードＮＡＷ１に接続され、ゲートに固定電圧ＶＮが供給されている。即ち、トランジスタＮＺ１は、ノードＳＮＣの電圧によってオンオフが制御される。なお、トランジスタＮＺ１は、トランジスタＮＡ１のＷ／Ｌ比（Ｗ：チャネル幅、Ｌ：チャネル長）よりも低いＷ／Ｌ比となるように構成されている。
【００４６】
トランジスタ（第７クランプトランジスタ）ＮＷ１では、ソースがノードＮＡＷ１に接続され、ドレインが出力端子ＯＮＡ１に接続され、ゲートに電圧ＶＬ２が供給されている。トランジスタＮＷ１は、トランジスタＮＺ１がオフした場合に、ノードＮＡＷ１の電圧（トランジスタＮＺ１のドレイン電圧）を、電圧ＶＬ２以下にクランプする。
【００４７】
トランジスタＮＢ１では、ソースがノードＳＮＣに接続され、ドレインがノードＮＢＸ１に接続され、ゲートに入力信号ＩＮ１が供給されている。即ち、トランジスタＮＢ１は、入力信号ＩＮ１の電圧とノードＳＮＣの電圧との電位差によってオンオフが制御される。
【００４８】
トランジスタ（第３保護トランジスタ）ＮＸ１では、ソースがノードＳＮＣに接続され、ドレインがノードＮＢＸ１に接続され、ゲートに固定電圧ＶＮに供給されている。即ち、トランジスタＮＸ１は、ノードＳＮＣの電圧によってオンオフが制御される。なお、トランジスタＮＸ１は、トランジスタＮＢ１のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００４９】
トランジスタ（第３クランプトランジスタ）ＮＹ１では、ソースがノードＮＢＸ１に接続され、ドレインが出力端子ＯＮＢ１に接続され、ゲートに電圧ＶＬ２が供給されている。トランジスタＮＹ１は、トランジスタＮＸ１，ＮＢ１が共にオフした場合に、ノードＮＢＸ１の電圧（トランジスタＮＸ１，ＮＢ１の各ドレイン電圧）を、電圧ＶＬ２以下にクランプする。
【００５０】
抵抗素子ＲＮＢ１は、出力端子ＯＮＢ１と電源電圧端子ＶＤＤとの間に設けられている。トランジスタＮＸ１，ＮＢ１の何れかがオンし、ノードＮＢＸ１の電圧が電圧ＶＬ２以下に低下し、トランジスタＮＹ１がオンすると、抵抗素子ＲＮＢ１にはトランジスタＮＩ２，ＮＩ３に流れる定電流が供給される。抵抗素子ＲＮＢ１の抵抗値と、当該抵抗素子ＲＮＢ１に流れる電流の電流値と、によって決定される電圧は、出力端子ＯＮＢ１を介して外部に出力される。
【００５１】
抵抗素子ＲＮＡ１１，ＲＮＡ１２は、出力端子ＯＮＡ１と電源電圧端子ＶＤＤとの間に直列に設けられている。トランジスタ（第３補助トランジスタ）ＮＳ１では、ソースが抵抗素子ＲＮＡ１１，ＰＲＡ１２間のノードＮＡＸ１に接続され、ドレインが電源電圧端子ＶＤＤに接続され、ゲートが出力端子ＯＮＢ１に接続されている。トランジスタＮＳ１は、トランジスタＮＸ１，ＮＢ１，ＮＹ１が何れもオフすることにより出力端子ＯＮＢ１の電圧がＨレベル（電源電圧ＶＤＤレベル）を示す場合にオンする。
【００５２】
なお、抵抗素子ＲＮＡ１１は、抵抗素子ＲＮＡ１２の抵抗値よりも低い抵抗値に設定されている。それにより、Ｈレベルの入力信号ＩＮ１によりトランジスタＮＡ１がオンし、かつ、Ｈレベルの出力端子ＯＮＢ１によりトランジスタＮＳ１がオンした場合、抵抗素子ＲＮＡ１１の低抵抗と、それに流れる電流と、によって決定される低電圧分だけ電圧降下させた高電圧が、出力端子ＯＮＡ１を介して外部に出力される。
【００５３】
トランジスタＮＡ２では、ソースがノードＳＮＣに接続され、ドレインが出力端子ＯＮＡ２に接続され、ゲートに入力信号（差動入力信号の他方）ＩＮ２が供給される。即ち、トランジスタＮＡ２は、入力信号ＩＮ２の電圧とノードＳＮＣの電圧との電位差によってオンオフが制御される。
【００５４】
トランジスタ（第８保護トランジスタ）ＮＺ２では、ソースがノードＳＮＣに接続され、ドレインがノードＮＡＷ２に接続され、ゲートに固定電圧ＶＮが供給されている。即ち、トランジスタＮＺ２は、ノードＳＮＣの電圧によってオンオフが制御される。なお、トランジスタＮＺ２は、トランジスタＮＡ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００５５】
トランジスタ（第８クランプトランジスタ）ＮＷ２では、ソースがノードＮＡＷ２に接続され、ドレインが出力端子ＯＮＡ２に接続され、ゲートに電圧ＶＬ２が供給されている。トランジスタＮＷ２は、トランジスタＮＺ２がオフした場合に、ノードＮＡＷ２の電圧（トランジスタＮＺ２のドレイン電圧）を、電圧ＶＬ２以下にクランプする。
【００５６】
トランジスタＮＢ２では、ソースがノードＳＮＣに接続され、ドレインがノードＮＢＸ２に接続され、ゲートに入力信号ＩＮ２が供給されている。即ち、トランジスタＮＢ２は、入力信号ＩＮ２の電圧とノードＳＮＣの電圧との電位差によってオンオフが制御される。
【００５７】
トランジスタ（第４保護トランジスタ）ＮＸ２では、ソースがノードＳＮＣに接続され、ドレインがノードＮＢＸ２に接続され、ゲートに固定電圧ＶＮに供給されている。即ち、トランジスタＮＸ２は、ノードＳＮＣの電圧によってオンオフが制御される。なお、トランジスタＮＸ２は、トランジスタＮＢ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されている。
【００５８】
トランジスタ（第４クランプトランジスタ）ＮＹ２では、ソースがノードＮＢＸ２に接続され、ドレインが出力端子ＯＮＢ２に接続され、ゲートに電圧ＶＬ２が供給されている。トランジスタＮＹ２は、トランジスタＮＸ２，ＮＢ２が共にオフした場合に、ノードＮＢＸ２の電圧（トランジスタＮＸ２，ＮＢ２の各ドレイン電圧）を、電圧ＶＬ２以下にクランプする。
【００５９】
抵抗素子ＲＮＢ２は、出力端子ＯＮＢ２と電源電圧端子ＶＤＤとの間に設けられている。トランジスタＮＸ２，ＮＢ２の何れかがオンし、ノードＮＢＸ２の電圧が電圧ＶＬ２以下に低下し、トランジスタＮＹ２がオンすると、抵抗素子ＲＮＢ２にはトランジスタＮＩ２，ＮＩ３に流れる定電流が供給される。抵抗素子ＲＮＢ２の抵抗値と、当該抵抗素子ＲＮＢ２に流れる電流の電流値と、によって決定される電圧は、出力端子ＯＮＢ２を介して外部に出力される。
【００６０】
抵抗素子ＲＮＡ２１，ＲＮＡ２２は、出力端子ＯＮＡ２と電源電圧端子ＶＤＤとの間に直列に設けられている。トランジスタ（第４補助トランジスタ）ＮＳ２では、ソースが抵抗素子ＲＮＡ２１，ＲＮＡ２２間のノードＮＡＸ２に接続され、ドレインが電源電圧端子ＶＤＤに接続され、ゲートが出力端子ＯＮＢ２に接続されている。トランジスタＮＳ２は、トランジスタＮＸ２，ＮＢ２，ＮＹ２が何れもオフすることにより出力端子ＯＮＢ２の電圧がＨレベル（電源電圧ＶＤＤレベル）を示す場合にオンする。
【００６１】
なお、抵抗素子ＲＮＡ２１は、抵抗素子ＲＮＡ１２の抵抗値よりも低い抵抗値に設定されている。それにより、Ｈレベルの入力信号ＩＮ２によりトランジスタＮＡ１がオンし、かつ、Ｈレベルの出力端子ＯＮＢ２によりトランジスタＮＳ２がオンした場合、抵抗素子ＲＮＡ２１の低抵抗と、それに流れる電流と、によって決定される低電圧分だけ電圧降下させた高電圧が、出力端子ＯＮＡ２を介して外部に出力される。
【００６２】
（合成回路１３の具体的な構成例）
図４は、合成回路１３の具体的な構成例を示す回路図である。
【００６３】
図４に示すように、合成回路１３は、カスコード差動増幅回路であって、Ｐチャネル型ＭＯＳトランジスタ（以下、単にトランジスタと称す）ＰＣ１，ＰＣ２，ＰＤ１，ＰＤ２，ＰＩ３０と、Ｎチャネル型ＭＯＳトランジスタ（以下、単にトランジスタと称す）ＮＣ１，ＮＣ２，ＮＤ１，ＮＤ２，ＮＩ３０と、抵抗素子ＲＥ１１〜ＲＥ１４と、抵抗素子ＲＥ２１〜ＲＥ２４と、を備える。
【００６４】
トランジスタＰＩ３０では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ１３１に接続され、ゲートに定電圧源１１１からの電圧ＶＰＧが供給されている。
【００６５】
トランジスタＰＣ１では、ソースがノードＮ１３１に接続され、ドレインが抵抗素子ＲＥ１３，ＲＥ１４間のノードＮ１３４に接続され、ゲートに差動増幅回路１２の出力電圧ＯＮＡ１が供給されている。トランジスタＰＤ１では、ソースがノードＮ１３１に接続され、ドレインがノードＮ１３４に接続され、ゲートに差動増幅回路１２の出力電圧ＯＮＢ１が供給されている。トランジスタＰＣ２では、ソースがノードＮ１３１に接続され、ドレインが抵抗素子ＲＥ２３，ＲＥ２４間のノードＮ１３６に接続され、ゲートに差動増幅回路１２の出力電圧ＯＮＡ２が供給されている。トランジスタＰＤ２では、ソースがノードＮ１３１に接続され、ドレインがノードＮ１３６に接続され、ゲートに差動増幅回路１２の出力電圧ＯＮＢ２が供給されている。
【００６６】
トランジスタＮＩ３０では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１３２に接続され、ゲートに定電圧源１２１からの電圧ＶＮＧが供給されている。
【００６７】
トランジスタＮＣ１では、ソースがノードＮ１３２に接続され、ドレインが抵抗素子ＲＥ１１，ＲＥ１２間のノードＮ１３３に接続され、ゲートに差動増幅回路１１の出力電圧ＯＰＡ１が供給されている。トランジスタＮＤ１では、ソースがノードＮ１３２に接続され、ドレインがノードＮ１３３に接続され、ゲートに差動増幅回路１１の出力電圧ＯＰＢ１が供給されている。トランジスタＮＣ２では、ソースがノードＮ１３２に接続され、ドレインが抵抗素子ＲＥ２１，ＲＥ２２間のノードＮ１３５に接続され、ゲートに差動増幅回路１１の出力電圧ＯＰＡ２が供給されている。トランジスタＮＤ２では、ソースがノードＮ１３２に接続され、ドレインがノードＮ１３５に接続され、ゲートに差動増幅回路１１の出力電圧ＯＰＢ２が供給されている。
【００６８】
抵抗素子ＲＥ１１〜ＲＥ１４は、電源電圧端子ＶＤＤ２と接地電圧端子ＧＮＤとの間に直列に設けられている。抵抗素子ＲＥ２１〜ＲＥ２４は、抵抗素子ＲＥ１１〜ＲＥ１４とは別に、電源電圧端子ＶＤＤ２と接地電圧端子ＧＮＤとの間に直列に設けられている。なお、電源電圧端子ＶＤＤ２に供給される電源電圧ＶＤＤ２は、後段の内部回路を構成する各トランジスタの耐圧以下となるように調整されている。抵抗素子ＲＥ１２，ＲＥ１３間のノードの電圧は、出力端子ＯＵＴ１を介して外部に出力される。抵抗素子ＲＥ２２，ＲＥ２３間のノードの電圧は、出力端子ＯＵＴ２を介して外部に出力される。
【００６９】
なお、合成回路１３は、図４に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。例えば、各抵抗素子ＲＥ１１〜ＲＥ１４，ＲＥ２１〜ＲＥ２４の代わりにオンに制御されたトランジスタが設けられてもよい。
【００７０】
（半導体装置１の動作）
続いて、半導体装置１の動作について説明する。
【００７１】
なお、電圧ＧＮＤ，ＶＮ，ＶＨ２，ＶＬ２，ＶＰ，ＶＤＤの関係は、ＧＮＤ＜ＶＮ＜ＶＨ２＜ＶＬ２＜ＶＰ＜ＶＤＤとなっている。本実施の形態では、接地電圧ＧＮＤが０Ｖ、電圧ＶＮが１Ｖ、電圧ＶＨ２が１．５Ｖ、電圧ＶＬ２が１．８Ｖ、電圧ＶＰが２．３Ｖ、電源電圧ＶＤＤが３．３Ｖ、また、電源電圧ＶＤＤ２が１．８Ｖである場合を例に説明する。なお、半導体装置１を構成する各トランジスタは、いずれもゲート酸化膜の耐圧がＶＤＤ（３．３Ｖ）よりも低い、例えば、ＶＤＤ２（１．８Ｖ）の低耐圧トランジスタである。
【００７２】
また、電圧ＶＨ１は、ノードＳＰＣが低電圧になることでノードＳＸＰが低電圧になった場合でも、トランジスタＰＩ２に印加される電圧がトランジスタＰＩ２の耐圧以下となるような値に設定される。例えば、電圧ＶＨ１は、ＧＮＤ〜ＶＤＤの範囲内の中間電圧のうち、電源電圧ＶＤＤからトランジスタＰＩ２の耐圧を引いた値に設定される。
【００７３】
また、電圧ＶＬ１は、ノードＳＮＣが高電圧になることでノードＳＸＮが高電圧になった場合でも、トランジスタＮＩ２への印加電圧が耐圧以下となるような値に設定される。例えば、電圧ＶＬ１は、ＧＮＤ〜ＶＤＤの範囲内の中間電圧のうち、接地電圧ＧＮＤにトランジスタＮＩ２の耐圧を足した値に設定される。
【００７４】
また、電圧ＶＰは、ノードＳＰＣの電圧と入力信号ＩＮ１，ＩＮ２の各電圧との電位差が小さくなることにより、トランジスタＰＡ１，ＰＢ１及びトランジスタＰＡ２，ＰＢ２がオフした場合でも、トランジスタＰＸ１，ＰＺ１及びトランジスタＰＸ２，ＰＺ２がオンに維持されるような電圧値に設定される。例えば、これらＰチャネル型ＭＯＳトランジスタの閾値電圧値に設定される。これにより、差動増幅回路１１の動作範囲の最大電圧値が設定される。
【００７５】
また、電圧ＶＨ２は、ノードＳＰＣが低電圧になることでトランジスタＰＸ１，ＰＢ１，ＰＸ２，ＰＢ２に電流が流れなくなった場合でも、トランジスタＰＸ１，ＰＢ１，ＰＸ２，ＰＢ２への印加電圧が耐圧以下となるような値に設定される。同様にして、電圧ＶＨ２は、ノードＳＰＣが低電圧になることでトランジスタＰＺ１，ＰＺ２に電流が流れなくなった場合でも、トランジスタＰＺ１，ＰＺ２への印加電圧が耐圧以下となるような値に設定される。
【００７６】
また、電圧ＶＮは、ノードＳＮＣの電圧と入力信号ＩＮ１，ＩＮ２の各電圧との電位差が小さくなることにより、トランジスタＮＡ１，ＮＢ１及びトランジスタＮＡ２，ＮＢ２がオフした場合でも、トランジスタＮＸ１，ＮＺ１及びトランジスタＮＸ２，ＮＺ２がオンに維持されるような電圧値に設定される。例えば、これらＮチャネル型ＭＯＳトランジスタの閾値電圧値に設定される。これにより、差動増幅回路１２の動作範囲の最小電圧値が設定される。
【００７７】
さらに、電圧ＶＬ２は、ノードＳＮＣが高電圧になることでトランジスタＮＸ１，ＮＢ１，ＮＸ２，ＮＢ２に電流が流れなくなった場合でも、トランジスタＮＸ１，ＮＢ１，ＮＸ２，ＮＢ２への印加電圧が耐圧以下となるような値に設定される。同様にして、電圧ＶＬ２は、ノードＳＮＣが高電位になることでトランジスタＮＺ１，ＮＺ２に電流が流れなくなった場合でも、トランジスタＮＺ１，ＮＺ２への印加電圧が耐圧以下となるような値に設定される。
【００７８】
（入力電圧が電圧ＧＮＤ〜ＶＮの範囲を示す場合における差動増幅回路１１の動作）
まず、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの範囲の低い電圧値を示す場合における、差動増幅回路１１の動作について説明する。
【００７９】
トランジスタＰＡ１，ＰＢ１，ＰＡ２，ＰＢ２は、電圧ＶＰよりも低い電圧ＧＮＤ〜ＶＮの範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオンしている。そのため、ノードＳＰＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧よりも高い値を示している。それに対し、トランジスタＰＸ１，ＰＺ１，ＰＸ２，ＰＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも高い値を示す電圧ＶＰがゲートに印加されているため、何れもオフしている。
【００８０】
トランジスタＰＡ１がオンしているため、ノードＳＰＣからトランジスタＰＡ１、抵抗素子ＲＰＡ１１，ＲＰＡ１２等を介して、接地電圧端子ＧＮＤに向けて電流が流れる。同様に、トランジスタＰＡ２がオンしているため、ノードＳＰＣからトランジスタＰＡ２、抵抗素子ＲＰＡ２１，ＲＰＡ２２等を介して、接地電圧端子ＧＮＤに向けて電流が流れる。それにより、ノードＳＰＣの電圧は低下する。ただし、トランジスタＰＡ１，ＰＡ２がオンし続けるためには、ノードＳＰＣの電圧は、トランジスタＰＡ１，ＰＡ２のゲート電圧（入力信号ＩＮ１，ＩＮ２の電圧）と同電圧以上である必要がある。また、抵抗素子ＲＰＡ１１，ＲＰＡ１２等を介して電流を流すため、ノードＳＰＣの電圧は出力端子ＯＰＡ１，ＯＰＡ２の電圧と同電圧以上である必要がある。そのため、ノードＳＰＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧に応じた電圧ＧＮＤ〜ＶＮの範囲の値を示す。
【００８１】
また、トランジスタＰＢ１，ＰＢ２がオンしているため、ノードＰＢＸ１，ＰＢＸ２の電圧はノードＳＰＣの電圧と同じ値（電圧ＧＮＤ〜ＶＮ）を示す。ここで、トランジスタＰＹ１，ＰＹ２は、ソース電圧（ノードＰＢＸ１，ＰＢＸ２の電圧）がゲート電圧（電圧ＶＨ２）よりも低いため、何れもオフする。それにより、出力端子ＯＰＢ１，ＯＰＢ２の電圧は、何れも接地電圧ＧＮＤレベルに固定される。
【００８２】
トランジスタＰＳ１，ＰＳ２は、接地電圧ＧＮＤレベルに固定された出力端子ＯＰＢ１，ＯＰＢ２の電圧がゲートに印加されているため、何れも低いオン抵抗を示している。なお、トランジスタＰＳ１，ＰＳ２のオン抵抗は、これらに並列接続された抵抗素子ＲＰＡ１２，ＲＰＡ２２の抵抗値よりも十分に低くなるように設定されている。したがって、トランジスタＰＡ１に流れる電流は、抵抗素子ＲＰＡ１１と、並列接続された抵抗素子ＲＰＡ１２及びオン抵抗の低いトランジスタＰＳ１と、に流れる。同様に、トランジスタＰＡ２に流れる電流は、抵抗素子ＲＰＡ２１と、並列接続された抵抗素子ＲＰＡ２２及びオン抵抗の低いトランジスタＰＳ２と、に流れる。
【００８３】
出力端子ＯＰＡ１の電圧は、トランジスタＰＡ１に流れる電流と、抵抗素子ＲＰＡ１１、ＲＰＡ１２の抵抗値及びトランジスタＰＳ１のオン抵抗と、によって決定される。また、出力端子ＯＰＡ２の電圧は、トランジスタＰＡ２に流れる電流と、抵抗素子ＲＰＡ２１，ＲＰＡ２２の抵抗値及びトランジスタＰＳ２のオン抵抗と、によって決定される。ここで、トランジスタＰＡ１，ＰＡ２のソース−ドレイン間に流れる電流は、トランジスタＰＡ１，ＰＡ２のゲートに印加される入力信号ＩＮ１，ＩＮ２の電圧に応じて変化する。そのため、出力端子ＯＰＡ１，ＯＰＡ２の電圧は、それぞれ入力信号ＩＮ１，ＩＮ２の電圧を増幅した結果であるということができる。
【００８４】
なお、出力端子ＯＰＡ１とトランジスタＰＺ１のゲート端子との間の電位差、及び、出力端子ＯＰＡ２とトランジスタＰＺ２のゲート端子との間の電位差が、オフ状態のトランジスタＰＺ１，ＰＺ２の耐圧を超えてしまうおそれがある。そこで、本実施の形態では、トランジスタＰＷ１，ＰＷ２を用いてトランジスタＰＺ１，ＰＺ２のドレイン電圧（ノードＰＡＷ１，ＰＡＷ２の電圧）を電圧ＶＨ２以上にクランプすることにより、トランジスタＰＺ１，ＰＺ２への印加電圧が耐圧以下となるように調整されている。
【００８５】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの範囲の電圧値を示す場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２を生成する。
【００８６】
（入力電圧が電圧ＧＮＤ〜ＶＮの範囲を示す場合における差動増幅回路１２の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの範囲の低い電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【００８７】
トランジスタＮＡ１，ＮＢ１，ＮＡ２，ＮＢ２は、電圧ＶＮよりも低い電圧ＧＮＤ〜ＶＮの範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオフしている。それに対し、トランジスタＮＸ１，ＮＺ１，ＮＸ２，ＮＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも高い値を示す電圧ＶＮがゲートに印加されているため、何れもオンしている。そのため、ノードＳＮＣの電圧は、電圧ＶＮよりも低い値を示している。
【００８８】
トランジスタＮＸ１，ＮＸ２がオンしているため、ノードＮＢＸ１，ＮＢＸ２の電圧はノードＳＮＣの電圧と同じ値（電圧ＧＮＤ〜ＶＮ）を示す。ここで、トランジスタＮＹ１，ＮＹ２は、ソース電圧（ノードＮＢＸ１，ＮＢＸ２の電圧）がゲート電圧（電圧ＶＬ２）よりも低いため、何れもオンする。それにより、抵抗素子ＲＮＢ１，ＲＮＢ２には電流が流れる。その結果、出力端子ＯＮＢ１，ＯＮＢ２は、電源電圧ＶＤＤよりも抵抗素子ＲＮＢ１，ＲＮＢ２による降下電圧分だけ低い電圧に固定される。
【００８９】
なお、トランジスタＮＳ１，ＮＳ２は、電源電圧ＶＤＤよりも抵抗素子ＲＮＢ１，ＲＮＢ２の降下電圧分だけ低い電圧に固定された出力端子ＯＮＢ１，ＯＮＢ２の電圧が印加されているため、何れも高いオン抵抗を示している。具体的には、トランジスタＮＳ１，ＮＳ２は、実質的にオフしている。
【００９０】
また、トランジスタＮＺ１，ＮＺ２がオンしているため、ノードＮＡＷ１，ＮＡＷ２の電圧はノードＳＮＣの電圧と同じ値（電圧ＧＮＤ〜ＶＮ）を示す。ここで、トランジスタＮＷ１，ＮＷ２は、ソース電圧（ノードＮＡＷ１，ＮＡＷ２の電圧）がゲート電圧（電圧ＶＬ２）よりも低いため、何れもオンする。それにより、電源電圧端子ＶＤＤから抵抗素子ＲＮＡ１２，ＲＮＡ１１及びトランジスタＮＷ１，ＮＺ１を介してノードＳＮＣに向けて電流が流れる。同様に、電源電圧端子ＶＤＤから抵抗素子ＲＮＡ２２，ＲＮＡ２１及びトランジスタＮＷ２，ＮＺ２を介してノードＳＮＣに向けて電流が流れる。
【００９１】
ここで、抵抗素子ＲＮＡ１２，ＲＮＡ２２は、抵抗素子ＲＮＡ１１，ＲＮＡ２１よりも抵抗値の高い素子により構成されている。そのため、出力端子ＯＮＡ１，ＯＮＡ２の電圧は、ノードＮＡＷ１，ＮＡＷ２と同電圧（電圧ＧＮＤ〜ＶＮ）に固定される。
【００９２】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの範囲の電圧値を示す場合、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２に関わらず、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２，ＯＮＢ１，ＯＮＢ２を生成する。なお、トランジスタＮＺ１，ＮＺ２は、それぞれ、差動対トランジスタＮＡ１，ＮＡ２への印加電圧を耐圧以下に抑制できればよいので、差動対トランジスタＮＡ１，ＮＡ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されてもよい。また、トランジスタＮＸ１，ＮＸ２は、それぞれ、差動対トランジスタＮＢ１，ＮＢ２への印加電圧を耐圧以下に抑制できればよいので、差動対トランジスタＮＢ１，ＮＢ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されてもよい。
【００９３】
（入力電圧が電圧ＶＮ〜ＶＨ２の範囲を示す場合における差動増幅回路１１の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す場合における、差動増幅回路１１の動作について説明する。
【００９４】
電圧ＶＮ〜ＶＨ２を示す入力信号ＩＮ１，ＩＮ２の電圧は、電圧ＶＰ，ＶＨ２よりも低い。そのため、このときの差動増幅回路１１の動作は、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの電圧値を示す場合と基本的に同じである。したがって、説明を省略する。
【００９５】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２を生成する。
【００９６】
（入力電圧が電圧ＶＮ〜ＶＨ２の範囲を示す場合における差動増幅回路１２の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【００９７】
トランジスタＮＡ１，ＮＢ１，ＮＡ２，ＮＢ２は、電圧ＶＮよりも高い電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオンしている。そのため、ノードＳＮＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧よりも低い値を示している。それに対し、トランジスタＮＸ１，ＮＺ１，ＮＸ２，ＮＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも低い値を示す電圧ＶＮがゲートに印加されているため、何れもオフしている。
【００９８】
トランジスタＮＢ１，ＮＢ２がオンしているため、ノードＮＢＸ１，ＮＢＸ２の電圧はノードＳＮＣの電圧と同じ値（電圧ＶＮ〜ＶＨ２）を示す。ここで、トランジスタＮＹ１，ＮＹ２は、ソース電圧（ノードＮＢＸ１，ＮＢＸ２の電圧）がゲート電圧（電圧ＶＬ２）よりも低いため、何れもオンする。それにより、電源電圧端子ＶＤＤから抵抗素子ＲＮＢ１、トランジスタＮＹ１及びトランジスタＮＢ１を介してノードＳＮＣに向けて電流が流れる。同様にして、電源電圧端子ＶＤＤから抵抗素子ＲＮＢ２、トランジスタＮＹ２及びトランジスタＮＢ２を介してノードＳＮＣに向けて電流が流れる。
【００９９】
出力端子ＯＮＢ１の電圧は、トランジスタＮＢ１に流れる電流と、抵抗素子ＲＮＢ１の抵抗値と、によって決定される。また、出力端子ＯＮＢ２の電圧は、トランジスタＮＢ２に流れる電流と、抵抗素子ＲＮＢ２の抵抗値と、によって決定される。ここで、トランジスタＮＢ１，ＮＢ２のソース−ドレイン間に流れる電流は、トランジスタＮＢ１，ＮＢ２のゲートに印加される入力信号ＩＮ１，ＩＮ２の電圧に応じて変化する。そのため、出力端子ＯＮＢ１，ＯＮＢ２の電圧は、それぞれ入力信号ＩＮ１，ＩＮ２の電圧を増幅した結果であるということができる。
【０１００】
トランジスタＮＳ１，ＮＳ２は、電源電圧ＶＤＤよりも低い値を示す出力端子ＯＮＢ１，ＯＮＢ２の電圧が印加されているため、何れも高いオン抵抗を示している。具体的には、トランジスタＮＳ１，ＮＳ２は、実質的にオフしている。したがって、トランジスタＮＡ１に流れる電流は、抵抗素子ＲＮＡ１２及び抵抗素子ＲＮＡ１１に流れる。同様に、トランジスタＮＡ１に流れる電流は、抵抗素子ＲＮＡ２２及び抵抗素子ＲＮＡ２１に流れる。
【０１０１】
ここで、抵抗素子ＲＮＡ１２，ＲＮＡ２２は、抵抗素子ＲＮＡ１１，ＲＮＡ２１よりも抵抗値の高い素子により構成されている。そのため、出力端子ＯＮＡ１，ＯＮＡ２の電圧は、何れもノードＳＮＣと同電圧に固定される。
【０１０２】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す場合、差動増幅回路１２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１０３】
（入力電圧が電圧ＶＨ２〜ＶＬ２の範囲を示す場合における差動増幅回路１１の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【０１０４】
トランジスタＰＡ１，ＰＢ１，ＰＡ２，ＰＢ２は、電圧ＶＰよりも低い電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオンしている。そのため、ノードＳＰＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧よりも高い値を示している。それに対し、トランジスタＰＸ１，ＰＺ１，ＰＸ２，ＰＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも高い値を示す電圧ＶＰがゲートに印加されているため、何れもオフしている。
【０１０５】
トランジスタＰＢ１，ＰＢ２がオンしているため、ノードＰＢＸ１，ＰＢＸ２の電圧は、ノードＳＰＣの電圧と同じ電圧ＶＨ２〜ＶＬ２の範囲の値を示す。ここで、トランジスタＰＹ１，ＰＹ２は、ソース電圧（ノードＰＢＸ１，ＰＢＸ２の電圧）がゲート電圧（電圧ＶＨ２）よりも高いため、何れもオンする。それにより、ノードＳＰＣからトランジスタＰＢ１，ＰＹ１及び抵抗素子ＲＰＢ１を介して接地電圧端子ＧＮＤに向けて電流が流れる。同様に、ノードＳＰＣからトランジスタＰＢ２，ＰＹ２及び抵抗素子ＲＰＢ２を介して接地電圧端子ＧＮＤに向けて電流が流れる。
【０１０６】
出力端子ＯＰＢ１の電圧は、トランジスタＰＢ１に流れる電流と、抵抗素子ＲＰＢ１の抵抗値と、によって決定される。また、出力端子ＯＰＢ２の電圧は、トランジスタＰＢ２に流れる電流と、抵抗素子ＲＰＢ２の抵抗値と、によって決定される。ここで、トランジスタＰＢ１，ＰＢ２のソース−ドレイン間に流れる電流は、トランジスタＰＢ１，ＰＢ２のゲートに印加される入力信号ＩＮ１，ＩＮ２の電圧に応じて変化する。そのため、出力端子ＯＰＢ１，ＯＰＢ２の電圧は、それぞれ入力信号ＩＮ１，ＩＮ２の電圧を増幅した結果であるということができる。
【０１０７】
トランジスタＰＳ１，ＰＳ２は、接地電圧ＧＮＤよりも高い値を示す出力端子ＯＰＢ１，ＯＰＢ２の電圧が印加されているため、何れも抵抗素子ＲＰＡ１２，ＲＰＡ２２の抵抗値よりも高いオン抵抗を示している。したがって、トランジスタＰＡ１に流れる電流は、抵抗素子ＲＰＡ１１と、並列接続された抵抗素子ＲＰＡ１２及びトランジスタＰＳ１と、に流れる。同様に、トランジスタＰＡ２に流れる電流は、抵抗素子ＲＰＡ２１と、並列接続された抵抗素子ＲＰＡ２２及びトランジスタＰＳ２と、に流れる。
【０１０８】
ここで、抵抗素子ＲＰＡ１２，ＲＰＡ２２は、抵抗素子ＲＰＡ１１，ＲＰＡ２１よりも抵抗値の高い素子により構成されている。また、トランジスタＰＳ１，ＰＳ２は、高いオン抵抗を示している。そのため、出力端子ＯＰＡ１，ＯＰＡ２の電圧は、何れもノードＳＰＣと同電圧に固定される。
【０１０９】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す場合、差動増幅回路１１は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＢ１，ＯＰＢ２を生成する。
【０１１０】
（入力電圧が電圧ＶＨ２〜ＶＬ２の範囲を示す場合における差動増幅回路１２の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【０１１１】
電圧ＶＨ２〜ＶＬ２を示す入力信号ＩＮ１，ＩＮ２の電圧は、電圧ＶＮよりも高く、かつ、電圧ＶＬ２よりも低い。そのため、このときの差動増幅回路１２の動作は、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の電圧値を示す場合と基本的に同じである。したがって、説明を省略する。
【０１１２】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す場合、差動増幅回路１２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１１３】
（入力電圧が電圧ＶＬ２〜ＶＰの範囲を示す場合における差動増幅回路１１の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの範囲の電圧値を示す場合における、差動増幅回路１１の動作について説明する。
【０１１４】
電圧ＶＬ２〜ＶＰを示す入力信号ＩＮ１，ＩＮ２の電圧は、電圧ＶＰよりも低く、かつ、電圧ＶＨ２よりも高い。そのため、このときの差動増幅回路１１の動作は、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の電圧値を示す場合と基本的に同じである。したがって、説明を省略する。
【０１１５】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの範囲の電圧値を示す場合、差動増幅回路１１は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＢ１，ＯＰＢ２を生成する。
【０１１６】
（入力電圧が電圧ＶＬ２〜ＶＰの範囲を示す場合における差動増幅回路１２の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの範囲の電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【０１１７】
トランジスタＮＡ１，ＮＢ１，ＮＡ２，ＮＢ２は、電圧ＶＮよりも高い電圧ＶＬ２〜ＶＰの範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオンしている。そのため、ノードＳＮＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧よりも低い値を示している。それに対し、トランジスタＮＸ１，ＮＺ１，ＮＸ２，ＮＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも低い値を示す電圧ＶＮがゲートに印加されているため、何れもオフしている。
【０１１８】
トランジスタＮＡ１がオンしているため、電源電圧端子ＶＤＤから抵抗素子ＲＮＡ１２，ＲＮＡ１１及びトランジスタＮＡ１等を介して、ノードＳＮＣに向けて電流が流れる。同様に、トランジスタＮＡ２がオンしているため、電源電圧端子ＶＤＤから抵抗素子ＲＮＡ２２，ＲＮＡ２１及びトランジスタＮＡ２等を介して、ノードＳＮＣに向けて電流が流れる。それにより、ノードＳＮＣの電圧は上昇する。ただし、トランジスタＮＡ１，ＮＡ２がオンし続けるためには、ノードＳＮＣの電圧は、トランジスタＮＡ１，ＮＡ２のゲート電圧（入力信号ＩＮ１，ＩＮ２の電圧）と同電圧以下である必要がある。また、抵抗素子ＲＮＡ１２，ＲＮＡ１１等を介して電流を流すため、ノードＳＮＣの電圧は出力端子ＯＮＡ１，ＯＮＡ２の電圧と同電圧以下である必要がある。そのため、ノードＳＮＣの電圧は、入力信号ＩＮ１，ＩＮ２の電圧に応じた電圧ＶＬ２〜ＶＰの範囲の値を示す。
【０１１９】
また、トランジスタＮＢ１，ＮＢ２がオンしているため、ノードＮＢＸ１，ＮＢＸ２の電圧はノードＳＮＣの電圧と同じ値（電圧ＶＬ２〜ＶＰ）を示す。例えば、ノードＮＢＸ１，ＮＢＸ２の電圧は、ノードＳＮＣと同電圧の１．８Ｖ〜２．３Ｖの範囲の値を示す。ここで、トランジスタＮＹ１，ＮＹ２は、ソース電圧（ノードＮＢＸ１，ＮＢＸ２の電圧）がゲート電圧（電圧ＶＬ２）よりも高いため、何れもオフする。それにより、出力端子ＯＮＢ１，ＯＮＢ２の電圧は、何れも電源電圧ＶＤＤレベルに固定される。
【０１２０】
トランジスタＮＳ１，ＮＳ２は、電源電圧ＶＤＤレベルに固定された出力端子ＯＮＢ１，ＯＮＢ２の電圧がゲートに印加されているため、何れも低いオン抵抗を示している。なお、トランジスタＮＳ１，ＮＳ２のオン抵抗は、これらに並列接続された抵抗素子ＲＮＡ１２，ＲＮＡ２２の抵抗値よりも十分に低くなるように設定されている。したがって、トランジスタＮＡ１に流れる電流は、並列接続された抵抗素子ＲＮＡ１２及びオン抵抗の低いトランジスタＮＳ１と、抵抗素子ＲＮＡ１１と、に流れる。同様に、トランジスタＮＡ２に流れる電流は、並列接続された抵抗素子ＲＮＡ２２及びオン抵抗の低いトランジスタＮＳ２と、抵抗素子ＲＮＡ２１と、に流れる。
【０１２１】
出力端子ＯＮＡ１の電圧は、トランジスタＮＡ１に流れる電流と、抵抗素子ＲＮＡ１１，ＲＮＡ１２の抵抗値及びトランジスタＮＳ１のオン抵抗と、によって決定される。また、出力端子ＯＮＡ２の電圧は、トランジスタＮＡ２に流れる電流と、抵抗素子ＲＮＡ２１，ＲＮＡ２２の抵抗値及びトランジスタＮＳ２のオン抵抗と、によって決定される。ここで、トランジスタＮＡ１，ＮＡ２のソース−ドレイン間に流れる電流は、トランジスタＮＡ１，ＮＡ２のゲートに印加される入力信号ＩＮ１，ＩＮ２の電圧に応じて変化する。そのため、出力端子ＯＮＡ１，ＯＮＡ２の電圧は、それぞれ入力信号ＩＮ１，ＩＮ２の電圧を増幅した結果であるということができる。
【０１２２】
なお、出力端子ＯＮＡ１とトランジスタＮＺ１のゲート端子との間の電位差、及び、出力端子ＯＮＡ２とトランジスタＮＺ２のゲート端子との間の電位差が、オフ状態のトランジスタＮＺ１，ＮＺ２の耐圧を超えてしまうおそれがある。そこで、本実施の形態では、トランジスタＮＷ１，ＮＷ２を用いてトランジスタＮＺ１，ＮＺ２のドレイン電圧（ノードＮＡＷ１，ＮＡＷ２の電圧）を耐圧ＶＬ２以下にクランプすることにより、トランジスタＮＺ１，ＮＺ２への印加電圧が耐圧以下となるように調整されている。
【０１２３】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの範囲の電圧値を示す場合、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１２４】
（入力電圧が電圧ＶＰ〜ＶＤＤの範囲を示す場合における差動増幅回路１１の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す場合における、差動増幅回路１１の動作について説明する。
【０１２５】
トランジスタＰＡ１，ＰＢ１，ＰＡ２，ＰＢ２は、電圧ＶＰよりも高い電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す入力信号ＩＮ１，ＩＮ２がゲートに印加されているため、何れもオフしている。それに対し、トランジスタＰＸ１，ＰＺ１，ＰＸ２，ＰＺ２は、入力信号ＩＮ１，ＩＮ２の電圧よりも低い値を示す電圧ＶＰがゲートに印加されているため、何れもオンしている。そのため、ノードＳＰＣの電圧は、電圧ＶＰよりも高い値を示している。
【０１２６】
トランジスタＰＸ１，ＰＸ２がオンしているため、ノードＰＢＸ１，ＰＢＸ２の電圧はノードＳＰＣの電圧と同じ値（電圧ＶＰ〜ＶＤＤ）を示す。ここで、トランジスタＰＹ１，ＰＹ２は、ソース電圧（ノードＰＢＸ１，ＰＢＸ２の電圧）がゲート電圧（電圧ＶＨ２）よりも高いため、何れもオンする。それにより、抵抗素子ＲＰＢ１，ＲＰＢ２には電流が流れる。その結果、出力端子ＯＰＢ１，ＯＰＢ２は、接地電圧ＧＮＤよりも抵抗素子ＲＰＢ１，ＲＰＢ２による降下電圧分だけ高い電圧に固定される。
【０１２７】
なお、トランジスタＰＳ１，ＰＳ２は、接地電圧ＧＮＤよりも抵抗ＲＰＢ１，ＲＰＢ２による降下電圧分だけ高い電圧に固定された出力端子ＯＰＢ１，ＯＰＢ２の電圧が印加されているため、何れも高いオン抵抗を示している。具体的には、トランジスタＰＳ１，ＰＳ２は、実質的にオフしている。
【０１２８】
また、トランジスタＰＺ１，ＰＺ２がオンしているため、ノードＰＡＷ１，ＰＡＷ２の電圧はノードＳＰＣの電圧と同じ値（電圧ＶＰ〜ＶＤＤ）を示す。ここで、トランジスタＰＷ１，ＰＷ２は、ソース電圧（ノードＰＡＷ１，ＰＡＷ２の電圧）がゲート電圧（電圧ＶＨ２）よりも高いため、何れもオンする。それにより、ノードＳＰＣからトランジスタＰＺ１，ＰＷ１及び抵抗素子ＲＰＡ１１，ＰＲＡ１２を介して接地電圧端子ＧＮＤに向けて電流が流れる。それにより、出力端子ＯＰＡ１の電圧が上昇して固定されるため、オフ状態のトランジスタＰＡ１のゲート−ドレイン間電圧は耐圧以下に抑制される。同様に、ノードＳＰＣからトランジスタＰＺ２，ＰＷ２及び抵抗素子ＲＰＡ２１，ＲＰＡ２２を介して接地電圧端子ＧＮＤに向けて電流が流れる。それにより、出力端子ＯＰＡ２の電圧が上昇して固定されるため、オフ状態のトランジスタＰＡ２のゲート−ドレイン間電圧は耐圧以下に抑制される。
【０１２９】
ここで、抵抗素子ＲＰＡ１２，ＲＰＡ２２は、抵抗素子ＲＰＡ１１，ＲＰＡ２１よりも抵抗値の高い素子により構成されている。そのため、出力端子ＯＰＡ１，ＯＰＡ２の電圧は、ノードＰＡＷ１，ＰＡＷ２と同電圧（電圧ＶＰ〜ＶＤＤ）に固定される。
【０１３０】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２に関わらず、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２，ＯＰＢ１，ＯＰＢ２を生成する。なお、トランジスタＰＺ１，ＰＺ２は、それぞれ、差動対トランジスタＰＡ１，ＰＡ２への印加電圧を耐圧以下に抑制できればよいので、差動対トランジスタＰＡ１，ＰＡ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されてもよい。また、トランジスタＰＸ１，ＰＸ２は、それぞれ、差動対トランジスタＰＢ１，ＰＢ２への印加電圧を耐圧以下に抑制できればよいので、差動対トランジスタＰＢ１，ＰＢ２のＷ／Ｌ比よりも低いＷ／Ｌ比となるように構成されてもよい。
【０１３１】
（入力電圧が電圧ＶＰ〜ＶＤＤの範囲を示す場合における差動増幅回路１２の動作）
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す場合における、差動増幅回路１２の動作について説明する。
【０１３２】
電圧ＶＰ〜ＶＤＤを示す入力信号ＩＮ１，ＩＮ２の電圧は、電圧ＶＮ，ＶＬ２よりも高い。そのため、このときの差動増幅回路１２の動作は、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの電圧値を示す場合と基本的に同じである。したがって、説明を省略する。
【０１３３】
要するに、入力信号ＩＮ１，ＩＮ２が電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す場合、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１３４】
なお、例えば、ノードＳＰＣの電圧には、以下に示す２種類の電圧のうち何れか高い方の電圧が採用される。まず、１種類目の電圧は、トランジスタＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２，ＰＸ１，ＰＸ２，ＰＺ１，ＰＺ２のそれぞれがオンするのに必要なゲート電圧に対するソース電圧である。例えば、あるトランジスタがオンするのに必要なゲート−ソース間電圧が０Ｖであると仮定すると、ノードＳＰＣの電圧には、当該トランジスタのソース電圧、即ち、当該トランジスタのゲート電圧の値が採用される。次に、２種類目の電圧は、トランジスタＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２，ＰＸ１，ＰＸ２，ＰＺ１，ＰＺ２のそれぞれがオンするのに必要なドレイン電圧に対するソース電圧である。このドレイン電圧は、例えば、抵抗素子の抵抗値及び抵抗素子に流れる電流によって決まる。
【０１３５】
図５は、差動入力信号ＩＮ１，ＩＮ２の電圧範囲と、差動増幅回路１１の各ノードの電圧と、の関係を示す図である。図５にも示すように、差動増幅回路１１では、入力信号ＩＮ１，ＩＮ２の電圧に応じて、差動対トランジスタＰＡ１，ＰＡ２、差動対トランジスタＰＢ１，ＰＢ２、差動対トランジスタＰＸ１，ＰＸ２、及び、差動対トランジスタＰＺ１，ＰＺ２のそれぞれのソースに接続されたノードＳＰＣの電圧が変動している。そして、このノードＳＰＣの電圧範囲に応じて（換言すると、差動入力信号ＩＮ１，ＩＮ２の電圧範囲に応じて）、第１差動増幅部ＰＴＡ１，ＰＴＡ２及び第２差動増幅部ＰＴＢ１，ＰＴＢ２の何れかに増幅動作が切り替わっている。
【０１３６】
図６は、差動入力信号ＩＮ１，ＩＮ２の電圧範囲と、差動増幅回路１２の各ノードの電圧と、の関係を示す図である。図６にも示すように、差動増幅回路１２では、入力信号ＩＮ１，ＩＮ２の電圧に応じて、差動対トランジスタＮＡ１，ＮＡ２、差動対トランジスタＮＢ１，ＮＢ２、差動対トランジスタＮＸ１，ＮＸ２、及び、差動対トランジスタＮＺ１，ＮＺ２のそれぞれのソースに接続されたノードＳＮＣの電圧が変動している。そして、このノードＳＮＣの電圧範囲に応じて（換言すると、差動入力信号ＩＮ１，ＩＮ２の電圧範囲に応じて）、第３差動増幅部ＮＴＡ１，ＮＴＡ２及び第２差動増幅部ＮＴＢ１，ＮＴＢ２の何れかに増幅動作が切り替わっている。
【０１３７】
図７は、各差動増幅部による差動動作範囲を示す図である。図７に示すように、入力信号ＩＮ１，ＩＮ２の全電圧範囲において、何れかの差動増幅部が差動動作を行っている。つまり、入力信号ＩＮ１，ＩＮ２の電圧が広範囲にわたって増幅されている。
【０１３８】
（合成回路１３の動作）
続いて、合成回路１３の動作について説明する。
【０１３９】
まず、入力信号ＩＮ１，ＩＮ２が電圧ＧＮＤ〜ＶＮの範囲の電圧値を示す場合における合成回路１３の動作について説明する。この場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２を生成している。また、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２に関わらず、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２，ＯＮＢ１，ＯＮＢ２を生成している。
【０１４０】
このとき、トランジスタＰＣ１，ＰＣ２，ＰＤ１，ＰＤ２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２，ＯＮＢ１，ＯＮＢ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。また、トランジスタＮＤ１，ＮＤ２は、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２がそれぞれゲートに印加されるため、何れもオフする。それに対し、トランジスタＮＣ１，ＮＣ２は、差動信号ＯＰＡ１，ＯＰＡ２がそれぞれゲートに印加されるため、差動動作を行う。それにより、出力端子ＯＵＴ１，ＯＵＴ２から合成回路１３の外部に差動信号が出力される。
【０１４１】
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＮ〜ＶＨ２の範囲の電圧値を示す場合における合成回路１３の動作について説明する。この場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２を生成する。また、差動増幅回路１２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１４２】
このとき、トランジスタＰＣ１，ＰＣ２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。また、トランジスタＮＤ１，ＮＤ２は、接地電圧ＧＮＤレベルに固定された出力信号ＯＰＢ１，ＯＰＢ２がそれぞれゲートに印加されるため、何れもオフする。それに対し、トランジスタＰＤ１，ＰＤ２は、差動信号ＯＮＢ１，ＯＮＢ２がそれぞれゲートに印加されるため、差動動作を行う。また、トランジスタＮＣ１，ＮＣ２は、差動信号ＯＰＡ１，ＯＰＡ２がそれぞれゲートに印加されるため、差動動作を行う。それにより、出力端子ＯＵＴ１，ＯＵＴ２から合成回路１３の外部に差動信号が出力される。
【０１４３】
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＨ２〜ＶＬ２の範囲の電圧値を示す場合における合成回路１３の動作について説明する。この場合、差動増幅回路１１は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＢ１，ＯＰＢ２を生成する。また、差動増幅回路１２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１４４】
このとき、トランジスタＰＣ１，ＰＣ２は、所定電圧に固定された出力信号ＯＮＡ１，ＯＮＡ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。また、トランジスタＮＣ１，ＮＣ２は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。それに対し、トランジスタＰＤ１，ＰＤ２は、差動信号ＯＮＢ１，ＯＮＢ２がそれぞれゲートに印加されるため、差動動作を行う。また、トランジスタＮＤ１，ＮＤ２は、差動信号ＯＰＢ１，ＯＰＢ２がそれぞれゲートに印加されるため、差動動作を行う。それにより、出力端子ＯＵＴ１，ＯＵＴ２から合成回路１３の外部に差動信号が出力される。
【０１４５】
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＬ２〜ＶＰの範囲の電圧値を示す場合における合成回路１３の動作について説明する。この場合、差動増幅回路１１は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２を生成し、かつ、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＰＢ１，ＯＰＢ２を生成する。また、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１４６】
このとき、トランジスタＰＤ１，ＰＤ２は、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２がそれぞれゲートに印加されるため、何れもオフする。また、トランジスタＮＣ１，ＮＣ２は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。それに対し、トランジスタＰＣ１，ＰＣ２は、差動信号ＯＮＡ１，ＯＮＡ２がそれぞれゲートに印加されるため、差動動作を行う。また、トランジスタＮＤ１，ＮＤ２は、差動信号ＯＰＢ１，ＯＰＢ２がそれぞれゲートに印加されるため、差動動作を行う。それにより、出力端子ＯＵＴ１，ＯＵＴ２から合成回路１３の外部に差動信号が出力される。
【０１４７】
続いて、入力信号ＩＮ１，ＩＮ２が電圧ＶＰ〜ＶＤＤの範囲の電圧値を示す場合における合成回路１３の動作について説明する。この場合、差動増幅回路１１は、入力信号ＩＮ１，ＩＮ２に関わらず、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２，ＯＰＢ１，ＯＰＢ２を生成する。また、差動増幅回路１２は、入力信号ＩＮ１，ＩＮ２の電圧を増幅した出力信号ＯＮＡ１，ＯＮＡ２を生成し、かつ、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２を生成する。
【０１４８】
このとき、トランジスタＰＤ１，ＰＤ２は、電源電圧ＶＤＤレベルに固定された出力信号ＯＮＢ１，ＯＮＢ２がそれぞれゲートに印加されるため、何れもオフする。また、トランジスタＮＣ１，ＮＣ２，ＮＤ１，ＮＤ２は、所定電圧に固定された出力信号ＯＰＡ１，ＯＰＡ２，ＯＰＢ１，ＯＰＢ２がそれぞれゲートに印加されるため、何れもオンしてはいるが、差動動作を行わない。それに対し、トランジスタＰＣ１，ＰＣ２は、差動信号ＯＮＡ１，ＯＮＡ２がそれぞれゲートに印加されるため、差動動作を行う。それにより、出力端子ＯＵＴ１，ＯＵＴ２から合成回路１３の外部に差動信号が出力される。
【０１４９】
図８は、入力信号ＩＮ１，ＩＮ２の電圧範囲と、合成回路１３に設けられた各差動対トランジスタの状態と、の関係を示す図である。図８に示すように、入力信号ＩＮ１，ＩＮ２の全電圧範囲において、何れかの差動対トランジスタが差動動作を行っている。つまり、入力信号ＩＮ１，ＩＮ２の電圧が広範囲にわたって増幅されている。
【０１５０】
なお、定電圧ＶＮＧの電圧値、及び、抵抗素子ＲＰＡ１１，ＲＰＡ１２，ＲＰＡ２１，ＲＰＡ２２の抵抗値は、出力信号ＯＰＡ１，ＯＰＡ２が接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタの耐圧との間の範囲の電圧値を示すように調整されている。また、定電圧ＶＮＧの電圧値、及び、抵抗素子ＲＰＢ１，ＲＰＢ２の抵抗値は、出力信号ＯＰＢ１，ＯＰＢ２が接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタの耐圧との間の範囲の電圧値を示すように調整されている。
【０１５１】
また、出力信号ＯＮＡ１，ＯＮＡ２の電圧は、定電圧ＶＰＧの電圧値、及び、抵抗素子ＲＮＡ１１，ＲＮＡ１２，ＲＮＡ２１，ＲＮＡ２２の抵抗値を調整することにより、電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタの耐圧との間の範囲内の値を示すように調整されている。出力信号ＯＮＢ１，ＯＮＢ２の電圧は、定電圧ＶＰＧの電圧値、及び、抵抗素子ＲＮＢ１，ＲＮＢ２の抵抗値を調整することにより、電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタの耐圧との間の範囲内の値を示すように調整されている。
【０１５２】
それにより、合成回路１３に設けられた各トランジスタへの印加電圧を耐圧以下にすることができる。つまり、合成回路１３に設けられた各トランジスタの破壊を防ぐことができる。
【０１５３】
このように、本実施の形態にかかる半導体装置１において、差動増幅回路１１は、差動入力信号が電圧範囲ＧＮＤ〜ＶＨ２を示す場合に増幅を行う第１差動増幅部ＰＴＡ１，ＰＴＡ２と、差動入力信号が第２電圧範囲ＶＨ２〜ＶＰを示す場合に増幅を行う第２差動増幅部ＰＴＢ１，ＰＴＢ２と、を備えるとともに、差動入力信号が電圧範囲ＶＰ〜ＶＤＤを示す場合に、第１及び第２差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる保護トランジスタＰＸ１，ＰＸ２，ＰＺ１，ＰＺ２等を備える。また、差動増幅回路１２は、差動入力信号が電圧範囲ＶＬ２〜ＶＤＤを示す場合に増幅を行う第３差動増幅部ＮＴＡ１，ＮＴＡ２と、差動入力信号が電圧範囲ＶＮ〜ＶＬ２を示す場合に増幅を行う第４差動増幅部ＮＴＢ１，ＮＴＢ２と、を備えるとともに、差動入力信号が電圧範囲ＧＮＤ〜ＶＮを示す場合に、第３及び第４差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる保護トランジスタＮＸ１，ＮＸ２，ＮＺ１，ＮＺ２等を備える。
【０１５４】
それにより、本実施の形態にかかる半導体装置１は、様々なインターフェース規格の差動入力信号を広範囲にわたって増幅することができる。ここで、本実施の形態にかかる半導体装置１では、各差動対トランジスタに耐圧を超える電圧が印加されるおそれがある場合には、トランジスタＰＸ１，ＰＺ１等の保護トランジスタを用いて各差動対トランジスタのソース−ドレイン間を導通させることにより、各差動対トランジスタへの印加電圧を耐圧以下に抑制することができる。なお、トランジスタＰＸ１，ＰＺ１等は、各差動対トランジスタへの印加電圧を耐圧以下に抑制できればよいので、各差動対トランジスタのＷ／Ｌ比（Ｗ：チャネル幅、Ｌ：チャネル長）よりも低いＷ／Ｌ比となるように構成されていてもよい。
【０１５５】
（特許文献３の構成と本実施の形態の構成との比較）
特許文献３に開示された差動入力回路は、バイアス回路と、第１及び第２クランプ回路と、折り返しカスコード増幅回路と、を備える。
【０１５６】
バイアス回路は、バイアス電圧ＢＩＡＳ１〜ＢＩＡＳ４を生成する。なお、ＢＩＡＳ１＜ＢＩＡＳ２＜ＢＩＡＳ３＜ＢＩＡＳ４の関係が成り立っている。第１及び第２クランプ回路は、電圧範囲ＧＮＤ〜ＶＤＤの差動入力信号ＩＮ＋，ＩＮ−から、電圧範囲ＧＮＤ〜ＢＩＡＳ３の信号ＩＮＬ＋，ＩＮＬ−を生成するとともに、電圧範囲ＢＩＡＳ２〜ＶＤＤの信号ＩＮＨ＋，ＩＮＨ−を生成する。折り返しカスコード増幅回路は、第１及び第２クランプ回路のそれぞれの出力から、差動出力信号ＯＵＴ＋，ＯＵＴ−を出力する。
【０１５７】
より具体的には、折り返しカスコード増幅回路は、信号ＩＮＬ＋，ＩＮＬ−がゲートに印加される一対のＮチャネル型の差動対トランジスタを含む第１入力部と、信号ＩＮＨ＋，ＩＮＨ−がゲートに印加されるＰチャネル型の差動対トランジスタを含む第２入力部と、第１及び第２入力部の出力結果に基づいて増幅を行う折り返しカスコード増幅部と、を有する。
【０１５８】
ここで、図１３に示すように、第１入力部の差動対トランジスタは、電圧範囲ＧＮＤ〜ＢＩＡＳ３の信号ＩＮＬ＋，ＩＮＬ−のうち、電圧ＶＴＮ〜ＢＩＡＳ３の範囲のみ増幅動作を行うことができる。なお、ＶＴＮは、ＮチャネルＭＯＳトランジスタの閾値電圧を表している。また、図１４に示すように、第２入力部の差動対トランジスタは、電圧範囲ＢＩＡＳ２〜ＶＤＤの信号ＩＮＨ＋，ＩＮＨ−のうち、電圧ＢＩＡＳ２〜ＶＤＤ−ＶＴＰの範囲のみ増幅動作を行うことができる。なお、ＶＴＰは、ＰチャネルＭＯＳトランジスタの閾値電圧を表している。つまり、第１入力部と第２入力部を合わせても、電圧範囲ＧＮＤ〜ＶＤＤの差動入力信号ＩＮ＋，ＩＮ−のうち、電圧ＶＴＮ〜ＶＤＤ−ＶＴＰの範囲しか増幅動作を行うことができない。換言すると、この差動入力回路は、差動入力信号ＩＮ＋，ＩＮ−を広範囲にわたって増幅することができない。
【０１５９】
それに対し、本実施の形態にかかる半導体装置１は、特許文献３に開示された構成の場合と異なり、様々なインターフェース規格の差動入力信号を広範囲にわたって増幅することができる。
【０１６０】
＜実施の形態２＞
図９は、実施の形態２にかかる半導体装置２に設けられた差動増幅回路２１の構成例を示す回路図である。図１０は、実施の形態２にかかる半導体装置２に設けられた差動増幅回路２２の構成例を示す回路図である。差動増幅回路２１，２２は、それぞれ半導体装置１における差動増幅回路１１，１２に対応する。半導体装置２のその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【０１６１】
まず、図９に示すように、差動増幅回路２１は、差動増幅回路１１と比較して、出力端子ＯＰＡ１，ＯＰＡ２間に設けられた抵抗素子ＲＰＸＡ０と、出力端子ＯＰＢ１，ＯＰＢ２間に設けられた抵抗素子ＲＰＸＢ０と、をさらに備える。差動増幅回路２１のその他の構成については、差動増幅回路１１の場合と同様であるため、その説明を省略する。
【０１６２】
また、図１０に示すように、差動増幅回路２２は、差動増幅回路１２と比較して、出力端子ＯＮＡ１，ＯＮＡ２間に設けられた抵抗素子ＲＮＸＡ０と、出力端子ＯＮＢ１，ＯＮＢ２間に設けられた抵抗素子ＲＮＸＢ０と、をさらに備える。差動増幅回路２２のその他の構成については、差動増幅回路１２の場合と同様であるため、その説明を省略する。
【０１６３】
このように、半導体装置２は、差動増幅回路２１の各差動出力端子間に抵抗素子を設けることにより、当該各差動出力端子から出力される差動出力信号の振幅のばらつきを抑制することができる。同様に、半導体装置２は、差動増幅回路２２の各差動出力端子間に抵抗素子を設けることにより、当該各差動出力端子から出力される差動出力信号の振幅のばらつきを抑制することができる。
【０１６４】
＜実施の形態３＞
図１１は、実施の形態３にかかる半導体装置３に設けられた差動増幅回路３１の構成例を示す回路図である。図１２は、実施の形態３にかかる半導体装置３に設けられた差動増幅回路３２の構成例を示す回路図である。差動増幅回路３１，３２は、それぞれ半導体装置１における差動増幅回路１１，１２に対応する。半導体装置３のその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【０１６５】
まず、図１１に示すように、差動増幅回路３１は、差動増幅回路１１と比較して、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＰＩ４〜ＰＩ５からなる定電流回路をさらに備える。トランジスタＰＩ４〜ＰＩ６は、電源電圧端子ＶＤＤと、ノードＳＰＣと、の間に直列に設けられ、それぞれのゲートに定電圧ＶＰＧ、電圧ＶＨ１、及び、ノードＳＰＣの電圧が印加されている。差動増幅回路３１のその他の構成については、差動増幅回路１１の場合と同様であるため、その説明を省略する。
【０１６６】
また、図１２に示すように、差動増幅回路３２は、差動増幅回路１２と比較して、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＮＩ４〜ＮＩ５からなる定電流回路をさらに備える。トランジスタＮＩ４〜ＮＩ６は、接地電圧端子ＧＮＤと、ノードＳＮＣと、の間に直列に設けられ、それぞれのゲートに定電圧ＶＮＧ、電圧ＶＬ１、及び、ノードＳＮＣの電圧が印加されている。差動増幅回路３２のその他の構成については、差動増幅回路１２の場合と同様であるため、その説明を省略する。
【０１６７】
差動増幅回路１１では、差動出力信号ＯＰＡ１，ＯＰＡ２が低電位で振幅するため、各トランジスタＰＡ１，ＰＡ２のドレイン−ソース間電圧が大きくなりやすく、その結果、ショートチャネル効果により、差動出力信号ＯＰＡ１，ＯＰＡ２の振幅が差動出力信号ＯＰＢ１，ＯＰＢ２の振幅よりも小さくなってしまう可能性がある。そこで、差動増幅回路３１では、第１差動増幅部ＰＴＡ１，ＰＴＡ２による差動増幅時、即ち、入力信号ＩＮ１，ＩＮ２の電圧が電圧ＶＨ２以下になってノードＳＰＣの電圧が低下した場合に、トランジスタＰＩ６をオフからオンに切り替えることによって、ノードＳＰＣに供給される定電流を増加させている。それにより、トランジスタＰＡ１，ＰＡ２のそれぞれに流れる電流の差分が大きくなるため、差動出力信号ＯＰＡ１，ＯＰＡ２の振幅を大きくすることができる。
【０１６８】
差動増幅回路１２では、差動出力信号ＯＮＡ１，ＯＮＡ２が高い電位で振幅するため、各トランジスタＮＡ１，ＮＡ２のドレイン−ソース間電圧が大きくなりやすく、その結果、ショートチャネル効果により、差動出力信号ＯＮＡ１，ＯＮＡ２の振幅が差動出力信号ＯＮＢ１，ＯＮＢ２の振幅よりも小さくなってしまう可能性がある。そこで、差動増幅回路３２では、第１差動増幅部ＮＴＡ１，ＮＴＡ２による差動増幅時、即ち、入力信号ＩＮ１，ＩＮ２の電圧が電圧ＶＬ２以上になってノードＳＮＣの電圧が上昇した場合に、トランジスタＮＩ６をオフからオンに切り替えることによって、ノードＳＮＣから接地電圧端子ＧＮＤに流れる定電流を増加させている。それにより、トランジスタＮＡ１，ＮＡ２のそれぞれに流れる電流の差分が大きくなるため、差動出力信号ＯＮＡ１，ＯＮＡ２の振幅を大きくすることができる。
【０１６９】
なお、定電流回路の構成は、上述の構成に限られず、同等の機能を有する他の構成に適宜変更可能である。
【０１７０】
以上のように、上記実施の形態１〜３にかかる半導体装置において、Ｐチャネル型の差動増幅回路（１１，２１，３１）は、差動入力信号が電圧範囲ＧＮＤ〜ＶＨ２を示す場合に増幅を行う第１差動増幅部ＰＴＡ１，ＰＴＡ２と、差動入力信号が第２電圧範囲ＶＨ２〜ＶＰを示す場合に増幅を行う第２差動増幅部ＰＴＢ１，ＰＴＢ２と、を備えるとともに、差動入力信号が電圧範囲ＶＰ〜ＶＤＤを示す場合に、第１及び第２差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる保護トランジスタＰＸ１，ＰＸ２，ＰＺ１，ＰＺ２等を備える。また、差動増幅回路１２は、差動入力信号が電圧範囲ＶＬ２〜ＶＤＤを示す場合に増幅を行う第３差動増幅部ＮＴＡ１，ＮＴＡ２と、差動入力信号が電圧範囲ＶＮ〜ＶＬ２を示す場合に増幅を行う第４差動増幅部ＮＴＢ１，ＮＴＢ２と、を備えるとともに、差動入力信号が電圧範囲ＧＮＤ〜ＶＮを示す場合に、第３及び第４差動増幅部に含まれる各差動対トランジスタのソース及びドレイン間を導通させる保護トランジスタＮＸ１，ＮＸ２，ＮＺ１，ＮＺ２等を備える。
【０１７１】
それにより、上記実施の形態１〜３にかかる半導体装置は、様々なインターフェース規格の差動入力信号を広範囲にわたって増幅することができる。ここで、上記実施の形態１〜３にかかる半導体装置では、各差動対トランジスタに耐圧を超える電圧が印加される恐れがある場合には、トランジスタＰＸ１，ＰＺ１等の保護トランジスタを用いて各差動対トランジスタのソース−ドレイン間を導通させることにより、各差動対トランジスタへの印加電圧を耐圧以下に抑制することができる。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１７３】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【符号の説明】
【０１７４】
１〜３  半導体装置
１１，２１，３１  差動増幅回路
１２，２２，３２  差動増幅回路
１３  合成回路
１１１，１２１  定電圧源
Ｉ１，Ｉ２  定電流源
ＮＡ１，ＮＡ２  トランジスタ
ＮＢ１，ＮＢ２  トランジスタ
ＮＣ１，ＮＣ２  トランジスタ
ＮＤ１，ＮＤ２  トランジスタ
ＮＩ１〜ＮＩ６  トランジスタ
ＮＳ１，ＮＳ２  トランジスタ
ＮＷ１，ＮＷ２  トランジスタ
ＮＸ１，ＮＸ２  トランジスタ
ＮＹ１，ＮＹ２  トランジスタ
ＮＺ１，ＮＺ２  トランジスタ
ＮＡＷ１，ＮＡＷ２  ノード
ＮＡＸ１，ＮＡＸ２  ノード
ＮＢＸ１，ＮＢＸ２  ノード
ＯＮＡ１，ＯＮＡ２  出力端子
ＯＮＢ１，ＯＮＢ２  出力端子
ＯＰＡ１，ＯＰＡ２  出力端子
ＯＰＢ１，ＯＰＢ２  出力端子
ＰＩ１〜ＰＩ６  トランジスタ
ＰＡ１，ＰＡ２  トランジスタ
ＰＢ１，ＰＢ２  トランジスタ
ＰＳ１，ＰＳ２  トランジスタ
ＰＷ１，ＰＷ２  トランジスタ
ＰＸ１，ＰＸ２  トランジスタ
ＰＹ１，ＰＹ２  トランジスタ
ＰＺ１，ＰＺ２  トランジスタ
ＰＡＷ１，ＰＡＷ２  ノード
ＰＡＸ１，ＰＡＸ２  ノード
ＰＢＸ１，ＰＢＸ２  ノード
ＰＣ１，ＰＣ２  トランジスタ
ＰＤ１，ＰＤ２  トランジスタ
ＰＩ３０，ＮＩ３０  トランジスタ
ＲＥ１１〜ＲＥ１４  抵抗素子
ＲＥ２１〜ＲＥ２４  抵抗素子
ＲＮＡ１１，ＲＮＡ１２，ＲＮＡ２１，ＲＮＡ２２  抵抗素子
ＲＮＢ１，ＲＮＢ２  抵抗素子
ＲＰＡ１１，ＲＰＡ１２，ＲＰＡ２１，ＲＰＡ２２  抵抗素子
ＲＰＢ１，ＲＰＢ２  抵抗素子
ＲＮＸＡ０，ＲＮＸＢ０  抵抗素子
ＲＰＸＡ０，ＲＰＸＢ０  抵抗素子
ＳＰＣ，ＳＮＣ  ノード
ＳＸＰ，ＳＸＮ  ノード
【図１】
2019012949.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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