(57)【要約】【課題】炭化珪素半導体基板の裏面を削ること無しに炭化珪素半導体基板を薄くして、素子性能を向上させることができる炭化珪素半導体装置の製造方法を提供する。【解決手段】複数の空洞２０を内部に有する炭化珪素半導体基体３０を形成し、炭化珪素半導体基体３０上に炭化珪素半導体素子２２を形成し、炭化珪素半導体素子２２を炭化珪素半導体基体３０から切り出す。また、炭化珪素半導体素子２２の面積が空洞２０の面積より小さくなるように、空洞２０上に炭化珪素半導体素子２２を形成する。また、炭化珪素半導体基体３０を切断する切断面Ｄが空洞２０内を通る。【選択図】図１６
2019012801.tif 000002
【特許請求の範囲】
【請求項１】
複数の空洞を内部に有する炭化珪素半導体基体を形成する第１工程と、
前記炭化珪素半導体基体上に炭化珪素半導体素子を形成する第２工程と、
前記炭化珪素半導体素子を前記炭化珪素半導体基体から切り出す第３工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１工程は、前記炭化珪素半導体基体の一方の主面側から形成した複数のトレンチ同士を連結させて空洞を形成する工程であって、
複数の前記トレンチの長手方向が、前記炭化珪素半導体基体の結晶軸方向＜１１−２０＞から、前記炭化珪素半導体基体に設けられたオリエンテーションフラットの形成保証精度に基づく所定角度以上ずれた方向になる複数の前記トレンチを前記炭化珪素半導体基体の一方の主面側から形成する第１１工程と、
前記第１１工程の後、エッチング効果のあるガスと炭化珪素膜の原料となるガスとを含むガス雰囲気下での熱処理によって、前記炭化珪素半導体基体の一方の主面側に前記炭化珪素膜を成膜するとともに、複数の前記トレンチの側壁をエッチングすることにより前記空洞を形成する第１２工程と、
を含むことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２工程では、前記炭化珪素半導体素子の面積が前記空洞の面積より小さくなるように、前記空洞上に前記炭化珪素半導体素子を形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第３工程では、前記炭化珪素半導体基体を切断する切断面が前記空洞内を通ることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記炭化珪素半導体基体と平行な方向の前記空洞の幅は、１０μｍ以上５ｍｍ以下であり、前記空洞の高さは、１μｍ以上２０μｍ以下であり、前記幅と前記高さと直交する方向の前記空洞の奥行きは、１０μｍ以上５ｍｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第３工程より後に、
前記切り出した炭化珪素半導体素子に裏面電極を形成する第４工程をさらに含むことを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第４工程では、前記炭化珪素半導体基体の前記空洞と接する面に前記裏面電極を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【０００３】
また、炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
【０００４】
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
【０００５】
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１９は、従来の炭化珪素半導体装置の構造を示す断面図である。図１９に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体のおもて面（ｐ型エピタキシャル層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型エピタキシャル層２およびｐ型エピタキシャル層６となる各炭化珪素層を順にエピタキシャル成長させてなる。符号７、９〜１１、１３、１５は、それぞれｎ++型ソース領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
【０００６】
また、内部に空洞を有するＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）構造を備えた半導体装置が公知である。例えば、ＳＯＮ構造を構成する上部のシリコン層が、圧力センサのホイートストンブリッジを構成する抵抗を含むダイアフラムとなり、その周りにＩＣ回路などを形成した半導体装置が公知である（例えば、特許文献１参照）。また、半導体基板表面の素子分離絶縁膜により区分された領域に半導体素子を形成した半導体装置であって、素子分離絶縁膜により区分された領域の基板内部には、表面から略一定の深さに扁平状の空洞が形成されている半導体装置が公知である（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１２０７２９号公報
【特許文献２】特開２００３−３３２５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、ｎ+型炭化珪素基板１として、四層周期六方晶の炭化珪素（４Ｈ−ＳｉＣ）が用いられる。４Ｈ−ＳｉＣ基板上に炭化珪素半導体素子を作成する場合、通常は３５０μｍ〜４００μｍの厚さの基板上に作成される。縦型デバイス（例えばトレンチＭＯＳＦＥＴ）では、図１９の矢印Ａの方向に電流が流れる。このため、４Ｈ−ＳｉＣ基板の厚さが全体に占める抵抗を増大させる原因になっている。
【０００９】
基板の抵抗を小さくすることで素子性能の向上を図れるため、裏面から基板を研磨等で削り、基板を薄くして基板の抵抗を低減する技術が用いられる。しかし、薄くするにも強度的な限界があり、研削可能な量にも限界があり、基板破損の可能性の増大や、製造工程での取扱いも困難になる。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体基板の裏面を削ること無しに炭化珪素半導体基板を薄くして、素子性能を向上させることができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、複数の空洞を内部に有する炭化珪素半導体基体を形成する第１工程を行う。次に、前記炭化珪素半導体基体上に炭化珪素半導体素子を形成する第２工程を行う。次に、前記炭化珪素半導体素子を前記炭化珪素半導体基体から切り出す第３工程を行う。
【００１２】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程は、前記炭化珪素半導体基体の一方の主面側から形成した複数のトレンチ同士を連結させて空洞を形成する工程であって、複数の前記トレンチの長手方向が、前記炭化珪素半導体基体の結晶軸方向＜１１−２０＞から、前記炭化珪素半導体基体に設けられたオリエンテーションフラットの形成保証精度に基づく所定角度以上ずれた方向になる複数の前記トレンチを前記炭化珪素半導体基体の一方の主面側から形成する第１１工程と、前記第１１工程の後、エッチング効果のあるガスと炭化珪素膜の原料となるガスとを含むガス雰囲気下での熱処理によって、前記炭化珪素半導体基体の一方の主面側に前記炭化珪素膜を成膜するとともに、複数の前記トレンチの側壁をエッチングすることにより前記空洞を形成する第１２工程と、を含むことを特徴とする。
【００１３】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記炭化珪素半導体素子の面積が前記空洞の面積より小さくなるように、前記空洞上に前記炭化珪素半導体素子を形成することを特徴とする。
【００１４】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記炭化珪素半導体基体を切断する切断面が前記空洞内を通ることを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素半導体基体と平行な方向の前記空洞の幅は、１０μｍ以上５ｍｍ以下であり、前記空洞の高さは、１μｍ以上２０μｍ以下であり、前記幅と前記高さと直交する方向の前記空洞の奥行きは、１０μｍ以上５ｍｍ以下であることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程より後に、前記切り出した炭化珪素半導体素子に裏面電極を形成する第４工程をさらに含むことを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記炭化珪素半導体基体の前記空洞と接する面に前記裏面電極を形成することを特徴とする。
【００１８】
上述した発明によれば、空洞を有する炭化珪素基体上に炭化珪素半導体装置を製造している。これにより、裏面から炭化珪素基板を削り、薄いウエハとして用いる場合より、更に厚さが薄い炭化珪素半導体装置を製造できる。このため、炭化珪素素子の抵抗を下げることができ、炭化珪素半導体装置のオン抵抗を低減できる。
【００１９】
また、炭化珪素半導体装置の製造プロセス中では、炭化珪素基体は十分な厚さがあり、炭化珪素基体の強度も確保され、破損の心配が少なく、ウエハの取扱いも容易にできる。このため、薄いウエハに対応した特別な装置設備が必要でなく、コストが上昇することが無くなる。
【発明の効果】
【００２０】
本発明にかかる炭化珪素半導体装置の製造方法によれば、炭化珪素半導体基板の裏面を削ること無しに炭化珪素半導体基板を薄くして、素子性能を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】実施の形態にかかる炭化珪素半導体装置の製造に用いる炭化珪素半導体基体の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その１）を示す説明図である。
【図３】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その２）を示す説明図である。
【図４】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その３）を示す説明図である。
【図５】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その４）を示す説明図である。
【図６】本実施の形態にかかるトレンチの形成方向例を示す説明図である。
【図７】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その５）を示す説明図である。
【図８】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その６）を示す説明図である。
【図９】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その７）を示す説明図である。
【図１０】実施の形態にかかる炭化珪素基体の製造途中の要部の状態例（その８）を示す平面図である。
【図１１】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図１２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図１３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図１４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図１５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図１６】実施の形態にかかる炭化珪素半導体装置の切断面を示す断面図である。
【図１７】実施の形態にかかる炭化珪素半導体装置の切断面を示す上面図である。
【図１８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）
【図１９】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書および添付図面では、ミラー指数の表記において、“−”はその直後の指数につくバ
ーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２３】
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。
【００２４】
図１は、実施の形態にかかる炭化珪素半導体装置の製造に用いる炭化珪素半導体基体の構造を示す断面図である。炭化珪素基体（半導体ウェハ）３０は、ｎ+型炭化珪素基板１の一方の主面上に炭化珪素からなるｎ-型エピタキシャル層２をエピタキシャル成長させてなるエピタキシャル成長基板である。また、ｎ+型炭化珪素基板（第１導電型の炭化珪素基板）１は、４Ｈ−ＳｉＣなどの単結晶炭化珪素からなる。
【００２５】
ｎ-型エピタキシャル層２の内部に、炭化珪素基体３０の表面（ｎ-型エピタキシャル層２の側の面またはｎ+型炭化珪素基板１の側の面）に平行な方向（横方向）に長さを有する空洞２０が複数設けられる。空洞２０の断面形状は略平板形状である。図１の例では、ｎ-型エピタキシャル層２の内部に、空洞２０が設けられるが、ｎ-型エピタキシャル層２とｎ+型炭化珪素基板１との境界を跨いで内部に空洞２０が設けられてもよい。空洞２０は、減圧された水素（Ｈ2）ガスが微量に入った状態であり、空洞２０の比誘電率はほぼ１である。空洞２０の大きさは、後述する炭化珪素半導体素子よりも大きい。空洞２０の横方向の幅ｘは、例えば１０μｍ以上５ｍｍ以下であり、空洞２０の炭化珪素基体３０の表面と垂直な方向の高さｙは、例えば１μｍ以上２０μｍ以下であり、幅ｘ、高さｙと直交する方向の奥行きは、例えば１０μｍ以上５ｍｍ以下である。
【００２６】
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜５、図７〜１０は、実施の形態にかかる炭化珪素基体の製造途中の要部の状態例を示す説明図である。図１１〜１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図１に記載の内部に空洞２０が設けられる炭化珪素基体３０を形成する。例えば、図１の炭化珪素基体３０は、本願出願人による出願の以下の参考文献１の記載に基づき形成する。
【００２７】
（参考文献１）特願２０１６−１７０３５３号
【００２８】
例えば、以下のように形成する。図２は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その１）を示す説明図である。まず、炭化珪素基板１を洗浄する。洗浄としては、有機洗浄やＲＣＡ（強酸および高塩基溶液を用いたウェット洗浄）洗浄が挙げられる。
【００２９】
次に、半導体基板１のおもて面（Ｓｉ面）または裏面（Ｃ面）に例えば窒素（Ｎ）を所定の濃度でドーピングしてｎ-型エピタキシャル層２を形成する。ｎ-型エピタキシャル層２の厚さｄ１やドーピングの濃度、ドーピングのキャリアについては、炭化珪素基体３０の利用用途に応じて適宜決定すればよく、特に限定しない。ここでは、厚さｄ１は、例えば、２５μｍとする。
【００３０】
図３は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その２）を示す説明図である。ｎ-型エピタキシャル層２の形成後、炭化珪素基体３０を洗浄する。次に、炭化珪素基体３０のｎ-型エピタキシャル層２の表面（ｎ+型炭化珪素基板１側に対して反対側の面）に二酸化珪素（ＳｉＯ2）膜３１を成膜する。成膜方法としては、例えば、プラズマ化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤと略する。）等が挙げられる。ＳｉＯ2膜３１については、後の工程でトレンチを形成する際にドライエッチングパターンのマスクとして用いられる。このため、ＳｉＯ2膜３１の厚さｄ２は、ドライエッチングによってなくならない厚さである。
【００３１】
図４は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その３）を示す説明図である。次に、ＳｉＯ2膜３１を形成後に、ＳｉＯ2膜３１の表面（ｎ-型エピタキシャル層２側に対して反対側の面）にフォトレジスト３２を塗布する。
【００３２】
図５は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その４）を示す説明図である。次に、フォトレジスト３２を塗布後、フォトマスクで露光してトレンチパターンをパターニングする。フォトマスクが有するトレンチパターンでは、トレンチの短手方向の幅Ｌ（ライン幅）が２．５μｍ以上、５μｍ以下の範囲の長さであり、トレンチの間隔Ｓが１μｍ以上、３μｍ以下の範囲の長さである。フォトレジスト３２で露光してトレンチパターンをパターニングする際に、第１オリフラに基づいてマスクパターンを合わせる。ここでのトレンチの形状は、結晶軸方向に延びる直線状の平面形状とする。つぎに、トレンチの形成方向について、図６を用いて説明する。
【００３３】
図６は、本実施の形態にかかるトレンチの形成方向例を示す説明図である。図６には、炭化珪素基板１のおもて面（０００１）または裏面（０００−１）を上から見た例を示す。上述したように、第１オリフラが示す結晶軸方向は、［１１−２０］である。
【００３４】
図６には、結晶軸方向［１１−２０］の他に、結晶軸方向［１−１００］と、結晶軸方向［−１−１２０］と、結晶軸方向［−１１００］と、を示す。結晶軸方向［１１−２０］は、図６において右向きの矢印によって表される。結晶軸方向［−１−１２０］は、図６において左向きの矢印によって表される。結晶軸方向［１−１００］は、図６において下向きの矢印によって表される。結晶軸方向［−１１００］は、図６において上向きの矢印によって表される。結晶軸方向［１１−２０］は、結晶軸方向［−１−１２０］と逆向きである。また、結晶軸方向［１１−２０］は、結晶軸方向［１−１００］および結晶軸方向［−１１００］と直交する。結晶軸方向［１−１００］は、結晶軸方向［−１１００］と逆向きである。また、結晶軸方向［１−１００］は、結晶軸方向［−１−１２０］および結晶軸方向［１１−２０］と直交する。
【００３５】
図６において実線がトレンチ３３を示す。炭化珪素基板１の四角形の領域３４には、複数のトレンチ３３が形成される。領域３４のサイズは、ステッパーに基づいて露光可能なサイズである。領域３４内に形成され所定の間隔で隣り合う複数のトレンチ３３によって四角形の領域３４に１つの空洞２０（不図示）が形成される。領域３４ごとに空洞２０を形成することができるため、空洞２０は同時に複数形成することが可能である。
【００３６】
また、トレンチ３３の長手方向であるトレンチ３３の形成方向は、結晶軸方向＜１１−２０＞から、所定角度θ以上ずらした方向である。例えば、トレンチ３３の形成方向は、結晶軸方向［１１−２０］から結晶軸方向［−１１００］または結晶軸方向［１−１００］に所定角度θ以上ずらした方向である。換言すると、トレンチ３３の形成方向は、結晶軸方向［１１−２０］から、結晶軸方向［−１１００］と結晶軸方向［１−１００］とにそれぞれ所定角度θ回転させた方向の範囲に含まれない方向である。
【００３７】
ここで、所定角度θは、炭化珪素基板１の第１オリフラの形成保証精度に基づいて定まる。例えば、第１オリフラの形成保証精度が１度以内の場合については、所定角度θを５度とする。第１オリフラの形成保証精度が５度以内の場合については、所定角度θを９度とする。本実施の形態では、第１オリフラの形成保証精度が１度以内として、所定角度θを５度として以降説明する。
【００３８】
また、トレンチ３３の形成方向は、トレンチ３３の側壁がｍ面にならないような方向であり、ｍ面から±５度以上ずらした範囲に含まれる方向である。ここで、ｍ面は、炭化珪素基体の結晶面｛１０−１０｝である。結晶面｛１０−１０｝は、（１−１００）、（０−１１０）、（−１０１０）、（−１１００）、（０１−１０）、（１０−１０）の６面である。結晶軸方向＜１１−２０＞に垂直な面が、ｍ面である。換言すると、結晶軸方向［１１−２０］に垂直な面と、結晶軸方向［１１−２０］から６０度おきにずらした線に垂直な面とが、ｍ面である。結晶軸方向［１１−２０］から６０度おきにずらした線は図６に示す第１破線である。第１破線から±５度以内の範囲は第２破線によって表される。これにより、ｍ面とトレンチ３３の形成方向とのずれにより炭化珪素膜の成膜時にトレンチ３３の側壁がエッチングされるとともに、炭化珪素膜がトレンチの開口部付近で斜めに成長するため、断面形状が略平板形状の空洞が得られる。
【００３９】
ここで、ｎ+型炭化珪素基板１には、ｍ面のように安定して結晶を成長させることができる結晶面もあれば、安定して結晶を成長させることができない結晶面なども存在する。丸印で囲われた領域に形成されたトレンチ３３の形成方向は、ｍ面から５度以内の範囲に含まれる方向である。丸印で囲われた領域に形成されたトレンチ３３の側壁は、ほぼｍ面となる。丸印で囲われた領域に形成されたトレンチ３３の側壁にはＳｉＣ膜の成膜時に安定して結晶が成長するため、トレンチ３３の側壁はエッチングされにくくなる。トレンチの側壁がエッチングされにくいと、トレンチ間を連結させることが難しく、空洞２０を形成することが困難である。一方、トレンチ３３の形成方向が、ｍ面と第２破線とによって表される範囲に含まれない方向である場合、ｍ面と第２破線とによって表される範囲に含まれる方向である場合に比べて、トレンチ３３の側壁ではＳｉ原子やＣ原子が移動しやすい。このため、トレンチ３３の側壁は、エッチングされやすく、トレンチ間を連結させることができ、空洞２０を形成することができる。
【００４０】
図７は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その５）を示す説明図である。フォトレジスト３２をターニング後に、フォトレジスト３２をマスクとしてＳｉＯ2膜３１をドライエッチングする。ドライエッチングとしては、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングなどが挙げられる。ここでは、ｎ+型炭化珪素基板１またはｎ-型エピタキシャル層２が露出するまでドライエッチングする。図７の例では、ｎ-型エピタキシャル層２が露出するまでドライエッチングされ、ＳｉＯ2膜３１にトレンチパターンが形成される。
【００４１】
図８は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その６）を示す説明図である。フォトレジスト３２を剥離する。そして、マスクパターンがパターニングされたＳｉＯ2膜３１をマスクとして、ｎ-型エピタキシャル層２、またはｎ-型エピタキシャル層２およびｎ+型炭化珪素基板１を所定の深さｄ３までドライエッチングしてトレンチ３３を形成する。ここでの所定の深さｄ３は２０μｍ以上である。図８には、深さｄ１が２５μｍのｎ-型エピタキシャル層２内に深さｄ３が２０μｍのトレンチ３３が形成される例を示す。また、図示省略するが、ｎ-型エピタキシャル層２の深さｄ１が２５μｍであり、トレンチ３３の深さｄ３は２５μｍ以上である場合には、トレンチ３３は、ｎ-型エピタキシャル層２とｎ+型炭化珪素基板１との境界に跨って形成される。
【００４２】
図９は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その７）を示す説明図である。トレンチ３３を形成後に、ＳｉＯ2膜３１をフッ化水素（ＨＦ）溶液などにより剥離する。そして、ＳｉＯ2膜３１を剥離後に、炭化珪素基体３０を洗浄する。これにより、ｎ+型炭化珪素基板１の結晶軸［１１−２０］とトレンチ３３の形成方向が±５度以上ずれ、ｍ面とトレンチ３３の形成方向とが±５度以上ずれたトレンチ３３が形成された炭化珪素基体３０が得られる。
【００４３】
図１０は、実施の形態にかかる炭化珪素基体３０の製造途中の要部の状態例（その８）を示す平面図である。ＳｉＣ成膜時の結晶の成長方向例の平面図を示す説明図である。図１０に示す切断線Ａ−Ａ’における断面図が、図９に示す断面図に対応する。結晶軸方向［−１１００］は、図１０において上方向の矢印で表される。また、結晶軸方向［１１−２０］は、図１０において右方向の矢印で表される。図１０に示すトレンチ３３の形成方向は、結晶軸方向［−１１００］に平行な方向とする。
【００４４】
つぎに、エッチング効果のあるガスと、ＳｉＣ膜の成膜の原料であるＳｉを含むガスおよび炭素（Ｃ）を含むガスと、を含むガス雰囲気下で熱処理することにより、炭化珪素基体３０にＳｉＣ膜を成膜する。熱処理については、ハライドＣＶＤ法を用いる。
【００４５】
例えば、炭化珪素基体３０の洗浄後に、ＳｉＣ膜を成長することが可能なＣＶＤ装置に炭化珪素基体３０を入れる。そして、エッチング効果のあるガスと、ＳｉＣ膜の成膜の原料であるＳｉを含むガスおよびＣを含むガスと、を同時に導入してＣＶＤ装置によって所定の成膜条件で成膜する。
【００４６】
エッチング効果のあるガスとしては、塩化水素（ＨＣｌ）ガスや塩素（Ｃｌ2）ガスが挙げられる。Ｓｉを含むガスとしては、例えば、モノシラン（ＳｉＨ4）ガスが挙げられる。Ｃを含むガスとしては、例えば、プロパン（Ｃ3Ｈ8）ガスが挙げられる。成膜条件は、例えば、ＳｉＣの堆積量＞ＳｉＣのエッチング量が成立するような条件である。ＳｉＣの堆積量とは、単位時間あたりに、トレンチ３３の側壁から当該側壁に垂直な方向（横方向）に成膜されるＳｉＣ膜の横方向の厚さである。ＳｉＣのエッチング量とは、単位時間あたりに、トレンチ３３の側壁がエッチングされる横方向の長さである。
【００４７】
また、エッチング効果のあるガスのガス量が少ないと、炭化珪素基体３０の表面（ｎ-型エピキシャル膜２の側の面）に堆積されるＳｉＣ膜の膜厚が厚くなると同時に、トレンチ３３の側壁のエッチング量が少なくなり、各トレンチ３３で形成されるボイド同士が繋がりにくくなる。そこで、エッチング効果のあるガスのガス量は、ＳｉＣの堆積量がＳｉＣのエッチング量より若干多くなるようなガス量のうち最大量とする。これにより、トレンチ３３の開口部を塞ぐことができ、かつトレンチ３３に発生するボイド同士を繋げることができる。
【００４８】
また、ＳｉＣ膜の成膜の原料となるガスおよびエッチング効果のあるガスの他に、さらに、ドーパントとなるガスを同時に導入してもよい。ｎ型ＳｉＣ膜を成膜する場合、ドーパントとなるガスとしては、例えば、窒素（Ｎ2）ガスが挙げられる。ｐ型ＳｉＣ膜を成膜する場合、ドーパントとなるガスとしては、例えば、トリメチルアルミニウム（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ：ＴＭＡ）ガスが挙げられる。
【００４９】
ここでは、ＳｉＣ膜を成膜するために、キャリアガスとして水素（Ｈ2）ガスと、ＳｉＣ膜の成膜の原料となるガスとしてＳｉＨ4ガスおよびＣ3Ｈ8ガスと、エッチング効果のあるガスとしてＨＣｌガスと、ドーパントとなるガスとしてＴＭＡと、を導入する。ＣＶＤによる熱処理の温度は１６３５度以上、１６６５度以下の範囲の温度が好ましい。また、ＣＶＤによる熱処理の時間は、５時間以上７時間以下の範囲の時間が好ましい。ＣＶＤによる熱処理の時間によって空洞２０を塞ぐＳｉＣ膜の厚さを調整することができる。
【００５０】
ここで、ＣＶＤによる熱処理の温度を１６５０度とし、ＣＶＤ装置によって６時間、炭化珪素基体３０にＳｉＣ膜を成長させる。ＳｉＨ4ガスの流量は、例えば、３６ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｕｂｉｃ  ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）である。Ｃ3Ｈ8ガスの流量は、例えば、１２ｓｃｃｍである。ＨＣｌガスの流量は、例えば、６ｓｃｃｍである。このようにして、トレンチ３３の側壁がエッチング効果のあるガスによって抉られ、ボイド間が繋がり、炭化珪素基体３０の内部に空洞２０が形成される。
【００５１】
実施の形態では、空洞２０の上部の領域Ｓ１に炭化珪素半導体素子が収まるように、炭化珪素半導体素子を形成する。このため、炭化珪素半導体素子の面積が空洞２０の面積より小さくなる。また、図１１〜１５、１８は、領域Ｓ１に形成される炭化珪素半導体素子の中で、図１の領域Ｓ２に対応する部分の製造途中の状態を示す。なお、本明細書では、炭化珪素基体３０上に形成された半導体構造を炭化珪素半導体素子と称し、炭化珪素基体３０から炭化珪素半導体素子を分割し、電極等を形成したものを炭化珪素半導体装置と称する。
【００５２】
次に、炭化珪素基体３０の表面を研磨する。例えば、あら研磨とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨を行う。研磨する量は堆積されたｎ-型エピタキシャル層２の必要な厚さが残るような量以下とする。研磨の際、空洞２０を支えている柱２１が破損しないように研磨時の荷重は最小にし、ゆっくり研磨することが望ましい。柱２１は、ｎ-型エピタキシャル層２内の空洞２０と空洞２０との間に設けられた部分である。なお、柱２１は、横方向、奥行き方向とも空洞２０毎に設けられるの（後述の図１７参照）が好ましいが、横方向のみ空洞２０毎に設けられる、または、奥行き方向のみ空洞２０毎に設けられるようにしてもよい。
【００５３】
次に、炭化珪素基体３０を洗浄する。例えば、有機洗浄およびＲＣＡ洗浄を行う。次に、ｎ-型エピタキシャル層２を炭化珪素半導体装置の構成（膜厚、濃度、ドーピング材料）に必要な量までエピタキシャル成長させる。
【００５４】
次に、ｎ-型エピタキシャル層２の上に、第１ｎ+型ドリフト領域５ａをエピタキシャル成長させる。この第１ｎ+型ドリフト領域５ａは、ｎ+型ドリフト領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第１ｎ+型ドリフト領域５ａの表面層に、ｐ+型領域３および下側ｐ+型ベース領域４ａをそれぞれ選択的に形成する。この下側ｐ+型ベース領域４ａは、ｐ+型ベース領域４の一部である。ここまでの状態が図１１に記載される。
【００５５】
次に、第１ｎ+型ドリフト領域５ａ、ｐ+型領域３および下側ｐ+型ベース領域４ａの上に、第２ｎ+型ドリフト領域５ｂをエピタキシャル成長させる。この第２ｎ+型ドリフト領域５ｂは、ｎ+型ドリフト領域５の一部であり、第１ｎ+型ドリフト領域５ａと第２ｎ+型ドリフト領域５ｂを合わせて、ｎ+型ドリフト領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第２ｎ+型ドリフト領域５ｂの表面層に、上側ｐ+型ベース領域４ｂを選択的に形成する。この上側ｐ+型ベース領域４ｂは、ｐ+型ベース領域４の一部であり、下側ｐ+型ベース領域４ａと上側ｐ+型ベース領域４ｂを合わせて、ｐ+型ベース領域４となる。ここまでの状態が図１２に記載される。
【００５６】
次に、第２ｎ+型ドリフト領域５ｂおよび上側ｐ+型ベース領域４ｂの上に、ｐ型エピタキシャル層（第２導電型の炭化珪素層）６をエピタキシャル成長させる。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型エピタキシャル層６の表面層にｎ++型ソース領域７を選択的に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型エピタキシャル層６の表面層に、ｎ++型ソース領域７に接するようにｐ++型コンタクト領域８を選択的に形成する。ｎ++型ソース領域７とｐ++型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図１３に記載される。
【００５７】
次に、フォトリソグラフィおよびエッチングにより、ｎ++型ソース領域７およびｐ型エピタキシャル層６を貫通して、ｎ+型ドリフト領域５の内部のｐ+型領域３に達するトレンチゲート１８を形成する。トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチゲート１８のダメージを除去するための等方性エッチングや、トレンチゲート１８の底部およびトレンチゲート１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図１４に記載される。
【００５８】
次に、炭化珪素基体３０のおもて面およびトレンチゲート１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチゲート１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチゲート１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００５９】
次に、ゲート電極１０を覆うように、炭化珪素基体３０のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出させる。
【００６０】
次に、層間絶縁膜１１を覆うようにバリアメタル１２を形成してパターニングし、ｎ++型ソース領域７およびｐ++型コンタクト領域８を再度露出させる。次に、ｎ++型ソース領域７に接するように、ソース電極１３を形成する。ソース電極１３は、バリアメタル１２を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。ここまでの状態が図１５に記載される。
【００６１】
次に、炭化珪素基体３０上に形成された炭化珪素半導体素子を保護するため、ソース電極１３上にレジストを塗布する。レジストは、例えば膜厚を２μｍ以下にする。次に、炭化珪素半導体素子を分割（ダイシング）する。例えば、ステルスダイシング技術で素子を分割する。ステルスダイシングとは、半導体ウエハに対して透過性波長のレーザ光を半導体ウエハ内部に焦点を結ぶように集光し、切断ラインに沿って走査し、レーザ加工の行われた領域に改質領域を形成し、改質領域を起点として表裏面に向かって上下に垂直なクラックを発生させることで、半導体ウエハを内部から分割する方法である。
【００６２】
ここで、図１６は、実施の形態にかかる炭化珪素半導体装置の切断面を示す断面図である。図１７は、実施の形態にかかる炭化珪素半導体装置の切断面を示す上面図である。切断面Ｄは、ダイシングの際に半導体ウエハを切断する面であり、図１６に示すように切断面Ｄが、空洞２０を通るようにする。また、図１７に示すように、切断面Ｄは、空洞２０を通り、炭化珪素半導体素子２２を通らないようにする。つまり、ダイシングでは、空洞２０を支えている柱２１と炭化珪素半導体素子２０の最外周部の間を切断する。
【００６３】
このような切断面Ｄを設定することにより、分割された炭化珪素半導体素子２２にｎ-型エピタキシャル層２が残らなくなり、炭化珪素半導体素子２２の裏面が略平面になる。また、炭化珪素半導体素子２２の下（ｎ+型炭化珪素基板１方向）は空洞２０であり、空洞２０の上部はｎ-型エピタキシャル層２であるため、厚さや必要なキャリア濃度は任意に設定できる。このため、炭化珪素半導体素子２２の厚さを薄くすることができ、電気抵抗を小さくすることができる。例えば、炭化珪素半導体素子２２の厚さを３０〜１２０μｍにすることができる。
【００６４】
さらに、空洞２０の端は丸みを持つ形状であるため、切断面Ｄは、空洞２０の端より内側（炭化珪素半導体素子２２側）にあることが好ましい。例えば、切断面Ｄは、空洞２０の端より２〜３００μｍ離れていることが好ましい。
【００６５】
また、炭化珪素半導体素子２２を切断する際、図１７に示す順番で炭化珪素半導体素子２２をウエハから切り出すことができる。具体的には、（１）と（２）の順番で切断面Ｄに沿ってダイシングを行い、次に（３）から（１０）の順番で切断面Ｄに沿ってダイシングを行う。これにより、Ｃ１，Ｃ２，Ｃ３，Ｃ４の順番で炭化珪素半導体素子２２を切り出すことができる。次に（１１）と（１２）の順番で切断面Ｄに沿ってダイシングを行い、以降についても同様にダイシングを行う。
【００６６】
また、切り出した炭化珪素半導体素子２２の裏面は研磨しなくてもよい。炭化珪素半導体素子２２の裏面には空洞２０を形成したときのｎ-型エピタキシャル層２の凹凸が多少残るが、この凹凸により以下で形成するドレイン電極１５との密着性やコンタクト面積が広がり、炭化珪素半導体装置の抵抗が低減する。
【００６７】
次に、炭化珪素半導体素子２２の表面を保護していたレジストを剥離する。次に、切り出した炭化珪素半導体素子２２の裏面が表になるようにトレーに並べ、チップの端部をカバーするようなメタルマスクをセットして固定する。このメタルマスクで炭化珪素半導体素子２２の端部に、以下で形成する膜が付着しないようにして、この膜が炭化珪素半導体素子２２の側面へ回り込むことを防ぐ。
【００６８】
次に、ドレイン電極１５のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極１５を形成する。
【００６９】
次に、切り出した炭化珪素半導体素子２２のおもて面が表になるようにトレーに並べ、チップの端部をカバーするようなメタルマスクをセットして固定し、コンタクトホールを埋め込むようにソース電極パッド１４を形成する。ソース電極パッド１４を形成するために堆積した金属層の一部をゲートパッドとしてもよい。
【００７０】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１８に示すＭＯＳＦＥＴが完成する。
【００７１】
なお、上述した実施の形態では、空洞２０の上に一つの炭化珪素半導体素子２２を形成していたが、空洞２０の上に複数の炭化珪素半導体素子２２を作成してもよい。この場合、空洞２０の幅ｘ、奥行きを大きくする。
【００７２】
以上、説明したように、実施の形態によれば、空洞を有する炭化珪素基体上に炭化珪素半導体装置を製造している。これにより、裏面から炭化珪素基板を削り、薄いウエハとして用いる場合より、更に厚さが薄い炭化珪素半導体装置を製造できる。このため、炭化珪素装置の抵抗を下げることができ、炭化珪素半導体装置のオン抵抗を低減できる。
【００７３】
また、炭化珪素半導体装置の製造プロセス中では、炭化珪素基体は十分な厚さがあり、炭化珪素基体の強度も確保され、破損の心配が少なく、ウエハの取扱いも容易にできる。このため、薄いウエハに対応した特別な装置設備が必要でなく、コストが上昇することが無くなる。
【００７４】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、炭化珪素半導体基板を利用して製造される全ての炭化珪素半導体装置、例えば、ダイオード、スーパージャンクション（ＳＪ）構造の炭化珪素半導体装置などに適用できる。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７５】
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００７６】
１  ｎ+型炭化珪素基板
２  ｎ-型エピタキシャル層
３  ｐ+型領域
４  ｐ+型ベース領域
４ａ  下側ｐ+型ベース領域
４ｂ  上側ｐ+型ベース領域
５  ｎ+型ドリフト領域
５ａ  第１ｎ+型ドリフト領域
５ｂ  第２ｎ+型ドリフト領域
６  ｐ型エピタキシャル層
７  ｎ++型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  バリアメタル
１３  ソース電極
１４  ソース電極パッド
１５  ドレイン電極
１８  トレンチゲート
２０  空洞
２１  柱
２２  炭化珪素半導体素子
３０  炭化珪素基体
３１  二酸化珪素（ＳｉＯ2）膜
３２  フォトレジスト
３３  トレンチ
３４  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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