(57)【要約】【課題】フレームを変化させる周波数と、共通電極の電位を反転させる周波数とを、異ならせることができる。【解決手段】表示装置は、メモリブロックを各々が含む、複数の副画素と、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の１つを選択クロック信号として選択する、選択回路と、各行に夫々設けられている、複数のメモリ選択線群と、選択クロック信号に同期して、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を基準クロック信号に同期して反転させて共通電極に出力する、共通電極駆動回路と、を備える。【選択図】図１
2019012262.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
前記複数のクロック信号の内の１つを選択クロック信号として選択する、選択回路と、
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記選択クロック信号に同期して、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を前記基準クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
を備え、
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
表示装置。
【請求項２】
前記複数の副画素の各々は、
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記基準クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項１に記載の表示装置。
【請求項３】
行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
前記複数のクロック信号の内の１つを第１選択クロック信号として選択するとともに、前記複数のクロック信号の内の１つを第２選択クロック信号として選択する、選択回路と、
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記第１選択クロック信号に同期して、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を前記第２選択クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
を備え、
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
表示装置。
【請求項４】
前記複数の副画素の各々は、
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記第２選択クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項３に記載の表示装置。
【請求項５】
前記クロック信号出力回路は、
前記基準クロック信号を複数の分周比で分周した前記複数のクロック信号を、前記選択回路に出力する、
請求項１から４のいずれか１項に記載の表示装置。
【請求項６】
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に夫々接続されている複数のゲート線を各々が含む、複数のゲート線群と、
前記副画素データを前記メモリブロックに書き込む場合に、複数の行の内の１つの行を選択するゲート信号を複数の行に向けて順次出力するゲート線駆動回路と、
各列に夫々設けられた複数のソース線と、
前記副画素データを前記メモリブロックに書き込む場合に、複数の前記副画素データを前記複数のソース線に出力するソース線駆動回路と、
前記副画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の１本のゲート線と、前記ゲート線駆動回路と、を電気的に接続するゲート線選択回路と、
を更に備え、
前記ゲート信号が供給された行の前記副画素は、
前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の１つのメモリに格納する、
請求項１から５のいずれか１項に記載の表示装置。
【請求項７】
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の他の１つのメモリに格納する、
請求項６に記載の表示装置。
【請求項８】
前記メモリ選択回路は、
前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、動画像を表示する、
請求項１から７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory  In  Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１２１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置では、画素は、画素電極と共通電極との間の電圧に応じて、画像（フレーム）を表示する。また、表示装置では、画面の焼き付きを抑制するために、共通電極の電位を反転させるコモン反転駆動方式が用いられる場合がある。フレームを変化させる周波数と、共通電極の極性を反転させる周波数とは、表示装置の使用態様に応じて異ならせることが可能であることが望ましい。
【０００５】
本発明は、フレームを変化させる周波数と、共通電極の電位を反転させる周波数とを、異ならせることが可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の１つを選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、選択クロック信号に同期して、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を基準クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。
【０００７】
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の１つを第１選択クロック信号として選択するとともに、複数のクロック信号の内の１つを第２選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、第１選択クロック信号に同期して、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を第２選択クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。
【図２】図２は、第１の実施形態の表示装置の断面図である。
【図３】図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。
【図４】図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。
【図５】図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。
【図６】図６は、第１の実施形態の表示装置のモジュール構成を示す図である。
【図７】図７は、第１の実施形態の表示装置の回路構成を示す図である。
【図８】図８は、第１の実施形態の表示装置の副画素の回路構成を示す図である。
【図９】図９は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。
【図１０】図１０は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。
【図１１】図１１は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。
【図１２】図１２は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。
【図１３】図１３は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。
【図１４】図１４は、第２の実施形態の表示装置の全体構成の概要を示す図である。
【図１５】図１５は、第２の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。
【図１６】図１６は、第２の実施形態の表示装置のモジュール構成を示す図である。
【図１７】図１７は、第２の実施形態の表示装置の回路構成を示す図である。
【図１８】図１８は、第２の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。
【図１９】図１９は、第２の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。
【図２０】図２０は、第３の実施形態の表示装置の回路構成を示す図である。
【図２１】図２１は、第３の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。
【図２２】図２２は、第３の実施形態の表示装置の動作タイミングを示すタイミング図である。
【図２３】図２３は、第１から第３の実施形態の表示装置の適用例を示す図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（第１の実施形態）
［全体構成］
図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。
【００１１】
なお、第１の実施形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。
【００１２】
表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。
【００１３】
額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９と、ゲート線選択回路１０と、分周回路３１と、選択回路３２とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、分周回路３１と、選択回路３２とをＩＣチップに組み込み、ゲート線駆動回路９と、ゲート線選択回路１０とを第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。
【００１４】
Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。
【００１５】
第１の実施形態では、１つの画素Ｐｉｘに含まれる副画素ＳＰｉｘが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、第１の実施形態では、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
【００１６】
各副画素ＳＰｉｘは、複数のメモリを含む。第１の実施形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。
【００１７】
第１の実施形態では、１つの副画素ＳＰｉｘに含まれるメモリが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３×３個のメモリが配置されていることになる。また、第１の実施形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３×３個のメモリが配置されていることになる。
【００１８】
各副画素ＳＰｉｘは、各々が含む第１メモリから第３メモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示が実施される。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×３個のメモリの集合は、３個のフレームメモリと同等である。
【００１９】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルデータで供給される。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００２０】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び選択回路３２を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００２１】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び選択回路３２を制御する。
【００２２】
共通電極駆動回路６、反転駆動回路７及び分周回路３１には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００２３】
分周回路３１は、基準クロック信号ＣＬＫに基づいて、周波数の異なる複数のクロック信号を、選択回路３２に出力する。詳細には、分周回路３１は、基準クロック信号ＣＬＫを複数の分周比で分周した複数の分周クロック信号を、選択回路３２に出力する。
【００２４】
選択回路３２は、タイミングコントローラ４ｂの制御下で、複数の分周クロック信号の内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。
【００２５】
第１の実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。なお、これに限らず、副画素電極の電位とコモン電位とが同相の場合には、白色が表示され、副画素電極の電位とコモン電位とが異相の場合には、黒色が表示されるノーマリーホワイトの構成も採用可能である。
【００２６】
表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。
【００２７】
各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、実施形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、実施形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。
【００２８】
１つの行当たりに配置されている３本又は６本のゲート線が、ゲート線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
【００２９】
ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
【００３０】
ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線の内の１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線の内の選択された１本に、供給される。
【００３１】
ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素ＳＰｉｘの第１メモリから第３メモリに順次副画素データが夫々格納される。
【００３２】
表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに格納される。そして、表示装置１は、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。
【００３３】
これに際し、表示装置１は、１つの行の走査毎に第１のメモリへの書き込み、第２のメモリへの書き込み、第３のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１行から第Ｍ行まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。
【００３４】
第１の実施形態では、１つの行当たり、３本のメモリ選択線が配置されている。３本のメモリ選択線は、１つの行に含まれるＮ×３個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、６本のメモリ選択線が配置される。
【００３５】
１つの行当たりに配置されている３本又は６本のメモリ選択線が、メモリ選択線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。
【００３６】
メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、選択クロック信号ＣＬＫ−ＳＥＬに同期して、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を、同時に選択する。より詳細には、全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第２メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第３メモリが同時に選択される。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３つの画像の内の１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。
【００３７】
［断面構造］
図２は、第１の実施形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。
【００３８】
表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。
【００３９】
第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin  Film  Transistor）等のスイッチング素子や、容量素子を含む。
【００４０】
絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としても良い。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
【００４１】
反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。
【００４２】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００４３】
第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。
【００４４】
液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。
【００４５】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。
【００４６】
［回路構成］
図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢは、Ｘ方向に配列されている。
【００４７】
副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。
【００４８】
第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。
【００４９】
反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期且つ同相で変化する表示信号、及び、基準クロック信号ＣＬＫに同期且つ逆相で変化する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。
【００５０】
反転スイッチ６１が、スイッチ回路に対応する。
【００５１】
図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。
【００５２】
分周回路３１は、デイジーチェーン（daisy  chain）接続された、第１の１／２分周器３３１から第４の１／２分周器３３４までを含む。第１の１／２分周器３３１から第４の１／２分周器３３４までの各々は、フリップフロップで構成可能である。
【００５３】
第１の１／２分周器３３１には、基準クロック信号ＣＬＫである、第１分周クロック信号ＣＬＫ−Ｘ０が供給される。第１分周クロック信号ＣＬＫ−Ｘ０は、基準クロック信号ＣＬＫを１／１分周した信号と考えることができる。
【００５４】
第１の１／２分周器３３１は、第１分周クロック信号ＣＬＫ−Ｘ０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ１を、第２の１／２分周器３３２及び選択回路３２に出力する。第２の１／２分周器３３２は、第２分周クロック信号ＣＬＫ−Ｘ１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ２を、第３の１／２分周器３３３及び選択回路３２に出力する。
【００５５】
第３の１／２分周器３３３は、第３分周クロック信号ＣＬＫ−Ｘ２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ３を、第４の１／２分周器３３４及び選択回路３２に出力する。第４の１／２分周器３３４は、第４分周クロック信号ＣＬＫ−Ｘ３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ４を、選択回路３２に出力する。
【００５６】
分周回路３１が、クロック信号出力回路に対応する。
【００５７】
選択回路３２は、セレクタ３４１を含む。セレクタ３４１には、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までが、供給される。セレクタ３４１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つの分周クロック信号を、選択クロック信号ＣＬＫ−ＳＥＬとして、選択する。セレクタ３４１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。
【００５８】
なお、第１の実施形態では、分周回路３１は、１／２分周器３３を含むこととしたが、本開示はこれに限定されない。分周回路３１は、１／３分周器や１／４分周器を含んでも良い。また、第１の実施形態では、分周回路３１は、４個の１／２分周器３３を含むこととしたが、本開示はこれに限定されない。分周回路３１は、３個以下又は５個以上の分周器を含み、３つ以下又は５つ以上の分周クロック信号を選択回路３２に出力することとしても良い。また、第１の実施形態では、分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３３１から第４の１／２分周器３３４までを含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。
【００５９】
また、第１の実施形態では、表示装置１が、クロック信号出力回路として、分周回路３１を備えることとしたが、本開示はこれに限定されない。表示装置１は、分周回路３１に代えて、クロック信号出力回路として、基準クロック信号ＣＬＫを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路３２に出力する、逓倍回路を備えても良い。この場合は、逓倍回路が、クロック信号出力回路に対応する。
【００６０】
図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。
【００６１】
基準クロック信号ＣＬＫの周波数をＮヘルツ（Ｎは、正の数）とする。第１分周クロック信号ＣＬＫ−Ｘ０の周波数は、基準クロック信号ＣＬＫの周波数と同じ、Ｎヘルツである。
【００６２】
第１の１／２分周器３３１は、第１分周クロック信号ＣＬＫ−Ｘ０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ１を出力する。第２分周クロック信号ＣＬＫ−Ｘ１の周波数は、第１分周クロック信号ＣＬＫ−Ｘ０の周波数の１／２である、Ｎ／２ヘルツである。第２分周クロック信号ＣＬＫ−Ｘ１は、第１分周クロック信号ＣＬＫ−Ｘ０の立ち下がりエッジであるタイミングｔ０において、立ち上がる。なお、第１の実施形態では、第２分周クロック信号ＣＬＫ−Ｘ１は、第１分周クロック信号ＣＬＫ−Ｘ０の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第２分周クロック信号ＣＬＫ−Ｘ１は、第１分周クロック信号ＣＬＫ−Ｘ０の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第３分周クロック信号ＣＬＫ−Ｘ２、第４分周クロック信号ＣＬＫ−Ｘ３及び第５分周クロック信号ＣＬＫ−Ｘ４も、第２分周クロック信号ＣＬＫ−Ｘ１と同様である。
【００６３】
第２の１／２分周器３３２は、第２分周クロック信号ＣＬＫ−Ｘ１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ２を出力する。第３分周クロック信号ＣＬＫ−Ｘ２の周波数は、第２分周クロック信号ＣＬＫ−Ｘ１の周波数の１／２である、Ｎ／４ヘルツである。第３分周クロック信号ＣＬＫ−Ｘ２は、第２分周クロック信号ＣＬＫ−Ｘ１の立ち下がりエッジであるタイミングｔ１において、立ち上がる。
【００６４】
第３の１／２分周器３３３は、第３分周クロック信号ＣＬＫ−Ｘ２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ３を出力する。第４分周クロック信号ＣＬＫ−Ｘ３の周波数は、第３分周クロック信号ＣＬＫ−Ｘ２の周波数の１／２である、Ｎ／８ヘルツである。第４分周クロック信号ＣＬＫ−Ｘ３は、第３分周クロック信号ＣＬＫ−Ｘ２の立ち下がりエッジであるタイミングｔ２において、立ち上がる。
【００６５】
第４の１／２分周器３３４は、第４分周クロック信号ＣＬＫ−Ｘ３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ４を出力する。第５分周クロック信号ＣＬＫ−Ｘ４の周波数は、第４分周クロック信号ＣＬＫ−Ｘ３の周波数の１／２である、Ｎ／１６ヘルツである。第５分周クロック信号ＣＬＫ−Ｘ４は、第４分周クロック信号ＣＬＫ−Ｘ３の立ち下がりエッジであるタイミングｔ３において、立ち上がる。
【００６６】
図６は、第１の実施形態の表示装置のモジュール構成を示す図である。詳細には、図６は、表示装置１での、分周回路３１及び選択回路３２の配置を示す図である。分周回路３１及び選択回路３２は、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。基準クロック信号ＣＬＫは、共通電極駆動回路６（図１参照）及び反転駆動回路７（図１参照）にも、供給される。
【００６７】
分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までを、選択回路３２に出力する。選択回路３２は、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８（図１参照）に出力する。
【００６８】
分周回路３１及び選択回路３２は、ＣＯＧ（Chip  On  Glass）として、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２は、ＣＯＦ（Chip  On  Film）として、フレキシブル基板Ｆ上に実装されても良い。
【００６９】
図７は、第１の実施形態の表示装置の回路構成を示す図である。図７では、各副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。
【００７０】
副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極１５（図２参照）と、を含む。
【００７１】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期且つ同相で変化させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。
【００７２】
ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
【００７３】
ゲート線駆動回路９は、制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ４を復号化し、該制御信号Ｓｉｇ４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
【００７４】
ゲート線選択回路１０は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・を含む。Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ５によって共通に制御される。
【００７５】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬａと、第２メモリ５２（図３参照）に電気的に接続された第２ゲート線ＧＣＬｂと、第３メモリ５３（図３参照）に電気的に接続された第３ゲート線ＧＣＬｃと、を含む。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。
【００７６】
Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々は、制御信号Ｓｉｇ５が第１の値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬａと、を電気的に接続する。Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々は、制御信号Ｓｉｇ５が第２の値の場合には、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬｂと、を電気的に接続する。Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々は、制御信号Ｓｉｇ５が第３の値の場合には、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬｃと、を電気的に接続する。
【００７７】
ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬａと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬｂと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第２メモリ５２に供給される。ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬｃと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第３メモリ５３に供給される。
【００７８】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各ソース線ＳＧＬ１、ＳＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿っている。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ１、ＳＧＬ２、・・・を介して、副画素データを夫々出力する。
【００７９】
ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。
【００８０】
メモリ選択回路８は、スイッチＳＷ２と、ラッチ７１と、スイッチＳＷ３と、を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。
【００８１】
画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬがラッチ７１に供給される。
【００８２】
画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬがラッチ７１に供給されない。
【００８３】
ラッチ７１は、スイッチＳＷ２がオン状態で選択クロック信号ＣＬＫ−ＳＥＬが供給される場合には、選択クロック信号ＣＬＫ−ＳＥＬのハイレベルを、選択クロック信号ＣＬＫ−ＳＥＬの１周期の時間だけ、保持する。ラッチ７１は、スイッチＳＷ２がオフ状態で選択クロック信号ＣＬＫ−ＳＥＬが供給されない場合には、ハイレベルを保持する。
【００８４】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬｃと、を含む。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。
【００８５】
スイッチＳＷ３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ３によって制御される。スイッチＳＷ３は、制御信号Ｓｉｇ３が第１の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。スイッチＳＷ３は、制御信号Ｓｉｇ３が第２の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第２メモリ選択線ＳＥＬｂと、を電気的に接続する。スイッチＳＷ３は、制御信号Ｓｉｇ３が第３の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第３メモリ選択線ＳＥＬｃとを電気的に接続する。
【００８６】
各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）が表示される。
【００８７】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、第１表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。
【００８８】
１つの行当たりに配置されている１本又は２本の表示信号線が、表示信号線に対応する。
【００８９】
反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
【００９０】
図８は、第１の実施形態の表示装置の副画素の回路構成を示す図である。図８では、１個の副画素ＳＰｉｘを示している。
【００９１】
副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ１からＧｓｗ３までと、スイッチＭｓｗ１からＭｓｗ３までと、を含む。
【００９２】
スイッチＧｓｗ１の制御入力端子は、第１ゲート線ＧＣＬａに電気的に接続されている。スイッチＧｓｗ１は、第１ゲート線ＧＣＬａにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ１と、第１メモリ５１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ１に供給される副画素データが格納される。
【００９３】
スイッチＧｓｗ２の制御入力端子は、第２ゲート線ＧＣＬｂに電気的に接続されている。スイッチＧｓｗ２は、第２ゲート線ＧＣＬｂにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ１と、第２メモリ５２の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に、ソース線ＳＧＬ１に供給される副画素データが格納される。
【００９４】
スイッチＧｓｗ３の制御入力端子は、第３ゲート線ＧＣＬｃに電気的に接続されている。スイッチＧｓｗ３は、第３ゲート線ＧＣＬｃにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ１と、第３メモリ５３の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に、ソース線ＳＧＬ１に供給される副画素データが格納される。
【００９５】
なお、スイッチＧｓｗ１からＧｓｗ３までがハイレベルのゲート信号で動作する場合には、図８に示すように、ゲート線群ＧＬ１は、第１ゲート線ＧＣＬａから第３ゲート線ＧＣＬｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。
【００９６】
一方、スイッチＧｓｗ１からＧｓｗ３までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ１は、第１ゲート線ＧＣＬａから第３ゲート線ＧＣＬｃまでに加えて、反転ゲート信号が供給される第４ゲート線ｘＧＣＬａから第６ゲート線ｘＧＣＬｃまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
【００９７】
入力端子が第１ゲート線ＧＣＬａに電気的に接続され、出力端子が第４ゲート線ｘＧＣＬａに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬａに供給することが可能である。同様に、入力端子が第２ゲート線ＧＣＬｂに電気的に接続され、出力端子が第５ゲート線ｘＧＣＬｂに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第５ゲート線ｘＧＣＬｂに供給することが可能である。同様に、入力端子が第３ゲート線ＧＣＬｃに電気的に接続され、出力端子が第６ゲート線ｘＧＣＬｃに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第６ゲート線ｘＧＣＬｃに供給することが可能である。
【００９８】
スイッチＭｓｗ１の制御入力端子は、第１メモリ選択線ＳＥＬａに電気的に接続されている。スイッチＭｓｗ１は、第１メモリ選択線ＳＥＬａにハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。
【００９９】
スイッチＭｓｗ２の制御入力端子は、第２メモリ選択線ＳＥＬｂに電気的に接続されている。スイッチＭｓｗ２は、第２メモリ選択線ＳＥＬｂにハイレベルのメモリ選択信号が供給されたらオン状態になり、第２メモリ５２の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に格納されている副画素データが、反転スイッチ６１に供給される。
【０１００】
スイッチＭｓｗ３の制御入力端子は、第３メモリ選択線ＳＥＬｃに電気的に接続されている。スイッチＭｓｗ３は、第３メモリ選択線ＳＥＬｃにハイレベルのメモリ選択信号が供給されたらオン状態になり、第３メモリ５３の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に格納されている副画素データが、反転スイッチ６１に供給される。
【０１０１】
なお、スイッチＭｓｗ１からＭｓｗ３までがハイレベルのメモリ選択信号で動作する場合には、図８に示すように、メモリ選択線群ＳＬ１は、第１メモリ選択線ＳＥＬａから第３メモリ選択線ＳＥＬｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。
【０１０２】
一方、スイッチＭｓｗ１からＭｓｗ３までが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群ＳＬ１は、第１メモリ選択線ＳＥＬａから第３メモリ選択線ＳＥＬｃまでに加えて、反転メモリ選択信号が供給される第４メモリ選択線ｘＳＥＬａから第６メモリ選択線ｘＳＥＬｃまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
【０１０３】
入力端子が第１メモリ選択線ＳＥＬａに電気的に接続され、出力端子が第４メモリ選択線ｘＳＥＬａに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第４メモリ選択線ｘＳＥＬａに供給することが可能である。同様に、入力端子が第２メモリ選択線ＳＥＬｂに電気的に接続され、出力端子が第５メモリ選択線ｘＳＥＬｂに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第５メモリ選択線ｘＳＥＬｂに供給することが可能である。同様に、入力端子が第３メモリ選択線ＳＥＬｃに電気的に接続され、出力端子が第６メモリ選択線ｘＳＥＬｃに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第６メモリ選択線ｘＳＥＬｃに供給することが可能である。
【０１０４】
反転スイッチ６１には、基準クロック信号ＣＬＫに同期且つ同相で変化する表示信号が、第１表示信号線ＦＲＰ１から供給される。また、反転スイッチ６１には、基準クロック信号ＣＬＫに同期且つ逆相で変化する反転表示信号が、第２表示信号線ｘＦＲＰ１から供給される。反転スイッチ６１は、表示信号及び反転表示信号に基づいて、第１メモリ５１、第２メモリ５２又は第３メモリ５３に格納されている副画素データをそのまま又は反転して、副画素電極１５に供給する。副画素電極１５と共通電極２３との間には、液晶ＬＱ及び保持容量Ｃが、設けられている。保持容量Ｃは、副画素電極１５と共通電極２３との間の電圧を保持する。液晶ＬＱは、副画素電極１５と共通電極２３との間の電圧に基づいて分子の方向が変化し、副画素画像を表示する。なお、保持容量Ｃを備えない構成も採用可能である。
【０１０５】
なお、反転スイッチ６１が表示信号で動作する場合には、第１表示信号線ＦＲＰ１が、設けられる。一方、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、第１表示信号線ＦＲＰ１に加えて、第２表示信号線ｘＦＲＰ１が更に設けられる。そして、入力端子が第１表示信号線ＦＲＰ１に電気的に接続され、出力端子が第２表示信号線ｘＦＲＰ１に電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰ１に供給することが可能である。
【０１０６】
図９は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。図９は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。
【０１０７】
第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に電気的に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static  Random  Access  Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。
【０１０８】
ノードＮ１は、スイッチＧｓｗ１の出力端子に電気的に接続されている。ノードＮ２は、スイッチＭｓｗ１の入力端子に電気的に接続されている。
【０１０９】
図９では、スイッチＧｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ１の一方の制御入力端子は、第１ゲート線ＧＣＬａに電気的に接続されている。スイッチＧｓｗ１の他方の制御入力端子は、第４ゲート線ｘＧＣＬａに電気的に接続されている。第４ゲート線ｘＧＣＬａには、第１ゲート線ＧＣＬａに供給されるゲート信号を反転した、反転ゲート信号が供給される。
【０１１０】
スイッチＧｓｗ１の入力端子は、ソース線ＳＧＬ１に電気的に接続されている。スイッチＧｓｗ１の出力端子は、ノードＮ１に電気的に接続されている。スイッチＧｓｗ１は、第１ゲート線ＧＣＬａに供給されるゲート信号がハイレベル且つ第４ゲート線ｘＧＣＬａに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線ＳＧＬ１と、ノードＮ１と、の間を電気的に接続する。これにより、ソース線ＳＧＬ１に供給される副画素データが、第１メモリ５１に格納される。
【０１１１】
図９では、スイッチＭｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ１の一方の制御入力端子は、第１メモリ選択線ＳＥＬａに電気的に接続されている。スイッチＭｓｗ１の他方の制御入力端子は、第４メモリ選択線ｘＳＥＬａに電気的に接続されている。第４メモリ選択線ｘＳＥＬａには、第１メモリ選択線ＳＥＬａに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。
【０１１２】
スイッチＭｓｗ１の入力端子は、ノードＮ２に電気的に接続されている。スイッチＭｓｗ１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１（図８参照）に電気的に接続されている。スイッチＭｓｗ１は、第１メモリ選択線ＳＥＬａに供給されるメモリ選択信号がハイレベル且つ第４メモリ選択線ｘＳＥＬａに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードＮ２が、スイッチＭｓｗ１及びノードＮ３を経由して、反転スイッチ６１の入力端子に、電気的に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。
【０１１３】
なお、スイッチＧｓｗ１及びＭｓｗ１の両方がオフ状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。
【０１１４】
第１の実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１の他の例は、ＤＲＡＭ（Dynamic  Random  Access  Memory）が例示される。
【０１１５】
図１０は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。
【０１１６】
インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、第１メモリ５１、第２メモリ５２及び第３メモリ５３のノードＮ３に電気的に接続されている。ノードＮ４には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。
【０１１７】
Ｎチャネルトランジスタ９２のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ１に電気的に接続されている。Ｎチャネルトランジスタ９２のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。
【０１１８】
Ｐチャネルトランジスタ９３のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ１に電気的に接続されている。Ｐチャネルトランジスタ９３のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。
【０１１９】
Ｐチャネルトランジスタ９４のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ１に電気的に接続されている。Ｐチャネルトランジスタ９４のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。
【０１２０】
Ｎチャネルトランジスタ９５のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ１に電気的に接続されている。Ｎチャネルトランジスタ９５のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。
【０１２１】
ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極（副画素電極）１５に電気的に接続されている。
【０１２２】
第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２はオフ状態になり、Ｐチャネルトランジスタ９３はオン状態になる。
【０１２３】
また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４はオフ状態になり、Ｎチャネルトランジスタ９５はオン状態になる。
【０１２４】
従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、第１表示信号線ＦＲＰ１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、副画素電極１５に供給される。
【０１２５】
第１表示信号線ＦＲＰ１に供給される表示信号は、基準クロック信号ＣＬＫに同期且つ同相で変化する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【０１２６】
第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２はオン状態になり、Ｐチャネルトランジスタ９３はオフ状態になる。
【０１２７】
また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４はオン状態になり、Ｎチャネルトランジスタ９５はオフ状態になる。
【０１２８】
従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、第２表示信号線ｘＦＲＰ１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、副画素電極１５に供給される。
【０１２９】
第２表示信号線ｘＦＲＰ１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期且つ逆相で変化する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期且つ同相で変化する。反転表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【０１３０】
図１１は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。
【０１３１】
反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。第１メモリ５１、第２メモリ５２及び第３メモリ５３の出力ノードであるノードＮ３は、反転スイッチ６１の入力ノードであるノードＮ４に電気的に接続されている。反転スイッチ６１の出力ノードであるノードＮ５は、副画素電極１５に電気的に接続されている。
【０１３２】
第１メモリ５１は、第１ゲート線ＧＣＬａと、第４ゲート線ｘＧＣＬａと、第１メモリ選択線ＳＥＬａと、第４メモリ選択線ｘＳＥＬａと、ソース線ＳＧＬ１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。
【０１３３】
第２メモリ５２は、第２ゲート線ＧＣＬｂと、第５ゲート線ｘＧＣＬｂと、第２メモリ選択線ＳＥＬｂと、第５メモリ選択線ｘＳＥＬｂと、ソース線ＳＧＬ１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。
【０１３４】
第３メモリ５３は、第３ゲート線ＧＣＬｃと、第６ゲート線ｘＧＣＬｃと、第３メモリ選択線ＳＥＬｃと、第６メモリ選択線ｘＳＥＬｃと、ソース線ＳＧＬ１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。
【０１３５】
反転スイッチ６１は、表示信号線ＦＲＰ１と、第２表示信号線ｘＦＲＰ１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。
【０１３６】
［第１の動作例］
図１２は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。
【０１３７】
図１２の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０を選択するための制御信号Ｓｉｇ６を、セレクタ３４１に出力する。これにより、セレクタ３４１は、第１分周クロック信号ＣＬＫ−Ｘ０を選択クロック信号ＣＬＫ−ＳＥＬとして選択する。従って、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数と同じである。セレクタ３４１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。
【０１３８】
タイミングｔ１０からタイミングｔ１３までは、１つの行のＮ×３個の副画素ＳＰｉｘの各々に含まれる第１メモリ５１から第３メモリ５３までへの副画素データの書き込み期間である。
【０１３９】
タイミングｔ１０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬａと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第１ゲート線ＧＣＬａに出力する。第１ゲート線ＧＣＬａにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。
【０１４０】
また、タイミングｔ１０において、ソース線駆動回路５は、「Ａ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第１メモリ５１には、「Ａ」という画像を表示するための副画素データが、夫々書き込まれる。
【０１４１】
また、タイミングｔ１０からｔ１１までに亘って、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第１メモリ５１には、画像「Ａ」を形成するための信号が書き込まれ、保存される。
【０１４２】
また、タイミングｔ１１からｔ１２までに亘って、上記と同様の動作が第２ゲート線ＧＣＬｂ及び画像「Ｂ」との関係で実施される。これにより、全副画素ＳＰｉｘの第２メモリ５２には、画像「Ｂ」を形成するための信号が書き込まれ、保存される。
【０１４３】
また、タイミングｔ１２からｔ１３までに亘って、上記と同様の動作が第３ゲート線ＧＣＬｃ及び画像「Ｃ」との関係で実施される。これにより、全副画素ＳＰｉｘの第３メモリ５３には、画像「Ｃ」を形成するための信号が書き込まれ、保存される。
【０１４４】
タイミングｔ１４からタイミングｔ２０までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
【０１４５】
タイミングｔ１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給される。
【０１４６】
また、タイミングｔ１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａに供給される。
【０１４７】
各々の第１メモリ選択線ＳＥＬａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ１４において、表示装置１は、「Ａ」という画像を表示する。
【０１４８】
同様の操作によって、タイミングｔ１５〜タイミングｔ１６では画像Ｂが、タイミングｔ１６〜タイミングｔ１７では画像Ｃが選択され、表示される。
【０１４９】
タイミングｔ１７からタイミングｔ１９までの各部の動作は、タイミングｔ１４からタイミングｔ１６までの各部の動作と同様であるので、説明を省略する。
【０１５０】
上記したように、表示装置１は、タイミングｔ１４からタイミングｔ２０までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
【０１５１】
タイミングｔ２０からタイミングｔ２２までは、「Ａ」という画像を表示する静止画表示期間である。
【０１５２】
タイミングｔ２０において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給されない。ラッチ７１は、ハイレベルを保持する。
【０１５３】
また、タイミングｔ２０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。上記と同様の駆動により、タイミングｔ２０からタイミングｔ２２までにおいて、表示装置１は、「Ａ」という画像を静止画表示する。
【０１５４】
なお、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ２１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。
【０１５５】
タイミングｔ２１において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬｂと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬｂに出力する。第２ゲート線ＧＣＬｂにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。
【０１５６】
また、タイミングｔ２１において、ソース線駆動回路５は、「Ｘ」という画像を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｘ」という画像を表示するための副画素データが、夫々書き込まれる。
【０１５７】
表示装置１は、タイミングｔ２１と同様の動作をＭ回繰り返すことにより、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。
【０１５８】
なお、図１２では、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ２１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示（動画像表示）期間内の、「Ｃ」及び「Ａ」という画像をアニメーション表示（動画像表示）しているタイミングｔ１６からタイミングｔ１８までにおいて、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込むことも可能である。
【０１５９】
タイミングｔ２２以降は、「Ｘ」、「Ｃ」及び「Ａ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。タイミングｔ２２からタイミングｔ３０までの各部の動作は、タイミングｔ１４からタイミングｔ１６までの各部の動作と同様であるので、説明を省略する。
【０１６０】
［第２の動作例］
図１３は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。
【０１６１】
図１３の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第３分周クロック信号ＣＬＫ−Ｘ２を選択するための制御信号Ｓｉｇ６を、セレクタ３４１に出力する。これにより、セレクタ３４１は、第３分周クロック信号ＣＬＫ−Ｘ２を選択クロック信号ＣＬＫ−ＳＥＬとして選択する。従って、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数の１／４である。セレクタ３４１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。
【０１６２】
例えば、基準クロック信号ＣＬＫの周波数は、１Ｈｚが例示される。従って、共通電極２３のコモン電位が反転する周波数は、１Ｈｚである。また、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数の１／４である、０．２５Ｈｚである。従って、フレームが変化する周波数は、０．２５Ｈｚである。
【０１６３】
タイミングｔ４０からタイミングｔ４３までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
【０１６４】
タイミングｔ４０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給される。
【０１６５】
また、タイミングｔ４０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａに供給される。
【０１６６】
各々の第１メモリ選択線ＳＥＬａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ４０において、表示装置１は、「Ａ」という画像を表示する。
【０１６７】
タイミングｔ４１において、上記と同様の動作が第２メモリ選択線ＳＥＬｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ４１において、表示装置１は、「Ｂ」という画像を表示する。
【０１６８】
タイミングｔ４２において、上記と同様の動作が第３メモリ選択線ＳＥＬｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ４２において、表示装置１は、「Ｃ」という画像を表示する。
【０１６９】
タイミングｔ４３以降の各部の動作は、タイミングｔ４０からタイミングｔ４２までの各部の動作と同様であるので、説明を省略する。
【０１７０】
上記したように、表示装置１は、タイミングｔ４０からタイミングｔ４３までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
【０１７１】
第１の実施形態の表示装置１では、表示領域ＤＡ外に設けられるメモリ選択回路８が、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を、同時に選択する。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を切り替えることによって、３つの画像（３つのフレーム）の内の１つの画像（フレーム）を表示することができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。
【０１７２】
また、第１の実施形態の表示装置１では、副画素データの書き込み時には、額縁領域ＧＤに配置されたゲート線選択回路１０が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。また、副画素データの読み出し時には、額縁領域ＧＤに配置されたメモリ選択回路８が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。従って、各画素Ｐｉｘが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置１は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。
【０１７３】
また、第１の実施形態の表示装置１では、第１メモリ５１から第３メモリ５３までのいずれか１つに格納されている副画素データに基づいて画像を表示している期間に、第１メモリ５１から第３メモリ５３までの他のいずれか１つに、副画素データを書き込むこともできる。これにより、表示装置１は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。
【０１７４】
また、第１の実施形態の表示装置１では、セレクタ３４１が、制御信号Ｓｉｇ６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。そして、セレクタ３４１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。これにより、表示装置１は、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、画像（フレーム）を変化させる周波数を変えることができる。また、表示装置１は、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。これにより、表示装置１は、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。従って、表示装置１は、フレームを変化させる周波数と、共通電極２３の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。
【０１７５】
また、第１の実施形態の表示装置１は、設定レジスタ４ｃの値に基づいて、フレームを変化させる周波数を変えることができる。従って、表示装置１は、外部回路から設定レジスタ４ｃの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数を変えることができる。従って、表示装置１は、フレームを変化させる周波数を、使用態様に応じて動的に変えることができる。
【０１７６】
表示装置１が電子棚札に使用される場合がある。電子棚札では、フレームを変化させる周波数を動的に変えたいという要請がある。表示装置１は、このような要請に応えることができる。
【０１７７】
なお、第１の実施形態では、基準クロック信号ＣＬＫが共通電極駆動回路６及び反転駆動回路７に供給され、選択クロック信号ＣＬＫ−ＳＥＬがメモリ選択回路８に供給されることとしたが、本開示はこれに限定されない。基準クロック信号ＣＬＫがメモリ選択回路８に供給され、選択クロック信号ＣＬＫ−ＳＥＬが共通電極駆動回路６及び反転駆動回路７に供給されても良い。これにより、表示装置１は、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転する周波数とを、異ならせることができる。
【０１７８】
（第２の実施形態）
［全体構成］
図１４は、第２の実施形態の表示装置の全体構成の概要を示す図である。
【０１７９】
表示装置１Ａは、第１の実施形態の表示装置１の選択回路３２に代えて、選択回路３２Ａを備えている。
【０１８０】
タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、選択回路３２Ａを制御する。
【０１８１】
選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。そして、選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。また、選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。そして、選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数と、第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数とは、同じであっても良いし、異なっていても良い。
【０１８２】
図１５は、第２の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。
【０１８３】
分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３３１から第４の１／２分周器３３４までを含む。選択回路３２Ａは、第１セレクタ３４１と、第２セレクタ３４２と、を含む。
【０１８４】
第１セレクタ３４１には、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までが、供給される。第１セレクタ３４１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つの分周クロック信号を、第１選択クロック信号ＣＬＫ−ＳＥＬ１として、選択する。第１セレクタ３４１は、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。
【０１８５】
第２セレクタ３４２には、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までが、供給される。第２セレクタ３４２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つの分周クロック信号を、第２選択クロック信号ＣＬＫ−ＳＥＬ２として、選択する。第２セレクタ３４２は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。
【０１８６】
図１６は、第２の実施形態の表示装置のモジュール構成を示す図である。詳細には、図１６は、表示装置１Ａでの、分周回路３１及び選択回路３２Ａの配置を示す図である。
【０１８７】
分周回路３１及び選択回路３２Ａは、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。
【０１８８】
分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までを、選択回路３２Ａに出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８（図１４参照）に出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６（図１４参照）及び反転駆動回路７（図１４参照）に出力する。
【０１８９】
分周回路３１及び選択回路３２Ａは、ＣＯＧとして、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２Ａは、ＣＯＦとして、フレキシブル基板Ｆ上に実装されても良い。
【０１９０】
図１７は、第２の実施形態の表示装置の回路構成を示す図である。
【０１９１】
メモリ選択回路８は、スイッチＳＷ２を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。
【０１９２】
画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ１がラッチ７１に供給される。
【０１９３】
画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ１がラッチ７１に供給されない。
【０１９４】
ラッチ７１は、スイッチＳＷ２がオン状態で第１選択クロック信号ＣＬＫ−ＳＥＬ１が供給される場合には、第１選択クロック信号ＣＬＫ−ＳＥＬ１のハイレベルを、第１選択クロック信号ＣＬＫ−ＳＥＬ１の１周期の時間だけ、保持する。ラッチ７１は、スイッチＳＷ２がオフ状態で第１選択クロック信号ＣＬＫ−ＳＥＬ１が供給されない場合には、ハイレベルを保持する。
【０１９５】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、第２選択クロック信号ＣＬＫ−ＳＥＬ２に同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。
【０１９６】
反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、第２選択クロック信号ＣＬＫ−ＳＥＬ２を各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。これにより、第２選択クロック信号ＣＬＫ−ＳＥＬ２に同期して、副画素電極１５の電位が反転する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
【０１９７】
［第１の動作例］
図１８は、第２の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。
【０１９８】
図１８の全体にわたって、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第２分周クロック信号ＣＬＫ−Ｘ１を選択するための制御信号Ｓｉｇ６を、第１セレクタ３４１に出力する。これにより、第１セレクタ３４１は、第２分周クロック信号ＣＬＫ−Ｘ１を、第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数は、基準クロック信号ＣＬＫの周波数の１／２である。第１セレクタ３４１は、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。
【０１９９】
また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第４分周クロック信号ＣＬＫ−Ｘ３を選択するための制御信号Ｓｉｇ７を、第２セレクタ３４２に出力する。これにより、第２セレクタ３４２は、第４分周クロック信号ＣＬＫ−Ｘ３を、第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数は、基準クロック信号ＣＬＫの周波数の１／８である。第２セレクタ３４２は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第１選択クロック信号ＣＬＫ−ＳＥＬ１に同期して反転するコモン電位を、共通電極２３に供給する。
【０２００】
タイミングｔ５０からタイミングｔ５４までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
【０２０１】
タイミングｔ５０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ１が、ラッチ７１に供給される。
【０２０２】
また、タイミングｔ５０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａに供給される。
【０２０３】
各々の第１メモリ選択線ＳＥＬａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ５０において、表示装置１Ａは、「Ａ」という画像を表示する。
【０２０４】
タイミングｔ５１において、上記と同様の動作が第２メモリ選択線ＳＥＬｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ５１において、表示装置１Ａは、「Ｂ」という画像を表示する。
【０２０５】
タイミングｔ５２において、第２選択クロック信号ＣＬＫ−ＳＥＬ２は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ５２において、共通電極２３のコモン電位を反転させる。
【０２０６】
タイミングｔ５３において、上記と同様の動作が第３メモリ選択線ＳＥＬｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ５３において、表示装置１Ａは、「Ｃ」という画像を表示する。
【０２０７】
タイミングｔ５４以降のメモリ選択回路８の動作は、タイミングｔ５０からタイミングｔ５４までの動作と同様であるので、説明を省略する。
【０２０８】
タイミングｔ５５において、第２選択クロック信号ＣＬＫ−ＳＥＬ２は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ５５において、共通電極２３のコモン電位を反転させる。
【０２０９】
タイミングｔ５５以降の共通電極駆動回路６の動作は、タイミングｔ５２からタイミングｔ５５までの動作と同様であるので、説明を省略する。
【０２１０】
上記したように、表示装置１Ａは、タイミングｔ５０からタイミングｔ５４までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
【０２１１】
［第２の動作例］
図１９は、第２の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。
【０２１２】
図１９の全体にわたって、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第３分周クロック信号ＣＬＫ−Ｘ２を選択するための制御信号Ｓｉｇ６を、第１セレクタ３４１に出力する。これにより、第１セレクタ３４１は、第３分周クロック信号ＣＬＫ−Ｘ２を、第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数は、基準クロック信号ＣＬＫの周波数の１／４である。第１セレクタ３４１は、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。
【０２１３】
また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０を選択するための制御信号Ｓｉｇ７を、第２セレクタ３４２に出力する。これにより、第２セレクタ３４２は、第１分周クロック信号ＣＬＫ−Ｘ０を、第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数は、基準クロック信号ＣＬＫの周波数と同じである。第２セレクタ３４２は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第１選択クロック信号ＣＬＫ−ＳＥＬ１に同期して反転するコモン電位を、共通電極２３に供給する。
【０２１４】
例えば、基準クロック信号ＣＬＫ及び第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数は、１Ｈｚが例示される。従って、共通電極２３のコモン電位が反転する周波数は、１Ｈｚである。また、第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数は、基準クロック信号ＣＬＫの周波数の１／４である、０．２５Ｈｚである。従って、フレームが変化する周波数は、０．２５Ｈｚである。
【０２１５】
タイミングｔ６０からタイミングｔ６４までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
【０２１６】
タイミングｔ６０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ１が、ラッチ７１に供給される。
【０２１７】
また、タイミングｔ６０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬａに供給される。
【０２１８】
各々の第１メモリ選択線ＳＥＬａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ６０において、表示装置１Ａは、「Ａ」という画像を表示する。
【０２１９】
タイミングｔ６０において、第２選択クロック信号ＣＬＫ−ＳＥＬ２は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ６０において、共通電極２３のコモン電位を反転させる。
【０２２０】
タイミングｔ６１において、第２選択クロック信号ＣＬＫ−ＳＥＬ２は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ６１において、共通電極２３のコモン電位を反転させる。
【０２２１】
タイミングｔ６１以降の共通電極駆動回路６の動作は、タイミングｔ６０からタイミングｔ６１までの動作と同様であるので、説明を省略する。
【０２２２】
タイミングｔ６２において、上記と同様の動作が第２メモリ選択線ＳＥＬｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ６２において、表示装置１Ａは、「Ｂ」という画像を表示する。
【０２２３】
タイミングｔ６３において、上記と同様の動作が第３メモリ選択線ＳＥＬｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ６３において、表示装置１Ａは、「Ｃ」という画像を表示する。
【０２２４】
タイミングｔ６４以降のメモリ選択回路８の動作は、タイミングｔ６０からタイミングｔ６４までの動作と同様であるので、説明を省略する。
【０２２５】
上記したように、表示装置１Ａは、タイミングｔ６０からタイミングｔ６４までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
【０２２６】
第２の実施形態の表示装置１Ａでは、第１セレクタ３４１が、制御信号Ｓｉｇ６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択し、メモリ選択回路８に出力する。これにより、表示装置１Ａは、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、画像（フレーム）を変化させる周波数を変えることができる。
【０２２７】
また、第２の実施形態の表示装置１Ａでは、第２セレクタ３４２が、制御信号Ｓｉｇ７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択し、共通電極駆動回路６及び反転駆動回路７に出力する。これにより、表示装置１Ａは、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、共通電極２３のコモン電位を反転させる周波数を変えることができる。
【０２２８】
これにより、表示装置１Ａは、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。従って、表示装置１Ａは、フレームを変化させる周波数と、共通電極２３の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。
【０２２９】
液晶素子は、電圧が同じ方向に印加され続けると劣化し、液晶表示装置の画面には、焼き付きが発生する。コモン反転駆動は、この液晶表示装置の画面の焼き付きを抑制するために実施される。副画素ＳＰｉｘが、６ビット、８ビット又は１０ビット等の多階調表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が大きい。従って、共通電極の極性を反転させる周波数を高くする必要がある。
【０２３０】
一方、電子棚札等に使用される反射型液晶表示装置のように、副画素ＳＰｉｘが、１ビットの二値表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が小さい。従って、共通電極の極性を反転させる周波数は、低くても良い。
【０２３１】
第２の実施形態の表示装置１Ａは、共通電極２３の極性を反転させる周波数を、使用態様に応じて変えることができる。
【０２３２】
また、第２の実施形態の表示装置１Ａは、設定レジスタ４ｃの値に基づいて、フレームを変化させる周波数及び共通電極２３のコモン電位を反転させる周波数を、変えることができる。従って、表示装置１Ａは、外部回路から設定レジスタ４ｃの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数及び共通電極２３の極性を反転させる周波数を、変えることができる。従って、表示装置１Ａは、フレームを変化させる周波数及び共通電極２３の極性を反転させる周波数を、使用態様に応じて動的に変えることができる。
【０２３３】
（第３の実施形態）
図２０は、第３の実施形態の表示装置の回路構成を示す図である。
【０２３４】
第３の実施形態の表示装置は、第２の実施形態の表示装置（図１７参照）と比較して、反転駆動回路７を備えていない。
【０２３５】
第１表示信号線ＦＲＰには、共通電極２３に供給されるコモン電位に同期且つ同相で変化する表示信号が、共通電極駆動回路６から供給される。インバータ２００には、共通電極２３に供給されるコモン電位が供給される。第２表示信号線ｘＦＲＰには、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する反転表示信号が、インバータ２００から供給される。
【０２３６】
図２１は、第３の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１Ａは、Ｎチャネルトランジスタ２０１と、Ｐチャネルトランジスタ２０２と、を含む。
【０２３７】
Ｎチャネルトランジスタ２０１のゲート端子及びＰチャネルトランジスタ２０２のゲート端子には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。
【０２３８】
Ｎチャネルトランジスタ２０１のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ１に電気的に接続されている。Ｎチャネルトランジスタ２０１のソース及びドレインの内の他方は、副画素電極１５に電気的に接続されている。
【０２３９】
Ｐチャネルトランジスタ２０２のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ１に電気的に接続されている。Ｐチャネルトランジスタ２０２のソース及びドレインの内の他方は、副画素電極１５に電気的に接続されている。
【０２４０】
第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｎチャネルトランジスタ２０１はオン状態になり、Ｐチャネルトランジスタ２０２はオフ状態になる。従って、副画素電極１５には、第２表示信号線ｘＦＲＰ１に供給される反転表示信号が、Ｎチャネルトランジスタ２０１を介して、副画素電極１５に供給される。
【０２４１】
第２表示信号線ｘＦＲＰ１に供給される反転表示信号は、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する。反転表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、初期配向状態から液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１Ａは、コモン反転駆動方式を実現することができる。
【０２４２】
第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｎチャネルトランジスタ２０１はオフ状態になり、Ｐチャネルトランジスタ２０２はオン状態になる。従って、副画素電極１５には、第１表示信号線ＦＲＰ１に供給される表示信号が、Ｐチャネルトランジスタ２０２を介して、副画素電極１５に供給される。
【０２４３】
第１表示信号線ＦＲＰ１に供給される表示信号は、共通電極２３に供給されるコモン電位に同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、初期配向状態から液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１Ａは、コモン反転駆動方式を実現することができる。なお、上記は液晶分子が初期配向状態の時に光を透過しない所謂ノーマリブラックの構成を示している。これに限らず、液晶分子が初期配向状態の時に光を透過させ、電圧が印加されて液晶分子が初期配向状態から配向状態を変化させると黒表示となる所謂ノーマリホワイトの構成も採用することができる。
【０２４４】
図２２は、第３の実施形態の表示装置の動作タイミングを示すタイミング図である。図２２に示すように、第１表示信号線ＦＲＰに供給される表示信号は、共通電極２３に供給されるコモン電位に同期且つ同相で変化する。第２表示信号線ｘＦＲＰに供給される反転表示信号は、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する。その他は、第２の実施形態の表示装置の動作タイミング（図１８、図１９参照）と同様であるので、説明を省略する。
【０２４５】
第３の実施形態の表示装置は、第２の実施形態の表示装置と同様に動作するので、第２の実施形態の表示装置と同様の効果を奏する。また、第１表示信号線ＦＲＰと第２表示信号線ｘＦＲＰは、共通電極に共通電位を供給する配線に接続されて形成されているので、共通電位が第２選択クロック信号ＣＬＫ−ＳＥＬ２に基づいて変化すると、これらの信号も同時に変化させることができ、回路の小型化、および同期特性が向上する。
【０２４６】
（第１から第３の実施形態の適用例）
図２３は、第１から第３の実施形態の表示装置の適用例を示す図である。図２３は、表示装置１又は１Ａを電子棚札に適用した例を示す図である。
【０２４７】
図２３に示すように、表示装置１Ｂ、１Ｃ及び１Ｄは、それぞれ棚１０２に取り付けられている。表示装置１Ｂ、１Ｃ及び１Ｄの各々は、上述した表示装置１又は１Ａと同様の構成を有する。表示装置１Ｂ、１Ｃ及び１Ｄは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ｂ、１Ｃ及び１Ｄは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。
【０２４８】
以上、本発明の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０２４９】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  表示装置
１ａ  表示面
２  第１パネル
３  第２パネル
４  インタフェース回路
４ａ  シリアル−パラレル変換回路
４ｂ  タイミングコントローラ
４ｃ  設定レジスタ
５  ソース線駆動回路
６  共通電極駆動回路
７  反転駆動回路
８  メモリ選択回路
９  ゲート線駆動回路
１０  ゲート線選択回路
１１  第１基板
１５  副画素電極（反射電極）
２１  第２基板
２３  共通電極
３０  液晶層
３１  分周回路
３２  選択回路
３３  １／２分周器
３４  セレクタ
５０  メモリブロック
５１  第１メモリ
５２  第２メモリ
５３  第３メモリ
６１、６１Ａ  反転スイッチ
ＦＲＰ  表示信号線
ＧＬ  ゲート線群
ＧＣＬ  ゲート線
Ｐｉｘ  画素
ＳＰｉｘ  副画素
ＳＬ  メモリ選択線群
ＳＥＬ  メモリ選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2019012262.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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