(57)【要約】【課題】電源保護回路に流れるリーク電流を低減させる。【解決手段】一実施形態の電源保護回路は第１電圧が供給される第１パッド、第１電圧と異なる第２電圧が供給される第２パッド、第１及び第２トランジスタ、並びにスイッチ回路を備える。第１トランジスタは第１パッドに電気的に接続された第１端と、第１ノードに電気的に接続された第２端及びバックゲートと、第２ノードに電気的に接続されたゲートと、を含む。第２トランジスタは第１ノードに電気的に接続された第１端と、第２パッドに電気的に接続された第２端及びバックゲートと、を含む。スイッチ回路は第２トランジスタのゲートに第１論理信号が入力される場合、第２ノードを第１パッドと電気的に接続し、第２トランジスタのゲートに第１論理信号と互いに反転した論理レベルを有する第２論理信号が入力される場合、第２ノードを第１パッドから電気的に切断して前記第１ノードと電気的に接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電圧が供給される第１パッドと、
前記第１電圧と異なる第２電圧が供給される第２パッドと、
前記第１パッドに電気的に接続された第１端と、第１ノードに電気的に接続された第２端及びバックゲートと、第２ノードに電気的に接続されたゲートと、を含む第１トランジスタと、
前記第１ノードに電気的に接続された第１端と、前記第２パッドに電気的に接続された第２端及びバックゲートと、を含む第２トランジスタと、
前記第２トランジスタのゲートに第１論理信号が入力される場合、前記第２ノードを前記第１パッドと電気的に接続し、前記第２トランジスタのゲートに前記第１論理信号と互いに反転した論理レベルを有する第２論理信号が入力される場合、前記第２ノードを前記第１パッドから電気的に切断して前記第１ノードと電気的に接続するスイッチ回路と、
を備える、電源保護回路。
【請求項２】
前記スイッチ回路は、前記第１パッドに電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、を含み、前記第１トランジスタ及び前記第２トランジスタと互いに異なる極性を有する第３トランジスタを含む、請求項１記載の電源保護回路。
【請求項３】
前記第３トランジスタのゲートには、前記第２トランジスタのゲートに入力される論理信号と互いに反転した論理信号が入力される、請求項２記載の電源保護回路。
【請求項４】
前記スイッチ回路は、前記第１ノードに電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、を含む第１抵抗を更に含む、請求項３記載の電源保護回路。
【請求項５】
前記スイッチ回路は、前記第１ノードに電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、前記第３トランジスタのゲートに電気的に接続されたゲートと、を含む第４トランジスタを更に含む、請求項３記載の電源保護回路。
【請求項６】
前記第４トランジスタは、前記第３トランジスタと互いに異なる極性を有する、請求項５記載の電源保護回路。
【請求項７】
前記第１パッドと前記第２パッドとの間に電気的に接続され、第３ノードにトリガ信号を出力するトリガ回路と、
前記トリガ信号の電圧値が或る閾値を超えたか否かに応じて、前記第２トランジスタのゲート及び前記第３トランジスタのゲートへ入力される論理信号の論理レベルを切り替える信号制御回路と、
を更に備える、請求項２記載の電源保護回路。
【請求項８】
前記トリガ回路は、
前記第１パッドに電気的に接続された第１端と、前記第３ノードに電気的に接続された第２端と、を含む第２抵抗と、
前記第３ノードに電気的に接続された第１端と、前記第２パッドに電気的に接続された第２端と、を含むキャパシタと、
を含む、請求項７記載の電源保護回路。
【請求項９】
前記トリガ回路は、
前記第１パッドに電気的に接続された第１端と、前記第３ノードに電気的に接続された第２端と、を含む第２抵抗と、
前記第３ノードに電気的に接続された第１端と、前記第２パッドに電気的に接続された第２端及びゲートと、を含む第５トランジスタと、
を含む、請求項７記載の電源保護回路。
【請求項１０】
前記トリガ回路は、
前記第１パッドに電気的に接続された第１端と、前記第３ノードに電気的に接続された第２端と、を含む第２抵抗と、
前記第３ノードに電気的に接続された第１端と、前記第２パッドに電気的に接続された第２端と、を含むダイオードと、
を含む、請求項７記載の電源保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電源保護回路に関する。
【背景技術】
【０００２】
半導体装置の電源をサージから保護する電源保護回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７５４３５号公報
【特許文献２】特開２０１５−１０３６８９号公報
【特許文献３】特表２０１６−３５９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源保護回路に流れるリーク電流を低減させる。
【課題を解決するための手段】
【０００５】
実施形態の電源保護回路は、第１パッドと、第２パッドと、第１トランジスタと、第２トランジスタと、スイッチ回路と、を備える。上記第１パッドは、第１電圧が供給される。上記第２パッドは、上記第１電圧と異なる第２電圧が供給される。上記第１トランジスタは、上記第１パッドに電気的に接続された第１端と、第１ノードに電気的に接続された第２端及びバックゲートと、第２ノードに電気的に接続されたゲートと、を含む。上記第２トランジスタは、上記第１ノードに電気的に接続された第１端と、上記第２パッドに電気的に接続された第２端及びバックゲートと、を含む。上記スイッチ回路は、上記第２トランジスタのゲートに第１論理信号が入力される場合、上記第２ノードを上記第１パッドと電気的に接続し、上記第２トランジスタのゲートに上記第１論理信号と互いに反転した論理レベルを有する第２論理信号が入力される場合、上記第２ノードを上記第１パッドから電気的に切断して上記第１ノードと電気的に接続する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図３】第１実施形態に係る半導体装置の電源保護回路の動作を説明するためのタイミングチャート。
【図４】比較例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図５】第１実施形態に係る効果を説明するためのダイアグラム。
【図６】第１実施形態に係る効果を説明するためのダイアグラム。
【図７】第１実施形態の第１変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図８】第１実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図９】第１実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１０】第１実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１１】第１実施形態の第３変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１２】第１実施形態の第３変形例に係る半導体装置の電源保護回路の動作を説明するためのタイミングチャート。
【図１３】第２実施形態に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１４】第２実施形態に係る半導体装置の電源保護回路の動作を説明するためのタイミングチャート。
【図１５】第２実施形態の第１変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１６】第２実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１７】第２実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１８】第２実施形態の第２変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図１９】第２実施形態の第３変形例に係る半導体装置の電源保護回路の構成を説明するための回路図。
【図２０】第２実施形態の第３変形例に係る半導体装置の電源保護回路の動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係る電源保護回路について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係る電源保護回路を含む半導体装置の構成について説明する。
【００１０】
１．１．１  半導体装置の構成について
図１は、第１実施形態に係る半導体装置の構成の一例を示すブロック図である。半導体装置１は、例えば、図示しない外部機器からの入力信号に対して所定の処理を実行し、出力信号を出力する半導体チップを含む。
【００１１】
半導体装置１は、例えば、外部機器と信号Ｉ／Ｏを通信する。信号Ｉ／Ｏは、半導体装置１と外部機器との間で送受信されるデータの実体であり、入力信号及び出力信号を含む。
【００１２】
また、半導体装置１０には、種々の電圧が供給される。半導体装置１０に供給される電圧は、例えば、電圧ＶＤＤ及びＶＳＳを含む。電圧ＶＤＤは、半導体装置１０を駆動するために用いられる基準電圧であり、例えば、１．８Ｖである。電圧ＶＳＳは、接地電圧であり、電圧ＶＤＤより小さい。電圧ＶＳＳは、例えば、０Ｖである。
【００１３】
半導体装置１は、パッド群１１、インタフェース回路１２、電源保護回路１３、及び内部回路１４を備えている。
【００１４】
パッド群１１は、電圧供給用のパッドＰ１及びＰ２を含む。パッドＰ１及びＰ２はそれぞれ、電圧ＶＤＤ及びＶＳＳを電源保護回路１３と共有する。なお、図１の例では、パッドＰ１及びＰ２の各々は、１個の機能ブロックとして示されているが、これに限らず、複数個設けられていてもよい。パッドＰ１及びＰ２の各々が１つのチップ内に複数個設けられている場合、当該複数のパッドＰ１及びＰ２は、チップ内の複数の場所に分散してレイアウトされていてもよい。
【００１５】
また、パッド群１１は、例えば、信号送受信用のパッドＰ３を含む。パッドＰ３は、外部機器から受信した入力信号をインタフェース回路１２に転送する。また、パッドＰ３は、インタフェース回路１２から受信した信号を出力信号として半導体装置１０の外部に出力する。
【００１６】
インタフェース回路１２は、パッドＰ３から入力信号を信号Ｉ／Ｏとして受けると、当該入力信号を内部回路１４に送信する。また、インタフェース回路１２は、内部回路１４から出力信号を受けると、パッドＰ３を介して当該出力信号を外部に出力する。
【００１７】
電源保護回路１３は、電圧ＶＤＤをインタフェース回路１２と共有する。電源保護回路１３は、例えば、電圧ＶＤＤ及びＶＳＳに基づき、電圧ＶＤＤにサージが発生した場合、当該サージによる影響を低減させた電圧ＶＤＤをインタフェース回路１２と共有する機能を有する。電源保護回路１３の詳細については後述する。なお、電源保護回路１３は、例えば、パッドＰ１及びＰ２の各々が複数個設けられている場合、当該複数のパッドＰ１及びＰ２のチップ内におけるレイアウトに対応付けられて複数個設けられる。
【００１８】
内部回路１４は、半導体装置１の具体的な処理を行う機能構成を有する回路である。内部回路１４は、インタフェース回路１２から信号を受けると、所定の処理を実行し、当該所定の処理の結果として出力信号を生成する。
【００１９】
１．１．２  電源保護回路の構成について
次に、第１実施形態に係る半導体装置の電源保護回路の構成について、図２を用いて説明する。
【００２０】
図２に示すように、電源保護回路１３は、トランジスタＴｒ１、Ｔｒ２、及びＴｒ３、抵抗Ｒ１及びＲ２、キャパシタＣ１、並びにインバータＩＮＶ１、ＩＮＶ２、及びＩＮＶ３を含む。トランジスタＴｒ１は、例えば、ｐチャネルの極性を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴｒ２、及びＴｒ３は、例えば、ｎチャネルの極性を有するＭＯＳトランジスタである。トランジスタＴｒ１〜Ｔｒ３、抵抗Ｒ１及びＲ２、キャパシタＣ１、並びにインバータＩＮＶ１〜ＩＮＶ３は、ＲＣＴ(Resistance Capacitor Triggered)ＭＯＳ回路として機能し得る。
【００２１】
上述の通り、電源保護回路１３には、パッドＰ１及びＰ２を介してそれぞれ電圧ＶＤＤ及びＶＳＳが供給される。
【００２２】
抵抗Ｒ１は、第１端がパッドＰ１に接続され、第２端がノードＮ１に接続される。キャパシタＣ１は、第１端がノードＮ１に接続され、第２端がパッドＰ２に接続される。抵抗Ｒ１及びキャパシタＣ１は、各々の抵抗値及び容量に基づいて決定される時定数に基づいて動作するＲＣタイマとして機能する。具体的には、ノードＮ１の電圧は、パッドＰ１の電圧変動に対して、当該時定数に基づく時間的な遅れを伴って追従する。
【００２３】
インバータＩＮＶ１及びＩＮＶ２は、ノードＮ１及びＮ２の間において直列に接続される。具体的には、インバータＩＮＶ１は、入力端がノードＮ１に接続され、出力端がインバータＩＮＶ２の入力端に接続される。インバータＩＮＶ２は、出力端がノードＮ２に接続される。
【００２４】
インバータＩＮＶ３は、入力端がノードＮ２に接続され、出力端がトランジスタＴｒ３のゲートに接続される。
【００２５】
インバータＩＮＶ１〜ＩＮＶ３は、例えば、パッドＰ１及びＰ２の電位差に応じた値の信号を出力するよう構成されてもよい。
【００２６】
トランジスタＴｒ１は、第１端及びバックゲートがパッドＰ１に接続され、第２端がノードＮ３に接続され、ゲートがノードＮ２に接続される。すなわち、トランジスタＴｒ１の第１端及び第２端はそれぞれ、ソース及びドレインとして機能する。なお、バックゲートは、「ボディ」とも言う。
【００２７】
抵抗Ｒ２は、第１端がノードＮ３に接続され、第２端がノードＮ４に接続される。
【００２８】
トランジスタＴｒ２は、第１端がパッドＰ１に接続され、第２端及びバックゲートがノードＮ４に接続され、ゲートがノードＮ３に接続される。トランジスタＴｒ３は、第１端がノードＮ４に接続され、第２端及びバックゲートがパッドＰ２に接続され、ゲートがインバータＩＮＶ３の出力端に接続される。すなわち、トランジスタＴｒ２の第１端及びトランジスタＴｒ３の第１端はドレインとして機能し、トランジスタＴｒ２の第２端及びトランジスタＴｒ３の第２端はソースとして機能する。
【００２９】
トランジスタＴｒ２及びＴｒ３は、パッドＰ１の電圧が急峻に立ち上った際にオン状態となって第１端から第２端に向けてオン電流Ｉｓを流し、当該パッドＰ１の電圧の急激な変化に対するインタフェース回路１２への影響を緩和させる機能を有する。なお、トランジスタＴｒ２及びＴｒ３は、互いに同程度の大きさのゲートサイズを有することが好ましい。ゲートサイズとは、例えば、ゲート長Ｌに対するゲート幅Ｗの割合（Ｗ／Ｌ）である。トランジスタＴｒ２及びＴｒ３のゲートサイズは、他のトランジスタＴｒ１のゲートサイズより大きい。
【００３０】
なお、トランジスタＴｒ１〜Ｔｒ３は、例えば、電圧ＶＤＤと、電圧ＶＳＳとの間の或る電圧（便宜的に、電圧ＶＴと言う。）において、オン状態又はオフ状態に切り替わることが好ましい。より好ましくは、電圧ＶＴは、電圧ＶＤＤと、電圧ＶＤＤ／２との間に設定されることが好ましい。トランジスタＴｒ１は、電圧ＶＴより低い電圧がゲートに印加されると、オン状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オフ状態となる。また、トランジスタＴｒ２及びＴｒ３は、電圧ＶＴより低い電圧がゲートに印加されると、オフ状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オン状態となる。このように、ｐチャネルの極性を有するトランジスタと、ｎチャネルの極性を有するトランジスタは、一方がオン状態の場合は他方がオフ状態となり、一方がオフ状態の場合は他方がオン状態となることが好ましい。
【００３１】
以下の説明では、トランジスタＴｒ１〜Ｔｒ３のゲートに印加される電圧について、電圧ＶＴよりも低い電圧の論理レベルを“Ｌ”レベルと言い、電圧ＶＴよりも高い電圧を“Ｈ”レベルと言う。
【００３２】
なお、インバータＩＮＶ１〜ＩＮＶ３は、トランジスタＴｒ１〜Ｔｒ３と同様、入力端に入力される電圧が電圧ＶＴより小さいか大きいかに応じて、出力端から出力される信号の論理レベルが切り替わるよう構成されてもよい。より具体的には、インバータＩＮＶ１〜ＩＮＶ３は、“Ｌ”レベルが入力端に入力されると、出力端から“Ｈ”レベルを出力し、“Ｈ”レベルが入力端に入力されると、出力端から“Ｌ”レベルを出力してもよい。このように構成することにより、インバータＩＮＶ１〜ＩＮＶ３は、例えば、ノードＮ１の電圧値が電圧ＶＴを超えたか否かに応じてトランジスタＴｒ２及びＴｒ３へのゲートへ入力される信号の論理レベルを切り替える信号制御回路として機能する。
【００３３】
１．２  電源保護回路の動作について
次に、第１実施形態に係る半導体装置の電源保護回路の動作について説明する。
【００３４】
図３は、第１実施形態に係る電源保護回路の動作を説明するためのタイミングチャートである。図３は、一例として、サージが発生した際と、定常的に電源が供給されている際における、電源保護回路１３の動作を模式的に示している。図３では、サージの一例として、ＨＢＭ（Human Body Model）に基づくサージが発生した場合が示される。なお、以下の説明では、サージが発生した際における電源保護回路１３の動作を示す期間を「サージ発生時動作期間」、定常的に電源が供給されている際における電源保護回路１３の動作を示す期間を「通常時動作期間」としてそれぞれ示している。
【００３５】
図３に示すように、時刻Ｔ１０に至るまで、半導体装置１０には電圧ＶＤＤが供給されていない。このため、パッドＰ１及びＰ２は、例えば電圧ＶＳＳとなる。これに伴い、ノードＮ１、Ｎ２、Ｎ３、及びＮ４は、いずれも電圧ＶＳＳ（“Ｌ”レベル）となる。これに伴い、トランジスタＴｒ２及びＴｒ３はオフ状態となり、オン電流Ｉｓは流れない。
【００３６】
時刻Ｔ１０において、サージが発生することにより、パッドＰ１の電圧は急峻に立ち上がった後、徐々に電圧ＶＳＳに近づいていく。ノードＮ１は、サージに応じてキャパシタＣ１の電荷が充電されるため電圧が緩やかに上昇するものの、パッドＰ１の電圧の減少に伴って再度減少する。このため、ノードＮ１はサージ発生時動作期間にわたって“Ｌ”レベルのままである。
【００３７】
これに伴い、インバータＩＮＶ１は“Ｈ”レベルを出力する。インバータＩＮＶ１から出力された“Ｈ”レベルは、インバータＩＮＶ２に入力される。これにより、インバータＩＮＶ２はノードＮ２に“Ｌ”レベルを出力する。このため、インバータＩＮＶ２から出力された“Ｌ”レベルがトランジスタＴｒ１のゲート及びインバータＩＮＶ３の入力端に入力される。
【００３８】
インバータＩＮＶ３は、“Ｌ”レベルが入力されたことによって“Ｈ”レベルを出力する。インバータＩＮＶ３から出力された“Ｈ”レベルは、トランジスタＴｒ３のゲートに入力され、トランジスタＴｒ３をオン状態にする。
【００３９】
また、トランジスタＴｒ１は、“Ｌ”レベルが入力されたことによってオン状態となり、ノードＮ３の電圧は、パッドＰ１と電気的に接続されることにより、パッドＰ１と同様に推移し、“Ｈ”レベルとなる。このため、トランジスタＴｒ２は、オン状態となる。
【００４０】
このように、抵抗Ｒ１及びキャパシタＣ１は、サージの発生をトリガとしてトランジスタＴｒ２及びＴｒ３をオン状態とするトリガ回路として機能する。サージ発生時動作期間にわたってトランジスタＴｒ２及びＴｒ３がいずれもオン状態となることにより、トランジスタＴｒ２及びＴｒ３を電流経路として、パッドＰ１からパッドＰ２に向けてオン電流Ｉｓが流れる。
【００４１】
以上のように動作することにより、電源保護回路１３は、サージ発生動作期間においてオン電流Ｉｓを流した後、停止する。
【００４２】
一方、通常時動作期間において、ノードＮ１は、キャパシタＣ１が十分に充電されたことに伴い、電圧ＶＤＤに達する。すなわち、ノードＮ１は、“Ｈ”レベルとなる。
【００４３】
ノードＮ１が“Ｈ”レベルとなると、インバータＩＮＶ１は“Ｌ”レベルを出力する。インバータＩＮＶ１から出力された“Ｌ”レベルは、インバータＩＮＶ２に入力される。これにより、インバータＩＮＶ２はノードＮ２に“Ｈ”レベルを出力する。このため、インバータＩＮＶ２から出力された“Ｈ”レベルがトランジスタＴｒ１のゲート及びインバータＩＮＶ３の入力端に入力される。
【００４４】
インバータＩＮＶ３は、“Ｈ”レベルが入力されたことによって“Ｌ”レベルを出力する。インバータＩＮＶ３から出力された“Ｌ”レベルは、トランジスタＴｒ３のゲートに入力され、トランジスタＴｒ３をオフ状態にする。
【００４５】
また、トランジスタＴｒ１は、“Ｈ”レベルが入力されたことによってオフ状態となる。これにより、ノードＮ３は、パッドＰ１から電気的に切断されるが、抵抗Ｒ２を介してノードＮ４と接続されたままである。このとき、ノードＮ３及びＮ４の電圧は、電圧Ｖ１となる。電圧Ｖ１は、電圧ＶＤＤ及びＶＳＳの間の大きさであり、例えば、電圧ＶＴより小さい（“Ｌ”レベルである）。電圧Ｖ１は、トランジスタＴｒ２及びＴｒ３のゲートサイズが同等の場合、例えば、ＶＤＤ／２程度となる。このため、トランジスタＴｒ２は、オフ状態となる。
【００４６】
以上のように動作することにより、電源保護回路１３は、通常時動作期間において、トランジスタＴｒ２及びＴｒ３がいずれもオフ状態となることにより、オン電流Ｉｓを流さない。また、ノードＮ３及びＮ４の電圧は、電圧Ｖ１に維持される。
【００４７】
１．３  本実施形態に係る効果
第１実施形態によれば、電源保護回路に流れるリーク電流を低減させることが出来る。本効果につき、以下説明する。
【００４８】
静電気放電（ＥＳＤ：Electrostatic Discharge）によるサージが発生した際、当該サージが内部回路に印加されることを防止するため、ＲＣＴＭＯＳ回路を電源保護回路に用いる手法が提案されている。
【００４９】
ＲＣＴＭＯＳ回路は、サージが発生した際に電源及びグラウンド間を強制的にショートさせる必要があるため、大型のゲートサイズを有するトランジスタが用いられる。このため、当該トランジスタに発生するリーク電流は、そのゲートサイズに応じて大きくなり得る。リーク電流を引き起こす要因のうちの支配的なものとしては、例えば、ゲートリーク、及びＧＩＤＬ（Gate Induced Drain Leakage）がある。ゲートリークは、主に、トランジスタのゲート及びドレイン間の電位差に応じて発生する。ＧＩＤＬは、主に、トランジスタのバックゲート及びドレイン間の電位差、並びにゲート及びドレイン間の電位差に応じて発生する。これらのリーク電流は、ドレイン及びソース間の電位差に応じて指数関数的に増加することが知られている。
【００５０】
第１実施形態によれば、トランジスタＴｒ１は、第１端がパッドＰ１に接続され、第２端がノードＮ３に接続され、ゲートがノードＮ２に接続される。ノードＮ２は、ノードＮ１が“Ｌ”レベルの際、“Ｌ”レベルとなり、“Ｈ”レベルの際、“Ｈ”レベルとなる。つまり、トランジスタＴｒ１は、ノードＮ１が“Ｌ”レベルの際、ゲートに“Ｌ”レベルが入力されることにより、オン状態となる。これにより、サージ発生時動作期間において、パッドＰ１にノードＮ３を電気的に接続する。このため、トランジスタＴｒ２のゲートに“Ｈ”レベルが入力され、トランジスタＴｒ２をオン状態にすることができる。一方、ノードＮ１が“Ｈ”レベルの際、トランジスタＴｒ１のゲートには“Ｈ”レベルが入力されることにより、オフ状態となる。これにより、通常時動作期間において、ノードＮ３は、パッドＰ１から電気的に切断される。このため、トランジスタＴｒ２のゲートに“Ｌ”レベルが入力され、トランジスタＴｒ２をオフ状態にすることができる。
【００５１】
また、抵抗Ｒ２は、ノードＮ３とノードＮ４とを電気的に接続する。これにより、通常時動作期間において、ノードＮ３の電圧がノードＮ４の電圧に維持される。ノードＮ４は、トランジスタＴｒ２及びＴｒ３の中間ノードであるため、電圧ＶＤＤ及び電圧ＶＳＳの中間電位である電圧Ｖ１となる。このため、トランジスタＴｒ２のゲート及びバックゲートを、電圧Ｖ１にすることができる。
【００５２】
また、インバータＩＮＶ３は、ノードＮ２に接続された入力端と、トランジスタＴｒ３のゲートに接続された出力端と、を含む。これにより、インバータＩＮＶ３は、ノードＮ１が“Ｌ”レベルの際、“Ｈ”レベルを出力し、ノードＮ１が“Ｈ”レベルの際、“Ｌ”レベルを出力する。このため、サージ発生時動作期間において、トランジスタＴｒ３をオン状態にすることができ、通常時動作期間において、トランジスタＴｒ３をオフ状態にすることができる。
【００５３】
上述の効果について、比較例を用いて具体的に説明する。
【００５４】
図４は、比較例に係る電源保護回路の構成を説明するための回路図である。図４に示すように、比較例に係る電源保護回路１３−０は、抵抗Ｒ１と、キャパシタＣ１と、直列に接続された複数のインバータＩＮＶ０と、トランジスタＴｒ０と、を含む。電源保護回路１３−０は、第１実施形態に係る電源保護回路１３から、トランジスタＴｒ１及びＴｒ２、並びに抵抗Ｒ２を除いた構成に相当する。より具体的には、トランジスタＴｒ０は、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、複数のインバータＩＮＶの出力端に接続されたゲートと、を含む。
【００５５】
上記の比較例に係る電源保護回路１３−０の特性と、第１実施形態に係る電源保護回路１３の特性との比較の様子について、図５及び図６を用いて以下に示す。
【００５６】
図５及び図６は、第１実施形態の効果を説明するためのダイアグラムである。図５及び図６では、第１実施形態に係る電源保護回路１３の特性と、比較例に係る電源保護回路１３−０の特性とが、比較して示される。
【００５７】
まず、図５に示される効果について説明する。図５では、パッドＰ１へ電圧ＶＤＤが定常的に印加されている際（通常時動作期間）におけるリーク電流の大きさが対数表示される。つまり、図５では、電源保護回路にパッドＰ１及びパッドＰ２をショートするためのオン電流Ｉｓが流れていない状態におけるリーク電流の大きさが示される。具体的には、図５では、電源保護回路１３−０のリーク電流が曲線Ｌ１で示され、電源保護回路１３のリーク電流が曲線Ｌ２で示される。
【００５８】
図５に示すように、電源保護回路１３におけるリーク電流は、電源保護回路１３−０におけるリーク電流に対して低く抑えることができる。具体的には、パッドＰ１に供給される電圧が電圧ＶＤＤの場合、電源保護回路１３は、電源保護回路１３−０に対して、リーク電流の大きさを約１／１０００に低減させることができる。また、電圧ＶＤＤが供給される場合の電源保護回路１３のリーク電流の大きさは、電圧ＶＤＤ／２が供給される場合の電源保護回路１３−０におけるリーク電流の大きさと同等に抑えることができる。
【００５９】
これは、通常時動作期間において、トランジスタＴｒ０のバックゲート及びドレイン間の電位差、並びにゲート及びドレイン間の電位差が電圧ＶＤＤであるのに対し、トランジスタＴｒ２及びＴｒ３のバックゲート及びドレイン間の電位差、並びにゲート及びドレイン間の電位差が電圧ＶＤＤ／２程度に低減されるためである。
【００６０】
より具体的には、トランジスタＴｒ２のゲートは、ノードＮ３に接続されることにより、トランジスタＴｒ２のドレインに対する電位差が電圧ＶＤＤ／２程度となる。トランジスタＴｒ３のゲートは、ＩＮＶ３から“Ｌ”レベルが出力されることにより、ノードＮ４に対する電位差が電圧ＶＤＤ／２より小さくなる。これにより、トランジスタＴｒ２及びＴｒ３のゲートとドレインとの間の電位差が低減され、ひいては、ゲートリークに起因するリーク電流が低減される。
【００６１】
また、トランジスタＴｒ２のバックゲートは、ノードＮ４に接続されることにより、トランジスタＴｒ２のドレインに対する電位差が電圧ＶＤＤ／２程度となる。トランジスタＴｒ３のバックゲートは、パッドＰ２に接続されることにより、ノードＮ４に対する電位差が電圧ＶＤＤ／２程度となる。これにより、トランジスタＴｒ２及びＴｒ３のバックゲートとドレインとの間の電位差が低減され、ひいては、ＧＩＤＬに起因するリーク電流が低減される。
【００６２】
なお、第１実施形態に係る電源保護回路１３では、トランジスタＴｒ２及びＴｒ３のゲートサイズが同じとなるように設計される。これにより、電圧Ｖ１は、電圧ＶＤＤ／２と等しくなる。このため、トランジスタＴｒ２及びＴｒ３のバックゲート及びドレイン間の電位差、並びにゲート及びドレイン間の電位差が電圧ＶＤＤ／２となり、リーク電流を最小化することができる。
【００６３】
次に、図６に示される効果について説明する。図６では、サージ発生時の動作が想定され、パッドＰ１へ供給される電圧ＶＤＤに対応するオン電流Ｉｓの大きさが示される。具体的には、図６では、電源保護回路１３−０のオン電流が曲線Ｌ３で示され、電源保護回路１３のリーク電流が曲線Ｌ４及びＬ５で示される。曲線Ｌ４では、トランジスタＴｒ２及びＴｒ３に、トランジスタＴｒ０と同等の大きさのゲートサイズを適用した場合が示される。曲線Ｌ５では、トランジスタＴｒ２及びＴｒ３に、トランジスタＴｒ０の２倍の大きさのゲートサイズを適用した場合が示される。
【００６４】
図６に示すように、ゲートサイズが同じ場合、電源保護回路１３に流れるオン電流Ｉｓは、電源保護回路１３−０に流れるオン電流Ｉｓ０に対して、少なくなる。これは、トランジスタＴｒ２及びＴｒ３がパッドＰ１及びＰ２の間で直列に接続されるため、電源保護回路１３におけるトランジスタのゲートサイズが実質的に小さくなるためである。このため、ゲートサイズが同じ場合、電源保護回路１３のＥＳＤ保護特性は、電源保護回路１３−０に対して低下する。
【００６５】
しかしながら、一般的に、オン電流とゲートサイズとの相関は、線形性を有する。このため、曲線Ｌ５に示されるように、電源保護回路１３のゲートサイズを例えば２倍程度の大きさにすることによって、オン電流Ｉｓ０と同等又はそれ以上のオン電流２Ｉｓを流すことができる。
【００６６】
なお、ゲートサイズを大きくすることによって、当該ゲートサイズの増分に対して線形にリーク電流も大きくなると考えられる。しかしながら、図５において示されたように、電源保護回路１３は、電源保護回路１３−０に対して指数関数的に（約１／１０００倍程度に低減）改善されるため、ゲートサイズを大きくすることによるＥＳＤ保護特性の低下の影響（約２倍程度の増加）を十分にカバーすることができる。したがって、ＥＳＤ保護特性を損なうことなく、リーク電流を低減させることができる。
【００６７】
１．４  第１実施形態の変形例
なお、第１実施形態に係る半導体装置は、上述の例に限らず、種々の変形が適用可能である。
【００６８】
１．４．１  第１変形例
例えば、電源保護回路１３は、抵抗Ｒ２に代えて、トランジスタを備えていてもよい。
【００６９】
図７は、第１実施形態の第１変形例に係る電源保護回路の構成を示す回路図である。
図７に示すように、トランジスタＴｒ４は、ノードＮ３に接続された第１端と、ノードＮ４に接続された第２端と、ノードＮ２に接続されたゲートと、を含む。トランジスタＴｒ４は、例えば、ｎチャネルの極性を有する。
【００７０】
トランジスタＴｒ４は、ノードＮ２に“Ｌ”レベルが供給される場合、すなわち、サージ発生時動作期間において、オフ状態となる。これにより、ノードＮ３をノードＮ４から電気的に切断し、トランジスタＴｒ２に供給される電圧をより安定化させることができる。また、トランジスタＴｒ４は、ノードＮ２に“Ｈ”レベルが供給される場合、すなわち、通常時動作期間において、オン状態となる。これにより、トランジスタＴｒ２にオン電流Ｉｓが流れない際にはノードＮ３をノードＮ４に電気的に接続することができる。このため、トランジスタＴｒ２のゲートの電位をパッドＰ１及びＰ２の中間電位Ｖ１に維持することができ、ひいては、リーク電流を低減させることができる。
【００７１】
１．４．２  第２変形例
また、電源保護回路１３は、トリガ回路としてＲＣ時定数によるタイマ機能を有するもの限らず、タイマ機能を有さないその他のトリガ回路を備えていてもよい。図８、図９、及び図１０は、第１実施形態の第２変形例に係る電源保護回路の構成を示す回路図である。
【００７２】
図８では、キャパシタＣ１に代えて、直列に接続された複数のダイオードＤ１が用いられる例が示される。図８に示すように、複数のダイオードＤ１は、ノードＮ１に接続された入力端（アノード）と、パッドＰ２に接続された出力端（カソード）と、を含む。複数のダイオードＤ１は、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、オン状態となるように設定される。
【００７３】
このように構成することにより、ノードＮ１の電圧は、複数のダイオードＤ１がオン状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、複数のダイオードＤ１はオフ状態となる。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【００７４】
図９では、キャパシタＣ１に代えて、ツェナダイオードＤ２が用いられる例が示される。図９に示すように、ツェナダイオードＤ２は、ノードＮ１に接続された入力端（カソード）と、パッドＰ２に接続された出力端（アノード）と、を含む。ツェナダイオードＤ２は、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、降伏状態となるように設定される。
【００７５】
このように構成することにより、ノードＮ１の電圧は、ツェナダイオードＤ２が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、ツェナダイオードＤ２は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【００７６】
図１０では、キャパシタＣ１に代えて、トランジスタＴｒ５及び抵抗Ｒ３が用いられる例が示される。図１０に示すように、トランジスタＴｒ５は、ノードＮ１に接続された第１端と、パッドＰ２に接続された第２端と、を含む。抵抗Ｒ３は、トランジスタＴｒ５のゲートに接続された第１端と、パッドＰ２に接続された第２端と、を含む。トランジスタＴｒ５は、図９におけるツェナダイオードＤ２と同様、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、降伏状態となるように設定される。
【００７７】
このように構成することにより、ノードＮ１の電圧は、トランジスタＴｒ５が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、トランジスタＴｒ５は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【００７８】
１．４．３  第３変形例
また、例えば、電源保護回路１３は、パッドＰ１及びＰ２に対して、ＲＣタイマを逆方向となるように設けてもよい。
【００７９】
図１１は、第１実施形態の第３変形例に係る電源保護回路の構成を示す回路図である。図１１では、抵抗Ｒ１及びキャパシタＣ１に代えて、キャパシタＣ１ａ及び抵抗Ｒ１ａが用いられる例が示される。
【００８０】
図１１に示すように、キャパシタＣ１ａは、パッドＰ１に接続された第１端と、ノードＮ１に接続された第２端と、を含む。抵抗Ｒ１ａは、ノードＮ１に接続された第１端と、パッドＰ２に接続された第２端と、を含む。抵抗Ｒ１及びキャパシタＣ１は、各々の抵抗値及び容量に基づいて決定される時定数に基づいて動作するＲＣタイマとして機能する。
【００８１】
また、図１１では、インバータＩＮＶ２が除かれる。すなわち、インバータＩＮＶ１の出力端は、ノードＮ２に接続される。
【００８２】
図１２は、第１実施形態の第３変形例に係る電源保護回路の動作を示すタイミングチャートである。図１２は、第１実施形態に係る図３に対応する。
【００８３】
図１２に示すように、時刻Ｔ１０において、サージが発生する。これにより、パッドＰ１の電圧は急峻に立ち上がった後、徐々に電圧ＶＳＳに近づいていく。ノードＮ１は、パッドＰ１の電圧上昇に追従する。このため、ノードＮ１は、サージ発生時動作期間にわたって“Ｈ”レベルのままとなる。これに伴い、インバータＩＮＶ１は“Ｌ”レベルを出力する。このため、インバータＩＮＶ１から出力された“Ｌ”レベルがノードＮ２を介してトランジスタＴｒ１のゲート及びインバータＩＮＶ３の入力端に入力される。
【００８４】
これにより、トランジスタＴｒ２及びＴｒ３がいずれもオン状態となることにより、トランジスタＴｒ２及びＴｒ３を電流経路として、パッドＰ１からパッドＰ２に向けてオン電流Ｉｓが流れる。なお、トランジスタＴｒ１〜３、及びインバータＩＮＶ３の以降の動作は、図３と同様であるため、説明を省略する。
【００８５】
以上のように動作することにより、電源保護回路１３は、サージ発生時動作期間においてオン電流Ｉｓを流した後、停止する。
【００８６】
一方、通常時動作期間において、ノードＮ１の電圧は、電圧ＶＳＳとなる。すなわち、ノードＮ１は、通常時動作期間において、“Ｌ”レベルとなる。これにより、インバータＩＮＶ１は“Ｈ”レベルを出力する。このため、インバータＩＮＶ１から出力された“Ｈ”レベルがトランジスタＴｒ１のゲート及びインバータＩＮＶ３の入力端に入力される。
【００８７】
これにより、トランジスタＴｒ２及びＴｒ３がいずれもオフ状態となり、オン電流Ｉｓは流れない。なお、トランジスタＴｒ１〜３、及びインバータＩＮＶ３の以降の動作は、図３と同様であるため、説明を省略する。
【００８８】
以上のように動作することにより、電源保護回路１３では、通常時動作期間においてはオン電流Ｉｓが流れない。また、ノードＮ３及びＮ４の電圧は、電圧Ｖ１に維持される。
【００８９】
このように、ＲＣタイマを逆方向に取付けた場合においても、トランジスタＴｒ２及びＴｒ３に対して第１実施形態と同様の信号を入力することができる。したがって、第１実施形態と同様の効果を奏することができる。
【００９０】
なお、本変形例は、第２変形例に対しても同様に適用可能である。すなわち、トリガ回路としてＲＣ時定数によるタイマ機能を有するものに限らず、タイマ機能を有さないその他のトリガ回路についても、逆方向に取付けることが可能である。具体的には、本変形例の図１１において、キャパシタＣ１ａに代えて、複数のダイオード、ツェナダイオード、及びトランジスタを備える構成であってもよい。この場合についても、本変形例と同様の効果を奏することができる。
【００９１】
２．  第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第１実施形態に係る半導体装置は、ｎチャネルの極性を有するトランジスタを介してオン電流Ｉｓを流す構成であった。一方、第２実施形態に係る半導体装置は、ｐチャネルの極性を有するトランジスタを介してオン電流Ｉｓを流す構成である点において、第１実施形態と異なる。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【００９２】
２．１  電源保護回路の構成について
第２実施形態に係る半導体装置の電源保護回路の構成例について、図１３を用いて説明する。図１３は、第１実施形態における図２に対応する。
【００９３】
図１３に示すように、電源保護回路１３は、トランジスタＴｒ１ｂ、Ｔｒ２ｂ、及びＴｒ３ｂ、抵抗Ｒ１及びＲ２ｂ、キャパシタＣ１、並びにインバータＩＮＶ１ｂ及びＩＮＶ３ｂを含む。トランジスタＴｒ１ｂは、例えば、ｎチャネルの極性を有する。トランジスタＴｒ２ｂ、及びＴｒ３ｂは、例えば、ｐチャネルの極性を有する。抵抗Ｒ１及びキャパシタＣ１の構成については、第１実施形態の図２と同様の構成であるため、説明を省略する。
【００９４】
インバータＩＮＶ１ｂは、ノードＮ１に接続される入力端と、ノードＮ２に接続される出力端と、を含む。インバータＩＮＶ３ｂは、入力端がノードＮ２に接続され、出力端がトランジスタＴｒ２ｂのゲートに接続される。インバータＩＮＶ１ｂ及びＩＮＶ３ｂは、例えば、パッドＰ１及びＰ２の電位差に応じた値の信号を出力するよう構成されてもよい。
【００９５】
トランジスタＴｒ１ｂは、第１端及びバックゲートがパッドＰ２に接続され、第２端がノードＮ５に接続され、ゲートがノードＮ２に接続される。すなわち、トランジスタＴｒ１ｂの第１端及び第２端はそれぞれ、ソース及びドレインとして機能する。
【００９６】
抵抗Ｒ２ｂは、第１端がノードＮ５に接続され、第２端がノードＮ６に接続される。
【００９７】
トランジスタＴｒ２ｂは、第１端及びバックゲートがパッドＰ１に接続され、第２端がノードＮ６に接続され、ゲートがインバータＩＮＶ３ｂの出力端に接続される。トランジスタＴｒ３ｂは、第１端及びバックゲートがノードＮ６に接続され、第２端がパッドＰ２に接続され、ゲートがノードＮ５に接続される。すなわち、トランジスタＴｒ２ｂの第１端及びトランジスタＴｒ３ｂの第１端はソースとして機能し、トランジスタＴｒ２ｂの第２端及びトランジスタＴｒ３ｂの第２端はドレインとして機能する。トランジスタＴｒ２ｂ及びＴｒ３ｂは、互いに同程度の大きさのゲートサイズを有することが好ましい。
【００９８】
なお、トランジスタＴｒ１ｂ〜Ｔｒ３ｂは、例えば、電圧ＶＤＤと、電圧ＶＳＳとの間の或る電圧（便宜的に、電圧ＶＴｂと言う。）において、オン状態又はオフ状態に切り替わることが好ましい。より好ましくは、電圧ＶＴｂは、電圧ＶＤＤ／２と、電圧ＶＳＳとの間に設定されることが好ましい。トランジスタＴｒ１ｂは、電圧ＶＴｂより高い電圧がゲートに印加されると、オン状態となり、電圧ＶＴｂより低い電圧がゲートに印加されると、オフ状態となる。また、トランジスタＴｒ２ｂ及びＴｒ３ｂは、電圧ＶＴｂより高い電圧がゲートに印加されると、オフ状態となり、電圧ＶＴｂより低い電圧がゲートに印加されると、オン状態となる。このように、ｐチャネルの極性を有するトランジスタと、ｎチャネルの極性を有するトランジスタは、一方がオン状態の場合は他方がオフ状態となり、一方がオフ状態の場合は他方がオン状態となることが好ましい。
【００９９】
以下の説明では、トランジスタＴｒ１ｂ〜Ｔｒ３ｂのゲートに印加される電圧について、電圧ＶＴｂよりも低い電圧の論理レベルを“Ｌ”レベルと言い、電圧ＶＴよりも高い電圧を“Ｈ”レベルと言う。
【０１００】
なお、インバータＩＮＶ１ｂ及びＩＮＶ３ｂは、トランジスタＴｒ１ｂ〜Ｔｒ３ｂと同様、電圧ＶＴｂにおいて、入力端に入力される信号に基づいて出力端から出力される信号が切り替わってもよい。より具体的には、インバータＩＮＶ１ｂ及びＩＮＶ３ｂは、“Ｌ”レベルが入力端に入力されると、出力端から“Ｈ”レベルを出力し、“Ｈ”レベルが入力端に入力されると、出力端から“Ｌ”レベルを出力してもよい。
【０１０１】
２．２  電源保護回路の動作について
次に、第２実施形態に係る半導体装置の電源保護回路の動作について説明する。
【０１０２】
図１４は、第２実施形態に係る電源保護回路の動作を説明するためのタイミングチャートである。図１４は、一例として、サージが発生した際と、定常的に電源が供給されている際における、電源保護回路１３の動作を模式的に示している。
【０１０３】
図１４に示すように、時刻Ｔ１０に至るまでの動作は、第１実施形態と同様であるため、その説明を省略する。
【０１０４】
時刻Ｔ１０において、サージが発生することにより、パッドＰ１の電圧は急峻に立ち上がった後、徐々に電圧ＶＳＳに近づいていく。ノードＮ１は、サージに応じてキャパシタＣ１の電荷が充電されるため電圧が緩やかに上昇するものの、パッドＰ１の電圧の減少に伴って再度減少する。このため、ノードＮ１はサージ発生時動作期間にわたって“Ｌ”レベルのままである。
【０１０５】
これに伴い、インバータＩＮＶ１ｂはノードＮ２に“Ｈ”レベルを出力する。このため、インバータＩＮＶ１ｂから出力された“Ｈ”レベルがトランジスタＴｒ１ｂのゲート及びインバータＩＮＶ３ｂの入力端に入力される。
【０１０６】
インバータＩＮＶ３ｂは、“Ｈ”レベルが入力されたことによって“Ｌ”レベルを出力する。インバータＩＮＶ３ｂから出力された“Ｌ”レベルは、トランジスタＴｒ２ｂのゲートに入力され、トランジスタＴｒ２ｂをオン状態にする。
【０１０７】
また、トランジスタＴｒ１ｂは、“Ｈ”レベルが入力されたことによってオン状態となる。ノードＮ５の電圧は、ノードＮ６及びパッドＰ２と電気的に接続されることにより、ノードＮ６の動きに追従する。しかしながら、ノードＮ５の電圧は、電圧ＶＳＳ及び電圧ＶＤＤの間の大きさであり、トランジスタＴｒ３ｂをオン状態にする大きさの電圧である。すなわち、ノードＮ５は、“Ｌ”レベルとなる。
【０１０８】
このように、サージ発生時動作期間にわたってトランジスタＴｒ２ｂ及びＴｒ３ｂがいずれもオン状態となることにより、トランジスタＴｒ２ｂ及びＴｒ３ｂを電流経路として、パッドＰ１からパッドＰ２に向けてオン電流Ｉｓが流れる。
【０１０９】
一方、通常時動作期間において、ノードＮ１は、キャパシタＣ１が十分に充電されたことに伴い、電圧ＶＤＤに達する。すなわち、ノードＮ１は、“Ｈ”レベルとなる。
【０１１０】
ノードＮ１が“Ｈ”レベルとなると、インバータＩＮＶ１ｂは“Ｌ”レベルを出力する。このため、インバータＩＮＶ１ｂから出力された“Ｌ”レベルがトランジスタＴｒ１ｂのゲート及びインバータＩＮＶ３ｂの入力端に入力される。
【０１１１】
インバータＩＮＶ３ｂは、“Ｌ”レベルが入力されたことによって“Ｈ”レベルを出力する。インバータＩＮＶ３ｂから出力された“Ｈ”レベルは、トランジスタＴｒ２ｂのゲートに入力され、トランジスタＴｒ２ｂをオフ状態にする。
【０１１２】
トランジスタＴｒ１ｂは、“Ｌ”レベルが入力されたことによってオフ状態となり、ノードＮ５は、パッドＰ２から電気的に切断されるが、抵抗Ｒ２ｂを介してノードＮ６と接続されたままである。このとき、ノードＮ５及びＮ６の電圧は、電圧Ｖ２となる。電圧Ｖ２は、電圧ＶＤＤ及びＶＳＳの間の大きさであり、例えば、電圧ＶＴｂより大きい（“Ｈ”レベルである）。電圧Ｖ２は、トランジスタＴｒ２ｂ及びＴｒ３ｂのゲートサイズが同等の場合、例えば、ＶＤＤ／２程度となる。このため、トランジスタＴｒ３ｂは、オフ状態となる。
【０１１３】
以上のように動作することにより、電源保護回路１３では、通常時動作期間において、トランジスタＴｒ２ｂ及びＴｒ３ｂがいずれもオフ状態となることにより、オン電流Ｉｓが流れない。また、ノードＮ５及びＮ６の電圧は、電圧Ｖ２に維持される。
【０１１４】
２．３  本実施形態に係る効果
第２実施形態によれば、トランジスタＴｒ１ｂは、第１端がパッドＰ２に接続され、第２端がノードＮ５に接続され、ゲートがノードＮ２に接続される。ノードＮ２は、ノードＮ１が“Ｌ”レベルの際、“Ｈ”レベルとなり、“Ｈ”レベルの際、“Ｌ”レベルとなる。つまり、トランジスタＴｒ１ｂは、ノードＮ１が“Ｌ”レベルの際、ゲートに“Ｈ”レベルが入力されることにより、オン状態となる。これにより、サージ発生時動作期間において、パッドＰ２にノードＮ５を電気的に接続する。このため、トランジスタＴｒ３ｂのゲートに“Ｌ”レベルが入力され、トランジスタＴｒ３ｂをオン状態にすることができる。一方、ノードＮ１が“Ｈ”レベルの際、トランジスタＴｒ１ｂのゲートには“Ｌ”レベルが入力されることにより、オフ状態となる。これにより、通常時動作期間において、ノードＮ５は、パッドＰ２から電気的に切断される。このため、トランジスタＴｒ３ｂのゲートに“Ｈ”レベルが入力され、トランジスタＴｒ３ｂをオフ状態にすることができる。
【０１１５】
また、抵抗Ｒ２ｂは、ノードＮ５とノードＮ６とを電気的に接続する。これにより、通常時動作期間において、ノードＮ５の電圧がノードＮ６の電圧に維持される。ノードＮ６は、トランジスタＴｒ２ｂ及びＴｒ３ｂの中間ノードであるため、電圧ＶＤＤ及び電圧ＶＳＳの中間電位である電圧Ｖ２となる。このため、トランジスタＴｒ３ｂのゲート及びバックゲートを、電圧Ｖ２にすることができる。
【０１１６】
また、インバータＩＮＶ３ｂは、ノードＮ２に接続された入力端と、トランジスタＴｒ２ｂのゲートに接続された出力端と、を含む。これにより、インバータＩＮＶ３ｂは、ノードＮ１が“Ｌ”レベルの際、“Ｌ”レベルを出力し、ノードＮ１が“Ｈ”レベルの際、“Ｈ”レベルを出力する。このため、サージ発生時動作期間において、トランジスタＴｒ２ｂをオン状態にすることができ、通常時動作期間において、トランジスタＴｒ２ｂをオフ状態にすることができる。
【０１１７】
したがって、オン電流Ｉｓを流すトランジスタの極性をｐチャネルにした場合においても、トランジスタＴｒ２ｂ及びＴｒ３ｂを第１実施形態と同様に動作させることができる。したがって、第１実施形態と同様の効果を奏することができる。
【０１１８】
２．４  第２実施形態の変形例
なお、第２実施形態に係る半導体装置は、上述の例に限らず、種々の変形が適用可能である。
【０１１９】
２．４．１  第１変形例
例えば、電源保護回路１３は、抵抗Ｒ２ｂに代えて、トランジスタを備えていてもよい。
【０１２０】
図１５は、第２実施形態の第１変形例に係る電源保護回路の構成を示す回路図である。
図１５に示すように、トランジスタＴｒ４ｂは、ノードＮ５に接続された第１端と、ノードＮ６に接続された第２端と、ノードＮ２に接続されたゲートと、を含む。トランジスタＴｒ４ｂは、例えば、ｐチャネルの極性を有する。
【０１２１】
トランジスタＴｒ４ｂは、ノードＮ２に“Ｈ”レベルが供給される場合、すなわち、サージ発生時動作期間において、オフ状態となる。これにより、ノードＮ５をノードＮ６から電気的に切断し、トランジスタＴｒ３ｂに供給される電圧をより安定化させることができる。また、トランジスタＴｒ４ｂは、ノードＮ２に“Ｌ”レベルが供給される場合、すなわち、通常時動作期間において、オン状態となる。これにより、トランジスタＴｒ３ｂにオン電流Ｉｓが流れない際にはノードＮ５をノードＮ６に電気的に接続することができる。このため、トランジスタＴｒ３ｂのゲートの電位をパッドＰ１及びＰ２の中間電位Ｖ２に維持することができ、ひいては、リーク電流を低減させることができる。
【０１２２】
２．４．２  第２変形例
また、電源保護回路１３は、トリガ回路としてＲＣ時定数によるタイマ機能を有するものに限らず、タイマ機能を有さないその他のトリガ回路を備えていてもよい。図１６、図１７、及び図１８は、第２実施形態の第２変形例に係る電源保護回路の構成を示す回路図である。
【０１２３】
図１６では、キャパシタＣ１に代えて、直列に接続された複数のダイオードＤ１が用いられる例が示される。図１６に示すように、複数のダイオードＤ１は、ノードＮ１に接続された入力端（アノード）と、パッドＰ２に接続された出力端（カソード）と、を含む。複数のダイオードＤ１は、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、オン状態となるように設定される。
【０１２４】
このように構成することにより、ノードＮ１の電圧は、複数のダイオードＤ１がオン状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２ｂ及びＴｒ３ｂをオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、複数のダイオードＤ１はオフ状態となる。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【０１２５】
図１７では、キャパシタＣ１に代えて、ツェナダイオードＤ２が用いられる例が示される。図１７に示すように、ツェナダイオードＤ２は、ノードＮ１に接続された入力端（カソード）と、パッドＰ２に接続された出力端（アノード）と、を含む。ツェナダイオードＤ２は、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、降伏状態となるように設定される。
【０１２６】
このように構成することにより、ノードＮ１の電圧は、ツェナダイオードＤ２が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２ｂ及びＴｒ３ｂをオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、ツェナダイオードＤ２は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【０１２７】
図１８では、キャパシタＣ１に代えて、トランジスタＴｒ５及び抵抗Ｒ３が用いられる例が示される。図１８に示すように、トランジスタＴｒ５は、ノードＮ１に接続された第１端と、パッドＰ２に接続された第２端と、を含む。抵抗Ｒ３は、トランジスタＴｒ５のゲートに接続された第１端と、パッドＰ２に接続された第２端と、を含む。トランジスタＴｒ５は、図１７におけるツェナダイオードＤ２と同様、例えば、オン電流Ｉｓを流して内部回路１４をＥＳＤから保護する必要がある程度にパッドＰ１の電圧が上昇した場合、降伏状態となるように設定される。
【０１２８】
このように構成することにより、ノードＮ１の電圧は、トランジスタＴｒ５が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２ｂ及びＴｒ３ｂをオン状態にさせ、オン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、トランジスタＴｒ５は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＮ１の電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。
【０１２９】
２．４．３  第３変形例
また、例えば、電源保護回路１３は、パッドＰ１及びＰ２に対して、ＲＣタイマを逆方向となるように設けてもよい。
【０１３０】
図１９は、第２実施形態の第３変形例に係る電源保護回路の構成を示す回路図である。図１９では、抵抗Ｒ１及びキャパシタＣ１に代えて、キャパシタＣ１ａ及び抵抗Ｒ１ａが用いられる例が示される。
【０１３１】
図１９に示すように、キャパシタＣ１ａは、パッドＰ１に接続された第１端と、ノードＮ１に接続された第２端と、を含む。抵抗Ｒ１ａは、ノードＮ１に接続された第１端と、パッドＰ２に接続された第２端と、を含む。抵抗Ｒ１及びキャパシタＣ１は、各々の抵抗値及び容量に基づいて決定される時定数に基づいて動作するＲＣタイマとして機能する。具体的には、ノードＮ１の電圧は、パッドＰ２の電圧に対して、当該時定数に基づく時間的な遅れを伴って追従する。
【０１３２】
また、第２実施形態に係る第３変形例では、電源保護回路１３は、インバータＩＮＶ２ｂを更に含む。インバータＩＮＶ２ｂの入力端及び出力端はそれぞれ、インバータＩＮＶ１ｂの出力端、及びノードＮ２に接続される。
【０１３３】
図２０は、第２実施形態の第３変形例に係る電源保護回路の動作を示すタイミングチャートである。
【０１３４】
図２０に示すように、時刻Ｔ１０において、サージが発生する。これにより、パッドＰ１の電圧は急峻に立ち上がった後、徐々に電圧ＶＳＳに近づいてく。ノードＮ１は、パッドＰ１の電圧上昇に追従する。このため、ノードＮ１は、サージ発生時動作期間にわたって“Ｈ”レベルのままとなる。これに伴い、インバータＩＮＶ１ｂは“Ｌ”レベルを出力し、インバータＩＮＶ２ｂは“Ｈ”レベルを出力する。インバータＩＮＶ２ｂから出力された“Ｈ”レベルがトランジスタＴｒ１ｂのゲート及びインバータＩＮＶ３ｂの入力端に入力される。
【０１３５】
これにより、トランジスタＴｒ２ｂ及びＴｒ３ｂがいずれもオン状態となることにより、トランジスタＴｒ２ｂ及びＴｒ３ｂを電流経路として、パッドＰ１からパッドＰ２に向けてオン電流Ｉｓが流れる。なお、トランジスタＴｒ１ｂ〜３ｂ、及びインバータＩＮＶ３ｂの以降の動作は、第２実施形態に係る図１４と同様であるため、説明を省略する。
【０１３６】
以上のように動作することにより、電源保護回路１３は、サージ発生時動作期間においてオン電流Ｉｓを流した後、停止する。
【０１３７】
通常時動作期間において、ノードＮ１の電圧は、電圧ＶＳＳとなる。すなわち、ノードＮ１は、通常時動作期間において、“Ｌ”レベルとなる。これにより、インバータＩＮＶ１ｂは“Ｈ”レベルを出力し、インバータＩＮＶ２ｂは“Ｌ”レベルを出力する。このため、インバータＩＮＶ２ｂから出力された“Ｌ”レベルがトランジスタＴｒ１ｂのゲート及びインバータＩＮＶ３ｂの入力端に入力される。
【０１３８】
これにより、トランジスタＴｒ２ｂ及びＴｒ３ｂがいずれもオフ状態となり、オン電流Ｉｓは流れない。なお、トランジスタＴｒ１ｂ〜３ｂ、及びインバータＩＮＶ３ｂの以降の動作は、第２実施形態に係る図１４と同様であるため、説明を省略する。
【０１３９】
以上のように動作することにより、電源保護回路１３では、通常時動作期間においてはオン電流Ｉｓは流れない。また、ノードＮ５及びＮ６の電圧は、電圧Ｖ２に維持される。
【０１４０】
このように、ＲＣタイマを逆方向に取付けた場合においても、トランジスタＴｒ２ｂ及びＴｒ３ｂに対して第２実施形態と同様の信号を入力することができる。したがって、第２実施形態と同様の効果を奏することができる。
【０１４１】
なお、本変形例は、第２変形例に対しても同様に適用可能である。すなわち、トリガ回路としてＲＣ時定数によるタイマ機能を有するものに限らず、タイマ機能を有さないその他のトリガ回路についても、逆方向に取付けることが可能である。具体的には、本変形例の図１９において、キャパシタＣ１ａに代えて、複数のダイオード、ツェナダイオード、及びトランジスタを備える構成であってもよい。この場合についても、本変形例と同様の効果を奏することができる。
【０１４２】
５．  その他
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【０１４３】
例えば、第１実施形態に係るトランジスタＴｒ３、及び第２実施形態の第３変形例に係るトランジスタＴｒ２ｂには、３段のインバータが直列接続される例について説明したが、これに限られない。例えば、第１実施形態に係るトランジスタＴｒ３、及び第２実施形態の第３変形例に係るトランジスタＴｒ２ｂには、任意の奇数段のインバータが直列接続可能である。
【０１４４】
また、第１実施形態の第３変形例に係るトランジスタＴｒ３、及び第２実施形態に係るトランジスタＴｒ２ｂには、２段のインバータが直列接続される例について説明したが、これに限られない。例えば、第１実施形態の第３変形例に係るトランジスタＴｒ３、及び第２実施形態に係るトランジスタＴｒ２ｂには、任意の偶数段のインバータが直列接続可能である。
【０１４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４６】
１…半導体装置、１１…パッド群、１２…インタフェース回路、１３…電源保護回路、１４…内部回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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