(57)【要約】【課題】高いアバランシェ耐量をもつ半導体装置を提供すること。【解決手段】エミッタ層が配置されたセル領域におけるコレクタ電極と第１導電型ベース層との間に第２導電型の第１コレクタ層が設けられている。ゲート配線が配置された境界領域におけるコレクタ電極と第１導電型ベース層との間に第２導電型の第２コレクタ層が設けられている。第２コレクタ層における第２導電型不純物濃度のピーク値は、第１コレクタ層における第２導電型不純物濃度のピーク値よりも高い。【選択図】図４
2019012725.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と第２主面とをもつ半導体層と、
前記第１主面に設けられたコレクタ電極と、
前記第２主面に設けられたエミッタ電極と、
前記第２主面側の前記半導体層内に設けられ、第１方向に延びるゲート電極と、
前記第２主面上に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続されたゲート配線と、
前記ゲート電極と前記半導体層との間に設けられた絶縁膜と、
を備え、
前記半導体層は、
第１導電型ベース層と、
前記第１導電型ベース層と前記エミッタ電極との間に設けられた第２導電型ベース層と、
前記第２導電型ベース層と前記エミッタ電極との間に設けられ、前記エミッタ電極と接続された第１導電型のエミッタ層と、
前記エミッタ層が配置されたセル領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第１コレクタ層と、
前記ゲート配線が配置された境界領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第２コレクタ層であって、前記第２コレクタ層における第２導電型不純物濃度のピーク値は、前記第１コレクタ層における第２導電型不純物濃度のピーク値よりも高い、第２コレクタ層と、
を有する半導体装置。
【請求項２】
第１主面と第２主面とをもつ半導体層と、
前記第１主面に設けられたコレクタ電極と、
前記第２主面に設けられたエミッタ電極と、
前記第２主面側の前記半導体層内に設けられ、第１方向に延びるゲート電極と、
前記第２主面上に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続されたゲート配線と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を備え、
前記半導体層は、
第１導電型ベース層と、
前記第１導電型ベース層と前記エミッタ電極との間に設けられた第２導電型ベース層と、
前記第２導電型ベース層と前記エミッタ電極との間に設けられ、前記エミッタ電極と接続された第１導電型のエミッタ層と、
前記エミッタ層が配置されたセル領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第１コレクタ層と、
前記ゲート配線が配置された境界領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第２コレクタ層であって、前記第２コレクタ層における単位面積当たりの第２導電型不純物数は、前記第１コレクタ層における単位面積当たりの第２導電型不純物数よりも多い、第２コレクタ層と、
を有する半導体装置。
【請求項３】
前記半導体層は、
前記境界領域の前記第１導電型ベース層内に設けられ、前記エミッタ電極と接続された第２導電型半導体層をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記境界領域の前記半導体層内で前記第１方向に分断され、
前記第２導電型半導体層は、分断された前記ゲート電極のボトム側のコーナーを覆っている請求項３記載の半導体装置。
【請求項５】
前記半導体層は、
前記第１コレクタ層と前記第１導電型ベース層との間、および前記第２コレクタ層と前記第１導電型ベース層との間に設けられ、前記第１導電型ベース層よりも第１導電型不純物濃度が高い第１導電型のバッファ層をさらに有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１コレクタ層の厚さと前記第２コレクタ層の厚さは略同じである請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング機能、増幅、整流機能を用いて電力変換する半導体デバイスをパワー半導体デバイスと呼ぶ。このようなパワー半導体デバイスとして主なものは、スイッチング素子としてバイポーラトランジスタ、サイリスタ、ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）、ＩＧＢＴ（Insulated-Gate Bipolar Transistor）、整流素子としてｐｎダイオード、ｐｉｎダイオード（p-intrinsic-n Diode）、ＳＢＤ（Shottky Barrier Diode）などのダイオードがある。
【０００３】
このうち、バイポーラ素子であるＩＧＢＴは、ＭＯＳゲートによる高速動作、低損失駆動、高耐圧化、大電流駆動、広い安全動作領域をもつことから、多くの分野で用いられ開発も盛んに行われている。ＩＧＢＴは、ユニポーラ素子であるＭＯＳＦＥＴよりは高速動作にやや劣るが、高耐圧展開しても低損失、大電流駆動可能なことから活用範囲が広い。このようなＩＧＢＴの重要な設計事項の一つにスイッチング動作時にアバランシェ現象を生じた状態にても素子が破壊しないためのアバランシェ耐量がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２３１４１号号公報
【特許文献２】特開２０１２−６４７１７号号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、高いアバランシェ耐量をもつ半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、第１主面と第２主面とをもつ半導体層と、前記第１主面に設けられたコレクタ電極と、前記第２主面に設けられたエミッタ電極と、前記第２主面側の前記半導体層内に設けられ、第１方向に延びるゲート電極と、前記第２主面上に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続されたゲート配線と、前記ゲート電極と前記半導体層との間に設けられた絶縁膜と、を備えている。前記半導体層は、第１導電型ベース層と、前記第１導電型ベース層と前記エミッタ電極との間に設けられた第２導電型ベース層と、前記第２導電型ベース層と前記エミッタ電極との間に設けられ、前記エミッタ電極と接続された第１導電型のエミッタ層と、前記エミッタ層が配置されたセル領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第１コレクタ層と、前記ゲート配線が配置された境界領域における前記コレクタ電極と前記第１導電型ベース層との間に設けられた第２導電型の第２コレクタ層であって、前記第２コレクタ層における第２導電型不純物濃度のピーク値は、前記第１コレクタ層における第２導電型不純物濃度のピーク値よりも高い、第２コレクタ層と、を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式上面図。
【図２】実施形態の半導体装置の模式平面図。
【図３】図１におけるＡ−Ａ断面図。
【図４】（ａ）は図３における一部分の拡大図であり、（ｂ）は図２におけるＢ−Ｂ断面図。
【図５】図２におけるＣ−Ｃ断面図。
【図６】（ａ）はシミュレーションによるＩＧＢＴの電流密度の分布図であり、（ｂ）は、図６（ａ）よりもコレクタ層の正孔注入効率が低い場合のシミュレーションによるＩＧＢＴの電流密度の分布図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００１０】
また、実施形態では半導体材料はシリコンとするが、半導体材料は、シリコンに限らず、例えば、炭化シリコン、窒化ガリウム、酸化ガリウムなどであってもよい。
【００１１】
また、以下の実施形態において、不純物濃度および不純物数は、それぞれ、キャリア濃度とキャリア数に置き換えて言うことができる。
【００１２】
図１は、実施形態の半導体装置のチップの模式上面図である。  
図２は、ゲート電極５１、および半導体層表面の各層のレイアウトの一例を表す模式平面図である。  
図３は、図１におけるＡ−Ａ断面図である。  
図４（ａ）は、図３における一部分の拡大図であり、図４（ｂ）は図２におけるＢ−Ｂ断面図である。  
図５は、図２におけるＣ−Ｃ断面図である。
【００１３】
実施形態の半導体装置は、図３〜図５に示すように、コレクタ電極１１とエミッタ電極１２との間に半導体層２０が設けられ、コレクタ電極１１とエミッタ電極１２とを結ぶ方向（縦方向）に電流が流れる縦型ＩＧＢＴ構造のデバイスである。
【００１４】
半導体層２０は、第１主面（図３〜図５における下面）と、その反対側の第２主面（図３〜図５における上面）とをもち、コレクタ電極１１は第１主面に設けられ、エミッタ電極１２は第２主面に設けられている。
【００１５】
半導体層２０の第１主面または第２主面に対して平行な面内で直交する２方向を、図１および図２において、Ｘ方向およびＹ方向とする。
【００１６】
実施形態の半導体装置は、図３に示すように、複数のセル領域１００と、複数のセル領域１００間の境界に位置する境界領域（またはゲート配線領域）２００とを有する。セル領域１００の外側には、セル領域１００を囲むように図示しない終端領域が形成されている。
【００１７】
まず、図５を参照して、セル領域１００の構造について説明する。
【００１８】
半導体層２０は、不純物がドープされたシリコン層である。セル領域１００における半導体層２０は、ｐ＋型の第１コレクタ層２１と、ｎ型のバッファ層２３と、ｎ−型ベース層（またはドリフト層）２４と、ｐ型ベース層２５と、ｎ＋型のエミッタ層２６と、ｐ＋型のベースコンタクト層２７（図２に示す）を有する。
【００１９】
バッファ層２３およびエミッタ層２６のｎ型不純物濃度は、ｎ−型ベース層２４のｎ型不純物濃度よりも高い。不純物濃度は例えばピーク値を表す。
【００２０】
第１コレクタ層２１は、コレクタ電極１１上に設けられ、コレクタ電極１１に接している。第１コレクタ層２１上にバッファ層２３が設けられている。バッファ層２３上にｎ−型ベース層２４が設けられている。ｎ−型ベース層２４上にｐ型ベース層２５が設けられている。ｐ型ベース層２５上にエミッタ層２６が設けられている。
【００２１】
図２に示すように、複数のエミッタ層２６が、Ｘ方向に互いに離間してｐ型ベース層２５の表面に選択的に形成され、Ｙ方向に延びている。ｐ型ベース層２５の表面には、Ｙ方向に延びるベースコンタクト層２７も形成されている。エミッタ層２６とベースコンタクト層２７がＸ方向に交互に並んでいる。
【００２２】
実施形態の半導体装置は、トレンチゲート構造のゲート電極５１を有する。図５に示すように、第２主面側の半導体層２０内にゲート電極５１が設けられている。ゲート電極５１の側面と半導体層２０との間、およびゲート電極５１の底部側と半導体層２０との間に、絶縁膜４１が設けられている。絶縁膜４１は、例えばシリコン酸化膜である。
【００２３】
半導体層２０の第２主面側に形成されたトレンチの内壁に例えば熱酸化法で絶縁膜４１が形成され、その絶縁膜４１の内側にゲート電極５１として例えば多結晶シリコンが埋め込まれる。
【００２４】
図２に示すように、複数のゲート電極５１が、Ｘ方向に延び、Ｙ方向に互いに離間している。図５に示すように、ゲート電極５１は、エミッタ層２６およびｐ型ベース層２５を貫通して、ｎ−型ベース層２４に達する。ゲート電極５１の側面は、絶縁膜（ゲート絶縁膜）４１を介して、エミッタ層２６およびｐ型ベース層２５に対向している。
【００２５】
ゲート電極５１上に層間絶縁膜４２が設けられている。層間絶縁膜４２を覆うように、エミッタ層２６上にエミッタ電極１２が設けられ、エミッタ電極１２はエミッタ層２６に接している。
【００２６】
エミッタ電極１２は、図４（ｂ）に示すように、ベースコンタクト層２７上にも設けられ、ベースコンタクト層２７に接している。
【００２７】
図１に示すように、１つのチップ内において、エミッタ電極１２は複数に分割されている。エミッタ電極１２の周囲、および分割されたエミッタ電極１２の間に、ゲート配線１３が形成されている。分割されたエミッタ電極１２の間に配置されたゲート配線１３は、Ｙ方向に延びている。
【００２８】
エミッタ電極１２およびゲート配線１３は、図３に示すように、半導体層２０およびゲート電極５１の上に設けられた層間絶縁膜４２の上面に形成されている。その層間絶縁膜４２の上面には、図１に示すゲートパッド１５も形成されている。
【００２９】
図１に示すように、エミッタ電極１２の周囲に配置されたゲート配線１３、分割されたエミッタ電極１２の間に配置された１本のゲート配線１３、およびゲートパッド１５は一体に形成され互いに連続している。
【００３０】
コレクタ電極１１、エミッタ電極１２、ゲート配線１３、およびゲートパッド１５は、金属材料等からなる。
【００３１】
図３に示すように、ゲート配線１３は絶縁膜４５で覆われている。エミッタ電極１２の上面およびゲートパッド１５の上面には、ワイヤまたは板状のコネクタがボンディングされる。コレクタ電極１１は、リードフレーム上にボンディングされる。
【００３２】
図４（ｂ）に示すように、セル領域１００には複数のエミッタ層２６が配置されている。ゲート配線領域２００には、ゲート配線１３が配置され、エミッタ層２６は配置されていない。図４（ｂ）に示す断面において、ゲート配線領域２００は、そのゲート配線領域２００を挟む２つのセル領域１００における端のエミッタ層２６よりも内側に位置する。
【００３３】
図４（ａ）および（ｂ）に示すように、ゲート配線領域２００のｎ−型ベース層２４の第２主面側には、ｐ型半導体層２８が形成されている。ｐ型ベース層２５は、セル領域１００からゲート配線領域２００のｐ型半導体層２８の表面まで延在している。ｐ型半導体層２８のボトムは、ゲート電極５１のボトム、およびｐ型ベース層２５のボトムよりも深い位置にある。ｐ型半導体層２８は、ｐ型ベース層２５およびその表面に形成されたｐ＋型のベースコンタクト層２７を介して、エミッタ電極１２に接続されている。
【００３４】
図４（ａ）に示すように、ゲート電極５１は、ゲート配線領域２００の半導体層２０内でＸ方向に分断されている。ｐ型半導体層２８は、ゲート配線領域２００で分断されたゲート電極５１のボトム側のコーナーを覆っている。このようなｐ型半導体層２８は、電界が集中しやすいトレンチ構造のゲート電極５１のボトムコーナーの電界を緩和する。
【００３５】
ゲート電極５１におけるゲート配線領域２００側の端部に接続部５２が設けられている。接続部５２は、ゲート電極５１と同じ材料（例えば多結晶シリコン）でゲート電極５１と一体に形成され、半導体層２０の上に持ち上げられるように形成されている。その接続部５２と半導体層２０の上面（第２主面）との間には、絶縁膜４１が設けられている。
【００３６】
接続部５２の上には配線５３が設けられている。図２に示すように、配線５３は、Ｙ方向に延び、Ｙ方向に離間した複数のゲート電極５１のそれぞれの接続部５２に接している。配線５３は、ゲート電極５１と同じ材料の例えば多結晶シリコンからなる。
【００３７】
図４（ａ）に示すように、配線５３と半導体層２０の上面との間に絶縁膜４１が設けられている。配線５３上にゲート配線１３が設けられている。複数のゲート電極５１は、接続部５２および配線５３を通じて、ゲート配線１３と接続されている。
【００３８】
図３に示すように、ゲート電極５１における終端領域側の端部においても接続部５２が設けられている。終端領域とセル領域１００との境界においても、接続部５２上に配線５３が設けられ、その配線５３上にゲート配線１３が設けられ、ゲート電極５１は接続部５２および配線５３を通じてゲート配線１３と接続されている。
【００３９】
ゲート電極５１における終端領域側の端部のボトムコーナーも、ｐ型半導体層２８で覆われている。
【００４０】
ゲート配線領域２００においては、図４（ａ）および（ｂ）に示すように、コレクタ電極１１とバッファ層２３との間に、ｐ＋＋型の第２コレクタ層２２が設けられている。
【００４１】
第２コレクタ層２２におけるｐ型不純物濃度のピーク値（atoms/cm3）は、第１コレクタ層２１におけるｐ型不純物濃度のピーク値よりも高い。第２コレクタ層２２における単位面積当たりのｐ型不純物数（ドーズ量）（atoms/cm２）は、第１コレクタ層２１における単位面積当たりのｐ型不純物数（ドーズ量）よりも多い。これらは、ＳＩＭＳ（Secondary Ion Mass Spectrometry）、ＳＲＡ（Spreading Resistance Analysis）等で解析可能である。
【００４２】
第１コレクタ層２１と第２コレクタ層２２は、コレクタ電極１１とバッファ層２３との間の同じレイヤーに略同じ厚さで設けられている。第２コレクタ層２２は、エミッタ層２６の下には形成されていない。
【００４３】
以上説明したＩＧＢＴにおいて、コレクタ電極１１とエミッタ電極１２との間に電圧が印加される。コレクタ電極１１に与えられる電位は、エミッタ電極１２に与えられる電位よりも高い。
【００４４】
ＩＧＢＴのオン動作時には、ゲート電極５１にしきい値以上の電位が与えられ、図５に示すセル領域１００のｐ型ベース層２５における、ゲート電極５１に対向する領域に反転層（ｎ型のチャネル）が形成される。そして、第１コレクタ層２１、バッファ層２３、ｎ−型ベース層２４、チャネル、およびエミッタ層２６を通じて、コレクタ電極１１とエミッタ電極１２との間を電流が流れる。このとき、第１コレクタ層２１からｎ型ベース層２４に正孔が供給され、ｎ−型ベース２４に電子および正孔の高密度状態が作り出され、低いオン抵抗が得られる。
【００４５】
バッファ層２３は、ゲートオフ状態において空乏層が第１コレクタ層２１に到達することを抑制し、パンチスルーを抑制する。
【００４６】
ＩＧＢＴは、バイポーラ素子であるがゆえに、破壊耐量が弱くなる場合がある。オン状態から、ゲート電圧をしきい値より低くしてターンオフさせると、チャネルが消失し、電子電流が遮断される。ＩＧＢＴを組み込んだ回路上において電流を還流させる素子（例えば還流ダイオード）が接続されていないと、ゲートオン時のチャネルを通じた電子電流が遮断されてもＩＧＢＴはアバランシェ電流で暫く電流を流し続ける。
【００４７】
そのとき生成された電子電流がｐ型コレクタ層に流れ込み、電子と正孔とが効率よく局所的に再結合することで電流集中が生じ、素子破壊に至る可能性がある。この破壊に耐える特性をアバランシェ耐量と呼び、ＩＧＢＴの重要な設計事項の一つがアバランシェ耐量向上設計となる。
【００４８】
アバランシェ耐量試験下での電流集中はｐ型コレクタ層からの正孔注入効率によって変わることがシミュレーションにて判明している。正孔注入効率が大きいと、正孔が、ｐ型コレクタ層に流れ込んだ電子電流と効率よく再結合するため、より電流集中しやすくなる。ｐ型コレクタ層の面方向の全領域の不純物濃度を同じに設計しても、プロセスばらつきにより生じた局所的に不純物濃度が高い部分にてランダムに電流集中が生じて、セル領域（ＩＧＢＴ領域）で素子破壊が起きる懸念がある。
【００４９】
図６（ａ）および（ｂ）は、シミュレーションによるＩＧＢＴの電流密度の分布図であり、多数のゲート電極５１を含んだ領域のシミュレーション結果である。図６（ａ）は、図６（ｂ）よりもコレクタ層の正孔注入効率が高い場合を示し、図６（ｂ）は、図６（ａ）よりもコレクタ層の正孔注入効率が低い場合を示す。
【００５０】
図６（ａ）および（ｂ）における縦方向および横方向は、それぞれ、半導体層の縦方向（厚さ方向）および横方向に対応する。
【００５１】
領域ａの電流密度を１（A/cm2）として、領域ｂ、領域ｃ、領域ｄ、領域eと電流密度が大きくなっていくシミュレーション結果を示したものである。すなわち、領域ｂの電流密度は領域ａの電流密度より大きく、領域ｃの電流密度は領域ｂの電流密度より大きく、領域ｄの電流密度は領域ｃの電流密度より大きく、領域ｅの電流密度は領域ｄの電流密度より大きい。
【００５２】
図６（ａ）よりも正孔注入効率を下げた図６（ｂ）においては、電子と正孔が図６（ａ）の場合よりも再結合しにくくなり、再結合しなかった電子電流は横方向に広がり、電流集中度合が下がる。
【００５３】
実施形態によれば、ゲート配線領域（境界領域）２００の第２コレクタ層２２におけるｐ型不純物濃度のピーク値を、セル領域１００の第１コレクタ層２１におけるｐ型不純物濃度のピーク値よりも高くし、および／または第２コレクタ層２２における単位面積当たりのｐ型不純物数（ドーズ量）を、第１コレクタ層２１における単位面積当たりのｐ型不純物数（ドーズ量）よりも多くしている。したがって、ゲート配線領域２００はセル領域１００よりも正孔注入効率が大きい。
【００５４】
そのため、アバランシェ時、ゲート配線領域２００にて、セル領域１００よりも先に電流集中が起きる。セル領域１００のエミッタ層２６からの電子は横方向を拡散してゲート配線領域（境界領域）２００にまで広がるため、電流集中箇所を効率的にゲート配線領域２００に生じさせることが可能となる。大きな正孔注入効率をもつ第２コレクタ層２２は、チャネル領域から離して形成しているため、ゲート配線領域２００での電流集中によりエミッタ層２６やチャネルなどの要素をもつＩＧＢＴ素子部が破壊されることはない。
【００５５】
ＩＧＢＴ素子が動作するセル領域１００を回避するように、あえてゲート配線領域２００にて電流集中を起こさせることで、ＩＧＢＴ素子部の破壊を回避しアバランシェ耐量を向上させることができる。
【００５６】
例えばイオン注入法によるｐ型不純物の注入により、第１コレクタ層２１および第２コレクタ層２２が形成される。半導体層２０において、第１コレクタ層２１および第２コレクタ層２２が形成される層（領域）全面に１回目のイオン注入を行った後、第１コレクタ層２１が形成される領域をマスクした上で、第２コレクタ層２２が形成される領域に対して２回目のイオン注入を行う。
【００５７】
図１には、エミッタ電極１２がＸ方向に２分割された例を示したが、チップサイズによっては、エミッタ電極１２をＸ方向に３分割以上してもよい。その場合、分割されたエミッタ電極１２間のゲート配線１３は２本以上形成され、すなわち、セル領域１００間のゲート配線領域２００が２つ以上形成される。したがって、ゲート配線領域２００に配置される第２コレクタ層２２も２つ以上形成される。図２には、エミッタ層２６とベースコンタクト層２７とがＸ方向に交互に並ぶ場合を示しているが、エミッタ層２６とベースコンタクト層２７とはゲート電極５１に沿って平行に配置していてもよい。
【００５８】
上記実施形態で例示した各要素の配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、上記実施形態で例示した各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１１…コレクタ電極、１２…エミッタ電極、１３…ゲート配線、２１…第１コレクタ層、２２…第２コレクタ層、２３…バッファ層、２４…ｎ−型ベース層、２５…ｐ型ベース層、２６…エミッタ層、２８…ｐ型半導体層、４１…絶縁膜、５１…ゲート電極、１００…セル領域、２００…ゲート配線領域（境界領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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