(57)【要約】【課題】少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】読み出し部９０は、セキュリティモード時には、複数画素から読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、信号処理回路は７０、セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかには、読み出し部により取得された各画素の第１の差分データを選択的に記憶し、演算部の演算結果を選択的に記憶し、演算部は、複数画素の２画素の第１の差分データ間で平均化処理を行い、平均化処理結果を第１の記憶部および第２の記憶部の少なくともいずれかに記憶する。【選択図】図１６
2019180003.tif 000002
【特許請求の範囲】
【請求項１】
光電変換機能を有する複数の画素が行列状に配列された画素部と、
前記画素部から画素信号の読み出しを行う読み出し部と、
通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、
前記読み出し部は、
前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、
前記信号処理回路は、
演算部と、
少なくとも２つの第１の記憶部および第２の記憶部と、を含み、
前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかには、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、
前記演算部は、
画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果データを前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
固体撮像装置。
【請求項２】
前記信号処理回路の前記演算部は、
前記平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データを取得し、取得した前記第２の差分データを前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
請求項１記載の固体撮像装置。
【請求項３】
前記信号処理回路は、
取得した前記第２の差分データにより、隣接の２画素間で大小判定して２値化を行う
請求項２記載の固体撮像装置。
【請求項４】
画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
前記信号処理回路は、
第１の記憶部、第２の記憶部、第３の記憶部、第４の記憶部、第５の記憶部、および第６の記憶部を含み、
前記セキュリティモード時に、
前記第１の画素の第１の差分データを前記第１の記憶部に記憶し、
前記第２の画素の第１の差分データを前記第２の記憶部に記憶するとともに、前記第１の記憶部に記憶した前記第１の画素の第１の差分データを前記第５の記憶部に記憶し、
前記第３の画素の第１の差分データを前記第３の記憶部に記憶し、
前記第４の画素の第１の差分データを前記第４の記憶部に記憶し、
前記演算部が、
前記第５の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の記憶部に記憶されている前記第２の画素の第１の差分データ間の第１の平均化処理を行うとともに、前記第３の記憶部に記憶されている前記第３の画素の第１の差分データと前記第４の記憶部に記憶されている前記第４の画素の第１の差分データ間の第２の平均化処理を行い、
前記第１の平均化処理結果データと前記第２の平均化処理結果データ間の差分をとった第２の差分データを取得し、取得した前記第２の差分データを前記第６の記憶部に記憶する
請求項２または３記載の固体撮像装置。
【請求項５】
画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
前記信号処理回路は、
第１の記憶部および第２の記憶部を含み、
前記セキュリティモード時に、
前記第１の画素の第１の差分データを前記第１の記憶部に記憶し、
前記演算部が、前記第１の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の画素の第１の差分データを加算して前記第２の記憶部に記憶し、
前記演算部が、前記第２の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の画素の第１の差分データの加算データから前記第３の画素の第１の差分データを減算した加減算データを前記第１の記憶部に記憶し、
前記演算部が、
前記第１の記憶部に記憶されている加減算データから前記読み出し部から供給される前記第４の画素の第１の差分データを減算し、２で除した第１の除算データを取得し、取得した前記第１の除算データを前記第２の記憶部に記憶する
請求項２または３記載の固体撮像装置。
【請求項６】
画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
前記信号処理回路は、
第１の記憶部および第２の記憶部を含み、
前記セキュリティモード時に、
前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記第１の記憶部に記憶し、
前記演算部が、前記第１の記憶部に記憶されている前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記第２の記憶部に記憶し、
前記演算部が、前記第２の記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記第１の記憶部に記憶し、
前記演算部が、
前記第１の記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記第２の記憶部に記憶する
請求項２または３記載の固体撮像装置。
【請求項７】
画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
前記信号処理回路は、
前記第１の記憶部および前記第２の記憶部が共有化され、共有化記憶部へのアクセス系統が第１のアクセス系統と第２のアクセス系統の２系統あり、当該２系統のアクセス系統はデータの入力とデータの出力のためのアドレスが個別に制御される複数ポートメモリを含み、
前記セキュリティモード時に、
前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記第１のアクセス系統により前記共有化記憶部に記憶し、
前記演算部が、前記第２のアクセス系統により読み出した前記共有化記憶部に記憶した前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記第１のアクセス系統により前記共有化記憶部に記憶し、
前記演算部が、前記第２のアクセス系統により読み出した前記共有化記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記第１のアクセス系統により前記共有化記憶部に記憶し、
前記演算部が、
前記第２のアクセス系統により読み出した前記共有化記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記第１のアクセス系統により前記共有化記憶部に記憶する
請求項２または３記載の固体撮像装置。
【請求項８】
画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
前記信号処理回路は、
前記第１の記憶部および前記第２の記憶部が共有化され、共有化記憶部へのデータの書き込みおよび読み出しがライトイネーブル信号とリードイネーブル信号によって制御されるメモリを含み、
前記セキュリティモード時に、
前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記ライトイネーブル信号により前記共有化記憶部に記憶し、
前記演算部が、前記リードイネーブル信号により読み出した前記共有化記憶部に記憶した前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記ライトイネーブル信号により前記共有化記憶部に記憶し、
前記演算部が、前記リードイネーブル信号により読み出した前記共有化記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記ライトイネーブル信号により前記共有化記憶部に記憶し、
前記演算部が、
前記リードイネーブル信号により読み出した前記共有化記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記ライトイネーブル信号により前記共有化記憶部に記憶する
請求項２または３記載の固体撮像装置。
【請求項９】
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含む
請求項１から８のいずれか一に記載の固体撮像装置。
【請求項１０】
前記画素部は、
一つの前記フローティングディフュージョン、一つの前記ソースフォロワ素子、および一つのリセット素子を複数の前記光電変換素子および前記転送素子で共有する画素共有構造を有する
請求項９記載の固体撮像装置。
【請求項１１】
画素アレイ端に画素出力電圧振幅を制限するクリップ回路が配置されている
請求項１０記載の固体撮像装置。
【請求項１２】
前記信号処理回路は、
通常画像を生成する通常動作モードとは異なるセキュリティモードでレスポンスデータの生成処理を含む情報セキュリティ信号処理が可能で、
前記情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行ごとの信号処理として実行する
請求項１から１１のいずれか一に記載の固体撮像装置。
【請求項１３】
前記情報セキュリティ信号処理は、
少なくとも、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかである
請求項１２記載の固体撮像装置。
【請求項１４】
前記情報セキュリティ信号処理は、
画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含み、
前記ばらつき情報を含む前記第１の差分データは、複数ビットのデジタル値として取得され、
前記信号処理回路は、
前記レスポンスデータ生成のために読み出したばらつき情報を多ビット化する機能を有する
請求項１２または１３記載の固体撮像装置。
【請求項１５】
前記信号処理回路は、
多ビット化処理を、前記ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコードに変換して行う
請求項１４記載の固体撮像装置。
【請求項１６】
認証を行う際に確保すべき認証精度は、
前記情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲと本物を偽物と認識する確率ＦＮＲを求め、確率ＦＰＲと確率ＦＮＲにより評価可能である
請求項１３から１５のいずれか一に記載の固体撮像装置。
【請求項１７】
光電変換機能を有する複数の画素が行列状に配列された画素部と、
前記画素部から画素信号の読み出しを行う読み出し部と、
を含む固体撮像装置の駆動方法であって、
通常画像を生成する通常動作モードとは異なるセキュリティモード時に、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分信号を順次に取得する読み出しステップと、
前記セキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成ステップを含む信号処理ステップと、を有し、
前記信号処理ステップにおいては、
前記セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかに、前記読み出しステップにより取得された各画素の前記第１の差分信号を選択的に記憶し、演ステップの演算結果を選択的に記憶するステップを含み、
前記演算ステップにおいては、
画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分信号間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
固体撮像装置の駆動方法。
【請求項１８】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換機能を有する複数の画素が行列状に配列された画素部と、
前記画素部から画素信号の読み出しを行う読み出し部と、
通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、
前記読み出し部は、
前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分信号を順次に取得し、
前記信号処理回路は、
演算部と、
少なくとも２つの第１の記憶部および第２の記憶部と、を含み、
前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、
前記演算部は、
画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
【背景技術】
【０００２】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxｉde Semｉconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
【０００３】
このように、様々な分野の光撮像に利用されるＣＭＯSイメージセンサの市場規模は大きく、今後も車載カメラをはじめとする搭載アプリケーションの増加により需要が伸びることが予想される。
【０００４】
そして、近年、身の回りのあらゆるモノをインターネットに接続するＩｏＴ(Internet of Thｉngs)が大きく注目を集めている。ＩｏＴによって得られたデータが、インターネットを通じてクラウド側の計算機に収集され，解析された結果を再びＩｏＴ側に情報として伝えることが可能になっている。
たとえば，完全自動運転などを実現する場合の車載センサもＩｏＴとみなすことができ、取得データの改ざんは事故など重大な被害を生じるおそれがある。
【０００５】
このように、ＩｏＴ時代の情報の入り口であるＩｏＴセンサのセキュリティを高めることが重要になってくる。ＩｏＴセンサのセキュリティを高める要件としては、まずは不正なセンサが接続されていないこと、次の段階として、センサで取得されたデータが改ざんされていないことを確認する手段が必要となる。
従来の暗号技術ではデジタル化されたマイコンチップ以降の信号は守られているが、センサチップから出てくる直後の信号が必ずしも守られていない。その理由は、部品としてのセンサ単体には低コストが求められ、余分な回路となるセキュリティ技術が普及していないためである。
【０００６】
一方、ＬＳＩのセキュリティ技術としてＰＵＦ (Physｉcally Unclonable Functｉon；物理複製困難関数)と呼ばれる技術が近年注目を集めている。ＰＵＦは半導体におけるばらつきを物理特徴量として抽出し、デバイス固有の出力を得る技術である。
また、半導体デバイスにおいてＰＵＦとは、製造時に発生するトランジスタのしきい値のばらつきなどにより起こる微小な性能のずれを抽出し、固有のＩＤとして出力する回路である。
このＰＵＦで発生させた固有ＩＤを用いてデバイスを認証したり，取得データに真正性を確保するためのメッセージ認証符号（ＭＡＣ）を付与したりすることで情報の改ざんを防止できる。
【０００７】
以上のような状況において、ＣＭＯＳイメージセンサ(CIS)に余分な回路を追加せず、ＣＩＳの画素ばらつきを取り出し、それを個体固有の情報として利用することでセキュリティ機能をもたせられるＣＭＯＳイメージセンサＰＵＦ(CIS-PUF)が提案されている。
【０００８】
たとえば、非特許文献１には、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつき情報からＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ (CIS-PUF)が提案されている。
【０００９】
ＣＩＳ−ＰＵＦは、ＣＭＯＳイメージセンサの画素ばらつきおよび読み出し部のばらつき情報のうちの少なくともいずれか一方を抽出しＰＵＦに応用したものである。
本来、画素ばらつきの多くは、画素毎のリセットレベルと輝度レベルの差分をとる相関二重サンプリング（ＣＤＳ：Correlated Double Samplｉng）回路によって除去されるが、ＣＩＳ-ＰＵＦはＣＤＳ回路を動作させて撮影する通常の撮像モード（通常動作モード）と、ＣＤＳ回路を動作させずに撮影するセキュリティモード（ＰＵＦモードあるいはレスポンス作成モードＭＤＲ）を有している。
【００１０】
ＰＵＦモード（セキュリティモード）では、リセットレベルのみをノイズを低減して取り出すことで、周辺輝度に依存しない、チップ毎に固有な画素ばらつきパターンをレスポンス（固有ＩＤ）として出力する。
【００１１】
非特許文献１において、ＰＵＦモードでは、列毎に存在するクリップ回路から得られる電位を基準電位とし、各画素のリセット電位と差分を取ることで、画素毎のばらつきを抽出している。
【００１２】
このようなＣＩＳ-ＰＵＦではＰＵＦレスポンスを生成する際に、画素トランジスタのばらつきに相当する差分データに関する複数ビットのデジタル値を出力し、隣接するトランジスタのしきい値電圧の大小関係より１／０のレスポンスを得る。
大小比較する画素トランジスタの値の差が大きい場合は、ノイズや温度・電圧などの環境条件が変動しても、しきい値電圧の大小関係は反転しないため、安定なビットであることが判断できる。
【００１３】
より具体的には、ＣＩＳ−ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成は、画素信号の読み出し方向である垂直方向（上下）に隣接した２つのソースフォロワトランジスタＳＦ−Ｔｒの出力値(ＬＳＢ値)を大小比較し、１／０データを生成する。
たとえば、上下の出力値を大小比較し、上側の出力値が下側の出力値より大きい場合（上＞下）「１」、上側の出力値が下側の出力値より小さい場合（上＜下）「０」とする。
【先行技術文献】
【特許文献】
【００１４】
【非特許文献１】Internatｉonal Image Sensor Workshop, 2017, pp. 66-69
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、ＣＩＳ−ＰＵＦで信頼性の高いレスポンス（デバイスの固有ＩＤ）を導出するには、ランダムノイズとＦＰＮを除去する信号処理が必要であり、一例として、４行画素データが処理に利用される。
【００１６】
この場合、システム全体のコストを最小限に抑えるため、コントローラ側（システム）側で処理を行うべきではない。処理がＣＩＳの内部で行われる場合、多くのメモリが必要であり、回路のオーバヘッドは別の懸案事項であり、ひいてはチップコストが高くなることから、ＣＩＳ内部の領域処理トポロジ(topology)が強く求められることになる。
理想的には、インタフェース（Ｉ/Ｆ）データソーティングのために、ＣＩＳに通常装備されている１または２ラインメモリ、あるいは数ラインメモリでピクセルデータを処理することが好ましい。
【００１７】
本発明は、少ない記憶部で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像装置は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、前記読み出し部は、前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、前記信号処理回路は、演算部と、少なくとも２つの第１の記憶部および第２の記憶部と、を含み、前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、前記演算部は、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
【００１９】
本発明の第２の観点は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を含む固体撮像装置の駆動方法であって、通常画像を生成する通常動作モードとは異なるセキュリティモード時に、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得する読み出しステップと、前記セキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成ステップを含む信号処理ステップと、を有し、前記信号処理ステップにおいては、前記セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかに、前記読み出しステップにより取得された各画素の前記第１の差分データを選択的に記憶し、演ステップの演算結果を選択的に記憶するステップを含み、前記演算ステップにおいては、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
【００２０】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、前記読み出し部は、前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、前記信号処理回路は、演算部と、少なくとも２つの第１の記憶部および第２の記憶部と、を含み、前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、前記演算部は、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
【発明の効果】
【００２１】
本発明によれば、少ない記憶部（メモリ）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図２】チャレンジおよびレスポンス認証（Challenge & Response(CR認証)）システムの概要について説明するための図である。
【図３】本実施形態におけるデバイス認証について説明するための図である。
【図４】本実施形態におけるデータ整合性認証について説明するための図である。
【図５】本実施形態におけるデータ暗号化処理について説明するための第１図である。
【図６】本実施形態におけるデータ暗号化処理について説明するための第２図である。
【図７】本実施形態に係る画素の一例を示す回路図である。
【図８】本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。
【図９】本実施形態に係る暗号化処理系であるレスポンス生成部の全体的な概要を示すブロック図である。
【図１０】図９の暗号化処理系であるレスポンスデータ作成の処理を模式的に示す図である。
【図１１】画素のばらつき情報としてソースフォロワトランジスタのしきい値のばらつき情報を採用した場合の通常動作モードとレスポンス作成モードにおける要部の動作波形等を示す図である。
【図１２】ＣＭＯＳイメージセンサＰＵＦ(CIS-PUF)の要部を形成するばらつき情報を取得するのに好適な情報取得部を含む、本実施形態に係る画素部および列毎に配置された列読出し回路の概要を示す図である。
【図１３】図１２のＣＩＳ−ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成の様子を示す図である。
【図１４】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第１の構成例を示す図である。
【図１５】図１４の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図１６】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第２の構成例を示す図である。
【図１７】図１６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図１８】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第３の構成例を示す図である。
【図１９】図１８の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図２０】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第４の構成例を示す図である。
【図２１】図２０のデュアルポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
【図２２】図２０の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図２３】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第５の構成例を示す図である。
【図２４】図２３の２ポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
【図２５】図２３の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図２６】本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第６の構成例を示す図である。
【図２７】図２６のＦＩＦＯのポート構成および各ポートにおける動作波形の一例を示す図である。
【図２８】図２６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【図２９】図１２および図１３に示すようなレスポンス生成方式によって得られたＰＵＦ性能としての再現性とユニーク性を示す図である。
【図３０】ユニーク性と再現性からもとめたＦＰＲとＦＮＲを示す図である。
【図３１】Lehmer符号の例を示す図である。
【図３２】２進コードとGrayコードの対応表を示す図である。
【図３３】ＣＩＳ−ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明するための図である。
【図３４】ＣＩＳ−ＰＵＦにLehmer-Gray法を適用した場合のレスポンスの出現割合を示す図である。
【図３５】用意した５つのチップについて、N=2,4,8,16,32,64としたとき，それぞれのユニーク性と再現性の分布を示す図である。
【図３６】再現性とユニーク性のＨＤの平均と標準偏差をまとめた表を示す図である。
【図３７】再現性とユニーク性から求めたＦＮＲとＦＰＲを示す図である。
【図３８】ＦＮＲとＦＰＲが0.001ppm以下になるしきい値を表として示す図である。
【図３９】Ｎ個の出力から生成されるレスポンスの長さを表にまとめて示す図である。
【図４０】128ビットのＩＤがもつ情報量Ｉと、求めたしきい値から識別可能な個体数を計算し、まとめた表を示す図である。
【図４１】１回の認証で128ビットのレスポンスを消費するとき、N=2〜64の場合についてＣＲ認証可能な回数を試算し表にまとめて示す図である。
【図４２】本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２４】
図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
【００２５】
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（列（カラム）読み出し回路）４０、水平走査回路（列走査回路）５０、タイミング制御回路６０、および信号処理回路７０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部９０が構成される。
【００２６】
本実施形態に係る固体撮像装置１０は、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつきからＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ(CIS-PUF)として形成されている。
固体撮像装置１０は、ＣＩＳ-ＰＵＦではＰＵＦのレスポンス（以下、ＰＵＦレスポンスという場合もある）を生成する際に、画素のばらつき情報および読み出し部のばらつき情報のうちの少なくともいずれか一方に関連付けて固有鍵を含むレスポンスデータを生成することが可能に構成される。
【００２７】
本実施形態に係るＣＩＳ−ＰＵＦは、ＣＭＯＳイメージセンサの画素ばらつきおよび読み出し部のばらつき情報のうちの少なくともいずれか一方を抽出しＰＵＦに応用したものである。
本来、画素ばらつきの多くはＣＤＳ回路によって除去されるが、本実施形態に係るＣＩＳ-ＰＵＦはＣＤＳ回路を動作させて撮影する通常の撮像モード（通常動作モード）と、ＣＤＳ回路を動作させずに撮影するセキュリティモード（ＰＵＦモードあるいはレスポンス作成モードＭＤＲ）を有している。
【００２８】
本実施形態に係る固体撮像装置１０は、後で詳述するように、ＰＵＦレスポンスである画素や読み出し部９０のばらつき情報を生成する際に、一例として、画素トランジスタのばらつき情報に相当する第１の差分データに関する複数ビットのデジタル値（ＬＳＢ値）を出力し、隣接するトランジスタのしきい値電圧の大小関係より１／０のレスポンスデータを取得する。
固体撮像装置１０は、大小比較する画素トランジスタのデジタル値の差が大きい場合は、ノイズや温度・電圧などの環境条件が変動しても、しきい値電圧ＶＴＨとの大小関係は反転しないため、安定なビットであることが判断できる。
【００２９】
本実施形態の固体撮像装置１０においては、後で詳述するように、セキュリティモード時に、読み出し部９０が、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
信号処理回路７０は、基本的に、演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリと、を含み、セキュリティモード時において、２つのメモリの少なくともいずれかに、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
【００３０】
演算部は、画素信号の読み出し方向の複数画素の２画素の第１の差分データ間で平均化処理を行い、この平均化処理結果データを第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
演算部は、平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データＳＤＦ２を取得し、取得した第２の差分データＳＤＦ２を第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
信号処理回路７０は、取得した第２の差分データＳＤＦ２により、隣接の２画素間で大小判定して２値化を行う。
【００３１】
そして、本実施形態に係る固体撮像装置１０において、信号処理回路７０は、レスポンスデータ生成部８０（８００）を含んで構成され、通常画像を生成する通常動作モードＭＤＵとは異なるセキュリティモードでレスポンスデータの生成処理を含む情報セキュリティ信号処理が可能に構成される。
本実施形態の信号処理回路７０は、制御装置であるマイクロコンピュータ（以下、マイコンという）と認証処理等にかかわる通信を行うことが可能なビデオインタフェース（Ｉ／Ｆ）７１０を有している。
信号処理回路７０は、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となるように、情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行する。
【００３２】
本実施形態において、信号処理回路７０が実施する情報セキュリティ信号処理は、少なくとも、レスポンスデータの生成処理、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかである。
そして、情報セキュリティ信号処理は、画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含む。
【００３３】
また、本実施形態の信号処理回路７０は、煩雑な手間を要することなく、認証精度を確保しながらチャレンジおよびレスポンス認証（Challenge & Response(CR認証)回数を増大させることが可能となるように、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能を有する多ビット化部７２０を含んで構成される。
信号処理回路７０の多ビット化部７２０は、多ビット化処理として、ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコード(Gray code)に変換して行うＬＧ（Lehmer-Gray）法を採用している。
このＬＧ法による多ビット化処理については後で詳述する。
【００３４】
なお、認証を行う際に確保すべき認証精度は、後で詳述するように、情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲ(False Posｉtｉve Rate)と本物を偽物と認識する確率ＦＮＲ(False Negatｉve Rate)を求め、確率ＦＰＲと確率ＦＮＲにより評価（決定、選定）可能である。
【００３５】
また、ＣＩＳ-ＰＵＦは画素のアドレスをチャレンジ(Challenge)とし、所定の手順で生成した１／０データをレスポンス(Response)とするＰＵＦである。
ここで、デバイス個体固有のばらつきをセキュリティに利用するＰＵＦの応用としてのチャレンジおよびレスポンス認証（Challenge & Response(CR認証)）の概要について説明する。
その後、本実施形態の特徴の一つであるデバイス認証、データ整合性認証、およびデータ暗号化の各処理について説明する。
【００３６】
（レスポンス認証システムの概要）
図２は、チャレンジおよびレスポンス認証（Challenge & Response(CR認証)）システムの概要について説明するための図である。
【００３７】
図２のＣＲ認証システム１００は、本実施形態に係る固体撮像装置１０を搭載したＣＩＳ−ＰＵＦチップ２００、およびマイクロコンピュータ（以下、マイコン）３００を含んで構成されている。
ＣＩＳ−ＰＵＦチップ２００は、図１のビデオインタフェース７１０としてのビデオインタフェース(Vｉdeo I/F)２１０を有し、マイコン３００はコントロールインタフェース(Control I/F)３１０を有する。
【００３８】
ＣＩＳ−ＰＵＦを用いたＣＲ認証システム１００には、事前登録モードと認証モードがあり、認証を行う前にＣＩＳ−ＰＵＦチップ２００の情報をマイコン３００側に登録する必要がある。
事前登録モードでは、ＰＵＦモード側から全画素のＩＤを生成し、これをマイコン３００の安全な領域に保管する。
【００３９】
このＣＩＳ-ＰＵＦを用いたＣＲ認証システム１００において、認証モードでは、初めに認証側のマイコン３００がＣＩＳ−ＰＵＦチップ２００に対してＰＵＦモードコマンドを送信する（ステップＳＴ１）。
これを受けてＣＩＳ−ＰＵＦチップ２００はＰＵＦモードで撮影を行いＰＵＦモード画像を得る。
次に、マイコン３００は乱数発生器（ＲＮＧ）３０１によりどの画素を使用してＩＤを生成するかを乱数で決定し、そのアドレス指定をチャレンジ情報としてＣＩＳ−ＰＵＦチップ２００に送信する（ステップＳＴ２）。
ＣＩＳ−ＰＵＦチップ２００は受け取ったアドレス指定に従ってＰＵＦモード画像を切り出し、１／０データを生成する。ＣＩＳ−ＰＵＦチップ２００は、このＩＤをチャレンジに対するレスポンスとしてマイコン３００に送信する（ステップＳＴ３）。
マイコン３００は事前に登録しておいた１／０データから指定したアドレスのＩＤを切り出し、ＣＩＳ−ＰＵＦチップ２００から受け取ったＩＤと比較する。ＩＤが一致すれば認証成功となる（ステップＳＴ４）。
【００４０】
このＣＲ認証システム１００の通信処理等を踏まえて、ＣＩＳ−ＰＵＦチップ２００の一部である信号処理回路７０およびマイコン３００における本実施形態の特徴の一つであるデバイス認証、データ整合性認証、およびデータ暗号化の各処理について説明する。
【００４１】
（デバイス認証）
図３（Ａ）および（Ｂ）は、本実施形態におけるデバイス認証について説明するための図である。
【００４２】
デバイス認証において、ＣＩＳ−ＰＵＦチップ２００の一部である信号処理回路７０は、画素読み出し中に制御装置としてのマイコン３００からの画素のアドレスＸＹのチャレンジを受信し、ＣＩＳ−ＰＵＦチップ２００内部のレジスタに受信したアドレスを書き込む。
次に、セキュリティモード（ＰＵＦモード）において、垂直ブランキング期間ＰＶＢ中に受信したＹアドレスに従って画素にアクセスする。
垂直ブランキング期間ＰＶＢ中に画素信号を処理して再現性およびユニーク性が改善されたデバイスＩＤを取得する。
そして、垂直ブランキング期間ＰＶＢ中または次の画素読み出し期間中に取得したデバイスＩＤをチャレンジに対するレスポンスとしてマイコン３００に送信する。
マイコン３００は、認証のためにデバイスＩＤをチェックする。
認証は、たとえばストリーミングビデオデータの場合、１フレーム、１秒、１分、１時間、または１日のいずれかの期間で実行される。
【００４３】
（データ整合性認証）
図４（Ａ）および（Ｂ）は、本実施形態におけるデータ整合性認証について説明するための図である。
【００４４】
データ整合性認証において、ＣＩＳ−ＰＵＦチップ２００の一部である信号処理回路７０は、デバイスＩＤを取得するための画素アドレスを設定する。
垂直ブランキング期間ＰＶＢ中にアドレス指定された画素のばらつき情報からデバイスＩＤを取得する。
そして、行（ライン）画素信号を読み込み、メッセージ認証符号（ＭＡＣ）機能により、デバイスＩＤを固有鍵、ライン画素信号をメッセージとするデータタグを生成する。
次に、ビデオＩ／Ｆ２１０またはコントロールＩ／Ｆ３１０を介した水平ブランキング期間ＰＨＢ中またはビデオＩ／Ｆ２１０またはコントロールＩ／Ｆ３１０を介した垂直ブランキング期間ＰＶＢ中に、画素アドレス、ライン画素信号、およびデータタグを、整合性認証を行う制御装置であるマイコン３００側に転送する。
受信機側のマイコン３００は、画素アドレスとともに生成されたのと同じキーと、整合性検証のための画素データとを用いてＭＡＣ処理を実行する。
なお、画素アドレスはいつでも任意に変更することができる。
【００４５】
（データ暗号化）
図５（Ａ）および（Ｂ）は、本実施形態におけるデータ暗号化処理について説明するための第１図である。
図６（Ａ）〜（Ｃ）は、本実施形態におけるデータ暗号化処理について説明するための第２図である。
【００４６】
データ暗号化処理において、ＣＩＳ−ＰＵＦチップ２００の一部である信号処理回路７０は、デバイスＩＤを取得するための画素アドレスを設定する。
垂直ブランキング期間ＰＶＢ中にアドレス指定された画素のばらつき情報からデバイスＩＤを取得する。
画素部２０から第１行（Ｌｉｎｅ１）の画素信号を読み出し、画素信号を内部のラインメモリに保存する。
画素部２０から第２行（Ｌｉｎｅ２）の画素信号を読み出し中に、第１行（Ｌｉｎｅ１）の画素信号をデバイスＩＤである鍵で暗号化する。
画素部２０から第３行（Ｌｉｎｅ３）の画素信号を読み出し中に、暗号化された第１行（Ｌｉｎｅ１）の画素信号および画素アドレスを、暗号解読処理を制御装置側ＩＳＰ(Image Sｉgnal Processor)としてのマイコン３００に転送する。
マイコン３００では、暗号化された第１行（Ｌｉｎｅ１）の画素値を同じ鍵で解読する。
【００４７】
なお、暗号化はライン画素の一部のみに適用でき、画素部の画素アレイ全体に対して行う必要なない。
バックグラウンド暗号化処理にはより多くの時間がかかるが、１行の読み取り期間中に行う必要はない。
通常、ＣＭＯＳイメージセンサ（CIS）は数行のメモリを装備しており、このラインメモリの再利用によって、ラインバイライン暗号化は無視できるほどの小さな回路コストをも実現する。
【００４８】
以上のように、本実施形態において、デバイス認証、データ整合性認証、およびデータ暗号化等の情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行することから、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となる。
【００４９】
以上、認証システムの処理について説明した。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の構成および機能等について説明する。
その後、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価等を中心に説明する。
【００５０】
（画素並びに画素部２０の基本的な構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がｎ行×ｍ列の２次元の行列状（マトリクス状）に配列されている。
【００５１】
図７は、本実施形態に係る画素の一例を示す回路図である。
【００５２】
この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
そして、このフォトダイオードＰＤに対して、転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
【００５３】
フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、後で例示するように、複数のフォトダイオード間で、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各トランジスタを共有している場合にも有効であり、また、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
【００５４】
転送トランジスタＴＧ−Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）の間に接続され、制御信号ＴＧを通じて制御される。
転送トランジスタＴＧ−Ｔｒは、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００５５】
リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御される。
なお、リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御されるように構成してもよい。
リセットトランジスタＲＳＴ−Ｔｒは、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。
【００５６】
ソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に直列に接続されている。
ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御信号ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御信号ＳＥＬがＨの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤの電位に応じた列出力アナログ信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。
これらの動作は、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００５７】
画素部２０には、画素ＰＸＬがｎ行×ｍ列配置されているので、各制御信号ＳＥＬ、ＲＳＴ、ＴＧ用の制御線はそれぞれｎ本、垂直信号線ＬＳＧＮはｍ本ある。
図１においては、各制御信号ＳＥＬ、ＲＳＴ、ＴＧ用の制御線を１本の行走査制御線として表している。
【００５８】
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
【００５９】
読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列（カラム）信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
【００６０】
読み出し回路４０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。
【００６１】
このように、読み出し回路４０は、たとえば図８（Ａ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
あるいは、読み出し回路４０は、たとえば図８（Ｂ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
また、読み出し回路４０は、たとえば図８（Ｃ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。
また、読み出し回路４０は、画素部２０の各列から出力される画素信号に対して所定の処理が施された信号を記憶するカラムメモリとしてのＳＲＡＭが配置されてもよい。
【００６２】
水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、信号処理回路７０に出力する。
【００６３】
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
【００６４】
信号処理回路７０は、通常読み出しモードＭＤＵのときには、読み出し回路４０により読み出され所定の処理が施された読み出し信号に対する所定の信号処理により２次元画像データを生成する。
【００６５】
上述したように、固体撮像装置（ＣＭＯＳイメージセンサ）では、わずかな光で光電変換により発生した電子を、微小容量で電圧に変換し、さらに微小面積のソースフォロワトランジスタＳＦ−Ｔｒを用いて、出力している。そのため、容量をリセットする際に発生するノイズやトランジスタの素子ばらつきなどの微小なノイズを除去する必要があり、画素毎のリセットレベル（ＶＲＳＴ）と輝度レベル（信号レベル：ＶＳＩＧ）の差分を出力している。
このように、ＣＭＯＳイメージセンサでは、画素毎のリセットレベルと輝度レベルの差分を出力することで、リセットノイズと閾値ばらつきを除去し、数電子の信号を検出することができる。この差分を検出する動作は、前述したようにＣＤＳ（相関二重サンプリング）と呼ばれ、広く用いられている技術であり、アレイ状に配置された全て画素に対して、ＣＤＳ読出しを順次行い、１フレーム分の通常の２次元画像データを出力する。
【００６６】
本実施形態の固体撮像装置１０では、この通常の２次元画像データを生成するための動作は、通常動作モードＭＤＵで動作可能に構成されている。
【００６７】
ただし、本実施形態における信号処理回路７０においては、画像の無断使用や改ざん、ねつ造等が行われてしまうことを防止するために、固体撮像装置１０の固有のばらつき情報（画素、読み出し回路のばらつき情報）から固有鍵を生成し、固有鍵と固体撮像装置１０から得られる取得データを組み合わせて識別データを生成し、この識別データを画像データに一体化してレスポンスデータＲＰＤとして出力し、固有鍵に関する情報を認識していない場合には識別データを正しく作成できないように構成されている。
【００６８】
本実施形態の固体撮像装置１０では、この固有鍵の生成に関する動作は、レスポンス作成モードＭＤＲ（ＰＵＦモード、セキュリティモード）で動作可能に構成されている。
【００６９】
本実施形態のレスポンス作成モードＭＤＲにおいては、周辺輝度に依存しない、チップ毎に固有な画素ばらつきパターン（ばらつき情報）を固有ＩＤとして出力する。
本実施形態では、画素アレイ端に画素出力電圧振幅を制限し、クリップ信号を読み出すためのクリップ回路が配置されており、レスポンス作成モードＭＤＲにおいては、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
このように、本実施形態のレスポンス作成モードＭＤＲにおいては、画素毎のばらつきパターンのみを出力する。輝度レベルを出力しないため、イメージセンサの露光条件に依存しないパターン画像を出力することができる。また、各画素の出力には、ＦＰＮとフレーム毎にランダムに変動する熱雑音が含まれるが、レスポンス作成モードＭＤＲにおけるＦＰＮは熱雑音に対して１０倍以上大きいため、安定した固定ばらつきパターンをレスポンスデータＲＰＤとして出力することができる。
【００７０】
本実施形態のレスポンス作成モードＭＤＲにおいては、固有鍵の生成に際し、画素のばらつき情報および読み出し部のばらつき情報の少なくともいずれかに関連付けて固有鍵を含むレスポンスデータを生成する。
【００７１】
以上、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の基本的な構成および機能等について説明した。
以下、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価を中心に説明する。
【００７２】
図９は、本実施形態に係る暗号化処理系であるレスポンスデータ作成の全体的な概要を示すブロック図である。
図１０は、図９の暗号化処理系であるレスポンスデータ作成の処理を模式的に示す図である。
【００７３】
図９の暗号化処理系であるレスポンスデータ作成部８０は、情報取得部８１、鍵生成部８２、画像データ生成部８３、識別データ生成部８４、一体化部８５、およびメモリ８６を主構成要素として有している。
なお、図９の例では情報取得部８１と鍵生成部８２が別の機能ブロックとして構成されているが、情報取得部８１と鍵生成部８２を一つの機能ブロックとして構成することも可能である。
【００７４】
情報取得部８１は、画素ＰＸＬのばらつき情報ＰＦＬＣおよび読み出し回路４０の構成回路のばらつき情報ＣＦＬＣの少なくともいずれかを取得し、取得したばらつき情報を鍵生成部８２に供給する。
【００７５】
ここで、一例として画素ＰＸＬのばらつき情報ＰＦＬＣについての概略を説明する。
【００７６】
（ソースフォロワトランジスタＳＦのしきい値）
情報取得部８１は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値ＶＴＨのばらつき情報を採用することができる。
【００７７】
図１１（Ａ）〜（Ｅ）は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値ＶＴＨのばらつき情報を採用した場合の通常動作モードとレスポンス作成モードにおける要部の動作波形等を示す図である。
図１１（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１１（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１１（Ｃ）がレスポンス作成モードＭＤＲの動作波形を、図１１（Ｄ）がばらつき情報を二値化した鍵パターンイメージを示し、図１１（Ｅ）が出力信号と画素数としきい値ＶＴＨとの関係を示している。
図１１（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮにＣＤＳ回路４４がスイッチＳＷ０の一端子を介して接続されている。スイッチＳＷ０の他端子は基準電圧Ｖｒｅｆの供給ラインに接続されている。
【００７８】
通常動作モードＭＤＵにおいては、図１１（Ｂ）に示すように、差分信号を画素の出力信号として用いることで、各画素ＰＸＬが備えるソースフォロワトランジスタＳＦのしきい値のばらつきを除去している。
【００７９】
レスポンス作成モードＭＤＲにおいては、図１１（Ｃ）に示すように、時刻ｔ１に後段回路は基準電圧レベル（Ｖｒｅｆ)、時刻ｔ２に後段回路は画素のリセット電圧レベルを取り込む。
これらの信号の差分を読み出すことで、各画素ＰＸＬのリセット電圧のばらつきを取り出すことができる。
本例では、このばらつき分布を鍵として用いる。
上記ばらつきは１００ｍＶ程度なので、アンプ等で増幅しても良い。
【００８０】
鍵生成部８２（図９、図１０）は、情報取得部８１により取得され供給される画素のばらつき情報および読み出し回路４０のばらつき情報の少なくともいずれかを用いて固有鍵を生成する。
鍵生成部８２は、生成した固有鍵ＫＹを識別データ生成部８４に供給する。
鍵生成部８２は、たとえば画素部２０の有効画素の読み出し時以外の期間（たとえばブランキング期間）に固有鍵ＫＹの生成を行う。
【００８１】
図９および図１０の画像データ生成部８３は、通常読み出しモードで読み出し回路４０を通して読み出され所定の処理が施された読み出し信号に対する所定の信号処理により、たとえば図１０に示すような２次元画像データＩＭＧを生成する。
画像データ生成部８３は、生成した画像データＩＭＧを一体化部８５に供給する。
【００８２】
画像データ生成部８３は、固体撮像装置１０から取得した取得データＡＱＤを識別データ生成部８４に供給する。
ここで、取得データＡＱＤは、少なくとも画素、日付、温度、ＧＰＳ（Global Posｉtｉonｉng System）に関するデータのうちの少なくともいずれかのデータである。
【００８３】
識別データ生成部８４は、鍵生成部８２で生成された固有鍵ＫＹと、本固体撮像装置１０で取得した取得データＡＱＤを組み合わせて識別データＤＳＣＤを生成する。
識別データ生成部８４は、生成した識別データＤＳＣＤを一体化部８５に供給する。
【００８４】
一体化部８５は、図１０に示すように、識別データ生成部８４で生成された識別データＤＳＣＤと画像データ生成部８３による読み出しデータに基づく画像データＩＭＧを一体化して、センサチップの最終のレスポンスデータＲＰＤとして出力する。
一体化部８５は、たとえば図１０に示すように、一体化データが、ヘッダＨＤ、識別データＤＳＣＤ、画像データＩＭＧの順となるように一体化する。
【００８５】
前述したように、本実施形態に係る固体撮像装置１０は、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつきからＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ (CIS-PUF)として形成されている。
次に、ＰＵＦのレスポンス（以下、ＰＵＦレスポンスという場合もある）を生成する際に、画素のばらつき情報（および読み出し部のばらつき情報のうちの少なくともいずれか一方）に関連付けて固有鍵を含むレスポンスデータを生成することが可能なＣＩＳ−ＰＵＦの好適な構成例について説明する。
その後、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価等を中心に説明する。
【００８６】
図１２は、ＣＭＯＳイメージセンサＰＵＦ (CIS-PUF)の要部を形成するばらつき情報を取得するのに好適な情報取得部を含む、本実施形態に係る画素部および列毎に配置された列読出し回路の概要を示す図である。
【００８７】
図１２の読み出し部９０の一部を構成する画素部２０Ａおよび列（カラム）読出し回路４０は、ばらつき信号の再現性を高め、ばらつきパターンのユニーク性を改善するために、垂直（図では上下）の２画素間で大小判定（引き算等）して２値化を行うことが可能となるように構成されている。
【００８８】
図１２の画素部２０Ａは、一つのフローティングディフュージョンＦＤ、一つのソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒ、一つのリセット素子としてのリセットトランジスタＲＳＴ−Ｔｒ、および一つの選択素子としての選択トランジスタＳＥＬ−Ｔｒを、複数（本例では２）の光電変換素子であるフォトダイオードＰＤ１、ＰＤ２２および転送素子としての転送トランジスタＴＧ−Ｔｒ１，ＴＧ−Ｔｒ２で共有する画素共有構造を有する。
【００８９】
すなわち、図１２のＣＭＯＳイメージセンサの画素ＰＸＬＡは、フォトダイオードＰＤ１およびＰＤ２、転送クロックである制御信号ＴＧ１およびＴＧ２で駆動する転送トランジスタＴＧ−Ｔｒ１，ＴＧ−Ｔｒ２、リセットクロックである制御信号ＲＳＴで駆動するリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ（ＳＦ）トランジスタＳＦ−Ｔｒ、選択クロックである制御信号ＳＥＬで駆動する選択トランジスタＳＥＬ−Ｔｒにより構成されている。
ここで、２個のフォトダイオードＰＤ１，ＰＤ２がリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ（ＳＦ）トランジスタＳＦ−Ｔｒ、選択トランジスタＳＥＬ−Ｔｒを共有している。
これは、近年の微細な画素に対して広く用いられる方式であり、各トランジスタをＰＤ間で共有することにより、ＰＤの面積を所定の素サイズに対して大きくとり、光電変換可能な領域を広げることで、入射光に対する検出感度を高めている。
【００９０】
選択トランジスタＳＥＬ−Ｔｒがオンした画素では、電源電圧Ｖｄｄの電源線ＶＤＤ、ソースフォロワ（ＳＦ）トランジスタＳＦ−Ｔｒ、電流源Ｉｄが直列となり、ソースフォロワ回路を構成する。
このソースフォロワ回路により、フローティングディフュージョンＦＤの電圧が読み出し回路４０のＡＭＰ４２を介してＡＤＣ４１に入力されて、デジタル値に変換される。
また、クリップ回路４４が画素アレイ端に配置され、クリップクロックである制御信号ＣＬＩＰによって駆動するクリップゲートＣＧおよびダイオード接続トランジスタＭ０は、画素アレイ端に配置され、画素出力電圧振幅を制限することで、安定的に動作させるために用いられる。
【００９１】
（図１２のＣＩＳ−ＰＵＦの概要）
ここで、図１２のＣＩＳ−ＰＵＦの概要について説明する。
ＣＩＳ−ＰＵＦは、ＣＭＯＳイメージセンサの画素毎の特性ばらつきを利用してデバイスごとに固有のＰＵＦレスポンス（画素のばらつき情報）を生成する。前述したように、特性ばらつきには固定した位置に生じる固定パターンノイズ(FPN：Fｉxed Pattern Noｉse)や画素等の位置に関係なくランダムに生じるランダムノイズがある。
ＣＭＯＳイメージセンサは、通常動作モードＭＤＵにおいては、これら特性ばらつきを除去するために，画素毎にリセット電位（ＶＲＳＴ）と信号電位（ＶＳＩＧ）の差分を取るＣＤＳ（相関二重サンプリング：Correlated Double Samplｉng)を行っている。
【００９２】
一方でＣＩＳ−ＰＵＦは、ＰＵＦレスポンスを生成する目的でばらつき情報を得るために、ＣＤＳを動作させない信号読み出しモードであるレスポンス作成モード（ＰＵＦモード）ＭＤＲを持つ。このＰＵＦモードにより画素ばらつきが支配的となる出力を得ることができる。
【００９３】
図１２のＣＩＳ−ＰＵＦとしての固体撮像装置（ＣＭＯＳイメージセンサ）１０Ａは、画素数1,920×1,080(フルHD)のアレイ構造を有している。
この固体撮像装置（ＣＭＯＳイメージセンサ）１０Ａは、垂直方向（図では上下）に隣接した２画素でソースフォロワトランジスタＳＦ−Ｔｒを共有しており、ソースフォロワトランジスタＳＦ−Ｔｒの数は1,920×540である。
【００９４】
ＰＵＦモードでは，列毎に存在するクリップ回路４４から得られる電位を基準電位とし、各画素のリセット電位と差分を取ることで、画素毎のばらつきを抽出している。
ＰＵＦモードでは、最初に列ごとに配置されているクリップ回路４４を選択する。このとき、ダイオード接続されたトランジスタＭ０のゲート電圧はＶＤＤであり、アンプ４２を介して電源電圧からオフセット電圧分シフトした電圧がＡＤＣ４１に保持される。次に、対象の画素を選択し、リセットトランジスタＲＳＴ−Ｔｒと転送トランジスタＴＧ−Ｔｒを同時にオンすることでフォトダイオードＰＤに蓄積された電荷を排出する。このとき、微小容量であるフローティングディフュージョンＦＤの電位はＶＤＤとなり、同様に電源電圧からオフセット電圧分降下した電圧がＡＤＣ４１に保持される。
ＡＤＣ４１ではこれらの電圧の差分を取り、第１の差分データＳＤＦ１を取得することで、画素のソースフォロワトランジスタＳＦ−Ｔｒとクリップ回路４４のトランジスタＣＧのオフセットばらつきは、再現性の高い固定パターンノイズであり、たとえば１２ビットのデジタルデータである第１の差分データＳＤＦ１を利用して固有ＩＤを生成する。
【００９５】
（図１２のＣＩＳ−ＰＵＦにおけるＰＵＦレスポンスの生成）
次に、図１２のＣＩＳ−ＰＵＦにおけるＰＵＦレスポンスの生成の概要について説明する。
図１３は、図１２のＣＩＳ−ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成の様子を示す図である。
【００９６】
ＣＩＳ−ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成は、垂直方向（上下）に隣接した２つのソースフォロワトランジスタＳＦ−Ｔｒの出力値(ＬＳＢ値)に関連する第２の差分データＳＤＦ２を大小比較し、１／０データを生成する。
図１３の例では、上下の出力値を大小比較し、上側の出力値が下側の出力値より大きい場合（上＞下）「１」、上側の出力値が下側の出力値より小さい場合（上＜下）「０」とする。
【００９７】
この例では、上述したように、ソースフォロワトランジスタＳＦ−Ｔｒが上下２画素で共有されている。そのため、まず上下に隣接した出力の平均を取ることで１つのソースフォロワトランジスタＳＦ−Ｔｒにつき１つの出力値をとり、540×1,920の出力のマップを得る。
さらに上下に隣接した出力を大小比較し270×1,920の１/０データを生成する。
このように、ＣＩＳ−ＰＵＦは画素のアドレスをチャレンジとし、上記手順で生成した１／０データをレスポンスとするＰＵＦである。
【００９８】
上述したように、図１２の画素部２０Ａおよび列（カラム）読出し回路４０は、ばらつき信号の再現性を高め、ばらつきパターンのユニーク性を改善するために、垂直（図では上下）の２画素間で大小判定（引き算等）して２値化を行うことが可能となるように構成されている。
そして、図１２のＡＤＣ４１ではこれらの電圧の差分を取り、第１の差分データＳＤＦ１を取得することで、画素のソースフォロワトランジスタＳＦ−Ｔｒとクリップ回路４４のトランジスタＣＧのオフセットばらつきは、再現性の高い固定パターンノイズであり、信号処理回路７０はこれを利用して固有ＩＤを生成する。
このＡＤＣ４１の出力データある第１の差分データＳＤＦ１は、たとえば信号処理回路７０のレスポンスデータ作成部８００（８０）に供給され、以下の処理が行われる。
【００９９】
レスポンスデータ作成部８００においては、ばらつき信号の再現性を高めるために、鍵生成用データＫＹＧＤの垂直２画素間で平均化処理を行い、ばらつきパターンのユニーク性を改善するために、垂直の２画素間で大小判定（引き算等）して２値化を行う判定処理を行う。
なお、判定処理の後に、データを圧縮するデータ圧縮処理を行うように構成することも可能である。
【０１００】
以上の信号処理は、全画素アレイのデータを保持することなく、たとえば４行毎に順次処理することで、小さな回路規模で実現することができる。
【０１０１】
本実施形態の信号処理回路７０のレスポンスデータ作成部８００では、少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で処理回路による装置コストの増加を防止することが可能となるように、上記平均化処理、判定処理を、基本的に、１つの演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリとにより実現している。
信号処理回路７０は、セキュリティモード時において、２つのメモリの少なくともいずれかに、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
【０１０２】
演算部は、画素信号の読み出し方向の複数画素の２画素の第１の差分データ間で平均化処理を行い、この平均化処理結果データを第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
演算部は、平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データＳＤＦ２を取得し、取得した第２の差分データＳＤＦ２を第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
信号処理回路７０は、取得した第２の差分データＳＤＦ２により、隣接の２画素間で大小判定して２値化を行う。
【０１０３】
以下に、平均化処理および判定処理を実行する信号処理回路７０のレスポンスデータ作成部の具体的な構成について説明する。以下では、第１から第６の６つの構成例について、図面に関連付けて説明する。
なお、ここでは平均化処理および判定処理を実行する信号処理回路７０のレスポンスデータ作成部を符号８００を持って表す。
また、ここでは、図１２の回路において、画素信号の読み出し方向の複数画素は、同列の４行にわたる第１の画素ＰＸＬj、第２の画素ＰＸＬj+1、第３の画素ＰＸＬj+2、および第４の画素ＰＸＬj+3の４画素単位である。
【０１０４】
（平均化処理および判定処理を実行する信号処理回路の第１の構成例）
図１４は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第１の構成例を示す図である。
【０１０５】
図１４のレスポンスデータ作成部８００は、演算部（演算器，ＡＵ）８１０、および第１のラインメモリ８１１〜第６のラインメモリ８１６を含んで構成されている。
第１のラインメモリ８１１〜第６のラインメモリ８１６は、たとえばＳＲＡＭにより構成されている。
【０１０６】
図１４のレスポンスデータ作成部８００は、６つのラインメモリ８１１〜８１６を用いて４画素に関する第１の差分データＳＤＦ１を記憶してから、演算部８１０で平均化処理および判定処理に必要な演算（加減算等）を行う。
図１４のレスポンスデータ作成部８００は、４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶してから演算データを記憶するのに必要最低限の６つのラインメモリを含んで構成されている。
この例では、第１のラインメモリ（ＳＲＡＭ １）８１１と第５のラインメモリ（ＳＲＡＭ ５）８１５はマスタとスレーブの関係にあり、第２のラインメモリ（ＳＲＡＭ ２）８１２〜第４のラインメモリ（ＳＲＡＭ ４）８１４へのシーケンシャルな書き込み（記憶）が行われる。
【０１０７】
図１５（Ａ）〜（Ｈ）は、図１４の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
図１５（Ａ）は水平同期信号ＨＤを、図１５（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１５（Ｃ）は第１のラインメモリ（ＳＲＡＭ １）８１１のデータの記憶状態を、図１５（Ｄ）は第２のラインメモリ（ＳＲＡＭ ２）８１２のデータの記憶状態を、図１５（Ｅ）は第３のラインメモリ（ＳＲＡＭ ３）８１３のデータの記憶状態を、図１５（Ｆ）は第４のラインメモリ（ＳＲＡＭ ４）８１４のデータの記憶状態を、図１５（Ｇ）は第５のラインメモリ（ＳＲＡＭ ５）８１５のデータの記憶状態を、図１５（Ｈ）は第６のラインメモリ（ＳＲＡＭ ６）８１６のデータの記憶状態を、それぞれ示している。
なお、図１５中のＯＳはオフセット値を示している。実際にはこのオフセット値ＯＳが勘案されるが、以下ではオフセット値ＯＳはないものとして説明する。
【０１０８】
信号処理回路７０のレスポンスデータ作成部８００は、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを第１のラインメモリ（ＳＲＡＭ １）８１１に記憶する。
次に、第２の画素ＰＸＬj+1の第１の差分データＤj+1を第２のラインメモリ（ＳＲＡＭ ２）８１２に記憶するとともに、第１のラインメモリ（ＳＲＡＭ １）８１１に記憶した第１の画素ＰＸＬjの第１の差分データＤjを第５のラインメモリ（ＳＲＡＭ ５）８１５に記憶する。
第３の画素ＰＸＬj+2の第１の差分データＤj+2を第３のラインメモリ（ＳＲＡＭ ３）８１３に記憶する。
次いで、第４の画素ＰＸＬj+3の第１の差分データＤj+3を第４のラインメモリ（ＳＲＡＭ ４）８１４に記憶する。
【０１０９】
そして、演算部８１０が、第５のラインメモリ（ＳＲＡＭ ５）８１５に記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２のラインメモリ（ＳＲＡＭ ２）８１２に記憶されている第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理を行う。これにより、第１の平均化処理結果データ｛（Ｄj＋Ｄj+1)/２）｝が得られる。
同様に、演算部８１０が、第３のラインメモリ（ＳＲＡＭ ３）８１３に記憶されている第３の画素ＰＸＬj+2の第１の差分データＤj+2と第４のラインメモリ（ＳＲＡＭ ４）８１４に記憶されている第４の画素ＰＸＬj+3の第１の差分データＤj+3間の第２の平均化処理を行う。これにより、第２の平均化処理結果データ｛（Ｄj+2＋Ｄj+3)/２）｝が得られる。
次に、演算部８１０が第１の平均化処理結果データ｛（Ｄj＋Ｄj+1)/２）｝と第２の平均化処理結果データ｛（Ｄj+2＋Ｄj+3)/２）｝間の差分をとった第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
演算部８１０は、取得した第２の差分データＱjを第６のラインメモリ（ＳＲＡＭ ６）８１６に記憶する。
【０１１０】
そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
【０１１１】
以上のように、第１の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶してから演算データを記憶するのに必要最低限の６つのラインメモリを含んで構成されていることから、少ないメモリ（記憶部で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１１２】
（平均化処理および判定処理を実行する信号処理回路の第２の構成例）
図１６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第２の構成例を示す図である。
【０１１３】
図１６のレスポンスデータ作成部８００Aは、演算部（演算器）８１０Ａ、および２つの第１のラインメモリ８１１Ａおよび第２のラインメモリ８１２Ａを含んで構成されている。
第１のラインメモリ８１１Ａおよび第２のラインメモリ８１２Ａは、たとえば１３ビットＳＲＡＭにより構成されている。
【０１１４】
図１６のレスポンスデータ作成部８００Ａは、２つのラインメモリ８１１Ａ、８１２Ａを用いて４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ、演算部８１０Ａで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ａ、８１２Ａに選択的に記憶する。
図１６のレスポンスデータ作成部８００Ａは、４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ、演算部８１０Ａで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ａ、８１２Ａに選択的に記憶する必要最低限の２つのラインメモリを含んで構成されている。
この例では、第１のラインメモリ（ＳＲＡＭ １）８１１Ａと第２のラインメモリ（ＳＲＡＭ ２）８１２Ａへの選択的かつシーケンシャルな書き込み（記憶）が行われる。
【０１１５】
図１７（Ａ）〜（Ｄ）は、図１６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
図１７（Ａ）は水平同期信号ＨＤを、図１７（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１７（Ｃ）は第１のラインメモリ（ＳＲＡＭ １）８１１Ａのデータの記憶状態を、図１７（Ｄ）は第２のラインメモリ（ＳＲＡＭ ２）８１２Ａのデータの記憶状態を、それぞれ示している。
【０１１６】
信号処理回路７０のレスポンスデータ作成部８００Ａは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを第１のラインメモリ（ＳＲＡＭ １）８１１Ａに記憶する。
次に、演算部８１０Ａが、第１のラインメモリ（ＳＲＡＭ １）８１１Ａに記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1を加算して、その加算データ（Ｄj＋Ｄj+1）を第２のラインメモリ（ＳＲＡＭ ２）８１２Ａに記憶する。
次いで、演算部８１０Ａが、第２のラインメモリ（ＳＲＡＭ ２）８１２Ａに記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1の加算データ（Ｄj＋Ｄj+1）から第３の画素ＰＸＬj+2の第１の差分データＤj+2を減算した加減算データ（Ｄj＋Ｄj+1−Ｄj+2）を第１のラインメモリ（ＳＲＡＭ １）８１１Ａに記憶する。
【０１１７】
次に、演算部８１０Ａが、第１のラインメモリ（ＳＲＡＭ １）８１１Ａに記憶されている加減算データ（Ｄj＋Ｄj+1−Ｄj+2）と第４の画素ＰＸＬj+3の第１の差分データＤj+3間の差分をとり、２で除した第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
演算部８１０Ａは、取得した第２の差分データＱjを第２のラインメモリ（ＳＲＡＭ ２）８１２Ａに記憶する。
【０１１８】
そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
【０１１９】
以上のように、第２の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ演算データを記憶するのに必要最低限の２つのラインメモリを含んで構成されていることから、第１の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１２０】
（平均化処理および判定処理を実行する信号処理回路の第３の構成例）
図１８は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第３の構成例を示す図である。
【０１２１】
図１８のレスポンスデータ作成部８００Ｂは、演算部（演算器）８１０Ｂ、および２つの第１のラインメモリ８１１Ｂおよび第２のラインメモリ８１２Ｂを含んで構成されている。
第１のラインメモリ８１１Ｂおよび第２のラインメモリ８１２Ｂは、たとえば１２ビットＳＲＡＭにより構成されている。
【０１２２】
図１８のレスポンスデータ作成部８００Ｂは、２つのラインメモリ８１１Ｂ、８１２Ｂを用いて４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｂで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ｂ、８１２Ｂに選択的に記憶する。
図１８のレスポンスデータ作成部８００Ｂは、４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｂで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ｂ、８１２Ｂに選択的に記憶する必要最低限の２つのラインメモリを含んで構成されている。
この例では、第１のラインメモリ（ＳＲＡＭ １）８１１Ｂと第２のラインメモリ（ＳＲＡＭ ２）８１２Ｂへの選択的かつシーケンシャルな書き込み（記憶）が行われる。
【０１２３】
図１９（Ａ）〜（Ｄ）は、図１８の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
図１９（Ａ）は水平同期信号ＨＤを、図１９（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１９（Ｃ）は第１のラインメモリ（ＳＲＡＭ １）８１１Ｂのデータの記憶状態を、図１９（Ｄ）は第２のラインメモリ（ＳＲＡＭ ２）８１２Ｂのデータの記憶状態を、それぞれ示している。
【０１２４】
信号処理回路７０のレスポンスデータ作成部８００Ｂは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを２で除した第１の除算データ（Ｄj／２）を第１のラインメモリ（ＳＲＡＭ １）８１１Ｂに記憶する。
次に、演算部８１０Ｂが、第１のラインメモリ（ＳＲＡＭ １）８１１Ｂに記憶されている第１の除算データ（Ｄj／２）と第２の画素ＰＸＬj+1の第１の差分データＤj+1を２で除した第２の除算データ（Ｄj+1／２）を加算し、この加算データ｛（Ｄj／２）＋（Ｄj+1／２）｝を、第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝として第２のラインメモリ（ＳＲＡＭ ２）８１２Ｂに記憶する。
演算部８１０Ｂが、第２のラインメモリ（ＳＲＡＭ ２）８１２Ｂに記憶されている第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝から第３の画素ＰＸＬj+2の第１の差分データＤj+2を２で除した第３の除算データ（Ｄj+2／２）を減算した加減算データ｛（Ｄj＋Ｄj+1−Ｄj+2）／２｝を第１のラインメモリ（ＳＲＡＭ １）８１１Ｂに記憶する。
【０１２５】
次に、演算部８１０Ｂが、第１のラインメモリ（ＳＲＡＭ １）８１１Ｂに記憶されている加減算データ｛（Ｄj＋Ｄj+1−Ｄj+2）／２｝と第４の画素ＰＸＬj+3の第１の差分データＤj+3を２で除したデータ間の差分をとった第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
演算部８１０Ｂは、取得した第２の差分データＱjを第２のラインメモリ（ＳＲＡＭ ２）８１２Ｂに記憶する。
【０１２６】
そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
【０１２７】
以上のように、第３の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の２つのラインメモリを含んで構成されていることから、第２の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１２８】
（平均化処理および判定処理を実行する信号処理回路の第４の構成例）
図２０は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第４の構成例を示す図である。
【０１２９】
図２０のレスポンスデータ作成部８００Ｃが図１８の第３の構成例のレスポンスデータ作成部８００Ｂと異なる点は以下のとおりである。
図２０のレスポンスデータ作成部８００Ｃにおいては、第１のメモリ（記憶部）および第２のメモリ（記憶部）が共有化され、共有化メモリ（記憶部）へのアクセス系統が第１のアクセス系統Ａと第２のアクセス系統Ｂ２系統あり、これら２系統のアクセス系統はデータの入力とデータの出力のためのアドレスが個別に制御されるデュアルポートメモリ８２０を含んで構成されている。
【０１３０】
図２１（A）〜（Ｋ）は、図２０のデュアルポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
図２１（Ａ）がデュアルポートメモリ８２０のポート構成を示し、図２１（Ｂ）はクロック信号ＣＬＫ（Ａ，Ｂ）を、図２１（Ｃ）はクロック信号ＣＬＫ（Ａ，Ｂ）に同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示している。
図２１（Ｄ）は第１のアクセス系統Ａの第１のライトイネーブル信号ＷＥ Ａを、図２１（Ｅ）は第１のアクセス系統Ａのアドレス信号ＡＤＤＲ Ａを、図２１（Ｆ）は第１のアクセス系統Ａの入力データＤＡＴＡ Ａを、図２１（Ｇ）は第１のアクセス系統Ａの出力データＱ Ａを、それぞれ示している。
図２１（Ｈ）は第２のアクセス系統Ｂの第２のライトイネーブル信号ＷＥ Ｂを、図２１（Ｉ）は第２のアクセス系統Ｂのアドレス信号ＡＤＤＲ Ｂを、図２１（Ｊ）は第２のアクセス系統Ｂの入力データＤＡＴＡ Ｂを、図２１（Ｋ）は第２のアクセス系統Ｂの出力データＱ Ｂを、それぞれ示している。
【０１３１】
図２１（Ａ）に示すデュアルポートメモリ８２０は、第１のアクセス系統Ａにおいて、第１のライトイネーブル信号ＷＥ Ａの入力ポートＰ１Ａ、アドレス信号ＡＤＤＲ Ａの入力ポートＰ２Ａ、入力データＤＡＴＡ Ａの入力ポートＰ３Ａ、データＱ Ａの出力ポートＰ４Ａ、およびクロックＣＬＫ  Ａの入力ポートＰ５Ａを有している。
図２１（Ａ）に示すデュアルポートメモリ８２０は、第２のアクセス系統Ｂにおいて、第１のライトイネーブル信号ＷＥ Ｂの入力ポートＰ１Ｂ、アドレス信号ＡＤＤＲ Ｂの入力ポートＰ２Ｂ、入力データＤＡＴＡ Ｂの入力ポートＰ３Ｂ、データＱ Ｂの出力ポートＰ４Ｂ、およびクロックＣＬＫ Ｂの入力ポートＰ５Ｂを有している。
【０１３２】
図２０のレスポンスデータ作成部８００Ｃは、１つのデュアルポートメモリ８２０を用いて４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｃで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜１つのデュアルポートメモリ８２０の共有メモリ領域に選択的に記憶する。
図２０のレスポンスデータ作成部８００Ｃは、４画素（たとえば図１２の画素ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｃで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜１つのデュアルポートメモリ８２０に選択的に記憶する必要最低限の１つのデュアルポートメモリ８２０を含んで構成されている。
【０１３３】
図２２（Ａ）〜（Ｃ）は、図２０の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
図２２（Ａ）は水平同期信号ＨＤを、図２２（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図２２（Ｃ）はデュアルポートメモリ（ＤＰＳＲＡＭ）８２０の記憶状態を、それぞれ示している。
【０１３４】
信号処理回路７０のレスポンスデータ作成部８００Ｃは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを２で除した第１の除算データ（Ｄj／２）を第１のライトイネーブル信号ＷＥ Ａがハイレベルの第１のアクセス系統Ａにより共有化記憶部としてのデュアルポートメモリ（ＤＰＳＲＡ）８２０に記憶する。
次に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ Ｂがローレベルの第２のアクセス系統Ｂにより読み出した、デュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている第１の除算データ（Ｄj／２）と第２の画素ＰＸＬj+1の第１の差分データＤj+1を２で除した第２の除算データ（Ｄj+1／２）を加算し、この加算データ｛（Ｄj／２）＋（Ｄj+1／２）｝を、第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝として第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
同様に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ Ｂがローレベルの第２のアクセス系統Ｂにより読み出したデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝から第３の画素ＰＸＬj+2の第１の差分データＤj+2を２で除した第３の除算データ（Ｄj+2／２）を減算した加減算データ｛（Ｄj＋Ｄj+1−Ｄj+2）／２｝を第１のライトイネーブル信号ＷＥ Ａがハイレベルの第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
【０１３５】
次に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ Ｂがローレベルの第２のアクセス系統Ｂにより読み出した、デュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている前記加減算データ｛（Ｄj＋Ｄj+1−Ｄj+2）／２｝から第４の画素ＰＸＬj+3の第１の差分データＤj+3を２で除した第４の除算データ（Ｄj+3／２）を減算して、第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
演算部８１０Ｃは、取得した第２の差分データＱjを第１のライトイネーブル信号ＷＥ Ａがハイレベルの第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
【０１３６】
そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
【０１３７】
以上のように、第４の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つのデュアルポートメモリを含んで構成されていることから、第１〜第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１３８】
なお、この第４の構成例には、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
【０１３９】
（平均化処理および判定処理を実行する信号処理回路の第５の構成例）
図２３は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第５の構成例を示す図である。
図２４（A）〜（Ｉ）は、図２３の２ポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
図２５（Ａ）〜（Ｃ）は、図２３の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【０１４０】
図２３のレスポンスデータ作成部８００Ｄが図２０の第４の構成例のレスポンスデータ作成部８００Ｃと異なる点は以下のとおりである。
図２３のレスポンスデータ作成部８００Ｄにおいては、デュアルポートメモリの代わりに、２ポートメモリ（ＴＰＳＲＡＭ）８３０を採用したことにある。
２ポートメモリ８３０では、第２のライトイネーブル信号の代わりに、リードイネーブル信号ＲＥが採用されており、第１のアクセス系統Ａ側にはデータ出力ポートがなく、第２のアクセス系統Ｂにはデータ入力ポートがない。
基本的には、第５の構成例においても、上述した第４の構成例と同様の処理が行われることから、その詳細な説明は省略する。
【０１４１】
以上のように、第５の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つの２ポートメモリを含んで構成されていることから、第１〜第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１４２】
なお、この第５の構成例においても、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
【０１４３】
（平均化処理および判定処理を実行する信号処理回路の第６の構成例）
図２６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第６の構成例を示す図である。
図２７（A）〜（Ｇ）は、図２６のＦＩＦＯのポート構成および各ポートにおける動作波形の一例を示す図である。
図２８（Ａ）〜（Ｃ）は、図２６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
【０１４４】
図２６のレスポンスデータ作成部８００Ｅが図２３の第５の構成例のレスポンスデータ作成部８００Ｄと異なる点は以下のとおりである。
図２６のレスポンスデータ作成部８００Ｅにおいては、２ポートメモリの代わりに、ＦＩＦＯ８４０を採用したことにある。
ＦＩＦＯ８４０では、フル（FULL）信号と空（EMPTY）信号をモニタすることにより、ライトイネーブル信号ＷＥとリードイネーブル信号ＲＥによるデータ（DATA）の書き込みとデータの読み出しを制御する。
基本的には、第６の構成例においても、上述した第４の構成例と同様の処理が行われることから、その詳細な説明は省略する。
【０１４５】
以上のように、第６の構成例によれば、４画素（たとえば図１２の画素緒ＰＸＬj〜ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つのＦＩＦＯを含んで構成されていることから、第１〜第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１４６】
なお、この第６の構成例においても、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
【０１４７】
（ユニーク性と再現性の評価）
次に、ユニーク性と再現性の評価結果について述べる。
図２９は、図１２および図１３に示すようなレスポンス生成方式によって得られたＰＵＦ性能としての再現性とユニーク性を示す図である。
【０１４８】
ＣＩＳ−ＰＵＦの性能評価としてユニーク性と再現性の評価を行った。
ユニーク性は、２つのチップのＩＤを比較したときどれだけ異なっているかを示す指標である。ユニーク性は各チップで１００枚分の画像を平均化した画像から128ビット長のＩＤを3,840ブロック作り、異なる２つのチップで生成したＩＤ間のＨＤ（ハミングでスタンス）を算出し平均値を求めることで得られる。
ＩＤ長をＬとしたとき、ユニーク性のＨＤの分布の平均はＬ／２、標準偏差は√L/2が理想値である。
【０１４９】
再現性は，あるチップが生成するＩＤがどの程度の安定性をもつのかを示す指標であり、各チップで１００枚分の画像を平均化した画像から128ビット長のＩＤを3,840ブロック作り、これを基準として、基準ＩＤと１００枚それぞれの画像から作ったＩＤとのＨＤを算出し平均値を求めることで得られる。
ＰＵＦの出力を認証に使う場合、ＩＤが安定して出力されることが求められる。そのため再現性のＨＤは０付近に多く分布していることが理想である。
【０１５０】
図２９は、用意した５つのチップについて、ID長を128ビットとして評価を行ったときのユニーク性と再現性の分布を示している。
ユニーク性のＨＤは平均値μ=63.9，標準偏差σ=5.66であり、ほぼ理想値(μ=64，σ=5.66)となっている。再現性のＨＤは平均値μ=1.49，標準偏差σ=1.21であり、ＣＩＳ−ＰＵＦで生成したＩＤが高い再現性を持つことを示している。
【０１５１】
（ＦＰＲとＦＮＲによる認証評価）
次に、ＦＰＲとＦＮＲによる認証評価した結果について述べる。
【０１５２】
前述したように、ＰＵＦを用いたＣＲ認証では、あらかじめマイコン３００側に登録しておいたＩＤとＰＵＦが生成したＩＤが一致しているかを検証することで認証を行う。
しかし、上述の再現性の評価結果からわかるように、ＰＵＦは完全に同じＩＤを毎回出力するわけではなく、いくらかのビット反転が起こる。そのため、認証の際はある程度の誤りを許容する必要がある。
【０１５３】
ここでは、ＣＩＳ−ＰＵＦを利用したＣＲ認証はどの程度の認証精度を実現できるのか、また何ビットまでの誤りを許容するよう設定すれば良いのかを評価するため、ユニーク性と再現性からFalse Posｉtｉve Rate（FPR）とFalse Negatｉve Rate（FNR）という２つの指標を導出し評価を行った。
ＦＰＲは偽物を本物と認識する確率を表し、ＦＮＲは本物を偽物と認識する確率を表す。認証に用いるID長をＬ、ユニーク性のＨＤがＭビットとなる確率をＰｕ (M)、再現性のＨＤがＭビットとなる確率をＰｓ (M)とすると、誤り許容ビット(しきい値)をＴと設定したときのＦＮＲとＦＰＲは式(1), 式(2)で導出できる。
【０１５４】
【数１】
2019180003.tif 000003
【０１５５】
【数２】
2019180003.tif 000004
【０１５６】
図３０は、ユニーク性と再現性からもとめたＦＰＲとＦＮＲを示す図である。
図３０において、横軸はしきい値、縦軸はそのときのＦＰＲ，ＦＮＲの値を表している。
【０１５７】
認証を行う際に確保すべき認証精度は、生体認証の認証精度を参考に決定した．現在運用されている生体認証システムでは認証精度が0.1ppm以下とされている。生体認証が対象とするのは人間であり、その総数は７５億程度である。これに対して、ＣＩＳ−ＰＵＦを用いたＣＲ認証が対象とするものはセンサであり、その総数は多く見積もって１兆程度と考えられる。
よって対象物の数の違いを考慮し、ＦＰＲとＦＮＲが共に0.001ppm以下を基準とした。図３０より、誤りを許容するビット数を9-29bｉtの間に設定すると誤り率を0.001ppm以下にできることがわかる。
【０１５８】
（ＣＩＳ−ＰＵＦのレスポンス多ビット化）
次に、ＣＩＳ−ＰＵＦのレスポンスの多ビット化について詳述する。
【０１５９】
ＣＩＳ−ＰＵＦを利用したＣＲ認証では、リプレイ攻撃を防ぐために同じＣＲペアを使いまわすことはできない。
また、ＣＩＳ−ＰＵＦは他のメモリ型ＰＵＦと同様にＣＲ空間が狭いため、ＣＲ認証可能な回数が少ない。たとえば１回の認証で128ビットのレスポンスを消費すると、3,840回の認証でＩＤが枯渇してしまうおそれがある。使い方にもよるが、たとえば１日４回の認証を行うと３年以内にＩＤを使い切ってしまうおそれがある。
そのため、ＣＩＳ−ＰＵＦのＣＲペアを増やす必要があり、同様なＣＭＯＳイメージセンサの特性ばらつきをＰＵＦとして利用し、さらにＣＲペア空間を広げる提案がされている。しかしこの方法では、出力ペアを組み替えるための計算が必要であり、また離れた位置の画素を比較する場合、列ごとに固有な成分や、製造時に広域的に発生するばらつきの影響を受けてしまうという問題がある。
そこで、本実施形態においては、これらの影響を除去しつつＣＲペアを増やすために、多ビット化を実現するLehmer-Gray法（ＬＧ法）を採用している。
【０１６０】
（Lehmer-Gray法 (LG法)）
以下に、多ビット化の方法として、ＣＲペアを増やすＬＧ法について詳述する。
ＬＧ法は、Lehmer符号とGrayコードを組み合わせたレスポンス生成手法である。
Lehmer符号は、ｎ個の数値があるとき、その並び順がｎ！通り存在する点に着目した符号である。たとえば、Ａ，Ｂ，Ｃの３つの値があるとき，この並びは次の６（=3!）通りあり、この並び順を符号として扱う。
【０１６１】
(A, B, C) (A, C, B) (B, A, C)
(B, C, A) (C, A, B) (C, B, A)
【０１６２】
Lehmer符号の簡単な符号化の手法として、ある数値について注目したとき、その数値より大きい(または小さい)数値が右(または左)にいくつあるかを数えることで符号化を行う手法がある。
【０１６３】
図３１は、Lehmer符号の例を示す図である。
図３２は、２進コードとGrayコードの対応表を示す図である。
【０１６４】
たとえば、図３１のように，(1 5 2 7)という４つの数値を符号化すると、(3 1 1)となる。
またGrayコードとは、通常の2進表現とは異なる”０”と”１”による数の表現法である。Grayコードは、隣り合う数のハミングディスタンスが必ず１になるという性質を持つ。これを用いることにより、ノイズによるビットエラーの低減を期待できる。
【０１６５】
（ＣＩＳ−ＰＵＦにおけるＬＧ法）
ここでは、ＣＩＳ−ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明する。
図３３は、ＣＩＳ−ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明するための図である。
【０１６６】
Lehmer-Gray法ではＮ個の縦に連なった出力の置換を符号化し，レスポンスを生成する。
たとえばN=4の場合、４つの出力を１ブロックとして取り出し符号化を行う。取り出した出力が上からＬＳＢ=(1649,1753, 1757, 2060)だった場合、Lehmer符号でこの４つの出力の置換を表すと、Ｌ=(3,2,1)となる。
そして、Lehmer符号で表した数列の中身をGrayコードで表現すると、Ｇ=(10,11,1)となる。
【０１６７】
この例では、４つの出力から5ビットのレスポンスが生成されるので、画像全体では1,296,000ビットのレスポンスを得られる。従来手法の総レスポンスは518,400ビットであったことから、ＣＲペアが増加したことが確認できる。
また、Lehmer-Gray法では、N個の出力の比較から、Ｎ!通りのレスポンスを得る。N=4の場合について、各レスポンスが同じ割合で生成されているかを確認できる。
【０１６８】
図３４は、ＣＩＳ−ＰＵＦにLehmer-Gray法を適用した場合のレスポンスの出現割合を示す図である。
図３４において、横軸に4!=24種のレスポンスを、縦軸に各レスポンスの出現回数をプロットしたものである。
【０１６９】
２４種のレスポンスが完全に同じ割合で出現するとき、各レスポンスの出現回数の期待値は10,800であり、図３４中に線ＬＶで示してある。図１９より、N=4において各レスポンスが同程度の割合で出現していることが確認できる。
【０１７０】
（ユニーク性と再現性評価 (LG法)）
次に、Lehmer-Gray法を用いて、N個の出力の大小比較からレスポンスを生成したときの再現性とユニーク性を前述と同様の方法で評価した結果について述べる。
図３５は、用意した５つのチップについて、N=2,4,8,16,32,64としたとき，それぞれのユニーク性と再現性の分布を示す図である。
また、図３６（Ａ）および（Ｂ）は、再現性とユニーク性のＨＤの平均と標準偏差をまとめた表を示す図である。
【０１７１】
図３５より、Ｎが大きくなるとビット反転の影響が拡大するために再現性が悪くなることが確認できる。
また、Ｎが大きくなるとユニーク性の値がやや小さくなっているが、これはLehmer-Gray法において使用しないコードが存在するためである。
具体的には、N=4のとき、４つの出力から5ビットのレスポンスが得られるが、このうち3ビット目と4ビット目は(00,01,11)のいずれかであり、10は使用しない。そのため、使用しないコードを考慮したときのN=4のユニーク性の理想値はμ=61.44となる。
【０１７２】
（ＦＮＲとＦＰＲによる評価 (LG法)）
ＦＮＲとＦＰＲによる評価した結果について述べる。
図３７は、再現性とユニーク性から求めたＦＮＲとＦＰＲを示す図である。
また、図３８は、ＦＮＲとＦＰＲが0.001ppm以下になるしきい値を表として示す図である。
【０１７３】
図３８より、N=32までで基準の認証精度を確保でき、N=64では基準を満たすしきい値が存在しないことがわかる。Nを大きくする程ＣＲペアが増加するため、N=32でしきい値を20〜26ビットに設定すると最も性能が良くなることがわかる。
【０１７４】
（多ビット化の認証性能評価）
次に、多ビット化の認証性能を評価した結果について述べる。
ここでは、レスポンスの多ビット化により、ＣＩＳ−ＰＵＦを用いたＣＲR認証が実用可能な性能に至ったかの判断材料として、認証精度以外の評価についてまとめてある。
【０１７５】
（識別可能なデバイス数）
想定しているＣＩＳ−ＰＵＦのＣＲ認証では、１つのＩＤがもつ情報量をＩ，しきい値をＴとして、以下の式で識別可能な個体数が求められる．
【０１７６】
【数３】
2019180003.tif 000005
【０１７７】
Lehmer-Gray法の特性上、使用されないコードがあるため、128ビットのＩＤがもつ情報量は128ビットより少なくなる。各レスポンスが同じ割合で生成されるとき、N個の出力から生成されるレスポンスの情報量Ｈは、以下の式で求められる。
【０１７８】
【数４】
2019180003.tif 000006
【０１７９】
また、図３９は、Ｎ個の出力から生成されるレスポンスの長さＬＲを表にまとめて示す図である。
128ビットのＩＤがもつ情報量Ｉは、レスポンスの長さＬＲと情報量Ｈを用いて次式で求められる。
【０１８０】
【数５】
2019180003.tif 000007
【０１８１】
図４０は、128ビットのＩＤがもつ情報量Ｉと、求めたしきい値から識別可能な個体数を計算し、まとめた表を示す図である。
図４０中のＴ1は、基準を満たす範囲で、ＦＮＲが最も小さくなるように設定したしきい値であり、Ｔ２はＦＰＲが最も小さくなるように設定したしきい値である。
既に述べたように、識別対象となるセンサの総数は多く見積もっても１兆個(10の12乗)程度と考えられるので、基準を満たすしきい値を設定すれば，十分な識別可能個体数をもつといえる。
【０１８２】
（ＣＲペアの増加量）
これまで述べてきたように、レスポンスの多ビット化の目的はＣＲペアの増加である。１回の認証で128ビットのレスポンスを消費するとき、N=2〜64の場合についてＣＲ認証可能な回数を試算し図４１の表にまとめた。
【０１８３】
従来手法に相当するN=2では、ＣＲ認証可能回数は3,840回である。それに対し、N=32ではＣＲ認証可能な回数が30,720回に増加する。よって多ビット化を行うことにより、ＣＲ認証可能な回数を8倍まで増やせることがわかる。
【０１８４】
上記したように、ＣＩＳ−ＰＵＦを利用したＣＲ認証システムの検討と，レスポンスの多ビット化について評価を行った。
これまでＣＩＳ−ＰＵＦはユニ−ク性，再現性ともに優れた特性を持つこと示されてきたが、本実施形態では、さらに認証性能の指標としてＦＮＲとＦＰＲを利用し、誤り率0.001ppm以下の認証精度を確保した運用を想定したときのトータルのＣＲ認証可能な回数を試算した。
その結果、１日４回の認証を行うと３年以内にＣＲペアを使い切ってしまうおそれがあることがわかったが、Lehmer-Gray法を用いたレスポンスの多ビット化を適用することよにより、Ｎ=32のとき、既存システムと同程度の認証精度を確保しながら、ＣＲ認証回数を８倍にできる。
これにより、本実施形態に係る固体撮像装置は、長期間利用されるＩｏＴデバイスへの搭載が可能になる。
【０１８５】
以上説明したように、本実施形態によれば、固体撮像装置１０においては、後で詳述するように、セキュリティモード時に、読み出し部９０が、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
信号処理回路７０は、基本的に、演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリと、を含み、セキュリティモード時において、２つのメモリの少なくともいずれかには、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
これにより、少ない記憶部（メモリ）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
【０１８６】
また、本実施形態によれば、レスポンスデータの生成処理、少なくとも、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかであって、画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含む情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行する。
これにより、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となる。
【０１８７】
また、本実施形態によれば、信号処理回路７０は、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能を有する多ビット化部７２０を含んで構成されている。
そして、信号処理回路７０の多ビット化部７２０は、多ビット化処理として、ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコード(Gray code)に変換して行うＬＧ（Lehmer-Gray）法を採用している。
認証を行う際に確保すべき認証精度は、情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲ(False Posｉtｉve Rate)と本物を偽物と認識する確率ＦＮＲ(False Negatｉve Rate)を求め、確率ＦＰＲと確率ＦＮＲにより評価（決定、選定）可能である。
これにより、煩雑な手間を要することなく、認証精度を確保しながらＣＲ認証回数を増大させることが可能となる。
【０１８８】
このように、本実施形態によれば、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能で、また煩雑な手間を要することなく、認証精度を確保しながらＣＲ認証回数を増大させることが可能となり、秘匿性の高い固有のレスポンスデータを生成することが可能で、ひいては画像の改ざん、ねつ造を確実に防止することが可能となる。
【０１８９】
なお、上記の鍵生成部８２は、画素または読み出し回路４０のばらつき情報に基づいて固有鍵を生成する例について説明したが、異なるばらつき情報により生成した固有鍵同士の演算を行って最終的な固有鍵を得るように構成することも可能である。
たとえば、次のように構成することも可能である。
【０１９０】
すなわち、鍵生成部８２は、たとえば、読み出し回路４０のＡＤＣ４１、アンプ（ＡＭＰ）４２、またはＳ／Ｈ回路４３のばらつき情報を用いて第１固有鍵を生成する第１機能と、読み出し回路４０のカラムメモリ４５のＳＲＡＭの出力を用いて第２固有鍵を生成する第２機能と、を含み、第１機能により生成された第１固有鍵と、第２機能により生成された第２固有鍵とを演算することにより最終的な固有鍵を生成するように構成することも可能である。
【０１９１】
この構成は、画素のばらつき情報に関しても同様に適用可能である。
【０１９２】
なお、一体化部８５は、一体化する鍵情報を用いて階層的に画像部分にマスクをする機能を含むように構成してもよい。
また、一体化部８５は、一体化する鍵情報を用いて画像に電子透かしを入れる機能を含むように構成してもよい。
【０１９３】
なお、本実施形態において、固体撮像装置１０の各構成要素が同一パッケージ内に搭載されている構成を採用可能である。
【０１９４】
固体撮像装置（ＣＩＳ）１０とＩＳＰ(Image Sｉgnal Processor)を同一パッケージに封止したＳｉＰ (Sｉlｉcon ｉn Package)にて、鍵および識別データを生成する信号処理をパッケージ内部にて完結し、パッケージ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
【０１９５】
また、イメージセンサと信号処理回路とを備えたＳｏＣ (System on Chｉp)において、鍵および識別データを生成する信号処理をチップ内部にて完結し、チップ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
【０１９６】
また、本実施形態の固体撮像装置１０は、前述したように、通常の読出し駆動タイミングとは別に、リーク電流などを長時間蓄積するための駆動タイミングを備えるように構成可能である。また、アナログアンプ、デジタルアンプ、または、ＡＤＣのフルスケール電圧を縮小し、リーク電圧の蓄積電圧を強調して出力しても良い。また、複数行あるいは複数フレームのデータを平均化、または加算することで、ランダムノイズ成分を低減しても良い。
【０１９７】
また、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣについて、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、ＡＤＣのばらつき情報を採用することができる。
また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、アンプ（ＡＭＰ、増幅器）のばらつき情報を採用することができる。
また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、Ｓ／Ｈ回路のばらつき情報を採用することができる。
また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、カラムメモリのＳＲＡＭの出力（ばらつき）情報を採用することができる。
【０１９８】
以上説明した固体撮像装置１０，１０Ａは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【０１９９】
図４２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【０２００】
本電子機器４００は、図４２に示すように、本実施形態に係る固体撮像装置１０，１０Ａが適用可能なＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）４１０を有する。
さらに、電子機器４００は、このＣＭＯＳイメージセンサ４１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）４２０を有する。
電子機器４００は、ＣＭＯＳイメージセンサ４１０の出力信号を処理する信号処理回路(ＰＲＣ)４３０を有する。
【０２０１】
信号処理回路４３０は、ＣＭＯＳイメージセンサ４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【０２０２】
上述したように、ＣＭＯＳイメージセンサ４１０として、前述した固体撮像装置１０，１０Ａを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【符号の説明】
【０２０３】
１０，１０Ａ・・・固体撮像装置、２０，２０Ａ・・・画素部、３０・・・垂直走査回路、４０・・・読み出し回路、４４・・・クリップ回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・信号処理回路、７１０・・・ビデオＩ／Ｆ、７２０・・・多ビット化部、８０，８００・・・レスポンスデータ作成部（暗号化処理系）、８１０，８１０Ａ〜８１０Ｅ・・・演算部、８１１，８１１Ａ，８１１Ｂ，８１２，８１２Ａ，８１２Ｂ，８１３〜８１６・・・ラインメモリ、８２０・・・デュアルポートメモリ、８３０・・・２ポートメモリ、８４０・・・ＦＩＦＯ、８１・・・情報取得部、８２，８２Ａ・・・鍵生成部、８３・・・画像データ生成部、８４・・・識別データ生成部、８５・・・一体化部、８６・・・メモリ、９０・・・読み出し部、１０・・・ＣＲ認証システム、２００・・・ＣＩＳ−ＰＵＦチップ、３００・・・マイクロコンピュータ（マイコン）、３１０・・・コントロールＩ／Ｆ、４００・・・電子機器、４１０・・・ＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）、４２０・・・光学系、４３０・・・信号処理回路（ＰＲＣ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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