(57)【要約】【課題】炭化ケイ素半導体装置であるＣＭＯＳを構成するｎＭＯＳおよびｐＭＯＳの両方の性能を向上させる。【解決手段】炭化ケイ素を含む六方晶系の結晶構造から成る半導体基板ＳＢの結晶面のうち、正孔の移動度が比較的高いＳｉ面またはＣ面にチャネルを有し、多数キャリアが正孔であるｐＭＯＳ１０２を形成する。また、半導体基板ＳＢの結晶面のうち、電子の移動度が比較的高いａ面またはｍ面にチャネルを有し、多数キャリアが電子であるｎＭＯＳ１０１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化ケイ素を含み、六方晶系の結晶構造を有する半導体基板と、
前記半導体基板の主面の近傍にそれぞれ形成されたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタにより構成される相補型電界効果トランジスタと、
を有し、
前記ｎ型電界効果トランジスタは、前記半導体基板の結晶面のうち、（１１−２０）面または（０−１１０）面に形成された第１チャネル領域を備え、
前記ｐ型電界効果トランジスタは、前記半導体基板の結晶面のうち、（０００−１）面または（０００１）面に形成された第２チャネル領域を備えている、炭化ケイ素半導体装置。
【請求項２】
請求項１記載の炭化ケイ素半導体装置において、
前記ｎ型電界効果トランジスタは、前記半導体基板の結晶面のうち、（１１−２０）面に形成された前記第１チャネル領域を備えている、炭化ケイ素半導体装置。
【請求項３】
請求項１記載の炭化ケイ素半導体装置において、
前記ｎ型電界効果トランジスタは、前記半導体基板の前記主面に前記第１チャネル領域を有し、前記ｐ型電界効果トランジスタは、前記半導体基板の前記主面に形成された溝の側面に前記第２チャネル領域を有している、炭化ケイ素半導体装置。
【請求項４】
請求項１記載の炭化ケイ素半導体装置において、
前記ｎ型電界効果トランジスタは、前記半導体基板の前記主面に形成された溝内に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記溝の側面に形成され、互いに離間している第１ソース領域および第１ドレイン領域とにより構成されており、
前記ｐ型電界効果トランジスタは、前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板の前記主面に形成され、互いに離間している第２ソース領域および第２ドレイン領域とにより構成されており、
前記第１ドレイン領域と前記第２ドレイン領域とは、互いに電気的に接続されており、前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に接続されている、炭化ケイ素半導体装置。
【請求項５】
請求項４記載の炭化ケイ素半導体装置において、
前記溝の底面に接する前記第１ゲート絶縁膜の第１膜厚は、前記溝の側面に接する前記第１ゲート絶縁膜の第２膜厚より大きい、炭化ケイ素半導体装置。
【請求項６】
請求項４記載の炭化ケイ素半導体装置において、
前記溝の底面のｐ型不純物濃度は、前記溝の前記側面のｐ型不純物濃度よりも高い、炭化ケイ素半導体装置。
【請求項７】
請求項４記載の炭化ケイ素半導体装置において、
前記溝は、前記半導体基板の前記主面に沿う第１方向に並んで２つ形成されており、
２つの前記溝の間で、前記半導体基板の前記主面に沿う方向であって、前記第１方向に直交する第２方向に並んで配置された前記第１ソース領域および前記第１ドレイン領域の間の前記半導体基板の前記主面のｐ型不純物濃度は、前記溝の前記側面のｐ型不純物濃度よりも高い、炭化ケイ素半導体装置。
【請求項８】
請求項４記載の炭化ケイ素半導体装置において、
前記溝は、前記半導体基板の前記主面に沿う第１方向に並んで複数形成されており、
複数の前記溝は、前記半導体基板の前記主面に形成されたｐ型半導体層の上面に形成されており、
前記第１方向の最も外側の前記溝内に形成された前記第１ゲート電極は、前記ｐ型半導体層に電気的に接続されている、炭化ケイ素半導体装置。
【請求項９】
請求項４記載の炭化ケイ素半導体装置において、
前記溝と前記第１ゲート絶縁膜との間に形成された窒化シリコン膜をさらに有する、炭化ケイ素半導体装置。
【請求項１０】
請求項４記載の炭化ケイ素半導体装置において、
前記第１ゲート電極の仕事関数は、前記第２ゲート電極の仕事関数より低い、炭化ケイ素半導体装置。
【請求項１１】
（ａ）炭化ケイ素を含み、六方晶系の結晶構造を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に、第１ソース領域と第１ドレイン領域とを、互いに離間させて第１方向に並べて形成する工程、
（ｃ）前記半導体基板の第１領域の前記主面に、１つの側面において前記第１ソース領域および前記第１ドレイン領域が露出する溝を形成する工程、
（ｄ）前記半導体基板の第２領域の前記主面に、第２ソース領域と第２ドレイン領域とを、互いに離間させて形成する工程、
（ｅ）前記溝内に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第２領域の前記半導体基板の前記主面上に、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
を有し、
前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、ｎ型電界効果トランジスタを構成しており、
前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、ｐ型電界効果トランジスタを構成しており、
前記半導体基板の前記主面は、前記半導体基板の結晶面のうち、（０００−１）面または（０００１）面であり、前記溝の前記側面は、前記半導体基板の結晶面のうち、（１１−２０）面または（０−１１０）面である、炭化ケイ素半導体装置の製造方法。
【請求項１２】
請求項１１記載の炭化ケイ素半導体装置の製造方法において、
前記溝の前記側面は、前記半導体基板の結晶面のうち、（１１−２０）面である、炭化ケイ素半導体装置の製造方法。
【請求項１３】
請求項１１記載の炭化ケイ素半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記溝の前記側面を覆い、前記溝の底面を露出する第１絶縁膜を形成する工程、
（ｅ２）前記（ｅ１）工程の後、前記溝の前記底面を覆い、第１膜厚を有する第２絶縁膜を形成する工程、
（ｅ３）前記（ｅ２）工程の後、前記第１絶縁膜を除去することで、前記溝の前記側面を露出させる工程、
（ｅ４）前記（ｅ３）工程の後、前記溝の前記側面および前記半導体基板の前記主面を覆い、前記第１膜厚よりも小さい第２膜厚を有する第２絶縁膜を形成することで、前記第１絶縁膜と前記溝の前記側面を覆う前記第２絶縁膜とを含む前記第１ゲート絶縁膜と、前記半導体基板の前記主面を覆う前記第２絶縁膜を含む前記第２ゲート絶縁膜とを形成する工程、
（ｅ５）前記溝内の前記第１ゲート電極および前記第２ゲート絶縁膜上の前記第２ゲート電極を形成する工程、
を含む、炭化ケイ素半導体装置の製造方法。
【請求項１４】
請求項１１記載の炭化ケイ素半導体装置の製造方法において、
（ｃ１）前記（ｃ）工程の後、前記（ｅ）工程前に、前記溝の底面にｐ型不純物を導入することで、前記溝の前記底面のｐ型不純物濃度を、前記溝の前記側面のｐ型不純物濃度よりも高める工程をさらに有する、炭化ケイ素半導体装置の製造方法。
【請求項１５】
請求項１１記載の炭化ケイ素半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ６）前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成する工程、
（ｅ７）前記（ｅ６）工程の後、前記半導体基板の前記主面を覆い、前記溝の表面を露出するハードマスクを形成する工程、
（ｅ８）前記（ｅ７）工程の後、前記第１ゲート絶縁膜と前記溝の表面との界面を窒化処理することで、前記第１ゲート絶縁膜と前記溝の表面との間に窒化シリコン膜を形成する工程、
（ｅ９）前記（ｅ８）工程の後、前記ハードマスクを除去し、続いて、前記溝内の前記第１ゲート電極および前記第２ゲート絶縁膜上の前記第２ゲート電極を形成する工程、
を含む、炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化ケイ素半導体装置およびその製造方法に係り、特にＣＭＯＳ（相補型ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
現在、製造されている工業品の多くはケイ素（以下、Ｓｉとする）を材料とした半導体素子を採用し、Ｓｉの発展と共に大きく性能を向上させてきた。一方で、高温環境で使用される製品では汎用Ｓｉデバイスが適用できず、この対策として冷却装置を設けると、製品の小型軽量化および低コスト化が困難となる。また、高耐熱のセンサーから微小な信号が出力されたとしても、高温に耐えられない情報処理装置は当該センサーが設置された機器から遠く離れた場所に設置されるため、信号対雑音比が十分に確保できないという課題がある。
【０００３】
これに対し、高温で動作可能なデバイスとして、炭化ケイ素（以下、ＳｉＣと呼ぶ場合がある）から成る基板を有する半導体装置がある。ＳｉＣを用いた炭化ケイ素半導体装置であれば、高温環境においても上記情報処理装置などとして使用することができる。
【０００４】
ＳｉＣには、六方晶系の結晶構造を持つ高温型（α型）と、立方晶系の結晶構造を持つ低温型（β型）がある。α型ＳｉＣはβ型ＳｉＣと比較してバンドギャップが広く、高温環境にはα型ＳｉＣである４Ｈ−ＳｉＣが適している。
【０００５】
一方、４Ｈ−ＳｉＣはチャネル移動度が比較的低いことが知られている。そのため、例えば特許文献１（特開２０１４−１４３２４８号公報）には、４Ｈ−ＳｉＣの移動度を改善するために、チャネルが形成される領域にＣ（炭素）を導入することで欠陥低減層を設けることが記載されている。加えて、しきい値電圧を安定させるため、チャネル領域と、酸化膜などから成るゲート絶縁膜との間に、Ｎ（窒素）拡散によるＢＮペア構造を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１４３２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）について考慮されておらず、ｎ型ＭＯＳＦＥＴ（以下、ｎＭＯＳと呼ぶ）とｐＭＯＳとを組み合せたＣＭＯＳの性能を必ずしも向上できないという課題がある。すなわち、チャネル移動度はＳｉＣとゲート絶縁膜の界面状態（窒化処理の有無など）によっても変化するが、電子の移動度が向上する界面処理が必ずしも正孔の移動度改善に寄与するとは限らず、ｎＭＯＳとｐＭＯＳとの両方のキャリアの移動度を向上させることが重要となる。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による炭化ケイ素半導体装置は、炭化ケイ素を含み六方晶系の結晶構造を有する半導体基板と、前記半導体基板のａ面またはｍ面をチャネル領域として有するｎＮＯＳと、前記半導体基板のＳｉ面またはＣ面をチャネル領域として有するｐＭＯＳとを有するものである。
【発明の効果】
【００１１】
代表的な実施の形態によれば、炭化ケイ素半導体装置の性能を向上させることができる。特に、炭化ケイ素半導体基板に形成されたｎＭＯＳおよびｐＭＯＳのそれぞれのチャネル移動度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。
【図２】本発明の実施の形態１である炭化ケイ素半導体装置を示す回路図である。
【図３】本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。
【図４】本発明の実施の形態１である炭化ケイ素半導体装置の製造工程中の斜視図である。
【図５】図４に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図６】図５に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図７】図６に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図８】図７に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図９】図８に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図１０】図９に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図１１】本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す平面図である。
【図１２】本発明の実施の形態１の変形例２である炭化ケイ素半導体装置を示す平面図である。
【図１３】本発明の実施の形態１の変形例３である炭化ケイ素半導体装置を示す斜視図である。
【図１４】本発明の実施の形態１の変形例４である炭化ケイ素半導体装置を示す斜視図である。
【図１５】本発明の実施の形態１の変形例５である炭化ケイ素半導体装置を示す斜視図である。
【図１６】本発明の実施の形態１の変形例６である炭化ケイ素半導体装置を示す斜視図である。
【図１７】本発明の実施の形態２である炭化ケイ素半導体装置を示す斜視図である。
【図１８】本発明の実施の形態２である炭化ケイ素半導体装置を示す平面図である。
【図１９】本発明の実施の形態３である炭化ケイ素半導体装置を示す斜視図である。
【図２０】本発明の実施の形態４である炭化ケイ素半導体装置を示す斜視図である。
【図２１】六方晶系の格子モデルを模式的に示す斜視図である。
【図２２】六方晶系の格子モデルを模式的に示す斜視図である。
【図２３】六方晶系の格子モデルを模式的に示す斜視図である。
【図２４】六方晶系の格子モデルを模式的に示す斜視図である。
【図２５】比較例である炭化ケイ素半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１４】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１５】
（実施の形態１）
＜炭化ケイ素半導体装置の構造＞
以下に、図１〜図３を用いて、本実施の形態の炭化ケイ素半導体装置の構造について説明する。図１には、本発明の実施の形態１である炭化ケイ素半導体装置の斜視図を示し、図２には、本実施の形態の炭化ケイ素半導体装置である相補型電界効果トランジスタの回路図を示し、図３には、本実施の形態の炭化ケイ素半導体装置である相補型電界効果トランジスタの平面図を示す。図１では、ＳｉＣ基板上のゲート絶縁膜および層間絶縁膜を含む絶縁膜、並びに配線の図示を省略している。図１では、図の左側にｐＭＯＳ領域１Ａを示し、図の右側にｎＭＯＳ領域１Ｂを示している。ｐＭＯＳ領域１ＡおよびｎＭＯＳ領域１Ｂは、半導体基板の主面に沿う方向に並ぶ領域である。図３では、ｐ型拡散層４にハッチングを付している。
【００１６】
図１に示すように、本実施の形態の炭化ケイ素半導体装置は、六方晶系の結晶構造により構成されるＳｉＣ基板１と、ＳｉＣ基板１上に形成されたエピタキシャル層（半導体層）３とから成る半導体基板ＳＢを有しており、半導体基板ＳＢの上面近傍には、ｎＭＯＳ１０１とｐＭＯＳ１０２とが形成されている。ｎＭＯＳ１０１とｐＭＯＳ１０２とはＭＯＳ構造を有する相補型の電界効果トランジスタ、つまりＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成している。本実施の形態の相補型電界効果トランジスタは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など共に半導体装置に搭載されること、または、パワーモジュール若しくはインバータに用いられることが考えられる。
【００１７】
図２に示すように、ＣＭＯＳはｎＭＯＳ１０１とｐＭＯＳ１０２とを相補的に接続した構造を有しており、Ｖｄｄ電位が印加される電極１０５とＶｓｓ電位（接地電位）が印加される電極１０６との間には、ｎＭＯＳ１０１とｐＭＯＳ１０２とが直列に接続されている。つまり、ｎＭＯＳ１０１およびｐＭＯＳ１０２のそれぞれのドレイン電極が互いに接続されている。それらのドレイン電極は出力端子（出力電極）１０４に接続され、ｎＭＯＳ１０１およびｐＭＯＳ１０２のそれぞれのゲート電極が１つの入力端子１０３に接続されている。ｎＭＯＳ１０１のソース電極は電極１０６に接続され、ｐＭＯＳ１０２のソース電極は電極１０５に接続されている。入力端子１０３および出力端子１０４と、それらの端子の間に形成されたＣＭＯＳとは、ＮＯＴ回路を構成している。
【００１８】
図１に示すように、ＳｉＣ基板１は、六方晶系の面のうちＳｉ面、つまり（０００−１）面を主面として有し、Ｃ面、つまり（０００１）面を当該主面の反対側の裏面として有するｎ型半導体基板である。同様に、ＳｉＣから成り六方晶系の結晶構造から成るエピタキシャル層３は、六方晶系の面のうちＳｉ面を主面として有し、エピタキシャル層３の主面の反対側の下面はＳｉＣ基板１の主面に接している。
【００１９】
ここで、六方晶系の結晶構造が有する各種の面について、図２１〜図２４を用いて説明する。図２１〜図２４は、六方晶系の格子モデルを模式的に示す斜視図である。図２１〜図２４で示す格子モデルでは、一部の結晶面にハッチングを付している。また、Ｃ（炭素）原子を黒い玉で示し、Ｓｉ（シリコン）原子を白い玉で示している。
【００２０】
図２１〜図２４では、横軸として、同一の水平面内に位置するａ１、ａ２およびａ３のそれぞれの軸を示し、縦軸として、ａ１、ａ２およびａ３のそれぞれの軸に対して垂直な方向に向かうｃ軸を示している。ａ１、ａ２、ａ３およびｃのそれぞれの軸は同一の基準点から伸びている。平面視において、ａ１、ａ２およびａ３のそれぞれの軸同士の成す角は、１２０度である。
【００２１】
六方晶系の格子モデルの面は、（ａ１、ａ２、ａ３、ｃ）の４つの指数（面指数）により表される。下記の面指数における「２」は１／２を意味し、「−」は軸の反対方向を意味する。例えば、（１−１０２）面では、ａ１＝１、ａ２＝−１、ａ３＝０、ｃ＝２である。
【００２２】
ＳｉＣは、Ｓｉ（シリコン）とＣ（炭素）の化合物半導体であり、ＩＶ族同士の共有結合により構成される。図２１に示すように、結晶構造はＳｉ原子またはＣ原子を頂点とした正四面体を基本要素とし、c軸方向に積層される。４Ｈ−ＳｉＣにおいて、最表面にＳｉ（シリコン）が露出する面を（０００−１）面、またはＳｉ面と呼び、Ｃ（炭素）が出る面を（０００１）面またはＣ面と呼ぶ。図２１には、（０００１）面（Ｃ面）２０１と、（０００−１）面（Ｓｉ面）２０２とを示している。Ｃ面２０１およびＳｉ面２０２は、図２１に示す六方晶の上面または下面に相当する。
【００２３】
Ｃ面２０１（図２１参照）に対し垂直で六方晶の側面に相当する（０−１１０）面をｍ面と呼び、同じくＣ面２０１（図２１参照）に対し垂直で六方晶の側面に相当する（１１−２０）面をａ面と呼ぶ。図２２には、（１１−２０）面（ａ面）２０３と、（０−１１０）面（ｍ面）２０４とを示している。この他、Ｃ面２０１（図２１参照）に対して斜め方向の（１０−１１）面、つまりＳ面２０５（図２３参照）、または、Ｃ面２０１（図２１参照）に対して斜め方向の（１−１０２）面、つまりｒ面２０６（図２４参照）などがある。ＳｉＣ基板を用いた炭化ケイ素半導体装置では、Ｓｉ面またはＣ面が主面であるウェハが、Ｓｉ面およびＣ面以外の結晶面が主面であるウェハと比較して大口径化し易い。このため、ＳｉＣ基板上に形成されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、チャネルには主面であるＳｉ面若しくはＣ面、または、基板の主面に対して垂直なａ面若しくはｍ面が利用されることが考えられる。
【００２４】
本実施の形態の炭化ケイ素半導体装置においては、図２１〜図２４を用いて説明した４Ｈ−ＳｉＣから成る半導体基板ＳＢ（図１参照）が用いられている。図２１では、上面がＣ面２０１であり下面がＳｉ面２０２である六方晶を示したが、六方晶から成る半導体基板ＳＢ（図１参照）の上面はＳｉ面であり、下面はＣ面である。図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型のＳｉＣ基板１およびｎ型のエピタキシャル層３から成る半導体基板ＳＢを備えている。半導体基板ＳＢは、図２１〜図２４に示す六方晶系の格子構造を有している。ＳｉＣ基板１およびエピタキシャル層３は、ＳｉＣから成る半導体層にｎ型不純物として例えばＮ（窒素）が導入された構造を有している。ＳｉＣ基板１のｎ型不純物濃度は、エピタキシャル層３のｎ型不純物濃度よりも高い。
【００２５】
半導体基板ＳＢの裏面、つまりＳｉＣ基板１の裏面は、裏面電極２により覆われている。半導体基板ＳＢの裏面に接する裏面電極２は、例えばＡｕ（金）を含む導電体から成り、例えばＶｄｄ電位が印加される電極である。ｎＭＯＳ領域１Ｂにおいて、半導体基板ＳＢの主面の一部、つまりエピタキシャル層３の上面の一部には、ｐ型拡散層（ｐ型半導体層）４が形成されている。ｐ型拡散層４の下面は、ＳｉＣ基板１とエピタキシャル層３との界面まで達しておらず、エピタキシャル層３の途中深さまで達している。ｐ型拡散層４の上面には、Ｙ方向に延在する溝８がＸ方向に並んで複数形成されている。溝８の深さは、ｐ型拡散層４の深さよりも浅い。なお、図１では溝８を２つのみ示しているが、さらに多くの溝８をＸ方向に並べて形成してもよい。Ｘ方向は半導体基板ＳＢの主面に沿う方向である。Ｙ方向は半導体基板ＳＢの主面に沿う方向であり、Ｘ方向に対して直交する方向である。
【００２６】
溝８の側面は、半導体基板ＳＢの主面、つまりＳｉ面に対して垂直な面であって、半導体基板ＳＢのａ面である。つまり、溝８の側面であって、Ｙ方向に延在する側面の結晶面は、ＳｉＣから成るエピタキシャル層３のａ面である。言い換えれば、Ｙ方向は、主面がＳｉ面である六方晶から成る半導体基板ＳＢのａ面およびｍ面に沿う方向である。
【００２７】
図１および図３に示すように、溝８内には、ゲート絶縁膜９を介してゲート電極１０が完全に埋め込まれている。ゲート絶縁膜９は、例えば酸化シリコン膜から成り、溝８の側面および底面を覆っている。ゲート電極１０は、例えばポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）から成る。Ｘ方向に隣り合う溝８同士の間では、ｐ型拡散層４の上面にドレイン領域５、ソース領域６およびｐ型コンタクト層７が順に形成されている。
【００２８】
ドレイン領域５およびソース領域６のそれぞれは、ｎ型半導体領域であり、半導体基板ＳＢの主面にｎ型不純物（例えばＮ（窒素））を導入することで形成されている。ｐ型拡散層４およびｐ型コンタクト層７はｐ型半導体領域であり、半導体基板ＳＢの主面にｐ型不純物（例えばＡｌ（アルミニウム））を導入することで形成されている。ドレイン領域５およびソース領域６のそれぞれのｎ型不純物濃度は、エピタキシャル層３のｎ型不純物濃度よりも高い。また、ｐ型拡散層４のｐ型不純物濃度は、ｐ型コンタクト層７のｐ型不純物濃度よりも高い。ｐ型コンタクト層７は、ｐ型拡散層４の電位を固定し、ゲート電極１０とｐ型拡散層４との間の電位差を保つ役割を有している。
【００２９】
ドレイン領域５とソース領域６との間はＹ方向において離間しており、ドレイン領域５とソース領域６との間の領域の半導体基板ＳＢの主面には、ｐ型拡散層４が形成されている。ドレイン領域５、ソース領域６およびｐ型コンタクト層７のそれぞれのＸ方向の両端は、互いに隣り合う溝８の側面で終端している。つまり、ドレイン領域５、ソース領域６およびｐ型コンタクト層７のそれぞれのＸ方向の両端は、ゲート絶縁膜９の側面に接している。言い換えれば、ドレイン領域５、ソース領域６およびｐ型コンタクト層７のそれぞれは、溝８の側面に形成されている。同様に、Ｙ方向におけるドレイン領域５とソース領域６との間のｐ型拡散層４のＸ方向の両端は、互いに隣り合う溝８の側面で終端しており、ゲート絶縁膜９の側面に接している。
【００３０】
Ｙ方向において、ソース領域６とｐ型コンタクト層７とは互いに接している。図３に示すように、ｐ型コンタクト層７はＹ方向で２つのソース領域６に挟まれている。ここでは、Ｙ方向において、ドレイン領域５、ｐ型拡散層４、ソース領域６、ｐ型コンタクト層７、ソース領域６、ｐ型拡散層４およびドレイン領域５が順に形成されている。
【００３１】
ｎＭＯＳ１０１は、溝８内のゲート電極１０とドレイン領域５とソース領域６とにより構成されている。つまり、ｎＭＯＳ１０１は所謂トレンチゲート型のＭＯＳＦＥＴである。互いに隣り合うドレイン領域５とソース領域６との間で、ゲート絶縁膜９を介してゲート電極１０に隣接するｐ型拡散層４の側面は、ｎＭＯＳ１０１の動作時にチャネルが形成される領域（チャネル領域）である。つまり、ｎＭＯＳ１０１は、半導体基板ＳＢの主面（Ｓｉ面）ではなく、半導体基板ＳＢの側面である溝８の側面にチャネルを有する電界効果トランジスタである。
【００３２】
溝８のＹ方向に延在する側面は、半導体基板ＳＢの主面に対して垂直なａ面である。なお、ドレイン領域５とソース領域６との間において、ｎＭＯＳ１０１の動作時の電流は主に溝８のＹ方向に延在する側面、つまりｐ型拡散層４の側面に流れるのであり、ドレイン領域５とソース領域６との間のｐ型拡散層４内であっても、Ｘ方向に隣り合う溝８同士の間の領域であって、溝８の当該側面から離れた領域に流れる電流は非常に小さい。
【００３３】
また、半導体基板ＳＢ上には、複数のコンタクトプラグ（導電性接続部）１５が形成されている。各コンタクトプラグ１５は、それらの上に形成された電極（配線、端子）に電気的に接続されている。入力端子１０３、出力電極（出力端子）１０４、電極１０５および１０６は、いずれもコンタクトプラグ１５上に形成されている。ソース領域６およびｐ型コンタクト層７のそれぞれの上面に跨がるように配置され、ソース領域６およびｐ型コンタクト層７のそれぞれ電気的に接続されたコンタクトプラグ１５は、Ｖｓｓ電位が印加される電極１０６に接続されている。ドレイン領域５の上面に接続されたコンタクトプラグ１５は、出力電極１０４に電気的に接続されている。ゲート電極１０の上面に接続されたコンタクトプラグ１５は、入力端子（ゲート配線）１０３に電気的に接続されている。
【００３４】
図１および図３に示すように、ｐＭＯＳ領域１Ａにおいて、半導体基板ＳＢの主面、つまりエピタキシャル層３の上面には、互いにＹ方向に延在し、Ｘ方向において隣り合う一対のドレイン領域１１およびソース領域１２が形成されている。ドレイン領域１１およびソース領域１２はＸ方向で互いに離間しており、Ｘ方向に隣り合うドレイン領域１１とソース領域１２との間の半導体基板ＳＢの主面には、ｎ型のエピタキシャル層３が形成されている。ドレイン領域１１およびソース領域１２のそれぞれは、エピタキシャル層３の上面にｐ型不純物（例えばＡｌ（アルミニウム））が導入されて形成されたｐ型半導体領域である。
【００３５】
Ｘ方向に隣り合うドレイン領域１１とソース領域１２との間のエピタキシャル層３の上面の直上には、ゲート絶縁膜（図示しない）を介してゲート電極１４が形成されている。ゲート電極１４は、例えばポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）から成る。ゲート絶縁膜（図示しない）は、例えば酸化シリコン膜から成る。ゲート電極１４は、Ｙ方向に延在している。なお、図３ではゲート電極１４を図示していないが、ゲート電極１４は、入力端子（ゲート配線）１０３のうち、Ｙ方向に延在する部分の直下に形成されている。
【００３６】
ソース領域１２の側面であって、ドレイン領域１１と対向しない方の側面に接するように、半導体基板ＳＢの主面にはｎ型コンタクト層１３が形成されている。ゲート電極１４とｎ型コンタクト層１３とは平面視で重なっていない。ｎ型コンタクト層１３は、エピタキシャル層３の上面にｎ型不純物（例えばＮ（窒素））が導入されて形成されたｎ型半導体領域であり、ｎ型コンタクト層１３のｎ型不純物濃度は、エピタキシャル層３のｎ型不純物濃度よりも高い。ドレイン領域５、１１、ソース領域６、１２およびｎ型コンタクト層１３のそれぞれの深さは互いに同等であり、いずれもエピタキシャル層３とＳｉＣ基板１との界面に達していない。ｎ型コンタクト層１３は、エピタキシャル層３の電位を固定し、ゲート電極１４とエピタキシャル層３との間の電位差を一定に保つ役割を有している。
【００３７】
ｐＭＯＳ領域１Ａに形成されたドレイン領域１１とソース領域１２とゲート電極１４とは、ｐＭＯＳ１０２を構成している。つまり、ｐＭＯＳ１０２は、所謂プレーナ型のＭＯＳＦＥＴである。互いに隣り合うドレイン領域１１とソース領域１２との間で、ゲート絶縁膜（図示しない）を介してゲート電極１４に隣接するエピタキシャル層３の上面は、ｐＭＯＳ１０２の動作時にチャネルが形成される領域（チャネル領域）である。つまり、ｐＭＯＳ１０２は、半導体基板ＳＢの主面の結晶面であるＳｉ面にチャネルを有する電界効果トランジスタである。
【００３８】
図３に示すように、ソース領域１２およびｎ型コンタクト層１３のそれぞれ電気的に接続されたコンタクトプラグ１５は、Ｖｄｄ電位が印加される電極１０５に接続されている。ドレイン領域１１の上面に接続されたコンタクトプラグ１５は、出力電極１０４に電気的に接続されている。ゲート電極１０の上面に接続されたコンタクトプラグ１５は、入力端子（ゲート配線）１０３に電気的に接続されている。ｎＭＯＳ１０１のドレイン領域５とｐＭＯＳ１０２のドレイン領域１１とに電気的に接続された出力電極１０４は、櫛歯状のレイアウトを有しており、ｎＭＯＳ１０１のソース領域６とｐ型コンタクト層７とに電気的に接続された電極１０６は、櫛歯状のレイアウトを有している。すなわち、出力電極１０４および電極１０６のそれぞれは、Ｙ方向に延在するパターンと、当該パターンに接続され、Ｘ方向に延在する櫛歯状の複数のパターンとを有している。なお、図では電極１０６を構成する櫛歯状の複数のパターンのうち１つのみを示している。出力電極１０４を構成する櫛歯状のパターンと、電極１０６を構成する櫛歯状のパターンとは、互い違いとなるように配置されている。
【００３９】
本実施の形態の主な特徴は、プレーナ型のｐＭＯＳ１０２とトレンチゲート型のｎＭＯＳ１０１とによりＣＭＯＳを構成しており、ｐＭＯＳ１０２のチャネルが形成される結晶面がＳｉ面であり、ｎＭＯＳ１０１のチャネルが形成される結晶面がａ面であることにある。
【００４０】
＜炭化ケイ素半導体装置の製造方法＞
以下に、図４〜図１０を用いて、本実施の形態の炭化ケイ素半導体装置の製造方法につて説明する。図４〜図１０は、本実施の形態１の炭化ケイ素半導体装置であるＣＭＯＳの製造工程中の斜視図である。図４〜図１０では、図１と同様にｐＭＯＳ領域１ＡおよびｎＭＯＳ領域１Ｂを示している。ここではＳｉ面を主面として有するＳｉＣウェハを念頭に説明するが、結晶面によりＭＯＳＦＥＴの構造を適宜変更することは言うまでもない。また、図１で図示を省略したゲート絶縁膜、層間絶縁膜、コンタクトプラグおよび電極などの製造工程についてもここで説明する。
【００４１】
まず、図４に示すように、主面と、主面の反対側の裏面とを有するｎ＋型のＳｉＣ基板１を準備する。ＳｉＣ基板１は、ＳｉＣ（炭化ケイ素）から成り、六方晶系の結晶構造を有する半導体基板である。ＳｉＣ基板１の主面の結晶面は、Ｓｉ面である。続いて、ＳｉＣ基板１の主面上に、エピタキシャル成長法を用いてエピタキシャル層３を形成する。エピタキシャル層３は、六方晶系の結晶構造を有しており、エピタキシャル層３の主面の結晶面は、Ｓｉ面である。ここでは、エピタキシャル層３にｎ型不純物（例えばＮ（窒素））を導入しながらエピタキシャル層３を成長させることにより、エピタキシャル層３を所望の不純物濃度で形成することができる。
【００４２】
次に、図５に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、エピタキシャル層３の上面に、ｐ＋型半導体領域であるｐ型コンタクト層７、ドレイン領域１１、ソース領域１２および素子分離層（図示しない）を形成する。ｐ型コンタクト層７は、エピタキシャル層３の上面から、エピタキシャル層３の途中深さまで達してｎＭＯＳ領域１Ｂに形成される。ドレイン領域１１とソース領域１２とは、エピタキシャル層３の上面から、エピタキシャル層３の途中深さまで達してｐＭＯＳ領域１Ａに形成される。ドレイン領域１１とソース領域１２とは、互いに離間している。
【００４３】
次に、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、ｎＭＯＳ領域１Ｂのエピタキシャル層３の上面に、ｐ型半導体領域であるｐ型拡散層４を形成する。ｐ型拡散層４は、ｐ型コンタクト層７よりもｐ型不純物濃度が低く、ｐ型コンタクト層７よりも深さが深い。ただし、ｐ型拡散層４の下面は、エピタキシャル層３とＳｉＣ基板１との界面に達していない。ここでは、平面視でｐ型コンタクト層７およびその周りの領域と重なる位置にｐ型拡散層４を形成する。
【００４４】
次に、図６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にｎ型の不純物（例えばＮ（窒素））を打ち込む。これにより、エピタキシャル層３の上面に、ｎ＋型半導体領域であるドレイン領域５、ソース領域６およびｎ型コンタクト層１３を形成する。ドレイン領域５およびソース領域６はｎＭＯＳ領域１Ｂに形成し、ｎ型コンタクト層１３はｐＭＯＳ領域１Ａに形成する。ドレイン領域５およびソース領域６は互いに離間するように形成し、ソース領域６はｐ型コンタクト層７と隣接させて形成する。ドレイン領域５およびソース領域６の深さは、ｐ型拡散層４の深さよりも浅い。ｎ型コンタクト層１３は、ソース領域１２と隣接する位置に形成する。
【００４５】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ｎＭＯＳ領域１Ｂのｐ型拡散層４の主面に複数の溝８を形成する。この溝８は、平面視でｐ型拡散層４内に形成され、溝８の底部はｐ型拡散層４の下面とエピタキシャル層３との境界に到達しない。ここでは、Ｙ方向に並ぶドレイン領域５、ソース領域６およびｐ型コンタクト層７をＸ方向において挟むように、２以上の溝８を形成する。溝８の側面のうち、Ｙ方向に延在する１つの側面において、ドレイン領域５、ソース領域６およびｐ型コンタクト層７が露出する。溝８の側面であって、ドレイン領域５、ソース領域６およびｐ型コンタクト層７が露出する面、つまりＹ方向に延在する面の結晶面はａ面である。
【００４６】
次に、図８に示すように、エピタキシャル層３上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、比較的薄い絶縁膜２２と、導電膜とを順に形成することで、溝８内を完全に埋め込む。絶縁膜２２は例えば酸化シリコン膜から成り、導電膜は、例えばポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）などから成る。
【００４７】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該導電膜を加工することで、絶縁膜２２の一部の上面を露出させる。これにより、当該導電膜から成るゲート電極１０、１４を形成する。ゲート電極１０は、ｎＭＯＳ領域１Ｂの複数の溝８のそれぞれの内部に形成され、ゲート電極１４は、ｐＭＯＳ領域１Ａにおいて、ドレイン領域１１とソース領域１２との相互間のエピタキシャル層３上に絶縁膜２２を介して形成される。ゲート電極１０、ドレイン領域５およびソース領域６は、ｎＭＯＳ１０１を構成している。ゲート電極１４、ドレイン領域１１およびソース領域１２は、ｐＭＯＳ１０２を構成している。
【００４８】
ここで、溝８内に埋め込まれ、ゲート電極１０の側面および底面を覆う絶縁膜２２は、ゲート絶縁膜９を構成する。溝８の側面に接するゲート絶縁膜９の厚さと、溝８の底面に接するゲート絶縁膜９の厚さとは、互いに同等である。
【００４９】
ゲート電極１０、１４のそれぞれを別々の材料により形成する場合は、例えば絶縁膜２２およびゲート電極１０を形成した後に、絶縁膜２２およびゲート電極１０のそれぞれの上に導電膜を形成し、続いて当該導電膜を加工することでゲート電極１４を形成する。
【００５０】
ゲート電極１０、１４のそれぞれを半導体膜により形成する場合、ここではゲート電極１０、１４の両方の導電型をｎ型またはｐ型に揃える。これにより、ゲート電極１０、１４のそれぞれを別々の導電型の半導体膜により形成する場合に比べ、炭化ケイ素半導体装置の製造コストを低減することができる。当該半導体膜に不純物を導入する方法の例としては、ＣＶＤ法による成膜時に当該半導体膜内に不純物を導入する方法、および、当該半導体膜の成膜後に、当該半導体膜に対してイオン注入法を用いて不純物を導入する方法がある。当該半導体膜に導入するｎ型不純物としては、例えばＰ（リン）があり、当該半導体膜に導入するｐ型不純物としては、例えばＢ（ホウ素）がある。
【００５１】
次に、図９に示すように、例えばＣＶＤ法を用いて、エピタキシャル層３、絶縁膜２２、ゲート電極１０および１４のそれぞれの上に層間絶縁膜１９を形成する。層間絶縁膜１９は、例えば酸化シリコン膜から成る。ここでは、層間絶縁膜１９により、ゲート電極１４の側面および上面と、ゲート電極１０の上面と、絶縁膜２２の上面とを覆う。続いて、層間絶縁膜１９をフォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１９および絶縁膜２２を貫通し、エピタキシャル層３の上面を露出する複数の接続孔を形成する。各接続孔の底部では、ソース領域６（図７参照）、１２、ドレイン領域５、１１、ｐ型コンタクト層７（図７参照）またはｎ型コンタクト層１３が、層間絶縁膜１９および絶縁膜２２から成る積層膜から露出する。この工程により絶縁膜２２を加工することで、ゲート電極１４の直下には、絶縁膜２２から成るゲート絶縁膜２３が形成される。
【００５２】
図９では、ゲート電極１０および１４のそれぞれの直上に開口された接続孔を示していない。それらの接続孔は、図示していない領域に形成されている。ソース領域１２およびｎ型コンタクト層１３は、同一の接続孔の底部で露出している。また、ソース領域６（図７参照）およびｐ型コンタクト層７（図７参照）は、同一の接続孔の底部で露出している。
【００５３】
次に、図１０に示すように、例えばスパッタリング法を用いて、各接続孔内を含むエピタキシャル層３上および層間絶縁膜１９上に金属膜を形成する。金属膜は、例えばＡｌ（アルミニウム）から成り、上記複数の接続孔のそれぞれの内部を完全に埋め込んでいる。続いて、層間絶縁膜１９上の当該金属膜を、フォトリソグラフィ技術およびエッチング法を用いて加工することで、層間絶縁膜１９の上面の一部を露出させる。この加工工程により、当該金属膜を複数に分離することで、当該金属膜から成る複数の電極を形成する。すなわち、Ｖｄｄ電位が印加される電極１０５、Ｖｓｓ電位が印加される電極１０６、出力電極１０４を形成する。
【００５４】
電極１０５は、接続孔内の上記金属膜から成るコンタクトプラグを介してｎ型コンタクト層１３とソース領域１２とに接続される。電極１０６は、接続孔内の上記金属膜から成るコンタクトプラグを介してｐ型コンタクト層７（図７参照）とソース領域６（図７参照）とに接続される。出力電極１０４は、コンタクトプラグを介してドレイン領域５、１１に接続される。続いて、例えばスパッタリング法を用いて、ＳｉＣ基板１の裏面を覆う裏面電極２を形成する。裏面電極２は、例えばＡｕ（金）を含む導電膜であり、例えばＶｄｄ電位が印加される電極である。互いのドレイン同士が接続されたｎＭＯＳ１０１およびｐＭＯＳ１０２は、ＣＭＯＳを構成している。
【００５５】
以上の工程により、本実施の形態の炭化ケイ素半導体装置であるＣＭＯＳを形成することができる。
【００５６】
＜本実施の形態の効果＞
以下に、比較例として図２５を用いて、本実施の形態の効果について説明する。図２５は、比較例である炭化ケイ素半導体装置を示す断面図である。
【００５７】
半導体装置に用いられる半導体基板の材料としては、Ｓｉ（シリコン）を用いることが考えられる。しかし、自動車のエンジン部、航空機のタービンエンジン、自らが高温を発するボイラーなどの高熱を発する機械の近くに設置される産業機器などにおいては、Ｓｉ基板を用いた半導体装置が駆動できない高温に曝されるため、そのような半導体装置にＳｉ基板を使用することは困難である。また、高温な環境で用いられる半導体装置を冷却するための冷却装置を設けると、装置の小型軽量化・低コスト化の妨げとなる。
【００５８】
また、高温に耐えられない情報処理装置を、高熱を発する機器から遠く離れた場所に設置することが考えられる。しかし、高耐熱のセンサーから微小な出力信号が出たとしても、電流経路が長いために信号対雑音比が十分に確保できないという課題がある。このため、複雑なノイズ処理が必要であり、これも、小型軽量化・低コスト化の妨げとなる。ノイズの影響を低コストに低減するためには、高温環境下においてもセンサー直近で出力信号を処理する、いわゆる、エッジコンピューティングが有効であり、それを支える高耐熱の集積デバイス・ＬＳＩ（Large Scale Integration）の創出が不可欠である。
【００５９】
これに対し、高温の環境で使用可能なデバイスとして、ＳｉＣ（炭化ケイ素）から成る基板を用いた炭化ケイ素半導体素子があり、高温環境で使用される炭化ケイ素半導体装置の基板の材料としては、４Ｈ−ＳｉＣが適している。一方、４Ｈ−ＳｉＣはチャネル移動度がＳｉに比べて低い。その対策として、比較例として図２５に示すような炭化ケイ素半導体装置を形成することが考えられる。
【００６０】
図２５に示すように、比較例の炭化ケイ素半導体装置は、ＳｉＣ基板１およびその上のエピタキシャル層３を含む半導体基板ＳＢの主面近傍にｎＭＯＳ１０７を備えている。エピタキシャル層３の上面には、互いに離間する一対のｐ−型ＳｉＣ領域３２１が形成されており、各ｐ−型ＳｉＣ領域３２１の上面には、互いに隣接するｎ＋型ＳｉＣ領域３２２およびｐ＋型ＳｉＣ領域３２３が形成されている。また、一対のｐ−型ＳｉＣ領域３２１のそれぞれの対向する端部から、ｎ＋型ＳｉＣ領域３２２の端部に亘って、各ｐ−型ＳｉＣ領域３２１の上面には、チャネル領域（欠陥低減層）３２４が形成されている。チャネル領域３２４の上面上には、当該上面に接するＢＮペア構造絶縁膜３２５が形成されている。
【００６１】
チャネル領域３２４は、エピタキシャル層３の上面にＣ（炭素）を導入することで、Ｃ（炭素）欠陥を低減した領域である。また、ＢＮペア構造絶縁膜３２５は、チャネル領域３２４の上面にＮ（窒素）を拡散させることで形成された膜である。ＢＮペア構造絶縁膜３２５内では、ｐ−型ＳｉＣ領域３２１内のＢ（ホウ素）が当該Ｎ（窒素）を引き寄せ、安定なＢＮペアが形成されている。
【００６２】
一対のｐ−型ＳｉＣ領域３２１のそれぞれの間のエピタキシャル層３の上面上には、ゲート絶縁膜３３０を介してゲート電極３４０が形成されている。ゲート絶縁膜３３０およびゲート電極３４０は、一対のｐ−型ＳｉＣ領域３２１のそれぞれの上面のＢＮペア構造絶縁膜３２５と、チャネル領域３２４と、ｎ＋型ＳｉＣ領域３２２の一部とを覆っている。一対のｐ−型ＳｉＣ領域３２１のうち、一方のｐ−型ＳｉＣ領域３２１の上面に形成されたｎ＋型ＳｉＣ領域３２２およびｐ＋型ＳｉＣ領域３２３の上面には、ソース電極３５０が接続され、他方のｐ−型ＳｉＣ領域３２１の上面に形成されたｎ＋型ＳｉＣ領域３２２およびｐ＋型ＳｉＣ領域３２３の上面には、ソース電極３５０が接続されている。
【００６３】
ここでは、ｎＭＯＳ１０７の移動度（チャネル移動度）の改善を目的として、Ｃが導入されたチャネル領域３２４を設けている。また、ｎＭＯＳ１０７のしきい値電圧を安定化させることを目的として、チャネル領域３２４と、酸化膜などから成るゲート絶縁膜３３０との間に、Ｎ拡散によりＢＮペア構造絶縁膜３２５を形成している。
【００６４】
しかし、比較例のＭＯＳＦＥＴでは、ｐＭＯＳの移動度を向上させることについて考慮されておらず、ｎＭＯＳとｐＭＯＳとを組み合せたＣＭＯＳの性能を必ずしも向上させることができないという課題がある。
【００６５】
ここで、トランジスタなどにおいて電流の流れ易さを示すチャネル移動度は、六方晶の結晶面により値が異なり、キャリア（電子または正孔）によっても変化する。これは、結晶面によって、電子の流れを阻害する欠陥の存在する割合と、正孔の流れを阻害する欠陥の存在する割合とに差があるためである。移動度は界面欠陥と相関があり、例えば電子をキャリアとするｎＭＯＳは、伝導帯近傍における界面欠陥が１×１０１２ｃｍ２ｅＶ以下であるａ面にチャネルが形成されることが好適といえる。しかし、正孔をキャリアとするｐＭＯＳでは、ａ面の界面欠陥は、３×１０１２〜５×１０１２ｃｍ２ｅＶであり大きいため、ｐＭＯＳのチャネルがａ面に形成される場合、移動度を向上させることが難しい。一方、ｐＭＯＳのチャネルがＳｉ面に形成される場合の価電子帯近傍の界面欠陥は、５×１０１１ｃｍ２ｅＶであり低く、移動度向上が期待できる。
【００６６】
本実施の形態は、六方晶から成るＳｉＣ基板上にｎＭＯＳおよびｐＭＯＳを形成する場合に、各ＭＯＳＦＥＴのチャネルの結晶面を選択することで、ｎＭＯＳおよびｐＭＯＳの両方の移動度を向上させるものである。すなわち、ここでは、正孔をキャリアとするｐＭＯＳでは、チャネルをＳｉ面またはＣ面とすることで、他の結晶面にチャネルを形成した場合に比べて移動度が向上する。電子をキャリアとするｎＭＯＳでは、チャネルをａ面とすることで、他の結晶面にチャネルを形成した場合に比べて移動度が向上することに着目している。
【００６７】
そこで、図１に示すように、ＣＭＯＳを構成するＭＯＳＦＥＴのうち、ｐＭＯＳ１０２をプレーナ型のＭＯＳＦＥＴとして形成することで、そのチャネル（チャネル領域）をＳｉ面である半導体基板ＳＢの主面に形成している。また、ＣＭＯＳを構成するＭＯＳＦＥＴのうち、ｎＭＯＳ１０１をトレンチゲート型のＭＯＳＦＥＴとして形成することで、そのチャネル（チャネル領域）をＳｉ面である半導体基板ＳＢの主面対して垂直なａ面に形成している。これにより、比較例のようにｎＭＯＳのみの移動度を向上させるのではなく、ｐＭＯＳ１０２の移動度の向上と、ｎＭＯＳ１０１の移動度の向上とを両立することができる。よって、ｎＭＯＳ１０１およびｐＭＯＳ１０２から成るＣＭＯＳを含む本実施の形態の炭化ケイ素半導体装置の性能を向上させることができる。
【００６８】
なお、本実施の形態では、ｐＭＯＳ１０２のチャネルが形成される結晶面がＳｉ面である場合について説明しているが、ｐＭＯＳ１０２のチャネルが形成される結晶面がＣ面である場合も、同様の効果を得ることができる。
【００６９】
また、本実施の形態では、ｎＭＯＳ１０１のチャネルが形成される結晶面がａ面である場合について説明している。これに対し、当該チャネルがｍ面に形成される場合には、ｎＭＯＳ１０１の移動度はチャネルがａ面に形成される場合に比べ劣るが、ａ面およびｍ面以外の結晶面にｎＭＯＳのチャネルが形成される場合に比べて、移動度を向上させることができる。言い換えれば、ａ面またはｍ面にチャネルを有するｎＭＯＳ１０１を形成することで移動度を向上させることができ、特に、ａ面にチャネルを有するｎＭＯＳ１０１では、顕著に移動度を向上させることができる。ａ面およびｍ面はＳｉ面およびＣ面に対し垂直な面であるから、主面の結晶面がＳｉ面またはＣ面である半導体基板ＳＢの当該主面に溝８を形成することで、ａ面またはｍ面を溝８の側面に露出させることができる。
【００７０】
以下では、本実施の形態の変形例および他の実施の形態について記載するが、いずれの実施の形態および変形例においても、チャネルがＳｉ面に形成されるｐＭＯＳと、チャネルがａ面に形成されるｎＭＯＳとを形成することで、ｐＭＯＳ１０２の移動度の向上と、ｎＭＯＳ１０１の移動度の向上とを両立することができる。
【００７１】
＜変形例１＞
図１１に、本実施の形態１の変形例１である炭化ケイ素半導体装置の平面図を示す。本実施の形態のトレンチゲート型のｎＭＯＳでは、ソース領域に隣接するｐ型コンタクト層を形成し、ｐ型コンタクト層を２つのソース領域で挟むことが考えられるが、この場合、ｎＭＯＳのソース領域幅が大きくなるため、炭化ケイ素半導体装置の微細化が困難となる。ここでいうソース領域幅とは、ソース領域およびドレイン領域が並ぶ方向、つまりトレンチゲート電極の延在方向（Ｙ方向）に、ソース領域およびドレイン領域に挟まれたチャネル領域を複数設ける場合における、当該方向での当該ソース領域の両方の端部の間の距離であって、ソース領域の両端であるチャネル領域とソース領域との境界同士の間の距離を指す。したがって、ｐ型コンタクト層を２つのソース領域で挟む場合のソース領域幅とは、２つのソース領域のそれぞれの端部のうち、ｐ型コンタクト層と隣接する端部とは反対側の端部同士の間の距離を指す。
【００７２】
そこで、本変形例では、図１１にｎＭＯＳのソース領域幅を短くすることができるレイアウトを示す。図１１に示すように、平面視で複数の溝８を囲むように環状のｐ型コンタクト層７を形成している。これにより、ソース領域６と隣接する位置にｐ型コンタクト層７を形成する必要がないため、Ｙ方向におけるソース領域幅を短くすることができる。また、溝８を囲むようにｐ型コンタクト層７を形成することで、ｐ型コンタクト層７が素子分離層としての機能を兼ねることが可能となる。
【００７３】
＜変形例２＞
図１２に、本実施の形態１の変形例２である炭化ケイ素半導体装置の平面図を示す。本実施の形態のトレンチゲート型のｎＭＯＳでは、ソース領域幅を縮小するため、平面視で複数のトレンチゲート電極を囲むｐ型コンタクト層を形成することが考えられる。しかし、この場合、ソース領域とドレイン領域との間に形成されるチャネルとｐ型コンタクト層との距離が比較的大きいため、チャネル近傍でのｐ型拡散層の電位が安定しない可能性がある。すなわち、ｐ型拡散層とトレンチゲート電極との間の電位差が大きくなる虞がある。
【００７４】
そこで、図１２に、ｎＭＯＳ１０１のソース領域幅を短くすることができ、且つ、ｐ型拡散層４の電位をより安定させることができるレイアウトを示す。ここでは、平面視でｐ型コンタクト層７により溝８を囲まず、Ｘ方向で溝８に隣接する領域にソース領域６を介してｐ型コンタクト層７を形成している。すなわち、Ｘ方向において、隣り合う溝８同士の間には、２つのソース領域６およびそれらのソース領域６に挟まれたｐ型コンタクト層７を配置している。ｐ型コンタクト層７は、当該ｐ型コンタクト層７と溝８との間のソース領域６に接している。
【００７５】
本変形例では、ｐ型コンタクト層７を隣り合う溝８同士の間に形成せず、各溝８を平面視で囲むようにｐ型コンタクト層７を形成する場合に比べて、ｐ型拡散層４の電位の面内バラつきを抑制できるため、ｎＭＯＳ１０１のしきい値電圧を安定させることができる。
【００７６】
＜変形例３＞
図１３に、本実施の形態１の変形例３である炭化ケイ素半導体装置の斜視図を示す。
【００７７】
図１３に示すように、本変形例では、ドレイン領域５、ソース領域６およびｎ型コンタクト層１３のそれぞれを、ドレイン領域１１、ソース領域１２およびｐ型コンタクト層７より深く、ｎＭＯＳ１０１のゲート電極１０より浅い深さで形成している。このようにドレイン領域５およびソース領域６を深く形成することで、ドレイン領域５とソース領域６とが対向する領域の幅、つまりチャネル幅が増大するため、ドレイン領域５およびソース領域６の深さがドレイン領域１１およびソース領域１２などと同等である場合に比べて、ｎＭＯＳ１０１のチャネル抵抗を低減することができる。
【００７８】
なお、ここではｎ型コンタクト層１３はドレイン領域５およびソース領域６と同じイオン注入工程で形成されるため、ドレイン領域５およびソース領域６と同様に深く形成される。
【００７９】
＜変形例４＞
図１４に、本実施の形態１の変形例４である炭化ケイ素半導体装置の斜視図を示す。本変形例の構造は、図１に示す構造と比べて、ゲート絶縁膜９の一部の厚さのみが異なり、他の構造は図１に示す構造と同様である。
【００８０】
図１４に示すように、本変形例のＣＭＯＳでは、溝８の底面に接して形成されたゲート絶縁膜９の厚さが、溝８の側面に接して形成されたゲート絶縁膜９の厚さより大きいことに特徴がある。この特徴により、溝８の底面では、溝８の底面に接するゲート絶縁膜９の厚さが、溝８の側面に接するゲート絶縁膜９の厚さと同等の薄さである場合に比べて、反転層が生じ難くなる。これにより、溝８の底面におけるｎＭＯＳ１０１のしきい値電圧を、溝８の側面におけるｎＭＯＳ１０１のしきい値電圧と比較して大きくすることができる。すなわち、溝８の底面に流れる電流がｎＭＯＳ１０１に流れる電流に及ぼす影響を小さくすることができる。
【００８１】
トレンチゲート型のｎＭＯＳ１０１では、溝８の側面においてチャネルが形成される結晶面と、溝８の底面においてチャネルが形成される結晶面とが異なる。このため、溝８の側面および底面のそれぞれを覆うゲート絶縁膜９の厚さがいずれも同等である場合、異なる２つの結晶面のそれぞれに電流が流れる。例えば、ｎＭＯＳ１０１の溝８の側面の結晶面がａ面である場合、溝８の底面の結晶面はＳｉ面またはＣ面である。この場合、ｎＭＯＳ１０１にとっては、溝８の側面よりも底面の方が界面欠陥が大きい面となる。界面欠陥は製造条件または基板の状態などに起因して生じる制御困難な因子であり、界面欠陥の大きさがばらつくと、ｎＭＯＳ１０１の温度依存性が設計値から逸脱する問題が生じる。
【００８２】
本変形例では、溝８の底面を覆うゲート絶縁膜９を厚くすることで、溝８の表面のうち、界面欠陥が大きい底面に流れるチャネル電流を小さくできるため、ｎＭＯＳ１０１の特性が溝８の側面の状態によって決まる。これにより、デバイスの温度依存性が安定する。
【００８３】
図１４に示すゲート絶縁膜９を形成する場合には、溝８（図７参照）を形成した後、溝８の側面および底面を覆い、溝８を完全には埋め込まない薄い窒化シリコン膜（絶縁膜）を形成する。次に、異方性エッチングを行うことで、溝８の側面に接する窒化シリコン膜を残したまま、溝８の底面に接する窒化シリコン膜を除去し、当該底面を露出させる。次に、例えば酸化法を用いて、溝８の底面を覆い、比較的大きい第１膜厚を有する酸化シリコン膜（絶縁膜）を形成する。
【００８４】
次に、溝８の側面を覆う窒化シリコン膜を除去し、当該側面を露出させる。その後、図８を用いて説明したように、溝８の側面および半導体基板ＳＢの主面を覆い、第２膜厚を有する絶縁膜２２と、ゲート電極１０、１４とを形成する。これにより、溝８の側面に接する絶縁膜２２と、溝８の底面に接する上記窒化シリコン膜とから成るゲート絶縁膜９（図１４参照）を形成することができる。第２膜厚は、第１膜厚より小さい。なお、必要に応じて、半導体基板ＳＢの主面上、つまり溝８より上の上記酸化シリコン膜は除去する。
【００８５】
＜変形例５＞
図１５に、本実施の形態１の変形例５である炭化ケイ素半導体装置の斜視図を示す。本変形例の構造は、図１に示す構造と比べて、溝８の底部近傍の半導体基板ＳＢ内にｐ型半導体領域２０が形成されている点で異なり、他の構造は図１に示す構造と同様である。
【００８６】
図１５に示すように、溝８の底面を覆うように、エピタキシャル層３内にｐ型半導体領域２０が形成されている。また、ｐ型半導体領域２０の一部は、溝８の底面と連続する溝８の側面の一部、つまり、溝８の底面の近傍の溝８の側面も覆っている。溝８の側面の下端近傍にはｐ型半導体領域２０が形成されているが、溝８の側面の大部分はｐ型拡散層４により構成されている。ｐ型半導体領域２０は、ｐ型拡散層４内からｐ型拡散層４よりも下のエピタキシャル層３内に亘って形成されている。ｐ型半導体領域２０のｐ型不純物濃度は、ｐ型拡散層４のｐ型不純物濃度よりも高い。言い換えれば、溝８の底面のｐ型不純物濃度は、溝８の側面のｐ型不純物濃度よりも高い。
【００８７】
本変形例では、溝８の底部近傍にチャネルの導電型（ｎ型）と異なる導電型の高濃度不純物領域としてｐ型半導体領域２０を形成している。言い換えれば、溝８の底部近傍には、ｎＭＯＳ１０１のドレイン領域５およびソース領域６の導電型（ｎ型）と異なる導電型のｐ型半導体領域２０が形成されている。これにより、前記変形例４と同様に、ｎＭＯＳ１０１において、溝８の底面のしきい値電圧を、溝８の側面のしきい値電圧に比較して大きくすることができる。よって、溝８の底面がｎＭＯＳ１０１の特性に及ぼす影響を小さくすることができるため、ｎＭＯＳ１０１の特性を安定させることができる。
【００８８】
＜変形例６＞
図１６に、本実施の形態１の変形例６の炭化ケイ素半導体装置であるＣＭＯＳの斜視図を示す。本変形例の構造は、図１５に示す構造と比べて、Ｘ方向に隣り合う溝８同士の間の領域であって、Ｙ方向に隣り合うドレイン領域５およびソース領域６の相互間のエピタキシャル層３の上面を覆うｐ型半導体領域２４が形成されている点で異なり、他の構造は図１５に示す構造と同様である。
【００８９】
ｐ型半導体領域２４の深さは、ドレイン領域５およびソース領域６のそれぞれの深さより浅い。したがって、溝８の側面の上端近傍にはｐ型半導体領域２４が形成されており、溝８の側面の下端近傍にはｐ型半導体領域２０が形成されているが、溝８の側面の大部分はｐ型拡散層４により構成されている。ｐ型半導体領域２４のｐ型不純物濃度は、ｐ型拡散層４のｐ型不純物濃度よりも高い。言い換えれば、ｐ型半導体領域２４が形成された箇所におけるエピタキシャル層３の上面のｐ型不純物濃度は、ｐ型半導体領域２４の下における溝８の側面のｐ型不純物濃度よりも高い。
【００９０】
ここでは、ドレイン領域５とソース領域６との間のエピタキシャル層３の上面にｐ型半導体領域２４を形成している。これにより、ｎＭＯＳ１０１において、Ｓｉ面であるエピタキシャル層３の上面（主面）に流れる電流を低減することができるため、ｎＭＯＳ１０１の特性をより安定化することができる。
【００９１】
（実施の形態２）
図１７および図１８を用いて、本実施の形態２のＣＭＯＳについて説明する。図１７は、本実施の形態の炭化ケイ素半導体装置を示す斜視図であり、図１８は、本実施の形態の炭化ケイ素半導体装置を示す平面図である。図１７および図１８に示す構造は、ｎＭＯＳ１０１の外周に、溝８およびゲート電極１０と同様の構造を有する素子分離領域が形成されている点を除き、前記実施の形態１と同様の構造を有している。
【００９２】
図１７および図１８に示すように、本実施の形態のＣＭＯＳは、複数の溝８のうち、最外周の溝８内のトレンチゲート電極（導電体部）２１の電位をｐ型拡散層４と電気的に接続することを特徴としている。すなわち、Ｘ方向に並ぶ複数の溝８およびそれらの内部のゲート電極１０と、ドレイン領域５およびソース領域６とを平面視で囲むように、環状の溝８が形成されており、環状の溝８内には、ゲート絶縁膜９を介してトレンチゲート電極２１が形成されている。トレンチゲート電極２１はゲート電極１０の形成工程で形成される導電体部であり、トレンチゲート電極２１の材料は、ゲート電極１０の材料と同じである。
【００９３】
トレンチゲート電極２１は、コンタクトプラグ１５および電極１０６を介して、ｐ型コンタクト層７およびｐ型拡散層４に電気的に接続されている。すなわち、Ｘ方向に並ぶ複数の溝８のうち、最も外側の溝８内のトレンチゲート電極２１には、Ｘ方向に並ぶ複数の溝８のうち、最も外側の溝８以外の溝８内のゲート電極１０とは異なる電位が印加されている。ここでは、Ｘ方向にならぶ複数の溝８のうち、最も端の溝８と、当該溝８と隣り合う溝８との間において、ｐ型拡散層４の上面の一部にｐ型コンタクト層７が形成されている。このｐ型コンタクト層７は、ｐ型拡散層４とコンタクトプラグ１５との接続抵抗を低減する役割と、正孔電流を抜き出す役割とを有している。
【００９４】
上述した構成により、本実施の形態では、製造工程を追加することなく、ＣＭＯＳのラッチアップ動作を抑制することができる。
【００９５】
ここで、ラッチアップ動作とその対策について説明する。絶縁膜で素子分離していないＣＭＯＳにはバイポーラトランジスタが寄生しており、例えばソース領域６をエミッタ、ｐ型拡散層４をベース、エピタキシャル層３をコレクタとして、ｎｐｎトランジスタ構造が存在している。同様にｐｎｐトランジスタも寄生しており、この２つのトランジスタの電流増幅率の積が１を超えるとラッチアップが発生し、大電流が流れる。
【００９６】
寄生ｎｐｎトランジスタの誤点弧はソース領域６とエピタキシャル層３との間に挟まれたｐ型拡散層４の抵抗に流れた電流が起点となることがあり、そこで発生した電圧降下がビルトイン電圧を超えると寄生素子（寄生ｎｐｎトランジスタ）がオン状態となり、寄生素子は制御不能となる。特にＳｉＣを用いた半導体基板ＳＢでは、ｐ型拡散層４のシート抵抗が１００〜３００ｋΩ／□であり比較的高い。そこで、ｐ型拡散層４に流れる電流を低減することで、ラッチアップ動作を抑制することが求められる。
【００９７】
図１７に示すように、複数の溝８を平面視で囲む環状の溝８内に、ｐ型拡散層４と電気的に接続されたトレンチゲート電極２１を形成すると、エピタキシャル層３からｐ型拡散層４へ流れる横方向の電流が流れ難くなる。これにより、ｐ型拡散層４に流れる電流は低減されるため、ラッチアップの発生を防止することができる。また、最外周の溝８内のトレンチゲート電極２１をｐ型拡散層４と同電位とすることで、複数のｎＭＯＳ１０１のうち、最外周のｎＭＯＳ１０１が常にオフ状態となる。これにより、エピタキシャル層３へ流れる電子電流を低減できるため、寄生バイポーラトランジスタがオン状態となることを防止することができる。
【００９８】
また、Ｘ方向において最も外側に位置する溝８と、２番目に外側に位置する溝８との間には正孔電流を抜き出すためのｐ型コンタクト層７が設けられており、これによりラッチアップ動作を防止している。なお、最外周の溝８と隣接するｐ型拡散層４の上面の一部のみでなく、最外周の溝８と隣接するｐ型拡散層４の全ての上面にｐ型コンタクト層７を形成してもよい。つまり、平面視で最外周の溝８の内側に位置する全ての溝８を囲むように、最外周の溝８に沿って環状のｐ型コンタクト層７を形成してもよい。これによりｐ型拡散層４の全体をトレンチゲート電極２１と同電位とすることが容易となるため、より安定して寄生バイポーラトランジスタがオン状態となることを防止することができる。
【００９９】
（実施の形態３）
図１９に、本実施の形態３の炭化ケイ素半導体装置であるＣＭＯＳの斜視図を示す。本実施の形態の構造は、図１に示す構造と比べて、溝８の側面および底面を覆う窒化シリコン膜１６が形成されている点で異なり、他の構造は図１に示す構造と同様である。すなわち、ｎＭＯＳ１０１のゲート絶縁膜９とｐ型拡散層４との間の界面にのみ窒化処理が行われており、これにより窒化シリコン膜１６が形成されている。
【０１００】
このような窒化シリコン膜１６は、ゲート絶縁膜９（図８参照）の形成工程後、ゲート電極１０の形成工程前に、Ｎ２（窒素）およびＯ２（酸素）の混合ガスの雰囲気で、半導体基板ＳＢに対し、例えば１２００〜１３００℃で熱処理を行うことで形成することができる。当該熱処理は、溝８の表面を露出し、半導体基板ＳＢの主面を覆うハードマスク（絶縁膜）を形成した状態で行い、これにより、ｐＭＯＳ領域１Ａにおいて半導体基板ＳＢの主面が窒化処理されることを防ぐ。当該窒化処理の後、当該ハードマスクは除去する。また、本変形例では、ゲート電極１０を形成した後に、ゲート電極１０を構成する導電膜とは異なる導電膜により、ゲート電極１４を形成する。
【０１０１】
ｎＭＯＳ１０１においては、ゲート絶縁膜９と接するチャネル領域の表面を窒化処理することで、当該表面の欠陥、つまり、電子の流れを阻害する欠陥の数を低減する効果を得ることができる。ただし、仮にｐＭＯＳ１０２のチャネル領域の表面を窒化処理した場合、ｐＭＯＳ１０２の移動度が低下する虞がある。
【０１０２】
よって、ここでは、ｐＭＯＳ１０２のゲート絶縁膜（図示しない）に接するチャネル領域の表面は窒化処理せず、ｎＭＯＳ１０１のゲート絶縁膜９と接するチャネル領域の表面を窒化処理している。このため、ｐＭＯＳ１０２の移動度を低下させることなく、ｎＭＯＳ１０１の移動度を向上させることができる。したがって、ＣＭＯＳの性能をさらに向上させることができる。
【０１０３】
（実施の形態４）
図２０に、本実施の形態４の炭化ケイ素半導体装置であるＣＭＯＳの斜視図を示す。
【０１０４】
本実施の形態のＣＭＯＳの全体の構造は図１に示す構造と同様であるが、本実施の形態では、ｎＭＯＳ１０１の溝８内のゲート電極１７の仕事関数が、ｐＭＯＳ１０２のゲート電極１４の仕事関数より小さい。
【０１０５】
炭化ケイ素半導体装置では、半導体基板に用いられるＳｉＣのバンドギャップが大きいため、ｎＭＯＳはしきい値電圧が高くなり易く、ｐＭＯＳはしきい値電圧が低くなり易い。ここで、ゲート電極１７は、ｎ型不純物であるＰ（リン）が導入されたｎ型半導体であるポリシリコン、または、Ａｌ（アルミニウム）若しくはＷ（タングステン）から成る。これにより、ゲート電極１７の仕事関数は、ゲート電極１７がｐ型半導体膜により構成されている場合に比べて低くなる。よって、ｎＭＯＳ１０１のしきい値電圧を低くすることができる。
【０１０６】
また、ゲート電極１８は、ｐ型不純物であるＢ（ホウ素）が導入されたｐ型半導体ポリシリコンから成る。これにより、ゲート電極１８の仕事関数は、ゲート電極１８がｎ型半導体膜、Ａｌ（アルミニウム）膜またはＷ（タングステン）膜により構成されている場合に比べて高くなる。具体的には、ゲート電極１８のしきい値電圧は負の値であり、ゲート電極１８をｐ型半導体膜により構成することで、ゲート電極１８のしきい値電圧は０Ｖに近付く。よって、ｐＭＯＳ１０２のしきい値電圧を高くすることができる。
【０１０７】
ゲート電極１７、１８のそれぞれを異なる導電型の半導体膜により形成する場合には、図８を用いて説明したゲート電極１０、１４の形成工程において、ゲート電極１０、１４のそれぞれに別々の導電型の不純物を導入すればよい。
【０１０８】
本実施の形態では、ｎＭＯＳ１０１のしきい値電圧を低くし、ｐＭＯＳ１０２のしきい値電圧を高めることで、ｎＭＯＳ１０１およびｐＭＯＳ１０２のそれぞれのしきい値電圧の差を小さくすることができる。すなわち、ｎＭＯＳ１０１およびｐＭＯＳ１０２のそれぞれのしきい値電圧を最適化することができるため、本実施の形態の炭化ケイ素半導体装置の性能をさらに向上させることができる。
【０１０９】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１１０】
例えば、前記実施の形態１〜４ではｎＭＯＳをトレンチ構造で形成し、ｐＭＯＳをプレーナ構造で形成したが、使用するウェハの面方位によっては、ｎＭＯＳをプレーナ型ＭＯＳとして形成し、ｐＭＯＳをトレンチゲート型ＭＯＳとして形成してもよい。その場合、前記実施の形態１〜４で説明したｎＭＯＳとｐＭＯＳとのそれぞれの形状を入れ替える。つまり、例えば主面の結晶面がａ面であるウェハを用いて炭化ケイ素半導体装置を形成する場合は、当該主面にチャネルを有するプレーナ型のｎＭＯＳを形成し、当該主面に形成された溝の側面であるＳｉ面またはＣ面にチャネルを有するｐＭＯＳを形成する。
【０１１１】
また、前記実施の形態１〜４では、半導体基板の導電型がｎ型である場合について説明したが、当該導電型はｐ型であってもよい。その場合、本実施の形態では説明していないが、ｐＭＯＳのチャネルが形成される領域の半導体基板の主面にｎ型ウェルを形成する。
【０１１２】
また、図３、図１１および図１２で示したレイアウトは一例であり、例えば図３および図１１のそれぞれのレイアウト同士を組み合わせてもよく、図１１および図１２のそれぞれのレイアウトを組み合せてもよい。
【符号の説明】
【０１１３】
１    ＳｉＣ基板
３    エピタキシャル層
８    溝
１０、１４、１７、１８    ゲート電極
１０１、１０７    ｎＭＯＳ
１０２    ｐＭＯＳ
ＳＢ    半導体基板
【図１】
2019012780.tif 000003
【図２】
2019012780.tif 000004
【図３】
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【図４】
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【図５】
2019012780.tif 000007
【図６】
2019012780.tif 000008
【図７】
2019012780.tif 000009
【図８】
2019012780.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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