(57)【要約】【課題】ランダムノイズを抑制しつつ、低照度の撮像で得られた信号を増幅することができない。【解決手段】ＡＤ変換器６００は、ｎビットを出力する。デジタル変換部６０２は、同一箇所から出力され、異なる時刻のＰ個のアナログ信号を（ｎ−ｍ）ビットのデジタル値にそれぞれ変換する。加算回路６０３は、変換されたＰ個のデジタル値を積算する。ｎは１以上の自然数、ｍは１以上かつｎ未満の自然数、Ｐは１以上かつｍ以下の自然数である。【選択図】図１
2019012933.tif 000002
【特許請求の範囲】
【請求項１】
ｎビットを出力するＡＤ変換器であって、
同一箇所から出力され、異なる時刻のＰ個のアナログ信号を（ｎ−ｍ）ビットのデジタル値にそれぞれ変換するデジタル変換部と、
前記変換されたＰ個のデジタル値を積算する加算回路とを備え、ただし、ｎは１以上の自然数、ｍは１以上かつｎ未満の自然数、Ｐは１以上かつｍ以下の自然数である、ＡＤ変換器。
【請求項２】
前記Ｐは、２mである、請求項１記載のＡＤ変換器。
【請求項３】
前記デジタル変換部は、積分型変換回路である、請求項２記載のＡＤ変換器。
【請求項４】
前記デジタル変換部は、
変換期間において、基準クロックに同期して、カウンタ値を更新する（ｎ−ｍ）ビットのカウンタと、
前記変換期間において、前記カウンタのビット数に応じた振幅範囲で、前記基準クロックに同期して、大きさが変化するランプ信号を生成するランプ信号生成回路と、
前記変換期間において、前記アナログ信号の大きさと前記ランプ信号の大きさとの比較を実行する比較器と、
前記変換期間において、前記比較器の出力が変化したときに、前記カウンタの出力をラッチするラッチ回路とを含み、
前記変換期間は、２m回繰り返される、請求項３記載のＡＤ変換器。
【請求項５】
前記ランプ信号生成回路は、前記ランプ信号の傾きが調整可能に構成される、請求項４記載のＡＤ変換器。
【請求項６】
前記デジタル変換部は、逐次比較型変換回路である、請求項２記載のＡＤ変換器。
【請求項７】
前記Ｐは、２kであり、
前記加算回路の出力を２m-k倍に増幅するデジタル増幅回路を備える、ただし、ｍ＞ｋである、請求項１記載のＡＤ変換器。
【請求項８】
前記デジタル変換部は、積分型変換回路である、請求項７記載のＡＤ変換器。
【請求項９】
前記デジタル変換部は、
変換期間において、基準クロックに同期して、カウンタ値を更新する（ｎ−ｍ）ビットのカウンタと、
前記変換期間において、前記カウンタのビット数に応じた振幅範囲で、前記基準クロックに同期して、大きさが変化するランプ信号を生成するランプ信号生成回路と、
前記変換期間において、前記アナログ信号の大きさと前記ランプ信号の大きさとの比較を実行する比較器と、
前記変換期間において、前記比較器の出力が変化したときに、前記カウンタの出力をラッチするラッチ回路とを含み、
前記変換期間は、２k回繰り返される、請求項８記載のＡＤ変換器。
【請求項１０】
前記ランプ信号生成回路は、前記ランプ信号の傾きが調整可能に構成される、請求項９記載のＡＤ変換器。
【請求項１１】
前記デジタル変換部は、逐次比較型変換回路である、請求項７記載のＡＤ変換器。
【請求項１２】
前記デジタル変換部の前段にＰＧＡ（Programmable Gain Amplifier）を備える、請求項１記載のＡＤ変換器。
【請求項１３】
前記加算回路の前段にＦＰＮ補正部を備える、請求項１記載のＡＤ変換器。
【請求項１４】
光電変換により信号を出力する複数の画素が行列状に配置された画素アレイと、
前記画素アレイの複数の列にそれぞれ対応して設けられ、前記画素アレイの選択行から読み出された複数画素の電圧信号をそれぞれデジタル信号に変換する複数のコラムＡＤＣとを備え、
前記複数のコラムＡＤＣの各々は、
同一画素から出力される異なる時刻のＰ個の画素信号の各々と、同一画素から出力される１個のダークレベルの信号との差分信号を（ｎ−ｍ）ビットのデジタル値に変換するデジタル変換部と、
前記変換されたＰ個のデジタル値を積算する加算回路とを含む、固体撮像素子。
【請求項１５】
光電変換により信号を出力する複数の画素が行列状に配置された画素アレイと、
前記画素アレイの複数の列にそれぞれ対応して設けられ、前記画素アレイの選択行から読み出された複数画素の電圧信号をそれぞれデジタル信号に変換する複数のコラムＡＤＣとを備え、
前記複数のコラムＡＤＣの各々は、
同一画素から出力される異なる時刻のＰ個のダークレベルの信号の各々を（ｎ−ｍ）ビットのデジタル値に変換してＰ個の第１のデジタル値を出力し、同一画素から出力される異なる時刻のＰ個の画素信号の各々を（ｎ−ｍ）ビットのデジタル値に変換してＰ個の第２のデジタル値を出力するデジタル変換部と、
前記変換されたＰ個の第１のデジタル値を積算してダークレベル変換値を算出し、前記変換されたＰ個の第２のデジタル値を積算して画素変換値を算出する加算回路と、
前記画素変換値と前記ダークレベル変換値の差分値を算出する減算器とを備える、固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＡＤ変換器および固体撮像素子に関し、たとえば、監視カメラに好適に利用できるものである。
【背景技術】
【０００２】
近年、監視カメラなどにおいて、低照度での撮像のニーズが高まっている。低照度の撮像で得られた信号を増幅するために、高ゲイン回路の搭載が必須となっている。ただし、単純にゲインを上げてしまうと、ノイズ成分までゲインがかかるという問題がある。
【０００３】
特許文献１（特開２０１２−００４７２７号公報）には、ノイズを低減するために、画素のリセットレベルのサンプリングを複数回実施し、複数回のサンプリングの結果をデジタル積分回路で積分し、積分結果を平均化する固体撮像素子が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−００４７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のＡＤ変換器は、ランダムノイズを抑制しつつ、低照度の撮像で得られた信号を増幅することができない。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態のｎビットを出力するＡＤ変換器は、同一箇所から出力され、異なる時刻のＰ個のアナログ信号を（ｎ−ｍ）ビットのデジタル値にそれぞれ変換するデジタル変換部と、変換されたＰ個のデジタル値を積算する加算回路とを備える。ただし、ｎは１以上の自然数、ｍは１以上かつｎ未満の自然数、Ｐは１以上かつｍ以下の自然数である。
【発明の効果】
【０００８】
一実施形態によれば、ランダムノイズを抑制しつつ、低照度の撮像で得られたアナログ信号を増幅することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態のＡＤ変換器の構成を表わす図である。
【図２】固体撮像素子の構成を表わす図である。
【図３】参考例１のＡＤ変換器の構成を表わす図である。
【図４】ｎ＝１２、ｍ＝１のときの参考例１のＡＤ変換器の動作のタイミングチャートである。
【図５】第２の実施形態のＡＤ変換器の構成を表わす図である。
【図６】ｎ＝１２、ｍ＝１のときの第２の実施形態のＡＤ変換器の動作のタイミングチャートである。
【図７】参考例２の画素およびコラムＡＤＣの構成を示す図である。
【図８】参考例２のｎ＝１２のときの、画素およびコラムＡＤＣの動作のタイミングチャートである。
【図９】第３の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１０】第３の実施形態のｎ＝１２、ｍ＝１のときの、画素およびコラムＡＤＣの動作のタイミングチャートである。
【図１１】第４の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１２】第５の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１３】第５の実施形態のｎ＝１２、ｍ＝２、ｋ＝１のときの、画素およびコラムＡＤＣの動作のタイミングチャートである。
【図１４】第６の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１５】第７の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１６】参考例２、第３、第５、第７および第８の実施形態の特性を表わす図である。
【図１７】第９の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図１８】逐次比較型変換回路の構成を表わす図である。
【図１９】第９の実施形態のｎ＝１２、ｍ＝１のときの、画素およびコラムＡＤＣの動作のタイミングチャートである。
【図２０】第１０の実施形態の画素１およびコラムＡＤＣの構成を示す図である。
【図２１】第１１の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【図２２】第１２の実施形態の画素およびコラムＡＤＣの構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態のＡＤ変換器６００の構成を表わす図である。
【００１１】
ＡＤ変換器６００は、デジタル変換部６０２と、加算回路６０３とを備える。
ＡＤ変換器６００は、ｎビットを出力する。
【００１２】
デジタル変換部６０２は、同一箇所から出力され、異なる時刻のＰ個のアナログ信号を（ｎ−ｍ）ビットのデジタル値にそれぞれ変換する。
【００１３】
加算回路６０３は、変換されたＰ個のデジタル値を積算する。
ただし、ｎは１以上の自然数、ｍは１以上かつｎ未満の自然数、Ｐは１以上かつｍ以下の自然数である。
【００１４】
以上のように、本実施の形態によれば、ｎビットを出力するＡＤ変換器において、Ｐ個の（ｎ−ｍ）ビットに変換されたデジタル値を積算するので、入力されるアナログ信号に含まれるランダムノイズおよびデジタル変換部６０２の処理で発生したランダムノイズを抑制できる。また、本実施の形態によれば、低照度の撮像で得られたアナログ信号を増幅することができる。また、本実施の形態によれば、回路規模が増大することなく、ＡＤ変換時間が増大することがない。
【００１５】
なお、加算回路６０３の前段にＦＰＮ（Finite Pattern Noise）補正部を備えるものとしてもよい。ＦＰＮ補正部は、デジタル変換部６０２の出力に含まれる固定パターンノイズを抑制する。
【００１６】
［固体撮像素子の全体構成］
図２は、固体撮像素子１００の構成を表わす図である。
【００１７】
固体撮像素子１００は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、単一の半導体チップで構成されている。固体撮像素子１００は、画素アレイ１１３、垂直走査回路１１１、画素信号読出し線ＶＥＬ、コラムＡＤＣ（Analog to Digital Converter）ユニット１１５、水平走査回路１１７、デジタル信号処理器１１４、タイミング生成回路１１２、およびバイアス電圧生成回路１１８を含む。
【００１８】
画素アレイ１１３は、行列状に配置された複数の画素１を備える。画素１は、受光量に応じた量の電荷を蓄積する。画素信号読出し線ＶＥＬは、垂直方向に配線され、画素１と接続される。
【００１９】
タイミング生成回路１１２は、画素アレイ１１３およびコラムＡＤＣユニット１１５内の回路の動作タイミングを制御するタイミング信号ＴＡを生成して、画素アレイ１１３およびコラムＡＤＣユニット１１５へ出力する。
【００２０】
バイアス電圧生成回路１１８は、各種のバイアス電圧を生成して、コラムＤＣユニット１１５へ供給する。
【００２１】
垂直走査回路１１１によって選択された行の画素から読み出された電圧信号は、コラムＡＤＣユニット１１５内のコラムＡＤＣ２２−１〜２２−Ｘによってデジタル変換される。Ｘは、画素アレイ１１３の列の数である。水平走査回路１１７が列毎に配置されたコラムＡＤＣ２２−ｉ（ｉ＝１〜Ｘ）を順次選択することで、デジタル変換された画素信号はデジタル信号処理器１１４に読み出され、その後、固体撮像素子１００から出力される。
【００２２】
［参考例１］
コラムＡＤＣユニット１１５に含まれるＡＤ変換器について説明する。
【００２３】
まず、ｎビットを出力するＡＤ変換器の参考例について説明する。
図３は、参考例１のＡＤ変換器１０１の構成を表わす図である。
【００２４】
このＡＤ変換器１０１は、ｎビットのデジタル変換部１３と、（ｎ＋ｍ）ビットの加算回路１４と、除算回路１８とを備える。
【００２５】
デジタル変換部１３は、入力されるアナログ信号を参照信号であるランプ信号ＲＡＭＰと比較することによって、アナログ信号をｎビットのデジタルデータに変換する。デジタル変換部１３は、同一箇所から出力される異なる時刻のアナログ信号について、この変換を２m回繰り返す。
【００２６】
加算回路１４は、デジタル変換部１３から出力されるデジタルデータを２m回積算する。たとえば、ｍ＝１のときには、デジタル変換部１３から出力されるｎビットのデータが２回積算されるので、加算回路１４のビット数は（ｎ＋１）ビットとなる。
【００２７】
除算回路１８は、加算回路１４から出力される（ｎ＋ｍ）ビットを２mで除算して、ｎビットに戻す。
【００２８】
デジタル変換部１３による複数回のデジタル信号への変換結果が加算回路１４と除算回路１８によって、平均化されることによって、ノイズが削減される。また、この場合、除算回路１８で信号成分も平均化されるため、信号成分を増幅することは出来ない。
【００２９】
図４は、ｎ＝１２、ｍ＝１のときの参考例１のＡＤ変換器１０１の動作のタイミングチャートである。
【００３０】
各変換期間において、デジタル変換部１３は、入力されるアナログ信号を参照信号であるランプ信号ＲＡＭＰと比較することによって、０〜４０９５の範囲のデジタル値を出力する。各変換期間の長さをｔＡとする。デジタル変換部１３は、２回のデジタル変換を実施する。
【００３１】
なお、加算回路１４の前段にＦＰＮ補正部を備えるものとしてもよい。ＦＰＮ補正部は、デジタル変換部１３の出力に含まれる固定パターンノイズを抑制する。
【００３２】
［第２の実施形態］
第２の実施形態のｎビットを出力するＡＤ変換器１０２について説明する。
【００３３】
図５は、第２の実施形態のＡＤ変換器１０２の構成を表わす図である。
第２の実施形態のＡＤ変換器１０２は、（ｎ−ｍ）ビットのデジタル変換部１６と、ｎビットの加算回路２０とを備える。ｍは、１以上かつｎ未満の自然数である。
【００３４】
デジタル変換部１６は、入力されるアナログ信号を参照信号であるランプ信号ＲＡＭＰと比較することによって、アナログ信号を（ｎ−ｍ）ビットのデジタルデータに変換する。デジタル変換部１６は、同一箇所から出力される異なる時刻のアナログ信号について、この変換を２m回繰り返す。
【００３５】
加算回路２０は、デジタル変換部１６から出力されるデジタルデータを２m回積算する。たとえば、ｍ＝１のときには、デジタル変換部１６から出力される（ｎ−１）ビットのデータが２回積算されるので、加算回路２０のビット数はｎビットとなる。
【００３６】
デジタル変換部１６による複数回のデジタルデータへの変換結果が加算回路１７によって、加算されることによって、ノイズが削減される。
【００３７】
図６は、ｎ＝１２、ｍ＝１のときの第２の実施形態のＡＤ変換器１０２の動作のタイミングチャートである。
【００３８】
各変換期間において、デジタル変換部１６は、入力されるアナログ信号を参照信号であるランプ信号ＲＡＭＰと比較することによって０〜２０４７の範囲のデジタル値を出力する。デジタル変換部１６は、参考例１と同様に、２回のデジタル変換を実施する必要がある。
【００３９】
しかしながら、第２の実施形態の変換期間の長さはｔＢであり、参考例１における変換期間の長さｔＡの約１／２である。参照信号であるランプ信号ＲＡＭＰの振幅ＶＢが参考例１のランプ信号ＲＡＭＰの振幅ＶＡの１／２となり、デジタル変換部１３の出力を参考例１の半分の０〜２０４７の範囲としたためである。そのため、この範囲を超えるアナログ信号は、最大値２０４７に変換されることになる。したがって、本実施の形態のＡＤ変換器は、低照度で出られる信号を高精度に短時間で変換する用途に適している。
【００４０】
また、参考例１では、加算回路１４が加算結果を格納するために、内部に（ｎ＋ｍ）ビットのメモリを必要とする、これに対して、第２の実施形態では、加算回路２０が加算結果を格納するために、ｎビットのメモリを必要とする。第２の実施形態ＡＤ変換器１０２の方が、参考例１のＡＤ変換器１０１よりもメモリの容量を小さくすることができる。
【００４１】
なお、加算回路２０の前段にＦＰＮ補正部を備えるものとしてもよい。ＦＰＮ補正部は、デジタル変換部１６の出力に含まれる固定パターンノイズを抑制する。
【００４２】
［参考例２］
図７は、参考例２の画素１およびコラムＡＤＣ２２の構成を示す図である。
【００４３】
図７では、画素アレイ１１３におけるｎ行目の１つの列の画素１が示されている。
画素１は、フォトダイオードＰＤ、転送トランジスタＭＴ、リセットトランジスタＭＲ、増幅トランジスタＭＡ、および選択トランジスタＭＳを含む。
【００４４】
フォトダイオードＰＤは、入射光の光量に応じた量の電荷（ここでは電子）に光電変換して記憶する光電変換素子である。
【００４５】
フローティングディフュージョンＦＤは、フォトダイオードＰＤに蓄積された電荷に対応する電圧を生成する。転送トランジスタＭＴは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に接続される。
【００４６】
転送トランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴのゲートは、転送制御線ＴＣＬを通じて、タイミング生成回路１１２から出力される転送制御信号ＴＸを受ける（ｎ行目の転送トランジスタＭＴは、転送制御信号ＴＸ［ｎ］を受ける）。転送トランジスタＭＴは、転送制御信号ＴＸがハイレベルになるとフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。
【００４７】
リセットトランジスタＭＲは、ＮチャネルＭＯＳトランジスタで構成される。リセットトランジスタＭＲは、電圧ＶＤＤを伝送する電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＭＲのゲートは、リセット制御線ＲＳＬを通じて、タイミング生成回路１１２から出力されるリセット信号ＲＳＴを受ける（ｎ行目のリセットトランジスタＭＲは、リセット信号ＲＳＴ［ｎ］を受ける）。リセットトランジスタＭＲは、リセット信号ＲＳＴがハイレベルになると、フローティングディフュージョンＦＤの電圧を電源ラインＬＶＤＤの電圧ＶＤＤにリセットする。
【００４８】
増幅トランジスタＭＡは、ＮチャネルＭＯＳトランジスタで構成される。増幅トランジスタＭＡは、フローティングディフュージョンＦＤに接続されるゲートと、電源ラインＬＶＤＤに接続されるドレインと、ソースとを有する。
【００４９】
選択トランジスタＭＳは、ＮチャネルＭＯＳトランジスタで構成される。選択トランジスタＭＳは、増幅トランジスタＭＡのソースと、画素信号読出し線ＶＥＬの間に接続される。選択トランジスタＭＳのゲートは、選択信号線ＳＬを通じて、タイミング生成回路１１２から出力される選択信号ＳＥＬを受ける（ｎ行目の選択トランジスタＭＳは、選択信号ＳＥＬ［ｎ］を受ける）。
【００５０】
コラムＡＤＣ２２は、電流源２と、ダークレベル保持回路３と、減算器２１と、ＡＤ変換器１０３とを備える。
【００５１】
ＡＤ変換器１０３は、積分型ＡＤ変換器である。ＡＤ変換器１０３は、デジタル変換部５１と、ＦＰＮ補正部８と、デジタル増幅回路９とを備える。デジタル変換部５１は、ランプ信号生成回路５と、比較器４と、カウンタ７と、ラッチ回路６とを備える。
【００５２】
電流源２は、画素１と接続され、画素１に電流を供給する。
ダークレベル保持回路３は、画素１から送られるダークレベルの信号をサンプリングして保持する。ダークレベルの信号は、フローティングディフュージョンＦＤの電圧がＶＤＤにリセットされた後、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される前において、画素１から出力される信号である。
【００５３】
減算器２１は、画素１から出力される画素信号からダークレベル保持回路３に保持されているダークレベルの信号を減算する。画素信号は、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送された後に、画素１から出力される信号である。このような画素信号とダークレベルの信号との差分を用いる相関二重サンプリングによって、リセットノイズが除去される。
【００５４】
ランプ信号生成回路５は、鋸波状のランプ信号ＲＡＭＰを発生する。ランプ信号生成回路５は、変換期間において、所定の振幅範囲ＶＡ（０以上、ＭＡＸ１以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶだけ減少させる。振幅範囲ＶＡは、カウンタ７のビット数に応じた範囲である。ランプ信号ＲＡＭＰは、時間とともに最大電圧ＭＡＸ１から最小電圧（＝０）まで階段状に小さくなる。ランプ信号生成回路５は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、ランプ信号ＲＡＭＰの最大電圧ＭＡＸ１からの低下を開始する。
【００５５】
カウンタ７は、変換期間において、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。カウンタ７は、カウンタ値をラッチ回路６へ出力する。カウンタ７は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、カウント値を０にリセットし、カウントアップを開始する。
【００５６】
カウンタ７は、ｎビットカウンタである。ランプ信号ＲＡＭＰの減少期間に、カウンタ７は、０から２n−１までカウンタ値を増加させる。ランプ信号ＲＡＭＰの減少期間の開始時に、カウンタ７の値は０である。ランプ信号ＲＡＭＰの減少期間の終了時に、カウンタ７の値は２n−１である。カウンタ７のカウンタ値の更新は、ランプ信号ＲＡＭＰの変化は、いずれも基準クロックＣＬＫに同期する。したがって、ランプ信号ＲＡＭＰの大きさの変化に同期して、カウンタ値が更新される。ｎ＝１２の場合に、カウンタ値は、０〜４０９５の範囲となる。
【００５７】
比較器４は、変換期間において、減算器２１から送られる画素信号とダークレベル信号との差分信号と、参照信号ＲＡＭＰとの大きさとを比較する。比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさよりも大きいときには、ハイレベルの信号を出力する。比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさと等しいとき、および小さいときに、ローレベルの信号を出力する。
【００５８】
ラッチ回路６は、比較器４から出力される信号のレベルがハイレベルからローレベルに変化したときにカウンタ７から出力されるカウンタ値を取り込んで保持する。
【００５９】
ＦＰＮ（Finite Pattern Noise）補正部８は、ラッチ回路６の出力に含まれる固定パターンノイズを除去する。
【００６０】
デジタル増幅回路９は、ＦＰＮ補正部８から出力される信号を２m倍に増幅して、コラムＡＤＣ２２の外部へ出力する。ｍは、１以上の自然数である。これによって、コラムＡＤＣ２２から、（ｎ＋ｍ）ビットのデータが出力される。デジタル増幅回路９によって、出力のゲインを上げることによって、暗いところでも被写体を確認することができる。
【００６１】
図８は、参考例２のｎ＝１２のときの、画素１およびコラムＡＤＣ２２の動作のタイミングチャートである。
【００６２】
まず、相関二重サンプリングが行われる。選択信号ＳＥＬによって画素１が選択され、リセット信号ＲＳＴによって、フローティングディフュージョンＦＤの電位がリセットされる。このときのフローティングディフュージョンＦＤの電位に基づいて画素信号読出し線ＶＥＬに与えられる電圧が、画素１からのダークレベルの信号として、ダークレベル保持回路３に保持される。次に、転送制御信号ＴＸによって、フォトダイオードＰＤが光電変換することによって発生した電子がフローティングディフュージョンＦＤに転送される。このときのフローティングディフュージョンＦＤの電位に基づいて画素信号読出し線ＶＥＬに与えられる電圧が、画素１からの画素信号として画素１から出力される信号である。減算器２１は、画素信号とダークレベル保持回路３に保持されたダークレベルの信号との差分を算出し、比較器４に送る。
【００６３】
変換期間において、以下が実行される。
タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、ランプ信号生成回路５は、ランプ信号ＲＡＭＰの生成を開始し、カウンタ７は、カウントアップを開始する。
【００６４】
ランプ信号生成回路５は、開始電圧を最大電圧ＭＡＸ１とし、終了電圧を最小電圧（＝０）とし、基準クロックＣＬＫの立ち上がりエッジのタイミングで、所定量ΔＶ小さくなるランプ信号ＲＡＭＰを生成する。
【００６５】
カウンタ１７は、０〜４０９５の範囲で、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。
【００６６】
比較器４は、減算器２１から送られるアナログ信号の大きさが、参照信号ＲＡＭＰの大きさよりも大きいときには、ハイレベルの信号を出力する。比較器４は、減算器２１から送られるアナログ信号の大きさが、参照信号ＲＡＭＰの大きさと等しいとき、および小さいときに、ローレベルの信号を出力する。
【００６７】
ラッチ回路６は、比較器４から出力される信号のレベルがハイレベルからローレベルに変化したときにカウンタ７から出力されるカウンタ値を取り込んで保持する。
【００６８】
ラッチ回路６の出力には、ランダムノイズ成分と固定パターンノイズ成分とが含まれている。ＦＰＮ補正部８によって、固定パターンノイズが除去されるが、ランダムノイズ成分は抑制されずにデジタル増幅回路９へ送られる。
【００６９】
デジタル増幅回路９は、ＦＰＮ補正部８から出力される信号を２m倍に増幅して、コラムＡＤＣ２２の外部へ出力する。これによって、信号成分だけでなく、ランダムノイズ成分も２m倍の大きさに増幅されるという問題がある。
【００７０】
［第３の実施形態］
図９は、第３の実施形態の画素１およびコラムＡＤＣ１２２の構成を示す図である。
【００７１】
図９では、画素アレイ１１３におけるｎ行目の１つの列の画素１が示されている。
図９の構成が、図７の構成と相違する点は、以下である。
【００７２】
ランプ信号生成回路１５は、参考例１と同様に、鋸波状のランプ信号ＲＡＭＰを発生する。ランプ信号生成回路１５は、変換期間において、所定の振幅範囲ＶＢ（０以上、ＭＡＸ２（＝ＭＡＸ１／２m）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶだけ減少させる。振幅範囲ＶＢは、カウンタ１７のビット数に応じた範囲である。ランプ信号ＲＡＭＰは、時間とともに最大電圧ＭＡＸ２から最小電圧（＝０）まで階段状に小さくなる。ｍは、１以上かつｎ未満の自然数である。ランプ信号生成回路１５は、タイミング生成回路１１２から出力されるタイミング信号ＴＡを受けると、ランプ信号ＲＡＭＰの最大電圧ＭＡＸ２からの低下を開始する。ランプ信号生成回路１５は、選択された画素１に対して、２m回ランプ信号ＲＡＭＰを生成する。つまり、ランプ信号生成回路１５は、１つの画素に対して、２m回タイミング信号ＴＡを受ける。ｍ＝１の場合に、ランプ信号ＲＡＭＰの最大電圧は、ＭＡＸ１／２であり、２回ランプ信号ＲＡＭＰが生成される。
【００７３】
カウンタ１７は、変換期間において、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。カウンタ１７は、カウンタ値をラッチ回路６へ出力する。カウンタ１７は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、カウント値を０にリセットし、カウントアップを開始する。カウンタ１７は、選択された画素１に対して、２m回カウント動作を実行する。つまり、カウンタ１７は、１つの画素に対して、２m回タイミング信号ＴＡを受ける。
【００７４】
コラムＡＤＣ１２２がｎビットを出力するものである場合に、カウンタ１７は、（ｎ−ｍ）ビットカウンタである。ランプ信号ＲＡＭＰの減少期間に、カウンタ１７は、０から２n-m−１の範囲でカウンタ値を増加させる。ランプ信号ＲＡＭＰの減少期間の開始時に、カウンタ１７の値は０である。ランプ信号ＲＡＭＰの減少期間の終了時に、カウンタ１７の値は２n-m−１である。カウンタ１７のカウンタ値の更新とランプ信号ＲＡＭＰの変化は、いずれも基準クロックＣＬＫに同期する。したがって、ランプ信号ＲＡＭＰの大きさの変化に同期して、カウンタ値が更新される。ｎ＝１２、ｍ＝１の場合に、カウンタ値は、０〜２０４７の範囲となる。
【００７５】
また、ＡＤ変換器１０４は、デジタル増幅回路９の代わりに、加算回路１０を備える。加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２m個のカウンタ値（（ｎ−ｍ）ビット）を積算することによって、ｎビットを出力する。加算回路１０は、加算部４１と、メモリ４２とを備える。
【００７６】
加算回路１０によって、加算回路１０がないときと比べて、画素１の出力（ソースフォロア）からコラムＡＤＣ１２２の出力までも発生するランダムノイズは√２m倍となり、信号成分は２m倍となる。したがって、Ｓ／Ｎ比は、√２m倍になる。コラムＡＤＣ１２２から出力されるビット数は、参考例１と同様に、ｎビットである。
【００７７】
参考例２では、デジタル増幅回路９は、入力される信号を２m倍するため、出力信号は、奇数値にはならず、分解能が低下する。これに対して、加算回路１０の出力は、奇数値となることもあるので、参考例２のような分解能の減少が発生せず、画質が改善される。
【００７８】
図１０は、第３の実施形態のｎ＝１２、ｍ＝１のときの、画素１およびコラムＡＤＣ１２２の動作のタイミングチャートである。
【００７９】
参考例２と同様に、相関二重サンプリングが行われる。
第１の変換期間において、以下が実行される。
【００８０】
タイミング生成回路１１２から出力されるタイミング信号ＴＡ１に従って、ランプ信号生成回路１５は、ランプ信号ＲＡＭＰの生成を開始し、カウンタ１７は、カウントアップを開始する。
【００８１】
ランプ信号生成回路１５は、開始電圧を最大電圧ＭＡＸ１／２とし、終了電圧を最小電圧（＝０）とし、基準クロックＣＬＫの立ち上がりエッジのタイミングで、所定量ΔＶ小さくなるランプ信号ＲＡＭＰを生成する。
【００８２】
カウンタ１７は、０〜２０４７の範囲で、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。
【００８３】
比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさよりも大きいときには、ハイレベルの信号を出力する。比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさと等しいとき、および小さいときに、ローレベルの信号を出力する。
【００８４】
ラッチ回路６は、比較器４から出力される信号のレベルがハイレベルからローレベルに変化したときにカウンタ７から出力されるカウンタ値を取り込んで保持する。
【００８５】
ＦＰＮ補正部８は、ラッチ回路６から出力される信号の固定ノイズを除去する。
加算回路１０は、メモリ４２に保持された初期値０と、ＦＰＮ補正部８から出力された固定ノイズが除去されたカウント値を加算して、メモリ４２に保持する。
【００８６】
第２の変換期間において、第１の変換期間と同様に、ランプ信号生成回路１５、カウンタ１７、比較器４、およびラッチ回路６、ＦＰＮ補正部８が動作する。
【００８７】
加算回路１０は、メモリ４２に保持された前回のカウンタ値と、ＦＰＮ補正部８から出力された固定ノイズが除去されたカウント値を加算して、メモリ４２に保持するとともに、メモリ４２から加算された結果が出力される。
【００８８】
上述の例のようにｍ＝１のときには、本実施の形態では、参考例２と比較して、ランプ信号ＲＡＭＰの振幅を１／２にし、カウンタ値の範囲を１／２にできる。これによって、変換期間の長さｔＢを、参考例２の変換期間の長さｔＡの約１／２にできる。これによって、１画素の読み出し時間（つまり、画素からの信号の読み出しから固体撮像素子の外部へのデータの出力までの時間）を変えずに、２回のＡＤ変換が可能となるので、フレームレートを維持することができる。
【００８９】
以上のように、本実施の形態では、ランダムノイズを軽減することができるとともに、２m倍のゲインを実現することができる。また、フレームレートを損なうことなく、Ｓ／Ｎ比を√２m倍にすることができるとともに、分解能が減少しないようにすることができる。さらに、ＡＤ変換器に加算回路を追加するだけでよく、ＡＤ変換器の出力ビット数も参考例１と同様にｎビットであるため、回路規模の増加も少ない。
【００９０】
［第４の実施形態］
図１１は、第４の実施形態の画素１およびコラムＡＤＣ２２２の構成を示す図である。
【００９１】
第４の実施形態のコラムＡＤＣ２２２が、第３の実施形態のコラムＡＤＣ１２２と相違する点は、第４の実施形態のコラムＡＤＣ２２２に含まれるデジタル変換部２５１は、ランプ信号の傾きが変更可能なランプ信号生成回路２５と、ランプ信号の傾きを制御する傾きコントローラ３１を備えることである。
【００９２】
傾きコントローラ３１は、ランプ信号生成回路２５で生成されるランプ信号ＲＡＭＰの傾きを制御する。
【００９３】
たとえば、傾きコントローラ３１は、ランプ信号ＲＡＭＰの傾きを１／Ａにするようにランプ信号生成回路２５に指示する。ランプ信号生成回路２５は、変換期間において、所定の振幅範囲ＶＢ（０以上、ＭＡＸ２（＝ＭＡＸ１／２m）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶ／Ａだけ減少させる。
【００９４】
ランプ信号ＲＡＭＰの傾きを１／Ａにしたことに応じて、カウンタ２７のビット数も増加させる必要がある。たとえば、ランプ信号ＲＡＭＰの傾きを１／２rにしたことに応じて、カウンタ２７のビット数をｒだけ増加させればよい。逆にいうと、カウンタ２７のビット数に応じて、ランプ信号ＲＡＭＰの振幅と傾きを調整すればよい。
【００９５】
本実施の形態では、ラッチ回路６でラッチされるカウンタの値は、第３の実施形態のＡ倍となる。よって、コラムＡＤＣからの出力をＡ倍に増加することができる。本実施の形態は、第３の実施形態よりも、ゲインをＡ倍に増加することができる。
【００９６】
［第５の実施形態］
図１２は、第５の実施形態の画素１およびコラムＡＤＣ３２２の構成を示す図である。
【００９７】
第５の実施形態のコラムＡＤＣ３２２が、第４の実施形態のコラムＡＤＣ２２２と相違する点は加算回路１０の後段にデジタル増幅回路９を備える点である。
【００９８】
ｉ回目の変換期間と（ｉ＋１）回目の変換期間との間に、ランプ信号ＲＡＭＰを下から上に持ち上げる時間Δｔが必要となる。ｍが大きくなると、この時間の総和（ｍ×Δｔ）が無視できなくなる程度に増加するため、１画素の読み出し時間内に、２m回のデジタル変換、および２m回の加算をすべて実行することができなくなる。第５の実施形態では、このような問題を解決する。
【００９９】
ランプ信号生成回路３５は、第３の実施形態と同様に、鋸波状のランプ信号ＲＡＭＰを発生する。ランプ信号生成回路３５は、変換期間において、所定の振幅範囲ＶＣ（０以上、ＭＡＸ３（＝ＭＡＸ１／２m）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶだけ減少させる。振幅範囲ＶＣは、カウンタ３７のビット数に応じた範囲である。ランプ信号ＲＡＭＰは、時間とともに最大電圧ＭＡＸ３から最小電圧（＝０）まで階段状に小さくなる。ｍは１以上、かつｎ未満の自然数である。ランプ信号生成回路３５は、タイミング生成回路１１２から出力されるタイミング信号ＴＡを受けると、ランプ信号ＲＡＭＰの最大電圧ＭＡＸ３からの低下を開始する。ランプ信号生成回路３５は、選択された画素１に対して、２k回ランプ信号ＲＡＭＰを生成する。つまり、ランプ信号生成回路３５は、１つの画素に対して、２k回タイミング信号ＴＡを受ける。ｋは自然数で、ｍ＞ｋである。ｍ＝２、ｋ＝１の場合に、ランプ信号ＲＡＭＰの最大電圧は、ＭＡＸ１／４であり、２回ランプ信号ＲＡＭＰが生成される。
【０１００】
カウンタ３７は、変換期間において、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。カウンタ３７は、カウンタ値をラッチ回路６へ出力する。カウンタ３７は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、カウント値を０にリセットし、カウントアップを開始する。カウンタ３７は、選択された画素１に対して、２k回カウント動作を実行する。つまり、カウンタ３７は、１つの画素に対して、２k回タイミング信号ＴＡを受ける。
【０１０１】
コラムＡＤＣ３２２がｎビットを出力するものである場合に、カウンタ３７は、（ｎ−ｍ）ビットカウンタである。ランプ信号ＲＡＭＰの減少期間に、カウンタ３７は、０から２n-m−１の範囲でカウンタ値を増加させる。ランプ信号ＲＡＭＰの減少期間の開始時に、カウンタ３７の値は０である。ランプ信号ＲＡＭＰの減少期間の終了時に、カウンタ３７の値は２n-m−１である。カウンタ３７のカウンタ値の更新とランプ信号ＲＡＭＰの変化は、いずれも基準クロックＣＬＫに同期する。したがって、ランプ信号ＲＡＭＰの大きさの変化に同期して、カウンタ値が更新される。ｎ＝１２、ｍ＝２の場合に、カウンタ値は、０〜１０２３の範囲となる。
【０１０２】
加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２k個のカウンタ値（（ｎ−ｍ）ビット）を積算して、（ｎ−ｍ＋ｋ）ビットを出力する。
【０１０３】
デジタル増幅回路９は、加算回路１０から出力される（ｎ−ｍ＋ｋ）ビットのデータを２m-k倍することによって、ｎビットのデータを生成して、コラムＡＤＣ３２２の外部へ出力する。
【０１０４】
加算回路１０およびデジタル増幅回路９によって、加算回路１０およびデジタル増幅回路９がないときと比べて、画素１の出力（ソースフォロア）からコラムＡＤＣ２３２の出力までも発生するランダムノイズは２m／√２k倍となり、信号成分は２m倍となる。したがって、Ｓ／Ｎ比は、√２k倍になる。コラムＡＤＣ３２２から出力されるビット数は、参考例１と同様に、ｎビットである。
【０１０５】
図１３は、第５の実施形態のｎ＝１２、ｍ＝２、ｋ＝１のときの、画素１およびコラムＡＤＣ３２２の動作のタイミングチャートである。
【０１０６】
参考例２と同様に、相関二重サンプリングが行われる。
第１の変換期間において、以下が実行される。
【０１０７】
タイミング生成回路１１２から出力されるタイミング信号ＴＡ１に従って、ランプ信号生成回路３５は、ランプ信号ＲＡＭＰの生成を開始し、カウンタ３７は、カウントアップを開始する。
【０１０８】
ランプ信号生成回路３５は、開始電圧を最大電圧ＭＡＸ１／４とし、終了電圧を最小電圧（＝０）とし、基準クロックＣＬＫの立ち上がりエッジのタイミングで、所定量ΔＶ小さくなるランプ信号ＲＡＭＰを生成する。
【０１０９】
カウンタ１７は、０〜１０２３の範囲で、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。
【０１１０】
比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさよりも大きいときには、ハイレベルの信号を出力する。比較器４は、減算器２１から送られる信号の大きさが、参照信号ＲＡＭＰの大きさと等しいとき、および小さいときに、ローレベルの信号を出力する。
【０１１１】
ラッチ回路６は、比較器４から出力される信号のレベルがハイレベルからローレベルに変化したときにカウンタ７から出力されるカウンタ値を取り込んで保持する。
【０１１２】
ＦＰＮ補正部８は、ラッチ回路６から出力される信号の固定ノイズを除去する。
加算回路１０は、メモリ４２に保持された初期値０と、ＦＰＮ補正部８から出力された固定ノイズが除去されたカウント値を加算して、メモリ４２に保持する。
【０１１３】
第２の変換期間において、第１の変換期間と同様に、ランプ信号生成回路３５、カウンタ３７、比較器４、およびラッチ回路６、ＦＰＮ補正部８が動作する。
【０１１４】
加算回路１０は、メモリ４２に保持された前回のカウンタ値と、ＦＰＮ補正部８から出力された固定ノイズが除去されたカウント値を加算して、メモリ４２に保持するとともに、メモリ４２から加算された結果（ｎ−ｍ＋ｋ）ビットが出力される。
【０１１５】
デジタル増幅回路９は、加算回路１０から出力される（ｎ−ｍ＋ｋ）ビットのデータを２m-k倍することによって、ｎビットのデータを生成して、コラムＡＤＣ３２２の外部へ出力する。
【０１１６】
上述の例のようにｍ＝２、ｋ＝１のときには、本実施の形態では、参考例２と比較して、ランプ信号ＲＡＭＰの振幅を１／４にできる。これによって、変換期間の長さｔｃを、参考例２の変換期間の長さｔＡの約１／４にできる。これによって、１画素の読み出し時間（つまり、画素からの信号の読み出しから固体撮像素子の外部へのデータの出力までの時間）を変えずに、２回のＡＤ変換が可能となるので、フレームレートを維持することができる。
【０１１７】
第５の実施形態では、デジタル変換とデジタル増幅とを組み合わせることによって、ＡＤ変換動作の時間的なマージンを増やすことができるため、ＡＤ変換の回数を増やすことができることができる。第５の実施形態でも、第３の実施形態と同様に、ランダムノイズを軽減でき、かつ分解能が減少するのを軽減できるとともに、２m倍のゲインを実現することができる。
【０１１８】
［第６の実施形態］
図１４は、第６の実施形態の画素１およびコラムＡＤＣ４２２の構成を示す図である。
【０１１９】
第６の実施形態のコラムＡＤＣ４２２が、第５の実施形態のコラムＡＤＣ３２２と相違する点は、第６の実施形態のコラムＡＤＣ４２２に含まれるデジタル変換部４５１は、ランプ信号の傾きが変更可能なランプ信号生成回路４５と、ランプ信号の傾きを制御する傾きコントローラ３１を備えることである。
【０１２０】
傾きコントローラ３１は、ランプ信号生成回路４５で生成されるランプ信号ＲＡＭＰの傾きを制御する。
【０１２１】
たとえば、傾きコントローラ３１は、ランプ信号ＲＡＭＰの傾きを１／Ａにするようにランプ信号生成回路４５に指示する。ランプ信号生成回路４５は、変換期間において、所定の振幅範囲ＶＣ（０以上、ＭＡＸ２（＝ＭＡＸ１／２m）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶ／Ａだけ減少させる。
【０１２２】
ランプ信号ＲＡＭＰの傾きを１／Ａにしたことに応じて、カウンタ４７のビット数も増加させる必要がある。たとえば、ランプ信号ＲＡＭＰの傾きを１／２rにしたことに応じて、カウンタ４７のビット数をｒだけ増加させればよい。逆にいうと、カウンタ４７のビット数に応じて、ランプ信号ＲＡＭＰの振幅と傾きを調整すればよい。
【０１２３】
本実施の形態によれば、ラッチ回路６でラッチされるカウンタの値は、第５の実施形態のＡ倍となる。よって、コラムＡＤＣからの出力をＡ倍に増加することができる。本実施の形態は、第４の実施形態よりも、ゲインをＡ倍に増加することができる。
【０１２４】
［第７の実施形態]
図１５は、第７の実施形態の画素１およびコラムＡＤＣ５２２の構成を示す図である。
【０１２５】
第７の実施形態のコラムＡＤＣ３２２が、第３の実施形態のコラムＡＤＣ２２２と相違する点は加算回路１０の後段に除算回路１９を備える点である。
【０１２６】
以下では、ｎは１以上の自然数、ｊは２以上かつｎ未満の自然数、ｍは１以上かつｊ未満の自然数である。
【０１２７】
ランプ信号生成回路１５は、第３の実施形態と同様に、鋸波状のランプ信号ＲＡＭＰを発生する。ランプ信号生成回路１５は、変換期間において、所定の振幅範囲ＶＤ（０以上、ＭＡＸ４（＝ＭＡＸ１／２j）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶだけ減少させる。ランプ信号ＲＡＭＰは、時間とともに最大電圧ＭＡＸ４から最小電圧（＝０）まで階段状に小さくなる。ランプ信号生成回路１５は、タイミング生成回路１１２から出力されるタイミング信号ＴＡを受けると、ランプ信号ＲＡＭＰの最大電圧ＭＡＸ４からの低下を開始する。ランプ信号生成回路１５は、選択された画素１に対して、２j回ランプ信号ＲＡＭＰを生成する。つまり、ランプ信号生成回路１５は、１つの画素に対して、２j回タイミング信号ＴＡを受ける。ｊ＝２の場合に、ランプ信号ＲＡＭＰの最大電圧は、ＭＡＸ１／４であり、４回ランプ信号ＲＡＭＰが生成される。
【０１２８】
カウンタ１７は、変換期間において、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。カウンタ１７は、カウンタ値をラッチ回路６へ出力する。カウンタ１７は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、カウント値を０にリセットし、カウントアップを開始する。カウンタ１７は、選択された画素１に対して、２j回カウント動作を実行する。つまり、カウンタ１７は、１つの画素に対して、２j回タイミング信号ＴＡを受ける。
【０１２９】
カウンタ１７は、（ｎ−ｊ）ビットカウンタである。ランプ信号ＲＡＭＰの減少期間に、カウンタ１７は、０から２n-j−１の範囲でカウンタ値を増加させる。ランプ信号ＲＡＭＰの減少期間の開始時に、カウンタ１７の値は０である。ランプ信号ＲＡＭＰの減少期間の終了時に、カウンタ１７の値は２n-j−１である。カウンタ１７のカウンタ値の更新とランプ信号ＲＡＭＰの変化は、いずれも基準クロックＣＬＫに同期する。したがって、ランプ信号ＲＡＭＰの大きさの変化に同期して、カウンタ値が更新される。ｎ＝１２、ｊ＝２の場合に、カウンタ値は、０〜１０２３の範囲となる。
【０１３０】
加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２j個のカウンタ値（（ｎ−ｊ）ビット）を積算することによって、ｎビットを出力する。
【０１３１】
除算回路１９が、加算回路１０から出力されるｎビットのデータを１／２j-m倍に減衰させることによって、（ｎ＋ｍ−ｊ）ビットのデータを出力する。ただし、ｍ＜ｊである。
【０１３２】
ｎ＝１２、ｊ＝２、ｍ＝１のときには、除算回路１９は、１２ビットのデータを１／２倍に減衰させることによって、１１ビットのデータが出力される。Ｓ／Ｎ比は、√２j倍となる。本実施の形態では、出力ビット数は、（ｎ＋ｍ−ｊ）ビットに低減されるが、積算回数と同じだけ、カウンタ値の範囲およびランプ信号ＲＡＭＰの振幅が低減されるので、フレームレートが下がらないようにすることができる。
【０１３３】
［第８の実施形態］
第８の実施形態は、第７の実施形態と、カウンタ値の範囲が相違する。
【０１３４】
以下では、ｎは１以上の自然数、ｊは２以上かつｎ未満の自然数、ｍは１以上かつｊ未満の自然数である。
【０１３５】
ランプ信号生成回路１５は、第３の実施形態と同様に、鋸波状のランプ信号ＲＡＭＰを発生する。ランプ信号生成回路１５は、変換期間において、所定の振幅範囲ＶＥ（０以上、ＭＡＸ５（＝ＭＡＸ１／２m）以下）で基準クロックＣＬＫの立ち上がりエッジのタイミングで、ランプ信号ＲＡＭＰの大きさを所定量ΔＶだけ減少させる。ランプ信号ＲＡＭＰは、時間とともに最大電圧ＭＡＸ５から最小電圧（＝０）まで階段状に小さくなる。ランプ信号生成回路１５は、タイミング生成回路１１２から出力されるタイミング信号ＴＡを受けると、ランプ信号ＲＡＭＰの最大電圧ＭＡＸ４からの低下を開始する。ランプ信号生成回路１５は、選択された画素１に対して、２j回ランプ信号ＲＡＭＰを生成する。つまり、ランプ信号生成回路１５は、１つの画素に対して、２j回タイミング信号ＴＡを受ける。ｍ＝１、ｊ＝２の場合に、ランプ信号ＲＡＭＰの最大電圧は、ＭＡＸ１／２であり、４回ランプ信号ＲＡＭＰが生成される。
【０１３６】
カウンタ１７は、変換期間において、基準クロックＣＬＫの立ち上がりエッジのタイミングで、カウンタ値をインクリメントする。カウンタ１７は、カウンタ値をラッチ回路６へ出力する。カウンタ１７は、タイミング生成回路１１２から出力されるタイミング信号ＴＡに従って、カウント値を０にリセットし、カウントアップを開始する。カウンタ１７は、選択された画素１に対して、２j回カウント動作を実行する。つまり、カウンタ１７は、１つの画素に対して、２j回タイミング信号ＴＡを受ける。
【０１３７】
カウンタ１７は、（ｎ−ｍ）ビットカウンタである。ランプ信号ＲＡＭＰの減少期間に、カウンタ１７は、０から２n-m−１の範囲でカウンタ値を増加させる。ランプ信号ＲＡＭＰの減少期間の開始時に、カウンタ１７の値は０である。ランプ信号ＲＡＭＰの減少期間の終了時に、カウンタ１７の値は２n-m−１である。カウンタ１７のカウンタ値の更新とランプ信号ＲＡＭＰの変化は、いずれも基準クロックＣＬＫに同期する。したがって、ランプ信号ＲＡＭＰの大きさの変化に同期して、カウンタ値が更新される。ｎ＝１２、ｊ＝２、ｍ＝１の場合に、カウンタ値は、０〜２０４７の範囲となる。
【０１３８】
加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２j個のカウンタ値（（ｎ−ｍ）ビット）を積算することによって、（ｎ＋ｊ−ｍ）ビットを出力する。
【０１３９】
除算回路１９が、加算回路１０から出力される（ｎ＋ｊ−ｍ）ビットのデータを１／２j-m倍に減衰させることによって、ｎビットのデータを出力する。
【０１４０】
ｎ＝１２、ｊ＝２、ｍ＝１のときには、除算回路１９は、１３ビットのデータを１／２倍に減衰させることによって、１２ビットのデータが出力される。Ｓ／Ｎ比は、√２j倍となる。本実施の形態では、出力ビット数は、ｎビットを維持するが、積算回数と同じだけ、カウンタ値の範囲およびランプ信号ＲＡＭＰの振幅が低減されないので、フレームレートが下がる可能性がある。
【０１４１】
［比較］
図１６は、参考例２、第３、第５、第７および第８の実施形態の特性を表わす図である。
【０１４２】
図１６では、カウンタのビット数、加算回路における積算回数、後段ゲイン、コラムＡＤＣから出力されるデジタルデータのビット数、Ｓ／Ｎ比、フレームレートが示さている。ｋ＜ｍ、ｊ＞ｍである。参考例２、第５の実施形態では、加算回路の後段のデジタル増幅回路によって、ゲインが増加し、第７、第８の実施形態では、加算回路の後段の除算回路によって、ゲインが減少する。
【０１４３】
図１６に示すように、第７の実施形態では、出力されるビット数が減少し、第８の実施形態では、フレームレートが維持できなくなる。これに対して、第３、第５の実施形態では、出力ビット数およびフレームレートが維持されるという利点がある。
【０１４４】
［第９の実施形態］
第３〜第８の実施形態は、積分型ＡＤ変換器を含む固体撮像素子について説明した。アナログ信号を複数回デジタルデータに変換して、積算すことによって、Ｓ／Ｎ比を改善させる方法は、他の種類のＡＤ変換器を含む固体撮像素子にも適用することができる。本実施の形態では、逐次比較型ＡＤ変換器を含む固体撮像素子について説明する。
【０１４５】
図１７は、第９の実施形態の画素１およびコラムＡＤＣ６２２の構成を示す図である。
図１７では、画素アレイ１１３におけるｎ行目の１つの列の画素１が示されている。
【０１４６】
画素１は、第３〜第８の実施形態および参考例２と同様なので、説明を繰り返さない。
コラムＡＤＣ６２２は、電流源２と、ダークレベル保持回路３と、減算器２１と、ＡＤ変換器２０１とを備える。ＡＤ変換器２０１は、逐次型ＡＤ変換器であって、デジタル変換部５５と、ＦＰＮ補正部８と、加算回路１０とを備える。デジタル変換部５５は、ＰＧＡ（Programmable Gain Amplifier）１１と、逐次比較型変換回路１２とを備える。
【０１４７】
電流源２、ダークレベル保持回路３、および減算器２１は、第３〜第８の実施形態および参考例２と同様なので、説明を繰り返さない。
【０１４８】
デジタル変換部５５は、同一の画素１から出力される異なる時刻の２m個の画素信号の各々と、同一の画素１から出力される１個のダークレベルの信号との差分信号を（ｎ−ｍ）ビットのデジタル値に変換する。
【０１４９】
ＰＧＡ１１は、アナログ増幅回路に相当し、逐次比較型変換回路１２の前段に設けられる。ＰＧＡ１１は、減算器２１から出力されるアナログ信号を増幅する。
【０１５０】
逐次比較型変換回路１２は、各変換期間において、ＰＧＡ１１から出力されるアナログ信号をサンプリングして、比較信号とを比較する。逐次比較型変換回路１２は、比較信号を１ビットごとに逐次比較させながら、（ｎ−ｍ）回の比較動作を実行することによって、（ｎ−ｍ）ビットのデジタルデータを出力する。ｍは自然数である。逐次比較型変換回路１２は、２m個の変換期間のそれぞれにおいて、（ｎ−ｍ）ビットのデジタルデータを出力する。
【０１５１】
ＦＰＮ補正部８は、逐次比較型変換回路１２の出力に含まれる固定パターンノイズを除去する。
【０１５２】
加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２m個の（ｎ−ｍ）ビット）を積算することによって、ｎビットを出力する。加算回路１０は、加算部４１と、メモリ４２とを備える。
【０１５３】
図１８は、逐次比較型変換回路１２の構成を表わす図である。
この逐次比較型変換回路１２は、比較器９２と、ＤＡＣ９３と、逐次比較レジスタ９４とを備える。
【０１５４】
サンプルホールド回路７２は、ＰＧＡ１１から出力されるアナログ信号をサンプルして保持する。このアナログ信号は、画素信号とダークレベルの信号との差分値をアナログ増幅した信号である。サンプルホールド回路７２は、各変換期間の最初に、保持しているアナログ信号をリセットして、新たにアナログ信号をサンプリングして保持する。
【０１５５】
逐次比較レジスタ９４は、（ｎ−ｍ）ビットのデジタルデータを保持する。
まず、逐次比較レジスタ９４内の（ｎ−ｍ）ビットのデジタルデータのＭＳＢに「１」がセットされ、他のすべてのビットが「０」にセットされる。
【０１５６】
ＤＡＣ９３が、逐次比較レジスタ９４内の（ｎ−ｍ）ビットのデジタル値をアナログ値に変換する。
【０１５７】
比較器９２が、サンプルホールド回路７２からのアナログ信号の大きさと、ＤＡＣ９３の出力信号の大きさとを比較する。サンプルホールド回路７２からのアナログ信号がＤＡＣ９３の出力信号よりも大きいときには、逐次比較レジスタ９４内の（ｎ−ｍ）ビットのデジタルデータのＭＳＢが「１」に確定される。サンプルホールド回路７２からのアナログ信号がＤＡＣ９３の出力信号と等しいまたは小さいときには、逐次比較レジスタ９４内の（ｎ−ｍ）ビットのデジタルデータのＭＳＢが「０」に確定される。
【０１５８】
逐次比較レジスタ９４内のデジタルデータのビットをＬＳＢまで順番に１ビットずつ上記動作を繰り返すことによって、逐次比較レジスタ９４内の（ｎ−ｍ）ビットのデジタルデータの全ビットが確定し、アナログ信号の変換後のデジタルデータとして出力される。
【０１５９】
図１９は、第９の実施形態のｎ＝１２、ｍ＝１のときの、画素１およびコラムＡＤＣ６２２の動作のタイミングチャートである。
【０１６０】
参考例２と同様に、相関二重サンプリングが行われる。
第１の変換期間において、以下が実行される。
【０１６１】
タイミング生成回路１１２から出力されるタイミング信号ＴＡ１に従って、逐次比較型変換回路１２は、ＰＧＡ１１から出力されるアナログ信号と比較信号とを比較する。比較電圧を１ビットごとに逐次比較させながら、１１回の比較動作を実行することによって、１１ビットのデジタルデータを出力する。
【０１６２】
ＦＰＮ補正部８は、逐次比較型変換回路１２から出力される信号の固定ノイズを除去する。
【０１６３】
加算回路１０は、メモリ４２に保持された初期値０と、ＦＰＮ補正部８から出力された固定ノイズが除去されたカウント値を加算して、メモリ４２に保持する。
【０１６４】
第２の変換期間において、第１の変換期間と同様に、ＰＧＡ１１、および逐次比較型変換回路１２、ＦＰＮ補正部８が動作する。
【０１６５】
加算回路１０は、メモリ４２に保持された前回の１１ビットのデジタル値と、ＦＰＮ補正部８から出力された固定ノイズが除去された１１ビットのデジタル値を加算して、メモリ４２に保持するとともに、メモリ４２から加算された１２ビットのデータが出力される。
【０１６６】
図１９には、参考例３の変換のタイミングも表している。参考例３では、逐次比較型変換回路１２は、１つの変換期間において、比較信号を１ビットごとに逐次比較させながら、１２回の比較動作を実行することによって、１個の１２ビットのデジタルデータを出力する。
【０１６７】
上述の例のように、ｍ＝１のときには、参考例３は１つの変換期間を有するが、本実施の形態は、２つの変換期間を有する。参考例３では、１つの変換期間における比較動作が１２回必要であるが、本実施の形態では、１つの変換期間における比較動作を１１回に減らすことができる。
【０１６８】
本実施の形態では、第３〜第８の実施形態よりも、１画素の読出し時間が長くなるが、読み出し時間に制約の少ない用途において、特に利用価値が高い。たとえば、フレームレートの時間よりも露光時間を長くして、暗い被写体を撮影する場合には、感度とノイズをともに向上できるため、より鮮明な画像を得ることができる。
【０１６９】
［第９の実施形態の変形例］
第９の実施形態では、ＡＤ変換器の構成（デジタル変換部の構成を除く）を第３の実施形態に相当するものとしたが、これに限定するものではなく、第４〜第８の実施形態に相当するものであってもよい。たとえば、ＡＤ変換器の構成が第５の実施形態に相当する場合には、以下のように動作する。
【０１７０】
逐次比較型のデジタル変換部５５は、同一の画素１から出力される異なる時刻の２k個の画素信号の各々と、同一の画素１から出力される１個のダークレベルの信号との差分信号を（ｎ−ｍ）ビットのデジタル値に変換し、加算回路１０が、ＦＰＮ補正部８で固定ノイズが除去された２k個の（ｎ−ｍ）ビットを積算し、デジタル増幅回路が加算回路１０の出力を２m-k倍するものとしてもよい。
【０１７１】
［第１０の実施形態］
図２０は、第１０の実施形態の画素１およびコラムＡＤＣ７２２の構成を示す図である。
【０１７２】
第１０の実施形態のコラムＡＤＣ７２２が、第３の実施形態のコラムＡＤＣ１２２と相違する点は、第１０の実施形態のコラムＡＤＣ７２２に含まれるデジタル変換部５５１は、ＰＧＡ７１を備える点である。
【０１７３】
ＰＧＡ７１は、比較器４の前段に設けられる。ＰＧＡ７１は、減算器２１から出力されるアナログ信号の大きさを１／２mに減衰させる。アナログ信号の比較の対象となるランプ信号ＲＡＭＰの振幅も１／２mに縮小されているので、本実施の形態によれば、低照度だけでなく高照度の画像信号もデジタルデータに適切に変換することができる。
【０１７４】
以上のように、本実施の形態では、ゲインを上げることができないが、第３の実施形態と同様に、ランダムノイズを軽減することができるとともに、Ｓ／Ｎ比を増加させることができる。
【０１７５】
［第１１の実施形態］
本実施の形態のＡＤ変換器は、画素信号とダークレベルの信号との差分を用いる相関二重サンプリングを用いず、画素信号そのものをデジタルデータに変換する。
【０１７６】
図２１は、第１１の実施形態の画素１およびコラムＡＤＣ８２２の構成を示す図である。
【０１７７】
第１１の実施形態のコラムＡＤＣ８２２が、第３の実施形態のコラムＡＤＣ１２２と相違する点は、第１１の実施形態のコラムＡＤＣ８２２が、ダークレベル保持回路３および減算器２１を備えない点である。
【０１７８】
デジタル変換部５１、ＦＰＮ補正部８、および加算回路１０の動作は、第３の実施形態で説明した動作と同様である。デジタル変換部５１に入力される信号が第３の実施形態と相違するだけである。デジタル変換部５１は、画素信号とダークレベルの信号との差分値ではなく、画素信号をデジタルデータに変換する。
【０１７９】
本実施の形態によれば、相関二重サンプリングを用いない場合にでも、読出しノイズを除去できる。
【０１８０】
［第１２の実施形態］
第３〜第１１の実施形態のＡＤ変換器は、同一の画素からの複数個の画素信号と、１個のダークレベルの信号との複数個の差分信号をデジタルデータに変換した。
【０１８１】
これに対して、本実施の形態のＡＤ変換器は、同一の画素からの複数個のダークレベルの信号をデジタルデータに変換し、同一の画素からの複数個の画素信号をデジタルデータに変換し、両者の差分を出力する。
【０１８２】
図２２は、第１２の実施形態の画素１およびコラムＡＤＣ９２２の構成を示す図である。
【０１８３】
第１２の実施形態のコラムＡＤＣ８２２が、第３の実施形態のコラムＡＤＣ１２２と相違する点は、第１２の実施形態のコラムＡＤＣ９２２が、ダークレベル保持回路３および減算器２１を備えず、メモリ８９および減算器８８を備える点である。
【０１８４】
デジタル変換部５１、ＦＰＮ補正部８、および加算回路１０の動作は、第２の実施形態で説明した動作と同様である。デジタル変換部５１に入力される信号が第２の実施形態と相違する。
【０１８５】
デジタル変換部５１は、同一画素１から出力される異なる時刻の２m個のダークレベルの信号の各々を（ｎ−ｍ）ビットのデジタル値に変換して２m個の第１のデジタル値を出力する。デジタル変換部５１は、同一画素１から出力される異なる時刻の２m個の画素信号の各々を（ｎ−ｍ）ビットのデジタル値に変換して２m個の第２のデジタル値を出力する。
【０１８６】
加算回路１０は、変換された２m個の第１のデジタル値を積算してダークレベル変換値を算出して、メモリ８９に記憶させる。加算回路１０は、変換された２m個の第２のデジタル値を積算して画素変換値を算出する。
【０１８７】
減算器８８は、画素変換値からメモリ８９に保持されているダークレベル変換値を減算して、差分値をコラムＡＤＣ９２２の外部へ出力する。
【０１８８】
以上のように、本実施の形態によれば、画素信号だけでなく、ダークレベルの信号についてもランダムノイズを抑制することができる。
【０１８９】
［第１２の実施形態の変形例］
第１２の実施形態では、ＡＤ変換器の構成を第３の実施形態に相当するものとしたが、これに限定するものではなく、第４〜第８の実施形態に相当するものであってもよい。たとえば、ＡＤ変換器の構成が第５の実施形態に相当する場合には、以下のように動作する。
【０１９０】
デジタル変換部５１は、同一画素１から出力される異なる時刻の２m個のダークレベルの信号の各々を（ｎ−ｍ）ビットのデジタル値に変換して２k個の第１のデジタル値を出力する。デジタル変換部５１は、同一画素１から出力される異なる時刻の２k個の画素信号の各々を（ｎ−ｍ）ビットのデジタル値に変換して２m個の第２のデジタル値を出力する。
【０１９１】
加算回路１０は、変換された２k個の第１のデジタル値を積算して第１の加算値を算出する。加算回路１０は、変換された２k個の第２のデジタル値を積算して第２の加算値を算出する。
【０１９２】
デジタル増幅回路が加算回路１０から出力される第１の加算値を２m-k倍することによってダークレベル変換値を算出して、メモリ８９に記憶させる。デジタル増幅回路が加算回路１０から出力される第２の加算値を２m-k倍することによって画素変換値を算出する。
【０１９３】
減算器８８は、画素変換値からメモリ８９に保持されているダークレベル変換値を減算して、差分値をコラムＡＤＣ９２２の外部へ出力する。
【０１９４】
（付記）
本開示には、以下の発明も含まれる。
【０１９５】
（請求項Ａ）
（ｎ＋ｍ−ｊ）ビットを出力するＡＤ変換器であって、
同一箇所から出力され、異なる時刻の２j個のアナログ信号を（ｎ−ｊ）ビットのデジタル値にそれぞれ変換するデジタル変換部と、
前記変換された２j個のデジタル値を積算する加算回路と、
前記加算回路の出力を１／２j-m倍に減衰させる除算回路とを備え、ただし、ｎは１以上の自然数、ｊは２以上かつｎ未満の自然数、ｍは１以上かつｊ未満の自然数である、ＡＤ変換器。
【０１９６】
（請求項Ｂ）
ｎビットを出力するＡＤ変換器であって、
同一箇所から出力され、異なる時刻の２j個のアナログ信号を（ｎ−ｍ）ビットのデジタル値にそれぞれ変換するデジタル変換部と、
前記変換された２j個のデジタル値を積算する加算回路と、
前記加算回路の出力を１／２j-m倍に減衰させる除算回路とを備え、ただし、ｎは１以上の自然数、ｊは２以上かつｎ未満の自然数、ｍは１以上かつｊ未満の自然数である、ＡＤ変換器。
【０１９７】
（請求項Ｃ）
光電変換により信号を出力する複数の画素が行列状に配置された画素アレイと、
前記画素アレイの複数の列にそれぞれ対応して設けられ、前記画素アレイの選択行から読み出された複数画素の電圧信号をそれぞれデジタル信号に変換する複数のコラムＡＤＣとを備え、
前記複数のコラムＡＤＣの各々は、
同一画素から出力される異なる時刻のＰ個の画素信号の各々を（ｎ−ｍ）ビットのデジタル値に変換するデジタル変換部と、
前記変換されたＰ個のデジタル値を積算する加算回路とを含む、固体撮像素子。
【０１９８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９９】
１  画素、２  電流源、３  ダークレベル保持回路、４，９２  比較器、５，１５，２５，３５，４５  ランプ信号生成回路、６  ラッチ回路、７，１７，２７，３７，４７  カウンタ、８  ＦＰ補正部、９  デジタル増幅回路、１０  加算回路、１１，７１  ＰＧＡ、１２  逐次比較型変換回路、１３，１６，５１，５５，１５１，２５１，３５１，４５１，５５１，６０２  デジタル変換部、１４，２０，６０３  加算回路、１８，１９  除算回路、２１，８８  減算器、２２，２２−１〜２２−Ｘ，１２２，２２２，３２２，４２２，５２２，６２２，７２２，８２２，９２２  コラムＡＤＣ、３１  傾きコントローラ、４１  加算器、４２，８９  メモリ、７２  サンプルホールド回路、９３  ＤＡＣ、９４  逐次比較レジスタ、１００  固体撮像素子、１１１  垂直走査回路、１１２  タイミング生成回路、１１３  画素アレイ、１１４  デジタル信号処理器、１１５  コラムＡＤＣユニット、１１６  水平走査回路、１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，２０１，６００，８０４  ＡＤ変換器、ＰＤ  フォトダイオード、ＭＴ  転送トランジスタ、ＭＲ  リセットトランジスタ、ＭＡ  増幅トランジスタ、ＭＳ  選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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