(57)【要約】【課題】耐ヒロック性に優れたＡｌ合金導電膜、薄膜トランジスタ及びＡｌ合金導電膜の製造方法を提供する。【解決手段】本発明の一形態に係るＡｌ合金導電膜は、０．１原子％以上１．５原子％以下のＣｅと、０．１原子％以上２．５原子％以下のＭｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素とを含有する。これにより、膜表面のＰ-Ｖ値（Peak to Valley：最大高低差）が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
０．１原子％以上１．５原子％以下のＣｅと、
０．１原子％以上２．５原子％以下のＭｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素と、を含有する
Ａｌ合金導電膜。
【請求項２】
請求項１に記載のＡｌ合金導電膜であって、
Ｃｅの含有量は、０．２原子％以上１．２原子％以下であり、
Ｍｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素の含有量は、０．３原子％以上２．０原子％以下である
Ａｌ合金導電膜。
【請求項３】
０．１原子％以上１．５原子％以下のＣｅと、
０．１原子％以上２．０原子％以下のＳｉと、を含有する
Ａｌ合金導電膜。
【請求項４】
請求項３に記載のＡｌ合金導電膜であって、
Ｃｅの含有量は、０．２原子％以上１．２原子％以下であり、
Ｓｉの含有量は、０．３原子％以上１．５原子％以下である
Ａｌ合金導電膜。
【請求項５】
０．１原子％以上１．５原子％以下のＣｅと、
０．１原子％以上３．０原子％以下のＣｕ及びＮｉの群より選択される１種の元素と、を含有する
Ａｌ合金導電膜。
【請求項６】
請求項５に記載のＡｌ合金導電膜であって、
Ｃｅの含有量は、０．２原子％以上１．２原子％以下であり、
Ｃｕ及びＮｉの群より選択される１種の元素の含有量は、０．３原子％以上２．５以下である
Ａｌ合金導電膜。
【請求項７】
請求項１〜６のいずれか１つに記載のＡｌ合金導電膜であって、
前記Ａｌ合金導電膜は、曲率半径１ｍｍでの１８０度折り返し変形に対する屈曲耐性を有する
Ａｌ合金導電膜。
【請求項８】
請求項１〜７のいずれか１つに記載のＡｌ合金導電膜で構成された電極を具備する薄膜トランジスタ。
【請求項９】
第１の合金元素である０．１原子％以上１．５原子％以下のＣｅと、第２の合金元素である０．１原子％以上２．５原子％以下のＭｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素とを含有するＡｌ合金のターゲット材料を準備し、
前記ターゲット材料をスパッタリングすることで、Ａｌ合金薄膜を形成する
Ａｌ合金導電膜の製造方法。
【請求項１０】
第１の合金元素として０．１原子％以上１．５原子％以下のＣｅと、第２の合金元素として０．１原子％以上２．０原子％以下のＳｉとを含有するＡｌ合金のターゲット材料を準備し、
前記ターゲット材料をスパッタリングすることで、Ａｌ合金薄膜を形成する
Ａｌ合金導電膜の製造方法。
【請求項１１】
請求項９又は１０に記載のＡｌ合金導電膜の製造方法であって、さらに、
前記Ａｌ合金薄膜を、３５０℃以上４５０℃以下で、３０分以上１８０分以下、アニールする
Ａｌ合金導電膜の製造方法。
【請求項１２】
請求項９又は１０に記載のＡｌ合金導電膜の製造方法であって、さらに、
前記Ａｌ合金薄膜を、５５０℃以上６５０℃以下で、３０秒以上３０分以下、アニールする
Ａｌ合金導電膜の製造方法。
【請求項１３】
請求項９〜１２のいずれか１つに記載のＡｌ合金導電膜の製造方法であって、
前記ターゲット材料を準備する工程は、
アルミニウムに前記第１の合金元素を添加した第１のターゲット構成材料と、アルミニウムに前記第２の合金元素を添加した第２のターゲット構成材料とを作製する工程と、
前記第１のターゲット構成材料と前記第２のターゲット構成材料とを溶解混合することで前記ターゲット材料を作製する工程と、を有する
Ａｌ合金導電膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒロックの発生を抑制することができるＡｌ合金導電膜、薄膜トランジスタ及びＡｌ合金導電膜の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造分野においては、配線材料としてアルミニウム（Ａｌ）又はその合金が広く用いられている。例えば近年、Ａｌ配線は、薄膜トランジスタ（ＴＦＴ）で駆動される液晶表示素子や有機ＥＬ表示素子用の低抵抗配線材料として注目されている。
【０００３】
一方、Ａｌ配線には、ヒロックの発生という問題がある。ヒロックは、薄膜表面に発生する半球状の突起物であり、加熱などにより薄膜に印加される圧縮応力を駆動力として薄膜表面が局所的に塑性変形することで生じるとされる。ヒロックの発生は、ゲート絶縁膜等の層間絶縁膜や配線保護膜を貫通して短絡等の電気的不良を生じさせる。このため、デバイスの信頼性を確保するためには、ヒロックの発生を防ぎ、あるいはその成長を抑える必要がある。
【０００４】
Ａｌ配線のヒロックの発生を抑えるため、例えば特許文献１には、Ａｌ薄膜形成用のスパッタリングターゲットに、Ｙ、Ｌａ、Ｃｅ、Ｎｄ等の所定の元素を所定量添加する技術が開示されている。これらの添加元素は、Ａｌと金属間化合物を形成し、加熱に伴うＡｌ膜のストレス解放過程でＡｌ原子をトラップして、Ａｌ原子の拡散に伴って生じるヒロックの発生を抑制することができるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−５９４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
薄膜トランジスタの製造工程には、活性層の活性化処理あるいは水素化処理を目的として、例えば３５０℃〜６５０℃にまで素子を加熱するアニール処理が含まれる。このため、ゲート電極やこれに接続される配線を低抵抗のＡｌ合金薄膜で形成する場合、アニール処理に対する耐ヒロック性が問題となる。
【０００７】
以上のような事情に鑑み、本発明の目的は、耐ヒロック性に優れたＡｌ合金導電膜、薄膜トランジスタ及びＡｌ合金導電膜の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一形態に係るＡｌ合金導電膜は、０．１原子％以上１．５原子％以下のＣｅと、０．１原子％以上２．５原子％以下のＭｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素とを含有する。
これにより、膜表面のＰ-Ｖ値（Peak to Valley：最大高低差）が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【０００９】
Ｃｅの含有量を０．２原子％以上１．２原子％以下とし、Ｍｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素の含有量を０．３原子％以上２．０原子％以下とすることで、膜表面のＰ-Ｖ値を５０ｎｍ以下、比抵抗を１０μΩｃｍ以下に抑えることができる。
【００１０】
本発明の他の形態に係るＡｌ合金導電膜は、０．１原子％以上１．５原子％以下のＣｅと、０．１原子％以上２．０原子％以下のＳｉとを含有する。
これにより、膜表面のＰ-Ｖ値が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【００１１】
Ｃｅの含有量を０．２原子％以上１．２原子％以下とし、Ｓｉの含有量を０．３原子％以上１．５原子％以下とすることで、膜表面のＰ-Ｖ値を５０ｎｍ以下、比抵抗を１０μΩｃｍ以下に抑えることができる。
【００１２】
本発明のさらに他の形態に係るＡｌ合金導電膜は、０．１原子％以上１．５原子％以下のＣｅと、０．１原子％以上３．０原子％以下のＣｕ及びＮｉの群より選択される１種の元素とを含有する。
これにより、膜表面のＰ-Ｖ値が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【００１３】
Ｃｅの含有量を０．２原子％以上１．２原子％以下とし、Ｃｕ及びＮｉの群より選択される１種の元素の含有量を０．３原子％以上２．５以下とすることで、膜表面のＰ-Ｖ値を５０ｎｍ以下、比抵抗を１０μΩｃｍ以下に抑えることができる。
【００１４】
前記Ａｌ合金導電膜は、曲率半径１ｍｍでの１８０度折り返し変形に対する屈曲耐性を有する。これにより、折り曲げ又は折り畳みが可能なデバイスにも柔軟に対応することができる。
【００１５】
本発明の一形態に係る薄膜トランジスタは、上記構成のＡｌ導電薄膜で構成された電極を具備する。
上記電極は、ゲート電極でもよいし、ソース／ドレイン電極であってもよい。これにより、ゲート電極の低抵抗化と耐熱性の向上（耐ヒロック性）を図ることができるとともに、当該薄膜トランジスタで駆動される表示デバイスの屈曲耐性を向上させることができる。
【００１６】
本発明の一形態に係るＡｌ導電膜の製造方法は、第１の合金元素である０．１原子％以上１．５原子％以下のＣｅと、第２の合金元素である０．１原子％以上２．５原子％以下のＭｏ、Ｎｂ、Ｔａ、Ｔｉ及びＷの群より選択される１種の元素とを含有するＡｌ合金のターゲット材料を準備することを含む。
上記ターゲット材料をスパッタリングすることで、Ａｌ合金薄膜が形成される。
【００１７】
本発明の他の形態に係るＡｌ導電膜の製造方法は、第１の合金元素として０．１原子％以上１．５原子％以下のＣｅと、第２の合金元素として０．１原子％以上２．０原子％以下のＳｉとを含有するＡｌ合金のターゲット材料を準備することを含む。
上記ターゲット材料をスパッタリングすることで、Ａｌ合金薄膜が形成される。
【００１８】
上記Ａｌ合金薄膜は、３５０℃以上４５０℃以下で、３０分以上１８０分以下、アニールすることで、膜表面のＰ-Ｖ値を１００ｎｍ以下に、比抵抗を１５μΩｃｍ以下に抑えることができる。
【００１９】
上記Ａｌ合金薄膜は、５５０℃以上６５０℃以下で、３０秒以上３０分以下、アニールすることで、膜表面のＰ-Ｖ値を５０ｎｍ以下、比抵抗を１０μΩｃｍ以下に抑えることができる。
【００２０】
上記ターゲット材料の準備する工程は、
アルミニウムに上記第１の合金元素を添加した第１のターゲット構成材料と、アルミニウムに上記第２の合金元素を添加した第２のターゲット構成材料とを作製する工程と、
上記第１のターゲット構成材料と上記第２のターゲット構成材料とを溶解混合することで上記ターゲット材料を作製する工程と、を有してもよい。
【発明の効果】
【００２１】
以上述べたように、本発明によれば、耐ヒロック性に優れたＡｌ合金導電膜を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係るＡｌ合金導電膜を有する薄膜トランジスタの概略断面図である。
【図２】上記薄膜トランジスタの他の構成例を示す概略断面図である。
【図３】ＡｌＣｅ合金薄膜におけるヒロックの発生防止メカニズムを説明する模式図である。
【図４】上記Ａｌ合金導電膜におけるヒロックの発生防止メカニズムを説明する模式図である。
【図５】本発明の他の実施形態に係るＡｌ合金導電膜におけるヒロックの発生防止メカニズムを説明する模式図である。
【図６】本発明の実施例１に係るＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図７】本発明の実施例１に係るＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【図８】本発明の実施例１に係る他のＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図９】本発明の実施例１に係る他のＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【図１０】本発明の実施例２に係るＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図１１】本発明の実施例２に係るＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【図１２】本発明の実施例２に係る他のＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図１３】本発明の実施例２に係る他のＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【図１４】本発明の実施例３に係るＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図１５】本発明の実施例３に係るＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【図１６】本発明の実施例３に係る他のＡｌ合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
【図１７】本発明の実施例３に係る他のＡｌ合金導電膜の膜表面のＰ-Ｖ値と各合金元素組成との関係を示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２４】
＜第１の実施形態＞
図１及び図２は、本発明の一実施形態に係るＡｌ合金導電膜を有する薄膜トランジスタの概略断面図である。
【００２５】
図１に示す薄膜トランジスタ１は、トップゲート型の薄膜トランジスタであって、ガラス基板１０上に活性層１１、ゲート絶縁膜１２、ゲート電極１３及び保護層１５を順に積層することで形成される。
活性層１１は、例えば、ＬＴＰＳ（low temperature poly-silicon）で構成される。ソース領域１４Ｓ及びドレイン領域１４Ｄは、それぞれ、ソース電極１６Ｓ及びドレイン電極１５Ｄを介して外部へ引き出される。
【００２６】
図２に示す薄膜トランジスタ２は、ボトムゲート型の薄膜トランジスタであって、ガラス基板２０上にゲート電極２３、ゲート絶縁膜２２、活性層２１、ソース電極２６Ｓ及びソース電極２６Ｄが順に積層されることで形成される。
活性層２１は、例えば、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系酸化物半導体材料で構成される。
【００２７】
ゲート電極１３，２３は、Ａｌ合金導電膜１０１で構成される。本実施形態においてＡｌ合金導電膜１０１は、第１の合金元素としてのＣｅ（セリウム）と、第２の合金元素としてのＭｏ（モリブデン）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｔｉ（チタン）及びＷ（タングステン）の群より選択される１種の元素とを含有し、残部がＡｌ（アルミニウム）及び不可避元素であるＡｌ合金で構成される。
【００２８】
第１の合金元素の含有量は、０．１原子％以上１．５原子％以下であり、第２の合金元素の含有量は、０．１原子％以上２．５原子％以下である。これにより、膜表面のＰ-Ｖ値（Peak to Valley：最大高低差）が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【００２９】
ゲート電極１３，２３は、Ａｌ合金導電膜１０１をスパッタリング法で成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、ＤＣスパッタ、パルスＤＣスパッタ等が適用可能である。Ａｌ合金導電膜１０１のパターニング方法も特に限定されず、ウェットエッチング、ドライエッチングのいずれであってもよい。
【００３０】
スパッタリングターゲットとしては、第１の合金元素であるＣｅと、第２の合金元素であるＭｏ，Ｎｂ，Ｔａ，Ｔｉ及びＷのいずれか１つとを含有するＡｌ合金のターゲット材料が用いられる。第１の合金元素の含有量は、典型的には、０．１原子％以上１．５原子％以下であり、第２の合金元素の含有量は、典型的には、０．１原子％以上２．５原子％以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のＡｌ合金導電膜１０１（ゲート電極１３，２３）を形成することができる。
【００３１】
上記ターゲット材料は、例えば、Ａｌに第１の合金元素（Ｃｅ）を添加した第１のターゲット構成材料と、Ａｌに第２の合金元素（Ｍｏ，Ｎｂ，Ｔａ，Ｔｉ又はＷ）を添加した第２のターゲット構成材料とを作製した後、第１及び第２のターゲット構成材料を溶解混合することで作製される。第１及び第２の合金元素を一時にアルミニウムに添加する場合と比較して、第１の合金元素と第２の合金元素とをＡｌ合金インゴット中に均一に分散させることができる。得られたＡｌ合金インゴットに対して所定の厚み及び形状に鍛造・圧延・プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。
【００３２】
Ａｌ合金導電膜１０１の厚みは特に限定されず、例えば、１００ｎｍ以上６００ｎｍ以下、好ましくは、２００ｎｍ以上４００ｎｍ以下である。１００ｎｍ未満の厚みでは、ゲート電極１３，２３の低抵抗化が困難になる。６００ｎｍを超える厚みでは、薄膜トランジスタ１，２の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Ａｌ合金導電膜１０１の厚みは６００ｎｍ以下が好ましい。
【００３３】
薄膜トランジスタの製造工程には、活性層の熱処理（アニール）が含まれる。熱処理の目的は活性層の構成に応じて異なり、例えば、薄膜トランジスタ１の活性層１１においては、ソース領域１４Ｓ及びドレイン領域１４Ｄの形成に際して注入されたイオンの活性化を目的とし、薄膜トランジスタ２の活性層２１においては、活性層２１の活性化処理あるいは水素化処理を目的とする。アニール条件もそれぞれで異なり、例えば、前者にあっては５５０℃〜６５０℃で３０秒〜３０分、後者にあっては３５０℃〜４５０℃で３０分〜１８０分である。アニール雰囲気を構成するガスは特に限定されない。
【００３４】
アニール処理中、ゲート電極１３，２３を構成するＡｌ合金導電膜１０１においては、加熱により粒子サイズが大径化し、これに伴う面内の圧縮応力を受ける。純Ａｌ薄膜等においては、上記圧縮応力を駆動力として薄膜表面を隆起させるヒロックの発生が懸念されるが、本実施形態のＡｌ合金導電膜１０１においては、それぞれ上述した所定量の第１及び第２の合金元素を含有するため、ヒロックの発生が効果的に抑えられる。
【００３５】
Ａｌ合金導電膜１０１におけるヒロックの発生防止メカニズムを図３及び図４を参照して説明する。ここでは、第２の合金元素がＭｏである場合を例に挙げて説明する。
【００３６】
Ａｌ−Ｃｅ合金導電膜の場合では、合金元素であるＣｅは母材であるＡｌと金属間化合物を形成する。図３に示すようにＡｌ−Ｃｅ金属間化合物は、成膜直後（As deposition）はＡｌ結晶粒内に分布しているが、アニール処理中にＡｌ結晶粒界に析出してＡｌ結晶粒の成長を抑制するピンニング効果を発現させる。ところが、粒界に析出するＡｌ−Ｃｅ金属間化合物の量が少ないため、Ａｌ結晶粒の成長抑制効果が低く、したがってヒロックの発生を効果的に抑えることがむずかしい。
【００３７】
一方、Ｃｅの含有量を多くして結晶粒界に析出するＡｌ−Ｃｅ金属間化合物の量を増やすことも可能である。しかし、Ｃｅの含有量が所定量（例えば１．５原子％）を超えると、エッチング残渣が発生しやすくなる傾向にあるため、所望とするエッチング特性が得られにくくなる。
【００３８】
本実施形態のＡｌ合金導電膜１０１は、第２の合金元素として、Ｍｏを含有する。Ｍｏは、Ｃｅと同様に、母材であるＡｌと金属間化合物を形成する。図４に示すように、Ａｌ−Ｍｏ金属間化合物は、Ａｌ−Ｃｅ金属間化合物と同様に、成膜直後はＡｌ結晶粒内に分布しているが、アニール処理中にＡｌ結晶粒界に析出してＡｌ結晶粒の成長を阻害するようにはたらく。これにより、Ａｌ結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。
【００３９】
上記効果を得るためには、第２の合金元素の含有量は、０．１原子％以上であることが好ましい。これにより、膜表面のＰ-Ｖ値を１００ｎｍ以下に抑えることができる。また、第２の合金元素の含有量が多いほど、Ａｌ合金導電膜の比抵抗は増加する傾向にある。Ａｌ合金導電膜１０１の比抵抗を１５μΩｃｍ以下に抑えるためには、第２の合金元素の含有量は、２．５原子％以下であることが好ましい。
【００４０】
さらに好適には、第１の合金元素であるＣｅの含有量は、０．２原子％以上１．２原子％以下であり、第２の合金元素の添加量は、０．３原子％以上２．０原子％以下である。これにより、膜表面のＰ-Ｖ値が５０ｎｍ以下であり、比抵抗が１０μΩｃｍ以下であるＡｌ合金導電膜１０１を安定して得ることができる。
【００４１】
本実施形態によれば、ゲート電極１３，２３が上記構成のＡｌ合金導電膜１０１で構成されているため、ゲート電極１３，２３の低抵抗化を図りつつ、耐熱性（耐ヒロック性）を向上させることができる。これにより、薄膜トランジスタ１，２の消費電力の低減と信頼性の向上を図ることができる。
【００４２】
一方、薄膜トランジスタ（ＴＦＴ）のゲート電極には、一般的に、Ｍｏ（モリブデン）又はその合金が広く用いられている。しかし近年、ＴＦＴは薄型化だけでなく、曲面形状のディスプレイや折り曲げ又は折り畳み可能なディスプレイの開発が進められており、従来のＭｏゲート電極では、この種のディスプレイに対応することが困難であった。
【００４３】
本実施形態のＡｌ合金導電膜１０１は、Ｍｏ合金薄膜と比較して屈曲耐性が高く、折り曲げ又は折り畳みにも柔軟に対応することができることが確認された。
本発明者らの実験によれば、上記構成のＡｌ合金導電薄膜を厚み１０μｍのプラスチックフィルム基板上に成膜し、曲率半径１ｍｍで１８０度折り返したところ、膜の割れやクラックの発生は確認されなかった。
このようなＡｌ合金導電膜１０１でゲート電極１３，２３が構成された本実施形態の薄膜トランジスタ１，２によれば、従来のフラット型の表示デバイスだけでなく、周縁部が湾曲したカーブ（Curved）型の表示デバイスや円弧状に折り曲げられたベンダブル（Bendable）型の表示デバイス、さらには１８０度折り畳み可能なフォルダブル（Foldable）型の表示デバイスにも適用することができる。
【００４４】
＜第２の実施形態＞
続いて、本発明の第２の実施形態について説明する。以下、第１の実施形態と異なる構成について主に説明し、第１の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
【００４５】
本実施形態では、図１及び図２に示すように、薄膜トランジスタ１，２のゲート電極１３，２３がＡｌ合金導電膜１０２で構成されている点で、第１の実施形態と相違する。
【００４６】
本実施形態のＡｌ合金導電膜１０２は、第１の合金元素としてのＣｅ（セリウム）と、第２の合金元素としてのＳｉ（ケイ素）とを含有し、残部がＡｌ（アルミニウム）及び不可避元素であるＡｌ合金で構成される。
【００４７】
第１の合金元素であるＣｅの含有量は、０．１原子％以上１．５原子％以下であり、第２の合金元素であるＳｉの含有量は、０．１原子％以上２．０原子％以下である。これにより、膜表面のＰ-Ｖ値（Peak to Valley：最大高低差）が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【００４８】
ゲート電極１３，２３は、Ａｌ合金導電膜１０２をスパッタリング法で成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、ＤＣスパッタ、パルスＤＣスパッタ等が適用可能である。Ａｌ合金導電膜１０２のパターニング方法も特に限定されず、ウェットエッチング、ドライエッチングのいずれであってもよい。
【００４９】
スパッタリングターゲットとしては、第１の合金元素であるＣｅと、第２の合金元素であるＳｉとを含有するＡｌ合金のターゲット材料が用いられる。第１の合金元素の含有量は、典型的には、０．１原子％以上１．５原子％以下であり、第２の合金元素の含有量は、典型的には、０．１原子％以上２．０原子％以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のＡｌ合金導電膜１０２（ゲート電極１３，２３）を形成することができる。
【００５０】
上記ターゲット材料は、例えば、Ａｌに第１の合金元素（Ｃｅ）を添加した第１のターゲット構成材料と、Ａｌに第２の合金元素（Ｓｉ）を添加した第２のターゲット構成材料とを作製した後、第１及び第２のターゲット構成材料を溶解混合することで作製される。第１及び第２の合金元素を一時にアルミニウムに添加する場合と比較して、第１の合金元素と第２の合金元素とをＡｌ合金インゴット中に均一に分散させることができる。得られたＡｌ合金インゴットに対して所定の厚み及び形状に鍛造・圧延・プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。
【００５１】
Ａｌ合金導電膜１０２の厚みは特に限定されず、例えば、１００ｎｍ以上６００ｎｍ以下、好ましくは、２００ｎｍ以上４００ｎｍ以下である。１００ｎｍ未満の厚みでは、ゲート電極１３，２３の低抵抗化が困難になる。６００ｎｍを超える厚みでは、薄膜トランジスタ１，２の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Ａｌ合金導電膜１０２の厚みは６００ｎｍ以下が好ましい。
【００５２】
本実施形態のＡｌ合金導電膜１０２は、第１の実施形態と同様に、活性層１１，２１の熱処理に対する耐ヒロック性を有する。Ａｌ合金導電膜１０２におけるヒロックの発生防止メカニズムについて図５を参照して説明する。
【００５３】
本実施形態のＡｌ合金導電膜１０２は、第１の合金元素としてのＣｅと、第２の合金元素としてのＳｉとを含有する。Ｃｅは母材であるＡｌと金属間化合物を形成し、ＳｉはＡｌと金属間化合物を形成しない。Ａｌ−Ｃｅ金属間化合物及びＳｉは、成膜直後はＡｌ結晶粒内に分布しているが（図５Ａ参照）、アニール処理中にＡｌ結晶粒界に析出してＡｌ結晶粒の成長を阻害するようにはたらく（図５Ｂ，Ｃ参照）。これにより、Ａｌ結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。
【００５４】
上記効果を得るためには、第２の合金元素の含有量は、０．１原子％以上であることが好ましい。これにより、膜表面のＰ-Ｖ値を１００ｎｍ以下に抑えることができる。また、第２の合金元素の含有量が多いほど、Ａｌ合金導電膜の比抵抗は増加する傾向にある。Ａｌ合金導電膜１０２の比抵抗を１５μΩｃｍ以下に抑えるためには、第２の合金元素の含有量は、２．０原子％以下であることが好ましい。
【００５５】
さらに好適には、第１の合金元素であるＣｅの含有量は、０．２原子％以上１．２原子％以下であり、第２の合金元素の添加量は、０．３原子％以上１．５原子％以下である。これにより、膜表面のＰ-Ｖ値が５０ｎｍ以下であり、比抵抗が１０μΩｃｍ以下であるＡｌ合金導電膜１０２を安定して得ることができる。
【００５６】
本実施形態においても、第１の実施形態と同様の作用効果を得ることができ、低抵抗かつ耐ヒロック性に優れたＡｌ合金導電膜を得ることができる。また、このようなＡｌ合金導電膜をゲート電極に備えた薄膜トランジスタによれば、消費電力の低減と信頼性の向上を図ることができるとともに、耐屈曲性に優れた表示デバイスを構成することができる。
【００５７】
＜第３の実施形態＞
続いて、本発明の第３の実施形態について説明する。以下、第１の実施形態と異なる構成について主に説明し、第１の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
【００５８】
本実施形態では、図１及び図２に示すように、薄膜トランジスタ１，２のゲート電極１３，２３がＡｌ合金導電膜１０３で構成されている点で、第１の実施形態と相違する。
【００５９】
本実施形態のＡｌ合金導電膜１０３は、第１の合金元素としてのＣｅ（セリウム）と、第２の合金元素としてのＣｕ（銅）及びＮｉ（ニッケル）の群より選択される１種の元素とを含有し、残部がＡｌ（アルミニウム）及び不可避元素であるＡｌ合金で構成される。
【００６０】
第１の合金元素であるＣｅの含有量は、０．１原子％以上１．５原子％以下であり、第２の合金元素であるＣｕ又はＮｉの含有量は、０．１原子％以上３．０原子％以下である。これにより、膜表面のＰ-Ｖ値（Peak to Valley：最大高低差）が１００ｎｍ以下であり、比抵抗が１５μΩｃｍ以下であるＡｌ合金導電膜を得ることができる。
【００６１】
ゲート電極１３，２３は、Ａｌ合金導電膜１０３をスパッタリング法で成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、ＤＣスパッタ、パルスＤＣスパッタ等が適用可能である。Ａｌ合金導電膜１０３のパターニング方法も特に限定されず、ウェットエッチング、ドライエッチングのいずれであってもよい。
【００６２】
スパッタリングターゲットとしては、第１の合金元素であるＣｅと、第２の合金元素であるＣｕ又はＮｉとを含有するＡｌ合金のターゲット材料が用いられる。第１の合金元素の含有量は、典型的には、０．１原子％以上１．５原子％以下であり、第２の合金元素の含有量は、典型的には、０．１原子％以上３．０原子％以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のＡｌ合金導電膜１０３（ゲート電極１３，２３）を形成することができる。
【００６３】
上記ターゲット材料は、例えば、Ａｌに第１の合金元素（Ｃｅ）を添加した第１のターゲット構成材料と、Ａｌに第２の合金元素（Ｃｕ又はＮｉ）を添加した第２のターゲット構成材料とを作製した後、第１及び第２のターゲット構成材料を溶解混合することで作製される。第１及び第２の合金元素を一時にアルミニウムに添加する場合と比較して、第１の合金元素と第２の合金元素とをＡｌ合金インゴット中に均一に分散させることができる。得られたＡｌ合金インゴットに対して所定の厚み及び形状に鍛造・圧延・プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。
【００６４】
Ａｌ合金導電膜１０３の厚みは特に限定されず、例えば、１００ｎｍ以上６００ｎｍ以下、好ましくは、２００ｎｍ以上４００ｎｍ以下である。１００ｎｍ未満の厚みでは、ゲート電極１３，２３の低抵抗化が困難になる。６００ｎｍを超える厚みでは、薄膜トランジスタ１，２の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Ａｌ合金導電膜１０３の厚みは６００ｎｍ以下が好ましい。
【００６５】
本実施形態のＡｌ合金導電膜１０３は、第１の実施形態と同様に、活性層１１，２１の熱処理に対する耐ヒロック性を有する。ヒロックの発生防止メカニズムについては第１の実施形態と同様であり、第１の合金元素（Ｃｅ）とＡｌとの金属間化合物と、第２の合金元素（Ｃｕ又はＮｉ）とＡｌとの金属間化合物がアニール中にＡｌ結晶粒界に析出して、Ａｌ結晶粒の成長を阻害するようにはたらく。これにより、Ａｌ結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。
【００６６】
上記効果を得るためには、第２の合金元素の含有量は、０．１原子％以上であることが好ましい。これにより、膜表面のＰ-Ｖ値を１００ｎｍ以下に抑えることができる。また、第２の合金元素の含有量が多いほど、Ａｌ合金導電膜の比抵抗は増加する傾向にある。Ａｌ合金導電膜１０３の比抵抗を１５μΩｃｍ以下に抑えるためには、第２の合金元素の含有量は、３．０原子％以下であることが好ましい。
【００６７】
さらに好適には、第１の合金元素であるＣｅの含有量は、０．２原子％以上１．２原子％以下であり、第２の合金元素の添加量は、０．３原子％以上２．５原子％以下である。これにより、膜表面のＰ-Ｖ値が５０ｎｍ以下であり、比抵抗が１０μΩｃｍ以下であるＡｌ合金導電膜１０３を安定して得ることができる。
【００６８】
本実施形態においても、第１の実施形態と同様の作用効果を得ることができ、低抵抗かつ耐ヒロック性に優れたＡｌ合金導電膜を得ることができる。また、このようなＡｌ合金導電膜をゲート電極に備えた薄膜トランジスタによれば、消費電力の低減と信頼性の向上を図ることができるとともに、耐屈曲性に優れた表示デバイスを構成することができる。
【実施例】
【００６９】
続いて、本発明の実施例について説明するが、もちろん本発明は以下の実施例に限定されない。
【００７０】
［実施例１］
（実施例１−１）
Ｃｅ及びＭｏをそれぞれ所定量含有するスパッタリングターゲットを作製し、以下の条件で、ガラス基板上に、Ｃｅを０．１原子％、Ｍｏを０．１原子％含有する厚み２００ｎｍのＡｌ合金導電膜を作製した。
【００７１】
〔スパッタ条件〕
・スパッタ装置：株式会社アルバック製ＤＣスパッタ装置「ＳＭＥ−２００」
・ターゲットサイズ：４インチ
・基板サイズ：１５０ｍｍ×１５０ｍｍ
・ＤＣパワー：４１０Ｗ
・成膜圧力：０．３Ｐａ（Ａｒ）
・基板温度：室温
【００７２】
作製されたＡｌ合金導電膜を以下の条件Ａ，Ｂでアニールし、条件Ａでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と、条件Ｂでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値をそれぞれ測定した。
【００７３】
〔アニール条件〕
・アニール装置：アドバンス理工株式会社製赤外線ランプ加熱装置「ＲＴＰ−６」
・アニール雰囲気：窒素
・アニール条件Ａ：４００℃、６０分
・アニール条件Ｂ：５７０℃、１００秒
【００７４】
比抵抗については、三菱ケミカルアナリテック社製抵抗率計「Loresta」でＡｌ合金導電膜のシート抵抗を測定し、その値と膜厚との積を比抵抗値とした。
Ｐ-Ｖ値については、エスアイアイナノテクノロジー株式会社製走査型プローブ顕微鏡でＡｌ合金導電膜の表面段差を測定し、その値の最大値をＰ−Ｖ値とした。
【００７５】
一方、作製されたＡｌ合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の２段階で評価した。
【００７６】
〔エッチング条件〕
・エッチング装置：株式会社アルバック製ＩＣＰドライエッチング装置「ＮＥ−９５０」
・エッチングガス（流量）：Ｃｌ２／Ａｒ（５０ｓｃｃｍ／２０ｓｃｃｍ）
・プロセス圧力：１．０Ｐａ
・電極温度：４０℃
・アンテナパワー：４００Ｗ
・基板バイアスパワー：２００Ｗ
【００７７】
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．０μΩｃｍ及び８０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．５μΩｃｍ及び９０．０ｎｍ、ドライエッチング特性は良好であった。
【００７８】
（実施例１−２）
Ｍｏの含有量を１．５原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ８．５μΩｃｍ及び３６．８ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．０μΩｃｍ及び５５．８ｎｍ、ドライエッチング特性は良好であった。
【００７９】
（実施例１−３）
Ｍｏの含有量を２．５原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１３．０μΩｃｍ及び２５．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ８．０μΩｃｍ及び６３．５ｎｍ、ドライエッチング特性は良好であった。
【００８０】
（実施例１−４）
Ｃｅの含有量を０．２原子％、Ｍｏの含有量を０．３原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．５μΩｃｍ及び４９．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．０μΩｃｍ及び５０．０ｎｍ、ドライエッチング特性は良好であった。
【００８１】
（実施例１−５）
Ｃｅの含有量を０．２原子％、Ｍｏの含有量を２．０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び４０．４ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．８μΩｃｍ及び３７．８ｎｍ、ドライエッチング特性は良好であった。
【００８２】
（実施例１−６）
Ｃｅの含有量を０．５原子％、Ｍｏの含有量を１．０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ８．４μΩｃｍ及び２３．４ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．４μΩｃｍ及び３５．４ｎｍ、ドライエッチング特性は良好であった。
【００８３】
（実施例１−７）
Ｃｅの含有量を１．２原子％、Ｍｏの含有量を０．３原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．３μΩｃｍ及び３６．３ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．５μΩｃｍ及び４５．４ｎｍ、ドライエッチング特性は良好であった。
【００８４】
（実施例１−８）
Ｃｅの含有量を１．２原子％、Ｍｏの含有量を２．０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び２５．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び４１．２ｎｍ、ドライエッチング特性は良好であった。
【００８５】
（実施例１−９）
Ｃｅの含有量を１．５原子％、Ｍｏの含有量を０．１原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．０μΩｃｍ及び３０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．７μΩｃｍ及び５８．０ｎｍ、ドライエッチング特性は良好であった。
【００８６】
（実施例１−１０）
Ｃｅの含有量を１．５原子％、Ｍｏの含有量を２．５原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１４．０μΩｃｍ及び４０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１１．８μΩｃｍ及び５０．３ｎｍ、ドライエッチング特性は良好であった。
【００８７】
（比較例１−１）
Ｃｅ及びＭｏの含有量をいずれも０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．３μΩｃｍ及び３０１．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．３μΩｃｍ及び３７１．０ｎｍ、ドライエッチング特性は良好であった。
【００８８】
（比較例１−２）
Ｃｅの含有量を０．６原子％、Ｍｏの含有量を０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．６μΩｃｍ及び６０．７ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．５μΩｃｍ及び８９．７ｎｍ、ドライエッチング特性は良好であった。
【００８９】
（比較例１−３）
Ｃｅの含有量を２原子％、Ｍｏの含有量を０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．１μΩｃｍ及び４２．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．９μΩｃｍ及び４７．０ｎｍ、ドライエッチング特性は不良であった。
【００９０】
（比較例１−４）
Ｃｅの含有量を０原子％、Ｍｏの含有量を２．３原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１２．８μΩｃｍ及び１４０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．０μΩｃｍ及び１３８．４ｎｍ、ドライエッチング特性は良好であった。
【００９１】
（比較例１−５）
Ｃｅの含有量を０原子％、Ｍｏの含有量を３．０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ２５．０μΩｃｍ及び１００．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ２１．０μΩｃｍ及び１１０．０ｎｍ、ドライエッチング特性は良好であった。
【００９２】
（比較例１−６）
Ｃｅの含有量を２．０原子％、Ｍｏの含有量を２．３原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１５．０μΩｃｍ及び３１．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１４．０μΩｃｍ及び４１．２ｎｍ、ドライエッチング特性は不良であった。
【００９３】
（比較例１−７）
Ｃｅの含有量を２．０原子％、Ｍｏの含有量を３．０原子％とした以外は上述の実施例１−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ２０．０μΩｃｍ及び２７．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１６．０μΩｃｍ及び３５．１ｎｍ、ドライエッチング特性は不良であった。
【００９４】
実施例１−１〜１０及び比較例１−１〜７の結果を表１にまとめて示す。
【００９５】
【表１】
2019077917.tif 000003
【００９６】
図６及び図７は、条件Ａでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
図８及び図９は、条件Ｂでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はＣｅの含有量（原子％）、縦軸はＭｏの含有量（原子％）であり、上記比抵抗値及びＰ-Ｖ値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。
【００９７】
図６〜図９に示すように、Ｃｅの含有量を０．１原子％以上１．５原子％以下、Ｍｏの含有量を０．１原子％以上２．５原子％以下とすることにより、比抵抗値が１４μΩｃｍ以下であり、Ｐ-Ｖ値が９０ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例１−１〜１０）。
特に、Ｃｅの含有量を０．２原子％以上１．２原子％以下、Ｍｏの含有量を０．３原子％以上２．０原子％以下とすることにより、比抵抗値が１０μΩｃｍ以下であり、Ｐ-Ｖ値が５０ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例１−４〜８）。
【００９８】
Ｃｅの含有量が０．１原子％未満の場合、Ｐ-Ｖ値が１００ｎｍを超え、ヒロックの発生を抑制することができない（比較例１−１，４，５）。Ｃｅの含有量が１．５原子％を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない（比較例１−３，６，７）。
Ｍｏの含有量については、０．１原子％未満（０原子％）の場合ではＰ-Ｖ値の抑制効果がはたらかず（比較例１−１〜３）、２．５原子％を超える場合は比抵抗値を１５μΩｃｍ以下に抑えることができない（比較例１−５，７）。
【００９９】
［実施例２］
（実施例２−１）
Ｃｅ及びＮｂをそれぞれ所定量含有するスパッタリングターゲットを作製し、実施例１と同様の条件で、ガラス基板上に、Ｃｅを０．１原子％、Ｎｂを０．１原子％含有する厚み２００ｎｍのＡｌ合金導電膜を作製した。
作製されたＡｌ合金導電膜を実施例１と同様に条件Ａ，Ｂでアニールし、条件Ａでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と、条件Ｂでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値をそれぞれ測定した。
一方、作製されたＡｌ合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の２段階で評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．２μΩｃｍ及び５２．１ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．８μΩｃｍ及び７５．５ｎｍ、ドライエッチング特性は良好であった。
【０１００】
（実施例２−２）
Ｎｂの含有量を１．５原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．８μΩｃｍ及び３３．４ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．５μΩｃｍ及び５０．６ｎｍ、ドライエッチング特性は良好であった。
【０１０１】
（実施例２−３）
Ｎｂの含有量を２．５原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１４．０μΩｃｍ及び３８．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．０μΩｃｍ及び４８．０ｎｍ、ドライエッチング特性は良好であった。
【０１０２】
（実施例２−４）
Ｃｅの含有量を０．２原子％、Ｎｂの含有量を０．３原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．３μΩｃｍ及び３０．５ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．５μΩｃｍ及び４５．０ｎｍ、ドライエッチング特性は良好であった。
【０１０３】
（実施例２−５）
Ｃｅの含有量を０．２原子％、Ｎｂの含有量を２．０原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１２．０μΩｃｍ及び３８．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．５μΩｃｍ及び４３．０ｎｍ、ドライエッチング特性は良好であった。
【０１０４】
（実施例２−６）
Ｃｅの含有量を０．５原子％、Ｎｂの含有量を１．０原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．１μΩｃｍ及び２２．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．２μΩｃｍ及び５４．０ｎｍ、ドライエッチング特性は良好であった。
【０１０５】
（実施例２−７）
Ｃｅの含有量を１．２原子％、Ｎｂの含有量を０．３原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．８μΩｃｍ及び２６．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．０μΩｃｍ及び４８．０ｎｍ、ドライエッチング特性は良好であった。
【０１０６】
（実施例２−８）
Ｃｅの含有量を１．２原子％、Ｎｂの含有量を２．０原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ９．８μΩｃｍ及び２４．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び２８．０ｎｍ、ドライエッチング特性は良好であった。
【０１０７】
（実施例２−９）
Ｃｅの含有量を１．５原子％、Ｎｂの含有量を０．１原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．０μΩｃｍ及び４５．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．０μΩｃｍ及び６２．０ｎｍ、ドライエッチング特性は良好であった。
【０１０８】
（実施例２−１０）
Ｃｅの含有量を１．５原子％、Ｎｂの含有量を２．５原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１３．０μΩｃｍ及び５０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１１．０μΩｃｍ及び５３．０ｎｍ、ドライエッチング特性は良好であった。
【０１０９】
（比較例２−１）
Ｃｅの含有量を０原子％、Ｎｂの含有量を２．３原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１４．０μΩｃｍ及び１３０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１２．０μΩｃｍ及び１２８．０ｎｍ、ドライエッチング特性は良好であった。
【０１１０】
（比較例２−２）
Ｃｅの含有量を０原子％、Ｎｂの含有量を３．０原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ２５．０μΩｃｍ及び１００．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ２１．０μΩｃｍ及び１１０．０ｎｍ、ドライエッチング特性は良好であった。
【０１１１】
（比較例２−３）
Ｃｅの含有量を２．０原子％、Ｎｂの含有量を２．３原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１６．０μΩｃｍ及び４１．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１４．０μΩｃｍ及び４５．０ｎｍ、ドライエッチング特性は不良であった。
【０１１２】
（比較例２−４）
Ｃｅの含有量を２．０原子％、Ｎｂの含有量を３．０原子％とした以外は上述の実施例２−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１９．０μΩｃｍ及び３５．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１７．０μΩｃｍ及び３０．０ｎｍ、ドライエッチング特性は不良であった。
【０１１３】
実施例２−１〜１０及び比較例２−１〜４の結果を表２にまとめて示す。
【０１１４】
【表２】
2019077917.tif 000004
【０１１５】
図１０及び図１１は、条件Ａでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
図１２及び図１３は、条件Ｂでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はＣｅの含有量（原子％）、縦軸はＮｂの含有量（原子％）であり、上記比抵抗値及びＰ-Ｖ値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。なお、各図には上述した比較例１−１〜３のデータも併せて示されている。
【０１１６】
図１０〜図１３に示すように、Ｃｅの含有量を０．１原子％以上１．５原子％以下、Ｎｂの含有量を０．１原子％以上２．５原子％以下とすることにより、比抵抗値が１１μΩｃｍ以下であり、Ｐ-Ｖ値が７６ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例２−１〜１０）。
特に、Ｃｅの含有量を０．２原子％以上１．２原子％以下、Ｎｂの含有量を０．３原子％以上２．０原子％以下とすることにより、比抵抗値が１０μΩｃｍ以下であり、Ｐ-Ｖ値が５０ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例２−４〜８）。
【０１１７】
Ｃｅの含有量が０．１原子％未満の場合、Ｐ-Ｖ値が１００ｎｍを超え、ヒロックの発生を抑制することができない（比較例２−１，２）。Ｃｅの含有量が１．５原子％を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない（比較例２−３，４）。
Ｎｂの含有量については、０．１原子％未満（０原子％）の場合ではＰ-Ｖ値の抑制効果がはたらかず（比較例１−１〜３参照）、２．５原子％を超える場合は比抵抗値を１５μΩｃｍ以下に抑えることができない（比較例２−４）。
【０１１８】
［実施例３］
（実施例３−１）
Ｃｅ及びＳｉをそれぞれ所定量含有するスパッタリングターゲットを作製し、実施例１と同様の条件で、ガラス基板上に、Ｃｅを０．１原子％、Ｓｉを０．１原子％含有する厚み２００ｎｍのＡｌ合金導電膜を作製した。
作製されたＡｌ合金導電膜を実施例１と同様に条件Ａ，Ｂでアニールし、条件Ａでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と、条件Ｂでアニールした後のＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値をそれぞれ測定した。
一方、作製されたＡｌ合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の２段階で評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．４μΩｃｍ及び５７．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．４μΩｃｍ及び６３．０ｎｍ、ドライエッチング特性は良好であった。
【０１１９】
（実施例３−２）
Ｓｉの含有量を１．５原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．７μΩｃｍ及び５２．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．８μΩｃｍ及び５３．０ｎｍ、ドライエッチング特性は良好であった。
【０１２０】
（実施例３−３）
Ｓｉの含有量を２．０原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．８μΩｃｍ及び５４．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．７μΩｃｍ及び７９．０ｎｍ、ドライエッチング特性は良好であった。
【０１２１】
（実施例３−４）
Ｃｅの含有量を０．２原子％、Ｓｉの含有量を０．３原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．２μΩｃｍ及び４９．２ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．４μΩｃｍ及び５０．０ｎｍ、ドライエッチング特性は良好であった。
【０１２２】
（実施例３−５）
Ｃｅの含有量を０．２原子％、Ｓｉの含有量を１．５原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．２μΩｃｍ及び３９．５ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．１μΩｃｍ及び４２．１ｎｍ、ドライエッチング特性は良好であった。
【０１２３】
（実施例３−６）
Ｃｅの含有量を１．０原子％、Ｓｉの含有量を１．０原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．４μΩｃｍ及び３５．４ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．７μΩｃｍ及び３８．９ｎｍ、ドライエッチング特性は良好であった。
【０１２４】
（実施例３−７）
Ｃｅの含有量を１．２原子％、Ｓｉの含有量を０．３原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．５μΩｃｍ及び４５．９ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．５μΩｃｍ及び３９．１ｎｍ、ドライエッチング特性は良好であった。
【０１２５】
（実施例３−８）
Ｃｅの含有量を１．２原子％、Ｓｉの含有量を１．５原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．１μΩｃｍ及び４９．９ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ４．７μΩｃｍ及び４３．９ｎｍ、ドライエッチング特性は良好であった。
【０１２６】
（実施例３−９）
Ｃｅの含有量を１．５原子％、Ｓｉの含有量を０．１原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．８μΩｃｍ及び５３．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ３．６μΩｃｍ及び５５．０ｎｍ、ドライエッチング特性は良好であった。
【０１２７】
（実施例３−１０）
Ｃｅの含有量を１．５原子％、Ｓｉの含有量を２．０原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ８．２μΩｃｍ及び６５．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．０μΩｃｍ及び９１．０ｎｍ、ドライエッチング特性は良好であった。
【０１２８】
（比較例３−１）
Ｃｅの含有量を０原子％、Ｓｉの含有量を１．５原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．５μΩｃｍ及び２５０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ５．４μΩｃｍ及び３２１．０ｎｍ、ドライエッチング特性は良好であった。
【０１２９】
（比較例３−２）
Ｃｅの含有量を０原子％、Ｓｉの含有量を２．５原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．０μΩｃｍ及び１８０．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ６．７μΩｃｍ及び２１２．０ｎｍ、ドライエッチング特性は良好であった。
【０１３０】
（比較例３−３）
Ｃｅの含有量を２．０原子％、Ｓｉの含有量を２．３原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び１４２．０ｎｍ、アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ７．５μΩｃｍ及び１５０．０ｎｍ、ドライエッチング特性は不良であった。
【０１３１】
（比較例３−４）
Ｃｅの含有量を２．０原子％、Ｓｉの含有量を３．０原子％とした以外は上述の実施例３−１と同様な条件でＡｌ合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のＰ-Ｖ値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Ａにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１２．０μΩｃｍ及び１２２．０ｎｍ、  アニール条件Ｂにおける比抵抗値及び膜表面のＰ-Ｖ値はそれぞれ１０．０μΩｃｍ及び１４０．０ｎｍ、ドライエッチング特性は不良であった。
【０１３２】
実施例３−１〜１０及び比較例３−１〜４の結果を表３にまとめて示す。
【０１３３】
【表３】
2019077917.tif 000005
【０１３４】
図１４及び図１５は、条件Ａでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
図１６及び図１７は、条件Ｂでアニールされた上記各実施例及び比較例に係るＡｌ合金導電膜の比抵抗値及び膜表面のＰ-Ｖ値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はＣｅの含有量（原子％）、縦軸はＳｉの含有量（原子％）であり、上記比抵抗値及びＰ-Ｖ値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。なお、各図には上述した比較例１−１〜３のデータも併せて示されている。
【０１３５】
図１４〜図１７に示すように、Ｃｅの含有量を０．１原子％以上１．５原子％以下、Ｓｉの含有量を０．１原子％以上２．０原子％以下とすることにより、比抵抗値が９μΩｃｍ以下であり、Ｐ-Ｖ値が９１ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例３−１〜１０）。
特に、Ｃｅの含有量を０．２原子％以上１．２原子％以下、Ｓｉの含有量を０．３原子％以上１．５原子％以下とすることにより、比抵抗値が５．２μΩｃｍ以下であり、Ｐ-Ｖ値が５０ｎｍ以下であるＡｌ合金導電膜を得ることができる（実施例３−４〜８）。
【０１３６】
Ｃｅの含有量が０．１原子％未満（０原子％）の場合、Ｐ-Ｖ値が１００ｎｍを超え、ヒロックの発生を抑制することができない（比較例２−１，２）。Ｃｅの含有量が１．５原子％を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない（比較例３−３，４）。
Ｓｉの含有量については、０．１原子％未満（０原子％）の場合ではＰ-Ｖ値の抑制効果がはたらかず（比較例１−１〜３参照）、ヒロックの発生を抑えることができない。
【０１３７】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【０１３８】
例えば以上の実施形態では、薄膜トランジスタのゲート電極を構成するＡｌ合金導電膜を例に挙げて説明したが、勿論これに限られず、薄膜トランジスタのソース／ドレイン電極、あるいはその他の半導体デバイスの各種配線に本発明は適用可能である。
【符号の説明】
【０１３９】
１，２…薄膜トランジスタ
１１，２１…活性層
１３，２３…ゲート電極
１０１，１０２，１０３…Ａｌ合金導電膜
【図１】
2019077917.tif 000006
【図２】
2019077917.tif 000007
【図３】
2019077917.tif 000008
【図４】
2019077917.tif 000009
【図５】
2019077917.tif 000010
【図６】
2019077917.tif 000011
【図７】
2019077917.tif 000012
【図８】
2019077917.tif 000013
【図９】
2019077917.tif 000014
【図１０】
2019077917.tif 000015
【図１１】
2019077917.tif 000016
【図１２】
2019077917.tif 000017
【図１３】
2019077917.tif 000018
【図１４】
2019077917.tif 000019
【図１５】
2019077917.tif 000020
【図１６】
2019077917.tif 000021
【図１７】
2019077917.tif 000022