(57)【要約】      （修正有）【課題】メモリインタフェースのための改善された終端されていないモードを提供する。【解決手段】メモリインタフェース３８０は、プルアップデバイス３１０ａと、プルダウンデバイス３１４ａと（プルアップデバイスは、電力レールＶＤＤＱとデータ回線３２０との間を結合し、プルダウンデバイスは、データ回線と接地ＶＳＳＱとの間を結合する）、データ回線に結合される受信メモリインタフェース３９０がアクティブなオンダイ終端を有する、終端されたデータ伝送モードの間、電力レールに第１の電源電圧を供給するように構成される電源３０４ａと（電源は、オンダイ終端がデータ回線をロードしない、終端されていないデータ伝送モードの間、電力レールに第２の電源電圧を供給するようにさらに構成され、第２の電源電圧は、第１の電源電圧より小さい）、を含む。【選択図】図３
2019012544.tif 000002
【特許請求の範囲】
【請求項１】
システムであって、
受信メモリインタフェースと、
伝送回線を介して前記受信メモリインタフェースと通信状態にある送信メモリインタフェースであって、前記送信メモリインタフェースは、
プルアップデバイスと、
プルダウンデバイスと、ここにおいて、前記プルアップデバイスは、電力レールと前記伝送回線との間を結合し、および  ここにおいて  前記プルダウンデバイスは、前記伝送回線と接地との間を結合する、および
前記データ回線に結合される前記受信メモリインタフェースが接地へのアクティブなオンダイ終端を有する、終端されたデータ伝送モードの間、前記電力レールに第１の電源電圧を供給するように構成される電源と、ここにおいて、前記アクティブなオンダイ終端は前記伝送回線を介して前記送信メモリインタフェースと結合され、および、ここにおいて、前記接地へのアクティブなオンダイ終端は前記受信メモリインタフェースに位置し、および  ここにおいて、前記電源は、前記オンダイ終端が前記伝送回線をロード(load)しない、終端されていないデータ伝送モードの間、前記電力レールに第２の電源電圧を供給するようにさらに構成され、前記第２の電源電圧は、前記第１の電源電圧より小さい、
を備える、システム。
【請求項２】
前記システムは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースを備える、請求項１に記載のシステム。
【請求項３】
前記ＤＲＡＭインタフェースは、低電力第４世代(Low-Power 4th generation)ダブルデータレート（ＬＰＤＤＲ４）ＤＲＡＭインタフェースを備える、請求項２に記載のシステム。
【請求項４】
前記電源は、リニアドロップアウト電圧レギュレータおよびスイッチドモード電源のうちの少なくとも１つを備える、請求項１に記載のシステム。
【請求項５】
前記プルアップデバイスおよびプルダウンデバイスは、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、請求項１に記載のシステム。
【請求項６】
前記オンダイ終端は、前記伝送回線の特性インピーダンスをマッチさせる、請求項１に記載のシステム。
【請求項７】
前記システムは、システムオンチップ（ＳｏＣ）に含まれる、請求項１に記載のシステム。
【請求項８】
前記電源に、前記第１の電源電圧か、または前記第２の電源電圧かのいずれかを供給させるために、前記電源に制御信号を提供するように構成される制御回路をさらに備える、請求項１に記載のシステム。
【請求項９】
システムであって、
受信メモリインタフェースと、
伝送回線を介して前記受信メモリインタフェースと通信状態にある送信メモリインタフェースであって、前記送信メモリインタフェースは、
バイナリ１を送信するための手段と、
バイナリ０を送信するための手段と、ここにおいて、前記バイナリ１を送信するための前記手段は、電力レールと伝送回線との間を結合し、および  ここにおいて  バイナリ０を送信するための前記手段は、前記伝送回線と接地との間を結合する、および
前記伝送回線に結合される前記受信メモリインタフェースが接地へのアクティブなオンダイ終端を有する、終端されたデータ伝送モードの間、前記電力レールに第１の電源電圧を供給するための、ここにおいて、前記アクティブなオンダイ終端は前記伝送回線を介して前記送信メモリインタフェースと結合され、および、ここにおいて、前記接地へのアクティブなオンダイ終端は前記受信メモリインタフェースに位置し、および  前記オンダイ終端が前記伝送回線をロード(load)しない、終端されていないデータ伝送モードの間、前記電力レールに第２の電源電圧を供給するための手段と、前記第２の電源電圧は、前記第１の電源電圧より小さい、
を備える、システム。
【請求項１０】
バイナリ０を送信するための前記手段におけるバイナリ１を送信するための前記手段は、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、請求項９に記載のシステム。
【請求項１１】
前記システムは、システムオンチップ（ＳｏＣ）に含まれる、請求項９に記載のシステム。
【請求項１２】
前記受信メモリインタフェースは、メモリチップに含まれる、請求項９に記載のシステム。
【請求項１３】
前記受信メモリインタフェースの付加的な電源を更に備えること、請求項１記載のシステム。
【請求項１４】
前記受信メモリインタフェースに前記第１の電源電圧を供給するための第２の手段をさらに備える、請求項９記載のシステム。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本願は、２０１５年９月２４日に出願された、米国特許非仮出願第１４／８６３，８９０号の優先権を主張し、全ての適用可能な目的のために、および以下にその全体が完全に説明されるかのように、参照により本明細書に組み込まれる。
【技術分野】
【０００２】
[0001]  本願は、プロセッサデバイスを持つメモリインタフェースに関し、より具体的には、調節可能な電圧および終端（termination）を有するメモリインタフェースに関する。
【背景技術】
【０００３】
[0002]  シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：synchronous dynamic random-access memory）は、スマートフォンおよびタブレットコンピュータのようなモバイル通信およびコンピューティングデバイスにおいて使用されるメモリの一種である。いくつかの実施形態では、ダブルデータレートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ（double data rate SDRAM）またはＤＤＲ）は、メモリのタイプ、およびメモリと通信するための関連するインタフェースを指す。さらに、低電力ＤＤＲ（ＬＰＤＤＲ（low power DDR）または単にＬＰ）、時にモバイルＤＤＲと称される、は、モバイルデバイスがターゲットアプリケーションである状態で、電力消費を低減するように設計されたＤＤＲの類である。様々なデータ速度および電力の要件に対応するいくつかのバージョンのＬＰＤＤＲが存在する。例えば、ＬＰＤＤＲ３（時にＬＰ３とも表示される）およびＬＰＤＤＲ４（時にＬＰ４とも表示される）は、２つの最近のバージョンのＬＰＤＤＲである。ＬＰＤＤＲ４は、増加されたコストおよび／または複雑性という犠牲を払って、ＬＰＤＤＲ３より高速で通信し、より少ない電力を消費するように設計されている。
【０００４】
[0003]  スマートフォンのような現代のモバイルデバイスにおけるトレンドは、電力を節約する一方で同時にますます高まるメモリ転送レートにメモリ設計の焦点を合わせている。システムオンチップ（ＳｏＣ：system on chip）はしばしば、電力を節約するおよび／またはスペース要件を最小化するために、モバイルデバイスで使用される。ＳｏＣは、単一の基板上に埋め込まれた、モデムおよびアプリケーションプロセッサコアのような複数の機能ブロックを指し、モバイルデバイスが複雑で電力集約的なアプリケーション（complex and power intensive application）を実行することを可能にする。単一の基板は時に、ダイと称され、よって複数の機能ブロックは通常単一のダイ上に実装される。
【０００５】
[0004]  現世代の低電力ダブルデータレート（ＬＰＤＤＲ４：low power double data rate）ＤＲＡＭは、そのインタフェースにおいて、プルアップドライバとプルダウンドライバとの両方についてＮ型電界効果トランジスタ（ＮＦＥＴ：n-type Field Effect Transistor）を使用する。さらに、（トランジスタのような）オンダイ終端（ＯＤＴ：on-die termination）デバイスは、受信回線に所望のインピーダンスを与えるためにデータを受信するときスイッチを入れられ得る。このことは、通常、終端されたモードと称される。プルアップおよびプルダウントランジスタは、それらがデータ伝送の間にスイッチを入れられるとき、同様に所望のインピーダンス（例えば、５０オーム）を与えるためにチューニングされる。
【０００６】
[0005]  従来のＬＰＤＤＲ４インタフェースのための電源電圧（ＶＤＤＱ）は概して、約１．１Ｖである。受信ノードにおいてＯＤＴトランジスタがアクティブであるオペレーションの終端された高速モードにおいて、送信デバイスにおけるプルアップトランジスタおよび受信デバイスにおけるＯＤＴトランジスタは、２分の１でプルアップトランジスタのためのソース電圧を分割する電圧分割器を効果的に形成する。アクティブのときのプルアップトランジスタのためのソース電圧は、ソース電圧が最小の５５０ｍＶから最大の８８８ｍＶの間で変わる（平均は約７２０ｍＶである）ように、ＶＤＤＱ−そのしきい値電圧である。今しがた説明されたように形成される電圧分割器のため、受信デバイスは従って、プルアップデバイスがアクティブであるとき、平均でおよそ３５０ｍＶの電圧を受信することとなる。プルダウンデバイスがアクティブであるとき、終端された高速モードのための受信ノードにおける電圧振幅がおよそ３５０ｍＶであるように受信された電圧は接地である。
【０００７】
[0006]  しかしながら、終端されたモードでのアクティブＯＤＴデバイスは、ＤＣ電力を消費する。よって、現在のデータ伝送は、終端された高速モードの帯域幅を要求しない場合、終端されていない低減された速度モードが使用され得る。終端されていないモードでは、ＯＤＴデバイスは、スイッチをオフにされる。受信デバイスが終端されていないモードでオフにされたそのＯＤＴデバイスを有するため、ＤＣ電力の消費はごくわずかである、またはない。しかしながら、電圧振幅は従って、プルアップデバイスのソース電圧（今しがた説明したように５５０ｍｖから８８８ｍｖ）に等しい。終端されていないモードでのＡＣ電力消費が、ＡＣ電力消費が終端されたモードであるもののおよそ４倍であるようにＡＣ電力は電圧振幅の２乗に比例する（proportional to the square of the voltage swing）。
【０００８】
[0007]  したがって、当技術においてはメモリインタフェースのための改善された終端されていないモードに対するニーズがある。
【発明の概要】
【０００９】
[0008]  調節可能な動作電圧（operating voltage）を持つメモリインタフェースが、開示される。一例では、送信および受信メモリインタフェースは、調節可能な電源および選択可能なオンダイ終端抵抗を有する。メモリインタフェースは、データ伝送回線と、調節可能な電源および選択可能なオンダイ終端を同様に有する、別の送信および受信メモリインタフェースとに結合される。メモリインタフェースのうちのいずれか１つは、送信または受信のために使用され得、終端されたまたは終端されていないモードで使用され得る。送信しているメモリインタフェースは、それが終端されたデータ伝送モードであるか、または終端されていないデータ伝送モードであるかどうかに従って、その電圧を調節し得る。
【００１０】
[0009]  一実施形態では、メモリインタフェースは、プルアップデバイスとプルダウンデバイスとを含み、ここにおいて、プルアップデバイスは、電力レールとデータ回線との間を結合し、プルダウンデバイスは、データ回線と接地との間を結合する。メモリインタフェースはまた、データ回線に結合される受信メモリインタフェースがアクティブオンダイ終端を有する、終端されたデータ伝送モードの間、電力レールに第１の電源電圧を供給するように構成される電源を含む。電源は、オンダイ終端がデータ回線をロードしない、終端されていないデータ伝送モードの間、電力レールに第２の電源電圧を供給するようにさらに構成され、第２の電源電圧は、第１の電源電圧より小さい。
【００１１】
[0010]  別の実施形態では、方法は、伝送チャネルおよび受信データインタフェースと通信状態にある送信データインタフェースにおいてデータ信号を送信することを含む。受信データインタフェースは、第１のデータ伝送モードのためにターンオンにされ、第２のデータ伝送モードのためにターンオフにされるように構成されるオンダイ終端抵抗を有する。方法は、データ信号が送信される速度を変更することを含む、第１のデータ伝送モードから第２のデータ伝送モードに変化することと、第１のデータ伝送モードから第２のデータ伝送モードに変化することに応答して、送信データインタフェースの動作電圧を調節することとをさらに含む。
【００１２】
[0011]  さらに別の実施形態では、メモリインタフェースは、バイナリ１を送信するための手段と、バイナリ０を送信するための手段とを含み、ここにおいて、バイナリ１を送信するための手段は、電力レールとデータ回線との間を結合し、バイナリ０を送信するための手段は、データ回線と接地との間を結合する。メモリインタフェースはまた、データ回線に結合される受信メモリインタフェースがアクティブオンダイ終端を有する、終端されたデータ伝送モードの間、電力レールに第１の電源電圧を適用するための手段と、オンダイ終端がデータ回線をロードしない、終端されていないデータ伝送モードの間、電力レールに第２の電源電圧を適用するための手段とを含む。第２の電源電圧は、第１の電源電圧より小さい。
【００１３】
[0012]  さらに別の実施形態では、メモリインタフェース回路は、伝送チャネルを介して第２の送信および受信データインタフェースと通信状態にある第１の送信および受信データインタフェースを含み、ここにおいて、第２の送信および受信データインタフェースは、第１のデータ伝送モードでターンオンにされ、第２のデータ伝送モードでターンオフにされるように構成される選択可能なオンダイ終端抵抗を含む。メモリインタフェース回路はまた、第１の送信および受信データインタフェースと通信状態にあり、第１のデータ伝送モードのために第１の電圧レベルを適用するように、および第２のデータ伝送モードのために第２の電圧レベルを適用するように構成される電源を含み、ここで、第２の電圧レベルは、第１の電圧レベルより低い。
【図面の簡単な説明】
【００１４】
【図１】[0013]  図１は、本開示の実施形態に従う、例示的なＳｏＣダイおよび対応するアーキテクチャを例示する構造図（architectural diagram）である。
【図２】[0014]  図２は、本開示の実施形態に従う、複数のインタフェースを使用するメモリチップと通信状態にある例示的な処理チップを例示する。
【図３】[0015]  図３は、本開示の実施形態に従う、データのための伝送チャネルによって接続されるメモリチップにおけるインタフェース回路の中の処理チップにおけるインタフェース回路を含む、例示的なシステムを例示する。
【図４】[0016]  図４は、本開示の実施形態に従う、終端されたまたは終端されていない伝送モードに基づいて電圧を変更するための例示的な方法を例示する。
【詳細な説明】
【００１５】
[0017]  本明細書において開示されるものは、調節可能な電源およびオンダイ終端コンポーネントを含むメモリインタフェースの実施形態である。メモリインタフェースにおけるＡＣ電力消費を低減するために、上記に説明されたようなＶＤＤＱ供給電圧は、終端されたおよび終端されていないモードにわたってもはや一定に保たれていない。代わりに、ＶＤＤＱレールを制御する電源は、終端されていないモードがアクティブであるとき、ＶＤＤＱ供給電圧を下げるように、および終端されたモードがアクティブであるとき、より高いレベル（例えば、従来の１．１Ｖ）を使用するように構成される。例えば、電源は、ＶＤＤＱレベルを落とすことによって終端されていないモードがアクティブであるというインジケーションに応答するように構成されるスイッチング電源（switching power supply）か、リニアドロップアウトレギュレータ（ＬＤＯ：linear dropout）かのいずれかを含み得る。上記に説明されたように、終端されたモード（終端されたデータ伝送モードとしても知られている）は一般に、ＯＤＴデバイス（例えば、トランジスタ）が受信側においてターンオンにされるデータ伝送モードを指す一方で、終端されていないモード（終端されていないデータ伝送モードとしても知られている）は一般に、ＯＤＴデバイスが受信側においてターンオフにされるデータ伝送モードを指す。
【００１６】
[0018]  本開示の一態様では、終端されていないモードの間のＶＤＤＱは、終端されたモードの間のＶＤＤＱのために使用される２分の１のレベルであり得る。例えば、ＶＤＤＱが終端されたモードの間、およそ１．１Ｖに等しい場合、それは、終端されていないモードの間、電圧振幅が、なおおよそ３５０ｍＶであるようなレベルに落とされ得る。別の実施では、ＶＤＤＱは、終端されたモードから終端されていないモードにスイッチするとき、１．１Ｖからおよそ８８８ｍＶに落ち得る。他の電圧レベルまたは値が、代替の実施において適切であるように採用され得るように、実施形態の範囲は、ＶＳＳＱまたは電力レールにおけるＶＤＤＱのための任意の特定の電圧レベルに限定されず、本実施形態の範囲はまた、電圧振幅についての任意の特定の値に限定されない。実際に、本明細書に提供される電圧値は、例示のためだけであり、様々な実施形態が、本開示で触れられるそれらの例示的な値より低いか、またはそれらより高いかに関わらず、任意の適切な電圧を使用し得ることが理解される。
【００１７】
[0019]  図１は、例示的なシステムオンチップ（ＳＯＣ）１００ダイおよび対応するアーキテクチャを例示する構造図である。ある実施形態では、ＳｏＣダイ１００は、スマートフォン、タブレットコンピュータまたは他のモバイルワイヤレスデバイスで使用される。ＳｏＣダイ１００は、図１に示されるように、マルチコアプロセッサ１１０（時に中央処理装置すなわちＣＰＵと称される）、グラフィックスプロセッサ１２０、モデム１３０、およびメモリ回路要素１４０を含む、いくつかの機能ブロックを含む。図１は、上記機能についてのエリア１１０−１４０の各々を、分離した別々のエリアとして示すＳｏＣダイ１００の論理レイアウトであるが、実際の物理レイアウトは、例えば、１つの機能ブロックの回路要素が別の機能ブロックについての回路要素の間に散在しているような、より複雑な状態であり得る。
【００１８】
[0020]  ある実施形態では、モデム１３０は、ロングタームエボリューション（ＬＴＥ（登録商標）：long term evolution）のような、いくつかの既知のワイヤレス技術または規格のいずれかについてのベースバンド処理を実現する。プロセッサ１１０−１３０は、それら機能ブロックに当てられたＳｏＣダイ１００のエリアを指す。これらのエリアの各々には、指定された機能に関する回路要素がある。メモリ回路要素１４０は、外部メモリにインタフェースするためのインタフェース回路およびメモリコントローラに当てられたＳｏＣダイ１００のエリアを指し得る。外部メモリは、例えば、メモリ回路要素１４０に接続するためのインタフェースと共にパッケージに収容され得る。メモリ回路要素１４０は、ＤＤＲ  ＳＤＲＡＭ、ＤＲＡＭ、またはフラッシュメモリのような、任意のタイプのメモリとインタフェースするように構成されることができる。例示の目的で、本開示は、ＬＰＤＤＲ３およびＬＰＤＤＲ４のようなＤＤＲ  ＳＤＲＡＭに焦点を当てるが、実施形態の範囲は、任意の特定のメモリ技術または規格に限定されない。マルチコアプロセッサ１１０、グラフィックスプロセッサ１２０、およびモデム１３０のうちの少なくとも１つは、メモリ回路要素１４０と通信状態にある。様々なコンポーネント１１０−１４０は、バスのような、任意の形態の既知の接続を介して通信し得る。
【００１９】
[0021]  メモリ回路要素１４０は、１つ以上のメモリチップにデータを送信し、１つ以上のメモリチップからデータを受信する多数のインタフェースを含む。そのような関係は、ＳＯＣとメモリチップとの間の複数のデータ伝送回線を示す図２に関してより詳細に示される。上述のように、各メモリインタフェースは、ターンオンおよびオフにされ得る終端コンポーネント、ならびにインタフェースが終端されたものから終端されていないものへ、およびその逆に変化するときに電圧レベルを変更するように構成される調節可能な電源を含み得る。実施形態の範囲は、任意の特定のＳｏＣアーキテクチャにも、マルチコアシステムにさえも限定されず、ＳｏＣ１００は、例として示される。実際に、様々な実施形態は、処理回路とメモリ回路との間の任意のタイプのインタフェースに適応し得る。
【００２０】
[0022]  図２は、一実施形態に従う、図１のＳｏＣ１００の例示的なアプリケーションの例示である。図２は、ＳｏＣ１００がメモリチップ２２０と通信状態にあるシステム２００を例示する。ＳｏＣ１００は、伝送チャネル２１５にわたってメモリチップ２２０と通信する。
【００２１】
[0023]  この例におけるメモリチップ２２０は、ＳｏＣ１００を持つコンピューティングデバイスで使用するための任意の適切なメモリチップを含む。例は、ＤＤＲ  ＳＤＲＡＭチップを含む。実施形態の範囲は、任意の特定のメモリチップに限定されないが、静的なランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）チップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）チップ、電気的に消去可能なプログラマブル読み取り専用メモリ（フラッシュメモリ）チップ。書き込みオペレーションの間、メモリチップ２２０は、伝送チャネル（データ回線）２１５にわたってＳｏＣ１００からデータを受信し、次にメモリチップ２２０におけるメモリコントローラは、メモリチップのメモリセルにそのデータを記憶する。読み取りオペレーションの間、メモリチップ２２０は、ＳｏＣ１００から特定のデータを求める読み取り要求を受信し、次にメモリチップ２２０のメモリコントローラは、メモリチップの様々なメモリセルからのデータにアクセスし、伝送チャネル２１５にわたってＳｏＣ１００にデータのそれらのビットを送信する。
【００２２】
[0024]  図２のシステムは、図１および３に示されているシステムの実現を含み得る。一例では、図２のシステム２００は、１つ以上のＤＤＲ規格に従って動作され、ここで、メモリチップ２２０は、ＤＤＲ  ＳＤＲＡＭチップである。メモリチップ２２０は、それぞれの伝送チャネル２１５にわたってデータを送信および受信するように構成される複数のインタフェース回路を含む。メモリチップ２２０において多くのインタフェース回路が存在するであろうことが予期され、よってインタフェース回路は、集合的にＴＸ／ＲＸ回路２２４として示される。インタフェース回路の各１つは、調節可能な電力ソースおよび選択可能な終端インピーダンスを有することを含む、図３に関して以下に説明されるように動作する。個々の伝送チャネル２１５の各１つは、特性インピーダンスを有することを含む、図３の伝送チャネル３２０と同じ、または伝送チャネル３２０に類似している。
【００２３】
[0025]  同様に、ＳｏＣ１００もまた、それぞれの伝送チャネル２１５にわたってデータを送信および受信するように構成される複数のインタフェース回路を有する。ＳＯＣ１００のインタフェース回路は、この例では、集合的にＴＸ／ＲＸ２１２として示されている。インタフェース回路の各１つは、調節可能な電力ソースおよび選択可能な終端インピーダンスを有することを含む、図３に関して以下に説明されるように動作する。図１のメモリ回路要素１４０は、ＴＸ／ＲＸ回路２１２を含む。
【００２４】
[0026]  図３は、一実施形態に従って、メモリチップのインタフェース回路に結合されるＳｏＣのインタフェース回路の例示である。
【００２５】
[0027]  図３の左側は、ＳＯＣ１００上に実装されたインタフェース回路３８０の例示であり、この例では、図２のＴＸ／ＲＸ回路２１２におけるインタフェース回路のうちの１つを表す。図３の右側は、メモリチップ２２０上に実装されるインタフェース回路３９０の例示であり、この例において、ＴＸ／ＲＸ回路２２４におけるインタフェース回路のうちの１つを表す。インタフェース回路３８０、３９０は、図２の伝送チャネル２１５のうちの１つに対応する伝送チャネル３２０によって結合される。
【００２６】
[0028]  伝送チャネル３２０は、ＳｏＣ１００とメモリチップ２２０との間のデータリンクを提供する。伝送チャネル３２０は、任意の適切な構造、例えばケーブル、プリント基板上の金属トレース、パッケージの中のチップを接続する金属線、メモリチップパッケージにＳｏＣパッケージを接続するビアおよび金属トレース、および同様のもの、で具現化され得る。図３では、伝送チャネル３２０は、概して、特性インピーダンスならびに抵抗−コンデンサ（ＲＣ：Resistance-Capacitance）時定数を有することを含む、伝送回線とのその類似性を強調するために伝送回線として示される。この例示的な実施形態では、終端モードによって導入されたインピーダンスは、伝送チャネル３２０の特性インピーダンスに、インタフェース回路のインピーダンスをマッチさせるために動作する。
【００２７】
[0029]  インタフェース回路３８０を参照して、プルアップデバイス３１０ａは、プルダウンデバイス３１２ａおよびオンダイ終端デバイス３１４ａと同じＮＦＥＴとして示される。電源３０４ａは、ＶＤＤＱに電圧源を提供する。電源３０４ａは、さらに以下に説明されるように、それが少なくとも２つの電圧レベルを提供することができるように調節可能であるように構成される。制御回路３０２ａは、電源３０４ａに、終端されたモードの間に第１の電圧レベルを、および終端されていないモードで第２の電圧レベルを適用給することを指示するために、電源３０４ａに制御信号を提供する。
【００２８】
[0030]  インタフェース回路３９０は、インタフェース回路３８０と同様に構成される。具体的には、プルアップデバイス３１０ｂ、プルダウンデバイス３１２ｂ、およびオンダイ終端デバイス３１４ｂは、この例では、ＮＦＥＴデバイスとして示されている。電源３０４ｂは、制御回路３０２ｂから制御信号を受信する調節可能な電圧ソースである。制御回路３０２ｂは、電源３０４ｂに、終端されたモードの間に第１の電圧レベルを、および終端されていないモードで第２の電圧レベルを適用するように指示するために、電源３０４ｂに制御信号を提供する。
【００２９】
[0031]  図３に示されていないが、制御回路３０２ａおよび３０２ｂは、それらが終端されたおよび終端されていないモードを調整することができるように、電気的に通信している状態であり得る。例えば、制御回路３０２ａが、それが終端されたモードから終端されていないモード（またはその逆）に変化するべきであることを決定する例では、制御回路３０２ａは、適切な終端されたモードまたは終端されていないモードを制御回路３０２ｂに知らせる、制御回路３０２ｂへの制御信号を送り得る。
【００３０】
[0032]  さらに、インタフェース回路３８０およびインタフェース回路３９０の各々は、送信および受信モードの両方で動作されるように構成される。それゆえに、制御回路３０２ｂはまた、終端されたモードか、または終端されていないモードが適切であるかを決定するように、およびオペレーションを調整するために制御回路３０２ａに制御信号を送るように構成される。
【００３１】
[0033]  上述のように、インタフェース回路３８０は、ＳｏＣ１００における複数のインタフェース回路のうちの１つの例示であり、インタフェース回路３９０は、メモリチップ２２０における複数のインタフェース回路のうちの１つの例示である。いくつかの実施形態では、制御回路３０２ａおよび電源３０４ａは、ＳｏＣ１００における２つ以上のインタフェース回路にサーブし得、制御回路３０２ｂおよび電源３０４ｂは、メモリチップ２２０における２つ以上のインタフェース回路にサーブし得る。すなわち言い換えれば、いくつかの実施形態では、ＳｏＣ１００における様々なインタフェース回路は、同じＶＤＤＱおよびＶＳＳＱ電力ならびに接地レールを共有し得、メモリチップ２２０における様々なインタフェース回路は、同じＶＤＤＱおよびＶＳＳＱ電力ならびに接地レールを共有し得る。
【００３２】
[0034]  図３は、ＮＦＥＴデバイスとしてデバイス３１０、３１２、および３１４を示すが、実施形態の範囲は、そのように限定されない。むしろ、他の実施形態は、（相補型金属酸化膜半導体すなわちＣＭＯＳ実施形態のような）Ｐ型デバイスとＮ型デバイスの組み合わせ、Ｐ型デバイスだけ、またはスイッチとして作動するように動作可能な任意の他の適切なデバイスを使用し得る。電源３０４は、スイッチドモード電源（ＳＭＰＳ：switched mode power supply）、リニアドロップアウト（ＬＤＯ：linear dropout）電圧レギュレータ、または同様のもののような、任意の適切な電源を含み得る。
【００３３】
[0035]  上述のように、制御回路３０２は、電源３０４に制御信号を提供する。終端されたモードか、または終端されていないモードで動作するかどうかを決定するために、および選択されたモードの推進のために適切な制御信号を提供するために使用される論理は、ソフトウェア、ハードウェア、またはハードウェアとソフトウェアの組み合わせで実現され得る。そのような論理は、ＳｏＣ１００またはメモリチップ２２０上のＲＡＭのような、有形の媒体に記憶される機械実行可能なコードとして提供され得る。
【００３４】
[0036]  例示的な一使用事例では、インタフェース回路３８０は、メモリチップ２２０におけるインタフェース回路３９０に伝送チャネル３２０を介してデータビットを送信するための送信機として作動している。制御回路３０２はそれゆえに、インタフェース回路３８０が送信モードで動作していることを調整するために、およびオペレーションの終端されたモードか、終端されていないモードかのどちらかを調整するために通信することとなる。この例の目的のために、インタフェース回路３８０、３９０が終端されたモードで開始することが、想定される。従って、オンダイ終端デバイス３１４ｂは、ターンオンにされる（デバイス３１４ａは、オフである）。
【００３５】
[0037]  電源３０４ａは、終端されていないモードの間に使用される第２の電圧レベルに対して、より高い電圧レベルである第１の電圧レベルで動作する。例えば、ＶＤＤＱのための第１の電圧レベルは、１．１Ｖまたは他の適切なレベルであり得る。転送される信号がバイナリ１（高信号（high signal））であるとき、プルアップデバイス３１０ａは、オンであり（プルダウンデバイス３１２ａは、オフであり）、デバイス３１０ａおよび３１４ｂは、電圧分割器として作動し、ソース電圧上の電圧ドロップとしてデバイス３１０ａのしきい値電圧を考慮して、受信側で見られる電圧は約３５０ｍＶである。転送される信号がバイナリ０（低信号）であるとき、プルダウンデバイス３１２ａは、オンであり（デバイス３１０ａは、オフであり）、受信側で見られる電圧は、約０Ｖである。よって、終端されたモードでは、受信ノードで見られる電圧振幅は、およそ３５０ｍＶである。
【００３６】
[0038]  いくつかのＬＰＤＤＲ４実施形態では、終端されたモードは、（例えば、ＧＨｚの範囲での）高速データ転送に適している一方で、終端されていないモードは、（例えば、ＭＨｚの１００の台（100s of MHz）の範囲での）低速データ転送により適している。それゆえに、ＳＯＣ１００が、それが低速データ転送にスイッチすることとなることを決定するとき、それは、制御回路３０２ａおよび３０２ｂに知らせ、それらは、ＶＤＤＱの電圧レベルを下げるために、それぞれの電源３０４ａおよび３０４ｂに制御信号を送る。インタフェース回路３８０、３９０は、終端されていないモードにスイッチし、ここで終端デバイス３１４ａと３１４ｂの両方がオフである。転送される信号がバイナリ１（高信号）であるとき、プルアップデバイス３１０ａはオンであるが、電圧は、抵抗を終端することによって分割されず、ＶＤＤＱ−プルアップデバイス３１０ａのしきい値電圧として受信側で感知される。本実施形態では、終端されていないモードでの電圧振幅がおよそ３５０ｍＶであることが所望され得、プルアップデバイス３１０ａについてのしきい値電圧がおよそ１５０ｍＶである場合、電源３０４ａおよび３０４ｂによって適用される電圧は、終端されていないモードでおよそ５００ｍＶに下げられ得る。
【００３７】
[0039]  例を続けて、オペレーションの終端されたモードの間、制御回路３０２ａは、電源３０４ａに、電力レールにおいて第１の電圧レベル（例えば、１．１Ｖ）を適用させるために、電源３０４ａに制御信号を送る。オペレーションの終端されていないモードの間、制御回路３０２ａは、電源３０４ａに、それが電力レールにおいて第２の電圧レベル（例えば、５００ｍＶまたはそれより低い）を適用するように、その電圧レベルを変更させるために、電源３０４ａに制御信号を送る。ＳｏＣ１００がメモリチップ２２０に読み取りおよび書き込みオペレーションを発行するとき、ＳＯＣ１００（および、場合によりメモリチップ２２０）は、オペレーションの終端されたモードとオペレーションの終端されていないモードとの間で時々スイッチし得、それによって特定の終端モードに必要に応じて電力レールにおいて少なくとも２つの異なる電圧レベルを提供する。
【００３８】
[0040]  さらに、この例では、インタフェース回路３９０は、送信機として作動し得、インタフェース回路３８０は、受信機として作動し得る。それゆえに、インタフェース回路３９０に関して上記に説明されたアクションは、インタフェース回路３８０が受信機として作動するとき、３８０に適当に（just as well）適用する。例えば、オペレーションの終端されたモードでは、電源３０４ｂは、ＶＤＤＱとして電力レールに第１の電圧を適用し、終端デバイス３１４ａは、オンである（終端デバイス３１４ｂは、オフである）。オペレーションの終端されていないモードでは、電源３０４ｂは、ＶＤＤＱとして電力レールに第２の電圧を適用し、終端デバイス３１４ａと３１４ｂの両方は、オフである。
【００３９】
[0041]  制御回路３０２ａおよび３０２ｂにおけるか、あるいはＳｏＣ１００またはメモリチップ２２０におけるいくつかの他の適切な場所におけるかのいずれかの論理は、高速終端されたモードと低速終端されていないモードとの間でいつスイッチするべきかを決定する。また、図３が共通の伝送回線を共有するインタフェースの単一のセットでの使用事例を説明することを対象にする一方、同じまたは同様のアクションが、ＳｏＣ１００とメモリチップ２２０との間で通信されるデータのビットごとに他の伝送回線と関連するインタフェースにおいて生じることは、理解される。
【００４０】
[0042]  様々な実施形態が、従来のシステムに勝る１つ以上の利点を提供し得る。例えば、いくつかの従来のシステムは、終端された高速モードと終端されていない低速モードとの間でスイッチするが、そのような従来のシステムは、両方のモードのためのＶＤＤＱと同じ電圧レベルを使用する。終端されたモードは、終端デバイスの使用のためＤＣ電力損失を経験する。終端されていないモードは、（終端デバイスがオフであるため）終端デバイスからのＤＣ電力損失を有さないが、増加した電圧振幅は、終端されたモードでのＡＣ電力損失より大きいＡＣ電力損失を招く。実際に、ＡＣ電力損失は、ＡＣ電力損失が、電圧振幅が増加するにつれて重大になり得るように、電圧レベルの２乗で増加する。
【００４１】
[0043]  一方、図１−３に関して上記に説明された実施形態は、速度およびオンダイ終端設定に依存してＶＤＤＱ電圧の値を変更する。終端されていないモードでのときＶＤＤＱ電圧を下げることによって、出力電圧がＶＤＤＱの値に限定されることとなり、よって終端されたモードと同じに電力のＡＣコンポーネントを保持することによって電力を節約する。さらに、図３のＮＦＥＴドライバは、広範なＶＤＤＱ電圧レベルに効果があり得る。
【００４２】
[0044]  一実施形態に従って、図３のシステムを使用してデータを送信および受信する例示的な方法４００の流れ図が、図４に例示される。方法４００が、送信データインタフェースが伝送チャネルにわたって受信データインタフェースにデータ信号を送信するブロック４１０で始まる。
【００４３】
[0045]  例は、データインタフェース３８０が送信モードであり、データインタフェース３９０が受信モードである図３に示される。データインタフェース３８０は、伝送回線３２０にわたってデータビットを送信する。データインタフェース３８０は、選択可能なオンダイ終端抵抗を提供するためにデバイス３１４ｂを含む。デバイス３１４ｂは、終端された伝送モードのためにターンオンにされ、終端されていない伝送モードのためにターンオフにされることができる。システムが終端されたモードであると想定して、オンダイ終端デバイス３１４ｂはオンである。
【００４４】
[0046]  ブロック４１０においてデータ信号を送信することは、データインタフェース３９０によって受信されるために、伝送チャネル３２０に高電圧または低電圧（バイナリ１またはバイナリ０）を適用することを含む。例えば、プルアップデバイス３１０ａをターンオンにすることは、バイナリ１を適用するのに対して、（プルアップデバイス３１０ａをターンオフにする一方）プルダウンデバイス３１２ａをターンオンにすることは、バイナリ０を適用する。図３に示されていないが、メモリチップ２２０がラッチングレシーバ（latching receiver）のような、データをキャプチャするためのコンポーネントを含むことが、理解される。よって、アクション４１０はまた、受信側でデータ信号をキャプチャすることを含み得る。
【００４５】
[0047]  次にブロック４２０では、システムは、第１のデータ伝送モードから第２のデータ伝送モードに変化する。例を続けて、システムは、終端されたモードであり、それが回線をロードしないようにオンダイ終端抵抗（デバイス３１４ｂ）をターンオフにすることと、データ信号が送信される速度を変更することを含む、終端されていないモードに変化する。ＬＰＤＤＲ４を含む例では、終端されたモードは、終端されていないモードが含むより高いデータ伝送レートを含む。しかしながら、実施形態の範囲は、所与のモードについての任意の適切なデータ伝送速度を含み得る。
【００４６】
[0048]  第１のデータ伝送モードから第２のデータ伝送モードに変化するかどうかについての決定は、ＳＯＣ１００またはメモリチップ２２０の中のプログラムされた機能に従ってなされ得る。例えば、ＬＰＤＤＲ４を採用するいくつかの従来のシステムは、高速終端されたモードおよび低速終端されていないモードを含み、ここで、そのような従来のシステムは、どのモードを使用するべきかを決定するためのプログラムされたアルゴリズムを含む。実施形態の範囲は、ブロック４２０において伝送モードを変更することを決定するために、現在既知のまたは後に開発される、任意の適切なアルゴリズムを使用することを含む。
【００４７】
[0049]  ブロック４３０では、システムは、送信データインタフェースの動作電圧を調節する。図３の例では、電源３０４ａは、それが電力レールに適用する電圧を下げるようにそれに指示する制御回路３０２ａから制御信号を受信する。この例では、動作電圧は、ＶＤＤＱにおける電圧レベルを含み、ここで、プルアップデバイスおよびプルダウンデバイス３１０ａおよび３１２ａは、ＶＤＤＱとＶＳＳＱ（相補電圧（complementary voltage）または接地）との間に配置される。この時点では、インタフェース回路３８０、３９０は、低速、終端されていないモードでおよびより低い、第２の電圧レベルにおいて動作している。
【００４８】
[0050]  次にブロック４４０では、システムは、もとの第１のデータ伝送モードに変化する。例えば、インタフェース回路３８０、３９０は、ＳＯＣ１００か、またはデータチップ２２０かのいずれかにおける論理が高速、終端された動作モードがより適切であることを決定するまでのなんらかの時間の間（for some amount of time）、低速、終端されていないモードにおいて動作し得る。従って、一例では、ブロック４４０は、オンダイ終端抵抗（デバイス３１４ｂ）をターンオンにすることを含み、電源３０４ａは、制御回路３０２ａからの制御信号に応答して第１の電圧レベルに電圧を戻す。
【００４９】
[0051]  実施形態の範囲は、図１１に示されている特定の方法に限定されない。他の実施形態は、１つ以上のアクションを追加、省略、再配置、または修正し得る。例えば、多くの現実世界のアプリケーションでは、ブロック４１０−４４０のアクションは、厳密な連続（strict series）で行われない。例えば、アクション４１０のデータ信号伝送は、両方のデータ伝送モードで行われる。さらに、多くのアプリケーションでは、方法４００は、プロセッサチップおよびメモリチップが行ったり来たりデータを送信する間、絶えず行われ、アクティビティ（activity）における増加または減少は、様々な処理作業（processing task）に対応し得る。
【００５０】
[0052]  上記の方法４００の説明が、データチップ２２０が伝送モードで（読み取りオペレーションで）あり、ＳｏＣ１００が受信モードであるとき、適当に適用することはまた、理解される。そのような例では、オンダイ終端抵抗（デバイス３１４ａ）は、終端された伝送モードの間オンに、終端されていない伝送モードの間オフにされることとなり、電源３０４ｂは、特定の終端された伝送モードまたは終端されていない伝送モードに従ってインタフェース回路３９０の動作電圧を変更することとなる。また、複数のデータ伝送チャネル（例えば、３２または６４）が存在するシステムでは、方法４００がそれら伝送チャネルの各々において行われることとなることは、理解される。
【００５１】
[0053]  現時点で当業者が認識するように、および目前の特定のアプリケーションに依存して、多くの修正、置換および変形が、本願の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成および使用方法においてならびにそれらに対してなされることができる。この点を踏まえて、本開示の範囲は、それらが単にいくつかの例であるため、本明細書に例示および説明された特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲およびそれらの機能的な同等のもののそれに十分に相応すべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
メモリインタフェースであって、
プルアップデバイスと、
プルダウンデバイスと、ここにおいて、前記プルアップデバイスは、電力レールとデータ回線との間を結合し、および  ここにおいて  前記プルダウンデバイスは、前記データ回線と接地との間を結合する、および
前記データ回線に結合される受信メモリインタフェースがアクティブなオンダイ終端を有する、終端されたデータ伝送モードの間、前記電力レールに第１の電源電圧を供給するように構成される電源と、および  ここにおいて、前記電源は、前記オンダイ終端が前記データ回線をロード(load)しない、終端されていないデータ伝送モードの間、前記電力レールに第２の電源電圧を供給するようにさらに構成され、前記第２の電源電圧は、前記第１の電源電圧より小さい、
を備える、メモリインタフェース。
［Ｃ２］
前記メモリインタフェースは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースを備える、Ｃ１に記載のメモリインタフェース。
［Ｃ３］
前記ＤＲＡＭインタフェースは、低電力第４世代(Low-Power 4th generation)ダブルデータレート（ＬＰＤＤＲ４）ＤＲＡＭインタフェースを備える、Ｃ２に記載のメモリインタフェース。
［Ｃ４］
前記電源は、リニアドロップアウト電圧レギュレータおよびスイッチドモード電源のうちの少なくとも１つを備える、Ｃ１に記載のメモリインタフェース。
［Ｃ５］
前記プルアップデバイスおよびプルダウンデバイスは、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、Ｃ１に記載のメモリインタフェース。
［Ｃ６］
前記オンダイ終端は、前記データ回線の特性インピーダンスをマッチさせる、Ｃ１に記載のメモリインタフェース。
［Ｃ７］
前記データ受信機は、システムオンチップ（ＳｏＣ）に含まれる、Ｃ１に記載のメモリインタフェース。
［Ｃ８］
前記電源に、前記第１の電源電圧か、または前記第２の電源電圧かのいずれかを供給させるために、前記電源に制御信号を提供するように構成される制御回路をさらに備える、Ｃ１に記載のメモリインタフェース。
［Ｃ９］
方法であって、
伝送チャネルおよび受信データインタフェースと通信状態にある送信データインタフェースにおいてデータ信号を送信することと、前記受信データインタフェースは、第１のデータ伝送モードのためにターンオンにされ、第２のデータ伝送モードのためにターンオフにされるように構成されるオンダイ終端抵抗を有する、
前記データ信号が送信される速度を変更することを含む、前記第１のデータ伝送モードから前記第２のデータ伝送モードに変化することと、
前記第１のデータ伝送モードから前記第２のデータ伝送モードに変化することに応答して、前記送信データインタフェースの動作電圧を調節することと、
を備える、方法。
［Ｃ１０］
前記動作電圧を調節するために、前記送信データインタフェースの電源に制御信号を提供することをさらに備える、Ｃ９に記載の方法。
［Ｃ１１］
前記データ信号が送信される前記速度を変更することは、
前記データ信号が送信される前記速度を低減することを備える、Ｃ９に記載の方法。
［Ｃ１２］
前記受信データインタフェースにおいてラッチングレシーバを使用して前記データ信号のビットをキャプチャすることをさらに備える、Ｃ９に記載の方法。
［Ｃ１３］
前記送信データインタフェースは、低電力第４世代ダブルデータレート（ＬＰＤＤＲ４）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースを備える、Ｃ９に記載の方法。
［Ｃ１４］
メモリインタフェースであって、
バイナリ１を送信するための手段と、
バイナリ０を送信するための手段と、ここにおいて、前記バイナリ１を送信するための前記手段は、電力レールとデータ回線との間を結合し、および  ここにおいて  バイナリ０を送信するための前記手段は、前記データ回線と接地との間を結合する、および
前記データ回線に結合される受信メモリインタフェースがアクティブなオンダイ終端を有する、終端されたデータ伝送モードの間、前記電力レールに第１の電源電圧を適用するための、および  前記オンダイ終端が前記データ回線をロード(load)しない、終端されていないデータ伝送モードの間、前記電力レールに第２の電源電圧を適用するための手段と、前記第２の電源電圧は、前記第１の電源電圧より小さい、
を備える、メモリインタフェース。
［Ｃ１５］
バイナリ０を送信するための前記手段におけるバイナリ１を送信するための前記手段は、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、Ｃ１４に記載のメモリインタフェース。
［Ｃ１６］
前記メモリインタフェースは、システムオンチップ（ＳｏＣ）に含まれる、Ｃ１４に記載のメモリインタフェース。
［Ｃ１７］
前記メモリインタフェースは、メモリチップに含まれる、Ｃ１４に記載のメモリインタフェース。
［Ｃ１８］
メモリインタフェース回路であって、
伝送チャネルを介して第２の送信および受信データインタフェースと通信状態にある第１の送信および受信データインタフェースと、ここにおいて、前記第２の送信および受信データインタフェースは、第１のデータ伝送モードでオンにされ、第２のデータ伝送モードでオフにされるように構成される選択可能なオンダイ終端抵抗を含む、
前記第１の送信および受信データインタフェースと通信状態にあり、前記第１のデータ伝送モードのために第１の電圧レベルを適用するように、および前記第２のデータ伝送モードのために第２の電圧レベルを適用するように構成される電源と、ここで、前記第２の電圧レベルは、前記第１の電圧レベルより低い、
を備える、メモリインタフェース回路。
［Ｃ１９］
前記第１の送信および受信データインタフェースに含まれる別の選択可能なオンダイ終端抵抗をさらに備える、Ｃ１８に記載のメモリインタフェース回路。
［Ｃ２０］
前記第１の送信および受信データインタフェースは、
プルアップトランジスタと、
プルダウントランジスタと、ここにおいて、前記プルアップトランジスタは、前記電源と前記伝送チャネルとの間を結合し、前記プルダウントランジスタは、前記伝送チャネルと接地との間を結合する、
を備える、Ｃ１８に記載のメモリインタフェース回路。
［Ｃ２１］
前記プルアップトランジスタおよびプルダウントランジスタは、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、Ｃ２０に記載のメモリインタフェース回路。
［Ｃ２２］
前記メモリインタフェース回路は、システムオンチップ（ＳｏＣ）に含まれる、Ｃ１８に記載のメモリインタフェース回路。
［Ｃ２３］
前記メモリインタフェース回路は、メモリチップに含まれる、Ｃ１８に記載のメモリインタフェース回路。
［Ｃ２４］
前記伝送チャネルは、システムオンチップとメモリチップとの間で通信状態にあるワイヤを含む、Ｃ１８に記載のメモリインタフェース回路。
【図１】
2019012544.tif 000003
【図２】
2019012544.tif 000004
【図３】
2019012544.tif 000005
【図４】
2019012544.tif 000006
【手続補正書】
【提出日】平成30年9月26日(2018.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリインタフェース回路であって、
伝送チャネルを介して第２の送信および受信データインタフェースと通信状態にある第１の送信および受信データインタフェースと、ここにおいて、前記第２の送信および受信データインタフェースは、第１のデータ伝送モードでオンにされ、第２のデータ伝送モードでオフにされるように構成される選択可能なオンダイ終端抵抗を含む、
前記第１の送信および受信データインタフェースと通信状態にあり、前記第１のデータ伝送モードのために第１の電圧レベルを適用するように、および前記第２のデータ伝送モードのために第２の電圧レベルを適用するように構成される電源と、ここで、前記第２の電圧レベルは、前記第１の電圧レベルより低い、
を備える、メモリインタフェース回路。
【請求項２】
前記第１の送信および受信データインタフェースに含まれる別の選択可能なオンダイ終端抵抗をさらに備える、請求項１に記載のメモリインタフェース回路。
【請求項３】
前記第１の送信および受信データインタフェースは、
プルアップトランジスタと、
プルダウントランジスタと、ここにおいて、前記プルアップトランジスタは、前記電源と前記伝送チャネルとの間を結合し、前記プルダウントランジスタは、前記伝送チャネルと接地との間を結合する、
を備える、請求項１に記載のメモリインタフェース回路。
【請求項４】
前記プルアップトランジスタおよびプルダウントランジスタは、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、請求項３に記載のメモリインタフェース回路。
【請求項５】
前記メモリインタフェース回路は、システムオンチップ（ＳｏＣ）に含まれる、請求項１に記載のメモリインタフェース回路。
【請求項６】
前記メモリインタフェース回路は、メモリチップに含まれる、請求項１に記載のメモリインタフェース回路。
【請求項７】
前記伝送チャネルは、システムオンチップとメモリチップとの間で通信状態にあるワイヤを含む、請求項１に記載のメモリインタフェース回路。
【請求項８】
システムであって、
送信および受信を実行するように構成された第１のメモリインタフェースと、
伝送回線を介して前記第１のメモリインタフェースと通信状態にある第２のメモリインタフェースと、
を備え、前記第２のメモリインタフェースは、送信および受信を実行するように構成され、および
プルアップデバイスと、
プルダウンデバイスと、ここにおいて、前記プルアップデバイスは、電力レールと前記伝送回線との間を結合し、前記プルダウンデバイスは、前記伝送回線と接地との間を結合する、および
前記伝送回線に結合される前記第１のメモリインタフェースが接地へのオンダイ終端を有する、終端されたデータ伝送モードの間、前記電力レールに第１の電源電圧を供給するように構成される電源と、ここにおいて、前記オンダイ終端は前記伝送回線を介して前記第２のメモリインタフェースに結合され、前記電源は、前記オンダイ終端が前記伝送回線をロード(load)しない、終端されていないデータ伝送モードの間、前記電力レールに第２の電源電圧を供給するようにさらに構成され、前記第２の電源電圧は、前記第１の電源電圧より小さい、
を有する、システム。
【請求項９】
前記第１のメモリインタフェースは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースを備える、請求項８に記載のシステム。
【請求項１０】
前記ＤＲＡＭインタフェースは、低電力第４世代(Low-Power 4th generation)ダブルデータレート（ＬＰＤＤＲ４）ＤＲＡＭインタフェースを備える、請求項９に記載のシステム。
【請求項１１】
前記電源は、リニアドロップアウト電圧レギュレータを備える、請求項８に記載のシステム。
【請求項１２】
前記電源は、スイッチドモード電源を備える、請求項８に記載のシステム。
【請求項１３】
前記プルアップデバイスおよびプルダウンデバイスは、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を備える、請求項８に記載のシステム。
【請求項１４】
前記オンダイ終端は、前記伝送回線の特性インピーダンスをマッチさせる、請求項８に記載のシステム。
【請求項１５】
前記第１のメモリインタフェースは、システムオンチップ（ＳｏＣ）に含まれる、請求項８に記載のシステム。
【請求項１６】
方法であって、
伝送チャネルおよび受信データインタフェースと通信状態にある送信データインタフェースにおいてデータ信号を送信することと、前記受信データインタフェースは、第１のデータ伝送モードのためにオンにされ、第２のデータ伝送モードのためにオフにされるように構成されるオンダイ終端抵抗を有する、
前記データ信号が送信される速度を変更することを含む、前記第１のデータ伝送モードから前記第２のデータ伝送モードに変化することと、
前記第１のデータ伝送モードから前記第２のデータ伝送モードに変化することに応答して、前記送信データインタフェースの動作電圧を調節することと、
を備える、方法。
【請求項１７】
前記動作電圧を調節するために、前記送信データインタフェースの電源に制御信号を提供することをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記データ信号が送信される前記速度を変更することは、
前記データ信号が送信される前記速度を低減することを備える、請求項１６に記載の方法。
【請求項１９】
前記受信データインタフェースにおいてラッチングレシーバを使用して前記データ信号のビットをキャプチャすることをさらに備える、請求項１６に記載の方法。
【請求項２０】
前記送信データインタフェースは、低電力第４世代ダブルデータレート（ＬＰＤＤＲ４）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースを備える、請求項１６に記載の方法。