(57)【要約】      （修正有）【課題】デジタル位相同期ループにおいて線形性が改善され、ノイズが低減される方法及びアーキテクチャを提供し差動時間−デジタル変換器を提供する。【解決手段】デジタル−時間変換器７８０、８３０は、分数変化信号８２０ａに基づいて基準クロック信号７５０を調整し分数変化信号８２０ｂに基づいて帰還信号７６０を調整するために使用される。中間点Ｍを中心とする各分数変化信号８２０ａ，８２０ｂは（Ｍ＋ｘ）及び（Ｍ−ｘ）を含みｘは小数部である。差動時間−デジタル変換器７１０を実装することで積分された非線形性が大幅に改善されるように、各入力経路における遅延の合計が一定に保たれる。両方の差動入力パスに同じ電源を供給すると電源感度も大幅に低下する。差分遅延は正と負の両方にあるので差動デジタル−時間変換器７８０、８３０の必要な遅延範囲は単一入力の当該変換器の半分である。【選択図】図５
2019012992.tif 000002
【特許請求の範囲】
【請求項１】
高周波クロック信号（７７０；９６０；１０６０）を提供する方法であって、
前記方法は、
第１のクロックモジュールにおいて基準クロック信号（７５０；９２０；１０２０）を発生するステップと、
第１のデジタル−時間変換器（７８０；９１０；１０１０）において、第１の制御信号（８２０ａ；９３０ａ；１０３０ａ）に従って、基準クロック信号（７５０；９２０；１０２０）を調整し、調整された基準クロック信号に対応する第１の入力信号（７９０）を発生するステップと、
時間−デジタル変換器（７１０；９４０；１０４０）において、前記第１の入力信号（７９０）を受信し、それに基づいて出力信号を発生するステップと、
調整された基準クロック出力信号に基づいて出力高周波クロック信号（７７０；９６０；１０６０）を発生するステップと、
出力高周波クロック信号（７７０；９６０；１０６０）から導出信号（７６０；９７５；１０５５）を発生するステップとを含む方法において、
前記方法はさらに、
第２の制御信号（８２０ｂ；９３０ｂ；１０３０ｂ）を発生するステップを含み、
前記第１及び第２の制御信号（８２０ａ、８２０ｂ；９３０ａ、９３０ｂ；１０３０ａ、１０３０ｂ）は中間点Ｍを中心とし、小数部ｘで調整され、
前記第１及び第２の制御信号はそれぞれ（Ｍ＋ｘ）及び（Ｍ−ｘ）を含み、
前記方法は、
第２のデジタル−時間変換器（８３０；９８０；１０８０）において、前記第２の制御信号を受信し、前記第２の制御信号を用いて前記導出信号（７６０；９７５；１０５５）を更新するステップを含み、
更新された導出信号は、時間−デジタル変換器（７１０；９４０；１０４０）のための第２の入力を形成することを特徴とする方法。
【請求項２】
前記導出信号（７６０）は、位相同期ループアーキテクチャ（７００）における帰還信号を含む請求項１に記載の方法。
【請求項３】
帰還信号（７６０）を発生するために使用される第３の制御信号（８１０）を発生するステップ（８１０）をさらに含む請求項２に記載の方法。
【請求項４】
前記方法はさらに、
前記時間−デジタル変換器（７１０）からの前記出力信号をフィルタリングして、出力高周波クロック信号（７７０）が基づいている信号を発生するために使用される、フィルタリングされた信号を発生するステップを含む請求項２又は３に記載の方法。
【請求項５】
前記導出信号（９７５）は、位相セレクタアーキテクチャ（９００）における位相セレクタ出力信号を含む請求項１に記載の方法。
【請求項６】
前記導出信号（１０５５）は、サブサンプラアーキテクチャ（１０００）においてサブサンプリングされた出力信号を含む請求項１に記載の方法。
【請求項７】
高周波出力信号（７７０；９６０；１０６０）を提供するように構成されたアーキテクチャ（７００；９００；１０００）であって、
前記アーキテクチャは、
基準クロック信号（７５０；９２０；１０２０）を発生するように構成された第１のクロックモジュールと、
第１の制御信号（８２０ａ；９３０ａ；１０３０ａ）に従って、前記基準クロック信号（７５０；９２０；１０２０）を調整し、調整された基準クロック出力信号を発生するように構成された第１のデジタル−時間変換器（７８０；９１０；１０１０）と、
前記第１のデジタル−時間変換器（７８０；９１０；１０１０）からの調整された基準クロック出力信号である第１の入力信号を受信するように構成された時間−デジタル変換器（７１０；９４０；１０４０）と、
前記第１のデジタル−時間変換器（７８０；９１０；１０１０）からの前記調整された基準クロック出力信号を受信し、出力高周波クロック信号（７７０；９６０；１０６０）を発生するように構成された第２のクロックモジュール（７３０；９４０；１０４０）と、
前記出力高周波クロック信号（７７０；９６０；１０６０）を受信し、前記時間−デジタル変換器（７１０；９４０；１０４０）のための第２の入力を形成する導出信号（７６０；９７５；１０５５）を発生するように構成された手段と、
少なくとも前記第１の制御信号（８２０ａ；９３０ａ；１０３０ａ）を発生するように構成された制御モジュール（８００）とを備えるアーキテクチャにおいて、
前記制御モジュール（８００）はさらに、第２の制御信号（８２０ｂ；９３０ｂ；１０３０ｂ）を発生するように構成され、前記第１及び第２の制御信号（８２０ａ，８２０ｂ；９３０ａ，９３０ｂ；１０３０ａ，１０３０ｂ）は小数部ｘで調整され、前記第１及び第２の制御信号はそれぞれ（Ｍ＋ｘ）及び（Ｍ−ｘ）を含み、
前記アーキテクチャはさらに、前記時間−デジタル変換器（７１０；９４０；１０４０）のための導出信号（７６０；９７５；１０５５）を更新するように構成された第２のデジタル−時間変換器（８３０；９８０；１０８０）を備えることを特徴とするアーキテクチャ。
【請求項８】
前記導出信号を発生する手段は位相同期ループアーキテクチャの帰還ループを備え、
前記導出信号は帰還信号を含む請求項７に記載のアーキテクチャ。
【請求項９】
前記帰還ループは、前記帰還信号を発生するように構成されたフラクショナルＮ型モジュール（７４０）を含む請求項８に記載のアーキテクチャ。
【請求項１０】
前記制御モジュールは、第３の制御信号（８１０）を発生するようにさらに構成され、
前記第３の制御信号は、前記帰還信号（７６０）を発生するためにフラクショナルＮ型モジュール（７４０）に印加される請求項９に記載のアーキテクチャ。
【請求項１１】
前記時間−デジタル変換器（７１０）からの出力をフィルタリングし、前記第２のクロックモジュール（７３０）のための入力としてフィルタリングされた出力信号を発生するように構成された少なくとも１つのフィルタ（７２０）をさらに備える請求項８〜１０のうちのいずれか１つに記載のアーキテクチャ。
【請求項１２】
前記導出信号（９７５）を発生する手段は位相セレクタ（９００）を備え、
前記位相セレクタは、前記第２のデジタル−時間変換器（９８０）への入力として位相信号（９７５）を選択するように構成された多相分周器（９５０）を含み、
前記第２の制御信号（９３０ｂ）は、前記第２のデジタル−時間変換器（９８０）において、前記選択された位相信号を調整する請求項７に記載のアーキテクチャ。
【請求項１３】
前記導出信号（１０５５）を発生する手段はサブサンプラ（１０００）を備え、
前記サブサンプラは、前記基準信号（１０２０）と前記出力高周波クロック信号（１０６０）との両方を受信し、サンプリングされた信号（１０５５）を発生するように構成されたサンプラ（１０５０）を含み、
前記サンプリングされた信号は、前記第２のデジタル−時間変換器（１０８０）への入力を形成し、
前記第２の制御信号（１０３０ｂ）は、前記第２のデジタル−時間変換器（１０８０）においてサンプリングされた信号を調整する請求項７に記載のアーキテクチャ。
【請求項１４】
前記制御モジュール（８００）は、シグマデルタモジュールを備える請求項７〜１３のうちのいずれか１つに記載のアーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、位相同期ループの改良に関し、より詳細には、差動入力を有するデジタル位相同期ループに関する。
【背景技術】
【０００２】
近年、デジタルＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）は多くの人気を集めており、アナログ製品に比べて多くの利点がある。特にディープサブミクロンの技術では、デジタル時間−変換器（ＤＴＣ）は、ＤＰＬＬで使用され、ＤＰＬＬの一部を形成する限られた時間−デジタル変換器（ＴＤＣ）を補償する。いくつかの実施例では、基準周波数の整数倍は合成されるだけでよく、他の実施態様では、基準周波数の非整数倍を合成することができる。
【０００３】
典型的には、ＴＤＣはフリップフロップのチェーンとして実施されている。フリップフロップはすべて入力信号のわずかに遅延したバージョンをサンプリングし、各フリップフロップは、タップ又はタップ付き遅延線のセクションを含む。遅延は量子化雑音を最小限にするために通常１０ｐｓの範囲内であり、１つの高周波クロック期間をカバーするためにはチェーンを非常に長く（数百ｐｓ程度）する必要がある。ＤＰＬＬがロックされると、（デジタル水晶発振器又は「ＤＣＯ」と呼ばれることが多い）高周波クロックのエッジ位置を非常に正確に予測することができ、これらのエッジ位置の周りの変動は最小限に抑えられる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Robert Bogdan Staszewski et al., "1.3V 20ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, Vol. 53, No. 3, March 2006.
【非特許文献２】Nenad Pavlovic and Jos Bergervoet, ISSCC2011, Session 3, RF Techniques, 3.2, 2011 IEEE International Solid-State Circuits Conference, ISBN: 978-1-61284-302-5/11.
【非特許文献３】Jingcheng Zhuang et al., "All-Digital RF Phase-Locked Loops Exploiting Phase Prediction", IPSJ Transactions on System LSI Design Methodology, Vol. 7, pp. 2-15, February 2014.
【非特許文献４】Vamshi Krishna Chillara et al., "An 860μW 2.1-to-2.7GHz All Digital PLL-Based Frequency Modulator with a DTC-Assisted Snapshot TDC for WPAN (Bluetooth Smart and ZigBee) Applications", ISSCC 2014/Session 9/Low-power wireless/9.8, pp.172-174.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、実際には、ＴＤＣを形成するフリップフロップのチェーンの長さは、例えば１６タップのような数タップ又はセクションに制限され、基準エッジをＴＤＣの中央に遅延させるようにＤＴＣが実施されている。しかしながら、このようなアプリケーションのＤＴＣの概念は単純であるが、ＤＰＬＬを介して基準パスを提供するため、出力を低ノイズで非常に線形にする必要があるため、設計は困難である。
【０００６】
非特許文献１の論文では、「擬似差動ＴＤＣアーキテクチャ」が記載されており、全デジタルフラクショナルＮ型ＰＬＬで使用することができる。ＴＤＣコアは、すべてのデジタルＰＬＬ（ＡＤＰＬＬ）で位相／周波数検出器及びチャージポンプの置き換えとして実施され、ｎＭＯＳ及びｐＭＯＳトランジスタのミスマッチに影響されない擬似差動デジタルアーキテクチャ（構造）に基づいている。
【０００７】
非特許文献２には、ＤＴＣ系フラクショナルＮ型ＡＤＰＬＬが記載されている。ＤＴＣベースのＡＤＰＬＬは、ＤＣＯクロックエッジ遷移をカウントすることによって測定されるＤＣＯ位相が各基準クロックサイクルで周波数制御ワードを累積することによって発生された基準位相に従うように、ＤＣＯ周波数を更新する制御ループを有する。ＤＴＣは、フラクショナルＮ型モードの量子化雑音を下げるために加えられ、デジタル制御された遅延線によって実現される。
【０００８】
ほとんどのＤＴＣの実施例は、遅延を制御するスイッチトキャパシタを使用したキャパシタに基づいているが、直線性とノイズはそのような実施例の効率に影響する要因となる傾向がある。
【０００９】
従って、本開示の目的は、デジタル−線形性が改善され、ノイズが低減される、差動デジタル−時間変換器の実施例を含むフラクショナル−Ｎ位相同期ループを提供することにある。
【課題を解決するための手段】
【００１０】
本開示の１つの態様によれば、高周波クロック信号を提供する方法が提供され、
前記方法は、
第１のクロックモジュールにおいて、基準クロック信号を発生するステップと、
第１のデジタル−時間変換器において、第１の制御信号に従って、基準クロック信号を調整し、調整された基準クロック信号に対応する第１の入力信号を発生するステップと、
時間−デジタル変換器において、第１の入力信号を受信し、それに基づいて出力信号を発生するステップと、
調整された基準クロック出力信号に基づいて、出力高周波クロック信号を発生するステップと、
前記出力高周波クロック信号から導出信号を発生するステップとを含む方法において、
前記方法はさらに、
第２の制御手段を発生するステップを含み、
前記第１及び第２の制御信号は、中間点Ｍを中心として、小数部ｘで調整され、かつそれぞれ（Ｍ＋ｘ）及び（Ｍ−ｘ）信号を含み、
前記方法はさらに、
第２のデジタル−時間変換器において、第２の制御信号を受信し、第２の制御信号を使用して導出信号を更新するステップと、
更新された導出信号は、時間−デジタル変換器のための第２の入力を形成する。
【００１１】
第１及び第２のＤＴＣに対応する遅延線によって形成される差動ＤＴＣを効率的に使用することで、第１及び第２のＤＴＣに対応する２つの遅延線における遅延の合計を一定に保つことにより、ＩＮＬは著しく改善される。加えて、差動ＤＴＣの両方の遅延線に同じ電源が供給され、電源による遅延変動が効果的にキャンセルされるため、電源感度が大幅に低下する。
【００１２】
さらに、差動遅延は正と負の両方になり得るので、第１及び第２のＤＴＣのそれぞれの必要な遅延範囲は、単一の入力ＤＴＣの半分であり、差動ＤＴＣの実施例には同じ総数のキャパシタが使用されるため、面積のオーバーヘッドは最小限に抑えられる。
【００１３】
一実施形態では、前記導出信号は、位相同期ループアーキテクチャの帰還信号を含む。
【００１４】
第３の制御信号は、前記帰還信号を発生するために使用されてもよい。
【００１５】
一実施形態では、前記方法はさらに、時間−デジタル変換器からの出力信号をフィルタリングして、出力高周波クロック信号が基づいている、フィルタリングされた出力信号を発生するステップを含む。
【００１６】
別の実施形態では、前記導出信号は、位相セレクタアーキテクチャにおける位相セレクタ出力信号を含む。
【００１７】
さらなる実施形態では、前記導出信号は、サブサンプラーアーキテクチャにおいてサブサンプリングされた出力信号を含む。
【００１８】
本開示の別の態様によれば、高周波出力信号を提供するように構成されたアーキテクチャであって、
前記アーキテクチャは、
基準クロック信号を発生するように構成された第１のクロックモジュールと、
第１の信号に従って前記基準クロック信号を調整し、調整された基準クロック出力信号を発生するように構成された第１のデジタル−時間変換器と、
前記第１のデジタル−時間変換器からの調整された基準クロック出力信号である第１の入力信号を受信するように構成された時間−デジタル変換器と、
前記第１のデジタル−時間変換器からの調整された基準クロック出力信号を受信し、出力高周波クロック信号を発生するように構成された第２のクロックモジュールと、
前記出力高周波クロック信号を受信し、前記時間−デジタル変換器のための第２の入力を形成する導出信号を発生するように構成された手段と、
少なくとも前記第１の制御信号を発生するように構成された制御モジュールとを備えるアーキテクチャにおいて、
前記制御モジュールはさらに、第２の制御信号を発生するように構成され、
前記第１及び第２の制御信号は、中間点Ｍを中心として、小数部ｘによって調整され、かつそれぞれ（Ｍ＋ｘ）及び（Ｍ−ｘ）信号を含み、
前記アーキテクチャはさらに、前記時間−デジタル変換器のための前記導出信号を更新するように構成された第２のデジタル−時間変換器を備えることを特徴とする。
【００１９】
前記アーキテクチャは、時間−デジタル変換器からの出力をフィルタリングし、第２のクロックモジュールのための入力としてフィルタリングされた出力信号を発生するように構成された少なくとも１つのフィルタを備えてもよい。
【００２０】
別の実施形態では、導出信号を発生するための手段は、位相セレクタを備え、前記位相セレクタは、前記第２のデジタル−時間変換器への入力として位相信号を選択するように構成された多相分周器を含み、前記第２の制御信号は、前記第２のデジタル−時間変換器において選択された位相信号を調整する。
【００２１】
さらなる実施形態では、導出信号を発生するための手段はサブサンプラを備え、前記サブサンプラは、前記基準信号と前記出力高周波クロック信号の両方を受信し、第２のデジタル−時間変換器への入力を形成するサンプリングされた信号を発生するように構成されたサンプラを含み、第２の制御信号は、第２のデジタル−時間変換器において、サンプリングされた信号を調整する。
【００２２】
一実施形態では、制御モジュールは、シグマデルタモジュールを含む。
【００２３】
本開示をより良く理解するために、ここで、一例として添付の図面を参照する。
【図面の簡単な説明】
【００２４】
【図１】従来の整数Ｎデジタル位相同期ループの概略ブロック図を示す。
【図２】従来のフラクショナルＮ／Ｎ＋１型デジタル位相同期ループの概略ブロック図を示す。
【図３】従来の時間−デジタル変換器の概略ブロック図を示す。
【図４ａ】ｇｍ−Ｃに基づく従来のデジタル−時間変換器の概略ブロック図を示す。
【図４ｂ】ＲＣ回路の実施例に基づく従来のデジタル−時間変換器の概略ブロック図を示す。
【図５】本開示による差分デジタル−時間変換器を実施したフラクショナルＮ／Ｎ＋１型デジタル位相同期ループの概略ブロック図を示す。
【図６ａ】関連するエラーパターンと共に、シングルエンドデジタル−時間変換器からの出力を示す。
【図６ｂ】関連するエラーパターンと共に差動デジタル−時間変換器からの出力を示す。
【図７】本開示による位相セレクタの実施例の概略ブロック図を示す。
【図８】本開示によるサブサンプリングの実施例の概略ブロック図を示す。
【発明を実施するための形態】
【００２５】
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されない。記載された図面は概略的なものに過ぎず、限定的ではない。図面では、いくつかの要素のサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。
【００２６】
「第１の」及び「第２の」という用語は、特定の要素が図面を参照して説明されているため、限定的ではない。
【００２７】
用語「ＰＬＬ」は、アナログ位相同期ループをいう。用語「ＤＰＬＬ」は、デジタル制御を有する位相同期ループであって、例えば、位相検出器又はループフィルタのいずれかがデジタル（デジタル−時間変換器（ＤＴＣ）及び／又は時間−デジタル変換器（ＴＤＣ）を使用する）である。「ＡＤＰＬＬ」という用語は、位相検出器及びループフィルタはデジタル形式で実行されるオールデジタル位相同期ループである。
【００２８】
用語「インテジャー（整数）Ｎ型ＰＬＬ」は、出力周波数が入力基準周波数の整数倍であるＰＬＬをいう。
【００２９】
「フラクショナル（分数）Ｎ型ＰＬＬ」という用語は、出力周波数と入力基準周波数との間の比Ｎは分数（比の値は小数部）であり、つまり、非整数であるＰＬＬをいう。
【００３０】
本明細書で使用される「分周器Ｎ／Ｎ＋１」という用語は、マルチモード分周器をいい、これは、任意の所与の瞬間において、Ｎ又はＮ＋１のいずれかによって分周され、平均して多数のサイクルにわたり、ＮとＮ＋１との間の有効な除算、すなわち、分数除算（フラクショナル除算）を行うことを意味する。
【００３１】
本明細書で使用される「基準周波数」という用語は、１２５ＭＨｚに限定されている基準水晶発振器をいう。
【００３２】
本明細書で使用する「高周波」という用語は、これは基準周波数よりも実質的に高い周波数をいう。
【００３３】
本明細書で使用される用語「高周波クロック」は、高周波信号を発生する発振器をいう。このような高周波クロックは、粗い分解能を制御するデジタルスイッチドキャパシタと、高分解能を制御するデジタル−アナログ変換器（ＤＡＣ）とを有する、デジタル制御発振器（ＤＣＯ）又はハイブリッドの実施例を備えてもよい。
【００３４】
「導出信号」という用語は、高周波クロックからの信号出力をいうが、これはＴＤＣへの第２の入力としてのＰＬＬの帰還ループで使用され、第１の入力は基準クロック信号経路から供給されるものである。この用語はまた、位相セレクタからの出力信号（選択された位相信号）及びサブサンプラからの出力信号（サンプリングされた信号、又はサンプル信号）を指す。ここで、位相セレクタ及びサブサンプラは、ＰＬＬアーキテクチャの一部として高周波クロック信号をその入力として受信する。同様に、「導出信号を発生するための手段」という用語は、後述のＰＬＬ、位相セレクタ、又はサブサンプラの帰還ループを指す。
【００３５】
図１は、従来のインテジャーＮ型ＤＰＬＬ１００の概略ブロック図を示し、これは、ＴＤＣ１１０と、ループフィルタ１２０と、高周波クロック（ＤＣＯ）１３０と、整数分周器（分周器Ｎ）１４０とを備える。図示のように、ＴＤＣ１１０は、分周器Ｎ１４０から基準クロック信号（以下、「基準クロック」という。）１５０及び出力１６０を受信する。分周器Ｎ１４０は、ＤＣＯ１３０からの出力信号１７０を受信し、帰還ループの一部として出力信号１６０を供給する。
【００３６】
図２は、従来のフラクショナルＮ型ＤＰＬＬ２００の概略ブロック図を示す。このようなフラクショナルＮＤＰＬＬは、非特許文献３に開示されており、ここで、モジュラス分周器のシグマ−デルタディザリングを伴う従来のチャージポンプＰＬＬを模倣する分周器に基づくＡＤＰＬＬの開示があり、デジタル位相誤差検出器におけるＤＴＣの実施例の開示がある。フラクショナルＮ型ＡＤＰＬＬも非特許文献４に開示されている。
【００３７】
フラクショナルＮＤＰＬＬ２００は、ＴＤＣ２１０と、ループフィルタ２２０と、ＤＣＯ２３０と、整数／分数分周器（分周器Ｎ／Ｎ＋１）２４０とを備える。図示のように、分周器Ｎ／Ｎ＋１  ２４０は、ＤＣＯ２３０から出力信号２７０を受け取り、帰還ループの一部として出力信号２６０を供給する。ＴＤＣ２１０は、ＤＴＣ２８０からの信号と共に、分周器Ｎ／Ｎ＋１２４０からの出力２６０を受信する。
【００３８】
フラクショナルＮ型ＤＰＬＬ２００はまた、例えば、分周器Ｎ／Ｎ＋１  ２４０用の整数信号３１０とＤＴＣ２８０用の分数信号３２０の両方を提供するシグマデルタモジュールである制御モジュール３００を含む。分数信号３２０は、ＤＴＣ２８０に印加される基準クロック信号２５０を調整するために使用される。
【００３９】
図３において、ＴＤＣ４００の概略ブロック図が示されている。ＴＤＣ４００は、複数のフリップフロップ４１００，４１０１，…，４１０ｑｎ−１（一般に「フリップフロップ４１０」という。）と、第１の遅延τ０を有する複数の第１の遅延素子４２００，４２０１，…，４２０ｑｎ−１（一般に「遅延線４２０」という。）と、第２の遅延τ１を有する複数の第２の遅延素子４３００，４３０１，…，４３０ｑｎ−１（一般に「遅延線４３０」という。）とを用いて実施される。
【００４０】
図示のように、各フリップフロップ４１０は、各遅延線４２０，４３０に関連する遅延要素を有し、各遅延線４２０，４３０は、図示のようにフリップフロップ４４０に入力を供給する。各フリップフロップは、入力信号４５０の遅延バージョンをサンプリングする。遅延線４３０は任意であるが、これを使用して、第１の遅延を部分的にキャンセルして、バーニア構造でより精細な分解能を提供することができる。
【００４１】
さらに、ほとんどのＤＴＣの実施例では、複数のスイッチドキャパシタを使用して遅延を制御する。ここで、複数のスイッチドキャパシタは、選択されたトレードオフに応じて変化するＤＴＣのセクション当たりのキャパシタの数を有する、ｇｍ−Ｃ（電圧−電流変換器／キャパシタ構成）遅延又はＲＣ（抵抗／キャパシタ構成）遅延のいずれかに基づいて構成される。図４ａ及び図４ｂは、それぞれｇｍ−Ｃ及びＲＣ遅延回路の実施例の概略図を示している。
【００４２】
図４ａには、ＤＴＣ５００が示されている。ＤＴＣ５００は、入力電圧５２０が印加される入力ｇｍ構成回路５１０と、入力ｇｍ構成回路５１０からの出力５４０に接続されたスイッチドキャパシタ５３０のバンクと、出力５６０を提供するように接続された比較器５５０とを含む。この構成では、入力ｇｍ構成５１０は、ｇｍ５１０ｂに関連する入力バッファ５１０ａを含む。
【００４３】
図４ｂでは、ＤＴＣ６００が示されている。ＤＴＣ６００は、入力電圧６２０が印加される入力抵抗回路６１０と、入力抵抗回路６１０からの出力６４０に接続された複数のスイッチドキャパシタ６３０のバンクと、出力６６０を提供するように接続された比較器６５０とを含む。この構成では、入力抵抗回路６１０は、入力バッファ６１０ａ及び抵抗器６１０ｂを含む。
【００４４】
図４ａ及び図４ｂの両方において、遅延を提供する１つのセクションのみが示されており、２つ以上のセクションが存在してもよいことは容易に理解されるであろう。例えば、特定の実施形態によれば、複数のセクションは、各セクションとカスケード接続されて、遅延線全体の全体的な遅延に寄与する遅延を提供する。
【００４５】
しかしながら、既存のＤＴＣ構成回路に関連する２つの主な問題、すなわち、積分非線形性（以下、「ＩＮＬ」という。）とノイズの問題がある。
【００４６】
ＩＮＬは、複数のキャパシタを合わせる必要性により支配的である。現代のプロセスでは、キャパシタのマッチングは、抵抗又はｇｍのマッチングよりもはるかに成功している。このことは、セクションが１つしかない構成回路の使用を優先する傾向にあり、ここで、すべてのキャパシタは同じｇｍ又は抵抗に接続されている。しかし、ＤＴＣとしての信号スロープはまだ数百ｐｓのシフトを実現する必要があるため、これは依然として信号スロープを低下させる。制限された信号勾配はノイズの影響を増加させ、非線形性を導入する。
【００４７】
ノイズは比較器によって支配され、比較器の基準に対するノイズによって支配的であり、典型的には、実際の実施例における電源（電圧源）（図４ａ及び図４ｂには示されていない）が支配的である。電源（電圧源）は、入力バッファ５１０ａ、６１０ａ及び比較器５５０，６５０の遅延だけでなくｇｍも変調する。いずれの電源ノイズも望ましくない遅延に変換される傾向があり、つまり、ジッタは位相ノイズになる。
【００４８】
図４に戻ると、電源が、例えば、入力バッファ、ｇｍ及び比較器などのアクティブなコンポーネントだけを変調できることは明らかである。実際には、スイッチ、抵抗とキャパシタへの電源の影響は無視可能であるが、この観点から、図４ｂに示すＲＣ回路の実施例が好ましい傾向がある。
【００４９】
実施されるステージ（段数）が少ないほど、各ステージの遅延が加算されるので、より良いことが容易に理解されるであろう。
【００５０】
本開示によれば、第１及び第２のＤＴＣの出力間の遅延差のみがＴＤＣにおいてサンプリングされる差動回路の実施例が提供される。電源（電圧源）によって誘起される遅延は、バッファｇｍおよび、電源がＤＣＯサイクルの間一定であり電源変調効果が効果的にキャンセルされると仮定した比較器に対して同一である。
【００５１】
ＴＤＣは、例えば「バンバン（ｂａｎｇ−ｂａｎｇ）」動作のための単一のビットを含む場合でも、ＴＤＣは最終的な位相比較器を形成することができる。
【００５２】
図５には、本開示による差動ＰＬＬ７００が示されている。差動ＰＬＬ７００は、ＴＤＣ７１０と、ループフィルタ７２０と、ＤＣＯ７３０と、分周器Ｎ／Ｎ＋１  ７４０と、ＤＴＣ７８０と、制御モジュール８００とを備え、それぞれは、図２のＴＤＣ２１０、ループフィルタ２２０、ＤＣＯ２３０、分周器Ｎ／Ｎ＋１  ２４０、ＤＴＣ２８０及び制御モジュール３００のそれぞれに対応する。
【００５３】
ＤＣＯ７３０は、出力信号７７０を提供し、当該出力信号７７０は帰還ループで分周器Ｎ／Ｎ＋１  ７４０に供給され、第２のＤＴＣ８３０への入力のために使用される。第２のＤＴＣ８３０からの出力は出力信号８４０を形成し、出力信号８４０はＴＤＣ７１０への第２の入力を形成する。基準クロック信号７５０は、ＤＴＣ７８０に入力され、ＤＴＣ７８０は、ＴＤＣ７１０への一方の入力を形成する出力信号７９０を提供する。他方の入力は第２のＤＴＣ８３０からの出力信号８４０である。第２のＤＴＣ８３０からの出力信号８４０及び第１のＤＴＣ７８０からの出力信号７９０は、ＴＤＣ７１０のための差動入力信号を形成する。
【００５４】
各ＤＴＣ７８０，８３０はマルチレベルＤＴＣを備え、ＴＤＣ７１０はマルチビットＴＤＣを備えてもよい。
【００５５】
この実施形態では、第２のＤＴＣ８３０は、帰還信号７６０を遅延させるように構成され、その遅延は、制御モジュール８００からの制御信号８２０ｂによって設定される。第１のＤＴＣ７８０は、基準信号７５０を遅延させるように構成され、その遅延は、制御モジュール８００からの制御信号８２０ａによって設定される。
【００５６】
上述のように、分数出力信号８２０は、制御信号８２０ａ、８２０ｂを提供するように構成される。各制御信号８２０ａ，８２０ｂは中間点Ｍを中心とする値を有し、１つの制御信号８２０ａが（Ｍ＋ｘ）に対応し、他方の制御信号８２０ｂが（Ｍ−ｘ）に対応し、ここで、ｘは小数部（分数；フラクション）である。
【００５７】
制御信号８２０ａ，８２０ｂを供給する制御モジュール８００は、図２を参照して上述したシグマデルタモジュールを備えてもよい。
【００５８】
ＰＬＬ動作は、第１のＤＴＣ７８０及び第２のＤＴＣ８３０の両方を所定の動作点に駆動し、当該動作点では、２つの出力が、例えば、数十ｐｓ以内にほぼ整列している場合、システムの最も敏感な部分がほぼ完全に同一の供給条件を参照するという追加の利点をもたらす。実際には、ＰＬＬ動作は、第１及び第２のＤＴＣ７８０，８３０を反対方向に駆動し、その出力が実質的に整列するようにする。
【００５９】
最適な電源感度（電源に対する無感度性）のために、好ましい実施例は、ＲＣトポロジを有する単一ステージであるが、これはＩＮＬの観点からは魅力的ではない。長い遅延は、勾配がかなり低いことを意味し、非理想的な比較器入力段と組み合わせて、余分な非線形の勾配依存の遅延が得られる。
【００６０】
このＩＮＬ問題を解決するために、２つの遅延線における遅延の合計は一定のままである差動構造を選択することにより、非線形性を大幅に低減することが可能である。これは、信号遅延が次式のように考慮されている場合には容易に実証できる。
【００６１】
ｄ＝ａ０＋ａ１ｘ＋ａ２ｘ２＋…
【００６２】
負の遅延線で−ｘを使用すると、偶数次の項はキャンセルされる。
【００６３】
この偶数次項のキャンセル（相殺）には大きな利点があり、すなわち、誤差の絶対値が実質的に減少し、フラクションがラップアラウンドするときの急激な変化は、フラクショナルスプリアスの高調波とともに大幅に減少する。さらに、平衡点ｘ＝０のとき、静的オフセットがなく、ＰＬＬ動作に影響を与える較正及び利得変化が少なくなり、つまり、較正ノイズが少なくなる。
【００６４】
図６ａは、シングルエンドのＤＴＣの実施例を使用したＩＮＬへの影響を示し、フラクショナルスプリアスを繰り返すエラーパターンが右側に表示される。比較のために、図６ｂでは、差動ＤＴＣの実施例を使用するＩＮＬへの影響を示し、実質的に低減された複数の分数スプリアスを有する反復エラーパターンが右側に示されている。容易に理解されるように、差動ＤＴＣ構成を使用することにより、より良い結果が得られる。
【００６５】
本開示による別の実施形態では、ＴＤＣは、「バンバン（ｂａｎｇ−ｂａｎｇ）」ＰＬＬのような単一ビットの決定でも動作することができ、ここでデータは、電圧制御発振器を駆動するために、早期又は遅れのいずれかでのフィルタリングを有する位相検出器で観測される。差動ＤＴＣのために、位相不確定性は、ＤＣＯサイクルから単一のＤＴＣステップに減少させることができる。例えば、２．５ＧＨｚのＤＣＯはＤＣＯ周期が４００ｐｓであり、一方、ＤＴＣステップは約２．５ｐｓであってもよい。
【００６６】
（Ｍ＋ｘ）と（Ｍ−ｘ）の直接的な実施例は、最小ステップサイズが２であり、遅延線の１つに単一の遅延ステップを追加して、（無視できる）非対称性を犠牲にしてステップサイズを１に減少させることは容易である。
【００６７】
差動ＤＴＣのアプリケーションは、フラクショナルＮ型ＰＬＬに限定されず、任意の構造に容易に適用することができ、ここで、パルス状の帰還がＤＣＯから得られ、例えば、図７及び図８のそれぞれを参照して以下に説明するように、位相セレクタ帰還ＰＬＬ又はサブサンプリングＰＬＬにおいて使用することができる。
【００６８】
図７は、位相セレクタ帰還ＰＬＬ９００の実施例を示す。ここではＰＬＬの関連部分のみが示されている。位相セレクタ帰還ＰＬＬ９００の実施例は、第１の経路において、第１のＤＴＣ９１０を備え、第１のＤＴＣ９１０は基準クロック信号９２０を受信し、制御モジュール（図示せず）からの制御信号９３０ａに従ってそれを調整する。すなわち、制御信号９３０ａは（Ｍ＋ｘ）信号であり、第１のＤＴＣ９１０からの出力は、ＴＤＣ９４０の第１の入力を形成する。第２の経路では、ＤＣＯ信号９６０を受信し、複数の信号９６５をセレクタ９７０に提供するために、多相分周器９５０が構成される。セレクタ９７０からの帰還信号９７５は、第２のＤＴＣ９８０に入力される。第２のＤＴＣ９８０では、制御モジュール（図示せず）からの制御信号９３０ｂに従って遅延され、すなわち、（Ｍ−ｘ）信号９３０ｂを発生し、第２のＤＴＣ９８０からの出力は、ＴＤＣ９４０の第２の入力を形成する。
【００６９】
ＴＤＣ９４０は、第１及び第２のＤＴＣ９１０，９８０のそれぞれから受信した差動信号に従って出力信号９４５を供給する。
【００７０】
従来通り、制御信号９３０ａ，９３０ｂを供給する制御モジュール（図示せず）は、シグマデルタモジュールを備えることができる。
【００７１】
第１及び第２のＤＴＣ９１０，９８０は、図５の第１及び第２のＤＴＣ７８０，８３０のそれぞれに対応することが、容易に理解されるであろう。
【００７２】
図８は、サブサンプリングＰＬＬ１０００の実施例を示し、ここではＰＬＬの関連部分のみが示されている。サブサンプリングＰＬＬ１０００の実施例は、第１の経路において、パルス整列モジュール１０７０からパルス整列信号１０７５を受信するように接続された第１のＤＴＣ１０１０を含む。パルス整列モジュール１０７０への入力は基準クロック信号１０２０である。制御モジュール（図示せず）からの制御信号１０３０ａ、すなわち、（Ｍ＋ｘ）信号は、第１のＤＴＣ１０１０において、パルス整列信号１０７５を調整するために使用され、ＴＤＣ１０４０のための第１の入力信号を出力する。第２の経路では、フリップフロップ１０５０は、ＤＣＯ信号１０６０及び基準信号１０２０を受信し、出力サンプル信号（サンプルされた出力信号）１０５５を提供するように構成され、フリップフロップは、ＤＣＯ信号１０６０をサンプリングするサンプラとして構成される。出力（サンプル）信号１０５５は、制御モジュール（図示せず）からの制御信号１０３０ｂによって調整され、すなわち、（Ｍ−ｘ）信号１０３０ｂは第２のＤＴＣ１０８０に入力される。第２のＤＴＣ１０８０はＴＤＣ１０４０の第２の入力信号を出力する。ＴＤＣ１０４０は、第１及び第２のＤＴＣ１０１０，１０８０によって供給される第１及び第２の入力信号（差動入力信号）に基づいて出力１０４５を提供する。
【００７３】
第１及び第２のＤＴＣ１０１０，１０８０は、図５の第１及び第２のＤＴＣ７８０，８３０のそれぞれに対応し、図７の第１及び第２のＤＴＣ９１０，９８０のそれぞれに対応することは容易に理解されるであろう
【００７４】
従来通り、制御信号１０３０ａ、１０３０ｂを提供する制御モジュール（図示せず）は、シグマ−デルタモジュールを備えることができる。
【００７５】
図示されていないが、図７及び図８の高周波クロック信号は、図５を参照して説明したのと同じ方法で発生されることが容易に理解されるであろう。ここで、位相セレクタ（図７）とサブサンプラ（図８）は、それぞれ帰還ループの一部を形成する。
【００７６】
本開示の実施例には、以下の利点がある。
（１）供給感度の低下、典型的には、ｇｍ−Ｃの実施例では約３０ｄＢ程度、ＲＣ回路の実施例では約２５ｄＢ程度である。
（２）偶数次項のキャンセルによるより線形な出力；
（３）面積のオーバーヘッドの最小限の増加。
【００７７】
本開示は、差動ＤＴＣを有するＰＬＬのための特定の実施例を説明しているが、これらの実施形態は限定的ではなく、差動ＤＴＣを有するＰＬＬの他の実施例が可能であることは容易に理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【外国語明細書】
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