(57)【要約】【課題】ＰＡＭ方式を用いたレーザ光の信号品質を向上させることが可能な光駆動装置および光通信システムを提供する。【解決手段】レーザドライバは、半導体レーザを、Ｎ値レベル（Ｎは３以上の整数）のＰＡＭ信号を用いて駆動し、クロック制御回路は、レーザドライバの駆動タイミングを定める。例えば、Ｎ＝４の場合、クロック制御回路は、光強度が最小のレベルから順に、第１レベルＬＶ１、…、第４レベルＬＶ４として、ＰＡＭ信号が第４レベルＬＶ４から第１レベルＬＶ１への推移に伴う駆動タイミングを、その逆方向への推移に伴う駆動タイミングよりも時間Ｔｅだけ早いタイミングに定める。【選択図】図３
2019012898.tif 000002
【特許請求の範囲】
【請求項１】
直接変調型の半導体レーザを駆動する光駆動装置であって、
前記半導体レーザを、Ｎ値レベル（Ｎは３以上の整数）のＰＡＭ（Pulse Amplitude Modulation）信号を用いて駆動するレーザドライバと、
前記レーザドライバの駆動タイミングを定めるクロック制御回路と、
を有し、
前記クロック制御回路は、前記Ｎ値レベルの中で、光強度が最小のレベルから順に、第１レベル、第２レベル、…、第Ｎレベルとして、前記第Ｎレベルから前記第１レベルへの推移に伴う前記駆動タイミングを、前記第１レベルから前記第Ｎレベルへの推移に伴う前記駆動タイミングよりも第１の時間だけ早いタイミングに定める、
光駆動装置。
【請求項２】
請求項１記載の光駆動装置において、
前記Ｎ値レベルは、４値レベルである、
光駆動装置。
【請求項３】
請求項２記載の光駆動装置において、
前記第１の時間は、前記第Ｎレベルから前記第１レベルへの推移に要する時間を“Ｔｆ”、前記第１レベルから前記第Ｎレベルへの推移に要する時間を“Ｔｒ”として、“（Ｔｆ−Ｔｒ）／２”である、
光駆動装置。
【請求項４】
請求項２記載の光駆動装置において、
前記クロック制御回路は、第４レベルから前記第１レベルへの推移を除く他の推移に伴う前記駆動タイミングを共に第１のタイミングに定め、前記第４レベルから前記第１レベルへの推移に伴う前記駆動タイミングを前記第１のタイミングよりも前記第１の時間だけ早い第２のタイミングに定める、
光駆動装置。
【請求項５】
請求項４記載の光駆動装置において、
前記クロック制御回路は、
前記第１の時間を定める遅延回路を含み、前記第１のタイミングに対応する第１のクロック信号と前記第２のタイミングに対応する第２のクロック信号とを出力するクロック出力回路と、
前記第１のクロック信号か前記第２のクロック信号の一方を選択する選択回路と、
前記第４レベルから前記第１レベルへの推移が生じるクロックサイクルを検出し、当該検出結果で前記選択回路を制御する検出回路と、
を有する、
光駆動装置。
【請求項６】
請求項５記載の光駆動装置において、
前記遅延回路は、前記第１の時間を可変設定可能な可変遅延回路である、
光駆動装置。
【請求項７】
請求項２記載の光駆動装置において、
前記クロック制御回路は、前記第１レベル、前記第２レベルまたは第３レベルから他のレベルへの推移に伴う前記駆動タイミングを共に第１のタイミングに定め、前記第４レベルから他のレベルへの推移に伴う前記駆動タイミングを前記第１のタイミングよりも前記第１の時間だけ早い第２のタイミングに定める、
光駆動装置。
【請求項８】
請求項７記載の光駆動装置において、
前記クロック制御回路は、
前記第１の時間を定める遅延回路を含み、前記第１のタイミングに対応する第１のクロック信号と前記第２のタイミングに対応する第２のクロック信号とを出力するクロック出力回路と、
前記第１のクロック信号か前記第２のクロック信号の一方を選択する選択回路と、
前記第４レベルから他のレベルへの推移が生じるクロックサイクルを検出し、当該検出結果で前記選択回路を制御する検出回路と、
を有する、
光駆動装置。
【請求項９】
光ファイバと、
ディジタルデータを４値レベルのＰＡＭ（Pulse Amplitude Modulation）信号に変換し、前記ＰＡＭ信号で変調されたレーザ光を前記光ファイバへ送信する光送信装置と、
前記光ファイバからの前記レーザ光を受信し、前記レーザ光を復調する光受信装置と、
を備える光通信システムであって、
前記光送信装置は、
直接変調型の半導体レーザと、
前記半導体レーザを、前記ＰＡＭ信号を用いて駆動するレーザドライバと、
前記レーザドライバの駆動タイミングを定めるクロック制御回路と、
を有し、
前記クロック制御回路は、前記４値レベルの中で、光強度が最小のレベルから順に、第１レベル、第２レベル、第３レベル、第４レベルとして、前記第４レベルから前記第１レベルへの推移に伴う前記駆動タイミングを、前記第１レベルから前記第４レベルへの推移に伴う前記駆動タイミングよりも第１の時間だけ早いタイミングに定める、
光通信システム。
【請求項１０】
請求項９記載の光通信システムにおいて、
前記第１の時間は、前記第４レベルから前記第１レベルへの推移に要する時間を“Ｔｆ”、前記第１レベルから前記第４レベルへの推移に要する時間を“Ｔｒ”として、“（Ｔｆ−Ｔｒ）／２”である、
光通信システム。
【請求項１１】
請求項９記載の光通信システムにおいて、
前記クロック制御回路は、前記第４レベルから前記第１レベルへの推移を除く他の推移に伴う前記駆動タイミングを共に第１のタイミングに定め、前記第４レベルから前記第１レベルへの推移に伴う前記駆動タイミングを前記第１のタイミングよりも前記第１の時間だけ早い第２のタイミングに定める、
光通信システム。
【請求項１２】
請求項１１記載の光通信システムにおいて、
前記クロック制御回路は、
前記第１の時間を定める遅延回路を含み、前記第１のタイミングに対応する第１のクロック信号と前記第２のタイミングに対応する第２のクロック信号とを出力するクロック出力回路と、
前記第１のクロック信号か前記第２のクロック信号の一方を選択する選択回路と、
前記第４レベルから前記第１レベルへの推移が生じるクロックサイクルを検出し、当該検出結果で前記選択回路を制御する検出回路と、
を有する、
光通信システム。
【請求項１３】
請求項１２記載の光通信システムにおいて、
前記遅延回路は、前記第１の時間を可変設定可能な可変遅延回路である、
光通信システム。
【請求項１４】
請求項９記載の光通信システムにおいて、
前記クロック制御回路は、前記第１レベル、前記第２レベルまたは前記第３レベルから他のレベルへの推移に伴う前記駆動タイミングを共に第１のタイミングに定め、前記第４レベルから他のレベルへの推移に伴う前記駆動タイミングを前記第１のタイミングよりも前記第１の時間だけ早い第２のタイミングに定める、
光通信システム。
【請求項１５】
請求項１４記載の光通信システムにおいて、
前記クロック制御回路は、
前記第１の時間を定める遅延回路を含み、前記第１のタイミングに対応する第１のクロック信号と前記第２のタイミングに対応する第２のクロック信号とを出力するクロック出力回路と、
前記第１のクロック信号か前記第２のクロック信号の一方を選択する選択回路と、
前記第４レベルから他のレベルへの推移が生じるクロックサイクルを検出し、当該検出結果で前記選択回路を制御する検出回路と、
を有する、
光通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光駆動装置および光通信システムに関し、例えば、ＰＡＭ（Pulse Amplitude Modulation）方式で変調されたレーザ光を送信する技術に関する。
【背景技術】
【０００２】
特許文献１には、ＰＡＭ用のＤＭＬ（Directly Modulated Laser）ドライバが示される。当該ＤＭＬドライバは、ディジタル入力信号のビット毎に電流引き抜き回路を備え、ＬＤ（Laser Diode）に供給されている一定電流から、電流引き抜き回路によるディジタル入力信号に応じた電流を引き抜くことでＬＤを駆動する。非特許文献１には、ＥＡ変調器集積ＤＦＢレーザを搭載した光送信モジュールが示される。非特許文献２には、直接変調型ＤＦＢレーザを搭載した光送信モジュールが示される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１２２８９８号公報
【非特許文献】
【０００４】
【非特許文献１】“光トランシーバ向け２５Ｇｂｉｔ／ｓ光送信モジュール”、ＳＥＩ  テクニカルレビュー・第１８６号、２０１５年１月、ｐ．６５−６８
【非特許文献２】“１００Ｇｂｉｔ／ｓ  ４波長集積小型光送信モジュール”、ＳＥＩ  テクニカルレビュー・第１８８号、２０１６年１月、ｐ．９５−９８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、高精度な動画配信の増加等に伴い、インターネットの伝送容量、伝送速度の更なる向上が求められている。このため、レーザ光の変調方式として、従来のＮＲＺ（No Return to Zero）方式に代わってＰＡＭ方式の開発が進んでいる。例えば、４００ギガビットイーサネット（イーサネットは登録商標）では、４値レベルのＰＡＭ４が用いられる。一方、半導体レーザの構造として、非特許文献１に示されるようなＥＭＬ（Electro absorption Modulator integrated with DFB Laser）型と、非特許文献２に示されるようなＤＭＬ（Directly Modulated Laser）型が知られている。
【０００６】
ＥＭＬ型は、外部変調型とも呼ばれ、半導体レーザを常に最大出力で駆動し、そのレーザ光を対象として半導体レーザ内に集積した光変調器で強度変調する方式を用いている。このため、消費電力が大きいことが問題となる。例えば、データセンタや通信基地局の増設に伴ってエネルギー消費が増加するため、地球温暖化等を招く恐れがある。一方、ＤＭＬ型は、直接変調型であり、半導体レーザの駆動電流自体を変調する方式を用いている。このため、ＥＭＬ型に比べて消費電力の低減が図れる。しかし、ＤＭＬ型では、ＥＭＬ型と比較して信号波形の歪が大きくなる。このため、特に、ＰＡＭ方式を用いる場合、十分な信号品質を得られなくなる恐れがある。
【０００７】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による光駆動装置は、直接変調型の半導体レーザを駆動し、レーザドライバと、クロック制御回路とを有する。レーザドライバは、半導体レーザを、Ｎ値レベル（Ｎは３以上の整数）のＰＡＭ信号を用いて駆動し、クロック制御回路は、レーザドライバの駆動タイミングを定める。この際に、クロック制御回路は、光強度が最小のレベルから順に、第１レベル、…、第Ｎレベルとして、第Ｎレベルから第１レベルへの推移に伴う駆動タイミングを、その逆方向の推移に伴う駆動タイミングよりも第１の時間だけ早いタイミングに定める。
【発明の効果】
【０００９】
前記一実施の形態によれば、ＰＡＭ方式を用いたレーザ光の信号品質を向上させることが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１による光通信システムの主要部の構成例を示す概略図である。
【図２】本発明の実施の形態１による光駆動装置周りの主要部の概略構成例を示す回路ブロック図である。
【図３】（ａ）は、図１４の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図であり、（ｂ）は、図２の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。
【図４】（ａ）および（ｂ）は、それぞれ、図３（ａ）および図３（ｂ）に対して、その他のレベル間推移を加えた波形形状を模式的に示す図である。
【図５】（ａ）は、図２におけるシリアルパラレル変換器の構成例を示す回路図であり、（ｂ）は、（ａ）の動作例を示すタイミングチャートである。
【図６】（ａ）は、図２におけるクロック制御回路の構成例を示す回路図であり、（ｂ）は、（ａ）の動作例を示すタイミングチャートである。
【図７】図２におけるレーザドライバの構成例を示す回路図である。
【図８】図２および図７におけるレーザドライバの動作例を示すタイミングチャートである。
【図９】図６（ａ）における遅延回路の構成例を示す回路図である。
【図１０】本発明の実施の形態２による光駆動装置において、半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。
【図１１】図１０に対応するクロック制御回路の構成例を示す回路図である。
【図１２】ＥＭＬ型の半導体レーザの断面構造例および動作例を示す模式図である。
【図１３】ＤＭＬ型の半導体レーザの断面構造例および動作例を示す模式図である。
【図１４】本発明の比較例として検討した光駆動装置周りの主要部の概略構成例を示す回路ブロック図である。
【図１５】ＤＭＬ型の半導体レーザから出力されるレーザ光の観測結果の一例を示す波形図である。
【図１６】（ａ）は、レーザ光の理想的な波形形状を模式的に示す図であり、（ｂ）は、図１４の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
《光通信システムの概略構成》
図１は、本発明の実施の形態１による光通信システムの主要部の構成例を示す概略図である。図１に示す光通信システムは、２台の通信装置ＣＥＱ１，ＣＥＱ２と、通信装置ＣＥＱ１，ＣＥＱ２間の通信経路を担う光ファイバＯＦとを備える。通信装置ＣＥＱ１は、光送信部（光送信装置）ＯＰＴＸと、送信データ処理部ＴＸＵとを備える。送信データ処理部ＴＸＵは、オリジナルのディジタルデータに対し、例えば、ＤＳＰ（Digital Signal Processor）等によって符号化等の各種ディジタル処理を行い、処理後のディジタルデータＤＴｉを出力する。
【００１６】
光送信部（光送信装置）ＯＰＴＸは、ディジタルアナログ変換器ＤＡＣと、レーザドライバＤＲＶと、半導体レーザＬＤとを備える。半導体レーザＬＤは、直接変調型の構造となっている。ディジタルアナログ変換器ＤＡＣは、ディジタルデータＤＴｉを４値レベルのＰＡＭ信号（アナログ信号）に変換する。レーザドライバＤＲＶは、当該ＰＡＭ信号を用いて半導体レーザＬＤを駆動する。その結果、半導体レーザＬＤは、ＰＡＭ信号で変調されたレーザ光を光ファイバＯＦへ送信する。
【００１７】
通信装置ＣＥＱ２は、光受信部（光受信装置）ＯＰＲＸと、受信データ処理部ＲＸＵとを備える。光受信部（光受信装置）ＯＰＲＸは、フォトダイオードＰＤと、トランスインピーダンスアンプＴＩＡと、アナログディジタル変換器ＡＤＣとを備える。フォトダイオードＰＤは、光ファイバＯＦからのレーザ光を受信し、光強度に応じた電流信号を出力する。トランスインピーダンスアンプＴＩＡは、当該電流信号を所定のゲインで増幅すると共に電圧信号に変換する。アナログディジタル変換器ＡＤＣは、当該電圧信号（アナログ信号）をディジタルデータに変換する。これにより、光受信部ＯＰＲＸは、ＰＡＭ信号で変調されたレーザ光を復調する。受信データ処理部ＲＸＵは、光受信部ＯＰＲＸからのディジタルデータに対し、例えば、ＤＳＰ等によって復号化等の各種ディジタル処理を行うことでオリジナルのディジタルデータを復元する。
【００１８】
なお、実際には、双方向通信のため、光送信部ＯＰＴＸおよび光受信部ＯＰＲＸは、送受信モジュールとして一体化され、このような送受信モジュールが、通信装置ＣＥＱ１，ＣＥＱ２のそれぞれに設けられる。さらに、例えば、４００ギガビットイーサネット等では、複数の送受信モジュールが並列に束ねて用いられ、その複数のレーザ光は、ＷＤＭ（Wavelength Division Multiplexing）によって多重化された状態で光ファイバＯＦを伝送する。このため、ルータ、イーサネットスイッチ、光伝送装置、あるいは動画配信サーバといった各種通信装置では、全体の消費電力の中で送受信モジュールが占める割合が多くなる。そこで、消費電力を低減するため、直接変調型（ＤＭＬ型）の半導体レーザＬＤを用いることが有益となる。
【００１９】
図１２は、ＥＭＬ型の半導体レーザの断面構造例および動作例を示す模式図である。図１３は、ＤＭＬ型の半導体レーザの断面構造例および動作例を示す模式図である。図１２に示すＥＭＬ型の半導体レーザＬＤｅは、発光部ＬＥと光変調部ＭＤとが隣接して配置された構造を備える。ｎ型の半導体基板ＳＵＢの裏面には電極ＰＤ３が形成される。一方、半導体基板ＳＵＢの主面には、順に、ｎ型クラッド層ＣＬｎ、活性層ＡＬ、ｐ型クラッド層ＣＬｐが形成される。
【００２０】
ｎ型クラッド層ＣＬｎ、活性層ＡＬ、ｐ型クラッド層ＣＬｐは、例えば、インジュウムリン（ＩｎＰ）等を含む化合物半導体によって構成され、ダブルへテロ構造となる。ｐ型クラッド層ＣＬｐの主面側には、発光部ＬＥの領域において電極ＰＤ１が形成され、光変調部ＭＤの領域において電極ＰＤ２が形成される。また、発光部ＬＥの領域において、半導体基板ＳＵＢとｎ型クラッド層ＣＬｎの境界には、レーザ光を単一波長とするための回折格子が形成される。
【００２１】
電極ＰＤ１には、レーザドライバによって直流電流が供給される。これによって、活性層ＡＬに電子および正孔が閉じ込められ、再結合によって発光する。この光は、活性層ＡＬ内での誘導放出によってレーザ発振を引き起こす。その結果、単一波長のレーザ光が光変調部ＭＤへ伝送される。電極ＰＤ２には、レーザドライバによって変調された電圧が印加される。その結果、量子閉じ込めシュタルク効果によってレーザ光の吸収率が変化し、変調されたレーザ光が外部へ出力される。
【００２２】
図１３に示すＤＭＬ型（直接変調型）の半導体レーザＬＤｄは、図１２に示した発光部ＬＥのみを備えたような構成となっている。電極ＰＤ１には、レーザドライバによって変調された電流信号が供給される。その結果、変調された単一波長のレーザ光が外部へ出力される。図１２に示したＥＭＬ型の半導体レーザＬＤｅでは、発光部ＬＥに対して常に最大出力に対応する直流電流が供給されるのに対して、図１３に示したＤＭＬ型の半導体レーザＬＤｄでは、発光部ＬＥに対して変調された電流信号が供給される。その結果、ＤＭＬ型の半導体レーザＬＤｄを用いることで、消費電力の低減が図れる。
【００２３】
《光駆動装置（比較例）の概略構成および問題点》
図１４は、本発明の比較例として検討した光駆動装置周りの主要部の概略構成例を示す回路ブロック図である。図１４には、図１に示した光送信部のより詳細な構成例が示される。当該光送信部（光送信装置）ＯＰＴＸ’は、半導体レーザＬＤと、それを駆動する光駆動部（光駆動装置）ＯＰＤＶ’とを備える。光駆動部（光駆動装置）ＯＰＤＶ’は、例えば、一つの半導体チップで構成され、クロックデータリカバリ回路ＣＤＲと、シリアルパラレル変換器ＳＰＣと、レーザドライバＤＲＶとを備える。この例では、ＤＭＬ型の半導体レーザを４値レベルのＰＡＭ信号で変調する場合を想定する。
【００２４】
クロックデータリカバリ回路ＣＤＲは、図１に示した送信データ処理部ＴＸＵからのディジタルデータＤＴｉを受けて、クロック信号ＣＫ１の抽出とシリアルデータＤＴｓの復元（リタイミング）を行う。シリアルパラレル変換器ＳＰＣは、シリアルデータＤＴｓを２ビットのパラレルデータＤＴｐ［１］，ＤＴｐ［２］に変換する。レーザドライバＤＲＶは、ディジタルアナログ変換器ＤＡＣと、可変電流源ＩＳＶとを備える。この例では、図１に示したディジタルアナログ変換器ＤＡＣは、レーザドライバＤＲＶ内に含まれる。
【００２５】
ディジタルアナログ変換器ＤＡＣは、シリアルパラレル変換器ＳＰＣからの２ビットのパラレルデータＤＴｐ［１］，ＤＴｐ［２］を４値レベルのアナログ信号（すなわちＰＡＭ信号）に変換する。可変電流源ＩＳＶは、当該ＰＡＭ信号のレベルに応じた電流信号Ｉｄ’を生成し、当該電流信号Ｉｄ’（言い換えればＰＡＭ信号）で半導体レーザＬＤを駆動する。この際の半導体レーザＬＤの駆動タイミングは、クロックデータリカバリ回路ＣＤＲからのクロック信号ＣＫ１に基づいて定められる。
【００２６】
図１５は、ＤＭＬ型の半導体レーザから出力されるレーザ光の観測結果の一例を示す波形図である。図１５には、伝送レートを２５Ｇｂｐｓとして、２値レベルのＮＲＺ信号を用いて変調を行った場合のアイパターンが示される。図１５において、レーザ光の立ち上がり時間（立ち上がりの傾き）と立ち下がり時間（立ち下がりの傾き）を比べると、立ち下がり時間の方が長い（立ち下がりの傾きの方が鈍い）ことが分かる。その要因として、例えば、次のようなことが考えられる。まず、立ち上がり時間は、活性層ＡＬ内に電子−正孔を多く注入する中での電子−正孔の再結合時間によって決まる。一方、立ち下がり時間は、電子−正孔の注入が行われない状態で、活性層ＡＬ内から電子−正孔が再結合によって減少していく中での再結合時間によって決まる。この場合、再結合の確率は時間と共に低下していくため、立ち下がりに時間を要することになる。
【００２７】
図１６（ａ）は、レーザ光の理想的な波形形状を模式的に示す図であり、図１６（ｂ）は、図１４の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。明細書では、４値レベルの中で、光強度が最小のレベルから順に、第１レベルＬＶ１、第２レベルＬＶ２、第３レベルＬＶ３、第４レベルＬＶ４と呼ぶ。また、最小レベルとなる第１レベルＬＶ１から最大レベルとなる第４レベルＬＶ４への推移に要する時間を立ち上がり時間Ｔｒと呼び、第４レベルＬＶ４から第１レベルＬＶ１への推移に要する時間を立ち下がり時間Ｔｆと呼ぶ。
【００２８】
図１６（ａ）および図１６（ｂ）では、４値レベルに伴い、第４レベルＬＶ４と第３レベルＬＶ３の間（上段と呼ぶ）、第３レベルＬＶ３と第２レベルＬＶ２の間（中段と呼ぶ）、第２レベルＬＶ２と第１レベルＬＶ１の間（下段と呼ぶ）に、それぞれ、３個のアイが開く。図１６（ａ）では、立ち上がり時間Ｔｒと立ち下がり時間Ｔｆは等しい。この場合、中段のアイのサイズは、上段および下段よりも大きく、上段のアイと下段のアイのサイズは等しくなる。例えば、図１２に示したＥＭＬ型の半導体レーザＬＤｅを用いた場合には、このようなアイが得られ易くなる。
【００２９】
一方、図１６（ｂ）では、ＤＭＬ型の半導体レーザに伴い、立ち下がり時間Ｔｆは立ち上がり時間Ｔｒよりも長い。また、図１４に示したクロック信号ＣＫ１に基づき、立ち下がりの駆動タイミング（開始タイミング）と、立ち上がりの駆動タイミングは等しい。この場合、下段のアイのサイズが上段のアイよりも小さくなるため、光ファイバＯＦに入射されるレーザ光の信号品質が低下する。また、図１の光ファイバＯＦでは、ファイバ長が長くなるほど信号品質の低下が生じる。その結果、図１の光受信部ＯＰＲＸにおいて、下段のアイを正しく復調できなくなる（すなわちデータの誤認識が生じる）恐れや、または、正しく復調できる程度に光ファイバＯＦの長さ（伝送距離）が制限される恐れがある。
【００３０】
《光駆動装置（実施の形態１）の概略構成および概略動作》
図２は、本発明の実施の形態１による光駆動装置周りの主要部の概略構成例を示す回路ブロック図である。図２には、図１に示した光送信部のより詳細な構成例が示される。当該光送信部（光送信装置）ＯＰＴＸは、図１４の場合と同様に、半導体レーザＬＤと、それを駆動する光駆動部（光駆動装置）ＯＰＤＶとを備える。光駆動部（光駆動装置）ＯＰＤＶは、例えば、一つの半導体チップで構成され、図１４の場合と同様のクロックデータリカバリ回路ＣＤＲ、シリアルパラレル変換器ＳＰＣおよびレーザドライバＤＲＶに加えて、クロック制御回路ＣＫＣＴＬを備える。
【００３１】
クロック制御回路ＣＫＣＴＬは、クロックデータリカバリ回路ＣＤＲからのクロック信号ＣＫ１とシリアルパラレル変換器ＳＰＣからのパラレルデータＤＴｐ［１］，ＤＴｐ［２］とを受けてクロック信号ＣＫ２を生成する。そして、クロック制御回路ＣＫＣＴＬは、当該クロック信号ＣＫ２によってレーザドライバＤＲＶの駆動タイミングを定める。
【００３２】
図３（ａ）は、図１４の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図であり、図３（ｂ）は、図２の半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。この例では、第１レベルＬＶ１、第２レベルＬＶ２、第３レベルＬＶ３、第４レベルＬＶ４は、それぞれ、図２のパラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］）の（０，０）、（０，１）、（１，０）、（１，１）に対応している。
【００３３】
図３（ａ）には、図１６（ｂ）の場合と同様の波形形状が示され、下段のアイのサイズは上段よりも小さくなっている。そこで、クロック制御回路ＣＫＣＴＬは、図３（ｂ）に示すように、第４レベルＬＶ４から第１レベルＬＶ１への推移に伴う駆動タイミング（推移の開始タイミング）を、第１レベルＬＶ１から第４レベルＬＶ４への推移に伴う駆動タイミングよりも時間Ｔｅだけ早いタイミングに定める。すなわち、クロック制御回路ＣＫＣＴＬは、このようなタイミングとなるようにクロック信号ＣＫ２を生成する。
【００３４】
ここで、時間Ｔｅは、例えば、“（Ｔｆ−Ｔｒ）／２”である。図３（ａ）の場合、上段のアイにおける第４レベルＬＶ４の幅は、下段のアイにおける第１レベルＬＶ１の幅よりも“Ｔｆ−Ｔｒ”だけ広い。時間Ｔｅを“（Ｔｆ−Ｔｒ）／２”に定めると、当該第４レベルＬＶ４の幅は“（Ｔｆ−Ｔｒ）／２”だけ狭まり、当該第１レベルＬＶ１の幅は“（Ｔｆ−Ｔｒ）／２”だけ広がる。その結果、下段のアイと上段のアイのサイズを同等に定めることが可能になる。
【００３５】
図４（ａ）および図４（ｂ）は、それぞれ、図３（ａ）および図３（ｂ）に対して、その他のレベル間推移を加えた波形形状（所謂アイパターン）を模式的に示す図である。図４（ｂ）に示すように、クロック制御回路ＣＫＣＴＬは、第４レベルＬＶ４から第１レベルＬＶ１への推移を除く他の推移に伴う駆動タイミングを共にタイミングｔ１に定める。そして、クロック制御回路ＣＫＣＴＬは、第４レベルＬＶ４から第１レベルＬＶ１への推移に伴う駆動タイミングのみを、タイミングｔ１よりも時間Ｔｅだけ早いタイミングｔ２に定める。他の推移には、第１レベルから第２、第３、第４レベルへの各推移と、第２レベルから第１、第３、第４レベルへの各推移と、第３レベルから第１、第２、第４レベルへの各推移と、第４レベルから第２、第３レベルへの各推移とが含まれる。
【００３６】
図４（ｂ）に示されるように、下段のアイのサイズは、第４レベルＬＶ４から第１レベルＬＶ１への推移に支配される。したがって、この推移のみを早めれば、下段のアイと上段のアイのサイズを同等に定めることができる。ここで、各レベルは、半導体レーザＬＤの閾値以上のレベルであるため、各推移における開始タイミングのばらつき（すなわちどのレベルからどのレベルへ推移するかに依存したばらつき）は小さい。したがって、タイミングを時間Ｔｅだけ早める際には、前々回のクロックサイクルのレベル等を特に考慮する必要はなく、前回のクロックサイクルのレベル（第４レベルＬＶ４）と今回のクロックサイクルのレベル（第１レベルＬＶ１）のみを考慮すればよい。
【００３７】
また、仮に、立ち上がり方向のタイミングを調整すると、緩和振動の位置をずらすことになり、アイの縦方向の開きに影響が生じる恐れがある。一方、実施の形態１の方式では、立ち下がり方向のタイミングを調整するため、緩和振動位置、ひいてはアイの縦方向の開きに影響は生じず、横方向（時間軸方向）だけの調整となる。このため、立ち下がり方向のタイミングを調整することによる副作用も特に生じない。
【００３８】
なお、ここでは４値レベルのＰＡＭ信号を例としたが、必ずしも４値に限定されず、３値や５値以上といったＮ値レベル（Ｎは３以上の整数）のＰＡＭ信号を用いる場合であれば同様の問題が生じ得る。このため、同様の方式を適用することが有益となる。
【００３９】
ただし、“Ｎ”が大きい場合、例えば、図４（ｂ）において、第Ｎレベルから第１レベルへの推移を時間Ｔｅ（＝（Ｔｆ−Ｔｒ）／２）だけ早めると、当該推移波形が第（Ｎ−１）レベルから第１レベルＬＶ１への推移波形を追い越すことがある。この場合、下段のアイのサイズは、第（Ｎ−１）レベルから第１レベルＬＶ１への推移に支配されることになる。したがって、このような場合には、例えば、第（Ｎ−１）レベルから第１レベルＬＶ１への推移波形を追い越さずに一致する程度に時間Ｔｅを定めるか、あるいは、第Ｎレベルから第１レベルＬＶ１に加えて、第（Ｎ−１）レベルから第１レベルＬＶ１への推移波形を早めてもよい。
【００４０】
《光駆動装置（実施の形態１）の詳細構成および詳細動作》
図５（ａ）は、図２におけるシリアルパラレル変換器の構成例を示す回路図であり、図５（ｂ）は、図５（ａ）の動作例を示すタイミングチャートである。図５（ａ）のシリアルパラレル変換器ＳＰＣは、フリップフロップ回路ＦＦ１１〜ＦＦ１４を備える。フリップフロップ回路ＦＦ１１，ＦＦ１２は、シリアルデータＤＴｓをクロック信号ＣＫ１の立ち上がりエッジおよび立ち下がりエッジでそれぞれラッチする。フリップフロップＦＦ１３，ＦＦ１４は、それぞれ、フリップフロップ回路ＦＦ１１，ＦＦ１２の出力を、クロック信号ＣＫ１の立ち上がりエッジでリタイミングすることで、パラレルデータＤＴｐ［１］，ＤＴｐ［２］を出力する。
【００４１】
図５（ｂ）の例では、シリアルデータＤＴｓがＤ１，Ｄ２，Ｄ３，Ｄ４，…の順に入力されている。この場合、クロック信号ＣＫ１の立ち上がりエッジに同期して、Ｄ１，Ｄ２がパラレルデータＤＴｐ［１］，ＤＴｐ［２］として出力され、次の立ち上がりエッジに同期して、Ｄ３，Ｄ４がパラレルデータＤＴｐ［１］，ＤＴｐ［２］として出力される。以降も同様である。
【００４２】
図６（ａ）は、図２におけるクロック制御回路の構成例を示す回路図であり、図６（ｂ）は、図６（ａ）の動作例を示すタイミングチャートである。図６（ａ）のクロック制御回路ＣＫＣＴＬは、クロック出力回路ＣＫＯＴと、選択回路ＳＥＬ２０と、レベル推移検出回路ＬＳＤＥＴとを備える。クロック出力回路ＣＫＯＴは、図４（ｂ）等に示した時間Ｔｅを定める遅延回路ＤＬＹ２０を含み、図４（ｂ）のタイミングｔ１に対応するクロック信号ＣＫａと、タイミングｔ２に対応するクロック信号ＣＫｂとを出力する。
【００４３】
この例では、クロック出力回路ＣＫＯＴは、クロック信号ＣＫ１を遅延回路ＤＬＹ２０で遅延させることでクロック信号ＣＫａを出力し、当該クロック信号ＣＫａとクロック信号ＣＫ１とをアンドゲートＡＤ２０でアンド演算することでクロック信号ＣＫｂを出力する。この場合、図６（ｂ）に示されるように、クロック信号ＣＫｂの立ち下がりエッジは、クロック信号ＣＫａの立ち下がりエッジよりも時間Ｔｅだけ早まることになる。
【００４４】
選択回路ＳＥＬ２０は、クロック信号ＣＫａかクロック信号ＣＫｂの一方を選択する。レベル推移検出回路ＬＳＤＥＴは、第４レベルＬＶ４から第１レベルＬＶ１への推移が生じるクロックサイクルを検出し、当該検出結果で選択回路ＳＥＬ２０を制御する。この例では、レベル推移検出回路ＬＳＤＥＴは、フリップフロップ回路ＦＦ２１，ＦＦ２２と、アンドゲートＡＤ２１とを備える。
【００４５】
フリップフロップ回路ＦＦ２１，ＦＦ２２は、それぞれ、パラレルデータＤＴｐ［１］，ＤＴｐ［２］をクロック信号ＣＫ１の立ち上がりエッジでラッチすることで、１クロックサイクル分遅延させる。アンドゲートＡＤ２１は、フリップフロップ回路ＦＦ２１，ＦＦ２２の出力（すなわち前回のクロックサイクルのパラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］））が（１，１）であり、今回のクロックサイクルのパラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］）が（０，０）の場合に選択信号ＳＳ２０を‘１’レベルにアサートする。選択回路ＳＥＬ２０は、選択信号ＳＳ２０が‘１’レベルの場合には、クロック信号ＣＫｂをクロック信号ＣＫ２として出力し、‘０’レベルの場合には、クロック信号ＣＫａをクロック信号ＣＫ２として出力する。
【００４６】
図６（ｂ）では、クロック信号ＣＫ１のクロックサイクル毎に、順に、（Ｄ１，Ｄ２）＝（０，１）、（Ｄ３，Ｄ４）＝（１，１）、（Ｄ５，Ｄ６）＝（０，０）、（Ｄ７，Ｄ８）＝（１，０）が入力されている。この場合、選択信号ＳＳ２０は、（Ｄ５，Ｄ６）のクロックサイクルで‘１’レベルにアサートされ、当該クロックサイクルにおいて、前後のクロックサイクルよりも立ち下がりエッジが時間Ｔｅだけ早いクロック信号ＣＫ２が出力される。
【００４７】
なお、この例では、クロック出力回路ＣＫＯＴとして、立ち下がりエッジを早める構成を用いたが、勿論、立ち上がりエッジを早める構成を用いてもよい。この場合、選択回路ＳＥＬ２０は、例えば、クロック信号ＣＫ１とクロック信号ＣＫａの一方を選択してもよい。いずれにしても、クロック出力回路ＣＫＯＴは、遅延回路ＤＬＹ２０を含むことで、クロック信号と、それよりもエッジが早いクロック信号とを出力することができる。
【００４８】
図７は、図２におけるレーザドライバの構成例を示す回路図である。図７に示すレーザドライバＤＲＶは、電流制御ディジタルアナログ変換器ＩＤＡＣと、定電流源ＩＳ３０とを備える。電流制御ディジタルアナログ変換器ＩＤＡＣは、デコーダＤＥＣ３０と、フリップフロップ回路ＦＦ３１〜ＦＦ３４と、スイッチＳＷ３１〜ＳＷ３４と、定電流源ＩＳ３１〜ＩＳ３４とを備える。デコーダＤＥＣ３０は、パラレルデータＤＴｐ［１］，ＤＴｐ［２］をデコードし、デコード結果をフリップフロップ回路ＦＦ３１〜ＦＦ３４へ出力する。具体的には、デコーダＤＥＣ３０は、例えば、パラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］）が（１，１）の場合には、フリップフリップ回路ＦＦ３４のみに‘１’レベルを出力し、（０，０）の場合には、フリップフリップ回路ＦＦ３１のみに‘１’レベルを出力する。
【００４９】
フリップフロップ回路ＦＦ３１〜ＦＦ３４は、デコーダＤＥＣ３０のデコード結果をクロック信号ＣＫ２の立ち下がりエッジでラッチし、その出力で、スイッチＳＷ３１〜ＳＷ３４のオン・オフをそれぞれ制御する。その結果、例えば、図６（ｂ）を参照して、パラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］）が（１，１）の場合には、通常のタイミングでスイッチＳＷ３４のみがオンに制御され、続いて（０，０）に推移した場合には、時間Ｔｅだけ早めたタイミングでスイッチＳＷ３１のみがオンに制御される。
【００５０】
定電流源ＩＳ３１〜ＩＳ３４の定電流値は、ＩＳ３１＞ＩＳ３２＞ＩＳ３３＞ＩＳ３４となっている。その結果、スイッチＳＷ３４のみがオンに制御された場合には、定電流源ＩＳ３０の定電流値と、定電流源ＩＳ３４の定電流値との差分値で決まる最大の駆動電流Ｉｄが半導体レーザＬＤに供給される。続いて、スイッチＳＷ３１のみがオンに制御された場合には、定電流源ＩＳ３０の定電流値と、定電流源ＩＳ３１の定電流値との差分値で決まる最小の駆動電流Ｉｄが半導体レーザＬＤに供給される。
【００５１】
なお、ここでは、レーザドライバＤＲＶとして、電流制御ディジタルアナログ変換器ＩＤＡＣを備えた構成例を示したが、特にこれに限定されず、様々な構成を適用可能である。例えば、電圧制御ディジタルアナログ変換器によって、クロック信号ＣＫ２の立ち下がりエッジでアナログ電圧を生成し、当該アナログ電圧を、可変電流源として機能するＭＯＳトランジスタのゲートに印加するような構成であってもよい。また、ここでは、クロック信号ＣＫ２の立ち下がりエッジを用いたが、図６（ｂ）で述べたように、立ち上がりエッジを用いるように適宜変更することも可能である。
【００５２】
図８は、図２および図７におけるレーザドライバの動作例を示すタイミングチャートである。ここでは、併せて、図１４に示した比較例におけるレーザドライバの動作例も示される。まず、図１４のレーザドライバＤＲＶは、クロック信号ＣＫ１の立ち下がりエッジに応じて半導体レーザＬＤの駆動電流Ｉｄを推移させる。その結果、各レベル間の推移に伴う駆動タイミング（推移の開始タイミング）は、全て同じになる。一方、図２および図７のレーザドライバＤＲＶは、クロック信号ＣＫ２の立ち下がりエッジに応じて半導体レーザＬＤの駆動電流Ｉｄを推移させる。その結果、第４レベルＬＶ４から第１レベルＬＶ１への推移に伴う駆動タイミング（推移の開始タイミング）を時間Ｔｅだけ早めることができる。
【００５３】
図９は、図６（ａ）における遅延回路の構成例を示す回路図である。図９に示す遅延回路ＤＬＹ２０は、時間Ｔｅを可変設定可能な可変遅延回路となっている。当該遅延回路ＤＬＹ２０は、例えば、順に直列に結合される複数のインバータ回路ブロックＩＶＢ［１］，ＩＶＢ［２］，…，ＩＶＢ［ｎ］と、選択回路ＳＥＬ４０とを備える。インバータ回路ブロックのそれぞれは、例えば、偶数個のインバータ回路で構成され、インバータ回路ブロックＩＶＢ［１］には、クロック信号ＣＫ１が入力される。選択回路ＳＥＬ４０は、複数のインバータ回路ブロックＩＶＢ［１］，ＩＶＢ［２］，…，ＩＶＢ［ｎ］のいずれかの出力を選択信号ＳＳ４０に基づき選択し、それをクロック信号ＣＫａとして出力する。
【００５４】
例えば、図２の光駆動部ＯＰＤＶには、様々なＤＭＬ型の半導体レーザＬＤを組み合わせることができる。この場合、組み合わせる半導体レーザＬＤに応じて、最適な時間Ｔｅは変化し得る。また、温度等の環境変化によっても最適な時間Ｔｅは変化し得る。そこで、図９のような可変遅延回路を用いて、時間Ｔｅを選択信号ＳＳ４０に基づき可変設定できるようにすることが有益となる。
【００５５】
《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いることで、代表的には、消費電力の低減と共に、ＰＡＭ方式を用いたレーザ光の信号品質を向上させることが可能になる。その結果、伝送距離の向上等が図れる。また、図６（ａ）に示したような簡素な回路を追加することで、このような効果を得ることが可能になる。
【００５６】
（実施の形態２）
《クロック制御回路の概略動作（変形例）》
図１０は、本発明の実施の形態２による光駆動装置において、半導体レーザから出力されるレーザ光の波形形状を模式的に示す図である。図１０に示す波形形状は、図４（ｂ）に示した波形形状と比較して、第４レベルＬＶ４からの第３レベルＬＶ３および第２レベルＬＶ２への推移波形が異なっている。すなわち、図４（ｂ）の場合、クロック制御回路は、第４レベルＬＶ４から第１レベルＬＶ１への推移に伴う駆動タイミングのみをタイミングｔ２に定めた。一方、図１０の場合、クロック制御回路は、第１、第２または第３レベル（ＬＶ１，ＬＶ２，ＬＶ３のいずれか）から他のレベルへの推移に伴う駆動タイミングを共にタイミングｔ１に定め、第４レベルＬＶ４から他のレベル（ＬＶ１，ＬＶ２，ＬＶ３）への推移に伴う駆動タイミングをタイミングｔ２に定める。
【００５７】
図１１は、図１０に対応するクロック制御回路の構成例を示す回路図である。図１１に示すクロック制御回路ＣＫＣＴＬは、図６（ａ）の構成例と比較して、レベル推移検出回路ＬＳＤＥＴ２の構成が異なっている。レベル推移検出回路ＬＳＤＥＴ２は、フリップフロップ回路ＦＦ２１，ＦＦ２２と、その出力をアンド演算するアンドゲートＡＤ５１とを備える。これによって、レベル推移検出回路ＬＳＤＥＴ２は、第４レベルＬＶ４から他のレベルへの推移が生じるクロックサイクルを検出する。すなわち、レベル推移検出回路ＬＳＤＥＴ２は、前回のクロックサイクルのパラレルデータ（ＤＴｐ［１］，ＤＴｐ［２］））が（１，１）の場合、今回のクロックサイクルのパラレルデータを問わずに選択信号ＳＳ２０を‘１’レベルにアサートすることで、クロック信号ＣＫ２の立ち下がりエッジを早める。
【００５８】
《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることで、実施の形態１の場合と同様の効果が得られる。さらに、図４（ａ）と図１０の比較から分かるように、中段のアイのサイズを拡大できるため、レーザ光の信号品質の更なる向上が図れる場合がある。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６０】
ＯＰＴＸ  光送信部（光送信装置）
ＯＰＲＸ  光受信部（光受信装置）
ＤＲＶ  レーザドライバ
ＬＤ  半導体レーザ
ＯＦ  光ファイバ
ＯＰＤＶ  光駆動部（光駆動装置）
ＣＫＣＴＬ  クロック制御回路
ＣＫ  クロック信号
ＬＶ  レベル
ＤＬＹ  遅延回路
ＬＳＤＥＴ  レベル推移検出回路
ＣＫＯＴ  クロック出力回路
ＳＥＬ  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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