(57)【要約】【課題】半導体装置の信頼性を向上させる。また、半導体装置の微細化を図る。また、半導体装置の製造コストの増加を抑制する。【解決手段】本発明の半導体装置およびその製造方法は、半導体基板（ＳＢ）上に形成された多層配線層のうち最上層の配線層に形成されたパッド電極ＰＤと、パッド電極ＰＤを覆うように形成された表面保護膜ＰＶ１と、パッド電極ＰＤの一部を露出するように表面保護膜に形成された開口部ＯＰ１と、開口部ＯＰ１の底部で露出しているパッド電極ＰＤ上に形成された導電層ＯＰＭと、を有する。そして、パッド電極ＰＤ上に形成された導電層ＯＰＭの膜厚は、パッド電極ＰＤ上に形成された表面保護膜ＰＶ１の膜厚よりも小さい。【選択図】図５
2019012738.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された多層配線層と、
前記多層配線層のうち最上層の配線層に形成されたパッド電極と、
前記パッド電極を覆うように形成された表面保護膜と、
前記パッド電極の一部を露出するように、前記表面保護膜に形成された開口部と、
前記開口部の底部で露出している前記パッド電極上に形成された導電層と、
を有し、
前記パッド電極上に形成された前記導電層の膜厚は、前記パッド電極上に形成された前記表面保護膜の膜厚よりも小さい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記表面保護膜は、前記パッド電極を覆うように、前記パッド電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜とを含む積層膜である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記パッド電極は、第１バリアメタル膜と、前記第１バリアメタル膜上に形成された第１導電膜と、前記第１導電膜上に形成された第２バリアメタル膜とを有し、
前記第１絶縁膜は、前記第２バリアメタル膜上に形成されており、
前記第１絶縁膜から露出している領域では、前記第２バリアメタル膜が除去されて前記第１導電膜が露出しており、
前記第２絶縁膜は、前記第１導電膜の一部を露出するように、前記第１絶縁膜の上面上および側面上と、前記第２バリアメタル膜の側面上と、前記第１導電膜上とに形成されており、
前記導電層は、前記第１導電膜上、および、前記第１導電膜上に形成された前記第２絶縁膜上に形成されており、
前記第１導電膜上に形成された前記導電層の膜厚は、前記第２バリアメタル膜上に形成された前記第１絶縁膜および前記第２絶縁膜の総膜厚よりも小さい、半導体装置。
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１導電膜に接している前記第２絶縁膜の長さは、前記第２絶縁膜上に形成されている前記導電層の長さよりも大きい、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第２絶縁膜は、前記第１絶縁膜よりも耐水性の高い材料からなる、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記表面保護膜上には、前記導電層を露出するように、第３絶縁膜が形成されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第３絶縁膜は、前記導電層の一部と、前記表面保護膜とを覆うように形成されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記導電層は、ニッケル膜と、前記ニッケル膜上に形成されたパラジウム膜と、前記パラジウム膜上に形成された金膜とを有する、半導体装置。
【請求項９】
（ａ）半導体基板上の多層配線層のうち最上層の配線層に、パッド電極を形成する工程、
（ｂ）前記パッド電極を覆う表面保護膜を形成する工程、
（ｃ）前記表面保護膜に、前記パッド電極の一部を露出するように、開口部を形成する工程、
（ｄ）前記開口部の底部で露出している前記パッド電極上に、導電層を形成する工程、
を有し、
前記パッド電極上に形成された前記導電層の膜厚は、前記パッド電極上に形成された前記表面保護膜の膜厚よりも小さい、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、更に、
（ｅ）前記表面保護膜に対して、不活性ガスを用いて、プラズマ処理を施す工程、
（ｆ）前記（ｅ）工程後、前記表面保護膜上に、ＣＶＤ法によって第３絶縁膜を形成する工程、
（ｇ）前記導電層を露出するように、前記第３絶縁膜を選択的に除去する工程、
を有し、
前記（ｅ）工程および前記（ｆ）工程は、同一チャンバー内で連続して行われる、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記導電層の一部と、前記表面保護膜とを覆うように形成されている、半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記導電層は、無電解メッキ法によって形成される、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記導電層は、ニッケル膜と、前記ニッケル膜上に形成されたパラジウム膜と、前記パラジウム膜上に形成された金膜とを有し、
前記ニッケル膜、前記パラジウム膜および前記金膜は、それぞれ無電解メッキ法を用いることによって形成される、半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板上の多層配線層のうち最上層の配線層に、第１バリアメタル膜と、前記第１バリアメタル膜上に形成された第１導電膜と、前記第１導電膜上に形成された第２バリアメタル膜とを有するパッド電極を形成する工程、
（ｂ）前記パッド電極を覆うように、前記第２バリアメタル膜上に、第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、第１レジストパターンを形成する工程、
（ｄ）前記第１レジストパターンをマスクとして、エッチング処理を行うことで、前記第１導電膜の一部が露出するように、前記第１絶縁膜および前記第２バリアメタル膜を選択的に除去する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンを除去する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜、前記第２バリアメタル膜の側面、および、前記第１導電膜を覆うように、第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に、第２レジストパターンを形成する工程、
（ｈ）前記第２レジストパターンをマスクとして、エッチング処理を行うことで、前記第１導電膜の一部が露出するように、且つ、前記第１絶縁膜の上面上および側面上と、前記第２バリアメタル膜の側面上と、前記第１導電膜上とに、前記第２絶縁膜が残されるように、前記第２絶縁膜を選択的に除去する工程、
（ｉ）前記（ｈ）工程後、前記第２レジストパターンを除去する工程、
（ｊ）前記（ｉ）工程後、露出している前記第１導電膜上に、導電層を形成する工程、
を有し、
前記第１導電膜上に形成された前記導電層の膜厚は、前記第２バリアメタル膜上に形成された前記第１絶縁膜および前記第２絶縁膜の総膜厚よりも小さい、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１導電膜に接している前記第２絶縁膜の長さは、前記第２絶縁膜上に形成されている前記導電層の長さよりも大きい、半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記第２絶縁膜は、前記第１絶縁膜よりも耐水性の高い材料からなる、半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、更に、
（ｋ）前記第２絶縁膜に対して、不活性ガスを用いて、プラズマ処理を施す工程、
（ｌ）前記（ｋ）工程後、前記第２絶縁膜上に、ＣＶＤ法によって第３絶縁膜を形成する工程、
（ｍ）前記導電層を露出するように、前記第３絶縁膜を選択的に除去する工程、
を有し、
前記（ｋ）工程および前記（ｌ）工程は、同一チャンバー内で連続して行われる、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記導電層の一部と、前記第２絶縁膜とを覆うように形成されている、半導体装置の製造方法。
【請求項１９】
請求項１４に記載の半導体装置の製造方法において、
前記導電層は、無電解メッキ法によって形成される、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記導電層は、ニッケル膜と、前記ニッケル膜上に形成されたパラジウム膜と、前記パラジウム膜上に形成された金膜とを有し、
前記ニッケル膜、前記パラジウム膜および前記金膜は、それぞれ無電解メッキ法を用いることによって形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＯＰＭ電極を有する半導体装置およびその製造方法に利用できるものである。
【背景技術】
【０００２】
近年、半導体装置の信頼性を高めるなどの要求から、半導体基板上の多層配線層の最上層配線の一部であるパッド電極上に、ＯＰＭ（Over Pad Metal）電極と呼ばれる導電層を形成し、このＯＰＭ電極にワイヤボンディングなどの外部接続用端子を接続させる構造が提案されている。
【０００３】
例えば、特許文献１（特開２０１２−１４６７２０号公報）には、無電解メッキ法を用いて、アルミニウムを主体とするパッド電極上に、ニッケル膜およびパラジウム膜からなるＯＰＭ電極を形成する技術が開示されている。
【０００４】
また、特許文献２（特開２０１０−１５７６８３号公報）には、スパッタリング法を用いて、アルミニウムを主体とするパッド電極上に、チタンなどからなるシード層を形成している。その後、パッド電極上を開口するレジストパターンをマスクとして、電解メッキ法を用いて、シード層上にニッケル膜および金膜を形成することで、シード層、ニッケル膜および金膜からなるＯＰＭ電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１４６７２０号公報
【特許文献２】特開２０１０−１５７６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１のように、ＯＰＭ電極の形成のために無電解メッキ法を用いた場合には、隣接するＯＰＭ電極間に形成されている表面保護膜の表面もメッキ液に晒されるため、表面保護膜上に異物が存在した場合に異物もメッキされてしまい、隣接するＯＰＭ電極間での絶縁耐圧が低下する問題がある。その対策として、隣接するＯＰＭ電極間の距離を長くする必要がある。従って、半導体装置の信頼性の向上と、半導体装置の微細化の促進とを両立することが難しい。
【０００７】
また、特許文献２のように、レジストパターンを用いて、電解メッキ法によって、シード層上に複数のメッキ膜を形成することで、異なる金属の積層膜からなるＯＰＭ電極を形成した場合には、積層膜のうちの一つまたは２つのメッキ膜が変形しやすいという問題がある。また、特許文献１と比較して、レジストパターンを追加形成するため、製造コストが増加する問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置およびその製造方法は、半導体基板上に形成された多層配線層と、多層配線層のうち最上層の配線層に形成されたパッド電極と、パッド電極を覆うように形成された表面保護膜と、パッド電極の一部を露出するように表面保護膜に形成された開口部と、開口部の底部で露出しているパッド電極上に形成された導電層と、を有する。そして、パッド電極上に形成された導電層の膜厚は、パッド電極上に形成された表面保護膜の膜厚よりも小さい。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。また、半導体装置の微細化を図ることができる。また、半導体装置の製造コストの増加を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の平面図である。
【図２】実施の形態１である半導体装置の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図であり、実施の形態１である半導体装置の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】実施の形態１の変形例１である半導体装置の断面図である。
【図８】実施の形態１の変形例２である半導体装置の断面図である。
【図９】実施の形態２である半導体装置の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】実施の形態２の変形例である半導体装置の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】検討例１である半導体装置の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】検討例２である半導体装置の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図１９に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須ではない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
＜本発明者の検討事項について＞
本発明者が本願発明に至った経緯を、以下の検討例１および検討例２を用いて説明する。
【００１９】
検討例１は、特許文献１に関連する技術である。以下に、図１６および図１７を用いて、検討例１の技術の問題点を記す。
【００２０】
図１６には、多層配線層のうち最上層には、パッド電極ＰＤ（第５配線Ｍ５）が形成されており、パッド電極ＰＤはビアＶ４を介して下層の第４配線Ｍ４に接続されている。また、パッド電極ＰＤ上には、パッド電極ＰＤの一部を開口する開口部ＯＰ４を有する表面保護膜ＰＶ３が形成されている。
【００２１】
続いて、図１７に示すように、表面保護膜ＰＶ３から露出しているパッド電極ＰＤ上に、ニッケルからなるメッキ膜ＰＦ１、パラジウムからなるメッキ膜ＰＦ２、および、金からなるメッキ膜ＰＦ３を、無電解メッキ法を用いて順次形成することで、ＯＰＭ電極となる導電層ＯＰＭを形成する。この導電層ＯＰＭは、開口部ＯＰ４内だけでなく、開口部ＯＰ４外の表面保護膜ＰＶ３上にも形成されている。
【００２２】
ここで、本願発明者の検討によると、表面保護膜ＰＶ３の表面に意図しない異物があった場合、この異物の表面にもメッキ膜が形成されてしまうことが判った。このような意図しない異物は、メッキされており、導電性を有するため、隣接する導電層ＯＰＭ間が狭いとリークが発生しやすくなるという問題がある。すなわち、隣接する導電層ＯＰＭ間において、絶縁耐性が十分ではなくなり、経時劣化不良などを起こしやすくなるため、半導体装置の信頼性が低下する。従って、このような問題を対策するためには、隣接する導電層ＯＰＭ間の距離を長くすることが有効であるが、各導電層ＯＰＭ間のピッチを広げることになり、半導体装置のチップサイズが大きくなってしまうため、半導体装置の微細化が困難になる。
【００２３】
次に、図１８〜図２１を用いて、検討例２の技術の問題点を説明する。なお、検討例２は、特許文献２に関連する技術である。
【００２４】
図１８には、多層配線層のうち最上層に形成されたパッド電極ＰＤ（第５配線Ｍ５）が形成されており、パッド電極ＰＤはビアＶ４を介して下層の第４配線Ｍ４に接続されている。また、パッド電極ＰＤ上には、パッド電極ＰＤの一部を開口する開口部ＯＰ５を有する表面保護膜ＰＶ４が形成されている。そして、パッド電極ＰＤ上および表面保護膜ＰＶ４上には、チタンなどからなるシード層ＳＤが形成されている。そして、シード層ＳＤ上には、パッド電極ＰＤ上のシード層ＳＤを開口するようにレジストパターンＲＰ４が形成されている。次に、レジストパターンＲＰ４から露出しているシード層ＳＤ上に、ニッケルなどからなるメッキ膜ＰＦ４を、電解メッキ法を用いて形成する。次に、メッキ膜ＰＦ４上に、パラジウムまたは金からなるメッキ膜ＰＦ５を形成する。このメッキ膜ＰＦ４およびメッキ膜ＰＦ５は、開口部ＯＰ５内だけでなく、開口部ＯＰ５外の表面保護膜ＰＶ４上にも形成されている。
【００２５】
続いて、図１９に示すように、レジストパターンＲＰ４をアッシング処理によって除去することによって、メッキ膜ＰＦ４およびメッキ膜ＰＦ５が形成されていないシード層ＳＤが露出される。
【００２６】
このように、検討例２のメッキ膜ＰＦ４およびメッキ膜ＰＦ５を形成する工程においては、表面保護膜ＰＶ４はシード層ＳＤに覆われており、且つ、メッキ膜ＰＦ４およびメッキ膜ＰＦ５を形成しない領域にはレジストパターンＲＰ４が形成されているため、仮に表面保護膜ＰＶ４上に異物が形成されていたとしても、検討例１のようなリークの問題が発生しづらい。そのため、表面保護膜ＰＶ４上の異物という観点において、検討例２の構造は、検討例１の構造よりも、半導体装置の信頼性の向上および微細化について優れている。
【００２７】
続いて、図２０に示すように、メッキ膜ＰＦ４およびメッキ膜ＰＦ５から露出しているシード層ＳＤを、ウェットエッチング処理によって除去することで、残されたシード層ＳＤ、メッキ膜ＰＦ４およびメッキ膜ＰＦ５からなる導電層ＯＰＭを形成する。
【００２８】
ここで、本願発明者の検討によると、このウェットエッチング処理によって、メッキ膜ＰＦ４またはメッキ膜ＰＦ５の一部が変形するという問題が起きることが判った。図２０は、メッキ膜ＰＦ５の一部が変形している状態を示している。
【００２９】
このような問題は、例えば、メッキ膜ＰＦ４とメッキ膜ＰＦ５の界面からウェットエッチング溶液が入り込み、メッキ膜ＰＦ４を構成するニッケルがイオン化して溶け出し、メッキ膜ＰＦ４が変形する、または、メッキ膜ＰＦ４が腐食することによって引き起こされる。この現象は、一般的にガルバニック腐食（Galvanic Corrosion）と呼ばれる。すなわち、検討例２の構造は、異種金属であるシード層ＳＤとメッキ膜ＰＦ４との界面、および、異種金属であるメッキ膜ＰＦ４とメッキ膜ＰＦ５との界面が剥き出しの状態で、ウェットエッチング処理が施されるため、上記の問題が起こりやすいのである。
【００３０】
更に、メッキ膜ＰＦ４の変形を抑制するために薬液を変更すると、メッキ膜ＰＦ５またはシード層ＳＤが変形するなど、別の問題が生じてしまう。図２１に示す構造は、メッキ膜ＰＦ４、ＰＦ５が変形しないような薬液を使用した場合の問題点を示している。図２１では、メッキ膜ＰＦ４、ＰＦ５の変形を防ぐことができたが、シード層ＳＤがメッキ膜ＰＦ４の端部よりも内側に後退してしまった状態を示している。
【００３１】
このように、複数の界面が同時に露出されている状態においては、各メッキ膜の変形を全て抑制することは困難である。
【００３２】
また、検討例２では、レジストパターンＲＰ４を形成するためのマスクが必要であり、且つ、工程数が多くなるため、検討例１の製造コストと比較して、検討例２の製造コストは増加することになる。
【００３３】
従って、このような導電層ＯＰＭを備える半導体装置において、微細化の促進および信頼性の向上を図ると共に、製造コストの増加を抑制させることが望まれる。
【００３４】
（実施の形態１）
図１は、本実施の形態の半導体装置である１つの半導体チップＣＰの大まかなレイアウトを示す平面図である。
【００３５】
本実施の形態の半導体チップＣＰは、例えばフラッシュメモリなどの不揮発性記憶素子を有するＭＣＵ（Memory Controller Unit）であり、平面視において矩形の形状を有している。図１では、各々の用途で使用される回路を構成する半導体素子が形成されている領域を、回路領域Ｃ１〜Ｃ４として示している。
【００３６】
回路領域Ｃ１は、例えばＣＰＵ（Central Processing Unit）であり、半導体素子として、比較的低い電圧で高速動作する低耐圧ＭＩＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている領域である。
【００３７】
回路領域Ｃ２は、例えば不揮発性メモリセルであり、半導体素子として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型などの不揮発性記憶素子が形成されている。
【００３８】
回路領域Ｃ３は、例えばＳＲＡＭ（Static Random Access Memory）であり、半導体素子として、回路領域Ｃ１とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている。
【００３９】
回路領域Ｃ４は、例えばアナログ回路であり、半導体素子として、低耐圧ＭＩＳＦＥＴよりも高い耐圧を有する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
【００４０】
半導体チップＣＰの外周付近には、多層配線層を介して各回路領域Ｃ１〜Ｃ４の半導体素子と接続される複数のパッド電極ＰＤが配置されており、これら複数のパッド電極ＰＤ上には、それぞれ導電層ＯＰＭが形成されている。図１では、導電層ＯＰＭを実線で示しており、パッド電極ＰＤを破線で示している。
【００４１】
以下に、本実施の形態における半導体装置の構造および製造方法の特徴を、図２〜図５を用いて説明する。図２は、第４配線Ｍ４とその下層を示す断面図である。また、図３〜図５は、第４配線Ｍ４とその上層の構造を示す断面図であり、図１のＡ−Ａ断面に対応している断面図である。
【００４２】
また、ここでは多層配線層を５層の配線層により構成することについて説明するが、積層される配線層の数は５層より少なくても多くてもよい。また、本実施の形態の主な特徴は多層配線層よりも上の構造およびその製造方法にあるため、半導体基板の主面近傍に形成する半導体素子の具体的な製造方法についての説明は一部省略する。
【００４３】
まず、図２に示すように、例えば１〜１０Ωｃｍの比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウェハ）ＳＢを用意する。それから、半導体基板ＳＢに、活性領域を規定する複数の素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、例えば主に酸化シリコンからなる絶縁膜を、半導体基板ＳＢに形成された溝内に埋め込むことにより形成する。
【００４４】
続いて、半導体基板ＳＢに不純物を導入してウェルＷＬを形成した後、ウェルＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ウェルＷＬ内に形成されたソース・ドレイン領域とを含むＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ２を、それぞれ形成する。これらのＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ２は、例えば図１の回路領域Ｃ１の低耐圧ＭＩＳＦＥＴを構成している。
【００４５】
続いて、半導体基板ＳＢ上に、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ２を覆う層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０は、例えば酸化シリコン膜からなり、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ０内にコンタクトホールを形成する。その後、コンタクトホール内に、例えばタングステンを主体とする金属膜を埋め込むことで、プラグＰＧを形成する。プラグＰＧはＭＩＳＦＥＴＱ１またはＭＩＳＦＥＴＱ２等に接続される。
【００４６】
続いて、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ０上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、酸化シリコンよりも誘電率の低い材料で構成され、例えばＳｉＯＣのような炭素を含む酸化シリコンで構成される。第１配線Ｍ１は、所謂ダマシン（Damascene）技術を用いて形成される。すなわち、層間絶縁膜ＩＬ１内に溝を形成し、例えば銅を主体とする導電膜を、ＣＭＰ（Chemical Mechanical Polishing）法を用いて溝内に埋め込むことで、第１配線Ｍ１が形成される。なお、銅と層間絶縁膜ＩＬ１との間に銅の拡散を防止するバリアメタル膜を形成してもよい。なお、第１配線Ｍ１はプラグＰＧの上面に接続される。
【００４７】
続いて、層間絶縁膜ＩＬ１上に、第１配線Ｍ１を覆うように層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は層間絶縁膜ＩＬ１と同様の材料で構成される。また、第１配線Ｍ１の表面には銅の拡散を防止する機能を有する、例えば炭窒化シリコンからなるバリア絶縁膜が形成されているが、ここでは図示を省略する。次に、層間絶縁膜ＩＬ２にビアホールおよび配線用の溝を形成し、例えば銅を主体とする導電膜を、ＣＭＰ法を用いてビアホール内および溝内に埋め込むことで、ビアＶ１および第２配線Ｍ２が形成される。すなわち、ビアＶ１および第２配線Ｍ２はダマシン法の一種であるデュアルダマシン（Dual Damascene）法によって形成されており、一体化している。なお、銅と層間絶縁膜ＩＬ２との間に銅の拡散を防止するバリアメタル膜を形成してもよい。なお、ビアＶ１は第１配線Ｍ１の上面に接続される。
【００４８】
続いて、層間絶縁膜ＩＬ２上および第２配線Ｍ２上に、層間絶縁膜ＩＬ３を形成する。その後、ビアＶ１および第２配線Ｍ２を形成した時と同様の手法を用いて、層間絶縁膜ＩＬ３にビアＶ２および第３配線Ｍ３を形成する。続いて、層間絶縁膜ＩＬ３上および第３配線Ｍ３上に、層間絶縁膜ＩＬ４を形成する。その後、ビアＶ１および第２配線Ｍ２を形成した時と同様の手法を用いて、層間絶縁膜ＩＬ４にビアＶ３および第４配線Ｍ４を形成する。なお、層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４の材料は、層間絶縁膜ＩＬ２と同様である。
【００４９】
続いて、図３に示すように、層間絶縁膜ＩＬ４上に、第４配線Ｍ４を覆うように層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は無機絶縁膜からなり、例えば酸化シリコンまたはフッ素を添加した酸化シリコンからなる。また、第４配線Ｍ４の表面には銅の拡散を防止する機能を有する、例えば炭窒化シリコンからなるバリア絶縁膜が形成されているが、ここでは図示を省略する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ５にビアホールを形成する。その後、ビアホール内に、例えばタングステンを主体とする金属膜を埋め込むことで、ビアＶ４を形成する。なお、ビアＶ４は第４配線Ｍ４の上面に接続される。
【００５０】
続いて、層間絶縁膜ＩＬ５上に第５配線Ｍ５を形成する。まず、層間絶縁膜ＩＬ５上にＣＶＤ法またはスパッタリング法を用いて、バリアメタル膜ＢＭ１、導電膜ＡＬおよびバリアメタル膜ＢＭ２を順次積層させる。その後、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングを行うことで、第５配線Ｍ５が形成される。第５配線Ｍ５は多層配線層の最上層に複数形成される配線であり、そのうちの一部がパッド電極ＰＤとなる。ここでバリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２は、例えば、それぞれ窒化チタン、または、窒化チタンとチタンの積層膜で構成されている。また、導電膜ＡＬはアルミニウムを主体とする導電膜から構成されている。また、バリアメタル膜ＢＭ１の膜厚は３０〜１５０ｎｍ程度であり、導電膜ＡＬの膜厚は１５００〜２５００ｎｍ程度であり、バリアメタル膜ＢＭ２の膜厚は３０〜１５０ｎｍ程度である。なお、第５配線Ｍ５（パッド電極ＰＤ）はビアＶ４の上面に接続される。なお、バリアメタル膜ＢＭ２は、主に、フォトリソグラフィ技術を用いる際に、反射防止膜としての役割を果たすために設けられているが、パッド電極ＰＤの平面寸法が十分に大きい場合には、バリアメタル膜ＢＭ２の形成を省略してもよい。
【００５１】
続いて、層間絶縁膜ＩＬ５上に、第５配線Ｍ５を覆うように表面保護膜ＰＶ１を形成する。本実施の形態の表面保護膜ＰＶ１は、絶縁膜ＩＦ１および絶縁膜ＩＦ２の積層膜からなる。絶縁膜ＩＦ１は、例えばＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて形成される絶縁膜であり、例えば酸化シリコンからなる。絶縁膜ＩＦ２は、例えばＣＶＤ法を用いて形成される絶縁膜であり、例えば窒化シリコンからなる。また、絶縁膜ＩＦ１の膜厚は１５００〜２５００ｎｍ程度であり、絶縁膜ＩＦ２の膜厚は５００〜７００ｎｍ程度である。
【００５２】
なお、絶縁膜ＩＦ１または絶縁膜ＩＦ２の材料は、酸化シリコンまたは窒化シリコンのみでなく、酸窒化シリコンまたは酸炭化シリコンでもよいし、ポリイミドなどの有機樹脂でもよい。しかし、後の開口部ＯＰ１形成工程にて、感光性のポリイミド膜に開口部ＯＰ１を形成するためには、ポリイミド膜を露光して加工するが、その加工精度はあまり高くない。よって、酸化シリコン、窒化シリコン、酸窒化シリコンまたは酸炭化シリコンなどを、フォトリソグラフィ技術によってパターニングして、開口部ＯＰ１を形成する方がより好ましい。
【００５３】
また、本実施の形態では、表面保護膜ＰＶ１を絶縁膜ＩＦ１および絶縁膜ＩＦ２の積層膜として説明するが、表面保護膜ＰＶ１を何れか一方のみの単層膜としてもよい。ここで、単層膜または積層膜の何れであっても、表面保護膜ＲＶ１の膜厚は２０００〜３２００ｎｍ程度にする。後で詳細に説明するが、表面保護膜ＲＶ１の膜厚（絶縁膜ＩＦおよび絶縁膜ＩＦ２の総膜厚）を導電層ＯＰＭの膜厚よりも大きくすることが重要である。
【００５４】
ここで、「表面保護膜（ＲＶ１など）の膜厚」とは、「パッド電極ＰＤの表面から上方への厚さ」を意味し、本実施の形態では「バリアメタル膜ＢＭ２の表面から上方への厚さ」を意味する。なお、もしバリアメタル膜ＢＭ２を形成しない場合には、「表面保護膜（ＲＶ１など）の膜厚」とは、「導電膜ＡＬの表面から上方への厚さ」を意味する。
【００５５】
続いて、図４に示すように、表面保護膜ＰＶ１上に、パッド電極ＰＤの一部を開口するようなレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとしてドライエッチング処理を行うことで、絶縁膜ＩＦ２，絶縁膜ＩＦ１およびバリアメタル膜ＢＭ２を順次除去する。これにより、表面保護膜ＲＶ１に開口部ＯＰ１が形成され、開口部ＯＰ１の底部において、導電膜ＡＬの表面が露出される。
【００５６】
その後、レジストパターンＲＰ１をアッシング処理によって除去する。
【００５７】
続いて、図５に示すように、露出している導電膜ＡＬの表面上に、例えばニッケル（Ｎｉ）を主成分とする導電膜ＰＦ１、例えばパラジウム（Ｐｄ）を主成分とする導電膜ＰＦ２、および、例えば金（Ａｕ）を主成分とする導電膜ＰＦ３を、無電解メッキ法によって順次形成することで、これらのメッキ膜の積層膜からなる導電層ＯＰＭを形成する。また、導電層ＯＰＭは、導電膜ＰＦ１と導電膜ＰＦ３との積層膜、または、導電膜ＰＦ１と導電膜ＰＦ２との積層膜としてもよい。また、導電膜ＰＦ１および導電膜ＰＦ２の膜中には、リン（Ｐ）が含有されていてもよい。
【００５８】
なお、導電膜ＰＦ１の膜厚は１８００〜２２５０ｎｍ程度であり、導電膜ＰＦ２の膜厚は１００〜４００ｎｍ程度であり、導電膜ＰＦ３の膜厚は２０〜１５０ｎｍ程度である。すなわち、導電層ＯＰＭの膜厚は１９２０ｎｍ〜２８００ｎｍ程度である。
【００５９】
この導電層ＯＰＭは、例えば金または銅からなるワイヤボンディングなどの外部接続用端子ＷＢと接続するための領域であり、主に、ワイヤボンディングを接着する時の衝撃を緩和するために設けられている。特に、近年は安価で硬度の高い銅ワイヤが用いられるため、衝撃が強くなっており、導電層ＯＰＭの重要性が高くなっている。
【００６０】
また、導電膜ＰＦ１は、導電層ＯＰＭの主体となる膜であるので、シート抵抗の低い材料で構成されることが好ましい。導電膜ＰＦ３は、主に、外部接続用端子ＷＢとの接着性を向上させるために設けられており、導電膜ＰＦ１よりも、外部接続用端子ＷＢとの接着性の高い材料で構成されることが好ましい。導電膜ＰＦ２は、導電膜ＰＦ１が導電膜ＰＦ３の表面に拡散して、導電膜ＰＦ１と導電膜ＰＦ３との境界が腐食されることを防止する目的で設けられている。
【００６１】
以上の工程によって、本実施の形態の半導体装置が製造される。
【００６２】
その後、図６に示すように、後工程処理によって、半導体基板ＳＢをダイシングなどによって各半導体チップＣＰに個片化した後、導電層ＯＰＭ上に、外部接続用端子ＷＢが形成される。外部接続用端子ＷＢは、例えば銅または金からなるワイヤボンディングである。
【００６３】
＜本実施の形態の半導体装置の主な特徴＞
本実施の形態の半導体装置の主な特徴は、パッド電極ＰＤ上において、導電層ＯＰＭの膜厚を、表面保護膜ＰＶ１の膜厚（絶縁膜ＩＦおよび絶縁膜ＩＦ２の総膜厚）よりも小さくしている点である。言い換えれば、導電層ＯＰＭは、開口部ＯＰ１内にのみ形成されており、開口部ＯＰ１外の表面保護膜ＰＶ１上には形成されていない。このため、隣接する導電層ＯＰＭ間の実効的な距離を長くすることができる。
【００６４】
例えば、表面保護膜ＰＶ１の膜厚が２５００ｎｍで、導電層ＯＰＭの膜厚が２０００ｎｍであった場合、これらの膜厚差は５００ｎｍとなる。そうすると、隣接する導電層ＯＰＭ間の実効的な距離は、一方の導電層ＯＰＭの端部の最表面から、他方の導電層ＯＰＭの端部の最表面までの距離に、上記の膜厚差（５００ｎｍ）の２倍を加えた値となる。すなわち、検討例１の構造と比較すると、膜厚差（５００ｎｍ）の２倍の値の分だけ、上記実効的な距離が増えていることになる。
【００６５】
ここで、本実施の形態と同じく無電解メッキ法を用いている検討例１では、表面保護膜ＲＶ３上に異物が発生して、その異物がメッキされたことによってリークが発生しやすくなるという問題があった。そのため、隣接する導電層ＯＰＭ間での絶縁耐性が十分ではなくなり、経時劣化不良を起こしやすくなるため、隣接する導電層ＯＰＭ間の距離を長くするという対策を行う必要があった。従って、各導電層ＯＰＭ間のピッチを広げるため、半導体装置のチップサイズが大きくなってしまう問題があった。すなわち、半導体装置の信頼性を向上させると共に、半導体装置の微細化を行うことが困難であった。
【００６６】
これに対して、本実施の形態の構造では、表面保護膜ＰＶ１と導電層ＯＰＭとの膜厚差の分により、隣接する導電層ＯＰＭ間の実効的な距離を長くすることができるので、各導電層ＯＰＭ間のピッチを変更することなく、半導体装置の信頼性を向上させることができる。
【００６７】
また、表面保護膜ＰＶ１と導電層ＯＰＭとの膜厚差を更に大きくすることにより、隣接する導電層ＯＰＭ間の実効的な距離も更に長くすることもできる。例えば、膜厚差を５００ｎｍから８００ｎｍにすれば、上記実効的な距離は更に３００ｎｍの２倍の値の分だけ増える。従って、各導電層ＯＰＭ間のピッチを６００ｎｍ狭めることができる。すなわち、半導体装置の信頼性はそのまま確保しつつ、半導体装置の微細化を図ることができる。
【００６８】
また、検討例１の開口部ＯＰ４の平面寸法と、本実施の形態の開口部ＯＰ１の平面寸法とが同じであった場合を比較する。検討例１の構造では、導電膜ＯＰＭが表面保護膜ＰＶ３上に乗り上げるように形成されていた。これに対して、本実施の形態では、導電層ＯＰＭは、開口部ＯＰ１内にのみ形成されており、開口部ＯＰ１外の表面保護膜ＰＶ１上には形成されていない。従って、検討例１の導電層ＯＰＭが表面保護膜ＰＶ３上に乗り上げている分だけ、本実施の形態の方が、上記実効的な距離が増えていることになる。従って、本実施の形態の構造は、検討例１の構造よりも、半導体装置の信頼性をより向上させることができる。
【００６９】
また、検討例１の導電層ＯＰＭの平面寸法と、本実施の形態の導電層ＯＰＭの平面寸法とが同じであった場合を比較する。本実施の形態の構造では、導電層ＯＰＭの平面寸法は、開口部ＯＰ１の口径と同じである。これに対して、検討例１の導電層ＯＰＭは表面保護膜ＰＶ３上に乗り上げる構造であるため、開口部ＯＰ４の口径が本実施の形態の開口部ＯＰ１の口径よりも狭くなる。このため、パッド電極ＰＤと導電層ＯＰＭとの接触面積を比較すると、本実施の形態の構造の方が、検討例１よりも広い。従って、パッド電極ＰＤと導電層ＯＰＭとの密着性、および、パッド電極ＰＤと導電層ＯＰＭとの間の接触抵抗を比較すると、本実施の形態の構造の方が、検討例１より優れている。すなわち、本実施の形態の構造は、検討例１の構造よりも、半導体装置の信頼性をより向上させることができる。
【００７０】
また、本実施の形態の構造では、導電層ＯＰＭを、開口部ＯＰ１内にのみ形成したことで、検討例２のように、導電層ＯＰＭの側面が露出していない。すなわち、導電膜ＰＦ１と導電膜ＰＦ２との界面、および、導電膜ＰＦ２と導電膜ＰＦ３との界面が露出していない。従って、本実施の形態の半導体装置が、大気中に晒されたり、洗浄液に晒されたりした場合でも、導電膜ＰＦ１〜ＰＦ３が変形したり、腐食したりする恐れを低減することができる。すなわち、本実施の形態の半導体装置は、ガルバニック腐食のような問題が起きにくい構造であるので、半導体装置の信頼性を向上させることができる。
【００７１】
また、本実施の形態の半導体装置の特徴の別の観点としては、導電層ＯＰＭの膜厚および平面寸法を制御しやすいという利点がある。
【００７２】
検討例１では、導電層ＯＰＭを、開口部ＯＰ４の内部だけでなく、開口部ＯＰ４外の表面保護膜ＰＶ３上にも形成していた。基本的に、無電解メッキ法では、パッド電極ＰＤの導電膜ＡＬとメッキ液との間で還元反応が生じることで、導電膜ＰＦ１〜ＰＦ３などのメッキ膜を形成している。そして、表面保護膜ＰＶ３を構成する窒化シリコンなどからなる絶縁膜は、メッキ液と還元反応を起こさないので、窒化シリコン膜上にメッキ膜は形成されない。しかし、メッキ膜が開口部ＯＰ４の頂点を超えるまで成長すると、メッキ膜は垂直方向と水平方向とにわたって等方的に少し成長する。このため、メッキ膜は、表面保護膜ＰＶ４上にはみ出すように形成される。従って、無電解メッキ法では、比較的精度よくメッキ膜の膜厚および平面寸法を制御することができる。
【００７３】
しかしながら、表面保護膜ＰＶ４上にはみ出して形成されるメッキ膜の膜厚および平面寸法は、表面保護膜ＰＶ４の表面状態に依存しているとも言える。すなわち、表面保護膜ＰＶ４上に導電性を有する、例えば検討例１に関連して説明したような異物などがあると、メッキ膜は異物を核として成長してしまう。そうすると、各電極パッドＰＤ上に形成される各メッキ膜の膜厚および平面寸法、すなわち各導電層ＯＰＭの膜厚および平面寸法にばらつきが生じるようになってしまう。
【００７４】
これに対して、本実施の形態の構造では、導電層ＯＰＭを、開口部ＯＰ１内にのみ形成し、開口部ＯＰ１外の表面保護膜ＰＶ１上には形成していない。これにより、表面保護膜ＰＶ１上にメッキ膜を成長させた場合に懸念される、各導電層ＯＰＭの膜厚および平面寸法のばらつきを考慮する必要がなくなる。すなわち、各導電層ＯＰＭを開口部ＯＰ１内にのみに形成することで、各導電層ＯＰＭの膜厚および平面寸法の制御性を向上することができる。従って、半導体装置の信頼性を向上させることができる。
【００７５】
本実施の形態の半導体装置の特徴の更に別の観点としては、製造コストを抑制しやすいという利点がある。
【００７６】
検討例２では、開口部ＯＰ５内および開口部ＯＰ５外の表面保護膜ＰＶ４上にシード層ＳＤを形成し、シード層ＳＤ上にレジストパターンＲＰ４を形成し、レジストパターンＲＰ４から露出しているシード層ＳＤ上に、メッキ膜ＰＦ４およびメッキ膜ＰＦ５を形成していた。従って、表面保護膜ＰＶ４上の異物の影響が少なく、検討例１のようなリークの問題が発生しづらい。このため、検討例２は、異物の影響を考慮して、各導電層ＯＰＭ間のピッチを広げる必要がないので、半導体装置の微細化および信頼性の確保に対して、検討例１よりも優れていた。
【００７７】
これに対して、本実施の形態の構造では、検討例２のようなシード層およびレジストパターンＲＰ４を形成する必要がなく、検討例１とほぼ同等の製造コストで製造することができる。また、上述のように、本実施の形態の構造は、検討例１よりも、半導体装置の微細化および半導体装置の信頼性の向上に対して優れている。従って、本実施の形態の構造は、半導体装置の微細化を図ることができ、且つ、半導体装置の信頼性を向上させことができると共に、半導体装置の製造コストを抑制することができるのである。
【００７８】
また、本実施の形態の半導体装置が、製造コストを抑制できる他の観点についても、以下に説明する。
【００７９】
顧客からの製品仕様の要求によっては、導電層ＯＰＭを形成せずに、パッド電極ＰＤに直接ワイヤボンディングなどを形成する場合もある。その際に、本実施の形態の半導体装置では、導電層ＯＰＭを使用する場合と、導電層ＯＰＭを使用しない場合とで、マスクの追加を行う必要がない。すなわち、導電層ＯＰＭを使用する場合には、無電解メッキ法によって、パッド電極ＰＤ上に導電膜ＰＦ１〜ＰＦ３を形成する工程のみを追加すればよい。
【００８０】
これに対して、検討例１では、導電層ＯＰＭの平面寸法は、表面保護膜ＰＶ３に形成する開口部３の口径に依存する。従って、導電層ＯＰＭを形成しない要求があった場合には、開口部３の口径を広げて、ワイヤボンディングとの接触するための領域を確保する必要があるため、導電層ＯＰＭを形成する場合と同じマスクを使用することができない。
【００８１】
以上より、本実施の形態の半導体装置は、製造コストの増加を最小限に抑制することができる。
【００８２】
（実施の形態１の変形例１）
実施の形態１の変形例１について、図７を用いて以下に説明する。
【００８３】
図７に示すように、実施の形態１の図５で説明した半導体装置に、更に、例えば酸化シリコン、窒化シリコン、酸窒化シリコンまたは炭酸化シリコンからなる絶縁膜ＩＦ３が形成されている。
【００８４】
以下に、実施の形態１の変形例１の製造方法を説明する。
【００８５】
まず、表面保護膜ＰＶ１の表面に、不活性ガスとして、例えばアルゴン（Ａｒ）を用いたプラズマ処理を施す。このようなプラズマ処理は、表面保護膜ＰＶ１の表面に異物が形成され、その異物にメッキが施された場合を想定し、メッキされた異物を少しでも取り除くために行われる。
【００８６】
続いて、表面保護膜ＰＶ１上および導電層ＯＰＭ上に、ＣＶＤ法によって絶縁膜ＩＦ３を形成する。その後、導電層ＯＰＭが露出するように、フォトリソグラフィー法およびドライエッチング法などによって、絶縁膜ＩＦ３を選択的に除去する。このようにして、図７の半導体装置が製造される。
【００８７】
なお、このようなＣＶＤ法による絶縁膜ＩＦ３形成工程は、前工程のプラズマ処理と同一チャンバー内で連続的に行われる。これにより、プラズマ処理を施した半導体装置をチャンバー外に取り出した際に、表面保護膜ＰＶ１が大気中に晒されて、表面保護膜ＰＶ１上に新たな異物などが発生するような恐れがなくなる。すなわち、表面保護膜ＰＶ１の表面の状態が少しでも清浄なうちに、絶縁膜ＩＦ３を形成することで、隣接する導電層ＯＰＭ間の絶縁耐性を確保することができる。
【００８８】
また、絶縁膜ＩＦ３の膜厚の分だけ、隣接する導電層ＯＰＭ間の実効距離を更に増やすことができるので、半導体装置の信頼性を更に向上させることができる。
【００８９】
また、実施の形態１の変形例１では、絶縁膜ＩＦ３の端部は、表面保護膜ＰＶ１上に形成されており、導電層ＯＰＭを露出するような位置に配置されている。このため、図６に示した外部接続用端子ＷＢを形成する際に、外部接続用端子ＷＢの形成予定領域を狭めることがない。
【００９０】
なお、上記のプラズマ処理後に、絶縁膜ＩＦ３に代えて、ポリイミドなどの有機樹脂を形成してもよい。しかしながら、半導体装置の信頼性をより向上させる観点からは、絶縁膜ＩＦ３のように、プラズマ処理と連続して行えるＣＶＤ法などによって形成される膜の方が、好ましい。
【００９１】
（実施の形態１の変形例２）
実施の形態１の変形例２について、図８を用いて以下に説明する。
【００９２】
図８に示すように、実施の形態１の変形例２でも、実施の形態１の変形例１と同様に、絶縁膜ＩＦ３が形成されている。すなわち、実施の形態１の変形例２においても、表面保護膜ＰＶ１の表面にプラズマ処理を施す。その後、表面保護膜ＰＶ１上に、ＣＶＤ法によって絶縁膜ＩＦ３を形成している。なお、このようなＣＶＤ法による絶縁膜ＩＦ３形成工程は、前工程のプラズマ処理と同一チャンバー内で連続的に行われる。従って、実施の形態１の変形例２の半導体装置においても、実施の形態１の変形例１の半導体装置と同様の効果を得ることができる。
【００９３】
実施の形態１の変形例２が、実施の形態１の変形例１と異なっている点は、絶縁膜ＩＦ３の端部が導電層ＯＰＭ上に位置していることである。言い換えれば、絶縁膜ＩＦ３は、導電層ＯＰＭの一部と表面保護膜ＰＶ１とを覆うように形成されている。これにより、例えば半導体装置が大気中に晒され、大気中の水分などが、表面保護膜ＰＶ１と導電層ＯＰＭとの間に浸入することを、より確実に抑制することができる。言い換えれば、導電膜ＰＦ１と導電膜ＰＦ２との界面、および、導電膜ＰＦ２と導電膜ＰＦ３との界面に、水分などが浸入することを、より確実に抑制することができる。すなわち、実施の形態１の半導体装置では、既に、これらの界面が露出しないようにすることで、ガルバニック腐食などに対して高い耐性を有する構造としていたが、実施の形態１の変形例２では、水分などの浸入経路を更に狭めた構造としている。このため、半導体装置の信頼性をより向上させることができる。
【００９４】
実施の形態１の変形例２では、実施の形態１の変形例１よりも、外部接続用端子ＷＢの形成予定領域を狭めることになるため、外部接続用端子ＷＢの形成予定領域を同じ平面寸法とする場合には、パッド電極ＰＤおよび導電層ＯＰＭの平面寸法を大きくするなどの対策を行う必要がある。この点においては、実施の形態１の変形例１の構造は、実施の形態１の変形例２の構造よりも有効である。
【００９５】
しかしながら、パッド電極ＰＤおよび導電層ＯＰＭの平面寸法に余裕がある場合、または、半導体装置の信頼性を優先させたい場合には、実施の形態１の変形例２の構造は、実施の形態１の変形例１の構造よりも有効である。
【００９６】
（実施の形態２）
実施の形態２における半導体装置の構造およびその製造方法を、図９〜図１３を用いて以下に説明する。図９〜図１３は実施の形態１と同様に、図１のＡ−Ａ線における要部断面図を示している。
【００９７】
実施の形態１では、図４に示したように、表面保護膜ＰＶ１を１つのレジストパターンＲＰ１を用いて加工していた。例えば、表面保護膜ＰＶ１が絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜の場合、絶縁膜ＩＦ１と絶縁膜ＩＦ２とを、同じレジストパターンＲＰ１を用いて加工していた。
【００９８】
実施の形態２では、半導体装置の信頼性を更に高めるために、先に絶縁膜ＩＦ１を加工し、その後に絶縁膜ＩＦ２を加工することで、絶縁膜ＩＦ２によってバリアメタル膜ＢＭ２の側面を覆うことを主な特徴としている。
【００９９】
以下に、実施の形態２の半導体装置の製造方法を説明する。
【０１００】
図２の製造工程の終了時点から、図３で説明した、層間絶縁膜ＩＬ５の形成工程、ビアＶ４の形成工程、および、第５配線Ｍ５（パッド電極ＰＤ）の形成工程までは、実施の形態１と同様であるため、その説明を省略する。
【０１０１】
まず、図９に示すように、層間絶縁膜ＩＬ５上に、パッド電極ＰＤを覆うように絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＨＤＰ−ＣＶＤ法を用いて形成される絶縁膜であり、例えば酸化シリコンからなる。また、絶縁膜ＩＦ１の膜厚は１５００〜２５００ｎｍ程度である。なお、実施の形態１と異なり、この時点では、絶縁膜ＩＦ２は形成しない。
【０１０２】
続いて、図１０に示すように、絶縁膜ＩＦ１上に、パッド電極ＰＤの一部を開口するようなレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてドライエッチング処理を行うことで、絶縁膜ＩＦ１およびバリアメタル膜ＢＭ２を順次除去する。これにより、絶縁膜ＩＦ１に開口部ＯＰ２が形成され、開口部ＯＰ２の底部において、導電膜ＡＬの表面が露出される。すなわち、絶縁膜ＩＦ１から露出しているバリアメタル膜ＢＭ２は除去されている。
【０１０３】
その後、レジストパターンＲＰ２をアッシング処理によって除去する。
【０１０４】
続いて、図１１に示すように、絶縁膜ＩＦ１の上面上と、開口部ＯＰ２内の絶縁膜ＩＦ１の側面上と、開口部ＯＰ２内で露出している導電膜ＡＬ上とに、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えばＣＶＤ法を用いて形成される絶縁膜であり、例えば窒化シリコンからなる。また、絶縁膜ＩＦ２の膜厚は５００〜７００ｎｍ程度である。なお、実施の形態２では、絶縁膜ＩＦ２の材料は、絶縁膜ＩＦ１の材料と異なっていることが望ましく、絶縁膜ＩＦ１の材料よりも耐水性に優れている材料であることが望ましい。この理由は、後で詳細に説明するが、水分などが、バリアメタル膜ＢＭ２に到達することを防ぐためである。
【０１０５】
なお、本実施の形態では、絶縁膜ＩＦ１の側面上に形成されている絶縁膜ＩＦ２の表面を、開口部ＯＰ３として説明する。
【０１０６】
続いて、図１２に示すように、絶縁膜ＩＦ２上に、パッド電極ＰＤの一部を開口し、且つ、開口部ＯＰ３の側面よりパッド電極ＰＤの中心に近い場所に位置するような、レジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてドライエッチング処理を行って、絶縁膜ＩＦ２を除去することで、導電膜ＡＬの表面を露出させる。この時、絶縁膜ＩＦ１の側面には絶縁膜ＩＦ２が形成された状態を維持しており、開口部ＯＰ３の底部において、導電膜ＡＬの表面の一部は絶縁膜ＩＦ２によって覆われている状態となっている。
【０１０７】
その後、レジストパターンＲＰ３をアッシング処理によって除去する。
【０１０８】
これらの絶縁膜ＩＦ１および絶縁膜ＩＦ２によって、表面保護膜ＰＶ２が構成されている。実施の形態１の表面保護膜ＰＶ１と同様に、表面保護膜ＰＶ２の膜厚は、２０００〜３２００ｎｍ程度であり、導電層ＯＰＭの膜厚よりも大きい。
【０１０９】
続いて、図１３に示すように、無電解メッキ法によって、露出している導電膜ＡＬの表面上に、例えばニッケル（Ｎｉ）を主成分とする導電膜ＰＦ１、例えばパラジウム（Ｐｄ）を主成分とする導電膜ＰＦ２、および、例えば金（Ａｕ）を主成分とする導電膜ＰＦ３を順次形成することで、これらのメッキ膜の積層膜からなる導電層ＯＰＭを形成する。また、導電層ＯＰＭは、導電膜ＰＦ１と導電膜ＰＦ３との積層膜、または、導電膜ＰＦ１と導電膜ＰＦ２との積層膜としてもよい。また、導電膜ＰＦ１および導電膜ＰＦ２の膜中には、リン（Ｐ）が含有されていてもよい。
【０１１０】
なお、導電膜ＰＦ１の膜厚は１８００〜２２５０ｎｍ程度であり、導電膜ＰＦ２の膜厚は１００〜４００ｎｍ程度であり、導電膜ＰＦ３の膜厚は２０〜１５０ｎｍ程度である。すなわち、導電層ＯＰＭの膜厚は１９２０ｎｍ〜２８００ｎｍ程度である。
【０１１１】
以上のようにして、実施の形態２の半導体装置が製造される。
【０１１２】
実施の形態２においても実施の形態１と同様に、表面保護膜ＰＶ２の膜厚を導電層ＯＰＭの膜厚よりも大きくしているため、実施の形態１とほぼ同様の効果を得ることができる。
【０１１３】
また、実施の形態２では、絶縁膜ＩＦ２が、絶縁膜ＩＦ１の側面およびバリアメタル膜ＢＭ２の側面を覆うように形成されている。これにより、バリアメタル膜ＢＭ２が、水分などによって電気化学反応を起こして酸化することを防ぐことができる。
【０１１４】
例えば、実施の形態１では、窒化チタンなどからなるバリアメタル膜ＢＭ２の側面は、表面保護膜ＰＶ１から露出している。このため、半導体装置の外部から水分が浸入した際に、窒化チタンと水分とが電気化学反応を起こし、酸化チタンが形成される恐れがある。この酸化チタンは、窒化チタンよりも体積が大きくなるため、バリアメタル膜ＢＭ２全体が体積膨張する。この体積膨張が大きくなると、表面保護膜ＰＶ１に過大な応力が加えられて、表面保護膜ＰＶ１にクラックが発生する。このクラックを介して、半導体装置の外部からの水分がより浸入しやすくなってしまうため、アルミニウムなどからなる導電膜ＡＬが腐食するなどの問題が引き起こされる。
【０１１５】
実施の形態１では、最終的には、バリアメタル膜ＢＭ２の側面は導電層ＯＰＭで塞がれる構造となるが、導電層ＯＰＭの形成は、表面保護膜ＲＶ１の開口直後に行われるとは限らない。このため、半導体装置が、数日間、大気中など水分を含む雰囲気中に晒されることもある。
【０１１６】
本実施の形態においては、このような問題を引き起こさないように、バリアメタル膜ＢＭ２の側面を絶縁膜ＩＦ２によって覆っている。このため、半導体装置の信頼性を更に向上させることができる。
（実施の形態２の変形例）
実施の形態２の変形例を図１４および図１５を用いて以下に説明する。
【０１１７】
図１４に示すように、本変形例でも実施の形態２と同様に、導電膜ＡＬ上の一部は絶縁膜ＩＦ２で覆われており、絶縁膜ＩＦ２の端部から導電膜ＡＬが露出している。ここで、導電膜ＡＬの表面上において、本変形例の絶縁膜ＩＦ２の端部は、実施の形態２の絶縁膜ＩＦ２の端部よりも、パッド電極ＰＤの中心に近い場所に配置されている。すなわち、導電膜ＡＬの表面上において、導電膜ＡＬに接している絶縁膜ＩＦ２の長さについて、本変形例の方が、実施の形態２よりも長い。
【０１１８】
以下に、本変形例の半導体装置の製造方法を説明する。
【０１１９】
本変形例の製造工程は、図１１までは、実施の形態２と同様である。次の図１２の工程において、実施の形態２と異なり、本変形例では、導電膜ＡＬに接している絶縁膜ＩＦ２の長さを長くしている。
【０１２０】
続いて、図１４に示すように、導電膜ＡＬ上に、無電解メッキ法によって導電膜ＰＦ１を形成する。
【０１２１】
前述したように、基本的に、無電解メッキ法を用いる場合、窒化シリコンなどからなる絶縁膜ＩＦ２は、メッキ液と還元反応を起こさないので、絶縁膜ＩＦ２上にメッキ膜は形成されない。しかし、メッキ膜が絶縁膜ＩＦ２の表面を超えるまで成長すると、メッキ膜は垂直方向と水平方向とにわたって等方的に少し成長する。このため、メッキ膜は、絶縁膜ＩＦ２上にはみ出すように形成される。
【０１２２】
従って、無電解メッキ法によって、導電膜ＡＬ上に導電膜ＰＦ１を形成した際に、導電膜ＰＦ１は、絶縁膜ＩＦ２上にはみ出すように形成される。この時、本変形例においては、導電膜ＡＬに接している絶縁膜ＩＦ２の長さを長くしているため、メッキ膜である導電膜ＰＦ１は、開口部ＯＰ３内で絶縁膜ＩＦ１の側面上に形成されている絶縁膜ＩＦ２から離れており、導電膜ＡＬに接している絶縁膜ＩＦ２の一部の表面上にのみ形成される。
【０１２３】
続いて、図１５に示すように、無電解メッキ法によって、導電膜ＰＦ２および導電膜ＰＦ３を順次形成することで、導電膜ＰＦ１〜ＰＦ３の積層膜からなる導電層ＯＰＭを形成する。ここで、導電膜ＰＦ２および導電膜ＰＦ３は、導電膜ＰＦ１の表面上に形成されており、絶縁膜ＩＦ１の側面上に形成されている絶縁膜ＩＦ２から離れており、導電膜ＡＬに接している絶縁膜ＩＦ２の一部の表面上にのみ形成される。すなわち、導電膜ＡＬに接している絶縁膜ＩＦ２の長さＬａは、絶縁膜ＩＦ２上に形成されている導電層ＯＰＭの長さＬｂよりも大きい。
【０１２４】
ここで、長さＬａおよび長さＬｂは、半導体基板の表面と水平な方向における長さであり、導電層ＯＰＭの膜厚方向、および、表面保護膜ＰＶ２の膜厚方向と垂直な方向における長さである。
【０１２５】
以上のようにして、本変形例の半導体装置が製造される。
【０１２６】
このように、本変形例では、導電層ＯＰＭが、開口部ＯＰ３内を埋め込むように形成されてはおらず、開口部ＯＰ３の底部にのみ形成されている。このため、実施の形態２と比較して、隣接する導電層ＯＰＭ間の実効距離を更に長くすることができる。
【０１２７】
また、後工程処理の段階で、半導体装置はレジンなどの樹脂によって封止されるが、その時の封止工程、および、その後の耐久テストなどによって、半導体装置に熱処理が施される。このような熱処理が施されると、導電層ＯＰＭにも熱応力が加わり、導電層ＯＰＭの体積が膨張する恐れがある。そうすると、表面保護膜ＲＶ２にクラックが発生し、そのクラックを介して水分が浸入する恐れがある。
【０１２８】
本変形例では、導電層ＯＰＭと開口部ＯＰ３の側面との間に隙間が生じている。この隙間が、熱応力による導電層ＯＰＭの体積膨張を補償する役割を果たしている。従って、半導体装置の信頼性を更に向上させることができる。
【０１２９】
以上、本発明者らによってなされた発明を各実施の形態に基づき具体的に説明したが、本発明はこれらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１３０】
例えば、特に図示はしないが、実施の形態１の変形例１（図７）および変形例２（図８）で説明した技術を、実施の形態２および実施の形態２の変形例にも応用することも可能である。その場合、半導体装置の信頼性を更に向上させることができる。
【０１３１】
また、各配線Ｍ１〜Ｍ４について、銅を主体とするダマシン構造で記載したが、例えばアルミニウムを主体とする導電膜をパターニングして形成する配線構造でも同様の効果を得ることができる。
【符号の説明】
【０１３２】
ＡＬ    導電膜
ＢＭ１、ＢＭ２    バリアメタル膜
Ｃ１、Ｃ２、Ｃ３、Ｃ４    回路領域
ＣＰ    半導体チップ
ＩＦ１、ＩＦ２、ＩＦ３    絶縁膜
ＩＬ０、ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５    層間絶縁膜
Ｌａ、Ｌｂ    長さ
Ｍ１    第１配線
Ｍ２    第２配線
Ｍ３    第３配線
Ｍ４    第４配線
Ｍ５    第５配線
ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５    開口部
ＯＰＭ    導電層
ＰＤ    パッド電極
ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５    導電膜（メッキ膜）
ＰＧ    プラグ
ＰＶ１、ＰＶ２、ＰＶ３、ＰＶ４    表面保護膜
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＲＰ１、ＲＰ２、ＲＰ３    レジストパターン
ＳＢ    半導体基板
ＳＤ    シード層
ＳＴＩ    素子分離部
Ｖ１、Ｖ２、Ｖ３、Ｖ４    ビア
ＷＢ    外部接続用端子
ＷＬ    ウェル
【図１】
2019012738.tif 000003
【図２】
2019012738.tif 000004
【図３】
2019012738.tif 000005
【図４】
2019012738.tif 000006
【図５】
2019012738.tif 000007
【図６】
2019012738.tif 000008
【図７】
2019012738.tif 000009
【図８】
2019012738.tif 000010
【図９】
2019012738.tif 000011
【図１０】
2019012738.tif 000012
【図１１】
2019012738.tif 000013
【図１２】
2019012738.tif 000014
【図１３】
2019012738.tif 000015
【図１４】
2019012738.tif 000016
【図１５】
2019012738.tif 000017
【図１６】
2019012738.tif 000018
【図１７】
2019012738.tif 000019
【図１８】
2019012738.tif 000020
【図１９】
2019012738.tif 000021
【図２０】
2019012738.tif 000022
【図２１】
2019012738.tif 000023