(57)【要約】【課題】回路規模を小さく抑えつつ、周波数拡散を実施する。【解決手段】クロック信号生成回路１は、キャパシタＣ１および抵抗１３により定まる時定数に応じた周波数を持つクロック信号ＣＬＫを出力するＣＲ発振部１４と、周波数可変部１５とを備える。周波数可変部１５は、カウント動作を行うカウンタ１２を備え、カウンタ１２によるカウント値に応じて抵抗１３の抵抗値を変化させることによりクロック信号ＣＬＫの周波数を変化させる。ＣＲ発振部１４の抵抗１３は、一方の端子が共通接続された複数の抵抗素子Ｒ１〜Ｒ４を備える。周波数可変部１５は、入力端子が共通接続されるとともに出力端子が抵抗素子Ｒ２〜Ｒ４の各他方の端子にそれぞれ接続されたトライステートバッファであるバッファ９〜１１を備え、カウント値に応じてバッファ９〜１１の状態を切り替えることにより抵抗１３の抵抗値を変化させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
キャパシタ（Ｃ１）および抵抗（１３、２３、５３、６６）を備え、前記キャパシタおよび前記抵抗により定まる時定数に応じた周波数を持つクロック信号を出力するＣＲ発振部（１４、２４、５４、６７）と、
所定の動作を行うとともに、その動作状態に応じた信号を出力する動作部（１２、２２、３２、４２）を備え、前記動作部から出力される信号に応じて前記抵抗の抵抗値を変化させることにより前記クロック信号の周波数を変化させる周波数可変部（１５、２５、３３、４３、６８）と、
を備え、
前記抵抗は、一方の端子が共通接続された複数の抵抗素子（Ｒ１〜Ｒ４、５２、Ｒ６１〜Ｒ６８）を備え、
前記周波数可変部は、
入力端子が共通接続されるとともに出力端子が前記複数の抵抗素子の各他方の端子にそれぞれ接続され、通常の動作状態とハイインピーダンス状態の切り替えが可能な複数のバッファ（９〜１１、６３〜６５）を備え、
前記動作部から出力される信号に応じて前記複数のバッファの状態を切り替えることにより前記抵抗の抵抗値を変化させるクロック信号生成回路。
【請求項２】
前記動作部は、前記所定の動作としてカウント動作を行い、そのカウント値を表す信号を出力するカウンタである請求項１に記載のクロック信号生成回路。
【請求項３】
前記カウンタは、前記クロック信号をクロックとしてカウント動作を行う請求項２に記載のクロック信号生成回路。
【請求項４】
前記カウンタは、前記カウント動作としてアップカウントまたはダウンカウントを行う請求項２または３に記載のクロック信号生成回路。
【請求項５】
前記カウンタは、前記カウント動作としてアップダウンカウントを行う請求項２または３に記載のクロック信号生成回路。
【請求項６】
前記カウンタ（１２、２２）は、バイナリカウンタである請求項２から５のいずれか一項に記載のクロック信号生成回路。
【請求項７】
前記カウンタは、リングカウンタ（３２、４２）である請求項２から５のいずれか一項に記載のクロック信号生成回路。
【請求項８】
前記周波数可変部は、前記複数のバッファのうち少なくとも１つが通常の動作状態となるように切り替えを行う請求項１から７のいずれか一項に記載のクロック信号生成回路。
【請求項９】
前記複数のバッファのうち、少なくとも１つは、常時、通常の動作状態となっている請求項１から７のいずれか一項に記載のクロック信号生成回路。
【請求項１０】
さらに、前記抵抗の抵抗値を調整する調整部（５２）を備える請求項１から９のいずれか一項に記載のクロック信号生成回路。
【請求項１１】
前記クロック信号は、チャージポンプ回路（５）の動作用クロックとして用いられる請求項１から１０のいずれか一項に記載のクロック信号生成回路。
【請求項１２】
前記クロック信号の周波数の設定値は、１ＭＨｚ以上に設定されている請求項１から１１のいずれか一項に記載のクロック信号生成回路。
【請求項１３】
前記クロック信号の周波数の変化量を前記クロック信号の周波数の平均値で除算して得られる変調率は、０．０２以上である請求項１から１２のいずれか一項に記載のクロック信号生成回路。
【請求項１４】
前記変調率は、０．１２９以上である請求項１３に記載のクロック信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を生成するクロック信号生成回路に関する。
【背景技術】
【０００２】
チャージポンプ回路の小型化を実現するためには、例えばキャパシタやスイッチング素子などの回路素子のサイズを小さくする必要があるが、回路素子のサイズを小さくすると昇圧能力が低下する。そこで、昇圧能力を維持しつつ、小型化を進めるために、動作用のクロック信号の周波数を高めることが考えられる。
【０００３】
しかし、クロック信号の周波数を高めるということは、高周波ノイズの発生に繋がる。特に、車載用途の場合、ＦＭ帯やＤＡＢ帯などの高周波ノイズが問題となり、車両規格を満足できなくなるおそれがある。
【０００４】
このような高周波ノイズへの対策として、クロック信号の周波数を拡散することが考えられる。例えば、特許文献１には、定電流の傾きを調整することで周波数拡散を実施する周波数拡散回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４２４００７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記した従来の周波数拡散回路は、定電流方式であるため電流安定化時間が必要であり、またコンパレータが用いられているため、例えば１ＭＨｚ以上の高速動作に対応することが困難である。また、上記した従来の周波数拡散回路は、必要とする回路素子の数が多く、回路規模が大きくなっているため、小型化が望まれている製品には適さない。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模を小さく抑えつつ、周波数拡散を実施することができるクロック信号生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のクロック信号生成回路は、ＣＲ発振部（１４、２４、５４、６７）および周波数可変部（１５、２５、３３、４３、６８）を備える。ＣＲ発振部は、キャパシタ（Ｃ１）および抵抗（１３、２３、５３、６６）を備え、キャパシタおよび抵抗により定まる時定数に応じた周波数を持つクロック信号を出力する。周波数可変部は、所定の動作を行うとともに、その動作状態に応じた信号を出力する動作部（１２、２２、３２、４２）を備え、動作部から出力される信号に応じて抵抗の抵抗値を変化させることによりクロック信号の周波数を変化させる。
【０００９】
ＣＲ発振部の抵抗は、一方の端子が共通接続された複数の抵抗素子（Ｒ１〜Ｒ４、５２、Ｒ６１）を備える。また、周波数可変部は、入力端子が共通接続されるとともに出力端子が複数の抵抗素子の各他方の端子にそれぞれ接続され、通常の動作状態とハイインピーダンス状態の切り替えが可能な複数のバッファ（９〜１１、６３〜６５）を備え、動作部から出力される信号に応じて複数のバッファの状態を切り替えることにより抵抗の抵抗値を変化させる。
【００１０】
上記構成によれば、動作部から出力される信号に応じてクロック信号の周波数が変化することにより、周波数拡散が実施されることになる。また、この場合、従来技術のように定電流方式での周波数拡散ではなく、またコンパレータを用いていないため、例えば１ＭＨｚ以上の高速動作に対応することも可能となる。さらに、この場合、従来技術のように、必要とする回路素子の数は多くなく、回路規模を小さく抑えることができる。そのため、上記構成によれば、小型化が望まれている製品に適用することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るハイサイドドライバの構成を模式的に示す図
【図２】第１実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【図３】第１実施形態に係るカウンタの具体的な構成例を模式的に示す図
【図４】回路動作をシミュレーションした結果を示すものであり、高周波帯のスペクトラムを表す図
【図５】回路動作をシミュレーションした結果を示すものであり、ＦＭ帯のスペクトラムを表す図
【図６】回路動作をシミュレーションした結果を示すものであり、ＤＡＢ帯のスペクトラムを表す図
【図７】回路動作をシミュレーションした結果を示すものであり、ＤＡＢ帯のノイズの強度と周波数の変調率との関係を模式的に示す図
【図８】回路動作をシミュレーションした結果を示すものであり、ＦＭ帯のノイズの強度と周波数の変調率との関係を模式的に示す図
【図９】第２実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【図１０】第３実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【図１１】第４実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【図１２】第５実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【図１３】第６実施形態に係るクロック信号生成回路の具体的な構成例を模式的に示す図
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図８を参照して説明する。
【００１３】
図１に示すように、本実施形態のクロック信号生成回路１は、車載用のハイサイドドライバ２に搭載されている。ハイサイドドライバ２には、ハイサイドスイッチとして機能するＮチャネル型のパワーＭＯＳトランジスタであるスイッチング素子３、スイッチング素子３を駆動する駆動回路４、スイッチング素子３をオン駆動するための駆動電圧を生成するチャージポンプ回路５なども搭載されている。
【００１４】
クロック信号生成回路１は、チャージポンプ回路５の動作用クロックとして用いられるクロック信号ＣＬＫを生成する。本実施形態では、チャージポンプ回路５の小型化を図るとともに昇圧能力を良好に維持するため、クロック信号ＣＬＫの周波数の設定値は、比較的高い周波数（例えば１ＭＨｚ以上）、具体的には６ＭＨｚに設定されている。チャージポンプ回路５は、入力される電源電圧を昇圧することにより駆動電圧を生成し、その駆動電圧を駆動回路４に供給する。
【００１５】
クロック信号ＣＬＫを生成するクロック信号生成回路１の具体的な構成としては、例えば図２に示すような構成を採用することができる。この場合、クロック信号生成回路１は、キャパシタＣ１、抵抗素子Ｒ１〜Ｒ５、反転バッファであるバッファ６〜１１、カウンタ１２を備えたＣＲ発振回路として構成されている。
【００１６】
バッファ６の出力端子は、キャパシタＣ１の一方の端子およびバッファ７の入力端子に接続されている。バッファ６の入力端子は、キャパシタＣ１の他方の端子に接続されるとともに、抵抗素子Ｒ５を介してノードＮａに接続されている。バッファ７の出力端子は、クロック信号ＣＬＫの出力ノードとなるノードＮｂに接続されている。バッファ８の入力端子はノードＮｂに接続され、その出力端子は抵抗素子Ｒ１を介してノードＮａに接続されている。
【００１７】
バッファ９〜１１は、入力信号を反転した信号を出力する通常の動作状態と、ハイインピーダンス状態との切り替えが可能なトライステートインバータである。バッファ９〜１１の各入力端子は、ノードＮｂに接続されている。バッファ９〜１１の各出力端子は、それぞれ抵抗素子Ｒ２〜Ｒ４を介してノードＮａに接続されている。このように、抵抗素子Ｒ１〜Ｒ４は、それぞれの一方の端子が共通接続されている。また、バッファ８〜１１は、入力端子が共通接続されるとともに出力端子が抵抗素子Ｒ１〜Ｒ４の各他方の端子にそれぞれ接続されている。
【００１８】
なお、バッファ８は、バッファ９〜１１と同様のトライステートインバータに変更することができる。ただし、その場合、バッファ８は、常時、通常の動作状態に切り替えられている必要がある。
【００１９】
カウンタ１２は、クロック信号ＣＬＫをクロックとしてカウント動作を行う構成となっており、例えば３ビットのカウント値を出力する。なお、カウンタ１２は、例えば外部から、クロック信号ＣＬＫとは異なる別のクロック信号を入力し、そのクロック信号をクロックとしてカウント動作を行う構成でもよい。本実施形態では、カウンタ１２は、所定の動作を行うとともに、その動作状態に応じた信号を出力する動作部に相当する。なお、この場合、カウンタ１２によるカウント動作が所定の動作に相当する。
【００２０】
３ビットのカウント値を表す出力信号Ｓ１〜Ｓ３は、それぞれバッファ９〜１１の切替制御端子に与えられている。バッファ９〜１１は、切替制御端子に与えられる信号のレベルに応じて、その動作状態が切り替えられる。具体的には、バッファ９〜１１は、切替制御端子にハイレベル（例えば回路の電源電圧＝＋５Ｖ）の信号が入力されると通常の動作状態に切り替えられ、切替制御端子にロウレベル（例えば回路の基準電位＝０Ｖ）の信号が入力されるとハイインピーダンス状態に切り替えられる。
【００２１】
上記構成において、キャパシタＣ１、抵抗素子Ｒ１〜Ｒ５からなる抵抗１３およびバッファ６〜１１により、キャパシタＣ１の静電容量値および抵抗１３の抵抗値により定まる時定数に応じた周波数を持つクロック信号ＣＬＫを出力するＣＲ発振部１４が構成されている。また、カウンタ１２およびバッファ８〜１１により、カウンタ１２によるカウント値に応じて抵抗１３の抵抗値を変化させることによりクロック信号ＣＬＫの周波数を変化させる周波数可変部１５が構成されている。
【００２２】
このような構成では、周波数可変部１５のカウンタ１２から出力される３ビットのカウント値を表す出力信号Ｓ１〜Ｓ３に応じて、バッファ９〜１１の動作状態が切り替えられ、それによりＣＲ発振部１４の抵抗１３の抵抗値が変化する。抵抗１３の抵抗値が変化することにより、キャパシタＣ１への充放電電流が変化するため、ＣＲ発振部１４により生成されるクロック信号ＣＬＫの周波数が変化、つまり拡散される。
【００２３】
この場合、周波数可変部１５による周波数の変化は、段階的なものとなり、その段数は、ノードＮａ、Ｎｂ間に接続されるトライステートバッファおよび抵抗素子の直列回路の数とカウンタ１２のビット数に応じて変化する。ここでは、説明の都合上、上記直列回路の数およびビット数は３、つまり周波数の変化の段数が３である場合を例に説明しているが、この段数は２でもよいし、４以上でもよい。また、周波数可変部１５による周波数の１段階毎の変化の幅は、抵抗素子Ｒ２〜Ｒ４の抵抗値により定まる。したがって、抵抗素子Ｒ２〜Ｒ４の抵抗値は、周波数の変化量が所望する値となるように設定すればよい。
【００２４】
周波数可変部１５は、クロック信号ＣＬＫの周波数の平均値Ｆaveが所望する周波数の目標値に一致するように周波数を変化させる。以下の説明では、周波数可変部１５による周波数の変化量（周波数の振れ幅）を表す指標として、下記（１）式に示す「変調率」を用いることとする。ただし、変化する周波数の最大値、最小値をそれぞれＦmax、Ｆminとする。
変調率＝（Ｆmax−Ｆmin）／Ｆave      …（１）
【００２５】
上記（１）式に示すように、ここで用いる「変調率」は、クロック信号ＣＬＫの周波数の変化量（＝Ｆmax−Ｆmin）を平均値（＝Ｆave）で除算して得られるものであり、一般的に用いられる変調率とは異なるものである。
【００２６】
カウント動作を行うカウンタ１２の具体的な構成としては、例えば図３に示すような構成を採用することができる。この場合、カウンタ１２は、Ｔ型のフリップフロップ１６〜１８からなるバイナリカウンタである。フリップフロップ１６〜１８は、いずれもネガティブエッジトリガの構成となっている。したがって、カウンタ１２は、カウント動作として、アップカウントを行う。
【００２７】
１段目のフリップフロップ１６のクロック入力端子には、クロック信号ＣＬＫが与えられている。また、２、３段目のフリップフロップ１７、１８のクロック入力端子には、それぞれ前段の出力信号が与えられている。フリップフロップ１６〜１８の各出力信号は、それぞれバッファ９〜１１に与えられる出力信号Ｓ１〜Ｓ３となる。
【００２８】
このような構成において、カウンタ１２のカウント値が”０００”となった場合、つまり出力信号Ｓ１〜Ｓ３が全てロウレベルとなった場合、抵抗素子Ｒ２〜Ｒ４がノードＮａ、Ｎｂ間から電気的に切り離された状態となる。しかし、上記構成では、ノードＮａ、Ｎｂ間には、常時通常の動作状態となっているバッファ８を介して抵抗素子Ｒ１が接続されている。そのため、上記構成では、ＣＲ発振部１４による発振動作が停止することがなく、クロック信号ＣＬＫが常に出力されることになる。
以上説明した本実施形態によれば、次のような効果が得られる。
【００２９】
上記構成のクロック信号生成回路１によれば、カウンタ１２によるカウント値に応じてクロック信号ＣＬＫの周波数が変化することにより、周波数拡散が実施されることになる。また、この場合、従来技術のように定電流方式での周波数拡散ではなく、またコンパレータを用いていないため、例えば１ＭＨｚ以上の高速動作に対応することも可能となる。さらに、この場合、従来技術のように、必要とする回路素子の数は多くなく、回路規模を小さく抑えることができる。そのため、上記構成のクロック信号生成回路１は、特に、ハイサイドドライバ２のように小型化が望まれている製品に好適となる。
【００３０】
本実施形態では、上述したように周波数拡散が行われるため、チャージポンプ回路５で発生する高周波ノイズが低減されるという効果が得られる。以下、このような効果について、回路動作をシミュレーションした結果を示す図４〜図８を参照して説明する。なお、図４〜図８に対応した各シミュレーションは、ノードＮａ、Ｎｂ間に接続されるトライステートバッファおよび抵抗素子の直列回路の数およびカウンタ１２のビット数を７、つまり周波数の変化の段数を「７」として行ったものである。
【００３１】
図４の上段の図は、比較例であり、クロック信号ＣＬＫの周波数拡散を実施しない場合における高周波帯（例えば１ＭＨｚ〜２５０ＭＨｚの範囲）のスペクトラム（周波数分布）を表している。この図に示すように、周波数拡散を実施しない場合、クロック信号ＣＬＫの供給先であるチャージポンプ回路５の回路電流（充放電電流）や貫通電流により、非常に高いレベルの高周波ノイズが発生する。
【００３２】
これに対し、本実施形態のクロック信号生成回路１によれば、カウンタ１２によるカウント値に応じてクロック信号ＣＬＫの周波数が変化することにより、周波数拡散が実施される。その結果、本実施形態では、図４の下段の図に示すように、チャージポンプ回路５の高周波ノイズが極小さいレベルまで低減されていることが分かる。
【００３３】
図５および図６は、変調率を４パターン（０％、５％、１０％、２０％）に変化させた場合におけるＦＭ帯（７６ＭＨｚ〜１０８ＭＨｚ）およびＤＡＢ帯（１７１ＭＨｚ〜２４５ＭＨｚ）のスペクトラムを表している。なお、変調率＝０％は、周波数拡散を実施しないものと同義である。図５および図６から明らかなように、高周波ノイズ低減の効果が得られる度合は、変調率に応じて変化する。具体的には、変調率が高くなるほど、高周波ノイズの低減効果が高まる結果となっている。したがって、変調率は、所望する高周波ノイズの低減効果に応じて適宜設定すればよい。
【００３４】
図７および図８は、変調率を一層細かく変化させたシミュレーション結果に基づいて、ＤＡＢ帯およびＦＭ帯におけるノイズの強度と変調率の関係をグラフ化したものである。なお、図７および図８における縦軸の強度［ｄＢ］は、周波数拡散を実施しない場合の強度を基準（＝０）とした相対的な値を示している。図７から、ＤＡＢ帯では、変調率が約２％（＝０．０２）以上になるとノイズの強度がほぼ最小値で横ばいとなることが分かる。また、図８から、ＦＭ帯では、変調率が約１２．９％（＝０．１２９）以上になるとノイズの強度がほぼ最小値で横ばいとなることが分かる。
【００３５】
したがって、クロック信号生成回路１がＤＡＢ帯の高周波ノイズが懸念される用途に用いられる場合、変調率を２％以上に設定すればよい。また、クロック信号生成回路１がＦＭ帯の高周波ノイズが懸念される用途に用いられる場合、変調率を１２．９％以上に設定すればよい。このようにすれば、クロック信号生成回路１が用いられる用途における高周波ノイズによる問題が発生することがなくなり、例えば車載用途であれば車両規格を満足することができる。
【００３６】
（第２実施形態）
以下、第２実施形態について図９を参照して説明する。
図９に示すように、本実施形態のクロック信号生成回路２１は、第１実施形態のクロック信号生成回路１に対し、バッファ８および抵抗素子Ｒ１、Ｒ５が削除されている点、カウンタ１２に代えてカウンタ２２を備えている点などが異なる。この場合、キャパシタＣ１と、抵抗素子Ｒ２〜Ｒ４からなる抵抗２３と、バッファ６、７および９〜１１とによりＣＲ発振部２４が構成されている。また、カウンタ２２およびバッファ９〜１１により周波数可変部２５が構成されている。
【００３７】
カウンタ２２は、カウンタ１２が備える構成に加え、ＯＲ回路２６およびＮＯＲ回路２７を備えている。フリップフロップ１６の出力信号は、ＯＲ回路２６の一方の入力端子に与えられている。フリップフロップ１７の出力信号は、ＮＯＲ回路２７の一方の入力端子に与えられている。フリップフロップ１８の出力信号は、ＮＯＲ回路２７の他方の入力端子に与えられている。ＮＯＲ回路２７の出力信号は、ＯＲ回路２６の他方の入力端子に与えられている。
【００３８】
上記構成において、ＯＲ回路２６の出力信号は、バッファ９の動作状態を切り替えるための出力信号Ｓ１となる。また、フリップフロップ１７、１８の各出力信号は、それぞれバッファ１０、１１の動作状態を切り替えるための出力信号Ｓ２、Ｓ３となる。
【００３９】
本実施形態によっても、第１実施形態と同様の効果が得られる。なお、上記構成では、バッファ８および抵抗素子Ｒ１が削除されているため、３つのフリップフロップ１６〜１８から構成されるバイナリカウンタのカウント値が”０００”となった場合、抵抗素子Ｒ２〜Ｒ４がノードＮａ、Ｎｂ間から電気的に切り離された状態となり、ＣＲ発振部２４による発振動作が停止するおそれがある。
【００４０】
しかし、上記構成では、フリップフロップ１６〜１８の出力信号を入力するＯＲ回路２６およびＮＯＲ回路２７が追加されており、ＯＲ回路２６の出力信号がバッファ９の動作状態を切り替えるための出力信号Ｓ１となっている。そのため、上記カウント値が”０００”となった場合でも、出力信号Ｓ１がハイレベルとなり、出力信号Ｓ１〜Ｓ３の全てがロウレベルになることがない。つまり、上記構成では、バッファ９〜１１のうち、少なくとも１つは、常時、通常の動作状態となる。したがって、本実施形態によっても、第１実施形態と同様、ＣＲ発振部２４による発振動作が停止することがなく、クロック信号ＣＬＫが常に出力されることになる。
【００４１】
（第３実施形態）
以下、第３実施形態について図１０を参照して説明する。
図１０に示すように、本実施形態のクロック信号生成回路３１は、第２実施形態のクロック信号生成回路２１に対し、カウンタ２２に代えてカウンタ３２を備えている点などが異なる。この場合、カウンタ３２およびバッファ９〜１１により周波数可変部３３が構成されている。
【００４２】
カウンタ３２は、Ｄ型のフリップフロップ３４〜３６からなるリングカウンタである。フリップフロップ３４〜３６の各クロック端子には、クロック信号ＣＬＫが与えられている。１段目（初段）のフリップフロップ３４の入力端子Ｄには３段目（最終段）のフリップフロップ３６の出力信号が与えられている。２、３段目のフリップフロップ３５、３６の入力端子には、それぞれ前段の出力信号が与えられている。フリップフロップ３４〜３６の各出力信号は、それぞれバッファ９〜１１に与えられる出力信号Ｓ１〜Ｓ３となる。
【００４３】
上記構成では、フリップフロップ３４は、セット端子またはリセット端子を備えた構成となっている。カウンタ３２は、初期状態において、フリップフロップ３４の出力信号がハイレベルとなるようにフリップフロップ３４がセットまたはリセットされることにより、カウント動作を開始するようになっている。このような本実施形態の構成によっても、上記各実施形態と同様の効果が得られる。
【００４４】
（第４実施形態）
以下、第４実施形態について図１１を参照して説明する。
図１１に示すように、本実施形態のクロック信号生成回路４１は、第１実施形態のクロック信号生成回路１に対し、カウンタ１２に代えてカウンタ４２を備えている点、抵抗素子Ｒ５が削除されている点などが異なる。この場合、カウンタ４２およびバッファ９〜１１により周波数可変部４３が構成されている。
【００４５】
カウンタ４２は、図１０に示した第３実施形態のカウンタ３２が備える構成に加え、ＮＯＲ回路４４を備えている。ＮＯＲ回路４４の３つの入力端子には、フリップフロップ３４〜３６の各出力信号がそれぞれ入力されている。この場合、１段目（初段）のフリップフロップ３４の入力端子ＤにはＮＯＲ回路４４の出力信号が与えられている。
【００４６】
上記構成のカウンタ４２によれば、第３実施形態のようにフリップフロップ３４として、セット端子またはリセット端子を備えた構成を用いることなく、カウント動作を開始することができる。このような本実施形態の構成によっても、上記各実施形態と同様の効果が得られる。
【００４７】
（第５実施形態）
以下、第５実施形態について図１２を参照して説明する。
図１２に示すように、本実施形態のクロック信号生成回路５１は、第１実施形態のクロック信号生成回路１に対し、抵抗素子Ｒ５に代えて可変抵抗器５２を備えている点などが異なる。この場合、キャパシタＣ１と、抵抗素子Ｒ１〜Ｒ４および可変抵抗器５２からなる抵抗５３と、バッファ６〜１１とによりＣＲ発振部５４が構成されている。可変抵抗器５２は、例えば、レーザによるトリミングが可能なトリミング抵抗であり、抵抗５３の抵抗値を調整する調整部に相当する。
【００４８】
このような本実施形態によっても、上記各実施形態と同様の効果が得られる。また、上記構成では、ＣＲ発振部５４を構成する抵抗５３に抵抗値を変更することができる可変抵抗器５２が含まれているため、例えば製造工程において、可変抵抗器５２の抵抗値を調整することによりクロック信号ＣＬＫの周波数を所望する値に精度良く調整することができる。
【００４９】
（第６実施形態）
以下、第６実施形態について図１３を参照して説明する。
図１３に示すように、本実施形態のクロック信号生成回路６１は、第１実施形態のクロック信号生成回路１に対し、バッファ８〜１１に代えてバッファ６２〜６５を備えている点、抵抗素子Ｒ１〜Ｒ４に代えて抵抗素子Ｒ６１〜Ｒ６８を備えている点、抵抗素子Ｒ５が削除されている点などが異なっている。
【００５０】
この場合、キャパシタＣ１、抵抗素子Ｒ６１〜Ｒ６８からなる抵抗６６およびバッファ６、７および６２〜６５により、キャパシタＣ１の静電容量値および抵抗６６の抵抗値により定まる時定数に応じた周波数を持つクロック信号ＣＬＫを出力するＣＲ発振部６７が構成されている。また、カウンタ１２およびバッファ６２〜６５により、カウンタ１２によるカウント値に応じて抵抗６６の抵抗値を変化させることによりクロック信号ＣＬＫの周波数を変化させる周波数可変部６８が構成されている。
【００５１】
バッファ６２は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰ１およびＮチャネル型のＭＯＳトランジスタであるトランジスタＮ１を備えたＣＭＯＳインバータ回路の構成となっている。トランジスタＰ１のソースは、回路の電源電圧（例えば＋５Ｖ）が与えられる電源線Ｌｄに接続され、そのドレインは抵抗素子Ｒ６１を介してノードＮａに接続されている。
【００５２】
トランジスタＮ１のソースは、回路の基準電位であるグランド電位（例えば０Ｖ）が与えられるグランド線Ｌｇに接続され、そのドレインは抵抗素子Ｒ６２を介してノードＮａに接続されている。トランジスタＮ１、Ｐ１の各ゲートは、ノードＮｂに接続されている。
【００５３】
バッファ６３〜６５は、いずれもトライステートインバータであり、互いに同一の回路構成となっている。そのため、ここでは、バッファ６３の構成について説明を行い、特に断りが無い場合、バッファ６４、６５の各構成については、バッファ６３と同様の符号を付し、その説明を省略する。
【００５４】
バッファ６３は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰ２〜Ｐ４およびＮチャネル型のＭＯＳトランジスタであるトランジスタＮ２〜Ｎ４を備えている。トランジスタＰ２、Ｎ２は、電源線Ｌｄおよびグランド線Ｌｇ間に接続されたＣＭＯＳインバータ回路を構成しており、その共通のゲートには出力信号Ｓ１が与えられている。なお、バッファ６４、６５の場合、トランジスタＰ２、Ｎ２の共通のゲートには、それぞれ出力信号Ｓ２、Ｓ３が与えられる。
【００５５】
トランジスタＰ３のソースは電源線Ｌｄに接続され、そのドレインはトランジスタＰ４のソースに接続されている。トランジスタＰ３のゲートは、ノードＮｂに接続されている。トランジスタＰ４のゲートにはトランジスタＰ２、Ｎ２からなるＣＭＯＳインバータ回路の出力信号が与えられる。トランジスタＰ４のドレインは、抵抗素子Ｒ６３を介してノードＮａに接続されている。なお、バッファ６４、６５の場合、トランジスタＰ４のドレインは、それぞれ抵抗素子Ｒ６４、Ｒ６５を介してノードＮａに接続されている。
【００５６】
トランジスタＮ３のソースはグランド線Ｌｇに接続され、そのドレインはトランジスタＮ４のソースに接続されている。トランジスタＮ３のゲートは、ノードＮｂに接続されている。トランジスタＮ４のゲートには、出力信号Ｓ１が与えられている。トランジスタＮ４のドレインは、抵抗素子Ｒ６６を介してノードＮａに接続されている。
【００５７】
なお、バッファ６４、６５の場合、トランジスタＮ４のゲートには、それぞれ出力信号Ｓ２、Ｓ３が与えられる。また、トランジスタＮ４のドレインは、それぞれ抵抗素子Ｒ６７、Ｒ６８を介してノードＮａに接続されている。このように、周波数可変部のトライステートバッファの構成およびＣＲ発振部の抵抗の構成を変更した本実施形態によっても、第１実施形態と同様の効果が得られる。
【００５８】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
【００５９】
上記各実施形態では、本発明を車載用のハイサイドドライバ２のチャージポンプ回路５で用いられるクロック信号ＣＬＫを生成するクロック信号生成回路に適用した例を説明したが、本発明は、高周波ノイズが問題となる用途などで用いられるクロック信号を生成する回路全般に適用することができる。
【００６０】
通常の動作状態とハイインピーダンス状態の切り替えが可能なバッファの具体的な構成は、上記各実施形態で示した構成に限らずともよく適宜変更可能である。ＣＲ発振部の具体的な構成は、上記各実施形態で示した構成に限らずともよく適宜変更可能である。カウント動作を行うカウンタの具体的な構成は、上記各実施形態で示した構成に限らずともよく適宜変更可能である。また、カウンタが行うカウント動作としては、アップカウントだけでなく、ダウンカウント、アップダウンカウントなどでもよい。
【００６１】
動作部としては、所定の動作を行うとともに、その動作状態に応じた信号を出力する構成であればよく、カウンタ１２、２２、３２、４２に限らずともよい。例えば、動作部として、バッファおよびＣＲ発振部の状態に応じて状態が変化するステートマシンなどを用いることができる。
【００６２】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００６３】
１、２１、３１、４１、５１、６１…クロック信号生成回路、５…チャージポンプ回路、９〜１１、６３〜６５…バッファ、１２、２２、３２、４２…カウンタ、１３、２３、５３、６６…抵抗、１４、２４、５４、６７…ＣＲ発振部、１５、２５、３３、４３、６８…周波数可変部、５２…可変抵抗器、Ｃ１…キャパシタ、Ｒ１〜Ｒ４、Ｒ６１〜Ｒ６８…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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