(57)【要約】【課題】降伏電圧の変動を抑制できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、第１主面３を有する半導体層２と、半導体層２の第１主面３の表層部に形成されたｎ型の第１半導体領域２１と、第１半導体領域２１の表層部に形成され、第１半導体領域２１との間でツェナーダイオード９を形成するｐ＋型の第２半導体領域２２と、第２半導体領域２２から間隔を空けて第１半導体領域２１の表層部に形成されたｎ＋型の第３半導体領域２３と、第１半導体領域２１の表層部において第２半導体領域２２および第３半導体領域２３の間の領域に形成され、第２半導体領域２２のｐ型不純物濃度未満のｐ型不純物濃度を有するｐ−型の第４半導体領域２４と、半導体層２の第１主面３の上に形成され、第２半導体領域２２、第３半導体領域２３および第４半導体領域２４を被覆する絶縁層３２と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
主面を有する半導体層と、
前記半導体層の主面の表層部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成され、前記第１半導体領域との間でツェナーダイオードを形成する第２導電型の第２半導体領域と、
前記第２半導体領域から間隔を空けて前記第１半導体領域の表層部に形成された第１導電型の第３半導体領域と、
前記第１半導体領域の表層部において前記第２半導体領域および前記第３半導体領域の間の領域に形成され、前記第２半導体領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の第４半導体領域と、
前記半導体層の主面の上に形成され、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域を被覆する絶縁層と、を含む、半導体装置。
【請求項２】
前記第４半導体領域は、前記第２半導体領域に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域は、前記第２半導体領域および前記第３半導体領域から離間している、請求項１に記載の半導体装置。
【請求項４】
前記第４半導体領域は、前記第２半導体領域の底部に対して前記第１半導体領域の底部側の領域に位置する底部を有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第４半導体領域は、平面視において前記第２半導体領域を取り囲んでいる、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３半導体領域は、平面視において前記第２半導体領域を取り囲んでいる、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体層の主面においてデバイス形成領域を区画するデバイス分離構造をさらに含み、
前記第１半導体領域は、前記デバイス形成領域において前記半導体層の主面の表層部に形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記デバイス分離構造は、前記半導体層の主面に形成されたトレンチ、および、前記トレンチに埋め込まれた絶縁体を含むトレンチ絶縁構造を有している、請求項７に記載の半導体装置。
【請求項９】
主面を有する半導体層を用意する工程と、
前記半導体層の主面の表層部に第１導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の表層部に第２導電型の第２半導体領域、第１導電型の第３半導体領域および第２導電型の第４半導体領域を形成する工程であって、前記第１半導体領域との間でツェナーダイオードを形成する前記第２半導体領域を形成し、前記第２半導体領域から間隔を空けた領域に前記第３半導体領域を形成し、前記第２半導体領域および前記第３半導体領域の間の領域に前記第２半導体領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する前記第４半導体領域を形成する工程と、
前記半導体層の主面において、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域を被覆する絶縁層を形成する工程と、を含む、半導体装置の製造方法。
【請求項１０】
前記第２半導体領域に接続されるように前記第４半導体領域が形成される、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２半導体領域および前記第３半導体領域から離間した前記第４半導体領域が形成される、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２半導体領域よりも深さよりも大きい深さを有する前記第４半導体領域が形成される、請求項９〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
平面視において前記第２半導体領域を取り囲む前記第４半導体領域が形成される、請求項９〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
平面視において前記第２半導体領域を取り囲む前記第３半導体領域が形成される、請求項９〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１半導体領域を形成する工程に先だって、前記半導体層の主面にデバイス形成領域を区画するデバイス分離構造を形成する工程をさらに含み、
前記第１半導体領域は、前記デバイス形成領域に形成される、請求項９〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記デバイス分離構造を形成する工程は、
前記半導体層の主面にトレンチを形成する工程と、
前記トレンチに絶縁体を埋め込む工程と、を含む、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ツェナーダイオードを含む半導体装置を開示している。この半導体装置は、主面を有する半導体基板を含む。半導体基板の主面の表層部には、ｎ型ウェル領域が形成されている。
ｎ型ウェル領域の表層部には、ｐ型半導体領域が形成されている。ｐ型半導体領域は、ｎ型ウェル領域との間でツェナーダイオードを形成している。ｎ型ウェル領域の表層部には、ｐ型半導体領域から間隔を空けてｎ型半導体領域が形成されている。半導体基板の主面の上には、絶縁層が形成されている。絶縁層は、ｐ型半導体領域およびｎ型半導体領域の間の領域を被覆している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１０６６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された従来の半導体装置では、ツェナーダイオードに逆バイアス電圧を印加し続けると、降伏電圧の値が変動してしまう問題があった。本願発明者らは、この問題について鋭意検討した結果、半導体基板の表面の上に形成された絶縁層に生じる不純物準位が、原因の一つであることを突き止めた。
より具体的には、ツェナーダイオードに逆バイアスを印加し続けると、ｐ型半導体領域およびｎ型半導体領域の間の領域に電流が流れる。この電流を形成する電荷の一部は、ｐ型半導体領域およびｎ型半導体領域の間の領域においてｎ型ウェル領域の表層部に流れ、絶縁層によって捕獲される。その結果、不純物準位が絶縁層に形成され、ツェナーダイオードの降伏電圧が変動する。
【０００５】
本発明の一実施形態は、降伏電圧の変動を抑制できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、主面を有する半導体層と、前記半導体層の主面の表層部に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成され、前記第１半導体領域との間でツェナーダイオードを形成する第２導電型の第２半導体領域と、前記第２半導体領域から間隔を空けて前記第１半導体領域の表層部に形成された第１導電型の第３半導体領域と、前記第１半導体領域の表層部において前記第２半導体領域および前記第３半導体領域の間の領域に形成され、前記第２半導体領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の第４半導体領域と、前記半導体層の主面の上に形成され、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域を被覆する絶縁層と、を含む、半導体装置を提供する。
【０００７】
この半導体装置によれば、ツェナーダイオードに対して逆バイアス電圧が印加されると、第４半導体領域を迂回するように、第２半導体領域および第３半導体領域の間の領域を、電流が流れる。
これにより、第１半導体領域の表層部に電流が流れることを抑制できるから、電荷の一部が、絶縁層によって捕獲されることを抑制できる。その結果、絶縁層に不純物準位が形成されることを抑制できる。よって、降伏電圧の変動を抑制できる半導体装置を提供できる。
【０００８】
本発明の一実施形態は、主面を有する半導体層を用意する工程と、前記半導体層の主面の表層部に第１導電型不純物を導入し、第１導電型の第１半導体領域を形成する工程と、前記第１半導体領域の表層部に第１導電型不純物および第２導電型不純物を選択的に導入することにより、前記第１半導体領域との間でツェナーダイオードを形成する第２導電型の第２半導体領域を形成し、前記第２半導体領域から間隔を空けた領域に第１導電型の第３半導体領域を形成し、前記第２半導体領域および前記第３半導体領域の間の領域に前記第２半導体領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の第４半導体領域を形成する工程と、前記半導体層の主面において、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域を被覆する絶縁層を形成する工程と、を含む、半導体装置の製造方法を提供する。
【０００９】
この製造方法によれば、第１半導体領域の表層部において第２半導体領域および第３半導体領域の間の領域に、第２導電型の第４半導体領域が形成された構造を有する半導体装置を製造できる。
第２半導体領域は、第１半導体領域との間でツェナーダイオードを形成している。第４半導体領域は、第２半導体領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している。
【００１０】
この半導体装置では、ツェナーダイオードに対して逆バイアス電圧が印加されると、第４半導体領域を迂回するように、第２半導体領域および第３半導体領域の間の領域を、電流が流れる。
これにより、第１半導体領域の表層部に電流が流れることを抑制できるから、電荷の一部が、絶縁層によって捕獲されることを抑制できる。その結果、絶縁層に不純物準位が形成されることを抑制できる。よって、降伏電圧の変動を抑制できる半導体装置を製造し、提供できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図２は、図１の領域IIの拡大図である。
【図３】図３は、図２のIII-III線に沿う断面図である。
【図４】図４は、参考例に係る半導体装置の断面図である。
【図５】図５は、図４の半導体装置の降伏電圧をシミュレーションによって求めたグラフである。
【図６】図６は、図１の半導体装置の電流経路を説明するための断面図である。
【図７】図７は、図１の半導体装置の降伏電圧をシミュレーションによって求めたグラフである。
【図８Ａ】図８Ａは、図１の半導体装置の製造方法の一例を説明するための断面図である。
【図８Ｂ】図８Ｂは、図８Ａの後の工程を示す断面図である。
【図８Ｃ】図８Ｃは、図８Ｂの後の工程を示す断面図である。
【図８Ｄ】図８Ｄは、図８Ｃの後の工程を示す断面図である。
【図８Ｅ】図８Ｅは、図８Ｄの後の工程を示す断面図である。
【図８Ｆ】図８Ｆは、図８Ｅの後の工程を示す断面図である。
【図８Ｇ】図８Ｇは、図８Ｈの後の工程を示す断面図である。
【図８Ｈ】図８Ｈは、図８Ｇの後の工程を示す断面図である。
【図９】図９は、図２に対応する領域の拡大図であって、本発明の第２実施形態に係る半導体装置を示す図である。
【図１０】図１０は、図９のX-X線に沿う断面図である。
【図１１】図１１は、図３に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置を示す図である。
【図１２】図１２は、図３に対応する領域の断面図であって、本発明の第４実施形態に係る半導体装置を示す図である。
【図１３】図１３は、図３に対応する領域の断面図であって、半導体層の変形例を示す図である。
【発明を実施するための形態】
【００１２】
以下では、添付図面を参照して、本発明の実施形態について説明する。
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。図２は、図１の領域IIの拡大図である。図３は、図２のIII-III線に沿う断面図である。
図１を参照して、半導体装置１は、直方体形状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を有している。半導体層２の第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
【００１３】
半導体層２の第１主面３には、メモリ領域６が形成されている。半導体層２の第１主面３には、デバイス形成領域の一例としてのダイオード領域７が形成されている。メモリ領域６には、たとえば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）８が形成されている。ダイオード領域７には、ツェナーダイオード９が形成されている。ツェナーダイオード９は、たとえば、ＥＥＰＲＯＭ８に供給される電圧を制限し安定化させる。
【００１４】
図２および図３を参照して、半導体層２は、この形態では、ｐ型の半導体基板１０を含む。半導体基板１０のｐ型不純物濃度は、１．０×１０１４ｃｍ−３以上１．０×１０１５ｃｍ−３以下であってもよい。半導体層２は、半導体基板１０からなる単層構造を有していてもよい。半導体基板１０は、シリコン製またはＳｉＣ製の半導体基板であってもよい。
【００１５】
半導体層２の第１主面３には、第１デバイス分離構造１１が形成されている。図２では、明瞭化のため、第１デバイス分離構造１１がハッチングによって示されている。第１デバイス分離構造１１は、ダイオード領域７を区画している。
第１デバイス分離構造１１は、平面視においてダイオード領域７に沿って帯状に延びている。第１デバイス分離構造１１は、平面視においてダイオード領域７を取り囲む環状に形成されている。第１デバイス分離構造１１は、この形態では、平面視において八角環状に形成されている。これにより、ダイオード領域７は、平面視において八角形状に区画されている。
【００１６】
ダイオード領域７は、第１デバイス分離構造１１の形状に応じて、四角形状、六角形状、十角形状等、八角形状以外の平面視多角形状に区画されていてもよい。ダイオード領域７は、第１デバイス分離構造１１の形状に応じて、平面視において円形状や楕円形状に区画されていてもよい。
第１デバイス分離構造１１は、この形態では、第１トレンチ絶縁構造を有している。第１トレンチ絶縁構造は、半導体層２の第１主面３に形成された第１トレンチ１２、および、第１トレンチ１２に埋め込まれた第１絶縁体層１３を含む。
【００１７】
第１トレンチ絶縁構造は、第１トレンチ１２の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。第１トレンチ１２（第１デバイス分離構造１１）の深さは、０．５μｍ以上０．７μｍ以下であってもよい。
半導体層２の第１主面３において第１デバイス分離構造１１の外側の領域には、第２デバイス分離構造１４が形成されている。図２では、明瞭化のため、第２デバイス分離構造１４がハッチングによって示されている。
【００１８】
第２デバイス分離構造１４は、第１デバイス分離構造１１から間隔を空けて形成されている。第１デバイス分離構造１１および第２デバイス分離構造１４の間の領域には、半導体層２の第１主面３が露出している。
第２デバイス分離構造１４は、第１デバイス分離構造１１に沿って帯状に延びている。第２デバイス分離構造１４は、第１デバイス分離構造１１を取り囲む環状に形成されている。第２デバイス分離構造１４は、平面視において八角環状に形成されている。第２デバイス分離構造１４は、ダイオード領域７や第１デバイス分離構造１１の形状に応じて、平面視において多角環状や円環状に形成されていてもよい。
【００１９】
第２デバイス分離構造１４は、この形態では、第２トレンチ絶縁構造を有している。第２トレンチ絶縁構造は、半導体層２の第１主面３に形成された第２トレンチ１５、および、第２トレンチ１５に埋め込まれた第２絶縁体層１６を含む。
第２トレンチ絶縁構造は、第１トレンチ１２の深さやアスペクト比に応じて、ＤＴＩ構造やＳＴＩ構造とも称される。第２トレンチ１５（第２デバイス分離構造１４）の深さは、０．５μｍ以上０．７μｍ以下であってもよい。第２トレンチ１５は、第１トレンチ１２とほぼ等しい深さで形成されていてもよい。
【００２０】
ダイオード領域７において、半導体層２の第１主面３の表層部には、ｎ型の第１半導体領域２１が形成されている。第１半導体領域２１のｎ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。
第１半導体領域２１は、平面視においてダイオード領域７のほぼ全域に形成されている。第１半導体領域２１の底部は、第１デバイス分離構造１１の底部に対して半導体層２の第２主面４側の領域に位置している。第１半導体領域２１は、第１デバイス分離構造１１の底部を被覆するオーバラップ部２１Ａを含む。第１半導体領域２１の厚さは、１．２μｍ以上１．８μｍ以下であってもよい。
【００２１】
第１半導体領域２１の表層部には、ｐ＋型の第２半導体領域２２が形成されている。第２半導体領域２２は、半導体基板１０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２半導体領域２２のｐ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。
第２半導体領域２２は、第１デバイス分離構造１１の内縁からダイオード領域７の内方に間隔を空けて島状に形成されている。第２半導体領域２２は、平面視においてダイオード領域７の中央部に形成されている。
【００２２】
第２半導体領域２２の底部は、半導体層２の第１主面３および第１半導体領域２１の底部の間の領域に位置している。第２半導体領域２２の厚さは、０．０５μｍ以上０．２μｍ以下であってもよい。
第２半導体領域２２は、第１半導体領域２１との間でｐｎ接合を形成している。このｐｎ接合によって、第２半導体領域２２をアノード領域とし、第１半導体領域２１をカソード領域とするツェナーダイオード９が形成されている。
【００２３】
第１半導体領域２１の表層部には、ｎ＋型の第３半導体領域２３が形成されている。第３半導体領域２３は、第１半導体領域２１のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第３半導体領域２３のｎ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。
第３半導体領域２３は、第１デバイス分離構造１１の内縁に沿って帯状に延びている。第３半導体領域２３は、第１デバイス分離構造１１の内縁に沿って延びる有端帯状に形成されていてもよい。第３半導体領域２３は、平面視において第２半導体領域２２を取り囲む環状に形成されていることが好ましい。第３半導体領域２３は、第１デバイス分離構造１１の側壁部に接していてもよい。
【００２４】
第３半導体領域２３の底部は、半導体層２の第１主面３および第１半導体領域２１の底部の間の領域に位置している。第３半導体領域２３の厚さは、０．０５μｍ以上０．２μｍ以下であってもよい。
第１半導体領域２１の表層部において、第２半導体領域２２および第３半導体領域２３の間の領域には、ｐ−型の第４半導体領域２４が形成されている。第４半導体領域２４は、半導体基板１０のｐ型不純物濃度を超え、かつ、第２半導体領域２２のｐ型不純物濃度未満のｐ型不純物濃度を有している。
【００２５】
第４半導体領域２４のｐ型不純物濃度は、１．０×１０１７ｃｍ−３以上２．０×１０１８ｃｍ−３以下であってもよい。第４半導体領域２４は、底部側のｐ型不純物濃度が、表層部側のｐ型不純物濃度未満である濃度勾配を有していてもよい。
第４半導体領域２４は、第３半導体領域２３に対して第２半導体領域２２側に間隔を空けて形成されている。第４半導体領域２４は、第２半導体領域２２の周縁に沿って帯状に延びている。
【００２６】
第４半導体領域２４は、第２半導体領域２２の周縁に沿って延びる有端帯状に形成されていてもよい。第４半導体領域２４は、平面視において第２半導体領域２２を取り囲む環状に形成されていることが好ましい。第４半導体領域２４は、第２半導体領域２２に接続されている。
第４半導体領域２４の底部は、第２半導体領域２２の底部に対して第１半導体領域２１の底部側の領域に位置している。第４半導体領域２４は、第２半導体領域２２の底部を被覆するオーバラップ部２４Ａを含む。
【００２７】
第４半導体領域２４の厚さは、０．０５μｍ以上０．２μｍ以下であってもよい。平面視において第４半導体領域２４が延びる方向に直交する方向の幅は、１．０μｍ以上３．０μｍ以下であってもよい。
半導体層２の第１主面３の表層部において、第１デバイス分離構造１１および第２デバイス分離構造１４の間の領域には、ｐ＋型の第５半導体領域２５が形成されている。第５半導体領域２５のｐ型不純物濃度は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下であってもよい。第５半導体領域２５のｐ型不純物濃度は、第２半導体領域２２のｐ型不純物濃度とほぼ等しくてもよい。
【００２８】
第５半導体領域２５は、第１デバイス分離構造１１および第２デバイス分離構造１４に接している。第５半導体領域２５の底部は、半導体層２の第１主面３および第１デバイス分離構造１１の底部の間の領域に位置している。第５半導体領域２５の厚さは、０．０５μｍ以上０．２μｍ以下であってもよい。第５半導体領域２５は、第２半導体領域２２の厚さとほぼ等しい厚さを有していてもよい。
【００２９】
半導体層２において第１デバイス分離構造１１の底部に沿う領域には、ｐ＋型の第６半導体領域２６が形成されている。第６半導体領域２６は、第２半導体領域２２のｐ型不純物濃度未満であり、かつ、第４半導体領域２４のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。第６半導体領域２６のｐ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。
【００３０】
第６半導体領域２６は、半導体層２において第１デバイス分離構造１１の底部に沿う領域において、第１半導体領域２１に接続されている。第６半導体領域２６は、より具体的には、第１半導体領域２１のオーバラップ部２１Ａに接続されている。
第６半導体領域２６の底部は、第１デバイス分離構造１１の底部および第１半導体領域２１の底部の間の領域に位置している。第６半導体領域２６は、半導体層２において第２デバイス分離構造１４の底部に沿う領域にも形成されている。第６半導体領域２６の厚さは、０．２μｍ以上０．５μｍ以下であってもよい。
【００３１】
半導体層２の第１主面３の上には、絶縁層３２が形成されている。絶縁層３２は、半導体層２の第１主面３の上において、ダイオード領域７のほぼ全域を被覆している。絶縁層３２は、第２半導体領域２２、第３半導体領域２３および第４半導体領域２４を被覆している。
絶縁層３２は、単一の絶縁層からなる単層構造を有していてもよい。絶縁層３２は、複数の絶縁層が積層された積層構造を有していてもよい。絶縁層３２は、酸化シリコンまたは窒化シリコンのうちの少なくとも１つを含んでいてもよい。
【００３２】
絶縁層３２には、複数の端子電極３３が形成されている。複数の端子電極３３は、それぞれ、シリサイド層３４を介して、第２半導体領域２２、第３半導体領域２３および第５半導体領域２５に電気的に接続されている。複数の端子電極３３は、コンタクト電極層３５および配線電極層３６をそれぞれ含む。
コンタクト電極層３５は、絶縁層３２に形成されたコンタクト孔３７に埋め込まれている。コンタクト電極層３５は、下地電極層３８および埋め込み電極層３９を含む。下地電極層３８は、チタンを含んでいてもよい。埋め込み電極層３９は、タングステンを含んでいてもよい。
【００３３】
下地電極層３８は、コンタクト孔３７の内壁面に沿って膜状に形成されている。これにより、コンタクト孔３７内に、凹状の空間が形成されている。埋め込み電極層３９は、下地電極層３８によって区画された凹状の空間に埋め込まれている。
配線電極層３６は、絶縁層３２の上でコンタクト電極層３５を被覆している。配線電極層３６は、コンタクト電極層３５側からこの順に積層された第１電極層４１、第２電極層４２および第３電極層４３を含む積層構造を有している。第１電極層４１は、チタンを含んでいてもよい。第２電極層４２は、アルミニウムを含んでいてもよい。第３電極層４３は、チタンを含んでいてもよい。
【００３４】
図４は、参考例に係る半導体装置５１の断面図である。参考例に係る半導体装置５１は、第４半導体領域２４を有さない点を除いて、半導体装置１とほぼ同様の構造を有している。図４において、半導体装置１に対して述べた構造と同様の構造については、同一の参照符号を付して説明を省略する。
図４を参照して、参考例に係る半導体装置５１では、ツェナーダイオード９に逆バイアスが印加されると、第２半導体領域２２および第３半導体領域２３の間の領域に電流ＩＺが流れる。
【００３５】
電流ＩＺを形成する電荷の一部は、第２半導体領域２２および第３半導体領域２３の間の領域において第１半導体領域２１の表層部を流れ、絶縁層３２によって捕獲される。その結果、不純物準位が絶縁層３２に形成され、ツェナーダイオード９の降伏電圧ＢＶが変動する。絶縁層３２によって捕獲される電荷には、電子や正孔が含まれる。
図５は、参考例に係る半導体装置５１の降伏電圧ＢＶをシミュレーションによって求めたグラフである。図５において、縦軸は降伏電圧ＢＶ［Ｖ］であり、横軸は逆バイアス電圧の印加時間［ｓｅｃ（秒）］である。
【００３６】
図５を参照して、参考例に係る半導体装置５１では、１０００秒の間、逆バイアス電圧を印加し続けると、およそ＋０．２Ｖの降伏電圧ＢＶの変動が観られた。つまり、参考例に係る半導体装置５１では、１０００秒の間、逆バイアス電圧を印加し続けた際の降伏電圧ＢＶの変動率の絶対値が、２．５％以上であった。この結果から、参考例に係る半導体装置５１では、降伏電圧ＢＶが経時的に劣化することが分かった。
【００３７】
図６は、図１の半導体装置１の電流経路を説明するための断面図である。
図６を参照して、半導体装置１では、第１半導体領域２１の表層部において第２半導体領域２２および第３半導体領域２３の間の領域にｐ−型の第４半導体領域２４が形成されている。第４半導体領域２４は、ｐ＋型の第２半導体領域２２のｐ型不純物濃度未満のｐ型不純物濃度を有している。
【００３８】
逆バイアス電圧がツェナーダイオード９に印加されると、電流ＩＺは、第４半導体領域２４を迂回して第２半導体領域２２および第３半導体領域２３の間の領域に流れる。これにより、電流ＩＺが第１半導体領域２１の表層部に流れることを抑制できるから、電荷の一部が絶縁層３２によって捕獲されることを抑制できる。その結果、絶縁層３２に不純物準位が形成されることを抑制できるから、降伏電圧ＢＶの変動を抑制できる半導体装置１を提供できる。
【００３９】
図７は、半導体装置１の降伏電圧ＢＶをシミュレーションによって求めたグラフである。図７において、縦軸は降伏電圧ＢＶ［Ｖ］であり、横軸は逆バイアス電圧の印加時間［ｓｅｃ（秒）］である。
ここでは、半導体装置１の温度が−２５℃、２５℃、８５℃および１５０℃である場合の降伏電圧ＢＶの特性をそれぞれ調べた。
【００４０】
図７を参照して、半導体装置１では、温度に依存して降伏電圧ＢＶが高まってはいるが、逆バイアス電圧を１０００秒の間印加し続けたとしても、降伏電圧ＢＶに大きな変動は見られなかった。
半導体装置１では、１０００秒の間、逆バイアス電圧を印加し続けた際の降伏電圧ＢＶの変動率の絶対値が１％以下であった。この結果から、半導体装置１では、降伏電圧ＢＶの経時的な劣化を抑制できることが確認できた。
【００４１】
図８Ａ〜図８Ｈは、図１の半導体装置１の製造方法の一例を説明するための断面図である。図８Ａ〜図８Ｈでは、ダイオード領域７側の構造の製造方法について説明する。
まず、図８Ａを参照して、半導体層２が用意される。次に、半導体層２の第１主面３に所定パターンを有するマスク５５が形成される。マスク５５は、複数の開口５５Ａを有している。複数の開口５５Ａは、第１トレンチ１２および第２トレンチ１５を形成すべき領域をそれぞれ露出させている。
【００４２】
次に、マスク５５を介するエッチング法によって半導体層２の不要な部分が除去される。エッチング法は、ウェットエッチング法であってもよい。これにより、第１トレンチ１２および第２トレンチ１５が、半導体層２の第１主面３に形成される。マスク５５は、その後、除去される。
次に、図８Ｂを参照して、第１半導体領域２１および第６半導体領域２６が形成される。第１半導体領域２１を形成する工程は、ダイオード領域７における半導体層２の第１主面３の表層部にｎ型不純物を導入する工程を含む。ｎ型不純物は、イオン注入マスクを介して半導体層２に導入されてもよい。これにより、第１半導体領域２１が形成される。
【００４３】
第６半導体領域２６を形成する工程は、第１トレンチ１２の底部および第２トレンチ１５の底部にｐ型不純物を導入する工程を含む。ｎ型不純物は、イオン注入マスクを介して半導体層２に導入されてもよい。これにより、第６半導体領域２６が形成される。
次に、図８Ｃを参照して、第１デバイス分離構造１１および第２デバイス分離構造１４が形成される。この工程では、まず、第１絶縁体層１３および第２絶縁体層１６のベースとなる絶縁体層が、半導体層２の第１主面３の上に形成される。絶縁体層は、第１トレンチ１２および第２トレンチ１５を埋めて半導体層２の第１主面３を被覆する。絶縁体層は、ＣＶＤ法によって形成されてもよい。
【００４４】
次に、絶縁体層の不要な部分が除去される。絶縁体層の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウェットエッチング法であってもよい。このようにして、ダイオード領域７を区画する第１デバイス分離構造１１が形成される。第１デバイス分離構造１１を取り囲む第２デバイス分離構造１４が形成される。
次に、図８Ｄを参照して、第２半導体領域２２、第３半導体領域２３、第４半導体領域２４および第５半導体領域２５が形成される。ここでは、第４半導体領域２４が形成された後、第２半導体領域２２および第５半導体領域２５が形成され、その後、第３半導体領域２３が形成される例について説明する。これらの領域の形成工程の順序は任意であり、特定の順序に限定されない。
【００４５】
第４半導体領域２４を形成する工程は、第１半導体領域２１の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入マスクを介して第１半導体領域２１の表層部に導入されてもよい。この工程では、ｐ型不純物は、第１半導体領域２１の表層部の中央領域に、平面視において環状に導入される。これにより、第４半導体領域２４が形成される。
【００４６】
第２半導体領域２２を形成する工程は、第１半導体領域２１の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入マスクを介して第１半導体領域２１の表層部に導入されてもよい。この工程では、ｐ型不純物は、平面視において第１半導体領域２１の表層部の中央部に導入される。
ｐ型不純物は、より具体的には、第４半導体領域２４によって取り囲まれた領域に導入される。ｐ型不純物は、半導体層２の厚さ方向に関して、半導体層２の第１主面３および第４半導体領域２４の底部の間の領域に導入される。ｐ型不純物は、第４半導体領域２４に接続されるように導入される。これにより、第２半導体領域２２が形成される。
【００４７】
第５半導体領域２５は、第２半導体領域２２と同時に形成される。より具体的には、第５半導体領域２５の形成工程は、第２半導体領域２２と共通のイオン注入マスクを介して、半導体層２の表層部にｐ型不純物を導入する工程を含む。
ｐ型不純物は、半導体層２の表層部において第１デバイス分離構造１１および第２デバイス分離構造１４の間の領域に導入される。これにより、第５半導体領域２５が形成される。むろん、第５半導体領域２５を形成する工程において、ｐ型不純物は、第２半導体領域２２とは異なるイオン注入マスクを介して半導体層２の表層部に導入されてもよい。
【００４８】
第３半導体領域２３を形成する工程は、第１半導体領域２１の表層部にｎ型不純物を導入する工程を含む。ｎ型不純物は、イオン注入マスクを介して第１半導体領域２１の表層部に導入されてもよい。この工程では、ｎ型不純物は、第１デバイス分離構造１１の内縁に沿って導入される。ｎ型不純物は、平面視において第４半導体領域２４を取り囲むように導入される。これにより、第３半導体領域２３が形成される。
【００４９】
次に、図８Ｅを参照して、第２半導体領域２２の表層部、第３半導体領域２３の表層部および第５半導体領域２５の表層部に、シリサイド層３４がそれぞれ形成される。
次に、図８Ｆを参照して、半導体層２の第１主面３の上に絶縁層３２が形成される。絶縁層３２は、ダイオード領域７のほぼ全域を被覆する。絶縁層３２は、ＣＶＤ法によって形成されてもよい。
【００５０】
次に、絶縁層３２の不要な部分が除去される。絶縁層３２の不要な部分は、マスクを介するエッチング法によって除去されてもよい。これにより、絶縁層３２に、第２半導体領域２２、第３半導体領域２３および第５半導体領域２５をそれぞれ露出させる複数のコンタクト孔３７が形成される。
次に、図８Ｇを参照して、コンタクト電極層３５が、複数のコンタクト孔３７内にそれぞれ形成される。この工程では、まず、下地電極層３８が形成される。下地電極層３８は、絶縁層３２の表面および各コンタクト孔３７の内壁面に沿って膜状に形成される。下地電極層３８は、ＣＶＤ法によって形成されてもよい。
【００５１】
次に、埋め込み電極層３９が、下地電極層３８の上に形成される。埋め込み電極層３９は、各コンタクト孔３７を埋めて絶縁層３２の表面を被覆する。埋め込み電極層３９は、ＣＶＤ法によって形成されてもよい。これにより、下地電極層３８および埋め込み電極層３９を含む電極層が形成される。
次に、下地電極層３８および埋め込み電極層３９を含む電極層が、絶縁層３２の表面が露出するまで除去される。下地電極層３８および埋め込み電極層３９を含む電極層は、エッチング法によって除去されてもよい。これにより、下地電極層３８および埋め込み電極層３９を含む電極層がコンタクト電極層３５として、複数のコンタクト孔３７にそれぞれ埋め込まれる。
【００５２】
次に、図８Ｈを参照して、コンタクト電極層３５をそれぞれ被覆する複数の配線電極層３６が、絶縁層３２の上に形成される。この工程では、まず、絶縁層３２の表面を被覆するように第１電極層４１、第２電極層４２および第３電極層４３がこの順に形成される。これらの電極層は、それぞれＣＶＤ法によって形成されてもよい。これにより、第１電極層４１、第２電極層４２および第３電極層４３を含む電極層が形成される。
【００５３】
次に、所定パターンを有するマスク５６が、第１電極層４１、第２電極層４２および第３電極層４３を含む電極層の上に形成される。マスク５６は、複数の配線電極層３６を形成すべき領域を被覆している。
次に、マスク５６を介するエッチング法によって、第１電極層４１、第２電極層４２および第３電極層４３を含む電極層の不要な部分が除去される。これにより、複数の配線電極層３６が形成される。その後、マスク５６が除去される。以上を含む工程を経て、半導体装置１が製造される。
【００５４】
図９は、図２に対応する領域の拡大図であって、本発明の第２実施形態に係る半導体装置６１を示す図である。図１０は、図９のX-X線に沿う断面図である。
以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。図９では、明瞭化のため、第１デバイス分離構造１１および第２デバイス分離構造１４がハッチングによって示されている。
【００５５】
半導体装置１では、第４半導体領域２４が、平面視において第２半導体領域２２に重なっている。これに対して、半導体装置６１では、第４半導体領域２４が、平面視において第２半導体領域２２から間隔を空けて形成されている。つまり、第４半導体領域２４は、平面視において第２半導体領域２２に重なっていない。
第４半導体領域２４は、第２半導体領域２２および第３半導体領域２３から間隔を空けて第１半導体領域２１に形成されている。第４半導体領域２４のその他の構造は、半導体装置１に係る第４半導体領域２４と同様である。このような構造の第４半導体領域２４は、半導体装置１の製造方法において、第４半導体領域２４用のイオン注入マスクのレイアウトを変更するだけで形成できる。
【００５６】
以上、半導体装置６１によれば、半導体装置１について述べた効果と同様の効果を奏することができる。
図１１は、図２に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置７１を示す図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
【００５７】
半導体装置７１は、ダイオード領域７において、半導体層２の第１主面３および絶縁層３２の間の領域に介在するフィールド絶縁層７２をさらに含む。フィールド絶縁層７２は、半導体層２の第１主面３の上において、第２半導体領域２２、第３半導体領域２３および第４半導体領域２４を選択的に被覆している。フィールド絶縁層７２は、第２半導体領域２２および第３半導体領域２３を分離する領域分離絶縁層として形成されている。フィールド絶縁層７２は、酸化シリコンを含んでいてもよい。
【００５８】
フィールド絶縁層７２を形成する工程は、絶縁層３２の形成工程（図８Ｆ参照）に先だって、任意のタイミングで実施されてもよい。フィールド絶縁層７２は、熱酸化処理法によって半導体層２の第１主面３を酸化させて形成したＬＯＣＯＳ（Local Oxidation Of Silicon）層を含んでいてもよい。
フィールド絶縁層７２は、ＣＶＤ（Chemical Vapor Deposition）法によって半導体層２の第１主面３の上に絶縁材料を堆積させて形成したＣＶＤ絶縁層を含んでいてもよい。フィールド絶縁層７２は、半導体層２の第１主面３にトレンチを形成する工程と、トレンチに絶縁体を埋め込む工程とによって形成したトレンチ絶縁構造を含んでいてもよい。
【００５９】
以上、半導体装置７１によれば、第１半導体領域２１の表層部に電流ＩＺが流れることを抑制できるから、電荷の一部が、フィールド絶縁層７２によって捕獲されることを抑制できる。また、電荷の一部が、絶縁層３２によって捕獲されることも抑制できる。よって、半導体装置７１によれば、半導体装置１について述べた効果と同様の効果を奏することができる。
【００６０】
図１２は、図３に対応する領域の断面図であって、本発明の第４実施形態に係る半導体装置８１を示す図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
図１２を参照して、半導体装置８１は、第１実施形態に係る半導体装置１の各半導体部分の導電型が反転された構造を有している。つまり、半導体装置８１は、第１実施形態に係る半導体装置１のｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされた構造を有している。
【００６１】
半導体装置１の説明は、「ｎ型」、「ｎ−型」および「ｎ＋型」を「ｐ型」、「ｐ−型」および「ｐ＋型」とそれぞれ読み替え、「ｐ型」、「ｐ−型」および「ｐ＋型」を「ｎ型」、「ｎ−型」および「ｎ＋型」とそれぞれ読み替えて半導体装置８１の説明に準用される。
以上、半導体装置８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。このような構造は、第２実施形態に係る半導体装置６１および第３実施形態に係る半導体装置７１にも適用可能である。
【００６２】
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の第１実施形態では、半導体層２がｐ型の半導体基板１０を含む例について説明した。しかし、図１３に示されるような半導体層２が採用されてもよい。図１３は、図３に対応する領域の断面図であって、半導体層２の変形例を示す図である。以下では、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
【００６３】
図１３を参照して、半導体層２は、ｐ型の半導体基板１０、および、ｐ型の半導体基板１０の上に形成されたｐ−型のエピタキシャル層９１を含む積層構造を有していてもよい。ｐ型の半導体基板１０によって、半導体層２の第２主面４が形成されている。ｐ−型のエピタキシャル層９１によって、半導体層２の第１主面３が形成されている。
第１デバイス分離構造１１、第２デバイス分離構造１４、第１半導体領域２１等は、ｐ−型のエピタキシャル層９１の表層部に形成されている。このような構造の半導体層２は、前述の第２実施形態、第３実施形態および第４実施形態にも適用できる。
【００６４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６５】
１        半導体装置
２        半導体層
３        第１主面
７        ダイオード領域（デバイス形成領域）
９        ツェナーダイオード
１１      第１デバイス分離構造
２１      第１半導体領域
２２      第２半導体領域
２３      第３半導体領域
２４      第４半導体領域
２４Ａ    第４半導体領域のオーバラップ部
３２      絶縁層
６１      半導体装置
７１      半導体装置
８１      半導体装置
【図１】
2019054240.tif 000003
【図２】
2019054240.tif 000004
【図３】
2019054240.tif 000005
【図４】
2019054240.tif 000006
【図５】
2019054240.tif 000007
【図６】
2019054240.tif 000008
【図７】
2019054240.tif 000009
【図８Ａ】
2019054240.tif 000010
【図８Ｂ】
2019054240.tif 000011
【図８Ｃ】
2019054240.tif 000012
【図８Ｄ】
2019054240.tif 000013
【図８Ｅ】
2019054240.tif 000014
【図８Ｆ】
2019054240.tif 000015
【図８Ｇ】
2019054240.tif 000016
【図８Ｈ】
2019054240.tif 000017
【図９】
2019054240.tif 000018
【図１０】
2019054240.tif 000019
【図１１】
2019054240.tif 000020
【図１２】
2019054240.tif 000021
【図１３】
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