(57)【要約】【課題】信頼性が向上した半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、基板と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第１電極と、を備える。前記第２半導体領域は、前記第１半導体領域上に設けられる。前記第２半導体領域は、第１部分と、前記基板の前記第１面に平行な第１方向において前記第１部分につながる第２部分と、を有する。前記第２半導体領域の導電形は、第２導電形である。前記第１電極は、前記第２半導体領域の前記第１部分、前記第３半導体領域、及び、前記第４半導体領域上に設けられ、前記第２半導体領域の前記第１部分に接する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１面上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられ、第１部分と、前記基板の前記第１面に平行な第１方向において前記第１部分につながる第２部分と、を有する第２導電形の第２半導体領域と、
前記第２半導体領域の前記第２部分上に設けられた第２導電形の第３半導体領域と、
前記第２半導体領域の前記第２部分上に設けられ、前記第１方向において前記第３半導体領域が間に位置する第１導電形の第４半導体領域と、
前記第２半導体領域の前記第１部分、前記第３半導体領域、及び、前記第４半導体領域上に設けられ、前記第２半導体領域の前記第１部分に接する第１電極と、
を備えた半導体装置。
【請求項２】
前記第２半導体領域の前記第２部分は、前記第３半導体領域及び前記第４半導体領域が位置する第１面と、前記第１面と反対側の第２面と、を有し、
前記第２部分の前記第２面上に設けられ、前記第３半導体領域と対向する第２導電形の第５半導体領域をさらに備えた請求項１記載の半導体装置。
【請求項３】
前記第２半導体領域は、前記第５半導体領域の材料と同じ材料を含む請求項２記載の半導体装置。
【請求項４】
前記第５半導体領域の形状は、直方体である請求項２または３に記載の半導体装置。
【請求項５】
前記第２半導体領域は、前記基板の前記第１面に平行であって前記第１方向に交差する第２方向に延びている請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
前記基板は、炭化ケイ素を含み、
前記基板の導電形は、第１導電形である請求項１から５のいずれか１つに記載の半導体装置。
【請求項７】
基板と、
前記基板の第１面上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられ、第１部分と、前記基板の上面に平行な第１方向において前記第１部分が間に位置する第２部分と、前記第２部分上に設けられた複数の第３部分と、を有する第２導電形の第２半導体領域と、
前記第２半導体領域の前記複数の第３部分が位置する面と反対側の面上に設けられ、前記複数の第３部分と対向する複数の第２導電形の第３半導体領域と、
前記第２半導体領域の前記複数の第３部分が位置する面と反対側の面上に設けられ、前記第１方向において前記第３半導体領域が間に位置する複数の第１導電形の第４半導体領域と、
前記第２半導体領域の前記第１部分、前記複数の第３半導体領域、及び、前記複数の第４半導体領域上に設けられ、前記第２半導体領域の前記第１部分に接する第１電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御などの用途に用いられる半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。ＭＯＳＦＥＴには、スイッチング損失等を低減するために、炭化ケイ素が材料として用いられる場合がある。
【０００３】
炭化ケイ素を含む半導体素子では、ＭＯＳＦＥＴ内の寄生ダイオードのバイポーラ動作により結晶欠陥が生成され、オン抵抗やリーク電流が増大する虞がある。このようなＭＯＳＦＥＴによるバイポーラ動作を抑制するために、ショットキーバリアダイオードを内蔵する構造が提案されているが、ショットキーバリアダイオードの内蔵化によるＲＯＡ（Roll Off Amount)の増大が懸念として挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８９７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、信頼性が向上した半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、基板と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第１電極と、を備える。前記第１半導体領域は、前記基板の第１面上に設けられる。前記第１半導体領域の導電形は、第１導電形である。前記第２半導体領域は、前記第１半導体領域上に設けられる。前記第２半導体領域は、第１部分と、前記基板の前記第１面に平行な第１方向において前記第１部分につながる第２部分と、を有する。前記第２半導体領域の導電形は、第２導電形である。前記第３半導体領域は、前記第２半導体領域の前記第２部分上に設けられる。前記第３半導体領域の導電形は、第２導電形である。前記第４半導体領域は、前記第２半導体領域の前記第２部分上に設けられ、前記第１方向において前記第３半導体領域が間に位置する。前記第４半導体領域の導電形は、第１導電形である。前記第１電極は、前記第２半導体領域の前記第１部分、前記第３半導体領域、及び、前記第４半導体領域上に設けられ、前記第２半導体領域の前記第１部分に接する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】第２実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、半導体装置１を示す断面図である。
図１に示すように、半導体装置１には、基板１０と、第１導電形の半導体領域２０と、第２導電形の半導体領域３０と、第２導電形の半導体領域３５と、半導体領域４０と、コンタクト領域４１と、ゲート電極５０と、絶縁膜５１と、ソース電極６０と、ドレイン電極７０と、が設けられている。
【００１０】
以下、本明細書においては、ＸＹＺ直交座標系を採用する。基板１０の第１面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、Ｘ方向及びＹ方向の双方に対して直交する方向を「Ｚ方向」とする。なお、図１は、半導体装置１のＹ−Ｚ断面を示している。
また、第１導電形がｎ形であって、第２導電形がｐ形である場合を例に説明する。
【００１１】
基板１０は、例えば、炭化ケイ素（ＳｉＣ）を含む半導体基板である。例えば、基板１０の導電形は、ｎ＋形である。基板１０は、例えば、ドレイン領域として機能する。基板１０は、第１面１０ａ及び第２面１０ｂを有する。第２面１０ｂは、第１面１０ａと反対側の面である。
【００１２】
「ｎ＋形」とは、ｎ形であって実効的な不純物濃度が「ｎ−形」よりも高いことを示す。「ｐ＋形」及び「ｐ−形」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００１３】
半導体領域２０は、基板１０の第１面１０ａ上に設けられ、例えば、炭化ケイ素を含む。半導体領域２０の導電形は、例えばｎ−形である。半導体領域２０は、例えば、ドリフト領域である。
【００１４】
半導体領域３０は、半導体領域２０上に複数設けられ、例えば、炭化ケイ素を含む。半導体領域３０の導電形は、例えばｐ−形である。半導体領域３０は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。半導体領域３０は、半導体領域２０内の凹部（図２の凹部７１）に位置しており、その形状は、例えば直方体である。つまり、Ｙ方向で隣り合う半導体領域３０間には半導体領域２０が位置している。半導体領域３０のＺ方向の厚さＷ１は、例えば、０．５マイクロメートル以上であって１．５マイクロメートル以下である。
【００１５】
半導体領域３５は、半導体領域２０及び半導体領域３０上に複数設けられ、例えば、炭化ケイ素を含む。半導体領域３５の導電形は、例えばｐ−形である。半導体領域３５は、Ｘ方向に延びている。例えば、半導体領域３５の材料は、半導体領域３０の材料と同じである。
【００１６】
半導体領域３５は、第１部分３５ａと、第２部分３５ｂとを有する。第１部分３５ａは、Ｚ方向において、半導体領域２０とソース電極６０との間に位置する。第１部分３５ａのＺ方向の厚さＷ２は、例えば、５００ナノメートル以下である。
【００１７】
第２部分３５ｂは、Ｚ方向において、半導体領域４０及びコンタクト領域４１と、半導体領域２０及び半導体領域３０と、の間に位置する。また、第２部分３５ｂは、第１部分３５ａのＹ方向の両側に位置する。
【００１８】
ＭＯＳＦＥＴの動作時には、基板１０から半導体領域２０に向かう方向（Ｚ方向）に電界が形成される。半導体領域３０は、半導体領域２０から基板１０に向かう方向（−Ｚ方向）において半導体領域３５から突出するように設けられているので、ＭＯＳＦＥＴの動作時のＺ方向の電界が緩和される。半導体領域３０によって電界が緩和されるので、このような電界による半導体装置１内の素子への影響を少なくすることができる。
【００１９】
半導体領域４０は、半導体領域３５上に複数設けられ、例えば、炭化ケイ素を含む。半導体領域４０の導電形は、例えばｎ＋形である。半導体領域４０は、例えば、ソース領域である。半導体領域４０は、第２部分３５ｂ上であって、半導体領域３０が設けられた面と反対側の面上に位置する。半導体領域４０は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。
【００２０】
コンタクト領域４１は、半導体領域３５上に複数設けられ、例えば、炭化ケイ素を含む。コンタクト領域４１は半導体領域であって、その導電形は、例えばｐ＋形である。コンタクト領域４１は、第２部分３５ｂ上であって、半導体領域３０が設けられた面と反対側の面上に位置する。コンタクト領域４１は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。コンタクト領域４１は、Ｙ方向で隣り合う半導体領域４０間に位置している。コンタクト領域４１は、Ｚ方向から見たときに、Ｙ方向において半導体領域３０に含まれる。
【００２１】
ゲート電極５０は、絶縁膜５１を介して、半導体領域２０、半導体領域３５及び半導体領域４０上に複数設けられている。ゲート電極５０は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。ゲート電極５０は、例えば、金属材料を含む。ゲート電極５０は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等の金属の少なくともいずれかを含む。
【００２２】
絶縁膜５１は、ゲート電極５０上に設けられている。例えば、絶縁膜５１は、ゲート電極５０の表面上に位置する。例えば、絶縁膜５１は、ゲート電極５０の上面上及び側面上に位置する層間絶縁膜と、ゲート電極５０の下面上に位置するゲート絶縁膜と、を有する。絶縁膜５１は、例えば、シリコン酸化物（ＳｉＯ）を含む。
【００２３】
半導体装置１の外周部には、ゲートコンタクト（図示せず）が設けられている。例えば、ゲートコンタクトは、配線及びパッドによって構成され、チップの外周部に位置する。ゲート電極５０はゲートコンタクトに電気的に接続され、ゲートコンタクトを介して外部回路に電気的に接続される。ゲートコンタクトを介して、ゲート電極５０に閾値以上の電圧が印加されることで、ＭＯＳＦＥＴがオン状態となり、半導体領域３５にチャネル（反転層）が形成される。
【００２４】
ソース電極６０は、半導体領域３５、半導体領域４０、コンタクト領域４１及び絶縁膜５１上に設けられている。ソース電極６０は、例えば、金属材料を含む。ソース電極６０は、例えば、ニッケル、アルミニウム、チタン、タングステン、モリブデン、銅、金、白金等の金属の少なくともいずれかを含む。
【００２５】
ドレイン電極７０は、基板１０の第２面１０ｂ上に設けられている。ドレイン電極７０は、例えば、金属材料を含む。ドレイン電極７０は、例えば、ニッケル、アルミニウム、チタン、タングステン、モリブデン、銅、金、白金等の金属の少なくともいずれかを含む。
【００２６】
半導体装置１は、互いに並列に接続されたＭＯＳＦＥＴと、ショットキーバリアダイオード（以下、ＳＢＤと呼ぶ場合がある）とによって構成されている。つまり、基板１０、半導体領域２０、３０、３５、４０と、コンタクト領域４１と、ゲート電極５０と、絶縁膜５１と、ソース電極６０と、ドレイン電極７０とにより、ＭＯＳＦＥＴが構成されている。また、基板１０、半導体領域２０、３５と、ソース電極６０と、ドレイン電極７０とにより、ＳＢＤが構成されている。
【００２７】
図１に示すように、Ｚ方向において、半導体領域３０と、半導体領域３５の第２部分３５ｂとは、半導体領域２０と、半導体領域４０及びコンタクト領域４１との間に位置する。これにより、半導体領域３０、３５は、ＭＯＳＦＥＴのベース層（ベース領域）として機能する。また、半導体領域３５の第１部分３５ａは、半導体領域２０及びソース電極６０の間に位置する。これにより、半導体領域３５は、ＳＢＤのソース電極６０とのコンタクト層（ショットキーバリア層のコンタクト）として機能する。つまり、半導体領域３０、３５によって、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とが構成されている。
【００２８】
次に、半導体装置１の動作について説明する。
ＭＯＳＦＥＴの動作では、ゲート電極５０に閾値以上の電圧を印加すると、半導体領域３５にチャネルが形成される。続いて、ドレイン電極に電圧を印加すると、基板１０、半導体領域２０、半導体領域３５のチャネル及び半導体領域４０を介して、ドレイン電極７０からソース電極６０に電流が流れる。
ＳＢＤの動作では、半導体領域３５の第１部分３５ａ、２０及び基板１０を介して、ソース電極６０からドレイン電極７０に電流が流れる。
【００２９】
次に、半導体装置１の製造方法について説明する。
図２〜図４は、半導体装置１の製造方法を示す断面図である。図２〜図４に示された領域は、図１に示された領域に相当する。
まず、図２に示すように、基板１０上に半導体層をエピタキシャル成長させて半導体領域２０を形成する。例えば、基板１０及び半導体領域２０は、ｎ形不純物を含む。
【００３０】
続いて、例えば、マスクを用いたイオン注入法により、半導体領域３０及び半導体領域３５をそれぞれ形成する。例えば、半導体領域３０及び半導体領域３５は、ｐ形不純物を含む。半導体領域３５は、第１部分３５ａと、第１部分３５ａのＹ方向の両側に位置する第２部分３５ｂと、を有する。
【００３１】
次に、図３に示すように、半導体領域３５上に、半導体領域４０及びコンタクト領域４１をそれぞれ形成する。半導体領域４０及びコンタクト領域４１は、半導体領域３５の第２部分３５ｂ上に位置する。例えば、半導体領域４０はｎ形不純物を含み、コンタクト領域４１はｐ形不純物を含む。
【００３２】
次に、図４に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体領域２０、３５、４０上に、絶縁膜５１及びゲート電極５０を形成する。例えば、半導体領域２０、３５、４０上に、ゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極５０を形成する。その後、ゲート電極５０上に層間絶縁膜を形成する。
続いて、半導体領域３５、半導体領域４０、コンタクト領域４１及び絶縁膜５１上に、ソース電極６０を形成した後、ドレイン電極７０を形成する。
このようにして、半導体装置１が製造される。
【００３３】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１には、半導体領域３０、３５が設けられている。半導体領域３０は、−Ｚ方向において、半導体領域３５から突出するように半導体領域３５上に位置する。半導体領域３５は第１部分３５ａ及び第２部分３５ｂを有し、Ｚ方向において、第１部分３５ａが半導体領域２０とソース電極６０との間に位置し、第２部分３５ｂが半導体領域４０及びコンタクト領域４１と、半導体領域２０及び半導体領域３０との間に位置する。
【００３４】
本実施形態では、半導体領域３０、３５によって、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とが構成される。例えば、半導体領域３０、３５を同じ材料によって形成することで、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とを共通化できる。ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とを一体化して形成することによって、半導体装置１内の要素間の間隔を小さくして半導体装置１を微細化できる。
【００３５】
また、本実施形態では、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とを共通化することで、半導体装置１の製造工程において、チャネルの形成領域のセルフアライメントを容易に行うことができる。また、例えば、半導体領域４０及びコンタクト領域４１を含む領域の間に半導体領域３５の第１部分３５ａが露出するように位置することで、半導体領域３５との間での位置ずれを抑制し、半導体領域４０及びコンタクト領域４１を含む領域を容易に形成できる。これにより、半導体装置１の製造工程が容易になって歩留まりが向上する。
【００３６】
また、本実施形態では、半導体領域３０、３５によって、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とが構成されることで、半導体領域３５の第１部分３５ａが半導体領域２０とソース電極６０との間に位置する。ＭＯＳＦＥＴの動作時には、ベース層に相当する半導体領域３５の第２部分３５ｂ内にチャネルが形成される。一方、半導体領域３５の第１部分３５ａは、ＳＢＤのバリアハイトを調整する部分として機能する。これにより、例えば、第１部分３５ａのＺ方向の厚さＷ２を調整することで、ＳＢＤのバリアハイトを制御できる。
【００３７】
また、本実施形態では、半導体領域３０が半導体領域３５から−Ｚ方向に突出するように半導体領域３５上に位置する。これにより、ＭＯＳＦＥＴの動作時のＺ方向の電界が緩和され、電界による半導体装置１内の素子への影響を少なくすることができる。
本実施形態によれば、信頼性が向上した半導体装置を提供することができる。
【００３８】
（第２実施形態）
図５は、半導体装置２を示す断面図である。図５に示された領域は、図１に示された領域に相当する。
なお、本実施形態では、半導体領域３０が設けられていない点で第１実施形態と異なる。よって、これ以外の構成の詳細な説明は省略する。
図５に示すように、半導体装置２には、基板１０と、半導体領域２０、３５、４０と、コンタクト領域４１と、ゲート電極５０と、絶縁膜５１と、ソース電極６０と、ドレイン電極７０と、が設けられている。
【００３９】
半導体領域３５は、半導体領域２０上に設けられている。半導体領域３５は、例えば、ベース領域である。半導体領域３５は、第１部分３５ａと、第２部分３５ｂとを有する。第１部分３５ａは、Ｚ方向において、半導体領域２０とソース電極６０との間に位置する。第２部分３５ｂは、Ｚ方向において、半導体領域４０及びコンタクト領域４１と、半導体領域２０と、の間に位置する。また、第２部分３５ｂは、第１部分３５ａのＹ方向の両側に位置する。
【００４０】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置２には、第１部分３５ａ及び第２部分３５ｂを有する半導体領域３５が設けられている。半導体領域３５は、Ｚ方向において、第１部分３５ａが半導体領域２０とソース電極６０との間に位置し、第２部分３５ｂが半導体領域４０及びコンタクト領域４１と、半導体領域２０との間に位置する。
【００４１】
本実施形態では、半導体領域３５によって、ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とが構成されている。ＭＯＳＦＥＴのベース層と、ＳＢＤのソース電極６０とのコンタクト層とを一体化して形成することによって、半導体装置２内の要素間の間隔を小さくして半導体装置２を微細化できる。
【００４２】
また、半導体装置２の製造工程において、チャネルの形成領域のセルフアライメントを容易に行うことができる。さらに、半導体領域４０及びコンタクト領域４１を含む領域の間に半導体領域３５の第１部分３５ａが露出するように位置することで、半導体領域３５との間での位置ずれを抑制し、半導体領域４０及びコンタクト領域４１を含む領域を容易に形成できる。これにより、半導体装置２の製造工程が容易になって歩留まりが向上する。
【００４３】
また、本実施形態では、ＭＯＳＦＥＴの動作時には、ベース領域に相当する半導体領域３５の第２部分３５ｂ内にチャネルが形成される。一方、半導体領域３５の第１部分３５ａは、ＳＢＤのバリアハイトを調整する部分として機能し、ＳＢＤのバリアハイトを制御できる。
本実施形態によれば、信頼性が向上した半導体装置を提供することができる。
【００４４】
前述したように、一例として、各実施形態に係る半導体装置において、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形がｐ形、第２導電形がｎ形であっても良い。
【００４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４６】
１、２：半導体装置、１０：基板、１０ａ：上面、２０、３０、３５、４０：半導体領域、３５ａ：第１部分、３５ｂ：第２部分、４１：コンタクト領域、５０：ゲート電極、５１：絶縁膜、６０：ソース電極、７０：ドレイン電極、ｄ１、ｄ２：深さ、Ｗ１、Ｗ２：厚さ
【図１】
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【図２】
2019054195.tif 000004
【図３】
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【図４】
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【図５】
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