(57)【要約】【課題】  メモリの信頼性を向上する。【解決手段】実施形態のメモリは、第１及び第２のビット線とワード線との間に設けられたメモリセルと、第１のビット線と基板９０との間に設けられ、セレクトゲート線ＳＧａに接続された第１のトランジスタと、第２のビット線と基板９０との間に設けられ、セレクトゲート線ＳＧｂに接続された第２のトランジスタと、第１のセレクトゲート線ＳＧａに隣り合うダミーセレクトゲート線ＤＳＧに接続された第３のトランジスタと、を含む。セレクトゲート線ＳＧａが選択された場合、電圧ＶＳＧが、セレクトゲート線ＳＧａに印加され、電圧ＶＳＧＡ（＜ＶＳＧ）が、ダミーセレクトゲート線ＤＳＧに印加される。セレクトゲート線ＳＧｂが選択された場合、電圧ＶＳＧＡ又は電圧ＶＳＧＵが、セレクトゲート線ＳＧａに印加され、電圧ＶＳＧＵが、ダミーセレクトゲート線ＤＳＧに印加される。【選択図】      図１２
2019054200.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に対して垂直な第１の方向に延在し、前記基板の表面に対して平行な第２の方向に隣り合う第１及び第２のビット線と、
前記基板の表面に対して平行な第３の方向に延在する第１及び第２のワード線と、
前記第１のビット線と前記第１のワード線との間に設けられた第１のメモリセルと、
前記第２のビット線と前記第２のワード線との間に設けられた第２のメモリセルと、
前記第１のビット線と前記基板との間に設けられ、第１のチャネル部と、第１のセレクトゲート線に接続された第１のゲートを有する第１のセレクトトランジスタと、
前記第２のビット線と前記基板との間に設けられ、第２のチャネル部と、第２のセレクトゲート線に接続された第２のゲートを有する第２のセレクトトランジスタと、
前記第２の方向において前記第１のセレクトゲート線に隣り合うダミーセレクトゲート線に接続され、第３のゲートを有する第３のセレクトトランジスタと、
を具備し、
前記第１のセレクトゲート線が選択された場合、第１の電圧が、前記第１のセレクトゲート線に印加され、前記第１の電圧より小さい第２の電圧が、前記ダミーセレクトゲート線に印加され、
前記第２のセレクトゲート線が選択された場合、前記第１の電圧が、前記第２のセレクトゲート線に印加され、前記第２の電圧又は前記第２の電圧以下の第３の電圧が、前記第１のセレクトゲート線に印加され、前記第３の電圧が、前記ダミーセレクトゲート線に印加される、
抵抗変化型メモリ。
【請求項２】
選択された前記第２のセレクトゲート線が、前記第１のセレクトゲート線に隣り合う場合、前記第２の電圧が、前記第１のセレクトゲート線に印加され、
選択された前記第２のセレクトゲート線が、前記第１のセレクトゲート線に隣り合わない場合、前記第３の電圧が、前記第１のセレクトゲート線に印加される、
請求項１に記載の抵抗変化型メモリ。
【請求項３】
第１の信号及び第２の信号に基づいて、前記第１のセレクトゲート線の電位を制御する第１の回路と、
前記第１の信号及び前記第２の信号に基づいて、前記ダミーセレクトゲート線の電位を制御する第２の回路と、
をさらに具備し、
前記第１のセレクトゲート線が選択された場合、前記第１の回路は、前記第１の信号に基づいて、前記第１の電圧を前記第１のセレクトゲート線に印加し、前記第２の回路は、前記第１の信号に基づいて、前記第２の電圧を前記ダミーセレクトゲート線に印加し、
前記第２のセレクトゲート線が選択された場合、前記第１の回路は、前記第２の信号に基づいて、前記第２の電圧又は前記第３の電圧を前記第１のセレクトゲート線に印加し、前記第２の回路は、前記第２の信号に基づいて、前記第３の電圧を、前記ダミーセレクトゲート線に印加する、
請求項１又は２に記載の抵抗変化型メモリ。
【請求項４】
第１の信号及び第２の信号に基づいて、前記第１のセレクトゲート線の電位を制御する第１の回路と、
前記第２の電圧を出力する第１の導電型の第１のトランジスタと、前記第３の電圧を出力する第２の導電型の第２のトランジスタと、を含み、前記第１の信号に基づいて、前記ダミーセレクトゲート線の電位を制御する第２の回路と、
をさらに具備し、
前記第１のセレクトゲート線が選択された場合、前記第１の回路は、第１のレベルの前記第１の信号に基づいて、前記第１の電圧を前記第１のセレクトゲート線に印加し、前記第２の回路は、前記第１のレベルの前記第１の信号に基づいてオン状態に設定された前記第１のトランジスタによって、前記第２の電圧を前記ダミーセレクトゲート線に印加し、
前記第２のセレクトゲート線が選択された場合、前記第１の回路は、前記第２の信号に基づいて、前記第２の電圧又は前記第３の電圧を前記第１のセレクトゲート線に印加し、前記第２の回路は、第２のレベルの前記第１の信号に基づいてオン状態に設定された前記第２のトランジスタによって、前記第３の電圧を前記ダミーセレクトゲート線に印加する、
請求項１又は２に記載の抵抗変化型メモリ。
【請求項５】
前記第３のセレクトトランジスタの上部は、前記基板を覆う絶縁層に接触する、
請求項１乃至４のうちいずれか１項に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
新しいメモリデバイスとして、ＲｅＲＡＭ及びＰＣＲＡＭのような抵抗変化型メモリの開発及び研究が、推進されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５２４１５８号明細書
【特許文献２】特許第５５９５９０１号明細書
【特許文献３】米国特許第８３１５１０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型メモリは、基板と、前記基板の表面に対して垂直な第１の方向に延在し、前記基板の表面に対して平行な第２の方向に隣り合う第１及び第２のビット線と、前記基板の表面に対して平行な第３の方向に延在する第１及び第２のワード線と、前記第１のビット線と前記第１のワード線との間に設けられた第１のメモリセルと、前記第２のビット線と前記第２のワード線との間に設けられた第２のメモリセルと、前記第１のビット線と前記基板との間に設けられ、第１のチャネル部と、第１のセレクトゲート線に接続された第１のゲートを有する第１のセレクトトランジスタと、前記第２のビット線と前記基板との間に設けられ、第２のチャネル部と、第２のセレクトゲート線に接続された第２のゲートを有する第２のセレクトトランジスタと、前記第２の方向において前記第１のセレクトゲート線に隣り合うダミーセレクトゲート線に接続され、第３のゲートを有する第３のセレクトトランジスタと、を含み、前記第１のセレクトゲート線が選択された場合、第１の電圧が、前記第１のセレクトゲート線に印加され、前記第１の電圧より小さい第２の電圧が、前記ダミーセレクトゲート線に印加され、前記第２のセレクトゲート線が選択された場合、前記第１の電圧が、前記第２のセレクトゲート線に印加され、前記第２の電圧又は前記第２の電圧以下の第３の電圧が、前記第１のセレクトゲート線に印加され、前記第３の電圧が、前記ダミーセレクトゲート線に印加される。
【図面の簡単な説明】
【０００６】
【図１】実施形態の抵抗変化型メモリの構成例を示すブロック図。
【図２】実施形態の抵抗変化型メモリのメモリセルアレイの構成例を示す図。
【図３】実施形態の抵抗変化型メモリのメモリセルアレイの構成例を示す鳥瞰図。
【図４】実施形態の抵抗変化型メモリのメモリセルアレイの構成例を示す回路図。
【図５】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す平面図。
【図６】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す断面図。
【図７】第１の実施形態の抵抗変化型メモリの回路構成の一例を示す模式図。
【図８】第１の実施形態の抵抗変化型メモリの回路構成の一例を示す模式図。
【図９】第１の実施形態の抵抗変化型メモリの動作例を説明するための模式図。
【図１０】第１の実施形態の抵抗変化型メモリの動作例を説明するための模式図。
【図１１】第１の実施形態の抵抗変化型メモリの動作例を説明するための模式図。
【図１２】第１の実施形態の抵抗変化型メモリの動作例を説明するための模式図。
【図１３】第２の実施形態の抵抗変化型メモリの回路構成の一例を示す模式図。
【図１４】第２の実施形態の抵抗変化型メモリの回路構成の一例を示す模式図。
【図１５】第３の実施形態の抵抗変化型メモリの構造例を示す断面図。
【図１６】第４の実施形態の抵抗変化型メモリの構造例を示す鳥瞰図。
【図１７】第４の実施形態の抵抗変化型メモリの構造例を示す平面図。
【発明を実施するための形態】
【０００７】
図１乃至図１７を参照して、実施形態の抵抗変化型メモリについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）  第１の実施形態  
図１乃至図１２を参照して、第１の実施形態の抵抗変化型メモリの構成及び動作について、説明する。
【００１０】
（ａ）  構成例  
図１乃至図８を参照して、本実施形態の抵抗変化型メモリの構成例について、説明する。
【００１１】
図１は、本実施形態の抵抗変化型メモリの構成例を示すブロック図である。
【００１２】
図１に示されるように、本実施形態の抵抗変化型メモリは、メモリセルアレイ１１、ワード線制御回路１２、セレクトゲート線制御回路１３、グローバルビット線制御回路１４、センスアンプ回路１５、及び、電圧生成回路１６、及び、制御回路１７を含む。
【００１３】
メモリセルアレイ１１は、複数のメモリセルを含む。メモリセルアレイ１１は、複数のワード線ＷＬ、複数のビット線、複数のセレクトゲート線ＳＧ、及び、複数のグローバルビット線ＧＢＬを含む。
【００１４】
メモリセルは、ワード線ＷＬ及びビット線ＢＬに接続される。ビット線は、セレクトトランジスタの電流経路を介して、グローバルビット線ＧＢＬに接続される。セレクトトランジスタのゲートは、セレクトゲート線ＳＧに接続されている。  
メモリセルアレイ１１は、ダミーワード線ＤＷＬ及びダミーセレクトゲート線ＤＳＧを含む。
【００１５】
メモリセルアレイ１１の内部構成について、後述する。
【００１６】
ワード線制御回路１２は、複数のワード線ＷＬを制御する。ワード線制御回路１２は、複数のワード線ＷＬの活性化及び非活性化を制御する。ワード線制御回路１２は、ワード線ＷＬの電位を制御する。これによって、ワード線制御回路１２は、メモリセルアレイ１１のロウに関して、所定のメモリセルを選択状態に設定できる。
【００１７】
ワード線制御回路１２は、ダミーワード線ＤＷＬの電位を制御する。
【００１８】
例えば、ワード線制御回路１２は、ワード線デコード回路及びワード線ドライバなどを含む。
【００１９】
セレクトゲート線（ＳＧ）制御回路１３は、複数のセレクトゲート線ＳＧを制御する。セレクトゲート線制御回路１３は、セレクトゲート線ＳＧの電位を制御する。セレクトゲート線制御回路１３は、複数のセレクトゲート線ＳＧの活性化及び非活性化を制御することによって、所定のビット線ＢＬを所定のグローバルビット線ＧＢＬに電気的に接続できる。
【００２０】
セレクトゲート線制御回路１３は、ダミーセレクトゲート線ＤＳＧの電位を制御できる。
【００２１】
例えば、セレクトゲート線制御回路１３は、セレクトゲート線デコード回路などを含む。
【００２２】
グローバルビット線（ＧＢＬ）制御回路１４は、複数のグローバルビット線ＧＢＬを制御する。グローバルビット線制御回路１４は、グローバルビット線ＧＢＬの電位を制御する。グローバルビット線制御回路１４は、複数のグローバルビット線ＧＢＬの活性化及び非活性化を制御する。これによって、グローバルビット線制御回路１４は、メモリセルアレイ１１のカラムに関して、所定のメモリセルを選択状態に設定できる。
【００２３】
例えば、グローバルビット線制御回路１４は、グローバルビット線デコード回路およびグローバルビット線ドライバなどを含む。
【００２４】
センスアンプ回路１５は、メモリセルアレイ１１からデータを読み出す。  
例えば、読み出し動作時において、選択状態のメモリセルの出力信号が、グローバルビット線ＧＢＬに出力される。センスアンプ回路１５は、グローバルビット線ＧＢＬ上の信号を、センスし、センスした信号を増幅する。センスアンプ回路１５は、取得した信号に基づいて、メモリセルが保持しているデータを判別する。
【００２５】
例えば、センスアンプ回路１５は、バッファ回路（バッファ機能）を有していてもよい。
【００２６】
尚、センスアンプ回路１５は、書き込み動作時において、グローバルビット線ＧＢＬ及びビット線の電位の制御のために駆動される場合もある。
【００２７】
電圧生成回路１６は、メモリセルアレイ１１に対する書き込み動作、読み出し動作及び消去動作のための様々な電圧を生成する。電圧生成回路１６は、生成した様々な電圧を、ワード線制御回路１２、セレクトゲート線制御回路１３、及び、グローバルビット線制御回路１４などに、供給する。
【００２８】
制御回路１７は、抵抗変化型メモリ１０の動作に応じて、他の回路１２〜１６の動作を制御する。制御回路１７は、例えば、論理制御回路、Ｉ／Ｏ回路（入出力回路）、デコード回路及びレジスタ回路などを含む。
【００２９】
制御回路１７は、メモリコントローラ（図示せず）から制御信号ＣＮＴ及びアドレスＡＤＲを、受信する。制御回路１７とメモリコントローラとの間で、データＤＴが転送される。
【００３０】
制御回路１７は、制御信号（及びコマンド）ＣＮＴに基づいて、メモリセルアレイ１１に対する動作を実行する。
【００３１】
制御回路１７は、アドレスＡＤＲ（又は、アドレスのデコード結果）を、ワード線制御回路１２、セレクトゲート線制御回路１３、及び、グローバルビット線制御回路１４に供給する。アドレスＡＤＲのデコード結果に基づいて、ワード線制御回路１２、セレクトゲート線制御回路１３及びグローバルビット線制御回路１４は、メモリセルアレイ１１のワード線ＷＬ、セレクトゲート線ＳＧ、及びグローバルビット線ＧＢＬの活性化及び非活性化が、制御される。
【００３２】
書き込み動作時において、データＤＴが、選択されたメモリセルに書き込まれる。読み出し動作時において、メモリセルから読み出されたデータが、メモリコントローラへ転送される。
【００３３】
＜メモリセルアレイの内部構成＞  
図２は、本実施形態の抵抗変化型メモリのメモリセルアレイのレイアウトの一例を示す図である。
【００３４】
図２に示されるように、メモリセルアレイ１１は、複数のメモリエリアＭＡを含む。メモリエリアＭＡは、メモリセル、セレクトトランジスタ、ワード線、ビット線、グローバルビット線及びセレクトゲート線を少なくとも含む領域である。
【００３５】
メモリエリアＭＡは、複数の制御単位（選択単位）ＣＭＢを含む。
【００３６】
例えば、メモリセルアレイ１１に対する動作時に、複数の制御単位ＣＭＢのうち１つが選択され、選択された制御単位ＣＭＢに対して、所定の動作が実行される。
【００３７】
メモリセルアレイ１１は、複数のダミーエリアＤＡを含む。ダミーエリアＤＡは、２つのメモリエリアＭＡ間に、配置されている。  
ダミーエリアＤＡは、ダミーセル、ダミーセレクトトランジスタ、ダミーワード線、ダミービット線、及び、ダミーセレクトゲート線を少なくとも含む領域である。
【００３８】
図３は、本実施形態の抵抗変化型メモリのメモリセルアレイの構造の一例を示す鳥瞰図である。
【００３９】
図３に示されるように、本実施形態の抵抗変化型メモリにおいて、メモリセルアレイ１１は、３次元構造を有する。
【００４０】
ビット線ＢＬは、Ｚ方向に延在する。Ｚ方向は、基板（チップ）９０の表面に対して垂直な方向である。垂直構造のビット線ＢＬは、基板９０のＸ−Ｙ平面において、マトリックス状に配置されている。
【００４１】
ワード線ＷＬは、Ｘ方向に延在する。Ｘ方向は、基板９０の表面に対して平行な方向である。Ｚ方向に隣り合うワード線ＷＬ間に、絶縁層（図示せず）が設けられている。
【００４２】
グローバルビット線ＧＢＬは、Ｙ方向に延在する。Ｙ方向は、基板９０の表面に対して平行な方向である。Ｙ方向は、Ｘ方向と交差する。
【００４３】
複数の階層ＬＹが、Ｚ方向に積層されている。各階層ＬＹにおいて、複数のメモリセルＭＣが、Ｘ方向及びＹ方向に沿って、配列されている。メモリセルＭＣは、Ｚ方向に積層されている。
【００４４】
ビット線ＢＬは、複数の階層ＬＹをまたがる。各階層ＬＹにおいて、ビット線ＢＬは、Ｚ方向に配列された複数のワード線ＷＬと交差する。
【００４５】
メモリ膜２４が、ビット線ＢＬとワード線ＷＬとの間に設けられている。例えば、メモリ膜２４は、ビット線ＢＬのワード線ＷＬに対向する側の側面に沿って、Ｚ方向に連続している。ビット線ＢＬとワード線ＷＬとの間に挟まれたメモリ膜２４の部分が、メモリセルＭＣとして、機能する。例えば、メモリセルＭＣは、可変抵抗素子又は相変化素子である。
【００４６】
メモリ膜２４は、抵抗変化膜である。例えば、メモリ膜２４には、カルコゲナイド系材料（例えば、ＧｅＳｂＴｅ）、遷移金属酸化物（例えば、酸化チタン）、半導体（例えば、ａ−Ｓｉ）と遷移金属酸化物との積層膜などが、用いられる。
【００４７】
メモリ膜２４としての抵抗変化膜の抵抗値は、その膜に印加された電圧、電流、電圧／電流によって生じる熱などによって、可逆的に変化する。抵抗変化膜の変化した抵抗値は、所定の電圧／電流が再度印加されるまで、実質的に維持される。メモリ膜２４としての抵抗変化膜は、２以上の抵抗値を取り得る。これによって、メモリセルＭＣの可変な抵抗値と１ビット以上のデータとが、関連付けられる。
【００４８】
このような、抵抗変化膜２４の性質によって、メモリセルＭＣは、データＤＴを、実質的に不揮発に記憶できる。
【００４９】
例えば、本実施形態において、メモリセルＭＣ（メモリ膜２４）の低抵抗状態は、セット状態とよばれ、メモリセルＭＣの高抵抗状態は、リセット状態とよばれる。メモリセルＭＣの抵抗状態をセット状態にするための動作は、セット動作とよばれ、メモリセルＭＣの抵抗状態をリセット状態にするための動作は、リセット動作とよばれる。
【００５０】
メモリエリアＭＡ内において、複数のセレクトトランジスタＳＴが、メモリセルＭＣの下方に設けられている。複数のセレクトトランジスタＳＴは、基板９０の上方に２次元に配列されている。
【００５１】
セレクトトランジスタＳＴは、ビット線ＢＬとグローバルビット線ＧＢＬとの間に、設けられている。
【００５２】
セレクトトランジスタＳＴは、縦型ＴＦＴ（Thin Film Transistor）である。セレクトトランジスタＳＴの電流経路は、基板表面に対して垂直方向（Ｚ方向）に延在する。
【００５３】
セレクトトランジスタＳＴは、柱状の半導体層（ボディ部）２１を有する。セレクトトランジスタＳＴのソース／ドレイン（拡散層）２０，２２は、Ｚ方向に並んでいる。一方のソース／ドレイン２０は、グローバルビット線ＧＢＬと半導体層２１との間に設けられている。他方のソース／ドレイン２２は、半導体層２１とビット線ＢＬとの間に設けられている。
【００５４】
セレクトトランジスタＳＴのソース／ドレイン２０は、グローバルビット線ＧＢＬに接続されている。セレクトトランジスタＳＴのソース／ドレイン２２は、ビット線ＢＬに接続されている。
【００５５】
セレクトトランジスタＳＴの電流経路２０，２１，２２は、ビット線ＢＬ毎に独立している。セレクトトランジスタＳＴは、ビット線ＢＬに１対１で対応している。
【００５６】
例えば、セレクトトランジスタＳＴのゲート構造は、ダブルゲート構造を有する。  
導電層ＳＧが、ゲート絶縁膜２３を介して、Ｙ方向における半導体層２１の側面に対向する。導電層ＳＧは、セレクトトランジスタＳＴのゲート電極である。セレクトトランジスタＳＴのゲート電極ＳＧは、Ｘ方向に延在する。Ｘ方向に配列されたセレクトトランジスタＳＴは、ゲート電極ＳＧを共有する。ゲート電極ＳＧは、セレクトゲート線ＳＧとして用いられる。例えば、１つの半導体層２１を挟む２つの導電層ＳＧが、１つのセレクトゲート線ＳＧとして機能する。
【００５７】
Ｙ方向に隣り合う２つのセレクトトランジスタＳＴは、互いに異なるセレクトゲート線ＳＧに接続されている。
【００５８】
Ｙ方向に隣り合う２つのセレクトトランジスタＳＴにおいて、絶縁層（図示せず）が、導電層（セレクトゲート線）ＳＧ間に、設けられている。
【００５９】
ダミーエリアＤＡは、メモリエリアＭＡに隣り合う。
【００６０】
例えば、ダミーエリアＤＡ内の構造は、メモリエリアＭＡ内の構造と実質的に同じである。ダミーエリアＤＡ内のメモリセル（ダミーセル）は、ユーザーデータの記憶素子として、用いられない。
【００６１】
複数のダミーセルＤＣは、ダミーエリアＤＡ内に、少なくともＺ方向及びＸ方向に配列されている。メモリ膜２４が、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間に、設けられている。ダミーセルＤＣは、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差する位置に設けられている。例えば、ダミーワード線ＤＷＬは、ワード線ＷＬから電気的に分離されている。
【００６２】
グローバルビット線ＧＢＬは、ダミーエリアＤＡとメモリエリアＭＡとをまたがる。ダミーエリアＤＡにおいて、ダミービット線ＤＢＬとグローバルビット線ＧＢＬとの間に、ダミーセレクトトランジスタＤＳＴが、設けられている。
【００６３】
ダミーエリアＤＡ内において、ダミーセレクトトランジスタＤＳＴのゲートは、ダミーセレクトゲート線ＤＳＧに接続されている。
【００６４】
図４は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの等価回路図である。図４において、ある１つのグローバルビット線に接続された複数のビット線について、メモリセルアレイ１１内の４つの階層ＬＹが、抽出され、図示されている。
【００６５】
メモリセルアレイ１１（例えば、制御単位ＣＭＢ）の各階層ＬＹにおいて、複数のワード線ＷＬａ（ＷＬａ＜０＞，ＷＬａ＜１＞，ＷＬａ＜２＞，ＷＬａ＜３＞），ＷＬｂ（ＷＬｂ＜０＞，ＷＬｂ＜１＞，ＷＬｂ＜２＞，ＷＬｂ＜３＞）が設けられている。
【００６６】
複数のワード線ＷＬａは、階層ＬＹごとに、電気的に分離されている。複数のワード線ＷＬｂは、階層ＬＹごとに、電気的に分離されている。各階層ＬＹにおいて、ワード線ＷＬａ（例えば、ワード線ＷＬａ＜３＞）は、ワード線ＷＬｂ（例えば、ワード線ＷＬｂ＜３＞）から電気的に分離されている。
【００６７】
ビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞）は、複数の階層ＬＹにまたがる。
【００６８】
メモリセルＭＣの一端は、１つのワード線ＷＬ（ＷＬａ，ＷＬｂ）に接続され、メモリセルＭＣの他端は、１つのビット線ＢＬに接続されている。
【００６９】
同じ階層ＬＹに位置する複数のメモリセル（例えば、可変抵抗素子）ＭＣにおいて、同じビット線ＢＬに接続された２つのメモリセルＭＣは、互いに異なるワード線ＷＬａ，ＷＬｂに接続されている。
【００７０】
同じワード線ＷＬａ（又は同じワード線ＷＬｂ）に接続された複数のメモリセルＭＣは、互いに異なるビット線ＢＬに接続されている。
【００７１】
複数のビット線ＢＬは、対応するセレクトトランジスタＳＴ（ＳＴ＜０＞，ＳＴ＜１＞，ＳＴ＜２＞，ＳＴ＜３＞）電流経路の一端に接続されている。セレクトトランジスタＳＴの電流経路の他端は、グローバルビット線ＧＢＬに接続されている。
【００７２】
各セレクトトランジスタＳＴのゲートは、互いに異なるセレクトゲート線ＳＧ（ＳＧ＜０＞，ＳＧ＜１＞，ＳＧ＜２＞，ＳＧ＜３＞）に接続されている。
【００７３】
ダミーエリアＤＡ内の各階層ＬＹにおいて、複数のダミーワード線ＤＷＬａ（ＤＷＬａ＜０＞，ＤＷＬａ＜１＞，ＤＷＬａ＜２＞，ＤＷＬａ＜３＞），ＤＷＬｂ（ＤＷＬｂ＜０＞，ＤＷＬｂ＜１＞，ＤＷＬｂ＜２＞，ＤＷＬｂ＜３＞）が、設けられている。
【００７４】
例えば、ビット線ＢＬ＜０＞は、セレクトトランジスタＳＴ＜０＞の電流経路を介して、グローバルビット線ＧＢＬに接続されている。セレクトトランジスタＳＴ＜０＞は、メモリエリアＭＡの端部（メモリエリアＭＡとダミーエリアＤＡとの境界近傍）に設けられている。セレクトトランジスタＳＴ＜０＞のゲートは、セレクトゲート線ＳＧ＜０＞（ＳＧａ）に接続されている。
【００７５】
例えば、ビット線ＢＬ＜１＞は、セレクトトランジスタＳＴ＜１＞の電流経路を介して、グローバルビット線ＧＢＬに接続されている。セレクトトランジスタＳＴ＜１＞は、メモリエリアＭＡとダミーエリアＤＡとの境界側の反対側において、セレクトトランジスタＳＴ＜０＞に隣り合う。セレクトトランジスタＳＴ＜１＞のゲートは、セレクトゲート線ＳＧ＜１＞（ＳＧｂ）に接続されている。セレクトゲート線ＳＧ＜ｂ＞は、セレクトゲート線ＳＧ＜０＞に隣り合う。
【００７６】
ダミーエリアＤＡ内のダミーセルＤＣは、ダミービット線ＤＢＬに接続されている。
【００７７】
各階層ＬＹにおいて、２つのダミーセルＤＣが、１つのダミービット線ＤＢＬに接続されている。１つの階層ＬＹの同じダミービット線ＤＢＬに接続された２つのダミーセルＤＣにおいて、一方のダミーセルＤＣは、１つのダミーワード線ＤＷＬａに接続され、他方のダミーセルＤＣは、ダミーワード線ＤＷＬｂに接続されている。
【００７８】
ダミービット線ＤＢＬは、ダミーセレクトトランジスタＤＳＴの電流経路の一端に接続されている。ダミーセレクトトランジスタＤＳＴの電流経路の他端は、グローバルビット線ＧＢＬに接続されている。
【００７９】
ダミーセレクトトランジスタＤＳＴのゲートは、ダミーセレクトゲート線ＤＳＧに接続されている。
【００８０】
メモリエリアＭＡとダミーエリアＤＡとの境界部分において、複数のセレクトゲート線ＳＧのうち１つのセレクトゲート線ＳＧ＜０＞は、ダミーセレクトゲート線ＤＳＧに隣り合う。
【００８１】
以下において、複数のセレクトゲート線ＳＧのうちダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線は、セレクトゲート線ＳＧａと表記される。複数のセレクトゲート線のうちダミーセレクトゲート線ＤＳＧに隣り合わないセレクトゲート線は、セレクトゲート線ＳＧｂと表記される。
【００８２】
セレクトゲート線ＳＧａは、Ｙ方向におけるメモリエリアＭＡの端部に配置されている。以下では、構成の区別化のために、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａは、端セレクトゲート線ＳＧａともよばれる。
【００８３】
図５は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの構造例を説明するための平面図である。図５において、メモリセルアレイの制御単位ＣＭＢの１つの階層の一部が抽出されて、図示されている。
【００８４】
図６は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの構造例を説明するための断面図である。
【００８５】
図５及び図６に示されるように、制御単位（以下では、ブロック又はコームともよばれる）ＣＭＢの１つの階層ＬＹに関して、２つのワード線ＷＬａ，ＷＬｂが、メモリエリアＭＡ内に設けられている。階層ＬＹ内において、ワード線ＷＬａは、ワード線ＷＬｂから分離されている。
【００８６】
各ワード線ＷＬ（ＷＬａ，ＷＬｂ）は、櫛状の平面形状を有する導電層である。
【００８７】
櫛状のワード線ＷＬのうち櫛の歯の部分（以下では、フィンガーとよばれる）５０（５０ａ，５０ｂ）は、Ｘ方向に延在する。
【００８８】
複数のフィンガー５０は、櫛状の導電層のうち櫛の軸の部分（以下では、軸部とよばれる）５５（５５ａ，５５ｂ）に、接続されている。軸部５５は、Ｙ方向に延在する。
【００８９】
ワード線ＷＬａのフィンガー５０ａは、ワード線ＷＬｂのフィンガー５０ｂ間に配置されている。ワード線ＷＬａの軸部５５ａは、メモリエリアＭＡのＸ方向の一端側に設けられている。ワード線ＷＬａの軸部５５ａは、メモリエリアＭＡのＸ方向の他端側に設けられている。
【００９０】
１つのフィンガー５０は、Ｙ方向に並ぶビット線ＢＬ間に設けられている。フィンガー５０は、ビット線ＢＬのＹ方向の側面に対向する。メモリ膜２４が、ビット線ＢＬとフィンガー５０との間に、設けられている。
【００９１】
セレクトゲート線ＳＧは、Ｚ方向において、フィンガー５０と上下に重なる位置に設けられている。１つのフィンガー５０の下方に、セレクトゲート線ＳＧとしての２つの導電層５９が設けられている。１つのフィンガー５０の下方の２つの導電層５９は、互いに異なるセレクトゲート線ＳＧである。
【００９２】
ダミーエリアＤＡ内に、例えば、２つのダミーワード線ＤＷＬｂ，ＤＷＬａが、設けられている。ダミーワード線ＤＷＬａは、ダミーワード線ＤＷＬｂと接続されていてもよい。
【００９３】
ダミーセレクトゲート線ＤＳＧは、２つの導電層５９ｘを含む。一方の導電層５９ｘは、Ｚ方向におけるダミーワード線ＤＷＬａの下方に設けられている。他方の導電層５９ｘは、Ｚ方向におけるダミーワード線ＤＷＬｂの下方に設けられている。
【００９４】
メモリエリアＭＡとダミーエリアＤＡとの境界部分において、ダミーセレクトゲート線ＤＳＧは、絶縁層（図示せず）を介して、端セレクトゲート線ＳＧａと隣り合う。
【００９５】
以下のように、本実施形態の抵抗変化型メモリは、隣り合うダミーセレクトゲート線ＤＳＧとセレクトゲート線ＳＧａとの間の電位差に起因した、ダミーセレクトゲート線ＤＳＧとセレクトゲート線ＳＧａとの間の絶縁破壊を、防止できる。
【００９６】
＜回路構成＞  
図７及び図８を参照して、本実施形態の抵抗変化型メモリの回路構成を説明する。
【００９７】
図７は、本実施形態の抵抗変化型メモリのセレクトゲート線の制御のための構成を説明するための模式図である。
【００９８】
図７において、説明の明確化のため、メモリセルアレイ１１内のブロックＣＭＢのうち、セレクトゲート線ＳＧが配置された階層が抽出され、図示されている。
【００９９】
図７に示されるように、セレクトゲート線制御回路１３は、複数のセレクトゲート線デコード回路１３０、及び、少なくとも１つのダミーセレクトゲート線デコード回路１３９を含む。
【０１００】
複数のセレクトゲート線デコード回路１３０は、ブロックＣＭＢ内のセレクトゲート線ＳＧに１対１で対応する。１つのセレクトゲート線デコード回路１３０が、対応するセレクトゲート線ＳＧに接続される。
【０１０１】
ダミーセレクトゲート線デコード回路１３９は、ブロックＣＭＢ内のダミーセレクトゲート線ＤＳＧに接続されている。
【０１０２】
複数のＰ型トランジスタ（例えば、ＦＥＴ）ＰＴが、セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧと１対１で対応するように、例えば、セレクトゲート線制御回路１３内に設けられている。
【０１０３】
Ｐ型トランジスタＰＴは、信号ＧＳＧによって、セレクトゲート線デコード回路１３０とセレクトゲート線ＳＧとの電気的接続、及び、ダミーセレクトゲート線デコード回路１３９とダミーセレクトゲート線ＤＳＧとの電気的接続を、制御する。
【０１０４】
複数のＰ型トランジスタＰＴのゲートは、共通の配線に接続されている。信号ＧＳＧが、複数のＰ型トランジスタＰＴのゲートに供給される。信号ＧＳＧの信号レベルに応じて、複数のＰ型トランジスタのオン及びオフが、一括に制御される。
【０１０５】
各セレクトゲート線デコード回路１３０は、対応するＰ型トランジスタＰＴの電流経路を経由して、対応するセレクトゲート線ＳＧ（ＳＧａ，ＳＧｂ）に接続されている。
【０１０６】
ダミーセレクトゲート線デコード回路１３９は、対応するＰ型トランジスタＰＴの電流経路を経由して、ダミーセレクトゲート線ＤＳＧに接続されている。
【０１０７】
Ｐ型トランジスタＰＴは、選択アドレスに基づいて、対応するブロックＣＭＢが選択（活性化）された場合に、“Ｌ（low）”レベルの信号ＧＳＧによって、オンする。オン状態のＰ型トランジスタＰＴによって、セレクトゲート線デコード回路１３０は、セレクトゲート線ＳＧに接続され、ダミーセレクトゲート線デコード回路１３９は、ダミーセレクトゲート線ＤＳＧに接続される。
【０１０８】
Ｐ型トランジスタＰＴは、対応するブロックＣＭＢが選択されない（非活性化される）場合、“Ｈ（high）”レベルの信号ＧＳＧによって、オフする。オフ状態のＰ型トランジスタＰＴによって、セレクトゲート線デコード回路１３０は、セレクトゲート線ＳＧから電気的に分離され、ダミーセレクトゲート線デコード回路１３９は、ダミーセレクトゲート線ＤＳＧから電気的に分離される。
【０１０９】
複数のＮ型トランジスタ（例えば、ＦＥＴ）ＮＴが、セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧと１対１で対応するように、例えば、セレクトゲート線制御回路１３内に設けられている。
【０１１０】
Ｎ型トランジスタＮＴは、信号ＧＳＧＵによって、セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧに、電圧（非選択電圧）ＶＳＧＵを供給する。以下において、電圧ＶＳＧＵが印加された端子は、電圧端子ＶＳＧＵと表記される。
【０１１１】
複数のＮ型トランジスタＮＴのゲートは、共通の配線に接続されている。信号ＧＳＧＵが、複数のＮ型トランジスタＮＴのゲートに供給される。信号ＧＳＧＵの信号レベルに応じて、複数のＮ型トランジスタＮＴのオン及びオフが、一括に制御される。
【０１１２】
セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧは、対応するＮ型トランジスタＮＴを経由して、電圧端子ＶＳＧＵに接続される。
【０１１３】
Ｎ型トランジスタＮＴは、選択アドレスに基づいて、対応するブロックＣＭＢが選択（活性化）された場合に、“Ｌ”レベルの信号ＧＳＧＵによって、オフする。オフ状態のＮ型トランジスタＮＴによって、セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧは、電圧端子ＶＳＧＵから電気的に分離される。
【０１１４】
Ｎ型トランジスタＮＴは、対応するブロックＣＭＢが選択されない（非活性化される）場合、“Ｈ”レベルの信号ＧＳＧＵによって、オンする。オン状態のＮ型トランジスタＮＴによって、電圧端子ＶＳＧＵは、セレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧに、電気的に接続される。
【０１１５】
セレクトゲート線デコード回路１３０は、動作対象の選択アドレスに応じて、複数の電圧ＶＳＧ，ＶＳＧＡ，ＶＳＧＵのうち１つの電圧を、セレクトゲート線ＳＧに、供給できる。
【０１１６】
セレクトゲート線デコード回路１３０は、対応するセレクトゲート線ＳＧが選択された場合に、選択電圧ＶＳＧを、対応するセレクトゲート線（選択セレクトゲート線）ＳＧに供給する。
【０１１７】
セレクトゲート線デコード回路１３０は、対応するセレクトゲート線ＳＧに隣り合う他のセレクトゲート線が選択された場合に、第１の非選択電圧ＶＳＧＡを、対応するセレクトゲート線（非選択セレクトゲート線）ＳＧに供給する。
【０１１８】
セレクトゲート線デコード回路１３０は、対応するセレクトゲート線が選択されず、かつ、対応するセレクトゲート線が選択セレクトゲート線に隣り合わない場合、第２の非選択電圧ＶＳＧＵを、対応するセレクトゲート線（非選択セレクトゲート線）ＳＧに供給する。
【０１１９】
選択電圧ＶＳＧの電圧値は、第１の非選択電圧ＶＳＧＡの電圧値より高い。第１の非選択電圧ＶＳＧＡの電圧値は、第２の非選択電圧ＶＳＧＵの電圧値より高い。但し、抵抗変化型メモリが実行する動作に応じて、第２の非選択電圧ＶＳＧＵの電圧値が、第１の非選択電圧ＶＳＧＡの電圧値と実質的に同じ値になる場合がある。
【０１２０】
本実施形態の抵抗変化型メモリにおいて、ダミーセレクトゲート線デコード回路１３９は、メモリエリアＭＡ内の動作対象の選択アドレスに応じて、複数の電圧ＶＳＧＡ，ＶＳＧＵのうち１つの電圧を、ダミーセレクトゲート線ＤＳＧに、供給できる。
【０１２１】
ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが選択された場合において、ダミーセレクトゲート線デコード回路１３９は、第１の非選択電圧ＶＳＧＡ（＜ＶＳＧ）を、ダミーセレクトゲート線ＤＳＧに印加する。
【０１２２】
ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが選択されない場合（セレクトゲート線ＳＧｂが選択された場合）において、ダミーセレクトゲート線デコード回路１３９は、第２の非選択電圧ＶＳＧＵ（＜ＶＳＧＡ）を、ダミーセレクトゲート線ＤＳＧに印加する。
【０１２３】
図８は、本実施形態の抵抗変化型メモリにおける、セレクトゲート線制御回路の内部構成の一例を示す等価回路図である。
【０１２４】
図８に示されるように、セレクトゲート線デコード回路１３０（１３０＜０＞）は、３つの電圧ＶＳＧ，ＶＳＧＡ，ＶＳＧＵに対応するように、３つの転送ゲートＴＧ１，ＴＧ２，ＴＧ３を含む。
【０１２５】
例えば、セレクトゲート線デコード回路１３０は、端セレクトゲート線ＳＧａ（ＳＧ＜０＞）に対応する回路を、図示している。但し、セレクトゲート線デコード回路１３０の内部構成は、複数のセレクトゲート線ＳＧにおいて、実質的に同じである。但し、セレクトゲート線デコード回路１３０の活性化／非活性化（選択／非選択）を制御するための各種の制御信号ＳＥＬ，ＳＥＬｎ，ＵＳＥＬ１，ＵＳＥＬｎ１，ＵＳＥＬ２，ＵＳＥＬｎ２は、セレクトゲート線デコード回路１３０ごとに、異なる。
【０１２６】
転送ゲートＴＧ１は、電圧ＶＳＧが印加された端子とＰ型トランジスタＰＴとの間に接続されている。転送ゲートＴＧ１のオン及びオフは、制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞によって制御される。制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、対応するセレクトゲート線ＳＧ＜０＞を示すアドレスのデコード結果（デコード信号）に基づいて生成される信号である。
【０１２７】
制御信号（選択信号）ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、転送ゲートＴＧ１の制御端子に供給される。
【０１２８】
制御信号ＳＥＬ＜０＞は、転送ゲートＴＧ１のＮ型トランジスタＮ１のゲートに供給される。制御信号ＳＥＬｎ＜０＞は、転送ゲートＴＧ１のＰ型トランジスタＰ１のゲートに供給される。制御信号ＳＥＬ＜０＞及び制御信号ＳＥＬｎ＜０＞は、互いに相補の関係を有する。
【０１２９】
制御信号ＳＥＬ＜０＞は、デコード回路１３０＜０＞に対応するセレクトゲート線ＳＧ（ここででは、セレクトゲート線ＳＧ＜０＞）が選択された場合に、“Ｈ”レベルに設定される。制御信号ＳＥＬｎ＜０＞は、制御信号ＳＥＬ＜０＞が“Ｈ”レベルに設定された場合に、“Ｌ”レベルに設定される。制御信号ＳＥＬ＜０＞は、デコード回路１３０＜０＞に対応するセレクトゲート線ＳＧが選択されない場合に、“Ｌ”レベルに設定される。制御信号ＳＥＬｎ＜０＞は、制御信号ＳＥＬが“Ｌ”レベルに設定された場合に、“Ｈ”レベルに設定される。
【０１３０】
転送ゲートＴＧ１がオン状態に設定された場合に、電圧ＶＳＧが、セレクトゲート線ＳＧ＜０＞に印加される。
【０１３１】
転送ゲートＴＧ２は、電圧ＶＳＧＡが印加された端子とＰ型トランジスタＰＴとの間に接続されている。転送ゲートＴＧ２のオン及びオフは、制御信号ＵＳＥＬ１＜０＞，ＵＳＥＬｎ１＜０＞によって制御される。例えば、制御信号ＵＳＥＬ１＜０＞，ＵＳＥＬｎ１＜０＞は、対応するセレクトゲート線ＳＧ＜０＞に隣り合うセレクトゲート線ＳＧ＜１＞を示すアドレスのデコード結果に基づいて生成される信号である。
【０１３２】
制御信号ＵＳＥＬ１＜０＞，ＵＳＥＬｎ１＜０＞は、転送ゲートＴＧ２の制御端子に供給される。
【０１３３】
制御信号ＵＳＥＬ１＜０＞は、転送ゲートＴＧ２のＮ型トランジスタＮ２のゲートに供給される。制御信号ＵＳＥＬｎ１＜０＞は、転送ゲートＴＧ２のＰ型トランジスタＰ２のゲートに供給される。制御信号ＵＳＥＬ１＜０＞及び制御信号ＵＳＥＬｎ１＜０＞は、互いに相補の関係を有する。
【０１３４】
制御信号ＵＳＥＬ１＜０＞は、デコード回路１３０＜０＞に対応するセレクトゲート線ＳＧに隣り合うセレクトゲート線（ここでは、セレクトゲート線ＳＧ＜１＞）が選択された場合に、“Ｈ”レベルに設定される。制御信号ＵＳＥＬｎ１＜０＞は、制御信号ＵＳＥＬ１＜０＞が“Ｈ”レベルに設定された場合に、“Ｌ”レベルに設定される。
【０１３５】
制御信号ＵＳＥＬ１＜０＞は、デコード回路１３０＜０＞に対応するセレクトゲート線ＳＧ及び対応するセレクトゲート線ＳＧに隣り合うセレクトゲート線が選択されない場合に、“Ｌ”レベルに設定される。制御信号ＵＳＥＬｎ１＜０＞は、制御信号ＵＳＥＬ１＜０＞が“Ｌ”レベルに設定された場合に、“Ｈ”レベルに設定される。
【０１３６】
転送ゲートＴＧ２がオン状態に設定された場合に、電圧ＶＳＧＡが、セレクトゲート線ＳＧ＜０＞に印加される。
【０１３７】
転送ゲートＴＧ３は、電圧ＶＳＧＵが印加された端子とＰ型トランジスタＰＴとの間に接続されている。転送ゲートＴＧ３のオン及びオフは、制御信号ＵＳＥＬ２＜０＞，ＵＳＥＬｎ２＜０＞によって制御される。例えば、制御信号ＵＳＥＬ２＜０＞，ＵＳＥＬｎ２＜０＞は、対応するセレクトゲート線ＳＧ＜０＞及び隣りのセレクトゲート線ＳＧ＜１＞以外のセレクトゲート線を示すアドレスのデコード結果に基づいて生成される信号である。
【０１３８】
制御信号ＵＳＥＬ２＜０＞，ＵＳＥＬｎ２＜０＞は、転送ゲートＴＧ３の制御端子に供給される。
【０１３９】
制御信号ＵＳＥＬ２＜０＞は、転送ゲートＴＧ３のＮ型トランジスタＮ３のゲートに供給される。制御信号ＵＳＥＬｎ２＜０＞は、転送ゲートＴＧ３のＰ型トランジスタＰ３のゲートに供給される。制御信号ＵＳＥＬ２及び制御信号ＵＳＥＬｎ２は、互いに相補の関係を有する。
【０１４０】
制御信号ＵＳＥＬ２＜０＞は、デコード回路１３０＜０＞に対応するセレクトゲート線ＳＧ及びそのセレクトゲート線に隣り合うセレクトゲート線ＳＧ以外のセレクトゲート線が選択された場合に、“Ｈ”レベルに設定される。制御信号ＵＳＥＬｎ２＜０＞は、制御信号ＵＳＥＬ２＜０＞が“Ｈ”レベルに設定された場合に、“Ｌ”レベルに設定される。
【０１４１】
制御信号ＵＳＥＬ２＜０＞は、デコード回路１３０に対応するセレクトゲート線ＳＧ又は対応するセレクトゲート線に隣り合うセレクトゲート線ＳＧが選択された場合に、“Ｌ”レベルに設定される。制御信号ＵＳＥＬｎ２＜０＞は、制御信号ＵＳＥＬｎ２＜０＞が“Ｌ”レベルに設定された場合に、“Ｈ”レベルに設定される。
【０１４２】
転送ゲートＴＧ３がオン状態に設定された場合に、電圧ＶＳＧＵが、セレクトゲート線ＳＧ＜０＞に印加される。
【０１４３】
このように、選択アドレスに応じて、複数の転送ゲートＴＧ１，ＴＧ２，ＴＧ３のうちいずれか１つがオン状態に設定され、所定の電圧が、セレクトゲート線ＳＧ＜１＞に印加される。
【０１４４】
ダミーセレクトゲート線デコード回路１３９は、２つの電圧ＶＳＧＡ，ＶＳＧＵに対応するように、２つの転送ゲート（ＭＯＳスイッチ）ＴＧＡ，ＴＧＢを含む。
【０１４５】
転送ゲートＴＧＡは、電圧ＶＳＧＡが印加された端子とＰ型トランジスタＰＴとの間に接続されている。転送ゲートＴＧＡのオン及びオフは、制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞によって制御される。
【０１４６】
制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、転送ゲートＴＧＡの制御端子に供給される。制御信号ＳＥＬ＜０＞は、転送ゲートＴＧＡのＮ型トランジスタＮＡのゲートに供給される。制御信号ＳＥＬｎ＜０＞は、転送ゲートＴＧＡのＰ型トランジスタＰＡのゲートに供給される。制御信号ＳＥＬ＜０＞と制御信号ＳＥＬｎ＜０＞は、互いに相補の関係を有する。
【０１４７】
制御信号ＳＥＬ＜０＞は、ダミーセレクトゲート線デコード回路１３９に対応するダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線（端セレクトゲート線）ＳＧａが選択された場合に、“Ｈ”レベルに設定される。制御信号ＳＥＬｎ＜０＞は、制御信号ＳＥＬ＜０＞が“Ｈ”レベルに設定された場合に、“Ｌ”レベルに設定される。
【０１４８】
制御信号ＳＥＬ＜０＞は、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが選択されない場合に、“Ｌ”レベルに設定される。制御信号ＳＥＬｎ＜０＞は、制御信号ＳＥＬ＜０＞が“Ｌ”レベルに設定された場合に、“Ｈ”レベルに設定される。
【０１４９】
制御信号ＳＥＬ＜０＞が“Ｈ”レベルの場合に、転送ゲートＴＧＡはオンする。転送ゲートＴＧＡがオン状態に設定された場合に、電圧ＶＳＧＡが、ダミーセレクトゲート線ＤＳＧに印加される。
【０１５０】
転送ゲートＴＧＢは、電圧ＶＳＧＵが印加された端子とＰ型トランジスタＰＴとの間に接続されている。転送ゲートＴＧＢのオン及びオフは、制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞によって制御される。
【０１５１】
制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、転送ゲートＴＧＢの制御端子に供給される。制御信号ＳＥＬｎ＜０＞は、転送ゲートＴＧＢのＮ型トランジスタＮＢのゲートに供給される。制御信号ＳＥＬ＜０＞は、転送ゲートＴＧＢのＰ型トランジスタＰＢのゲートに供給される。
【０１５２】
転送ゲートＴＧＢに対する制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、転送ゲートＴＧＡに対する制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞と同じである。各トランジスタに入力される制御信号が転送ゲートＴＧＡと転送ゲートＴＧＢとで反転されているため、転送ゲートＴＧＢは、転送ゲートＴＧＡと同時にオン状態に設定されない。
【０１５３】
制御信号ＳＥＬ＜０＞が“Ｌ”レベルの場合に、転送ゲートＴＧＢはオンする。転送ゲートＴＧＢがオン状態に設定された場合に、電圧ＶＳＧＵが、ダミーセレクトゲート線ＤＳＧに印加される。
【０１５４】
選択アドレスに応じて、複数の転送ゲートＴＧＡ，ＴＧＢのうちいずれか１つがオン状態に設定され、所定の電圧が、ダミーセレクトゲート線ＤＳＧに印加される。
【０１５５】
このように、ダミーセレクトゲート線デコード回路１３９に対する制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞は、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線（端セレクトゲート線）ＳＧ＜１＞のデコード回路１３０に対する制御信号ＳＥＬ＜０＞，ＳＥＬｎ＜０＞と同じ信号である。
【０１５６】
これによって、ダミーセレクトゲート線デコード回路１３９に対する制御信号が、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧ＜１＞のデコード回路１３０に対する制御信号と、共通化されている。
【０１５７】
図７及び図８の構成によって、本実施形態の抵抗変化型メモリは、比較的簡易な制御で、複数の電圧を用いてダミーセレクトゲート線ＤＳＧの電位を、制御できる。
【０１５８】
（ｂ）  動作例  
図９乃至図１２を参照して、本実施形態の抵抗変化型メモリの動作例について、説明する。
【０１５９】
（ｂ１）書き込み動作  
抵抗変化型メモリに対する動作が要求された場合、本実施形態の抵抗変化型メモリは、メモリコントローラからコマンド、制御信号及びアドレスを受信する
コマンドによって、抵抗変化型メモリに書き込み動作が命令された場合、制御回路１７は、書き込み動作のために、各回路に対する各種の制御を実行する。
【０１６０】
電圧生成回路１６は、書き込み動作のための様々な電圧を生成する。電圧生成回路１６は、生成した電圧を、ワード線制御回路１２、セレクトゲート線制御回路１３及びグローバルビット線制御回路１４などに、転送する。
【０１６１】
選択アドレスＡＤＲに基づいて、複数のブロックＣＭＢのうち１つが、選択される。また、選択アドレスに基づいて、ワード線ＷＬ、セレクトゲート線ＳＧ及びグローバルビット線ＧＢＬが選択される。これによって、選択ブロックＣＭＢ内のメモリセルが、選択される。
【０１６２】
ワード線制御回路１２は、選択アドレスＡＤＲに基づいて、選択ブロックＣＭＢ内の複数のワード線ＷＬのうち１つを、選択する。これによって、ワード線制御回路１２は、選択ワード線ＷＬを活性化する。ワード線制御回路１２は、選択ワード線ＷＬに、書き込み動作のための電圧を印加する。
【０１６３】
ワード線制御回路１２は、選択ブロックＣＭＢ内の非選択ワード線ＷＬ、及び、非選択ブロックＣＭＢ内の非選択ワード線ＷＬを、非活性化状態に設定する。例えば、ワード線制御回路１２は、非選択ワード線ＷＬに非選択電圧を印加する。ワード線制御回路１２は、ダミーワード線ＤＷＬの電位を制御する。
【０１６４】
グローバルビット線制御回路１４は、選択アドレスＡＤＲに基づいて、選択ブロックＣＭＢの複数のグローバルビット線ＧＢＬのうち１つを、選択する。これによって、グローバルビット線制御回路１４は、選択グローバルビット線ＧＢＬを活性化する。グローバルビット線制御回路１４は、選択グローバルビット線ＧＢＬに、書き込み動作のための電圧を印加する。
【０１６５】
グローバルビット線制御回路１４は、選択ブロックＣＭＢ内の非選択グローバルビット線ＧＢＬ、及び、非選択ブロックＣＭＢ内の非選択グローバルビット線ＧＢＬを、非活性化状態に設定する。例えば、グローバルビット線制御回路１４は、非選択グローバルビット線ＧＢＬに非選択電圧を印加する。
【０１６６】
尚、書き込み動作において、実行されるべき動作がリセット動作であるかセット動作であるかに応じて、選択ワード線ＷＬ及び選択グローバルビット線ＧＢＬに印加される電圧の大きさは、適宜設定される。
【０１６７】
セレクトゲート線制御回路１３は、選択アドレスＡＤＲに基づいて、選択ブロックＣＭＢの複数のセレクトゲート線ＳＧのうち１つを、選択する。これによって、セレクトゲート線制御回路１３は、選択セレクトゲート線ＳＧを活性化する。  
セレクトゲート線制御回路１３は、選択ブロックＣＭＢ内の非選択セレクトゲート線ＳＧ、及び、非選択ブロックＣＭＢ内のセレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧを、非活性化状態に設定する。
【０１６８】
セレクトゲート線制御回路１３は、ダミーセレクトゲート線ＤＳＧの電位を制御する。
【０１６９】
本実施形態の抵抗変化型メモリにおいて、以下のように、選択ブロックＣＭＢ内における選択セレクトゲート線の位置（アドレス）に応じて、ダミーセレクトゲート線ＤＳＧに印加される電圧を、制御する。
【０１７０】
＜端セレクトゲート線以外のセレクトゲート線が選択された場合＞  
選択セルをグローバルビット線ＧＢＬに接続するために、選択ブロックＣＭＢ内の複数のセレクトゲート線ＳＧのうち１つが、選択（活性化）される。
【０１７１】
図９は、端セレクトゲート線以外のセレクトゲート線が選択された場合における、各セレクトゲート線の電位の関係を説明するための模式図である。図１０は、端セレクトゲート線以外のセレクトゲート線が選択された場合における、各セレクトゲート線の電位の関係を説明するための回路図である。
【０１７２】
図９及び図１０の例に示されるように、１つのセレクトゲート線ＳＧｂ（ここでは、セレクトゲート線ＳＧ＜２＞）が、選択（活性化）される。セレクトゲート線ＳＧｂは、メモリエリアＭＡの端よりもブロックＣＭＢの内側に配置されている。セレクトゲート線ＳＧｂは、ダミーセレクトゲート線ＤＳＧに隣り合わない。
【０１７３】
選択電圧ＶＳＧが、セレクトゲート線デコード回路１３０によって、選択されたセレクトゲート線ＳＧｂに印加される。
【０１７４】
例えば、書き込み動作がセット動作である場合、選択電圧ＶＳＧの電圧値は、４Ｖに設定される。例えば、書き込み動作がリセット動作である場合、選択電圧ＶＳＧの電圧値は、８．５Ｖに設定される。
【０１７５】
選択セレクトゲート線ＳＧｂに隣り合う少なくとも１つのセレクトゲート線ＳＧｂに対して、第１の非選択電圧ＶＳＧＡが、対応するセレクトゲート線デコード回路１３０によって、印加される。第１の非選択電圧ＶＳＧＡの電圧値は、選択電圧ＶＳＧの電圧値より低い。
【０１７６】
例えば、セット動作において、選択電圧ＶＳＧの電圧値が４Ｖである場合、第１の非選択電圧ＶＳＧＡの電圧値は、０．５Ｖに設定される。例えば、リセット動作において、選択電圧ＶＳＧの電圧値が８．５Ｖである場合、第１の非選択電圧ＶＳＧＡの電圧値は、４Ｖに設定される。
【０１７７】
選択セレクトゲート線ＳＧｂに隣り合う非選択セレクトゲート線ＳＧｂ以外の非選択セレクトゲート線ＳＧに対して、第２の非選択電圧ＶＳＧＵが、印加される。
【０１７８】
第２の非選択電圧ＶＳＧＵの電圧値は、第１の非選択電圧ＶＳＧＡの電圧値より低い。
【０１７９】
ダミーセレクトゲート線ＤＳＧに隣り合う端セレクトゲート線ＳＧａが、非選択である場合、第２の非選択電圧ＶＳＧＵが、ダミーセレクトゲート線デコード回路１３９によって、ダミーセレクトゲート線ＤＳＧに印加される。
【０１８０】
ダミーセレクトゲート線ＤＳＧと端セレクトゲート線ＳＧａとの間の電位差は、“ＶＳＧＵ−ＶＳＧＵ”である。  
これによって、本実施形態において、ダミーセレクトゲート線ＤＳＧとセレクトゲート線ＳＧａとの間の電位差は、小さく（実質的にゼロに）なる。
【０１８１】
また、端セレクトゲート線ＳＧａが選択セレクトゲート線ＳＧｂに隣り合う場合、第１の非選択電圧ＶＳＧＡが、端セレクトゲート線ＳＧａに印加される。例えば、この場合において、第２の非選択電圧ＶＳＧＵが、ダミーセレクトゲート線ＤＳＧに印加される。
【０１８２】
電圧ＶＳＧＡが端セレクトゲート線ＳＧａに印加されている場合、ダミーセレクトゲート線ＤＳＧと端セレクトゲート線ＳＧａとの間の電位差（ＶＳＧＵ−ＶＳＧＡ）は、第２の非選択電圧と選択電圧との間の電位差（ＶＳＧＵ−ＶＳＧ）より小さくなる。
【０１８３】
＜端セレクトゲート線が選択された場合＞  
図１１は、端セレクトゲート線が選択された場合における、各セレクトゲート線の電位の関係を説明するための模式図である。図１２は、端セレクトゲート線が選択された場合における、各セレクトゲート線の電位の関係を説明するための回路図である。
【０１８４】
図１１及び図１２の例に示されるように、端セレクトゲート線ＳＧａが、選択（活性化）される。端セレクトゲート線ＳＧａは、ダミーセレクトゲート線ＤＳＧに隣り合う。
【０１８５】
選択電圧ＶＳＧが、セレクトゲート線デコード回路１３０によって、選択された端セレクトゲート線ＳＧａに印加される。選択電圧ＶＳＧの電圧値は、セット動作又はリセット動作に応じた値に設定される。
【０１８６】
端セレクトゲート線ＳＧａに隣り合うセレクトゲート線ＳＧｂに対して、第１の非選択電圧ＶＳＧＡが、セレクトゲート線デコード回路１３０によって、印加される。
【０１８７】
選択セレクトゲート線ＳＧａに隣り合う非選択セレクトゲート線ＳＧｂ以外の非選択セレクトゲート線ＳＧｂに対して、第２の非選択電圧ＶＳＧＵが、印加される。
【０１８８】
図１１及び図１２のように、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが選択された場合、第１の非選択電圧ＶＳＧＡ（＞ＶＳＧＵ）が、ダミーセレクトゲート線デコード回路１３９によって、ダミーセレクトゲート線ＤＳＧに印加される。
【０１８９】
これによって、本実施形態において、ダミーセレクトゲート線ＤＳＧと端セレクトゲート線ＳＧａとの間の電位差（ＶＳＧＡ−ＶＳＧ）は、第２の非選択電圧と選択電圧との間の電位差（ＶＳＧＵ−ＶＳＧ）より小さくなる。
【０１９０】
図９乃至図１２のように、メモリエリアＭＡ内における選択セレクトゲート線の位置（アドレス）に応じた電圧値の電圧がダミーセレクトゲート線ＤＳＧに印加された状態で、選択ワード線ＷＬと選択グローバルビット線ＧＢＬとの間の電位差（又は、電流の供給）が制御され、書き込み動作（セット動作／リセット動作）が実行される。  
これによって、選択セル内に、所定のデータが書き込まれる。
【０１９１】
この後、選択ワード線、選択グローバルビット線及び選択セレクトゲート線が、非活性化される。選択ブロック内の各配線に対する電圧の印加が、停止される。
【０１９２】
尚、選択ブロックＣＭＢに対する書き込み動作時において、非選択ブロックＣＭＢにおいて、電圧ＶＳＧＵ（例えば、０Ｖ〜０．５Ｖ）が、非選択ブロックＣＭＢ内のセレクトゲート線ＳＧ及びダミーセレクトゲート線ＤＳＧに、印加される。
【０１９３】
以上のように、本実施形態の抵抗変化型メモリの書き込み動作が完了する。
【０１９４】
（ｂ２）読み出し動作  
本実施形態の抵抗変化型メモリの読み出し動作について、説明する。
【０１９５】
本実施形態の抵抗変化型メモリの読み出し動作における各配線の制御は、図９乃至図１２を参照した書き込み動作における各配線の制御と実質的に同じである。
【０１９６】
但し、データの読み出しのために各配線に印加される電圧の電圧値が、書き込み動作に各配線に印加される電圧の電圧値と異なる。
【０１９７】
端セレクトゲート線ＳＧａ以外のセレクトゲート線ＳＧｂが選択された場合、第１の非選択電圧ＶＳＧＡ及び第２の非選択電圧ＶＳＧＵのうち一方が、端セレクトゲート線ＳＧａに印加される。この場合において、第２の非選択電圧ＶＳＧＵが、ダミーセレクトゲート線ＤＳＧに印加される。
【０１９８】
端セレクトゲート線ＳＧａが選択された場合、選択電圧ＶＳＧが、端セレクトゲート線ＳＧａに印加され、第１の非選択電圧ＶＳＧＡが、ダミーセレクトゲート線ＤＳＧに印加される。
【０１９９】
読み出し動作における電圧ＶＳＧ，ＶＳＧＡ，ＶＳＧＵの電圧値は、書き込み動作時における電圧ＶＳＧ，ＶＳＧＡ，ＶＳＧＵの電圧値と異なる。
【０２００】
読み出し動作において、選択電圧ＶＳＧの電圧値に、６Ｖが用いられる。
【０２０１】
例えば、選択電圧ＶＳＧの電圧値が６Ｖである場合、第１の非選択電圧ＶＳＧＡの電圧値は、４Ｖに設定され、第２の非選択電圧ＶＳＧＵの電圧値は、０．５Ｖに設定される。
【０２０２】
このように、選択セレクトゲート線の位置に応じた電圧値の電圧がダミーセレクトゲート線ＤＳＧに印加された状態で、読み出し動作が実行される。
【０２０３】
センスアンプ回路１５が、選択セルからグローバルビット線ＧＢＬに出力された信号をセンス及び増幅する。  
これによって、選択セル内のデータが、読み出される。
【０２０４】
この後、選択ワード線、選択グローバルビット線及び選択セレクトゲート線が、非活性化される。選択ブロック内の各配線に対する電圧の印加が、停止される。
【０２０５】
このように、本実施形態の抵抗変化型メモリの読み出し動作が完了する。
【０２０６】
以上のように、本実施形態の抵抗変化型メモリが読み出し動作を実行する場合においても、互いに隣り合うダミーセレクトゲート線とセレクトゲート線との間の電位差を、小さくできる。
【０２０７】
（ｃ）まとめ  
以上のように、本実施形態の抵抗変化型メモリは、メモリエリアと、メモリエリアに隣り合うダミーエリアとを含む。
【０２０８】
ダミーエリア内に、ダミーセレクトゲート線が設けられている。ダミーセレクトゲート線は、メモリエリア内の端部のセレクトゲート線（端セレクトゲート線）に隣り合う。
【０２０９】
選択電圧ＶＳＧが、端セレクトゲート線以外のセレクトゲート線ＳＧｂに印加される場合、第１又は第２の非選択電圧ＶＳＧＡ，ＶＳＧＵが、端セレクトゲート線ＳＧａに印加され、第２の非選択電圧ＶＳＧＵ（＜ＶＳＧＡ）が、ダミーセレクトゲート線ＤＳＧに、印加される。
【０２１０】
選択電圧ＶＳＧが、端セレクトゲート線ＳＧａに印加される場合、第１の非選択電圧ＶＳＧＡが、ダミーセレクトゲート線ＤＳＧに、印加される。
【０２１１】
これによって、本実施形態の抵抗変化型メモリは、端セレクトゲート線ＳＧａとダミーセレクトゲート線ＤＳＧとの間の絶縁破壊を、防止できる。
【０２１２】
また、本実施形態の抵抗変化型メモリは、ダミーセレクトゲート線ＤＳＧの電位の制御によって、リーク電流の発生を抑制できる。
【０２１３】
したがって、本実施形態の抵抗変化型メモリは、メモリの信頼性を向上できる。
【０２１４】
（２）  第２の実施形態  
図１３及び図１４を参照して、第２の実施形態の抵抗変化型メモリについて、説明する。
【０２１５】
図１３及び図１４において、ダミーセレクトゲート線に電圧を印加するための回路の構成例が、示されている。
【０２１６】
図１３は、第２の実施形態の抵抗変化型メモリを説明するための等価回路図である。
【０２１７】
図１３に示されるように、ダミーセレクトゲート線デコード回路１３９Ｘにおいて、第１の非選択電圧ＶＳＧＡをダミーセレクトゲート線ＤＳＧに印加するために、Ｐ型トランジスタＰＸが用いられる。
【０２１８】
Ｐ型トランジスタＰＸの一端は、電圧端子ＶＳＧに接続される。Ｐ型トランジスタＰＸの他端は、Ｐ型トランジスタＰＴの電流経路を経由して、ダミーセレクトゲート線ＤＳＧに接続される。  
Ｐ型トランジスタＰＸのゲートに、制御信号ＳＥＬｎ＜０＞が、供給される。
【０２１９】
第２の非選択電圧ＶＳＧＵをダミーセレクトゲート線ＤＳＧに印加するために、Ｎ型トランジスタＮＸが用いられる。
【０２２０】
Ｎ型トランジスタＮＸの一端は、電圧端子ＶＳＧＵに接続される。Ｎ型トランジスタＮＸの他端は、Ｐ型トランジスタＰＴの電流経路を経由して、ダミーセレクトゲート線ＤＳＧに接続される。  
Ｎ型トランジスタＮＸのゲートに、制御信号ＳＥＬｎ＜０＞が、供給される。
【０２２１】
制御信号ＳＥＬｎ＜０＞は、Ｐ型トランジスタＰＸ及びＮ型トランジスタＮＸに対して、共通である。それゆえ、選択ブロックＣＭＢの動作時において、端セレクトゲート線ＳＧａの選択／非選択に応じて、Ｐ型トランジスタＰＸ及びＮ型トランジスタＮＸのうちいずれか一方が、オンされる。
【０２２２】
制御信号ＳＥＬｎ＜０＞は、端セレクトゲート線ＳＧａのアドレスのデコード信号から生成される信号（例えば、デコード信号の反転信号）である。
【０２２３】
端セレクトゲート線ＳＧａが選択された場合（選択電圧ＶＳＧが端セレクトゲート線ＳＧａに印加される場合）、例えば、“Ｌ”レベルの制御信号ＳＥＬｎ＜０＞によって、Ｐ型トランジスタＰＸがオンされ、Ｎ型トランジスタＮＸがオフされる。
【０２２４】
これによって、第１の非選択電圧ＶＳＧＡが、オン状態のＰ型トランジスタＰＸを経由して、ダミーセレクトゲート線ＤＳＧに印加される。
【０２２５】
端セレクトゲート線ＳＧａが選択されない場合（第１の非選択電圧ＶＳＧＵ又は第１の非選択電圧ＶＳＧＵが端セレクトゲート線ＳＧａに印加される場合）、例えば、“Ｈ”レベルの制御信号ＳＥＬｎ＜０＞によって、Ｐ型トランジスタＰＸがオフされ、Ｎ型トランジスタＮＸがオンされる。
【０２２６】
これによって、第２の非選択電圧ＶＳＧＵが、オン状態のＮ型トランジスタＮＸを経由して、ダミーセレクトゲート線ＤＳＧに印加される。
【０２２７】
図１３の回路によって、ダミーセレクトゲート線デコーダ回路内の素子数を削減できる。
【０２２８】
図１４は、第２の実施形態の抵抗変化型メモリを説明するための等価回路図である。  
図１４において、セレクトゲート線の電位を制御するための回路に関して、図１３（及び図８）の構成と異なる構成の回路例が示されている。
【０２２９】
図１４に示される例において、電圧スイッチ回路１３８が、ダミーセレクトゲート線ＤＳＧに対する複数の電圧のうち選択された１つの印加のために、用いられる。
【０２３０】
電圧スイッチ回路１３８は、第１の非選択電圧ＶＳＧＡを出力するスイッチ素子ＳＺ０と、第２の非選択電圧ＶＳＧＵを出力するスイッチ素子ＳＺ１とを含む。
【０２３１】
電圧スイッチ回路１３８に、制御信号として、モード信号ＭＤ＜ｉ＞（例えば、ｉ＝０，１）が、供給される。
【０２３２】
端セレクトゲート線ＳＧａが選択された場合、例えば、第１のモード信号ＭＤ＜０＞が活性化される。これによって、スイッチ素子ＳＺ０がオンされる。この場合において、スイッチ素子ＳＺ１は、オフ状態である。
【０２３３】
オン状態のスイッチ素子ＳＺ０は、第１の非選択電圧ＶＳＧＡを、ダミーセレクトゲート線ＤＳＧに出力する。
【０２３４】
端セレクトゲート線ＳＧａが選択されない場合、例えば、第２のモード信号ＭＤ＜１＞が活性化される。これによって、スイッチ素子ＳＺ１がオンされる。この場合において、スイッチ素子ＳＺ０は、オフ状態である。
【０２３５】
オン状態のスイッチ素子ＳＺ１は、第２の非選択電圧ＶＳＧＵを、ダミーセレクトゲート線ＤＳＧに出力する。
【０２３６】
本実施形態のように、ダミーセレクトゲート線に電圧を印加するための回路の構成は、限定されない。
【０２３７】
したがって、本実施形態の抵抗変化型メモリは、ダミーセレクトゲート線に隣り合うセレクトゲート線の選択／非選択に応じて、ダミーセレクトゲート線に、複数の電圧のうち選択された電圧を、印加できる。
【０２３８】
以上のように、第２の実施形態の抵抗変化型メモリは、メモリの信頼性を向上できる。
【０２３９】
（３）  第３の実施形態  
図１５を参照して、第３の実施形態の抵抗変化型メモリについて、説明する。
【０２４０】
図１５は、本実施形態の抵抗変化型メモリの構造例を説明するための断面図である。
【０２４１】
図１５に示されるように、ダミーエリアＤＡは、ダミーセルＤＣ、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬを含まなくともよい。
【０２４２】
但し、ダミーエリアＤＡ内に、ダミーセレクトゲート線ＤＳＧ及びダミーセレクトトランジスタＤＳＴが、設けられている。
【０２４３】
例えば、ダミーセレクトトランジスタＤＳＴの上部（ソース／ドレイン２２）は、層間絶縁膜９９に接触する。
【０２４４】
この場合においても、ダミーセレクトゲート線ＤＳＧと端セレクトゲート線ＳＧａとの間の電位差が大きくなると、ダミーセレクトゲート線ＤＳＧと端セレクトゲート線ＳＧａとの間の絶縁破壊が生じる可能性がある。
【０２４５】
それゆえ、図１５の構造のメモリセルアレイが適用された場合であっても、上述のように、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａの選択／非選択に応じて、複数の電圧ＶＳＧＡ，ＶＳＧＵのうち選択された電圧が、ダミーセレクトゲート線ＤＳＧに印加される。
【０２４６】
したがって、第３の実施形態の抵抗変化型メモリは、メモリの信頼性を向上できる。
【０２４７】
（４）  第４の実施形態  
図１６及び図１７を参照して、第４の実施形態の抵抗変化型メモリについて、説明する。
【０２４８】
抵抗変化型メモリにおいて、メモリセルアレイの構造は、図３の例に限定されない。
【０２４９】
図１６は、本実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す鳥瞰図である。
【０２５０】
図１６のメモリセルアレイに示されるように、Ｚ方向において、複数の板状の導電層３０が、基板９０上のセレクトゲート線ＳＧ（及びセレクトトランジスタ）の上方に積層されている。１つの板状の導電層３０は、１つのワード線ＷＬとして用いられる。各導電層３０は、複数の貫通孔（以下では、メモリホールとよばれる）を有する。
【０２５１】
柱状のビット線ＢＬｚは、Ｚ方向に延在する。ビット線ＢＬｚが、複数の導電層３０のメモリホール内を、通過する。
【０２５２】
メモリ膜２４が、ビット線ＢＬｚと導電層３０との間に、設けられている。メモリ膜２４は、ビット線ＢＬｚの側面（外周）上をＺ方向に延在する。
【０２５３】
メモリセルＭＣは、ビット線ＢＬと導電層３０とが交差する領域に、設けられる。
【０２５４】
複数のセレクトトランジスタＳＴが、メモリセルＭＣの下方に、設けられている。
【０２５５】
セレクトトランジスタＳＴの構造は、第１の実施形態の抵抗変化型メモリにおけるセレクトトランジスタの構造と実質的に同じである。
【０２５６】
図１７は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの平面構造を示す平面図である。尚、本実施形態の抵抗変化型メモリの断面構造は、図１５の構造に類似するので、ここでの図示は、省略する。
【０２５７】
図１７に示されるように、同じグローバルビット線ＧＢＬに接続された複数のビット線ＢＬｚにおいて、複数のビット線ＢＬｚは、Ｙ方向に同一直線上に並ばないように、Ｘ方向に互い違いにずれて、グローバルビット線ＧＢＬ上方に配列されている。
【０２５８】
図１６及び図１７に示されるように、本実施形態の抵抗変化型メモリのメモリセルアレイにおいて、上述の例と同様に、ダミーエリアＤＡが、メモリエリアＭＡ間に設けられている。
【０２５９】
ダミーエリアＤＡ内に、ダミーセレクトゲート線ＤＳＧが、設けられている。
【０２６０】
例えば、隣り合うメモリエリアＭＡ間において、ワード線ＷＬ間に、スリットが設けられている。これによって、２つのメモリエリアＭＡのワード線ＷＬは、電気的に分離される。これに伴って、メモリセル（ダミーセル）ＭＣは、ダミーエリアＤＡ内に設けられていない。
【０２６１】
例えば、ダミーセレクトゲート線ＤＳＧとしての１対の導電層５９が、半導体層２１を挟んでＹ方向に隣り合っている。導電層５９は、例えば、Ｚ方向においてワード線ＷＬの下方に位置する。
【０２６２】
このように、ダミーセレクトゲート線ＤＳＧのＹ方向の少なくとも一方において、ダミーセレクトゲート線ＤＳＧは、メモリエリアＭＡ内の端セレクトゲート線ＳＧａに隣り合う。
【０２６３】
本実施形態の抵抗変化型メモリにおいて、第１の実施形態の抵抗変化型メモリと同様に、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが、選択された場合において、第１の非選択電圧ＶＳＧＡ（ＶＳＧＵ＜ＶＳＧＡ＜ＶＳＧ）が、ダミーセレクトゲート線ＤＳＧに印加される。
【０２６４】
また、ダミーセレクトゲート線ＤＳＧに隣り合うセレクトゲート線ＳＧａが、選択されない場合において、第２の非選択電圧ＶＳＧＵが、ダミーセレクトゲート線ＤＳＧに印加される。
【０２６５】
これによって、本実施形態の抵抗変化型メモリは、第１乃至第３の実施形態の抵抗変化型メモリの効果と同じ効果が得られる。
【０２６６】
（５）その他  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２６７】
１１：メモリセルアレイ、１３：セレクトゲート線制御回路、ＭＣ：メモリセル、ＳＧ，ＳＧａ，ＳＧｂ：セレクトゲート線、ＤＳＧ：ダミーセレクトゲート線。
【図１】
2019054200.tif 000003
【図２】
2019054200.tif 000004
【図３】
2019054200.tif 000005
【図４】
2019054200.tif 000006
【図５】
2019054200.tif 000007
【図６】
2019054200.tif 000008
【図７】
2019054200.tif 000009
【図８】
2019054200.tif 000010
【図９】
2019054200.tif 000011
【図１０】
2019054200.tif 000012
【図１１】
2019054200.tif 000013
【図１２】
2019054200.tif 000014
【図１３】
2019054200.tif 000015
【図１４】
2019054200.tif 000016
【図１５】
2019054200.tif 000017
【図１６】
2019054200.tif 000018
【図１７】
2019054200.tif 000019