(57)【要約】【課題】複数の入力電力の各電力制限値を合計した総電力制限値の近くまで負荷に電力を供給すること。【解決手段】第１の入力電力が入力される第１の入力ノードと、出力ノードとの間に接続される第１の電源ラインと、電力制限値が第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、第１の入力ノードから入力される第１の入力電力を昇降圧するコンバータと、第２の入力ノードから入力される第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、第１の電源ラインに直列に挿入される第１の整流回路と、第２の電源ラインに直列に挿入される第２の整流回路と、第１の整流回路に対して前記出力ノード側の電圧と第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電源回路。【選択図】図５
2019208327.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力電力が入力される第１の入力ノードと、出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電源回路。
【請求項２】
前記第１の整流回路は、前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流素子と、前記第１の整流素子に並列に接続される第１のスイッチング素子とを有し、
前記第２の整流回路は、前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流素子と、前記第２の整流素子に並列に接続される第２のスイッチング素子とを有し、
前記制御回路は、前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する、請求項１に記載の電源回路。
【請求項３】
前記第１の整流回路は、前記第１の電源ラインに直列に挿入されており、ボディダイオードを持つ第１のスイッチング素子を有し、
前記第２の整流回路は、前記第２の電源ラインに直列に挿入されており、ボディダイオードを持つ第２のスイッチング素子とを有し、
前記制御回路は、前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する、請求項１に記載の電源回路。
【請求項４】
前記制御回路は、前記第１のスイッチング素子を能動領域で制御し、前記第２のスイッチング素子を飽和に近い能動領域で制御する、請求項２又は３に記載の電源回路。
【請求項５】
前記第１の整流回路と前記出力ノードとの間で前記第１の電源ラインに直列に挿入される第１の抵抗と、
前記第２の整流回路と前記出力ノードとの間で前記第２の電源ラインに直列に挿入される第２の抵抗とを備え、
前記第１の抵抗の抵抗値は、前記第２の抵抗の抵抗値よりも大きい、請求項１から４のいずれか一項に記載の電源回路。
【請求項６】
電源回路と、
前記電源回路の出力ノードから供給される電力に基づいて動作する負荷とを有し、
前記電源回路は、
第１の入力電力が入力される第１の入力ノードと、前記出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及び電子機器に関する。
【背景技術】
【０００２】
従来、複数の電源から入力される入力電力を単一の電力に合成して電力を負荷部に供給する電力合成手段を備える電力供給装置が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２４７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源には、供給可能な最大電力（電力制限値）が決まっている。しかしながら、従来の技術では、各電源から入力される複数の入力電力の各電力制限値を合計した総電力制限値の近くまで負荷に電力を供給することが難しかった。
【０００５】
そこで、本開示は、複数の入力電力の各電力制限値を合計した総電力制限値の近くまで負荷に電力を供給できる、電源回路及び電子機器を提供する。
【課題を解決するための手段】
【０００６】
本開示は、
第１の入力電力が入力される第１の入力ノードと、出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電源回路を提供する。
【０００７】
また、本開示は、
電源回路と、
前記電源回路の出力ノードから供給される電力に基づいて動作する負荷とを有し、
前記電源回路は、
第１の入力電力が入力される第１の入力ノードと、前記出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電子機器を提供する。
【発明の効果】
【０００８】
本開示によれば、第１の入力電力と第２の入力電力の各電力制限値を合計した総電力制限値の近くまで負荷に電力を供給できる。
【図面の簡単な説明】
【０００９】
【図１】第１の比較形態の電子機器の構成例を示す回路ブロック図である。
【図２】第１の比較形態の電子機器の構成例を示す構造ブロック図である。
【図３】第２の比較形態の電子機器の構成例を示す回路ブロック図である。
【図４】第２の比較形態の電子機器の構成例を示す構造ブロック図である。
【図５】一実施形態の電子機器の構成例を示す回路ブロック図である。
【図６】一実施形態の電子機器の構成例を示す構造ブロック図である。
【図７】一実施形態の電源回路の具体的な構成例を示す回路ブロック図である。
【発明を実施するための形態】
【００１０】
以下、本開示に係る電子機器を、その一例であるＰＣＩ（Peripheral  Component  Interconnect）カードを例に挙げて説明する。
【００１１】
ＰＣＩカードには、カードエッジ部から3.3Vce/3A/10Wと12Vce/5.5A/65Wの電力供給を受けて稼働するものがある。しかし、近年、サーバやスーパーコンピュータの高性能化が進んでいる。そのため、ＰＣＩカード上にコネクタを追加し、サーバ等からケーブルを介して12Vex/18.75A/225Wの電力供給を受けるハイパワーカードスペックが登場している。
【００１２】
しかしながら、２つの異なる12V系の電源電圧（12Vceと12Vex）は、サーバ側の供給元、電圧精度および出力電流の制限値などが異なり、更に最大1.92Vの電圧差があるため、安易に並列接続して使用することができない。そのため、ＰＣＩカード内にて、それらの２つの電力供給仕様の異なる12V系の電源電圧を効率的に使うことが求められる。
【００１３】
【表１】
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図１は、本実施形態と比較される第１の比較形態の電子機器の構成例を示す回路ブロック図である。図２は、第１の比較形態の電子機器の構成例を示す構造ブロック図である。図１，２には、電子機器の一例として、ハイパワーカードスペックのＰＣＩカード１０が示されている。
【００１４】
ＰＣＩカード１０は、ＣＰＵ（Central  Processing  Unit）１３と、ＣＰＵ１３用のＤＤＣ（DC-DC  Converter）１１と、メモリ１５と、メモリ１５用のＤＤＣ１４と、システム制御回路等のその他の回路１６とを備える。12Vexがコネクタ１７を介して供給されるＤＤＣ１１及びＤＤＣ１１から電力供給を受けるＣＰＵ１３は、電力制限値225Wmax以下の電力（図１では225Wと記載）で動作する。12Vceがカードエッジ１８を介して供給されるＤＤＣ１４及びＤＤＣ１４から電力供給を受けるメモリ１５は、電力制限値65Wmax以下の電力（図１では27Wと記載）で動作する。3.3V系の電源電圧である3.3Vceがカードエッジ１８を介して直接供給されるその他の回路１６は、電力制限値10Wmax以下の電力（図１では10Wと記載）で動作する。このように、ＰＣＩカード１０は、総電力制限値300Wmax以下の総電力（図１では262W（=225W+27W+10W）と記載）で使用される。
【００１５】
ところが、この構成では、12Vexを供給する電源の供給可能電力に余裕がない（225Wmax≒225W）。そのため、12Vceを供給する電源の供給可能電力に余裕があっても（65Wmax≫27W）、消費電力が更に大きなＣＰＵ１３をＰＣＩカード１０に搭載することが難しい。つまり、サーバ等から供給される12Vexの電力を上限（225Wmax）よりも多く増やすことができないため、消費電力が更に大きく高性能なＣＰＵ１３をＰＣＩカード１０に搭載することが難しい。また、ＣＰＵ１３の計算中は、ＣＰＵ１３の消費電力はメモリ１５の消費電力に比べて多く、逆に、メモリ１５にアクセス中は、メモリ１５の消費電力がＣＰＵ１３の消費電力に比べて多くなる。したがって、ＰＣＩカード１０が消費可能な12V系の最大電力290W（=225Wmax+65Wmax）に対して、ＰＣＩカード１０が実際に使用（消費）できる電力は、80%から50%程度と少ない。
【００１６】
そこで、このような問題を解決する手段として、例えば図３，４に示す構成が考えられる。図３は、本実施形態と比較される第２の比較形態の電子機器の構成例を示す回路ブロック図である。図４は、第２の比較形態の電子機器の構成例を示す構造ブロック図である。図３，４には、電子機器の一例として、ハイパワーカードスペックのＰＣＩカード２０が示されている。
【００１７】
ＰＣＩカード２０では、ＣＰＵ２３の内部の回路が、２つのブロック２３ａ，２３ｂに分割されている。つまり、ブロック２３ａが12Vex配下のＤＤＣ２１から電力供給を受け、ブロック２３ｂが12Vce配下のＤＤＣ２２から電力供給を受ける特殊な専用ＣＰＵ２３が備えられている。そのような特殊な専用ＣＰＵ２３を開発することで、消費電力が比較的大きく高性能なＣＰＵをＰＣＩカードに搭載できるようになる。
【００１８】
しかしながら、図３，４のように、12Vexの電力を使用するＤＤＣ２１と12Vceの電力を使用するＤＤＣ２２とのそれぞれから電力供給を受ける特殊な専用ＣＰＵを開発すると、莫大な開発費、開発工数、製品価格のアップが生じてしまう。
【００１９】
そこで、本実施形態に係るＰＣＩカードは、供給元、電圧精度および電流制限値が異なる複数の12V系の電源を結合回路によって並列運転し、この結合回路の配下に負荷を接続することで、当該負荷に供給可能な出力電力を増加させる構成を備える。この構成により、複数の12V系の電源の各々の電力制限値を合計した総電力制限値の近くまで負荷に電力供給することが可能となる。よって、専用ＣＰＵ等を新たに開発しなくても、消費電力が比較的大きく高性能なＣＰＵ等の負荷をＰＣＩカードに搭載できる。
【００２０】
なお、消費電力が比較的大きく高性能な負荷として、ＣＰＵ、ＧＰＵ（Graphics  Processing  Unit）、ＤＬＵ（Deep  Learning  Unit）等のプロセッサが挙げられる。当該負荷は、プロセッサを含む大規模集積回路でもよいし、その他の種類の負荷でもよい。
【００２１】
次に、本実施形態に係るＰＣＩカードの構成について、図５，６を参照して説明する。図５は、電子機器の一例であるＰＣＩカードの構成例を示す回路ブロック図である。図６は、電子機器の一例であるＰＣＩカードの構成例を示す構造ブロック図である。図５，６には、ハイパワーカードスペックのＰＣＩカード３０が示されている。
【００２２】
図５，６に示すように、ＰＣＩカード１０は、ＣＰＵ３３と、ＣＰＵ３３用のＤＤＣ３１と、メモリ３５と、メモリ３５用のＤＤＣ３４と、システム制御回路等のその他の回路３６と、カードエッジ３８と、コネクタ３７と、結合回路４０とを備える。ＣＰＵ３３は、第１のデバイスの一例であり、メモリ３５は、第２のデバイスの一例であり、その他の回路３６は、第３のデバイスの一例である。
【００２３】
結合回路４０は、電力制限値が相違する複数の入力電力の各電圧を結合し、結合後の出力電圧（12Vout）を有する直流電力を出力ノード４９から負荷に供給する。結合回路４０は、電源回路の一例である。本実施形態に係る結合回路４０は、図５に示されるように、第１の入力ノード３８ａから入力される第１の入力電力W1の電圧（12Vce）と、第２の入力ノード３７ａから入力される第２の入力電力W2の電圧（12Vex）とを結合させる。
【００２４】
第１の入力ノード３８ａは、例えば、カードエッジ３８の第１の端子又は当該第１の端子に接続される第１の配線部である。第１の入力ノード３８ａには、第１の入力電力W1を供給するサーバ等の第１の電源が接続される。第１の入力電力W1は、例えば、第１の12V系の電源電圧（12Vce）を有する電源電力である。本実施形態では、第１の電源は、12Vce/5.5Amax/65Wmaxの電力供給能力を有する。つまり、第１の電源は、直流の12V系電圧を有する直流の第１の入力電力W1を供給し、第１の電源が供給可能な最大電流値（電流制限値）は、直流の5.5Aであり、第１の電源が供給可能な最大電力値（電力制限値）は、直流の65Wである。
【００２５】
第２の入力ノード３７ａは、例えば、コネクタ３７の第２の端子又は当該第２の端子に接続される第２の配線部である。コネクタ３７は、例えば、８つの端子ピンを有し、当該第２の端子は、８つの端子ピンのうちの一つである。第２の入力ノード３７ａには、第２の入力電力W2を供給する第２の電源が接続される。第２の入力電力W2は、例えば、第２の12V系の電源電圧（12Vex）を有する電源電力である。本実施形態では、第２の外部電源は、12Vex/18.75Amax/225Wmaxの電力供給能力を有する。つまり、第２の電源は、直流の12V系電圧を有する直流の第２の入力電力W2を供給し、第２の電源が供給可能な最大電流値（電流制限値）は、直流の18.75Aであり、第２の電源が供給可能な最大電力値（電力制限値）は、直流の225Wである。第２の入力電力W2の電力制限値は、第１の入力電力W1の電力制限値よりも高く設定されている（225Wmax＞65Wmax）。
【００２６】
第３の入力ノード３８ｂは、例えば、カードエッジ３８の第３の端子又は当該第３の端子に接続される第３の配線部である。第３の入力ノード３８ｂには、第３の入力電力W3を供給する第３の電源が接続される。第３の入力電力W3は、例えば、3.3V系の電源電圧（3.3Vce）を有する電源電力である。本実施形態では、第３の電源は、3.3Vce/3Amax/10Wmaxの電力供給能力を有する。つまり、第３の電源は、直流の3.3V系の電圧を有する直流の第３の入力電力W3を供給し、第３の電源が供給可能な最大電流値（電流制限値）は、直流の3Aであり、第３の電源が供給可能な最大電力値（電力制限値）は、直流の10Wである。
【００２７】
結合回路４０は、第１の入力電力W1の電圧（12Vce）と第２の入力電力W2の電圧（12Vex）とを結合させるため、電流の回り込みが発生しないように、第１のダイオード４１及び第２のダイオード４２が夫々直列に挿入される一対の電源ラインを備える。
【００２８】
第１のダイオード４１は、第１の整流素子の一例であり、第１の入力ノード３８ａ側から出力ノード４９側への方向が順方向となるように第１の電源ライン４３に直列に挿入されている。第２のダイオード４２は、第２の整流素子の一例であり、第２の入力ノード３７ａ側から出力ノード４９側への方向が順方向となるように第２の電源ライン４４に直列に挿入されている。第１のダイオード４１及び第２のダイオード４２は、いわゆるOR-ing  ダイオードを形成する。
【００２９】
第１の電源ライン４３は、第１の入力ノード３８ａと出力ノード４９との間に接続される電力供給経路であり、第２の電源ライン４４は、第２の入力ノード３７ａと出力ノード４９との間に接続される電力供給経路である。第１の電源ライン４３の出力側端部と第２の電源ライン４４の出力側端部は、出力ノード４９で接続され、第１の電源ライン４３に流れる電流と第２の電源ライン４４に流れる電流は、出力ノード４９で合流する。
【００３０】
また、結合回路４０は、第１のダイオード４１に並列に接続される第１のトランジスタ４５と、第２のダイオード４２に並列に接続される第２のトランジスタ４６と、第１のトランジスタ４５及び第２のトランジスタ４６を制御する制御回路５０とを備える。
【００３１】
第１のダイオード４１と第１のトランジスタ４５とが並列に接続される第１の並列回路は、第１の整流回路の一例である。第１の並列回路は、第１の入力ノード３８ａ側から出力ノード４９側への方向が順方向となるように第１の電源ライン４３に直列に挿入されている。一方、第２のダイオード４２と第２のトランジスタ４６とが並列に接続される第２の並列回路は、第２の整流回路の一例である。第２の並列回路は、第２の入力ノード３７ａ側から出力ノード４９側への方向が順方向となるように第２の電源ライン４４に直列に挿入されている。
【００３２】
第１のトランジスタ４５は、第１のスイッチング素子の一例であり、第２のトランジスタ４６は、第２のスイッチング素子の一例である。第１のトランジスタ４５及び第２のトランジスタ４６は、例えば、ＦＥＴ（Field  Effect  Transistor）である。第１のダイオード４１に並列に接続される第１のトランジスタ４５と、第２のダイオード４２に並列に接続される第２のトランジスタ４６とは、いわゆるOR-ing  ＦＥＴを形成する。
【００３３】
本実施形態では、第１のトランジスタ４５及び第２のトランジスタ４６は、いずれも、ＮチャネルのＭＯＳ（Metal  Oxide  Semiconductor）型のＦＥＴである。第１のトランジスタ４５は、第１のダイオード４１のアノードに接続されるソースと、第１のダイオード４１のカソードに接続されるドレインと、制御回路５０に接続されるゲートとを有する。第２のトランジスタ４６は、第２のダイオード４２のアノードに接続されるソースと、第２のダイオード４２のカソードに接続されるドレインと、制御回路５０に接続されるゲートとを有する。
【００３４】
なお、第１のトランジスタ４５及び第２のトランジスタ４６は、いずれも、ＦＥＴに限られず、バイポーラトランジスタ等の他の種類のスイッチング素子でもよい。
【００３５】
制御回路５０は、第１のトランジスタ４５及び第２のトランジスタ４６のそれぞれに電流を迂回させることによって、第１のダイオード４１と第２のダイオード４２で生ずる電圧降下を低減し、電力損失を低下させる。また、制御回路５０は、第１のトランジスタ４５の両端に逆電圧が印加されたことが検出された場合、第１のトランジスタ４５をオフにし、第２のトランジスタ４６の両端に逆電圧が印加されたことが検出された場合、第２のトランジスタ４６をオフにする。制御回路５０は、このような逆流防止制御を行うこと（つまり、逆電圧の印加が検出されたトランジスタをオフにすること）により、電流の回り込みを防止できる。逆電圧は、ソース電圧がドレイン電圧よりも低い状態を表す。
【００３６】
また、制御回路５０は、第１のトランジスタ４５及び第２のトランジスタ４６を飽和領域又は飽和領域よりも浅い能動領域で使用する。制御回路５０は、第１のトランジスタ４５及び第２のトランジスタ４６のそれぞれのドレイン電圧が互いに等しくなるように、それぞれのトランジスタのソース‐ドレイン間の電圧降下量を能動領域又は飽和領域で制御する。第１のトランジスタ４５のドレイン電圧（Vo#0）は、第１の整流回路に対して出力ノード４９側の電圧であり、第２のトランジスタ４６のドレイン電圧（Vo#1）は、第２の整流回路に対して出力ノード４９側の電圧である。結合回路４０は、互いに等しくなるように制御されたVo#0とVo#1を、それぞれ、抵抗（第１の抵抗４７と第２の抵抗４８）を介して結合する。
【００３７】
第１の抵抗４７は、第１の整流回路（第１のトランジスタ４５及び第１のダイオード４１）と出力ノード４９との間で第１の電源ライン４３に直列に挿入されている。第２の抵抗４８は、第２の整流回路（第２のトランジスタ４６及び第２のダイオード４２）と出力ノード４９との間で第２の電源ライン４４に直列に挿入されている。
【００３８】
結合回路４０は、互いに等しくなるように制御されたVo#0とVo#1をそれぞれ抵抗（第１の抵抗４７と第２の抵抗４８）を介して結合することで、各抵抗の抵抗値の比率に応じて、各抵抗に流れる電流の電流値の比率を常に一定にできる。すなわち、Vo#0とVo#1とが同じ電圧値に制御されている場合、第１の抵抗４７と第２の抵抗４８の抵抗値をともに1mΩとすると、第１の抵抗４７と第２の抵抗４８にそれぞれ流れる電流の電流値は同じになる。また、抵抗４７，４８のそれぞれには、抵抗４７，４８のそれぞれの抵抗値の逆数の比率で電流を流すことができる。例えば、12Vceと12Vexの定格最大電流は、それぞれ5.5A、18.75Aとなっているので、抵抗４７，４８のそれぞれの抵抗値を3.4mΩ、1mΩとすると、抵抗４７，４８には、1対3.4の比率で電流をそれぞれ流すことができる。このように、第１の抵抗４７の抵抗値は、第２の抵抗４８の抵抗値よりも大きく設定される。
【００３９】
ただし、このままでは、12Vceと12Vexとの間には、上掲の表のように、最大1.92Vの電圧差があるので、二つの問題がある。
【００４０】
一つ目の問題は、トランジスタでの電圧降下量（トランジスタの両端電圧）が、並列に接続されるダイオードの順方向電圧（例えば、0.6V）以上になると、当該ダイオードがオンしてしまい、当該トランジスタのソース‐ドレイン間の電圧の制御ができなくなる。
【００４１】
二つ目の問題は、トランジスタのソース‐ドレイン間の電圧の制御ができても、12Vexが12Vceに比べて電圧値が高い状態（最大1.92V）では、第２のトランジスタ４６の損失Pの最大値は、36W（=1.92V×18.75A）となり、実用領域を超えてしまう。
【００４２】
そこで、このような二つの問題を解決するため、結合回路４０は、電力制限値が小さい方の第１の入力電力W1を昇降圧する昇降圧ＤＤＣ７０と、昇降圧ＤＤＣ７０の出力電圧を調整する調整回路９０とを備える。
【００４３】
昇降圧ＤＤＣ７０は、コンバータの一例であり、電力制限値が小さい方の第１の入力電力W1が入力される第１の電源ライン４３に直列に挿入されている。一方、調整回路９０は、第２の入力ノード３７ａから入力される入力電圧Vi#1（つまり、12Vex）の電圧値よりも若干高い電圧値に、昇降圧ＤＤＣ７０の出力電圧Vi#0を調整する。調整回路９０は、入力電圧Vi#1をモニタし、Vi#1よりも若干（例えば100mV）高い電圧値にVi#0を制御する。調整回路９０は、入力電圧Vi#1の大きさに応じて、昇降圧ＤＤＣ７０を昇圧動作させたり降圧動作させたりする。
【００４４】
したがって、Vi#0とVi#1との間の電圧差を微小な100mV程度に抑制できるので（Vi#0=Vi#1+100mV）、第２のトランジスタ４６はほぼ飽和領域での動作となり、その結果、第２のトランジスタ４６の損失を大幅に減らすことができる。例えば、第２のトランジスタ４６の飽和領域での両端電圧を10mVとすると、第２のトランジスタ４６の損失の最大値を、0.2W（=10mV×18.75Amax）に抑えることができる。一方、第１のトランジスタ４５の損失の最大値は、0.55W（=100mV×5.5Amax）と非常に少なくすることが可能となる。
【００４５】
制御回路５０は、一対のトランジスタ４５，４６に流れる電流のバランスを制御する。制御回路５０は、電圧の低い側（Vi#1）に配置される第２のトランジスタ４６をほぼ飽和領域で制御することで、第２のトランジスタ４６で生じる電圧降下を少なくする制御を行う。その一方で、制御回路５０は、電圧の高い側（Vi#0）に配置される第１のトランジスタ４５を比較的浅い能動領域で制御することで、第１のトランジスタ４５で生じる電圧降下を増やす制御を行う。制御回路５０は、このような電流バランス制御を行うことにより、Vo#0=Vo#1の関係を維持させる。電流制限値及び電力制限値の大きいVi#1側はVi#0側よりも常に低く制御されていることにより、第２のトランジスタ４６は常にほぼ飽和領域で動作する。そのため、第２のトランジスタ４６に流れる電流が多いにもかかわらず、第２のトランジスタ４６での損失を非常に少なくできる。
【００４６】
したがって、昇降圧ＤＤＣ７０に周知の構成を採用しても昇降圧ＤＤＣ７０の損失の最大値は3W（=65Wmax-62Wmax）程度に抑えられるので、結合回路４０の総損失を十分に抑制できる。つまり、結合回路４０は、複数の12V系の外部電源の各々の電力制限値を合計した総電力制限値290W（=225Wmax+65Wmax）の近くの電力（図５には、285Wと記載）まで、出力ノード４９から負荷に供給する電力を引き上げできる。
【００４７】
ＰＣＩカード１０は、結合回路４０の出力ノード４９から供給される電力に基づいて動作する負荷を有する。図５には、当該負荷として、ＤＤＣ３１、ＣＰＵ３３、ＤＤＣ３４及びメモリ３５が例示されている。ＤＤＣ３１は、第１の降圧コンバータの一例であり、出力ノード４９から供給される電力を降圧する。例えば、ＤＤＣ３１は、出力ノード４９から出力される12Vの出力電圧を1Vに降圧変換する。ＣＰＵ３３は、プロセッサの一例であり、ＤＤＣ３１により降圧された電力が供給される。ＤＤＣ３４は、第２のコンバータの一例であり、出力ノード４９から供給される電力を降圧する。例えば、ＤＤＣ３４は、出力ノード４９から出力される12Vの出力電圧を1.2Vに降圧変換する。メモリ３５は、ＤＤＣ３４により降圧された電力が供給される。
【００４８】
よって、例えば図１の構成では、191W程度のＣＰＵまでしか実装できなかったが、図５の構成によれば、例えば、約30Wアップの220W程度のＣＰＵ３３等の負荷を実装できる。
【００４９】
図７は、図５，６に示す結合回路４０内の各構成の具体例を示す回路ブロック図である。
【００５０】
昇降圧ＤＤＣ７０は、スイッチング素子７１〜７４及びインダクタ７５を含むＨブリッジ回路と、Ｈブリッジ回路の電圧変換動作を制御するＰＷＭ（Pulse  Width  Modulation）制御部７６とを備える。さらに、昇降圧ＤＤＣ７０は、ＰＷＭ制御部７６を制御するオペアンプ７７と、電圧源７８と、抵抗７９，８０とを備える。
【００５１】
昇降圧ＤＤＣ７０は、12Vceの電圧値が基準電圧値12Vよりも高い場合は降圧動作を行い、低い場合は昇圧動作を行うことで、出力電圧Vi#0を基準電圧値12Vに一定に制御する。基準電圧値12Vは、電圧源７８の電圧値V78で決まる。
【００５２】
電圧値V78を2.0V、抵抗７９の抵抗値R79を50kΩ、抵抗８０の抵抗値R80を10kΩとすると、出力電圧Vi#0の電圧値は、
Vi#0  =  (V78  /  R80)  ×  (R79  +  R80)
=  (2.0  /  10k)×  (50k  +  10k)
=12.0V
のように制御される。
【００５３】
昇降圧ＤＤＣ７０の出力電圧Vi#0を調整する調整回路９０は、オペアンプ９６と、抵抗９１〜９５，９７，９８と、キャパシタ９９とを備える。
【００５４】
調整回路９０は、ＰＣＩカード３０のコネクタ３７を経由して入力される12Vex(Vi#1)を基準電圧として、出力電圧Vi#0をVi#1よりも約100mV高い出力電圧に設定する（Vi#0  =  Vi#1  +  100mV）。オペアンプ９６は、出力電圧Vi#0をVi#1よりも約100mV高い出力電圧に設定する調整信号FBを生成する。
【００５５】
すなわち、調整回路９０は、オペアンプ９６の非反転入力端子の電圧V95と反転入力端子の電圧V93とが同じ電圧になるように、昇降圧ＤＤＣ７０の出力電圧Vi#0を制御する。オペアンプ９６の反転入力端子の電圧V93は、Vi#1の値によって変化する。Vi#1を12V、抵抗９１の抵抗値R91を50kΩ、抵抗９３の抵抗値R93を10kΩとすると、電圧V93の電圧値は、
V93  =  (Vi#1  ×  R93)  /  (R91  +  R93)
=  (12  ×  10k)  /  (50k  +  10k)
=  2.0V
となる。
【００５６】
一方、オペアンプ９６の非反転入力端子の電圧V95および昇降圧ＤＤＣ７０の出力電圧Vi#0は、それぞれ、
V95  =  V93  
=  2.0V
Vi#0  =  (V95  /  R95)  ×  (R92  +  R94  +  R95)
=  (2.0  /  10k)  ×  (50k  +  500  +  10k)  
=  12.1V
となる。
【００５７】
したがって、昇降圧ＤＤＣ７０の出力電圧Vi#0は、常にVi#1より100mV高い出力電圧値に制御される。
【００５８】
なお、抵抗９７、キャパシタ９９及び抵抗９８は、昇降圧ＤＤＣ７０の出力電圧Vi#0を安定制御させるためのゲイン位相調整回路である。
【００５９】
一対のトランジスタ４５，４６に流す電流のバランスを制御する制御回路５０は、オペアンプ５１〜５４、電圧源５５，５６、抵抗５７，５８，６３及びダイオード５９〜６２を有する。制御回路５０は、主に、二つの機能を持っている。
【００６０】
一つ目の機能は、OR-FET機能（逆流防止機能）である。一対のダイオード４１，４２は、OR-ingダイオードである。また、第１のダイオード４１には、第１のトランジスタ４５が並列に接続され、第２のダイオード４２には，第２のトランジスタ４６が並列に接続されている。一対のトランジスタ４５，４６のそれぞれのソース‐ドレイン間の電圧は、オペアンプ５３，５４によりモニタされる。第１のトランジスタ４５のソース端子がそのドレイン端子に比べて大きい場合、第１のトランジスタ４５のゲートはオペアンプ５３によりハイレベルになるので、第１のトランジスタ４５はオンとなる。一方、第１のトランジスタ４５のソース端子がそのドレイン端子に比べて小さい場合、第１のトランジスタ４５のゲートはオペアンプ５３によりローレベルになるので、第１のトランジスタ４５はオフとなる。すなわち、電圧降下を低減したOR-ダイオード動作となっている。
【００６１】
二つ目の機能は、一対のトランジスタ４５，４６のうちの少なくとも一方をシリーズレギュレータとして動作させ、ソース‐ドレイン間の降下電圧を制御し、Vo#0とVo#1の電圧を等しくする機能である。Vrefは、この機能の基準電圧であり、抵抗６３及び理想ダイオード６１，６２を使って生成される。すなわち、Vi#0とVi#1のうち低い方の電圧が基準電圧Vrefとなる。ダイオード６１，６２のそれぞれのアノードは、抵抗６３を介して一定電圧Ｖｃｃに接続され、ダイオード６１のカソードは、第１のダイオード４１のアノードに接続され、ダイオード６２のカソードは、第２のダイオード４２のアノードに接続されている。ダイオード６１，６２のそれぞれのアノードは、電圧元５５，５６の正側に接続される。電圧源５５の電圧V55と電圧源５６の電圧V56は、一対のトランジスタ４５，４６の飽和電圧よりも僅かに高い値とし、ここでは10mVとしている。オペアンプ５１，５２は、それぞれ、Vo#0とVo#1を電圧フィードバックし、一対のトランジスタ４５，４６のゲート電圧を調整する。
【００６２】
ここで、Vi#1が12.0VにVi#0が12.1Vの場合の動作について説明する。Vrefは、Vi#0とVi#1のうち低い方の電圧12.0Vとなる。オペアンプ５２の非反転入力端子の電圧は12.0Vから電圧源５６の電圧V56の分だけ低い11.99Vになる。よって、Vo#1は、
Vo#1  =  Vi#1  -  V56  =  12.0V  -  10mV  =  11.99V
のように制御される。
【００６３】
同様に、Vo#0もVref  -  V55で制御され、Vo#0  =  Vo#1  =  11.99Vとなる。
【００６４】
したがって、第１のトランジスタ４５のソース‐ドレイン間の電圧降下量は、
Vi#0  -  V0#0  =  12.1V  -  11.99V  =  0.11V
となる。
【００６５】
そして、最終的に、互いに等しく制御されたVo#0とVo#1に、それぞれ抵抗４７，４８が接続されることで、出力電圧（12Vout）が生成される。すなわち、第１の抵抗４７と第２の抵抗４８の抵抗値比率で、各抵抗に流れる電流のバランスがとれることになる。この具体例では、3.4mΩと1mΩとしているため、二つの12V系の外部電源から供給される最大電流の5.5A対18.7Aの比率で電流バランスが保たれた状態で、出力ノード４９から負荷に電力を供給できる。
【００６６】
以上のように、本実施形態では、電流供給能力の小さい方の12Vce側に昇降圧型ＤＤＣを設け、電流供給能力の低い方のVi#0を高い側のVi#1より100mV程度高い電圧に設定する。そして、電流供給能力の高い方のVi#1側のトランジスタの電圧降下を飽和電圧に近い状態で動かし、Vi#0側のトランジスタの電圧降下を大きくとる。
【００６７】
これにより、各部の損失は、例えば、
第１のトランジスタ４５の損失：0.605W(=110mV×5.5A)
第１の抵抗４７の損失：0.1W(=5.5A×5.5A×3.4mΩ)
第２のトランジスタ４６の損失：0.2W(=10mV×18.75A)
第２の抵抗４８の損失：0.4W(=18.75A×18.75A×1mΩ)
昇降圧ＤＤＣ７０の損失：3W(=65W-62W)
結合回路４０の内部損失：4.305W(=0.605W+0.1W+0.2W+0.4W+3W)
となる。
【００６８】
したがって、
結合回路４０の効率は、
効率  ＝  （総入力電力−内部損失）／総入力電力
=  (225W  +  66W  -  4.305W)  /  (225W  +  66W)  =  98.52%
となり、高効率の結合回路の提供が可能となる。
【００６９】
以上、電源回路及び電子機器を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００７０】
例えば、電子機器の一例として、上述の実施形態では、ＰＣＩカードを挙げているが、電子機器は、ＰＣＩカードに限られず、他の種類の電子機器でもよい。電子機器の具体例として、ＩＣＴ（Information  and  Communication  Technology）機器や車載機器などが挙げられる。より具体的な例として、通信用基地局、サーバ、マザーボード、パーソナルコンピュータ、携帯端末装置などが挙げられる。
【００７１】
また、結合回路４０に入力される複数の入力電力は、上述の実施形態では、互いに同じ12V系の電力であるが、互いに異なる電圧系の電力でもよい。
【００７２】
また、第１の電源ラインと第２の電源ラインのそれぞれに直列に挿入される素子は、ダイオードに限られず、サイリスタ等の他の整流素子でもよい。
【００７３】
また、第１の整流回路は、第１の電源ラインに直列に挿入されており、ボディダイオードを持つ第１のスイッチング素子を有するものでもよい。同様に、第２の整流回路は、第２の電源ラインに直列に挿入されており、ボディダイオードを持つ第２のスイッチング素子を有するものでもよい。つまり、スイッチング素子に並列に接続されるダイオードは、当該スイッチング素子が持つボディダイオード（寄生ダイオード）でもよい。ボディダイオードを持つスイッチング素子の具体例として、ＭＯＳ型のＦＥＴが挙げられる。
【００７４】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の入力電力が入力される第１の入力ノードと、出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電源回路。
（付記２）
前記第１の整流回路は、前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流素子と、前記第１の整流素子に並列に接続される第１のスイッチング素子とを有し、
前記第２の整流回路は、前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流素子と、前記第２の整流素子に並列に接続される第２のスイッチング素子とを有し、
前記制御回路は、前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する、付記１に記載の電源回路。
（付記３）
前記第１の整流回路は、前記第１の電源ラインに直列に挿入されており、ボディダイオードを持つ第１のスイッチング素子を有し、
前記第２の整流回路は、前記第２の電源ラインに直列に挿入されており、ボディダイオードを持つ第２のスイッチング素子とを有し、
前記制御回路は、前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する、付記１に記載の電源回路。
（付記４）
前記制御回路は、前記第１のスイッチング素子を能動領域で制御し、前記第２のスイッチング素子を該能動領域よりも飽和に近い能動領域で制御する、付記２又は３に記載の電源回路。
（付記５）
前記第１の整流回路と前記出力ノードとの間で前記第１の電源ラインに直列に挿入される第１の抵抗と、
前記第２の整流回路と前記出力ノードとの間で前記第２の電源ラインに直列に挿入される第２の抵抗とを備え、
前記第１の抵抗の抵抗値は、前記第２の抵抗の抵抗値よりも大きい、付記１から４のいずれか一項に記載の電源回路。
（付記６）
電源回路と、
前記電源回路の出力ノードから供給される電力に基づいて動作する負荷とを有し、
前記電源回路は、
第１の入力電力が入力される第１の入力ノードと、出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力される第２の入力ノードと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記第１の入力ノードから入力される前記第１の入力電力を昇降圧するコンバータと、
前記第２の入力ノードから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、電子機器。
（付記７）
前記負荷は、
前記出力ノードから供給される電力を降圧する第１の降圧コンバータと、
前記第１の降圧コンバータにより降圧された電力が供給される第１のデバイスと、
前記出力ノードから供給される電力を降圧する第２の降圧コンバータと、
前記第２の降圧コンバータにより降圧された電力が供給される第２のデバイスとを含む、
付記６に記載の電子機器。
（付記８）
前記第１のデバイスは、プロセッサを含み、
前記第２のデバイスは、メモリを含む、
付記７に記載の電子機器。
（付記９）
電源回路と、
前記電源回路の出力ノードから供給される電力に基づいて動作する負荷とを有し、
前記電源回路は、
第１の入力電力が入力されるカードエッジと、前記出力ノードとの間に接続される第１の電源ラインと、
電力制限値が前記第１の入力電力よりも高い第２の入力電力が入力されるコネクタと、前記出力ノードとの間に接続される第２の電源ラインと、
前記第１の電源ラインに直列に挿入されており、前記カードエッジから入力される前記第１の入力電力を昇降圧するコンバータと、
前記コネクタから入力される前記第２の入力電力の電圧値よりも高い電圧値に前記コンバータの出力電圧を調整する調整回路と、
前記コンバータ側から前記出力ノード側への方向が順方向となるように前記第１の電源ラインに直列に挿入される第１の整流回路と、
前記第２の入力ノード側から前記出力ノード側への方向が順方向となるように前記第２の電源ラインに直列に挿入される第２の整流回路と、
前記第１の整流回路に対して前記出力ノード側の電圧と前記第２の整流回路に対して前記出力ノード側の電圧とが等しくなるように制御する制御回路とを備える、ＰＣＩカード。
（付記１０）
前記負荷は、
前記出力ノードから供給される電力を降圧する第１の降圧コンバータと、
前記第１の降圧コンバータにより降圧された電力が供給されるプロセッサと、
前記出力ノードから供給される電力を降圧する第２の降圧コンバータと、
前記第２の降圧コンバータにより降圧された電力が供給されるメモリとを含む、
付記９に記載のＰＣＩカード。
【符号の説明】
【００７５】
１０，２０，３０  ＰＣＩカード
１７，３７  コネクタ
１８，３８  カードエッジ
３７ａ  第２の入力ノード
３８ａ  第１の入力ノード
４０  結合回路
４１  第１のダイオード
４２  第２のダイオード
４３  第１の電源ライン
４４  第２の電源ライン
４５  第１のトランジスタ
４６  第２のトランジスタ
４７  第１の抵抗
４８  第２の抵抗
４９  出力ノード
５０  制御回路
７０  昇降圧ＤＤＣ
９０  調整回路
【図１】
2019208327.tif 000004
【図２】
2019208327.tif 000005
【図３】
2019208327.tif 000006
【図４】
2019208327.tif 000007
【図５】
2019208327.tif 000008
【図６】
2019208327.tif 000009
【図７】
2019208327.tif 000010