(57)【要約】【課題】キャリア同期システムに適用される小規模データの伝送路において、無駄なオーバーヘッドの低減と同期精度の向上を図る。【解決手段】マスタであるユニット１のマスタ回路は、第一キャリア同期信号に同期して、同期コードとスレーブ側のインバータユニットであるユニット２のスレーブ回路が当該同期コードの受信の予測遅れ時間とキャリア周期指令を含むシリアルデータを生成する。ユニット２は、このシリアルデータを受信完了した時刻に生成した第一受信タイミング信号，キャリア周期指令及び予測遅れ時間に基づく第二キャリア同期信号と当該第一受信タイミング信号との第二差分時間と同期コードとを含むシリアルデータを出力する。ユニット１のマスタ回路は、このシリアルデータの受信完了の時刻に生成させた第二受信タイミング信号と第一キャリア同期信号との時間差に基づく第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
少なくとも二つ以上のインバータユニットを有するインバータシステムの同期制御方法であって、
マスタである一方のインバータユニットのマスタ回路は、
第一キャリア同期信号に同期して、同期タイミングを示す同期コードとスレーブである他方のインバータユニットのスレーブ回路が当該同期コードを受信して検出するまでの予測遅れ時間とキャリア周期指令とを含むシリアルデータを当該他方のインバータユニットのスレーブ回路に送信し、
前記他方のインバータユニットのスレーブ回路は、
前記シリアルデータの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第一受信タイミング信号を生成し、
次いで、この第一受信タイミング信号と前記キャリア周期指令と前記予測遅れ時間に基づき第二キャリア同期信号を生成し、
前記第一受信タイミング信号と前記第二キャリア同期信号のタイミングの時間差に基づく第二差分時間を計測し、
次いで、前記第二キャリア同期信号に同期して、前記同期コードと前記第二差分時間を含むシリアルデータを返信データとして前記一方のインバータユニットのマスタ回路に送信し、
前記一方のインバータユニットのマスタ回路は、
前記返信データの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第二受信タイミング信号を生成し、
次いで、この第二受信タイミング信号と前記第一キャリア同期信号との時間差に基づく第一差分時間を計測し、この第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正し、
前記一方のインバータユニットのキャリア発生用比較器は、
前記第一キャリア同期信号に同期した第一キャリア信号に基づきパルス幅変調を行い、
前記他方のインバータユニットのキャリア発生用比較器は、
前記第二キャリア同期信号に同期した第二キャリア信号に基づきパルス幅変調を行うこと
を特徴とするインバータシステムの同期制御方法。
【請求項２】
前記他方のインバータユニットのスレーブ回路は、前記第二差分時間と前記予測遅れ時間とを一致させる同期制御を行い、
前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間とを一致させる同期制御を行うこと
を特徴とする請求項１に記載のインバータシステムの同期制御方法。
【請求項３】
前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間を一致させる同期制御と、前記第二差分時間と前記予測遅れ時間を一致させる同期制御とを行い、第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正することと前記返信データ内に格納することの代わりに、前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値を、前記返信データ内に格納し、
前記他方のインバータユニットのスレーブ回路は、前記第一受信タイミング信号と前記キャリア周期指令と前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値とに基づいて前記第二キャリア同期信号を生成すること
を特徴とする請求項１に記載のインバータシステムの同期制御方法。
【請求項４】
前記一方のインバータユニットのマスタ回路は、基準クロックを分周する第一分周回路を有し、この第一分周回路の出力信号に基づき、前記第一キャリア同期信号と前記第一キャリア信号を生成し、
前記他方のインバータユニットのスレーブ回路は、基準クロックを分周する第二分周回路を有し、この第二分周回路の出力信号に基づき、前記第二キャリア同期信号と前記第二キャリア信号とを生成すること
を特徴とする請求項１から３のいずれか１項に記載のインバータシステムの同期制御方法。
【請求項５】
請求項１から４のいずれか１項に記載の一方のインバータユニットと他方のインバータユニットとを並列接続したインバータシステム。
【請求項６】
マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、
前記マスタとして機能する請求項１から４のいずれか１項に記載のインバータユニットのマスタ回路を有する第一のユニットと、
前記スレーブとして機能する請求項１から４のいずれか１項に記載のインバータユニットのスレーブ回路を有する第二のユニットと
を備え、
前記第二のユニットの数は二つ以上であり、
前記第一のユニットは前記第二のユニットの数に対応して前記マスタ回路を並列に備えたこと
を特徴とするインバータシステム。
【請求項７】
マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、
前記マスタとして機能する請求項１から４のいずれか１項に記載のインバータユニットのマスタ回路を有する第一のユニットと、
この第一のユニットのマスタ回路と直列に接続されてスレーブとして機能する請求項１から４のいずれか１項に記載のスレーブ回路とこのスレーブ回路と直列に接続されてマスタとして機能する請求項１から４のいずれか１項に記載のマスタ回路とを有する第二のユニットと、
この第二のユニットのマスタ回路と直列に接続されてスレーブとして機能する請求項１から４のいずれか１項に記載のスレーブ回路を有する第三のユニットと
を少なくとも有すること
を特徴とするインバータシステム。
【請求項８】
前記第二のユニットは複数直列に接続されたことを特徴とする請求項７に記載のインバータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調を用いたインバータの複数台連系運転、特に、シリアル伝送路を用いて共通な同期タイミングの確立を図る技術に関する。
【背景技術】
【０００２】
２台のマスタ／スレーブ間において，シリアル通信を用いて同期を実現する方式（高精度時間プロトコル）としては「IEEE1588:2008」が知られている。この同期方式は、個別に基準タイマを有し、それぞれ伝送時刻と受信時刻を計測し、さらに、その時刻情報を通信により相互に伝送し合うことにより計測を行う。双方向の伝送路の遅延時間は等しいと仮定し、シリアル伝送路の遅延時間を計算して補正することにより、お互いの同期タイミングを正確に一致させている（特許文献１）。
【０００３】
さらに、多数台機器における同期方法としては、EtherCAT（登録商標）などが知られている。これは、マスタからシリアル通信データの送信を開始して複数台のスレーブを順に伝送させ、末端のスレーブにてそれを折り返し、また複数台のスレーブを経由してマスタまで返送する。そして、各スレーブ間の双方向（送信と受信）通信の時刻を計測して、順にその時刻情報を伝送し合うことにより、多数台間の同期タイミングを合わせる。
【０００４】
一般的なシリアル通信であるRS-232Cなどにおいては、非同期通信と調歩同期検出などの技術が使用されている。
【０００５】
近年では、USB3やPCI-Expreeなどの伝送方法として、8B10B符号化やクロックデータリカバリ（CDR）回路が使用されるようになっている。
【０００６】
8B10B符号は8bitデータ（1byte）を10bitのデータに変換してシリアルデータとして伝送するものである。2bit分だけ増えた冗長性を利用して、バイトデータ(２５６種類）と１０個程度の特殊コードを伝送する。10bitデータを適切に選択して、バイトデータに関しては“１”または“０”の連続回数は4bitまでのものを選定している。
【０００７】
これにより、10bitデータの中に必ず数回の状態変化が含まれるので、シリアルデータから伝送クロックの 復元（クロックリカバリ）も可能になる。伝送信号の周波数［bps］はお互いに分かっているので、データ変化時刻を同期基準とするPLL制御などを適用してサンプル時刻（PLLの位相に相当）を調整すると、サンプルタイミングを生成できる。
【０００８】
調歩同期検出などは、スタートbitのエッジに基づきサンプルタイミングを決めるので、大きなジッタやノイズなどが混入すると誤ったパケットデータを受信することがある。
【０００９】
これに対して、連続した伝送信号からPLL制御によってサンプルタイミングを生成すると、多数bitのタイミング情報を統計的に処理しているので、ジッタの影響を受けにくく、また単発なノイズが発生してもそのデータが異常になるだけであり、次の受信データのサンプルには影響を与えない。
【００１０】
つまり、同期タイミングの観点からは、ジッタが存在する伝送路であっても、統計処理した正確な時刻検出が可能になるという特長があるし、ノイズの影響を引きずらないので、伝送異常後の再同期への復帰も高速に行える。
【００１１】
特殊コードについても“１”またば“０”が5bit連続するコードに関しては、特殊コード（K28.5,com）のみに限定することができる。そして、非同期通信（休止期間をはさんで間欠的にデータを送信）ではなく、サイクリック通信（常にデータを送信）とし，連続した送信データを等間隔なブロックに区切り，その間にCOMコードを挿入する。こうすると、“１”または“０”が5bit連続するコードを検出すればCOMコードを確実に分離でき、非同期通信のスタートビットやストップビットの代わりになるだけでなく、周期が一定であることから、ノイズによってCOMを誤検出しても発生時刻の整合性を利用して簡単に異常であると識別できる。これにより、10bit単位のコードの区切りやブロックデータの区切りを識別することができるので、連続したシリアルデータを区切ることによりデータの復元（データリカバリ）が行える。
【００１２】
以上のようなシリアルデータに埋め込まれた情報を利用してサンプルタイミングやデータ分離を行う方式は「クロックデータリカバリ（CDR）」と称されており、既に多くの研究や実用化が行われている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２９５６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
「IEEE1588:2008」や「EtherCAT」などは、Ethernet（登録商標）というネットワーク技術の100BASE-TXなどの高速な通信規格を採用しており、これには次の問題がある。100Mbpsの通信速度を実現するためには、ＰＨＹ（通信系回路の物理階層)などの専用回路が必要である。また、通信プロトコルもEthernetに準拠しているので、バケット構成が複雑でパケット単位の送信データ量も多いため、小規模かつデータ量の少ない伝送を行うシステムに対しては、有効に利用しきれない無駄なオーバーヘッドが大きい。
【００１５】
本発明は、以上の事情に鑑み、キャリア同期システムに適用される小規模データの伝送路において、無駄なオーバーヘッドの低減と同期精度の向上を図ることを課題とする。
【課題を解決するための手段】
【００１６】
そこで、本発明の一態様は、少なくとも二つ以上のインバータユニットを有するインバータシステムの同期制御方法であって、
マスタである一方のインバータユニットのマスタ回路は、第一キャリア同期信号に同期して、同期タイミングを示す同期コードとスレーブである他方のインバータユニットのスレーブ回路が当該同期コードを受信して検出するまでの予測遅れ時間とキャリア周期指令とを含むシリアルデータを当該他方のインバータユニットのスレーブ回路に送信し、
前記他方のインバータユニットのスレーブ回路は、前記シリアルデータの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第一受信タイミング信号を生成し、次いで、この第一受信タイミング信号と前記キャリア周期指令と前記予測遅れ時間に基づき第二キャリア同期信号を生成し、前記第一受信タイミング信号と前記第二キャリア同期信号のタイミングの時間差に基づく第二差分時間を計測し、次いで、前記第二キャリア同期信号に同期して、前記同期コードと前記第二差分時間を含むシリアルデータを返信データとして前記一方のインバータユニットのマスタ回路に送信し、
前記一方のインバータユニットのマスタ回路は、前記返信データの同期コードを正常に受信完了した時刻若しくはこれを含むブロックデータ全体が受信完了した時刻に、当該同期コードの第二受信タイミング信号を生成し、次いで、この第二受信タイミング信号と前記第一キャリア同期信号との時間差に基づく第一差分時間を計測し、この第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正し、
前記一方のインバータユニットのキャリア発生用比較器は、前記第一キャリア同期信号に同期した第一キャリア信号に基づきパルス幅変調を行い、
前記他方のインバータユニットのキャリア発生用比較器は、前記第二キャリア同期信号に同期した第二キャリア信号に基づきパルス幅変調を行う。
【００１７】
本発明の一態様は、前記他方のインバータユニットのスレーブ回路は、前記第二差分時間と前記予測遅れ時間とを一致させる同期制御を行い、前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間とを一致させる同期制御を行う。
【００１８】
本発明の一態様は、前記一方のインバータユニットのマスタ回路は、前記第一差分時間と前記第二差分時間を一致させる同期制御と、前記第二差分時間と前記予測遅れ時間を一致させる同期制御とを行い、第一差分時間と前記第二差分時間とに基づき前記予測遅れ時間を補正することと前記返信データ内に格納することの代わりに、前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値を、前記返信データ内に格納し、前記他方のインバータユニットのスレーブ回路は、前記第一受信タイミング信号と前記キャリア周期指令と前記第二差分時間と前記予測遅れ時間を一致させる同期制御の出力信号の値とに基づいて前記第二キャリア同期信号を生成する。
【００１９】
本発明の一態様は、前記一方のインバータユニットのマスタ回路は、基準クロックを分周する第一分周回路を有し、この第一分周回路の出力信号に基づき、前記第一キャリア同期信号と前記第一キャリア信号を生成し、前記他方のインバータユニットのスレーブ回路は、基準クロックを分周する第二分周回路を有し、この第二分周回路の出力信号に基づき、前記第二キャリア同期信号と前記第二キャリア信号とを生成する。
【００２０】
本発明の一態様は、上記の一方のインバータユニットと他方のインバータユニットとを並列接続したインバータシステムである。
【００２１】
本発明の一態様は、マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、前記マスタとして機能する上記のインバータユニットのマスタ回路を有する第一のユニットと、前記スレーブとして機能する上記のインバータユニットのスレーブ回路を有する第二のユニットとを備え、前記第二のユニットの数は二つ以上であり、前記第一のユニットは前記第二のユニットの数に対応して前記マスタ回路を並列に備える。
【００２２】
本発明の一態様は、マスタまたはスレーブとして機能するインバータユニットを複数有するインバータシステムであって、前記マスタとして機能する上記のインバータユニットマスタ回路を有する第一のユニットと、この第一のユニットのマスタ回路と直列に接続されてスレーブとして機能する上記のスレーブ回路とこのスレーブ回路と直列に接続されてマスタとして機能する上記のマスタ回路とを有する第二のユニットと、この第二のユニットのマスタ回路と直列に接続されてスレーブとして機能する上記のスレーブ回路を有する第三のユニットとを少なくとも有する。
【００２３】
本発明の一態様は、前記インバータシステムにおいて、前記第二のユニットは複数直列に接続されている。
【発明の効果】
【００２４】
以上の本発明によれば、キャリア同期システムに適用される小規模データの伝送路において、無駄なオーバーヘッドの低減と同期精度の向上を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明のインバータシステムの適用例。
【図２】本発明のインバータシステムの適用例。
【図３】本発明のインバータシステムの適用例。
【図４】本発明のパルス幅変調に関する各種の信号を説明した信号波形図。
【図５】本発明の実施形態１のインバータシステムのブロック図。
【図６】実施形態１の伝送回路の回路構成図。
【図７】実施形態１の受信回路の回路構成図。
【図８】実施形態１のクロック復元回路の回路構成図。
【図９】本発明の実施形態２のインバータシステムのブロック図。
【図１０】本発明の実施形態３のインバータシステムのブロック図。
【図１１】本発明の実施形態４のインバータシステムのブロック図。
【図１２】実施形態１の同期制御のタイムチャート。
【図１３】実施形態１のマスタ側及びスレーブ側の同期制御のタイムチャート。
【発明を実施するための形態】
【００２６】
以下に図面を参照しながら本発明の実施形態について説明する。
【００２７】
［実施形態１］
実施形態１のインバータシステムは、図１，２に例示した２台のインバータユニットを備えたインバータシステムであって、２台のインバータユニットの出力を並列接続して、出力電流を約２倍に拡大できる構成となっている。
【００２８】
また、本実施形態のインバータシステムは、図５に示されたように、一方のインバータユニット１（以下、ユニット１）がマスタとして機能し、他方のインバータユニット２（以下、ユニット２）はスレーブとして機能する。そして、マスタ側のユニット１の第一キャリア信号Cry1に対してスレーブ側のユニット２の第二キャリア信号Cry2が追従することにより、本実施形態のインバータシステムの時刻同期が実現する。
【００２９】
図４に示された信号の波形図において、一般的なパルス幅変調（PWM）に関する各種の信号（記号）が定義されている。
【００３０】
三角波キャリア信号をCryとし、キャリア周期（Tc）で且つ頂点に同期した同期信号をScryとする。（つまり、CryとScryは同期している。）ここでは、同期タイミングを三角波の上側の頂点に選定しているが、下側の頂点でも中間レベルでも良く、任意の場所を定義してもよい。
【００３１】
パルス幅変調（PWM）の出力電圧の生成原理としては、キャリア信号Cryと電圧指令Vrefとの大小を比較することにより、“１／０”のディジタル値を生成し、このディジタル値に基づいてインバータ内の半導体スイッチなどを駆動して，直流電源の電圧vdcを振幅とする方形波状の電圧パルス（PWM波形）を出力する。
【００３２】
図５に示されたインバータシステムにおいては、伝送異常により同期制御が停滞してもキャリア発振が継続できるようになっている。すなわち、一方のユニット１は、キャリア発生部CryGen1を実装し、同期信号Scry1を継続して発生させる。他方のユニット２は、キャリア発生部CryGen2を実装し、同期信号Scry2を継続して発生させる。
【００３３】
同図においては、マスタとスレーブを区別しやすいように、記号にマスタ側がScry1,スレーブ側がScry2のように末尾に番号が付されている。また、伝送路についてはマスタからスレーブ方向を”１２”，逆方向を”２１”として表し、電圧指令Vrefは，伝送の遅延などの差異はあるが、送信側も受信側も共通な値のデータであるので、特に区別を付けずに共通な記号が付されている。
【００３４】
また、同図には、全二重の相互通信(Cmd_lineとAck_line)の構成が示され、この相互伝送情報が、相互に同期制御（PLL1とPLL2）が行われることにより、同期信号Scry1と同期信号Scry2が同期するようにフィードバック制御が行われる。この動作例としては、例えば、図１２，１３に示されたタイムチャートとなる。このマスタとスレーブの伝送回路（Cmd_lineとAck_line)及び同期ずれを検出する遅延時間(Tdly1とTdly2)などは同じ回路 が適用され、キャリア発生部(CryGen1，CryGen2)と、同期制御（PLL1，PLL2）および伝送データの内容だけは機能が異なる。
【００３５】
図５のユニット１，２の共通及び相違の構成要素について説明する。
【００３６】
先ず、ユニット１，２において共通の構成要素の態様について説明する。
【００３７】
（１）基準クロック：Clk1，Clk2
ディジタル回路の基準クロック信号であり、これらは水晶振動子が適用されており、周波数の誤差は微小であるものとする。また、この基準クロックをカウントしたものを各時刻（t1，t2）とする。
【００３８】
基準クロック（Clk1,Clk2）は、伝送波形のサンプルにも使用されるので、通常はシリアル伝送周波数［bps］の数倍以上の周波数が使用され、安定状態のデータがサンプルできるタイミングを選定している。
【００３９】
（２）伝送回路：TX12，TX21
伝送回路は、各ユニット間でデータを送受信する。相互の送信データはデータバッファTxBuf12，TxBuf21に設定され、このバッファデータを順に選択して伝送回路TX12または伝送回路TX21より送信する。この送信部の構成例を図６に示す。
【００４０】
図６の詳細は後述するが、データの選択，ブロック化とCOMコードの埋め込み、エンコード(8B10B符号変換）やシリアライズなどを行って、シリアル伝送信号を生成する。また、特に、同期信号Scry1，Scry2が発生すると同時に同期タイミング情報の送信を開始する。例えば、特殊な同期コードやそれを含むデータブロックを送信することにより、シリアルデータに同期タイミング情報を埋め込んでいる。同期タイミング用のデータは相互に送信される。マスタ側（ユニット１側）からは、キャリア周期指令Tc_refと伝送遅延時間の予測時間Td_ref及び電圧情報Vref(もし電流制御なら電流指令）などの情報も送信する。一方、スレーブ側（ユニット２側）からは、スレーブのキャリア同期タイミング(Ack_line送信開始タイミング)Scry2から受信タイミングTrx_12tまでの時間差を計測した時間情報Tdly2を含むデータを送信する。
【００４１】
このように，マスタとスレーブでは送信と受信のデータ内容は異なるが,送信するデータ量やパケット構成を等しくし、さらに、送受信回路も共通な構成とすることにより伝送および動作遅延を等しくする。
【００４２】
（３）シリアル伝送路：Cmd_line，Ack_line
シリアル伝送路は、ユニット１，２の送信部から出力されるTx12_data，Tx21_dataの信号をもう一方のユニットに伝送する伝送路であって、光伝送用の送受信モジュールや光ファイバなどに相当する。
【００４３】
（４）受信回路:RX12，RX21
受信回路は、ユニット１，２のデータを受信する回路であり、図７にRX12の詳細例を示す。ユニット１の受信回路RX12，RX21は、その詳細は後述するが、シリアルデータを10bitの並列データに変換するシフタ(Deserializer)や8B10B符号の逆変換であるデコーダ(Decoder)及び受信データからクロック成分やデータ成分を復元するCDR回路（CDR）を備える。この受信データはセレクタ（Sel）によりバッファRxBuf12に格納する。このバッファRxBuf12は外部の制御部から読み出される。また、Scry2やScry1のトリガにより同期タイミング用のデータが送信されているので、受信側ではその同期コードを正常に受信完了した時刻、またはそれを含むブロックデータ全体が受信完了した時刻にSrx21やSrx12の信号を出力する。後段では、この受信完了信号を利用して時刻tをラッチして同期制御に必要な受信時刻T_rxを計測する。
【００４４】
CDR回路の詳細については，同期制御の説明に必要な作用や動作を説明できる程度の機能ブロックを図８に示した。その詳細は後述する。
【００４５】
（５）時刻計測回路：T_cry1，T_cry2，T_rx21，T_rx12用のラッチ回路
T_cry1用のラッチ回路は、マスタ側の送信開始信号Scry1により、時刻t1をラッチして送信開始時刻T_cry1を出力する。
【００４６】
T_rx21用のラッチ回路は、マスタ側の受信完了信号Srx21により、時刻t1をラッチして受信完了時刻Ｔ_rx21を出力する。
【００４７】
T_cry2用のラッチ回路は、スレーブ側の送信開始信号Scry2により、時刻t2をラッチして送信開始時刻T_cry2を出力する。
【００４８】
T_rx12用のラッチ回路は、スレーブ側の受信完了信号Srx12により、時刻t2をラッチして受信完了時刻T_rx12を出力する。
【００４９】
（６）時間差分:Tdly1，Tdly2の差分器
マスタ側のTdly1の差分器では、送信開始時刻T_cry1から受信完了時刻T_rx21までの差分時間をTdly1とする。
【００５０】
スレーブ側のTdly2の差分器では、送信開始時刻T_cry2から受信完了時刻T_rx12までの差分時間をTdly2とする。
【００５１】
ここで、図５の態様は、各タイミングの時刻をラッチしてから差分の時間を計算しているが、最終的にはTdly1とTdly2という２個の遅延時間を求めることが目的であり、簡単な遅延時間計測カウンタに置き換えてもよい。
【００５２】
（７）キャリア発生用比較器：PWMcomp
キャリア発生用比較器PWMcompは、図４に示したように、第一キャリア信号Cry1や第二キャリア信号Cry2と電圧指令(Vref，マスタ／スレーブ共通）とを比較してパルス幅変調PWMの出力信号を生成する。ここで、共通な電圧指令でなくても、各ユニットの電流制御からの出力電圧指令などでもよいが、それらの代表例として共通な電圧指令を送信する例としている。
【００５３】
（８）インバータ主回路：INV1,INV2
キャリア発生用比較器PWMcompからパルス幅変調PWMの出力電圧に相当する信号を出力するので、電力用半導体スイッチなどを用いて構成された主回路INV1,INV2にて、実際に負荷を駆動するパルス幅変調PWM1，PWM2のPWM電圧を生成する。
【００５４】
次に、ユニット１，２において相違の構成要素の態様について説明する。
【００５５】
（９）キャリア発生部：CryGen1，CryGen2
マスタ（ユニット１）のキャリア発生部CryGen1は、外部から設定されるキャリア周期指令Tc_refにて設定された定周期の第一キャリア信号Cry1を発生し、それに同期したタイミング信号Scry1を出力する。
【００５６】
通常は、Clk1はディジタル値として取り扱い、アップダウンカウントしたものを第一キャリア信号Cry1とする。
【００５７】
スレーブ（ユニット２）のキャリア発生部CryGen2は、マスタ（ユニット２）から伝送されるキャリア周期指令Tc_ref2を基準とし、それに対して同期制御部PLL2の回路から出力される周期補正の出力信号Tcomp2だけ周期を増減した周期が指令値として入力され、この補正された周期の第二キャリア信号Cry2を発生する。また、第二キャリア信号Cry2の周期は微小に変化するが、第二キャリア信号Cry2の頂点に同期したタイミングで信号Scry2は出力される。
【００５８】
尚、本態様は、後述するが、Cry1は常に一定周波数としておき、キャリア同期制御（周期の微調整）はスレーブ側のCry2のみに適用する構成となっている。
【００５９】
（１０）スレーブ（ユニット２）側の同期制御部：PLL2
同期制御部PLL2は、マスタ（ユニット１）から伝送される伝送遅延時間の予測時間Td_refと、前述のスレーブのキャリア同期タイミング（Ack_line送信開始タイミング）Tcry2と受信タイミングTrx_12の時間差Tdly2とが入力される。遅延時間が予測より長い場合（Tdly2＞Td_ref）には出力信号Tcomp2から第二キャリア信号Cry2の位相が進むような補正値を出力し、逆に短い場合（Tdly2＜Td_ref）には出力信号Tcomp2から第二キャリア信号Cry2の位相が遅れるような補正値を出力する。このPLL2の補正指令とキャリア発生部CryGen2の周期の補正とのフィードバックループによって、最終的には信号Tdly2=信号Td_refとなるように収束する。
【００６０】
これにより、スレーブ側では、受信時刻Srx12に対して予測伝送遅延時間Td_refだけ過去に遡った時刻が追従するべき同期タイミングであると想定し、これに第二キャリア信号や伝送開始タイミングを同期させる。
【００６１】
（１１）マスタ（ユニット１）側の同期制御部：PLL1
マスタ側の同期制御部PLL1は、スレーブ（ユニット２）のようにキャリア周期を補正するのではなく、予測伝送遅延時間Td_refを修正することにより、伝送遅延時間のずれ成分を検出して補正を行う。前述のように、スレーブ側は、受信時刻Srx12に対して予測伝送遅延時間Td_refだけ過去に遡った時刻を基準にキャリアを同期させているが、予測遅延量Td_refが実際の伝送路の遅延時間に対して誤差があると、正確な同期状態にはなっていない。それは、予測遅延量Td_refとマスタ側の遅延時間Tdly1の誤差として表れ、スレーブの同期ずれ時間と、スレーブからの送信遅延の予測ずれの成分が含まれている。実際の双方向の伝送遅延が等しいと仮定すれば、スレーブに送信した予測遅延量Td_refとマスタ側の遅延時間Tdly1とを一致させれば、信号Scry1と信号Scry2つまり相互の伝送開始タイミングが同期する。そこで、PLL1では、スレーブに送信するTd_refの値をゆっくりと計測値Tdly1の値に近づくように修正する。これが収束して最終的にTdly1＝Tdly2＝Td_refが成立すれば、信号Scry1と信号Scry2のキャリア同期が完了した状態になる。
【００６２】
換言すると、同期制御部PLL1は、伝送遅延のバラツキや経時変化を検出して補正する。上述のように、マスタとスレーブの２つの異なる成分に対するPLL制御が存在するが、これらの制御を安定に 動作させるためには、PLL2が先に収束するようにPLL制御ゲインの応答特性を高く設定しておき、PLL1はそれよりも応答を低く設定するか、全ての応答をかなり低く設定するなどの配慮も必要である。
【００６３】
尚、図５において、ユニット１内のマスタ機能を備える回路構成（図５のユニット１内の一点鎖線で囲った箇所）を、マスタ回路MSTと称する。同様に、ユニット２内のスレーブ機能を備える回路構成（図５のユニット２内の一点鎖線で囲った箇所）を、スレーブ回路SLBと称する。
【００６４】
図６〜８，１２，１３を参照しながら実施形態１の作用及び動作例について説明する。
【００６５】
図５の各部の機能や動作を説明するために、詳細な構成例を示したものが図６，図７，図８である。また、時間の関係については、図１２によりキャリア同期信号と送受信データとの伝送タイミングなどの関係を示し、図１３ではそれより長い時間の動作を示して同期開始から収束するまでの過程を説明する。
【００６６】
図６は伝送回路TX12の機能例を示すブロック図である。
【００６７】
ここでは8B10B符号を適用する例として示す。このブロックには、送信データを書き込むDbus(wr)、送信開始タイミングである信号Scry及び送信回路の基準クロックClk1が入力され、シリアルデータTX0を出力する。Txbuf(0)〜Txbuf(N-1)は送信データを蓄積するバッファであり、セレクタSelはTxbuf(0)〜Txbuf(N-1)から順に送信データを選択するセレクタ、符号化部Encoderでは8B10B符号変換テーブルなどを使用して8bit(1byte)データを10bitのシリアル送信データなどに変換する。
【００６８】
そして、最終的なシリアル信号を出力するSerializerでは、符号化された10bitのデータを順に1bitずつシフトしながらシリアルデータに変換して出力する。これら機能の動作シーケンスはTxSeqで制御されており、信号Scryのトリガ信号と基準クロックClk1を入力とし、データバッファの選択信号ｎ，選択されたデータを符号化するタイミングSconv,およびシリアライザの入力データのラッチタイミングLdやシフト動作のタイミングclksftなどを出力する。
【００６９】
図７は受信回路の機能を示すブロック図である。
【００７０】
シリアルデータRxiをシフト回路などのDeserializerにて多bitデータDsftに変換し、それを符号復元部Decoderにて8B10B符号化の逆変換を行って8bit(1byte)に復元する。そして、セレクタSelにより、送信バッファタのアドレスに対応した受信バッファRxBufに格納（書き込み）する。
【００７１】
CDR回路では、シリアルデータから各種のタイミングを復元し、シリアルデータのサンプルタイミングclksft(Deserializerのシフト動作タイミング）や、逆符号変換(Decoder)に対してDsftをラッチ及び変換するタイミングLDを出力している。さらに、LD信号にて受信データが更新されるので、それを格納バッファ制御RxDataSel及びセレクタSelにより、バッファRxBuf(n)に順番に書き込む。
【００７２】
また、CDR回路では、シリアルデータRxiに埋め込まれている同期データ（同期信号用の特殊コード）を検出すると、同期タイミング信号Srxを出力する機能も有している。このタイミング信号Srxは、タイマカウンタtの値をラッチして受信時刻t_rxを計測時刻するために利用される。
【００７３】
CDR回路の構成例を示したものが図８である。この構成要素と機能は次のとおりである。受信したシリ アルデータRxiを、基準クロックClk2で動作するShifterで受信する。送信データの1bitの幅が基準ク  ロックの８サンプル分である場合を仮定すると。8B10B符号化の１コード分(10bit)のサンプル数は（8×10)bitとなり、これを格納できるシフタ列を用意する。そして、このシフタのデータ列が8B10B符号の区切り記号（K28.5,com）のパターンと一致したら、SyncCodeDetecterはScom_rxの検出信号を出力する。厳密には、COM検出には数サンプルの時間幅があるが、PLLControlの内部にて立ち上がりと立下りの中間時刻を検出するなどの処理を行って、Scom_rxのタイミングと認識させる。そして，このScom_rxを基準入力としてPLL演算により受信データのサンプルタイミングLDを生成する。このようなCOM検出とPLL機能でクロック（サンプルタイミング）を復元する方式は、RS232Cの調歩同期検出のようなスタートbitのエッジ検出を基準とする方式に比べて、よりジッタの影響を受けにくい受信タイミングを得ることができる。この「COMコードを検出してScom_rxのタイミングを生成する方式」はすでに実用化されているのでここでは説明を省略する。
【００７４】
図８の例では、基準クロックをPLLControlからのNdivに基づき分周比とする可変分周カウンタClkDriverにより分周し、サンプルタイミングclksftを生成し、それを1codeに相当する10bit分だけ分周し、さらにCOMの挿入周期分だけ分周して一般的なPLL構成の自己発振信号に相当するScom_PLLを生成する。そして、Scom_rxとScom_PLLの発生時刻が同期するようにClkDriverのカウンタ幅をNdiv±1のように修正することにより、Scom_PLLの発生時刻を微調整するものである。このPLLが適切に収束していれば，シリアル信号の波形に多少のジッタが重畳しても、安定なサンプルタイミングclksftと,1code分（10bit）のデータをラッチするタイミングLDを生成することができる。
【００７５】
以上が、実施形態１（図５）を補足するための詳細回路例の説明である。
【００７６】
以上で定義した信号を利用して、図１２と図１３のタイムチャートの動作を説明する。
【００７７】
図１２は、キャリア周期が２回程度の短い時間幅に限定し、キャリアの同期タイミングとその他の信号との関係を示したものである。図１３はそれよりも長い時間の動作を示すことにより、キャリア発振の起動や相互のキャリア同期の確立過程を示したものである。以降の説明では、図１２において、同期タイミングの収束動作に限定して説明する。
【００７８】
図１２では、上から２段と下から２段のデータがマスタ側の信号、中間部分がスレーブ側の信号に相当する。以下に各信号について説明する。
【００７９】
（１）キャリア同期信号Scry:マスタのキャリア発振器の同期タイミングであり、スレーブはこれに追従する。
【００８０】
（２）TX12_data：Cmd_lineを利用してマスタから送信するシリアルデータであり、Sync_codeはキャリア頂点を識別するための特殊コード、Tc_refはキャリア周期を示すクロック数、Td_refは伝送路の遅延時間の予 測量、Vrefはマスタとスレーブで共有する運転情報であり、ここでは三相電圧指令を想定している。図１２においてCOMコードは省略しているが、CDR機能を実現するために、Sync_codeの前や数個のデータの区切りに挿入されている。
【００８１】
（３）RX12_data：スレーブの受信データを示す。伝送路の遅延時間を示すため、Tx12_dataより少し遅らせて示されている。
【００８２】
（４）Srx12：受信回路による同期コードの受信完了のタイミング信号である。RX12_dataから、10bitのコードを復元するとともに、Sync_codeの受信完了信号Srx12も発生する。この信号Srx12はSync_codeの受信完了だけに限定する必要は無く、それを含むブロックデータの受信時刻でもよいし、その前後に発生するCOMのタイミングなどでもよい。伝送周期に対して固定した位置を検出できればよい。但し、選定するタイミングの種類に応じて、後述する想定遅延時間Td_refの方を補正して対応させる。
【００８３】
（５）Scry2：スレーブ側のキャリア発生部CryGen2の同期タイミング信号である。同期確立により、この信号Scry2を信号Scry1のタイミングと一致させる。この信号Scry2をできるだけ同期した時刻から起動したいので、マスタからの送信データのうちのキャリア周期Tc_refや予測遅延時間Td_ref（内容は初期設定値Td_ref_ini）と、前回の受信タイミングSrx12の時刻T_rx12を用いて、以下の式（１）により開始時刻を計算する。
【００８４】
T_cry2'＝（ T_rx12 ＋ Tc_ref )−Td_ref  …（１）
これは，時刻T_rx12の情報を利用して次の受信時刻（ T_rx12 ＋ Tc_ref )を予測し、さらに、伝送や検出の予想遅延時間Td_ref分だけ遡った時刻が同期タイミングであると想定している。信号Scry2が起動したら、信号Scry2と信号Srx12との時間差Tdly2の計測も開始する。
【００８５】
（６）Tx21_data：Ack_lineを利用してスレーブ側からマスタ側に返信するシリアルデータである。信号Scry2が起動したら、それに同期してシリアル伝送を開始する。ここで、返信データTx21_dataには、信号Tdly2の計測値も含めてある。ここでは、Tdly2の計測直後にマスタに伝送するように示されているが、実際には処理時間を考慮する必要があるので、その次の伝送タイミングに送信されることもある。その他の送信データの内容は任意であるが、Tx12_dataと同じデータ長であり、また、同じようにSync_codeやCOMを埋め込んで、送信と返信を同じデータ構成とすることによりデータの構成を等価（時間経過を対称）にさせる。
【００８６】
（７）Rx21_data：マスタ側の受信データである。これもTx12_dataと同様に、送信元のタイミングに対して伝送路の遅延時間分だけ遅らせて描いてある。
【００８７】
（８）Srx21：マスタ側の受信回路による同期コードの受信タイミングであり、RX21_dataから10bitのコードを復元して、Sync_codeの受信完了タイミングなどにより発生する。これは、Srx12と同じ検出回路を使用することにより、マスタとスレーブの受信回路の検出遅れ時間を等しくする。スレーブ側のキャリアが開始して、Srx21が発生し始めたら、マスタ側でも信号Scry1と信号Srx21との時間差Tdly1の計測も開始する。
【００８８】
以上が各信号や時刻および時間差の定義である。
【００８９】
図１３を参照しながら送受信情報に基づく同期制御部PLL1，PLL2の動作例について説明する。
【００９０】
＜Scry1(1)＞
CryGen1が発振を開始すると、信号Scry(1)のタイミングでマスタからスレーブに送信が開始される。このデータの中に、キャリア周期設定Tc_ref、予測受信遅延Td_ref（Td_ref_ini）を含ませている。スレーブ側では、同期信号の受信タイミングSrx12(1)のタイミングを、キャリア発振開始の基準とする。
【００９１】
＜Scry1(2)＞
マスタ側では、信号Scry1(1)から信号Tc_refの時間経過後に信号Scry1(2)を発生して、次の送信を開始する。スレーブ側でも、信号Srx12(1)の時刻から前述の式（１）によりマスタ側の信号Scry1(2)に対応するタイミングを予測して、その予測時刻からキャリア発振を開始する。それと同時に信号Scry2(2)を出力してスレーブ側からマスタヘの伝送を開始する。この返信データにより遅延時間Tdly2を送信するのだが、まだ計測が始まっていないうちは適当なダミーデータを送っておく。
【００９２】
これにより、相互の伝送が開始するので、お互いの送信開始から同期コードなどの受信完了までの遅延時間Tdly1(2)，Tdly2(2)を計測し、これらの遅延時間情報から同期制御を行う。最初のうちは同期制御部PLL1の動作は行わず、スレーブ側では、遅延時間Tdly2(2)が受信した信号Td_refの値と一致するように、同期制御部PLL2のブロックが働いてキャリア周期を微調整(PLL制御）する。
【００９３】
＜Scry1(3)＞
スレーブ側の同期制御部PLL2の動作により信号Tdly2が信号Td_refに徐々に収束している状態である。このとき、信号Td_refと信号Tdly1(3)の差異には、同期制御部PLL2の追従誤差成分と信号Td_refが予測している伝送遅れ時間の誤差成分の両方が含まれている。
【００９４】
＜Scry1(p)＞
スレーブ側の同期制御部PLL2の動作が収束して、信号Tdly2が信号Td_refに一致すれば、マスタとは微小な時間ずれは存在するかもしれないが、スレーブ側のキャリア周期が安定して同期状態となる。そうすると、マスタ側の遅延時間計測値が信号Td_refと信号Tdly1(p)の差分は、実際の伝送路の遅延時間と予測しているTd_refの誤差成分だけになる。そこで、今度はマスタ側の方にて信号Td_ref＝信号Tdly1(p)が成立するように補正を行う。ここで、マスタ側ではキャリア周波数を修正するのではなく、具体的には信号Td_refの値が信号Tdly1(p)の値に近づくように修正するだけである。そして、スレーブ側の同期制御部PLL2の収束を待つ。
【００９５】
＜Scry1(q)＞
マスタの同期制御部PLL1とスレーブの同期制御部PLL2の両方が動作を継続し続けると、信号Tdly2(q)≒信号Td_ref(q)の状態を維持しながら、信号Tdly1(q)が信号Td_ref(q)に収束する。
【００９６】
＜Scry1(r)＞
最終的には、Td_ref(r)=Tdly1(q)=Tdly2(r)に収束し、マスタとスレーブ間の同期が確立してキャリア周波数が安定になり、同時に伝送路の遅延時間の補正も完了する。以降は、遅延時間が変動しても、同期制御部PLL1が動作して信号Td_refの値を変化させて補正を継続するので、正確なキャリア同期を維持することができる。尚、マスタの同期制御部PLL1とスレーブの同期制御部PLL2が同時に動作すると、干渉して不安定になる可能性があるで、同期制御部PLL2の収束特性を高く（応答設定を高く）して、同期制御部PLL1側は信号Tdly1が多少変化しても直ぐには変化しないように応答設定を低く設定しておく。
【００９７】
以上の実施形態１のインバータシステムによれば、以下の効果を奏する。
【００９８】
本実施形態においては、8B10B符号化とCDR回路を使用して受信側のクロック復元精度を高め、また、キャリア同期信号を直接に送信開始信号に利用している。IEEE1588のように同期タイミングだけを確立した後、それに基づいてキャリアを発振する２段階方式に比べて、送信タイミングとしてキャリア発生部の源信号を用いているので、多段の回路を経由する際のタイミングずれなどが混入しなくなり、正確なタイミングを計測でき正確な同期を実現できる。また、伝送データや受信データの演算処理量も少ないので、100Mbpsのように高速でかつ多くのデータを転送する必要がなくなる。さらに、図６，７の送受信回路及び図８のCDR回路では、アナログ回路などを含んだ特殊なＰＨＹなどの回路は使用しておらず、シリアル信号からクロックを抽出するPLL制御などもＦＰＧＡなどのディジタル演算回路のみ構成できる。
【００９９】
したがって、本実施形態によれば、通信回路の簡素化を図ることができる。Ethernetの物理層のＰＨＹなどの特殊な専用回路を使用しないで、比較的伝送周波数の低いディジタル通信用の伝送路とＦＰＧＡなどのディジタルロジック回路だけを利用するだけの構成とし、できるだけ回路を簡素化するとともに部品点数や実装面積を削減できる。よって、100BASE-TX用のＰＨＹなどの特殊回路が不要となり、ディジタル伝送路とＦＰＧＡなどで構成できる。
【０１００】
また、同期に必要な伝送データは、数バイト程度でよい。また、8B10B符号の特殊コード（COMなど）によって異常データの検出が容易になり、さらに、CDRによるデータ受信タイミングを生成すれば、ジッタの影響を抑制した正確なサンプルタイミングを生成できる。よって、調歩同期方式のように単純なバイトデータ（２進数）にスタートbitを付加して送信するだけの方式に比べて伝送信号の信頼性を高くできる。換言すると、誤検出防止ために特殊回路や特殊データ領域を付加しなくても、同期信号を正確に検出することができ、信頼性を確保できるとともに、従来方式では誤りを検出するために増やしていた送信データ量なども削減できる。
【０１０１】
したがって、本実施形態によれば、同期制御を実現するために必要な伝送データ量を低減できる。伝送周波数［bps］を低く抑えると同期周期間に伝送可能なデータ量も少なくなるが、本実施形態によれば同期確立に必要な伝送データ量を削減できる。
【０１０２】
また、インバータユニットは、電磁ノイズが発生しやすいので、多数台間のシリアル伝送路には光ファイバなどのノイズが伝導しにくいものが望ましい。そうするとRS485のマルチドロッブ配線のように、多数台を１本の伝送路で接続することができず、１対１間のシリアル伝送を多数組み合わせることになる。この場合は、同期制御も多段に構成しやすい方式が望ましくなる。さらに、この多段接続のどこかに伝送異常が発生しても、その伝送路の両端の同期制御は中断するとしても、短時間であれば同期信号の発振を継続することによりシステムの運転を継続でき、伝送異常が解消されると同期制御が再開される構成が望まれる。
【０１０３】
これに対して、本実施形態においては、伝送路は全て１対１で通信させるので、伝送路に光ファイバなどを適用でき、メタル配線に比べて伝導ノイズが少なくできる。マルチドロップ接続などでは伝送路にノイズが混入するとすべての機台の受信データを破棄する必要があったが、本実施形態は、多数台でも独立した１対１の通信を組み合わせているだけなので、１箇所にノイズが混入しても、その間だけの同期が停止するが、他の部分の同期制御は停止せずに継続して動作できる。
【０１０４】
さらに、本実施形態においては、同期タイミングのずれ時間の計測は、高速な伝送回路の基準クロック（CDRと同じ周波数）が適用されているので、このクロックの分解能に近い同期精度が実現できる。同期精度は伝送路の周波数帯域や波形歪特性などの品質に左右されるが、本実施形態によれば、同期タイミングはサブマイクロ秒程度の高い精度を実現きる。具体的には、例えば、20〜50Mbps程度の伝送路を使用する場合でも、0.1μs程度の同期精度が得られる。
【０１０５】
そして、本実施形態において、全二重（双方向）の送受信回路は、同じ構成の送信回路と受信回路が使用されている。この送信回路と受信回路で異なるのは、PLL制御部分とキャリア発生部の周波数を微調整する機能だけである。したがって、後述の実施形態４，５のように、３台以上のインバータユニットが具備されている場合でも、送受信という対回路を必要なだけ複製すればよく、多数台の同期であっても回路設計は容易であり、遅延時間なども揃えることができる。
【０１０６】
マスタとスレーブ間の伝送遅延を計測するためには、送信と返信の伝送遅延時間が等しいという前提が必要である。そのため、マスタとスレーブの伝受信回路はできるだけ共通化（回路コピー）することにより、ディジタル回路内の遅延時間を同等する必要がある。これに対して、 本実施形態によれば、上述のように、伝送路の遅延時間のバラツキや変動を計測して補正でき、さらに、通信回路をできるだけ共通化できる。
【０１０７】
以上のように実施形態１のインバータシステムによれば、キャリア同期システムに適用される小規模データの伝送路において、無駄なオーバーヘッドの低減と同期精度の向上を図ることができる。
【０１０８】
［実施形態２］
図９に示された実施形態２のインバータシステムは、スレーブ側の同期制御部PLL2の機能をマスタ側に移動し、さらにマスタ側の同期制御部PLL1の機能と統合すること以外は、実施形態１のインバータと同じ態様となる。
【０１０９】
実施形態１では、同期制御部PLL1と同期制御部PLL2という２個の同期制御で構成していたが、応答設定を低くしておけばこれらは同時に動作させてもよい。また、同期制御の調整対象はTcom2によるキャリア発生部CryGen2の周期（位相）補正だけであり、さらに、２個の同期制御とも収束して同期が完了した安定状態を考えれば、伝送遅延時間の経時補正つまり信号Td_refしか変化していない。このことから、PLL制御は１個に集約することができる。そこで、スレーブ側の同期制御部PLL2の機能をマスタ側に移動させ、さらに、同期制御部PLL1と機能を統合して同期制御部PLL3として構成することが実施形態２の要点である。これは、伝送路の情報量は少し増えたとしても、できるだけスレーブ側の回路構成を簡素化することを目的としたものである。
【０１１０】
同期制御部PLL3の出力（すなわち、同期制御部PLL2の出力）Tcomp2は実施形態１の同期制御部PLL2の出力信号Tcomp2に相当する値であり、これを伝送路Cmd_line経由でスレーブまで伝送する。尚、この出力信号Tcomp2の値は、図１２のシリアルデータTx12_dataのVref,etc内に格納される。そして、スレーブ側では受信した出力信号Tcomp2の値により実施形態１と同様にキャリア発生部CryGen2の位相を補正する。
【０１１１】
また、実施形態１では、同期制御部PLL1にてTd_ref値を変更していたが、図９の構成ではこの信号はPLL3のブロックの中に含まれてしまい外部には表れない。しかし、予測遅延時刻の初期値Td_ref_iniを使用すればCryGen2を正確な開始時刻から発振できるので、Tc_refなどの初期設定値と一緒にこの初期値Td_ref_iniを送信する。
【０１１２】
その他の構成や機能については実施形態１と同じであるので説明は省略する。
【０１１３】
同期制御部PLL1，PLL2の動作及び相互に伝送するデータのみ変更があり、その他の動作や作用は実施形態１とほぼ同じである。特に、実施形態２においては、同期制御部PLL2の演算をマスタ側に移動し、同期制御部PLL1と統合して同期制御部PLL3としていることである。同期制御部PLL2の出力信号Tcomp2は、同期制御部PLL3から伝送路を通してスレーブに伝送される。また、信号Td_refの調整値は、同期制御部PLL3の内部変数となるので、図１３に示された信号Td_ref(1)に相当する、スレーブのキャリア開始時のみ使用する補正用の情報のみを、信号Td_ref_iniとして伝送している。その他は、図１２，１３のタイムチャートと同じ動作を行う。
【０１１４】
以上の本実施形態によれば、スレーブ側のPLL演算処理をマスタ側に移動したことにより、実施形態１の効果に加えて、スレーブ側の回路を簡素化できる。すなわち、マスタ側にのみ演算処理機能が実装されることによりスレーブ側の構成が簡素化される。
【０１１５】
実際にPLL制御を適用する際には、初期値の設定やゲインを乗算するなどの演算及び異常判定などの処理なども必要になり、複雑な処理はＣＰＵなどのソフトウェアで実現する必要が生じる。ＣＰＵを搭載するとなると、周辺回路やソフトウェアの書き込み端子などの実装面積や部品点数が増える。
【０１１６】
また、スレーブ側には数値演算などの複雑な回路を実装したくない場合がある。同期の確立が必要なシステムはユニット並列だけに限るものではなく、スレーブ側は遠隔部の電圧や電流を検出する機能だけを実装する場合もある。パルス幅同調リプルを含む電流や電圧成分を検出する際には，キャリア周波数の高調波成分が除去しやすいように、パルス幅同調と同期したタイミングで検出する方式を適用する場合などである。この場合は，センサとＡＤ変換器及びＦＰＧＡ回路程度のような簡素な構成が望ましい。換言すると、スレーブ側には複雑なPLL制御演算を実装せず、マスタ側のみでPLL制御演算を実行したい。その代わり、キャリアの同期補正に必要な時刻補正などの情報は通信データに追加するおとによりスレーブ側に伝送できるものとしたい。
【０１１７】
これに対して、本実施形態は、カウンタや簡単なシーケンス回路程度であれば、ＦＰＧＡだけでも実現できるようになり、マスタ側にのみ演算処理を実装すればスレーブが簡素な構成となり、スレーブ側の回路規模を大幅に削減できる。また、PLL処理をマスタ側に移行しても、ＣＰＵの演算量がそれほど増えるわけでは無く、送受信するデータ量もそれほど増加しないので、システムとしてみるとスレーブ側の簡素化による効果がそのまま利点として得られる。
【０１１８】
［実施形態３］
実施形態１，２はマスタとスレーブとの間のシリアル伝送及びキャリアの同期方式を採用している。ここでのキャリア発生部CryGen1，CryGen2は、基準クロックClk1，Clk2をアップダウンカウントする構成としたので、パルス幅変調PWMのパターンの分解能は通信の基準クロックと同じ高い分解能に設定されている。
【０１１９】
しかし、後段の主回路などにはスイッチング遅れなどの外乱が混入するので、パルス幅変調のパターンの時間分解能を高くしても実用的にはその効果は得られない。前記パターンの分解能が粗くても、キャリアを正確に同期させて並列ユニット間で同じパルス幅変調のパターンを発生させれば横流抑制効果は得られる。
【０１２０】
そこで、実施形態３のインバータシステムは、通信や同期制御など高い時間分解能が必要な回路には高い周波数の基準クロックを使用し、それ以外の低い動作クロックでも十分な回路には、低い周波数の基準クロックで動作させる。これは、ＦＰＧＡなどのディジタル回路において電源電流や発熱量（温度上昇）を抑制することが目的であり、実施形態３ではこの機能を実現する。
【０１２１】
図１０に例示された実施形態３のインバータシステムは、実施形態２のインバータシステムにおいて変更が加えられたものとなっているが、実施形態１のインバータシステムにおいて同様の変更を適用できる。
【０１２２】
実施形態３のインバータシステムについて、実施形態２の態様との差異について説明すると、マスタ側のユニット１は、基準クロックClk1を第一分周回路ClkDivider1で分周して低い周波数の基準クロックClk1Lを生成し、これをキャリア発生部CryGen1やPWMcomp回路の基準クロックとする。よって、キャリア発生部CryGen1が出力する第一キャリア同期信号Scry1と前記第一キャリア信号Cry1は、低い周波数の基準クロックClk1Lに基づいて生成される。これによりキャリア発生部CryGen1やPWMcomp回路の動作周波数さらには消費電流を抑制できる。
【０１２３】
スレーブ側のユニット２も同様に、基準クロックClk2を第二分周回路ClkDivider2にて分周して低い周波数の基準クロックClk2Lを生成し、これをキャリア発生部CryGen2やPWMcomp回路の基準クロックとする。よって、キャリア発生部CryGen2が出力する第二キャリア同期信号Scry2と第二キャリア信号Cry2は、低い周波数の基準クロックClk2Lに基づいて生成される。但し、スレーブ側の第二分周回路ClkDivider2には可変分周機能を持たせている。出力信号Tcomp2が同期時刻を進める指令であれば、第二分周回路ClkDivider2では分周比を小さくして短い周期のクロックを発生させて同期タイミングの発生時刻を進め、出力信号Tcomp2が位相の同期時刻を遅らせる指令であれば、第二分周回路ClkDivider2では分周比を大きくして長い周期のクロックを発生させて同期タイミングの発生時刻を遅れさせる。つまり、間接的に分周比を調整することにより、最終的にはキャリアの同期タイミングを調整できるようにした。これにより、低い周波数の基準クロックにてキャリア発生回路を動作させることができ、かつ、キャリア同期精度については高い周波数基準クロックの時間分解能もまま制御することができる。
【０１２４】
実施形態１，２は、キャリアカウンタの振幅を増減するなどして周期の微調整を行う。これに対して、実施形態３は、通信回路の基準クロックを分周した低いクロックをキャリア発生部の基準クロックとして使用し、キャリア周期の補正（増減）は、間接的に、この分周クロックの上限カウント値を間欠的に微調整することにより制御する。
【０１２５】
また、実施形態１，２は、キャリアの周期を変更する場合にはカウンタ上限値を±1クロックのように調整する。実施形態３においても、実施形態１，２と等価な動作として、キャリアカウンタが上限に達するときに、クロック分周カウンタの上限値を増減補正して、クロック周期を調整する。これにより、実施形態１，２と等価なキャリア同期動作が実現する。さらに、キャリア信号を利用したPWM発生回路などの基準周波数を低くすることもできる。
【０１２６】
ＦＰＧＡなどは、基準クロックや内部の論理変化により消費電流が増加し、できるだけ低い周波数でのロジックの動作が望ましい。また、ＦＰＧＡの消費電力や発熱量を削減するために、伝送回路はＦＰＧＡの最高に近い基準クロックで動作されるが、PWM発生回路つまり同期をさせたいキャリア信号については，周波数の低い基準クロックを使用する場合がある。したがって、伝送回路の基準クロックとキャリア信号用回路の基準クロックの周波数が異なる場合（例えば、伝送回路のFclk_srl=160MHzを４分周して、パルス幅変調PWMのクロックFclk_pwm=40MHzとするなどの場合)、高い同期精度が望まれる。
【０１２７】
これに対して、実施形態３では、伝送回路およびPLL用の計測回路部分については高速な基準クロックを採用して伝送周波数と時刻の計測分解能を高めておき、低速なクロック周波数（時間分解能）でもよいパルス幅変調PWMの生成関連の部分は低い周波数の基準クロックを適用している。したがって、ＦＰＧＡの消費電流を削減できるし、クロックの周期が長くなると、論理回路の伝搬遅延の許容量が増えるので、より大量で複雑な演算も１クロック内に実行できるようになる。また、本実施形態の同期制御部は高速な基準クロックを使用して計測および位相補正を行っているので、実施形態１，２と同じ同期精度が維持できる。特に、基準クロックClk1，Clk2において水晶振動子を適用すれば、マスタとスレーブの基準クロックは周波数誤差が微小となる。
【０１２８】
［実施形態４］
実施形態４のインバータシステムは、実施形態１〜３のいずれかのユニットを組み合わせたものである。前記組み合わせの態様としては、同一の信号を二つのマスタ回路から送信し、個別に接続された二つのスレーブと同期させる並列的な接続の態様（実施形態４）やデータや同期信号を縦続して伝送する直列的な接続の態様（後述の実施形態５）が挙げられる。
【０１２９】
図３に示された実施形態４のインバータシステムにおいて、前記並列接続の方式は、ユニット１からユニット２とユニット３に対して同期を確立することに相当する。
【０１３０】
本態様をマスタ／スレーブの伝送路として表すと、図１１に示されたインバータシステムのように、第一のユニット１１のマスタ回路MST1bと第二のユニット１２のスレーブ回路SLB2間の伝送と、第一のユニット１１のマスタ回路MST1aと第二のユニット１３のスレーブ回路SLB3との通信に相当する。マスタ回路MST1a，MST1bには実施形態１〜３のいずれかのユニット１内のマスタ回路MSTが、スレーブ回路SLB2，SLB3には実施形態１〜３のいずれかのユニット２内のスレーブ回路SLBが適用される。
【０１３１】
この２つのマスタ回路MST1bとマスタ回路MST1aには同じ入力信号Tc_ref，Scry，Vrefなどが入力されるような並列接続構成となる。但し、各スレーブ 回路内のCDRや同期制御部PLL1と同期制御部PLL2（またはPLL3のみ）は、個別に動作して同期が確立される。
【０１３２】
以上のように実施形態４のインバータシステムは、実施例１〜３の態様を並列接続しておき、同じ指令を与えるが、独立に同期を確立させることできる。
【０１３３】
［実施形態５］
本実施形態の直列的な接続は、図３のインバータシステムのうち、ユニット１からユニット３に対して同期を確立し、その後、ユニット３とユニット４の同期を確立する構成に相当する。本態様の２段で構成した同期制御により、最終的にはユニット１の第一キャリア信号に対して、ユニット３とユニット４の両方の第二キャリア信号が同期する。
【０１３４】
本態様をマスタとスレーブ間の伝送路として表すと、図１１に示された第一のユニット１１のマスタ回路MST1aと第二のユニット１３のスレーブ回路SLB3間の伝送と、第二のユニット１３のマスタ回路MST3と第三のユニット１４のスレーブ回路SLB4とを直列に接続した部分に相当する。最初に初段側(マスタ回路MST1a−スレーブ回路SLB3間）の同期を確立し、その後、後段（MST3−SLB4）の同期を確立するものである。マスタ回路MST1a，MST3には実施形態１〜３のいずれかのユニット１内のマスタ回路MSTが、スレーブ回路SLB3，SLB4には実施形態１〜３のいずれかのユニット２内のスレーブ回路SLBが適用される。本態様においては、２段を同時に収束動作させてもよいが、初段と後段のPLL制御の応答ゲインに差をつけて、直列に接続した多数の伝送路間で同期制御の干渉や不安定を起さないように配慮する必要がある。
【０１３５】
直列的な接続の２段目の同期に必要な信号としては、スレーブ回路SLB3が受信した信号Tc_refのキャリア周期の設定値と電圧指令およびユニット１と同期した同期信号Scryであり、これらを前段の受信情報をそのまま転送すればよい。
【０１３６】
以上のように実施形態５のインバータシステムは、実施例１〜３の態様を多段に直列に接続しておき、マスタ側から順に同期を確立させる。
【０１３７】
また、本発明のインバータシステムは、図１１のインバータシステムの態様に限定することなく、第一のユニット１１と第三のユニット１４と間で第二のユニット１３が複数直列に接続されたインバータシステムの態様とすることもできる。
【０１３８】
尚、本発明は、上述の実施形態１〜５の態様に限定されるものではなく、本発明の特許請求の範囲内で様々な態様で実施が可能である。
【符号の説明】
【０１３９】
１，２…ユニット（インバータユニット）
１１…第一のユニット
１２、１３…第二のユニット
１４…第三のユニット
MST，MST1a，MST1b，MST3…マスタ回路
SLB，SLB2，SLB3，SLB4…スレーブ回路
TX12，TX21…伝送回路
RX12，RX21…受信回路
PWMcomp…キャリア発生用比較器
CryGen1，CryGen2…キャリア発生部
CDR…クロックデータリカバリ回路
CryGen1，CryGen2…キャリア発生部
PLL1…マスタ（ユニット１）側の同期制御部
PLL2…スレーブ（ユニット２）側の同期制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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