(57)【要約】【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向と交差する第２の方向に伸長する第２の導電層と、第２の導電層に電気的に接続される第３の導電層と、半導体、又は、第１の金属酸化物を含む第１の層と、第１の層と第２の導電層との間に位置し第２の金属酸化物を含む第２の層とを有し、第２の層が第１の端部と第１の端部よりも第３の導電層から離間した第２の端部を有し、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、抵抗変化層と第２の導電層との間に設けられ、第２の層よりも抵抗率の高い中間層と、第１の端部と第２の導電層との間に設けられ、第２の層よりも抵抗率の高い絶縁体と、を備える。【選択図】図３
2019054173.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に伸長する第１の導電層と、
前記第１の方向と交差する第２の方向に伸長する第２の導電層と、
前記第２の導電層に電気的に接続される第３の導電層と、
半導体、又は、第１の金属酸化物を含む第１の層と、前記第１の層と前記第２の導電層との間に位置し第２の金属酸化物を含む第２の層とを有し、前記第２の層が第１の端部と前記第１の端部よりも前記第３の導電層から離間した第２の端部を有し、前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、
前記抵抗変化層と前記第２の導電層との間に設けられ、前記第２の層よりも抵抗率の高い中間層と、
前記第１の端部と前記第２の導電層との間に設けられ、前記第２の層よりも抵抗率の高い絶縁体と、
を備える記憶装置。
【請求項２】
前記絶縁体は前記中間層よりも抵抗率が高い請求項１記載の記憶装置。
【請求項３】
前記絶縁体は前記第２の層及び前記第２の導電層と接する請求項１又は請求項２記載の記憶装置。
【請求項４】
前記絶縁体の前記第１の方向及び前記第２の方向に直交する第３の方向の厚さは、前記中間層の前記第３の方向の厚さよりも厚い請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
第４の導電層と、
前記第４の導電層と前記第３の導電層との間に設けられた半導体層と、
ゲート電極と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層と、
を更に備える請求項１ないし請求項４いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの集積度を上げるために、メモリセルＭＣを立体的に配置した三次元構造を形成する場合がある。三次元構造を形成する際のプロセスに起因して、メモリセルＭＣの誤動作が生じる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９２４０２２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリセルＭＣの誤動作の抑制が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向と交差する第２の方向に伸長する第２の導電層と、前記第２の導電層に電気的に接続される第３の導電層と、半導体、又は、第１の金属酸化物を含む第１の層と、前記第１の層と前記第２の導電層との間に位置し第２の金属酸化物を含む第２の層とを有し、前記第２の層が第１の端部と前記第１の端部よりも前記第３の導電層から離間した第２の端部を有し、前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、前記抵抗変化層と前記第２の導電層との間に設けられ、前記第２の層よりも抵抗率の高い中間層と、前記第１の端部と前記第２の導電層との間に設けられ、前記第２の層よりも抵抗率の高い絶縁体と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態のメモリセルアレイの等価回路図。
【図３】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図４】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図５】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図６】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図７】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図８】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図９】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１０】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１１】比較形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１２】比較形態の記憶装置のメモリセルアレイの模式断面図。
【図１３】比較形態の記憶装置の問題点の説明図。
【図１４】第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１５】第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材がアモルファスであるか否かは、透過型電子顕微鏡を用いた観察により、部材中に結晶粒（グレイン）が存在するか否かを確認することで判断が可能である。また、記憶装置を構成する２つの部材の抵抗率の大小関係は、２つの部材の材料の組成及び結晶性を評価して、判断することが可能である。
【００１０】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向と交差する第２の方向に伸長する第２の導電層と、第２の導電層に電気的に接続される第３の導電層と、半導体、又は、第１の金属酸化物を含む第１の層と、第１の層と第２の導電層との間に位置し第２の金属酸化物を含む第２の層とを有し、第２の層が第１の端部と第１の端部よりも第３の導電層から離間した第２の端部を有し、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、抵抗変化層と第２の導電層との間に設けられ、第２の層よりも抵抗率の高い中間層と、第１の端部と第２の導電層との間に設けられ、第２の層よりも抵抗率の高い絶縁体と、を備える。
【００１２】
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。第１の実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。第１の実施形態の記憶装置は、抵抗変化型メモリ１００である。メモリセルＭＣは二端子の抵抗変化素子である。
【００１３】
図１に示すように、抵抗変化型メモリ１００は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００１４】
図２に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向（第１の方向）に伸長する。ビット線ＢＬはｚ方向（第２の方向）に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１５】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。選択トランジスタＳＴにより、所望のビット線ＢＬが選択され、選択されたビット線ＢＬのデータがグローバルビット線ＧＢＬを経由してセンスアンプ回路２１５に転送される。
【００１６】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００１７】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００１８】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００１９】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２０】
図３は、第１の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図３は、図２において点線で囲まれる領域に相当する部分のｙｚ断面図である。図３中、点線で囲まれた領域が、１個のメモリセルＭＣである。
【００２１】
図３には、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）が示される。また、図３には、選択トランジスタＳＴ１１が示される。
【００２２】
メモリセルアレイ２１０は、抵抗変化層３０、中間層４０、絶縁体５０、多結晶シリコン層５２、層間絶縁層５４、ドレイン電極６０（第４の導電層）、ソース電極６２（第３の導電層）、半導体層６４、ゲート電極６６、ゲート絶縁層６８を有する。半導体層６４は、チャネル領域６４ａ、ソース領域６４ｂ、ドレイン領域６４ｃからなる。ドレイン電極６０、ソース電極６２、半導体層６４、ゲート電極６６、ゲート絶縁層６８が選択トランジスタＳＴ１１を構成する。
【００２３】
ワード線ＷＬ１１はｘ方向（第１の方向）に伸長する。ワード線ＷＬ１１は、例えば金属である。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００２４】
ビット線ＢＬ１１はｚ方向（第２の方向）に伸長する。ビット線ＢＬ１１は、例えば金属である。ビット線ＢＬ１１は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００２５】
ビット線ＢＬ１１はソース電極６２に電気的に接続される。ビット線ＢＬ１１はソース電極６２に接する。
【００２６】
ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２のそれぞれは、層間絶縁層５４によって電気的に分離される。層間絶縁層５４は、例えば、酸化シリコンである。
【００２７】
抵抗変化層３０は、ワード線ＷＬ１１とビット線ＢＬ１１との間に設けられる。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）、反応抑制層３３を備える。
【００２８】
抵抗変化層３０は、ワード線ＷＬ１１からビット線ＢＬ１１に向けて、高抵抗層３１、反応抑制層３３、低抵抗層３２の順に配置される。抵抗変化層３０のｙ方向（第３の方向）の厚さは、例えば、５ｎｍ以上２５ｎｍ以下である。ｙ方向（第３の方向）は、ｘ方向（第１の方向）及びｚ方向（第２の方向）に直交する。
【００２９】
高抵抗層３１は、半導体、又は、第１の金属酸化物を含む。高抵抗層３１は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
【００３０】
高抵抗層３１は、例えば、半導体である。高抵抗層３１は、例えば、シリコン、ゲルマニウム、スズ、又は、シリコンジャーマナイドである。高抵抗層３１は、例えば、アモルファスシリコン、アモルファスゲルマニウム、アモルファスシリコンジャーマナイドである。
【００３１】
高抵抗層３１は、例えば、第１の金属酸化物である。第１の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、及び、ニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの金属元素を含む。高抵抗層３１は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化ニオブ、又は、これらの化合物である。
【００３２】
高抵抗層３１の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００３３】
低抵抗層３２は、高抵抗層３１とビット線ＢＬ１１との間に設けられる。
【００３４】
低抵抗層３２は、第２の金属酸化物を含む。第２の金属酸化物は、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの金属元素を含む。低抵抗層３２は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第２の金属酸化物は第１の金属酸化物と異なる。
【００３５】
低抵抗層３２は、高抵抗層３１よりも抵抗率が低い。低抵抗層３２の少なくとも一部は結晶質である。低抵抗層３２は、例えば、多結晶である。低抵抗層３２の第２の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層３２の金属酸化物の結晶化割合は、高抵抗層３１の第１の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、ＴＥＭにより測定することが可能である。
【００３６】
低抵抗層３２の膜厚は、例えば、３ｎｍ以上１５ｎｍ以下である。
【００３７】
低抵抗層３２は、第１の端部Ｅ１と第２の端部Ｅ２を有する。第２の端部Ｅ２は第１の端部Ｅ１よりもソース電極６２から離間している。言い換えれば、第１の端部Ｅ１は第２の端部Ｅ２よりも選択トランジスタＳＴ１１に近い側にある。
【００３８】
反応抑制層３３は、高抵抗層３１と低抵抗層３２との間に設けられる。反応抑制層３３は、アモルファスである。反応抑制層３３は、例えば、酸化物、窒化物、又は、酸窒化物である。
【００３９】
反応抑制層３３は、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及び、ゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。反応抑制層３３は、例えば、酸化アルミニウム、酸化シリコン、酸化ゲルマニウム、窒化アルミニウム、窒化シリコン、窒化ゲルマニウム、酸窒化アルミニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
【００４０】
反応抑制層３３は、例えば、高抵抗層３１及び低抵抗層３２と異なる組成を有する。反応抑制層３３は、高抵抗層３１と低抵抗層３２とが反応することを抑制する機能を備える。
【００４１】
反応抑制層３３のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
【００４２】
中間層４０は、抵抗変化層３０とビット線ＢＬ１１との間に設けられる。中間層４０は、低抵抗層３２とビット線ＢＬ１１との間に設けられる。中間層４０の抵抗率は低抵抗層３２の抵抗率よりも高い。中間層４０は、アモルファスである。中間層４０は、例えば、酸化物、窒化物、又は、酸窒化物である。
【００４３】
中間層４０は、例えば、第３の金属酸化物を含む。第３の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、及び、ニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの金属元素を含む。中間層４０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化タンタル、又は、酸化ニオブである。
【００４４】
中間層４０は、例えば、シリコン（Ｓｉ）、及び、ゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。中間層４０は、例えば、酸化シリコン、酸化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
【００４５】
中間層４０は、例えば、シリコン（Ｓｉ）、及び、金属元素を含む金属酸化物、金属酸窒化物である。中間層４０は、例えば、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸アルミニウム、又は、窒素添加ケイ酸ハフニウムである。
【００４６】
中間層４０は、例えば、金属窒化物、又は、金属酸窒化物である。中間層４０は、例えば、窒化アルミニウム、窒化ハフニウム、酸窒化アルミニウム、又は、酸窒化ハフニウムである。
【００４７】
中間層４０は、例えば、高抵抗層３１及び低抵抗層３２と異なる組成を有する。中間層４０は、低抵抗層３２とビット線１１との間の原子の拡散を抑制する機能を有する。
【００４８】
中間層４０のｙ方向の厚さは、例えば、０．２ｎｍ以上３ｎｍ以下である。
【００４９】
抵抗変化層３０に電圧を印加し電流を流すことで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はリセット電圧と称される。
【００５０】
抵抗変化層３０への電圧の印加により、低抵抗層３２の中の酸素欠損量（酸素空孔量）又は酸素欠損分布が変化する。低抵抗層３２の中の酸素欠損量又は酸素欠損分布の変化に伴い抵抗変化層３０の導電性が変化する。低抵抗層３２は、いわゆる、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ）である。
【００５１】
例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００５２】
絶縁体５０は、低抵抗層３２の第１の端部Ｅ１とビット線ＢＬ１１との間に設けられる。絶縁体５０は、低抵抗層３２よりも抵抗率が高い。絶縁体５０は、低抵抗層３２、ビット線ＢＬ１１、及び、中間層４０に接する。
【００５３】
絶縁体５０は、例えば、酸化物、窒化物、又は、酸窒化物である。
【００５４】
絶縁体５０は、例えば、シリコン（Ｓｉ）、及び、ゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。絶縁体５０は、例えば、酸化シリコン、酸化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
【００５５】
絶縁体５０は、例えば、第４の金属酸化物を含む。第４の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、及び、ニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの金属元素を含む。絶縁体５０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化タンタル、又は、酸化ニオブである。
【００５６】
絶縁体５０は、例えば、シリコン（Ｓｉ）、及び、金属元素を含む金属酸化物、金属酸窒化物である。絶縁体５０は、例えば、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸アルミニウム、又は、窒素添加ケイ酸ハフニウムである。
【００５７】
絶縁体５０は、例えば、金属窒化物、又は、金属酸窒化物である。絶縁体５０は、例えば、窒化アルミニウム、窒化ハフニウム、酸窒化アルミニウム、又は、酸窒化ハフニウムである。
【００５８】
絶縁体５０は、例えば、低抵抗層３２及び中間層４０と異なる組成を有する。絶縁体５０は、低抵抗層３２の第１の端部Ｅ１とビット線ＢＬ１１との間に流れるリーク電流を抑制する機能を有する。
【００５９】
例えば、低抵抗層３２が酸化チタンの場合、絶縁体５０は、酸化チタンよりも抵抗率の高い酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、又は、窒化アルミニウムである。また、中間層４０が酸化アルミニウムの場合、絶縁体５０は、例えば、酸化アルミニウムよりも抵抗率の高い、酸化シリコンである。
【００６０】
多結晶シリコン層５２は、ビット線ＢＬ１１の間に挟まれて設けられる。多結晶シリコン層５２に代えてタングステン層を用いることも可能である。
【００６１】
半導体層６４は、ドレイン電極６０とソース電極６２の間に設けられる。半導体層６４は、チャネル領域６４ａ、ソース領域６４ｂ、ドレイン領域６４ｃからなる。半導体層６４は、例えば、多結晶シリコンである。
【００６２】
チャネル領域６４ａは、例えば、導電性不純物としてｐ型不純物を含むｐ型半導体である。ｐ型不純物は、例えば、ボロン（Ｂ）である。チャネル領域６４ａは、真性半導体であっても構わない。ソース領域６４ｂ、ドレイン領域６４ｃは、例えば、導電性不純物としてｎ型不純物を含むｎ型半導体である。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）である。
【００６３】
ドレイン電極６０は、抵抗変化型メモリ１００のグローバルビット線ＧＢＬである。
【００６４】
ドレイン電極６０は、例えば、金属又は金属半導体化合物である。ドレイン電極６０は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造である。例えば、タングステン（Ｗ）と半導体層６４との間に窒化チタン（ＴｉＮ）が設けられる。
【００６５】
ソース電極６２は、ビット線ＢＬ１１に電気的に接続される。ソース電極６２は、例えば、金属又は金属半導体化合物である。ソース電極６２は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造である。例えば、タングステン（Ｗ）と半導体層６４との間に窒化チタン（ＴｉＮ）が設けられる。
【００６６】
ゲート電極６６は、例えば、金属、金属半導体化合物、又は、半導体である。ゲート電極６６は、例えば、窒化チタン（ＴｉＮ）である。
【００６７】
ゲート絶縁層６８は、ゲート電極６６と半導体層６４の側面との間に設けられる。ゲート絶縁層６８は、半導体層６４に接して設けられる。
【００６８】
ゲート絶縁層６８は、酸化物又は酸窒化物である。ゲート絶縁層６８は、例えば、酸化シリコン、酸窒化シリコン、酸化ハフニウム、ケイ酸ハフニウム、及び、窒素添加ケイ酸ハフニウムから成る群から選ばれる少なくとも一つの物質を含む。
【００６９】
次に、第１の実施形態の記憶装置の製造方法の一例について説明する。図４〜図１０は、第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００７０】
最初に、公知のプロセス技術により、選択トランジスタＳＴ１１を構成するドレイン電極６０、ソース電極６２、半導体層６４、ゲート電極６６、ゲート絶縁層６８を形成する。次に、公知のプロセス技術により、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、及び、層間絶縁層５４を形成する。
【００７１】
次に、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、及び、層間絶縁層５４に設けられた溝７０内に、例えば、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）又はＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）を用いて、高抵抗層３１、反応抑制層３３、低抵抗層３２、中間層４０を形成する（図４）。
【００７２】
次に、例えば、異方性のドライエッチング法により、溝７０底部の中間層４０、低抵抗層３２、反応抑制層３３、高抵抗層３１を除去する（図５）。
【００７３】
次に、例えば、等方性のドライエッチング、又は、ウェットエッチングにより、溝７０底部の低抵抗層３２の一部を除去する（図６）。低抵抗層３２は、中間層４０に対して選択的に除去する。
【００７４】
次に、溝７０内に、例えば、ＡＬＤ法又はＣＶＤ法を用いて、絶縁膜７２を形成する（図７）。
【００７５】
次に、例えば、等方性のドライエッチング、又は、ウェットエッチングにより、絶縁膜７２の一部を除去し、絶縁体５０を形成する（図８）。
【００７６】
次に、例えば、異方性のドライエッチング法により、溝７０底部の層間絶縁層５４を除去し、ソース電極６２を露出させる（図９）。
【００７７】
次に、溝７０内に、例えば、ＡＬＤ法又はＣＶＤ法を用いて、ビット線ＢＬ１１の材料膜と多結晶シリコン膜を堆積する。その後、ビット線ＢＬ１１の材料膜と多結晶シリコン膜を、例えば、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ法）により研磨し、ビット線ＢＬ１１と多結晶シリコン層５２を形成する（図１０）。
【００７８】
上記の製造方法により、図３に示す第１の実施形態の抵抗変化型メモリ１００が製造される。
【００７９】
次に、本実施形態の記憶装置の作用及び効果について説明する。
【００８０】
酸素欠損量の変化又は酸素欠損分布の変化を用いて抵抗変化層３０の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しによりメモリセルＭＣの特性が劣化する場合がある。具体的には、例えば、高抵抗状態と低抵抗状態の抵抗比が小さくなる。高抵抗状態と低抵抗状態の抵抗比が小さくなると、メモリセルＭＣからのデータ読み出しマージンが低下し問題となる。
【００８１】
データ読み出しマージンの低下を補償するために、例えば、セット電圧、又は、リセット電圧を、セット動作とリセット動作の繰り返し回数に応じて高くする方法がある。しかし、セット電圧、又は、リセット電圧が高くなりすぎると抵抗変化層３０の絶縁破壊が生じ、メモリセルＭＣが動作しなくなる。
【００８２】
したがって、メモリセルＭＣの特性の劣化を抑制し、抵抗変化型メモリの信頼性を向上することが要求される。
【００８３】
第１の実施形態の抵抗変化型メモリ１００では、抵抗変化層３０の低抵抗層３２とビット線ＢＬ１１との間に中間層４０を設ける。中間層４０を設けることで、メモリセルＭＣの特性の劣化が抑制される。
【００８４】
中間層４０を設けることにより、メモリセルＭＣの特性の劣化が抑制されるのは、以下の理由によると考えられる。中間層４０が無い場合、セット動作とリセット動作を繰り返すことにより、ビット線ＢＬ１１の構成原子が、低抵抗層３２の結晶粒界（グレインバウンダリー）を通って、低抵抗層３２や高抵抗層３１に拡散する。例えば、ビット線ＢＬ１１が窒化チタンの場合、窒化チタンの構成原子であるチタンや窒素が、低抵抗層３２や高抵抗層３１に拡散する。ビット線ＢＬ１１の構成原子の低抵抗層３２や高抵抗層３１への拡散が、メモリセルＭＣの特性の劣化の一つの要因であると考えられる。
【００８５】
中間層４０は、結晶粒界の存在しないアモルファスである。中間層４０を設けることにより、ビット線ＢＬ１１の構成原子が、低抵抗層３２や高抵抗層３１に拡散することが防止できる。したがって、中間層４０を設けることにより、メモリセルＭＣの特性の劣化が抑制される。よって、抵抗変化型メモリの信頼性が向上する。
【００８６】
図１１は、比較形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。比較形態の記憶装置の製造方法は、絶縁体５０を形成するプロセスがない点で、第１の実施形態の製造方法と異なっている。
【００８７】
第１の実施形態の図５の構造と同様の構造を形成した後、例えば、異方性のドライエッチング法により、溝７０底部の層間絶縁層５４を除去し、ソース電極６２を露出させる（図１１）。
【００８８】
次に、溝７０内に、例えば、ＡＬＤ法又はＣＶＤ法を用いて、ビット線ＢＬ１１の材料膜と多結晶シリコン膜を堆積する。その後、ビット線ＢＬ１１の材料膜と多結晶シリコン膜を、例えば、ＣＭＰ法により研磨し、ビット線ＢＬ１１と多結晶シリコン層５２を形成する。
【００８９】
図１２は、比較形態の記憶装置のメモリセルアレイの模式断面図である。上記の製造方法により、図１２に示す比較形態の抵抗変化型メモリが製造される。比較形態の抵抗変化型メモリの場合、絶縁体５０が存在しないため、低抵抗層３２とビット線ＢＬ１１とが、直接接する接触箇所（図１２中のＡ）が存在する。
【００９０】
図１３は、比較形態の記憶装置の問題点の説明図である。
【００９１】
例えば、ワード線ＷＬ２１とビット線ＢＬ１１との間に電圧を印加した場合、すなわち、ワード線ＷＬ２１とソース電極６２との間に電圧を印加した場合を考える。この場合、本来は実線矢印で示した電流パスで電流が流れる。
【００９２】
しかし、低抵抗層３２とビット線ＢＬ１１とが直接接する接触箇所（図１３中のＡ）が存在すると、この接触箇所を経由する点線矢印で示したリーク電流パスで電流が流れる。このため、メモリセルＭＣの誤書き込みや誤読み出し等の誤動作が生ずるおそれがある。上記リーク電流パスが生じるのは、低抵抗層３２の抵抗率が中間層４０の抵抗率よりも低いことに起因する。
【００９３】
第１の実施形態の抵抗変化型メモリ１００では、絶縁体５０が、低抵抗層３２の第１の端部Ｅ１とビット線ＢＬ１１との間に設けられる。このため、低抵抗層３２は、ビット線ＢＬ１１と直接接しない。絶縁体５０は、低抵抗層３２よりも抵抗率が高い。したがって、上記リーク電流パスが生じることが抑制される。よって、メモリセルＭＣの誤動作が抑制される。
【００９４】
リーク電流パスが生じることを抑制する観点から、絶縁体５０の抵抗率は中間層４０の抵抗率よりも高いことが好ましい。また、リーク電流パスが生じることを抑制する観点から、絶縁体５０のｙ方向（第３の方向）の厚さは、中間層４０のｙ方向の厚さよりも厚いことが好ましい。
【００９５】
リーク電流パスが生じることを抑制する観点及び、製造の容易性の観点から、絶縁体５０は酸化シリコン、窒化シリコン、又は、酸窒化シリコンであることが好ましい。
【００９６】
以上、第１の実施形態の記憶装置によれば、ワード線ＷＬとビット線ＢＬとの間にリーク電流パスが生じることが抑制される。よって、メモリセルＭＣの誤動作の抑制が可能な記憶装置が実現できる。
【００９７】
（第２の実施形態）
第２の実施形態の記憶装置は、絶縁体５０がボイド（空洞）を含むこと以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
【００９８】
図１４は、第２の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。
【００９９】
第２の実施形態の抵抗変化型メモリでは、絶縁体５０がボイド５０ａを含む。ボイド５０ａの抵抗率は、低抵抗層３２の抵抗率よりも高い。
【０１００】
なお、絶縁体５０がすべてボイドであっても構わない。
【０１０１】
第２の実施形態の記憶装置によれば、第１の実施形態の記憶装置同様、メモリセルＭＣの誤動作の抑制が可能な記憶装置が実現できる。
【０１０２】
（第３の実施形態）
第３の実施形態の記憶装置は、高抵抗層がワード線ＷＬ間で分断されていること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
【０１０３】
図１５は、第３の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。
【０１０４】
第３の実施形態の抵抗変化型メモリでは、高抵抗層３１がワード線ＷＬ間で分断されている。例えば、ワード線ＷＬ１１とワード線ＷＬ２１との間には、高抵抗層３１が存在しない。
【０１０５】
なお、反応抑制層３３がワード線ＷＬ間で分断されていても構わない。
【０１０６】
第３の実施形態の記憶装置によれば、第１の実施形態の記憶装置同様、メモリセルＭＣの誤動作の抑制が可能な記憶装置が実現できる。
【０１０７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
３０        抵抗変化層
３１        高抵抗層（第１の層）
３２        低抵抗層（第２の層）
３３        反応抑制層
４０        中間層
５０        絶縁体
６０        ドレイン電極（第４の導電層）
６２        ソース電極（第３の導電層）
６４        半導体層
６４ａ      チャネル領域
６４ｂ      ソース領域
６４ｃ      ドレイン領域
６６        ゲート電極
６８        ゲート絶縁層
１００      抵抗変化型メモリ（記憶装置）
ＷＬ１１    ワード線（第１の導電層）
ＢＬ１１    ビット線（第２の導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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