(57)【要約】【課題】メモリセルの破壊箇所を高抵抗にすることが可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、第１の導電層と抵抗変化層との間、及び、第２の導電層と抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、
前記第１の導電層と前記抵抗変化層との間、及び、前記第２の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、
を備える記憶装置。
【請求項２】
前記相変化層は、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）を含む請求項１記載の記憶装置。
【請求項３】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、
前記第１の導電層と前記抵抗変化層との間、及び、前記第２の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられ、融点が７００℃以下の金属層と、
を備える記憶装置。
【請求項４】
前記金属層は、アルミニウム（Ａｌ）である請求項３記載の記憶装置。
【請求項５】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、半導体を含む第１の層と、金属酸化物を含む第２の層とを有する抵抗変化層と、
前記第１の導電層と前記抵抗変化層との間、及び、前記第２の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられ、前記第１の層に接し、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、及び、タングステン（Ｗ）から成る群から選ばれる一つの金属である金属層と、
を備える記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。高抵抗状態と低抵抗状態の間を繰り返し遷移させると、特定のメモリセルが破壊されメモリ動作が不能となる信頼性不良が生ずる。
【０００３】
特定のメモリセルが破壊された際、破壊箇所は高抵抗になることが好ましい。仮に、破壊箇所が低抵抗になると、破壊箇所に流れるリーク電流が他のメモリセルの誤動作の要因となるからである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２２５３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、メモリセルの破壊箇所を高抵抗にすることが可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、前記第１の導電層と前記抵抗変化層との間、及び、前記第２の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図２】第１の実施形態の記憶装置のブロック図。
【図３】比較形態の記憶装置のメモリセルの模式断面図。
【図４】比較形態の記憶装置の問題点の説明図。
【図５】第１の実施形態の記憶装置の作用及び効果の説明図。
【図６】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図７】第３の実施形態の記憶装置のメモリセルの模式断面図。
【図８】第３の実施形態の記憶装置の作用及び効果の説明図。
【図９】第４の実施形態の記憶装置のメモリセルの模式断面図。
【図１０】第５の実施形態の記憶装置のメモリセルの模式断面図。
【図１１】第５の実施形態の記憶装置の作用及び効果の説明図。
【図１２】第６の実施形態の記憶装置のブロック図。
【図１３】第６の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図１４】第６の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１５】第７の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１６】第８の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１７】第９の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１８】第１０の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１９】第１１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材がアモルファスであるか否かは、透過型電子顕微鏡を用いた観察により、部材中に結晶粒（グレイン）が存在するか否かを確認することで判断が可能である。
【００１１】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１２】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、第１の導電層と抵抗変化層との間に設けられた相変化層と、を備える。
【００１３】
図１は、第１の実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、第１の実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図１は、図２のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１４】
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１５】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００１６】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１７】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００１８】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１９】
メモリセルＭＣは、図１に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、相変化層４０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。下部電極１０から上部電極２０に向けて、順に、相変化層４０、高抵抗層３１、低抵抗層３２が配置される。
【００２０】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。下部電極１０自体がワード線１０４であっても構わない。
【００２１】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。上部電極２０自体がビット線１０６であっても構わない。
【００２２】
抵抗変化層３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０は、高抵抗層３１（第１の層）と低抵抗層３２（第２の層）を備える。
【００２３】
抵抗変化層３０は、下部電極１０から上部電極２０に向けて、順に、高抵抗層３１と低抵抗層３２が配置される。なお、下部電極１０から上部電極２０に向けて、順に、低抵抗層３２と高抵抗層３１となるように配置しても構わない。
【００２４】
抵抗変化層３０の厚さは、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。
【００２５】
高抵抗層３１は、半導体、又は、第１の金属酸化物を含む。高抵抗層３１は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
【００２６】
高抵抗層３１は、例えば、半導体である。高抵抗層３１は、例えば、シリコン、ゲルマニウム、又は、シリコンジャーマナイドである。高抵抗層３１は、例えば、アモルファスシリコン、アモルファスゲルマニウム、アモルファスシリコンジャーマナイドである。
【００２７】
高抵抗層３１は、例えば、第１の金属酸化物である。第１の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、及び、ニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの金属元素を含む。高抵抗層３１は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化ニオブ、又は、これらの化合物である。
【００２８】
高抵抗層３１の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００２９】
低抵抗層３２は、高抵抗層３１と上部電極２０との間に設けられる。
【００３０】
低抵抗層３２は、第２の金属酸化物を含む。第２の金属酸化物は、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの金属元素を含む。低抵抗層３２は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第２の金属酸化物は第１の金属酸化物と異なる。低抵抗層３２は、高抵抗層３１と電気抵抗が異なる同一種類の金属酸化物であっても構わない。例えば、高抵抗層３１がアモルファスの酸化チタンであり、低抵抗層３２が結晶化した酸化チタンであっても構わない。
【００３１】
低抵抗層３２は、高抵抗層３１よりも抵抗率が低い。低抵抗層３２の少なくとも一部は結晶質である。低抵抗層３２は、例えば、多結晶である。低抵抗層３２の第２の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層３２の金属酸化物の結晶化割合は、高抵抗層３１の第１の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、ＴＥＭにより測定することが可能である。
【００３２】
低抵抗層３２の膜厚は、例えば、３ｎｍ以上１５ｎｍ以下である。
【００３３】
抵抗変化層３０に電圧を印加し電流を流すことで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はリセット電圧と称される。
【００３４】
抵抗変化層３０への電圧の印加により、低抵抗層３２の中の酸素欠損量（酸素空孔量）が変化する。低抵抗層３２の中の酸素欠損量の変化に伴い抵抗変化層３０の導電性が変化する。低抵抗層３２は、いわゆる、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ）である。
【００３５】
例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００３６】
相変化層４０は、下部電極１０（第１の導電層）と抵抗変化層３０との間に設けられる。相変化層４０は、下部電極１０と高抵抗層３１との間に設けられる。相変化層４０は、多結晶である。相変化層４０は、例えば、７００℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層４０は加熱と急冷により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
【００３７】
相変化層４０は、例えば、カルコゲン（第１６族元素）を含む化合物である。相変化層４０は、例えば、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、スズ（Ｓｎ）、リン（Ｐ）、アンチモン（Ｓｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、カドミウム（Ｃｄ）、ハフニウム（Ｈｆ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの元素と、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、上記少なくとも一つの元素を含むＳｂ−Ｔｅ系化合物である。
【００３８】
相変化層４０は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、ＧｅＴｅ−Ｓｂ２Ｔｅ３擬二元化合物である。相変化層４０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５、又は、Ｇｅ２ＳｂＴｅ２である。
【００３９】
相変化層４０は、例えば、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、及び、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、Ｉｎ−Ｇｅ−Ｔｅ系化合物である。
【００４０】
相変化層４０は、例えば、シリコン（Ｓｉ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、Ｓｉ−Ｓｂ−Ｔｅ系化合物である。
【００４１】
相変化層４０は、例えば、原子層堆積法（ＡＬＤ法）により成膜することが可能である。
【００４２】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００４３】
酸素欠損量の変化を用いて抵抗変化層３０の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しにより、特定のメモリセルが破壊されメモリ動作が不能となる信頼性不良が生ずる。特定のメモリセルが破壊された際、破壊箇所には高抵抗になることが好ましい。仮に、破壊箇所が低抵抗になると、破壊箇所に流れるリーク電流が他のメモリセルの誤動作の要因となるからである。
【００４４】
図３は、比較形態の記憶装置のメモリセルＭＣの模式断面図である。相変化層４０を備えない点で第１の実施形態のメモリセルＭＣと異なっている。
【００４５】
図４は、比較形態の記憶装置の問題点の説明図である。図４は、破壊が生じ信頼性不良となった特定のメモリセルＭＣの模式断面図である。
【００４６】
破壊が生じたメモリセルＭＣでは、繰り返し印加された電圧により低抵抗なフィラメント３０ａが形成されると考えられる。破壊箇所が、フィラメント３０ａの存在により常時低抵抗となることでメモリセルＭＣが不良になると考えられる。フィラメント３０ａは、例えば、電極等から移動してきた金属、または、酸素欠損である。
【００４７】
例えば、破壊したメモリセルＭＣのフィラメント３０ａに大きなリーク電流が流れると、破壊したメモリセルＭＣと同一のワード線ＷＬ又はビット線ＢＬに接続されるメモリセルＭＣに、誤書き込みや誤読み出し等の誤動作が生じるおそれがある。
【００４８】
図５は、第１の実施形態の記憶装置の作用及び効果の説明図である。図５は、破壊が生じ信頼性不良となった特定のメモリセルＭＣの模式断面図である。第１の実施形態の記憶装置では、下部電極１０と高抵抗層３１との間に、相変化層４０が設けられる。
【００４９】
破壊が生じたメモリセルＭＣでは、比較形態の場合と同様、低抵抗なフィラメント３０ａが形成される。低抵抗なフィラメント３０ａが形成された瞬間には、フィラメント３０ａに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は７００℃以上になる可能性がある。
【００５０】
高温になった相変化層４０は融解し急冷することで多結晶相からアモルファス相４０ａに変化する。アモルファス相４０ａは高抵抗である。したがって、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルＭＣに流れるリーク電流が抑制され、破壊したメモリセルＭＣと同一のワード線ＷＬ又はビット線ＢＬに接続されるメモリセルＭＣの誤動作が抑制される。
【００５１】
破壊したメモリセルＭＣには、高抵抗のアモルファス相４０ａを迂回して高抵抗層３１と相変化層４０の多結晶相の部分を流れる電流パスも存在し得る。しかし、高抵抗層３１の抵抗率は高いため大きなリーク電流がこの電流パスを通って流れることはない。
【００５２】
高抵抗層３１は、成膜の容易性、膜の安定性、抵抗変化層３０の抵抗値の適正化の観点から、アモルファスシリコンであることが好ましい。
【００５３】
低抵抗層３２は、成膜の容易性、膜の安定性、抵抗変化層３０の高抵抗状態と低抵抗状態の抵抗比を大きくする観点から、酸化チタンであることが好ましい。
【００５４】
第１の実施形態によれば、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルＭＣの誤動作が抑制される。
【００５５】
（第２の実施形態）
第２の実施形態の記憶装置は、相変化層が第２の導電層と抵抗変化層との間に設けられる点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００５６】
図６は、第２の実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００５７】
メモリセルＭＣは、図６に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、相変化層４０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。下部電極１０から上部電極２０に向けて、順に、高抵抗層３１、低抵抗層３２、相変化層４０が配置される。
【００５８】
相変化層４０は、上部電極２０（第２の導電層）と抵抗変化層３０との間に設けられる。相変化層４０は、上部電極２０と低抵抗層３２との間に設けられる。
【００５９】
相変化層４０は、多結晶である。相変化層４０は、例えば、７００℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層４０は加熱と冷却により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
【００６０】
第２の実施形態によれば、第１の実施形態同様、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルＭＣの誤動作が抑制される。
【００６１】
（第３の実施形態）
第３の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、半導体、又は、第１の金属酸化物を含む第１の層と、第２の金属酸化物を含む第２の層とを有する抵抗変化層と、第１の導電層と抵抗変化層との間に設けられ、融点が７００℃以下の金属層と、を備える。
【００６２】
第３の実施形態の記憶装置は、相変化層に代えて、金属層を有する点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００６３】
図７は、第３の実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００６４】
メモリセルＭＣは、図７に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、金属層５０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。下部電極１０から上部電極２０に向けて、順に、金属層５０、高抵抗層３１、低抵抗層３２が配置される。
【００６５】
金属層５０は、下部電極１０（第１の導電層）と抵抗変化層３０との間に設けられる。金属層５０は、下部電極１０と高抵抗層３１との間に設けられる。金属層５０は、融点が７００℃以下である。
【００６６】
金属層５０は、例えば、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、マグネシウム（Ｍｇ）、又は、鉛（Ｐｂ）である。金属層５０は、例えば、ＡＬＤ法又は気相成長法（ＣＶＤ法）により成膜することが可能である。
【００６７】
図８は、第３の実施形態の作用及び効果の説明図である。図８は、破壊が生じ信頼性不良となった特定のメモリセルＭＣの模式断面図である。
【００６８】
破壊が生じたメモリセルＭＣでは、低抵抗なフィラメント３０ａが形成されると考えられる。低抵抗なフィラメント３０ａが形成された瞬間には、フィラメント３０ａに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は７００℃以上になる可能性がある。
【００６９】
高温になった金属層５０は、融点に達すると融解し急冷されることでボイド（空洞）５０ａが形成される。これは、金属層５０が融解により体積膨張し、凝固の際に体積が縮小するためである。例えば、金属層５０がアルミニウムの場合、凝固により体積が約１２％減少する。
【００７０】
ボイド５０ａは高抵抗である。したがって、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルＭＣに流れるリーク電流が抑制され、破壊したメモリセルＭＣと同一のワード線ＷＬ又はビット線ＢＬに接続されるメモリセルＭＣの誤動作が抑制される。
【００７１】
高抵抗のボイド５０ａを迂回して高抵抗層３１と金属層５０を流れる電流パスも存在し得る。しかし、高抵抗層３１の抵抗率は高いため大きなリーク電流がこの電流パスを通って流れることはない。
【００７２】
第３の実施形態によれば、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルＭＣの誤動作が抑制される。
【００７３】
（第４の実施形態）
第４の実施形態の記憶装置は、金属層が第２の導電層と抵抗変化層との間に設けられる点で第３の実施形態と異なっている。以下、第３の実施形態と重複する内容については一部記述を省略する。
【００７４】
図９は、第４の実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００７５】
メモリセルＭＣは、図９に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、金属層５０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。下部電極１０から上部電極２０に向けて、順に、高抵抗層３１、低抵抗層３２、金属層５０が配置される。
【００７６】
金属層５０は、上部電極２０（第２の導電層）と抵抗変化層３０との間に設けられる。金属層５０は、上部電極２０と低抵抗層３２との間に設けられる。金属層５０は、融点が７００℃以下である。
【００７７】
第４の実施形態によれば、第３の実施形態同様、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルＭＣの誤動作が抑制される。
【００７８】
（第５の実施形態）
第５の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、半導体を含む第１の層と、金属酸化物を含む第２の層とを有する抵抗変化層と、第１の導電層と抵抗変化層との間、及び、第２の導電層と抵抗変化層との間のいずれか一方の位置に設けられ、第１の層に接し、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、及び、タングステン（Ｗ）から成る群から選ばれる一つの金属である金属層と、を備える。
【００７９】
第５の実施形態の記憶装置は、相変化層に代えて、金属層を有する点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
【００８０】
図１０は、第５の実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００８１】
メモリセルＭＣは、図１０に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、金属層６０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。下部電極１０から上部電極２０に向けて、順に、金属層６０、高抵抗層３１、低抵抗層３２が配置される。
【００８２】
金属層６０は、下部電極１０（第１の導電層）と抵抗変化層３０との間に設けられる。金属層６０は、下部電極１０と高抵抗層３１との間に設けられる。金属層６０は、高抵抗層３１（第１の層）に接する。
【００８３】
金属層６０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、銅（Ｃｕ）、及び、タングステン（Ｗ）から成る群から選ばれる一つの金属である。上記金属は、７００℃以下の温度で金属半導体化合物を形成する。金属層５０は、例えば、ＡＬＤ法又は気相成長法（ＣＶＤ法）により成膜することが可能である。
【００８４】
図１１は、第５の実施形態の作用及び効果の説明図である。図１１は、破壊が生じ信頼性不良となった特定のメモリセルＭＣの模式断面図である。
【００８５】
破壊が生じたメモリセルＭＣでは、低抵抗なフィラメント３０ａが形成されると考えられる。低抵抗なフィラメント３０ａが形成された瞬間には、フィラメント３０ａに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は７００℃以上になる可能性がある。
【００８６】
高温になった金属層６０と高抵抗層３１の半導体が反応し、金属半導体化合物６２が形成される。金属半導体化合物６２が形成されることで、ボイド（空洞）６２ａが形成される。これは、金属半導体化合物６２の体積が、反応した金属層６０と高抵抗層３１の半導体の体積よりも小さいことによる。
【００８７】
例えば、金属層６０がチタン（Ｔｉ）であり、高抵抗層３１がアモルファスシリコンである場合、チタンシリサイド（ＴｉＳｉ２）が形成されることにより、体積が約２６％減少する。
【００８８】
ボイド６２ａは高抵抗である。したがって、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルＭＣに流れるリーク電流が抑制され、同一のワード線ＷＬ又はビット線ＢＬに接続されるメモリセルＭＣの誤動作が抑制される。
【００８９】
第５の実施形態によれば、メモリセルＭＣの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルＭＣの誤動作が抑制される。
【００９０】
（第６の実施形態）
第６の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第１の実施形態と異なる。したがって、第１の実施形態と重複する内容については一部記述を省略する。
【００９１】
図１２は、第６の実施形態の記憶装置のブロック図である。図１３は、第６の実施形態の記憶装置のメモリセルアレイの等価回路図である。第６の実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。第６の実施形態の記憶装置は、抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００９２】
図１２に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００９３】
また、図１３に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図１３中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００９４】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００９５】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００９６】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００９７】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００９８】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００９９】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【０１００】
図１４は、第６の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１４は、メモリセルアレイ２１０のｙｚ断面図である。図１４中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１０１】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、相変化層４０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、相変化層４０、高抵抗層３１、低抵抗層３２が配置される。
【０１０２】
相変化層４０は、多結晶である。相変化層４０は、例えば、７００℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層４０は加熱と急冷により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
【０１０３】
相変化層４０は、例えば、カルコゲン（第１６族元素）を含む化合物である。相変化層４０は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化合物である。相変化層４０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５である。
【０１０４】
第６の実施形態によれば、三次元構造を備えることにより、第１の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【０１０５】
（第７の実施形態）
第７の実施形態の記憶装置は、ワード線ＷＬ１１とビット線ＢＬ１１との間の、相変化層４０、高抵抗層３１、低抵抗層３２の配置順序が逆である点で、第６の実施形態と異なる。したがって、第６の実施形態と重複する内容については一部記述を省略する。
【０１０６】
図１５は、第７の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１５は、メモリセルアレイ２１０のｙｚ断面図である。図１５中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１０７】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、相変化層４０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、低抵抗層３２、高抵抗層３１、相変化層４０が配置される。
【０１０８】
第７の実施形態によれば、第６の実施形態と同様の効果が得られる。
【０１０９】
（第８の実施形態）
第８の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第３の実施形態と異なる。したがって、第３の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第６の実施形態と同様である。したがって、第６の実施形態と重複する内容については一部記述を省略する。
【０１１０】
図１６は、第８の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１６は、メモリセルアレイ２１０のｙｚ断面図である。図１６中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１１１】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、金属層５０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、金属層５０、高抵抗層３１、低抵抗層３２が配置される。
【０１１２】
金属層５０は、ワード線ＷＬ１１と抵抗変化層３０との間に設けられる。金属層５０は、ワード線ＷＬ１１と高抵抗層３１との間に設けられる。金属層５０は、融点が７００℃以下である。
【０１１３】
金属層５０は、例えば、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、又は、鉛（Ｐｂ）である。
【０１１４】
第８の実施形態によれば、三次元構造を備えることにより、第３の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【０１１５】
（第９の実施形態）
第９の実施形態の記憶装置は、ワード線ＷＬ１１とビット線ＢＬ１１との間の、金属層５０、高抵抗層３１、低抵抗層３２の配置順序が逆である点で、第８の実施形態と異なる。したがって、第８の実施形態と重複する内容については一部記述を省略する。
【０１１６】
図１７は、第９の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１７は、メモリセルアレイ２１０のｙｚ断面図である。図１７中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１１７】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、金属層５０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、低抵抗層３２、高抵抗層３１、金属層５０が配置される。
【０１１８】
第９の実施形態によれば、第８の実施形態と同様の効果が得られる。
【０１１９】
（第１０の実施形態）
第１０の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第５の実施形態と異なる。したがって、第５の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第６の実施形態と同様である。したがって、第６の実施形態と重複する内容については一部記述を省略する。
【０１２０】
図１８は、第１０の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１８は、メモリセルアレイ２１０のｙｚ断面図である。図１８中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１２１】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、金属層６０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、金属層６０、高抵抗層３１、低抵抗層３２が配置される。金属層６０は、高抵抗層３１に接する。
【０１２２】
金属層６０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、及び、タングステン（Ｗ）から成る群から選ばれる一つの金属である。上記金属は、７００℃以下の温度で金属半導体化合物を形成する。
【０１２３】
第１０の実施形態によれば、三次元構造を備えることにより、第５の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【０１２４】
（第１１の実施形態）
第１１の実施形態の記憶装置は、ワード線ＷＬ１１とビット線ＢＬ１１との間の、金属層６０、高抵抗層３１、低抵抗層３２の配置順序が逆である点で、第１０の実施形態と異なる。したがって、第１０の実施形態と重複する内容については一部記述を省略する。
【０１２５】
図１９は、第１１の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図１９は、メモリセルアレイ２１０のｙｚ断面図である。図１９中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１２６】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）、抵抗変化層３０、金属層６０、層間絶縁層７０を備える。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）を備える。ワード線ＷＬ１１からビット線ＢＬ１１に向けて、順に、低抵抗層３２、高抵抗層３１、金属層６０が配置される。
【０１２７】
第１１の実施形態によれば、第１０の実施形態と同様の効果が得られる。
【０１２８】
第１ないし第１１に実施形態では、相変化層４０、金属層５０、又は、金属層６０が、第１の導電層と抵抗変化層３０との間、及び、第２の導電層と抵抗変化層３０との間のいずれか一方に位置する場合を例に説明した。しかし、相変化層４０、金属層５０、又は、金属層６０が、第１の導電層と抵抗変化層３０との間、及び、第２の導電層と抵抗変化層３０との間の両方に位置する形態とすることも可能である。
【０１２９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３０】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化層
３１        高抵抗層（第１の層）
３２        低抵抗層（第２の層）
４０        相変化層
５０        金属層
６０        金属層
ＷＬ１１    ワード線（第１の導電層）
ＢＬ１１    ビット線（第２の導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2019054171.tif 000019
【図１８】
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【図１９】
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