(57)【要約】      （修正有）【課題】リテンション劣化を抑制することができる不揮発性記憶素子を提供する。【解決手段】不揮発性記憶素子は、半導体基板９Ａと、半導体基板の上方に設けられたフローティングゲートＦＧ１と、フローティングゲートの上方にフローティングゲートと絶縁して配置されたコントロールゲートＣＧ１と、半導体基板内に設けられ一部がフローティングゲートの下方に配置された第一領域１０Ａと、フローティングゲートと第一領域との間に少なくとも一部が配置され、フローティングゲートに対する面積比が０．００２以上１以下であるトンネル絶縁膜１５とを備える。【選択図】図２
2019208017.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられたフローティングゲートと、
を備え、
前記フローティングゲートは、３０μｍ２以上の面積を有する
不揮発性記憶素子。
【請求項２】
半導体基板と、
前記半導体基板の上方に設けられたフローティングゲートと、
を備え、
前記フローティングゲートの特定領域は、１７．５μｍ２以上の面積を有し、
前記特定領域のゲート幅をＷとし、前記特定領域のゲート長をＬとすると、
【数１】
2019208017.tif 000011
の関係を満たす
不揮発性記憶素子。
【請求項３】
前記特定領域は、３０μｍ２以上の面積を有する
請求項２に記載の不揮発性記憶素子。
【請求項４】
前記半導体基板内に設けられ一部が前記フローティングゲートの下方に配置された第一領域と、
前記フローティングゲートと前記第一領域との間に少なくとも一部が配置され、前記フローティングゲートに対する面積比が０．００２以上１以下であるトンネル絶縁膜と、
をさらに備える
請求項１から３のいずれか一項に記載の不揮発性記憶素子。
【請求項５】
前記トンネル絶縁膜の面積は、０．０６μｍ２以上５４μｍ２以下である
請求項４に記載の不揮発性記憶素子。
【請求項６】
前記トンネル絶縁膜の厚さは、７ｎｍ以上１２ｎｍ以下である
請求項４又は５に記載の不揮発性記憶素子。
【請求項７】
前記トンネル絶縁膜は、フッ素を含む
請求項４から６までのいずれか一項に記載の不揮発性記憶素子。
【請求項８】
前記第一領域は、書き込み用の電圧印加領域および駆動用ＭＯＳＦＥＴのドレイン領域として機能する
請求項４から７までのいずれか一項に記載の不揮発性記憶素子。
【請求項９】
前記フローティングゲートと前記半導体基板との間に配置され、前記トンネル絶縁膜よりも厚い膜厚を有するゲート絶縁膜を備える
請求項４から８までのいずれか一項に記載の不揮発性記憶素子。
【請求項１０】
前記半導体基板内に設けられ前記第一領域と電気的に分離して形成された第二領域をさらに備える
請求項４から９までのいずれか一項に記載の不揮発性記憶素子。
【請求項１１】
前記第一領域は、書き込み用の電圧印加領域として機能し、
前記第二領域は、駆動用ＭＯＳＦＥＴのドレイン領域として機能する
請求項１０に記載の不揮発性記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関する。
【背景技術】
【０００２】
アナログ回路を構成する金属−酸化膜−半導体  電界効果トランジスタ（ＭＯＳＦＥＴ）に、閾値電圧Ｖｔｈの調整が可能な不揮発性記憶素子を使用することで電気特性のバラツキや温度依存性を制御できる場合がある。例えば、特許文献１には、基準電圧生成回路を構成するエンハンスメント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴに不揮発性記憶素子を使用することで基準電圧生成回路の製造バラツキを無くす方法が提案されている。
【０００３】
このような回路を実現する不揮発性記憶素子は、トンネル絶縁膜、フローティングゲート及びコントロールゲートを備えた構造を有している。この不揮発性記憶素子は、トンネル絶縁膜を介したＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングにより電荷を注入したり電荷を引き抜いたりするＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｔｕｎｎｅｌｉｎｇ  Ｏｘｉｄｅ）型と呼ばれる構造を有している。
【０００４】
図３２は、従来のメモリセルアレイ用途におけるＦＬＯＴＯＸ型の不揮発性記憶素子ＦＭの構造の一例を模式的に示す図である。図３２（ａ）は、不揮発性記憶素子ＦＭの平面図であり、図３２（ｂ）は、図３２（ａ）中に示すＺ−Ｚ線で切断した不揮発性記憶素子ＦＭの断面図である。
【０００５】
図３２に示すように、不揮発性記憶素子ＦＭは、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたゲート酸化膜ＧＩと、ゲート酸化膜ＧＩ上に形成されたフローティングゲートＦＧとを備えている。また、不揮発性記憶素子ＦＭは、フローティングゲートＦＧ上に形成された絶縁膜ＩＦと、絶縁膜ＩＦ上に形成されたコントロールゲートＣＧとを備えている。また、不揮発性記憶素子ＦＭは、半導体基板ＳＢ内に形成されたソース拡散層ＳＤ及びドレイン拡散層ＤＤを備えている。ドレイン拡散層ＤＤの一部は、フローティングゲートＦＧの下方に配置されている。フローティングゲートＦＧとドレイン拡散層ＤＤとの間には、トンネル酸化膜ＴＯが形成されている。
【０００６】
コントロールゲートＣＧやドレイン拡散層ＤＤに電圧を印加し、トンネル酸化膜ＴＯを介してＦＮトンネリングによりフローティングゲートＦＧ中に電荷を注入したりフローティングゲートＦＧ中から引き抜いたりする。これにより、不揮発性記憶素子ＦＭは、コントロールゲートＣＧに電圧を印加した時に半導体基板ＳＢに反転層が形成される閾値電圧Ｖｔｈを制御することができる。メモリセルにおいては、コントロールゲートＣＧに所定の読出し電圧を印加し、閾値電圧Ｖｔｈがこの読出し電圧を上回る場合（ＭＯＳＦＥＴがオフ状態からオン状態に変化しない場合）を“０”とする。一方、メモリセルにおいては、コントロールゲートＣＧに所定の読出し電圧を印加し、閾値電圧Ｖｔｈがこの読出し電圧を下回る場合（ＭＯＳＦＥＴがオフ状態からオン状態に変化する場合）を“１”とする。これにより、メモリセルに情報を記憶することができる。このようなメモリセルを複数備えるメモリセルアレイは、高い集積度が求められるため、製造プロセスにおける最小に近いデザインルールでレイアウトされる。最小寸法０．５μｍルールであれば、一例としてはトンネル酸化膜ＴＯの寸法は０．５μｍ×０．５μｍであり、フローティングゲートＦＧの寸法は２．６μｍ×２．４μｍであり、フローティングゲートＦＧに対するトンネル酸化膜ＴＯの面積比は０．０４である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−０１１４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＦＬＯＴＯＸ型の不揮発性記憶素子をアナログ回路内のＭＯＳＦＥＴとして使用する場合には、通常のメモリセルとして使用する場合に比べ、閾値電圧Ｖｔｈの変動が直接的に回路特性に影響する。このため、不揮発性記憶素子は、メモリセルと比べてアナログ回路内に使用する場合には、フローティングゲートからの電荷漏れよる閾値電圧Ｖｔｈの変動（リテンション劣化）に対する許容量が非常に小さくなる。
【０００９】
そのうえ、ＦＬＯＴＯＸ型の不揮発性記憶素子は、駆動時に所望の電流を得るためにフローティングゲートの面積をメモリセルアレイの場合よりも大きく、例えば３０μｍ２以上とらなければならない場合がある。この場合、フローティングゲートに注入する電荷量が多くなるため、書き込み時にトンネル酸化膜の受けるダメージが大きくなる。これにより、ＦＬＯＴＯＸ型の不揮発性記憶素子は、トンネル酸化膜中に生成した欠陥を介したフローティングゲートからの電荷漏れによる閾値電圧Ｖｔｈ変動（以下、「第１モードのリテンション劣化」と称する場合がある）が起きやすいという問題がある。
【００１０】
この問題を解決する方法として、トンネル酸化膜の面積を大きくして、トンネル酸化膜の単位面積当たりに通過する電荷の量（通過電荷量）を低減させ、トンネル酸化膜のダメージを低減することが考えられる。しかしながら、ＦＬＯＴＯＸ型の不揮発性記憶素子は、トンネル酸化膜の面積を大きくすると、熱エネルギーにより励起されたフローティングゲート中の電荷がトンネル酸化膜のエネルギー障壁を飛び越えて漏れ出すことによる閾値電圧Ｖｔｈの変動（以下、「第２モードのリテンション劣化」と称する場合がある）の発生確率が高くなるという問題がある。
【００１１】
本発明の目的は、リテンション劣化を抑制することができる不揮発性記憶素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様による不揮発性記憶素子は、半導体基板と、前記半導体基板の上方に設けられたフローティングゲートと、前記フローティングゲートの上方に前記フローティングゲートと絶縁して配置されたコントロールゲートと、前記半導体基板内に設けられ一部が前記フローティングゲートの下方に配置された第一領域と、前記フローティングゲートと前記第一領域との間に少なくとも一部が配置され、前記フローティングゲートに対する面積比が０．００２以上１以下であるトンネル絶縁膜とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明の一態様によれば、リテンション劣化を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態による不揮発性記憶素子Ｍ１の概略構成を示す要部平面図である。
【図２】本発明の第１実施形態による不揮発性記憶素子Ｍ１の概略構成を示す図であって、図２（ａ）は図１中に示すＡ−Ａ線で切断した不揮発性記憶素子Ｍ１の断面図であり、図２（ｂ）は図１中に示すＢ１−Ｂ１線（Ｂ２−Ｂ２線）で切断した不揮発性記憶素子Ｍ１の断面図であり、図２（ｃ）は図１中に示すＣ−Ｃ線で切断した不揮発性記憶素子Ｍ１の断面図である。
【図３】本発明の第１実施形態による不揮発性記憶素子の第１モードのリテンション劣化について説明する図であって、図３（ａ）は閾値電圧の変動が１００ｍＶ未満となるサンプルの割合が９９．８７％以上となる場合のフローティングゲートに対するトンネル絶縁膜の面積比を示すグラフであり、図３（ｂ）は閾値電圧の変動が１００ｍＶ未満となるサンプルの割合が９９．９９７％以上となる場合のフローティングゲートに対するトンネル絶縁膜の面積比を示すグラフである。
【図４】本発明の第１実施形態による不揮発性記憶素子Ｍ１の第２モードのリテンション劣化について説明する図であって、図４（ａ）は閾値電圧の変動が１００ｍＶ未満となるサンプルの割合が９９．８７％以上となる場合のトンネル絶縁膜の面積を示すグラフ、図４（ｂ）は閾値電圧の変動が１００ｍＶ未満となるサンプルの割合が９９．９９７％以上となる場合のトンネル絶縁膜の面積を示すグラフである。
【図５】本発明の第１実施形態による不揮発性記憶素子Ｍ１のフローティングゲート及びトンネル絶縁膜の面積構成の適応領域について説明する図であって、図５（ａ）は不揮発性記憶素子Ｍ１の９９．８７％が１０年以上の寿命を確保できることが予想される面積構成の適応領域を示す図であり、図５（ｂ）は不揮発性記憶素子Ｍ１の９９．９９７％が１０年以上の寿命を確保できることが予想される面積構成の適応領域を示す図である。
【図６】本発明の第１実施形態による不揮発性記憶素子Ｍ１に設けられた駆動用素子Ｍｖ１の特定領域ＰＡについて説明する図であって、ドレイン電流の温度特性の一例を示す図である。
【図７】本発明の第１実施形態による不揮発性記憶素子Ｍ１に設けられた駆動用素子Ｍｖ１の特定領域ＰＡについて説明する図であって、駆動用素子Ｍｖ１のゲート幅及び温度非依存性電流の関係の一例を示す図である。
【図８】本発明の第１実施形態による不揮発性記憶素子Ｍ１に設けられた駆動用素子Ｍｖ１の特定領域ＰＡについて説明する図であって、駆動用素子Ｍｖ１のゲート長及び温度非依存性電流の関係の一例を示す図である。
【図９】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その１）である。
【図１０】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その２）である。
【図１１】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その３）である。
【図１２】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その４）である。
【図１３】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その５）である。
【図１４】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その６）である。
【図１５】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その７）である。
【図１６】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その８）である。
【図１７】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その９）である。
【図１８】本発明の第１実施形態による不揮発性記憶素子Ｍ１の製造工程断面図（その１０）である。
【図１９】本発明の第１実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ３の回路構成図である。
【図２０】本発明の第１実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ３を説明するための図であって、基準電圧生成回路ＲＣ３の上段側の不揮発性記憶素子Ｍ３１をディプレッション状態に調整する状態を説明するための図である。
【図２１】本発明の第１実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ３を説明するための図であって、基準電圧生成回路ＲＣ３の下段側の不揮発性記憶素子Ｍ３３をエンハンスメント状態に調整する状態を説明するための図である。
【図２２】ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例を示す図である。
【図２３】本発明の第２実施形態による不揮発性記憶素子Ｍ２の概略構成を示す図であって、図２３（ａ）は不揮発性記憶素子Ｍ２の要部平面図であり、図２３（ｂ）は、図２３（ａ）中に示すＤ−Ｄ線で切断した不揮発性記憶素子Ｍ２の断面図であり、図２３（ｃ）は、図２３（ａ）中に示すＥ−Ｅ線で切断した不揮発性記憶素子Ｍ２の断面図である。
【図２４】本発明の第２実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ２を説明するための回路構成図である。
【図２５】本発明の第２実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ２を説明するための回路構成図であって、基準電圧生成回路ＲＣ２の上段側の不揮発性記憶素子Ｍ２１をディプレッション状態に調整する状態を説明するための図である。
【図２６】本発明の第２実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ２を説明するための回路構成図であって、基準電圧生成回路ＲＣ２の下段側の不揮発性記憶素子Ｍ２２をエンハンスメント状態に調整する状態を説明するための図である。
【図２７】本発明の第３実施形態による不揮発性記憶素子Ｍ７の概略構成を示す図であって、図２７（ａ）は不揮発性記憶素子Ｍ７の要部平面図であり、図２７（ｂ）は図２７（ａ）中に示すＦ−Ｆ線で切断した不揮発性記憶素子Ｍ７の断面図である。
【図２８】本発明の第３実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ６を説明するための回路構成図である。
【図２９】本発明の第３実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ７を説明するための回路構成図である。
【図３０】本発明の第３実施形態による不揮発性記憶素子を備える基準電圧生成回路ＲＣ７を説明するための回路構成図であって、基準電圧生成回路ＲＣ７の上段側の不揮発性記憶素子Ｍ７１をディプレッション状態に調整する状態を説明するための図である。
【図３１】本発明の第１実施形態による不揮発性記憶素子を備える基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路ＲＣ７の下段側の不揮発性記憶素子Ｍ７２をエンハンスメント状態に調整する状態を説明するための図である。
【図３２】従来の不揮発性記憶素子ＦＭの概略構成を示す図であって、図３２（ａ）は、不揮発性記憶素子ＦＭの平面を模式的に示す図であり、図３２（ｂ）は図３２（ａ）中に示すＺ−Ｚ線で切断した不揮発性記憶素子ＦＭの断面を模式的に示す図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施形態による不揮発性記憶素子について図面を参照しながら説明する。以下、本実施形態による不揮発性記憶素子の一例として、Ｎ型ＭＯＳＦＥＴのＦＬＯＴＯＸ型の不揮発性記憶素子を例にとって説明するが、不揮発性記憶素子は、電荷保持領域を持つ能動素子（トランジスタ）であれば、この構造に限られず、Ｎ型に限られない。
【００１６】
＜第１実施形態＞
本発明の第１実施形態による不揮発性記憶素子について図１から図２２を用いて説明する。まず、本実施形態による不揮発性記憶素子Ｍ１の概略構成について図１及び図２を用いて説明する。不揮発性記憶素子Ｍ１に備えられた駆動用素子Ｍｖ１及びダミー素子Ｍｍ１（いずれも詳細は後述）は、同じ構造を有している。このため、図２（ｂ）では、ダミー素子Ｍｍ１の構成要素を示す参照符号には丸かっこを付し、駆動用素子Ｍｖ１の構成要素を示す参照符号には丸かっこを付さずに、両参照符号を併記する。また、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１のそれぞれの構成要素に対して同じ参照符号を用いる場合には、当該構成要素には丸かっこを付さない参照符号のみを付す。
【００１７】
図１に示すように、本実施形態による不揮発性記憶素子Ｍ１は、書込用素子Ｍｗ１と、書込用素子Ｍｗ１の隣に配置された駆動用素子（駆動用ＭＯＳＦＥＴの一例）Ｍｖ１と、駆動用素子Ｍｖ１の隣に配置されたダミー素子Ｍｍ１とを備えている。不揮発性記憶素子Ｍ１は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１で共有化されたフローティングゲートＦＧ１及びコントロールゲートＣＧ１を備えている。詳細は後述するが、不揮発性記憶素子Ｍ１は、フローティングゲートＦＧ１の下方に配置された第一不純物拡散領域ＩＡａ及びコントロールゲートＣＧ１に所定電圧を印加することによって、書込用素子Ｍｗ１に設けられた電荷注入口１４を介してフローティングゲートＦＧ１に電荷を注入したりフローティングゲートＦＧ１から電荷を放出したりできるようになっている。これにより、不揮発性記憶素子Ｍ１は、閾値電圧を変更するとともに変更後の閾値電圧を保持して電気特性のバラツキや温度依存性を制御できる。
【００１８】
不揮発性記憶素子Ｍ１は、例えばＰ型の半導体基板９Ａ（図２参照）に形成された素子分離領域４１（図２参照）によって、同一の半導体基板９Ａに形成された他の不揮発性記憶素子（不図示）と素子分離されている。
【００１９】
図２（ａ）に示すように、不揮発性記憶素子Ｍ１に備えられた書込用素子Ｍｗ１は、半導体基板９Ａと、半導体基板９Ａ上に設けられたゲート絶縁膜１６ｗとを備えている。半導体基板９Ａには、Ｐ型ウェル（以下、「Ｐウェル」と略記する）領域１０Ａが形成されている。ゲート絶縁膜１６ｗは、二酸化シリコン（ＳｉＯ２）で形成され、Ｐウェル領域１０Ａ上に配置されている。ゲート絶縁膜１６ｗは、二酸化シリコンに限られず、窒化シリコン（ＳｉＮ）で形成されていてもよい。
【００２０】
書込用素子Ｍｗ１は、半導体基板９Ａの上方に設けられたフローティングゲートＦＧ１を備えている。フローティングゲートＦＧ１の一部は、ゲート絶縁膜１６ｗ上に配置されている。フローティングゲートＦＧ１は、ポリシリコンで形成されている。
【００２１】
書込用素子Ｍｗ１は、フローティングゲートＦＧ１の上方にフローティングゲートＦＧ１と絶縁して配置されたコントロールゲートＣＧ１を備えている。コントロールゲートＣＧ１は、例えばポリシリコンで形成されている。
【００２２】
書込用素子Ｍｗ１は、半導体基板９Ａ内に設けられ一部がフローティングゲートＦＧ１の下方に配置された第一不純物拡散領域（第一領域の一例）ＩＡａと、半導体基板９Ａ内に設けられた第二不純物拡散領域ＩＡｂとを備えている。第一不純物拡散領域ＩＡａ及び第二不純物拡散領域ＩＡｂは、Ｐウェル領域１０Ａに設けられている。
【００２３】
図１に示すように、第二不純物拡散領域ＩＡｂは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の側方（両側の一方）の一部に設けられている。ここで、平面視とは、フローティングゲートＦＧ１やコントロールゲートＣＧ１などが形成された半導体基板９Ａの平面（素子形成面）を直交する方向に見た状態をいう。図１及び図２（ａ）に示すように、第二不純物拡散領域ＩＡｂは、Ｎ型の低濃度不純物ドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ、以下、「ＬＤＤ」と略記する）層１２ｂと、ＬＤＤ層１２ｂよりも不純物濃度が高濃度のコンタクト層１３ｂとを有している。コンタクト層１３ｂは、ＬＤＤ層１２ｂに設けられている。コンタクト層１３ｂは、第二不純物拡散領域ＩＡｂとプラグ５１ｂ（図２（ａ）参照、詳細は後述）とのオーミック接触を取るために設けられている。
【００２４】
図１及び図２（ａ）に示すように、第一不純物拡散領域ＩＡａは、フローティングゲートＦＧ１の下方の一部に配置された拡散層１１ａと、拡散層１１ａに隣接して配置されたＮ型のＬＤＤ層１２ａと、ＬＤＤ層１２ａよりも不純物濃度が高濃度のコンタクト層１３ａとを有している。
【００２５】
図１及び図２（ａ）に示すように、コンタクト層１３ａは、ＬＤＤ層１２ａに設けられている。コンタクト層１３ａは、第一不純物拡散領域ＩＡａとプラグ５１ａ（詳細は後述、図２（ａ）参照）とのオーミック接触を取るために設けられている。図１に示すように、第一不純物拡散領域ＩＡａは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の下方の一部及び側方（両側の他方）の一部に亘って設けられている。拡散層１１ａは、フローティングゲートＦＧ１の下方の一部に設けられ、ＬＤＤ層１２ａ及びコンタクト層１３ａは、フローティングゲートＦＧ１の側方の一部に設けられている。ＬＤＤ層１２ａ及びＬＤＤ層１２ｂは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１を挟んで設けられている。
【００２６】
図１及び図２（ａ）に示すように、書込用素子Ｍｗ１は、フローティングゲートＦＧ１と第一不純物拡散領域ＩＡａとの間に少なくとも一部が配置されてフローティングゲートＦＧ１に対する面積比が０．００２以上１以下であるトンネル絶縁膜１５を備えている。本実施形態では、トンネル絶縁膜１５の全体がフローティングゲートＦＧ１と拡散層１１ａとの間に配置されている。図１に示すように、トンネル絶縁膜１５は、不揮発性記憶素子Ｍ１の平面視において、フローティングゲートＦＧ１の全体よりも小さく形成される。フローティングゲートＦＧ１の全体は、不揮発性記憶素子Ｍ１の平面視において、３０μｍ２以上の面積を有している。トンネル絶縁膜１５の面積は、不揮発性記憶素子Ｍ１の平面視において、０．０６μｍ２以上５４μｍ２以下である。フローティングゲートＦＧ１の全体の面積が最小値の３０μｍ２であり、フローティングゲートＦＧ１に対するトンネル絶縁膜１５の面積比が最小値の０．００２である場合に、トンネル絶縁膜１５の面積が最小値の０．０６μｍ２となる。ここで、「フローティングゲートＦＧ１の全体」は、１つの不揮発性記憶素子Ｍ１に設けられたフローティングゲートを意味し、書込用素子Ｍｗ１が設けられた箇所、駆動用素子Ｍｖ１が設けられた箇所及びダミー素子Ｍｍ１が設けられた箇所などの所定箇所のフローティングゲートを意味しない。したがって、「フローティングゲートＦＧ１の全体」は、駆動用素子Ｍｖ１が設けられた箇所の「フローティングゲートＦＧ１１の特定領域ＰＡ」（詳細は後述）とは区別される。以下、「フローティングゲートＦＧ１の特定領域ＰＡ」のように限定しない限り、「フローティングゲートＦＧ１」は、「フローティングゲートＦＧ１の全体」を意味する。本実施形態におけるトンネル絶縁膜１５の面積は、例えば２５μｍ２である。したがって、本実施形態では、フローティングゲートＦＧ１の面積に対するトンネル絶縁膜１５の面積の比率（面積比）、すなわちトンネル絶縁膜１５の面積をフローティングゲートＦＧ１の面積で除して求められる値は、０．０１７である。詳細は後述するが、フローティングゲートＦＧ１に対するトンネル絶縁膜１５の面積比が０．００２以上であると、第１モードのリテンション劣化を改善することができる。
【００２７】
ＦＮトンネリングによってフローティングゲートＦＧ１に電荷を注入したりフローティングゲートＦＧ１から電荷を引き抜いたりする書き込みを行うため、トンネル絶縁膜１５の厚さは７ｎｍ以上１２ｎｍ以下であるとよい。本実施形態では、トンネル絶縁膜１５の膜厚は、例えば９．８ｎｍである。トンネル絶縁膜１５の膜厚が７〜１２ｎｍであると、７ｎｍ未満の場合と比較して、電荷の直接トンネリングが起こりにくくなり、フローティングゲートＦＧ１内に電荷を保持し易くなる。一方、トンネル絶縁膜１５の膜厚が７〜１２ｎｍであると、１２ｎｍより膜厚が厚い場合と比較して、フローティングゲートＦＧ１への電荷の注入及びフローティングゲートＦＧ１からの電荷の引き抜きを高速化することができる。トンネル絶縁膜１５は、ゲート絶縁膜１６ｗよりも膜厚が薄く形成されていてもよい。トンネル絶縁膜１５に対応するフローティングゲートＦＧ１の領域が、フローティングゲートＦＧ１に電荷を注入したりフローティングゲートＦＧ１から電荷を放出したりする電荷注入口１４となる。つまり、フローティングゲートＦＧ１は、電荷を注入したり電荷を放出したりするための電荷注入口１４を有し、電荷保持領域として機能する。
【００２８】
図２（ｂ）に示すように、不揮発性記憶素子Ｍ１に備えられた駆動用素子Ｍｖ１は、半導体基板９Ａと、半導体基板９Ａ上に設けられたゲート絶縁膜１６ｖを備えている。ゲート絶縁膜１６ｖは、Ｐウェル領域１０Ａ上に配置されている。詳細は後述するが、ゲート絶縁膜１６ｖは、書込用素子Ｍｗ１に設けられたゲート絶縁膜１６ｗと同じ材料で形成される。
【００２９】
駆動用素子Ｍｖ１におけるゲート絶縁膜１６ｖは、駆動用素子Ｍｖ１が設けられた箇所（すなわち、特定領域ＰＡ）におけるフローティングゲートＦＧ１と半導体基板９Ａとの間に配置され、トンネル絶縁膜１５よりも厚い膜厚を有している。駆動用素子Ｍｖ１におけるゲート絶縁膜１６ｖは、ほぼ一定の膜厚を有している。駆動用素子Ｍｖ１におけるゲート絶縁膜１６ｖが形成された領域には、トンネル絶縁膜が設けられていない。このため、駆動用素子Ｍｖ１におけるゲート絶縁膜１６ｖがフローティングゲートＦＧ１に接触する面は、平坦な形状を有している。
【００３０】
ところで、本実施形態におけるトンネル絶縁膜１５は、ゲート絶縁膜１６ｗを形成するための絶縁膜が開口された開口部に形成される。このため、書込用素子Ｍｗ１におけるゲート絶縁膜１６ｗは、トンネル絶縁膜１５が設けられた領域の開口部によって段差を有する。したがって、駆動用素子Ｍｖ１におけるゲート絶縁膜１６ｖは、書込用素子Ｍｗ１におけるゲート絶縁膜１６ｗよりもフローティングゲートＦＧ１との接触面が平坦になる。
【００３１】
駆動用素子Ｍｖ１は、半導体基板９Ａの上方に設けられたフローティングゲートＦＧ１を備えている。駆動用素子Ｍｖ１が設けられた箇所（特定領域ＰＡ）におけるフローティングゲートＦＧ１は、書込用素子Ｍｗ１が設けられた箇所におけるフローティングゲートＦＧ１と一続きに形成されている。フローティングゲートＦＧ１の一部は、ゲート絶縁膜１６ｖ上に配置されている。ゲート絶縁膜１６ｖ上の領域がフローティングゲートＦＧ１の特定領域ＰＡに相当する。
【００３２】
駆動用素子Ｍｖ１は、フローティングゲートＦＧ１の上方にフローティングゲートＦＧ１と絶縁して配置されたコントロールゲートＣＧ１を備えている。駆動用素子Ｍｖ１に設けられたコントロールゲートＣＧ１は、書込用素子Ｍｗ１に設けられたコントロールゲートＣＧ１と一続きに形成されている。
【００３３】
駆動用素子Ｍｖ１は、半導体基板９Ａ内に設けられ第一不純物拡散領域ＩＡａと電気的に分離して形成されたドレイン領域（第二領域の一例）Ｄｖ１を備えている。ドレイン領域Ｄｖ１の一部は、フローティングゲートＦＧ１の下方の一部に配置されている。駆動用素子Ｍｖ１は、半導体基板９Ａ内に設けられたソース領域Ｓｖ１を備えている。ドレイン領域Ｄｖ１及びソース領域Ｓｖ１は、Ｐウェル領域１０Ａに設けられている。ドレイン領域Ｄｖ１とソース領域Ｓｖ１は電流の流れる方向によって定義される。このため、図１及び図２（ｂ）に示す不揮発性記憶素子Ｍ１において想定されている電流に対して電流を流す方向を逆にした場合は、図１及び図２（ｂ）中に示すドレイン領域Ｄｖ１がソース領域Ｓｖ１となり、ソース領域Ｓｖ１がドレイン領域Ｄｖ１となる。
【００３４】
図１に示すように、ソース領域Ｓｖ１は、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の側方（両側の一方）の一部に設けられている。図１及び図２（ｂ）に示すように、ソース領域Ｓｖ１は、ＬＤＤ層１２ｖｓと、ＬＤＤ層１２ｖｓよりも不純物濃度が高濃度のソース層１３ｖｓとを有している。ソース層１３ｖｓは、ＬＤＤ層１２ｖｓに設けられている。ソース層１３ｖｓは、ソース領域Ｓｖ１とプラグ５１ｖｓ（図２（ｂ）参照、詳細は後述）とのオーミック接触を取るために設けられている。
【００３５】
図１及び図２（ｂ）に示すように、ドレイン領域Ｄｖ１は、フローティングゲートＦＧ１の下方の一部に配置された第１ドレイン層１１ｖと、第１ドレイン層１１ｖに隣接して配置されたＮ型のＬＤＤ層１２ｖｄと、ＬＤＤ層１２ｖｄよりも不純物濃度が高濃度の第２ドレイン層１３ｖｄとを有している。第２ドレイン層１３ｖｄは、ＬＤＤ層１２ｖｄに設けられている。第２ドレイン層１３ｖｄは、ドレイン領域Ｄｖ１とプラグ５１ｖｄ（詳細は後述、図２（ｂ）参照）とのオーミック接触を取るために設けられている。
【００３６】
図１に示すように、ドレイン領域Ｄｖは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の下方の一部及び側方（両側の他方）の一部に亘って設けられている。第１ドレイン層１１ｖは、フローティングゲートＦＧ１の下方の一部に設けられ、ＬＤＤ層１２ｖｄ及び第２ドレイン層１３ｖｄは、フローティングゲートＦＧ１の側方の一部に設けられている。ＬＤＤ層１２ｖｄ及びＬＤＤ層１２ｖｓは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１を挟んで設けられている。駆動用素子Ｍｖ１に設けられた第１ドレイン層１１ｖは、書込用素子Ｍｗ１に設けられた拡散層１１ａよりも短い幅（フローティングゲートＦＧ１の両側の一方から他方までの間の長さ）を有している。
【００３７】
図２（ｂ）に示すように、不揮発性記憶素子Ｍ１に備えられたダミー素子Ｍｍ１は、半導体基板９Ａと、半導体基板９Ａ上に設けられたゲート絶縁膜１６ｍを備えている。ゲート絶縁膜１６ｍは、Ｐウェル領域１０Ａ上に配置されている。詳細は後述するが、ゲート絶縁膜１６ｍは、書込用素子Ｍｗ１に設けられたゲート絶縁膜１６ｗ及び駆動用素子Ｍｖ１に設けられたゲート絶縁膜１６ｖと同じ材料で形成される。
【００３８】
ダミー素子Ｍｍ１におけるゲート絶縁膜１６ｍは、ダミー素子Ｍｍ１が設けられた箇所におけるフローティングゲートＦＧ１と半導体基板９Ａとの間に配置され、トンネル絶縁膜１５よりも厚い膜厚を有している。ダミー素子Ｍｍ１におけるゲート絶縁膜１６ｍは、ほぼ一定の膜厚を有している。ダミー素子Ｍｍ１におけるゲート絶縁膜１６ｍが形成された領域には、トンネル絶縁膜が設けられていない。このため、ダミー素子Ｍｍ１におけるゲート絶縁膜１６ｍがフローティングゲートＦＧ１に接触する面は、平坦な形状を有している。ダミー素子Ｍｍ１におけるゲート絶縁膜１６ｍは、トンネル絶縁膜を形成するための段差を有さないので、書込用素子Ｍｗ１におけるゲート絶縁膜１６ｗよりもフローティングゲートＦＧ１との接触面が平坦になる。
【００３９】
ダミー素子Ｍｍ１は、半導体基板９Ａの上方に設けられたフローティングゲートＦＧ１を備えている。ダミー素子Ｍｍ１が設けられた箇所におけるフローティングゲートＦＧ１は、書込用素子Ｍｗ１が設けられた箇所におけるフローティングゲートＦＧ１及び駆動用素子Ｍｖ１が設けられた箇所（特定領域ＰＡ）におけるフローティングゲートＦＧ１と一続きに形成されている。フローティングゲートＦＧ１の一部は、ゲート絶縁膜１６ｍ上に配置されている。
【００４０】
ダミー素子Ｍｍ１は、フローティングゲートＦＧ１の上方にフローティングゲートＦＧ１と絶縁して配置されたコントロールゲートＣＧ１を備えている。ダミー素子Ｍｍ１に設けられたコントロールゲートＣＧ１は、書込用素子Ｍｗ１に設けられたコントロールゲートＣＧ１及び駆動用素子Ｍｖ１に設けられたコントロールゲートＣＧ１と一続きに形成されている。
【００４１】
ダミー素子Ｍｍ１は、半導体基板９Ａ内に設けられ第一不純物拡散領域ＩＡａと電気的に分離して形成されたドレイン領域Ｄｍ１を備えている。ドレイン領域Ｄｍ１の一部は、フローティングゲートＦＧ１の下方の一部に配置されている。ダミー素子Ｍｍ１は、半導体基板９Ａ内に設けられたソース領域Ｓｍ１を備えている。ドレイン領域Ｄｍ１及びソース領域Ｓｍ１は、Ｐウェル領域１０Ａに設けられている。ドレイン領域Ｄｍ１とソース領域Ｓｍ１は電流の流れる方向によって定義される。このため、図１及び図２（ｂ）に示す不揮発性記憶素子Ｍ１において想定されている電流に対して電流を流す方向を逆にした場合は、図１及び図２（ｂ）中に示すドレイン領域Ｄｍ１がソース領域Ｓｍ１となり、ソース領域Ｓｍ１がドレイン領域Ｄｍ１となる。
【００４２】
図１に示すように、ソース領域Ｓｍ１は、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の側方（両側の一方）に設けられている。図１及び図２（ｂ）に示すように、ソース領域Ｓｍ１は、ＬＤＤ層１２ｍｓと、ＬＤＤ層１２ｍｓよりも不純物濃度が高濃度のソース層１３ｍｓとを有している。ソース層１３ｍｓは、ＬＤＤ層１２ｍｓに設けられている。ソース層１３ｍｓは、ソース領域Ｓｍ１とプラグ５１ｍｓ（図２（ｂ）参照、詳細は後述）とのオーミック接触を取るために設けられている。
【００４３】
図１及び図２（ｂ）に示すように、ドレイン領域Ｄｍ１は、フローティングゲートＦＧ１の下方の一部に配置された第１ドレイン層１１ｍと、第１ドレイン層１１ｍに隣接して配置されたＮ型のＬＤＤ層１２ｍｄと、ＬＤＤ層１２ｍｄよりも不純物濃度が高濃度の第２ドレイン層１３ｍｄとを有している。第２ドレイン層１３ｍｄは、ＬＤＤ層１２ｍｄに設けられている。第２ドレイン層１３ｍｄは、ドレイン領域Ｄｍ１とプラグ５１ｍｄ（詳細は後述、図２（ｂ）参照）とのオーミック接触を取るために設けられている。
【００４４】
図１に示すように、ドレイン領域Ｄｍ１は、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１の下方の一部及び側方（両側の他方）の一部に亘って設けられている。第１ドレイン層１１ｍは、フローティングゲートＦＧ１の下方の一部に設けられ、ＬＤＤ層１２ｍｄ及び第２ドレイン層１３ｍｄは、フローティングゲートＦＧ１の側方の一部に設けられている。ＬＤＤ層１２ｍｄ及びＬＤＤ層１２ｍｓは、不揮発性記憶素子Ｍ１の平面視で、フローティングゲートＦＧ１を挟んで設けられている。ダミー素子Ｍｍ１に設けられた第１ドレイン層１１ｍは、書込用素子Ｍｗ１に設けられた拡散層１１ａよりも短い幅（フローティングゲートＦＧ１の両側の一方から他方までの間の長さ）を有している。ダミー素子Ｍｍ１に設けられた第１ドレイン層１１ｍは、駆動用素子Ｍｖ１に設けられた第１ドレイン層１１ｖと同じ幅（フローティングゲートＦＧ１の両側の一方から他方までの間の長さ）を有している。
【００４５】
書込用素子Ｍｗ１が設けられた箇所のフローティングゲートＦＧ１、駆動用素子Ｍｖ１が設けられた箇所（特定領域ＰＡ）のフローティングゲートＦＧ１及びダミー素子Ｍｍ１が設けられた箇所のフローティングゲートＦＧ１は、共有化されている。フローティングゲートＦＧ１は、不揮発性記憶素子Ｍ１の平面視において、３０μｍ２以上２７０００μｍ２以下の面積を有している。フローティングゲートＦＧ１の面積の下限値（本実施形態では３０μｍ２）は、デジタルデータを記憶するメモリとして不揮発性記憶素子が使用される場合との差別化のために規定されている。本実施形態におけるフローティングゲートＦＧ１の面積は、不揮発性記憶素子Ｍ１の平面視において、例えば１４２２μｍ２である。本実施形態におけるフローティングゲートＦＧ１は、不揮発性記憶素子Ｍ１の平面視において、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１が並ぶ方向に長辺が延在する長方形状を有している。フローティングゲートＦＧ１は、長方形状に限らず他の形状を有していてもよい。
【００４６】
書込用素子Ｍｗ１が設けられた箇所のコントロールゲートＣＧ１、駆動用素子Ｍｖ１が設けられた箇所のコントロールゲートＣＧ１及びダミー素子Ｍｍ１が設けられた箇所のコントロールゲートＣＧ１は、共有化されている。コントロールゲートＣＧ１は、不揮発性記憶素子Ｍ１の平面視において、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１が並ぶ方向に長辺が延在する長方形状を有している。コントロールゲートＣＧ１は、不揮発性記憶素子Ｍ１の平面視において、フローティングゲートＦＧ１よりも長い長辺を有し、フローティングゲートＦＧ１よりも短い短辺を有している。このため、コントロールゲートＣＧ１は、両短辺側にフローティングゲートＦＧ１と重ならない領域を有している。コントロールゲートＣＧ１は、少なくとも一部がフローティングゲートＦＧ１上に配置されていれば長方形状に限らず他の形状を有していてもよい。
【００４７】
図２に示すように、不揮発性記憶素子Ｍ１は、フローティングゲートＦＧ１上に配置された絶縁膜１７と、絶縁膜１７の周りに形成されたサイドウォール１８とを備えている。コントロールゲートＣＧ１は、絶縁膜１７上に形成されている。フローティングゲートＦＧ１及びコントロールゲートＣＧ１は、絶縁膜１７によって絶縁されている。絶縁膜１７は、シリコン酸化膜とシリコン窒化膜とを組み合わせて構成され、酸化物／窒化物／酸化物（ＯＮＯ）構造を有している。絶縁膜１７は、フローティングゲートＦＧ１の上面及び側面と、ゲート絶縁膜１６ｗ，１６ｖ，１６ｍの側面とを覆って設けられている。絶縁膜１７は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１に亘ってフローティングゲートＦＧ１を覆って配置されている。サイドウォール１８は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１に亘って絶縁膜１７の側壁の段差部に絶縁膜１７を囲んで配置されている。このため、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１はそれぞれ、絶縁膜１７及びサイドウォール１８を有している。
【００４８】
不揮発性記憶素子Ｍ１は、トンネル絶縁膜１５、ゲート絶縁膜１６ｗ，１６ｖ，１６ｍ及び絶縁膜１７の少なくとも一部に分布するハロゲン（例えばフッ素）を有している。本実施形態では、トンネル絶縁膜１５、ゲート絶縁膜１６ｗ，１６ｖ，１６ｍ及び絶縁膜１７のいずれにもハロゲンが含まれている。トンネル絶縁膜１５がハロゲン（例えばフッ素）を含むことにより、トンネル絶縁膜１５の欠陥密度が低減する。
【００４９】
図２（ａ）及び図２（ｂ）に示すように、不揮発性記憶素子Ｍ１は、コントロールゲートＣＧ１の周りに形成されたサイドウォール１９を備えている。サイドウォール１９は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１に亘ってコントロールゲートＣＧ１の側壁を囲んで配置されている。このため、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１はそれぞれ、サイドウォール１９を有している。
【００５０】
不揮発性記憶素子Ｍ１は、コントロールゲートＣＧ１、半導体基板９Ａの素子形成面上に形成された層間絶縁膜６１を備えている。層間絶縁膜６１は、絶縁膜１７、サイドウォール１８，１９、第一不純物拡散領域ＩＡａ、第二不純物拡散領域ＩＡｂ、ドレイン領域Ｄｖ１，Ｄｍ１、ソース領域Ｓｖ１，Ｓｍ１及び素子分離領域４１が設けられた領域に少なくとも形成されている。層間絶縁膜６１は、コントロールゲートＣＧ１、第一不純物拡散領域ＩＡａ、第二不純物拡散領域ＩＡｂ、ドレイン領域Ｄｖ１，Ｄｍ１及びソース領域Ｓｖ１，Ｓｍ１などを保護する保護膜としての機能を発揮する。
【００５１】
図１及び図２（ｃ）に示すように、不揮発性記憶素子Ｍ１は、コントロールゲートＣＧ１の一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｇと、プラグ５１ｇに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｇ（図１では不図示）とを備えている。プラグ５１ｇは、コントロールゲートＣＧ１がフローティングゲートＦＧ１と重なっていない領域に設けられている。プラグ５１ｇを介してメタル配線５２ｇとコントロールゲートＣＧ１とが電気的に接続される。これにより、コントロールゲートＣＧ１には、メタル配線５２ｇからプラグ５１ｇを介して所定レベルの電圧を印加することが可能になる。
【００５２】
図２（ｂ）に示すように、駆動用素子Ｍｖ１は、第２ドレイン層１３ｖｄの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｖｄと、プラグ５１ｖｄに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｖｄとを備えている。プラグ５１ｖｄを介してメタル配線５２ｖｄとドレイン領域Ｄｖ１とが電気的に接続される。これにより、ドレイン領域Ｄｖ１には、メタル配線５２ｖｄからプラグ５１ｖｄを介して所定レベルの電圧を印加することが可能になる。
【００５３】
駆動用素子Ｍｖ１は、ソース層１３ｖｓの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｖｓと、プラグ５１ｖｓに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｖｓとを備えている。プラグ５１ｖｓを介してメタル配線５２ｖｓとソース領域Ｓｖ１とが電気的に接続される。これにより、ソース領域Ｓｖ１には、メタル配線５２ｖｓからプラグ５１ｖｓを介して所定レベルの電圧を印加することが可能になる。
【００５４】
図２（ｂ）に示すように、ダミー素子Ｍｍ１は、第２ドレイン層１３ｍｄの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｍｄと、プラグ５１ｍｄに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｍｄとを備えている。プラグ５１ｍｄを介してメタル配線５２ｍｄとドレイン領域Ｄｍ１とが電気的に接続される。これにより、ドレイン領域Ｄｍ１には、メタル配線５２ｍｄからプラグ５１ｍｄを介して所定レベルの電圧を印加することが可能になる。
【００５５】
ダミー素子Ｍｍ１は、ソース層１３ｍｓの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｍｓと、プラグ５１ｍｓに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｍｓとを備えている。プラグ５１ｍｓを介してメタル配線５２ｍｓとソース領域Ｓｍ１とが電気的に接続される。これにより、ソース領域Ｓｍ１には、メタル配線５２ｍｓからプラグ５１ｍｓを介して所定レベルの電圧を印加することが可能になる。
【００５６】
図２（ａ）に示すように、書込用素子Ｍｗ１は、コンタクト層１３ａの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ａと、プラグ５１ａに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ａとを備えている。プラグ５１ａを介してメタル配線５２ａと第一不純物拡散領域ＩＡａとが電気的に接続される。これにより、第一不純物拡散領域ＩＡａには、メタル配線５２ａからプラグ５１ａを介して所定レベルの電圧を印加することが可能になる。
【００５７】
書込用素子Ｍｗ１は、コンタクト層１３ｂの一部を底面に露出し層間絶縁膜６１に形成された開口部に埋め込まれたプラグ５１ｂと、プラグ５１ｂに電気的に接続され層間絶縁膜６１上に形成されたメタル配線５２ｂとを備えている。プラグ５１ｂを介してメタル配線５２ｂと第二不純物拡散領域ＩＡｂとが電気的に接続される。これにより、第二不純物拡散領域ＩＡｂには、メタル配線５２ｂからプラグ５１ｂを介して所定レベルの電圧を印加することが可能になる。
【００５８】
図２（ｂ）に示すように、駆動用素子Ｍｖ１は、ＭＯＳＦＥＴを構成している。不揮発性記憶素子Ｍ１は、駆動用素子Ｍｖ１をＭＯＳＦＥＴとして機能させて他の回路と動作するようになっている。つまり、不揮発性記憶素子Ｍ１が他の回路と動作する際に、駆動用素子Ｍｖ１のドレイン領域Ｄｖ１及びソース領域Ｓｖ１に電流経路が形成される。
【００５９】
一方、図２（ａ）に示すように、書込用素子Ｍｗ１は、第一不純物拡散領域ＩＡａに電気的に接続されたプラグ５１ａ及びメタル配線５２ａを有し、第二不純物拡散領域ＩＡｂに電気的に接続されたプラグ５１ｂ及びメタル配線５２ｂを有している。メタル配線５２ａには所定の電圧が印加されるのに対し、メタル配線５２ｂはオープン状態とされる。このため、第二不純物拡散領域ＩＡｂがフローティング状態となっており、書込用素子Ｍｗ１は、ＭＯＳＦＥＴを構成していない。書込用素子Ｍｗ１は、第一不純物拡散領域ＩＡａを用いてフローティングゲートＦＧ２に電荷を注入したりフローティングゲートＦＧ２から電荷を放出したりする書き込み時の電圧印加素子として機能するようになっている。つまり、第一不純物拡散領域ＩＡａは、書き込み用の電圧印加領域として機能し、ドレイン領域Ｄｖ１は、駆動用ＭＯＳＦＥＴのドレイン領域として機能するようになっている。
【００６０】
図２（ｂ）に示すように、ダミー素子Ｍｍ１は、ＭＯＳＦＥＴを構成している。ダミー素子Ｍｍ１は、ＭＯＳＦＥＴとして機能し、駆動用素子Ｍｖ１とともに他の回路と動作する素子として用いられもよい。また、ダミー素子Ｍｍ１は、破損した駆動用素子Ｍｖ１の代替素子として用いられてもよい。つまり、不揮発性記憶素子Ｍ１が他の回路と動作する際に必要に応じて、ダミー素子Ｍｍ１のドレイン領域Ｄｍ１及びソース領域Ｓｍ１に電流経路が形成される。したがって、ドレイン領域Ｄｍ１は、駆動用ＭＯＳＦＥＴのドレイン領域として機能する場合がある。
【００６１】
次に、不揮発性記憶素子Ｍ１の閾値電圧Ｖｔｈの調整方法について説明する。
例えば、コントロールゲートＣＧ１に１９Ｖ、第一不純物拡散領域ＩＡａに０Ｖを印加すると、トンネル絶縁膜１５を介してフローティングゲートＦＧ１内に電子が注入され、フローティングゲートＦＧ１が負に帯電した状態となる。この状態では、フローティングゲートＦＧ１は、コントロールゲートＣＧ１に正のバイアスを掛けた場合に、ゲート絶縁膜１６ｖ，１６ｍに掛かる電界を抑制する方向に働く。このため、不揮発性記憶素子Ｍ１の駆動用素子Ｍｖ１及びダミー素子Ｍｍ１は、閾値電圧Ｖｔｈが上昇し、エンハンスメント型ＭＯＳＦＥＴとして機能する。
【００６２】
一方、例えば、コントロールゲートＣＧ１に０Ｖ、ドレイン領域Ｄ１に１９Ｖを印加すると、トンネル絶縁膜１５を介してフローティングゲートＦＧ１から電子が引き抜かれ、フローティングゲートＦＧ１が正に帯電した状態となる。この状態では、フローティングゲートＦＧ１は、コントロールゲートＣＧ１に正のバイアスを掛けた場合に、ゲート絶縁膜１６ｖ，１６ｍに掛かる電界を強くする方向に働く。このため、不揮発性記憶素子Ｍ１の駆動用素子Ｍｖ１及びダミー素子Ｍｍ１は、閾値電圧Ｖｔｈが低下し、ディプレッション型ＭＯＳＦＥＴとして機能する。このように、フローティングゲートＦＧ１への電荷の注入又はフローティングゲートＦＧ１からの電荷の引き抜きを制御することにより、不揮発性記憶素子Ｍ１の閾値電圧Ｖｔｈを所望の値に調整することができる。
【００６３】
次に、フローティングゲートからの電荷漏れによる閾値電圧Ｖｔｈ変動（リテンション劣化）について説明する。以下、リテンション劣化について、主にフローティングゲートの内部の電子がフローティングゲートの外部に漏れだす現象を例にとって説明する。なお、フローティングゲートの外部からフローティングゲートの内部に電子が注入される現象（実質的に、フローティングゲートの内部の正孔がフローティングゲートの外部に漏れだす現象）の場合も同様にリテンション劣化が生じる。
【００６４】
リテンション劣化には、第１モードのリテンション劣化及び第２モードのリテンション劣化の２つのモードが存在する。第１モードのリテンション劣化は、トンネル絶縁膜中に生成した欠陥を介してフローティングゲートから電荷が漏れることによって生じる閾値電圧Ｖｔｈ変動である。トンネル絶縁膜中の欠陥は、フローティングゲートに電荷を注入する時（書き込み時）に通過する電荷によりトンネル絶縁膜がダメージを受けることによって発生する。第２のリテンション劣化は、熱エネルギーにより励起されたフローティングゲート中の電子がトンネル絶縁膜のエネルギー障壁を飛び越えて漏れ出すことによって生じる閾値電圧Ｖｔｈの変動である。
【００６５】
まず、第１モードのリテンション劣化について説明する。第１モードのリテンション劣化は、トンネル絶縁膜中の欠陥を介してフローティングゲートから電荷が漏れる現象である。このため、第１モードのリテンション劣化の程度はトンネル絶縁膜中の欠陥密度に依存する。また、トンネル絶縁膜中の欠陥は、フローティングゲートへの電荷注入時（書き込み時）に発生する。さらに、第１モードのリテンション劣化は、温度依存性が小さいという特徴を持つ。以上のメカニズムより、第１モードのリテンション劣化を抑制するには、書き込み時にトンネル絶縁膜を通過する電荷量を低減させればよい。不揮発性記憶素子の閾値電圧Ｖｔｈをある特定の値に調整するとき、フローティングゲートに注入する総電荷量は、フローティングゲートの面積に依存し、この面積が大きいほど多くなる。一方、電荷は、トンネル絶縁膜が形成された領域を介して移動する。このため、トンネル絶縁膜の面積が大きいほどトンネル絶縁膜の単位面積当たりに通過する電荷量は少なくなる。したがって、トンネル絶縁膜の欠陥生成は、フローティングゲートの面積に対するトンネル絶縁膜の面積の比率が大きいほど抑制されることになる。
【００６６】
図３は、室温におけるフローティングゲートに対するトンネル絶縁膜の面積比と第１モードのリテンション劣化による閾値電圧Ｖｔｈの変動寿命との実験結果を示すグラフである。本実験は、フローティングゲートに対するトンネル絶縁膜の面積比の異なる不揮発性記憶素子を所定の閾値電圧Ｖｔｈに調整し、所定時間放置後の閾値電圧Ｖｔｈの変動量を測定する加速試験である。本実験には、図１及び図２に示す不揮発性記憶素子Ｍ１と同じ構造を有する不揮発性記憶素子の測定サンプルが用いられた。測定サンプルとして、フローティングゲートに対するトンネル絶縁膜の面積比が０．０００１７６である不揮発性記憶素子Ａ、当該面積比が０．００１５８２である不揮発性記憶素子Ｂ及び当該面積比が０．０１７７２１である不揮発性記憶素子Ｃの３種類の不揮発性記憶素子を用いた。不揮発性記憶素子Ａは４０００個用意し、２７℃の雰囲気下で放置した。放置から１６８時間経過時、５００時間経過時及び１０００時間経過時に４０００個の不揮発性記憶素子Ａのそれぞれの閾値電圧Ｖｔｈを測定し、各放置時間における閾値電圧Ｖｔｈの変動量を算出した。不揮発性記憶素子Ｂ，Ｃについても同様に、それぞれ４０００個の測定サンプルを用いて上記の３つの放置時間毎に閾値電圧Ｖｔｈを測定し、放置前後での閾値電圧Ｖｔｈの変動量を算出した。
【００６７】
図３（ａ）及び図３（ｂ）に示すグラフの横軸の「トンネル面積／フローティングゲート面積」は、フローティングゲートに対するトンネル絶縁膜の面積比を示している。本実験では、フローティングゲートに対するトンネル絶縁膜の面積比は、フローティングゲートの面積を固定し、トンネル絶縁膜の面積を変えることによって調整されている。図３（ａ）及び図３（ｂ）に示すグラフの縦軸の「動作時間［年］」は、各不揮発性記憶素子における閾値電圧Ｖｔｈの時間依存性（各放置時間（１６８時間、５００時間及び１０００時間）への依存性）に基づく不揮発性記憶素子の動作時間の換算値を示している。図３（ａ）に示すグラフ中の◇印は、実験に使用した全ての測定サンプルのうち閾値電圧Ｖｔｈの変動が１００ｍＶ未満の測定サンプルの割合が９９．８７％（片側３σ相当）となる動作時間を、不揮発性記憶素子Ａ、Ｂ及びＣ毎に示している。左側の◇印が不揮発性記憶素子Ａの閾値電圧Ｖｔｈの時間依存性を示し、中央の◇印が不揮発性記憶素子Ｂの閾値電圧Ｖｔｈの時間依存性を示し、右側の◇印が不揮発性記憶素子Ｃの閾値電圧Ｖｔｈの時間依存性を示している。図３（ａ）に示すグラフ中の◇印を結ぶ直線は、この動作時間に基づく近似直線である。図３（ｂ）に示すグラフ中の◇印は、実験に使用した全ての測定サンプルのうち閾値電圧Ｖｔｈの変動が１００ｍＶ未満の測定サンプルの割合が９９．９９７％（片側４σ相当）となる動作時間を、不揮発性記憶素子Ａ、Ｂ及びＣ毎に示している。左側の◇印が不揮発性記憶素子Ａの閾値電圧Ｖｔｈの時間依存性を示し、中央の◇印が不揮発性記憶素子Ｂの閾値電圧Ｖｔｈの時間依存性を示し、右側の◇印が不揮発性記憶素子Ｃの閾値電圧Ｖｔｈの時間依存性を示している。図３（ｂ）に示すグラフ中の◇印を結ぶ直線は、この動作時間に基づく近似直線である。
【００６８】
ここで、不揮発性記憶素子の閾値電圧Ｖｔｈが１００ｍＶ変動する動作時間を寿命と定義する。図３（ａ）中に破線の直線で示すように、全ての測定サンプルのうち９９．８７％（片側３σ相当）が１０年以上の寿命を確保するためには、フローティングゲートに対するトンネル絶縁膜の面積比が０．００２以上であることが必要なことがわかる。また、図３（ｂ）中に破線の直線で示すように、全ての測定サンプルのうち９９．９９７％（片側４σ相当）が１０年以上の寿命を確保するためには、フローティングゲートに対するトンネル絶縁膜の面積比が０．０１１以上であることが必要なことがわかる。このように、不揮発性記憶素子は、フローティングゲートに対するトンネル絶縁膜の面積比が０．００２以上となるフローティングゲート及びトンネル絶縁膜を備えているとよい。また、フローティングゲートに対するトンネル絶縁膜の面積比が０．０１１以上１以下であると、第１モードのリテンション劣化（低温リテンション）がさらに改善される。このため、不揮発性記憶素子が用いられるアナログ回路が高精度な電圧を必要とする場合には、不揮発性記憶素子は、フローティングゲートに対するトンネル絶縁膜の面積比が０．０１１以上となるフローティングゲート及びトンネル絶縁膜を備えているとよい。
【００６９】
次に、第２モードのリテンション劣化について説明する。第２モードのリテンション劣化は、熱エネルギーにより励起されたフローティングゲート中の電荷がトンネル絶縁膜のエネルギー障壁を飛び越えて漏れ出す（以下、「電荷漏れ」と称する場合がある）ことが原因である。電荷漏れは、同じエネルギー障壁を持つトンネル絶縁膜領域のどこでも起こり得る。つまり、電荷漏れの発生確率は、トンネル絶縁膜の面積に依存し、この面積を小さくするほど低減することができる。また、電荷漏れの現象は、電子の熱励起が関係するので、温度が高いほど加速される。
【００７０】
図４は、７０℃におけるトンネル絶縁膜の面積と第２モードのリテンション劣化による不揮発性記憶素子の閾値電圧Ｖｔｈの変動寿命との実験結果を示すグラフである。本実験は、所定の閾値電圧Ｖｔｈに調整し、ある条件下で放置した不揮発性記憶素子の放置後の閾値電圧Ｖｔｈを測定する加速試験である。本実験には、図１に示す不揮発性記憶素子Ｍ１と同じ構造を有する不揮発性記憶素子の測定サンプルが用いられた。本実験では、所定の閾値電圧Ｖｔｈに調整した不揮発性記憶素子を、２００℃雰囲気下で２４時間、２５０℃雰囲気下で１０時間、２５０℃雰囲気下で２４時間の３つの条件で各４０００個放置した。各条件下で放置した後の不揮発性記憶素子の閾値電圧Ｖｔｈを測定し、放置前後での閾値電圧Ｖｔｈの変動量を算出した。
【００７１】
図４（ａ）及び図４（ｂ）に示すグラフの横軸の「トンネル面積［μｍ２］」は、不揮発性記憶素子に設けられたトンネル絶縁膜の面積（不揮発性記憶素子の平面視における面積）を示している。図４（ａ）及び図４（ｂ）に示すグラフの縦軸の「動作時間［年］」は、各不揮発性素子における閾値電圧Ｖｔｈの時間依存性及び温度依存性（アレニウスの式）に基づく不揮発性記憶素子の動作時間の換算値を示している。図４（ａ）に示すグラフ中の◇印は、実験に使用した全ての測定サンプルのうち閾値電圧Ｖｔｈの変動が１００ｍＶ未満の測定サンプルの割合が９９．８７％（片側３σ相当）となる動作時間を示している。図４（ａ）に示すグラフ中の◇印を結ぶ直線は、この動作時間に基づく近似直線である。図４（ｂ）に示すグラフ中の◇印は、実験に使用した全ての測定サンプルのうち閾値電圧Ｖｔｈの変動が１００ｍＶ未満の測定サンプルの割合が９９．９９７％（片側４σ相当）となる動作時間を示している。図４（ｂ）に示すグラフ中の◇印を結ぶ直線は、この動作時間に基づく近似直線である。
【００７２】
ここで、不揮発性記憶素子の閾値電圧Ｖｔｈが１００ｍＶ変動する動作時間を寿命と定義する。図４（ａ）中に破線の直線で示すように、全ての測定サンプルのうち９９．８７％（片側３σ相当）が１０年以上の寿命を確保するためには、トンネル絶縁膜の面積（トンネル面積）が５４μｍ２以下であることが必要なことがわかる。図４（ｂ）中に破線の直線で示すように、全ての測定サンプルのうち９９．９９７％（片側４σ相当）が１０年以上の寿命を確保するためには、トンネル絶縁膜の面積（トンネル面積）が４０μｍ２以下であることが必要なことがわかる。このように、不揮発性記憶素子は、面積が５４μｍ２以下のトンネル絶縁膜を備えているとよい。また、トンネル絶縁膜の面積が４０μｍ２以下であると、第２モードのリテンション劣化（通常リテンション）がさらに改善される。このため、不揮発性記憶素子が用いられるアナログ回路が高精度な電圧を必要とする場合には、不揮発性記憶素子は、面積が４０μｍ２以下のトンネル絶縁膜を備えているとよい。
【００７３】
図５は、本実施形態による不揮発性記憶素子に設けられたフローティングゲート及びトンネル絶縁膜の面積構成の適応領域を示すグラフである。図５（ａ）は、図３（ａ）及び図４（ａ）に示すグラフから得られる数値に基づいて作成されたグラフである。つまり、図５（ａ）は、不揮発性記憶素子が９９．８７％の確率で１０年以上の寿命を確保できることが予想される当該面積構成の適応領域を示している。図５（ｂ）は、図３（ｂ）及び図４（ｂ）に示すグラフから得られる数値に基づいて作成されたグラフである。つまり、図５（ｂ）は、不揮発性記憶素子が９９．９９７％の確率で１０年以上の寿命を確保できることが予想される当該面積構成の適応領域を示している。以下、市場に流通した不揮発性記憶素子の９９．８７％（片側３σ）が１０年以上の寿命を確保できることが予想される、フローティングゲート及びトンネル絶縁膜の面積構成の適応領域を「標準適応領域」と称する。また、以下、市場に流通した不揮発性記憶素子の９９．９９７％（片側４σ）が１０年以上の寿命を確保できることが予想される、フローティングゲート及びトンネル絶縁膜の面積構成の適応領域を「高精度適応領域」と称する。
【００７４】
図５（ａ）及び図５（ｂ）に示すグラフの横軸の「フローティングゲート面積［μｍ２］」は、不揮発性記憶素子に設けられたフローティングゲートの面積（不揮発性記憶素子の平面視における面積）を示している。図５（ａ）及び図５（ｂ）に示すグラフの縦軸の「トンネル面積［μｍ２］」は、不揮発性記憶素子に設けられたトンネル絶縁膜の面積（不揮発性記憶素子の平面視における面積）を示している。図５（ａ）及び図５（ｂ）に示すグラフ中の破線の直線Ｆ１は、フローティングゲート面積の下限値を示している。図５（ａ）に示すグラフ中の破線の直線Ｔ１は、標準適応領域におけるトンネル面積の上限値を示している。図５（ａ）に示すグラフ中の破線の直線ＴＦ１は、フローティングゲートに対するトンネル絶縁膜の面積比が０．００２の場合の特性を示している。図５（ａ）及び図５（ｂ）に示すグラフ中の破線の直線ＴＦ２は、フローティングゲートに対するトンネル絶縁膜の面積比が１の場合の特性を示している。図５（ｂ）に示すグラフ中の破線の直線Ｔ２は、高精度適応領域におけるトンネル面積の上限値を示している。図５（ｂ）に示すグラフ中の破線の直線ＴＦ３は、フローティングゲートに対するトンネル絶縁膜の面積比が０．０１１の場合の特性を示している。図５（ａ）及び図５（ｂ）に示すグラフ中の○印は、本実施形態による不揮発性記憶素子Ｍ１のフローティングゲート面積及びトンネル面積を示し、△印は、デジタルデータ（０又は１）を記憶するメモリセルのフローティングゲート面積及びトンネル面積の一例を示している。
【００７５】
直線ＴＦ１，ＴＦ２，ＴＦ３は、図３を用いて説明した第１モードのリテンション劣化が抑制されるフローティングゲートに対するトンネル絶縁膜の面積比に基づいて決定される直線である。また、直線Ｔ１，Ｔ２は、図４を用いて説明した第２モードのリテンション劣化が抑制されるトンネル絶縁膜の面積に基づいて決定される直線である。さらに、直線Ｆ１は、本実施形態による不揮発性記憶素子Ｍと同一構造の不揮発性記憶素子をデジタルデータを記憶するメモリとして使用する場合と差別化するためのフローティングゲートの面積の下限値に基づいて決定される直線である。
【００７６】
このため、図５（ａ）に示すように、直線Ｔ１、直線Ｆ１、直線ＴＦ１及び直線ＴＦ２で囲まれる領域が、フローティングゲート及びトンネル絶縁膜の標準適応領域である。直線Ｔ１、直線Ｆ１、直線ＴＦ１及び直線ＴＦ２のそれぞれの線上は、標準適応領域に含まれる。標準適応領域に含まれる面積のフローティングゲート及びトンネル絶縁膜を有する不揮発性記憶素子は、動作時間が合計１０年に到達しても第１モードのリテンション劣化及び第２モードのリテンション劣化が生じない確率が９９．８７％と予想される素子となる。
【００７７】
また、図５（ｂ）に示すように、直線Ｔ２、直線Ｆ１、直線ＴＦ３及び直線ＴＦ２で囲まれる領域が、フローティングゲート及びトンネル絶縁膜の高精度適応領域である。直線Ｔ２、直線Ｆ１、直線ＴＦ２及び直線ＴＦ３のそれぞれの線上は、高精度適応領域に含まれる。高精度適応領域に含まれる面積のフローティングゲート及びトンネル絶縁膜を有する不揮発性記憶素子は、動作時間が合計１０年に到達しても第１モードのリテンション劣化及び第２モードのリテンション劣化が生じない確率が９９．９９７％と予想される素子となる。
【００７８】
本実施形態による不揮発性記憶素子Ｍ１のフローティングゲートＦＧ１の面積は、１４２２μｍ２であり、トンネル絶縁膜１５の面積は、２５．２μｍ２である。一方、デジタルデータ用のメモリセルのフローティングゲートの面積は、６．２４μｍ２であり、トンネル絶縁膜の面積は、０．２５μｍ２である。このため、図５（ａ）及び図５（ｂ）に示すように、不揮発性記憶素子Ｍ１は、標準適応領域及び高精度適応領域のいずれにも含まれ、デジタルデータ用のメモリセルは、標準適応領域及び高精度適応領域のいずれにも含まれない。
【００７９】
以上より、ＦＬＯＴＯＸ型不揮発性記憶素子をフローティングゲート面積が３０μｍ２以上のアナログ回路内のＭＯＳＦＥＴとして使用する場合にトンネル絶縁膜の面積を５４μｍ２以下にすることで、熱エネルギーにより励起されたフローティングゲート中の電荷がトンネル絶縁膜のエネルギー障壁を飛び越えて漏れ出す確率が抑制され、第２モードのリテンション劣化を抑制することができる。また、フローティングゲートの面積が３０μｍ２以上のＭＯＳＦＥＴとして不揮発性記憶素子を使用する場合に、フローティングゲートに対するトンネル絶縁膜の面積比を０．００２以上とすることで、単位面積当たりのトンネル絶縁膜を通過する電荷量が低減し、第１モードのリテンション劣化も抑制することができる。これにより、不揮発性記憶素子は、第１モードのリテンション劣化及び第２モードのリテンション劣化によるアナログ回路特性への影響を微小化することが可能になる。
【００８０】
したがって、フローティングゲート及びトンネル絶縁膜の面積構成の適応領域は、第１モードのリテンション劣化を抑制するために必要な、フローティングゲートに対するトンネル絶縁膜の面積比の下限値及び上限値に基づく２つの直線と、第２モードのリテンション劣化を抑制するために必要なトンネル面積の上限値に基づく直線と、フローティングゲート面積の下限値に基づく直線とで画定される領域である。さらに、フローティングゲート及びトンネル絶縁膜の面積構成の適応領域の頂点は、当該面積比の下限値及び上限値に基づく２つの直線とトンネル面積の上限値に基づく直線との交点と、この２つの直線とフローティングゲート面積の下限値に基づく直線との交点となる。
【００８１】
なお、トンネル絶縁膜の面積の上限値は、不揮発性記憶素子の寿命をどの程度に設定するのかによって変動する値である。さらに、フローティングゲートの面積の下限値は、不揮発性記憶素子の用途で変動する値である。このため、フローティングゲートの面積の下限値は、不揮発性記憶素子を備えるアナログ回路に必要な駆動能力によっては、図５に示す下限値よりも小さくてよい場合もある。したがって、図５に示すフローティングゲート及びトンネル絶縁膜の面積構成の適応領域を画定するトンネル面積の上限値及びフローティング面積の下限値は、一例であって他の値であってもよい。
【００８２】
このようなフローティングゲート及びトンネル絶縁膜の面積構成の適応領域に含まれるように作製された、本実施形態による不揮発性記憶素子は、第１モードのリテンション劣化及び第２モードのリテンション劣化によるアナログ回路特性への影響を微小化することが可能になる。
【００８３】
ここで、駆動用素子Ｍｖ１が設けられた箇所におけるフローティングゲートＦＧ１の領域である特定領域ＰＡについて図１及び図２を参照しつつ図６から図８を用いて説明する。図６中に示すグラフの横軸は、駆動用素子Ｍｖ１と同じ構造を有する不揮発性記憶素子に設けられたコントロールゲートとソース領域との間のゲートソース間電圧Ｖｇｓ［Ｖ］を示している。図６中に示すグラフの縦軸は、当該不揮発性記憶素子のドレイン電流Ｉｄｓ［Ａ］を示している。図６中の左側には、当該不揮発性記憶素子の閾値電圧Ｖｔｈの値が０Ｖに調整された場合の特性が示されている。また、図６中の右側には、当該不揮発性記憶素子の閾値電圧Ｖｔｈの値が３．５Ｖに調整された場合の特性が示されている。図６中に示す「Ｔ：−４０」は、周囲温度が−４０℃の場合の当該不揮発性記憶素子のゲートソース間電圧Ｖｇｓに対するドレイン電流Ｉｄｓの特性を示している。また、図６中に示す「Ｔ：３０」は、周囲温度が３０℃の場合の当該不揮発性記憶素子のゲートソース間電圧Ｖｇｓに対するドレイン電流Ｉｄｓの特性を示している。また、図６中に示す「Ｔ：９０」は、周囲温度が９０℃の場合の当該不揮発性記憶素子のゲートソース間電圧Ｖｇｓに対するドレイン電流Ｉｄｓの特性を示している。
【００８４】
図６に示すように、駆動用素子Ｍｖ１と同じ構造を有する不揮発性記憶素子は、ゲートソース間電圧Ｖｇｓの所定値を境に、周囲温度に対するドレイン電流Ｉｄｓの電流値が逆転する特性を有している。より具体的に、当該不揮発性記憶素子のドレイン電流Ｉｄｓは、ゲートソース間電圧Ｖｇｓが所定値よりも低い範囲では周囲温度が高温の方が低温よりも電流値が大きくなり、当該所定値では周囲温度によらず電流値が同一となり、ゲートソース間電圧Ｖｇｓが所定値よりも高い範囲では周囲温度が高温の方が低温よりも電流値が小さくなる特性を有している。以下、複数の不揮発性記憶素子において、閾値電圧が同じ値に調整され、かつ周囲温度が異なっていても電流値が互いに同一となるドレイン電流を「温度非依存性電流」と称する。
【００８５】
不揮発性記憶素子Ｍ１の実際の動作時には、駆動用素子Ｍｖ１が主に動作する。このため、温度非依存性電流Ｉｔｉｄで動作するように駆動用素子Ｍｖ１が構成されることにより、不揮発性記憶素子Ｍ１の温度特性の向上を図ることができる。
【００８６】
さらに、不揮発性記憶素子Ｍ１は、低消費電力向けの技術である。このため、図６に示すように、不揮発性記憶素子Ｍ１の温度非依存性電流Ｉｔｉｄ（すなわち駆動用素子Ｍｖの温度非依存性電流Ｉｔｉｄ）が低消費電流領域（例えば数ｎＡ以下）にあると、低消費電力で温度特性にも優れる不揮発性記憶素子Ｍ１を実現できる。
【００８７】
駆動用素子Ｍｖ１の温度非依存性電流Ｉｔｉｄと、駆動用素子Ｍｖ１のチャネル幅及びチャネル長、すなわちフローティングゲートＦＧ１の特定領域ＰＡにおけるゲート幅Ｗ及びゲート長Ｌとの間には、以下の式（１）に示す関係が成り立つ。
【００８８】
【数１】
2019208017.tif 000003
【００８９】
式（１）において、「Ａ」は定数を示している。次に、式（１）における定数Ａ、ゲート幅Ｗの指数α及びゲート長Ｌの指数βについて説明する。定数Ａ、指数α及び指数βは、駆動用素子Ｍｖ１と同じ構造を有し、ゲート幅Ｗ及びゲート長Ｌの一方を変更したＮＭＯＳの複数のサンプルを作製し、それぞれのサンプルの温度非依存性電流の測定値を用いて求められる。
【００９０】
表１は、駆動用素子Ｍｖ１と同じ構造のＮＭＯＳのゲート幅に対する温度非依存性電流の測定結果を示している。表１中の上段に示す「Ｗ［μｍ］」は、当該ＮＭＯＳのゲート幅を示し、当該上段に示す「Ｉｔｉｄ［Ａ］」は、温度非依存性電流を示し、当該上段に示す「Ａ」は、式（１）中の定数Ａを示している。定数Ａの算出方法については、後述する。なお、各サンプルのゲート長Ｌは、いずれも１０μｍである。また、ＮＭＯＳのソースドレイン間には、０．１Ｖの電圧が印加された状態で、温度非依存性電流が測定された。
【００９１】
【表１】
2019208017.tif 000004
【００９２】
表１に示すように、ＮＭＯＳのゲート幅Ｗが０．２４μｍから１０．０μｍの範囲で６種類のサンプルについて温度非依存性電流が測定された。表１に示す温度非依存性電流の測定結果を用いて作成されたゲート幅Ｗと温度非依存性電流Ｉｔｉｄとの関係を図７に示す。図７中に示すグラフの横軸は、測定サンプルとして用いられたＮＭＯＳのゲート幅Ｗ［μｍ］（すなわち、表１中に示すＷ［μｍ］）を示している。図７中に示すグラフの縦軸は、当該ＮＭＯＳの温度非依存性電流Ｉｔｉｄ［Ａ］（すなわち、表１中に示すＩｔｉｄ［Ａ］）を示している。なお、図７に示すグラフは両対数グラフである。また、図７中に示す点線は、各測定点を結ぶ累乗近似曲線である。図７中に示す数式は、当該累乗近似曲線を表す式である。当該数式の「ｘ」はゲート幅Ｗであり、当該数式の「ｙ」は温度非依存性電流Ｉｔｉｄである。
【００９３】
図７に示すように、ＮＭＯＳの温度非依存性電流Ｉｔｉｄは、ＮＭＯＳのゲート長を固定した場合、ＮＭＯＳのゲート幅Ｗに依存して変化する。ＮＭＯＳの温度非依存性電流Ｉｔｉｄは、ＮＭＯＳのゲート幅Ｗが長くなるに従って増加し、「７×１０−８Ｗ２．０３６」で表される特性を有する。ＮＭＯＳの温度非依存性電流ＩｔｉｄがＮＭＯＳのゲート幅Ｗに依存する係数（指数）が式（１）における指数αである。したがって、αの値は２．０３６となる。
【００９４】
表２は、駆動用素子Ｍｖ１と同じ構造のＮＭＯＳのゲート長に対する温度非依存性電流の測定結果を示している。表２中の最上段に示す「１／Ｌ［／μｍ］」は、当該ＮＭＯＳのゲート長の逆数を示し、当該最上段に示す「Ｉｔｉｄ［Ａ］」は、温度非依存性電流を示し、当該最上段に示す「Ａ」は、式（１）中の定数Ａを示している。表２中の最下段に示す「Ａｖｅ．」は、定数Ａの平均値を示している。定数Ａ及び定数Ａの平均値の算出方法については、後述する。なお、各サンプルのゲート幅Ｗは、いずれも１０μｍである。また、ＮＭＯＳのソースドレイン間には、０．１Ｖの電圧が印加された状態で、温度非依存性電流が測定された。
【００９５】
【表２】
2019208017.tif 000005
【００９６】
表２に示すように、ＮＭＯＳのゲート長Ｌの逆数が１．６７μｍから０．１０μｍの範囲で１０種類のサンプルについて温度非依存性電流が測定された。表２に示す温度非依存性電流の測定結果を用いて作成されたゲート長Ｌの逆数と温度非依存性電流Ｉｔｉｄとの関係を図８に示す。図８中に示すグラフの横軸は、測定サンプルとして用いられたＮＭＯＳのゲート長Ｌの逆数１／Ｌ［／μｍ］（すなわち、表２中に示す１／Ｌ［／μｍ］）を示している。図８中に示すグラフの縦軸は、当該ＮＭＯＳの温度非依存性電流Ｉｔｉｄ［Ａ］（すなわち、表２中に示すＩｔｉｄ［Ａ］）を示している。なお、図８に示すグラフは両対数グラフである。また、図８中に示す点線は、各測定点を結ぶ累乗近似曲線である。図８中に示す数式は、当該累乗近似曲線を表す式である。当該数式の「ｘ」はゲート長Ｌの逆数１／Ｌであり、当該数式の「ｙ」は温度非依存性電流Ｉｔｉｄである。
【００９７】
図８に示すように、ＮＭＯＳの温度非依存性電流Ｉｔｉｄは、ＮＭＯＳのゲート幅を固定した場合、ＮＭＯＳのゲート長Ｌに依存して変化する。ＮＭＯＳの温度非依存性電流Ｉｔｉｄは、ゲート長Ｌの逆数１／Ｌが大きくなる（すなわち、ＮＭＯＳのゲート長Ｌが短くなる）に従って増加し、「１．１×１０−８（１／Ｌ）２．２１５」で表される特性を有する。ＮＭＯＳの温度非依存性電流ＩｔｉｄがＮＭＯＳのゲート長Ｌの逆数１／Ｌに依存する係数（指数）が式（１）における指数βである。したがって、βの値は２．２１５となる。
【００９８】
上述の測定によって得られた指数α及び指数βのそれぞれの値を式（１）に代入すると、以下の式（２）が得られる。
【００９９】
【数２】
2019208017.tif 000006
【０１００】
また、式（２）を変形すると、以下の式（３）が得られる。
【０１０１】
【数３】
2019208017.tif 000007
【０１０２】
表１に示す定数Ａの値は、表１に示すゲート幅Ｗ、ゲート長Ｌ及び温度非依存性電流Ｉｔｉｄを式（２）に代入して算出される。例えば、表１中の２段目に示すＷ＝０．２４μｍ、Ｉｔｉｄ＝３．７×１０９Ａ、Ｌ＝１０μｍを式（２）に代入することにより、表１中の２段目に示すＡ＝１．１×１０−５が算出される。同様に、表２に示す定数Ａの値は、表２に示すゲート長Ｌの逆数１／Ｌ、ゲート幅Ｗ及び温度非依存性電流Ｉｔｉｄを式（２）に代入して算出される。例えば、表２中の２段目に示す１／Ｌ＝１．６７（／μｍ）、Ｉｔｉｄ＝３．５×１０−３Ａ、Ｗ＝１０μｍを式（２）に代入することにより、表２中の２段目に示すＡ＝１．０×１０−５が算出される。また、表２に示す定数Ａの平均値（「Ａｖｅ．」の右隣りに記載された数値）は、表１に示す６個の定数Ａの値及び表２に示す１０個の定数Ａの値の平均値である。本実施形態では、当該平均値を定数Ａの値とする。
【０１０３】
本実施形態では、駆動用素子Ｍｖ１の動作電流は１ｎＡ以下と想定されている。このため、温度非依存性電流Ｉｔｉｄが動作電流以下となる条件は、式（３）のＩｔｉｄに動作電流の想定された最大値である１ｎＡと、表２に示す定数Ａの平均値「１．１×１０−５」を代入することにより、以下の式（４）が得られる。
【０１０４】
【数４】
2019208017.tif 000008
【０１０５】
したがって、フローティングゲートＦＧ１の特定領域ＰＡのゲート長をＬとすると（図１参照）、フローティングゲートＦＧ１の特定領域ＰＡのゲート幅Ｗ及びゲート長Ｌは、上述の式（４）の関係を満たしていてもよい。駆動用素子Ｍｖ１のフローティングゲートＦＧ１の特定領域ＰＡのゲート幅Ｗ及びゲート長Ｌが上述の式（４）の関係を満たすことにより、不揮発性記憶素子Ｍ１は、駆動用素子Ｍｖ１のドレイン電流Ｉｄｓが周囲温度に依存し難くなり、かつ１ｎＡ以下の値となるので、温度安定性の向上及び低消費電力化を図ることができる。
【０１０６】
また、式（２）をゲート長Ｌについて解くと、以下の式（５）が得られる。
【０１０７】
【数５】
2019208017.tif 000009
【０１０８】
ここで、フローティングゲートＦＧ１の特定領域ＰＡの面積Ｓは、ゲート幅Ｗとゲート長Ｌの積（Ｗ×Ｌ）で表される。ゲート幅Ｗが最小値の０．５μｍであり、かつ温度非依存性電流Ｉｔｉｄが動作電流（１ｎＡ）以下となる特定領域ＰＡの面積Ｓの条件は、Ｓ＝Ｗ×Ｌ及び式（５）を用いると、１７．５μｍ２以上となる。つまり、駆動用素子Ｍｖ１におけるフローティングゲートＦＧ１の領域、すなわち特定領域ＰＡは、１７．５μｍ２以上の面積を有し、式（４）の関係を満たしていてもよい。これにより、不揮発性記憶素子Ｍ１は、次世代の製造プロセスである０．５μｍ世代の製造プロセスの最小値（０．５μｍ）において、駆動用素子Ｍｖ１のドレイン電流Ｉｄｓが周囲温度に依存し難くなり、かつ１ｎＡ以下の値となるので、温度安定性の向上及び低消費電力化を図ることができる。
【０１０９】
また、式（２）の温度非依存性電流Ｉｔｉｄは、特定領域ＰＡの面積Ｓを用いると、以下の式（６）のように表すことができる。
【０１１０】
【数６】
2019208017.tif 000010
【０１１１】
デジタルデータを記憶するメモリとして不揮発性記憶素子が使用される場合との差別化のために規定されるフローティングゲートＦＧ１の面積３０μｍ２以上２７０００μｍ２以下において、フローティングゲートＦＧ１の全体が３０μｍ２よりも大きい面積を有しているとする。この場合、フローティングゲートＦＧ１の特定領域ＰＡの面積が３０μｍ２以上でありゲート幅Ｗが最小値の０．５μｍであるとすると、温度非依存性電流Ｉｔｉｄは、３．０×１０−１０Ａ以下となり、本実施形態で想定される最小値よりも小さくなる。このように、フローティングゲートＦＧ１の全体が３０μｍ２よりも大きい面積を有している場合に、フローティングゲートＦＧ１の特定領域ＰＡの面積が３０μｍ２以上であってもよい。これにより、不揮発性記憶素子Ｍ１は、より一層の低消費電力化を図ることができる。
【０１１２】
（不揮発性記憶素子の製造方法）
次に、本実施形態による不揮発性記憶素子Ｍ１の製造方法について図１を参照しつつ図２及び図９から図１８を用いて説明する。図９から図１８には、１つの半導体基板上に同時に形成される複数の不揮発性記憶素子のうちの１つの不揮発性記憶素子の製造工程が図示されている。図９中から図１８中の列（ａ）は、図１中のＡ−Ａ線で切断した不揮発性記憶素子Ｍ１の製造工程断面（すなわち、書込用素子Ｍｗ１の製造工程断面）を示している。図９中から図１８中の列（ｂ）は、図１中のＢ１−Ｂ１線（及びＢ２−Ｂ２線）で切断した不揮発性記憶素子Ｍ１の製造工程断面（すなわち、駆動用素子Ｍｖ１（及びダミー素子Ｍｍ１）の製造工程断面）を示している。図９中から図１８中の列（ｃ）は、図１中のＣ−Ｃ線で切断した不揮発性記憶素子Ｍ１の製造工程断面（すなわち、プラグ５１ｇが設けられた部分の製造工程断面）を示している。図９から図１７のうちの図１２を除く各図中の行（１）及び行（２）はこの順に不揮発性記憶素子Ｍの製造工程が時系列で示されている。図９から図１８の説明において、列（ａ）から列（ｃ）と行（１）及び行（２）（図１２及び図１８を除く）とを組み合わせて製造工程断面図を参照する。例えば、図９中の左上に示す製造工程断面図を参照する場合には、「図９（ａ１）」と表記して参照する。
【０１１３】
まず、Ｐ型の半導体基板９Ａを熱酸化し、図９（ａ１）、図９（ｂ１）及び図９（ｃ１）に示すように、半導体基板９Ａの表面に膜厚が３００Åの二酸化シリコンの酸化膜１０ｚを形成する。次に、半導体基板９Ａの上部にボロンを注入して不純物層を形成する。次に、１２００℃のファーネスアニールによってこの不純物層を熱拡散させ、図９（ａ１）、図９（ｂ１）及び図９（ｃ１）に示すように、半導体基板９Ａの上部にＰウェル領域１０Ａを形成する。
【０１１４】
次に、酸化膜１０ｚを除去した後、半導体基板９Ａ上にパッド酸化膜を形成し、次いでこのパッド酸化膜上に窒化シリコンを堆積して窒化膜を形成する。次に、この窒化膜上にフォトレジストを塗布し、このフォトレジストを露光及び現像し、最終的に不揮発性記憶素子が形成される領域を覆うレジストマスクを形成する。
【０１１５】
次に、このレジストマスクをマスクにして窒化膜をドライエッチングし、レジストマスクの下方以外の領域の窒化膜を除去する。次いで、レジストマスクをドライアッシングにより除去する。次に、ＬＯＣＯＳ法により、窒化膜によって覆われていない領域のパッド酸化膜の膜厚が７０００Åになるまで熱酸化する。
【０１１６】
次に、熱リン酸によって窒化膜をウェットエッチングする。次に、窒化膜が形成されていた領域のＰウェル領域１０Ａが露出するまでフッ酸によってパッド酸化膜を除去する。これにより、図９（ａ２）、図９（ｂ２）及び図９（ｃ２）に示すように、半導体基板９Ａ上の所定領域に素子分離領域４１が形成される。
【０１１７】
次に、半導体基板９Ａを熱酸化し、Ｐウェル領域１０Ａが露出した領域に４８０Åの厚さに二酸化シリコンを堆積し、図１０（ａ１）及び図１０（ｂ１）に示すように、一部がゲート絶縁膜１６ｗ，１６ｖ，１６ｍとなる酸化膜１６ｚを半導体基板９Ａの全面に形成する。図１０（ａ１）、図１０（ｂ１）及び図１０（ｃ１）に示すように、酸化膜１６ｚは、Ｐウェル領域１０Ａが露出する領域に形成され、素子分離領域４１を構成する酸化膜上にはほとんど形成されない。次に、酸化膜１６ｚを含み半導体基板９Ａの全面にフォトレジストを塗布し、このフォトレジストを露光及び現像する。これにより、図１０（ａ１）、図１０（ｂ１）及び図１０（ｃ１）に示すように、将来的に拡散層１１ａ、第１ドレイン層１１ｖ及び第１ドレイン層１１ｍ（図１及び図２参照）が形成される領域の酸化膜１６ｚが少なくとも露出するレジストマスクＲＭ１１が形成される。レジストマスクＲＭ１１は、将来的に拡散層１１ａ、第１ドレイン層１１ｖ及び第１ドレイン層１１ｍが形成される領域に亘って一続きに形成された開口領域を有している。この開口領域の一部には、酸化膜１６ｚが露出され、この開口領域の残部には、素子分離領域４１が露出される。
【０１１８】
次に、レジストマスクＲＭ１１をマスクとしてヒ素イオンを注入する。ヒ素イオンは、酸化膜１６ｚを通過してＰウェル領域１０Ａまで到達することができるが、素子分離領域４１を通過してＰウェル領域１０Ａまで到達することができない程度のエネルギーで注入される。これにより、図１０（ａ２）に示すように、レジストマスクＲＭ１１によって開口され、かつ酸化膜１６ｚの下方のＰウェル領域１０Ａに拡散層１１ａが形成される。図１０（ｂ２）に示すように、レジストマスクＲＭ１１によって開口され、かつ酸化膜１６ｚの下方のＰウェル領域１０Ａに第１ドレイン層１１ｖが形成される。さらに、図１０（ｃ２）に示すように、レジストマスクＲＭ１１によって開口され、かつ酸化膜１６ｚの下方のＰウェル領域１０Ａに第１ドレイン層１１ｍが形成される。拡散層１１ａ、第１ドレイン層１１ｖ及び第１ドレイン層１１ｍは、互いに分離された状態で同時に形成される。その後、ドライエッチングによりレジストマスクＲＭ１１を除去する。
【０１１９】
次に、半導体基板９Ａの全面にフォトレジストを塗布し、このフォトレジストを露光及び現像する。これにより、図１１（ａ１）、図１１（ｂ１）及び図１１（ｃ１）に示すように、将来的にトンネル絶縁膜１５（図２参照）が形成される領域の酸化膜１６ｚを露出するレジストマスクＲＭ１５が形成される。
【０１２０】
次に、レジストマスクＲＭ１５をマスクとして酸化膜１６ｚをウェットエッチングする。これにより、図１１（ａ２）、図１１（ｂ２）及び図１１（ｃ２）に示すように、将来的にトンネル絶縁膜１５が形成される領域の酸化膜１６ｚが除去された開口部１５ｚが形成される。その後、ドライエッチングによりレジストマスクＲＭ１５を除去する。
【０１２１】
次に、半導体基板９Ａを熱酸化し、Ｐウェル領域１０Ａが露出した開口部１５ｚに膜厚が９８Åになるまで二酸化シリコンを形成し、図１２（ａ）に示すように、将来的に書込用素子Ｍｗ１（図２参照）が形成される領域のＰウェル領域１０Ａ上の一部にトンネル絶縁膜１５を形成する。一方、図１２（ｂ）に示すように、将来的に駆動用素子Ｍｖ１及びダミー素子Ｍｍ１（図２参照）が形成される領域のＰウェル領域１０Ａ上には、トンネル絶縁膜が形成されず、膜厚がほぼ一定の酸化膜１６ｚが残存する。また、図１２（ｃ）に示すように、将来的にプラグ５１ｇが形成される領域には、酸化膜１６ｚが存在しないため、素子分離領域４１が露出した状態となる。
【０１２２】
次に、トンネル絶縁膜１５上を含み半導体基板９Ａ上に２０００Åの厚さにポリシリコンを堆積し、図１３（ａ１）、図１３（ｂ１）及び図１３（ｃ１）に示すように、将来的に一部がフローティングゲートＦＧ１（図１及び図２参照）になるポリシリコン膜ＦＧｚを形成する。次に、半導体基板９Ａの全面にフォトレジストを塗布し、このフォトレジストを露光及び現像する。これにより、図１３（ａ１）、図１３（ｂ１）及び図１３（ｃ１）に示すように、将来的にフローティングゲートＦＧ１が形成される領域のポリシリコン膜ＦＧｚを露出するレジストマスクＲＭｆが形成される。
【０１２３】
次に、図１３（ａ２）、図１３（ｂ２）及び図１３（ｃ２）に示すように、レジストマスクＲＭｆをマスクとしてフッ素イオンをポリシリコン膜ＦＧｚに注入する。これにより、レジストマスクＲＭｆによって覆われていないポリシリコン膜ＦＧｚの領域に、フッ素が相対的に多く存在するフッ素存在領域ＦＡが形成される。その後、ドライアッシングによりレジストマスクＲＭｆを除去する。
【０１２４】
次に、半導体基板９Ａの全面にフォトレジストを塗布し、このフォトレジストを露光及び現像する。これにより、図１４（ａ１）、図１４（ｂ１）及び図１４（ｃ１）に示すように、将来的にフローティングゲートＦＧ１及びゲート絶縁膜１６ｗ，１６ｖ，１６ｍが形成される領域のポリシリコン膜ＦＧｚを覆うレジストマスクＲＭｆｇが形成される。
【０１２５】
次に、図１４（ａ２）、図１４（ｂ２）及び図１４（ｃ２）に示すように、レジストマスクＲＭｆｇをマスクとしてドライエッチングにより、レジストマスクＲＭｆｇの下方以外のポリシリコン膜ＦＧｚ及び酸化膜１６ｚを順次除去する。これにより、フローティングゲートＦＧ１及びゲート絶縁膜１６ｗ，１６ｖ，１６ｍが形成される。また、フローティングゲートＦＧ１が形成されることにより、トンネル絶縁膜１５の対応する位置に、電荷注入口１４が形成される。その後、ドライアッシングによりレジストマスクＲＭｆｇを除去する。
【０１２６】
次に、図１５（ａ１）、図１５（ｂ１）及び図１５（ｃ１）に示すように、フローティングゲートＦＧ１及びゲート絶縁膜１６ｗ，１６ｖ，１６ｍを覆い、将来的に一部が絶縁膜１７（図２参照）となる酸化物／窒化物／酸化物（ＯＮＯ）膜１７ｚを形成する。ＯＮＯ膜１７ｚは、半導体基板９Ａを熱酸化、窒化膜の堆積及び熱酸化を順次行うことにより形成される。ＯＮＯ膜１７ｚの形成時の熱により、フローティングゲートＦＧ１中のフッ素が急速にＯＮＯ膜１７ｚ、ゲート絶縁膜１６ｗ，１６ｖ，１６ｍ及びトンネル絶縁膜１５に取り込まれて偏析させることができる。すなわち、図１５（ａ１）中及び図１５（ｂ１）中に、フッ素存在領域ＦＡから外側に向かう曲線矢印で示すように、ＯＮＯ膜１７ｚの形成時の熱によってフローティングゲートＦＧ１を取り囲む全方位にフッ素存在領域ＦＡからフッ素を高濃度で分布させることができる。
【０１２７】
図１５（ａ２）、図１５（ｂ２）及び図１５（ｃ２）に示すように、ＯＮＯ膜１７ｚを形成した後に、ＯＮＯ膜１７ｚの全面にポリシリコンを形成し、将来的に一部がコントロールゲートＣＧ１（図１及び図２参照）となるポリシリコン膜ＣＧｚを形成する。
【０１２８】
次に、図１６（ａ１）、図１６（ｂ１）及び図１６（ｃ１）に示すように、ポリシリコン膜ＣＧｚの全面に二酸化シリコンを堆積し、酸化膜ＣＧｙを形成する。次に、酸化膜ＣＧｙの全面にフォトレジストを塗布し、このフォトレジストを露光及び現像する。これにより、図１６（ａ１）、図１６（ｂ１）及び図１６（ｃ１）に示すように、将来的にコントロールゲートＣＧ１が形成される領域の酸化膜ＣＧｙを覆うレジストマスクＲＭｃが形成される。
【０１２９】
次に、図１６（ａ２）、図１６（ｂ２）及び図１６（ｃ２）に示すように、レジストマスクＲＭｃをマスクとしてドライエッチングにより、レジストマスクＲＭｃの下方以外の酸化膜ＣＧｙを除去する。これにより、コントロールゲートＣＧ１を形成するためのマスクが酸化膜ＣＧｙによって形成される。その後、ドライエッチングによりレジストマスクＲＭｃを除去する。
【０１３０】
次に、図１７（ａ１）、図１７（ｂ１）及び図１７（ｃ１）に示すように、酸化膜ＣＧｙをマスクとしてドライエッチングにより、酸化膜ＣＧｙの下方以外のポリシリコン膜ＣＧｚを除去する。これにより、コントロールゲートＣＧ１が形成される。
【０１３１】
次に、フローティングゲートＦＧ１をマスクとして、Ｐウェル領域１０Ａにヒ素イオンを注入する。これにより、図１７（ａ２）に示すように、将来的に書込用素子Ｍｗ１が形成される領域におけるフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａの一部にＬＤＤ層１２ｂが形成され、当該領域におけるフローティングゲートＦＧ１の両側の他方のＰウェル領域１０Ａの一部にＬＤＤ層１２ａが形成される。また、ＬＤＤ層１２ａ，１２ｂの形成と同時に、図１７（ｂ２）に示すように、将来的に駆動用素子Ｍｖ１が形成される領域におけるフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａの一部にＬＤＤ層１２ｖｓが形成され、当該領域におけるフローティングゲートＦＧ１の両側の他方のＰウェル領域１０Ａの一部にＬＤＤ層１２ｖｄが形成される。さらに、ＬＤＤ層１２ａ，１２ｂの形成と同時に、図１７（ｂ２）に示すように、将来的にダミー素子Ｍｍ１が形成される領域におけるフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａの一部にＬＤＤ層１２ｍｓが形成され、当該領域におけるフローティングゲートＦＧ１の両側の他方のＰウェル領域１０Ａの一部にＬＤＤ層１２ｍｄが形成される。一方、図１７（ｃ２）に示すように、最終的にプラグ５１ｇが形成される領域は、コントロールゲートＣＧ１で覆われているため、当該領域におけるＰウェル領域１０Ａには、ＬＤＤ層が形成されない。その後、ドライアッシングにより酸化膜ＣＧｙを除去する。
【０１３２】
次に、コントロールゲートＣＧ１及びＯＮＯ膜１７ｚを含み半導体基板９Ａ上の全面に二酸化シリコンの酸化膜を形成する。次に、コントロールゲートＣＧ１及びＯＮＯ膜１７ｚのそれぞれの周囲を残し、この酸化膜及びＯＮＯ膜１７ｚの一部をドライエッチングする。これにより、図１８（ａ１）及び図１８（ｂ１）に示すように、フローティングゲートＦＧ１を覆う絶縁膜１７が形成され、絶縁膜１７の周囲にサイドウォール１８が形成され、コントロールゲートＣＧ１の周囲にサイドウォール１９が形成される。また、図１８（ｃ１）に示すように、将来的にプラグ５１ｇが形成される領域には、フローティングゲートＦＧ１を覆う絶縁膜１７と一続きの絶縁膜１７が形成される。
【０１３３】
次に、コントロールゲートＣＧ１、絶縁膜１７及びサイドウォール１８，１９をマスクとして、ＬＤＤ層１２ａ，１２ｂ，１２ｖｓ，１２ｖｄ，１２ｍｓ，１２ｍｄにヒ素イオンを注入する。これにより、図２（ａ）に示すように、ＬＤＤ層１２ｂの一部の領域にコンタクト層１３ｂが形成され、将来的に書込用素子Ｍｗ１が形成される領域のフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａに第二不純物拡散領域ＩＡｂが形成される。また、ＬＤＤ層１２ａの一部の領域にコンタクト層１３ａが形成され、将来的に書込用素子Ｍｗ１が形成される領域のフローティングゲートＦＧ１の下方及び両側の他方のＰウェル領域１０Ａの一部に第一不純物拡散領域ＩＡａが形成される。
【０１３４】
また、図２（ｂ）に示すように、ＬＤＤ層１２ｖｓの一部の領域にソース層１３ｖｓが形成され、将来的に駆動用素子Ｍｖ１が形成される領域のフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａにソース領域Ｓｖ１が形成される。また、ＬＤＤ層１２ｖｄの一部の領域に第２ドレイン層１３ｖｄが形成され、将来的に駆動用素子Ｍｖ１が形成される領域のフローティングゲートＦＧ１の下方及び両側の他方のＰウェル領域１０Ａの一部にドレイン領域Ｄｖ１が形成される。
【０１３５】
また、図２（ｂ）に示すように、ＬＤＤ層１２ｍｓの一部の領域にソース層１３ｍｓが形成され、将来的にダミー素子Ｍｍ１が形成される領域のフローティングゲートＦＧ１の両側の一方のＰウェル領域１０Ａにソース領域Ｓｍ１が形成される。また、ＬＤＤ層１２ｍｄの一部の領域に第２ドレイン層１３ｍｄが形成され、将来的にダミー素子Ｍｍ１が形成される領域のフローティングゲートＦＧ１の下方及び両側の他方のＰウェル領域１０Ａの一部にドレイン領域Ｄｍ１が形成される。
【０１３６】
次に、図２に示すように、コントロールゲートＣＧ１、フローティングゲートＦＧ１、第一不純物拡散領域ＩＡａ、第二不純物拡散領域ＩＡｂ、ソース領域Ｓｖ１，Ｓｍ１及びドレイン領域Ｄｖ１，Ｄｍ１などを含み半導体基板９Ａの全面に絶縁性の層間絶縁膜６１を形成する。
【０１３７】
次に、図２（ａ）に示すように、コンタクト層１３ａ，１３ｂの一部を底面に開口する開口部を層間絶縁膜６１に形成する。また、当該開口部の形成と同時に、図２（ｂ）に示すように、ソース層１３ｖｓ，１３ｍｓの一部を底面に開口する開口部と、第２ドレイン層１３ｖｄ，１３ｍｄの一部を底面に開口する開口部とを層間絶縁膜６１に形成する。さらに、これらの開口部の形成と同時に、図２（ｃ）に示すように、フローティングゲートＦＧ１と重ならない領域におけるコントロールゲートＣＧ１の一部を底面に開口する開口部を層間絶縁膜６１に形成する。
【０１３８】
次に、図２（ａ）に示すように、コンタクト層１３ａ，１３ｂ上の開口部に金属材料で形成されたプラグ５１ａ，５１ｂを埋め込む。図２（ｂ）に示すように、プラグ５１ａ，５１ｂの埋め込みと同時に、第２ドレイン層１３ｖｄ，１３ｍｄ上の開口部に金属材料で形成されたプラグ５１ｖｄ，５１ｍｄを埋め込み、ソース層１３ｖｓ，１３ｍｓ上の開口部に金属材料で形成されたプラグ５１ｖｓ，５１ｍｓを埋め込む。図２（ｃ）に示すように、プラグ５１ａ，５１ｂの埋め込みと同時に、コントロールゲートＣＧ１上の開口部に金属材料で形成されたプラグ５１ｇを埋め込む。
【０１３９】
次に、図２（ａ）に示すように、層間絶縁膜６１上に露出するプラグ５１ａ上にメタル配線５２ａを形成し、層間絶縁膜６１上に露出するプラグ５１ｂ上にメタル配線５２ｂを形成する。これにより、書込用素子Ｍｗ１が完成する。また、メタル配線５２ａ，５２ｂの形成と同時に、図２（ｂ）に示すように、層間絶縁膜６１上に露出するプラグ５１ｖｓ上にメタル配線５２ｖｓを形成し、層間絶縁膜６１上に露出するプラグ５１ｖｄ上にメタル配線５２ｖｄを形成する。これにより、駆動用素子Ｍｖ１が完成する。また、メタル配線５２ａ，５２ｂの形成と同時に、図２（ｂ）に示すように、層間絶縁膜６１上に露出するプラグ５１ｍｓ上にメタル配線５２ｍｓを形成し、層間絶縁膜６１上に露出するプラグ５１ｍｄ上にメタル配線５２ｍｄを形成する。これにより、ダミー素子Ｍｍ１が完成する。さらに、メタル配線５２ａ，５２ｂの形成と同時に、図２（ｃ）に示すように、層間絶縁膜６１上に露出するプラグ５１ｇ上にメタル配線５２ｇを形成する。こうして、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１を備える不揮発性記憶素子Ｍ１が完成する。
【０１４０】
（不揮発性記憶素子を備える基準電圧生成回路）
次に、本実施形態による不揮発性記憶素子Ｍ１を備えるアナログ回路の一例として、基準電圧生成回路について図１９から図２２を用いて説明する。不揮発性記憶素子Ｍ１が適用されるアナログ回路は、不揮発性記憶素子Ｍ１をアナログ的に使用する回路であれば、基準電圧生成回路に限られない。例えば、オペアンプ回路やコンパレータ回路等、ＭＯＳＦＥＴの閾値電圧に精度が必要なアナログ回路にも有効である。
【０１４１】
次に、基準電圧生成回路ＲＣ３の回路構成について図１９を用いて説明する。
図１９に示すように、本実施形態における基準電圧生成回路ＲＣ３は、直列に接続された不揮発性記憶素子Ｍ３１及び不揮発性記憶素子Ｍ３３を備えている。不揮発性記憶素子Ｍ３１および不揮発性記憶素子Ｍ３３はそれぞれ、図１及び図２に示す本実施形態による不揮発性記憶素子Ｍ１と同一の構成を有している。不揮発性記憶素子Ｍ３１は、書込用素子Ｍｗ３１、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１を備えている。不揮発性記憶素子Ｍ３３は、書込用素子Ｍｗ３３、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３を備えている。書込用素子Ｍｗ３１及び書込用素子Ｍｗ３３は、図１及び図２（ａ）に示す書込用素子Ｍｗ１と同一の構成を有している。駆動用素子Ｍｖ３１及び駆動用素子Ｍｖ３３は、図１及び図２（ｂ）に示す駆動用素子Ｍｖ１と同一の構成を有している。ダミー素子Ｍｍ３１及びダミー素子Ｍｍ３３は、図１及び図２（ｃ）に示すダミー素子Ｍｍ１と同一の構成を有している。
【０１４２】
駆動用素子Ｍｖ３１のコントロールゲートＣＧ１、ダミー素子Ｍｍ３１のコントロールゲートＣＧ１及び書込用素子Ｍｗ３１のコントロールゲートＣＧ１は、一続きに形成されて共有化されている。また、駆動用素子Ｍｖ３１のフローティングゲートＦＧ１、ダミー素子Ｍｍ３１のフローティングゲートＦＧ１及び書込用素子Ｍｗ３１のフローティングゲートＦＧ１は、一続きに形成されて共有化されている。書込用素子Ｍｗ３１に設けられた電荷注入口１４は、駆動用素子Ｍｖ３１に形成される電流経路に接していない領域に形成されている。また、書込用素子Ｍｗ３１に設けられた電荷注入口１４は、ダミー素子Ｍｍ３１に形成される電流経路に接していない領域に形成されている。書込用素子Ｍｗ３１に設けられた電荷注入口１４は、駆動用素子Ｍｖ３１のドレイン領域Ｄｖ１及びソース領域Ｓｖ１を含む電流パス（電流経路）とは接していない領域に形成されている。また、書込用素子Ｍｗ３１に設けられた電荷注入口１４は、ダミー素子Ｍｍ３１のドレイン領域Ｄｍ１及びソース領域Ｓｍ１を含む電流パス（電流経路）とは接していない領域に形成されている。
【０１４３】
駆動用素子Ｍｖ３３のコントロールゲートＣＧ１、ダミー素子Ｍｍ３３のコントロールゲートＣＧ１及び書込用素子Ｍｗ３３のコントロールゲートＣＧ１は、一続きに形成されて共有化されている。また、駆動用素子Ｍｖ３３のフローティングゲートＦＧ１、ダミー素子Ｍｍ３３のコントロールゲートＣＧ１及び書込用素子Ｍｗ３３のフローティングゲートＦＧ１は、一続きに形成されて共有化されている。書込用素子Ｍｗ３３に設けられた電荷注入口１４は、駆動用素子Ｍｖ３３に形成される電流経路に接していない領域に形成されている。また、書込用素子Ｍｗ３３に設けられた電荷注入口１４は、ダミー素子Ｍｍ３３に形成される電流経路に接していない領域に形成されている。書込用素子Ｍｗ３３に設けられた電荷注入口１４は、駆動用素子Ｍｖ３３のドレイン領域Ｄｖ１及びソース領域Ｓｖ１を含む電流パス（電流経路）とは接していない領域に形成されている。また、書込用素子Ｍｗ３３に設けられた電荷注入口１４は、ダミー素子Ｍｍ３３のドレイン領域Ｄｍ１及びソース領域Ｓｍ１を含む電流パス（電流経路）とは接していない領域に形成されている。
【０１４４】
基準電圧生成回路ＲＣ３が他の回路と動作する場合、駆動用素子Ｍｖ３１と駆動用素子Ｍｖ３３とは、駆動用電源端子Ｖｄｄ１と低電圧供給端子Ｖｓｓとの間で直列に接続される。より具体的には、駆動用素子Ｍｖ３１のドレイン領域Ｄｖ１は駆動用電源端子Ｖｄｄ１に接続される。駆動用素子Ｍｖ３３のソース領域Ｓｖ１は低電圧供給端子Ｖｓｓに接続されている。駆動用素子Ｍｖ３１のソース領域Ｓｖ１と駆動用素子Ｍｖ３３のドレイン領域Ｄｖ１とは接続されている。
【０１４５】
基準電圧生成回路ＲＣ３においてダミー素子Ｍｍ３１は、使用されずフローティング状態となっている。このため、基準電圧生成回路ＲＣ３が他の回路と動作する場合に、ダミー素子Ｍｍ３１のソース領域Ｓｍ１及びドレイン領域Ｄｍ１のいずれも、駆動用電源端子Ｖｄｄ１及び低電圧供給端子Ｖｓｓのいずれにも接続されていない。
【０１４６】
基準電圧生成回路ＲＣ３においてダミー素子Ｍｍ３３は、使用されずフローティング状態となっている。このため、基準電圧生成回路ＲＣ３が他の回路と動作する場合に、ダミー素子Ｍｍ３３のソース領域Ｓｍ１及びドレイン領域Ｄｍ１のいずれも、駆動用電源端子Ｖｄｄ１及び低電圧供給端子Ｖｓｓのいずれにも接続されていない。
【０１４７】
書込用素子Ｍｗ３１は、フローティングゲートＦＧ１の下方に一部が配置された第一不純物拡散領域ＩＡａを備えている。基準電圧生成回路ＲＣ３は、書込用素子Ｍｗ３１の第一不純物拡散領域ＩＡａに一端子が接続されたスイッチＳＷ３１を備えている。スイッチＳＷ３１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ３１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ３は、スイッチＳＷ３１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を書込用素子Ｍｗ３１の第一不純物拡散領域ＩＡａに印加できるようになっている。書込用素子Ｍｗ１１の第二不純物拡散領域ＩＡｂは、所定のスイッチが接続されずにフローティング状態となっている。
【０１４８】
書込用素子Ｍｗ３３は、フローティングゲートＦＧ１の下方に一部が配置された第一不純物拡散領域ＩＡａを備えている。基準電圧生成回路ＲＣ３は、書込用素子Ｍｗ３３の第一不純物拡散領域ＩＡａに一端子が接続されたスイッチＳＷ３２を備えている。スイッチＳＷ３２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ３２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ３は、スイッチＳＷ３２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を書込用素子Ｍｗ３３の第一不純物拡散領域ＩＡａに印加できるようになっている。書込用素子Ｍｗ３３の第二不純物拡散領域ＩＡｂは、所定のスイッチが接続されずにフローティング状態となっている。
【０１４９】
基準電圧生成回路ＲＣ３は、書込用素子Ｍｗ３１のコントロールゲートＣＧ１と書込用素子Ｍｗ３３のコントロールゲートＣＧ１との間に直列接続されたスイッチＳＷ３５及びスイッチＳＷ３７を備えている。スイッチＳＷ３５及びスイッチＳＷ３７のそれぞれの他端子は互いに接続されている。スイッチＳＷ３５及びスイッチＳＷ３７のそれぞれの他端子は、駆動用素子Ｍｖ３１のソース領域Ｓｖ１及び駆動用素子Ｍｖ３３のドレイン領域Ｄｖ１が互いに接続された接続部に接続されている。基準電圧生成回路ＲＣ３は、当該接続部に絶属されて基準電圧ＶＲＥＦが出力される電圧出力端子ＯＵＴを備えている。
【０１５０】
基準電圧生成回路ＲＣ３は、書込用素子Ｍｗ３１のコントロールゲートＣＧ１に接続された一端子を有するスイッチＳＷ３３と、スイッチＳＷ３３の他端子に一端子が接続されたスイッチＳＷ３９とを備えている。スイッチＳＷ３９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ３９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ３は、スイッチＳＷ３３が接続状態（ショート状態）のときにスイッチＳＷ３９を適宜切り替えることにより、パルス電圧Ｖｐｐ及び低電圧Ｖｓｓのいずれか一方を書込用素子Ｍｗ３１のコントロールゲートＣＧ１に印加できるようになっている。
【０１５１】
基準電圧生成回路ＲＣ３は、書込用素子Ｍｗ３３のコントロールゲートＣＧ１に接続された一端子を有するスイッチＳＷ３４と、スイッチＳＷ３４の他端子に一端子が接続されたスイッチＳＷ３０とを備えている。スイッチＳＷ３０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ３０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ３は、スイッチＳＷ３４が接続状態（ショート状態）のときにスイッチＳＷ３０を適宜切り替えることにより、パルス電圧Ｖｐｐ及び低電圧Ｖｓｓのいずれか一方を書込用素子Ｍｗ３３のコントロールゲートＣＧ１に印加できるようになっている。
【０１５２】
書込用素子Ｍｗ３１は、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１のフローティングゲートＦＧ１への電荷注入のために存在する領域であり、トランジスタとして電流を流さない。同様に、書込用素子Ｍｗ３３は、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３のフローティングゲートＦＧ２への電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、書込用素子Ｍｗ３１及び書込用素子Ｍｗ３３は、ソース領域やドレイン領域を有している必要はなく、電荷注入口をもった構造であればその形態は問わない。
【０１５３】
次に、基準電圧生成回路ＲＣ３の閾値電圧の調整方法について図１９を参照しつつ図２０及び図２１を用いて説明する。
図２０及び図２１に示すように、基準電圧生成回路ＲＣ３は、フローティングゲートＦＧ１に電荷を注入したりフローティングゲートＦＧ１から電荷を放出したりする場合には、駆動用電源端子Ｖｄｄ１に代えて高電圧供給端子Ｖｄｄに接続される。基準電圧生成回路ＲＣ３では、電荷注入時には、書込用素子Ｍｗ３１，Ｍｗ３３を通ってフローティングゲートＦＧ１に電荷が注入される。図１９に示すように、基準電圧生成回路ＲＣ３を動作させる時には駆動用素子Ｍｖ３１、Ｍｖ３３を通って電流が流れる。基準電圧生成回路ＲＣ３では、不揮発性記憶素子Ｍ３１側（すなわち書込用素子Ｍｗ３１、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１）がディプレッション状態、不揮発性記憶素子Ｍ３３側（すなわち書込用素子Ｍｗ３３、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３）がエンハンスメント状態である。
【０１５４】
図１９に示すように、基準電圧生成回路ＲＣ３は、基準電圧ＶＲＥＦを生成するときには、スイッチＳＷ３０〜ＳＷ３５，ＳＷ３７，ＳＷ３９を次のような状態に切り替える。
スイッチＳＷ３０：任意（図１９では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ３１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３３：接続状態（ショート状態）
スイッチＳＷ３４，ＳＷ３５：開放状態（オープン状態）
スイッチＳＷ３７：接続状態（ショート状態）
スイッチＳＷ３９：低電圧供給端子Ｖｓｓ側
【０１５５】
図２０に示すように、基準電圧生成回路ＲＣ３は、不揮発性記憶素子Ｍ３１側（すなわち書込用素子Ｍｗ３１、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１）をディプレッション状態にするための書き換え時には、スイッチＳＷ３０〜ＳＷ３５，ＳＷ３７，ＳＷ３９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ３１側の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
スイッチＳＷ３０：任意（図２０では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ３１：パルス電圧Ｖｐｐ側
スイッチＳＷ３２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３３：接続状態（ショート状態）
スイッチＳＷ３４：開放状態（オープン状態）
スイッチＳＷ３５，ＳＷ３７：開放状態（オープン状態）
スイッチＳＷ３９：低電圧供給端子Ｖｓｓ側
【０１５６】
このため、書込用素子Ｍｗ３１の第一不純物拡散領域ＩＡａにパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ１に低電圧Ｖｓｓが印加されるので、トンネル絶縁膜が形成された領域に構成される電荷注入口１４を介してフローティングゲートＦＧ１から第一不純物拡散領域ＩＡａに電子が放出される。これにより、書込用素子Ｍｗ３１の閾値電圧が低くなる。逆に、書込用素子Ｍｗ３１の第一不純物拡散領域ＩＡａに低電圧Ｖｓｓが印加され、コントロールゲートＣＧ１にパルス電圧Ｖｐｐが印加された場合は、電荷注入口１４を介して第一不純物拡散領域ＩＡａからフローティングゲートＦＧ１に電子が注入される。これにより、書込用素子Ｍｗ３１の閾値電圧が高くなる。コントロールゲートＣＧ１及びフローティングゲートＦＧ１は、書込用素子Ｍｗ３１、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１で共有されている。このため、駆動用素子Ｍｖ３１及びダミー素子Ｍｍ３１のそれぞれは、書込用素子Ｍｗ３１と同じ閾値電圧となる。
【０１５７】
図２１に示すように、基準電圧生成回路ＲＣ３は、不揮発性記憶素子Ｍ３３側（すなわち書込用素子Ｍｗ３３、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３）をエンハンスメント状態にするための書き換え時には、スイッチＳＷ３０〜ＳＷ３５，ＳＷ３７，ＳＷ３９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ３３側の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ３０： パルス電圧Ｖｐｐ側
スイッチＳＷ３１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３３：開放状態（オープン状態）
スイッチＳＷ３４：接続状態（ショート状態）
スイッチＳＷ３５，ＳＷ３７：開放状態（オープン状態）
スイッチＳＷ３９：任意（図２１では低電圧供給端子Ｖｓｓ側）
【０１５８】
このため、書込用素子Ｍｗ３３の第一不純物拡散領域ＩＡａに低電圧Ｖｓｓが印加され、コントロールゲートＣＧ１にパルス電圧Ｖｐｐが印加されるので、トンネル絶縁膜が形成された領域に構成される電荷注入口１４を介して第一不純物拡散領域ＩＡａからフローティングゲートＦＧ１に電子が注入される。これにより、書込用素子Ｍｗ３３の閾値電圧が高くなる。逆に、書込用素子Ｍｗ３３の第一不純物拡散領域ＩＡａにパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ１に低電圧Ｖｓｓが印加された場合は、電荷注入口１４を介してフローティングゲートＦＧ１から第一不純物拡散領域ＩＡａに電子が放出される。これにより、書込用素子Ｍｗ３３の閾値電圧が低くなる。コントロールゲートＣＧ１及びフローティングゲートＦＧ１は、書込用素子Ｍｗ３３、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３で共有されている。このため、駆動用素子Ｍｖ３３及びダミー素子Ｍｍ３３のそれぞれは、書込用素子Ｍｗ３３と同じ閾値電圧となる。
【０１５９】
当然であるが、本実施形態では、基準電圧生成回路ＲＣ３を構成するＭＯＳＦＥＴ、すなわちトランジスタとして、同一種類の不揮発性記憶素子を用いている。このため、基準電圧生成回路ＲＣ３において、２つのトランジスタでコンダクタンスや温度特性を同一にすることができ、理想的な平行移動した２つのトランジスタの特性を得ることができる。
【０１６０】
図２２は、ディプレッション型トランジスタおよびエンハンスメント型トランジスタの電流／電圧特性の一例である。横軸は、コントロールゲートとソース領域との間のゲートソース間電圧Ｖｇｓを示し、縦軸は、ドレイン電流Ｉｄｓを示している。「Ｍｄ」は、ディプレッション型トランジスタの電流／電圧特性を示し、「Ｍｅ」は、エンハンスメント型トランジスタの電流／電圧特性を示している。ディプレッション型トランジスタＭｄは、ゲートソース間電圧Ｖｇｓが０Ｖで固定されているため、ドレイン領域とソース領域との間のドレインソース間電圧が飽和領域である限り、定電流Ｉｃｏｎｓｔのドレイン電流を流す。ディプレッション型トランジスタＭｄに直列に接続されたエンハンスメント型トランジスタＭｅにも定電流Ｉｃｏｎｓｔのドレイン電流が流れる。したがって、Ｉｄｓ＝Ｉｃｏｎｓｔとなるエンハンスメント型トランジスタＭｅのゲートソース間電圧Ｖｇｓが基準電圧Ｖｒｅｆ（すなわち、基準電圧ＶＲＥＦ）として電圧出力端子ＯＵＴから取り出せる。
【０１６１】
ディプレッション型トランジスタＭｄの閾値電圧をＶｔｈ＿ｄ、エンハンスメント型トランジスタＭｅの閾値電圧をＶｔｈ＿ｅと表すと、基準電圧Ｖｒｅｆは、閾値電圧Ｖｔｈ＿ｄの絶対値および閾値電圧Ｖｔｈ＿ｅの絶対値の和、すなわち「Ｖｒｅｆ＝|Ｖｔｈ_ｄ|＋|Ｖｔｈ_ｅ|」と表すことができる。
【０１６２】
図２２に示す平行移動した２つのトランジスタの電流／電圧特性は、ディプレッション型トランジスタおよびエンハンスメント型トランジスタに別の種類のトランジスタを使用して構成されている場合には、コンダクタンスや温度特性がトランジスタごとに異なるため、厳密に実現できない。すなわち、従来の基準電圧生成回路では、電圧出力端子から取り出される基準電圧にも温度特性が発生してしまう。これに対し、同一種類の不揮発性記憶素子を用いた本実施形態における基準電圧生成回路では、製造バラツキも温度特性もない基準電圧Ｖｒｅｆを得ることができる。また、エンハンスメント型トランジスタの閾値電圧Ｖｔｈ_ｅを調整することによって、取り出す基準電圧Ｖｒｅｆを任意の値に設定できることは利点の１つとなる。さらに、ディプレッション型トランジスタの閾値電圧Ｖｔｈ_ｄを調整することによって、基準電圧生成回路に流す電流量を任意の値に設定できることも利点の１つとなる。
【０１６３】
また、ディプレッション型トランジスタＭｄの閾値電圧Ｖｔｈ＿ｄ及びエンハンスメント型トランジスタＭｅの閾値電圧Ｖｔｈ_ｅの少なくとも一方を適宜調整することにより、基準電圧Ｖｒｅｆを調整することができる。例えば、エンハンスメント型トランジスタＭｅの閾値電圧Ｖｔｈ_ｅを固定した状態で、ディプレッション型トランジスタＭｄの閾値電圧Ｖｔｈ＿ｄを高くすると、定電流Ｉｃｏｎｓｔの電流値が大きくなるので、基準電圧Ｖｒｅｆも高くなる。また例えば、エンハンスメント型トランジスタＭｅの閾値電圧Ｖｔｈ_ｅを固定した状態で、ディプレッション型トランジスタＭｄの閾値電圧Ｖｔｈ＿ｄを高くすると、定電流Ｉｃｏｎｓｔの電流値が小さくなるので、基準電圧Ｖｒｅｆも低くなる。また例えば、ディプレッション型トランジスタＭｄの閾値電圧Ｖｔｈ＿ｄを固定した状態で、エンハンスメント型トランジスタＭｅの閾値電圧Ｖｔｈ_ｅを低くすると、定電流Ｉｃｏｎｓｔの電流値に変化はないものの、基準電圧Ｖｒｅｆは低くなる。さらに例えば、ディプレッション型トランジスタＭｄの閾値電圧Ｖｔｈ＿ｄを固定した状態で、エンハンスメント型トランジスタＭｅの閾値電圧Ｖｔｈ_ｅを高くすると、定電流Ｉｃｏｎｓｔの電流値に変化はないものの、基準電圧Ｖｒｅｆは高くなる。
【０１６４】
以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。
【０１６５】
また、本実施形態における基準電圧生成回路ＲＣ３は、図１及び図２に示す構成の不揮発性記憶素子Ｍ１を備えることにより、電荷注入時および電荷放出時の電流経路と、基準電圧生成回路ＲＣ３の動作時（他の回路を駆動する駆動時）の電流経路とを分離できる。これにより、基準電圧生成回路ＲＣ３は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。
【０１６６】
本実施形態による不揮発性記憶素子Ｍ１は、半導体基板９Ａと、半導体基板９Ａの上方に設けられたフローティングゲートＦＧ１と、フローティングゲートＦＧ１の上方にフローティングゲートＦＧ１と絶縁して配置されたコントロールゲートＣＧ２とを有する書込用素子Ｍｗ１及び駆動用素子Ｍｖ１を備えている。書込用素子Ｍｗ１は、半導体基板９Ａ内に設けられ一部がフローティングゲートＦＧ１の下方に配置された第一不純物拡散領域ＩＡａと、フローティングゲートＦＧ１と第一不純物拡散領域ＩＡａとの間に少なくとも一部が配置されフローティングゲートＦＧ１に対する面積比が０．００２以上１以下であるトンネル絶縁膜２５とを有している。また、駆動用素子Ｍｖ１は、半導体基板９Ａ内に設けられ第一不純物拡散領域ＩＡａと電気的に分離して形成されたドレイン領域Ｄ１と、半導体基板９Ａ内に設けられたソース領域Ｓ１とを有している。
【０１６７】
このような構成を備えた不揮発性記憶素子Ｍ１によれば、第１モードのリテンション劣化及び第２モードのリテンション劣化を抑制することができる。
【０１６８】
また、本実施形態による不揮発性記憶素子Ｍ１は、３０μｍ２以上の面積を有するフローティングゲートＦＧ１を備えている。これにより、本実施形態による不揮発性記憶素子Ｍ１は、基準電圧発生回路などのアナログ回路に好適なＭＯＳＦＥＴとして使用することができる。本実施形態による不揮発性記憶素子Ｍ１を備えるアナログ回路は、リテンション劣化による特性変動が抑制され、製造バラツキや温度特性の影響を低減することができる。さらに、不揮発性記憶素子Ｍ１は、当該アナログ回路の動作時にフローティングゲートＦＧ１への電荷注入やフローティングゲートＦＧ１からの電荷放出が起こらない。これにより、不揮発性記憶素子Ｍ１は、当該アナログ回路のリテンション劣化による特性変動をより抑制し易くなる。
【０１６９】
＜第２実施形態＞
本発明の第２実施形態による不揮発性記憶素子について図２３から図２６を用いて説明する。まず、本実施形態による不揮発性記憶素子Ｍ２の概略構成について図２３を用いて説明する。
【０１７０】
図２３に示すように、本実施形態による不揮発性記憶素子Ｍ２は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様にＦＬＯＴＯＸ型の構造を有している。本実施形態による不揮発性記憶素子Ｍ２は、ＦＬＯＴＯＸ型に限られず、電荷保持領域を持つ能動素子（トランジスタ）であれば、他の構造を有していてもよい。不揮発性記憶素子Ｍ２は、例えばＰ型の半導体基板９Ｂに形成された素子分離領域４２によって、同一の半導体基板９Ｂに形成された他の不揮発性記憶素子（不図示）と素子分離されている。不揮発性記憶素子Ｍ２は、同一の半導体基板９Ｂに形成された書込用素子Ｍｗ２及び駆動用素子（駆動用ＭＯＳＦＥＴの一例）Ｍｖ２を備えている。図２３（ａ）に示すように、書込用素子Ｍｗ２と駆動用素子Ｍｖ２は、隣り合って配置されている。
【０１７１】
図２３（ｂ）に示すように、不揮発性記憶素子Ｍ２に備えられた書込用素子Ｍｗ２は、半導体基板９Ｂと、半導体基板９Ｂ上に設けられたゲート絶縁膜２６ｗとを備えている。半導体基板９Ｂには、Ｐウェル領域１０Ｂが形成されている。ゲート絶縁膜２６ｗは、二酸化シリコン（ＳｉＯ２）で形成され、Ｐウェル領域１０Ｂ上に配置されている。ゲート絶縁膜２６ｗは、二酸化シリコンに限られず、窒化シリコン（ＳｉＮ）で形成されていてもよい。
【０１７２】
書込用素子Ｍｗ２は、半導体基板９Ｂの上方に設けられたフローティングゲートＦＧ２を備えている。フローティングゲートＦＧ２の一部は、ゲート絶縁膜２６ｗ上に配置されている。フローティングゲートＦＧ２は、ポリシリコンで形成されている。図２３（ａ）に示す不揮発性記憶素子Ｍ２の平面視において、フローティングゲートＦＧ２の全体は、３０μｍ２以上２７０００μｍ２以下の面積を有している。ここで、「フローティングゲートＦＧ２の全体」は、１つの不揮発性記憶素子Ｍ２に設けられたフローティングゲートを意味し、書込用素子Ｍｗ２が設けられた箇所及び駆動用素子Ｍｖ２が設けられた箇所などの所定箇所のフローティングゲートを意味しない。したがって、「フローティングゲートＦＧ２の全体」は、駆動用素子Ｍｖ２が設けられた箇所の「フローティングゲートＦＧ１２の特定領域ＰＡ」（詳細は後述）とは区別される。以下、「フローティングゲートＦＧ２の特定領域ＰＡ」のように限定しない限り、「フローティングゲートＦＧ２」は、「フローティングゲートＦＧ２の全体」を意味する。フローティングゲートＦＧ２の面積の下限値は、デジタルデータを記憶するメモリとして不揮発性記憶素子が使用される場合との差別化のために規定されている。本実施形態におけるフローティングゲートＦＧ２の面積は、不揮発性記憶素子Ｍ２の平面視において、例えば５９０μｍ２である。ここで、平面視とは、ゲート絶縁膜２６ｗやフローティングゲートＦＧ２などが形成された半導体基板９Ｂの平面（素子形成面）を直交する方向に見た状態をいう。本実施形態におけるフローティングゲートＦＧ２は、不揮発性記憶素子Ｍ２の平面視においてＬ字形状を有しているが、Ｌ字形状に限らず他の形状を有していてもよい。
【０１７３】
書込用素子Ｍｗ２は、フローティングゲートＦＧ２の上方にフローティングゲートＦＧ２と絶縁して配置されたコントロールゲートＣＧ２を備えている。コントロールゲートＣＧ２は、例えばポリシリコンで形成されている。コントロールゲートＣＧ２は、不揮発性記憶素子Ｍ２の平面視において、フローティングゲートＦＧ２よりも小さい面積を有している。コントロールゲートＣＧ２は、不揮発性記憶素子Ｍ２の平面視において、フローティングゲートＦＧ２と同じ形状であって寸法が一回り小さい形状を有しているが、フローティングゲートＦＧ２上に少なくとも一部が配置されていれば他の形状を有していてもよい。例えば、コントロールゲートＣＧ２は、不揮発性記憶素子Ｍ２の平面視において、フローティングゲートＦＧ２から外側にはみ出した形状であっても良い。このとき、コントロールゲートＣＧ２に電圧を印加するためのコンタクト用のプラグ（詳細は後述）を、フローティングゲートＦＧ２から外側にはみ出したコントロールゲートＣＧ２の一部領域に形成しても良い。
【０１７４】
書込用素子Ｍｗ２は、半導体基板９Ｂ内に設けられ一部がフローティングゲートＦＧ２の下方の一部に配置された不純物拡散領域（第一領域の一例）ＩＡを備えている。不純物拡散領域ＩＡは、Ｐウェル領域１０Ｂに設けられている。
【０１７５】
不純物拡散領域ＩＡは、拡散層２１ａと、Ｎ型のＬＤＤ層２２ａと、ＬＤＤ層２２ａよりも不純物濃度が高濃度のコンタクト層２３ａとを有している。コンタクト層２３ａは、ＬＤＤ層２２ａに設けられている。コンタクト層２３ａは、不純物拡散領域ＩＡとプラグ５３ａ（詳細は後述）とのオーミック接触を取るために設けられている。不純物拡散領域ＩＡは、不揮発性記憶素子Ｍ２の平面視で、フローティングゲートＦＧ２の下方の一部及び側方（両側の一方）の一部に跨って設けられている（図２３（ａ）参照）。拡散層２１ａは、フローティングゲートＦＧ２の下方の一部に設けられ、ＬＤＤ層２２ａ及びコンタクト層２３ａは、フローティングゲートＦＧ２の側方の一部に設けられている。
【０１７６】
書込用素子Ｍｗ２は、フローティングゲートＦＧ２と不純物拡散領域ＩＡとの間に少なくとも一部が配置されてフローティングゲートＦＧ２に対する面積比が０．００２以上１以下であるトンネル絶縁膜２５を備えている。本実施形態では、トンネル絶縁膜２５の全体がフローティングゲートＦＧ２と拡散層２１ａとの間に配置されている。トンネル絶縁膜２５は、不揮発性記憶素子Ｍ２の平面視において、フローティングゲートＦＧ２よりも小さく形成される。トンネル絶縁膜２５の面積は、不揮発性記憶素子Ｍ２の平面視において、０．０６μｍ２以上５４μｍ２以下である。本実施形態におけるトンネル絶縁膜２５の面積は、例えば２５．２μｍ２である。したがって、本実施形態では、フローティングゲートＦＧ２の面積に対するトンネル絶縁膜２５の面積の比率（面積比）、すなわちトンネル絶縁膜２５の面積をフローティングゲートＦＧ２の面積で除して求められる値は、０．０４３である。不揮発性記憶素子Ｍ２は、フローティングゲートＦＧ２の面積（例えば５９０μｍ２）に対するトンネル絶縁膜２５の面積比が０．０４３であって０．００２よりも大きいので、上記第１実施形態において説明したように、第１モードのリテンション劣化を改善することができる。
【０１７７】
ＦＮトンネリングによってフローティングゲートＦＧ２に電荷を注入したりフローティングゲートＦＧ２から電荷を引き抜いたりする書き込みを行うため、トンネル絶縁膜２５は７〜１２ｎｍの厚さに形成されている。本実施形態では、トンネル絶縁膜２５の膜厚は、例えば９．８ｎｍである。トンネル絶縁膜２５の膜厚が７〜１２ｎｍであると、７ｎｍ未満の場合と比較して、電荷の直接トンネリングが起こりにくくなり、フローティングゲートＦＧ２内に電荷を保持し易くなる。一方、トンネル絶縁膜２５の膜厚が７〜１２ｎｍであると、１２ｎｍより膜厚が厚い場合と比較して、フローティングゲートＦＧ２への電荷の注入及びフローティングゲートＦＧ２からの電荷の引き抜きを高速化することができる。トンネル絶縁膜２５は、ゲート絶縁膜２６ｗよりも膜厚が薄く形成されている。トンネル絶縁膜２５に対応するフローティングゲートＦＧ２の領域が、フローティングゲートＦＧ２に電荷を注入したりフローティングゲートＦＧ２から電荷を放出したりする電荷注入口２４となる。つまり、フローティングゲートＦＧ２は、電荷を注入したり電荷を放出したりするための電荷注入口２４を有し、電荷保持領域として機能する。
【０１７８】
図２３（ｃ）に示すように、不揮発性記憶素子Ｍ２に備えられた駆動用素子Ｍｖ２は、半導体基板９Ｂと、半導体基板９Ｂ上に設けられたゲート絶縁膜２６ｖとを備えている。本実施形態では、駆動用素子Ｍｖ２のゲート絶縁膜２６ｖは、書込用素子Ｍｗ２のゲート絶縁膜２６ｗと素子分離領域４２で分離されて形成されている。なお、駆動用素子Ｍｖ２のゲート絶縁膜２６ｖ及び書込用素子Ｍｗ２のゲート絶縁膜２６ｗは一続きに形成されて共有されていてもよい。ゲート絶縁膜２６ｖ及びゲート絶縁膜２６ｗは、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２の形成領域に同一の製造工程において同時に同材料で形成される。
【０１７９】
駆動用素子Ｍｖ２は、ゲート絶縁膜２６ｖ上に配置されたフローティングゲートＦＧ２を備えている。ゲート絶縁膜２６ｖと同様に、フローティングゲートＦＧ２は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で一続きに形成されて共有されている。しかしながら、フローティングゲートＦＧ２は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で分離されていてもよい。フローティングゲートが分離されている場合には、駆動用素子Ｍｖ２のフローティングゲート及び書込用素子Ｍｗ２のフローティングゲートは、同一の電圧が印加されるために、例えばプラグ及びメタル配線で電気的に接続されている必要がある。フローティングゲートＦＧ２は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２の形成領域に同一の製造工程において同時に同材料で形成される。
【０１８０】
駆動用素子Ｍｖ２におけるゲート絶縁膜２６ｖは、駆動用素子Ｍｖ２が設けられた箇所（すなわち、特定領域ＰＡ）におけるフローティングゲートＦＧ２と半導体基板９Ｂとの間に配置され、トンネル絶縁膜２５よりも厚い膜厚を有している。駆動用素子Ｍｖ２におけるゲート絶縁膜２６ｖは、ほぼ一定の膜厚を有している。駆動用素子Ｍｖ２におけるゲート絶縁膜２６ｖが形成された領域には、トンネル絶縁膜が設けられていない。このため、駆動用素子Ｍｖ２におけるゲート絶縁膜２６ｖがフローティングゲートＦＧ２に接触する面は、平坦な形状を有している。
【０１８１】
ところで、本実施形態におけるトンネル絶縁膜２５は、上記第１実施形態におけるトンネル絶縁膜２５と同様に、ゲート絶縁膜２６ｗを形成するための絶縁膜が開口された開口部に形成される。このため、書込用素子Ｍｗ２におけるゲート絶縁膜２６ｗは、トンネル絶縁膜２５が設けられた領域の開口部によって段差を有する。したがって、駆動用素子Ｍｖ２におけるゲート絶縁膜２６ｖは、書込用素子Ｍｗ２におけるゲート絶縁膜２６ｗよりもフローティングゲートＦＧ２との接触面が平坦になる。
【０１８２】
駆動用素子Ｍｖ２は、半導体基板９Ｂ内に設けられたソース領域Ｓ２と、半導体基板９Ｂ内に設けられ不純物拡散領域ＩＡと電気的に分離して形成されたドレイン領域（第二領域の一例）Ｄ２とを備えている。ソース領域Ｓ２及びドレイン領域Ｄ２は、Ｐウェル領域１０Ｂに設けられている。ドレイン領域Ｄ２とソース領域Ｓ２は電流の流れる方向によって定義される。このため、図２３に示す駆動用素子Ｍｖ２において想定されている電流に対して電流を流す方向を逆にした場合は、図２３中に示すドレイン領域Ｄ２がソース領域Ｓ２となり、ソース領域Ｓ２がドレイン領域Ｄ２となる。
【０１８３】
ソース領域Ｓ２は、不揮発性記憶素子Ｍ２の平面視で、フローティングゲートＦＧ２の側方（両側の一方）の一部に設けられている（図２３（ａ）参照）。ソース領域Ｓ２は、Ｎ型のＬＤＤ層２２ｓと、ＬＤＤ層２２ｓよりも不純物濃度が高濃度のソース層２３ｓとを有している。ソース層２３ｓは、ＬＤＤ層２２ｓに設けられている。ソース層２３ｓは、ソース領域Ｓ２とプラグ５３ｓ（詳細は後述）とのオーミック接触を取るために設けられている。
【０１８４】
ドレイン領域Ｄ２は、Ｎ型のＬＤＤ層２２ｄと、ＬＤＤ層２２ｄよりも不純物濃度が高濃度のドレイン層２３ｄとを有している。ドレイン層２３ｄは、ＬＤＤ層２２ｄに設けられている。ドレイン層２３ｄは、ドレイン領域Ｄ２とプラグ５３ｄ（詳細は後述）とのオーミック接触を取るために設けられている。ドレイン領域Ｄ２は、不揮発性記憶素子Ｍ２の平面視で、フローティングゲートＦＧ２の側方（両側の他方）の一部に設けられている（図２３（ａ）参照）。ソース領域Ｓ２及びドレイン領域Ｄ２は、不揮発性記憶素子Ｍ２の平面視で、フローティングゲートＦＧ２を挟んで設けられている。
【０１８５】
図２３（ｂ）及び図２３（ｃ）に示すように、不揮発性記憶素子Ｍ２は、フローティングゲートＦＧ２上に配置された絶縁膜２７と、絶縁膜２７の周りに形成されたサイドウォール２８とを備えている。コントロールゲートＣＧ２は、絶縁膜２７上に形成されている。フローティングゲートＦＧ２及びコントロールゲートＣＧ２は、絶縁膜２７によって絶縁されている。絶縁膜２７は、シリコン酸化膜とシリコン窒化膜とを組み合わせて構成され、酸化物／窒化物／酸化物（ＯＮＯ）構造を有している。絶縁膜２７は、フローティングゲートＦＧ２の上面及び側面と、ゲート絶縁膜２６ｗ，２６ｖの側面とを覆って設けられている。絶縁膜２７及びサイドウォール２８は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で一続きに形成されて共有されている。しかしながら、絶縁膜２７及びサイドウォール２８の少なくとも一方は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で分離されていてもよい。絶縁膜２７及びサイドウォール２８はそれぞれ、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２の形成領域に同一の製造工程において同時に同材料で形成される。
【０１８６】
絶縁膜２７は、書込用素子Ｍｗ２及び駆動用素子Ｍｖ２に亘ってフローティングゲートＦＧ２を覆って配置されている。サイドウォール２８は、書込用素子Ｍｗ２及び駆動用素子Ｍｖ２に亘って絶縁膜２７の側壁の段差部に絶縁膜２７を囲んで配置されている。このため、書込用素子Ｍｗ２及び駆動用素子Ｍｖ２はそれぞれ、絶縁膜２７及びサイドウォール２８を有している。
【０１８７】
不揮発性記憶素子Ｍ２は、ゲート絶縁膜２６ｗ，２６ｖ、トンネル絶縁膜２５及び絶縁膜２７の少なくとも一部に分布するハロゲン（例えばフッ素）を有している。本実施形態では、ゲート絶縁膜２６ｗ，２６ｖ、トンネル絶縁膜２５及び絶縁膜２７のいずれにもハロゲンが含まれている。トンネル絶縁膜２５がハロゲン（例えばフッ素）を含むことにより、トンネル絶縁膜２５の欠陥密度が低減する。
【０１８８】
不揮発性記憶素子Ｍ２は、絶縁膜２７上に配置されたコントロールゲートＣＧ２と、コントロールゲートＣＧ２の周りに形成されたサイドウォール２９とを備えている。コントロールゲートＣＧ２及びサイドウォール２９は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で一続きに形成されて共有されている。しかしながら、コントロールゲートＣＧ２及びサイドウォール２９の少なくとも一方は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で分離されていてもよい。コントロールゲートが分離されている場合には、駆動用素子Ｍｖ２のコントロールゲート及び書込用素子Ｍｗ２のコントロールゲートは、同一の電圧が印加されるために、例えばプラグ及びメタル配線で電気的に接続されている必要がある。コントロールゲートＣＧ２及びサイドウォール２９はそれぞれ、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２の形成領域に同一の製造工程において同時に同材料で形成される。
【０１８９】
不揮発性記憶素子Ｍ２は、コントロールゲートＣＧ２、半導体基板９Ｂの素子形成面上に形成された層間絶縁膜６２を備えている。層間絶縁膜６２は、絶縁膜２７、サイドウォール２８，２９、ソース領域Ｓ２、ドレイン領域Ｄ２及び素子分離領域４２が設けられた領域に少なくとも形成されている。層間絶縁膜６２は、駆動用素子Ｍｖ２及び書込用素子Ｍｗ２で一続きに形成されて共有されている。層間絶縁膜６２は、コントロールゲートＣＧ２、不純物拡散領域ＩＡ、ドレイン領域Ｄ２及びソース領域Ｓ２などを保護する保護膜としての機能を発揮する。
【０１９０】
不揮発性記憶素子Ｍ２は、コントロールゲートＣＧ２の一部を底面に露出し層間絶縁膜６２に形成された開口部に埋め込まれたプラグ５３ｇと、プラグ５３ｇに電気的に接続され層間絶縁膜６２上に形成されたメタル配線５４ｇとを備えている。プラグ５３ｇを介してメタル配線５４ｇとコントロールゲートＣＧ２とが電気的に接続される。これにより、コントロールゲートＣＧ２には、メタル配線５４ｇからプラグ５３ｇを介して所定レベルの電圧を印加することが可能になる。
【０１９１】
駆動用素子Ｍｖ２は、ソース層２３ｓの一部を底面に露出し層間絶縁膜６２に形成された開口部に埋め込まれたプラグ５３ｓと、プラグ５３ｓに電気的に接続され層間絶縁膜６２上に形成されたメタル配線５４ｓとを備えている。プラグ５３ｓを介してメタル配線５４ｓとソース領域Ｓ２とが電気的に接続される。これにより、ソース領域Ｓ２には、メタル配線５４ｓからプラグ５３ｓを介して所定レベルの電圧を印加することが可能になる。
【０１９２】
駆動用素子Ｍｖ２は、第２ドレイン層７３ｄの一部を底面に露出し層間絶縁膜６２に形成された開口部に埋め込まれたプラグ５３ｄと、プラグ５３ｄに電気的に接続され層間絶縁膜６２上に形成されたメタル配線５４ｄとを備えている。プラグ５３ｄを介してメタル配線５４ｄとドレイン領域Ｄ２とが電気的に接続される。これにより、ドレイン領域Ｄ２には、メタル配線５４ｄからプラグ５３ｄを介して所定レベルの電圧を印加することが可能になる。
【０１９３】
書込用素子Ｍｗ２は、コンタクト層２３ａの一部を底面に露出し層間絶縁膜６２に形成された開口部に埋め込まれたプラグ５３ａと、プラグ５３ａに電気的に接続され層間絶縁膜６２上に形成されたメタル配線５４ａとを備えている。プラグ５３ａを介してメタル配線５４ａと不純物拡散領域ＩＡとが電気的に接続される。これにより、不純物拡散領域ＩＡには、メタル配線５４ａからプラグ５３ａを介して所定レベルの電圧を印加することが可能になる。
【０１９４】
図２３（ｃ）に示すように、駆動用素子Ｍｖ２は、ＭＯＳＦＥＴを構成している。不揮発性記憶素子Ｍ２は、駆動用素子Ｍｖ２をＭＯＳＦＥＴとして機能させて他の回路と動作するようになっている。つまり、不揮発性記憶素子Ｍ２が他の回路と動作する際に、駆動用素子Ｍｖ２のドレイン領域Ｄ２及びソース領域Ｓ２に電流経路が形成される。一方、図２３（ｂ）に示すように、不純物拡散領域ＩＡはフローティング状態となっており、書込用素子Ｍｗ２は、ＭＯＳＦＥＴを構成していない。書込用素子Ｍｗ２は、フローティングゲートＦＧ２に電荷を注入したりフローティングゲートＦＧ２から電荷を放出したりする書き込み時の電圧印加素子として機能するようになっている。つまり、不純物拡散領域ＩＡは、書き込み用の電圧印加領域として機能し、ドレイン領域Ｄ２は、駆動用ＭＯＳＦＥＴのドレイン領域として機能するようになっている。
【０１９５】
本実施形態によるＦＬＯＴＯＸ型の不揮発性記憶素子Ｍ２は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様に、フローティングゲートＦＧ２の面積が３０μｍ２以上のアナログ回路内のＭＯＳＦＥＴとして使用される。この場合、トンネル絶縁膜２５の面積を５０μｍ２以下にすることで、熱エネルギーにより励起されたフローティングゲートＦＧ２中の電荷がトンネル絶縁膜２５のエネルギー障壁を飛び越えて漏れ出す確率が抑制され、不揮発性記憶素子Ｍ２は、第２モードのリテンション劣化を抑制できる。また、フローティングゲートＦＧ２に対するトンネル絶縁膜２５の面積比を０．００２以上とすることで単位面積当たりのトンネル絶縁膜２５を通過する電荷量が抑制され、不揮発性記憶素子Ｍ２は、第１モードのリテンション劣化も抑制することができる。これにより、不揮発性記憶素子Ｍ２は、第１モードのリテンション劣化及び第２モードのリテンション劣化によるアナログ回路特性への影響を微小化することが可能である。
【０１９６】
さらに、本実施形態による不揮発性記憶素子Ｍ２は、トンネル絶縁膜２５の下方に配置された拡散層２１ａを有する書込用素子Ｍｗ２と、書込用素子Ｍｗ２と共有するフローティングゲートＦＧ２とドレイン領域Ｄ２との間にトンネル絶縁膜を有さないＭＯＳＦＥＴを構成する駆動用素子Ｍｖ２とを備えている。拡散層２１ａを有する不純物拡散領域ＩＡとドレイン領域Ｄ２とは電気的に分離している。これにより、駆動用素子Ｍｖ２を駆動しているときに、不純物拡散領域ＩＡを介してトンネル絶縁膜２５に余計な電圧や電流が生じない。このため、不揮発性記憶素子Ｍ２が他の回路を駆動している動作時の電界によるトンネル絶縁膜２５を介したフローティングゲートＦＧ２への電荷注入や、電流により発生したホットキャリアのフローティングゲートＦＧ２への注入が起こらない。その結果、不揮発性記憶素子Ｍ２は、より信頼性の高い、アナログ回路内のＭＯＳＦＥＴとしての使用に好適である。
【０１９７】
駆動用素子Ｍｖ２が設けられた箇所におけるフローティングゲートＦＧ２の領域である特定領域ＰＡは、例えば１７．５μｍ２以上の面積を有していてもよい。また、フローティングゲートＦＧ２の特定領域ＰＡのゲート幅をＷとし、フローティングゲートＦＧ２の特定領域ＰＡのゲート長をＬとすると（図２３（ａ）参照）、フローティングゲートＦＧ２の特定領域ＰＡのゲート幅Ｗ及びゲート長Ｌは、上述の式（４）の関係を満たしていてもよい。さらに、フローティングゲートＦＧ２が３０μｍ２よりも大きい面積を有している場合、フローティングゲートＦＧ２の特定領域ＰＡは、３０μｍ２以上の面積を有していてもよい。これにより、本実施形態による不揮発性記憶素子Ｍ２は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様の効果が得られる。
【０１９８】
次に、不揮発性記憶素子Ｍ２の閾値電圧Ｖｔｈの調整方法について説明する。
例えば、コントロールゲートＣＧ２に１９Ｖ、不純物拡散領域ＩＡに０Ｖを印加すると、トンネル絶縁膜２５を介してフローティングゲートＦＧ２内に電子が注入され、フローティングゲートＦＧ２が負に帯電した状態となる。この状態では、フローティングゲートＦＧ２は、コントロールゲートＣＧ２に正のバイアスを掛けた場合に、ゲート絶縁膜２６ｖに掛かる電界を抑制する方向に働く。このため、不揮発性記憶素子Ｍ２の駆動用素子Ｍｖ２は、閾値電圧Ｖｔｈが上昇し、エンハンスメント型ＭＯＳＦＥＴとして機能する。
【０１９９】
一方、例えば、コントロールゲートＣＧ２に０Ｖ、ドレイン領域Ｄ２に１９Ｖを印加すると、トンネル絶縁膜２５を介してフローティングゲートＦＧ２から電子が引き抜かれ、フローティングゲートＦＧ２が正に帯電した状態となる。この状態では、フローティングゲートＦＧ２は、コントロールゲートＣＧ２に正のバイアスを掛けた場合に、ゲート絶縁膜２６ｖに掛かる電界を強くする方向に働く。このため、不揮発性記憶素子Ｍ２の駆動用素子Ｍｖ２は、閾値電圧Ｖｔｈが低下し、ディプレッション型ＭＯＳＦＥＴとして機能する。このように、フローティングゲートＦＧ２への電荷の注入又はフローティングゲートＦＧ２からの電荷の引き抜きを制御することにより、不揮発性記憶素子Ｍ２の閾値電圧Ｖｔｈを所望の値に調整することができる。
【０２００】
本実施形態による不揮発性記憶素子Ｍ２の製造方法は、不純物拡散領域ＩＡ、ゲート絶縁膜２６ｗ及びトンネル絶縁膜２５などを形成するためのレジストマスクの形状が異なるものの、各膜の形成材料や形成順序は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様であるため説明は省略する。
【０２０１】
（不揮発性記憶素子を備える基準電圧生成回路）
次に、本実施形態による不揮発性記憶素子Ｍ２を備えるアナログ回路の一例として、基準電圧生成回路について図２４から図２６を用いて説明する。不揮発性記憶素子Ｍ２が適用されるアナログ回路は、不揮発性記憶素子Ｍ２をアナログ的に使用する回路であれば、基準電圧生成回路に限られない。例えば、オペアンプ回路やコンパレータ回路等、ＭＯＳＦＥＴの閾値電圧に精度が必要なアナログ回路にも有効である。
【０２０２】
図２４に示すように、本実施形態における基準電圧生成回路ＲＣ２は、直列に接続された不揮発性記憶素子Ｍ２１および不揮発性記憶素子Ｍ２２を備えている。不揮発性記憶素子Ｍ２１および不揮発性記憶素子Ｍ２２はそれぞれ、図２３に示す本実施形態による不揮発性記憶素子Ｍ２と同一の構成を有している。不揮発性記憶素子Ｍ２１は、書込用素子Ｍｗ２１及び駆動用素子Ｍｖ２１を備え、不揮発性記憶素子Ｍ２２は、書込用素子Ｍｗ２２及び駆動用素子Ｍｖ２２を備えている。書込用素子Ｍｗ２１及び書込用素子Ｍｗ２２は、図２３（ｂ）に示す書込用素子Ｍｗ２と同一の構成を有している。駆動用素子Ｍｖ２１及び駆動用素子Ｍｖ２２は、図２３（ｃ）に示す駆動用素子Ｍｖ２と同一の構成を有している。
【０２０３】
駆動用素子Ｍｖ２１のコントロールゲートＣＧ２と、書込用素子Ｍｗ２１のコントロールゲートＣＧ２とは共有化されている。また、駆動用素子Ｍｖ２１のフローティングゲートＦＧ２と、書込用素子Ｍｗ２１のフローティングゲートＦＧ２とは共有化されている。書込用素子Ｍｗ２１に設けられた電荷注入口２４（図２３（ａ）及び図２３（ｂ）参照）は、駆動用素子Ｍｖ２１に形成される電流経路に接していない領域に形成されている。書込用素子Ｍｗ２１に設けられた電荷注入口２４は、駆動用素子Ｍｖ２１のドレイン領域Ｄ２及びソース領域Ｓ２を含む電流パス（電流経路）とは接していない領域に形成されている。
【０２０４】
駆動用素子Ｍｖ２２のコントロールゲートＣＧ２と、書込用素子Ｍｗ２２のコントロールゲートＣＧ２とは共有化されている。また、駆動用素子Ｍｖ２２のフローティングゲートＦＧ２と、書込用素子Ｍｗ２２のフローティングゲートＦＧ２とは共有化されている。書込用素子Ｍｗ２２に設けられた電荷注入口２４（図２３（ａ）及び図２３（ｂ）参照）は、駆動用素子Ｍｖ２２に形成される電流経路に接していない領域に形成されている。書込用素子Ｍｗ２２に設けられた電荷注入口２４は、駆動用素子Ｍｖ２２のドレイン領域Ｄ２及びソース領域Ｓ２を含む電流パス（電流経路）とは接していない領域に形成されている。
【０２０５】
駆動用素子Ｍｖ２１と駆動用素子Ｍｖ２２とは、高電圧供給端子Ｖｄｄと低電圧供給端子Ｖｓｓとの間で直列に接続されている。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用する。より具体的には、駆動用素子Ｍｖ２１のドレイン領域Ｄ２は高電圧供給端子Ｖｄｄに接続されている。駆動用素子Ｍｖ２２のソース領域Ｓ２は低電圧供給端子Ｖｓｓに接続されている。駆動用素子Ｍｖ２１のソース領域Ｓ２と駆動用素子Ｍｖ２２のドレイン領域Ｄ２とは接続されている。
【０２０６】
書込用素子Ｍｗ２１は、フローティングゲートＦＧ２の下方に一部が配置された不純物拡散領域ＩＡを備えている。基準電圧生成回路ＲＣ２は、書込用素子Ｍｗ２１の不純物拡散領域ＩＡに一端子が接続されたスイッチＳＷ２１を備えている。スイッチＳＷ２１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ２は、スイッチＳＷ２１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を書込用素子Ｍｗ２１の不純物拡散領域ＩＡに印加できるようになっている。
【０２０７】
書込用素子Ｍｗ２２は、フローティングゲートＦＧ２の下方に一部が配置された不純物拡散領域ＩＡを備えている。基準電圧生成回路ＲＣ２は、書込用素子Ｍｗ２２の不純物拡散領域ＩＡに一端子が接続されたスイッチＳＷ２２を備えている。スイッチＳＷ２２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ２は、スイッチＳＷ２２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を書込用素子Ｍｗ２２の不純物拡散領域ＩＡに印加できるようになっている。
【０２０８】
基準電圧生成回路ＲＣ２は、書込用素子Ｍｗ２１のコントロールゲートＣＧ２と書込用素子Ｍｗ２２のコントロールゲートＣＧ２との間に直列接続されたスイッチＳＷ２５及びスイッチＳＷ２７を備えている。スイッチＳＷ２５及びスイッチＳＷ２７のそれぞれの他端子は互いに接続されている。スイッチＳＷ２５及びスイッチＳＷ２７のそれぞれの他端子は、駆動用素子Ｍｖ２１のソース領域Ｓ２及び駆動用素子Ｍｖ２２のドレイン領域Ｄ２が互いに接続された接続部に接続されている。基準電圧生成回路ＲＣ２は、この接続部に接続され基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴを備えている。
【０２０９】
基準電圧生成回路ＲＣ２は、書込用素子Ｍｗ２１のコントロールゲートＣＧ２に接続された一端子を有するスイッチＳＷ２３と、スイッチＳＷ２３の他端子に一端子が接続されたスイッチＳＷ２９とを備えている。スイッチＳＷ２９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ２９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ２は、スイッチＳＷ２３が接続状態（ショート状態）のときにスイッチＳＷ２９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を書込用素子Ｍｗ２１のコントロールゲートＣＧ２に印加できるようになっている。
【０２１０】
基準電圧生成回路ＲＣ２は、書込用素子Ｍｗ２２のコントロールゲートＣＧ２に接続された一端子を有するスイッチＳＷ２４と、スイッチＳＷ２４の他端子に一端子が接続されたスイッチＳＷ２０とを備えている。スイッチＳＷ２０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ２０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ２は、スイッチＳＷ２４が接続状態（ショート状態）のときにスイッチＳＷ２０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を書込用素子Ｍｗ２２のコントロールゲートＣＧ２に印加できるようになっている。
【０２１１】
書込用素子Ｍｗ２１は、駆動用素子Ｍｖ２１のフローティングゲートＦＧ２への電荷注入のために存在する領域であり、トランジスタとして電流を流さない。同様に、書込用素子Ｍｗ２２は、駆動用素子Ｍｖ２２のフローティングゲートＦＧ２への電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、書込用素子Ｍｗ２１及び書込用素子Ｍｗ２２は、ソース領域やドレイン領域を有している必要はなく、電荷注入口をもった構造であればその形態は問わない。
【０２１２】
図２４に示すように、基準電圧生成回路ＲＣ２では、電荷注入時には、書込用素子Ｍｗ２１，Ｍｗ２２を通ってフローティングゲートＦＧ２に電荷が注入される。基準電圧生成回路ＲＣ２を動作させる時には駆動用素子Ｍｖ２１、Ｍｖ２２を通って電流が流れる。基準電圧生成回路ＲＣ２では、不揮発性記憶素子Ｍ２１側（すなわち書込用素子Ｍｗ２１及び駆動用素子Ｍｖ２１）がディプレッション状態、不揮発性記憶素子Ｍ２２側（すなわち書込用素子Ｍｗ２２及び駆動用素子Ｍｖ２２）がエンハンスメント状態である。
【０２１３】
図２４に示すように、基準電圧生成回路ＲＣ２は、基準電圧Ｖｒｅｆを生成するとき（すなわち基準電圧生成回路ＲＣ２が動作するとき）には、スイッチＳＷ２０〜ＳＷ２５，ＳＷ２７，ＳＷ２９を次のような状態に切り替える。
スイッチＳＷ２０：任意（図２４では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ２１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２３，ＳＷ２４：開放状態（オープン状態）
スイッチＳＷ２５，ＳＷ２７：接続状態（ショート状態）
スイッチＳＷ２９：任意（図２４では低電圧供給端子Ｖｓｓ側）
【０２１４】
図２５に示すように、基準電圧生成回路ＲＣ２は、不揮発性記憶素子Ｍ２１側（すなわち書込用素子Ｍｗ２１及び駆動用素子Ｍｖ２１）をディプレッション状態にするための書き換え時には、スイッチＳＷ２０〜ＳＷ２５，ＳＷ２７，ＳＷ２９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２１側の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
スイッチＳＷ２０：任意（図２５では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ２１：パルス電圧Ｖｐｐ側
スイッチＳＷ２２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２３：接続状態（ショート状態）
スイッチＳＷ２４：開放状態（オープン状態）
スイッチＳＷ２５，ＳＷ２７：開放状態（オープン状態）
スイッチＳＷ２９：低電圧供給端子Ｖｓｓ側
【０２１５】
このため、書込用素子Ｍｗ２１の不純物拡散領域ＩＡにパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ２に低電圧Ｖｓｓが印加されるので、トンネル絶縁膜が形成された領域に構成される電荷注入口２４を介してフローティングゲートＦＧ２からドレイン領域Ｄ２に電子が放出される。これにより、書込用素子Ｍｗ２１の閾値電圧が低くなる。逆に、書込用素子Ｍｗ２１のドレイン領域Ｄ２に低電圧Ｖｓｓが印加され、コントロールゲートＣＧ２にパルス電圧Ｖｐｐが印加された場合は、電荷注入口２４を介してドレイン領域Ｄ２からフローティングゲートＦＧ２に電子が注入される。これにより、書込用素子Ｍｗ２１の閾値電圧が高くなる。コントロールゲートＣＧ２及びフローティングゲートＦＧ２は、書込用素子Ｍｗ２１及び駆動用素子Ｍｖ２１で共有されている。このため、駆動用素子Ｍｖ２１は、書込用素子Ｍｗ２１と同じ閾値電圧となる。
【０２１６】
図２６に示すように、基準電圧生成回路ＲＣ２は、不揮発性記憶素子Ｍ２２側（すなわち書込用素子Ｍｗ２２及び駆動用素子Ｍｖ２２）をエンハンスメント状態にするための書き換え時には、スイッチＳＷ２０〜ＳＷ２５，ＳＷ２７，ＳＷ２９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２２側の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ２０： パルス電圧Ｖｐｐ側
スイッチＳＷ２１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２３：開放状態（オープン状態）
スイッチＳＷ２４：接続状態（ショート状態）
スイッチＳＷ２５，ＳＷ２７：開放状態（オープン状態）
スイッチＳＷ２９：任意（図２６では低電圧供給端子Ｖｓｓ側）
【０２１７】
このため、書込用素子Ｍｗ２２の不純物拡散領域ＩＡに低電圧Ｖｓｓが印加され、コントロールゲートＣＧ２にパルス電圧Ｖｐｐが印加されるので、トンネル絶縁膜が形成された領域に構成される電荷注入口２４を介して不純物拡散領域ＩＡからフローティングゲートＦＧ２に電子が注入される。これにより、書込用素子Ｍｗ２２の閾値電圧が高くなる。逆に、書込用素子Ｍｗ２２の不純物拡散領域ＩＡにパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ２に低電圧Ｖｓｓが印加された場合は、電荷注入口２４を介してフローティングゲートＦＧ２から不純物拡散領域ＩＡに電子が放出される。これにより、書込用素子Ｍｗ２２の閾値電圧が低くなる。コントロールゲートＣＧ２及びフローティングゲートＦＧ２は、書込用素子Ｍｗ２２及び駆動用素子Ｍｖ２２で共有されている。このため、駆動用素子Ｍｖ２２は、書込用素子Ｍｗ２２と同じ閾値電圧となる。
【０２１８】
以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。
【０２１９】
また、本実施形態による不揮発性記憶素子及びそれを備えるアナログ回路は、不揮発性記憶素子Ｍ２１，Ｍ２２のフローティングゲートＦＧ２の電荷量を調整して閾値電圧を調整できるので、上記第１実施形態による不揮発性記憶素子及びそれを備えるアナログ回路と同様の効果が得られる。
【０２２０】
また、本実施形態における基準電圧生成回路ＲＣ２は、図２３に示す構成の不揮発性記憶素子Ｍ２を備えることにより、電荷注入時および電荷放出時の電流経路と、基準電圧生成回路ＲＣ２の動作時（他の回路を駆動する駆動時）の電流経路とを分離できる。これにより、基準電圧生成回路ＲＣ２は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。
【０２２１】
本実施形態による不揮発性記憶素子Ｍ２は、半導体基板９Ｂと、半導体基板９Ｂの上方に設けられたフローティングゲートＦＧ２と、フローティングゲートＦＧ２と絶縁して配置されたコントロールゲートＣＧ２とを有する書込用素子Ｍｗ２及び駆動用素子Ｍｖ２を備えている。書込用素子Ｍｗ２は、半導体基板９Ｂ内に設けられ一部がフローティングゲートＦＧ２の下方に配置された不純物拡散領域ＩＡと、フローティングゲートＦＧ２と不純物拡散領域ＩＡとの間に少なくとも一部が配置されフローティングゲートＦＧ２に対する面積比が０．００２以上１以下であるトンネル絶縁膜２５とを有している。また、駆動用素子Ｍｖ２は、半導体基板９Ｂ内に設けられ不純物拡散領域ＩＡと電気的に分離して形成されたドレイン領域Ｄ２と、半導体基板９Ｂ内に設けられたソース領域Ｓ２とを有している。
【０２２２】
このような構成を備えた不揮発性記憶素子Ｍ２によれば、第１モードのリテンション劣化及び第２モードのリテンション劣化を抑制することができる。
【０２２３】
また、本実施形態による不揮発性記憶素子Ｍ２は、３０μｍ２以上の面積を有するフローティングゲートＦＧ２を備えている。これにより、本実施形態による不揮発性記憶素子Ｍ２は、基準電圧発生回路などのアナログ回路に好適なＭＯＳＦＥＴとして使用することができる。本実施形態による不揮発性記憶素子Ｍ２を備えるアナログ回路は、リテンション劣化による特性変動が抑制され、製造バラツキや温度特性の影響を低減することができる。さらに、不揮発性記憶素子Ｍ２は、当該アナログ回路の動作時にフローティングゲートＦＧ２への電荷注入やフローティングゲートＦＧ２からの電荷放出が起こらない。これにより、不揮発性記憶素子Ｍ２は、当該アナログ回路のリテンション劣化による特性変動をより抑制し易くなる。
【０２２４】
＜第３実施形態＞
本発明の第３実施形態による不揮発性記憶素子について図２７から図３１を用いて説明する。まず、本実施形態による不揮発性記憶素子の概略構成について図２７を用いて説明する。
【０２２５】
図２７（ａ）に示すように、本実施形態による不揮発性記憶素子Ｍ７は、上記第１及び第２実施形態による不揮発性記憶素子Ｍ１，Ｍ２と異なり、書込用素子と駆動用素子とに分離されておらず、１つの素子で書込み動作と駆動動作を実行するようになっている。図２７（ｂ）に示すように、本実施形態による不揮発性記憶素子Ｍ７は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様にＦＬＯＴＯＸ型の構造を有している。本実施形態による不揮発性記憶素子Ｍ７は、ＦＬＯＴＯＸ型に限られず、電荷保持領域を持つ能動素子（トランジスタ）であれば、他の構造を有していてもよい。
【０２２６】
本実施形態による不揮発性記憶素子Ｍ７は、例えばＰ型の半導体基板９Ｃに形成された素子分離領域４３によって、同一の半導体基板９Ｃに形成された他の不揮発性記憶素子（不図示）と素子分離されている。
【０２２７】
図２７（ｂ）に示すように、本実施形態による不揮発性記憶素子Ｍ７は、半導体基板９Ｃと、半導体基板９Ｃ上に設けられたゲート絶縁膜７６とを備えている。半導体基板９Ｃには、Ｐウェル領域１０Ｃが形成されている。ゲート絶縁膜７６は、二酸化シリコン（ＳｉＯ２）で形成され、Ｐウェル領域１０Ｃ上に配置されている。ゲート絶縁膜７６は、二酸化シリコンに限られず、窒化シリコン（ＳｉＮ）で形成されていてもよい。
【０２２８】
不揮発性記憶素子Ｍ７は、半導体基板９Ｃの上方に設けられたフローティングゲートＦＧ７を備えている。フローティングゲートＦＧ７の一部は、ゲート絶縁膜７６上に配置されている。フローティングゲートＦＧ７は、ポリシリコンで形成されている。図２７（ａ）に示す不揮発性記憶素子Ｍ７の平面視において、フローティングゲートＦＧ７の全体は、３０μｍ２以上２７０００μｍ２以下の面積を有している。ここで、「フローティングゲートＦＧ７の全体」は、１つの不揮発性記憶素子Ｍ７に設けられたフローティングゲートを意味している。書込用素子及び駆動用素子として機能する箇所のフローティングゲートの領域（すなわち、フローティングゲートの特定領域）は、フローティングゲートＦＧ７の全体よりも小さく形成されている。したがって、「フローティングゲートＦＧ７の全体」は、書込用素子及び駆動用素子として機能する箇所の「フローティングゲートＦＧ１７の特定領域ＰＡ」とは区別される。以下、「フローティングゲートＦＧ７の特定領域ＰＡ」のように限定しない限り、「フローティングゲートＦＧ７」は、「フローティングゲートＦＧ７の全体」を意味する。フローティングゲートＦＧ７の面積の下限値は、デジタルデータを記憶するメモリとして不揮発性記憶素子が使用される場合との差別化のために規定されている。本実施形態におけるフローティングゲートＦＧ７の面積は、不揮発性記憶素子Ｍ７の平面視において、例えば１４２２μｍ２である。ここで、平面視とは、ゲート絶縁膜７６やフローティングゲートＦＧ７などが形成された半導体基板９Ｃの平面（素子形成面）を直交する方向に見た状態をいう。本実施形態におけるフローティングゲートＦＧ７は、不揮発性記憶素子Ｍ７の平面視において長方形状を有しているが、長方形状に限らず他の形状を有していてもよい。
【０２２９】
不揮発性記憶素子Ｍ７は、フローティングゲートＦＧ７上に配置された絶縁膜７７と、絶縁膜７７の周りに形成されたサイドウォール７８とを備えている。絶縁膜７７は、シリコン酸化膜とシリコン窒化膜とを組み合わせて構成され、酸化物／窒化物／酸化物（ＯＮＯ）構造を有している。絶縁膜７７は、フローティングゲートＦＧ７の上面及び側面と、ゲート絶縁膜７６の側面とを覆って設けられている。
【０２３０】
不揮発性記憶素子Ｍ７は、フローティングゲートＦＧ７の上方にフローティングゲートＦＧ７と絶縁して配置されたコントロールゲートＣＧ７と、コントロールゲートＣＧ７の周りに形成されたサイドウォール７９とを備えている。コントロールゲートＣＧ７は、例えばポリシリコンで形成されている。コントロールゲートＣＧ７は、不揮発性記憶素子Ｍ７の平面視において、フローティングゲートＦＧ７よりも小さい面積を有している（図２７（ａ）参照）。コントロールゲートＣＧ７は、不揮発性記憶素子Ｍ７の平面視において長方形状を有しているが、フローティングゲートＦＧ７上に配置されていれば長方形状に限らず他の形状を有していてもよい。コントロールゲートＣＧ７は、絶縁膜７７上に配置されている。コントロールゲートＣＧ７は、絶縁膜７７によってフローティングゲートＦＧ７と絶縁されている。
【０２３１】
不揮発性記憶素子Ｍ７は、半導体基板９Ｃ内に設けられたソース領域Ｓ７と、半導体基板９Ｃ内に設けられ一部がフローティングゲートＦＧ７の下方の一部に配置されたドレイン領域（第一領域の一例）Ｄ７とを備えている。ソース領域Ｓ７及びドレイン領域Ｄ７は、Ｐウェル領域１０Ｃに設けられている。ドレイン領域Ｄ７とソース領域Ｓ７は電流の流れる方向によって定義される。このため、図２７に示す不揮発性記憶素子Ｍ７において想定されている電流に対して電流を流す方向を逆にした場合は、図２７中に示すドレイン領域Ｄ７がソース領域Ｓ７となり、ソース領域Ｓ７がドレイン領域Ｄ７となる。
【０２３２】
ソース領域Ｓ７は、不揮発性記憶素子Ｍ７の平面視で、フローティングゲートＦＧ７の側方（両側の一方）の一部に設けられている（図２７（ａ）参照）。ソース領域Ｓ７は、Ｎ型のＬＤＤ層７２ｓと、ＬＤＤ層７２ｓよりも不純物濃度が高濃度のソース層７３ｓとを有している。ソース層７３ｓは、ＬＤＤ層７２ｓに設けられている。ソース層７３ｓは、ソース領域Ｓ７とプラグ５５ｓ（詳細は後述）とのオーミック接触を取るために設けられている。
【０２３３】
ドレイン領域Ｄ７は、第１ドレイン層７１ｄと、Ｎ型のＬＤＤ層７２ｄと、ＬＤＤ層７２ｄよりも不純物濃度が高濃度の第２ドレイン層７３ｄとを有している。第２ドレイン層７３ｄは、ＬＤＤ層７２ｄに設けられている。第２ドレイン層７３ｄは、ドレイン領域Ｄ７とプラグ５５ｄ（詳細は後述）とのオーミック接触を取るために設けられている。ドレイン領域Ｄ７は、不揮発性記憶素子Ｍ７の平面視で、フローティングゲートＦＧ７の下方及び側方（両側の他方）に跨って設けられている（図２７（ａ）参照）。第１ドレイン層７１ｄは、フローティングゲートＦＧ７の下方に設けられ、ＬＤＤ層７２ｄ及び第２ドレイン層７３ｄは、フローティングゲートＦＧ７の側方に設けられている。ＬＤＤ層７２ｄ及びＬＤＤ層７２ｓは、不揮発性記憶素子Ｍ７の平面視で、フローティングゲートＦＧ７を挟んで設けられている。
【０２３４】
不揮発性記憶素子Ｍ７は、フローティングゲートＦＧ７とドレイン領域Ｄ７との間に少なくとも一部が配置されてフローティングゲートＦＧ７に対する面積比が０．００２以上１以下であるトンネル絶縁膜７５を備えている。本実施形態では、トンネル絶縁膜７５の全体がフローティングゲートＦＧ７と第１ドレイン層７１ｄとの間に配置されている。トンネル絶縁膜７５は、不揮発性記憶素子Ｍ７の平面視において、フローティングゲートＦＧ７よりも小さく形成される。トンネル絶縁膜７５の面積は、不揮発性記憶素子Ｍ７の平面視において、０．０６μｍ２以上５４μｍ２以下である。フローティングゲートＦＧ７の面積が最小値の３０μｍ２であり、フローティングゲートＦＧ７に対するトンネル絶縁膜７５の面積比が最小値の０．００２である場合に、トンネル絶縁膜７５の面積が最小値の０．０６μｍ２となる。本実施形態におけるトンネル絶縁膜７５の面積は、例えば２５μｍ２である。したがって、本実施形態では、フローティングゲートＦＧ７の面積に対するトンネル絶縁膜７５の面積の比率（面積比）、すなわちトンネル絶縁膜７５の面積をフローティングゲートＦＧ７の面積で除して求められる値は、０．０１７である。不揮発性記憶素子Ｍ７は、フローティングゲートＦＧ７の面積に対するトンネル絶縁膜７５の面積比が０．０１７であって０．００２よりも大きいので、上記第１実施形態において説明したように、第１モードのリテンション劣化を改善することができる。
【０２３５】
ＦＮトンネリングによってフローティングゲートＦＧ７に電荷を注入したりフローティングゲートＦＧ７から電荷を引き抜いたりする書き込みを行うため、トンネル絶縁膜７５の厚さは７ｎｍ以上１２ｎｍ以下であるとよい。本実施形態では、トンネル絶縁膜７５の膜厚は、例えば９．８ｎｍである。トンネル絶縁膜７５の膜厚が７〜１２ｎｍであると、７ｎｍ未満の場合と比較して、電荷の直接トンネリングが起こりにくくなり、フローティングゲートＦＧ７内に電荷を保持し易くなる。一方、トンネル絶縁膜７５の膜厚が７〜１２ｎｍであると、１２ｎｍより膜厚が厚い場合と比較して、フローティングゲートＦＧ７への電荷の注入及びフローティングゲートＦＧ７からの電荷の引き抜きを高速化することができる。トンネル絶縁膜７５は、ゲート絶縁膜７６よりも膜厚が薄く形成されていてもよい。トンネル絶縁膜７５に対応するフローティングゲートＦＧ７の領域が、フローティングゲートＦＧ７に電荷を注入したりフローティングゲートＦＧ７から電荷を放出したりする電荷注入口７４となる。つまり、フローティングゲートＦＧ７は、電荷を注入したり電荷を放出したりするための電荷注入口７４を有し、電荷保持領域として機能する。
【０２３６】
不揮発性記憶素子Ｍ７は、トンネル絶縁膜７５、ゲート絶縁膜７６及び絶縁膜７７の少なくとも一部に分布するハロゲン（例えばフッ素）を有している。本実施形態では、トンネル絶縁膜７５、ゲート絶縁膜７６及び絶縁膜７７のいずれにもハロゲンが含まれている。トンネル絶縁膜７５がハロゲン（例えばフッ素）を含むことにより、トンネル絶縁膜７５の欠陥密度が低減する。
【０２３７】
不揮発性記憶素子Ｍ７は、コントロールゲートＣＧ７、半導体基板９Ｃの素子形成面上に形成された層間絶縁膜６３を備えている。絶縁膜７７、サイドウォール７８，７９、ドレイン領域Ｄ７、ソース領域Ｓ７及び素子分離領域４３が設けられた領域に少なくとも形成されている。層間絶縁膜６３は、コントロールゲートＣＧ７、ドレイン領域Ｄ７及びソース領域Ｓ７などを保護する保護膜としての機能を発揮する。
【０２３８】
不揮発性記憶素子Ｍ７は、コントロールゲートＣＧ７の一部を底面に露出し層間絶縁膜６３に形成された開口部に埋め込まれたプラグ５５ｇと、プラグ５５ｇに電気的に接続され層間絶縁膜６３上に形成されたメタル配線５６ｇとを備えている。プラグ５５ｇを介してメタル配線５６ｇとコントロールゲートＣＧ７とが電気的に接続される。これにより、コントロールゲートＣＧ７には、メタル配線５６ｇからプラグ５５ｇを介して所定レベルの電圧を印加することが可能になる。
【０２３９】
不揮発性記憶素子Ｍ７は、第２ドレイン層７３ｄの一部を底面に露出し層間絶縁膜６３に形成された開口部に埋め込まれたプラグ５５ｄと、プラグ５５ｄに電気的に接続され層間絶縁膜６３上に形成されたメタル配線５６ｄとを備えている。プラグ５５ｄを介してメタル配線５６ｄとドレイン領域Ｄ７とが電気的に接続される。これにより、ドレイン領域Ｄ７には、メタル配線５６ｄからプラグ５５ｄを介して所定レベルの電圧を印加することが可能になる。
【０２４０】
不揮発性記憶素子Ｍ１は、ソース層７３ｓの一部を底面に露出し層間絶縁膜６３に形成された開口部に埋め込まれたプラグ５５ｓと、プラグ５５ｓに電気的に接続され層間絶縁膜６３上に形成されたメタル配線５６ｓとを備えている。プラグ５５ｓを介してメタル配線５６ｓとソース領域Ｓ７とが電気的に接続される。これにより、ソース領域Ｓ７には、メタル配線５６ｓからプラグ５５ｓを介して所定レベルの電圧を印加することが可能になる。
【０２４１】
フローティングゲートＦＧ７の特定領域ＰＡは、例えば１７．５μｍ２以上の面積を有していてもよい。また、フローティングゲートＦＧ７の特定領域ＰＡのゲート幅をＷとし、フローティングゲートＦＧ７の特定領域ＰＡのゲート長をＬとすると（図２７（ａ）参照）、フローティングゲートＦＧ７の特定領域ＰＡのゲート幅Ｗ及びゲート長Ｌは、上述の式（４）の関係を満たしていてもよい。さらに、フローティングゲートＦＧ７が３０μｍ２よりも大きい面積を有している場合、フローティングゲートＦＧ７の特定領域ＰＡは、３０μｍ２以上の面積を有していてもよい。これにより、本実施形態による不揮発性記憶素子Ｍ７は、上記第１実施形態による不揮発性記憶素子Ｍ１と同様の効果が得られる。
【０２４２】
次に、不揮発性記憶素子Ｍ７の閾値電圧Ｖｔｈの調整方法について説明する。
例えば、コントロールゲートＣＧ７に１９Ｖ、ドレイン領域Ｄ７に０Ｖを印加すると、トンネル絶縁膜７５を介してフローティングゲートＦＧ７内に電子が注入され、フローティングゲートＦＧ７が負に帯電した状態となる。この状態では、フローティングゲートＦＧ７は、コントロールゲートＣＧ７に正のバイアスを掛けた場合に、ゲート絶縁膜７６に掛かる電界を抑制する方向に働く。このため、不揮発性記憶素子Ｍ７は、閾値電圧Ｖｔｈが上昇し、エンハンスメント型ＭＯＳＦＥＴとして機能する。
【０２４３】
一方、例えば、コントロールゲートＣＧ７に０Ｖ、ドレイン領域Ｄ７に１９Ｖを印加すると、トンネル絶縁膜７５を介してフローティングゲートＦＧ７から電子が引き抜かれ、フローティングゲートＦＧ７が正に帯電した状態となる。この状態では、フローティングゲートＦＧ７は、コントロールゲートＣＧ７に正のバイアスを掛けた場合に、ゲート絶縁膜７６に掛かる電界を強くする方向に働く。このため、不揮発性記憶素子Ｍ７は、閾値電圧Ｖｔｈが低下し、ディプレッション型ＭＯＳＦＥＴとして機能する。このように、フローティングゲートＦＧ７への電荷の注入又はフローティングゲートＦＧ７からの電荷の引き抜きを制御することにより、不揮発性記憶素子Ｍ７の閾値電圧Ｖｔｈを所望の値に調整することができる。
【０２４４】
（不揮発性記憶素子を備える基準電圧生成回路）
次に、本実施形態による不揮発性記憶素子Ｍ７を備えるアナログ回路の一例として、基準電圧生成回路について図２８から図３１を用いて説明する。不揮発性記憶素子Ｍ７が適用されるアナログ回路は、不揮発性記憶素子Ｍ７をアナログ的に使用する回路であれば、基準電圧生成回路に限られない。例えば、オペアンプ回路やコンパレータ回路等、ＭＯＳＦＥＴの閾値電圧に精度が必要なアナログ回路にも有効である。
【０２４５】
図２８に示すように、本実施形態における基準電圧生成回路ＲＣ６は、複数（本例では２つ）の不揮発性記憶素子Ｍ７１，Ｍ７２を備えている。複数の不揮発性記憶素子Ｍ７１，Ｍ７２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍ７１，Ｍ７２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍ７１および不揮発性記憶素子Ｍ７２はいずれも、Ｎ型ＭＯＳＦＥＴのＦＬＯＴＯＸ型の構成を有し、図２７に示す不揮発性記憶素子Ｍ７と同一の構成を有している。
【０２４６】
不揮発性記憶素子Ｍ７１および不揮発性記憶素子Ｍ７２は、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。不揮発性記憶素子Ｍ７１のドレイン領域Ｄ７は高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍ７２のソース領域Ｓ７は低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍ７１のソース領域Ｓ７およびコントロールゲートＣＧ７は互いに接続され、また、不揮発性記憶素子Ｍ７２のドレイン領域Ｄ７及びコントロールゲートＣＧ７は互いに接続されている。さらに、不揮発性記憶素子Ｍ７１のソース領域Ｓ７及びコントロールゲートＣＧ７と、不揮発性記憶素子Ｍ７２のドレイン領域Ｄ７及びコントロールゲートＣＧ７とは、互いに接続されている。不揮発性記憶素子Ｍ７１のソース領域Ｓ７と不揮発性記憶素子Ｍ７２のドレイン領域Ｄ７との接続部に電圧出力端子ＯＵＴが接続されている。
【０２４７】
基準電圧生成回路ＲＣ６では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍ７２がエンハンスメント状態になるように調整され、上段側（高電圧供給端子Ｖｄｄ側）の不揮発性記憶素子Ｍ７１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍ７１，Ｍ７２はいずれも、コントロールゲートＣＧ７及びフローティングゲートＦＧ７を有し、フローティングゲートＦＧ７の周囲のトンネル絶縁膜７５、ゲート絶縁膜７６及び絶縁膜７７（図２７（ｂ）参照）にハロゲンとしてフッ素が分布している。これにより、不揮発性記憶素子Ｍ７１，Ｍ７２は、書き込み消去ができ、書き込み状態を長期間にわたって保持できる。ディプレッション型トランジスタの閾値電圧は負となり、エンハンスメント型トランジスタの閾値電圧は正となる。このため、本実施形態によるアナログ回路としての基準電圧生成回路ＲＣ６に設けられた複数の不揮発性記憶素子は、少なくとも負の閾値電圧を有する不揮発性記憶素子Ｍ７１と正の閾値電圧を有する不揮発性記憶素子Ｍ７２を含んでいる。なお、不揮発性記憶素子Ｍ７１，Ｍ７２は、アレイ構造を有していない。
【０２４８】
図２９に示すように、本実施形態によるアナログ回路であって不揮発性記憶素子Ｍ７１，Ｍ７２への書き込みが可能な基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１のドレイン領域Ｄ７に一端子が接続されたスイッチＳＷ７１を備えている。スイッチＳＷ７１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ７１の他端子の他の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ７１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ７は、スイッチＳＷ７１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓ及びパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍ７１のドレイン領域Ｄ７に印加できるようになっている。
【０２４９】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７２のソース領域Ｓ７に一端子が接続されたスイッチＳＷ７２を備えている。スイッチＳＷ７２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ７２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路ＲＣ７は、スイッチＳＷ７２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ７２のソース領域Ｓ７に印加できるようになっている。
【０２５０】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１のソース領域Ｓ７と不揮発性記憶素子Ｍ７２のドレイン領域Ｄ７との間に直列接続されたスイッチＳＷ７６及びスイッチＳＷ７８を備えている。不揮発性記憶素子Ｍ７１のソース領域Ｓ７はスイッチＳＷ７６の一端子に接続され、不揮発性記憶素子Ｍ７２のドレイン領域Ｄ７はスイッチＳＷ７８の一端子に接続されている。スイッチＳＷ７６の他端子及びスイッチＳＷ７８の他端子は接続されている。
【０２５１】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１のコントロールゲートＣＧ７と不揮発性記憶素子Ｍ７２のコントロールゲートＣＧ７との間に直列接続されたスイッチＳＷ７５およびスイッチＳＷ７７を備えている。不揮発性記憶素子Ｍ７１のコントロールゲートＣＧ７はスイッチＳＷ７５の一端子に接続され、不揮発性記憶素子Ｍ７２のコントロールゲートＣＧ７はスイッチＳＷ７７の一端子に接続されている。スイッチＳＷ７５の他端子およびスイッチＳＷ７７の他端子は接続されている。
【０２５２】
スイッチＳＷ７５、スイッチＳＷ７６、スイッチＳＷ７７およびスイッチＳＷ７８のそれぞれの他端子は互いに接続されている。基準電圧生成回路ＲＣ７は、スイッチＳＷ７５、スイッチＳＷ７６、スイッチＳＷ７７およびスイッチＳＷ７８のそれぞれの他端子が互いに接続された接続部に接続された電圧出力端子ＯＵＴを備えている。
【０２５３】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１のコントロールゲートＣＧ７に接続された一端子を有するスイッチＳＷ７３と、スイッチＳＷ７３の他端子に一端子が接続されたスイッチＳＷ７９とを備えている。スイッチＳＷ７９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ７９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ７は、スイッチＳＷ７３が接続状態（ショート状態）のときにスイッチＳＷ７９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ７１のコントロールゲートＣＧ７に印加できるようになっている。
【０２５４】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７２のコントロールゲートＣＧ７に接続された一端子を有するスイッチＳＷ７４と、スイッチＳＷ７４の他端子に一端子が接続されたスイッチＳＷ７０とを備えている。スイッチＳＷ７０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ７０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路ＲＣ７は、スイッチＳＷ７４が接続状態（ショート状態）のときにスイッチＳＷ７０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ７２のコントロールゲートＣＧ７に印加できるようになっている。
【０２５５】
図２９に示すように、基準電圧生成回路ＲＣ７は、電圧出力端子ＯＵＴから基準電圧Ｖｒｅｆを出力する場合には、スイッチＳＷ７０〜ＳＷ７９を次のような状態に切り替える。
スイッチＳＷ７０：任意（図２９では低電圧Ｖｓｓ側）
スイッチＳＷ７１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ７２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ７３，ＳＷ７４：開放状態（オープン状態）
スイッチＳＷ７５，ＳＷ７６，ＳＷ７７，ＳＷ７８：接続状態（ショート状態）
スイッチＳＷ７９：任意（図２９では低電圧Ｖｓｓ側）
【０２５６】
基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１がディプレッション状態であり、不揮発性記憶素子Ｍ７２がエンハンスメント状態のときにスイッチＳＷ７０〜ＳＷ７９を図２９に示す切り替え状態とすると、基準電圧Ｖｒｅｆが生成される。つまり、基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７１，Ｍ７２の各端子を所望の電位に設定するスイッチＳＷ７０〜ＳＷ７９を含むスイッチ部を備えている。
【０２５７】
図３０に示すように、基準電圧生成回路ＲＣは、不揮発性記憶素子Ｍ７１をディプレッション状態にするための書き換え時には、スイッチＳＷ７０〜ＳＷ７９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ７１の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
【０２５８】
スイッチＳＷ７０：任意（図３０では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ７１：パルス電圧Ｖｐｐ側
スイッチＳＷ７２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ７３：接続状態（ショート状態）
スイッチＳＷ７４：開放状態（オープン状態）
スイッチＳＷ７５，ＳＷ７６，ＳＷ７７，ＳＷ７８：開放状態（オープン状態）
スイッチＳＷ７９：低電圧供給端子Ｖｓｓ側
【０２５９】
このため、不揮発性記憶素子Ｍ７１のドレイン領域Ｄ７にパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ７に低電圧Ｖｓｓが印加されるので、電荷注入口７４を介してフローティングゲートＦＧ７からドレイン領域Ｄ７に電子が放出される。これにより、不揮発性記憶素子Ｍ７１の閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍ７１のドレイン領域Ｄ７に低電圧Ｖｓｓが印加され、コントロールゲートＣＧ７にパルス電圧Ｖｐｐが印加された場合は、電荷注入口７４を介してドレイン領域Ｄ７からフローティングゲートＦＧ７に電子が注入される。これにより、不揮発性記憶素子Ｍ７１の閾値電圧が高くなる。
【０２６０】
図３１に示すように、基準電圧生成回路ＲＣ７は、不揮発性記憶素子Ｍ７２をエンハンスメント状態にするための書き換え時には、スイッチＳＷ７０〜ＳＷ７９を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ７２の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ７０：パルス電圧Ｖｐｐ側
スイッチＳＷ７１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ７２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ７３：開放状態（オープン状態）
スイッチＳＷ７４：接続状態（ショート状態）
スイッチＳＷ７５，ＳＷ７６，ＳＷ７７，ＳＷ７８：開放状態（オープン状態）
スイッチＳＷ７９：任意（図３１では低電圧供給端子Ｖｓｓ側）
【０２６１】
このため、不揮発性記憶素子Ｍ７２のソース領域Ｓ７に低電圧Ｖｓｓが印加され、コントロールゲートＣＧ７にパルス電圧Ｖｐｐが印加されるので、電荷注入口７４を介してソース領域Ｓ７からフローティングゲートＦＧ７に電子が注入される。これにより、不揮発性記憶素子Ｍ７２の閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍ７２のソース領域Ｓ７にパルス電圧Ｖｐｐが印加され、コントロールゲートＣＧ７に低電圧Ｖｓｓが印加された場合は、電荷注入口７４を介してフローティングゲートＦＧ７からソース領域Ｓ７に電子が放出される。これにより、不揮発性記憶素子Ｍ７２の閾値電圧が低くなる。
【０２６２】
図２９から図３１に示すように、基準電圧生成回路ＲＣ７は、スイッチＳＷ７０〜ＳＷ７９を適切に切り替えることにより、特定の不揮発性記憶素子Ｍ７１，Ｍ７２の閾値電圧Ｖｔｈを所望の値に書き換え、最終的に図２９に示す状態で所望の基準電圧Ｖｒｅｆを発生させることができる。
【０２６３】
このように、不揮発性記憶素子Ｍ７１，Ｍ７２のドレイン領域Ｄ７は、閾値電圧を変更する場合に電圧が印加され、基準電圧生成回路ＲＣ７の基準電圧Ｖｒｅｆの発生時の電流経路となる。つまり、不揮発性記憶素子Ｍ７１，Ｍ７２では、ドレイン領域Ｄ７は、書き込み用の電圧印加領域及び駆動用ＭＯＳＦＥＴのドレイン領域として機能する。
【０２６４】
上記第１実施形態における基準電圧生成回路と同様に、本実施形態では基準電圧生成回路ＲＣ６，ＲＣ７を構成するＭＯＳＦＥＴ、すなわちトランジスタとして、同一種類の不揮発性記憶素子を用いているため、２つのトランジスタでコンダクタンスや温度特性を同一にすることができ、理想的な平行移動した２つのトランジスタの特性を得ることができる。
【０２６５】
以上説明したように、本実施形態による不揮発性記憶素子Ｍ７は、半導体基板９Ｃと、半導体基板９Ｃ上に設けられたフローティングゲートＦＧ７と、フローティングゲートＦＧ７の上方にフローティングゲートＦＧ７と絶縁して配置されたコントロールゲートＣＧ７と、半導体基板９Ｃ内に設けられ一部がフローティングゲートＦＧ７の下方に配置されたドレイン領域Ｄ７と、フローティングゲートＦＧ７とドレイン領域Ｄ７との間に少なくとも一部が配置されフローティングゲートＦＧ７に対する面積比が０．００２以上１以下であるトンネル絶縁膜７５とを備えている。
【０２６６】
このような構成を備えた不揮発性記憶素子Ｍ７によれば、第１モードのリテンション劣化及び第２モードのリテンション劣化を抑制することができる。
【０２６７】
また、本実施形態による不揮発性記憶素子Ｍ７は、３０μｍ２以上の面積を有するフローティングゲートＦＧ７を備えている。これにより、本実施形態による不揮発性記憶素子Ｍ７は、基準電圧発生回路などのアナログ回路に好適なＭＯＳＦＥＴとして使用することができる。本実施形態による不揮発性記憶素子を備えるアナログ回路は、リテンション劣化による特性変動が抑制され、製造バラツキや温度特性の影響を低減することができる。
【０２６８】
本発明は、上記実施形態に限らず、種々の変形が可能である。
トンネル絶縁膜は、ゲート絶縁膜の膜厚の一部を薄くして形成してもよい。この場合も、フローティングゲートが３０μｍ２以上の面積に形成され、トンネル絶縁膜がフローティングゲートに対して０．００２以上１以下の面積比に形成されることにより、第１モードのリテンション劣化及び第２モードのリテンション劣化を抑制することができる。
【０２６９】
また、不揮発性記憶素子が書込用素子及び駆動用素子を備え、トンネル絶縁膜がゲート絶縁膜の一部を薄くして形成される場合、書込用素子におけるゲート絶縁膜には、フローティングゲート側に凹部（段差構造）が形成される。このため、駆動用素子におけるゲート絶縁膜は、書込用素子におけるゲート絶縁膜よりもフローティングゲートＦＧとの接触面が平坦になる。
【０２７０】
上記第１及び第２実施形態における書込用素子は、ゲート絶縁膜と当該ゲート絶縁膜よりも厚さの薄いトンネル絶縁膜とを有しているが、本発明はこれに限られない。例えば、上記第１及び第２実施形態における書込用素子は、フローティングゲートの直下にトンネル絶縁膜として機能する膜厚で形成された平坦な絶縁膜を有していてもよい。この場合、当該絶縁膜は、トンネル絶縁膜として機能するとともに、ゲート絶縁膜としても機能するので、当該絶縁膜を有する書込用素子は、上記第１及び第２実施形態における書込用素子と同様の効果が得られる。また、当該絶縁膜の面積とフローティングゲートの面積が同じ場合に、フローティングゲートに対するトンネル絶縁膜の面積比が１になる。
【０２７１】
また、上記第３実施形態による不揮発性記憶素子は、ゲート絶縁膜と当該ゲート絶縁膜よりも厚さの薄いトンネル絶縁膜とを有しているが、本発明はこれに限られない。例えば、上記第３実施形態による不揮発性記憶素子は、フローティングゲートの直下にトンネル絶縁膜として機能する膜厚で形成された平坦な絶縁膜を有していてもよい。この場合、当該絶縁膜は、トンネル絶縁膜として機能するとともに、ゲート絶縁膜としても機能するので、当該絶縁膜を有する不揮発性記憶素子は、上記第３実施形態による不揮発性記憶素子と同様の効果が得られる。また、当該絶縁膜の面積とフローティングゲートの面積が同じ場合に、フローティングゲートに対するトンネル絶縁膜の面積比が１になる。
【０２７２】
上記第１実施形態におけるフローティングゲートＦＧ１は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１で分離されていてもよい。フローティングゲートが分離されている場合には、書込用素子Ｍｗ１のフローティングゲート、駆動用素子Ｍｖ１のフローティングゲート及びダミー素子Ｍｍ１のフローティングゲートは、同一の電圧が印加されるために、例えばプラグ及びメタル配線で電気的に接続されている必要がある。
【０２７３】
上記第１実施形態におけるコントロールゲートＣＧ１は、書込用素子Ｍｗ１、駆動用素子Ｍｖ１及びダミー素子Ｍｍ１で分離されていてもよい。コントロールゲートが分離されている場合には、書込用素子Ｍｗ１のコントロールゲート、駆動用素子Ｍｖ１のコントロールゲート及びダミー素子Ｍｍ１のコントロールゲートは、同一の電圧が印加されるために、例えばプラグ及びメタル配線で電気的に接続されている必要がある。
【符号の説明】
【０２７４】
９Ａ，９Ｂ，９ｃ  半導体基板
１０Ａ，１０Ｂ，１０ｃ  Ｐウェル領域
１０ｚ，１６ｚ  酸化膜
１１ａ，２１ａ  拡散層
１１ｍ，１１ｖ，７１ｄ  第１ドレイン層
１２ａ，１２ｂ，１２ｍｄ，１２ｍｓ，１２ｖｄ，１２ｖｍ，１２ｖｓ，２２ａ，２２ｄ，２２ｓ，７２ｄ，７２  ＬＤＤ層
１３ａ，１３ｂ，２３ａ  コンタクト層
１３ｍｄ，１３ｖｄ，７３ｄ  第２ドレイン層
１３ｍｓ，１３ｖｓ，２３ｓ，７３ｓ  ソース層
１４，２４，７４  電荷注入口
１５，２５，７５  トンネル絶縁膜
１５ｚ  開口部
１６ｍ，１６ｖ，１６ｗ，２６ｖ，２６ｗ，７６  ゲート絶縁膜
１７，２７，７７  絶縁膜
１７ｚ  ＯＮＯ膜
１８，１９，２８，２９，７８，７９  サイドウォール
２３ｄ  ドレイン層
４１，４２，４３  素子分離領域
５１ａ，５１ｂ，５１ｇ，５１ｍｄ，５１ｍｓ，５１ｖｄ，５１ｖｓ，５３ａ，５３ｄ，５３ｇ，５３ｓ，５５ｄ，５５ｇ，５５ｓ  プラグ
５２ａ，５２ｂ，５２ｇ，５２ｍｄ，５２ｍｓ，５２ｖｄ，５２ｖｓ，５４ａ，５４ｄ，５４ｇ，５４ｓ，５６ｄ，５６ｇ，５６ｓ  メタル配線
６１，６２，６３  層間絶縁膜
８１  主回路部
８２  多段インバータ回路
８３  切替回路
８１１  ロジック回路部
８１２  アナログ回路部
８２１  初段インバータ回路
８２１ａ  ＰＭＯＳＦＥＴ
８２２  最終段インバータ回路
ＣＧ１，ＣＧ２，ＣＧ７  コントロールゲート
ＣＧｙ  酸化膜
ＣＧｚ，ＦＧｚ  ポリシリコン膜
Ｄ１，Ｄ２，Ｄ７，Ｄｍ１，Ｄｖ１  ドレイン領域
ＥＣ  電子回路
ＦＡ  フッ素存在領域
ＦＧ１，ＦＧ２，ＦＧ７  フローティングゲート
ＩＡ  不純物拡散領域
ＩＡａ  第一不純物拡散領域
ＩＡｂ  第二不純物拡散領域
Ｍ１，Ｍ２，Ｍ７，Ｍ１１，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ３１，Ｍ３３，Ｍ５１，Ｍ５３，Ｍ７１，Ｍ７３  不揮発性記憶素子
Ｍｍ１，Ｍｍ１１，Ｍｍ１３，Ｍｍ３１，Ｍｍ３３，Ｍｍ５１，Ｍｍ５３  ダミー素子
Ｍｖ１，Ｍｖ２，Ｍｖ１１，Ｍｖ１３，Ｍｖ２１，Ｍｖ２２，Ｍｖ３１，Ｍｖ３３，Ｍｖ５１，Ｍｖ５３  駆動用素子
Ｍｗ１，Ｍｗ２，Ｍｗ１１，Ｍｗ１３，Ｍｗ２１，Ｍｗ２２，Ｍｗ３１，Ｍｗ３３，Ｍｗ５１，Ｍｗ５３  書込用素子
ＰＡ  特定領域
ＲＣ２，ＲＣ３，ＲＣ６，ＲＣ７  基準電圧生成回路
ＲＭ１１，ＲＭ１５，ＲＭｃ，ＲＭｆ，ＲＭｆｇ  レジストマスク
Ｓ１，Ｓ２，Ｓ７，Ｓｍ１，Ｓｖ１  ソース領域
ＳＷ１０〜ＳＷ１５、Ｓ１７，ＳＷ１９，ＳＷ２０〜ＳＷ２５、Ｓ２７，ＳＷ２９，ＳＷ３０〜ＳＷ３５、Ｓ３７，ＳＷ３９，ＳＷ５０〜ＳＷ５５、Ｓ５７，ＳＷ５９，ＳＷ７０〜７９  スイッチ
【図１】
2019208017.tif 000012
【図２】
2019208017.tif 000013
【図３】
2019208017.tif 000014
【図４】
2019208017.tif 000015
【図５】
2019208017.tif 000016
【図６】
2019208017.tif 000017
【図７】
2019208017.tif 000018
【図８】
2019208017.tif 000019
【図９】
2019208017.tif 000020
【図１０】
2019208017.tif 000021
【図１１】
2019208017.tif 000022
【図１２】
2019208017.tif 000023
【図１３】
2019208017.tif 000024
【図１４】
2019208017.tif 000025
【図１５】
2019208017.tif 000026
【図１６】
2019208017.tif 000027
【図１７】
2019208017.tif 000028
【図１８】
2019208017.tif 000029
【図１９】
2019208017.tif 000030
【図２０】
2019208017.tif 000031
【図２１】
2019208017.tif 000032
【図２２】
2019208017.tif 000033
【図２３】
2019208017.tif 000034
【図２４】
2019208017.tif 000035
【図２５】
2019208017.tif 000036
【図２６】
2019208017.tif 000037
【図２７】
2019208017.tif 000038
【図２８】
2019208017.tif 000039
【図２９】
2019208017.tif 000040
【図３０】
2019208017.tif 000041
【図３１】
2019208017.tif 000042
【図３２】
2019208017.tif 000043