(57)【要約】【課題】  超音波プローブが備えるアナログ遅延回路に起因するノイズを低減すること。【解決手段】  実施形態によれば、超音波プローブは、アナログ遅延部、及び決定部を備える。アナログ遅延部は、複数のキャパシタを有し、前記複数のキャパシタを用いて超音波信号を遅延させる。決定部は、前記遅延の時間に基づいて、前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込む周期を決定する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数のキャパシタを有し、前記複数のキャパシタを用いて超音波信号を遅延させるアナログ遅延部と、
前記遅延の時間に基づいて、前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込む周期を決定する決定部と
を備える超音波プローブ。
【請求項２】
前記決定部は、前記遅延の時間に基づいて、前記複数のキャパシタのうち、使用するキャパシタの数を決定し、前記使用するキャパシタの数に基づいて前記周期を決定する請求項１に記載の超音波プローブ。
【請求項３】
前記アナログ遅延部を複数有し、
前記決定部は、前記アナログ遅延部毎に計算される前記遅延の時間に基づいて、前記周期を当該アナログ遅延部毎に決定する、
請求項１又は２に記載の超音波プローブ。
【請求項４】
前記決定された周期に基づいて、前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込むタイミングを制御する制御信号を生成する制御信号生成部をさらに備える請求項１乃至３のうちいずれかに記載の超音波プローブ。
【請求項５】
超音波信号を送受信する超音波プローブを備え、
前記超音波プローブは、
前記超音波信号を保持する複数のキャパシタを有し、前記超音波信号を遅延させるアナログ遅延部と、
前記遅延の時間に基づいて、前記複数のキャパシタのうち、使用するキャパシタの数を決定し、前記使用するキャパシタの数に基づいて前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込む周期を決定する決定部と
を有する、
超音波診断装置。
【請求項６】
超音波信号を保持する複数のキャパシタを有し、前記超音波信号を遅延させるアナログ遅延部を有する超音波プローブを制御する制御信号の周期の決定方法であって、
前記遅延の時間に基づいて、前記複数のキャパシタのうち、使用するキャパシタの数を決定し、前記使用するキャパシタの数に基づいて前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込む周期を決定する工程
を備える決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、超音波プローブ、超音波診断装置、及び決定方法に関する。
【背景技術】
【０００２】
超音波診断装置は、超音波プローブを用いて超音波送受信を行い、超音波画像を生成する。超音波プローブには、複数の超音波振動子が配列されている。そして、超音波診断装置は、超音波送受信時において、遅延回路を用いて複数の超音波振動子それぞれに対応するチャンネル間で発生する超音波信号の伝播遅延差を補正する。
【０００３】
遅延回路は、通常、装置本体側に設けられ、ディジタル回路により実現されているが、超音波振動子の数が膨大になる２次元アレイプローブを用いる場合、プローブ内部にも遅延回路が設けられる。このプローブ内部に遅延回路を設ける場合、プローブ内部に発生する熱をなるべく抑えるため、遅延回路にＡ／Ｄ変換器を含めないことが好適である。このため、プローブ内部に設けられる遅延回路は、アナログ回路（以下、アナログ遅延回路と称する）により実現されている。アナログ遅延回路は、例えば、メモリ素子として超音波信号を一時的に保持する複数のキャパシタを有する。アナログ遅延回路に含まれるキャパシタの数は、全てのチャンネルに対して共通の値が設計値として用いられる。
【０００４】
ところで、アナログ遅延回路に含まれる各キャパシタに対しては、超音波信号の書き込み処理が所定の時間間隔で順番に行われる。このとき、アナログ遅延回路に含まれる各キャパシタに対しては、当該アナログ遅延回路に含まれる全てのキャパシタに対して共通に設定される所定の周期で書き込み処理がそれぞれ行われる。この書き込み処理の周期は、各チャンネルに対しても共通に設定される。ここで、書き込み処理の際には、アナログ遅延回路が備えるキャパシタに対する充放電の切替に起因するノイズ（スプリアスノイズ）が発生するが、全てのチャンネルにおいて１つのキャパシタに対する書き込み処理の周期が共通するため、チャンネル間においてノイズが重畳される。したがって、例えば、超音波振動子の数が多い２次元アレイプローブでは、チャンネル間において重畳されるノイズが問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１０６９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態の目的は、超音波プローブが備えるアナログ遅延回路に起因するノイズを低減することにある。
【課題を解決するための手段】
【０００７】
実施形態によれば、超音波プローブは、アナログ遅延部、及び決定部を備える。アナログ遅延部は、複数のキャパシタを有し、前記複数のキャパシタを用いて超音波信号を遅延させる。決定部は、前記遅延の時間に基づいて、前記アナログ遅延部に含まれる同一の前記キャパシタに対して前記超音波信号を書き込む周期を決定する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る超音波診断装置の構成を示す図である。
【図２】図２は、図１に示される超音波プローブの機能的な構成を示すブロック図である。
【図３】図３は、図２に示されるアナログ遅延回路の動作を説明するための図である。
【図４】図４は、図３に示されるアナログ遅延回路が有するスイッチトキャパシタに対して入出力される入出力信号の関係を表す図である。
【図５】図５は、図２に示される制御信号生成回路の制御によりアナログ遅延回路に含まれる同一のキャパシタに対する制御周期がチャンネル間で分散される例を説明するための図である。
【図６】図６は、第１の実施形態に係る制御信号生成回路がアナログ遅延回路を制御する際の決定回路の動作を示すフローチャートである。
【図７】図７は、第２の実施形態に係る超音波診断装置の構成を示す図である。
【図８】図８は、図７に示される超音波プローブの機能的な構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。
【００１０】
（第１の実施形態）  
第１の実施形態に係る超音波診断装置１を図１、及び図２を参照して説明する。
【００１１】
図１は、第１の実施形態に係る超音波診断装置１の構成例を示すブロック図である。図２は、図１に示される超音波プローブ１０の機能的な構成の例を示すブロック図である。図１に示されるように、超音波診断装置１は、超音波プローブ１０、及び装置本体２０を含む。超音波プローブ１０は、例えば、不図示のケーブルを介して、装置本体２０と接続される。なお、超音波プローブ１０は、装置本体２０と無線接続されていてもよい。装置本体２０は、ネットワーク９０を介して外部装置４０と接続される。また、装置本体２０は、表示機器５０、及び入力装置６０と接続される。
【００１２】
超音波プローブ１０は、複数の超音波振動子（以下、単に素子ともいう）、素子に設けられる整合層、及び素子から後方への超音波の伝播を防止するバッキング材等を有する。超音波プローブ１０は、装置本体２０と着脱自在に接続される。第１の実施形態に係る超音波プローブ１０は、例えば第１の素子配列方向（エレベーション方向）と第２の素子配列方向（アジマス方向）とに沿って複数の超音波振動子が配列された２次元アレイプローブである。超音波プローブ１０の詳細については、後述する。
【００１３】
図１に示される装置本体２０は、超音波プローブ１０から出力された反射波信号に基づいて超音波画像を生成する装置である。装置本体２０は、図１に示すように、送信回路２１、受信回路２２、処理回路２３、内部記憶回路２４、画像メモリ２５、画像データベース２６、入力インターフェース２７、及び通信インターフェース２８を有する。
【００１４】
送信回路２１は、パルサ回路等を有する。送信回路２１は、所定のレート周波数（ＰＲＦ：Pulse  Repetition  Frequency）で、送信超音波を形成するためのレートパルスを繰り返し発生し、発生したレートパルスを超音波プローブ１０に出力する。
【００１５】
受信回路２２は、超音波プローブ１０から出力された反射波信号に対して各種処理を施し、受信信号（エコー信号）を生成するプロセッサである。受信回路２２は、Ａ／Ｄ変換器及び受信ビームフォーマを有する。受信回路２２は、超音波プローブ１０から出力された反射波信号を受信すると、まず、Ａ／Ｄ変換器により反射波信号をデジタルデータに変換する。続いて、受信回路２２は、変換されたチャンネル毎のデジタルデータに対し受信ビームフォーマにより整相加算処理を行う。これにより、受信指向性に応じた方向からの反射成分が強調された受信信号が発生する。受信回路２２は、発生した受信信号を、例えば処理回路２３に出力する。
【００１６】
処理回路２３は、例えば、装置本体２０の中枢として機能するプロセッサである。処理回路２３は、内部記憶回路２４に記憶されている動作プログラムを実行することで、この動作プログラムに対応する機能を実現する。具体的には、処理回路２３は、信号処理機能２３１、画像生成機能２３２、表示制御機能２３３、及び遅延計算機能２３４を有する。
【００１７】
信号処理機能２３１は、受信回路２２により生成された受信信号に対して各種の信号処理を行う機能である。
【００１８】
例えば、信号処理機能２３１の実行により処理回路２３は、通信インターフェース２８を介し、受信回路２２から出力された受信信号に対して、包絡線検波処理、及び対数増幅処理等を施し、信号強度が輝度の明るさで表現されるデータ（Ｂモードデータ）を生成する。生成されたＢモードデータは、２次元又は３次元的に分布する超音波走査線上のＢモードＲＡＷデータとして不図示のＲＡＷデータメモリに記憶される。
【００１９】
また、処理回路２３は、受信回路２２から出力された受信信号を解析し、例えば、関心領域内の複数のサンプル点それぞれにおける移動体（血液又は組織）の移動速度を計算し、計算した移動速度に基づいてドプラデータを生成する。生成されたドプラデータは、２次元又は３次元的に分布する超音波走査線上のドプラＲＡＷデータとして不図示のＲＡＷデータメモリに記憶される。
【００２０】
画像生成機能２３２は、信号処理機能２３１の実行により生成されたデータに基づき、各種超音波画像データを生成可能な機能である。画像生成機能２３２の実行により処理回路２３は、例えば、ＲＡＷデータメモリに記憶されたＢモードＲＡＷデータに基づいて、被検体Ｐ内の構造物の形態を表すＢモード画像データを生成する。
【００２１】
また、処理回路２３は、ＲＡＷデータメモリに記憶されたドプラＲＡＷデータに基づいて、移動体の情報を表すドプラ画像データを生成する。ドプラ画像データは、速度画像データ、分散画像データ、パワー画像データ、又は、これらを組み合わせた画像データである。
【００２２】
また、処理回路２３は、例えば、ＲＡＷデータメモリに記憶されたＢモードＲＡＷデータ、又は、ドプラＲＡＷデータに対し、空間的な位置情報を加味した補間処理を含むＲＡＷ−ボクセル変換を実行することで、所望の範囲のボクセルから構成されるボリュームデータを生成する。
【００２３】
表示制御機能２３３は、各種超音波画像を表示機器５０に表示させる機能である。表示制御機能２３３の実行により処理回路２３は、例えば、画像生成機能２３２により生成された各種超音波画像データに基づく超音波画像を表示機器５０に表示させる。表示機器５０としては、例えば、ＣＲＴディスプレイや液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤディスプレイ、プラズマディスプレイ、又は当技術分野で知られている他の任意のディスプレイが適宜利用可能である。
【００２４】
処理回路２３は、例えば、画像生成機能２３２により生成された各種超音波画像データに対し、ダイナミックレンジ、輝度（ブライトネス）、コントラスト、γカーブ補正、及びＲＧＢ変換などの各種処理を実行する。処理回路２３は、画像生成機能２３２により生成された各種超音波画像データに、種々のパラメータの文字情報、目盛り、ボディマーク等の付帯情報を付加してもよい。
【００２５】
なお、処理回路２３は、操作者（例えば、術者）が入力インターフェース２７により各種指示を入力するためのユーザインタフェース（ＧＵＩ：Graphical User Interface）を生成し、ＧＵＩを表示機器５０に表示させてもよい。
【００２６】
遅延計算機能２３４は、各チャンネルにおいて付与すべき遅延時間を計算する機能である。遅延計算機能２３４の実行により処理回路２３は、例えば、内部記憶回路２４に記憶された超音波プローブ１０が備える超音波振動子１１毎の遅延時間を計算するための要素、例えば、各超音波振動子１１の座標、及び焦点の座標等を読み出す。処理回路２３は、読み出した各要素に基づいて、チャンネル毎の遅延時間を計算する。処理回路２３は、計算した遅延時間を超音波プローブ１０に出力する。
【００２７】
信号処理機能２３１、画像生成機能２３２、表示制御機能２３３、及び遅延計算機能２３４は、制御プログラムとして組み込まれていてもよいし、処理回路２３自体または装置本体２０に処理回路２３が参照可能な回路として、各機能を実行可能な専用のハードウェア回路が組み込まれていてもよい。
【００２８】
内部記憶回路２４は、例えば、磁気的若しくは光学的記録媒体、又は半導体メモリ等のプロセッサにより読み取り可能な記録媒体等を有する。内部記憶回路２４は、超音波送受信を実現するための制御プログラム、画像処理を行うための制御プログラム、及び表示処理を行なうための制御プログラム等を記憶している。また、内部記憶回路２４は、本実施形態に係る各種機能を実現するための制御プログラムを記憶している。また、内部記憶回路２４は、超音波プローブ１０が備える超音波振動子１１毎の遅延時間を計算するための要素を記憶している。また、内部記憶回路２４は、診断情報（例えば、患者ＩＤ、医師の所見等）、診断プロトコル、ボディマーク生成プログラム、及び映像化に用いるカラーデータの範囲を診断部位ごとに予め設定する変換テーブルなどのデータ群を記憶している。また、内部記憶回路２４は、生体内の臓器の構造に関する解剖学図譜、例えば、アトラスを記憶してもよい。なお、上記プログラムは、例えば、非一過性の記憶媒体に記憶されて配布され、非一過性の記憶媒体から読み出されて内部記憶回路２４にインストールされてもよい。
【００２９】
また、内部記憶回路２４は、入力インターフェース２７を介して入力される記憶操作に従い、画像生成機能２３２の実行により生成された各種超音波画像データを記憶する。なお、内部記憶回路２４は、入力インターフェース２７を介して入力される記憶操作に従い、画像生成機能２３２の実行により生成された各種超音波画像データを、操作順番及び操作時間を含めて記憶してもよい。
【００３０】
画像メモリ２５は、例えば、磁気的若しくは光学的記録媒体、又は半導体メモリ等のプロセッサにより読み取り可能な記録媒体等を有する。画像メモリ２５は、画像生成機能２３２の実行により生成された表示用の画像データを記憶する。画像メモリ２５は、入力インターフェース２７を介して入力されるフリーズ操作直前の複数フレームに対応する画像データを記憶する。画像メモリ２５に記憶されている画像データは、例えば、連続表示（シネ表示）される。画像メモリ２５に記憶されている画像データは、例えば、実際に表示機器５０に表示される画像を表す画像データである。当該画像には、超音波スキャンにより取得された超音波画像データに基づく画像、並びに、ＣＴ画像データ、ＭＲ画像データ、Ｘ線画像データ、及びＰＥＴ画像データ等の他のモダリティにより取得された医用画像データに基づく画像が含まれる場合がある。
【００３１】
また、画像メモリ２５は、信号処理機能２３１の実行により生成されたデータを記憶することも可能である。画像メモリ２５が記憶するＢモードデータ、又はドプラデータは、例えば、診断の後に操作者が呼び出すことが可能となっており、処理回路２３を経由して超音波画像データとなる。
【００３２】
画像データベース２６は、外部装置３０から転送される画像データを記憶する。例えば、画像データベース２６は、過去の診察において取得された同一患者に関する過去画像データを、外部装置３０から取得して記憶する。過去画像データには、超音波画像データ、ＣＴ（Computed Tomography）画像データ、ＭＲ（Magnetic Resonance）画像データ、ＰＥＴ（Positron Emission Tomography）−ＣＴ画像データ、ＰＥＴ−ＭＲ画像データ及びＸ線画像データが含まれる。また、過去画像データは、例えばボリュームデータ、及びレンダリング画像データとして記憶されている。
【００３３】
なお、画像データベース２６は、ＭＯ、ＣＤ−Ｒ、ＤＶＤなどの記録媒体（メディア）に記録された画像データを読み込むことで、所望の画像データを格納してもよい。
【００３４】
入力インターフェース２７は、入力装置６０を介して、操作者からの各種指示を受け付ける。入力装置６０には、例えば、マウス、キーボード、パネルスイッチ、スライダースイッチ、ダイヤルスイッチ、トラックボール、ロータリーエンコーダ、操作パネル及びタッチコマンドスクリーン（ＴＣＳ）等が含まれる。
【００３５】
入力インターフェース２７は、例えばバスを介して処理回路２３に接続され、操作者から入力される操作指示を電気信号へ変換し、電気信号を処理回路２３へ出力する。なお、本明細書において入力インターフェース２７は、マウス及びキーボード等の物理的な操作部品と接続するものだけに限られない。例えば、超音波診断装置１とは別体に設けられた外部の入力機器から入力される操作指示に対応する電気信号を無線信号として受け取り、この電気信号を処理回路２３へ出力する電気信号の処理回路も入力インターフェース２７の例に含まれる。
【００３６】
通信インターフェース２８は、ネットワーク９０等を介して外部装置４０と接続され、外部装置４０との間でデータ通信を行う。外部装置４０は、例えば、各種の医用画像のデータを管理するシステムであるＰＡＣＳ（Picture Archiving and Communication System）のデータベース、医用画像が添付された電子カルテを管理する電子カルテシステムのデータベース等である。また、外部装置４０は、例えば、Ｘ線ＣＴ装置、及びＭＲＩ（Magnetic Resonance Imaging）装置、核医学診断装置、及びＸ線診断装置等、本実施形態に係る超音波診断装置１以外の各種医用画像診断装置である。なお、外部装置４０との通信の規格は、如何なる規格であっても良いが、例えば、ＤＩＣＯＭが挙げられる。
【００３７】
次に、超音波プローブ１０の詳細について説明する。図２に示される超音波プローブ１０は、複数の超音波振動子１１、複数のサブアレイユニット１２、決定回路１３、及び制御信号生成回路１４を有する。
【００３８】
複数の超音波振動子１１は、例えば、２次元マトリックス状に配列されている。複数の超音波振動子１１は、例えば、ラテラル方向、及び、エレベーション方向に、複数のサブアレイに分割されている。サブアレイとは、例えば、複数の超音波振動子１１全部を、所定数の超音波振動子１１毎に分割した各グループを表す。複数の超音波振動子１１については、制御信号生成回路１４により各素子の遅延時間が設定され、遅延時間に応じたタイミングで、駆動信号に基づき発生した超音波が被検体Ｐに向けて送信される。
【００３９】
各サブアレイユニット１２は、１つのサブアレイに対応して１つ設けられている。各サブアレイユニット１２は、バッファ１２１、アナログ遅延回路１２２、パルサ１２３、プリアンプ１２４、加算回路１２５、及びバッファ１２６を有する。このうちアナログ遅延回路１２２、パルサ１２３、プリアンプ１２４、およびアナログ遅延回路１２２は、各サブアレイユニット内に複数（サブアレイ内チャンネル数だけ）存在する。
【００４０】
バッファ１２１、アナログ遅延回路１２２、パルサ１２３、プリアンプ１２４、加算回路１２５、及びバッファ１２６は、超音波プローブ１０に含まれる不図示の特定用途向け集積回路（ＡＳＩＣ：Application Specific  Integrated  Circuit）上に設けられる。
【００４１】
ここで、超音波プローブ１０において、例えば、１つの超音波振動子１１に対して１つのチャンネルが割り当てられる。そして、超音波プローブ１０は、例えば、チャンネル毎に、バッファ１２１、アナログ遅延回路１２２、パルサ１２３、及びプリアンプ１２４を有する。また、超音波プローブ１０は、例えば、サブアレイ毎に、加算回路１２５及びバッファ１２６を有する。なお、ＡＳＩＣは、超音波プローブ１０に対して１又は複数備えられる。
【００４２】
バッファ１２１は、装置本体２０から出力された送信パルスを受信し、スイッチＳ３を介して、受信した送信パルスをアナログ遅延回路１２２に転送する。
【００４３】
アナログ遅延回路１２２は、例えば、複数のスイッチトキャパシタを有する。スイッチトキャパシタは、例えば、メモリ素子の機能を有し、超音波信号を一時的に保持する。スイッチトキャパシタに入力される超音波信号は、例えば、装置本体２０から出力される送信パルス、又は、プリアンプ１２４から出力される反射波信号等である。このスイッチトキャパシタでは、書き込み処理、及び、読み出し処理のうち、いずれかのタイミングを制御することにより、入力信号に対して遅延時間が与えられる。以下では、読み出し処理のタイミングをチャンネル間で差別化制御し遅延を付与する方法を採用して説明する。アナログ遅延回路１２２では、複数のスイッチトキャパシタの書き込み処理、及び、読み込み処理が、例えば、ＦＩＦＯ（First In First Out）方式で実行される。
【００４４】
アナログ遅延回路１２２は、複数のスイッチトキャパシタを用いて超音波信号を遅延させる。すなわち、アナログ遅延回路１２２は、複数のスイッチトキャパシタを用いて超音波信号に対して遅延時間を付与する。アナログ遅延回路１２２は、例えば、超音波振動子１１から発生される超音波をビーム状に集束して送信指向性を決定するために必要な超音波振動子１１（チャンネル）毎の遅延時間を、装置本体２０から供給される送信パルスに対して与える。例えば、アナログ遅延回路１２２は、制御信号生成回路１４の制御の下、バッファ１２１を介して装置本体２０から出力された各チャンネルの送信パルスに対し、チャンネル毎に設定された遅延時間を与える。そして、アナログ遅延回路１２２は、遅延時間が与えられた送信パルスを、スイッチＳ２を介してパルサ１２３へ出力する。
【００４５】
また、アナログ遅延回路１２２は、プリアンプ１２４から出力された各チャンネルの反射波信号を受信すると、制御信号生成回路１４の制御の下、各チャンネルの反射波信号に対して、受信指向性を決定するのに必要な遅延時間を与える遅延処理を実行する。そして、アナログ遅延回路１２２は、遅延処理後の各チャンネルの反射波信号を加算回路１２５に出力する。
【００４６】
パルサ１２３は、制御信号生成回路１４の制御の下、所定の振幅値の駆動信号を発生させる。例えば、パルサ１２３は、アナログ遅延回路１２２から出力された送信パルスに基づくタイミングで駆動信号を発生させ、発生された駆動信号を超音波振動子１１へ出力する。
【００４７】
プリアンプ１２４は、超音波振動子１１から反射波信号を受信すると、予め設定されたゲインによって受信した反射波信号を増幅し、増幅した反射波信号を、スイッチＳ３を介してアナログ遅延回路１２２に出力する。
【００４８】
加算回路１２５は、各チャンネルに対応するアナログ遅延回路１２２から出力された遅延処理後の反射波信号を加算する加算処理を実行し、加算処理後の反射波信号をバッファ１２６に出力する。この加算処理は、サブアレイ内のチャンネルに対して行われる。すなわち、加算回路１２５は、サブアレイ内の各チャンネルの反射波信号をサブアレイ毎に合成（加算処理）する。
【００４９】
バッファ１２６は、加算回路１２５から出力された遅延加算処理後の反射波信号を受信し、不図示のケーブルを介して、受信した遅延加算処理後の反射波信号を装置本体２０に転送する。
【００５０】
また、各サブアレイユニット１２は、スイッチＳ１、スイッチＳ２、及びスイッチＳ３を有する。スイッチＳ１は、超音波振動子１１の接続先を、パルサ１２３及びプリアンプ１２４のうちいずれか一方に選択的に切り替える。スイッチＳ２は、アナログ遅延回路１２２から出力される反射波信号の出力先を、パルサ１２３及び加算回路１２５のうちいずれか一方に選択的に切り替える。スイッチＳ３は、アナログ遅延回路１２２に入力される反射波信号の入力元を、バッファ１２１及びプリアンプ１２４のうちいずれか一方に選択的に切り替える。これらスイッチのうちＳ２とＳ３はアナログ遅延回路１２２を送信および受信で共用するためのものであり、実装面積が許せばアナログ遅延回路を二つ持つことも可能であり、その場合Ｓ２とＳ３は不必要となる。
【００５１】
図２に示される決定回路１３は、制御信号生成回路１４がチャンネル毎に生成する制御信号に関する周期を決定するプロセッサである。生成される制御信号は、例えば、アナログ遅延回路１２２に含まれる同一のスイッチトキャパシタへの超音波信号の書き込み処理のタイミングを制御する制御信号である。決定回路１３は、例えば、装置本体２０が備える処理回路２３から計算された遅延時間を受信し、受信した遅延時間に基づいて、チャンネル毎に設けられる各アナログ遅延回路１２２に含まれるスイッチトキャパシタのうち、使用するスイッチトキャパシタの数を決定する。そして、決定回路１３は、決定した使用するキャパシタの数に基づいて、アナログ遅延回路１２２に含まれる同一のスイッチトキャパシタに対して超音波信号を書き込む周期（以下、制御周期と称する）をチャンネル毎に決定する。そして、決定回路１３は、決定した制御周期、及び使用するスイッチトキャパシタの数を、制御信号生成回路１４に出力する。
【００５２】
図２に示される制御信号生成回路１４は、各チャンネルに対応するアナログ遅延回路１２２に供給する制御信号を生成するプロセッサである。例えば、制御信号生成回路１４は、装置本体２０が備える処理回路２３から計算された遅延時間、及び、当該遅延時間に基づいて決定回路１３により決定された使用するキャパシタの数、及び制御周期に基づいて、アナログ遅延回路１２２に供給する制御信号を生成する。制御信号生成回路１４は、生成した制御信号を、対応するチャンネルのアナログ遅延回路１２２に対して出力する。このとき、制御信号生成回路１４は、アナログ遅延回路１２２に含まれる複数のスイッチトキャパシタのうち、決定回路１３により決定された数のスイッチトキャパシタに対して制御信号を出力する。これにより、チャンネル毎に計算された遅延時間に応じた制御周期の制御信号が当該各チャンネルに対応するアナログ遅延回路１２２に供給される。
【００５３】
次に、第１の実施形態に係るアナログ遅延回路１２２の動作について説明する。図３は、図２に示されるアナログ遅延回路１２２の動作の例を説明するための図である。図３に示されるアナログ遅延回路１２２は、Ｎ個のスイッチトキャパシタＳＣｎ（ｎ＝１乃至Ｎ）を有する。Ｎは、例えば、アナログ遅延回路１２２の設計時に予め設定される物理的な上限値である。図４に示される各スイッチトキャパシタＳＣｎは、超音波送受信信号を蓄積するキャパシタＣｎと、キャパシタＣｎを充電するためのスイッチＳｎinと、充電されたキャパシタＣｎを放電するためのスイッチＳｎoutとを有する。
【００５４】
図３において、制御信号生成回路１４は、例えば、スイッチトキャパシタＳＣ１、ＳＣ２、ＳＣ３、・・・、及びＳＣＮの順で、入力信号の書き込み処理を行うようにアナログ遅延回路１２２を制御する。また、制御信号生成回路１４は、例えば、スイッチトキャパシタＳＣ１、ＳＣ２、ＳＣ３、・・・、及びＳＣＮの順で、出力信号の読み出し処理を行うようにアナログ遅延回路１２２を制御する。
【００５５】
図４は、図３に示されるアナログ遅延回路１２２に含まれるスイッチトキャパシタＳＣｎに対して入出力される入出力信号の関係の例を表す図である。図４は、例えば、アナログ遅延回路１２２に入力される反射波信号の入力波形ＷＦ１、及び、アナログ遅延回路１２２から出力される反射波信号の出力波形ＷＦ２の関係を表している。図４に示されるTsは、アナログ遅延回路１２２に含まれる各スイッチトキャパシタの読み込み処理、又は、書き込み処理の周期、すなわちサンプリング周期を表す。また、図４に示されるｄは、入力波形ＷＦ１が入力される時点と出力波形ＷＦ２が出力される時点との差、すなわち遅延時間を表している。以下、特定のチャンネルについて付与すべき遅延時間ｄ＝２Ｔｓとして、図３を参照し、アナログ遅延回路１２２の動作の詳細について説明する。
【００５６】
図３において、制御信号生成回路１４は、チャンネルに対応する遅延時間に応じた制御周期で、当該チャンネルに対応するアナログ遅延回路１２２に対して制御信号を供給する。さらに、制御信号生成回路１４は、当該チャンネルに対応するアナログ遅延回路１２２について、決定回路１３によりに決定された数のスイッチトキャパシタに対して制御信号を供給する。
【００５７】
決定回路１３によりに決定された使用するスイッチトキャパシタの数は、特定のチャンネルについて付与すべき遅延時間がｄ＝２Ｔｓであるため、例えば、３である。このとき、決定回路１３は、例えば、制御周期Ｔ３を、使用するスイッチトキャパシタの数がＮである場合の周期をＴＮとした場合、Ｔ３＝（３／Ｎ）×ＴＮ（Ｎ＞３）と短くする。なお、使用するスイッチトキャパシタの数は、ｄ＝２Ｔｓの遅延時間を付与することが可能な値、すなわち少なくとも３であればよく、４以上（Ｎ以下）の整数であってもよい。
【００５８】
決定回路１３によりに決定された使用するスイッチトキャパシタの数が３であるとき、制御信号生成回路１４は、図３に示されるように、スイッチトキャパシタＳＣ１、ＳＣ２、及びＳＣ３の順に書き込み処理が実行されるようにアナログ遅延回路１２２を制御する。制御信号生成回路１４は、遅延時間ｄ＝２Ｔｓであるため、スイッチトキャパシタＳＣ３に書き込み処理を実行する時点で、スイッチトキャパシタＳＣ１に対する読み出し処理を実行する。制御信号生成回路１４は、スイッチトキャパシタＳＣ３の書き込み処理を実行すると、スイッチトキャパシタＳＣ１に対する読み出し処理が完了しているため、スイッチトキャパシタＳＣ１に対する書き込み処理を再び実行することが可能となる。よって、（Ｎ−３）個のスイッチトキャパシタＳＣ４、スイッチトキャパシタＳＣ５、・・・、及びスイッチトキャパシタＳＣＮを使用する必要はなくなる。
【００５９】
このように、遅延時間ｄ＝２Ｔｓのチャンネルに対応するアナログ遅延回路１２２に対しては、制御信号生成回路１４は、例えば、（３／Ｎ）×ＴＮの周期でＮ個中３つのスイッチトキャパシタを使用して遅延処理を実行する。これにより、制御信号生成回路１４は、チャンネル毎の遅延時間に対応した制御周期でアナログ遅延回路１２２を制御することが可能となる。
【００６０】
次に、以上説明した制御信号生成回路１４の制御によりアナログ遅延回路１２２に対する制御周期が分散される例について説明する。以下の説明では、Ｎ＝１２とする。また、１つのアナログ遅延回路１２２において使用するスイッチトキャパシタの数は、遅延時間を付与するのに最低限必要な値に設定されるものとする。なお、使用するスイッチトキャパシタの数は、遅延時間を付与するのに最低限必要な値以上であれば、物理的な上限値Ｎ＝１２を超えない範囲で任意の数に設定することが可能である。また、制御信号生成回路１４が制御する対象となるチャンネルの数は、チャンネル１、チャンネル２、及びチャンネル３の３チャンネルであるものとする。また、チャンネル１、チャンネル２、及びチャンネル３に対して計算された遅延時間は、それぞれｄ１＝１１Ｔｓ、ｄ２＝５Ｔｓ、及びｄ３＝２Ｔｓであるものとする。図５は、図２に示される制御信号生成回路１４の制御によりアナログ遅延回路１２２に含まれる同一のキャパシタに対する制御周期がチャンネル間で分散される例を説明するための図である。
【００６１】
図５は、各チャンネルに対応する各アナログ遅延回路１２２に含まれるスイッチトキャパシタの使用状況、及び、各アナログ遅延回路１２２に対する制御周期を表している。
【００６２】
図５によれば、チャンネル１に対応するアナログ遅延回路１２２では、ｄ１＝１１Ｔｓであるため、１２個のスイッチトキャパシタ全てが使用される。また、チャンネル２に対応するアナログ遅延回路１２２では、ｄ１＝５Ｔｓであるため、６個のスイッチトキャパシタが使用される。すなわちスイッチトキャパシタＳＣ１、ＳＣ２、・・・、及びＳＣ６は使用され、スイッチトキャパシタＳＣ７、ＳＣ８、・・・、及びＳＣ１２は使用されない。また、チャンネル３に対応するアナログ遅延回路１２２では、ｄ１＝２Ｔｓであるため、３個のスイッチトキャパシタを使用する。すなわち、すなわちスイッチトキャパシタＳＣ１、ＳＣ２、及びＳＣ３は使用される。このとき、９個のスイッチトキャパシタＳＣ４、ＳＣ５、・・・、及びＳＣ１２は使用されない。
【００６３】
また、図５によれば、制御信号生成回路１４は、チャンネル１に対応するアナログ遅延回路１２２に含まれる全てのスイッチトキャパシタに対して、スイッチトキャパシタＳＣ１、ＳＣ２、・・・、及びＳＣ１２の順に制御周期Ｔ１の制御信号を供給する。また、図５によれば、制御信号生成回路１４は、チャンネル２に対応するアナログ遅延回路１２２に含まれる６個のスイッチトキャパシタＳＣ１、ＳＣ２、・・・、及びＳＣ６に対して、スイッチトキャパシタＳＣ１、ＳＣ２、・・・、及びＳＣ６の順に制御周期Ｔ２の制御信号を供給する。このとき、Ｔ２＝（６／１２）×Ｔ１＝（１／２）×Ｔ１となる。また、図５によれば、制御信号生成回路１４は、チャンネル３に対応するアナログ遅延回路１２２に含まれる３個のスイッチトキャパシタＳＣ１、ＳＣ２、及びＳＣ３に対して、スイッチトキャパシタＳＣ１、ＳＣ２、及びＳＣ３の順に制御周期Ｔ３の制御信号を供給する。このとき、Ｔ２＝（３／１２）×Ｔ１＝（１／４）×Ｔ１となる。このように、チャンネル毎に遅延時間が異なる場合、制御信号生成回路１４が各チャンネルに対応するアナログ遅延回路１２２に供給する制御信号の周期は分散される。
【００６４】
次に、第１の実施形態に係る制御信号生成回路１４がアナログ遅延回路１２２を制御する際の決定回路１３の動作について説明する。図６は、第１の実施形態に係る制御信号生成回路１４がアナログ遅延回路１２２を制御する際の決定回路１３の動作の例を示すフローチャートである。
【００６５】
決定回路１３は、装置本体２０が備える処理回路２３の遅延計算機能２３４により計算された各チャンネルの遅延時間を受信する（ステップＳＡ１）。具体的には、決定回路１３は、例えば、装置本体２０が備える処理回路２３から、チャンネル１についてはｄ１＝１１Ｔｓ、チャンネル２についてはｄ２＝５Ｔｓ、チャンネル３についてはｄ３＝２Ｔｓの遅延時間を受信する。
【００６６】
決定回路１３は、受信した遅延時間に基づいて、制御周期、及び使用するスイッチトキャパシタの数をチャンネル毎に決定する（ステップＳＡ２）。具体的には、決定回路１３は、チャンネル１については、例えば、遅延時間ｄ＝１１Ｔｓであるため、チャンネル１に対応するアナログ遅延回路１２２の制御周期Ｔ１＝１２Ｔｓと決定する。このとき、決定回路１３は、チャンネル１に対応するアナログ遅延回路１２２に含まれる１２個のスイッチトキャパシタのうち使用するスイッチトキャパシタの数を１２と決定する。
【００６７】
また、決定回路１３は、チャンネル２については、例えば、遅延時間ｄ＝５Ｔｓであるため、チャンネル２に対応するアナログ遅延回路１２２の制御周期Ｔ２＝６Ｔｓと決定する。このとき、決定回路１３は、チャンネル２に対応するアナログ遅延回路１２２に含まれる１２個のスイッチトキャパシタのうち使用するスイッチトキャパシタの数を６と決定する。
【００６８】
また、決定回路１３は、チャンネル３については、例えば、遅延時間ｄ＝２Ｔｓであるため、チャンネル３に対応するアナログ遅延回路１２２の制御周期Ｔ３＝３Ｔｓと決定する。このとき、決定回路１３は、チャンネル２に対応するアナログ遅延回路１２２に含まれる１２個のスイッチトキャパシタのうち使用するスイッチトキャパシタの数を３と決定する。
【００６９】
以上の決定処理により、チャンネル１、２、及び３間の制御周期が分散される。
【００７０】
決定回路１３は、制御信号生成回路１４に対して、決定した制御周期、及び、決定した使用するスイッチトキャパシタの数を出力する（ステップＳＡ３）。
【００７１】
第１の実施形態によれば、超音波プローブ１０は、複数のキャパスイッチトキャパシタを有し、当該複数のスイッチトキャパシタを用いて超音波信号を遅延させるアナログ遅延回路１２２を有する。超音波プローブ１０は、超音波信号を遅延させる遅延の時間に基づいて、アナログ遅延回路１２２に含まれる同一のスイッチトキャパシタに対して超音波信号を書き込む周期を決定する決定回路１３を有する。
【００７２】
ここで、制御信号がアナログ遅延回路１２２に入力される毎に、アナログ遅延回路１２２が備えるスイッチトキャパシタに対する充放電の切替に起因するノイズ（スプリアスノイズ）が発生する。よって、書き込み処理のタイミングを制御する制御信号の制御周期が、遅延時間に関係なく、チャンネル間で同じ値に決定された場合、チャンネル間においてノイズが重畳される。このとき、第１の実施形態に係る超音波プローブ１０は、複数の超音波振動子が配列された２次元アレイプローブであるため、超音波振動子の数が多く、チャンネル間において重畳されるノイズが問題となる。
【００７３】
第１の実施形態に係る超音波プローブ１０によれば、超音波振動子に関する遅延時間に基づいて、アナログ遅延回路１２２に含まれる同一のスイッチトキャパシタに超音波信号を書き込む周期が決定されるため、上記ノイズがチャンネル数に比例して重畳されて増大されてしまうことを回避できる。
【００７４】
また、第１の実施形態に係る超音波診断装置１によれば、例えば、装置本体２０が備える受信回路２２により超音波信号がＡ／Ｄ変換される前に、上記ノイズが増大されてしまうことを回避できる。このため、第１の実施形態に係る超音波診断装置１は、例えば、超音波信号をＡ／Ｄ変換した後にノイズを低減する処理をした場合に比べて、効果的にノイズを低減することが可能となる。
【００７５】
（第２の実施形態）  
第１の実施形態においては、チャンネル毎の遅延時間の計算を、装置本体２０が備える処理回路２３の遅延計算機能２３４により行う場合について説明した。第２の実施形態では、チャンネル毎の遅延時間の計算を超音波プローブ側で行う場合について説明する。
第２の実施形態に係る超音波診断装置１Ａを図７、及び図８を参照して説明する。
【００７６】
図７は、第２の実施形態に係る超音波診断装置１Ａの構成例を示すブロック図である。図８は、図７に示される超音波プローブ１０Ａの機能的な構成の例を示すブロック図である。図７に示されるように、超音波診断装置１Ａは、超音波プローブ１０Ａ、及び装置本体２０Ａを含む。超音波プローブ１０Ａは、例えば、不図示のケーブルを介して、装置本体２０Ａと接続される。装置本体２０Ａは、ネットワーク９０を介して外部装置４０と接続される。また、装置本体２０Ａは、表示機器５０、及び入力装置６０と接続される。
【００７７】
超音波プローブ１０Ａは、複数の超音波振動子、整合層、及びバッキング材等を有する。超音波プローブ１０Ａは、装置本体２０Ａと着脱自在に接続される。第２の実施形態に係る超音波プローブ１０Ａは、例えば第１の素子配列方向と第２の素子配列方向とに沿って複数の超音波振動子が配列された２次元アレイプローブである。超音波プローブ１０Ａの詳細については、後述する。
【００７８】
図７に示される装置本体２０Ａは、超音波プローブ１０Ａから出力された反射波信号に基づいて超音波画像を生成する装置である。装置本体２０Ａは、図７に示すように、送信回路２１、受信回路２２、処理回路２３Ａ、内部記憶回路２４、画像メモリ２５、画像データベース２６、入力インターフェース２７、及び通信インターフェース２８を有する。
【００７９】
図７に示される送信回路２１、及び受信回路２２の構成及び機能は、図２に示される送信回路２１、及び受信回路２２の構成及び機能と同様である。
【００８０】
処理回路２３Ａは、例えば、装置本体２０Ａの中枢として機能するプロセッサである。処理回路２３Ａは、内部記憶回路２４に記憶されている動作プログラムを実行することで、この動作プログラムに対応する機能を実現する。具体的には、処理回路２３Ａは、信号処理機能２３１、画像生成機能２３２、表示制御機能２３３、及び遅延制御機能２３５を有する。
【００８１】
信号処理機能２３１、画像生成機能２３２、及び表示制御機能２３３が有する機能は、図２に示される信号処理機能２３１、画像生成機能２３２、及び表示制御機能２３３が有する機能と同様である。
【００８２】
遅延制御機能２３５は、超音波プローブ１０が備える超音波振動子１１毎の遅延時間を計算するための要素を超音波プローブ１０に供給する機能である。遅延制御機能２３５の実行により処理回路２３Ａは、例えば、内部記憶回路２４に記憶された超音波プローブ１０Ａが備える超音波振動子１１毎の遅延時間を計算するための要素、例えば、各超音波振動子１１の座標、及び焦点の座標等を読み出す。処理回路２３Ａは、読み出した各要素を、後述する超音波プローブ１０Ａが備える遅延計算回路１５に供給する。
【００８３】
図７に示される内部記憶回路２４、画像メモリ２５、画像データベース２６、入力インターフェース２７、及び通信インターフェース２８の構成及び機能は、図２に示される内部記憶回路２４、画像メモリ２５、画像データベース２６、入力インターフェース２７、及び通信インターフェース２８の構成及び機能と同様である。
【００８４】
図８に示される超音波プローブ１０Ａは、複数の超音波振動子１１、複数のサブアレイユニット１２、決定回路１３、制御信号生成回路１４、及び遅延計算回路１５を有する。
【００８５】
図８に示される複数の超音波振動子１１、複数のサブアレイユニット１２、決定回路１３、及び制御信号生成回路１４の機能及び構成は、図２に示される複数の超音波振動子１１、複数のサブアレイユニット１２、決定回路１３、及び制御信号生成回路１４の機能及び構成と同様である。
【００８６】
遅延計算回路１５は、各チャンネルにおいて付与すべき遅延時間を計算するプロセッサである。遅延計算回路１５は、例えば、装置本体２０Ａが備える処理回路２３Ａから供給された超音波プローブ１０が備える超音波振動子１１毎の遅延時間を計算するための要素に基づいて、チャンネル毎の遅延時間を計算する。遅延計算回路１５は、計算した遅延時間を決定回路１３及び制御信号生成回路１４に出力する。
【００８７】
第２の実施形態によれば、超音波プローブ１０Ａが有する遅延計算回路１５は、チャンネル毎の遅延時間を計算する。これにより、装置本体２０Ａ側の遅延時間の計算に関する処理負荷が軽減される。また、装置本体２０Ａに、遅延計算を実現する専用のソフトウェアをインストールする必要がなくなり、装置本体２０Ａの汎用性を向上させることができる。
【００８８】
［他の実施形態］
なお、この発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、各チャンネルに対応する遅延計算を、装置本体２０、又は、超音波プローブ１０Ａのいずれかにおいて行っていたがこれに限定されない。例えば、第１の実施形態において、超音波診断装置１は、装置本体２０においてサブアレイ毎の遅延時間を計算し、超音波プローブ１０において計算したサブアレイ毎の遅延時間を用いてチャンネル毎の遅延時間を計算するようにしてもよい。
【００８９】
上記説明において用いた「プロセッサ」という文言は、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ(Graphics Processing Unit)、或いは、特定用途向け集積回路（Application Specific Integrated Circuit：ＡＳＩＣ））、プログラマブル論理デバイス（例えば、単純プログラマブル論理デバイス（Simple Programmable Logic Device：ＳＰＬＤ）、複合プログラマブル論理デバイス（Complex Programmable Logic Device：ＣＰＬＤ）、及びフィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ））等の回路を意味する。なお、本実施形態の各プロセッサは、プロセッサごとに単一の回路として構成される場合に限らず、複数の独立した回路を組み合わせて１つのプロセッサとして構成し、その機能を実現するようにしてもよい。さらに、図１、及び２における複数の構成要素を１つのプロセッサへ統合してその機能を実現するようにしてもよい。
【００９０】
以上説明した少なくとも１つの実施形態によれば、超音波プローブが備えるアナログ遅延回路に起因するノイズを低減することが可能となる。
【００９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、実施例では決定するスイッチトキャパシタの数を最低限必要な数にしているが、これに限定するものではなく、最低限必要な数と備わっている最大数の間で任意に制御可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９２】
１、１Ａ…超音波診断装置
１０、１０Ａ…超音波プローブ
１１…超音波振動子
１２…サブアレイユニット
１３…決定回路
１４…制御信号生成回路
１５…遅延計算回路
２０、２０Ａ…装置本体
２１…送信回路
２２…受信回路
２３、２３Ａ…処理回路
２４…内部記憶回路
２５…画像メモリ
２６…画像データベース
２７…入力インターフェース
２８…通信インターフェース
４０…外部装置
５０…表示機器
６０…入力装置
９０…ネットワーク
１２１…バッファ
１２２…アナログ遅延回路
１２３…パルサ
１２４…プリアンプ
１２５…加算回路
１２６…バッファ
２３１…信号処理機能
２３２…画像生成機能
２３３…表示制御機能
２３４…遅延計算機能
２３５…遅延制御機能
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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