(57)【要約】【課題】低オン抵抗と低飽和電流を両立することができる半導体装置およびその製造方法を提供する。【解決手段】一方向を長手方向とするトレンチゲート構造の下方に、トレンチゲート構造と交差する方向を長手方向とするＪＦＥＴ部３および電界ブロック層４を配置する。また、ＪＦＥＴ部３と電界ブロック層４とが交互に繰り返し形成されたストライプ形状とし、ＪＦＥＴ部３をｎ型不純物濃度が比較的高いｎ+型層３ｂとそれよりもｎ型不純物濃度が低いｎ-型層３ｃとを有した構成とする。【選択図】図１
2019054174.tif 000002
【特許請求の範囲】
【請求項１】
反転型の半導体素子を備えている半導体装置であって、
半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の半導体からなる電界ブロック層（４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（７）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向に対して交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記基板の裏面側に形成されたドレイン電極（１５）と、を含む前記半導体素子を備え、
前記ＪＦＥＴ部は、前記電界ブロック層を貫通すると共に前記ドリフト層を露出させる底面を有するトレンチ（３ａ）内において、該トレンチの底面および側面上に形成され前記ドリフト層よりも第１導電型不純物濃度が高くされた第１層（３ｂ）と、前記第１層の上に形成され前記第１層よりも第１導電型不純物濃度が低くされた第２層（３ｃ）と、を有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体装置。
【請求項２】
前記ＪＦＥＴ部同士の間隔であるＪＦＥＴピッチが前記トレンチゲート同士の間隔であるセルピッチよりも小さくされている請求項１に記載の半導体装置。
【請求項３】
前記第１層は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記電界ブロック層から前記第２層に伸びる空乏層の伸び量を抑制して前記ＪＦＥＴ部を通じて電流を流せるようにし、前記ドレイン電圧として前記通常動作時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層を構成する請求項１または２に記載の半導体装置。
【請求項４】
前記ＪＦＥＴ部は、該ＪＦＥＴ部が複数本並んでいる配列方向の寸法が０．２〜０．５μｍとされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記電界ブロック層は、前記ドリフト層側において該ドリフト層と反対側よりも第２導電型不純物濃度が低くなっている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記電界ブロック層は、前記ドリフト層に接して形成された下層部（４ａ）と、該下層部の上に形成されると共に該下層部よりも第２導電型不純物濃度が高くされた上層部（４ｂ）と、を有している請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記下層部は、前記ドリフト層側から前記上層層部側に向かうに連れて徐々に第２導電型不純物濃度が高くされている請求項６に記載の半導体装置。
【請求項８】
前記電界ブロック層は、該電界ブロック層が複数本並んでいる配列方向の寸法が０．３〜０．８μｍとされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項９】
反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなる電界ブロック層（４）を形成することと、
前記電界ブロック層に、一方向を長手方向とするトレンチ（３ａ）を複数本ストライプ状に形成したのち、前記トレンチ内に第１導電型の半導体を配置してＪＦＥＴ部（３）を形成することで、前記電界ブロック層および前記ＪＦＥＴ部が前記一方向を長手方向として交互に複数本がストライプ状に並べられた飽和電流抑制層（３、４）を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（７）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（１０）を、前記一方向に対して交差する方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１１）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１２）を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極（１４）を形成することと、
前記基板の裏面側にドレイン電極（１５）を形成することとを含み、
前記ＪＦＥＴ部を形成することでは、前記トレンチの底面および側面上に配置され前記ドリフト層よりも第１導電型不純物濃度が高い第１層（３ｂ）と、前記第１層の上に配置され前記第１層よりも第１導電型不純物濃度が低い第２層（３ｃ）と、を形成する半導体装置の製造方法。
【請求項１０】
前記電界ブロック層を形成することでは、前記電界ブロック層として、前記ドリフト層に接する下層部（４ａ）と、該下層部の上に形成されると共に該下層部よりも第２導電型不純物濃度が高くされた上層部（４ｂ）と、を連続してエピタキシャル成長させる請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記電界ブロック層を形成することでは、前記下層部を前記ドリフト層側から前記上層層部側に向かうに連れて徐々に第２導電型不純物濃度が高くなるように形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ＪＦＥＴ部を形成すること、および、前記電流分散層を形成することを連続して行い、前記ＪＦＥＴ部として前記第１層と前記第２層とを連続してエピタキシャル成長させると共に、前記第２層のエピタキシャル成長と同時に前記電流分散層もエピタキシャル成長させる請求項９ないし１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記ＪＦＥＴ部を形成することでは、前記ＪＦＥＴ部として前記第１層と前記第２層とを連続してエピタキシャル成長させたのち、前記第１層および前記第２層のうち記前記トレンチの外側に形成された部分を平坦化により取り除くことで、前記トレンチ内にのみ前記第１層および前記第２層を形成し、
前記電流分散層を形成することでは、前記トレンチ内にのみ形成された前記第１層および前記第２層の上と前記電界ブロック層の上に前記電流分散層を形成する請求項９ないし１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達するディープトレンチ（９ａ）を形成することと、
前記ディープトレンチ内に、前記ベース領域と前記電界ブロック層とを連結する第２導電型の連結層（９）を形成することと、を含んでいる請求項９ないし１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記電流分散層を形成することの後、かつ、前記ベース領域を形成することの前に、前記電流分散層に対して第２導電型不純物のイオン注入を行うことで、前記電界ブロック層に達する第２導電型の連結層（９）を形成することと、
前記ソース領域を形成することの後に、前記ソース領域に対して第２導電型不純物のイオン注入を行うことで、前記ベース領域に達する第２導電型のプラグ層（２０）を形成することと、を含んでいる請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
【背景技術】
【０００２】
ＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗と低飽和電流の両立が望まれている。
【０００３】
これに対して、特許文献１において、低オン抵抗と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度を異なる濃度にしたＭＯＳＦＥＴを有するＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成では、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、ＳｉＣ半導体装置における低オン抵抗と低飽和電流の両立を図ることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７３６６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くすると、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗と低飽和電流を両立することができなくなる。
【０００６】
本発明は上記点に鑑みて、低オン抵抗と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の半導体装置では、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の半導体からなる電界ブロック層（４）、および、一方向を長手方向として電界ブロック層と交互に複数本がストライプ状に並べられた第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（７）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されるゲート電極（１２）とを備えて構成され、前記一方向に対して交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１４）と、基板の裏面側に形成されたドレイン電極（１５）と、を含む半導体素子を備えている。このような構成において、ＪＦＥＴ部は、電界ブロック層を貫通すると共にドリフト層を露出させる底面を有するトレンチ（３ａ）内において、該トレンチの底面および側面上に形成されドリフト層よりも第１導電型不純物濃度が高くされた第１層（３ｂ）と、第１層の上に形成され第１層よりも第１導電型不純物濃度が低くされた第２層（３ｃ）と、を有した構成とされている。
【０００８】
このように、ＪＦＥＴ部および電界ブロック層にて構成される飽和電流抑制層を備えるようにしている。このため、通常作動時においては、ＪＦＥＴ部の第１層が空乏層の伸びを調整する層として機能し、電界ブロック層側からＪＦＥＴ部内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【０００９】
また、負荷短絡などによってドレイン電圧が通常作動時の電圧よりも高くなると、電界ブロック層側から第１層へ伸びる空乏層が第１層の厚みよりも伸び、ＪＦＥＴ部が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等による半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗と低飽和電流を両立することができる半導体装置とすることが可能となる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。
【図３Ａ】図１および図２に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｂ】図３Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｃ】図３Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｄ】図３Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｅ】図３Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｆ】図３Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｇ】図３Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｈ】図３Ｇに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４】第２実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図５】第３実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図６】第４実施形態にかかるＳｉＣ半導体装置の電界ブロック層の不純物濃度分布を示した図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示す縦型ＭＯＳＦＥＴが形成されたものである。図２は、図１を左側から斜視した図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１４】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ+型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０18／ｃｍ3とされ、厚さが１００μｍとされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が７．０×１０15〜１．０×１０16／ｃｍ3とされ、厚さが８．０μｍとされている。
【００１５】
ｎ-型ドリフト層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ-型ドリフト層２は、ｎ+型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００１６】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ+型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状に交互に並べられたレイアウトとされている。
【００１７】
ＪＦＥＴ部３は、電界ブロック層４を貫通するように形成されたトレンチ３ａ内に、ｎ型不純物濃度がｎ-型ドリフト層２よりも高くされたｎ+型層３ｂと、ｎ+型層３ｂよりもｎ型不純物濃度が低くされたｎ型層３ｃとが備えられた構成とされている。これらｎ+型層３ｂとｎ型層３ｃは、それぞれ第１層、第２層に相当する。ｎ+型層３ｂは、トレンチ３ａの底面および側面を覆うように形成され、ｎ型層３ｃは、ｎ+型層３ｂの表面を覆いつつトレンチ３ａ内におけるｎ+型層３ｂ以外の残りの部分を埋め込むように形成されている。
【００１８】
トレンチ３ａは、例えば幅、つまりＹ方向寸法が０．２５μｍとされ、深さが１．５μｍとされている。トレンチ３ａの形成間隔、つまりトレンチピッチについては後述するトレンチゲート構造の形成間隔、つまりセルピッチよりも小さくされている。本実施形態の場合、ＪＦＥＴ部３の底面と電界ブロック層４の底面とが同一平面となるように、トレンチ３ａの深さは、電界ブロック層４の厚み分と同じとされ、トレンチ３ａの底面がｎ-型ドリフト層２の表面によって構成されるようにしている。ｎ+型層３ｂは、例えばｎ型不純物濃度が５．０×１０17〜２．０×１０18／ｃｍ3とされ、厚さが０．０５μｍとされている。ｎ型層３ｃは、例えばｎ型不純物濃度が５．０×１０15〜２．０×１０16／ｃｍ3とされ、幅が０．１５μｍとされている。
【００１９】
電界ブロック層４は、ｐ型不純物の異なるｐ-型層４ａとｐ+型層４ｂとによって構成されている。ｐ-型層４ａは、下層部に相当し、ｎ-型ドリフト層２と接して形成されている。ｐ+型層４ｂは、上層部に相当し、ｐ-型層４ａの上、つまりｎ-型ドリフト層２から離れた位置に形成されている。ｐ-型層４ａは、例えばｐ型不純物濃度が１．０×１０16〜５．０×１０16／ｃｍ3とされ、厚みが０．５μｍとされている。ｐ+型層４ｂは、例えばｐ型不純物濃度が３．０×１０17〜１．０×１０18／ｃｍ3とされ、厚みが１．０μｍとされている。本実施形態の場合、ｐ-型層４ａおよびｐ+型層４ｂは、深さ方向においてｐ型不純物濃度が一定とされている。また、上記したように、本実施形態の場合、トレンチ３ａの深さは、電界ブロック層４の厚み分と同じとされていることから、ｐ-型層４ａとｐ+型層４ｂの厚みを合わせた１．５μｍとされている。
【００２０】
また、電界ブロック層４およびＪＦＥＴ部３の上にはｎ+型層５が形成されている。ｎ+型層５は、ｎ+型層３ｂと共に形成されたものであり、ｐ+型層４ｂの表面上に形成され、隣り合うトレンチ３ａにおける隣り合う側面上に形成されたｎ+型層３ｂを連結するように形成されている。このｎ+型層５のｎ型不純物濃度および厚みは、ｎ+型層３ｂと同じになっている。ただし、ＳｉＣの結晶成長の面方位依存性に基づき、ｎ+型層５の厚みがｎ+型層３ｂのうちトレンチ３ａの底部に位置している部分と同じ膜厚となり、トレンチ３ａの側面に位置している部分とは異なる膜厚となっている場合もある。
【００２１】
なお、ｎ+型層５は、トレンチ３ａを埋め込むようには形成されていない。このため、ｎ型層３ｃを形成する際のエピタキシャル成長時には、ｎ+型層５が形成されていない部分を通じて、トレンチ３ａ内にｎ型層３ｃが形成可能となっている。
【００２２】
さらに、ｎ型層３ｃおよびｎ+型層５の上には、ＳｉＣからなるｎ型電流分散層６が形成されている。ｎ型電流分散層６は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ-型ドリフト層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層６は、ＪＦＥＴ部３におけるｎ型層３ｃと同じｎ型不純物濃度とされ、厚みが０．５μｍとされている。
【００２３】
ｎ型電流分散層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ+型ソース領域８が形成されている。ｎ+型ソース領域８は、ｐ型ベース領域７のうちｎ型電流分散層６と対応する部分の上に形成されている。
【００２４】
ｐ型ベース領域７は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．３μｍとされている。また、ｎ+型ソース領域８は、ｎ型不純物濃度がｎ型電流分散層６よりも高濃度とされており、例えば厚みが０．５μｍとされている。
【００２５】
また、ｎ+型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するようにｐ型連結層９が形成されている。本実施形態では、ｐ型連結層９は、ＪＦＥＴ部３や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向とした短冊状とされ、Ｘ方向に複数本並べられることでストライプ状にレイアウトされている。このｐ型連結層９を通じて、ｐ型ベース領域７や電界ブロック層４が電気的に接続されている。本実施形態の場合、ｎ+型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するディープトレンチ９ａが形成され、このディープトレンチ９ａ内に埋め込まれるようにしてｐ型連結層９が形成されている。ｐ型連結層９の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチと等しくとされている。また、ｐ型連結層９の幅は例えば０．４μｍとされ、深さは例えば１．４μｍとされている。
【００２６】
さらに、ｐ型ベース領域７およびｎ+型ソース領域８を貫通してｎ型電流分散層６に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域７とｎ+型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７およびｎ+型ソース領域８が配置されている。ゲートトレンチ１０は、図１のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図１に示したように、ゲートトレンチ１０は、複数本がＸ方向に等間隔に配置され、それぞれｐ型連結層９の間に挟まれるように配置されていてストライプ状とされている。
【００２７】
例えば、後述するようにゲートトレンチ１０内に形成されるトレンチゲート構造の形成間隔となるセルピッチ、つまり隣り合うゲートトレンチ１０の配置間隔となるセルピッチは、例えば２〜３μｍとされている。ゲートトレンチ１０の幅については任意であるが、セルピッチよりも小さくされている。また、セルピッチと比較して、ＪＦＥＴ部３の間隔となるＪＦＥＴピッチ、換言すれば電界ブロック層４の間隔の方が小さくなるようにしている。
【００２８】
ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域８とｎ型電流分散層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２によってゲートトレンチ１０内が埋め尽くされ、トレンチゲート構造が構成されている。
【００２９】
また、ｎ+型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。ソース電極１４は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ+型ソース領域８およびｐ型連結層９と電気的に接触させられている。
【００３０】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３１】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
【００３２】
このとき、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３と電界ブロック層４を交互に繰り返し形成しつつ、ＪＦＥＴ部３のうち電界ブロック層４と接する部分に高濃度なｎ+型層３ｂを配置していることから、ｎ+型層３ｂが空乏層調整層として機能することで、次の作動を行う。
【００３３】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からｎ+型層３ｂへ伸びる空乏層は、ｎ+型層３ｂの厚みよりも小さい幅しか伸びない。つまり、ｎ+型層３ｂが空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部３内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【００３４】
また、ｎ+型層３ｂのうち空乏層が伸びていない部分については電流経路として機能する。そして、ｎ+型層３ｂのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ｎ+型層３ｂが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
【００３５】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からｎ+型層３ｂへ伸びる空乏層がｎ+型層３ｂの厚みよりも伸びる。そして、ｎ型電流分散層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ｎ+型層３ｂの厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ｎ+型層３ｂの厚みおよびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００３６】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３７】
また、ＪＦＥＴ部３がトレンチゲート構造に対して交差する構造とされていることから、ＪＦＥＴピッチをセルピッチに対して独立して設定することができる。このため、例えば本実施形態のようにＪＦＥＴピッチをセルピッチよりも小さく設定することが可能となる。このようにすると、電流が流れるＪＦＥＴ部３の形成面積を増やせるため、電流通路密度が増大させられる。その結果、ＪＦＥＴ抵抗を低下させることが可能となって、縦型ＭＯＳＦＥＴのオン抵抗の低減を図ることが可能となる。
【００３８】
なお、ＪＦＥＴ部３や電界ブロック層４の長手方向をトレンチゲート構造の長手方向に合わせて同一方向にすることも考えられる。しかしながら、そのような構造とする場合、ＪＦＥＴピッチをセルピッチに合わせることが必要になるため、ＪＦＥＴピッチをセルピッチに対して独立して設定することができない。このため、ＪＦＥＴピッチをセルピッチよりも狭くすることが可能な本実施形態の構造とすることで、縦型ＭＯＳＦＥＴの更なる低オン抵抗化を図ることが可能となる。
【００３９】
一方、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ-型ドリフト層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ-型ドリフト層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【００４０】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【００４１】
さらに、電界ブロック層４をすべてｐ型不純物濃度が高くされたｐ+型層４ｂで構成するのではなく、ｎ-型ドリフト層２と接する部分にｐ型不純物濃度を低くしたｐ-型層４ａを備えるようにしている。仮に、電界ブロック層４がすべてｐ+型層４ｂのみで構成されていると、電界ブロック層４からｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。また、ｎ-型ドリフト層２内の空乏層は、電界ブロック層４の下方のみでなく、電界ブロック層４とＪＦＥＴ部３との境界位置からＪＦＥＴ部３の下方に入り込むように伸びる。つまり、ｎ-型ドリフト層２内において２次元的に伸びる２次元空乏層の伸び量が大きくなる。このため、ＪＦＥＴ部３における電流の出口の狭窄が発生し、オン抵抗を高くすることが懸念される。
【００４２】
これに対して、本実施形態のように、電界ブロック層４のうちｎ-型ドリフト層２と接する部分をｐ-型層４ａとしている場合、ｐ-型層４ａのｐ型不純物濃度が低くされている分、ｎ-型ドリフト層２内への２次元空乏層の伸び量を小さする電界吸収効果が得られる。これにより、ＪＦＥＴ部３における電流の出口の狭窄が抑制され、低オン抵抗を維持することが可能となる。
【００４３】
一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【００４４】
なお、縦型ＭＯＳＦＥＴの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
【００４５】
例えば、ＪＦＥＴ部３の幅、つまりＪＦＥＴ部３が複数本並べられた配列方向における寸法については、飽和電流抑制効果が得られるように設定されていればよい。飽和電流抑制効果が得られるＪＦＥＴ部３の幅は、ｎ+型層３ｂやｎ-型層３ｃのｎ型不純物濃度や電界ブロック層４のｐ型不純物濃度によって変わるが、例えば０．２〜０．５μｍの範囲であれば飽和電流抑制効果を得ることができる。
【００４６】
また、電界ブロック層４の幅、つまり電界ブロック層４が複数本並べられた配列方向における寸法については、低オン抵抗と電界抑制効果とを考慮して設定されていればよい。電界ブロック層４の幅を大きくすると、相対的にＪＦＥＴ部３の形成割合が少なくなり、ＪＦＥＴ抵抗を増大させる要因となるため小さい方が有利であるが、小さ過ぎると、オフ時に電界ブロック層４の側面からも空乏層が広がったときに電界抑制効果が低減する。このため、ＪＦＥＴ抵抗の低減による低オン抵抗の実現と、電界抑制効果を考慮して電界ブロック層４の幅を設定しており、例えば０．３〜０．８μｍの範囲であれば低オン抵抗を図りつつ電界抑制効果を得ることができる。
【００４７】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図３Ａ〜図３Ｈに示す製造工程中の断面図を参照して説明する。
【００４８】
〔図３Ａに示す工程〕
まず、半導体基板として、ｎ+型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２を形成する。このとき、ｎ+型基板１の主表面上に予めｎ-型ドリフト層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ-型ドリフト層２の上にＳｉＣからなる電界ブロック層４を形成する。具体的には、ｎ-型ドリフト層２の表面にｐ-型層４ａを形成したのち、続けてｐ-型層４ａの上にｐ+型層４ｂを形成する。
【００４９】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入したり、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（以下、ＴＭＡという）を導入することで行っている。ｎ型ＳｉＣに続いてｐ型ＳｉＣを連続的にエピタキシャル成長させることは難しいため、ｎ型ＳｉＣとｐ型ＳｉＣを別々のＣＶＤ装置によってエピタキシャル成長させるようにしても良い。また、ｐ-型層４ａやｐ+型層４ｂについては、同じ導電型であることから、例えばＴＭＡの導入量を変化させるだけで容易に連続形成することができる。
【００５０】
〔図３Ｂに示す工程〕
電界ブロック層４の上にＪＦＥＴ部３と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで電界ブロック層４を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ-型ドリフト層２を露出させる。その後、エッチング時に用いたマスクを除去する。
【００５１】
〔図３Ｃに示す工程〕
図示しないＣＶＤ装置を用いたエピタキシャル成長により、トレンチ３ａ内にｎ+型層３ｂを形成すると同時に電界ブロック層４の表面にｎ+型層５を形成する。
【００５２】
〔図３Ｄに示す工程〕
引き続き、ｎ+型層３ｂおよびｎ+型層５の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層３ｃを形成すると同時にｎ型電流分散層６を形成する。このとき、ｎ+型層３ｂおよびｎ+型層５とｎ型層３ｃおよびｎ型電流分散層６とは同じ導電型である。このため、ｎ+型層３ｂおよびｎ+型層５のエピタキシャル成長に用いたＣＶＤ装置内において、ｎ型ドーパントとなるガスの導入量を変化させることで、容易にｎ型層３ｃおよびｎ型電流分散層６を連続してエピタキシャル成長させることができる。
【００５３】
〔図３Ｅに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層６の上にｐ型ベース領域７およびｎ+型ソース領域８をエピタキシャル成長させる。
【００５４】
〔図３Ｆに示す工程〕
ｎ+型ソース領域８の上にｐ型連結層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ等の異方性エッチングを行うことで、ｎ+型ソース領域８、ｐ型ベース領域７、ｎ型電流分散層６およびｎ+型層５を順に除去し、ｐ+型層４ｂに達するディープトレンチ９ａを形成する。そして、マスクを除去する。
【００５５】
〔図３Ｇに示す工程〕
図示しないＣＶＤ装置を用いて、ディープトレンチ９ａ内を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ９ａ内にのみｐ型ＳｉＣを残すことでｐ型連結層９を形成する。
【００５６】
〔図３Ｈに示す工程〕
ｎ+型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
【００５７】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ+型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１０内にＰｏｌｙ−Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。
【００５８】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。また、図示しないマスクを用いて層間絶縁膜１３にｎ+型ソース領域８およびｐ型連結層９を露出させるコンタクトホールを形成する。そして、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００５９】
以上説明した製造方法により、本実施形態のＳｉＣ半導体装置を製造することができる。このとき、上記したように、ｎ-型ドリフト層２を形成してからｐ型ベース領域７を形成するまでの間に、ｐ-型層４ａやｐ+型層４ｂに加えて、ｎ+型層３ｂおよびｎ+型層５やｎ型層３ｃおよびｎ型電流分散層６を形成している。このように複数層をエピタキシャル成長させているものの、ｐ-型層４ａの形成後のｐ+型層４ｂについては同じ導電型であるし、ｎ+型層３ｂおよびｎ+型層５とｎ型層３ｃおよびｎ型電流分散層６についても同じ導電型である。このため、同じ導電型同士を同じＣＶＤ装置内で容易に連続して形成することができる。したがって、これら複数層を形成するためのエピタキシャル成長を２回で済ませることができ、ＳｉＣ半導体装置の製造工程の簡略化が図れ、製造コストを削減することが可能となる。
【００６０】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ+型層５を無くしたり、ｐ型連結層９の構成変更などを行ったものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６１】
図４に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に備えていたｎ+型層５を無くし、ＪＦＥＴ部３および電界ブロック層４の上にｎ型電流分散層６を直接形成している。
【００６２】
このように、ｎ+型層５を無くした構造とすることができる。ｎ+型層５をなくした構造については、トレンチ３ａの外側において、ｎ+型層３ｂを形成する際に同時に形成されるｎ+型層５やｎ型層３ｃを、ｎ型層３ｃの形成後にＣＭＰ（Chemical Mechanical Polishing）等の平坦化工程で除去することによって形成できる。その場合、ｎ型層３ｃの形成とｎ型電流分散層６の形成を連続して行わずに別々に形成することになるため、ｎ型層３ｃとｎ型電流分散層６のｎ型不純物濃度を独立して設定することが可能となる。したがって、ｎ型層３ｃのｎ型不純物濃度をＪＦＥＴ部３に最適な濃度に設定しつつ、ｎ型電流分散層６のｎ型不純物濃度をより高い濃度にする等、それぞれのより適した濃度への調整を容易な濃度制御によって行うことができ、これらを容易に作製できる。
【００６３】
また、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成している。そして、ｐ型ベース領域７よりも上方に、ｎ+型ソース領域８の表面から形成したｐ型プラグ層２０を形成し、ｐ型プラグ層２０がソース電極１４に電気的に接続させられるようにしている。このように、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成するようにし、ｐ型プラグ層２０を通じて、ｐ型ベース領域７やｐ型連結層９および電界ブロック層４がソース電位とされるようにしても良い。
【００６４】
ｐ型連結層９については、第１実施形態で説明したようなディープトレンチ９ａを形成した後にｐ型ＳｉＣを埋め込むことによって形成することができるが、イオン注入によって形成することもできる。ただし、ＳｉＣに対してイオン注入を行う場合、ＳｉＣが硬いために飛程を長くし難い。このため、本実施形態のように、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成する構造とすれば、イオン注入の飛程を短くできることから好ましい。
【００６５】
このｐ型プラグ層２０の上面レイアウトについては任意であり、少なくともｐ型ベース領域７にｐ型プラグ層２０が接した構造となっていれば、どのような構造であっても良い。本実施形態の場合、ｐ型プラグ層２０は、トレンチゲート構造の長手方向において複数並べられたドット状のレイアウトとされている。
【００６６】
なお、このような構造のＳｉＣ半導体装置については、ｐ型ベース領域７の形成前にｐ型連結層９を形成することと、ｎ+型ソース領域８の形成後にｐ型プラグ層２０を形成すること以外については、第１実施形態と同様である。ｐ型連結層９については、上記したようにディープトレンチ９ａを形成した後にディープトレンチ９ａを埋め込むようにｐ型ＳｉＣを形成するという工程を行うか、ｎ型電流分散層６に対してｐ型不純物をイオン注入するという工程を行うことで形成できる。同様に、ｐ型プラグ層２０についても、ｎ+型ソース領域８に対してトレンチを形成し、このトレンチ内を埋め込むようにｐ型ＳｉＣを形成するという工程を行うか、ｎ+型ソース領域８に対してｐ型不純物をイオン注入するという工程を行うことで形成できる。ｐ型連結層９やｐ型プラグ層２０をイオン注入で形成する場合、製造コストが増加し得るが、工程安定性が高く、歩留りを良好にすることができる。
【００６７】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してＪＦＥＴ部３の構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造を例に挙げて本実施形態を説明するが、第２実施形態の構造についても本実施形態を適用することができる。
【００６８】
図５に示すように、本実施形態では、ｎ+型層３ｂを電界ブロック層４よりも深くしている。具体的には、トレンチ３ａがｎ-型ドリフト層２の表面までではなく、ｎ-型ドリフト層２の厚みの途中位置まで形成されるようにし、トレンチ３ａの底面が電界ブロック層４の底面よりも下方、つまりｎ+型基板１側に位置するようにしている。
【００６９】
このように、第１実施形態のようなＪＦＥＴ部３の底面が電界ブロック層４の底面と同一平面とする場合だけでなく、ＪＦＥＴ部３の底面が電界ブロック層４の底面よりも下方に位置する構造とすることもできる。このような構造とすれば、電界ブロック層４側からｎ-型ドリフト層２内に伸びる空乏層がＪＦＥＴ部３の下方に入り込むことを更に抑制できる。したがって、さらにＪＦＥＴ部３における電流の出口の狭窄を抑制することができ、低オン抵抗とすることが可能となる。
【００７０】
なお、このような構造のＳｉＣ半導体装置については、トレンチ３ａの深さを第１実施形態と比較して深くするだけで良い。したがって、基本的に第１実施形態と同様の製造方法によって本実施形態のＳｉＣ半導体装置を製造することができる。
【００７１】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対して電界ブロック層４のｐ型不純物濃度を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。
【００７２】
本実施形態では、第１〜第３実施形態に対して、電界ブロック層４のうちのｐ-型層４ａのｐ型不純物濃度に勾配を付けるようにしている。なお、本実施形態のＳｉＣ半導体装置の基本構造については、第１〜第３実施形態と全く同じである。
【００７３】
具体的には、図６に示すように、ｐ-型層４ａのｐ型不純物濃度が、下方から上方に向かって、つまりｎ-型ドリフト層２側から距離が離れるほど、徐々に高くされ、ｐ+型層４ｂと同濃度となるまで高くされている。このような構造は、ｐ-型層４ａを形成する際に、ｐ型ドーパントとなるガスの導入量を徐々に増加させ、最終的にｐ+型層４ｂを形成する際の導入量まで増加させることで実現される。
【００７４】
電界ブロック層４については、ｐ型不純物濃度を高くするほどオフ時の電界抑制効果を向上させられるが、ｎ-型ドリフト層２内への２次元空乏層の伸び量を小さする電界吸収効果が小さくなる。このため、本実施形態のようにｐ-型層４ａのｐ型不純物濃度に勾配を付けることで、電界抑制効果と電界吸収効果の両立を図ることが可能となる。
【００７５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７６】
例えば、上記各実施形態では、電界ブロック層４をソース電極１４に接続することでソース電位とする構造について説明した。これに対して、電界ブロック層４をｐ型ベース領域７から分離した構造とし、電界ブロック層４への電圧印加に伴ってＪＦＥＴ部３の空乏層の伸び量を調整する第２ゲートとして機能させるようにしても良い。その場合、電界ブロック層４は、ゲート電極１２に電気的に接続してゲート電圧が印加される構成としたり、ドレイン電極１５に接続してドレイン電圧が印加される構成とすることができる。
【００７７】
また、各ＪＦＥＴ部３の幅は一定である必要は無く、例えばドレイン電極１５側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。
【００７８】
また、上記各実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。また、ＪＦＥＴ部３や電界ブロック層４を交互に複数本並べてストライプ状としているが、これはセル領域においてストライプ状に配置されていることを示したのであり、セル領域よりも外側においてストライプ状となっていなくても良い。例えば、セル領域から外周領域に至るまでの領域となる繋ぎ領域では、電界ブロック層４で埋め尽くされた構造とされ、セル領域に形成された複数本の電界ブロック層４が繋ぎ領域の電界ブロック層４に繋がって一体となった構造とされていても良い。
【００７９】
また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００８０】
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。
【符号の説明】
【００８１】
２  ｎ-型ドリフト層
３  ＪＦＥＴ部
３ａ  トレンチ
３ｂ  ｎ+型層
３ｃ  ｎ-型層
４  電界ブロック層
７  ｐ型ベース領域
８  ｎ+型ソース領域
１０  ゲートトレンチ
１２  ゲート電極
【図１】
2019054174.tif 000003
【図２】
2019054174.tif 000004
【図３Ａ】
2019054174.tif 000005
【図３Ｂ】
2019054174.tif 000006
【図３Ｃ】
2019054174.tif 000007
【図３Ｄ】
2019054174.tif 000008
【図３Ｅ】
2019054174.tif 000009
【図３Ｆ】
2019054174.tif 000010
【図３Ｇ】
2019054174.tif 000011
【図３Ｈ】
2019054174.tif 000012
【図４】
2019054174.tif 000013
【図５】
2019054174.tif 000014
【図６】
2019054174.tif 000015