(57)【要約】 【課題】チップ面積を削減可能な半導体メモリを提供する。【解決手段】本実施形態による半導体メモリは半導体基板を備える。複数の第１配線が半導体基板上に設けられ、複数の第２配線が複数の第１配線と交差する。セルアレイは第１配線と第２配線との交差部に配置され、一端が第１配線に他端が第２配線にそれぞれ接続される。第１制御回路はセルアレイの直下の半導体基板に設けられ複数の第１配線の一端のそれぞれに接続された複数の第１導電型の制御トランジスタを含む。第２制御回路は、複数の制御トランジスタの一端に共通に接続され、第１配線のいずれかに印加される電圧を該複数の制御トランジスタに伝達する。第２制御回路は、第１制御回路とともにセルアレイの直下の半導体基板に設けられた第１導電型の第１トランジスタと、第１トランジスタに並列接続され、隣接する第１制御回路間の間隙の下の半導体基板に設けられた第２導電型の第２トランジスタとを含む。【選択図】図５
2019054060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数の第１配線と、
前記複数の第１配線と交差するように設けられた複数の第２配線と、
前記第１配線と前記第２配線との交差部に配置され、一端が前記第１配線に他端が前記第２配線にそれぞれ接続された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下の前記半導体基板に設けられ前記複数の第１配線の一端のそれぞれに接続された複数の第１導電型の制御トランジスタを含み、前記第１配線を選択駆動する第１制御回路と、
前記複数の制御トランジスタの一端に共通に接続され、前記第１配線のいずれかに印加される電圧を該複数の制御トランジスタに伝達する第２制御回路とを備え、
前記第２制御回路は、前記第１制御回路とともに前記メモリセルアレイの直下の前記半導体基板に設けられた第１導電型の第１トランジスタと、前記第１トランジスタに並列接続され、隣接する前記第１制御回路間の間隙の下の前記半導体基板に設けられた第２導電型の第２トランジスタとを含む、半導体記憶装置。
【請求項２】
前記第１トランジスタは、前記第１制御回路内においてほぼ等間隔に分散配置されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２制御回路は、前記第１トランジスタと、前記第２トランジスタとを有するＣＭＯＳゲートである、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第１配線は、前記複数の制御トランジスタの一端に接続されており、
前記複数の制御トランジスタの他端は、第１金属層を介して前記第１および第２トランジスタの一端に接続されており、
前記第１および第２トランジスタの他端は、前記第１金属層より上層の第２金属層で互いに接続されており、
前記第２金属層は、前記メモリセルアレイの上方にある第３金属層を介して前記第１配線に印加する電圧の電圧源に接続されている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第３配線層の抵抗は、前記第２配線層の抵抗よりも低い、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化型メモリが注目されている。抵抗変化型メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化型メモリ（ReRAM：Resistive RAM）、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化型メモリ（PCRAM：Phase Change RAM）を含む。
【０００３】
このような半導体メモリにおいて、メモリセルアレイのビット線は、ビット線セレクタやセンスアンプ等を含むカラム系制御回路に接続される。また、メモリセルアレイのワード線は、ロウデコーダやワード線ドライバ等を含むロウ系制御回路と接続される。半導体基板上に積層された三次元メモリセルアレイ構造を有する半導体メモリにおいては、チップ面積を最小にするために、これらの制御回路をいかに効率よくメモリセルアレイの下部に配置するかが課題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７０９８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ面積を削減することのできる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、半導体基板を備える。複数の第１配線は、半導体基板上に設けられている。複数の第２配線は、複数の第１配線と交差するように設けられている。メモリセルアレイは、第１配線と第２配線との交差部に配置され、一端が第１配線に他端が第２配線にそれぞれ接続された複数のメモリセルを含む。第１制御回路は、メモリセルアレイの直下の半導体基板に設けられ複数の第１配線の一端のそれぞれに接続された複数の第１導電型の制御トランジスタを含む。第１制御回路は、第１配線を選択駆動する。第２制御回路は、複数の制御トランジスタの一端に共通に接続され、第１配線のいずれかに印加される電圧を該複数の制御トランジスタに伝達する。第２制御回路は、第１制御回路とともにメモリセルアレイの直下の前記半導体基板に設けられた第１導電型の第１トランジスタを備える。また、第２制御回路は、第１トランジスタに並列接続され、隣接する第１制御回路間の間隙の下の半導体基板に設けられた第２導電型の第２トランジスタを備える。
【図面の簡単な説明】
【０００７】
【図１】本実施形態による半導体メモリの構成例を示す断面図。
【図２】メモリセルアレイの構成例を示す平面図。
【図３】ワード線、ワード線ドライバおよび選択ドライバの構成例を示す概略図。
【図４】ワード線ドライバおよび選択ドライバのより詳細な構成を示す回路図。
【図５】本実施形態によるワード線ドライバ、選択ドライバおよびメモリセルアレイのより詳細な構成を示す断面図。
【図６】選択ドライバのレイアウトの一部を示す平面図。
【図７】本実施形態によるワード線ドライバおよび選択ドライバ等のレイアウトの一例を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図１は、本実施形態による半導体メモリの構成例を示す断面図である。本実施形態による半導体メモリは、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ（Magnetoresistive）等の不揮発性メモリでよい。
【００１０】
半導体メモリ１は、半導体基板１０と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、選択ゲートＳＧと、グローバルビット線ＧＢＬと、ワード線ドライバＷＬＤとを備えている。
【００１１】
半導体基板１０は、例えば、シリコン基板等である。半導体基板１０の上方には、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、ワード線ＷＬとビット線ＢＬとの各交差部に配置された複数のメモリセルＭＣを含む。メモリセルＭＣは、３次元的に立体配置されており、各メモリセルＭＣの一端はワード線ＷＬに接続され、その他端はビット線ＢＬに接続されている。
【００１２】
第１配線としてのワード線ＷＬは、半導体基板１０の上方に半導体基板１０の表面に対して略垂直方向（Ｚ方向）に複数のレイヤに積層されている。積層方向（Ｚ方向）に隣接するワード線ＷＬ間には、絶縁膜３０が設けられており、各レイヤのワード線ＷＬはそれぞれ電気的に絶縁されている。即ち、ワード線ＷＬと絶縁膜３０とは、Ｚ方向に交互に積層されている。１レイヤのワード線ＷＬは、半導体基板１０の表面に対して略平行方向（Ｙ方向）に延伸している。ワード線ＷＬには、例えば、ドープトポリシリコン、金属等の導電性材料を用いている。絶縁膜３０は、例えば、シリコン酸化膜等である。
【００１３】
第２配線としてのビット線ＢＬは、半導体基板１０の表面に対して略垂直方向に延伸しており、複数のレイヤのワード線ＷＬと交差するように設けられている。ビット線ＢＬには、例えば、ｎ＋型ドープトポリシリコン等の導電性材料を用いている。
【００１４】
ワード線ＷＬとビット線ＢＬとの間には、可逆抵抗材料４１が設けられている。メモリセルＭＣは、ワード線ＷＬ、ビット線ＢＬ、および、ワード線ＷＬとビット線ＢＬとの間の可逆抵抗材料４１で構成されている。可逆抵抗材料４１には、例えば、酸化ハフニウム等の遷移金属酸化物を用いている。
【００１５】
選択ゲートＳＧは、各ビット線ＢＬとグローバルビット線ＧＢＬとの間に設けられている。選択ゲートＳＧは、ｎ型トランジスタであり、絶縁膜４０を介して設けられたゲート電極５０に電圧を与えることによって導通状態または非導通状態となる。選択ゲートＳＧは、対応するビット線ＢＬをグローバルビット線ＧＢＬに選択的に接続させることができる。
【００１６】
グローバルビット線ＧＢＬは、Ｘ方向に配列された複数のビット線ＢＬに対応して共通に設けられている。グローバルビット線ＧＢＬは、金属層ＭＬ２と、その上に設けられたｎ＋型ポリシリコンとからなる。グローバルビット線ＧＢＬは、半導体基板１０を介してビット線ドライバ（図示せず）に接続されている。これにより、グローバルビット線ＧＢＬには、読出しや書込み動作において必要な電圧が印加され得る。
【００１７】
メモリセルアレイＭＣＡの直下の半導体基板１０には、第１制御回路としてのワード線ドライバＷＬＤが設けられている。ワード線ドライバＷＬＤは、複数のワード線ＷＬのそれぞれに接続された複数のｎ型制御トランジスタ６０を含み、ワード線ＷＬを選択的に駆動する。即ち、ワード線ドライバＷＬＤは、ｎ型制御トランジスタ６０を介して所望のワード線ＷＬに読出しや書込み動作に必要な電圧を印加することができる。
【００１８】
図２は、メモリセルアレイＭＣＡの構成例を示す平面図である。図２の１−１線に沿った断面が図１の断面に対応する。図２には、ワード線ＷＬおよびビット線ＢＬの平面的なレイアウトを示している。
【００１９】
ビット線ＢＬは、Ｘ−Ｙ平面（半導体基板１０の表面と平行面）において、マトリクス状に二次元的に配置されている。ワード線ＷＬは、櫛形状を有し、根元から複数の枝がＹ方向に延伸している。ワード線ＷＬの１つの枝は、Ｘ方向に隣接するビット線ＢＬ間に設けられている。その枝とビット線ＢＬとの交差部のそれぞれがメモリセルＭＣに対応している。以下、この櫛状のワード線ＷＬを“コム”とも言う。複数のコムが、同一レイヤ内に属しており、１つのレイヤを構成している。１つのコムは、ワード線ドライバＷＬＤ内の１つの制御トランジスタ６０に対応して接続されており、同一電圧が印加される。
【００２０】
図３は、ワード線ＷＬ、ワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤの構成例を示す概略図である。複数のコムが各レイヤに設けられている。尚、図３では、１レイヤに２つのコムが設けられているが、各レイヤに設けられるコムの数は、２つ以上であってもよい。
【００２１】
ワード線ＷＬ（コム）は、制御トランジスタ６０を介して選択線７０に接続されている。図３では、理解し易いように、同一レイヤ内のコムは、１つの選択線７０に接続される。しかし、同一レイヤ内のコムは、多数設けられている場合があり、同一レイヤのコムは、複数の選択線７０に分割して接続されている場合もある。この場合、選択線７０は、１レイヤ内の一部分のコムを選択することができる。
【００２２】
選択線７０は、選択ドライバＬＳＥＬＸＤに接続されている。選択ドライバＬＳＥＸＤは、複数のＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）ゲート８０を有する。第２制御回路としてのＣＭＯＳゲート８０は、それぞれ選択線７０に接続されており、対応する選択線７０に書込み電圧Ｖｐｒｏｇ等の電圧を選択的に伝達することができる。
【００２３】
図４は、ワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤのより詳細な構成を示す回路図である。図４に示すワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤは、１つのレイヤに対応するドライバである。
【００２４】
図３では、３つのレイヤが表示されており、各レイヤに２つずつコムが表示されている。従って、図３では、各レイヤに対して２つずつ制御トランジスタ６０が表示されている。しかし、１つのレイヤには、より多くのコムが設けられており、そのコムに対応して多くの制御トランジスタ６０がワード線ドライバＷＬＤに含まれている。図４に示すワード線ドライバＷＬＤは、１レイヤ内のコムの数と同数の制御トランジスタ６０が設けられている。また、選択線７０およびＣＭＯＳゲート８０も、図３では、１レイヤに対して、即ち、２つの制御トランジスタ６０に対して、１つずつ表示されている。しかし、図４に示すように、複数の選択線７０および複数のＣＭＯＳゲート８０が、１レイヤに対して設けられてもよい。
【００２５】
図４に示すように、或るレイヤに対応する制御トランジスタ６０は、半導体基板１０上にマトリクス状に二次元配置されている。列方向（例えば、Ｙ方向）に配列された複数の制御トランジスタ６０の一端（ドレイン）は、選択線７０に共通に接続されている。Ｙ方向に配列された複数の制御トランジスタ６０の他端（ソース）は、それぞれ異なるワード線ＷＬ（コム）に接続されている。行方向（例えば、Ｘ方向）に配列された複数の制御トランジスタ６０のゲート電極は、ゲート選択線７５に共通に接続されている。
【００２６】
ＣＭＯＳゲート８０は、選択線７０を介して、Ｙ方向に配列された複数の制御トランジスタ６０のドレインに共通に接続され、該複数の制御トランジスタ６０のドレインにプログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸを伝達する。
【００２７】
複数のＣＭＯＳゲート８０が１本の選択線７０に対して並列接続されている。複数のＣＭＯＳゲート８０のうち一方は、選択線７０の一端に接続され、他方は、選択線７０の途中（中間点）に接続されている。もし、ＣＭＯＳゲート８０が選択線７０の一端のみから電圧を印加すると、制御トランジスタ６０の寄生容量により、選択線７０の他端に接続された制御トランジスタ６０およびワード線ＷＬ（コム）の駆動に時間がかかる。これに対し、複数のＣＭＯＳゲート８０がそれぞれ選択線７０の一端と中間に接続されることによって、選択線７０を短時間で所望の電圧にすることができる。即ち、バッファとして複数のＣＭＯＳゲート８０を１つの選択線７０に対応して接続することにより、選択線７０の電圧を素早く駆動させることができる。
【００２８】
図４に示すワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤは、レイヤ数と同数だけ半導体基板１０上に設けられている。このワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤには、共通のＣＭＯＳゲート９０、９１が接続されている。ＣＭＯＳゲート９０は、データ書込み動作において、選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｒｏｇを選択ドライバＬＳＥＬＸＤへ伝達するゲートである。ＣＭＯＳゲート９１は、データ書込み動作において、非選択ワード線ＷＬに印加される非選択電圧ＶＵＸを選択ドライバＬＳＥＬＸＤへ伝達するゲートである。１対のＣＭＯＳゲート９０、９１は、１レイヤに対応しており、レイヤ数と同数だけ半導体基板１０上に設けられている。ＣＭＯＳゲート９０、９１は、電圧源１２０に接続されており、電圧源１２０からのプログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸを選択ドライバＬＳＥＬＸＤへ伝達する。電圧源１２０は、外部電源からプログラム電圧Ｖｐｒｏｇおよび非選択電圧ＶＵＸ等の内部電圧を生成するように構成されている。
【００２９】
このような構成を有するワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤは、１レイヤ中の或るワード線ＷＬ（コム）を選択的に駆動することができる。例えば、制御トランジスタ６０Ｓを選択し、制御トランジスタ６０Ｓに接続されたワード線ＷＬ（コム）にプログラム電圧Ｖｐｒｏｇを印加するものと仮定する。この場合、ＣＭＯＳゲート９０およびＣＭＯＳゲート８０Ｓが導通状態となり、選択線７０Ｓにプログラム電圧Ｖｐｒｏｇが伝達される。一方、ＣＭＯＳゲート８０Ｓ以外のＣＭＯＳゲート８０は、非導通状態であり、ＣＭＯＳゲート９１も非導通状態となっている。そして、ゲート選択線７５Ｓに高レベル電圧が印加される。一方、ゲート選択線７５Ｓ以外のゲート選択線７５は電気的に浮遊状態となる。これにより、制御トランジスタ６０Ｓが導通状態となり、選択線７０Ｓを選択ワード線ＷＬに接続し、選択ワード線ＷＬにプログラム電圧Ｖｐｒｏｇを印加する。制御トランジスタ６０Ｓ以外の制御トランジスタ６０は、非導通状態となっている。このように、ワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤは、いずれかのワード線ＷＬ（コム）にプログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸを選択的に印加することができる。尚、図示しない他の非選択レイヤには、非選択電圧ＶＵＸが印加される。
【００３０】
図５は、本実施形態によるワード線ドライバＷＬＤ、選択ドライバＬＳＥＬＸＤおよびメモリセルアレイＭＣＡのより詳細な構成を示す断面図である。
【００３１】
メモリセルアレイＭＣＡは、半導体基板１０の上方に簡略的に示されている。メモリセルアレイＭＣＡの直下の半導体基板１０上には、ワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤが設けられている。
【００３２】
ワード線ドライバＷＬＤに含まれる制御トランジスタ６０は、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）で構成されている。一方、ＣＭＯＳゲート８０は、互いに並列接続された第１トランジスタとしてのｎ型ＭＯＳＦＥＴおよび第２トランジスタとしてのｐ型ＭＯＳＦＥＴからなる。以下、制御トランジスタ６０のｎ型ＭＯＳＦＥＴは、６０ｎと呼ぶ。ＣＭＯＳゲート８０のｎ型ＭＯＳＦＥＴは８０ｎと呼び、ｐ型ＭＯＳＦＥＴは８０ｐと呼ぶ。ｎ型ＭＯＳＦＥＴ６０ｎ、８０ｎは、半導体基板１０の表面領域に設けられたｐ型ウェル１０１に形成される。ｎ型ＭＯＳＦＥＴ６０ｎ、８０ｎは、ｐ型ウェル内に設けられたｎ＋型ソース層Ｓｎおよびｎ＋型ドレイン層Ｄｎを有する。また、ｐ型ＭＯＳＦＥＴ８０ｐは、半導体基板１０の表面領域に設けられたｎ型ウェル１０２に形成される。ｐ型ＭＯＳＦＥＴ８０ｐは、ｎ型ウェル内に設けられたｐ＋型ソース層Ｓｐおよびｐ＋型ドレイン層Ｄｐを有する。ｐ型ウェル１０１とｎ型ウェル１０２は、ガードリングＧＬによって互いに電気的に分離されている。ガードリングＧＬは、基板電位を取るためのコンタクトであり、ｎ型ウェル１０２の周囲を取り囲むｎ＋層である。ガードリングＧＬは、ＳＴＩ（Shallow Trench Isolation）よりも幅が広く、レイアウト面積が大きい。尚、ＳＴＩは、ｎ型ＭＯＳＦＥＴ６０ｎや８０ｎの間に設けられているが、図５では図示していない。
【００３３】
本実施形態において、ＣＭＯＳゲート８０のｎ型ＭＯＳＦＥＴ８０ｎおよびｐ型ＭＯＳＦＥＴ８０ｐとの間には、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎが設けられている。従って、ＣＭＯＳゲート８０のｎ型ＭＯＳＦＥＴ８０ｎおよびｐ型ＭＯＳＦＥＴ８０ｐは、互いに離間しており、隣接していない。一方、ｎ型ＭＯＳＦＥＴ８０ｎおよびｐ型ＭＯＳＦＥＴ８０ｐは、互いに並列接続する必要がある。従って、ｎ型ＭＯＳＦＥＴ８０ｎとｐ型ＭＯＳＦＥＴ８０ｐとを接続するために第１金属層Ｍ１および第２金属層Ｍ２が用いられている。
【００３４】
第１金属層Ｍ１は、制御トランジスタ６０のｎ型ＭＯＳＦＥＴ６０ｎのドレインＤｎに共通に接続されており、かつ、ｎ型ＭＯＳＦＥＴ８０ｎの一端としてのソースＳｎおよびｐ型ＭＯＳＦＥＴ８０ｐの一端としてのドレインＤｎに接続されている。
【００３５】
また、ｎ型ＭＯＳＦＥＴ８０ｎのドレインＤｎとｐ型ＭＯＳＦＥＴ８０ｐのソースＳｐとを接続するために第２金属層Ｍ２が用いられている。第２金属層Ｍ２は、ｎ型ＭＯＳＦＥＴ８０ｎの他端としてのドレインＤｎおよびｐ型ＭＯＳＦＥＴ８０ｐの他端としてのソースＳｐに接続されている。
【００３６】
このように、ｎ型ＭＯＳＦＥＴ８０ｎのソースＳｎとｐ型ＭＯＳＦＥＴ８０ｐのドレインＤｎとを第１金属層Ｍ１で接続し、ｎ型ＭＯＳＦＥＴ８０ｎのドレインＤｎとｐ型ＭＯＳＦＥＴ８０ｐのソースＳｐとを第２金属層Ｍ２で接続する。これにより、ｎ型ＭＯＳＦＥＴ８０ｎとｐ型ＭＯＳＦＥＴ８０ｐとは互いに並列に接続され、ＣＭＯＳゲート８０として機能する。
【００３７】
さらに、第２金属層Ｍ２は、メモリセルアレイＭＣＡの上方にある第３金属層Ｍ３にコンタクトＣＮＴを介して接続されている。メモリセルアレイＭＣＡ上方の第３金属層Ｍ３は、幅広く形成可能であり、第２金属層Ｍ２よりも低抵抗で図４のＣＭＯＳゲート９０、９１に接続される。従って、第２金属層Ｍ２は、メモリセルアレイＭＣＡの上方にある第３金属層Ｍ３を介して電圧源１２０（図４参照）に接続されている。尚、金属層Ｍ０〜Ｍ３には、例えば、銅、アルミニウム、ドープトポリシリコン等の導電性材料を用いている。
【００３８】
ここで、選択ドライバＬＳＥＬＸＤのｎ型ＭＯＳＦＥＴ８０ｎは、ｐ型ＭＯＳＦＥＴ８０ｐと並列接続されているが、互いに隣接してはおらず、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎとともにメモリセルアレイＭＣＡの直下の半導体基板１０に設けられている。一方、ｐ型ＭＯＳＦＥＴ８０ｐは、隣接するワード線ドライバＷＬＤ間の隙間の下に設けられており、図５では、コンタクトＣＮＴの直下の半導体基板１０に設けられている。
【００３９】
このような配置をする理由は以下の通りである。
【００４０】
通常、金属配線層の数を減らしかつ金属配線を短縮するために、選択ドライバＬＳＥＬＸＤのＣＭＯＳゲートのｎ型ＮＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、隣接配置されるように設計される。この場合、メモリセルアレイＭＣＡの直下にワード線ドライバＷＬＤを配置し、隣接するメモリセルアレイＭＣＡ間の隙間の下に選択ドライバＬＳＥＬＸＤのＣＭＯＳゲートを配置する。しかし、ＣＭＯＳゲートのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの間には、ガードリングＧＬを配置する必要がある。例えば、選択ドライバＬＳＥＬＸＤの内部において、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとが隣接する場合、ガードリングＧＬは、選択ドライバＬＳＥＬＸＤの周囲だけで無く、その内部にも設ける必要がある。この場合、ガードリングＧＬの分だけ、選択ドライバＬＳＥＬＸＤの面積が大きくなる。
【００４１】
これに対し、本実施形態によれば、ＣＭＯＳゲート８０のｐ型ＭＯＳＦＥＴ８０ｐは、隣接するメモリセルアレイＭＣＡ間の隙間の下に設けられているが、ｎ型ＭＯＳＦＥＴ８０ｎは、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎと同じｐ型ウェル１０１内に設けられている。従って、ガードリングＧＬは、選択ドライバＬＳＥＬＸＤの周囲に設ける必要があるが、その内部には設ける必要がない。ガードリングＧＬを選択ドライバＬＳＥＬＸＤの内部に設ける必要が無いので、選択ドライバＬＳＥＬＸＤのレイアウト面積が小さくなる。
【００４２】
一方、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎは、メモリセルアレイＭＣＡに対応して設けられている。従って、ｎ型ＭＯＳＦＥＴ８０ｎをワード線ドライバＷＬＤ内の一カ所に局所的に設けると、ｎ型ＭＯＳＦＥＴ６０ｎがメモリセルアレイＭＣＡに対応して配置することができなくなる。そこで、ｎ型ＭＯＳＦＥＴ８０ｎは、ワード線ドライバＷＬＤ内の複数箇所に分散配置される。これにより、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎの配置やワード線ドライバＷＬＤのレイアウト面積を大きく変更することなく、ｎ型ＭＯＳＦＥＴ８０ｎをワード線ドライバＷＬＤ内に組み込むことができる。尚、ｎ型ＭＯＳＦＥＴ８０ｎの分散配置については、後で図７を参照して説明する。
【００４３】
従って、本実施形態による半導体メモリ１は、ワード線ドライバＷＬＤのレイアウト面積を増大させることなく、選択ドライバＬＳＥＬＸＤのレイアウト面積を小さくすることができる。その結果、半導体メモリ１の全体の面積を小さくすることができる。
【００４４】
例えば、図６（Ａ）および図６（Ｂ）は、選択ドライバＬＳＥＬＸＤのレイアウトの一部を示す平面図である。図６（Ａ）では、ＣＭＯＳゲート８０のｎ型ＭＯＳＦＥＴ８０ｎおよびｐ型ＭＯＳＦＥＴ８０ｐの両方が、隣接するメモリセルアレイＭＣＡ間の間隙の下にまとめて設けられている。この場合、ｎ型ＭＯＳＦＥＴ８０ｎとｐ型ＭＯＳＦＥＴ８０ｐとの間にガードリングＧＬを設ける必要があり、ｎ型ＭＯＳＦＥＴ８０ｎとｐ型ＭＯＳＦＥＴ８０ｐとの間の間隔を広くする必要がある。
【００４５】
これに対し、図６（Ｂ）では、ＣＭＯＳゲート８０のｐ型ＭＯＳＦＥＴ８０ｐが、隣接するメモリセルアレイＭＣＡ間の間隙の下に設けられているが、ｎ型ＭＯＳＦＥＴ８０ｎは、上述の通り、ワード線ドライバＷＬＤ内に分散配置されている。尚、ｎ型ＭＯＳＦＥＴ８０ｎは、図６（Ｂ）では表示されていない。この場合、隣接するメモリセルアレイＭＣＡ間の間隙の下の領域には、ｐ型ＭＯＳＦＥＴ８０ｐのみが配置されているので、選択ドライバＬＳＥＬＸＤ内にガードリングＧＬを設ける必要がない。隣接するｐ型ＭＯＳＦＥＴ８０ｐ間には、ガードリングＧＬよりも幅の狭いＳＴＩを設ければよい。従って、図６（Ａ）と図６（Ｂ）とを比較して分かるように、本実施形態による選択ドライバＬＳＥＬＸＤは、そのレイアウト面積を小さくすることができる。
【００４６】
尚、ワード線ドライバＷＬＤは、メモリセルアレイＭＣＡの直下に設けられており、ワード線ドライバＷＬＤの面積は、メモリセルアレイＭＣＡの面積に依存する。即ち、ワード線ドライバＷＬＤの面積がメモリセルアレイＭＣＡのそれよりも小さい限りにおいて、ワード線ドライバＷＬＤの面積をいくら小さくしても、半導体メモリ１のチップサイズを小さくすることはできない。逆に、選択ドライバＬＳＥＬＸＤのｎ型ＭＯＳＦＥＴ８０ｎをワード線ドライバＷＬＤに組み込むことで、ワード線ドライバＷＬＤの面積が大きくなっても、ワード線ドライバＷＬＤの面積がメモリセルアレイＭＣＡのそれよりも小さい限りにおいて、半導体メモリ１のチップサイズは変わらない。
【００４７】
しかし、選択ドライバＬＳＥＬＸＤは、隣接するワード線ドライバＷＬＤ間の間隙の下に設けられている。従って、選択ドライバＬＳＥＬＸＤを小さくすれば、その分、半導体メモリ１のサイズを小さくすることができる。即ち、選択ドライバＬＳＥＬＸＤのｎ型ＭＯＳＦＥＴ８０ｎをワード線ドライバＷＬＤに組み込むことによって、選択ドライバＬＳＥＬＸＤの面積が小さくなれば、その分、半導体メモリ１のチップサイズを小さくすることができる。
【００４８】
図７は、本実施形態によるワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤ等のレイアウトの一例を示す図である。センスアンプＳＡ等の設けられた領域の両側にワード線ドライバＷＬＤおよび選択ドライバＬＳＥＬＸＤが設けられている。
【００４９】
選択ドライバＬＳＥＬＸＤ内には、選択ドライバＬＳＥＬＸＤのｐ型ＭＯＳＦＥＴ８０ｐが設けられている。ワード線ドライバＷＬＤ内には、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎおよび選択ドライバＬＳＥＬＸＤのｎ型ＭＯＳＦＥＴ８０ｎの両方が設けられている。選択ドライバＬＳＥＬＸＤのｎ型ＭＯＳＦＥＴ８０ｎは、複数の組に分割され、図７に示すように、ワード線ドライバＷＬＤ内においてほぼ等間隔で分散配置されている。
【００５０】
センスアンプＳＡは、電圧源１２０（図７では図示せず）からのプログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸを第３金属層Ｍ３に伝達する。このとき、プログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸは、ＣＭＯＳゲート９０または９１を介して、第３金属層Ｍ３に伝達される。第３金属層Ｍ３は、センスアンプＳＡの両側から延伸しており、コンタクトＣＮＴを介して第２金属層Ｍ２に接続されている。
【００５１】
第２金属層Ｍ２は、選択ドライバＬＳＥＬＸＤ内で延伸しており、ｐ型ＭＯＳＦＥＴ８０ｐに接続されている。さらに、第２金属層Ｍ２は、ワード線ドライバＷＬＤへも延伸しており、ワード線ドライバＷＬＤ内のｎ型ＭＯＳＦＥＴ８０ｎにも接続されている。尚、選択ドライバＬＳＥＬＸＤ内の第２金属層Ｍ２は、ワード線ドライバＷＬＤ内の第２金属層Ｍ２と別の金属層としてもよい。この場合、選択ドライバＬＳＥＬＸＤ内の金属層とワード線ドライバＷＬＤ内の金属層とは、コンタクトプラグ（図示せず）で接続すればよい。
【００５２】
第１金属層Ｍ１は、ワード線ドライバＷＬＤ内において延伸しており、ワード線ドライバＷＬＤ内のｎ型ＭＯＳＦＥＴ６０ｎおよび８０ｎに接続されている。
【００５３】
これにより、センスアンプＳＡは、第１〜第３金属層Ｍ１〜Ｍ３を介して、選択ドライバＬＳＥＬＸＤおよびワード線ドライバＷＬＤにプログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸを印加する。さらに、選択ドライバＬＳＥＬＸＤおよびワード線ドライバＷＬＤは、プログラム電圧Ｖｐｒｏｇまたは非選択電圧ＶＵＸをｎ型ＭＯＳＦＥＴ６０ｎに接続されているワード線ＷＬに印加することができる。
【００５４】
以上のように、本実施形態によれば、選択ドライバＬＳＥＬＸＤのＣＭＯＳゲート８０のｐ型ＭＯＳＦＥＴ８０ｐは、隣接するメモリセルアレイＭＣＡ間の隙間の下に設けられているが、ｎ型ＭＯＳＦＥＴ８０ｎは、ワード線ドライバＷＬＤのｎ型ＭＯＳＦＥＴ６０ｎと同じｐ型ウェル１０１内に設けられている。従って、ガードリングＧＬは、選択ドライバＬＳＥＬＸＤの周囲に設けられるが、その内部には設ける必要がない。また、ワード線ドライバＷＬＤの面積は、メモリセルアレイＭＣＡの面積の範囲内で増大させても、半導体メモリ１のチップサイズに影響しない。従って、本実施形態による半導体メモリ１は、ワード線ドライバＷＬＤのレイアウト面積を増大させることなく、選択ドライバＬＳＥＬＸＤのレイアウト面積を小さくすることができる。その結果、半導体メモリ１の全体のチップサイズを小さくすることができる。
【００５５】
以上の実施形態において、ＣＭＯＳゲート８０のｎ型ＭＯＳＦＥＴ８０ｎがワード線ドライバＷＬＤ内に分散配置されている。しかし、ワード線ドライバＷＬＤがｐ型ＭＯＳＦＥＴで構成されている場合、ＣＭＯＳゲート８０のｐ型ＭＯＳＦＥＴ８０ｐが第１トランジスタとしてワード線ドライバＷＬＤ内に分散配置されてもよい。
【００５６】
また、例えば、書き込み制御回路、センスアンプ回路などのように、メモリセルアレイＭＣＡよりも下層に形成された回路であれば、それらの回路のうち、第１伝導型のトランジスタを第１制御回路とともにメモリセルアレイ直下に配置し、第２伝導型のトランジスタをメモリセルアレイ間の半導体基板１０に配置してもよい。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５８】
１  半導体メモリ、１０  半導体基板、３０，４０，４１  絶縁膜、５０  ゲート電極、６０  制御トランジスタ、７０  選択線、８０，９０，９１  ＣＭＯＳゲート、１２０  電圧源、６０ｎ，８０ｎ  ｎ型ＭＯＳＦＥＴ、８０ｐ  ｐ型ＭＯＳＦＥＴ、１０１  ｐ型ウェル、１０２  ｎ型ウェル、Ｍ１〜Ｍ３  第１〜第３金属層、ＷＬ  ワード線、ＢＬ  ビット線、ＭＣ  メモリセル、ＳＧ  選択ゲート、ＧＢＬ  グローバルビット線、ＷＬＤ  ワード線ドライバ、ＬＳＥＬＸＤ  選択ドライバ、ＧＬ  ガードリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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