(57)【要約】【課題】消費電力が少ない集積回路装置を提供する。【解決手段】集積回路装置は、第１配線と、第２配線と、前記第１配線と前記第２配線との間に接続された半導体部材と、電極と、前記半導体部材と前記電極との間に設けられた絶縁膜と、を備える。前記半導体部材は、前記第１配線に接続され、第１導電形である第１半導体部分と、前記第１導電形であり、第１不純物の濃度が前記第１半導体部分よりも低い第２半導体部分と、前記第１導電形であり、前記第１不純物の濃度が前記第２半導体部分よりも高い第３半導体部分と、前記第１導電形であり、前記第１不純物の濃度が前記第３半導体部分よりも低い第４半導体部分と、第２導電形である第５半導体部分と、前記第１導電形である第６半導体部分と、を有する。前記電極の前記第１配線側の第１端縁は、前記第２半導体部分、前記第３半導体部分又は第４半導体部分と重なる。【選択図】図４
2019054151.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に接続された半導体部材と、
電極と、
前記半導体部材と前記電極との間に設けられた絶縁膜と、
を備え、
前記半導体部材は、
前記第１配線に接続され、第１導電形である第１半導体部分と、
前記第１導電形であり、第１不純物の濃度が前記第１半導体部分の前記第１不純物の濃度よりも低い第２半導体部分と、
前記第１導電形であり、前記第１不純物の濃度が前記第２半導体部分の前記第１不純物の濃度よりも高い第３半導体部分と、
前記第１導電形であり、前記第１不純物の濃度が前記第３半導体部分の前記第１不純物の濃度よりも低い第４半導体部分と、
第２導電形である第５半導体部分と、
前記第１導電形である第６半導体部分と、
を有し、
前記第１半導体部分、前記第２半導体部分、前記第３半導体部分、前記第４半導体部分、前記第５半導体部分及び前記第６半導体部分は、前記第１配線から前記第２配線に向かう第１方向に沿ってこの順に配列されており、
前記電極から前記半導体部材に向かう第２方向から見て、前記電極の前記第１配線側の第１端縁は、前記第２半導体部分、前記第３半導体部分又は第４半導体部分と重なる集積回路装置。
【請求項２】
前記第１方向に対して交差した方向に延びる第３配線と、
前記第２配線と前記第３配線と間に接続された抵抗変化膜と、
をさらに備えた請求項１記載の集積回路装置。
【請求項３】
前記第１方向に対して交差した方向に延びる第３配線と、
前記第１配線と前記第３配線と間に接続された抵抗変化膜と、
をさらに備えた請求項１記載の集積回路装置。
【請求項４】
前記半導体部材は、
前記第１導電形であり、前記第１不純物の濃度が前記第６半導体部分の前記第１不純物の濃度よりも高い第７半導体部分と、
前記第１導電形であり、前記第１不純物の濃度が前記第７半導体部分の前記第１不純物の濃度よりも低い第８半導体部分と、
前記第１導電形であり、前記第１不純物の濃度が前記第８半導体部分の前記第１不純物の濃度よりも高い第９半導体部分と、
をさらに有し、
前記第２配線は前記第９半導体部材に接続されており、
前記第５半導体部分、前記第６半導体部分、前記第７半導体部分、前記第８半導体部分及び前記第９半導体部分は、前記第１方向に沿ってこの順に配列されており、
前記第２方向から見て、前記電極の前記第２配線側の第２端縁は、前記第６半導体部分、前記第７半導体部分又は前記第８半導体部分と重なる請求項１〜３のいずれか１つに記載の集積回路装置。
【請求項５】
前記半導体部材は、
前記第１半導体部分と前記第２半導体部分との間に設けられた第１酸化層と、
前記第２半導体部分と前記第３半導体部分との間に設けられた第２酸化層と、
前記第３半導体部分と前記第４半導体部分との間に設けられた第３酸化層と、
前記第４半導体部分と前記第５半導体部分との間に設けられた第４酸化層と、
前記第５半導体部分と前記第６半導体部分との間に設けられた第５酸化層と、
をさらに有した請求項１〜４のいずれか１つに記載の集積回路装置。
【請求項６】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に接続された半導体部材と、
電極と、
前記半導体部材と前記電極との間に設けられた絶縁膜と、
を備え、
前記半導体部材は、前記半導体部材を第１導電形とする第１不純物、及び、前記半導体部材を第２導電形とする第２不純物を含有し、
前記半導体部材における前記第１配線から前記第２配線に向かう第１方向に沿った前記第１不純物の濃度プロファイルは、第１ピーク、第２ピーク及び第３ピークを有し、
前記半導体部材における前記第１方向に沿った前記第２不純物の濃度プロファイルは、第４ピークを有し、
前記第１方向において、前記第４ピークは前記第２ピークと前記第３ピークの間に位置し、
前記電極から前記半導体部材に向かう第２方向から見て、前記電極の前記第１配線側の第１端縁は、前記第１ピークと、前記第１不純物の濃度プロファイルと前記第２不純物の濃度プロファイルが交差する位置との間に位置する集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、集積回路装置に関する。
【背景技術】
【０００２】
近年、相互に直交した方向に延びる２種類の配線の間に抵抗変化膜を接続した記憶装置が提案されている。これにより、２端子型のメモリセルを３次元的に集積させることができ、大容量化を図ることができる。このような記憶装置においても、消費電力の低減が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１８７３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、消費電力が少ない集積回路装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る集積回路装置は、第１配線と、第２配線と、前記第１配線と前記第２配線との間に接続された半導体部材と、電極と、前記半導体部材と前記電極との間に設けられた絶縁膜と、を備える。前記半導体部材は、前記第１配線に接続され、第１導電形である第１半導体部分と、前記第１導電形であり、第１不純物の濃度が前記第１半導体部分の前記第１不純物の濃度よりも低い第２半導体部分と、前記第１導電形であり、前記第１不純物の濃度が前記第２半導体部分の前記第１不純物の濃度よりも高い第３半導体部分と、前記第１導電形であり、前記第１不純物の濃度が前記第３半導体部分の前記第１不純物の濃度よりも低い第４半導体部分と、第２導電形である第５半導体部分と、前記第１導電形である第６半導体部分と、を有する。前記第１半導体部分、前記第２半導体部分、前記第３半導体部分、前記第４半導体部分、前記第５半導体部分及び前記第６半導体部分は、前記第１配線から前記第２配線に向かう第１方向に沿ってこの順に配列されている。前記電極から前記半導体部材に向かう第２方向から見て、前記電極の前記第１配線側の第１端縁は、前記第２半導体部分、前記第３半導体部分又は第４半導体部分と重なる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る集積回路装置を示す斜視図である。
【図２】第１の実施形態における１つの縦型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）及びローカルビット線を示す斜視図である。
【図３】第１の実施形態における縦型ＴＦＴを示す断面図である。
【図４】横軸に位置をとり、縦軸に不純物濃度をとって、本実施形態における縦型ＴＦＴの不純物濃度プロファイルを示すグラフ図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図１２】（ａ）は、横軸にオン電流の規格値を直線軸でとり、縦軸にサンプルをとって、１つの縦型ＴＦＴに流れるオン電流の分布を示すシグマプロット図であり、（ｂ）は、横軸にオフ電流の規格値を対数軸でとり、縦軸にサンプルをとって、１つの縦型ＴＦＴに流れるオフ電流の分布を示すシグマプロット図である。
【図１３】第２の実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【図１４】第３の実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【図１５】第４の実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る集積回路装置を示す斜視図である。
図２は、本実施形態における１つの縦型ＴＦＴ及びローカルビット線を示す斜視図である。
図３は、本実施形態における縦型ＴＦＴを示す断面図である。
図４は、横軸に位置をとり、縦軸に不純物濃度をとって、本実施形態における縦型ＴＦＴの不純物濃度プロファイルを示すグラフ図である。
図４においては、図３に示す縦型ＴＦＴの断面図を併記している。図４の横軸に示す位置は、この断面図に対応する。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る集積回路装置は、抵抗変化型の記憶装置である。
【０００９】
図１及び図２に示すように、本実施形態に係る集積回路装置１においては、シリコン基板１０が設けられている。シリコン基板１０上には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜１１が設けられている。シリコン基板１０の上層部分及び層間絶縁膜１１の下層部分には、ＣＭＯＳトランジスタ等の回路素子（図示せず）が形成されている。また、層間絶縁膜１１内には、配線及びビア等の導電部材（図示せず）が形成されている。これにより、シリコン基板１０内及び層間絶縁膜１１内には、駆動回路が形成されている。
【００１０】
層間絶縁膜１１上には、複数本のグローバルビット線１５が設けられている。グローバルビット線１５は、例えば、タングステン（Ｗ）等の金属により形成されている。グローバルビット線１５間には、例えばシリコン酸化物からなる絶縁膜１６（図５（ａ）参照）が設けられている。
【００１１】
以下、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０から層間絶縁膜１１に向かう方向を「上」とし、その反対方向を「下」とする。上及び下を総称して「Ｚ方向」とする。また、グローバルビット線１５が延びる方向を「Ｘ方向」とし、Ｚ方向及びＸ方向の双方に対して直交する方向を「Ｙ方向」とする。なお、「グローバルビット線１５がＸ方向に延びる」とは、グローバルビット線１５のＸ方向における長さが、Ｙ方向における長さ及びＺ方向における長さよりも長いことをいう。他の構成要素及び方向についても、同様である。
【００１２】
各グローバルビット線１５上には、複数のシリコン部材２０が設けられている。グローバルビット線１５とシリコン部材２０との間には、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層１７（図１１（ｂ）参照）が設けられている。Ｚ方向から見て、シリコン部材２０はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコン部材２０の形状はＺ方向を長手方向とした直方体である。そして、Ｘ方向に沿って１列に配列された複数本のシリコン部材２０の下端２０ａが、１本のグローバルビット線１５に、バリアメタル層１７を介して共通接続されている。
【００１３】
Ｘ方向におけるシリコン部材２０間には、Ｙ方向に延びる２本のゲート電極３１が設けられている。ゲート電極３１は例えばチタン窒化物等の導電性材料により形成されている。シリコン部材２０とゲート電極３１との間には、例えばシリコン酸化物からなるゲート絶縁膜３２が設けられている。シリコン部材２０、ゲート絶縁膜３２、並びに、シリコン部材２０を挟む一対のゲート電極３１により、例えばｎチャネル形の縦型ＴＦＴ３０が構成されている。縦型ＴＦＴ３０は、電流の導通及び遮断を切り替えるスイッチング素子である。
【００１４】
シリコン部材２０上には、導電性材料からなるローカルビット線４１が設けられている。シリコン部材２０とローカルビット線４１との間には、例えばチタン窒化物からなるバリアメタル層１８（図１１（ｂ）参照）と、例えばタングステンからなるコンタクト１９（図１１（ｂ）参照）が設けられている。ローカルビット線４１はＺ方向に延びており、その形状は、例えば四角柱形である。
【００１５】
ローカルビット線４１の下端４１ａは、コンタクト１９（図１１（ｂ）参照）及びバリアメタル層１８（図１１（ｂ）参照）を介して、シリコン部材２０の上端２０ｂに接続されている。従って、シリコン部材２０はグローバルビット線１５とローカルビット線４１との間に接続されている。各ローカルビット線４１は各シリコン部材２０の直上域に配置されているため、集積回路装置１全体では、複数本のローカルビット線４１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１６】
ローカルビット線４１のＸ方向に向いた両側面４１ｃ上には、抵抗変化膜４２が設けられている。抵抗変化膜４２は、印加される電圧又は電流によって抵抗状態が変化する膜である。
【００１７】
Ｘ方向において隣り合うローカルビット線４１間には、導電性材料からなりＹ方向に延びるワード線４３が複数本設けられており、Ｚ方向において相互に離隔して配列されている。Ｚ方向において隣り合うワード線４３間には、例えばシリコン酸化物からなる絶縁膜（図示せず）が設けられている。Ｙ方向から見て、ワード線４３はＸ方向及びＺ方向に沿ってマトリクス状に配列されている。抵抗変化膜４２は、ローカルビット線４１とワード線４３との間に接続されている。
【００１８】
これにより、ローカルビット線４１とワード線４３との交差部分毎に、抵抗変化膜４２を介してメモリセル４０が構成される。メモリセル４０は、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。
【００１９】
図２及び図３に示すように、各シリコン部材２０においては、下、すなわち、グローバルビット線１５側から、上、すなわち、ローカルビット線４１側に向かって、ｎ＋形部分２１、ｎ−形部分２２、ｎ＋形部分２３、ｎ−形部分２４、ｐ−形部分２５、ｎ−形部分２６、ｎ＋形部分２７、ｎ−形部分２８、ｎ＋形部分２９が、Ｚ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
【００２０】
上述の「ｎ＋形」及び「ｎ−形」との表記は、いずれも導電形がｎ形であることを示し、ドナーとなる不純物の濃度の相対的な大小関係を示す。ｎ＋形部分のドナー濃度はｎ−形部分のドナー濃度よりも高い。ｎ＋形部分２１、ｎ＋形部分２３、ｎ＋形部分２７、ｎ＋形部分２９におけるドナーとなる不純物、例えば、リン（Ｐ）の濃度は、１×１０２０ｃｍ−３以上である。また、ｎ−形部分２２、ｎ−形部分２４、ｎ−形部分２６、ｎ−形部分２８には、ドナーとなる不純物、例えばリンの濃度が１×１０１９ｃｍ−３以下である部分が存在する。ｐ−形部分２５には、アクセプタとなる不純物、例えば、ボロン（Ｂ）が含有されている。
【００２１】
図４に示すように、シリコン部材２０におけるドナーとなる不純物、例えば、リンの濃度プロファイルＰＰと、アクセプタとなる不純物、例えば、ボロンの濃度プロファイルＰＢとが交差する位置Ｆ１及びＦ２が、それぞれ、ｎ−形部分２４とｐ−形部分２５との境界、及び、ｐ−形部分２５とｎ−形部分２６との境界である。
【００２２】
これに対して、リンの濃度プロファイルＰＰは連続的に変化しているため、ｎ形の各部分間の境界は必ずしも明瞭ではない。本実施形態においては、ｎ＋形部分２１とｎ−形部分２２との境界、ｎ−形部分２２とｎ＋形部分２３との境界、ｎ＋形部分２３とｎ−形部分２４との境界、ｎ−形部分２６とｎ＋形部分２７との境界、ｎ＋形部分２７とｎ−形部分２８との境界、ｎ−形部分２８とｎ＋形部分２９との境界は、ドナーとなる不純物の濃度が１×１０２０ｃｍ−３となる位置とする。
【００２３】
Ｚ方向に沿ったリンの濃度プロファイルＰＰにおいては、大きな４つのピークＰ１〜Ｐ４が形成されている。ピークＰ１はｎ＋形部分２１内に位置し、ピークＰ２はｎ＋形部分２３内に位置し、ピークＰ３はｎ＋形部分２７内に位置し、ピークＰ４はｎ＋形部分２９内に位置する。ピークＰ１〜Ｐ４におけるリンの濃度は、１×１０２０ｃｍ−３以上である。また、Ｚ方向に沿ったボロンの濃度プロファイルＰＢにおいては、大きな１つのピークＰ５が形成されている。ピークＰ５はｐ−形部分２５内に位置する。従って、ピークＰ５は位置Ｆ１と位置Ｆ２との間に位置し、ピークＰ２とピークＰ３との間に位置している。
【００２４】
そして、Ｘ方向から見て、ゲート電極３１の下端３１ａは、ｎ−形部分２２、ｎ＋形部分２３又はｎ−形部分２４と重なっており、従って、第１ピークＰ１と位置Ｆ１との間に位置している。また、ゲート電極３１の上端３１ｂは、ｎ−形部分２６、ｎ＋形部分２７又はｎ−形部分２８と重なっており、従って、位置Ｆ２とピークＰ４との間に位置している。
【００２５】
次に、本実施形態に係る集積回路装置の製造方法について、縦型ＴＦＴ３０の形成方法を中心に説明する。
図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
図５（ａ）〜図７（ｂ）は、ＹＺ断面を示している。
図８（ａ）〜図１１（ｂ）は、ＸＺ断面を示している。
【００２６】
先ず、図１に示すように、シリコン基板１０上に層間絶縁膜１１を形成すると共に、シリコン基板１０内及び層間絶縁膜１１内に駆動回路を形成する。
【００２７】
次に、図５（ａ）に示すように、層間絶縁膜１１上に、例えばタングステンからなる金属膜を形成し、Ｘ方向に延びるラインアンドスペース状に分断する。これにより、層間絶縁膜１１上にＸ方向に延びる複数本のグローバルビット線１５が形成される。次に、グローバルビット線１５間に絶縁膜１６を形成する。次に、グローバルビット線１５上及び絶縁膜１６上に、例えばチタン窒化物からなるバリアメタル層１７を形成する。
【００２８】
次に、図５（ｂ）に示すように、バリアメタル層１７上にシリコン膜２０ｆを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ドナーとなる不純物、例えばリンを導入しながら、シリコンを堆積させる。これにより、ｎ＋形層２１ａ、ｎ−形層２２ａ、ｎ＋形層２３ａ、ｎ−形層２４ａ、ｉ形層２５ａ、ｎ−形層２６ａ、ｎ＋形層２７ａ、ｎ−形層２８ａ、ｎ＋形層２９ａをこの順に形成する。
【００２９】
次に、図５（ｃ）に示すように、アクセプタとなる不純物、例えばボロンをイオン注入することにより、ｉ形層２５ａをｐ−形層２５ｂに変化させる。次に、アニール処理を施すことにより、リン及びボロンを拡散させると共に、活性化させる。
【００３０】
次に、図６（ａ）に示すように、シリコン膜２０ｆ上に、例えばチタン窒化物からなるバリアメタル層１８を形成する。
次に、図６（ｂ）に示すように、バリアメタル層１８上に、例えばシリコン窒化物（ＳｉＮ）からなるハードマスク５１を形成する。
【００３１】
次に、図７（ａ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、ハードマスク５１をＸ方向に延びるラインアンドスペース状に加工して、グローバルビット線１５の直上域のみに残留させる。次に、加工したハードマスク５１をマスクとしてＲＩＥ等のエッチングを施すことにより、シリコン膜２０ｆをＸ方向に延びるラインアンドスペース状に加工する。これにより、シリコン膜２０ｆが複数本のシリコン板２０ｇに分割される。
【００３２】
次に、図７（ｂ）に示すように、シリコン板２０ｇ間にシリコン酸化物等の絶縁性材料を埋め込み、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、シリコン板２０ｇ間に絶縁膜５２が形成される。これにより、シリコン板２０ｇ及び絶縁膜５２がＹ方向に沿って交互に配列された中間構造体５３が作成される。
【００３３】
図８（ａ）は、中間構造体５３のＸＺ断面を示している。
図８（ｂ）に示すように、リソグラフィ法及びＲＩＥ法により、中間構造体５３を、Ｙ方向に延びるラインアンドスペース状に加工する。これにより、中間構造体５３が、ＹＺ平面に沿って拡がる複数の中間構造体５４に分割される。また、各シリコン板２０ｇが、複数の柱状のシリコン部材２０に分割される。
【００３４】
このとき、ｎ＋形層２１ａ、ｎ−形層２２ａ、ｎ＋形層２３ａ、ｎ−形層２４ａ、ｐ−形層２５ｂ、ｎ−形層２６ａ、ｎ＋形層２７ａ、ｎ−形層２８ａ、ｎ＋形層２９ａは、それぞれ、ｎ＋形部分２１、ｎ−形部分２２、ｎ＋形部分２３、ｎ−形部分２４、ｐ−形部分２５、ｎ−形部分２６、ｎ＋形部分２７、ｎ−形部分２８、ｎ＋形部分２９となる。各中間構造体５４においては、シリコン部材２０と絶縁膜５２（図７（ｂ）参照）がＹ方向に沿って交互に配列されている。
【００３５】
次に、図９（ａ）に示すように、中間構造体５４間に例えばシリコン酸化物を堆積させて、絶縁膜５５を形成する。次に、絶縁膜５５の上面５５ａをエッチバックする。このとき、エッチングのばらつきにより、上面５５ａの位置は一定の範囲内でばらつく。
次に、図９（ｂ）に示すように、全面にシリコン酸化膜を堆積させて、ゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、絶縁膜５５の上面５５ａ及び中間構造体５４を覆う。
【００３６】
次に、図１０（ａ）に示すように、例えばチタン窒化物等の導電性材料を堆積させて、絶縁膜５５上に電極膜を形成する。次に、ＲＩＥ等のエッチングを施して、絶縁膜５５の上面５５ａ上、並びに、中間構造体５４の側面上の上部及び上面上から、電極膜を除去する。これにより、中間構造体５４のＸ方向に向いた側面のうち、上部を除く領域上に、ゲート電極３１が形成される。
【００３７】
このとき、絶縁膜５５の上面５５ａの位置のばらつきに起因して、ゲート電極３１の下端３１ａのＺ方向における位置が、一定の範囲内でばらつく。また、電極膜に対するエッチングのばらつきにより、ゲート電極３１の上端３１ｂのＺ方向における位置が、一定の範囲内でばらつく。図１０（ａ）及び以後の図では、ゲート電極３１の上端３１ｂの位置のばらつき範囲を、破線によって示す。
次に、図１０（ｂ）に示すように、例えばシリコン酸化物を堆積させて、中間構造体５４間に絶縁膜５６を形成する。絶縁膜５６は、ゲート電極３１も埋め込む。
【００３８】
次に、図１１（ａ）に示すように、ハードマスク５１にコンタクトホール５７を形成する。コンタクトホール７５の底面には、バリアメタル層１８を露出させる。
次に、図１１（ｂ）に示すように、例えばタングステンを埋め込んで、コンタクトホール５７内にコンタクト１９を形成する。コンタクト１９は、バリアメタル層１８を介して、シリコン部材２０のｎ＋形部分２９に接続される。
【００３９】
次に、図１に示すように、通常の工程により、ワード線４３、抵抗変化膜４２及びローカルビット線４１を形成する。ローカルビット線４１はコンタクト１９に接続させる。このようにして、本実施形態に係る集積回路装置１が製造される。
【００４０】
次に、本実施形態の効果について説明する。
図３に示すように、本実施形態に係る集積回路装置１においては、Ｘ方向から見て、ゲート電極３１の下端３１ａがｎ−形部分２２、ｎ＋形部分２３又はｎ−形部分２４と重なっており、ｎ＋形部分２１とは重なっていない。このため、グローバルビット線１５とゲート電極３１とは、少なくともｎ＋形部分２１の厚さ分だけ離隔している。この結果、グローバルビット線１５とゲート電極３１との短絡を防止できる。
【００４１】
同様に、Ｘ方向から見て、ゲート電極３１の上端３１ｂはｎ−形部分２８、ｎ＋形部分２７又はｎ−形部分２６と重なっており、ｎ＋形部分２９とは重なっていない。このため、ローカルビット線４１とゲート電極３１とは、少なくともｎ＋形部分２９の厚さ分だけ離隔している。この結果、ローカルビット線４１とゲート電極３１との短絡を防止できる。
【００４２】
一方、Ｘ方向から見て、ゲート電極３１は少なくともｎ−形部分２４の一部及びｎ−形部分２６の一部と重なっている。すなわち、ゲート電極３１は、ｎ形のソース及びドレインと重なっている。このため、縦型ＴＦＴ３０はオン電流が大きい。
【００４３】
このとき、Ｚ方向におけるｎ−形部分２２、ｎ＋形部分２３及びｎ−形部分２４の合計の長さを、ゲート電極３１の下端３１ａの位置のばらつきの範囲よりも長くすることにより、図１０（ａ）に示す工程において、絶縁膜５５に対するエッチングのばらつきに起因して、ゲート電極３１の下端３１ａの位置がばらついても、グローバルビット線１５とゲート電極３１と距離を一定値以上に確保して、グローバルビット線１５とゲート電極３１との短絡を確実に防止できると共に、ゲート電極３１を少なくともｎ−形部分２４の一部と重ならせて、オン電流を確保することができる。
【００４４】
同様に、Ｚ方向におけるｎ−形部分２６、ｎ＋形部分２７及びｎ−形部分２８の合計の長さを、ゲート電極３１の上端３１ｂの位置のばらつきの範囲よりも長くすることにより、図１０（ａ）に示す工程において、電極膜に対するエッチングのばらつきに起因して、ゲート電極３１の上端３１ｂの位置がばらついても、ローカルビット線４１とゲート電極３１と距離を一定値以上に確保して、ローカルビット線４１とゲート電極３１との短絡を確実に防止できると共に、ゲート電極３１を少なくともｎ−形部分２６の一部と重ならせて、オン電流を確保することができる。
【００４５】
縦型ＴＦＴ３０のオン電流を増加させるためには、ゲート電極３１とソース及びドレインとのオーバーラップ量を大きくすればよいが、そうすると、シリコン部材２０におけるゲート電極３１と重なった部分においてＧＩＤＬ（Gate-Induced Drain Leakage:ゲート誘導ドレインリーク）が発生しやすくなり、縦型ＴＦＴ３０のオフ電流、すなわち、リーク電流が増加してしまう。
【００４６】
そこで、本実施形態においては、Ｘ方向から見て、シリコン部材２０におけるゲート電極３１と重なる部分に、リン濃度が低いｎ−形部分２２及びｎ−形部分２４、並びに、ｎ−形部分２８及びｎ−形部分２６を配置している。これにより、ＧＩＤＬを抑制し、縦型ＴＦＴ３０のオフ電流を低減することができる。
【００４７】
また、シリコン部材２０の下端部には、リン濃度が高いｎ＋形部分２１を配置している。これにより、シリコン部材２０とグローバルビット線１５との抵抗を低減することができる。同様に、シリコン部材２０の上端部には、リン濃度が高いｎ＋形部分２９を配置している。これにより、シリコン部材２０とローカルビット線４１との抵抗を低減することができる。なお、上述の如く、ｎ＋形部分２１及びｎ＋形部分２９は、Ｘ方向から見てゲート電極３１とは重ならないため、ｎ＋形部分２１及びｎ＋形部分２９に起因してＧＩＤＬが増加することはない。
【００４８】
更に、シリコン部材２０においては、ｎ−形部分２２とｎ−形部分２４の間にｎ＋形部分２３を配置している。これにより、図５（ｃ）に示すアニール処理において、ｎ＋形部分２３からｎ−形部分２２及びｎ−形部分２４にリンを拡散させることができる。この結果、ゲート電極３１の下端３１ａの位置のばらつきを吸収するために、Ｚ方向におけるｎ−形部分２２、ｎ＋形部分２３及びｎ−形部分２４の合計の長さを長くしても、ｎ−形部分２２及びｎ−形部分２４に確実にリンを供給することができる。この結果、縦型ＴＦＴ３０のオン電流を確保することができる。
【００４９】
同様に、シリコン部材２０においては、ｎ−形部分２６とｎ−形部分２８の間にｎ＋形部分２７を配置している。これにより、図５（ｃ）に示すアニール処理において、ｎ＋形部分２７からｎ−形部分２６及びｎ−形部分２８にリンを拡散させることができる。この結果、ゲート電極３１の上端３１ｂの位置のばらつきを吸収するために、Ｚ方向におけるｎ−形部分２６、ｎ＋形部分２７及びｎ−形部分２８の合計の長さを長くしても、ｎ−形部分２６及びｎ−形部分２８に確実にリンを供給することができる。この結果、縦型ＴＦＴ３０のオン電流を確保することができる。
【００５０】
なお、ｎ＋形部分２３及びｎ＋形部分２７に起因して、ＧＩＤＬが発生する可能性もある。しかしながら、ｎ＋形部分２３はｎ−形部分２２とｎ−形部分２４に挟まれており、ｎ＋形部分２７はｎ−形部分２６とｎ−形部分２８に挟まれているため、ｎ＋形部分２３及びｎ＋形部分２７の厚さを規制することにより、ＧＩＤＬの影響を許容範囲内に制約することができる。
【００５１】
次に、上述の効果について、試験例を挙げて説明する。
図１２（ａ）は、横軸にオン電流の規格値を直線軸でとり、縦軸にサンプルをとって、１つの縦型ＴＦＴに流れるオン電流の分布を示すシグマプロット図であり、図１２（ｂ）は、横軸にオフ電流の規格値を対数軸でとり、縦軸にサンプルをとって、１つの縦型ＴＦＴに流れるオフ電流の分布を示すシグマプロット図である。
【００５２】
図１２（ａ）及び（ｂ）に示す比較例は、図４に示す比較例と同じである。すなわち、図４の一点鎖線は、比較例におけるリンの濃度プロファイルを示す。比較例におけるボロンの濃度プロファイルは、第１の実施形態と同様である。図４に示すように、比較例においては、ｎ−形部分２２及びｎ−形部分２８が設けられておらず、Ｘ方向から見て、ゲート電極３１は、シリコン部材２０のＺ方向両端から連続して設けられたｎ＋形部分と重なっている。
【００５３】
図１２（ａ）に示すように、本実施形態に係る集積回路装置１は、比較例に係る集積回路装置と比較して、オン電流はほとんど変わらなかった。これは、ｎ＋形部分２１及びｎ＋形部分２９を設けることにより、グローバルビット線１５及びローカルビット線４１との間の抵抗を低減していること、並びに、ｎ＋形部分２３及びｎ＋形部分２７を設けることにより、ｎ−形部分２２及びｎ−形部分２４、並びに、ｎ−形部分２６及びｎ−形部分２８にドナーを確実に供給していることによると考えられる。
【００５４】
一方、図１２（ｂ）に示すように、本実施形態に係る集積回路装置１は、比較例に係る集積回路装置と比較して、オフ電流は３分の１程度まで減少した。これは、シリコン部材２０におけるゲート電極３１と重なる部分に、ｎ−形部分２２及びｎ−形部分２４、並びに、ｎ−形部分２６及びｎ−形部分２８を配置することにより、ＧＩＤＬを低減できたためと考えられる。
【００５５】
このように本実施形態によれば、オン電流を確保したまま、オフ電流を低減し、消費電力が少ない集積回路装置を実現することができる。
【００５６】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１３は、本実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【００５７】
図１３に示すように、本実施形態に係る集積回路装置２は、前述の第１の実施形態に係る集積回路装置１（図３参照）と比較して、シリコン部材２０の下部にｎ−形部分２２及びｎ＋形部分２３が設けられていない点が異なっている。シリコン部材２０の上部の構造は、第１の実施形態と同様である。本実施形態における上記以外の構成及び製造方法は、第１の実施形態と同様である。
【００５８】
本実施形態によれば、シリコン部材２０の上部について、第１の実施形態と同様な効果を得ることができる。すなわち、ゲート電極３１の上端３１ｂの位置がばらついても、ゲート電極３１とローカルビット線４１との短絡を防止しつつ、シリコン部材２０の上部においてＧＩＤＬを抑制することができる。この結果、縦型ＴＦＴ３０のオン電流を確保しつつ、オフ電流を低減することができる。
【００５９】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１４は、本実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【００６０】
図１４に示すように、本実施形態に係る集積回路装置３は、前述の第１の実施形態に係る集積回路装置１（図３参照）と比較して、シリコン部材２０の上部にｎ−形部分２８及びｎ＋形部分２７が設けられていない点が異なっている。シリコン部材２０の下部の構造は、第１の実施形態と同様である。本実施形態における上記以外の構成及び製造方法は、第１の実施形態と同様である。
【００６１】
本実施形態によれば、シリコン部材２０の下部について、第１の実施形態と同様な効果を得ることができる。すなわち、ゲート電極３１の下端３１ａの位置がばらついても、ゲート電極３１とグローバルビット線１５との短絡を防止しつつ、シリコン部材２０の下部においてＧＩＤＬを抑制することができる。この結果、縦型ＴＦＴ３０のオン電流を確保しつつ、オフ電流を低減することができる。
【００６２】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１５は、本実施形態に係る集積回路装置における縦型ＴＦＴを示す断面図である。
【００６３】
図１５に示すように、本実施形態に係る集積回路装置４においては、前述の第１の実施形態に係る集積回路装置１（図３参照）の構成に加えて、複数枚のシリコン酸化層６１が設けられている。シリコン酸化層６１は、ｎ＋形部分２１とｎ−形部分２２との間、ｎ−形部分２２とｎ＋形部分２３との間、ｎ＋形部分２３とｎ−形部分２４との間、ｎ−形部分２４とｐ−形部分２５との間、ｐ−形部分２５とｎ−形部分２６と間、ｎ−形部分２６とｎ＋形部分２７との間、ｎ＋形部分２７とｎ−形部分２８との間、及び、ｎ−形部分２８とｎ＋形部分２９との間に、それぞれ設けられている。なお、シリコン酸化層６１は、これらの各部間のうち、一部にのみ設けられていてもよい。
【００６４】
シリコン酸化層６１は、例えば、図５（ｂ）に示すシリコン膜２０ｆの堆積工程において、ＣＶＤ法により各層を形成した後、ＣＶＤ装置のチャンバー内に大気を導入するか、又は、中間構造体をチャンバーから取り出すことにより、シリコンの堆積層の上面を自然酸化させて、形成することができる。
【００６５】
本実施形態によれば、図５（ｃ）に示すアニール工程及びその後の熱処理工程において、シリコン酸化層６１が不純物の拡散を抑制することにより、図４に示す不純物濃度プロファイルのピークを急峻に保つことができる。この結果、第１の実施形態において説明した効果が、より顕著になる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６６】
以上説明した実施形態によれば、消費電力が少ない集積回路装置を実現することができる。
【００６７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【００６８】
例えば、前述の各実施形態においては、集積回路装置が抵抗変化型の記憶装置である例を示したが、本発明はこれには限定されない。例えば、各実施形態において説明した縦型ＴＦＴ３０を、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型トランジスタをメモリセルとして用いる記憶装置において、ＭＯＮＯＳ型トランジスタのボディとなるシリコンピラーを選択するための選択トランジスタとして用いることもできる。又は、縦型ＴＦＴ３０を記憶装置以外の集積回路装置に設けてもよい。
【符号の説明】
【００６９】
１〜４：集積回路装置、１０：シリコン基板、１１：層間絶縁膜、１５：グローバルビット線、１６：絶縁膜、１７、１８：バリアメタル層、１９：コンタクト、２０：シリコン部材、２０ａ：下端、２０ｂ：上端、２０ｆ：シリコン膜、２０ｇ：シリコン板、２１、２３、２７、２９：ｎ＋形部分、２１ａ、２３ａ、２７ａ、２９ａ：ｎ＋形層、２２、２４、２６、２８：ｎ−形部分、２２ａ、２４ａ、２６ａ、２８ａ：ｎ−形層、２５：ｐ−形部分、２５ａ：ｉ形層、２５ｂ：ｐ−形層、３０：縦型ＴＦＴ、３１：ゲート電極、３１ａ：下端、３１ｂ：上端、３２：ゲート絶縁膜、４０：メモリセル、４１：ローカルビット線、４１ａ：下端、４１ｃ：側面、４２：抵抗変化膜、４３：ワード線、５１：ハードマスク、５２：絶縁膜、５３、５４：中間構造体、５５：絶縁膜、５５ａ：上面、５６：絶縁膜、５７：コンタクトホール、６１：シリコン酸化層、７５：コンタクトホール、Ｆ１、Ｆ２：位置、Ｐ１〜Ｐ５：ピーク、ＰＢ：ボロンの濃度プロファイル、ＰＰ：リンの濃度プロファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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