(57)【要約】【課題】コンタクトホール内に形成されるプラグからウェル領域へ、リーク電流が発生する。【解決手段】半導体装置ＳＥＤのメモリセル領域ＭＣＲでは、素子分離絶縁膜ＥＩＦによって、メモリ素子領域ＭＥＲが規定されている。メモリセル領域ＭＣＲでは、素子分離絶縁膜ＥＩＦの上面の位置は、半導体基板ＳＵＢの主面の位置よりも低い位置に設定されている。その素子分離絶縁膜ＥＩＦの上に、埋め込みシリコン窒化膜ＥＳ１およびエッチングストッパ膜ＥＳ２が形成されている。エッチングストッパ膜ＥＳ２の上面の位置が、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置よりも高い位置にある。【選択図】図３
2019054213.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板に形成され、第１素子分離絶縁膜によって規定された第１素子領域と、
前記半導体基板に形成され、第２素子分離絶縁膜によって規定された第２素子領域と、
前記第１素子領域に形成された第１トランジスタと、
前記第２素子領域に形成された第２トランジスタと
前記第１素子分離絶縁膜を覆うように形成された第１エッチング阻止膜と、
前記第２素子分離絶縁膜を覆うように形成された第２エッチング阻止膜と、
前記第１エッチング阻止膜および前記第２エッチング阻止膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１素子領域に達するように形成された第１プラグと、
前記層間絶縁膜を貫通して前記第２素子領域に達するように形成された第２プラグと
を備え、
前記第１素子分離絶縁膜は第１上面を有し、
前記第２素子分離絶縁膜は第２上面を有し、
前記第１エッチング阻止膜は第３上面を有し、
前記第１上面は、前記主面よりも低く、
前記第２上面は、前記第１上面よりも高く、
前記第３上面は、前記第２上面よりも高い、半導体装置。
【請求項２】
前記第１エッチング阻止膜は、
前記第１素子分離絶縁膜の前記第１上面を覆うように形成された第１膜と、
前記第１膜を覆うように形成された第２膜と
を有し、
前記第２エッチング阻止膜と前記第２膜とは、同じ材料と膜厚とをもって形成されている、請求項１記載の半導体装置。
【請求項３】
前記第１トランジスタは、スプリットゲート型のメモリセルトランジスタを含む、請求項１記載の半導体装置。
【請求項４】
前記メモリセルトランジスタは、前記第１素子領域上に、第１シリコン酸化膜、シリコン窒化膜および第２シリコン酸化膜を介在させて形成されたメモリゲート電極を含む、請求項３記載の半導体装置。
【請求項５】
前記第１素子領域は、
前記半導体基板の前記主面に対応する第４上面と、
前記第４上面から、前記第１素子分離絶縁膜の前記第１上面に至る側面と
を有し、
前記第１トランジスタは、前記第４上面から前記側面にわたり形成された第１ゲート絶縁膜を介在させて形成された第１ゲート電極を含む、請求項１記載の半導体装置。
【請求項６】
前記第１エッチング阻止膜および前記第２エッチング阻止膜と、前記層間絶縁膜とは、材料が互いに異なる、請求項１記載の半導体装置。
【請求項７】
前記第１エッチング阻止膜および前記第２エッチング阻止膜のそれぞれは、シリコン窒化膜を含み、
前記層間絶縁膜はシリコン酸化膜を含む、請求項６記載の半導体装置。
【請求項８】
前記第２素子領域は、前記半導体基板の前記主面に対応する第５上面を有し、
前記第２トランジスタは、前記第５上面に高誘電率絶縁膜を含む第２ゲート絶縁膜を介在させて形成された、金属膜を含む第２ゲート電極を含む、請求項１記載の半導体装置。
【請求項９】
主面を有する半導体基板を用意する工程と、
前記半導体基板に第１上面を有する第１素子分離絶縁膜を形成することによって、第１素子領域を規定する工程と、
前記半導体基板に第２上面を有する第２素子分離絶縁膜を形成することによって、第２素子領域を規定する工程と、
前記第１素子分離絶縁膜の前記第１上面を、前記半導体基板の前記主面よりも低い位置に後退させる工程と、
前記第１素子領域に第１トランジスタを形成する工程、
前記第２素子領域に第２トランジスタを形成する工程と
前記第１素子分離絶縁膜を覆うように、前記第２素子分離絶縁膜の前記第２上面よりも高い位置にある第３上面を有する第１エッチング阻止膜を形成する工程と、
前記第２素子分離絶縁膜を覆うように、第２エッチング阻止膜を形成する工程と、
前記第１エッチング阻止膜および前記第２エッチング阻止膜を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１素子領域を露出する第１コンタクトホールを形成するとともに、前記第２素子領域を露出する第２コンタクトホールを形成する工程と、
前記第１コンタクトホール内に第１プラグを形成するとともに、前記第２コンタクトホール内に第２プラグを形成する工程と
を備えた、半導体装置の製造方法。
【請求項１０】
前記第１エッチング阻止膜を形成する工程は、
前記第１素子分離絶縁膜の前記第１上面を覆うように第１膜を形成する工程と、
前記第１膜を覆うように第２膜を形成する工程と
を含み、
前記第２膜を形成する工程と前記第２エッチング阻止膜を形成する工程とは、同時に行われる、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１エッチング阻止膜および前記第２エッチング阻止膜と、前記層間絶縁膜とは、一のエッチング条件に対してエッチング特性が異なる、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１エッチング阻止膜を形成する工程および前記第２エッチング阻止膜を形成する工程のそれぞれは、シリコン窒化膜を形成する工程を含み、
前記層間絶縁膜を形成する工程は、シリコン酸化膜を形成する工程を含む、請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、スプリットゲート型の不揮発性のメモリセルを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
不揮発性のメモリを搭載した半導体装置では、半導体基板にメモリセル領域と周辺回路領域とが規定されている。メモリセル領域では、メモリセルが形成されている。周辺回路領域では、たとえば、ＭＩＳトランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を含む所定の半導体素子が形成されている。
【０００３】
不揮発性のメモリセルとして、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を適用したスプリットゲート型のメモリセルがある。そのメモリセルは、制御トランジスタとメモリトランジスタとの２つのＭＩＳトランジスタによって形成されている。制御トランジスタは、制御ゲート電極を有する。メモリトランジスタは、メモリゲート電極を有する。メモリゲート電極は、制御ゲート電極の側面上に絶縁膜を介在させて形成されている。メモリゲート電極は、導電膜をサイドウォールスペーサ状に残すことにより形成されている。
【０００４】
このような不揮発性のメモリを開示した特許文献として、たとえば、特許文献１および特許文献２がある。特許文献１では、メモリセル領域に制御ゲート電極およびメモリゲート電極を形成した後に、周辺回路領域にＭＩＳトランジスタのゲート電極を形成する技術が提案されている。特許文献２では、メモリセル領域に制御ゲート電極およびメモリゲート電極を形成し、周辺回路領域にＭＩＳトランジスタのダミーゲート電極を形成し、その後、ダミーゲート電極を除去して、本来のゲート電極を形成する技術が提案されている。
【０００５】
ところで、一般的に、半導体装置では、半導体装置のスケーリングにしたがって、シュリンクされる。特に、ＭＩＳトランジスタでは、チャネル幅が短くなると電流駆動力が低下する。チャネル幅を確保するために、特許文献３では、メモリセルが形成される素子領域を凸型の形状とし、凸型の素子領域の側面をチャネルとして利用する技術が提案されている。
【０００６】
特に、メモリセル領域と周辺回路領域とを備えた半導体装置では、メモリセル領域（メモリ素子領域）を規定する素子分離絶縁膜の高さを、周辺回路領域（周辺素子領域）を規定する素子分離絶縁膜の高さよりも低くすることによって、制御トランジスタおよびメモリトランジスタのそれぞれの実効的なチャネル幅を確保することが行われている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１５４７８９号公報
【特許文献２】特開２０１４−１５４７９０号公報
【特許文献３】特開２００６−４１３５４号公報
【特許文献４】特開２００３−３３２４２４号公報
【特許文献５】特開平８−２７４１６６号公報
【特許文献６】特開２０００−１００９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置では、チャネル幅が短くなると、素子領域を露出するコンタクトホールを形成する際に、素子領域に対するコンタクトホールのアライメントのずれに対する余裕が小さくなり、コンタクトホールが素子領域と素子分離絶縁膜とに跨るように形成されることがある。素子分離絶縁膜の高さが低い場合には、素子分離絶縁膜に形成されるコンタクトホールの部分は、素子領域に形成されるコンタクトホールの部分に比べて、より深い位置にまで形成されやすくなる。
【０００９】
このとき、素子分離絶縁膜に形成されるコンタクトホールの部分の底が、素子領域に形成されたウェル領域（半導体基板の領域）に接近しすぎると、コンタクトホール内に形成されるプラグとウェル領域（半導体基板の領域）との間で電気的に短絡してしまい、リーク電流が発生することがある。このような問題を解決するために、従来、種々の対策が提案されている（特許文献４、特許文献５および特許文献６）。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態に係る半導体装置は、主面を有する半導体基板と第１素子領域と第２素子領域と第１トランジスタと第２トランジスタと第１エッチング阻止膜と第２エッチング阻止膜と層間絶縁膜と第１プラグと第２プラグとを備えている。第１素子領域は、半導体基板に形成され、第１素子分離絶縁膜によって規定されている。第２素子領域は、半導体基板に形成され、第２素子分離絶縁膜によって規定されている。１トランジスタは、第１素子領域に形成されている。第２トランジスタは、第２素子領域に形成されている。第１エッチング阻止膜は、第１素子分離絶縁膜を覆うように形成されている。第２エッチング阻止膜は、第２素子分離絶縁膜を覆うように形成されている。層間絶縁膜は、第１エッチング阻止膜および第２エッチング阻止膜を覆うように形成されている。第１プラグは、層間絶縁膜を貫通して第１素子領域に達するように形成されている。第２プラグは、層間絶縁膜を貫通して第２素子領域に達するように形成されている。第１素子分離絶縁膜は第１上面を有する。第２素子分離絶縁膜は第２上面を有する。第１エッチング阻止膜は第３上面を有する。第１上面は、主面よりも低い。第２上面は、第１上面よりも高い。第３上面は、第２上面よりも高い。
【００１２】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。主面を有する半導体基板を用意する。半導体基板に第１上面を有する第１素子分離絶縁膜を形成することによって、第１素子領域を規定する。半導体基板に第２上面を有する第２素子分離絶縁膜を形成することによって、第２素子領域を規定する。第１素子分離絶縁膜の第１上面を、半導体基板の主面よりも低い位置に後退させる。第１素子領域に第１トランジスタを形成する。第２素子領域に第２トランジスタを形成する。第１素子分離絶縁膜を覆うように、第２素子分離絶縁膜の第２上面よりも高い位置にある第３上面を有する第１エッチング阻止膜を形成する。第２素子分離絶縁膜を覆うように、第２エッチング阻止膜を形成する。第１エッチング阻止膜および第２エッチング阻止膜を覆うように、層間絶縁膜を形成する。層間絶縁膜に、第１素子領域を露出する第１コンタクトホールを形成するとともに、第２素子領域を露出する第２コンタクトホールを形成する。第１コンタクトホール内に第１プラグを形成するとともに、第２コンタクトホール内に第２プラグを形成する。
【発明の効果】
【００１３】
一実施の形態に係る半導体装置によれば、第１プラグから半導体基板へのリーク電流を抑制することができる。
【００１４】
他の実施の形態に係る半導体装置の製造方法によれば、第１プラグから半導体基板へのリーク電流が抑制される半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】各実施の形態に係る半導体装置のレイアウト構成の一例を示す図である。
【図２】実施の形態１に係る半導体装置におけるメモリセル領域の構造および周辺回路領域の構造の一例を示す平面図である。
【図３】同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおけるメモリセル領域および周辺回路領域の断面図である。
【図４】同実施の形態において、図２に示す断面線ＩＶ−ＩＶにおけるメモリセル領域および周辺回路領域の断面図である。
【図５】同実施の形態において、図２に示す断面線Ｖ−Ｖにおけるメモリセル領域および周辺回路領域の断面図である。
【図６】同実施の形態において、半導体装置の主な製造フローを示す第１のフローチャートである。
【図７】同実施の形態において、半導体装置の主な製造フローを示す第２のフローチャートである。
【図８】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１０】同実施の形態において、図８および図９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１１】同実施の形態において、図８および図９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１２】同実施の形態において、図１０および図１１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１３】同実施の形態において、図１０および図１１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１４】同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１５】同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１６】同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１７】同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１８】同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１９】同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図２０】同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２１】同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図２２】同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２３】同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図２４】同実施の形態において、図２２および図２３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２５】同実施の形態において、図２２および図２３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図２６】同実施の形態において、図２４および図２５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２７】同実施の形態において、図２４および図２５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図２８】同実施の形態において、図２６および図２７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２９】同実施の形態において、図２６および図２７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図３０】同実施の形態において、図２８および図２９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３１】同実施の形態において、図２８および図２９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図３２】同実施の形態において、図３０および図３１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３３】同実施の形態において、図３０および図３１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図３４】同実施の形態において、図３２および図３３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３５】同実施の形態において、図３２および図３３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図３６】同実施の形態において、図３４および図３５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３７】同実施の形態において、図３４および図３５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図３８】同実施の形態において、図３６および図３７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３９】同実施の形態において、図３６および図３７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図４０】同実施の形態において、図３８および図３９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４１】同実施の形態において、図３８および図３９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図４２】同実施の形態において、図４０および図４１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４３】同実施の形態において、図４０および図４１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図４４】同実施の形態において、図４２および図４３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４５】同実施の形態において、図４２および図４３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図４６】同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４７】同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図４８】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４９】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図５０】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５１】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図５２】同実施の形態において、図５０および図５１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５３】同実施の形態において、図５０および図５１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図５４】同実施の形態において、図５２および図５３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５５】同実施の形態において、図５２および図５３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図５６】同実施の形態において、図５４および図５５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５８】同実施の形態において、図５６に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図５９】比較例に係る半導体装置の製造方法の一工程を示す、メモリセル領域の断面図である。
【図６０】図５９に示す工程の後に行われる工程を示す、メモリセル領域の断面図である。
【図６１】図６０に示す工程の後に行われる工程を示す、メモリセル領域の断面図である。
【図６２】比較例に係る問題点を説明するための、周辺回路領域を示す部分平面図である。
【図６３】図６２に示す断面線ＬＸＩＩＩ−ＬＸＩＩＩにおける断面図である。
【図６４】図６３に示す工程の後に行われる工程を示す、周辺回路領域の断面図である。
【図６５】比較例に係る問題点を説明するための、メモリセル領域を示す部分平面図である。
【図６６】図６５に示す断面線ＬＸＶＩ−ＬＸＶＩにおける断面図である。
【図６７】図６６に示す工程の後に行われる工程を示す、メモリセル領域の断面図である。
【図６８】同実施の形態において、効果を説明するためのメモリセル領域を示す部分平面図である。
【図６９】同実施の形態において、図６８に示す断面線ＬＸＩＸ−ＬＸＩＸにおける断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す、メモリセル領域の断面図である。
【図７１】実施の形態２に係る半導体装置の、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線におけるメモリセル領域および周辺回路領域の断面図である。
【図７２】同実施の形態において、図２に示す断面線ＩＶ−ＩＶに対応する断面線におけるメモリセル領域および周辺回路領域の断面図である。
【図７３】同実施の形態において、半導体装置の製造フローを示す図である。
【図７４】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図７５】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図７６】同実施の形態において、図７４および図７５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図７７】同実施の形態において、図７４および図７５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図７８】同実施の形態において、図７６および図７７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図７９】同実施の形態において、図７６および図７７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８０】同実施の形態において、図７８および図７９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８１】同実施の形態において、図７８および図７９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８２】同実施の形態において、図８０および図８１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８３】同実施の形態において、図８０および図８１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８４】同実施の形態において、図８２および図８３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８５】同実施の形態において、図８２および図８３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８６】同実施の形態において、図８４および図８５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８７】同実施の形態において、図８４および図８５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８８】同実施の形態において、図８６および図８７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８９】同実施の形態において、図８６および図８７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９０】同実施の形態において、図８８および図８９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９１】同実施の形態において、図８８および図８９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９２】同実施の形態において、図９０および図９１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９３】同実施の形態において、図９０および図９１に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９４】同実施の形態において、図９２および図９３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９５】同実施の形態において、図９２および図９３に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９６】同実施の形態において、図９４および図９５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９７】同実施の形態において、図９４および図９５に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９８】同実施の形態において、図９６および図９７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図９９】同実施の形態において、図９６および図９７に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１００】同実施の形態において、図９８および図９９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１０１】同実施の形態において、図９８および図９９に示す工程の後に行われる工程を示す、断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【発明を実施するための形態】
【００１６】
はじめに、各実施の形態に係る半導体装置のレイアウト構成について説明する。図１に示すように、半導体装置ＳＥＤには、メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとが配置されている。メモリセル領域ＭＣＲには、不揮発性のメモリセルが形成されている。周辺回路領域ＰＣＲには、たとえば、ＣＰＵ（Central Processing Unit）等のプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路等が形成されている。
【００１７】
周辺回路領域ＰＣＲには、周辺ＭＩＳトランジスタＰＴＲが配置されており、高耐圧ＭＩＳトランジスタＨＶＴＲまたは低耐圧ＭＩＳトランジスタＬＶＴＲが形成されている。高耐圧ＭＩＳトランジスタＨＶＴＲは、比較的高い電圧で駆動する。低耐圧ＭＩＳトランジスタＬＶＴＲは、比較的低い電圧で駆動する。メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとが配置されている半導体基板ＳＵＢは、たとえば、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン等からなる半導体ウェハである（図３参照）。
【００１８】
メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとは、互いに隣り合っていてもよいし、互いに隣り合っていなくてもよい。高耐圧ＭＩＳトランジスタＨＶＴＲが形成されている周辺回路領域ＰＣＲと、低耐圧ＭＩＳトランジスタＬＶＴＲが形成されている周辺回路領域ＰＣＲとは、互いに隣り合っていてもよいし、互いに隣り合っていなくてもよい。
【００１９】
不揮発性のメモリセルは、後述するように、ＭＯＮＯＳ膜を適用したスプリットゲート型のメモリセルトランジスタＭＣＴＲによって構成される。メモリセルトランジスタＭＣＴＲは、制御トランジスタＣＴＲとメモリトランジスタＭＴＲとの２つのＭＩＳトランジスタを備える（図２参照）。この種のメモリセルトランジスタＭＣＴＲでは、ソースサイド注入によって情報の書き込みが行われる。一方、バンド間トンネル現象によって、情報の消去が行われる。以下、メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとが配置された半導体装置について、具体的に説明する。
【００２０】
実施の形態１
実施の形態１に係る半導体装置について説明する。以下では、説明および図面の煩雑さを避けるために、メモリセルトランジスタＭＣＴＲ、高耐圧ＭＩＳトランジスタおよび低耐圧ＭＩＳトランジスタが、ｎチャネル型の場合を例に挙げる。また、周辺回路領域ＰＣＲでは、低耐圧ＭＩＳトランジスタだけを図示する。
【００２１】
（メモリセル領域）
図２、図３、図４および図５に示すように、メモリセル領域ＭＣＲでは、素子分離絶縁膜ＥＩＦ（第１素子分離絶縁膜）によって、メモリ素子領域ＭＥＲ（第１素子領域）が規定されている。メモリセル領域ＭＣＲでは、素子分離絶縁膜ＥＩＦの上面の位置（高さ）は、半導体基板ＳＵＢの主面の位置（高さ）よりも低い位置に設定されている。素子分離絶縁膜ＥＩＦの上面の位置が、半導体基板ＳＵＢの主面の位置よりも低いことで、半導体基板ＳＵＢの領域には、主面に対応する上面と、その上面から素子分離絶縁膜ＥＩＦの上面に至る側面とが形成されることになる。その上面から側面にわたり制御ゲート絶縁膜ＣＧＩおよびＯＮＯ膜ＴＬ等を形成することで、後述するメモリセルトランジスタＭＣＴＲのゲート幅を拡げることができる。
【００２２】
メモリ素子領域ＭＥＲには、ｐ型のウェル領域ＰＷＲが形成されている。ウェル領域ＰＷＲには、メモリセルトランジスタＭＣＴＲ（第１トランジスタ）が形成されている。メモリセル領域ＭＣＲでは、メモリセルトランジスタＭＣＴＲがアレイ状に形成されている。メモリセルトランジスタＭＣＴＲは、スプリットゲート型のメモリセルトランジスタであり、メモリトランジスタＭＴＲと制御トランジスタＣＴＲとを備えている。メモリトランジスタＭＴＲは、メモリゲート電極ＭＧＥを有する。制御トランジスタＣＴＲは、制御ゲート電極ＣＧＥを有する。
【００２３】
制御ゲート電極ＣＧＥは、ウェル領域ＰＷＲ（半導体基板ＳＵＢ）の表面（上面と側面）上に、制御ゲート絶縁膜ＣＧＩを介在させて形成されている。制御ゲート絶縁膜ＣＧＩは、ウェル領域（半導体基板ＳＵＢの領域）の上面から側面にわたり形成されている。制御ゲート絶縁膜ＣＧＩは、絶縁膜を含む。絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン窒化膜の比誘電率よりも高い比誘電率（たとえば、７．０〜８．０程度）を有する高誘電率膜を適用することができる。高誘電率膜は、Ｈｉｇｈ−ｋ膜と呼ばれている。Ｈｉｇｈ−ｋ膜の材料としては、たとえば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ３）または酸化ランタン（ＬａＯ３）等の金属酸化物がある。
【００２４】
メモリゲート電極ＭＧＥは、ウェル領域ＰＷＲ（半導体基板ＳＵＢ）の表面（上面と側面）上に、ＯＮＯ膜ＴＬを介在させて形成されている。ＯＮＯ膜ＴＬは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層させた積層膜である。ＯＮＯ膜ＴＬは、トラップ膜として、制御ゲート電極ＣＧＥとメモリゲート電極ＭＧＥとの間にも介在する。ＯＮＯ膜ＴＬのうち、シリコン窒化膜は、電荷を蓄積するための絶縁膜であり、電荷蓄積部としての機能を有する。シリコン窒化膜は、シリコン窒化膜中にトラップ準位を有するトラップ性絶縁膜である。なお、トラップ性絶縁膜として、シリコン窒化膜の他に、シリコン窒化膜の比誘電率よりも高い比誘電率を有する高誘電率膜を用いることができ、たとえば、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜等を用いることができる。
【００２５】
制御ゲート電極ＣＧＥとメモリゲート電極ＭＧＥとは、制御ゲート電極ＣＧＥとメモリゲート電極ＭＧＥとの間にＯＮＯ膜ＴＬを介在させた状態で、メモリ素子領域ＭＥＲを横切るように延在している。メモリゲート電極ＭＧＥは、制御ゲート電極ＣＧＥの側面上に、ＯＮＯ膜ＴＬを介在させてサイドウォールスペーサ状に形成されている。
【００２６】
制御ゲート電極ＣＧＥは、導電膜を含む。導電膜として、シリコンを含む導電膜を適用することができ、たとえば、ｎ型の不純物が導入された多結晶シリコン膜を含むｎ型のポリシリコン膜等を適用することができる。メモリゲート電極ＭＧＥは、シリコンを含む導電膜を適用することができ、たとえば、ｎ型の不純物が導入された多結晶シリコン膜を含むｎ型のポリシリコン膜等を適用することができる。
【００２７】
ウェル領域ＰＷＲには、制御ゲート電極ＣＧＥの側面のうち、メモリゲート電極ＭＧＥが配置されている側とは反対側の側面の直下に位置する部分から、メモリゲート電極ＭＧＥが配置されている側とは反対側に向かって、一のＮ−拡散層ＭＬＤおよびＮ＋拡散層ＭＳＤが形成されている（ドレイン側）。また、ウェル領域ＰＷＲには、メモリゲート電極ＭＧＥの側面のうち、制御ゲート電極ＣＧＥが配置されている側とは反対側の側面の直下に位置する部分から、制御ゲート電極ＣＧＥが配置されている側とは反対側に向かって、他のＮ−拡散層ＭＬＤおよびＮ＋拡散層ＭＳＤが形成されている（ソース側）。
【００２８】
Ｎ＋拡散層ＭＳＤの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも高い。Ｎ＋拡散層ＭＳＤの不純物濃度は、Ｎ−拡散層ＭＬＤの不純物濃度よりも高い。Ｎ＋拡散層ＭＳＤの接合深さは、Ｎ−拡散層ＭＬＤの接合深さよりも深い。Ｎ−拡散層ＭＬＤは、ＬＤＤ（Lightly Doped Drain）領域として機能する。なお、短チャネル効果を抑制するために、Ｎ−拡散層ＭＬＤを取り囲むように、ｐ型のｐポケット領域またはｐ型のハロー領域（いずれも図示せず）を形成してもよい。
【００２９】
制御ゲート電極ＣＧＥの側面のうち、メモリゲート電極ＭＧＥが配置されている側とは反対側の側面上には、たとえば、シリコン酸化膜ＳＦを介在させてサイドウォールスペーサ膜ＭＳＷが形成されている。メモリゲート電極ＭＧＥの側面のうち、制御ゲート電極ＣＧＥが配置されている側とは反対側の側面上には、たとえば、シリコン酸化膜ＳＦを介在させてサイドウォールスペーサ膜ＭＳＷが形成されている。サイドウォールスペーサ膜ＭＳＷとして、たとえば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸化膜とシリコン窒化膜との積層膜が適用されている。
【００３０】
Ｎ＋拡散層ＭＳＤの表面には、金属シリサイド層ＭＳＦ１が形成されている。制御ゲート電極ＣＧＥの上面およびメモリゲート電極ＭＧＥの上面には、金属シリサイド層ＭＳＦ２が形成されている。金属シリサイド層ＭＳＦ１、ＭＳＦ２として、たとえば、コバルトシリサイド層、ニッケルシリサイド層、プラチナ添加ニッケルシリサイド層等を適用することができる。金属シリサイド層ＭＳＦ１によって、Ｎ＋拡散層ＭＳＤのコンタクト抵抗を低抵抗化することができる。金属シリサイド層ＭＳＦ２によって、制御ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥのコンタクト抵抗を低抵抗化することができる。
【００３１】
メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦでは、その素子分離絶縁膜ＥＩＦの上面を覆うように、シリコン酸化膜ＳＦが形成され、そのシリコン酸化膜ＳＦを覆うように、埋め込みシリコン窒化膜ＥＳ１（第１エッチング阻止膜の第１膜）が形成されている。さらに、その埋め込みシリコン窒化膜ＥＳ１とサイドウォールスペーサ膜ＭＳＷ等を覆うように、エッチングストッパ膜ＥＳ２（第１エッチング阻止膜の第２膜）が形成されている。図３、図４および図５のそれぞれにおける点線に示すように、エッチングストッパ膜ＥＳ２の上面の位置（高さ）は、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置（高さ）よりも高い位置にある。エッチングストッパ膜ＥＳ２は、後述する周辺回路領域ＰＣＲに形成されているエッチングストッパ膜ＥＳ２と同じ膜から形成されており、同じ材料と膜厚とをもって形成されている。なお、材料、膜厚には、製造プロセス上のばらつきを含む。
【００３２】
エッチングストッパ膜ＥＳ２を覆うように、層間絶縁膜ＩＬＦ１が形成されている。層間絶縁膜ＩＬＦ１の上面の位置（高さ）は、金属シリサイド層ＭＳＦ２等の上面の位置（高さ）とほぼ同じ位置にある。層間絶縁膜ＩＬＦ１を覆うように、層間絶縁膜ＩＬＦ２が形成されている。層間絶縁膜ＩＬＦ２、ＩＬＦ１を貫通して、Ｎ＋拡散層ＭＳＤに達するコンタクトホールＣＨ内に、バリア膜（図示せず）を介在させてコンタクトプラグＣＰＧ（第１プラグ）が形成されている。バリアメタル膜として、チタン膜、窒化チタン膜、または、チタン膜と窒化チタン膜との積層膜を適用することができる。コンタクトプラグＣＰＧとして、タングステン膜を適用することができる。
【００３３】
層間絶縁膜ＩＬＦ２の上に、第１層目の配線ＣＩＣが形成されている。配線ＣＩＣは、銅膜が適用されている。配線ＣＩＣとしては、銅膜の他に、タングステン膜またはアルミニウム膜を適用することができる。その第１層目の配線ＣＩＣの上に、必要に応じて、上層の配線層（図示せず）が形成されていてもよい。
【００３４】
（周辺回路領域）
周辺回路領域ＰＣＲの一例として、低耐圧ＭＩＳトランジスタが形成された周辺回路領域ＰＣＲについて説明する。図２、図３、図４および図５に示すように、周辺回路領域ＰＣＲでは、素子分離絶縁膜ＥＩＦ（第２素子分離絶縁膜）によって、周辺素子領域ＰＥＲ（第２素子領域）が規定されている。周辺回路領域ＰＣＲでは、素子分離絶縁膜ＥＩＦの上面の位置（高さ）は、半導体基板ＳＵＢの主面の位置（高さ）とほぼ同じ位置にある。
【００３５】
周辺素子領域ＰＥＲには、ｐ型のウェル領域ＰＷＲが形成されている。ウェル領域ＰＷＲには、周辺ＭＩＳトランジスタＰＴＲ（第２トランジスタ）が形成されている。周辺素子領域ＰＥＲには、複数の周辺ＭＩＳトランジスタＰＴＲが形成されている。周辺ＭＩＳトランジスタＰＴＲは、ゲート電極ＰＧＥを有する。ゲート電極ＰＧＥは、ウェル領域ＰＷＲ（半導体基板ＳＵＢ）の表面上に、界面層としてのシリコン酸化膜（図示せず）および高誘電率膜ＨＫＦを介在させて形成されている。
【００３６】
ゲート電極ＰＧＥは、金属膜と導電膜とを含む。金属膜として、たとえば、チタンナイトライド膜ＴＮＦを適用することができる。金属膜としては、チタンナイトライド膜ＴＮＦの他に、金属窒化膜、金属炭化膜、または、タングステン膜等を含む金属膜を適用することができる。金属窒化膜として、窒化タンタル膜、窒化タングステン膜等がある。金属炭化膜として、炭化チタン、炭化タンタルまたは炭化タングステン等がある。導電膜として、たとえば、アルミニウム膜を適用することができる。
【００３７】
ウェル領域ＰＷＲには、ゲート電極ＰＧＥの一方の側面の直下に位置する部分から、ゲート電極ＰＧＥとは距離を隔てられる一方に向かって、一のＮ−拡散層ＰＬＤおよびＮ＋拡散層ＰＳＤが形成されている。また、ウェル領域ＰＷＲには、ゲート電極ＰＧＥの他方の側面の直下に位置する部分から、ゲート電極ＰＧＥとは距離を隔てられる他方に向かって、他のＮ−拡散層ＰＬＤおよびＮ＋拡散層ＰＳＤが形成されている。
【００３８】
Ｎ＋拡散層ＰＳＤの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも高い。Ｎ＋拡散層ＰＳＤの不純物濃度は、Ｎ−拡散層ＰＬＤの不純物濃度よりも高い。Ｎ＋拡散層ＰＳＤの接合深さは、Ｎ−拡散層ＰＬＤの接合深さよりも深い。Ｎ−拡散層ＰＬＤは、ＬＤＤ領域として機能する。なお、短チャネル効果を抑制するために、Ｎ−拡散層ＰＬＤを取り囲むように、ｐ型のｐポケット領域またはｐ型のハロー領域（いずれも図示せず）を形成してもよい。
【００３９】
ゲート電極ＰＧＥの一方の側面上および他方の側面上のそれぞれでは、シリコン酸化膜ＳＦを介在させてサイドウォールスペーサ膜ＰＳＷが形成されている。Ｎ＋拡散層ＰＳＤの表面には、金属シリサイド層ＰＳＦ１が形成されている。ゲート電極ＰＧＥの上面には、金属シリサイド層ＰＳＦ２が形成されている。金属シリサイド層ＰＳＦ１によって、Ｎ＋拡散層ＰＳＤのコンタクト抵抗を低抵抗化することができる。金属シリサイド層ＰＳＦ２によって、ゲート電極ＰＧＥのコンタクト抵抗を低抵抗化することができる。
【００４０】
周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦでは、その素子分離絶縁膜ＥＩＦとサイドウォールスペーサ膜ＰＳＷとを覆うように、エッチングストッパ膜ＥＳ２（第２エッチング阻止膜）が形成されている。エッチングストッパ膜ＥＳ２を覆うように、層間絶縁膜ＩＬＦ１が形成されている。層間絶縁膜ＩＬＦ１の上面の位置（高さ）は、金属シリサイド層ＰＳＦ２等の上面の位置（高さ）とほぼ同じ位置にある。
【００４１】
層間絶縁膜ＩＬＦ１を覆うように、層間絶縁膜ＩＬＦ２が形成されている。層間絶縁膜ＩＬＦ２、ＩＬＦ１を貫通して、Ｎ＋拡散層ＰＳＤに達するコンタクトホールＣＨ内に、バリア膜（図示せず）を介在させてコンタクトプラグＣＰＧ（第２プラグ）が形成されている。層間絶縁膜ＩＬＦ２の上に、第１層目の配線ＣＩＣが形成されている。第１層目の配線ＣＩＣの上に、必要に応じて、上層の配線層（図示せず）が形成されていてもよい。
【００４２】
（メモリセルトランジスタの動作）
次に、メモリセルトランジスタＭＣＴＲの動作の一例について説明する。まず、メモリセルトランジスタＭＣＴＲにおけるＯＮＯ膜ＴＬにおけるシリコン窒化膜への電子の注入を、「書き込み」と定義する。一方、シリコン窒化膜へのホールの注入を、「消去」と定義する。
【００４３】
メモリセルトランジスタＭＣＴＲへの情報の書き込みは、ソースサイド注入方式が適用される。ソースサイド注入では、ホットエレクトロンが注入されることになる。Ｎ＋拡散層ＭＳＤ（ドレイン側）に印加する電圧Ｖｄを、たとえば、０．８Ｖ程度とする。制御ゲート電極ＣＧＥに印加する電圧Ｖｃｇを、たとえば、１Ｖ程度とする。メモリゲート電極ＭＧＥに印加する電圧Ｖｍｇを、たとえば、１２Ｖ程度とする。Ｎ＋拡散層ＭＳＤ（ソース側）に印加する電圧Ｖｓを、たとえば、６Ｖ程度とする。ｐ型のウェル領域ＰＷＲに印加する電圧Ｖｂを、たとえば、０Ｖ程度とする。電源電圧Ｖｄｄを、たとえば、１．５Ｖとする。書き込みを行うメモリセルに対して、各電圧を印加することによって、ＯＮＯ膜ＴＬにおけるシリコン窒化膜に電子が注入される。
【００４４】
ホットエレクトロンは、主として、メモリゲート電極ＭＧＥの直下に位置するウェル領域ＰＷＲに形成されたチャネル領域において発生する。発生したホットエレクトロンは、シリコン窒化膜中に注入される。注入されたホットエレクトロンは、シリコン窒化膜中のトラップ準位に捕獲される。その結果、メモリセルトランジスタＭＣＴＲのしきい値電圧（Ｖｔｈ）が上昇する。
【００４５】
メモリセルトランジスタＭＣＴＲの情報の消去は、バンド間トンネル現象（ＢＴＢＴ：Band To Band Tunneling）によるホットホール注入消去方式が適用される。ホットホール注入消去方式では、ＢＴＢＴ現象によって発生したホールが、シリコン窒化膜に注入される。電圧Ｖｄを、たとえば、０Ｖ程度とする。電圧Ｖｃｇを、たとえば、０Ｖ程度とする。電圧Ｖｍｇを、たとえば、−６Ｖ程度とする。電圧Ｖｓを、たとえば、６Ｖ程度とする。電圧Ｖｂを、たとえば、０Ｖ程度とする。消去を行うメモリセルに対して、各電圧を印加することによって、ＢＴＢＴ現象によってホールが発生する。発生したホールは電界加速されて、ＯＮＯ膜ＴＬにおけるシリコン窒化膜に注入される。その結果、メモリトランジスタのしきい値電圧が低下する。
【００４６】
メモリセルトランジスタＭＣＴＲの情報の消去は、バンド間トンネル現象の他に、ファウラーノルドハイム（ＦＮ：Fowler-Nordheim）型トンネル現象を利用した消去方式を適用してもよい。この消去方式では、ＦＮトンネル現象によって発生したホールが、シリコン窒化膜へ注入される。電圧Ｖｍｇを、たとえば、１２Ｖ程度とする。電圧Ｖｂを、たとえば、０Ｖ程度とする。消去を行うメモリセルに対して、各電圧を印加することによって、メモリゲート電極ＭＧＥから、ホールが、シリコン酸化膜を介してシリコン窒化膜に注入される。シリコン窒化膜に注入されたホールとシリコン窒化膜中の電子とが相殺されて、消去が行われる。あるいは、シリコン窒化膜に注入されたホールがシリコン窒化膜中のトラップ準位に捕獲されることで、消去が行われる。
【００４７】
情報の読み出しを行う際には、電圧Ｖｄを、たとえば、電源電圧程度（１．５Ｖ程度）とする。電圧Ｖｃｇを、たとえば、電源電圧程度（１．５Ｖ程度）とする。電圧Ｖｍｇを、たとえば、０Ｖ程度とする。電圧Ｖｓを、たとえば、０Ｖ程度とする。電圧Ｖｂを、たとえば、０Ｖ程度とする。読み出しを行うメモリセルに対して、各電圧を印加する。メモリゲート電極ＭＧＥに印加する電圧Ｖｍｇを、書き込み状態のメモリトランジスタＭＴＲのしきい値電圧と、消去状態のメモリトランジスタＭＴＲのしきい値電圧との間の電圧値に設定することで、電流が流れるか否かによって、書き込み状態と消去状態とを判別することができる。
【００４８】
（半導体装置の製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。はじめに、主な製造工程をフローチャートによって説明する。図６に示すように、ステップＳ１では、メモリセル領域（メモリ素子領域）と周辺回路領域（周辺素子領域）とを規定する素子分離絶縁膜が形成される。ステップＳ２では、周辺回路領域にウェル領域が形成される。ステップＳ３では、メモリセル領域にウェル領域が形成される。メモリセル領域（メモリ素子領域）を規定する素子分離絶縁膜の表面を後退させて段差を形成する。ステップＳ４では、メモリセル領域に制御ゲート電極とメモリゲート電極が形成される。ステップＳ５では、周辺回路領域の制御ゲート電極用のポリシリコン膜が除去される。ステップＳ６では、周辺回路領域にダミーポリシリコン膜が形成される。ステップＳ７では、メモリセル領域のダミーポリシリコン膜が除去される。ステップＳ８では、周辺回路領域にダミーゲート電極が形成される。
【００４９】
次に、図７に示すように、ステップＳ９では、Ｎ−拡散層（ＬＤＤ領域）が形成される。ステップＳ１０では、メモリセル領域に埋め込みシリコン窒化膜が形成される。ステップＳ１１では、サイドウォールスペーサ膜が形成される。ステップＳ１２では、Ｎ＋拡散層が形成される。次に、金属シリサイド層が形成される。ステップＳ１３では、層間絶縁膜が形成されて、ＣＭＰ（Chemical Mechanical Polishing）処理によって平坦化が行われる。ステップＳ１４では、ダミーゲート電極が除去されて、ゲート電極となる本来の金属膜が形成される。次に、ＣＭＰ処理によって平坦化が行われる。ステップＳ１５では、メモリセル領域の制御ゲート電極およびメモリゲート電極の金属シリサイド化が行われる。主なフローは以上である。
【００５０】
次に、半導体装置の製造方法について、より詳しく説明する。図８および図９に示すように、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することによって、メモリセル領域ＭＣＲ（メモリ素子領域ＭＥＲ）と周辺回路領域ＰＣＲ（周辺素子領域ＰＥＲ）とを規定する。素子分離絶縁膜ＥＩＦは、たとえば、ＳＴＩ（Shallow Trench Isolation）法によって形成される。この他に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成してもよい。次に、熱酸化法によって、厚さ数ｎｍ程度の下敷き酸化膜ＵＯＬが形成される。
【００５１】
次に、図１０および図１１に示すように、所定の写真製版処理を行うことにより、周辺回路領域ＰＣＲを露出し、メモリセル領域ＭＣＲを覆うフォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１を注入マスクとして、たとえば、ボロン等のｐ型の不純物を注入することによって、周辺素子領域ＰＥＲにｐ型のウェル領域ＰＷＲが形成される。また、必要に応じて、低耐圧ＭＩＳトランジスタ等のしきい値電圧を調整するためのチャネルドープが行われる。その後、フォトレジストパターンＰＲ１が除去される。
【００５２】
次に、図１２および図１３に示すように、所定の写真製版処理を行うことによって、メモリセル領域ＭＣＲを露出し、周辺回路領域ＰＣＲを覆うフォトレジストパターンＰＲ２が形成される。次に、そのフォトレジストパターンＰＲ２を注入マスクとして、たとえば、ボロン等のｐ型の不純物を注入することによって、メモリ素子領域ＭＥＲにｐ型のウェル領域ＰＷＲが形成される。次に、制御トランジスタ等のしきい値電圧を調整するためのチャネルドープが行われる。次に、フォトレジストパターンＰＲ２をエッチングマスクとして、たとえば、フッ酸（ＨＦ）水溶液を用いたウェットエッチング処理を行うことによって、素子分離絶縁膜ＥＩＦの上面の位置を半導体基板ＳＵＢの主面の位置よりも後退させて低くする。この後退量は、たとえば、１０〜３０ｎｍ程度である。その後、フォトレジストパターンＰＲ２が除去される。
【００５３】
次に、半導体基板ＳＵＢの主面に、制御ゲート絶縁膜となる絶縁膜ＣＩＦ（図１４参照）が形成される。絶縁膜ＣＩＦとして、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、高誘電率膜等を適用することができる。絶縁膜ＣＩＦの形成には、熱酸化法、スパッタリング法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、または、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等を適用することができる。
【００５４】
次に、絶縁膜ＣＩＦを覆うように、制御ゲート電極となる導電膜ＰＳ１（図１４参照）が形成される。導電膜ＰＳ１の厚さは、たとえば、５０〜１００ｎｍ程度である。導電膜ＰＳ１として、ｎ型のポリシリコン膜が好ましい。導電膜ＰＳ１の形成には、たとえば、ＣＶＤ法を適用することができる。次に、導電膜ＰＳ１を覆うように、キャップ絶縁膜ＨＭ１（図１４参照）が形成される。キャップ絶縁膜ＨＭ１の厚さは、たとえば、２０〜１００ｎｍ程度である。キャップ絶縁膜ＨＭ１として、たとえば、シリコン窒化膜が好ましい。キャップ絶縁膜ＨＭ１の形成には、たとえば、ＣＶＤ法を適用することができる。
【００５５】
次に、所定の写真製版処理を行うことによって、制御ゲート電極をパターニングするためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、キャップ絶縁膜ＨＭ１および導電膜ＰＳ１にエッチング処理が行われる。こうして、図１４および図１５に示すように、制御ゲート電極となる導電膜ＰＳ１のパターンが形成される。その後、必要に応じて、メモリトランジスタのしきい値電圧を調整するためのチャネルドープが行われる。
【００５６】
次に、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させることによって、ＯＮＯ膜ＴＬ（図１６等参照）が形成される。１層目のシリコン酸化膜の厚さは、たとえば、２〜１０ｎｍ程度である。シリコン窒化膜の厚さは、たとえば、５〜１５ｎｍ程度である。２層目のシリコン酸化膜の厚さは、たとえば、５〜２０ｎｍ程度である。１層目のシリコン酸化膜の形成には、熱酸化法またはＩＳＳＧ酸化法が適用される。シリコン窒化膜の形成には、ＣＶＤ法が適用される。２層目のシリコン酸化膜の形成には、ＣＶＤ法が適用される。
【００５７】
次に、ＯＮＯ膜ＴＬを覆うように、メモリゲート電極となる導電膜ＰＳ２（図１６等参照）が形成される。導電膜ＰＳ２の厚さは、たとえば、３０〜１００ｎｍ程度である。導電膜ＰＳ２として、ｎ型のポリシリコン膜が好ましい。導電膜ＰＳ２の形成には、たとえば、ＣＶＤ法を適用することができる。次に、導電膜ＰＳ２の全面に異方性エッチングが行われる。これにより、メモリセル領域ＭＣＲでは、制御ゲート電極となる導電膜ＰＳ１のパターンの両側面に、サイドウォール状の導電膜ＰＳ２のパターンが形成される。周辺回路領域ＰＣＲでは、導電膜ＰＳ２が除去される。
【００５８】
次に、所定の写真製版処理を行うことにより、制御ゲート電極となる導電膜ＰＳ１のパターンの両側面にそれぞれ形成されたサイドウォール状の導電膜ＰＳ２のパターンのうち、一方の導電膜ＰＳ２のパターンを露出し、他方の導電膜ＰＳ２のパターンを露出するフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、ドライエッチング処理を行うことにより、露出している他方の導電膜ＰＳ２のパターンが除去される。
【００５９】
次に、導電膜ＰＳ２のパターンが除去されることによって露出したＯＮＯ膜ＴＬの部分が、ウェットエッチング処理を行うことによって除去される。このとき、周辺回路領域ＰＣＲでは、残されたＯＮＯ膜ＴＬの部分が除去される。こうして、図１６および図１７に示すように、制御ゲート電極となる導電膜ＰＳ１のパターンの一方の側面に、ＯＮＯ膜ＴＬを介在させて、メモリゲート電極となる導電膜ＰＳ２のサイドウォール状のパターンが残された状態になる。
【００６０】
次に、図１８および図１９に示すように、半導体基板ＳＵＢを覆うように、絶縁膜ＰＦ１が形成される。絶縁膜ＰＦ１の厚さは、制御ゲート電極となる導電膜ＰＳ１のパターンを覆うキャップ絶縁膜ＨＭ１の上面を超える厚さとされる。次に、図２０および図２１に示すように、絶縁膜ＰＦ１に化学的機械研磨処理を行うことによって、絶縁膜ＰＦ１が平坦化される。このとき、キャップ絶縁膜ＨＭ１を、化学的機械研磨処理の停止膜として機能させることができる。
【００６１】
次に、図２２および図２３に示すように、所定の写真製版処理を行うことによって、メモリセル領域ＭＣＲを覆い、周辺回路領域ＰＣＲを露出するフォトレジストパターンＰＲ３が形成される。次に、そのフォトレジストパターンＰＲ３をエッチングマスクとして、露出したキャップ絶縁膜ＨＭ１および導電膜ＰＳ１の部分が除去される。さらに、絶縁膜ＣＩＦが除去される。その後、フォトレジストパターンＰＲ３が除去される。
【００６２】
次に、露出した周辺回路領域ＰＣＲの周辺素子領域ＰＥＲの表面に、たとえば、熱酸化法によって、１ｎｍ程度のシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、図２４および図２５に示すように、高誘電率膜ＨＫＦが形成される。高誘電率膜ＨＫＦとして、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜等の金属酸化膜を用いることができる。高誘電率膜ＨＫＦの厚さは、たとえば、１〜３ｎｍ程度である。高誘電率膜ＨＫＦの形成には、スパッタリング法、ＡＬＤ法またはＣＶＤ法等を適用することができる。
【００６３】
次に、高誘電率膜ＨＫＦの上に金属膜が形成される。金属膜として、チタンナイトライド膜ＴＮＦが形成される。金属膜としては、チタンナイトライド膜ＴＮＦの他に、金属窒化膜、金属炭化膜、または、タングステン膜等を含む金属膜を適用することができる。金属窒化膜として、窒化タンタル膜、窒化タングステン膜等がある。金属炭化膜として、炭化チタン、炭化タンタルまたは炭化タングステン等がある。金属膜の形成には、たとえば、スパッタリング法等を適用することができる。
【００６４】
次に、チタンナイトライド膜ＴＮＦの上に、ダミーゲート電極となるポリシリコン膜ＤＰＦが形成される。そのポリシリコン膜ＤＰＦの上に、ハードマスクとなる絶縁膜ＨＭ２が形成される。絶縁膜ＨＭ２の厚さは、たとえば、２０〜５０ｎｍ程度である。絶縁膜ＨＭ２の形成には、たとえば、ＣＶＤ法を適用することができる。
【００６５】
次に、図２６および図２７に示すように、所定の写真製版処理を行うことにより、周辺回路領域ＰＣＲを覆い、メモリセル領域ＭＣＲを露出するフォトレジストパターンＰＲ４が形成される。次に、そのフォトレジストパターンＰＲ４をエッチングマスクとして、ドライエッチング処理を行うことによって、メモリセル領域ＭＣＲに位置する絶縁膜ＨＭ２、ポリシリコン膜ＤＰＦ、チタンナイトライド膜ＴＮＦおよび高誘電率膜ＨＫＦ等が除去される。その後、フォトレジストパターンＰＲ４が除去される。
【００６６】
次に、図２８および図２９に示すように、所定の写真製版処理を行うことにより、ダミーゲートをパターニングするためのフォトレジストパターンＰＲ５が形成される。次に、そのフォトレジストパターンＰＲ５をエッチングマスクとして、エッチング処理が行われる。これにより、周辺回路領域ＰＣＲには、ポリシリコン膜ＤＰＦ等によるダミーゲート電極のパターンが形成される。その後、フォトレジストパターンＰＲ５が除去される。
【００６７】
次に、図３０および図３１に示すように、所定の写真製版処理を行うことによって、周辺回路領域ＰＣＲを覆い、メモリセル領域ＭＣＲを露出するフォトレジストパターンＰＲ６が形成される。次に、そのフォトレジストパターンＰＲ６をエッチングマスクとして、エッチング処理を行うことによって、メモリセル領域ＭＣＲに位置する絶縁膜ＰＦ１が除去される。その後、フォトレジストパターンＰＲ６が除去される。
【００６８】
次に、制御ゲート電極となる導電膜ＰＳ１のパターン、メモリゲート電極となる導電膜ＰＳ２のパターン、および、ポリシリコン膜ＤＰＦ等によるダミーゲート電極のパターン等を注入マスクとして、ｎ型の不純物が注入される。これにより、図３２および図３３に示すように、メモリ素子領域ＭＥＲには、ＬＤＤ領域としてＮ−拡散層ＭＬＤが形成される。周辺素子領域ＰＥＲには、ＬＤＤ領域としてＮ−拡散層ＰＬＤが形成される。このとき、ｎ型の不純物を注入する際の注入条件を、メモリ素子領域ＭＥＲと周辺素子領域ＰＥＲとで異なる注入条件としてもよい。また、メモリ素子領域ＭＥＲでは、ソース側とドレイン側とで異なる注入条件としてもよい。
【００６９】
また、Ｎ−拡散層ＭＬＤ、ＰＬＤを形成する前に、導電膜ＰＳ１のパターンの一方の側面と、導電膜ＰＳ２のパターンの他方の側面と、ポリシリコン膜ＤＰＦ等によるダミーゲート電極のパターンの両側面とのそれぞれに、オフセットスペーサ膜（図示せず）を形成してもよい。オフセットスペーサ膜の厚さは、たとえば、５〜１０ｎｍ程度である。オフセットスペーサ膜の形成には、ＣＶＤ法を適用することができる。さらに、メモリ素子領域ＭＥＲと周辺素子領域ＰＥＲとに、ポケット領域またはハロー領域（いずれも図示せず）を形成してもよい。
【００７０】
次に、図３４および図３５に示すように、半導体基板ＳＵＢを覆うように、絶縁膜としてシリコン酸化膜ＳＦが形成される。シリコン酸化膜ＳＦは厚さは、たとえば、２〜１０ｎｍ程度である。シリコン酸化膜ＳＦの形成には、たとえば、ＣＶＤ法が適用される。次に、そのシリコン酸化膜ＳＦを覆うように、埋め込みシリコン窒化膜ＥＳ１が形成される。埋め込みシリコン窒化膜ＥＳ１は、メモリセル領域ＭＣＲの素子分離絶縁膜ＥＩＦの半導体基板ＳＵＢの主面からの後退量より厚く形成する必要がある。埋め込みシリコン窒化膜ＥＳ１の厚さは、たとえば、２０〜５０ｎｍ程度である。ここでは、埋め込みシリコン窒化膜ＥＳ１の上面の位置が、周辺回路領域ＰＣＲに位置するシリコン酸化膜ＳＦの上面の位置よりも高くなるように形成される（点線参照）。埋め込みシリコン窒化膜ＥＳ１の形成には、たとえば、ＣＶＤ法を適用することができる。次に、埋め込みシリコン窒化膜ＥＳ１を覆うように、塗布膜ＣＴＦが形成される。塗布膜ＣＴＦとしては、たとえば、フォトレジスト等を適用することができる。
【００７１】
次に、図３６および図３７に示すように、所定のエッチング条件のもとで、塗布膜ＣＴＦと埋め込みシリコン窒化膜ＥＳ１に異方性エッチング処理が行われる。そのエッチング条件として、塗布膜ＣＴＦのエッチングレートと埋め込みシリコン窒化膜ＥＳ１のエッチングレートとが同じエッチングレートとなり、シリコン酸化膜からなるシリコン酸化膜ＳＦとは選択性（選択比）を有するエッチング条件が設定される。異方性エッチングを行っている際に、塗布膜ＣＴＦのエンドポイントを検出することで、素子分離絶縁膜ＥＩＦ等の上に埋め込みシリコン窒化膜ＥＳ１の一部を残した状態で、異方性エッチング処理が止められる。また、このとき、周辺回路領域ＰＣＲに膜厚モニタパターン（図示せず）を設けておき、その膜厚モニタパターン上の埋め込みシリコン窒化膜の膜厚を測定することで、残存する埋め込みシリコン窒化膜ＥＳ１の膜厚を把握することができる。
【００７２】
次に、図３８および図３９に示すように、シリコン酸化膜からなるシリコン酸化膜ＳＦとのエッチング選択性（選択比）がさらに高いエッチング条件のもとで、埋め込みシリコン窒化膜ＥＳ１にエッチング処理を行うことによって、メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦに位置する埋め込みシリコン窒化膜ＥＳ１の部分を残して、他の領域に位置する埋め込みシリコン窒化膜ＥＳ１の部分が除去される。こうして、メモリセル領域ＭＣＲでは、半導体基板ＳＵＢの主面から後退した素子分離絶縁膜ＥＩＦの上面に、埋め込みシリコン窒化膜ＥＳ１が残される。
【００７３】
次に、図４０および図４１に示すように、メモリセル領域ＭＣＲでは、制御ゲート電極となる導電膜ＰＳ１のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。また、メモリゲート電極となる導電膜ＰＳ２のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。周辺回路領域ＰＣＲでは、ポリシリコン膜ＤＰＦのパターンによるダミーゲート電極の側面に、サイドウォールスペーサ膜ＰＳＷが形成される。サイドウォールスペーサ膜ＭＳＷは、半導体基板ＳＵＢを覆うように、所望の絶縁膜（図示せず）を形成し、その絶縁膜に異方性エッチングを行うことによって形成される。また、サイドウォールスペーサ膜ＰＳＷは、半導体基板ＳＵＢを覆うように、所望の絶縁膜（図示せず）を形成し、その絶縁膜に異方性エッチングを行うことによって形成される。なお、サイドウォールスペーサ膜ＭＳＷの幅とサイドウォールスペーサ膜ＰＳＷの幅とは、異なっていてもよい。
【００７４】
サイドウォールスペーサ膜ＭＳＷ、ＰＳＷが形成されることで、メモリ素子領域ＭＥＲ上および周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦ上等に位置しているシリコン酸化膜ＳＦが除去される。これにより、埋め込みシリコン窒化膜ＥＳ１の上面の位置は、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置よりも高くなる。
【００７５】
次に、メモリセル領域ＭＣＲのサイドウォールスペーサ膜ＭＳＷ等、および、周辺回路領域ＰＣＲのサイドウォールスペーサ膜ＰＳＷ等を注入マスクとして、ｎ型の不純物が注入される。これにより、図４２および図４３に示すように、メモリ素子領域ＭＥＲには、Ｎ＋拡散層ＭＳＤが形成される。周辺素子領域ＰＥＲには、Ｎ＋拡散層ＰＳＤが形成される。このとき、ｎ型の不純物を注入する際の注入条件を、メモリ素子領域ＭＥＲと周辺素子領域ＰＥＲとで異なる注入条件としてもよい。また、メモリ素子領域ＭＥＲでは、ソース側とドレイン側とで異なる注入条件としてもよい。その後、アニール処理が行われる。
【００７６】
次に、たとえば、サリサイド法によって、金属シリサイド層ＭＳＦ１が形成される。金属シリサイド層ＭＳＦ１は、Ｎ＋拡散層ＭＳＤの表面、Ｎ＋拡散層ＰＳＤの表面およびメモリゲート電極となる導電膜ＰＳ２のパターンの上面のそれぞれに形成される。金属シリサイド層ＭＳＦ１として、たとえば、コバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層を形成することができる。
【００７７】
次に、図４４および図４５に示すように、半導体基板ＳＵＢを覆うように、エッチングストッパ膜ＥＳ２が形成される。次に、そのエッチングストッパ膜ＥＳ２を覆うように、層間絶縁膜ＩＬＦ１が形成される。エッチングストッパ膜ＥＳ２として、シリコン窒化膜が形成される。エッチングストッパ膜ＥＳ２の形成には、ＣＶＤ法を適用することができる。層間絶縁膜ＩＬＦ１として、シリコン酸化膜が形成される。層間絶縁膜ＩＬＦ１の形成には、ＣＶＤ法を適用することができる。
【００７８】
次に、図４６および図４７に示すように、化学的機械研磨処理を行うことによって、層間絶縁膜ＩＬＦ１が平坦化される。層間絶縁膜ＩＬＦ１の平坦化によって、キャップ絶縁膜ＨＭ１、導電膜ＰＳ２上の金属シリサイド層ＭＳＦ１および絶縁膜ＨＭ２が除去される。層間絶縁膜ＩＬＦ１の平坦化によって、制御ゲート電極となる導電膜ＰＳ１のパターン、メモリゲート電極となる導電膜ＰＳ２のパターン、ダミーゲート電極としてのポリシリコン膜ＤＰＦのパターンのそれぞれが露出する。これにより、メモリセル領域ＭＣＲでは、制御ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥが形成される。制御ゲート電極ＣＧＥは、ウェル領域ＰＷＲの表面上に、制御ゲート絶縁膜ＣＧＩ（ＣＩＦ）を介在させて形成されることになる。
【００７９】
次に、図４８および図４９に示すように、メモリセル領域ＭＣＲの制御ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ等を覆う絶縁膜ＰＦ１が形成される。次に、その絶縁膜ＰＦ１および層間絶縁膜ＩＬＦ１等をエッチングマスクとして、エッチング処理を行うことによって、露出しているダミーゲート電極としてのポリシリコン膜ＤＰＦのパターンが除去される。
【００８０】
次に、ポリシリコン膜ＤＰＦのパターンが除去された部分（溝）に充填するように、導電膜（図示せず）が形成される。導電膜として、シリコン膜以外の金属膜を適用することができ、たとえば、アルミニウム（Ａｌ）膜、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜等の金属膜を適用することができる。導電膜の形成には、たとえば、スパッタ法を適用することができる。なお、チタンナイトライド膜ＴＮＦと導電膜との間に、低耐圧ＭＩＳトランジスタ等のゲート電極の仕事関数を調整するための他の金属膜を形成してもよい。
【００８１】
次に、化学的機械研磨処理を行うことにより、ポリシリコン膜ＤＰＦのパターンが除去された部分に充填された導電膜の部分を残して、層間絶縁膜ＩＬＦ１の上面上に位置する導電膜の部分が除去される。これにより、図５０および図５１に示すように、周辺回路領域ＰＣＲでは、周辺ＭＩＳトランジスタＰＴＲの一つとして、低耐圧ＭＩＳトランジスタのゲート電極ＰＧＥが形成される。
【００８２】
次に、図５２および図５３に示すように、周辺回路領域ＰＣＲのゲート電極ＰＧＥ等を覆う絶縁膜ＰＦ２が形成される。次に、たとえば、サリサイド法によって、金属シリサイド層ＭＳＦ２が形成される。金属シリサイド層ＭＳＦ２は、制御ゲート電極ＣＧＥの上面およびメモリゲート電極ＭＧＥの上面のそれぞれに形成される。金属シリサイド層ＭＳＦ２として、たとえば、コバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層を形成することができる。
【００８３】
次に、図５４および図５５に示すように、層間絶縁膜ＩＬＦ１を覆うように層間絶縁膜ＩＬＦ２が形成される。層間絶縁膜ＩＬＦ２として、たとえば、単層のシリコン酸化膜、シリコン酸化膜とシリコン窒化膜との積層膜が形成される。層間絶縁膜ＩＬＦ２の形成には、ＣＶＤ法を適用することができる。次に、所定の写真製版処理を行ことによって、コンタクトホールを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、異方性エッチング処理が行われる。これにより、メモリセル領域ＭＣＲでは、Ｎ＋拡散層ＭＳＤを露出するにコンタクトホールＣＨが形成される。周辺回路領域ＰＣＲでは、Ｎ＋拡散層ＰＳＤを露出するコンタクトホールＣＨが形成される。実施の形態１に係る半導体装置では、後述するように、コンタクトホールＣＨのアライメントのずれに起因するリーク電流を抑制することができる。その後、フォトレジストパターンが除去される。
【００８４】
次に、コンタクトホールＣＨ内に、バリア導体膜を介在させて主導体膜（いずれも図示せず）が形成される。バリア導体膜として、たとえば、チタン（Ｔｉ）膜、チタンナイトライド（ＴｉＮ）膜、または、チタン膜とチタンナイトライド膜の積層膜が形成される。主導体膜として、たとえば、タングステン膜が形成される。次に、化学的機械研磨処理またはエッチバック処理を行うことによって、層間絶縁膜ＩＬＦ２の上面上に位置するバリア導体膜の部分および主導体膜の部分が除去される。これにより、図５６に示すように、コンタクトホールＣＨ内にコンタクトプラグＣＰＧが形成される。メモリセル領域ＭＣＲでは、コンタクトプラグＣＰＧは、Ｎ＋拡散層ＭＳＤに電気的に接続される。周辺回路領域ＰＣＲでは、コンタクトプラグＣＰＧは、Ｎ＋拡散層ＰＳＤに電気的に接続される。
【００８５】
次に、図５７および図５８に示すように、層間絶縁膜ＩＬＦ２の上に１層目の配線ＣＩＣが形成される。配線ＣＩＣとして、たとえば、銅配線を形成することができる。銅配線の形成には、たとえば、ダマシン法を適用することができる。その後、必要に応じて、２層目以降の配線（図示せず）を形成してもよい。こうして、半導体装置の主要部分が完成する。
【００８６】
上述した半導体装置では、メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦの上に埋め込みシリコン窒化膜ＥＳ１およびエッチングストッパ膜ＥＳ２が形成されている。これにより、コンタクトホールＣＨのアライメントのずれに起因するリーク電流を抑制することができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００８７】
比較例に係る半導体装置では、図８〜図３２に示す工程と同様の工程を経た後、図５９に示すように、半導体基板ＳＵＢを覆うように、シリコン酸化膜からなるシリコン酸化膜ＳＦが形成される。次に、図４０に示す工程と同様の工程により、図６０に示すように、制御ゲート電極となる導電膜ＰＳ１のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。また、メモリゲート電極となる導電膜ＰＳ２のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。
【００８８】
次に、図４２〜図５２に示す工程と同様の工程を経た後、図６１に示すように、層間絶縁膜ＩＬＦ１を覆うように、層間絶縁膜ＩＬＦ２が形成される。次に、所定の写真製版処理を行ことによって、コンタクトホールを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、異方性エッチング処理を行うことによって、メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとにコンタクトホールＣＨが形成される。
【００８９】
このとき、写真製版処理のアライメントのずれによって、フォトレジストパターンの開口部が、メモリ素子領域ＭＥＲと素子分離絶縁膜ＥＩＦとに跨って形成されるとともに、周辺素子領域ＰＥＲと素子分離絶縁膜ＥＩＦとに跨って形成される場合を想定する。この場合、図６２および図６３に示すように、まず、周辺回路領域ＰＣＲでは、コンタクトホールＣＨの底では、素子分離絶縁膜ＥＩＦの一部がエッチングされた状態になる。ここで、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦでは、素子分離絶縁膜ＥＩＦの上面は、半導体基板ＳＵＢの主面に対して後退していない。このため、コンタクトホールＣＨでは、素子分離絶縁膜ＥＩＦの一部がエッチングされた部分からウェル領域ＰＷＲまでの距離は、ある程度確保される。これにより、図６４に示すように、コンタクトホールＣＨ内に形成されたコンタクトプラグＣＰＧからウェル領域ＰＷＲへ、電流がリークすることは抑えられる。
【００９０】
一方、図６５および図６６に示すように、メモリセル領域ＭＣＲにおいても、コンタクトホールＣＨの底では、素子分離絶縁膜ＥＩＦの一部がエッチングされた状態になる。ここで、メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦでは、素子分離絶縁膜ＥＩＦの上面は、半導体基板ＳＵＢの主面に対して後退しており、素子分離絶縁膜ＥＩＦの上面の位置は、半導体基板ＳＵＢの主面の位置よりも低い位置にある。
【００９１】
このため、コンタクトホールＣＨでは、素子分離絶縁膜ＥＩＦの上面の位置が後退している分、素子分離絶縁膜ＥＩＦの一部がエッチングされた部分からウェル領域ＰＷＲまでの距離は短くなる。その結果、図６７に示すように、コンタクトホールＣＨ内に形成されたコンタクトプラグＣＰＧとウェル領域ＰＷＲとの距離が縮まり、コンタクトプラグＣＰＧからウェル領域ＰＷＲへ電流がリークするおそれが高くなる。
【００９２】
比較例に係る半導体装置に対して実施の形態１に係る半導体装置では、メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦの上に埋め込みシリコン窒化膜ＥＳ１およびエッチングストッパ膜ＥＳ２が形成されている。そのエッチングストッパ膜ＥＳ２の上面の位置が、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置よりも高い位置にある。
【００９３】
これにより、図６８および図６９に示すように、コンタクトホールを形成する際の写真製版処理のアライメントのずれが生じた場合には、エッチングストッパ膜ＥＳ２と埋め込みシリコン窒化膜ＥＳ１とによって、素子分離絶縁膜ＥＩＦが位置する部分のエッチングが抑制されて、コンタクトホールＣＨの底からウェル領域ＰＷＲまでの距離が確保される。これにより、図７０に示すように、コンタクトホールＣＨ内に形成されたコンタクトプラグＣＰＧからウェル領域ＰＷＲへ、電流がリークするのを阻止することができる。
【００９４】
実施の形態２
実施の形態２では、周辺回路領域に配置される周辺ＭＩＳトランジスタＰＴＲの形成方法のバリエーションについて説明する。
【００９５】
（メモリセル領域と周辺回路領域）
まず、半導体装置の構造について説明する。図７１および図７２に示すように、半導体装置における周辺回路領域ＰＣＲでは、周辺ＭＩＳトランジスタＰＴＲの高誘電率膜ＨＫＦおよびチタンナイトライド膜ＴＮＦが、ゲート電極ＰＧＥとウェル領域ＰＷＲとの間に介在しているとともに、ゲート電極ＰＧＥとサイドウォールスペーサ膜ＰＳＷとの間にも介在している。なお、これ以外の、メモリセル領域ＭＣＲの構造を含む構成については、実施の形態１において説明した半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９６】
（半導体装置の製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。はじめに、主な製造工程をフローチャートによって説明する。図７３に示すように、ステップＴ１では、メモリセル領域に制御ゲート電極とメモリゲート電極が形成される。ステップＴ２では、周辺回路領域にダミーゲート電極が形成される。ステップＴ３では、Ｎ−拡散層（ＬＤＤ領域）が形成される。ステップＴ４では、メモリセル領域に埋め込みシリコン窒化膜が形成される。ステップＴ５では、サイドウォールスペーサ膜が形成される。ステップＴ６では、Ｎ＋拡散層が形成される。次に、金属シリサイド層が形成される。ステップＴ７では、層間絶縁膜が形成されてＣＭＰ処理によって平坦化が行われる。ステップＴ８では、ダミーゲート電極の除去が行われる。次に、ゲート電極となる本来の金属膜が形成される。
【００９７】
次に、半導体装置の製造方法について、より詳しく説明する。まず、図８および図９〜図１６および図１７に示す工程と同様の工程を経て、図７４および図７５に示すように、制御ゲート電極となる導電膜ＰＳ１のパターンの一方の側面に、ＯＮＯ膜ＴＬを介在させて、メモリゲート電極となる導電膜ＰＳ２のサイドウォール状のパターンが残された状態になる。次に、図１８および図１９〜図２０および図２１に示す工程と同様の工程を経て、図７６および図７７に示すように、絶縁膜ＰＦ１が平坦化される。
【００９８】
次に、図７８および図７９に示すように、所定の写真製版処理を行うことにより、周辺回路領域ＰＣＲの導電膜ＰＳ１をパターニングすためのフォトレジストパターンＰＲ７が形成される。次に、そのフォトレジストパターンＰＲ７をエッチングマスクとして異方性エッチングを行うことによって、周辺回路領域ＰＣＲの導電膜ＰＳ１が、ゲート電極状にパターニングされて、導電膜ＰＳ１によるダミーゲート電極が形成される。その後、フォトレジストパターンＰＲ７が除去される。
【００９９】
次に、図８０および図８１に示すように、所定の写真製版処理を行うことによって、周辺回路領域ＰＣＲを覆い、メモリセル領域ＭＣＲを露出するフォトレジストパターンＰＲ８が形成される。次に、そのフォトレジストパターンＰＲ８をエッチングマスクとしてエッチング処理を行うことによって、メモリセル領域ＭＣＲに位置する絶縁膜ＰＦ１が除去される。その後、フォトレジストパターンＰＲ８が除去される。
【０１００】
次に、図８２および図８３に示すように、制御ゲート電極となる導電膜ＰＳ１のパターン、メモリゲート電極となる導電膜ＰＳ２のパターン、および、導電膜ＰＳ１によるダミーゲート電極のパターン等を注入マスクとして、ｎ型の不純物が注入される。これにより、メモリ素子領域ＭＥＲには、ＬＤＤ領域としてＮ−拡散層ＭＬＤが形成される。周辺素子領域ＰＥＲには、ＬＤＤ領域としてＮ−拡散層ＰＬＤが形成される。
【０１０１】
次に、図３４および図３５に示す工程と同様の工程を経て、図８４および図８５に示すように、半導体基板ＳＵＢを覆うように、シリコン酸化膜からなるシリコン酸化膜ＳＦが形成される。そのシリコン酸化膜ＳＦを覆うように、埋め込みシリコン窒化膜ＥＳ１が形成される。埋め込みシリコン窒化膜ＥＳ１は、埋め込みシリコン窒化膜ＥＳ１の上面の位置が、周辺回路領域ＰＣＲに位置するシリコン酸化膜ＳＦの上面の位置よりも高くなるように形成される（点線参照）。さらに、その埋め込みシリコン窒化膜ＥＳ１を覆うように、塗布膜ＣＴＦが形成される。次に、図３６および図３７に示す工程と同様の工程を経て、図８６および図８７に示すように、素子分離絶縁膜ＥＩＦ等の上に埋め込みシリコン窒化膜ＥＳ１の一部を残した状態で、異方性エッチング処理が止められる。
【０１０２】
次に、図３８および図３９〜図４０および図４１に示す工程と同様の工程を経て、図８８および図８９に示すように、メモリセル領域ＭＣＲでは、半導体基板ＳＵＢの主面から後退した素子分離絶縁膜ＥＩＦの上面に、埋め込みシリコン窒化膜ＥＳ１が残される。制御ゲート電極となる導電膜ＰＳ１のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。メモリゲート電極となる導電膜ＰＳ２のパターンの側面に、サイドウォールスペーサ膜ＭＳＷが形成される。周辺回路領域ＰＣＲでは、導電膜ＰＳ１によるダミーゲート電極のパターンの側面に、サイドウォールスペーサ膜ＰＳＷが形成される。このとき、埋め込みシリコン窒化膜ＥＳ１の上面の位置は、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置よりも高くなる。また、サイドウォールスペーサ膜ＭＳＷの幅とサイドウォールスペーサ膜ＰＳＷの幅とが異なるように、サイドウォールスペーサ膜ＭＳＷとサイドウォールスペーサ膜ＰＳＷとを形成してもよい。
【０１０３】
次に、図４２および図４３に示す工程と同様の工程を経て、図９０および図９１に示すように、メモリ素子領域ＭＥＲには、Ｎ＋拡散層ＭＳＤが形成される。周辺素子領域ＰＥＲには、Ｎ＋拡散層ＰＳＤが形成される。Ｎ＋拡散層ＭＳＤの表面、Ｎ＋拡散層ＰＳＤの表面およびメモリゲート電極となる導電膜ＰＳ２のパターンの上面のそれぞれに、金属シリサイド層ＭＳＦ１が形成される。
【０１０４】
次に、図４４および図４５に示す工程と同様の工程を経て、図９２および図９３に示すように、半導体基板ＳＵＢを覆うように、エッチングストッパ膜ＥＳ２が形成される。次に、そのエッチングストッパ膜ＥＳ２を覆うように、層間絶縁膜ＩＬＦ１が形成される。次に、図４６および図４７に示す工程と同様の工程を経て、図９４および図９５に示すように、化学的機械研磨処理を行うことによって、層間絶縁膜ＩＬＦ１が平坦化される。これにより、メモリセル領域ＭＣＲでは、制御ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥが形成される。制御ゲート電極ＣＧＥは、ウェル領域ＰＷＲの表面上に、制御ゲート絶縁膜ＣＧＩ（ＣＩＦ）を介在させて形成されることになる。周辺回路領域ＰＣＲでは、導電膜ＰＳ１によるダミーゲート電極のパターンの上面が露出する。
【０１０５】
次に、図９６および図９７に示すように、メモリセル領域ＭＣＲの制御ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ等を覆う絶縁膜ＰＦ１が形成される。次に、その絶縁膜ＰＦ１および層間絶縁膜ＩＬＦ１等をエッチングマスクとして、エッチング処理を行うことによって、周辺回路領域ＰＣＲでは、露出している導電膜ＰＳ１によるダミーゲート電極のパターンが除去される。さらに、露出した絶縁膜ＣＩＦが除去される。絶縁膜ＣＩＦが除去されることで、ウェル領域ＰＷＲ（半導体基板ＳＵＢ）の表面が露出する。
【０１０６】
次に、露出したウェル領域ＰＷＲの表面に、界面層として、シリコン酸化膜（図示せず）を形成した後、高誘電率膜ＨＫＦ（図９８参照）が形成される。次に、高誘電率膜ＨＫＦの上に、金属膜として、チタンナイトライド膜ＴＮＦ（図９８参照）が形成される。次に、導電膜ＰＳ１によるダミーゲート電極のパターン等が除去された部分（溝）に充填する態様で、チタンナイトライド膜ＴＮＦの上に、周辺ＭＩＳトランジスタのゲート電極となる導電膜（図示せず）が形成される。
【０１０７】
次に、化学的機械研磨処理を行うことにより、導電膜ＰＳ１によるダミーゲート電極のパターン等が除去された部分に充填された導電膜の部分を残して、層間絶縁膜ＩＬＦ１の上面上に位置する導電膜等の部分が除去される。これにより、図９８および図９９に示すように、周辺回路領域ＰＣＲでは、周辺ＭＩＳトランジスタＰＴＲの一つとして、低耐圧ＭＩＳトランジスタのゲート電極ＰＧＥが形成される。
【０１０８】
次に、図５２および図５３に示す工程と同様の工程を経て、制御ゲート電極ＣＧＥの上面およびメモリゲート電極ＭＧＥの上面のそれぞれに、金属シリサイド層ＭＳＦ２（図１００参照）が形成される。次に、図５４および図５５に示す工程と同様の工程を経て、メモリセル領域ＭＣＲでは、Ｎ＋拡散層ＭＳＤを露出するにコンタクトホールＣＨが形成される。周辺回路領域ＰＣＲでは、Ｎ＋拡散層ＰＳＤを露出するコンタクトホールＣＨが形成される（図１００参照）。次に、図５６および図５７に示す工程と同様の工程を経て、図１００および図１０１に示すように、コンタクトホールＣＨ内にコンタクトプラグＣＰＧが形成される。その後、図５７および図５８に示す工程と同様の工程を経て、層間絶縁膜ＩＬＦ２の上に１層目の配線ＣＩＣが形成されて、図７１および図７２に示す半導体装置の主要部分が完成する。
【０１０９】
上述した半導体装置の製造方法では、周辺回路領域ＰＣＲに配置される周辺ＭＩＳトランジスタＰＴＲのゲート電極ＰＧＥを形成する前に形成するダミーのゲート電極の形成方法が、実施の形態１の場合と異なっている。一方、メモリセル領域ＭＣＲのメモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦの形成方法を含むメモリセルトランジスタＭＣＴＲの形成方法は、実施の形態１の半導体装置と同様である。
【０１１０】
実施の形態２に係る半導体装置では、前述した半導体装置と同様に、メモリ素子領域ＭＥＲを規定する素子分離絶縁膜ＥＩＦの上に埋め込みシリコン窒化膜ＥＳ１およびエッチングストッパ膜ＥＳ２が形成されている。そのエッチングストッパ膜ＥＳ２の上面の位置が、周辺素子領域ＰＥＲを規定する素子分離絶縁膜ＥＩＦの上面の位置よりも高い位置にある。
【０１１１】
これにより、コンタクトホールＣＨを形成する際の写真製版処理のアライメントのずれが生じた場合には、エッチングストッパ膜ＥＳ２と埋め込みシリコン窒化膜ＥＳ１とによって、素子分離絶縁膜ＥＩＦが位置する部分のエッチングが抑制されて、コンタクトホールＣＨの底からウェル領域ＰＷＲまでの距離が確保される（図６８および図６９参照）。これにより、コンタクトホールＣＨ内に形成されたコンタクトプラグＣＰＧからウェル領域ＰＷＲへ、電流がリークするのを阻止することができる（図７０参照）。
【０１１２】
なお、上述した各実施の形態では、層間絶縁膜（層間絶縁膜ＩＬＦ１、ＩＬＦ２）として、シリコン酸化膜を例に挙げ、第１（２）エッチング阻止膜（埋め込みシリコン窒化膜ＥＳ１、エッチングストッパ膜ＥＳ２）として、シリコン窒化膜を例に挙げた。層間絶縁膜にコンタクトホールを形成する際のエッチングに対して、選択比を有する材料であれば、シリコン酸化膜とシリコン窒化膜の組み合わせに限られず、他の材料から形成された絶縁膜を適用してもよい。
【０１１３】
また、第１素子領域としてメモリセル領域ＭＣＲを挙げて、そのメモリセル領域ＭＣＲに、第１トランジスタとしてメモリセルトランジスタＭＣＴＲが形成されている場合について説明した。第１素子領域に形成される第１トランジスタとしては、メモリセルトランジスタＭＣＴＲに限られるものではなく、ゲート幅が要求されるトランジスタについても適用が可能である。
【０１１４】
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１６】
ＳＥＤ  半導体装置、ＭＣＲ  メモリセル領域、ＰＣＲ  周辺回路領域、ＳＵＢ  半導体基板、ＥＩＦ  素子分離絶縁膜、ＵＯＬ  下敷き酸化膜、ＰＷＲ  ウェル領域、ＭＥＲ  メモリ素子領域、ＭＣＴＲ  メモリセルトランジスタ、ＭＴＲ  メモリトランジスタ、ＣＴＲ  制御トランジスタ、ＣＧＩ  制御ゲート絶縁膜、ＣＧＥ  制御ゲート電極、ＴＬ  ＯＮＯ膜、ＭＧＥ  メモリゲート電極、ＭＬＤ  Ｎ−拡散層、ＭＳＤ  Ｎ＋拡散層、ＭＳＷ、ＰＳＷ  サイドウォールスペーサ膜、ＭＳＦ１、ＭＳＦ２  金属シリサイド層、ＰＥＲ  周辺素子領域、ＰＴＲ  周辺ＭＩＳトランジスタ、ＨＶＴＲ  高耐圧ＭＩＳトランジスタ、ＬＶＴＲ  低耐圧ＭＩＳトランジスタ、ＨＫＦ  ＨＫ膜、ＴＮＦ  チタンナイトライド膜、ＰＧＥ  ゲート電極、ＰＬＤ  Ｎ−拡散層、ＰＳＤ  Ｎ＋拡散層、ＰＳ１、ＰＳ２  導電膜、ＨＭ１  キャップ絶縁膜、ＨＭ２、ＣＩＦ、ＰＦ１、ＰＦ２、ＰＦ３、ＳＦ  絶縁膜、ＤＰＦ  ポリシリコン膜、ＥＳ１  埋め込みシリコン窒化膜、ＣＴＦ  塗布膜、ＥＳ２  エッチングストッパ膜、ＩＬＦ１、ＩＬＦ２  層間絶縁膜、ＣＨ  コンタクトホール、ＣＰＧ  コンタクトプラグ、ＣＩＣ  配線、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７、ＰＲ８  フォトレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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