(57)【要約】【課題】狭ピッチバンプの接合安定性を高めることができる半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、支持体上に、絶縁層と絶縁層内に設けられた導体パターンを形成する工程と、絶縁層上に導体パターンと接続する第１半導体素子を搭載する工程と、第１半導体素子を封止する樹脂を形成する工程と、樹脂を形成した後、支持体を除去し、導体パターンの一部の表面を露出させる工程と、導体パターンの一部の露出面をエッチングして後退させ、絶縁層の表面に凹部を形成する工程と、凹部に導体パターンの一部に含まれる金属元素とは異なる金属元素を含むパッドを形成する工程とを備えている。【選択図】図６
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【特許請求の範囲】
【請求項１】
支持体上に、絶縁層と、前記絶縁層内に設けられた導体パターンを形成する工程と、
前記絶縁層上に、前記導体パターンと接続する第１半導体素子を搭載する工程と、
前記第１半導体素子を封止する樹脂を形成する工程と、
前記樹脂を形成した後、前記支持体を除去し、前記導体パターンの一部の表面を露出させる工程と、
前記導体パターンの前記一部の露出面をエッチングして後退させ、前記絶縁層の表面に凹部を形成する工程と、
前記凹部に、前記導体パターンの前記一部に含まれる金属元素とは異なる金属元素を含むパッドを形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記エッチングにより後退させる前記導体パターンの前記一部は、銅からなる請求項１記載の半導体装置の製造方法。
【請求項３】
前記パッドを形成する工程は、金とニッケルの少なくともいずれかを含む膜を形成する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記パッドを形成する工程は、
ニッケル膜と金膜とを無電解めっき法で形成する工程を含む請求項３記載の半導体装置の製造方法。
【請求項５】
前記ニッケル膜と前記金膜との間に、パラジウム膜が形成される請求項４記載の半導体装置の製造方法。
【請求項６】
前記パッドを形成する工程は、
ニッケル膜を形成する工程と、
前記ニッケル膜のニッケルを金に置換する工程と、
を含む請求項３記載の半導体装置の製造方法。
【請求項７】
複数の前記パッドが、４０μｍ以下のピッチで配置される請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記パッドに、第２半導体デバイスを接合する工程をさらに備えた請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記第１半導体素子は、メモリチップを含み、
前記第２半導体素子は、前記メモリチップを制御する制御素子である請求項７記載の半導体装置の製造方法。
【請求項１０】
前記支持体は、シリコン基板またはガラス基板である請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記導体パターンは、前記支持体上に形成されたシード層上にめっき法で形成され、
前記支持体を除去した後、前記シード層を除去して、前記導体パターンの前記一部の表面を露出させる請求項１〜１０のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップを搭載したインターポーザの裏面側に、別のチップをマイクロバンプ接合する場合、インターポーザには狭ピッチのマイクロバンプ接続用パッドが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１０３６２５号公報
【特許文献２】国際公開第２０１０／０５８６４６号
【特許文献３】特開２０１５−１７３１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、狭ピッチバンプの接合安定性を高めることができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置の製造方法は、支持体上に、絶縁層と、前記絶縁層内に設けられた導体パターンを形成する工程と、前記絶縁層上に、前記導体パターンと接続する第１半導体素子を搭載する工程と、前記第１半導体素子を封止する樹脂を形成する工程と、前記樹脂を形成した後、前記支持体を除去し、前記導体パターンの一部の表面を露出させる工程と、前記導体パターンの前記一部の露出面をエッチングして後退させ、前記絶縁層の表面に凹部を形成する工程と、前記凹部に、前記導体パターンの前記一部に含まれる金属元素とは異なる金属元素を含むパッドを形成する工程と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２】実施形態の半導体装置の製造方法を示す模式断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】（ａ）は、実施形態の半導体装置における半導体素子の模式断面図であり、（ｂ）は、（ａ）におけるＡ部の拡大模式断面図。
【図１１】実施形態の半導体素子の模式断面図。
【図１２】実施形態の半導体チップの積層構造を示す模式断面図。
【図１３】実施形態の半導体素子の構成を示す模式図。
【図１４】実施形態の半導体チップと外部回路との接続を示す模式図。
【図１５】実施形態の半導体チップと外部回路との接続を示す模式図。
【図１６】実施形態の半導体素子の模式断面図。
【図１７】実施形態の半導体素子の構成を示す模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１（ａ）〜図８は、実施形態の半導体装置の製造方法を示す模式断面図である。
【０００９】
図１（ａ）に示すように、支持体１上に剥離層２が形成され、その剥離層２上にシード層３が形成される。支持体１は、例えば、シリコン基板またはガラス基板である。剥離層２はなくてもよい。
【００１０】
シード層３は、例えば銅（Ｃｕ）膜である。その銅膜と剥離層２（または支持体１）との間にチタン（Ｔｉ）膜を形成してもよい。
【００１１】
図１（ｂ）に示すように、シード層３上に絶縁層４ａが形成される。絶縁層４ａは、例えば樹脂材料からなる。絶縁層４ａには複数のホール５が形成される。ホール５は絶縁層４ａを貫通する。ホール５の底にシード層３が露出する。
【００１２】
ホール５内には、図２（ａ）に示すように、例えばビア形状の導体部６ａ、６ｂが形成される。めっき法により、ホール５の底に露出するシード層３上に例えば銅が柱状に成長し、ホール５内は銅でフィルされる。
【００１３】
ホール５内に形成された導体部（銅）は、複数の第１導体部６ａと、複数の第２導体部６ｂとを有する。第１導体部６ａの直径は、第２導体部６ｂの直径よりも小さい。複数の第１導体部６ａは、例えば４０μｍ以下の狭ピッチで配置されている。
【００１４】
ホール５内を導体部６ａ、６ｂでフィルした後、さらにめっき法により、図２（ｂ）に示すように、絶縁層４ａ上に銅の配線層６ｃ、６ｄを形成する。第１導体部６ａ上に、第１導体部６ａと一体に第１配線層６ｃが形成される。第２導体部６ｂ上に、第２導体部６ｂと一体に第２配線層６ｄが形成される。
【００１５】
このようにして、絶縁層４ａ内に埋め込まれた導体部６ａ、６ｂと、その導体部６ａ、６ｂと接続された配線層６ｃ、６ｄとを有する導体パターン６が形成される。導体パターン６は、シード層３を用いためっき法により形成される。導体パターン６は、銅を主成分として含み、銅材料からなる。または、導体パターン６は、銅合金材料から構成されてもよい。
【００１６】
導体パターン６を形成した後、図３（ａ）に示すように、絶縁層４ａ上に絶縁層４ｂを形成する。絶縁層４ｂは、配線層６ｃ、６ｄを覆う。絶縁層４ｂは、例えば絶縁層４ａと同じ樹脂材料からなる。以降、絶縁層４ａと絶縁層４ｂをまとめて絶縁層４と呼ぶ。
【００１７】
絶縁層４には、第１配線層６ｃに達するホール７が形成される。ホール７の底に、第１配線層６ｃが露出する。
【００１８】
ホール７内には、図３（ｂ）に示すように、パッド８がフィルされる。パッド８は、例えば無電解めっき法により形成される金属膜であり、第１配線層６ｃと電気的に接続する。無電解めっき法により、ホール７の底に露出する第１配線層６ｃ上に、例えば、ニッケル（Ｎｉ）膜と、パラジウム（Ｐｄ）膜と、金（Ａｕ）膜が順に形成される。
【００１９】
支持体１上に、導体パターン（導体部６ａ、６ｂ、配線層６ｃ、６ｄ、およびパッド８を含む）と、絶縁層４とを有するインターポーザが形成される。そのインターポーザ上に、図４（ａ）に示すように、第１半導体素子（第１半導体チップ）１００が搭載される。
【００２０】
半導体素子１００は、パッド８に対してバンプ接続される。半導体素子１００の図示しない電極パッドは、例えばはんだバンプ４１を介して、インターポーザのパッド８に接合される。
【００２１】
半導体素子１００を搭載した後、図４（ｂ）に示すように、インターポーザ上に樹脂４２を形成する。樹脂４２は半導体素子１００を封止し、半導体素子１００は外部環境から保護される。
【００２２】
半導体素子１００を樹脂４２で封止した後、支持体１を除去する。例えば剥離層２によって支持体１を容易に剥離することができる。または、例えばシリコン基板である支持体１を研削によって除去することもできる。この場合は、剥離層２はなくてもよい。
【００２３】
支持体１が除去され、図５（ａ）に示すように、シード層３が露出する。そのシード層３は、例えばウェットエッチングにより除去される。
【００２４】
シード層３が除去され、図５（ｂ）に示すように、導体パターン６の一部である導体部６ａ、６ｂの表面が露出する。また、絶縁層４における半導体素子１００の搭載面の反対側の表面も露出する。
【００２５】
例えば銅からなる導体部６ａ、６ｂの露出面を例えばウェットエッチングで後退させ、図６（ａ）に示すように、絶縁層４の表面に凹部４３ａ、４３ｂを形成する。導体部６ａ、６ｂは完全に消失させず、導体部６ａ、６ｂの一部が残るようにする。
【００２６】
第１導体部６ａが後退して凹部４３ａが形成され、第２導体部６ｂが後退して凹部４３ｂが形成される。凹部４３ａの底に第１導体部６ａの表面が露出し、凹部４３ｂの底に第２導体部６ｂの表面が露出する。
【００２７】
その凹部４３ａ、４３ｂに、図６（ｂ）に示すように、パッド９ａ、９ｂを形成する。凹部４３ａ内に、金とニッケルの少なくともいずれかを含む金属材料がフィルされ、第１導体部６ａに接続する第１パッド９ａが形成される。凹部４３ｂ内に、金とニッケルの少なくともいずれかを含む金属材料がフィルされ、第２導体部６ｂに接続する第２パッド９ｂが形成される。パッド９ａ、９ｂは、導体部６ａ、６ｂに含まれる金属元素（銅）とは異なる金属元素を含む。
【００２８】
パッド９ａ、９ｂは、例えば無電解めっき法により、導体部６ａ、６ｂの表面から成長し、凹部４３ａ、４３ｂ内にセルフアラインで形成される。
【００２９】
第１パッド９ａの直径は、第２パッド９ｂの直径よりも小さい。複数の第１パッド９ａは、例えば４０μｍ以下の狭ピッチで配置される。
【００３０】
パッド９ａ、９ｂは、凹部４３ａ、４３ｂの開口から絶縁層４の表面上にははみ出さずに、凹部４３ａ、４３ｂ内に収まるようにする。これは、特に狭ピッチの第１パッド９ａ間のショートを確実に防止する。
【００３１】
パッド９ａ、９ｂを形成する工程は、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜とを無電解めっき法で形成する工程を含む。凹部４３ａ、４３ｂに露出する導体部６ａ、６ｂの表面に、ニッケル膜と金膜が順に成長する。また、ニッケル膜と金膜との間に、ニッケルと金との相互拡散を防ぐ拡散防止膜として例えばパラジウム（Ｐｄ）膜を形成してもよい。
【００３２】
または、パッド９ａ、９ｂを形成する工程は、凹部４３ａ、４３ｂに露出する導体部６ａ、６ｂの表面に、無電解めっき法でニッケル膜を形成する工程と、そのニッケル膜のニッケルを金に置換する工程とを含む。
【００３３】
パッド９ａ、９ｂの表面は絶縁層４から露出され、その表面に導体パターン６の材料である銅よりも耐酸化性に優れた耐酸化金属として金が形成される。
【００３４】
第１パッド９ａには、図７（ａ）に示すように、第２半導体素子（第２半導体チップ）４５がバンプ接続される。半導体素子４５の図示しない電極パッドは、例えばはんだバンプ４６を介して、第１パッド９ａに接合される。
【００３５】
半導体素子４５とインターポーザとの間には、樹脂４４がフィルされる。樹脂４４ははんだバンプ４６を覆う。樹脂４４は、はんだバンプ４６と半導体素子４５との接合部、およびはんだバンプ４６と第１パッド９ａとの接合部を覆う。
【００３６】
第２パッド９ｂには、図７（ｂ）に示すように、外部端子４８が接合される。外部端子４８は例えばはんだバンプである。また、外部端子４８を形成する前、インターポーザにおける半導体素子４５の搭載面上にさらに配線層をビルドアップしてもよい。ここまでの工程はウェーハ状態で行われる。
【００３７】
この後、ウェーハをダイシングして、図８に示すように、複数の半導体装置に個片化する。
【００３８】
それぞれの半導体装置は、導体パターン６、パッド８、９ａ、９ｂ、および絶縁層４を含むインターポーザ１２０の一方の面に第１半導体素子１００が搭載され、他方の面に第２半導体素子４５が搭載された構成をもつ。例えば、半導体素子１００はメモリチップを含み、半導体素子４５はメモリチップ１００を制御する制御チップ（またはインタフェースチップ）である。
【００３９】
半導体素子１００は、バンプ４１およびパッド８を通じて、配線層６ｃ、６ｄと電気的に接続される。半導体素子４５は、バンプ４６およびパッド９ａを通じて、配線層６ｃ、６ｄと電気的に接続される。半導体素子１００と半導体素子４５は、インターポーザ１２０を通じて、相互に電気的に接続される。インターポーザ１２０の配線層６ｃ、６ｄは、パッド９ｂおよび外部端子４８を通じて、外部回路と電気的に接続される。
【００４０】
金属パッドにはんだを接合するにあたって一般的には、パッド表面の酸化膜を除去するためにフラックスが用いられ、接合の後、フラックスは洗浄除去される。しかしながら、例えば４０μｍ以下の狭ピッチのマイクロバンプ接続にフラックスを使うと、フラックスの洗浄が難しい場合がある。そして、狭ピッチバンプ間にフラックスの残渣が残ると、その後の樹脂封止においてボイドが発生する原因になり得る。
【００４１】
これに対して、実施形態によれば、半導体素子４５がバンプ接続される狭ピッチパッド９ａの表面に、耐酸化金属である金を形成しているため、狭ピッチパッド９ａに対してフラックスレスではんだバンプ（マイクロはんだバンプ）４６を接続でき、狭ピッチバンプの接合安定性を高めることができる。
【００４２】
この実施形態に対する比較例として、図２（ａ）に示す導体部６ａを形成する前に、図１（ｂ）に示す絶縁層４ａのホール５の底面に予め金膜を形成しておくことが挙げられる。しかし、この場合、プロセス中の熱処理により金が拡散して、図５（ｂ）に示す工程で露出された導体部６ａの表面に金が残っていないということが起こり得る。例えば、絶縁層４を形成する工程は、液状の樹脂を供給する工程と、その液状の樹脂を熱硬化させる工程とを含む。その熱硬化のときの温度は２５０℃〜３００℃程であり、このときに金が拡散し得る。
【００４３】
これに対して実施形態によれば、金を拡散させ得る熱処理を伴うプロセスが終わった後に、図６（ｂ）に示すように、導体部６ａの表面にパッド９ａを形成する。そのパッド９ａの表面には金が形成されており、次の図７（ａ）で示す半導体素子４５をバンプ接続する工程のときにフラックスレスで、パッド９ａの表面に対してはんだバンプ４６を接合させることができる。
【００４４】
また、ニッケル膜と銅膜からなる導体部６ａ、６ｂにおける銅膜をエッチングして後退させて凹部４３ａ、４３ｂを形成し、その凹部４３ａ、４３ｂ内に金膜を形成することでパッド９ａ、９ｂを形成してもよい。
【００４５】
または、凹部４３ａ、４３ｂ内に、銅膜とニッケル膜を形成することでパッド９ａ、９ｂを形成してもよい。この場合、パッド９ａにバンプ４６を接合するとき、無洗浄フラックスやギ酸を使ってパッド９ａの表面酸化物を除去することができ、狭ピッチバンプの接合安定性を高めることができる。
【００４６】
前述した実施形態において、支持体１上に導体パターン６を先に形成してから、その導体パターン６を被覆するように絶縁層４を形成してもよい。
【００４７】
また、配線層６ｃ、６ｄは多層配線でもよく、多層配線間はビアによって接続される。
【００４８】
図９（ａ）〜（ｃ）は、前述した図６（ａ）〜図７（ａ）に示す工程における、第１導体部６ａに対するバンプ接続部の拡大図である。
【００４９】
第１導体部６ａの表面を後退させて図９（ａ）に示すように凹部４３ａを形成した後、図９（ｂ）に示すように、凹部４３ａにパッド９ａが形成される。
【００５０】
パッド９ａ（めっき金属）は、第１導体部６ａの表面から、無電解めっき法により成長していく。凹部４３ａの側面には絶縁層４が露出し、パッド９ａ（めっき金属）は凹部４３ａの側面からは成長しない。
【００５１】
したがって、パッド９ａの形状は、上底２２と下底３２とをもつ円錐台形に近似することができる。下底３２は第１導体部６ａの表面側（凹部４３ａの底側）に位置し、上底２２は凹部４３ａの開口側（はんだバンプ４６との接合側）に位置する。
【００５２】
上底２２の直径（図９（ｂ）の断面における上底２２の幅）は、下底３２の直径（図９（ｂ）の断面における上底３２の幅）よりも小さく、円錐台形状のパッド９ａの側面と凹部４３ａの側面との間に隙間が形成される。
【００５３】
図９（ｃ）に示すように、パッド９ａと、半導体素子４５の電極パッド４５ａとを接続するはんだバンプ４６の一部は、パッド９ａの側面と凹部４３ａの側面との間の隙間にも入り込み、はんだバンプ４６はパッド９ａの上底２２に加えて側面にも接する。これは、パッド９ａとはんだバンプ４６との接合強度を高め、さらに、パッド９ａとはんだバンプ４６とのコンタクト抵抗も低減する。
【００５４】
図１０（ａ）は、半導体素子１００の一例の模式断面図であり、図１０（ｂ）は、図１０（ａ）におけるＡ部の拡大模式断面図である。
【００５５】
半導体素子１００は、複数の半導体チップ（例えばメモリチップ）１１を有する。２つの半導体チップ１１が互いの回路面１２ａどうしをフェイストゥフェイスで対向させてボンディングされ、１つの貼り合わせチップ１０が形成されている。そして、複数の貼り合わせチップ１０が、バンプ接続で積層されている。
【００５６】
図１０（ｂ）に示すように、それぞれの半導体チップ１１は、半導体層１２と、配線層１３と、貫通電極１８と、接合金属２１とを有する。
【００５７】
半導体層１２は、例えばシリコン基板またはシリコン層である。半導体層１２は、回路面１２ａとその反対側の裏面１２ｂとを有する。
【００５８】
回路面１２ａには、図示しないトランジスタなどを含む半導体集積回路が形成されている。例えば、メモリチップの場合、回路面１２ａ上に電荷蓄積層、制御電極などが形成されている。
【００５９】
回路面１２ａ上には、半導体集積回路および制御電極と接続された配線層１３が設けられている。図には多層配線を例示するが、配線層１３は単層であってもよい。配線層１３と回路面１２ａとの間、配線層１３どうしの間、および最上層の配線層１３の上には、層間絶縁層１４が設けられている。
【００６０】
配線層１３はいわゆるオンチップ配線層であり、この配線層（オンチップ配線）１３に対して、前述したインターポーザ１２０の導体パターン６は、再配線層（RDL:Redistribution Layer）と言うことができる。
【００６１】
層間絶縁層１４上には樹脂層１５が設けられている。または、樹脂層１５はなくてもよい。
【００６２】
半導体層１２には貫通電極１８が設けられている。半導体層１２の裏面１２ｂには、裏面電極１９が設けられている。貫通電極１８は、裏面電極１９が形成された位置で半導体層１２を貫通し、裏面電極１９と配線層１３とを接続している。
【００６３】
貫通電極１８と半導体層１２との間には、貫通電極１８と半導体層１２との直接的な導通を防ぐ絶縁膜１７が設けられている。
【００６４】
樹脂層１５には、接合金属２１が埋め込まれている。接合金属２１は、樹脂層１５、および層間絶縁層１４の一部を貫通して、配線層１３に接続している。接合金属２１には、例えば銅を主成分として含む金属を用いることができる。
【００６５】
以上説明した構造を有する２つの半導体チップ１１どうしが回路面１２ａ（配線層１３）側を対向させて接合され、１つの貼り合わせチップ１０が形成される。互いの半導体チップ１１の接合金属２１どうしが接合され、且つ樹脂層１５どうしが接合（接着）されている。
【００６６】
図１０（ａ）において、上下で隣り合う２つの貼り合わせチップ１０における一方の貼り合わせチップ１０の半導体チップ１１の裏面電極１９と、他方の貼り合わせチップ１０の半導体チップ１１の裏面電極１９との間にはバンプ（例えばはんだバンプ）３１が設けられている。バンプ３１は、対向配置された上下の半導体チップ１１の裏面電極１９どうしを接続している。
【００６７】
半導体素子１００は、１つの半導体チップから構成されてもよい。また、複数の半導体チップが積層された構造を有する半導体素子１００において、複数の半導体チップは相互にワイヤボンディング接続されていてもよい。
【００６８】
図１１は、半導体素子の他の例の模式断面図である。
【００６９】
半導体素子２００は、積層体ＳＴＣ１と積層体ＳＴＣ２とを含む。積層体ＳＴＣ１およびＳＴＣ２は、それぞれ複数の半導体チップ１１０を含む。
【００７０】
積層体ＳＴＣ１およびＳＴＣ２は、前述したインターポーザの搭載面上において、例えば、Ｘ方向に並べて配置される。積層体ＳＴＣ１およびＳＴＣ２は、Ｙ方向に積層された複数の半導体チップ１１０をそれぞれ含む。
【００７１】
半導体チップ１１０は、第１半導体層１１３と第２半導体層１１５とを含む。第１半導体層１１３および第２半導体層１１５は、機能素子が設けられた素子面と、素子面とは反対側の裏面と、をそれぞれ有する。第１半導体層１１３および第２半導体層１１５は、第１半導体層１１３の素子面１１３Ａに第２半導体層１１５の素子面１１３Ａが向き合うように貼合される（図１２参照）。
【００７２】
半導体素子２００は、積層体ＳＴＣ１およびＳＴＣ２にそれぞれ電気的に接続されたロジックチップ１３０をさらに備える。
【００７３】
図１１に示すように、半導体チップ１１０は、接続バンプ（はんだバンプ）１１７を介して配線板２０の上に積層される。ロジックチップ１３０は、配線板２０の裏面側に配置される。配線板２０は、半導体チップ１１０に接続される配線（図示しない）を有する上面と、ロジックチップ１３０が配置された裏面とを有する。
【００７４】
ロジックチップ１３０は、例えば、配線板２０を貫通するように設けられたビアコンタクトを介して積層体ＳＴＣ１もしくはＳＴＣ２に電気的に接続される。
【００７５】
積層体ＳＴＣ１、ＳＴＣ２およびロジックチップ１３０は、例えば、封止樹脂１４０によって気密封止されている。
【００７６】
２つの積層体ＳＴＣ１およびＳＴＣ２を上記インターポーザ上に配置することにより、積層体ＳＴＣ１およびＳＴＣ２の良品率を向上させ、半導体素子２００の製造歩留りを高くすることができる。
【００７７】
例えば、半導体素子２００が半導体記憶装置である場合、半導体チップ１１０は、それぞれメモリチップであり、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ複数のメモリチップを積層したメモリスタックとして機能する。半導体素子２００は、積層体ＳＴＣ１の記憶容量と、積層体ＳＴＣ２の記憶容量とを合わせたトータルの記憶容量を有する。そして、半導体素子２００では、１つのメモリスタックで同じ記憶容量を実現する場合に比べて、メモリチップのサイズを半減することができる。
【００７８】
メモリチップの良品率は、そのチップサイズに大きく依存する。例えば、シリコンウェーハ上に形成される複数のメモリチップの内、その内部に構造欠陥を含むものが不良となり、構造欠陥を含まないものが良品となる。シリコンウェーハ上の構造欠陥は、例えば、均一に分布することなく、何らかの要因に依存した分布を有する。このため、チップサイズを小さくすることにより、メモリチップの良品率をより向上させることができる。結果として、メモリスタックの良品率は、メモリチップのサイズを小さくすることにより、顕著に改善される。
【００７９】
図１２は、半導体チップ１１０の積層構造を示す模式断面図である。図１２に示すように、半導体チップ１１０は、半導体層１１３と半導体層１１５とを貼り合わせた構造を有する。半導体層１１３および１１５は、例えば、半導体基板を研削もしくは研磨し、薄層化することにより形成される。
【００８０】
半導体層１１３は、素子面１１３Ａと裏面１１３Ｂとを有し、半導体層１１５は、素子面１１５Ａと裏面１１５Ｂとを有する。素子面１１３Ａおよび１１５Ａの上には、例えば、３次元配置されたメモリセルを含むメモリセルアレイＭＣＡがそれぞれ設けられる。また、半導体層１１３には、裏面１１３ＢからメモリセルアレイＭＣＡに至るビアコンタクト１３５が設けられ、半導体層１１５には、裏面１１５ＢからメモリセルアレイＭＣＡに至るビアコンタクト１３７が設けられる。ビアコンタクト１３５および１３７は、それぞれメモリセルアレイＭＣＡのコンタクトパッド（図示しない）に接続される。
【００８１】
半導体層１１３および１１５は、素子面１１３Ａと素子面１１５Ａとが向き合うように貼合される。半導体層１１３および１１５は、メモリセルアレイＭＣＡの表面に設けられたコンタクトパッド１３９を介して電気的に接続される。
【００８２】
さらに、複数の半導体チップ１１０が、Ｚ方向に積層される。Ｚ方向において隣接する半導体チップ１１０は、一方のビアコンタクト１３５と他方のビアコンタクト１３７とをつなぐ接続バンプ１１７を介して接続される。
【００８３】
例えば、半導体チップ１１０において、素子面１１３Ａの上に設けられたメモリセルアレイＭＣＡと、素子面１１５Ａの上に設けられたメモリセルアレイＭＣＡとの間の間隔ＷＡは、Ｚ方向において隣接する半導体チップ１１０の裏面１１３Ｂと裏面１１５Ｂとの間の間隔ＷＢよりも狭い。素子面１１３Ａ上のメモリセルアレイＭＣＡと素子面１１５Ａ上のメモリセルアレイＭＣＡとが接するように貼合された場合、間隔ＷＡはゼロとなる。
【００８４】
図１３は、半導体素子２００の構成を示す模式図である。
【００８５】
半導体素子２００は、例えば、半導体記憶装置であり、メモリスタックとして機能する積層体ＳＴＣ１およびＳＴＣ２を含む。
【００８６】
例えば、電源電圧Ｖｄｄは、共通の配線を介して積層体ＳＴＣ１およびＳＴＣ２に供給される。一方、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ別の配線およびロジックチップ３０を介して外部回路（図示しない）に接続される。
【００８７】
積層体ＳＴＣ１は、接続導体ＢＣＰ１を介してロジックチップ１３０に接続され、配線ＩＣＬ１を介して外部回路に接続される。接続導体ＢＣＰ１は、例えば、積層体ＳＴＣ１の最下層に位置する半導体チップ１１０のビアコンタクト１３５を含む（図１２参照）。また、配線ＩＣＬ１は、例えば、配線板２０の表面に形成された配線（図示しない）を含む。
【００８８】
積層体ＳＴＣ２は、接続導体ＢＣＰ２を介して別のロジックチップ１３０に接続され、配線ＩＣＬ２を介して外部回路に接続される。接続導体ＢＣＰ２は、例えば、積層体ＳＴＣ２の最下層に位置する半導体チップ１１０のビアコンタクト１３５を含む（図１２参照）。また、配線ＩＣＬ２は、例えば、配線板２０の表面に形成された別の配線（図示しない）を含む。
【００８９】
すなわち、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ独立した経路を介して外部回路に接続される。このような構成は、外部回路とロジックチップ１３０との間においてデータおよびコマンドを送受信する信号帯域が、積層体ＳＴＣ１およびＳＴＣ２を一体のメモリスタックとして動作させることが可能な信号帯域よりも狭い場合に有効である。
【００９０】
図１４（ａ）および（ｂ）は、ロジックチップ１３０を介した半導体チップ１１０と外部回路との接続方法を示す模式図である。図１４（ａ）は、半導体チップ１１０と外部回路との間の接続経路を示す模式図である。図１４（ｂ）は、半導体チップ１１０と外部回路との間で送受信される信号を示す模式図である。
【００９１】
図１４（ａ）に示すように、ロジックチップ３０と外部回路との間は、配線ＩＣＬにより接続され、ロジックチップ３０と各半導体チップ１１０との間は、接続導体ＢＣＰにより接続される。配線ＩＣＬは、図１３に示す配線ＩＣＬ１およびＩＣＬ２のいずれか一方である。
【００９２】
半導体チップ１１０は、ロジックチップ１３０に対して並列接続される。この例では、ロジックチップ１３０と複数の半導体チップ１１０との間は、複数の接続導体ＢＣＰを介して接続される。各接続導体ＢＣＰは、１つの半導体チップをロジックチップ１３０に接続する。
【００９３】
接続導体ＢＣＰは、積層体ＳＴＣ１もしくはＳＴＣ２の内部をＺ方向に延びる導体である。接続導体ＢＣＰは、例えば、接続バンプ１１７、ビアコンタクト１３５、１３７およびコンタクトパッド１３９うちの少なくとも１つを含むように構成される（図１２参照）。また、各半導体チップ１１０とロジックチップ１３０は、接続導体ＢＣＰおよび配線板２０の上に設けられた配線（図示しない）を介して電気的に接続されても良い（図１１参照）。
【００９４】
この場合、ロジックチップ１３０は、外部回路から送信されたコマンドおよびデータを、各半導体チップ１１０のインターフェース回路に分配し、各半導体チップ１１０から受信したデータを統合して外部回路の出力する。
【００９５】
図１４（ｂ）に示すように、ロジックチップ１３０と外部回路との間で送受信される信号の周波数ｆｃ１は、ロジックチップ１３０と各半導体チップとの間で送受信される信号の周波数ｆｃ２よりも高い。ロジックチップ１３０は、例えば、バッファメモリを含み、入出力信号の周波数を変換する。
【００９６】
図１５は、半導体チップ１１０と外部回路との間の別の接続方法を示す模式図である。この例では、ロジックチップ１３０は、１つの接続導体ＢＣＰを介して複数の半導体チップ１１０に接続される。
【００９７】
例えば、ロジックチップ１３０は、配線板２０の上に積層された複数の半導体チップ１１０に対して、１つの接続導体ＢＣＰを介してデータの送受信を行う。また、ロジックチップ１３０と複数の半導体チップ１１０との間に、２以上の半導体チップ１１０につながる接続導体ＢＣＰを複数配置しても良い。
【００９８】
図１６（ａ）及び（ｂ）は、半導体素子のさらに他の例の模式断面図である。  
図１７は、図１６（ａ）及び（ｂ）に示す半導体素子の構成を示す模式図である。
【００９９】
図１６（ａ）に示す半導体素子３００、および図１６（ｂ）に示す半導体素子４００は、積層体ＳＴＣ１と、積層体ＳＴＣ２と、ロジックチップ３０と、配線板１５０とを含む。積層体ＳＴＣ１およびＳＴＣ２は、配線板１５０の上面に配置され、それぞれ複数の半導体チップ１１０を含む。ロジックチップ１３０は、配線板１５０の裏面に配置される。
【０１００】
図１６（ａ）に示すように、配線板１５０の裏面には、ハンダボール１２３およびロジックチップ１３０が配置される。ハンダボール１２３およびロジックチップ１３０は、コンタクトパッドおよびビアコンタクトを介して配線板１５０の上面設けられた配線に接続される。ロジックチップ１３０は、Ｚ方向に見て積層体ＳＴＣ１およびＳＴＣ２の両方に重なるように配置される。
【０１０１】
配線板１５０の上面には、図１７に示す配線ＩＣＬ３、ＩＣＬ４およびＩＣＬ５が設けられる。例えば、外部回路は、ハンダボール１２３を介して配線ＩＣＬ３に接続される。さらに、配線ＩＣＬ３は、ロジックチップ１３０に接続される。すなわち、ロジックチップ１３０は、配線ＩＣＬ３を介して外部回路と信号の送受信を行う。
【０１０２】
また、積層体ＳＴＣ１は、配線ＩＣＬ４を介してロジックチップ１３０と信号の送受信を行う。積層体ＳＴＣ２は、配線ＩＣＬ５を介してロジックチップ１３０と信号の送受信を行う。配線ＩＣＬ４およびＩＣＬ５は、積層体ＳＴＣ１およびＳＴＣ２の接続導体ＢＣＰにそれぞれ接続される。
【０１０３】
図１６（ｂ）に示すように、積層体ＳＴＣ１およびＳＴＣ２の接続導体ＢＣＰは、ロジックチップ１３０の上方に配置しても良い。ロジックチップ１３０は、Ｚ方向に見て積層体ＳＴＣ１およびＳＴＣ２の両方に重なるように配置される。そして、接続導体ＢＣＰは、ロジックチップ１３０の上方においてＺ方向に延びる。
【０１０４】
このように、ロジックチップ１３０の上方に接続導体ＢＣＰを配置することにより、配線長を短くすることが可能となり、各半導体チップ１１０とロジックチップ１３０との間の信号の伝送速度を早くすることができる。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１…支持体、２…剥離層、３…シード層、４…絶縁層、５…ホール、６…導体パターン、６ａ，６ｂ…導体部、６ｃ，６ｄ…配線層、８…パッド、９ａ，９ｂ…パッド、４２…樹脂、４３ａ，４３ｂ…凹部、４５…半導体素子、１００…半導体素子、１２０…インターポーザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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