(57)【要約】【課題】ＴＳＶを安定して形成することができる半導体装置を提供する。【解決手段】実施形態の半導体装置は、樹脂膜で覆われたデバイス領域と、デバイス領域を囲んで設けられ、第１のリソグラフィ用マークと第２のリソグラフィ用マークを有し、第１のリソグラフィ用マークと第２のリソグラフィ用マークとの間に樹脂膜が設けられたダイシング領域と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
樹脂膜で覆われたデバイス領域と、
前記デバイス領域を囲んで設けられ、第１のリソグラフィ用マークと第２のリソグラフィ用マークを有し、前記第１のリソグラフィ用マークと前記第２のリソグラフィ用マークとの間に前記樹脂膜が設けられたダイシング領域と、
を備える半導体装置。
【請求項２】
前記ダイシング領域は、第３のリソグラフィ用マークを有し、前記第３のリソグラフィ用マークが前記樹脂膜で覆われた請求項１記載の半導体装置。
【請求項３】
前記第１のリソグラフィ用マークは、前記樹脂膜の第１の部分と第２の部分との間に設けられ、前記第１の部分と前記第２の部分の間の距離は、前記ダイシング領域の幅よりも短い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記デバイス領域は、第１の方向に伸長し互いに対向する第１の辺、及び、第２の辺と、前記第１の方向に直交する第２の方向に伸長し互いに対向する第３の辺、及び、第４の辺で囲まれ、
前記ダイシング領域は、前記第１の辺に隣接する第１の領域と、前記第２の辺に隣接する第２の領域と、前記第３の辺に隣接する第３の領域と、前記第４の辺に隣接する第４の領域と、を有し、
前記第２の領域及び前記第４の領域にリソグラフィ用マークが設けられない請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２の領域及び前記第４の領域が前記樹脂膜で覆われた請求項４記載の半導体装置。
【請求項６】
前記第２の領域の前記第２の方向の幅が前記第１の領域の前記第２の方向の幅よりも狭く、前記第４の領域の前記第１の方向の幅が前記第３の領域の前記第１の方向の幅よりも狭い請求項４又は請求項５記載の半導体装置。
【請求項７】
前記第１のリソグラフィ用マークは、前記樹脂膜の第１の部分と第２の部分の間に設けられ、前記第１の部分と前記第２の部分の間に金属層が設けられた請求項１又は請求項２記載の半導体装置。
【請求項８】
前記金属層の厚さが前記樹脂膜の厚さより厚い請求項７記載の半導体装置。
【請求項９】
前記デバイス領域に前記樹脂膜を貫通し、前記金属層と同一の材料の電極が設けられた請求項７又は請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを積層し、３次元構造を備えた半導体装置がある。３次元構造化することにより、半導体装置の小型化及び高密度化が実現できる。上下に積層された半導体チップ同士は、例えば、半導体チップ内に設けられたＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）によって、電気的に接続される。
【０００３】
ＴＳＶは、例えば、半導体チップを個片化する前に、ウェハレベルで形成される。３次元構造を備えた半導体装置を低コストで実現するためには、半導体チップに安定してＴＳＶを形成することが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８３８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＴＳＶを安定して形成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、樹脂膜で覆われたデバイス領域と、前記デバイス領域を囲んで設けられ、第１のリソグラフィ用マークと第２のリソグラフィ用マークを有し、前記第１のリソグラフィ用マークと前記第２のリソグラフィ用マークとの間に前記樹脂膜が設けられたダイシング領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式上面図。
【図２】第１の実施形態の半導体装置の一部の拡大模式上面図。
【図３】第１の実施形態の半導体装置の一部の拡大模式断面図。
【図４】第１の実施形態の半導体装置の一部の拡大模式上面図。
【図５】第１の実施形態の半導体装置の一部の拡大模式断面図。
【図６】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図７】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図８】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図９】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１０】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１１】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１２】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１３】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１４】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１５】第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図１６】比較形態の半導体装置の模式上面図。
【図１７】比較形態の半導体装置の一部の拡大模式上面図。
【図１８】比較形態の半導体装置の一部の拡大模式上面図。
【図１９】比較形態の半導体装置の一部の拡大模式断面図。
【図２０】比較形態の半導体装置のＴＳＶの形成方法を示す模式断面図。
【図２１】第２の実施形態の半導体装置の模式上面図。
【図２２】第２の実施形態の半導体装置の一部の拡大模式上面図。
【図２３】第３の実施形態の半導体装置の模式上面図。
【図２４】第３の実施形態の半導体装置の一部の拡大模式上面図。
【図２５】第３の実施形態の半導体装置の一部の拡大模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
第１の実施形態の半導体装置は、樹脂膜で覆われたデバイス領域と、デバイス領域を囲んで設けられ、第１のリソグラフィ用マークと第２のリソグラフィ用マークを有し、第１のリソグラフィ用マークと第２のリソグラフィ用マークとの間に樹脂膜が設けられたダイシング領域と、を備える。
【００１２】
図１は、第１の実施形態の半導体装置の模式上面図である。第１の実施形態の半導体装置は、半導体メモリ１００である。半導体メモリ１００は、デバイス領域１０１とダイシング領域１０２を有する。
【００１３】
デバイス領域１０１は、半導体デバイスが形成される領域である。デバイス領域１０１には、例えば、メモリセルアレイ、及び、周辺回路が形成される。メモリセルアレイ、及び、周辺回路は、例えば、トランジスタ、及び、金属配線層を含む。
【００１４】
デバイス領域１０１は、少なくとも一部が保護樹脂膜１０（樹脂膜）で覆われる。保護樹脂膜１０は、デバイス領域１０１に形成された半導体デバイスを保護する機能を有する。保護樹脂膜１０は、例えば、ポリイミドである。デバイス領域１０１には表面電極１２（電極）が設けられる。
【００１５】
デバイス領域１０１は、第１の方向に伸長し互いに対向する第１の辺１０１ａ、及び、第２の辺１０１ｂと、第１の方向に直交する第２の方向に伸長し互いに対向する第３の辺１０１ｃ、及び、第４の辺１０１ｄで囲まれる。
【００１６】
ダイシング領域１０２は、デバイス領域１０１を囲んで設けられる。ダイシング領域１０２は、ウェハ上に形成された複数の半導体メモリ１００を、ブレードダイシングやレーザダイシングにより切断し、個片化するための領域として機能する。ダイシング領域１０２には、各種のマークやテスト用のデバイスが設けられる。マークは、例えば、リソグラフィ用マークである、リソグラフィ用マークは、例えば、アライメントマークや合わせずれ測定マークである。
【００１７】
ダイシング領域１０２は、リソグラフィ用マーク２１ａ（第１のリソグラフィ用マーク）、リソグラフィ用マーク２１ｂ（第２のリソグラフィ用マーク）、リソグラフィ用マーク２１ｃ、２１ｄ、２１ｅ、２１ｆを有する。また、ダイシング領域１０２は、複数のリソグラフィ用マーク２２（第３のリソグラフィ用マーク）を有する。
【００１８】
ダイシング領域１０２は、デバイス領域１０１の第１の辺１０１ａに隣接する第１の領域１０２ａと、第２の辺１０１ｂに隣接する第２の領域１０２ｂと、第３の辺１０１ｃに隣接する第３の領域１０２ｃと、第４の辺１０１ｄに隣接する第４の領域１０２ｄと、を有する。
【００１９】
ダイシング領域１０２の第１の領域１０２ａに、リソグラフィ用マーク２１ａとリソグラフィ用マーク２１ｂが設けられる。リソグラフィ用マーク２１ａとリソグラフィ用マーク２１ｂとの間には保護樹脂膜１０が設けられる。リソグラフィ用マーク２１ａ及びリソグラフィ用マーク２１ｂの上は、保護樹脂膜１０で覆われていない。
【００２０】
リソグラフィ用マーク２２は、保護樹脂膜１０で覆われる。リソグラフィ用マーク２２の全体が保護樹脂膜で覆われる。
【００２１】
図２は、第１の実施形態の半導体装置の一部の拡大模式上面図である。図２は、図１の破線で囲まれる領域（図１中のＰ）の拡大模式上面図である。
【００２２】
図３は、第１の実施形態の半導体装置の一部の拡大模式断面図である。図３（ａ）は図２のＡ−Ａ’断面図、図３（ｂ）は図２のＢ−Ｂ’断面図である。
【００２３】
リソグラフィ用マーク２１ａ、及び、リソグラフィ用マーク２２は、シリコン基板３０上に設けられた層間絶縁層３４内に設けられる。保護樹脂膜１０は、層間絶縁層３４上に設けられる。
【００２４】
層間絶縁層３４内には、第１の導電層３１、及び、第２の導電層３２が設けられる。リソグラフィ用マーク２１ａ、及び、リソグラフィ用マーク２２は、第２の導電層３２を用いて形成される。リソグラフィ用マーク２１ａ、及び、リソグラフィ用マーク２２は、例えば、第１の導電層３１を用いて形成されても構わない。また、図示しないその他の導電層、又は、絶縁層を用いて形成されても構わない。
【００２５】
表面電極１２は、保護樹脂膜１０を貫通して設けられる。表面電極１２は、第２の導電層３２に接続される。第２の導電層３２は、第１の導電層３１に接続される。
【００２６】
シリコン基板３０内には、ＴＳＶ３６が設けられる。ＴＳＶ３６とシリコン基板３０との間には絶縁膜３８が設けられる。ＴＳＶ３６は、第１の導電層３１に接続される。ＴＳＶ３６は、第１の導電層３１、第２の導電層３２を介して表面電極１２に接続される。半導体メモリ１００は、例えば、上に積層される半導体メモリ１００と表面電極１２によって電気的に接続され、下に積層される半導体メモリ１００とＴＳＶ３６によって電気的に接続される。
【００２７】
保護樹脂膜１０に覆われないリソグラフィ用マーク２１ａは、例えば、保護樹脂膜１０の形成後に行われるＴＳＶ３６の形成の際のリソグラフィ工程で用いられるアライメントマークや合わせずれ測定マークである。保護樹脂膜１０に覆われたリソグラフィ用マーク２２は、例えば、保護樹脂膜１０を形成する前のリソグラフィ工程で用いられるアライメントマークや合わせずれ測定マークである。
【００２８】
リソグラフィ用マーク２１ａは、保護樹脂膜１０の第１の部分１０ａと第２の部分１０ｂとの間に設けられる。第１の部分１０ａと第２の部分１０ｂとの間の距離（図２中のｄ１）は、例えば、ダイシング領域１０２の第１の領域１０２ａの幅（図２中のＷａ）よりも短い。第１の部分１０ａと第２の部分１０ｂとの間の距離（図２中のｄ１）は、例えば、２５μｍ以上５０μｍ以下である。ダイシング領域１０２の第１の領域１０２ａの幅（図２中のＷａ）は、例えば、６０μｍ以上８０μｍ以下である。
【００２９】
ダイシング領域１０２における保護樹脂膜１０の被覆率は、例えば、５０％以上である。
【００３０】
図４は、第１の実施形態の半導体装置の一部の拡大模式上面図である。図４は、半導体メモリ１００がダイシングにより個片化される前の、ウェハ状態におけるダイシング領域を示す。図５は、第１の実施形態の半導体装置の一部の拡大模式断面図である。図５は図４のＣ−Ｃ’断面図である。
【００３１】
図中のＸ−Ｘ’がダイシングの際の切断予定線である。チッピング等によるダイシング歩留りの低下や、保護樹脂膜１０のはがれ等を抑制する観点から、切断予定線近傍では所定の幅で、保護樹脂膜１０に覆われない切断領域１０２ｘが必要となる。切断領域１０２ｘの幅は、例えば、２０μｍ以上４０μｍ以下である。
【００３２】
ウェハ状態では、ダイシング領域１０２の第１の領域１０２ａには、隣接する半導体メモリ１００の第２の領域１０２ｂが隣接することになる。第１の領域１０２ａと隣接する半導体メモリ１００の第２の領域１０２ｂとの間に、切断領域１０２ｘが設けられる。隣接する半導体メモリ１００の第２の領域１０２ｂには、保護樹脂膜１０に覆われないリソグラフィ用マーク２１ｆが存在する。
【００３３】
次に、第１の実施形態の半導体装置のＴＳＶの形成方法について説明する。図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、第１の実施形態の半導体装置のＴＳＶの形成方法を示す模式断面図である。図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、図４のＣ−Ｃ’断面に相当する位置の断面図である。
【００３４】
最初に、ウェハに複数の半導体メモリを形成する。ウェハには、シリコン基板３０の上に層間絶縁層３４が形成される。層間絶縁層３４内に第１の導電層３１、及び、第２の導電層３２が設けられる。リソグラフィ用マーク２１ａ、及び、リソグラフィ用マーク２２が、第２の導電層３２を用いて形成される。保護樹脂膜１０が、層間絶縁層３４上に形成される。
【００３５】
表面電極１２の形成予定領域５０の保護樹脂膜１０は、除去されている。表面電極１２の形成予定領域５０では、層間絶縁層３４が除去され、第２の導電層３２が露出する。また、リソグラフィ用マーク２１ａの上の保護樹脂膜１０は、除去されている（図６）。
【００３６】
次に、保護樹脂膜１０上にレジストパターン５２を形成する。表面電極１２の形成予定領域５０には開口部が設けられる（図７）。次に、例えば、めっき法によりレジストパターン５２の開口部に表面電極１２を形成する（図８）。
【００３７】
次に、レジストパターン５２を剥離する。レジストパターン５２を剥離した後、保護樹脂膜１０の上に、接着層５４を形成する（図９）。接着層５４は、例えば、ウェハ上に接着剤を塗布することにより形成される。接着層５４は、樹脂である。
【００３８】
次に、接着層５４上に支持基板５６が形成される（図１０）。ウェハと支持基板５６は、接着層５４によって接着される。次に、支持基板５６が接着されたウェハを上下反転させる。そして、シリコン基板３０を研磨して薄くする（図１１）。
【００３９】
次に、例えば、ドライエッチング法によりシリコン基板３０に、開口部５８が設けられる（図１２）。次に、開口部５８の側面を覆うように、絶縁膜３８が形成される（図１３）。絶縁膜３８は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。
【００４０】
次に、絶縁膜３８上にレジストパターン５９を形成する。次に、例えば、めっき法によりレジストパターン５９の開口部にＴＳＶ３６を形成する（図１４）。
【００４１】
次に、例えば、ブレードダイシングにより、切断予定線Ｘ−Ｘ’で、ウェハを切断し、半導体メモリを個片化する（図１５）。その後、支持基板５６が半導体メモリから剥離される。
【００４２】
以上の方法により、半導体メモリ１００にＴＳＶ３６が形成される。
【００４３】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【００４４】
図１６は、比較形態の半導体装置の模式上面図である。比較形態の半導体装置は、半導体メモリ９００である。半導体メモリ９００は、デバイス領域９０１とダイシング領域９０２を有する。
【００４５】
図１７は、比較形態の半導体装置の一部の拡大模式上面図である。図１７は、図１６の破線で囲まれる領域（図１６中のＰ）の拡大模式上面図である。図１７は、第１の実施形態の図２に対応する図である。
【００４６】
図１８は、比較形態の半導体装置の一部の拡大模式上面図である。図１８は、半導体メモリ９００がダイシングにより個片化される前の、ウェハ状態におけるダイシング領域を示す。図１８は、第１の実施形態の図４に対応する図である。図１９は、比較形態の半導体装置の一部の拡大模式断面図である。図１９は図１８のＤ−Ｄ’断面図である。
【００４７】
ダイシング領域９０２は、複数のリソグラフィ用マーク９１を有する。複数のリソグラフィ用マーク９１は、保護樹脂膜１０で覆われていない。
【００４８】
図１６、図１７に示すように、比較形態の半導体メモリ９００は、ダイシング領域９０２に保護樹脂膜１０が設けられない点で、第１の実施形態の半導体メモリ１００と異なる。半導体メモリ９００は、ダイシング領域９０２に設けられた全てのリソグラフィ用マークが保護樹脂膜１０で覆われない点で、第１の実施形態の半導体メモリ１００と異なる。
【００４９】
図１８、図１９に示すように、比較形態の半導体メモリ９００では、ダイシング領域９０２に保護樹脂膜１０が設けられないため、ウェハ状態では、切断予定線Ｘ−Ｘ’を挟んで広く保護樹脂膜１０のない領域が存在することになる。ダイシング領域９０２には、保護樹脂膜１０のパターンによる段差が存在する。
【００５０】
図２０は、比較形態の半導体装置のＴＳＶの形成方法を示す模式断面図である。図２０は、図１８のＤ−Ｄ’断面に相当する位置の断面図である。
【００５１】
図２０は、保護樹脂膜１０の上に、接着層５４を形成した直後の断面図である。図２０に示すように、ダイシング領域９０２の上の接着層５４の内部に空洞９４が形成される場合がある。
【００５２】
接着層５４の内部に空洞９４が存在すると、後の熱処理の際に、空洞９４の気体が膨張して、半導体メモリ９００を物理的に破壊するおそれがある。熱処理は、例えば、ＴＳＶ３６側面の絶縁膜３８をＣＶＤ法で堆積する際に施される熱処理である。特に、空洞９４のサイズが大きくなると、破壊が生じやすくなり問題となる。
【００５３】
第１の実施形態の半導体メモリ１００では、ダイシング領域１０２に保護樹脂膜１０を設けることで、半導体メモリ１００上の保護樹脂膜１０のない領域の面積を削減している。また、保護樹脂膜１０のない領域のサイズも縮小している。したがって、接着層５４の内部に空洞９４が形成されることが抑制される。また、大きなサイズの空洞９４が形成されることが抑制される。よって、半導体メモリ１００のＴＳＶ３６形成時の破壊が抑制され、ＴＳＶ３６を安定して形成することができる。
【００５４】
なお、第１の実施形態の半導体メモリ１００では、ＴＳＶ３６の形成の際のリソグラフィ工程で用いられるアライメントマークや合わせずれ測定マークに関しては、保護樹脂膜１０で覆わない。したがって、ＴＳＶ３６の形成の際のリソグラフィ工程は、支障なく実行できる。
【００５５】
なお、第１の実施形態の半導体メモリ１００において、保護樹脂膜１０の第１の部分１０ａと第２の部分１０ｂとの間の距離（図２中のｄ１）は、ダイシング領域１０２の第１の領域１０２ａの幅（図２中のＷａ）よりも短いことが好ましい。第１の部分１０ａと第２の部分１０ｂとの間の距離（図２中のｄ１）を短くすることで、接着層５４の内部に空洞９４が形成されることが抑制される。
【００５６】
また、第１の実施形態の半導体メモリ１００において、ダイシング領域１０２における保護樹脂膜１０の被覆率は、５０％以上であることが好ましく、６０％以上であることがより好ましく、７０％以上であることが更に好ましい。保護樹脂膜１０の被覆率を高くすることで、接着層５４の内部に空洞９４が形成されることが抑制される。
【００５７】
以上、第１の実施形態の半導体メモリ１００によれば、ダイシング領域１０２の一部に保護樹脂膜１０を設けることにより、ＴＳＶ３６を安定して形成することができる。
【００５８】
（第２の実施形態）
第２の実施形態の半導体装置は、第２の領域の第２の方向の幅が第１の領域の第２の方向の幅よりも狭く、第４の領域の第１の方向の幅が第３の領域の前記第１の方向の幅よりも狭い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００５９】
図２１は、第２の実施形態の半導体装置の模式上面図である。第２の実施形態の半導体装置は、半導体メモリ２００である。第２の実施形態の半導体メモリ２００は、デバイス領域１０１とダイシング領域１０２を有する。
【００６０】
図２２は、第２の実施形態の半導体装置の一部の拡大模式上面図である。図２２は、半導体メモリ２００がダイシングにより個片化される前の、ウェハ状態におけるダイシング領域を示す。図２２は、第１の実施形態の図４に対応する図である。
【００６１】
デバイス領域１０１は、第１の方向に伸長し互いに対向する第１の辺１０１ａ、及び、第２の辺１０１ｂと、第１の方向に直交する第２の方向に伸長し互いに対向する第３の辺１０１ｃ、及び、第４の辺１０１ｄで囲まれる。
【００６２】
ダイシング領域１０２は、リソグラフィ用マーク２１ａ（第１のリソグラフィ用マーク）、リソグラフィ用マーク２１ｂ（第２のリソグラフィ用マーク）、リソグラフィ用マーク２１ｃ、２１ｄを有する。また、ダイシング領域１０２は、複数のリソグラフィ用マーク２２（第３のリソグラフィ用マーク）を有する。
【００６３】
ダイシング領域１０２は、デバイス領域１０１の第１の辺１０１ａに隣接する第１の領域１０２ａと、第２の辺１０１ｂに隣接する第２の領域１０２ｂと、第３の辺１０１ｃに隣接する第３の領域１０２ｃと、第４の辺１０１ｄに隣接する第４の領域１０２ｄと、を有する。
【００６４】
第２の領域１０２ｂの第２の方向の幅（図２１中のＷ２）が第１の領域１０２ａの第２の方向の幅（図２１中のＷ１）よりも狭く、第４の領域１０２ｄの第１の方向の幅（図２１中のＷ４）が第３の領域１０２ｃの第１の方向の幅（図２１中のＷ３）よりも狭い。
【００６５】
第２の実施形態の半導体メモリ２００では、第２の領域１０２ｂと第４の領域１０２ｄには、リソグラフィ用マークを設けない。このため、第２の領域１０２ｂの第２の方向の幅（図２１中のＷ２）と第４の領域１０２ｄの第１の方向の幅（図２１中のＷ４）を狭くすることができる。
【００６６】
第１の実施形態において、図４を用いて説明したように、チッピング等によるダイシング歩留りの低下を抑制する観点から、切断予定線近傍では所定の幅で、保護樹脂膜１０に覆われない切断領域１０２ｘが必要となる。切断領域１０２ｘの幅は、例えば、３０μｍ以上４５μｍ以下である。ダイシング領域１０２を保護樹脂膜１０で覆う場合、この切断領域１０２ｘがエリアペナルティーとなり、結果的に第１の実施形態の半導体メモリ１００の個片化後のチップサイズが比較形態の半導体メモリ９００と比べ、大きくなるおそれがある。
【００６７】
第２の実施形態の半導体メモリ２００では、第２の領域１０２ｂの第２の方向の幅（図２１中のＷ２）が第１の領域１０２ａの第２の方向の幅（図２１中のＷ１）よりも狭く、第４の領域１０２ｄの第１の方向の幅（図２１中のＷ４）が第３の領域１０２ｃの第１の方向の幅（図２１中のＷ３）よりも狭い。したがって、切断領域１０２ｘを設けたとしても、半導体メモリ２００の個片化後のチップサイズを小さくすることができる。
【００６８】
また、第１の実施形態の半導体メモリのように、第２の領域１０２ｂと第４の領域１０２ｄにも、リソグラフィ用マークを設けると、図４に示すように、接着層５４の塗布前に、切断領域１０２ｘを挟んで、両側に保護樹脂膜１０のない領域が存在することになる。このような箇所は、保護樹脂膜１０のパターンとしては、イレギュラーな箇所となり、接着層５４の空洞９４が発生しやすくなる。また、接着層５４の空洞９４の発生の有無が予測しづらくなる。
【００６９】
第２の実施形態の半導体メモリ２００では、第２の領域１０２ｂと第４の領域１０２ｄには、リソグラフィ用マークを設けないため、接着層５４の塗布前に、切断領域１０２ｘの片側のみに保護樹脂膜１０のない領域が存在する。したがって、接着層５４の空洞９４の発生が抑制される。また、保護樹脂膜１０のパターンが単純化されるため、接着層５４の空洞９４の発生の有無の予測が容易となり、ロバスト性の高い保護樹脂膜１０のレイアウト設計ができる。
【００７０】
以上、第２の実施形態の半導体メモリ２００によれば、ダイシング領域１０２の一部に保護樹脂膜１０を設けることにより、ＴＳＶ３６を安定して形成することができる。更に、半導体メモリ２００のチップサイズを小さくすることができる。また、ロバスト性の高い保護樹脂膜１０のレイアウト設計ができる。
【００７１】
（第３の実施形態）
第３の実施形態の半導体装置は、第１のリソグラフィ用マークは、樹脂膜の第１の部分と第２の部分の間に設けられ、第１の部分と第２の部分の間に金属層が設けられた点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００７２】
図２３は、第３の実施形態の半導体装置の模式上面図である。第３の実施形態の半導体装置は、半導体メモリ３００である。第３の実施形態の半導体メモリ３００は、デバイス領域１０１とダイシング領域１０２を有する。
【００７３】
図２４は、第３の実施形態の半導体装置の一部の拡大模式上面図である。図２４は、図２３の破線で囲まれる領域（図２３中のＰ）の拡大模式上面図である。図２４は、第１の実施形態の図２に対応する図である。
【００７４】
図２５は、第３の実施形態の半導体装置の一部の拡大模式断面図である。図２５（ａ）は図２４のＥ−Ｅ’断面図、図２５（ｂ）は図２４のＦ−Ｆ’断面図である。図２５は、第１の実施形態の図３に対応する図である。
【００７５】
リソグラフィ用マーク２１ａは、保護樹脂膜１０の第１の部分１０ａと第２の部分１０ｂとの間に設けられる。第１の部分１０ａと第２の部分１０ｂとの間には、金属層６０が設けられる。リソグラフィ用マーク２１ａの上部に金属層６０が設けられる。第１の部分１０ａと第２の部分１０ｂとの間は、例えば、金属層６０で埋め込まれている。
【００７６】
例えば、金属層６０の厚さ（図２５（ｂ）中のｔ１）は、保護樹脂膜１０の厚さ（図２５（ｂ）中のｔ２）より厚い。金属層６０の上面は、例えば、保護樹脂膜１０の上面から突出している。
【００７７】
例えば、金属層６０の材料は、表面電極１２と同一の材料である。言い換えれば、表面電極１２の材料は、金属層６０の材料と同一の材料である。
【００７８】
例えば、リソグラフィ用マーク２１ｃ、２１ｅ、２１ｇは、リソグラフィ用マーク２１ａ同様、上部に金属層６０が設けられる。一方、例えば、リソグラフィ用マーク２１ｂ、２１ｄ、２１ｆの上部には、金属層６０が設けられない。全てのリソグラフィ用マークの上部に金属層６０を設ける構成とすることも可能である。
【００７９】
金属層６０は、例えば、表面電極１２を形成する際の、レジストパターン５２（図７）を形成する際に、リソグラフィ用マーク２１ａの部分を開口することで、表面電極１２と同時形成することが可能である。この場合は、金属層６０の材料は、表面電極１２と同一の材料となる。
【００８０】
また、例えば、表面電極１２を形成した後、表面電極１２とは別に金属層６０を形成することも可能である。
【００８１】
第３の実施形態の半導体メモリ３００によれば、金属層６０を保護樹脂膜１０の無い領域に設けることにより、保護樹脂膜１０による段差が低減される。したがって、接着層５４を保護樹脂膜１０の上に形成する際、接着層５４の内部に空洞９４が形成されることが抑制される。
【００８２】
また、一般に、金属材料と樹脂材料との密着性は、酸化膜や窒化膜等の絶縁材料と樹脂材料との密着性よりも高い。したがって、例えば、層間絶縁層３４が酸化膜や窒化膜等である場合、層間絶縁層３４の上に金属層６０を設けることで、ウェハに対する接着層５４の密着性が向上し、接着層５４の剥がれが防止される。
【００８３】
第３の実施形態の半導体メモリ３００において、金属層６０の厚さ（図２５（ｂ）中のｔ１）は、保護樹脂膜１０の厚さ（図２５（ｂ）中のｔ２）より厚いことが好ましい。保護樹脂膜１０の段差が完全に解消され、接着層５４の内部に空洞９４が形成されることが抑制される。
【００８４】
また、金属層６０の材料は、表面電極１２と同一の材料であることが好ましい。金属層６０の形成のための追加工程が不要となり、半導体メモリ３００の製造コストを抑制できる。
【００８５】
以上、第３の実施形態の半導体メモリ３００によれば、ダイシング領域１０２の一部に保護樹脂膜１０を設けることにより、ＴＳＶ３６を安定して形成することができる。また、金属層６０を保護樹脂膜１０の無い領域に設けることにより、接着層５４の内部に空洞９４が形成されることが更に抑制され、ＴＳＶ３６を安定して形成することができる。
【００８６】
第１ないし第３の実施形態では、半導体装置が半導体メモリである場合を例に説明した。しかし、半導体装置は半導体メモリに限られるものではなく、ＴＳＶを備える半導体装置であれば、ロジックデバイスなど、その他の半導体装置であってもかまわない。
【００８７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０        保護樹脂膜（樹脂膜）
１２        表面電極（電極）
１０ａ      第１の部分
１０ｂ      第２の部分
２１ａ      リソグラフィ用マーク（第１のリソグラフィ用マーク）
２１ｂ      リソグラフィ用マーク（第２のリソグラフィ用マーク）
２２        リソグラフィ用マーク（第３のリソグラフィ用マーク）
６０        金属層
１００      半導体メモリ（半導体装置）
１０１      デバイス領域
１０１ａ    第１の辺
１０１ｂ    第２の辺
１０１ｃ    第３の辺
１０１ｄ    第４の辺
１０２      ダイシング領域
１０２ａ    第１の領域
１０２ｂ    第２の領域
１０２ｃ    第３の領域
１０２ｄ    第４の領域
２００      半導体メモリ（半導体装置）
３００      半導体メモリ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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