(57)【要約】【課題】電気特性が向上した半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、基板と、第１導電膜と、第２導電膜と、コンタクトプラグと、を備える。前記第１導電膜は、前記基板上に設けられ、金属シリサイドを含む。前記第２導電膜は、前記第１導電膜上に設けられ、前記金属シリサイドの結合解離エネルギーより大きい結合解離エネルギーを有する金属を含む。前記コンタクトプラグは、前記第２導電膜上に設けられ、本体部と、本体部の表面に位置してチタンを含む周辺部と、を有する。【選択図】図１
2019054152.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、金属シリサイドを含む第１導電膜と、
前記第１導電膜上に設けられ、前記金属シリサイドの結合解離エネルギーより大きい結合解離エネルギーを有する金属を含む第２導電膜と、
前記第２導電膜上に設けられ、本体部と、本体部の表面に位置してチタンを含む周辺部と、を有するコンタクトプラグと、
を備えた半導体装置。
【請求項２】
前記第１導電膜は、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドのいずれかを含み、
前記第２導電膜は、タングステン、ニオブ、レニウム、チタンのいずれかを含む請求項１記載の半導体装置。
【請求項３】
前記本体部は、金属を含み、
前記周辺部は、本体部の表面に位置し、チタン窒化物を含む第１膜と、前記第１膜の表面に位置し、チタンを含む第２膜と、を有する請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電膜及び前記第２導電膜の間に設けられ、チタン窒化物を含む第３導電膜をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記コンタクトプラグは前記第２導電膜を貫通し、前記第１導電膜まで達する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
基板上に、絶縁膜を形成し、
前記絶縁膜を貫通する孔を形成し、
前記孔内であって、前記基板上に、金属シリサイドを含む第１導電膜を形成し、
前記孔内であって、前記第１導電膜上に、前記金属シリサイドの結合解離エネルギーより大きい結合解離エネルギーを有する金属を含む第２導電膜を形成し、
前記孔の内壁面、及び、前記第２導電膜上に、チタンを含む第１導電部を形成する、
半導体装置の製造方法。
【請求項７】
基板上に、金属シリサイドを含む第１導電膜を形成し、
前記第１導電膜上に前記金属シリサイドの結合解離エネルギーより大きい結合解離エネルギーを有する金属を含む第２導電膜を形成し、
前記第２導電膜上に絶縁膜を形成し、
前記絶縁膜を貫通する孔を形成し、
前記孔の内壁、及び、底面に、チタンを含む第１導電部を形成する、
半導体装置の製造方法。
【請求項８】
前記孔は前記第２導電膜を貫通し、前記第１導電膜に達する請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置においては、コンタクトプラグによってトランジスタの拡散層及びゲート電極と、上層配線とが電気的に接続される。このようなコンタクトプラグは、金属膜及びバリアメタル膜によって構成され、シリコン上に形成されたシリサイド膜上に設けられる。コンタクトプラグのバリアメタル膜がシリサイド膜に接する構造では、コンタクトプラグ及びシリサイド膜間で抵抗が上昇することが懸念として挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、電気特性が向上した半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、基板と、第１導電膜と、第２導電膜と、コンタクトプラグと、を備える。前記第１導電膜は、前記基板上に設けられ、金属シリサイドを含む。前記第２導電膜は、前記第１導電膜上に設けられ、前記金属シリサイドの結合解離エネルギーより大きい結合解離エネルギーを有する金属を含む膜である。前記コンタクトプラグは、前記第２導電膜上に設けられ、本体部と、本体部の表面に位置してチタンを含む周辺部と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す断面図である。
【図２】図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】第１実施形態の変形例に係る半導体記憶装置を示す断面図である。
【図５】参考例に係る半導体記憶装置を示す断面図である。
【図６】第２実施形態に係る半導体記憶装置を示す断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】第２実施形態の変形例に係る半導体記憶装置を示す断面図である。
【図１１】第３実施形態に係る半導体記憶装置を示す断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】第４実施形態に係る半導体記憶装置を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１７】第５実施形態に係る半導体記憶装置を示す断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２０】第５実施形態の変形例に係る半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の各実施形態では、一例として半導体記憶装置について説明する。
【０００８】
（第１実施形態）
図１は、半導体記憶装置１を示す断面図である。
図１に示すように、半導体記憶装置１には、基板１０と、第１導電膜２０と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
ここで、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。なお、図１は、半導体記憶装置１において、シリコン（Ｓｉ）等を含む基板１０と、コンタクトプラグ４０との接続部分のＹ−Ｚ断面を示している。
【０００９】
第１導電膜２０は、基板１０の上端部に設けられている。例えば、第１導電膜２０は、コンタクトプラグ４０直下の基板１０内に位置する。第１導電膜２０は、例えば、シリコンと金属との化合物（金属シリサイド）を含む。第１導電膜２０は、例えば、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）である。
【００１０】
第２導電膜３０は、第１導電膜２０上に設けられている。第２導電膜３０は、例えば、タングステン（Ｗ）、ニオブ（Ｎｂ）、レニウム（Ｒｅ）、チタン（Ｔｉ）等の金属を含む。
【００１１】
第１導電膜２０が金属シリサイドを含み、第２導電膜３０が金属を含む場合、第２導電膜３０の結合解離エネルギーは、第１導電膜２０の結合解離エネルギーより大きい。
結合解離エネルギーとは、２種類の原子の結合が個々の原子に分解されるときの化学結合の強度を示すものである。例えば、金属シリサイドにおいて、Ｔｉ−Ｓｉの結合解離エネルギーは、２１０ｋＪ／ｍｏｌであって、Ｗ−Ｓｉの結合解離エネルギーは、１５９ｋＪ／ｍｏｌである。例えば、金属において、Ｗ−Ｗの結合解離エネルギーは、６６６ｋＪ／ｍｏｌであって、Ｎｂ−Ｎｂの結合解離エネルギーは、５１３ｋＪ／ｍｏｌであって、Ｒｅ−Ｒｅの結合解離エネルギーは、４３２ｋＪ／ｍｏｌである。
【００１２】
コンタクトプラグ４０は、第２導電膜３０上に設けられている。例えば、コンタクトプラグ４０の下端は第２導電膜３０に接している。
コンタクトプラグ４０は、本体部４０Ａと、周辺部４０Ｂとを有する。本体部４０Ａは、例えば、タングステン等の金属を含む。
【００１３】
周辺部４０Ｂは、本体部４０Ａの底面及び側面に設けられている。周辺部４０Ｂは本体部４０Ａを覆っている。周辺部４０Ｂは、例えば、膜４０ｂ１、４０ｂ２を有する。Ｘ−Ｙ平面において、本体部４０Ａの外縁には膜４０ｂ１が接し、膜４０ｂ１の外縁には膜４０ｂ２が接する。すなわち、本体部４０Ａと膜４０ｂ２との間には膜４０ｂ１が位置する。例えば、膜４０ｂ１は、チタン窒化物（ＴｉＮ）を含み、膜４０ｂ２は、チタン（Ｔｉ）を含む。例えば、膜４０ｂ１、４０ｂ２によってバリアメタル膜が構成される。
また、周辺部４０Ｂに膜４０ｂ２を設けない場合も考えられる。
コンタクトプラグ４０の上端は上層配線（図示せず）に接続される。
【００１４】
絶縁膜５０は、基板１０上に設けられている。絶縁膜５０は、例えば、シリコン酸化物（ＳｉＯ）を含む。絶縁膜５０にはコンタクトホールＣＨが設けられている。コンタクトホールＣＨ内には、第２導電膜３０及びコンタクトプラグ４０が位置している。
【００１５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）、図２（ｂ）及び図３は、半導体記憶装置１の製造方法を示す断面図である。図２（ａ）、図２（ｂ）及び図３に示された領域は、図１に示された領域に相当する。以下では、半導体記憶装置１の製造方法において、基板１０とコンタクトプラグ４０の接続部分の形成について説明する。
まず、図２（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に絶縁膜５０を形成する。続いて、例えばフォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法により、絶縁膜５０に孔６０を形成する。孔６０は、Ｚ方向に延びており、絶縁膜５０に形成されたコンタクトホールＣＨを有する。
【００１６】
続いて、例えばＰＶＤ（Physical Vapor Deposition）法により、コンタクトホールＣＨ内にチタンとチタン窒化物の積層膜を形成する（図示せず）。その後、アニール処理を施す。例えば、アニール処理の条件として、温度は７００℃以上であって７５０℃以下の範囲である。アニール処理により、チタンとシリコンが反応して基板１０の上端にチタンシリサイド膜が形成される。
【００１７】
続いて、アニール処理で反応しなかった積層膜の一部（チタンとチタン窒化物）を洗浄液を用いて除去する。例えば、洗浄液は、硫酸と過酸化水素水との混合水溶液である。これにより、第１導電膜２０が形成される。基板１０に凹部を形成し凹部内に他の金属シリサイド膜を成膜して第１導電膜２０を形成しても良い。
【００１８】
次に、図２（ｂ）に示すように、例えば選択ＣＶＤ法により、コンタクトホールＣＨ内に露出した第１導電膜２０上に、タングステン等の金属を含む第２導電膜３０を形成する。第２導電膜３０は、第１導電膜２０上に選択的に形成される。
【００１９】
次に、図３に示すように、例えばＣＶＤ法により、コンタクトホールＣＨの内壁面、及び、第２導電膜３０上に、チタンを含む膜４０ｂ２を形成する。その後、膜４０ｂ２が形成されたコンタクトホールＣＨの内壁面及び底面の膜４０ｂ２上に、チタン窒化物を含む膜４０ｂ１を形成する。これにより、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂが形成される。
【００２０】
続いて、例えばＣＶＤ法により、周辺部４０Ｂが形成されたコンタクトホールＣＨ内に、タングステン等の金属を含む本体部４０Ａを形成する。これにより、本体部４０Ａ及び周辺部４０Ｂを有するコンタクトプラグ４０が形成される。
続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、コンタクトホールＣＨ以外に形成された、例えば、絶縁膜５０の上面に形成されたチタン膜、チタン窒化膜及び金属膜を除去する。その後、例えば、コンタクトプラグ４０の上端に上層配線（図示せず）を形成する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００２１】
次に、本実施形態の変形例について説明する。
図４は、半導体記憶装置１Ａを示す断面図である。図４に示された領域は、図１に示された領域に相当する。本変形例では、絶縁膜５０の代わりに積層体１５が設けられている。
図４に示すように、半導体記憶装置１Ａには、基板１０と、第１導電膜２０と、第２導電膜３０と、コンタクトプラグ４０と、積層体１５と、が設けられている。
【００２２】
積層体１５は、基板１０上に設けられている。積層体１５は、複数の第１絶縁膜５０ａと、第２絶縁膜５０ｂと、複数の第３絶縁膜５１とを有する。第１絶縁膜５０ａ、第３絶縁膜５１、第２絶縁膜５０ｂ、第３絶縁膜５１及び第１絶縁膜５０ａは、基板１０側から、Ｚ方向においてこの順で積層されている。
【００２３】
絶縁膜５０ａ及び絶縁膜５０ｂは、例えば、シリコン酸化物を含む。絶縁膜５１は、例えば、シリコン窒化物（ＳｉＮ）を含む。絶縁膜５０ａ及び絶縁膜５０ｂは同じ材料によって形成されても良い。
積層体１５にはコンタクトホールＣＨが設けられている。コンタクトホールＣＨ内には、第２導電膜３０及びコンタクトプラグ４０が位置している。
【００２４】
本実施形態に係る半導体記憶装置１（１Ａ）によれば、周辺部４０Ｂに例えばシリコン酸化膜等が形成されコンタクトプラグの抵抗が上昇することにより電気特性が低下する可能性を低減できる。以下、その理由について説明する。
図５は、参考例の半導体記憶装置を示す断面図である。図５に示された領域は、図１に示された領域に相当する。
半導体記憶装置においては、コンタクトプラグによってトランジスタの拡散層又はゲート電極と上層配線とが電気的に接続される。このようなコンタクトプラグは、金属膜及びバリアメタル膜によって構成され、単結晶シリコン、または、多結晶シリコンを含む基板上にシリサイド膜を介して設けられる。
【００２５】
例えば、図５に示すように、コンタクトプラグ４００は、金属を含む本体部４００Ａと、チタン窒化物を含む周辺部４００Ｂと、によって構成され、基板１００上に、金属シリサイドを含む導電膜２００を介して設けられている。このような構造では、コンタクトプラグ４００の周辺部４００Ｂが導電膜２００に接することになる。
【００２６】
ここで、コンタクトプラグ４００を形成した後、例えば、半導体記憶装置の製造の後続工程で熱工程が施されると、チタン窒化物を含む周辺部４００Ｂの積層体１５０との接触面が酸化されることで、チタン酸化物（ＴｉＯ）を含む酸化膜７０Ａが周辺部４００Ｂと積層体１５０との接触面に形成される。その後、図５の矢印に示すように、酸化膜７０Ａ内の酸素７０ａが拡散することで、周辺部４００Ｂが酸化されて、チタン酸化物（ＴｉＯ）を含む酸化膜７０Ｂが周辺部４００Ｂと基板１００との間に形成される。この時、例えば、周辺部４００Ｂが図１に示すような膜４０ｂ１及び膜４０ｂ２の２層構造である場合、膜４０ｂ２が部分的に酸化膜７０Ａ、７０Ｂに代わってもよいし、膜４０ｂ２が全て酸化膜７０Ａ、７０Ｂに代わってもよい。 
【００２７】
酸化膜７０Ｂが形成されると、酸化膜７０Ｂと導電膜２００と接触する部分にシリコン酸化物を含む酸化膜７１が形成される。
このような酸化膜７１は、導電膜２００に含まれる金属シリサイドの結合解離エネルギーが小さい（例えば、Ｔｉ−Ｓｉの結合解離エネルギーは、２１０ｋＪ／ｍｏｌであって、Ｗ−Ｓｉの結合解離エネルギーは、１５９ｋＪ／ｍｏｌである）ことから、導電膜２００から酸化膜７０Ｂにシリコンが供給され、酸化膜７０Ｂの酸素とシリコンとが化学反応することによって形成される。例えば、下記式（１）や下記式（２）のような、結合解離エネルギーによる化学反応が起こる。なお、括弧内の数値は、原子間の結合解離エネルギーの数値を表している。
【００２８】
Ｔｉ−Ｓｉ（２１０ｋＪ／ｍｏｌ）＋Ｔｉ−Ｏ（６６７ｋＪ／ｍｏｌ）→Ｓｉ−Ｏ（８００ｋＪ／ｍｏｌ）＋Ｔｉ−Ｔｉ（１１８ｋＪ／ｍｏｌ）・・・（１）
【００２９】
Ｗ−Ｓｉ（１５９ｋＪ／ｍｏｌ）＋Ｔｉ−Ｏ（６６７ｋＪ／ｍｏｌ）→Ｓｉ−Ｏ（８００ｋＪ／ｍｏｌ）＋Ｗ−Ｗ（６６６ｋＪ／ｍｏｌ）・・・（２）
【００３０】
酸化膜７１は、導電膜２００とコンタクトプラグ４００との間に位置するので、導電膜２００及びコンタクトプラグ４００の間で抵抗が上昇することになる。これにより、コンタクトの抵抗が上昇して半導体記憶装置の電気特性が低下する。
【００３１】
一方で、本実施形態の半導体記憶装置１には、コンタクトプラグ４０及び第１導電膜２０の間に、金属を含む第２導電膜３０が設けられている。このような第２導電膜３０を設けると、図５のように、周辺部４０Ｂの側面及び底面に酸化膜７０Ａ及び酸化膜７０Ｂがそれぞれ形成された場合であっても、酸化膜７１が形成されることを抑制する。つまり、酸化膜７０Ｂにおいて、第２導電膜３０と接触する部分には酸化膜７１が形成され難くなる。
【００３２】
これは、第２導電膜３０に含まれる金属（例えばタングステン）の結合解離エネルギーが第１導電膜２０に含まれる金属シリサイド（例えばチタンシリサイド）の結合解離エネルギーより大きい（例えば、Ｗ−Ｗの結合解離エネルギーは、６６６ｋＪ／ｍｏｌであって、Ｔｉ−Ｓｉの結合解離エネルギーは、２１０ｋＪ／ｍｏｌである）ので、第２導電膜３０内の金属は、金属シリサイドと比較して酸化膜７０Ｂ内のチタン酸化物と化学反応を起こし難いからである。つまり、図５のような酸化膜７０Ｂ及び導電膜２００が接する構造と比較して、酸化膜７０Ｂ及び第１導電膜２０の間に第２導電膜３０が設けられているので、チタン酸化物との化学反応が起こることを抑制して、シリコン酸化膜の形成を抑制する。したがって、第１導電膜２０及びコンタクトプラグ４０の間で抵抗が上昇することを抑制する。これにより、半導体記憶装置１の電気特性が向上する。
本実施形態によれば、電気特性が向上した半導体装置及びその製造方法を提供する。
【００３３】
なお、図１の半導体記憶装置１では、例えば、製造工程中に、セル領域内にアニール処理等の熱工程が施されると、（図５に示すような）周辺部４０Ｂの側面及び底面に酸化膜７０Ａ及び酸化膜７０Ｂが形成される場合がある。つまり、図１において、半導体記憶装置１には、周辺部４０Ｂの側面及び底面に酸化膜７０Ａ及び酸化膜７０Ｂが設けられている場合がある。前述したように、このような酸化膜７０Ａ及び酸化膜７０Ｂは、例えば、チタン酸化物を含んでいる。
【００３４】
（第２実施形態）
図６は、半導体記憶装置２の断面図である。
図６に示された領域は、図１に示された領域に相当する。
本実施形態に係る半導体記憶装置２は、第１実施形態に係る半導体記憶装置１と比較して、第１導電膜２０及び第２導電膜３０の間に第３導電膜２５が設けられている点で異なっている。第３導電膜２５以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
【００３５】
図６に示すように、半導体記憶装置２には、基板１０と、第１導電膜２０と、第３導電膜２５と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
第３導電膜２５は、第１導電膜２０上に設けられている。例えば、第３導電膜２５は、第１導電膜２０上端に位置し、その側面及び底面は第１導電膜２０に囲まれている。第３導電膜２５は、例えば、チタン窒化物を含む。第３導電膜２５上には第２導電膜３０が設けられている。
【００３６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）及び図９は、半導体記憶装置２の製造方法を示す断面図である。図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）及び図９に示された領域は、図６に示された領域に相当する。
まず、図７（ａ）に示すように、基板１０上に絶縁膜５０を形成した後、絶縁膜５０に孔６０を形成する。孔６０は、コンタクトホールＣＨを有する。続いて、コンタクトホールＣＨ内にチタンとチタン窒化物の積層膜を形成した後、積層膜にアニール処理を施す。アニール処理により、チタンとシリコンが反応して基板１０の上端にチタンシリサイド膜である第１導電膜２０が形成される。
【００３７】
続いて、アニール処理で反応しなかった積層膜の一部（チタンとチタン窒化物）を除去する。基板１０上に形成された凹部内に他の金属シリサイド膜を成膜して第１導電膜２０を形成しても良い。
【００３８】
次に、図７（ｂ）に示すように、例えばＰＶＤ法またはＣＶＤ法により、コンタクトホールＣＨの内面に膜８０を形成する。膜８０において、金属窒化物、例えば窒化タングステン（ＷＮ）が形成される。膜８０は、第１導電膜２０上に形成される。また、膜８０は絶縁膜５０上に形成される。
【００３９】
次に、図８（ａ）に示すように、コンタクトホールＣＨを介して、第１導電膜２０上の膜８０にアニール処理を施す。例えば、アニール処理の条件として、温度は９００℃程度である。アニール処理によって、第１導電膜２０の上端に第３導電膜２５が形成される。続いて、コンタクトホールＣＨ内の膜８０を洗浄液を用いて除去する。例えば、洗浄液は、硫酸と過酸化水素水との混合水溶液である。洗浄液を用いる代わりに、ＣＤＥ（Chemical Dry Etching）法により、膜８０を除去しても良い。
これにより、第１導電膜２０内にチタン窒化物を含む第３導電膜２５が形成される。
【００４０】
次に、図８（ｂ）に示すように、例えば選択ＣＶＤ法により、コンタクトホールＣＨ内に露出した第３導電膜２５上に、タングステン等の金属を含む第２導電膜３０を形成する。第２導電膜３０は、第３導電膜２５上に選択的に形成される。
【００４１】
次に、図９に示すように、コンタクトホールＣＨの内壁面、及び、導電膜３０上に、チタンを含む膜４０ｂ２を形成した後、コンタクトホールＣＨ内であって膜４０ｂ２上に、チタン窒化物を含む膜４０ｂ１を形成する。これにより、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂが形成される。
【００４２】
続いて、コンタクトホールＣＨ内であって周辺部４０Ｂ（膜４０ｂ１）上に、タングステン等の金属を含む本体部４０Ａを形成する。これにより、本体部４０Ａ及び周辺部４０Ｂを有するコンタクトプラグ４０が形成される。その後の工程は、第１実施形態と同じである。
このようにして、本実施形態に係る半導体記憶装置２が製造される。
【００４３】
次に、本実施形態の変形例について説明する。
図１０は、半導体記憶装置２Ａを示す断面図である。図１０に示された領域は、図６に示された領域に相当する。本変形例では、第３導電膜２５及び第２導電膜３０の形状が異なっている。
図１０に示すように、半導体記憶装置２Ａには、基板１０と、第１導電膜２０と、第３導電膜２５と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。コンタクトプラグ４０は、タングステン等の金属を含む本体部４０Ａと、チタン窒化物等を含む周辺部４０Ｂと、を有する。
【００４４】
第３導電膜２５は、第１導電膜２０上に設けられている。また、第３導電膜２５は、第２導電膜３０の側面及び底面に設けられている。例えば、第３導電膜２５の形状は、底を有する筒状である。
第２導電膜３０は、第３導電膜２５上に設けられている。また、第２導電膜３０は、コンタクトプラグ４０の側面及び底面に設けられている。例えば、第２導電膜３０の形状は、底を有する筒状である。
【００４５】
第３導電膜２５、第２導電膜３０及びコンタクトプラグ４０が絶縁膜５０から本体部４０Ａに向かってこの順で設けられている。例えば、コンタクトホールＣＨの内面に、チタン窒化膜及びタングステン膜が交互に設けられている。
本実施形態に係る半導体記憶装置２（２Ａ）によれば、第１実施形態と同様にコンタクトプラグの抵抗が大きくなることにより電気特性の劣化を抑制できる。
【００４６】
（第３実施形態）
図１１は、半導体記憶装置３の断面図である。
図１１に示された領域は、図１に示された領域に相当する。
本実施形態に係る半導体記憶装置３は、第１実施形態に係る半導体記憶装置１と比較して、第２導電膜３０の形状が異なっている。第２導電膜３０の形状以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
【００４７】
図１１に示すように、半導体記憶装置３には、基板１０と、第１導電膜２０と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
第２導電膜３０は、第１導電膜２０上に設けられている。第２導電膜３０は、中央部３０Ａと、周辺部３０Ｂとを有する。中央部３０Ａは、周辺部３０Ｂと比較して、第１導電膜２０の中央に設けられている。周辺部３０Ｂは、中央部３０Ａと比較して、第１導電膜２０の端に設けられている。周辺部３０Ｂは中央部３０Ａの周りを囲む。
【００４８】
中央部３０Ａ及び周辺部３０Ｂが一体的に形成されることで、例えば、第２導電膜３０の形状は、Ｙ−Ｚ平面上でＣの字状である。
導電膜３０上にはコンタクトプラグ４０が設けられている。
【００４９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１２（ａ）、図１２（ｂ）、図１３（ａ）及び図１３（ｂ）は、半導体記憶装置３の製造方法を示す断面図である。図１２（ａ）、図１２（ｂ）、図１３（ａ）及び図１３（ｂ）に示された領域は、図１１に示された領域に相当する。
まず、図１２（ａ）に示すように、基板１０上に絶縁膜５０を形成した後、絶縁膜５０に孔６０を形成する。孔６０は、コンタクトホールＣＨを有する。続いて、コンタクトホールＣＨ内にチタンとチタン窒化物の積層膜を形成した後、積層膜にアニール処理を施す。アニール処理により、チタンとシリコンが反応して基板１０の上端にチタンシリサイド膜である第１導電膜２０が形成される。
【００５０】
続いて、アニール処理で反応しなかった積層膜の一部（チタンとチタン窒化物）を除去する。基板１０上に形成された凹部内に他の金属シリサイド膜を成膜して第１導電膜２０を形成しても良い。
【００５１】
次に、図１２（ｂ）に示すように、例えばＰＶＤ法により、コンタクトホールＣＨの内面に膜８１を形成する。膜８１において、例えばタングステンが形成される。膜８１は、第１導電膜２０上に形成される。また、膜８１は絶縁膜５０上に形成される。
【００５２】
続いて、膜８１上にレジスト８２を形成した後、例えばＲＩＥ法により、レジスト８２をエッチバックする。これにより、コンタクトホールＣＨ内であって、膜８１の一部上にレジスト８２が残る。
【００５３】
次に、図１３（ａ）に示すように、コンタクトホールＣＨを介して、膜８１の一部を洗浄液を用いて除去する。例えば、洗浄液は、硫酸と過酸化水素水との混合水溶液である。洗浄液を用いる代わりに、ＣＤＥ法により、膜８１の一部を除去しても良い。これにより、中央部３０Ａ及び周辺部３０Ｂを有する第２導電膜３０が形成される。続いて、レジスト８２を除去する。
【００５４】
次に、図１３（ｂ）に示すように、コンタクトホールＣＨの内壁面、及び、導電膜３０上に、チタンを含む膜４０ｂ２を形成した後、コンタクトホールＣＨ内であって膜４０ｂ２上に、チタン窒化物を含む膜４０ｂ１を形成する。これにより、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂが形成される。
【００５５】
続いて、コンタクトホールＣＨ内であって周辺部４０Ｂ（膜４０ｂ１）上に、タングステン等の金属を含む本体部４０Ａを形成する。これにより、本体部４０Ａ及び周辺部４０Ｂを有するコンタクトプラグ４０が形成される。その後の工程は、第１実施形態と同じである。
このようにして、本実施形態に係る半導体記憶装置３が製造される。
本実施形態に係る半導体記憶装置３によれば、第１実施形態と同様にコンタクトプラグの抵抗が大きくなることにより電気特性の劣化を抑制できる。
【００５６】
（第４実施形態）
図１４は、半導体記憶装置４の断面図である。
図１４に示された領域は、図１に示された領域に相当する。
本実施形態に係る半導体記憶装置４は、第２実施形態に係る半導体記憶装置２と比較して、第２導電膜３０の形状が異なっている。第２導電膜３０の形状以外は、第２実施形態と同じであるので、その他の構成の詳細な説明は省略する。
【００５７】
図１４に示すように、半導体記憶装置４には、基板１０と、第１導電膜２０と、第３導電膜２５と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
第２導電膜３０は、第３導電膜２５上に設けられている。第２導電膜３０は、中央部３０Ａと、周辺部３０Ｂとを有する。周辺部３０Ｂは中央部３０Ａの周りを囲む。中央部３０Ａ及び周辺部３０Ｂが一体的に形成されることで、第２導電膜３０の形状は、例えば、Ｙ−Ｚ平面上でＣの字状である。
第２導電膜３０上にはコンタクトプラグ４０が設けられている。
【００５８】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１５（ａ）、図１５（ｂ）及び図１６は、半導体記憶装置４の製造方法を示す断面図である。図１５（ａ）、図１５（ｂ）及び図１６に示された領域は、図１４に示された領域に相当する。なお、第２導電膜３０の形成前の工程において、本実施形態と第２実施形態とは同じであるので、詳細な説明及び図面は省略する。
【００５９】
第１導電膜２０内に第３導電膜２５を形成後、図１５（ａ）に示すように、コンタクトホールＣＨの内面に、タングステン等を含む膜８１を形成する。膜８１は、第３導電膜２５上に形成される。また、膜８１は絶縁膜５０上に形成される。
続いて、膜８１上にレジスト８２を形成した後にエッチバックする。これにより、膜８１の一部上にレジスト８２が残る。
【００６０】
次に、図１５（ｂ）に示すように、コンタクトホールＣＨを介して、膜８１の一部を除去する。これにより、中央部３０Ａ及び周辺部３０Ｂを有する導電膜３０が形成される。続いて、レジスト８２を除去する。
【００６１】
次に、図１６に示すように、コンタクトホールＣＨの内壁面、及び、導電膜３０上に、チタンを含む膜４０ｂ２を形成した後、コンタクトホールＣＨ内であって膜４０ｂ２上に、チタン窒化物を含む膜４０ｂ１を形成する。これにより、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂが形成される。
【００６２】
続いて、コンタクトホールＣＨ内であって周辺部４０Ｂ（膜４０ｂ１）上に、タングステン等の金属を含む本体部４０Ａを形成する。これにより、本体部４０Ａ及び周辺部４０Ｂを有するコンタクトプラグ４０が形成される。その後の工程は、第１実施形態と同じである。
このようにして、本実施形態に係る半導体記憶装置４が製造される。
本実施形態に係る半導体記憶装置４によれば、第１実施形態と同様にコンタクトプラグの抵抗が大きくなることにより電気特性の劣化を抑制できる。
【００６３】
（第５実施形態）
図１７は、半導体記憶装置５の断面図である。
図１７は、半導体記憶装置５において、基板１０とコンタクトプラグ４０との接続部分のＹ−Ｚ断面を示している。
図１７に示すように、半導体記憶装置５には、基板１０と、絶縁膜１１と、絶縁膜１２と、第４導電膜１３と、第１導電膜２０と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
【００６４】
絶縁膜１１及び絶縁膜１２は、基板１０上に設けられている。絶縁膜１１及び絶縁膜１２は、例えば、シリコン酸化物を含む。例えば、絶縁膜１１はゲート酸化膜であって、絶縁膜１２は、素子分離膜である。絶縁膜１２は、例えばＳＴＩ（Shallow Trench Isolation）である。
【００６５】
第４導電膜１３は、絶縁膜１１及び絶縁膜１２上にそれぞれ設けられている。第４導電膜１３は、例えば、ポリシリコンを含む。Ｙ方向において、第４導電膜１３間には絶縁膜５０が位置している。
【００６６】
第１導電膜２０は、第４導電膜１３上に設けられ、第２導電膜３０は、第１導電膜２０上に設けられている。コンタクトプラグ４０は、第２導電膜３０上に設けられている。つまり、第４導電膜１３、第１導電膜２０、第２導電膜３０及びコンタクトプラグ４０を有する構造体は、Ｙ方向において絶縁膜５０を介して絶縁膜１１及び絶縁膜１２上にそれぞれ設けられている。
【００６７】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１８（ａ）、図１８（ｂ）、図１９（ａ）及び図１９（ｂ）は、半導体記憶装置５の製造方法を示す断面図である。図１８（ａ）、図１８（ｂ）、図１９（ａ）及び図１９（ｂ）に示された領域は、図１７に示された領域に相当する。以下では、半導体記憶装置５の製造方法において、基板１０とコンタクトプラグ４０の接続部分の形成について説明する。
まず、図１８（ａ）に示すように、基板１０上に絶縁膜１１及び絶縁膜１２を形成する。続いて、例えばＣＶＤ法またはＰＶＤ法により、絶縁膜１１及び絶縁膜１２上に、第４導電膜１３、第１導電膜２０、第２導電膜３０をこの順で形成する。第４導電膜１３は、例えばポリシリコンにより形成され、第１導電膜２０は、例えばタングステンシリサイドにより形成され、第２導電膜３０は、例えばタングステンにより形成される。
【００６８】
次に、図１８（ｂ）に示すように、例えばフォトリソグラフィ法及びＲＩＥ法により、第４導電膜１３、第１導電膜２０、第２導電膜３０に溝９０を形成する。溝９０は、Ｚ方向に延びており、第４導電膜１３、第１導電膜２０、第２導電膜３０を貫通して絶縁膜１１及び絶縁膜１２に達する。
【００６９】
次に、図１９（ａ）に示すように、例えばＣＶＤ法により、溝９０内に絶縁膜５０を形成する。絶縁膜５０は、第２導電膜３０上にも形成される。続いて、例えばフォトリソグラフィ法及びＲＩＥ法により、絶縁膜５０にコンタクトホールＣＨを形成する。コンタクトホールＣＨは、Ｚ方向に延びており、絶縁膜５０を貫通して第２導電膜３０に達する。
【００７０】
次に、図１９（ｂ）に示すように、例えばＣＶＤ法により、コンタクトホールＣＨの内壁面、及び、導電膜３０上に、チタンを含む膜４０ｂ２を形成する。その後、コンタクトホールＣＨ内であって膜４０ｂ２上に、チタン窒化物を含む膜４０ｂ１を形成する。これにより、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂが形成される。
【００７１】
続いて、例えばＣＶＤ法により、コンタクトホールＣＨ内であって周辺部４０Ｂ（膜４０ｂ１）上に、タングステン等の金属を含む本体部４０Ａを形成する。これにより、本体部４０Ａ及び周辺部４０Ｂを有するコンタクトプラグ４０が形成される。
続いて、例えばＣＭＰ法により、コンタクトホールＣＨ以外に形成された、例えば、絶縁膜５０の上面に形成されたチタン膜、チタン窒化膜及び金属膜を除去する。その後、例えば、コンタクトプラグ４０の上端上に上層配線（図示せず）を形成する。
このようにして、本実施形態に係る半導体記憶装置５が製造される。
【００７２】
なお、図１８（ａ）、図１８（ｂ）、図１９（ａ）及び図１９（ｂ）に示される工程において、第１導電膜２０、溝９０、絶縁膜５０及びコンタクトホールＣＨを順に形成した後、例えば選択ＣＶＤ法により、コンタクトホールＣＨを介して、第１導電膜２０上に第２導電膜３０を選択的に形成しても良い。この場合、第２導電膜３０の形成後、コンタクトホールＣＨの内壁面、及び、第２導電膜３０上に、膜４０ｂ１及び膜４０ｂ２を有する周辺部４０Ｂを形成する。
【００７３】
次に、本実施形態の変形例について説明する。
図２０は、半導体記憶装置５Ａの断面図である。図２０に示された領域は、図１７に示された領域に相当する。本変形例では、コンタクトプラグ４０の形成位置が異なっている。
【００７４】
図２０に示すように、半導体記憶装置５Ａには、基板１０と、絶縁膜１１と、絶縁膜１２と、第４導電膜１３と、第１導電膜２０と、第２導電膜３０と、コンタクトプラグ４０と、絶縁膜５０と、が設けられている。
コンタクトプラグ４０は、第１導電膜２０上に設けられている。つまり、コンタクトプラグ４０は第２導電膜３０を突き抜けて、コンタクトプラグ４０の底面が第１導電膜２０に達している。例えば、このようなコンタクトプラグ４０は、図１９（ａ）及び図１９（ｂ）の工程において、絶縁膜５０及び第２導電膜３０を貫通するようにコンタクトホールＣＨを形成した後、コンタクトホールＣＨ内に形成される。
【００７５】
本実施形態に係る半導体記憶装置５（５Ａ）によれば、第１実施形態と同様にコンタクトプラグの抵抗が大きくなることにより電気特性の劣化を抑制できる。
また、本変形例の半導体記憶装置５Ａのように、第２導電膜３０を突き抜けて第１導電膜２０に達するようにコンタクトプラグ４０を設けると、酸化膜７０Ｂが形成される場合、第１導電膜２０と周辺部４０Ｂ（膜４０ｂ２）が接している部分では、酸化膜７０Ｂが形成されるが、第２導電膜３０と周辺部４０Ｂ（膜４０ｂ２）がコンタクトプラグ４０の側壁で接している部分では酸化膜７０Ｂは形成され難くなる。これにより、コンタクト抵抗を下げることができる。
【００７６】
以上、各実施形態が半導体記憶装置である場合について説明したが、これらの実施形態における、基板とコンタクトプラグの接続部分、及び、この接続部分の形成方法は、例えば、３次元構造の半導体記憶装置及びその製造方法に応用しても良い。例えば、３次元構造の半導体記憶装置において、基板と、上層配線とをコンタクトプラグを介して接続する場合、基板１０上に、第１導電膜２０、第２導電膜３０及びコンタクトプラグ４０を形成することで、コンタクトプラグ４０を介して上層配線が基板１０と電気的に接続できる。また、前述したように、第２導電膜３０及びコンタクトプラグ４０の周囲には、絶縁膜（例えば、絶縁膜５０）が設けられても良く、積層体（例えば、積層体１５）が設けられても良い。積層体において、絶縁膜が交互に積層されても良く、絶縁膜及び導電膜が交互に積層されても良い。
また、これらの実施形態における、基板とコンタクトプラグの接続部分、及び、この接続部分の形成方法は、２次元構造の半導体記憶装置及びその製造方法に応用しても良い。また、半導体記憶装置に限らず、種々の半導体装置に応用しても良い。
【００７７】
これらの実施形態における、基板とコンタクトプラグの接続部分、及び、この接続部分の形成方法を用いることで、導電膜２０及びコンタクトプラグ４０の間で抵抗が上昇することを抑制する。これにより、半導体記憶装置において電気特性が向上する。
上述の第１乃至第４実施形態で示したコンタクトプラグは、半導体基板上のコンタクトプラグ全般に適用される。例えば、トランジスタ拡散層上コンタクト、Ｗｅｌｌコンタクト、拡散層抵抗コンタクト、ＰＮダイオードコンタクト等を含む。
また、第５実施形態で示したコンタクトプラグは、ＭＯＳトランジスタのゲート電極上コンタクトプラグ、さらには、ゲート電極のＰｏｌｙ−Ｓｉを抵抗体として使用するＰｏｌｙ抵抗上のコンタクトプラグ等も含む。
【００７８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７９】
１〜５、１Ａ、２Ａ、５Ａ：半導体記憶装置、１０、１００：基板、１０ａ：上面、１１、１２、５０、５００ａ、５００ｂ、５１０：絶縁膜、１３：第４導電膜、１５、１５０：積層体、２０：第１導電膜、２５：第３導電膜、３０：第２導電膜、３０Ａ：中央部、３０Ｂ：周辺部、４０：コンタクトプラグ、４０Ａ：本体部、４０Ｂ：周辺部、４０ｂ１、４０ｂ２、８０、８１：膜、５０：絶縁膜、５０ａ：第１絶縁膜、５０ｂ：第２絶縁膜、５１：第３絶縁膜、６０：孔、７０Ａ、７０Ｂ、７１：酸化膜、８２：レジスト、９０：溝、２００：導電膜、ＣＨ：コンタクトホール
【図１】
2019054152.tif 000003
【図２】
2019054152.tif 000004
【図３】
2019054152.tif 000005
【図４】
2019054152.tif 000006
【図５】
2019054152.tif 000007
【図６】
2019054152.tif 000008
【図７】
2019054152.tif 000009
【図８】
2019054152.tif 000010
【図９】
2019054152.tif 000011
【図１０】
2019054152.tif 000012
【図１１】
2019054152.tif 000013
【図１２】
2019054152.tif 000014
【図１３】
2019054152.tif 000015
【図１４】
2019054152.tif 000016
【図１５】
2019054152.tif 000017
【図１６】
2019054152.tif 000018
【図１７】
2019054152.tif 000019
【図１８】
2019054152.tif 000020
【図１９】
2019054152.tif 000021
【図２０】
2019054152.tif 000022