(57)【要約】【課題】書込動作および消去動作を十分に効率的に行うことができる半導体装置を提供する。【解決手段】半導体装置は、主面ＰＳＦを有する半導体基板ＳＵＢと、主面ＰＳＦに配置されている第１のソース／ドレイン領域ＳＤＲ１と、主面ＰＳＦ上に配置されているフローティングゲートＦＧと、主面ＰＳＦ上に配置されており、かつ第１のソース／ドレイン領域ＳＤＲ１と接続されている第１電極部ＥＬ１と、フローティングゲートＦＧに対し第１電極部ＥＬ１の反対側に配置されているコントロールゲートＣＧとを備える。フローティングゲートＦＧは、半導体基板ＳＵＢ、第１電極部ＥＬ１及びコントロールゲートＣＧと電気的に絶縁されている。第１電極部ＥＬ１は、フローティングゲートＦＧ上に配置されている導電部ＣＰＭを含む。導電部ＣＰＭは、第１電極部ＥＬ１の上方端部よりも下方において、上方端部よりもコントロールゲートＣＧ側に延び、かつフローティングゲートＦＧと電気的に絶縁されている。【選択図】図３
2019054221.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記主面に配置されている第１不純物領域と、
前記主面上に配置されているフローティングゲートと、
前記半導体基板の前記主面上に配置されており、かつ前記第１不純物領域と接続された第１電極部と、
前記フローティングゲートに対し前記第１電極部の反対側に配置されているコントロールゲートとを備え、
前記フローティングゲートは、前記半導体基板、前記第１電極部、および前記コントロールゲートと電気的に絶縁されており、
前記第１電極部は、前記フローティングゲート上に配置されている導電部を含み、
前記導電部は、前記第１電極部の上方端部よりも下方において前記上方端部よりも前記コントロールゲート側に延びており、かつ前記フローティングゲートと電気的に絶縁されている、半導体装置。
【請求項２】
前記導電部と前記フローティングゲートとの間に配置されている第１絶縁膜をさらに備え、
前記第１絶縁膜は、前記導電部と前記コントロールゲートとの間に配置されている部分を含む、請求項１に記載の半導体装置。
【請求項３】
前記フローティングゲート上において前記第１絶縁膜と前記コントロールゲートとを隔てている第２絶縁膜をさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記第１絶縁膜の前記導電部と前記フローティングゲートとの間に配置されている部分の厚みは、１０ｎｍ以上３０ｎｍ以下である、請求項２に記載の半導体装置。
【請求項５】
前記導電部の上方端部は、前記第１電極部の上方端部よりも下方に配置されており、
前記導電部の前記上方端部上であって、前記第１電極部の上方端部と前記コントロールゲートとの間に配置された第３絶縁膜をさらに備える、請求項１に記載の半導体装置。
【請求項６】
前記導電部と前記コントロールゲートとの最短距離は、前記導電部と前記フローティングゲートとの間の最短距離よりも長い、請求項１に記載の半導体装置。
【請求項７】
主面を有する半導体基板と、
前記主面に配置されている第１不純物領域と、
前記主面上に配置されているフローティングゲートと、
前記半導体基板の前記主面上に配置されており、かつ前記第１不純物領域と接続された第１電極部と、
前記フローティングゲートに対し前記第１電極部の反対側に配置されているコントロールゲートとを備え、
前記フローティングゲートは、前記半導体基板、前記第１電極部、および前記コントロールゲートと電気的に絶縁されており、
前記第１電極部は、前記フローティングゲート上に配置されている導電部を含み、
前記フローティングゲート上において前記導電部と前記コントロールゲートとの間に配置されている側壁絶縁膜をさらに備え、
前記導電部と接する前記側壁絶縁膜の下方端部は、前記第１電極部側に位置する前記フローティングゲートの側面よりも前記コントロールゲート側に配置されている、半導体装置。
【請求項８】
主面を有する半導体基板を準備する工程と、
前記主面に第１不純物領域を形成する工程と、
前記主面上に、前記第１不純物領域と接続された第１電極部を形成する工程と、
前記主面上に、フローティングゲートを形成する工程と、
前記主面上に、前記フローティングゲートに対して前記第１電極部の反対側に、前記フローティングゲートと電気的に絶縁されたコントロールゲートを形成する工程とを備え、
前記第１電極部を形成する工程では、前記第１電極部の上方端部よりも下方において前記上方端部よりも前記コントロールゲート側に延びている導電部を含むように、かつ前記フローティングゲートと電気的に絶縁されるように、前記第１電極部が形成される、半導体装置の製造方法。
【請求項９】
前記第１電極部を形成する工程は、前記導電部を形成する工程と、前記導電部と接する電極本体部を形成する工程とを含み、
前記電極本体部を形成する工程では、前記導電部と接する電極本体部が、前記第１電極部の前記上方端部を有し前記導電部よりも前記コントロールゲートから遠くに形成される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記導電部と前記フローティングゲートとの間に配置された部分と、前記導電部と前記コントロールゲートとの間に配置された部分とを含む第１絶縁膜を形成する工程とをさらに備える、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記フローティングゲート上において前記第１絶縁膜と前記コントロールゲートとを隔てている第２絶縁膜を形成する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記導電部を形成する工程では、前記導電部の上方端部が前記第１絶縁膜の上方端部よりも下方に位置するように、前記導電部が形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１電極部を形成する工程では、前記導電部の上方端部は、前記第１電極部の前記上方端部よりも下方に形成され、
前記導電部の前記上方端部上に配置されており、かつ前記第１電極部の前記上方端部と前記コントロールゲートとを隔てている第３絶縁膜を形成する工程をさらに備える、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フローティングゲート構造を有する不揮発性メモリを備える半導体装置が知られている。例えば、特開２００７−２５８５７２号公報（特許文献１）は、スプリットゲート型のフローティングゲート構造を有する不揮発性メモリを備える不揮発性半導体記憶装置を開示している。
【０００３】
特許文献１に記載の不揮発性半導体記憶装置は、側面と上部とで形成された鋭角部を有するフローティングゲートと、該フローティングゲート上に配置され、かつコントロールゲートとソースラインとを絶縁しているスペーサ絶縁領域とを備えている。
【０００４】
特許文献１には、適切な鋭角部を安定的に構成するために、フローティングゲートの鋭角部を、その上部に形成されたスペーサ絶縁領域をマスクとしてセルフアラインによって形成することが開示されている。
【０００５】
特許文献１に記載の不揮発性半導体装置のフローティングゲートの電位は、フローティングゲートとコントロールゲートとの間、フローティングゲートとソース拡散層との間、およびフローティングゲートとソースラインとの間の各カップリング容量によって決まる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５８５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記方法で形成されたフローティングゲートの鋭角部であっても、１つの半導体基板上に形成された複数のチップ間または該１チップ内に形成された複数のメモリセル間で、その寸法および形状がバラつくという問題がある。このような鋭角部の構造のバラつきは、フローティングゲートとコントロールゲートとの間のカップリング容量のバラつきを引き起こし、その結果フローティングゲートの電位のバラつきを引き起こす。
【０００８】
そのため、特許文献１に記載の不揮発性半導体装置では、書込特性および消去特性のバラつきが生じるという問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態に係る半導体装置は、主面を有する半導体基板と、主面に配置されている第１不純物領域と、主面上に配置されているフローティングゲートと、半導体基板の主面上に配置されており、かつ第１不純物領域と接続された第１電極部と、フローティングゲートに対し第１電極部の反対側に配置されているコントロールゲートとを備える。フローティングゲートは、半導体基板、第１電極部、およびコントロールゲートと電気的に絶縁されている。第１電極部は、フローティングゲート上に配置されている導電部を含む。導電部は、第１電極部の上方端部よりも下方において上方端部よりもコントロールゲート側に延びており、かつフローティングゲートと電気的に絶縁されている。
【００１１】
他の実施の形態に係る半導体装置は、主面を有する半導体基板と、主面に配置されている第１不純物領域と、主面上に配置されているフローティングゲートと、半導体基板の主面上に配置されており、かつ第１不純物領域と接続された第１電極部と、フローティングゲートに対し第１電極部の反対側に配置されているコントロールゲートとを備える。フローティングゲートは、半導体基板、第１電極部、およびコントロールゲートと電気的に絶縁されている。第１電極部は、フローティングゲート上に配置されている導電部を含む。上記半導体装置は、フローティングゲート上において導電部とコントロールゲートとの間に配置されている側壁絶縁膜をさらに備える。導電部と接する側壁絶縁膜の下方端部は、第１電極部側に位置するフローティングゲートの側面よりもコントロールゲート側に配置されている。
【発明の効果】
【００１２】
前記一実施の形態および他の実施の形態によれば、従来の半導体装置と比べて、書込特性および消去特性のバラつきが抑制された半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係るチップ状体にある半導体装置の構成を示す平面図である。
【図２】図１の半導体装置の不揮発性メモリ領域の一部を示す平面図である。
【図３】図２中の線分ＩＩＩ−ＩＩＩに沿う断面図である。
【図４】（ａ）は、実施の形態１に係る半導体装置における不揮発性メモリセルの書き込み時の動作を示す図である。（ｂ）は、実施の形態１に係る半導体装置における不揮発性メモリセルの消去時の動作を示す図である。
【図５】図３に示される半導体装置の製造方法の１工程を示す断面図である。
【図６】図３に示される半導体装置の製造方法の、図５に示される工程後の一工程を示す断面図である。
【図７】図３に示される半導体装置の製造方法の、図６に示される工程後の一工程を示す断面図である。
【図８】図３に示される半導体装置の製造方法の、図５に示される工程後の一工程を示す断面図である。
【図９】図３に示される半導体装置の製造方法の、図８に示される工程後の一工程を示す断面図である。
【図１０】図３に示される半導体装置の製造方法の、図９に示される工程後の一工程を示す断面図である。
【図１１】図３に示される半導体装置の製造方法の、図１０に示される工程後の一工程を示す断面図である。
【図１２】図３に示される半導体装置の製造方法の、図１１に示される工程後の一工程を示す断面図である。
【図１３】図３に示される半導体装置の製造方法の、図１２に示される工程後の一工程を示す断面図である。
【図１４】図３に示される半導体装置の製造方法の、図１３に示される工程後の一工程を示す断面図である。
【図１５】図３に示される半導体装置の製造方法の、図１４に示される工程後の一工程を示す断面図である。
【図１６】図３に示される半導体装置の製造方法の、図１５に示される工程後の一工程を示す断面図である。
【図１７】図３に示される半導体装置の製造方法の、図１６に示される工程後の一工程を示す断面図である。
【図１８】図３に示される半導体装置の製造方法の、図１７に示される工程後の一工程を示す断面図である。
【図１９】実施の形態２に係る半導体装置の断面図である。
【図２０】図１９に示される半導体装置の製造方法の一工程を示す断面図である。
【図２１】図１９に示される半導体装置の製造方法の、図２０に示される工程後の一工程を示す断面図である。
【図２２】図１９に示される半導体装置の製造方法の、図２１に示される工程後の一工程を示す断面図である。
【図２３】図１９に示される半導体装置の製造方法の、図２２に示される工程後の一工程を示す断面図である。
【図２４】図１９に示される半導体装置の製造方法の、図２３に示される工程後の一工程を示す断面図である。
【図２５】図１９に示される半導体装置の製造方法の、図２４に示される工程後の一工程を示す断面図である。
【図２６】図１９に示される半導体装置の製造方法の、図２５に示される工程後の一工程を示す断面図である。
【図２７】実施の形態３に係る半導体装置の断面図である。
【図２８】図２７に示される半導体装置の製造方法の一工程を示す断面図である。
【図２９】図２７に示される半導体装置の製造方法の、図２８に示される工程後の一工程を示す断面図である。
【図３０】図２７に示される半導体装置の製造方法の、図２９に示される工程後の一工程を示す断面図である。
【図３１】図２７に示される半導体装置の製造方法の、図３０に示される工程後の一工程を示す断面図である。
【図３２】図２７に示される半導体装置の製造方法の、図３１に示される工程後の一工程を示す断面図である。
【図３３】図２７に示される半導体装置の製造方法の、図３２に示される工程後の一工程を示す断面図である。
【図３４】図２７に示される半導体装置の製造方法の、図３３に示される工程後の一工程を示す断面図である。
【図３５】図２７に示される半導体装置の製造方法の、図３４に示される工程後の一工程を示す断面図である。
【図３６】図２７に示される半導体装置の製造方法の、図３５に示される工程後の一工程を示す断面図である。
【図３７】図２７に示される半導体装置の製造方法の、図３６に示される工程後の一工程を示す断面図である。
【図３８】図２７に示される半導体装置の製造方法の、図３７に示される工程後の一工程を示す断面図である。
【図３９】図２７に示される半導体装置の製造方法の、図３８に示される工程後の一工程を示す断面図である。
【図４０】実施の形態４に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１５】
（実施の形態１）
＜半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＭＣＰは、例えばチップとして構成されている。半導体装置ＭＣＰは、半導体基板ＳＵＢと、その主面ＰＳＦ上に配置された中央演算処理ユニット領域ＬＯＧＩＣ、アナログ回路領域ＡＤＣ、ランダムアクセスメモリ領域ＳＲＡＭ、不揮発性メモリ領域ＦＬＡＳＨ、および電源回路領域ＰＳＲ等を備える。半導体装置ＭＣＰは、例えば複数の不揮発性メモリ領域ＦＬＡＳＨを備える。
【００１６】
半導体装置ＭＣＰがチップとして構成されている場合、半導体装置ＭＣＰが個片化される前の半導体基板ＳＵＢ上には、複数の半導体装置ＭＣＰが行列状に配置されている。なお、半導体装置ＭＣＰは、例えばウエハ状に構成されていてもよい。
【００１７】
図２に示されるように、半導体装置ＭＣＰの各不揮発性メモリ領域ＦＬＡＳＨは、複数のアクティブ領域ＡＡを備え、各アクティブ領域は複数のメモリセルＭＣ１（図３参照）を含む。不揮発性メモリ領域ＦＬＡＳＨにおいて、複数のメモリセルＭＣ１は、行列状に配置されている。複数のメモリセルＭＣ１の各々は、スプリットゲート型のフローティングゲート構造を有している。以下において、複数のアクティブ領域の各々が延在する方向を第１方向とよぶ。また、該第１方向と垂直な方向であって、複数のアクティブ領域の各々が間隔を隔てて配置されている方向を第２方向とよぶ。また、主面ＰＳＦに垂直な方向、すなわち上記第１方向および第２方向と垂直な方向を第３方向とよぶ。図３は、上記第２方向に垂直な断面図であり、後述する第１のソース／ドレイン領域ＳＤＲ１および第１電極部ＥＬ１を共有するように上記第１方向において並んで配置されている２つのメモリセルＭＣ１を示す断面図である。
＜メモリセルの構成＞
図３に示されるように、複数のメモリセルＭＣ１の各々は、半導体基板ＳＵＢ、第１のソース／ドレイン領域ＳＤＲ１（第１不純物領域）、第２のソース／ドレイン領域ＳＤＲ２、ゲート絶縁膜ＧＴＩ、フローティングゲートＦＧ、トンネル絶縁膜ＴＮＩ、コントロールゲートＣＧ、カップリング部ＣＰＭ（導電部）を含む第１電極部ＥＬ１、第１側壁絶縁膜ＳＷＩ１、カップリング用絶縁体膜ＣＰＩ、第１スペーサ絶縁膜ＳＰＩ１、および第３スペーサ絶縁膜ＳＰＩ３を主に備える。
【００１８】
半導体基板ＳＵＢは主面ＰＳＦを有する。半導体基板ＳＵＢは、例えばシリコン基板である。半導体基板ＳＵＢの主面ＰＳＦおよび半導体基板ＳＵＢの内部には、ウエル領域ＷＥＬが設けられる。ウエル領域ＷＥＬは、第１の導電型を有する第１の不純物を含んでいる。第１の導電型は例えばｐ型である。
【００１９】
第１のソース／ドレイン領域ＳＤＲ１および第２のソース／ドレイン領域ＳＤＲ２は、主面ＰＳＦに配置されており、ウエル領域ＷＥＬと接している。第１のソース／ドレイン領域ＳＤＲ１は、例えば第２の方向に沿って、複数のメモリセルＭＣ１にわたって連続的に設けられている。第１のソース／ドレイン領域ＳＤＲ１は、第１の方向において、２つのメモリセルＭＣ１に共通して設けられている。第２のソース／ドレイン領域ＳＤＲ２は、第１の方向及び第２の方向において、各メモリセルＭＣ１に１つずつ設けられている。第１のソース／ドレイン領域ＳＤＲ１及び第２のソース／ドレイン領域ＳＤＲ２は、第２の導電型を有する第２の不純物を含んでいる。第２の導電型は、ウエル領域ＷＥＬに含まれる第１の不純物と異なる導電型を有し、例えばｎ＋型である。ウエル領域ＷＥＬにおいて第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間に位置しかつ主面ＰＳＦを含む領域は、メモリセルＭＣ１の書込み動作時においてチャネルが形成されるチャネル形成領域である。
【００２０】
図３に示されるように、半導体基板ＳＵＢの主面ＰＳＦには、不純物含有領域ＩＣＲおよびＬｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（ＬＤＤ）領域ＬＤＲがさらに設けられていてもよい。不純物含有領域ＩＣＲおよびＬＤＤ領域ＬＤＲは、ウエル領域ＷＥＬと接している。
【００２１】
不純物含有領域ＩＣＲは、例えば第１のソース／ドレイン領域ＳＤＲ１に対し、第１の方向の両側に設けられており、第１のソース／ドレイン領域ＳＤＲ１に接してもよい。不純物含有領域ＩＣＲは、第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接していない。不純物含有領域ＩＣＲは、例えば第１導電型の不純物を含む領域である。不純物含有領域ＩＣＲは、各メモリセルＭＣ１を構成するトランジスタの閾値電圧をコントロールをするために用いられてもよい。
【００２２】
ＬＤＤ領域ＬＤＲは、例えば第２のソース／ドレイン領域ＳＤＲ２に対し、第１の方向の両側に設けられており、第２のソース／ドレイン領域ＳＤＲ２に接してもよい。ＬＤＤ領域ＬＤＲは、第１のソース／ドレイン領域ＳＤＲ１及び不純物含有領域ＩＣＲに接していない。図２を参照して、ＬＤＤ領域ＬＤＲは、第１の方向および第２の方向において、各メモリセルＭＣ１に１つずつ設けられている。ＬＤＤ領域ＬＤＲは、第２の導電型を有する第２の不純物を含んでもよい。第２の導電型は、ウエル領域ＷＥＬに含まれる第１の不純物と異なる導電型を有し、ｎ−型であってもよい。ＬＤＤ領域ＬＤＲは、第１のソース／ドレイン領域ＳＤＲ１及び第２のソース／ドレイン領域ＳＤＲ２よりも、低い濃度の第２の導電型を有する第２の不純物を含む。
【００２３】
ゲート絶縁膜ＧＴＩは、半導体基板ＳＵＢの主面ＰＳＦ上に配置されている。ゲート絶縁膜ＧＴＩは、第１のソース／ドレイン領域ＳＤＲ１および不純物含有領域ＩＣＲに接している。ゲート絶縁膜ＧＴＩは、第１のソース／ドレイン領域ＳＤＲ１および不純物含有領域ＩＣＲとフローティングゲートＦＧとの間に配置されており、両者の間を電気的に絶縁している。
【００２４】
ゲート絶縁膜ＧＴＩは、第１の方向において、第１のソース／ドレイン領域ＳＤＲ１の周縁部から、第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間の領域まで延在してもよい。本実施の形態では、ゲート絶縁膜ＧＴＩは第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接していないが、ゲート絶縁膜ＧＴＩは、第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接してもよい。ゲート絶縁膜ＧＴＩは、シリコン酸化膜であってもよい。
【００２５】
フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩ上に設けられる。フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩを介して、半導体基板ＳＵＢ上に設けられる。フローティングゲートＦＧは、第１の方向および第２の方向に沿って、各メモリセルＭＣ１に１つずつ設けられている。
【００２６】
フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩ、トンネル絶縁膜ＴＮＩ、第１側壁絶縁膜ＳＷＩ１、およびカップリング用絶縁体膜ＣＰＩによって囲まれている。ゲート絶縁膜ＧＴＩ、トンネル絶縁膜ＴＮＩ、第１側壁絶縁膜ＳＷＩ１、およびカップリング用絶縁体膜ＣＰＩによって、フローティングゲートＦＧは、第１のソース／ドレイン領域ＳＤＲ１、不純物含有領域ＩＣＲ、コントロールゲートＣＧ、第１電極部ＥＬ１、およびカップリング部ＣＰＭから電気的に絶縁されている。
【００２７】
異なる観点から言えば、フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩを介して第１のソース／ドレイン領域ＳＤＲ１および不純物含有領域ＩＣＲと容量結合されている。フローティングゲートＦＧは、トンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧと容量結合されている。フローティングゲートＦＧは、第１側壁絶縁膜ＳＷＩ１を介して第１電極部ＥＬ１と容量結合されている。フローティングゲートＦＧは、カップリング用絶縁体膜ＣＰＩを介してカップリング部ＣＰＭと容量結合されている。
【００２８】
フローティングゲートＦＧに保持される電荷量に応じて、メモリセルＭＣ１の閾値電圧が変化する。フローティングゲートＦＧは、ポリシリコン膜であってもよい。
【００２９】
フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩと接する下面と、第１のソース／ドレイン領域ＳＤＲ１側に位置する側面ＦＳ１と、第２のソース／ドレイン領域ＳＤＲ２側に位置する側面ＦＳ２と、第１スペーサ絶縁膜ＳＰＩ１、カップリング用絶縁体膜ＣＰＩおよびトンネル絶縁膜ＴＮＩに接する上面とを有する。側面ＦＳ２は、第１方向に交差する面であり、例えば垂直な面である。
【００３０】
フローティングゲートＦＧの上面には、平坦部ＦＴＴおよび傾斜部ＳＬＴが設けられている。傾斜部ＳＬＴは、第１のソース／ドレイン領域ＳＤＲ１側から第２のソース／ドレイン領域ＳＤＲ２側に向かうにつれてフローティングゲートＦＧの厚さが増加するように設けられている。傾斜部ＳＬＴの上方端部は、フローティングゲートＦＧの上面の上方端部を成しており、傾斜部ＳＬＴにおいて第１のソース／ドレイン領域ＳＤＲ１から第１方向に最も離れた部分に設けられている。傾斜部ＳＬＴの上方端部は、側面ＦＳ２の上方端部を成している。
【００３１】
フローティングゲートＦＧの上記平坦部ＦＴＴは、上記傾斜部ＳＬＴよりも第１方向において第１のソース／ドレイン領域ＳＤＲ１側に設けられている。上記平坦部は、傾斜部ＳＬＴと比べてフローティングゲートＦＧの厚さの増減が抑制されており、例えばフローティングゲートＦＧの上記厚さが略一定に設けられている。
【００３２】
フローティングゲートＦＧは、ティップ部ＴＩＰを有する。ティップ部ＴＩＰは、上記傾斜部ＳＬＴの上方端部を含む一部と側面ＦＳ２の上方端部を含む一部とが鋭角を成すように設けられている部分である。ティップ部ＴＩＰは、トンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧと接続されている。
【００３３】
フローティングゲートＦＧの上面において、トンネル絶縁膜ＴＮＩと接している部分よりも第１方向において上記平坦部側（第１のソース／ドレイン領域ＳＤＲ１側）に位置する部分は、カップリング用絶縁体膜ＣＰＩと接している。
【００３４】
トンネル絶縁膜ＴＮＩは、フローティングゲートＦＧのティップ部ＴＩＰ上に設けられる。トンネル絶縁膜ＴＮＩのティップ部ＴＩＰと、コントロールゲートＣＧとの間に配置されており、両者を電気的に絶縁している。
【００３５】
トンネル絶縁膜ＴＮＩは、ティップ部ＴＩＰ以外の領域上にも設けられていてもよい。トンネル絶縁膜ＴＮＩは、例えばフローティングゲートＦＧの側面ＦＳ２の全面と接するように設けられている。トンネル絶縁膜ＴＮＩは、例えばゲート絶縁膜ＧＴＩと第２のソース／ドレイン領域ＳＤＲ２との間の半導体基板ＳＵＢ上にも設けられている。トンネル絶縁膜ＴＮＩは、例えば第１スペーサ絶縁膜ＳＰＩ１を介してカップリング部ＣＰＭと接続されている。
【００３６】
さらにトンネル絶縁膜ＴＮＩは、例えばコントロールゲートＣＧと半導体基板ＳＵＢとの間に設けられている。コントロールゲートＣＧと半導体基板ＳＵＢとの間に設けられるトンネル絶縁膜ＴＮＩは、コントロールゲートＣＧと半導体基板ＳＵＢとを電気的に絶縁する。トンネル絶縁膜ＴＮＩは、例えば第１スペーサ絶縁膜ＳＰＩ１とコントロールゲートＣＧとの間に設けられている。トンネル絶縁膜ＴＮＩの上方端部は、後述する保護膜ＰＴＣと接続されている。トンネル絶縁膜ＴＮＩは、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００３７】
コントロールゲートＣＧは、トンネル絶縁膜ＴＮＩ上に設けられている。コントロールゲートＣＧは、トンネル絶縁膜ＴＮＩを介して、フローティングゲートＦＧのティップ部ＴＩＰと接続されている。コントロールゲートＣＧは、例えばトンネル絶縁膜ＴＮＩを介して、ウエル領域ＷＥＬにおいて第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間に位置するチャネル形成領域と接続されている。より特定的には、コントロールゲートＣＧは、例えばトンネル絶縁膜ＴＮＩを介して、不純物含有領域ＩＣＲとＬＤＤ領域ＬＤＲとの間に位置するチャネル形成領域と接続されている。コントロールゲートＣＧは、ポリシリコン膜であってもよい。
【００３８】
第１電極部ＥＬ１は、第１のソース／ドレイン領域ＳＤＲ１に接しており、第１のソース／ドレイン領域ＳＤＲ１と電気的に接続されている。第１電極部ＥＬ１は、例えば第２の方向に沿って、複数のメモリセルＭＣ１にわたって連続的に設けられている。
【００３９】
第１電極部ＥＬ１は、電極本体部ＥＬＭとカップリング部ＣＰＭとを含む。電極本体部ＥＬＭは、第１の方向において、２つのメモリセルＭＣ１に共通して設けられている。カップリング部ＣＰＭは、各メモリセルＭＣ１に少なくとも１つ設けられている。各カップリング部ＣＰＭは、第１方向において電極本体部ＥＬＭを挟むように配置されている。第１電極部ＥＬ１の上方端部および第１電極部ＥＬ１の下方端部は、電極本体部ＥＬＭにより構成されている。第１方向において第２のソース／ドレイン領域ＳＤＲ２側（コントロールゲートＣＧ側）に位置する第１電極部ＥＬ１の側方端部は、カップリング部ＣＰＭにより構成されている。
【００４０】
電極本体部ＥＬＭの上方端部は第１シリサイド層ＳＣＬ１および第３スペーサ絶縁膜ＳＰＩ３と接続されている。さらに、電極本体部ＥＬＭの上方端部は第１シリサイド層ＳＣＬ１および第３スペーサ絶縁膜ＳＰＩ３を介して保護膜ＰＴＣと接続されている。電極本体部ＥＬＭの下方端部は第１のソース／ドレイン領域ＳＤＲ１と接している。これにより、第１電極部ＥＬ１は、第１のソース／ドレイン領域ＳＤＲ１と電気的に接続されている。
【００４１】
電極本体部ＥＬＭは、例えばその上方端部を除いてフローティングゲートＦＧの側面ＦＳ１よりも第１のソース／ドレイン領域ＳＤＲ１側に配置されている。電極本体部ＥＬＭの上方端部よりも下方、かつ電極本体部ＥＬＭにおいて第１側壁絶縁膜ＳＷＩ１と接している部分よりも上方に位置する電極本体部ＥＬＭの側方部分は、カップリング部ＣＰＭと接している。
【００４２】
カップリング部ＣＰＭの少なくとも一部は、フローティングゲートＦＧの真上に配置されている。言い換えると、第３方向から視て、カップリング部ＣＰＭの少なくとも一部は、フローティングゲートＦＧと重なるように配置されている。カップリング部ＣＰＭは、カップリング用絶縁体膜ＣＰＩを介してフローティングゲートＦＧに接続されている。カップリング部ＣＰＭの下面は、カップリング用絶縁体膜ＣＰＩの上面と接している。カップリング部ＣＰＭは、フローティングゲートＦＧの少なくとも傾斜部ＳＬＴまたは平坦部ＦＴＴのいずれかの一部上に配置されていればよいが、例えば傾斜部ＳＬＴの一部上および平坦部ＦＴＴの一部上に配置されている。
【００４３】
カップリング部ＣＰＭの上方端部は、第１電極部ＥＬ１の上方端部よりも下方において、第１電極部ＥＬ１の上方端部よりもコントロールゲートＣＧ側に延びている。カップリング部ＣＰＭの下方端部は、第１電極部ＥＬ１の下方端部よりも上方において、第１電極部ＥＬ１の上方端部よりもコントロールゲートＣＧ側に延びている。
【００４４】
第１方向において第２のソース／ドレイン領域ＳＤＲ２側（コントロールゲートＣＧ側）に向いたカップリング部ＣＰＭの側面は、第１方向において第１のソース／ドレイン領域ＳＤＲ１側（第１電極部ＥＬ１側）に向いた第１スペーサ絶縁膜ＳＰＩ１の側面と接している。カップリング部ＣＰＭの上面のうち上方端部を含む部分は第３スペーサ絶縁膜ＳＰＩ３の下面と接している。カップリング部ＣＰＭの上面の残部は電極本体部ＥＬＭと接している。カップリング部ＣＰＭの上方端部は、トンネル絶縁膜ＴＮＩ、第１スペーサ絶縁膜ＳＰＩ１、および第１電極部ＥＬ１の電極本体部ＥＬＭの各上方端部よりも下方に配置されている。
【００４５】
カップリング部ＣＰＭは、第１電極部ＥＬ１の上方端部よりも下方において、該上方端部よりもコントロールゲートＣＧ側に延びるように配置されている導電部として構成されている。カップリング部ＣＰＭとフローティングゲートＦＧとの最短距離は、例えば電極本体部ＥＬＭとコントロールゲートＣＧとの最短距離よりも短い。カップリング部ＣＰＭの第３方向の幅（厚み）は、例えばフローティングゲートＦＧの第３方向の幅（厚み）以上である。
【００４６】
第１電極部ＥＬ１を構成する材料は、導電性を有する任意の材料であればよいが、例えばポリシリコンを含む。電極本体部ＥＬＭを構成する材料は、カップリング部ＣＰＭを構成する材料と同一であってもよいし、異なっていてもよい。両部を構成する材料が同一である場合には、半導体装置を断面観察して得られた像において、電極本体部ＥＬＭとカップリング部ＣＰＭとの境界は検出されず、第１電極部ＥＬ１は一体物として観察され得る。一方で、例えば両部を構成する材料が異なる場合には、半導体装置を断面観察して得られた像において、電極本体部ＥＬＭとカップリング部ＣＰＭとの境界は検出され得る。
【００４７】
第１側壁絶縁膜ＳＷＩ１は、フローティングゲートＦＧと第１電極部ＥＬ１との間に配置されており、両者を電気的に絶縁している。第１側壁絶縁膜ＳＷＩ１の下方に位置する部分はゲート絶縁膜ＧＴＩと接続されており、第１側壁絶縁膜ＳＷＩ１の上方に位置する部分はカップリング用絶縁体膜ＣＰＩと接続されている。第１側壁絶縁膜ＳＷＩ１は、例えばゲート絶縁膜ＧＴＩ上に設けられている。第１側壁絶縁膜ＳＷＩ１は、シリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００４８】
カップリング用絶縁体膜ＣＰＩは、フローティングゲートＦＧ上に配置されている。カップリング用絶縁体膜ＣＰＩは、フローティングゲートＦＧとカップリング部ＣＰＭとの間に配置されており、両者を電気的に絶縁している。具体的には、カップリング用絶縁体膜ＣＰＩは、フローティングゲートＦＧの上記上面の一部と接している下面と、該下面と対向配置されており、かつカップリング部ＣＰＭの下面と接している上面とを有している。カップリング用絶縁体膜ＣＰＩの下面は、フローティングゲートＦＧの上面においてトンネル絶縁膜ＴＮＩが配置されていない部分、すなわち該上面においてトンネル絶縁膜ＴＮＩと接している部分よりも上記平坦部側に位置し、上記平坦部および上記傾斜部ＳＬＴの一部を含む部分、と接している。
【００４９】
カップリング用絶縁体膜ＣＰＩの上記上面は、フローティングゲートＦＧの上面の上記傾斜部ＳＬＴと略平行に設けられている傾斜部分と、フローティングゲートＦＧの上面の上記平坦部と略平行に設けられている平行部分とを有している。
【００５０】
カップリング用絶縁体膜ＣＰＩの厚さ、すなわちカップリング用絶縁体膜ＣＰＩの上記下面と上記上面との間の距離は、例えば略同等となるように設けられている。カップリング用絶縁体膜ＣＰＩの厚さは、フローティングゲートＦＧとカップリング部ＣＰＭとの間の耐圧、およびフローティングゲートＦＧの電位を決定するための全カップリング容量に対する両者のカップリング容量の比率（カップリング比）を両立させ得る限りにおいて、任意に設定され得る。カップリング用絶縁体膜ＣＰＩの厚さは、好ましくは１０ｎｍ以上５０ｎｍ以下であり、より好ましくは１０ｎｍ以上３０ｎｍ以下である。カップリング用絶縁体膜ＣＰＩの厚みは、例えばトンネル絶縁膜ＴＮＩの厚みよりも薄い。
【００５１】
カップリング用絶縁体膜ＣＰＩは、例えば第１スペーサ絶縁膜ＳＰＩ１と一体として設けられている。異なる観点から言えば、半導体装置ＭＣＰは、カップリング用絶縁体膜ＣＰＩを構成している部分と、第１スペーサ絶縁膜ＳＰＩを構成している部分とを含む第１絶縁膜を備えている。第１スペーサ絶縁膜ＳＰＩ１は、カップリング部ＣＰＭとコントロールゲートＣＧとの間に配置されており、両者を電気的に絶縁している。第１スペーサ絶縁膜ＳＰＩ１は、例えばカップリング部ＣＰＭとトンネル絶縁膜ＴＮＩとの間に配置されており、トンネル絶縁膜ＴＮＩとともに、カップリング部ＣＰＭとコントロールゲートＣＧとの間を電気的に絶縁している。第１スペーサ絶縁膜ＳＰＩ１の下方端部は、第１方向において第２のソース／ドレイン領域ＳＤＲ２側に位置するカップリング用絶縁体膜ＣＰＩの端部と接続されている。カップリング用絶縁体膜ＣＰＩおよび第１スペーサ絶縁膜ＳＰＩ１を構成する材料は、シリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００５２】
第１スペーサ絶縁膜ＳＰＩ１の上方端部は、カップリング部ＣＰＭの上方端部よりも上方に配置されている。第１スペーサ絶縁膜ＳＰＩ１の上記第３方向の長さは、カップリング部ＣＰＭの上記第３方向の長さよりも長い。さらに、第１スペーサ絶縁膜ＳＰＩ１の上方端部は、トンネル絶縁膜ＴＮＩの上方端部と、カップリング部ＣＰＭ上に配置されている後述する第３スペーサ絶縁膜ＳＰＩ３との間に配置されており、かつこれらと接している。
【００５３】
第３スペーサ絶縁膜ＳＰＩ３は、上述のように、カップリング部ＣＰＭ上に配置されている。第３スペーサ絶縁膜ＳＰＩ３は、第１電極部ＥＬ１の上方端部、異なる観点から言えば電極本体部ＥＬＭの上方端部かつ第１方向においてコントロールゲートＣＧ側に位置する電極本体部ＥＬＭの側方端部と、第１スペーサ絶縁膜ＳＰＩ１との間に配置されている。
【００５４】
第１スペーサ絶縁膜ＳＰＩ１、トンネル絶縁膜ＴＮＩ、および第３スペーサ絶縁膜ＳＰＩ３の各上方端部は、後述する保護膜ＰＴＣと接続されている。つまり、第１スペーサ絶縁膜ＳＰＩ１、第３スペーサ絶縁膜ＳＰＩ３およびトンネル絶縁膜ＴＮＩは、カップリング部ＣＰＭとコントロールゲートＣＧとの間を電気的に絶縁している。
【００５５】
第２のソース／ドレイン領域ＳＤＲ２上には、例えば第２シリサイド層ＳＣＬ２が設けられている。第１電極部ＥＬ１上に、第１シリサイド層ＳＣＬ１が設けられてもよい。コントロールゲートＣＧ上に、第３シリサイド層ＳＣＬ３が設けられてもよい。第２シリサイド層ＳＣＬ２は、第２のソース／ドレイン領域ＳＤＲ２よりも低い電気抵抗を有する。第１シリサイド層ＳＣＬ１は、第１電極部ＥＬ１よりも低い電気抵抗を有する。第３シリサイド層ＳＣＬ３は、コントロールゲートＣＧよりも低い電気抵抗を有する。第２シリサイド層ＳＣＬ２、第１シリサイド層ＳＣＬ１及び第３シリサイド層ＳＣＬ３は、例えばＣｏＳｉｘ膜である。
【００５６】
第１のソース／ドレイン領域ＳＤＲ１と反対側のコントロールゲートＣＧの側面は、例えば第２側壁絶縁膜ＳＷＩ２により覆われている。第２側壁絶縁膜ＳＷＩ２は、第２シリサイド層ＳＣＬ２と第３シリサイド層ＳＣＬ３との間に位置し、第２シリサイド層ＳＣＬ２と第３シリサイド層ＳＣＬ３とを電気的に絶縁している。第２側壁絶縁膜ＳＷＩ２は、シリコン酸化膜であってもよい。
【００５７】
メモリセルＭＣ１を保護するために、メモリセルＭＣ１上には、例えば保護膜ＰＴＣが設けられている。保護膜ＰＴＣを構成する材料は、電気的絶縁体を有する任意の材料であればよい。
【００５８】
第２プラグＰＬＧ２は、半導体基板ＳＵＢの主面ＰＳＦと交差する方向に延在する。第２プラグＰＬＧ２の下方端部は、第２シリサイド層ＳＣＬ２に接している。つまり、第２プラグＰＬＧ２は、第２シリサイド層ＳＣＬ２を介して第２のソース／ドレイン領域ＳＤＲ２と電気的に接続されている。
【００５９】
図３に示されるように、メモリセルＭＣ１は、第１方向においてカップリング部ＣＰＭよりも第１のソース／ドレイン領域ＳＤＲ１側に位置し、かつカップリング用絶縁体膜ＣＰＩから上方に向けて延在する第３側壁絶縁膜ＳＷＩ３をさらに備えていてもよい。第３側壁絶縁膜ＳＷＩ３は、例えばカップリング用絶縁体膜ＣＰＩの第１のソース／ドレイン領域ＳＤＲ１側に位置する端部上に配置されている。第３側壁絶縁膜ＳＷＩ３の上面および第１のソース／ドレイン領域ＳＤＲ１側に向いた側面は電極本体部ＥＬＭと接しており、第３側壁絶縁膜ＳＷＩ３の第２のソース／ドレイン領域ＳＤＲ２側に向いた側面はカップリング部ＣＰＭと接している。
＜メモリセルの動作＞
図４（ａ）は、メモリセルＭＣ１にデータを書き込む書込み動作を示す。図４（ｂ）は、メモリセルＭＣ１からデータを消去する消去動作を示す。
【００６０】
メモリセルＭＣ１の書込み動作時には、第１のソース／ドレイン領域ＳＤＲ１およびカップリング部ＣＰＭに印加される電圧Ｖ１は、第２のソース／ドレイン領域ＳＤＲ２に印加される電圧Ｖ２およびコントロールゲートＣＧに印加される電圧Ｖ３よりも高く設定される。１つの動作例では、上記電圧Ｖ１は７〜８Ｖとされ、上記電圧Ｖ２は＋０．４Ｖ以下とされ、上記電圧Ｖ３は＋１．４Ｖとされ、半導体基板ＳＵＢに印加される電圧Ｖ４は例えば０Ｖとされる。上記書込み動作時には、第１のソース／ドレイン領域ＳＤＲ１はドレインとして機能し、第２のソース／ドレイン領域ＳＤＲ２はソースとして機能する。第２のソース／ドレイン領域ＳＤＲ２から放出された電子は、第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間のチャネル領域における強い電界によって加速されて、高エネルギー状態の電子であるホットエレクトロンとなる。このホットエレクトロンが、ゲート絶縁膜ＧＴＩを介して、フローティングゲートＦＧに注入される。こうして、メモリセルＭＣ１にデータが書き込まれる。フローティングゲートＦＧに電子が保持されている状態が、メモリセルＭＣ１の書き込み状態である。フローティングゲートＦＧに電子が保持されることにより、メモリセルＭＣ１の閾値電圧が上昇する。
【００６１】
メモリセルＭＣ１の消去動作時には、第１のソース／ドレイン領域ＳＤＲ１およびカップリング部ＣＰＭに印加される電圧Ｖ１は、コントロールゲートＣＧに印加される電圧Ｖ３よりも低く設定される。１つの動作例では、上記電圧Ｖ１および上記電圧Ｖ４は０Ｖとされ、第２のソース／ドレイン領域ＳＤＲ２はＯＰＥＮとされ、上記電圧Ｖ３は＋１２．４Ｖとされる。上記消去動作時には、第１のソース／ドレイン領域ＳＤＲ１はソースとして機能し、第２のソース／ドレイン領域ＳＤＲ２はドレインとして機能する。フローティングゲートＦＧのティップ部ＴＩＰとコントロールゲートＣＧとの間には、消去電界が集中するため、ティップ部ＴＩＰとコントロールゲートＣＧとの間のトンネル絶縁膜ＴＮＩにはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネル電流が流れる。これにより、フローティングゲートＦＧに保持されていた電子は、ティップ部ＴＩＰからトンネル絶縁膜ＴＮＩに移動し、トンネル絶縁膜ＴＮＩをトンネルして、コントロールゲートＣＧに効率的に引き抜かれる。こうして、メモリセルＭＣ１に保持されていたデータが消去される。
【００６２】
メモリセルＭＣ１の読出動作時には、第１のソース／ドレイン領域ＳＤＲ１およびカップリング部ＣＰＭに印加される電圧Ｖ１は、第２のソース／ドレイン領域ＳＤＲ２の電圧Ｖ２およびコントロールゲートＣＧに印加される電圧Ｖ３よりも低く設定される。第１のソース／ドレイン領域ＳＤＲ１はソースとして機能し、第２のソース／ドレイン領域ＳＤＲ２はドレインとして機能する。メモリセルＭＣ１が消去状態にあるとき、メモリセルＭＣ１の閾値電圧は低いため、ソースドレイン間に読出電流が流れる。これに対し、メモリセルＭＣ１が書き込み状態にあるとき、メモリセルＭＣ１の閾値電圧は高いため、ソースドレイン間に読出し電流はほとんど流れない。読出電流の大きさを検出することによって、メモリセルＭＣ１が書き込み状態にあるか否かを読み出すことができる。
＜半導体装置の製造方法＞
図５から図１８を参照して、実施の形態１の半導体装置ＭＣＰの不揮発性メモリ領域ＦＬＡＳＨが備えるメモリセルＭＣ１の製造方法を説明する。
【００６３】
図５に示されるように、まず、半導体基板ＳＵＢの主面ＰＳＦ上に、第１絶縁体層ＧＩＬ、第１導電体層ＦＧＬが順に形成される。第１絶縁体層ＧＩＬは、主面ＰＳＦに接するように形成されている。第１絶縁体層ＧＩＬは、後にゲート絶縁膜ＧＴＩになる層である。第１絶縁体層ＧＩＬは、例えばシリコン酸化層である。第１導電体層ＦＧＬは、後にフローティングゲートＦＧになる層である。第１導電体層ＦＧＬは、例えばリン（Ｐ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。次に、半導体基板ＳＵＢの主面ＰＳＦ側から第１の導電型を有する不純物が注入さて、半導体基板ＳＵＢの主面ＰＳＦ及び半導体基板ＳＵＢ内にウエル領域ＷＥＬが形成される。第１の導電型を有する不純物は、ホウ素のようなｐ型不純物であってもよい。ウエル領域ＷＥＬはＰウエルであってもよい。
【００６４】
図６に示されるように、第１導電体層ＦＧＬ上に、第１マスク層ＭＳＫ１と、開口部ＯＰＰを有する第２マスク層ＭＳＫ２とが形成される。形成された第２マスク層ＭＳＫ２を用いて、第１導電型を有する不純物を半導体基板ＳＵＢの主面ＰＳＦに注入する。こうして、半導体基板ＳＵＢの主面ＰＳＦに、第１導電型を有する不純物含有領域ＩＣＲを形成する。
【００６５】
具体的には、まず第１導電体層ＦＧＬ上に第１マスク層ＭＳＫ１および第２マスク層ＭＳＫ２が順に形成される。次に、例えばフォトリソグラフィー技術を用いて第２マスク層ＭＳＫ２上に形成されたレジストパターンＰＲをマスクとして、第２マスク層ＭＳＫ２の一部が除去される。これにより、第２マスク層ＭＳＫ２に開口部ＯＰＰが形成される。開口部ＯＰＰは、上記第１方向に対向する側面が上記第２方向に沿って延びるように形成されている。第２マスク層ＭＳＫ２に開口部ＯＰＰが形成された状態で、第１導電体層ＦＧＬの上面は第１マスク層ＭＳＫ１により覆われている。次に、開口部ＯＰＰを有する第２マスク層ＭＳＫ２を用いて、第１導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。第１導電型を有する不純物は、例えばホウ素（Ｂ）である。第１の導電型を有する不純物を半導体基板ＳＵＢの主面ＰＳＦに注入する方法は特に限定されないが、例えばイオン注入法である。
【００６６】
第１マスク層ＭＳＫ１は、第２マスク層ＭＳＫ２に開口部ＯＰＰを形成する際のエッチングストッパ層とされる。第２マスク層ＭＳＫ２は、後の工程で第１導電体層ＦＧＬに傾斜部ＳＬＴを形成するためのマスク層とされる。第２マスク層ＭＳＫ２を構成する材料は、第１導電体層ＦＧＬを構成する材料と比べて、後の傾斜部ＳＬＴを形成する処理でのエッチングレートが十分に低い材料であればよく、例えば窒化珪素（ＳｉＮ）を含む。第１マスク層ＭＳＫ１を構成する材料は、第２マスク層ＭＳＫ２を構成する材料と比べて、エッチングレートが十分に低い材料であればよい。第１マスク層ＭＳＫ１は、例えばシリコン酸化層である。第２マスク層ＭＳＫ２の厚みは、半導体装置ＭＣＰ中の第１スペーサ絶縁膜ＳＰＩ１の上記第３方向の長さ以上であり、例えば３５０ｎｍ以上４００ｎｍ以下である。
【００６７】
次に、開口部ＯＰＰを有する第２マスク層ＭＳＫ２をマスクとして、第１マスク層ＭＳＫ１および第１導電体層ＦＧＬにおいて開口部ＯＰＰと重なる領域に位置する各一部が除去される。これにより、第１導電体層ＦＧＬの上面に傾斜部ＳＬＴが形成される。
【００６８】
具体的には、第２マスク層ＭＳＫ２の開口部ＯＰＰから表出した第１導電体層ＦＧＬがアンダーエッチングされる。このアンダーエッチングによって、開口部ＯＰＰ内において開口端から第１方向に所定の距離内に位置する第１導電体層ＦＧＬの上面には、半導体基板ＳＵＢの主面ＰＳＦに対して交差する方向に延びる傾斜部ＳＬＴが形成される。該傾斜部ＳＬＴは、第２マスク層ＭＳＫ２から第１方向に遠ざかるにつれて第１導電体層ＦＧＬの厚さが減少するように、形成される。さらに、開口部ＯＰＰ内において開口端から第１方向上記所定の距離を超えた位置にある第１導電体層ＦＧＬの上面には、主面ＰＳＦと略平行な平坦部ＦＴＴが形成される。
【００６９】
図７に示されるように、半導体基板ＳＵＢの主面ＰＳＦ上、すなわち第２マスク層ＭＳＫ２上およびその開口部ＯＰＰ内に、第２絶縁体層ＩＬＣ１および第２導電体層ＣＰＣ１が形成される。これにより、第２絶縁体層ＩＬＣ１および第２導電体層ＣＰＣ１は、開口部ＯＰＰ内において、傾斜部ＳＬＴ、平坦部ＦＴＴ、および開口部ＯＰＰに面した第２マスク層ＭＳＫ２の側面を覆うように形成される。図７に示されるように、このようにして形成された第２導電体層ＣＰＣ１の厚みは、第２マスク層ＭＳＫ２の形状に起因した膜厚分布を示す。具体的には、開口部ＯＰＰ内において第２マスク層ＭＳＫ２の上記側面に近い領域上に形成されている第２導電体層ＣＰＣ１の厚みは、当該領域よりも第２マスク層ＭＳＫ２の上記側面から遠い領域上に形成されている第２導電体層ＣＰＣ１の厚みよりも厚くなる。第２導電体層ＣＰＣ１を構成する材料は、例えば第１導電体層ＦＧＬを構成する材料と同一である。第２導電体層ＣＰＣ１は、例えばリン（Ｐ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。
【００７０】
図８に示されるように、開口部ＯＰＰ内の第１方向の中央部上および第２マスク層ＭＳＫ２上に配置されている第２導電体層ＣＰＣ１の一部が除去される。これにより、１つの開口部ＯＰＰ内には、第１方向に互いに間隔を隔てている２つの第２導電体層ＣＰＣ２が形成される。各第２導電体層ＣＰＣ２の構造は、例えば第１方向における開口部ＯＰＰの中心線に対して略線対称である。このような第２導電体層ＣＰＣ２は、例えばマスクを用いずに第２導電体層ＣＰＣ１をいわゆる異方性エッチングすることにより形成される。図８に示されるように、各第２導電体層ＣＰＣ２は、第２マスク層ＭＳＫ２の上記側面上および第１導電体層ＦＧＬの上面上に配置されている。各第２導電体層ＣＰＣ２は、第１方向において第２マスク層ＭＳＫ２の上記側面の少なくとも一部と重なるとともに、第３方向において第１導電体層ＦＧＬの傾斜部ＳＬＴおよび平坦部ＦＴＴと重なっている。各第２導電体層ＣＰＣ２は、第１方向において、第２マスク層ＭＳＫ２の上記側面と第２絶縁体層ＩＬＣ１を介して対向する面とは反対側に配置されている側面ＣＰＳ１を有している。各第２導電体層ＣＰＣ２の該側面ＣＰＳ１は、例えば第３方向に沿って延びている。開口部ＯＰＰ内において、２つの第２導電体層ＣＰＣ２の該側面ＣＰＳ１に挟まれた領域内には、第２絶縁体層ＩＬＣ１が表出している。
【００７１】
図９に示されるように、第２導電体層ＣＰＣ２をマスクとして、開口部ＯＰＰ内および第２マスク層ＭＳＫ２上に表出している第２絶縁体層ＩＬＣ１の一部が除去される。これにより、１つの開口部ＯＰＰ内には、第１方向に互いに間隔を隔てている２つの第２絶縁体層ＩＬＣ２が形成される。各第２絶縁体層ＩＬＣ２の構造は、例えば第１方向における開口部ＯＰＰの中心線に対して略線対称である。各第２絶縁体層ＩＬＣ２は、第２マスク層ＭＳＫ２の上記側面上に配置され、かつ第２導電体層ＣＰＣ２と第２マスク層ＭＳＫ２との間に配置されている部分と、第１導電体層ＦＧＬの上面上に配置され、かつ第２導電体層ＣＰＣ２と第１導電体層ＦＧＬとの間に配置されている部分とを有している。各第２絶縁体層ＩＬＣ２の第１導電体層ＦＧＬの上面上に配置されている部分は、例えば開口部ＯＰＰ内において第１方向の内側に向いた側面ＩＳ１と、例えば開口部ＯＰＰ内において第１方向の外側に配置されており、かつ上記一端よりも上方に配置されている他端とを有している。第２絶縁体層ＩＬＣ２の上記一端の側面ＩＳ１は、第２導電体層ＣＰＣ１の上記側面ＣＰＳ１と連なるように形成される。
【００７２】
第２絶縁体層ＩＬＣ２の上記一端は、第１導電体層ＦＧＬの上記平坦部ＦＴＴ上に配置されている。第２絶縁体層ＩＬＣ２の上記他端の上記第３方向の高さは、例えば第２導電体層ＣＰＣ２の上方端部および第２マスク層ＭＳＫ２の上方端部の高さと等しい。開口部ＯＰＰ内において、第２導電体層ＣＰＣ２の上記ＣＰＳ１よりも内側には、第１導電体層ＦＧＬが表出している。
【００７３】
図１０に示されるように、第２絶縁体層ＩＬＣ２をマスクとして、第１導電体層ＦＧＬの一部が除去される。これにより、開口部ＯＰＰ内で互いに分離されており、かつ第３方向において第２絶縁体層ＩＬＣ２の上記一端と連なるように形成された側面ＦＳ１を有している複数の第１導電体層ＦＧＬ２が形成される。開口部ＯＰＰ内において、第１導電体層ＦＧＬ２の該側面ＦＳ１よりも内側には、第１絶縁体層ＧＩＬが表出している。
【００７４】
本工程では、図９に示される第２導電体層ＣＰＣ２もエッチングされる。つまり、該第２導電体層ＣＰＣ２は、マスクなしでエッチングされるため、その表層部が除去される。これにより、図９に示される第２導電体層ＣＰＣ２よりも小さいカップリング部ＣＰＭが形成される。図９および図１０に示されるように、第１方向において開口部ＯＰＰの内側に向いたカップリング部ＣＰＭの側面ＣＰＳ２は、例えば第１方向において第１導電体層ＦＧＬ２の側面ＦＳ１よりも第２マスク層ＭＳＫ２側に形成される。カップリング部ＣＰＭの上面ＣＰＳ３は、例えば第２絶縁体層ＩＬＣ２の上記他端よりも下方に形成される。つまり、本工程により形成された図１０に示されるカップリング部ＣＰＭは、図９に示される第２導電体層ＣＰＣ２よりも小さい。
【００７５】
これにより、第２絶縁体層ＩＬＣ２には、開口部ＯＰＰ内においてカップリング部ＣＰＭから表出された面ＩＳ２，ＩＳ３が形成される。第２絶縁体層ＩＬＣ２の面ＩＳ２は、第２絶縁体層ＩＬＣ２の上記側面ＩＳ１およびカップリング部ＣＰＭの上記側面ＣＰＳ２と連なっている。第２絶縁体層ＩＬＣ２の面ＩＳ３は、カップリング部ＣＰＭの上記上面ＣＰＳ３と連なっている。
【００７６】
図１１に示されるように、少なくとも開口部ＯＰＰ内に表出されている全表出面上に、第３絶縁体層ＩＬＣ３が形成される。これにより、第３絶縁体層ＩＬＣ３は、開口部ＯＰＰ内において、不純物含有領域ＩＣＲが配置されている主面ＰＳＦの一部、第１導電体層ＦＧＬ２の側面ＦＳ１、第２絶縁体層ＩＬＣ２の側面ＩＳ１、面ＩＳ２，ＩＳ３、およびカップリング部ＣＰＭの側面ＣＰＳ２，上面ＣＰＳ３を含む表出面上を覆うように形成される。第３絶縁体層ＩＬＣ３は、例えばシリコン酸化層である。
【００７７】
図１２に示されるように、第２マスク層ＭＳＫ２および第２絶縁体層ＩＬＣ２をマスクとして用いて、砒素（Ａｓ）などの第２の導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。こうして、第１のソース／ドレイン領域ＳＤＲ１が、半導体基板ＳＵＢの主面ＰＳＦに形成される。第２の導電型を有する不純物は、イオン注入法などの方法によって、半導体基板ＳＵＢの主面ＰＳＦに注入され得る。
【００７８】
図１３に示されるように、少なくとも開口部ＯＰＰ内に形成されている第３絶縁体層ＩＬＣ３上に、第４絶縁体層ＩＬＣ４が形成される。これにより、不純物含有領域ＩＣＲが配置されている主面ＰＳＦの一部、第１導電体層ＦＧＬ２の側面ＦＳ１、第２絶縁体層ＩＬＣ２の側面ＩＳ１、面ＩＳ２，ＩＳ３、およびカップリング部ＣＰＭの側面ＣＰＳ２，上面ＣＰＳ３を含む上記表出面は、第３絶縁体層ＩＬＣ３および第４絶縁体層ＩＬＣ４によって覆われる。第４絶縁体層ＩＬＣ４は、例えば第３絶縁体層ＩＬＣ３と同一材料で構成されており、例えばシリコン酸化層である。第４絶縁体層ＩＬＣ４が形成された半導体基板ＳＵＢは、例えば熱処理される。これにより、第３絶縁体層ＩＬＣ３および第４絶縁体層ＩＬＣ４は、一体化して１つの絶縁体層とされる。
【００７９】
図１４に示されるように、上記１つの絶縁体層の一部が除去されることにより、第１側壁絶縁膜ＳＷＩ１、第３側壁絶縁膜ＳＷＩ３および第３スペーサ絶縁膜ＳＰＩ３が形成される。このような加工は、例えばマスクを用いずに上記１つの絶縁体層をいわゆる異方性エッチングすることにより実施される。
【００８０】
図１５に示されるように、第２マスク層ＭＳＫ２の開口部ＯＰＰ内に、第１電極部ＥＬ１および電極部絶縁膜ＥＬＩを形成する。第１電極部ＥＬ１は、例えばリン（Ｐ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。具体的には、まず半導体基板ＳＵＢの主面ＰＳＦ上に、第１プラグ用導電層（図示せず）が形成される。次に、第１電極部用導電層が、化学的機械研磨（ＣＭＰ）され、さらにエッチングされる。こうして、第１電極部ＥＬ１が形成される。続いて、第１電極部ＥＬ１の上部が酸化されやすくするために、砒素（Ａｓ）などの第２の導電型不純物が第１電極部ＥＬ１の上部に注入される。それから、第１電極部ＥＬ１が熱酸化処理される。こうして、第１電極部ＥＬ１の上部に、電極部絶縁膜ＥＬＩが形成される。電極部絶縁膜ＥＬＩは、第３スペーサ絶縁膜ＳＰＩ３と接している。
【００８１】
次に、第２絶縁体層ＩＬＣ２、第３スペーサ絶縁膜ＳＰＩ３および電極部絶縁膜ＥＬＩをマスクとして、第２マスク層ＭＳＫ２が選択的に除去される。この加工では、第１マスク層ＭＳＫ１がエッチングストッパ層として機能する。このような加工は、例えばリン酸などを用いたウェットエッチングにより実施され得る。
【００８２】
図１６に示されるように、第１マスク層ＭＳＫ１が選択的に除去される。例えば、第２絶縁体層ＩＬＣ２、第３スペーサ絶縁膜ＳＰＩ３および電極部絶縁膜ＥＬＩを保護するとともに、第１マスク層ＭＳＫ１上に広く開口したマスクパターン（図示しない）が形成される。次に、該マスクパターンをマスクとして、第１マスク層ＭＳＫ１が除去される。このような加工は、例えばフッ酸などを用いたウェットエッチングにより実施され得る。これにより、第１導電体層ＦＧＬ２の上面において、第２絶縁体層ＩＬＣ２と接している上記平坦部および上記傾斜部以外の領域が表出し、図１６に示される構造が形成される。
【００８３】
図１７に示されるように、第２絶縁体層ＩＬＣ２、第３スペーサ絶縁膜ＳＰＩ３および電極部絶縁膜ＥＬＩをマスクとして、第１導電体層ＦＧＬ２の一部が除去される。これにより、第１導電体層ＦＧＬからティップ部ＴＩＰを有するフローティングゲートＦＧが形成される。さらにフローティングゲートＦＧは、側面ＦＳ１と、これとは反対側に側面ＦＳ２とを有している。このような加工は、例えばドライエッチングにより実施され得る。
【００８４】
次に、第２絶縁体層ＩＬＣ２の一部が除去されることにより、フローティングゲートＦＧのティップ部ＴＩＰの一部が表出される。第２絶縁体層ＩＬＣ２は、カップリング部ＣＰＭと接している側とは反対側の側面側からエッチングされて第１方向の厚みが減じられる。これにより、第２絶縁体層ＩＬＣ２からカップリング用絶縁体膜ＣＰＩおよび第１スペーサ絶縁膜ＳＰＩ１が形成され、かつティップ部ＴＩＰの先端部ＣＮＰを含む一部が表出される。
【００８５】
次に、フローティングゲートＦＧをマスクとして用いて第１絶縁体層ＧＩＬの一部を除去することにより、ゲート絶縁膜ＧＴＩが形成される。なお、フローティングゲートＦＧをマスクとして用いて第１絶縁体層ＧＩＬの一部を除去する工程を省略して、次工程を実施してもよい。この場合、図１７に示される第１絶縁体層ＧＩＬにおいてフローティングゲートＦＧ下に配置されている部分がゲート絶縁膜ＧＴＩを構成する。
【００８６】
次に、フローティングゲートＦＧのティップ部ＴＩＰ上にトンネル絶縁膜ＴＮＩ（図３参照）およびコントロールゲートＣＧ（図３参照）が形成される。まず、トンネル絶縁膜用絶縁層ＴＮＣおよびコントロールゲート用導電体層ＣＧＬが、例えば半導体基板ＳＵＢの主面ＰＳＦ上に形成される。次に、コントロールゲート用導電体層ＣＧＬの一部が除去されることにより、コントロールゲートＣＧが形成される。コントロールゲートＣＧは、例えばマスクを用いずにコントロールゲート用導電体層ＣＧＬをいわゆる異方性エッチングすることにより形成される。次に、コントロールゲートＣＧをマスクとして、トンネル絶縁膜用絶縁層ＴＮＣの一部が除去されることにより、トンネル絶縁膜ＴＮＩが形成される。トンネル絶縁膜ＴＮＩはシリコン酸化膜であってもよい。コントロールゲートＣＧ及びコントロールゲート用導電層は、ポリシリコン膜であってもよい。
【００８７】
次に、コントロールゲートＣＧ、第１，第２スペーサ絶縁膜ＳＰＩ１，ＳＰＩ２、および電極部絶縁膜ＥＬＩをマスクとして、半導体基板ＳＵＢの主面ＰＳＦから砒素（Ａｓ）などの第２の導電型を有する不純物を注入して、半導体基板ＳＵＢのウエル領域ＷＥＬ中にＬＤＤ領域ＬＤＲ（図３参照）が形成される。
【００８８】
次に、フローティングゲートＦＧと反対側のコントロールゲートＣＧの側面上に、第２側壁絶縁膜ＳＷＩ２（図３参照）が形成される。
【００８９】
次に、第２側壁絶縁膜ＳＷＩ２から表出した半導体基板ＳＵＢの主面ＰＳＦに、第２のソース／ドレイン領域ＳＤＲ２（図３参照）が形成される。具体的には、第１，第２スペーサ絶縁膜ＳＰＩ１，ＳＰＩ２、コントロールゲートＣＧ、および第２側壁絶縁膜ＳＷＩ２をマスクとして用いて、砒素（Ａｓ）、燐（Ｐ）などのような第２の導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。第２の導電型を有する不純物を半導体基板ＳＵＢに注入する方法は特に限定されないが、例えばイオン注入法である。こうして、第２側壁絶縁膜ＳＷＩ２から表出した半導体基板ＳＵＢの主面ＰＳＦに、第２のソース／ドレイン領域ＳＤＲ２が形成される。
【００９０】
次に、第１電極部ＥＬ１の表面、第２のソース／ドレイン領域ＳＤＲ２の表面、およびコントロールゲートＣＧの表面に、それぞれ、第１シリサイド層ＳＣＬ１（図３参照）、第２シリサイド層ＳＣＬ２（図３参照）、第３シリサイド層ＳＣＬ３（図３参照）が形成される。
【００９１】
次に、第１〜第３シリサイド層ＳＣＬ１〜ＳＣＬ３上、第１，第２スペーサ絶縁膜ＳＰＩ１，ＳＰＩ２上、トンネル絶縁膜ＴＮＩ上、および第２側壁絶縁膜ＳＷＩ２上を覆うように、保護膜ＰＴＣが形成される。保護膜ＰＴＣは、第１，第２スペーサ絶縁膜ＳＰＩ１，ＳＰＩ２、およびトンネル絶縁膜ＴＮＩの上部と接している。次に、第２シリサイド層ＳＣＬ２と接続された第２電極部ＥＬ２（図３参照）が形成される。このようにして、半導体基板ＳＵＢ上に図３に示される複数のメモリセルＭＣ１が形成される。
＜作用効果＞
実施の形態１に係る半導体装置ＭＣＰは、主面ＰＳＦを有する半導体基板ＳＵＢと、主面ＰＳＦに配置されている第１のソース／ドレイン領域ＳＤＲ１と、主面ＰＳＦ上に配置されているフローティングゲートＦＧと、主面ＰＳＦ上に配置されており、かつ第１のソース／ドレイン領域ＳＤＲ１と接続されている第１電極部ＥＬ１と、フローティングゲートＦＧに対し第１電極部ＥＬ１の反対側に配置されているコントロールゲートＣＧとを備える。フローティングゲートＦＧは、半導体基板ＳＵＢ、第１電極部ＥＬ１、およびコントロールゲートＣＧと電気的に絶縁されている。第１電極部ＥＬ１は、フローティングゲートＦＧ上に配置されているカップリング部ＣＰＭ（導電部）を含む。カップリング部ＣＰＭは、第１電極部ＥＬ１の上方端部よりも下方において、当該上方端部よりもコントロールゲートＣＧ側に突き出し、かつフローティングゲートＦＧと電気的に絶縁されている。
【００９２】
このような半導体装置ＭＣＰでは、第１のソース／ドレイン領域ＳＤＲ１と同電位とされているカップリング部ＣＰＭがカップリング用絶縁体膜ＣＰＩを介してフローティングゲートＦＧと容量結合されている。そのため、半導体装置ＭＣＰのフローティングゲートＦＧの電位は、フローティングゲートＦＧとコントロールゲートＣＧとの間、フローティングゲートＦＧと第１のソース／ドレイン領域ＳＤＲ１との間、およびフローティングゲートＦＧと第１電極部ＥＬ１との間、およびフローティングゲートＦＧとカップリング部ＣＰＭとの間のカップリング容量によって決まる。このような半導体装置ＭＣＰでは、上述した従来の半導体装置と比べて、フローティングゲートＦＧの電位を決める上記カップリング容量の合計値が、フローティングゲートＦＧとカップリング部ＣＰＭとの間のカップリング容量値の分だけ大きく設けられている。そのため、半導体装置ＭＣＰによれば、複数のメモリセルＭＣ１間での各カップリング構造の形状および寸法のバラつきが従来の半導体装置のそれと同程度の大きさで生じた場合にも、複数のメモリセルＭＣ１間での動作特性のバラつきが抑制されている。
【００９３】
特に、フローティングゲートＦＧがティップ部ＴＩＰを有する場合、フローティングゲートＦＧ、カップリング用絶縁体膜ＣＰＩ、およびカップリング部ＣＰＭのカップリング構造は、フローティングゲートＦＧのティップ部ＴＩＰ、トンネル絶縁膜ＴＮＩ、およびコントロールゲートＣＧのカップリング構造と比べて、１つの半導体装置ＭＣＰ内に設けられた複数のメモリセルＭＣ１間で、その形状および寸法のバラつきが小さい。これは、半導体基板ＳＵＢ上において複数のメモリセルＭＳ１は異なる領域上に形成されるが、フローティングゲートＦＧ、カップリング用絶縁体膜ＣＰＩ、およびカップリング部ＣＰＭの積層構造を形成するための各工程の基板面内での加工バラつきは、ティップ部ＴＩＰ、トンネル絶縁膜ＴＮＩ、およびコントロールゲートＣＧの積層構造を形成するための各工程の基板面内での加工バラつきと比べて、小さく抑制され得るためである。よって、半導体装置ＭＣＰ内の各メモリセル間で、フローティングゲートＦＧとカップリング部ＣＰＭとの間のカップリング容量のバラつきは、フローティングゲートＦＧとコントロールゲートＣＧとの間のカップリング容量のバラつきよりも小さい。
【００９４】
そのため、半導体装置ＭＣＰの各フローティングゲートＦＧの電位のバラつきは、従来の半導体装置と比べて小さく抑えられている。その結果、半導体装置ＭＣＰは、従来の半導体装置と比べて、各メモリセル間での書込、消去、および読出の各動作のバラつきが十分に抑制されている。
【００９５】
さらに、上記半導体装置ＭＣＰのカップリング部ＣＰＭは、第１電極部ＥＬ１の上方端部よりも下方において、該上方端部よりもコントロールゲートＣＧ側に延びるように配置されている。このような半導体装置ＭＣＰによれば、フローティングゲートＦＧと他の部材とのカップリング容量が従来の半導体装置のそれと比べて十分に大きく設けられていながらも、第１電極部ＥＬ１とコントロールゲートＣＧとの間の短絡リスクが低減されている。
【００９６】
例えば、比較例として、第１電極部の上方端部が、第１電極部において最もコントロールゲート側に配置されており、かつ第１電極部とコントロールゲートとを電気的に絶縁するためのスペーサ絶縁膜上に配置されている半導体装置を考える。当該比較例では、第１電極部の上方端部とコントロールゲートとの間の短絡を防止するために、両者の間を隔てるスペーサ絶縁膜の厚みが厚く設けられている必要がある。そのため、当該両者間に形成されるカップリング容量値は、フローティングゲートと他の部材、例えばコントロールゲート等、との間に形成されるカップリング容量値よりも非常に小さくなる。そのため、上記比較例におけるフローティングゲートと第１電極部の上方端部との間に形成されるカップリング容量は、フローティングゲートの電位のバラつき軽減に十分に寄与し得ない。
【００９７】
これに対し、上記半導体装置ＭＣＰにおいてフローティングゲートＦＧとカップリング部ＣＰＭとの間に形成されるカップリング容量値は、上記比較例のフローティングゲートと第１電極部の上方端部との間に形成されるカップリング容量値と比べて、十分に大きい。そのため、半導体装置ＭＣＰの各フローティングゲートＦＧの電位のバラつきは、上記比較例と比べても、十分に小さく抑えられている。さらに、半導体装置ＭＣＰによれば、第１電極部ＥＬ１の上方端部とコントロールゲートＣＧとの間の距離が、第１電極部ＥＬ１の上方端部とコントロールゲートＣＧとの間の短絡リスクを十分に低減可能な長さとすることができ、例えば上記比較例のそれと同等以上とすることもできる。そのため、半導体装置ＭＣＰでは、上記比較例と比べて、フローティングゲートの電位のバラつきが軽減されながらも、第１電極部ＥＬ１とコントロールゲートＣＧとの間の短絡リスクが低減されている。
【００９８】
上記半導体装置ＭＣＰにおいて、カップリング部ＣＰＭの少なくとも一部は、フローティングゲートＦＧの真上に配置されている。
【００９９】
このようなカップリング部ＣＰＭとフローティングゲートＦＧとは最短距離で容量結合されている。そのため、カップリング部ＣＰＭとフローティングゲートＦＧとの間に形成されるカップリング容量値は、カップリング部ＣＰＭの少なくとも一部は、フローティングゲートＦＧの真上に配置されていない場合と比べて、大きい。そのため、半導体装置ＭＣＰの各フローティングゲートＦＧの電位のバラつきは、十分に小さく抑えられている。
【０１００】
上記半導体装置ＭＣＰは、第１絶縁膜をさらに備える。第１絶縁膜は、カップリング部ＣＰＭとフローティングゲートＦＧとの間に配置されているカップリング用絶縁体膜ＣＰＩと、カップリング部ＣＰＭとコントロールゲートＣＧとの間に配置されている第１スペーサ絶縁膜ＳＰＩ１と含む。
【０１０１】
このような半導体装置ＭＣＰでは、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが、第１スペーサ絶縁膜ＳＰＩ１によって十分に軽減されている。
【０１０２】
上記半導体装置ＭＣＰにおいて、カップリング用絶縁体膜ＣＰＩは、第１スペーサ絶縁膜ＳＰＩ１と一体として設けられている。
【０１０３】
このような半導体装置ＭＣＰは、カップリング用絶縁体膜ＣＰＩと第１スペーサ絶縁膜ＳＰＩ１とが別体として設けられ、両者の間に界面が形成されている場合と比べて、当該界面に起因した短絡等の発生が抑制されている。また、このような半導体装置ＭＣＰは、上記半導体装置の製造方法により、容易に製造され得る。
【０１０４】
上記半導体装置ＭＣＰにおいて、カップリング部ＣＰＭの上方端部は、第１電極部ＥＬ１の上方端部よりも下方に配置されている。上記半導体装置ＭＣＰは、カップリング部ＣＰＭの上方端部上に配置されており、かつ第１電極部ＥＬ１の上方端部とコントロールゲートＣＧとを隔てている第３スペーサ絶縁膜ＳＰＩ３をさらに備える。
【０１０５】
このような半導体装置ＭＣＰでは、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが、第３スペーサ絶縁膜ＳＰＩ３によって十分に軽減されている。さらに、上記半導体装置ＭＣＰでは、第１電極部ＥＬ１の本体部とコントロールゲートＣＧとが短絡するというリスクが、第３スペーサ絶縁膜ＳＰＩ３によって十分に軽減されている。
【０１０６】
上記半導体装置ＭＣＰにおいて、カップリング部ＣＰＭとコントロールゲートＣＧとの最短距離は、カップリング部ＣＰＭとフローティングゲートＦＧとの間の最短距離よりも長い。
【０１０７】
このような半導体装置ＭＣＰでは、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが、十分に軽減されている。
【０１０８】
上記半導体装置ＭＣＰにおいて、カップリング部ＣＰＭとコントロールゲートＣＧとの最短距離は、第１スペーサ絶縁膜ＳＰＩ１およびトンネル絶縁膜ＴＮＩの第１方向の幅に等しい。このような半導体装置ＭＣＰは、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが、第１スペーサ絶縁膜ＳＰＩ１およびトンネル絶縁膜ＴＮＩによって十分に軽減されている。
【０１０９】
上記半導体装置ＭＣＰにおいて、カップリング用絶縁体膜ＣＰＩの厚みは、１０ｎｍ以上３０ｎｍ以下である。
【０１１０】
このようなカップリング用絶縁体膜ＣＰＩを介したカップリング部ＣＰＭとフローティングゲートＦＧとの間の耐圧は、カップリング用絶縁体膜ＣＰＩの厚みが１０ｎｍ未満である場合のそれと比べて、十分に高い。そのため、該半導体装置ＭＣＰは、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが十分に軽減されている。さらに、上記カップリング用絶縁体膜ＣＰＩを介したカップリング部ＣＰＭとフローティングゲートＦＧとの間のカップリング容量値は、カップリング用絶縁体膜ＣＰＩの厚みが３０ｎｍ超えである場合のそれと比べて、十分に高い。そのため、該半導体装置ＭＣＰの各フローティングゲートＦＧの電位のバラつきは、従来の半導体装置と比べてさらに小さく抑えられている。
【０１１１】
実施の形態１に係る半導体装置の製造方法は、主面ＰＳＦを有する半導体基板ＳＵＢを準備する工程と、主面ＰＳＦ上に、第１電極部ＥＬ１を形成する工程と、主面ＰＳＦ上に、コントロールゲートＣＧを形成する工程と、主面ＰＳＦ上に、コントロールゲートＣＧに対して第１電極部ＥＬ１の反対側に、コントロールゲートＣＧと電気的に絶縁されたコントロールゲートＣＧを形成する工程とを備える。第１電極部ＥＬ１を形成する工程では、その上方端部よりも下方において、上方端部よりもコントロールゲート側に延びているカップリング部ＣＰＭ（導電部）を含むように、かつコントロールゲートＣＧと電気的に絶縁されるように、第１電極部ＥＬ１が形成される。
【０１１２】
このような半導体装置の製造方法によれば、フローティングゲートＦＧ上に、カップリング用絶縁体膜ＣＰＩを介してフローティングゲートＦＧとカップリング部ＣＰＭとが容量結合された構造を備える半導体装置を容易に製造することができる。
【０１１３】
上記半導体装置の製造方法において、第１電極部ＥＬ１を形成する工程は、カップリング部ＣＰＭを形成する工程と、カップリング部ＣＰＭと接する電極本体部を形成する工程とを含む。電極本体部ＥＬＭを形成する工程では、カップリング部ＣＰＭと接する電極本体部ＥＬＭが、第１電極部ＥＬ１の上方端部を有しカップリング部ＣＰＭよりもコントロールゲートＣＧから遠くに形成される。このようにすれば、第１電極部ＥＬ１の上方端部よりも下方において、該上方端部よりもコントロールゲートＣＧ側に延びているカップリング部ＣＰＭを、容易に形成することができる。
【０１１４】
上記半導体装置の製造方法は、カップリング部ＣＰＭとコントロールゲートＣＧとの間に配置されたカップリング用絶縁体膜ＣＰＩと、カップリング部ＣＰＭとコントロールゲートＣＧとの間に配置された第１スペーサ絶縁膜ＳＰＩ１とを含む第１絶縁膜を形成する工程とをさらに備える。
【０１１５】
これにより、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが第１スペーサ絶縁膜ＳＰＩ１によって十分に軽減されている半導体装置ＭＣＰが製造される。
【０１１６】
上記半導体装置の製造方法において、カップリング部ＣＰＭを形成する工程では、カップリング部ＣＰＭの上方端部が第１絶縁膜の上方端部よりも下方に位置するように、カップリング部ＣＰＭが形成される。
【０１１７】
このようにすれば、カップリング用絶縁体膜ＣＰＩを介したカップリング部ＣＰＭと他の部材（例えばコントロールゲートＣＧ）との間の沿面距離は、カップリング用絶縁体膜ＣＰＩを形成する際にマスクとされた第２導電体層ＣＰＣ２の上記残部がカップリング部ＣＰＭとされる場合と比べて、長くなる。その結果、上記半導体装置ＭＣＰでのカップリング部ＣＰＭとコントロールゲートＣＧとの間の短絡リスクは、カップリング用絶縁体膜ＣＰＩを形成する際にマスクとされた第２導電体層ＣＰＣ２の上記残部がカップリング部ＣＰＭとされる半導体装置と比べて、軽減されている。
【０１１８】
上記半導体装置の製造方法において、第１電極部ＥＬ１を形成する工程では、カップリング部ＣＰＭの上方端部は、第１電極部ＥＬ１の上方端部よりも下方に形成される。上記半導体装置の製造方法は、カップリング部ＣＰＭの上方端部上に配置されており、かつ第１電極部ＥＬ１の上方端部とコントロールゲートＣＧとを隔てている第３スペーサ絶縁膜ＳＰＩ３を形成する工程をさらに備える。
【０１１９】
これにより、カップリング部ＣＰＭを備えることに伴うカップリング部ＣＰＭとコントロールゲートＣＧとが短絡するというリスクが第３スペーサ絶縁膜ＳＰＩ３によって十分に軽減されている半導体装置ＭＣＰが製造される。
【０１２０】
（実施の形態２）
＜半導体装置の構成＞
図１９に示されるように、実施の形態２に係る半導体装置ＭＣＰ２は、実施の形態１に係る半導体装置ＭＣＰと基本的に同様の構成を備えるが、フローティングゲートＦＧ上において第１スペーサ絶縁膜ＳＰＩ１とコントロールゲートＣＧとを隔てている第２スペーサ絶縁膜ＳＰＩ２をさらに備える点で異なる。
【０１２１】
第２スペーサ絶縁膜ＳＰＩ２は、例えばフローティングゲートＦＧの傾斜部ＳＬＴ上に配置されている。第２スペーサ絶縁膜ＳＰＩ２の下方端部は、フローティングゲートＦＧの傾斜部ＳＬＴと接している。第２スペーサ絶縁膜ＳＰＩ２の上方端部は、例えば、保護膜ＰＴＣと接しており、第１スペーサ絶縁膜ＳＰＩ１の上方端部およびトンネル絶縁膜ＴＮＩの上方端部と連なるように設けられている。
【０１２２】
第１方向において第２スペーサ絶縁膜ＳＰＩ２の第１のソース／ドレイン領域ＳＤＲ１側に位置する側面は、第１スペーサ絶縁膜ＳＰＩ１の第２のソース／ドレイン領域ＳＤＲ２側に位置する側面と接している。第１方向において第２スペーサ絶縁膜ＳＰＩ２の第２のソース／ドレイン領域ＳＤＲ２側に位置する側面は、トンネル絶縁膜ＴＮＩの第１のソース／ドレイン領域ＳＤＲ１側に位置する側面と接している。第２スペーサ絶縁膜ＳＰＩ２は、例えばシリコン酸化層である。
【０１２３】
カップリング部ＣＰＭとコントロールゲートＣＧとの間は、第１スペーサ絶縁膜ＳＰＩ１、第２スペーサ絶縁膜ＳＰＩ２、およびトンネル絶縁膜ＴＮＩによって隔てられている。
＜半導体装置の製造方法＞
実施の形態２に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方法と基本的に同様の構成を備えるが、第２スペーサ絶縁膜ＳＰＩ２を形成するための工程をさらに備えている点で異なる。
【０１２４】
図２０に示されるように、開口部ＯＰＰを有する第２マスク層ＭＳＫ２をマスクとして、第１マスク層ＭＳＫ１および第１導電体層ＦＧＬにおいて開口部ＯＰＰと重なる領域に位置する各一部が除去された半導体基板ＳＵＢが準備される。該半導体基板ＳＵＢ上の第１導電体層ＦＧＬの上面には、傾斜部ＳＬＴが形成されている。次に、開口部ＯＰＰ内を向いた第２マスク層ＭＳＫ２の側面上、開口部ＯＰＰ内の第１導電体層ＦＧＬの上面上、および第２マスク層ＭＳＫ２の上面上を覆うように、第５絶縁体層ＩＬＣ５（第２絶縁膜）が形成される。これにより、図２０に示される構造が形成される。
【０１２５】
図２１に示されるように、開口部ＯＰＰ内において第１導電体層ＦＧＬの平坦部ＦＴＴ上および傾斜部ＳＬＴのうち平坦部ＦＴＴ側に位置する一部、ならびに第２マスク層ＭＳＫ２の上面上に配置されていた第５絶縁体層ＩＬＣ５の一部が除去される。これにより、１つの開口部ＯＰＰ内には、第１方向に互いに間隔を隔てている２つの第５絶縁体層ＩＬＣ６が形成される。各第５導電体層ＣＬＣ６は、例えば第２マスク層ＭＳＫ２の上記側面の全体を覆うように形成される。このような第５導電体層ＣＬＣ６は、例えばマスクを用いずに第５導電体層ＣＬＣ５をいわゆる異方性エッチングすることにより形成される。図２１に示されるように、第５導電体層ＣＬＣ６の上面は、例えば第２マスク層ＭＳＫ２の上記上面と連なり、かつ第２方向に垂直な断面において第２マスク層ＭＳＫ２の上記側面と鋭角を成すような傾斜面として設けられる。
【０１２６】
図２２に示されるように、第５絶縁体層ＩＬＣ６の上記上面上、開口部ＯＰＰ内を向いた第５絶縁体層ＩＬＣ６の側面上、開口部ＯＰＰ内の第１導電体層ＦＧＬの上面上、および第２マスク層ＭＳＫ２の上面上を覆うように、第２絶縁体層ＩＬＣ７および第２導電体層ＣＰＣ３が形成される。これにより、図２２に示される構造が形成される。
【０１２７】
図２３に示されるように、第２絶縁体層ＩＬＣ７および第２導電体層ＣＰＣ３の一部が除去される。当該加工は、例えば上記実施の形態１に係る半導体装置の製造方法と同様の方法により実施される。このようにして第２絶縁体層ＩＬＣ７から形成される第２絶縁体層ＩＬＣ８の上面は、第５絶縁体層ＩＬＣ６の上面と連なるように形成される。第２絶縁体層ＩＬＣ８は、例えばその後の工程で加工されない。第２絶縁体層ＩＬＣ８において、第１導電体層ＦＧＬ２とカップリング部ＣＰＭとの間に配置されている部分は半導体装置ＭＣＰ２のカップリング用絶縁体膜ＣＰＩ（図１９参照）を構成し、第５絶縁体層ＩＬＣ６とカップリング部ＣＰＭとの間に配置されている部分は半導体装置ＭＣＰ２の第１スペーサ絶縁膜ＳＰＩ１（図１９参照）を構成する。
【０１２８】
図２４に示されるように、第２絶縁体層ＩＬＣ８および第５絶縁体層ＩＬＣ６をマスクとして、第１導電体層ＦＧＬの一部が除去される。これにより、開口部ＯＰＰ内で互いに分離されており、かつ第３方向において第２絶縁体層ＩＬＣ２の上記一端と連なるように形成された側面ＦＳ１を有している複数の第１導電体層ＦＧＬ２が形成される。本工程では、図２３に示される第２導電体層ＣＰＣ４もエッチングされる。つまり、該第２導電体層ＣＰＣ４は、マスクなしでエッチングされるため、その表層部が除去される。これにより、図２３に示される第２導電体層ＣＰＣ４よりも小さいカップリング部ＣＰＭが形成される。
【０１２９】
その後、実施の形態１に係る半導体装置の製造方法と同様の工程が施されることにより、図２５に示される構造が形成される。具体的には、第５絶縁体層ＩＬＣ６、第２絶縁体層ＩＬＣ８、第３スペーサ絶縁膜ＳＰＩ３、および電極部絶縁膜ＥＬＩをマスクとして、第１導電体層ＦＧＬ２の一部が除去されることにより、第１導電体層ＦＧＬからティップ部ＴＩＰを有するフローティングゲートＦＧが形成される。フローティングゲートＦＧは、側面ＦＳ１と、これとは反対側に位置する側面ＦＳ２とを有している。
【０１３０】
次に、図２６に示されるように、第５絶縁体層ＩＬＣ６の一部が除去されることにより、フローティングゲートＦＧのティップ部ＴＩＰの一部が表出される。第５絶縁体層ＩＬＣ６は、第２絶縁体層ＩＬＣ８と接している側とは反対側の側面側からエッチングされて第１方向の厚みが減じられる。これにより、第５絶縁体層ＩＬＣ６から第２スペーサ絶縁膜ＳＰＩ２が形成され、第２絶縁体層ＩＬＣ８からカップリング用絶縁体膜ＣＰＩおよび第１スペーサ絶縁膜ＳＰＩ１が形成される。さらに、ティップ部ＴＩＰの先端部ＣＮＰを含む一部が表出される。
【０１３１】
その後、実施の形態１に係る半導体装置の製造方法と同様の工程が施されることにより、図１９に示される半導体装置ＭＣＰ２が製造される。
＜作用効果＞
実施の形態２に係る半導体装置ＭＣＰ２は、実施の形態１に係る半導体装置ＭＣＰと基本的に同様の構成を備えるため、半導体装置ＭＣＰと同様の作用効果を奏することができる。
【０１３２】
さらに、上記半導体装置ＭＣＰ２は、フローティングゲートＦＧ上において第１スペーサ絶縁膜ＳＰＩ１とコントロールゲートＣＧとを隔てている第２スペーサ絶縁膜ＳＰＩ２をさらに備える。これにより、半導体装置ＭＣＰ２は、半導体装置ＭＣＰと比べて、第１電極部ＥＬ１（カップリング部ＣＰＭ）とフローティングゲートＦＧとの間を隔てているカップリング用絶縁体膜ＣＰＩの厚みを厚くすることなく、第１電極部ＥＬ１とコントロールゲートＣＧとの間を隔てている第１スペーサ絶縁膜ＳＰＩ１と第２スペーサ絶縁膜ＳＰＩ２との合計厚みをより厚くすることができる。つまり、半導体装置ＭＣＰ２では、半導体装置ＭＣＰと比べて、第１電極部ＥＬ１とコントロールゲートＣＧとの短絡リスクがさらに軽減されながらも、カップリング部ＣＰＭとフローティングゲートＦＧとの間のカップリング容量値の低下が抑制されている。
【０１３３】
半導体装置ＭＣＰ２によれば、第２スペーサ絶縁膜ＳＰＩ２の厚みのみを制御することにより、第１電極部ＥＬ１とコントロールゲートＣＧとの短絡リスクを十分に低減し得る。そのため、トンネル絶縁膜ＴＮＩの厚みは、消去動作特性のみに基づいて最適化され得る。さらに、カップリング用絶縁体膜ＣＰＩの厚みは、カップリング部ＣＰＭとフローティングゲートＦＧとの間のカップリング容量値のみに基づいて最適化され得る。つまり、半導体装置ＭＣＰ２では、半導体装置ＭＣＰと比べて、カップリング用絶縁体膜ＣＰＩおよびトンネル絶縁膜ＴＮＩの薄膜化を実現しながらも、第１電極部ＥＬ１とコントロールゲートＣＧとの短絡リスクを十分に低減し得る。
【０１３４】
上記半導体装置ＭＣＰ２において、カップリング用絶縁体膜ＣＰＩの厚みは、トンネル絶縁膜ＴＮＩの厚みよりも薄くてもよい。この場合、高いカップリング容量値が実現され得る。
【０１３５】
上記半導体装置ＭＣＰ２の製造方法は、実施の形態１に係る半導体装置の製造方法と基本的に同様の構成を備えるが、フローティングゲートＦＧ上において第１スペーサ絶縁膜ＳＰＩ１とコントロールゲートＣＧとを隔てている第２スペーサ絶縁膜ＳＰＩ１を形成する工程をさらに備えている点で異なる。
【０１３６】
このような製造方法によれば、第１スペーサ絶縁膜ＳＰＩ１および第２スペーサ絶縁膜ＳＰＩ２により隔てられた第１電極部ＥＬ１とコントロールゲートＣＧとを備える上記半導体装置ＭＣＰ２が容易に製造される。
【０１３７】
（実施の形態３）
＜半導体装置の構成＞
図２７に示されるように、実施の形態３に係る半導体装置ＭＣＰ３は、実施の形態１に係る半導体装置ＭＣＰと基本的に同様の構成を備えるが、カップリング用絶縁体膜ＣＰＩが第１スペーサ絶縁膜ＳＰＩ１と別体として設けられている点で異なる。
【０１３８】
カップリング用絶縁体膜ＣＰＩの第１方向の第１のソース／ドレイン領域ＳＤＲ１側に位置する端部が第１側壁絶縁膜ＳＷＩ１と接しており、カップリング用絶縁体膜ＣＰＩの第１方向の第２のソース／ドレイン領域ＳＤＲ２側に位置する端部がトンネル絶縁膜ＴＮＩおよび第１スペーサ絶縁膜ＳＰＩ１と接している。
【０１３９】
第１方向において第１のソース／ドレイン領域ＳＤＲ１側に位置するカップリング用絶縁体膜ＣＰＩの端部は、第３スペーサ絶縁膜ＳＰＩ３をマスクとしたいわゆる自己整合処理により形成されており、第１方向において第１のソース／ドレイン領域ＳＤＲ１側に位置する第３スペーサ絶縁膜ＳＰＩ３の端部と、第３方向において重なっている。
【０１４０】
カップリング部ＣＰＭの第３方向の幅（厚み）は、例えばフローティングゲートＦＧの第３方向の幅（厚み）以下であり、好ましくはフローティングゲートＦＧの第３方向の幅（厚み）未満である。第３スペーサ絶縁膜ＳＰＩ３の第３方向の幅（厚み）は、例えばカップリング部ＣＰＭの第３方向の幅（厚み）以上であり、好ましくはフローティングゲートＦＧの第３方向の幅（厚み）超えである。
＜半導体装置の製造方法＞
実施の形態３に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方法と基本的に同様の構成を備えるが、カップリング用絶縁体膜ＣＰＩおよびカップリング部ＣＰＭを形成する前に、第２絶縁体層ＩＬＣ９、第２導電体層ＣＰＣ５、および第６絶縁体層ＩＬＣ１０を順に形成する工程をさらに備える点で異なる。
【０１４１】
図２８に示されるように、開口部ＯＰＰを有する第２マスク層ＭＳＫ２をマスクとして、第１マスク層ＭＳＫ１および第１導電体層ＦＧＬにおいて開口部ＯＰＰと重なる領域に位置する各一部が除去された半導体基板ＳＵＢが準備される。該半導体基板ＳＵＢ上の第１導電体層ＦＧＬの上面には、傾斜部ＳＬＴが形成されている。次に、開口部ＯＰＰ内を向いた第２マスク層ＭＳＫ２の側面上、開口部ＯＰＰ内の第１導電体層ＦＧＬの上面上、および第２マスク層ＭＳＫ２の上面上を覆うように、第２絶縁体層ＩＬＣ９、第２導電体層ＣＰＣ５、および第６絶縁体層ＩＬＣ１０が順に形成される。これにより、図２８に示される構造が形成される。
【０１４２】
図２９に示されるように、開口部ＯＰＰ内において第１導電体層ＦＧＬの平坦部ＦＴＴ上および傾斜部ＳＬＴのうち平坦部ＦＴＴ側に位置する一部、ならびに第２マスク層ＭＳＫ２の上面上に配置されていた第６絶縁体層ＩＬＣ１０の一部が除去される。これにより、１つの開口部ＯＰＰ内には、第１方向に互いに間隔を隔てている２つの第６絶縁体層ＩＬＣ１１が形成される。各第６絶縁体層ＩＬＣ１１は、例えば第２マスク層ＭＳＫ２の上記側面の全体を覆うように形成される。このような第６絶縁体層ＩＬＣ１１は、例えばマスクを用いずに第６絶縁体層ＩＬＣ１０をいわゆる異方性エッチングすることにより形成される。
【０１４３】
図３０に示されるように、第６絶縁体層ＩＬＣ１１をマスクとして第２導電体層ＣＰＣ５の一部が除去されることにより、第２導電体層ＣＰＣ６および第２絶縁体層ＩＬＣ１２が形成される。
【０１４４】
第２導電体層ＣＰＣ６は、第１方向において開口部ＯＰＰの内側に位置する下方端部と、該下方端部よりも第２マスク層ＭＳＫ２側に配置されている上方端部とを有している。第２導電体層ＣＰＣ６の上記下方端部は、第１方向において開口部ＯＰＰの内側に位置する第６絶縁体層ＩＬＣ１１の端部と、連なるように形成される。第２導電体層ＣＰＣ６の上記上方端部は、例えば第６絶縁体層ＩＬＣ１１の上方端部および第２マスク層ＭＳＫ２の上面よりも下方に形成される。
【０１４５】
第２絶縁体層ＩＬＣ１２は、第１方向において開口部ＯＰＰの内側に位置する下方端部と、該下方端部よりも第２マスク層ＭＳＫ２側に配置されている上方端部とを有している。第２絶縁体層ＩＬＣ１２の上記下方端部は、第１方向において開口部ＯＰＰの内側に位置する第６絶縁体層ＩＬＣ１１の端部と、連なるように形成される。第２絶縁体層ＩＬＣ１２の上記上方端部は、例えば第２マスク層ＭＳＫ２の上面と連なるように形成される。
【０１４６】
図３１に示されるように、第６絶縁体層ＩＬＣ１１および第２絶縁体層ＩＬＣ１２をマスクとして、第１導電体層ＦＧＬの一部が除去される。これにより、開口部ＯＰＰ内で互いに分離されており、かつ第３方向において第２絶縁体層ＩＬＣ１２の上記一端と連なるように形成された側面ＦＳ１を有している複数の第１導電体層ＦＧＬ２が形成される。
【０１４７】
このとき、第６絶縁体層ＩＬＣ１１をマスクとして、フローティングゲートＦＧと同材料で構成されている第２導電体層ＣＰＣ６の一部が除去されることにより、カップリング部ＣＰＭが形成される。また、第６絶縁体層ＩＬＣ１１、カップリング部ＣＰＭ、および第２絶縁体層ＩＬＣ１２により上方に開口した開口部ＯＰＰ２が形成される。
【０１４８】
図３２に示されるように、少なくとも開口部ＯＰＰ内に表出されている全表出面を覆うように、かつ上記開口部ＯＰＰ２を埋めるように、第３絶縁体層ＩＬＣ１３が形成される。その後、第２マスク層ＭＳＫ２および第２絶縁体層ＩＬＣ１２をマスクとして用いて、砒素（Ａｓ）などの第２の導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。こうして、第１のソース／ドレイン領域ＳＤＲ１が、半導体基板ＳＵＢの主面ＰＳＦに形成される。
【０１４９】
図３３に示されるように、少なくとも開口部ＯＰＰ内に形成されている第３絶縁体層ＩＬＣ１３上に、第４絶縁体層ＩＬＣ１４が形成される。第４絶縁体層ＩＬＣ１４が形成された半導体基板ＳＵＢは、例えば熱処理される。これにより、第３絶縁体層ＩＬＣ１３および第４絶縁体層ＩＬＣ１４は、一体化して１つの絶縁体層とされる。
【０１５０】
図３４に示されるように、上記１つの絶縁体層の一部が除去される。これにより、第１側壁絶縁膜ＳＷＩ１および第３スペーサ絶縁膜ＳＰＩ３が形成される。このような加工は、例えばマスクを用いずに上記１つの絶縁体層をいわゆる異方性エッチングすることにより実施される。
【０１５１】
図３５に示されるように、第２マスク層ＭＳＫ２の開口部ＯＰＰ内に、第１電極部ＥＬ１および電極部絶縁膜ＥＬＩを形成する。次に、第１電極部用導電層が、化学的機械研磨（ＣＭＰ）され、さらにエッチングされる。こうして、カップリング部ＣＰＭと該カップリング部ＣＰＭと接している本体部とを含む第１電極部ＥＬ１が形成される。続いて、第１電極部ＥＬ１の上部に、電極部絶縁膜ＥＬＩが形成される。電極部絶縁膜ＥＬＩは、第３スペーサ絶縁膜ＳＰＩ３と接している。
【０１５２】
図３６に示されるように、第２絶縁体層ＩＬＣ１２、第３スペーサ絶縁膜ＳＰＩ３および電極部絶縁膜ＥＬＩをマスクとして、第２マスク層ＭＳＫ２、および第１マスク層ＭＳＫ１が選択的に除去される。
【０１５３】
図３７に示されるように、第２絶縁体層ＩＬＣ１２、第３スペーサ絶縁膜ＳＰＩ３および電極部絶縁膜ＥＬＩをマスクとして、第１導電体層ＦＧＬ２の一部が除去される。これにより、第１導電体層ＦＧＬからティップ部ＴＩＰを有するフローティングゲートＦＧが形成される。
【０１５４】
図３８に示されるように、第２絶縁体層ＩＬＣ１２および第３絶縁体層ＩＬＣ１５の一部が除去されることにより、フローティングゲートＦＧのティップ部ＴＩＰの一部が表出される。第２絶縁体層ＩＬＣ１２および第３絶縁体層ＩＬＣ１５は、第１方向においてカップリング部ＣＰＭ側とは反対側に位置して表出している側面側からエッチングされる。これにより、第３絶縁体層ＩＬＣ１５から第１スペーサ絶縁膜ＳＰＩ１が形成され、かつティップ部ＴＩＰの先端部ＣＮＰを含む一部が表出される。図３９に示されるように、この後、フローティングゲートＦＧのティップ部ＴＩＰ上には、トンネル絶縁膜用絶縁層ＴＮＣおよびコントロールゲート用導電体層ＣＧＬが形成される。
【０１５５】
その後、実施の形態１に係る半導体装置の製造方法と同様の工程が実施されことにより、実施の形態３に係る半導体装置ＭＣＰ３が製造される。
＜作用効果＞
実施の形態３に係る半導体装置ＭＣＰ３は、実施の形態１に係る半導体装置ＭＣＰと基本的に同様の構成を備えるため、半導体装置ＭＣＰと同様の作用効果を奏することができる。
【０１５６】
さらに、上記半導体装置ＭＣＰ３は、カップリング部ＣＰＭの第３方向の幅（厚み）はフローティングゲートＦＧの第３方向の幅（厚み）以下とされ得る。このようにすれば、第１電極部ＥＬ１とコントロールゲートＣＧとの間に配置される第３スペーサ絶縁膜ＳＰＩ３の第１方向の幅を厚くすることができるため、実施の形態２に係る半導体装置ＭＣＰ２と比べて、第１電極部ＥＬ１とコントロールゲートＣＧとの間の短絡リスクをさらに軽減することができる。
【０１５７】
上記半導体装置ＭＣＰ３の製造方法は、カップリング用絶縁体膜ＣＰＩおよびカップリング部ＣＰＭを形成する前に、第２絶縁体層ＩＬＣ９、第２導電体層ＣＰＣ５、および第３絶縁体層ＩＬＣ１０を順に形成する工程をさらに備える。カップリング用絶縁体膜ＣＰＩおよびカップリング部ＣＰＭを形成する工程では、第３絶縁体層ＩＬＣ１０の一部を除去し、第３絶縁体層ＩＬＣ１０の残部をマスクとして第２導電体層ＣＰＣ５および第２絶縁体層ＩＬＣ９の各一部を除去することにより、第２絶縁体層ＩＬＣ９からカップリング用絶縁体膜ＣＰＩが形成されるとともに、第２導電体層ＣＰＣ５からカップリング部ＣＰＭが形成される。
【０１５８】
上記製造方法によれば、上記半導体装置ＭＣＰ３が容易に製造される。また、上記製造方法により形成される第３スペーサ絶縁膜ＳＰＩ３の第１方向の幅は、実施の形態１および２に係る半導体装置の製造方法により形成されるそれよりも、厚く設けられる。そのため、上記製造方法により製造される半導体装置ＭＣＰ３は、上記半導体装置ＭＣＰ，ＭＣＰ２と比べて、第１電極部ＥＬ１とコントロールゲートＣＧとの間の短絡リスクがさらに軽減されている。
【０１５９】
（実施の形態４）
図４０に示されるように、実施の形態４に係る半導体装置ＭＣＰ４は、実施の形態１に係る半導体装置と基本的に同様の構成を備えるが、カップリング部ＣＰＭが電極本体部ＥＬＭと同一工程で成膜されていることにより、カップリング部ＣＰＭと電極本体部ＥＬＭとが一体として設けられている点で異なる。
【０１６０】
半導体装置ＭＣＰ４において、カップリング部ＣＰＭと電極本体部ＥＬＭとの間の界面は、断面観察等において明確に確認することは困難である。半導体装置ＭＣＰ４におけるカップリングＣＰＭは、第１電極部ＥＬ１においてカップリング用絶縁体膜ＣＰＩを介してフローティングゲートＦＧの上面上に配置されている部分である。
【０１６１】
半導体装置ＭＣＰ４において、カップリング用絶縁体膜ＣＰＩの厚みは、１０ｎｍ以上３０ｎｍ以下であり、カップリング部ＣＰＭは、フローティングゲートＦＧの上面から第３方向に１０ｎｍ以上３０ｎｍ以下の距離に配置されている部分を有している。
【０１６２】
図４０に示されるように、半導体装置ＭＣＰ４においては、第１電極部ＥＬ１の上方端部が、カップリング部ＣＰＭの上方端部により構成されていてもよい。側壁絶縁膜としての第１スペーサ絶縁膜ＳＷＩ１は、第１電極部ＥＬ１のカップリング部ＣＰＭと接する下方端部ＬＥを有している。第１スペーサ絶縁膜ＳＷＩ１の下方端部ＬＥは、第１電極部ＥＬ１側に位置するフローティングゲートＦＧの側面ＦＳ１よりもコントロールゲートＣＧ側に配置されている。
【０１６３】
実施の形態４に係る半導体装置ＭＣＰ４は、主面ＰＳＦを有する半導体基板ＳＵＢと、主面ＰＳＦ上に配置されているフローティングゲートＦＧと、主面ＰＳＦ上に配置された第１電極部ＥＬ１と、フローティングゲートＦＧに対し第１電極部ＥＬ１の反対側に配置されているコントロールゲートＣＧと、フローティングゲートＦＧ上において第１電極部ＥＬ１とコントロールゲートＣＧとの間に配置されている側壁絶縁膜ＳＷＩ１とを備える。カップリング部ＣＰＭと接する側壁絶縁膜ＳＷＩ１の下方端部ＬＥは、第１電極部ＥＬ１側に位置するフローティングゲートＦＧの側面ＦＳ１よりもコントロールゲートＣＧ側に配置されている。
【０１６４】
半導体装置ＭＣＰ４は、実施の形態１に係る半導体装置ＭＣＰと基本的に同様の構成を備えるため、半導体装置ＭＣＰと同様の作用効果を奏することができる。
【０１６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６６】
ＡＤＣ  アナログ回路領域、ＣＧ  コントロールゲート、ＣＧＬ  コントロールゲート用導電体層、ＣＬＣ５，ＣＬＣ６  第５導電体層、ＣＮＰ  先端部、ＣＰＣ１，ＣＰＣ２，ＣＰＣ３，ＣＰＣ４  第２導電体層、ＣＰＩ  カップリング用絶縁体膜、ＥＬ１  第１電極部、ＥＬ２  第２電極部、ＥＬＩ  電極部絶縁膜、ＥＬＭ  本体部、ＦＧＬ，ＦＧＬ２  第１導電体層、ＦＬＡＳＨ  不揮発性メモリ領域、ＦＴＴ  平坦部、ＧＩＬ  第１絶縁体層、ＧＴＩ  ゲート絶縁膜、ＩＣＲ  不純物含有領域、ＩＬＣ１，ＩＬＣ２，ＩＬＣ７，ＩＬＣ８，ＩＬＣ９，ＩＬＣ１２  第２絶縁体層、ＩＬＣ３，ＩＬＣ１３，ＩＬＣ１５  第３絶縁体層、ＩＬＣ４  第４絶縁体層、ＩＬＣ５，ＩＬＣ６  第５絶縁体層、ＩＬＣ１０，ＩＬＣ１１  第６絶縁体層、ＬＯＧＩＣ  中央演算処理ユニット領域、ＭＣ１，ＭＳ１  メモリセル、ＭＣＰ，ＭＣＰ２，ＭＣＰ３  半導体装置、ＭＳＫ１  第１マスク層、ＭＳＫ２  第２マスク層、ＯＰＰ，ＯＰＰ２  開口部、ＰＬＧ２  第２プラグ、ＰＲ  レジストパターン、ＰＳＦ  主面、ＰＴＣ  保護膜、ＳＲＡＭ  ランダムアクセスメモリ領域、ＳＣＬ１  第１シリサイド層、ＳＣＬ２  第２シリサイド層、ＳＣＬ３  第３シリサイド層、ＳＤＲ１，ＳＤＲ２  ドレイン領域、ＳＬＴ  傾斜部、ＳＰＩ，ＳＰＩ１，ＳＰＩ２  第２スペーサ絶縁膜、ＳＰＩ１  第１スペーサ絶縁膜、ＳＰＩ３  第３スペーサ絶縁膜、ＳＵＢ  半導体基板、ＳＷＩ１  第１側壁絶縁膜、ＳＷＩ２  第２側壁絶縁膜、ＳＷＩ３  第３側壁絶縁膜、ＴＩＰ  ティップ部、ＴＮＣ  トンネル絶縁膜用絶縁層、ＴＮＩ  トンネル絶縁膜、ＷＥＬ  ウエル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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