(57)【要約】      （修正有）【課題】トランジスタの信頼性の低下を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供する。【解決手段】樹脂材料を含み、対向する表面Ｓ１および裏面Ｓ２を有する基板１１と、前記基板の表面に設けられ、半導体層１３１、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極１３５Ａ，１３５Ｂとを有するトランジスタと、前記基板の第２面に設けられた導電膜１５と、前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部１６とを備えた半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
樹脂材料を含み、対向する第１面および第２面を有する基板と、
前記基板の第１面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第２面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と
を備えた半導体装置。
【請求項２】
更に、前記基板と前記導電膜との間に接着層を有し、
前記接着層を介して、前記導電膜が前記基板の第２面に貼り合わされている
請求項１に記載の半導体装置。
【請求項３】
前記接着層は導電性を有する
請求項２に記載の半導体装置。
【請求項４】
前記トランジスタは、更に、前記半導体層に対向するゲート電極と、前記ゲート電極と前記半導体層との間のゲート絶縁膜とを有する
請求項１に記載の半導体装置。
【請求項５】
前記樹脂材料はポリイミドを含む
請求項１に記載の半導体装置。
【請求項６】
前記導電膜は金属材料を含む
請求項１に記載の半導体装置。
【請求項７】
前記電圧印加部は、接地電位に接続可能に構成されている
請求項１に記載の半導体装置。
【請求項８】
樹脂材料を含み、対向する第１面および第２面を有する基板と、
前記基板の第１面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第２面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、
前記トランジスタを間にして前記基板の第１面に設けられ、複数の画素を含む表示素子層と
を備えた表示装置。
【請求項９】
前記表示素子層は、対向する第１電極および第２電極と、前記第１電極と前記第２電極との間の有機層とを含む
請求項８に記載の表示装置。
【請求項１０】
前記一対のソース・ドレイン電極の一方は、前記第１電極に電気的に接続されている
請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、基板上にトランジスタを有する半導体装置および、この半導体装置を用いた表示装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）は、様々な分野の電子機器に活用されている（例えば、特許文献１参照）。薄膜トランジスタは、例えば基板上に設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−４９５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板およびトランジスタを含む半導体装置では、トランジスタの信頼性の低下を抑えることが望まれている。
【０００５】
トランジスタの信頼性の低下を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係る半導体装置は、樹脂材料を含み、対向する第１面および第２面を有する基板と、基板の第１面に設けられ、半導体層と、半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、基板の第２面に設けられた導電膜と、導電膜に、ソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部とを備えたものである。
【０００７】
本技術の一実施の形態に係る表示装置は、樹脂材料を含み、対向する第１面および第２面を有する基板と、基板の第１面に設けられ、半導体層と、半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、基板の第２面に設けられた導電膜と、導電膜に、ソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、トランジスタを間にして基板の第１面に設けられ、複数の画素を含む表示素子層とを備えたものである。
【０００８】
本技術の一実施の形態に係る半導体装置および表示装置では、導電膜にソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかが供給されるので、基板中に電荷が生じにくくなる。
【発明の効果】
【０００９】
本技術の一実施の形態に係る半導体装置および表示装置によれば、導電膜にソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するようにしたので、基板中の電荷に起因したトランジスタの特性の変化を抑えることができる。よって、トランジスタの信頼性の低下を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本技術の一実施の形態に係る表示装置の概略構成を表す模式図である。
【図２】図１に示した表示装置の全体構成を表すブロック図である。
【図３】比較例１に係る半導体装置の概略構成を表す模式図である。
【図４】図３に示した基板にかかる電界について説明するための模式図である。
【図５】比較例２に係る半導体装置の概略構成を表す断面模式図である。
【図６】図１に示した基板にかかる電界について説明するための模式図である。
【図７】図１に示した導電膜に供給される電位の大きさとＴＦＴの閾値電圧の変動との関係を表す図である。
【図８】表示装置の機能構成を表すブロック図である。
【図９】撮像装置の構成を表すブロック図である。
【図１０】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（導電膜に接続された電圧印加部を有する表示装置の例）
２．表示装置の機能構成例
３．撮像装置の例
４．電子機器の例
【００１２】
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る表示装置（表示装置１）の断面構成を模式的に表したものである。表示装置１は、例えば有機電界発光（ＥＬ：Electro-Luminescence）装置であり、半導体装置１０上に表示素子層２０を備えたものである。半導体装置１０は、複数のＴＦＴ１０ａを有している。表示素子層２０は、複数の有機ＥＬ素子２０Ａを有している。図１には、１つのＴＦＴ１０ａおよび１つの有機ＥＬ素子２０Ａを表す。
【００１３】
半導体装置１０は、基板１１の表面Ｓ１（第１面）上に、例えばＵＣ（Under Coat）膜１２およびＴＦＴ層１３をこの順に有している。このＴＦＴ層１３にＴＦＴ１０ａが設けられている。基板１１の裏面Ｓ２（表面Ｓ１に対向する面、第２面）には、接着層１４を介して導電膜１５が貼り合わされている。
【００１４】
基板１１は、例えば可撓性基板（可撓性を有する基板）である。この基板１１は、樹脂材料を含んでおり、基板１１の厚み（図１のＺ方向の大きさ）は、例えば５μｍ〜４０μｍである。基板１１に含まれる樹脂材料としては、例えばＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート），ポリアミド，ポリエーテルサルフォン（ＰＥＳ）またはＰＥＮ（ポリエチレンナフタレート）などが挙げられる。基板１１は、ＰＩを含んでいることが好ましい。基板１１がＰＩを含むことにより、耐熱性が向上し、ＴＦＴ層１３を作成する際のプロセス温度を高くすることができる。
【００１５】
ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２は、基板１１に近い位置から順に窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜が積層された積層膜であってもよい。ＵＣ膜１２は、基板１１全面にわたって設けられている。
【００１６】
ＴＦＴ層１３のＴＦＴ１０ａは、例えば、トップゲート型の薄膜トランジスタであり、ＵＣ膜１２上の選択的な領域に半導体層１３１を有している。この半導体層１３１上に、ゲート絶縁膜１３２を介してゲート電極１３３が形成されている。このゲート電極１３３を覆うように、層間絶縁膜１３４が設けられている。層間絶縁膜１３４およびゲート絶縁膜には、半導体層１３１の一部に対向して、コンタクトホールＨ１Ａ，Ｈ１Ｂが設けられている。層間絶縁膜１３４上には、そのコンタクトホールＨ１Ａ，Ｈ１Ｂを埋め込むように、一対のソース・ドレイン電極１３５Ａ，１３５Ｂが形成され、これらの層間絶縁膜１３４およびソース・ドレイン電極１３５Ａ，１３５Ｂを覆って、パッシベーション膜１３６が形成されている。パッシベーション膜１３６と表示素子層２０（後述の第１電極２１）との間には、平坦化膜１３７が設けられている。ＴＦＴ１０ａが、本技術の「トランジスタ」の一具体例に相当する。
【００１７】
半導体層１３１は、ＵＣ膜１２上にパターン形成されている。この半導体層１３１は、ゲート電極１３３と対向する領域にチャネル領域（活性層）を含んでいる。半導体層１３１は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）等のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、酸化インジウム錫亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウム錫（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。あるいは、半導体層１３１は、低温多結晶シリコン（ＬＴＰＳ）または非結晶シリコン（ａ−Ｓｉ）等から構成されていても構わない。
【００１８】
ゲート絶縁膜１３２は、例えば酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮx）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム（ＡｌＯx）等のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜から構成されている。ゲート絶縁膜１３２は、例えば、半導体層１３１を覆い、基板１１の全面に設けられている。ゲート絶縁膜１３２は、半導体層１３１のチャネル領域上に設けられ、ゲート電極１３３と同一の平面形状を有していてもよい。
【００１９】
ゲート電極１３３は、印加されるゲート電圧（Ｖｇ）によって半導体層１３１中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１３３の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００２０】
層間絶縁膜１３４は、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、ノボラック系樹脂等の有機材料により構成されている。あるいは、層間絶縁膜１３４には、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム等の無機材料が用いられてもよい。
【００２１】
ソース・ドレイン電極１３５Ａ，１３５Ｂは、ＴＦＴ１０ａのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１３３の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極１３５Ａ，１３５Ｂとしては、電気伝導性の良い材料が選択されることが望ましい。例えば、ソース・ドレイン電極１３５ＡがＴＦＴ１０ａのソース、ソース・ドレイン電極１３５ＢがＴＦＴ１０ａのドレインとして機能する。このとき、ソース・ドレイン電極１３５Ａにはソース電位（ソース電位ＰＳ）が供給され、ソース・ドレイン電極１３５Ｂにはドレイン電位（ドレイン電位ＰＤ）が供給されるようになっている。
【００２２】
パッシベーション膜１３６は、ソース・ドレイン電極１３５Ａ，１３５Ｂを覆い、層間絶縁膜１３４上に設けられている。パッシベーション膜１３６は、例えば酸化シリコン（ＳｉＯ）または窒化シリコン（ＳｉＮ）等により構成されている。平坦化膜１３７は、このパッシベーション膜１３６を介してＴＦＴ１０ａを覆っている。
【００２３】
平坦化膜１３７上に設けられた表示素子層２０は、複数の画素（後述の図２の画素ｐｒ，ｐｇ，ｐｂ）を含むと共に、ＴＦＴ１０ａが複数配置されたバックプレーンにより表示駆動される有機ＥＬ素子２０Ａを含んでいる。有機ＥＬ素子２０Ａは、ＴＦＴ層１３側から順に、例えば第１電極２１、発光層を含む有機層２３および第２電極２４を有する。第１電極２１は、例えば、アノードとして機能し、ＴＦＴ１０ａのソース・ドレイン電極１３５Ａに接続されている。第２電極２４は、例えば、カソードとして機能する。この第２電極２４には、例えば共通電位線（カソード線）を通じて、各画素に共通のカソード電位が供給されるようになっている。第１電極２１と有機層２３との間には、隔壁２２が設けられている。第２電極２４は、保護膜２５に覆われている。
【００２４】
第１電極２１は、平坦化膜１３７上の選択的な領域に、例えば画素毎に設けられている。第１電極２１は、例えば有機層２３の発光層に正孔を注入する電極である。第１電極２１は、例えば、光反射性を有する導電材料により構成されている。例えば、第１電極２１は、銀（Ａｇ）およびアルミニウム（Ａｌ）などの金属元素の単体または合金により構成されている。第１電極２１は、例えば、平坦化膜１３７およびパッシベーション膜１３６に設けられたコンタクトホールＨ２を介してソース・ドレイン電極１３５Ａに電気的に接続されている。
【００２５】
隔壁２２は、隣り合う第１電極２１の間に設けられており、第１電極２１の端部を覆っている。この隔壁２２は、画素毎に設けられた第１電極２１を電気的に分離するとともに、第１電極２１と第２電極２４との間の絶縁性を確保するためのものである。隔壁２２は、例えばアクリル樹脂またはポリイミド樹脂により構成されている。
【００２６】
第１電極２１と第２電極２４との間の有機層２３は、有機化合物からなる発光層を含むものである。有機層２３は、例えば、画素毎に赤色発光層，緑色発光層，青色発光層を含んでいる。発光層では、第１電極２１および第２電極２４を通じて注入される電子と正孔との再結合により励起子を生じて発光がなされるようになっている。有機層２３は、発光層と第１電極２１との間に正孔輸送層および正孔注入層を有していてもよく、発光層と第２電極２４との間に電子輸送層および電子注入層を有していてもよい。
【００２７】
第２電極２４は、有機層２３を間にして第１電極２１に対向している。この第２電極２４は、画素部（後述の図２の画素部２）の全面にわたり、各画素に共通に設けられている。第２電極２４は、例えば有機層２３の発光層に電子を注入する電極として機能するものである。第２電極２４は、例えば光透過性の導電材料により構成されている。第２電極２４は、例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）およびインジウム・ガリウム・亜鉛酸化物（ＩＧＺＯ）等の透明導電膜により構成されている。
【００２８】
第２電極２４を覆う保護膜２５は、例えば、窒化シリコンおよび酸化シリコンなどの無機材料を含んで構成されている。
【００２９】
基板１１の裏面Ｓ２には、接着層１４を介して導電膜１５が貼り合わされている。導電膜１５は、基板１１に対向して設けられ、基板１１と略同じ平面形状を有している。本実施の形態では、この導電膜１５に電圧印加部１６が電気的に接続されている。この電圧印加部１６は、ＴＦＴ１０ａの駆動時に、導電膜１５にソース電位ＰＳと同じ電位、ドレイン電位ＰＤと同じ電位、またはソース電位ＰＳとドレイン電位ＰＤとの間の電位のいずれかの電位（電位Ｐ１５）を供給するものである。詳細は後述するが、これにより、樹脂材料を含む基板１１に電荷が生じにくくなり、ＴＦＴ１０ａの信頼性の低下が抑えられる。
【００３０】
導電膜１５は、例えば鉄（Ｆｅ），アルミニウム（Ａｌ）およびニッケル（Ｎｉ）等の金属材料により構成されており、その厚みは、例えば１μｍ〜２００μｍである。導電膜１５は、金属以外の導電材料により構成されていてもよい。導電膜１５は、基板１１を保護および補強等する機能を有していることが好ましい。導電膜１５と基板１１との間の接着層１４は、例えば導電性を有している。この接着層１４は、例えば、アクリルまたはウレタン等の脂材料に金属の導電性粒子が分散されたものである。導電性の接着層１４を用いることにより、基板１１にかかる電界（後述の図６の電界Ｆ１）をより小さくすることができる。接着層１４は、絶縁性であってもよい。
【００３１】
電圧印加部１６は、例えばＤＣ電源により構成されている。電圧印加部１６により導電膜１５に供給される電位Ｐ１５は、ドレイン電位ＰＤがソース電位ＰＳよりも高いとき、ＰＳ≦Ｐ１５≦ＰＤの関係を有している。ＴＦＴ１０ａが駆動トランジスタ（後述の図２の駆動トランジスタＤｓＴｒ）であるとき、第１電極２１には、ソース電位ＰＳと同じ電位が供給されている。電圧印加部１６は、ＴＦＴ１０ａの非駆動時には、接地（ＧＮＤ）電位に接続されるようになっている。
【００３２】
図２は、表示装置１の全体構成を表すブロック図である。表示装置１は、マトリクス状に２次元配置された複数の画素（画素ｐｒ，ｐｇ，ｐｂ）を有する画素部２と、この画素部２を駆動するための回路部（走査線駆動部３、信号線駆動部４および電源線駆動部５）とを備える。表示装置１では、例えば、画素ｐｒから赤色、画素ｐｇから緑色、画素ｐｂから青色の光が各々取りだされるようになっている。
【００３３】
画素部２は、例えばアクティブマトリクス方式により、外部から入力される映像信号に基づいて画像を表示するものである。この画素部２には、画素配列の行方向に沿って延在する複数の走査線ＷＳＬと、列方向に沿って延在する複数の信号線ＤＴＬと、行方向に沿って延在する複数の電源線ＤＳＬとが設けられている。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬは、各画素ｐｒ，ｐｇ，ｐｂと電気的に接続されている。画素ｐｒ，ｐｇ，ｐｂは、例えばそれぞれがサブピクセルに相当し、これらの画素ｐｒ，ｐｇ，ｐｂの組が１つのピクセル（画素ＰＸ）を構成する。
【００３４】
画素ｐｒは、例えば赤色光を出射する有機ＥＬ素子２０ＡＲを含んで構成されている。画素ｐｇは、例えば緑色光を出射する有機ＥＬ素子２０ＡＧを含んで構成されている。画素ｐｂは、例えば青色光を出射する有機ＥＬ素子２０ＡＢを含んで構成されている。以下では、画素ｐｒ，ｐｇ，ｐｂのそれぞれを特に区別する必要のない場合には、「画素Ｐ」と称して説明を行う。また、有機ＥＬ素子２０ＡＲ，２０ＡＧ，２０ＡＢのそれぞれを特に区別する必要のない場合には、「有機ＥＬ素子２０Ａ」と称して説明を行う。
【００３５】
走査線ＷＳＬは、画素部２に配置された複数の画素Ｐを、行毎に選択するための選択パルスを各画素Ｐに供給するためのものである。この走査線ＷＳＬは、走査線駆動部３の出力端（図示せず）と、後述の書き込みトランジスタＷｓＴｒのゲート電極とに接続されている。信号線ＤＴＬは、映像信号に応じた信号パルス（信号電位Ｖsigおよび基準電位Ｖofs）を、各画素Ｐへ供給するためのものである。この信号線ＤＴＬは、信号線駆動部４の出力端（図示せず）と、後述の書き込みトランジスタＷｓＴｒのソース電極またはドレイン電極とに接続されている。電源線ＤＳＬは、各画素Ｐに、電力として固定電位（Ｖcc）を供給するためのものである。この電源線ＤＳＬは、電源線駆動部５の出力端（図示せず）と、後述の駆動トランジスタＤｓＴｒのソース電極またはドレイン電極とに接続されている。尚、有機ＥＬ素子２０Ａのカソード（第２電極２４）は、共通電位線（カソード線）に接続されている。
【００３６】
走査線駆動部３は、各走査線ＷＳＬに所定の選択パルスを線順次で出力することにより、例えばアノードリセット、Ｖth補正、信号電位Ｖsigの書き込み、移動度補正および発光動作等の各動作を、各画素Ｐに所定のタイミングで実行させるものである。信号線駆動部４は、外部から入力されたデジタルの映像信号に対応するアナログの映像信号を生成し、各信号線ＤＴＬに出力するものである。電源線駆動部５は、各電源線ＤＳＬに対して、定電位を出力するものである。これらの走査線駆動部３、信号線駆動部４および電源線駆動部５は、図示しないタイミング制御部により出力されるタイミング制御信号により、それぞれが連動して動作するように制御される。また、外部から入力されるデジタルの映像信号は、図示しない映像信号受信部により補正された後、信号線駆動部４に入力される。
【００３７】
半導体装置１０には、各有機ＥＬ素子２０Ａを駆動するための画素回路ＰＸＬＣが設けられている。画素回路ＰＸＬＣは、有機ＥＬ素子２０Ａの発光および消光を制御するものであり、例えば有機ＥＬ素子２０Ａ（有機ＥＬ素子２０ＡＲ，２０ＡＧ，２０ＡＢのいずれか１つ）と、保持容量Ｃｓと、書き込みトランジスタＷｓＴｒと、駆動トランジスタＤｓＴｒとを含んで構成されている。
【００３８】
書き込みトランジスタＷｓＴｒは、駆動トランジスタＤｓＴｒのゲート電極に対する、映像信号（信号電圧）の印加を制御するものである。具体的には、書き込みトランジスタＷｓＴｒは、走査線ＷＳＬへの印加電圧に応じて信号線ＤＴＬの電圧（信号電圧）をサンプリングすると共に、その信号電圧を駆動トランジスタＤｓＴｒのゲート電極に書き込むものである。駆動トランジスタＤｓＴｒは、有機ＥＬ素子２０Ａに直列に接続されており、書き込みトランジスタＷｓＴｒによってサンプリングされた信号電圧の大きさに応じて有機ＥＬ素子２０Ａに流れる電流を制御するものである。これらの駆動トランジスタＤｓＴｒおよび書き込みトランジスタＷｓＴｒは、例えば、ｎチャネルＭＯＳ型またはｐチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）により形成される。これらの駆動トランジスタＤｓＴｒおよび書き込みトランジスタＷｓＴｒは、また、シングルゲート型であってもよいし、デュアルゲート型であってもよい。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極およびソース電極間に所定の電圧を保持するものである。
【００３９】
書き込みトランジスタＷｓＴｒのゲート電極は、走査線ＷＳＬに接続されている。書き込みトランジスタＷｓＴｒのソース電極およびドレイン電極のうちの一方の電極が信号線ＤＴＬに接続され、他方の電極が駆動トランジスタＤｓＴｒのゲート電極に接続されている。駆動トランジスタＤｓＴｒのソース電極およびドレイン電極のうちの一方の電極が電源線ＤＳＬに接続され、他方の電極が有機ＥＬ素子２０Ａのアノード（後述の第１電極２１）に接続されている。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極と有機ＥＬ素子２０Ａ側の電極との間に挿入されている。
【００４０】
図２にはＴＦＴ１０ａを図示していないが、例えば、駆動トランジスタＤｓＴｒがＴＦＴ１０ａにより構成されている。書き込みトランジスタＷｓＴｒをＴＦＴ１０ａにより構成するようにしてもよい。
【００４１】
尚、ここでは、画素回路ＰＸＬＣとして、２Ｔｒ１Ｃの回路構成を例示したが、画素回路ＰＸＬＣの構成はこれに限定されるものではない。画素回路ＰＸＬＣは、このような２Ｔｒ１Ｃの回路に対して、更に各種容量やトランジスタ等を付加した回路構成を有していてもよい。
【００４２】
［作用、効果］
本実施の形態の表示装置１では、外部から入力される映像信号に基づいて、表示素子層２０の各画素ｐｒ，ｐｇ，ｐｂが表示駆動され、映像表示がなされる。このとき、半導体装置１０のＴＦＴ層１３では、例えば画素ｐｒ，ｐｇ，ｐｂ毎にＴＦＴ１０ａが電圧駆動される。具体的には、ある画素（画素ｐｒ，ｐｇ，ｐｂのいずれか）のＴＦＴ１０ａのゲート電極１３３に閾値電圧以上の電圧が供給されると、半導体層１３１が活性化され（チャネルを形成し）、これにより、一対のソース・ドレイン電極１３５Ａ，１３５Ｂ間に電流が流れる。
【００４３】
本実施の形態の半導体装置１０では、電圧印加部１６により、導電膜１５に電位Ｐ１５が供給される。電位Ｐ１５は、ソース電位ＰＳと同じ電位、ドレイン電位ＰＤと同じ電位、またはソース電位ＰＳとドレイン電位ＰＤとの間の電位のいずれかである。これにより、基板１１にかかる電界（後述の図６の電界Ｆ１）が小さくなるので、樹脂材料を含む基板１１中に電荷が生じにくくなり、ＴＦＴ１０ａの信頼性の低下を抑えることができる。以下、この作用・効果について、比較例を用いて説明する。
【００４４】
図３は、比較例１に係る半導体装置１０１の模式的な断面構成を表している。この半導体装置１０１では、基板１１の裏面Ｓ２に導電膜１１５が貼り合わされている。この導電膜１１５は、可撓性の基板１１の保護および補強等を行うものである。導電膜１１５は、接地電位に接続されている。
【００４５】
図４は、この半導体装置１０１のＴＦＴ１０ａを駆動する際に、基板１１にかかる電界（電界Ｆ１０１）を表したものである。半導体装置１０１では、ＴＦＴ１０ａが駆動すると、ソース・ドレイン電極１３５Ａにソース電位ＰＳが供給され、ソース・ドレイン電極１３５Ｂにドレイン電位ＰＤが供給される。このとき、導電膜１１５の電位は接地電位（０Ｖ）であり、ＴＦＴ１０ａ（半導体層１３１）と導電膜１１５との電位差が大きくなる。したがって、基板１１には、大きな電界Ｆ１０１がかかる。樹脂材料を含む基板１１は、ガラス基板に比べて、電荷が発生しやすい。基板１１中に発生した大量の電荷に起因して、ＴＦＴ１０ａの特性が変化し、信頼性を損なうおそれがある。ＴＦＴ１０ａの特性とは、例えば閾値電圧等である。
【００４６】
図５は、比較例２に係る半導体装置１０２の模式的な断面構成を表している。この半導体装置１０２は、基板１１と半導体層１３１との間に、電界遮蔽層１１２を有している。電界遮蔽層１１２は、例えば、導電性の金属膜により構成されている。このような電界遮蔽層１１２を設けることにより、基板１１にかかる電界は小さくすることができる。しかし、電界遮蔽層１１２を設けると、電界遮蔽層１１２とＴＦＴ１０ａまたは他の配線との間で寄生容量が発生する。また、電界遮蔽層１１２に起因して半導体装置１０２のコストがかさむ。さらに、電界遮蔽層１１２を形成する工程が増えるので、歩留まりが低下する。
【００４７】
これに対し、半導体装置１０では、半導体装置１０１に比べて、ＴＦＴ１０ａ（半導体層１３１）と導電膜１５との間の電位差が小さくなるように、導電膜１５に電位Ｐ１５が供給される。
【００４８】
図６は、半導体装置１０のＴＦＴ１０ａを駆動する際に、基板１１にかかる電界（電界Ｆ１）を表したものである。導電膜１５に電位Ｐ１５が供給されることにより、基板１１にかかる電界Ｆ１は、電界Ｆ１０１に比べて小さくなる（電界Ｆ１＜電界Ｆ１０１）。よって、半導体装置１０１に比べて基板１１中には電荷が発生しにくくなり、閾値電圧等のＴＦＴ１０ａの特性の変化が抑えられる。
【００４９】
図７は、導電膜１５に供給される電位Ｐ１５の大きさと、ＴＦＴ１０ａの閾値電圧の変動との関係を表したものである。このとき、ソース電位ＰＳを７Ｖ、ドレイン電位ＰＤを１６Ｖとした。この結果より、電位Ｐ１５が０Ｖのときに比べて、ＰＳ≦Ｐ１５≦ＰＤでは、ＴＦＴ１０ａの閾値電圧の変動が小さくなることが確認できた。
【００５０】
このように、本実施の形態の半導体装置１０では、電圧印加部１６により、導電膜１５に電位Ｐ１５が供給されるので、半導体装置１０１に比べて、基板１１にかかる電界Ｆ１が小さくなり、ＴＦＴ１０ａの特性の変化が抑えられる。
【００５１】
また、半導体装置１０では、電界遮蔽層１１２（図５）が不要となるので、電界遮蔽層１１２に起因した寄生容量の発生、コストの増加および歩留まりの低下も生じない。
【００５２】
以上説明したように本実施の形態では、導電膜１５にソース電位ＰＳと同じ電位、ドレイン電位ＰＤと同じ電位、またはソース電位ＰＳとドレイン電位ＰＤとの間の電位のいずれかの電位Ｐ１５を供給するようにしたので、基板１１中の電荷に起因したＴＦＴ１０ａの特性の変化を抑えることができる。よって、ＴＦＴ１０ａの信頼性の低下を抑えることが可能となる。
【００５３】
また、電界遮蔽層が不要となるので、電界遮蔽層に起因した寄生容量の発生、コストの増加および歩留まりの低下を抑えることができる。
【００５４】
＜機能構成例＞
図８は、上記実施の形態において説明した表示装置１の機能ブロック構成を表すものである。
【００５５】
表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置１は、例えばタイミング制御部６１と、信号処理部６２と、駆動部６３と、表示画素部６４とを備えている。
【００５６】
タイミング制御部６１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部６２等の駆動制御を行うものである。信号処理部６２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部６３に出力するものである。駆動部６３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部６４の各画素を駆動するものである。表示画素部６４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子（上述の表示素子層２０）と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部６３または表示画素部６４の一部を構成する各種回路に、上述のＴＦＴ１０ａが用いられる。
【００５７】
＜表示装置以外の適用例＞
上記実施の形態等では、半導体装置１０の適用例として表示装置１を例に挙げて説明したが、半導体装置１０は、表示装置１の他にも、図９に示したような撮像装置（撮像装置６）に用いられてもよい。
【００５８】
撮像装置６は、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置６は、例えばタイミング制御部６５と、駆動部６６と、撮像画素部６７と、信号処理部６８とを備えている。
【００５９】
タイミング制御部６５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部６６の駆動制御を行うものである。駆動部６６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部６７の各画素から信号を読み出す駆動を行うものである。撮像画素部６７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部６８は、撮像画素部６７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部６６または撮像画素部６７の一部を構成する各種回路に、上述のＴＦＴ１０ａが用いられる。
【００６０】
＜電子機器の例＞
上記実施の形態等において説明した表示装置１（または撮像装置６）は、様々なタイプの電子機器に用いることができる。図１０に、電子機器７の機能ブロック構成を示す。電子機器７としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００６１】
電子機器７は、例えば上述の表示装置１（または撮像装置６）と、インターフェース部７０とを有している。インターフェース部７０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部７０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００６２】
以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【００６３】
また、上記実施の形態では、トップゲート構造のＴＦＴ１０ａを例示したが、本技術はボトムゲート構造のＴＦＴ１０ａを有する半導体装置にも適用可能である。
【００６４】
また、上記実施の形態では、ＴＦＴ１０ａが駆動トランジスタＤｓＴｒを構成する場合について説明したが、ＴＦＴ１０ａは他の機能を担っていてもよい。
【００６５】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００６６】
尚、本技術は以下のような構成を取ることも可能である。
（１）
樹脂材料を含み、対向する第１面および第２面を有する基板と、
前記基板の第１面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第２面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と
を備えた半導体装置。
（２）
更に、前記基板と前記導電膜との間に接着層を有し、
前記接着層を介して、前記導電膜が前記基板の第２面に貼り合わされている
前記（１）に記載の半導体装置。
（３）
前記接着層は導電性を有する
前記（２）に記載の半導体装置。
（４）
前記トランジスタは、更に、前記半導体層に対向するゲート電極と、前記ゲート電極と前記半導体層との間のゲート絶縁膜とを有する
前記（１）ないし（３）のうちいずれか１つに記載の半導体装置。
（５）
前記樹脂材料はポリイミドを含む
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
前記導電膜は金属材料を含む
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記電圧印加部は、接地電位に接続可能に構成されている
前記（１）ないし（６）のうちいずれか１つに記載の半導体装置。
（８）
樹脂材料を含み、対向する第１面および第２面を有する基板と、
前記基板の第１面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第２面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、
前記トランジスタを間にして前記基板の第１面に設けられ、複数の画素を含む表示素子層と
を備えた表示装置。
（９）
前記表示素子層は、対向する第１電極および第２電極と、前記第１電極と前記第２電極との間の有機層とを含む
前記（８）に記載の表示装置。
（１０）
前記一対のソース・ドレイン電極の一方は、前記第１電極に電気的に接続されている
前記（９）に記載の表示装置。
【符号の説明】
【００６７】
１…表示装置、２…画素部、３…走査線駆動部、４…信号線駆動部、５…電源線駆動部、１０…半導体装置、１０ａ…ＴＦＴ、１１…基板、１２…ＵＣ膜、１３…ＴＦＴ層、１４…接着層、１５…導電膜、１６…電圧印加部、２０…表示素子層、２１…第１電極、２２…隔壁、２３…有機層、２４…第２電極、２５…保護膜、１３１…半導体層、１３２…ゲート絶縁膜、１３３…ゲート電極、１３４…層間絶縁膜、１３５Ａ，１３５Ｂ…ソース・ドレイン電極、１３６…パッシベーション膜、１３７…平坦化膜、６…撮像装置、７…電子機器、６１，６５…タイミング制御部、６２，６８…信号処理部、６３，６６…駆動部、６４…表示画素部、６７…撮像画素部、７０…インターフェース部、Ｈ１Ａ，Ｈ１Ｂ，Ｈ２…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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