(57)【要約】 【課題】少なくとも複数のＤＡ変換部同士のゲインドリフトに追従動作させる。【解決手段】ＤＡ変換器は、複数ビットのデジタル入力信号の上位側ビット列に応じた第１ビット列信号を第１アナログ値に変換する第１のＤＡ変換部と、デジタル入力信号の下位側ビット列に応じた第２ビット列信号を第２アナログ値に変換する第２のＤＡ変換部と、第２のＤＡ変換部と同じ回路構成かつ同じ回路面積を有し、第１デジタル信号を第３アナログ値に変換する第３のＤＡ変換部と、第１アナログ値に第２アナログ値を足し合わせた値から第３アナログ値を引いた値を演算するアナログ演算器と、アナログ演算器の出力値を量子化した第２デジタル信号を出力する量子化器と、デジタル入力信号が第２デジタル信号に一致するように第１デジタル信号を生成する制御論理部と、を備える。【選択図】図１
2019054390.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデジタル入力信号の上位側ビット列に応じた第１ビット列信号を第１アナログ値に変換する第１のＤＡ変換部と、
前記デジタル入力信号の下位側ビット列に応じた第２ビット列信号を第２アナログ値に変換する第２のＤＡ変換部と、
前記第２のＤＡ変換部と同じ回路構成かつ同じ回路面積を有し、第１デジタル信号を第３アナログ値に変換する第３のＤＡ変換部と、
前記第１アナログ値に前記第２アナログ値を足し合わせた値から前記第３アナログ値を引いた値を演算するアナログ演算器と、
前記アナログ演算器の出力値を量子化した第２デジタル信号を出力する量子化器と、
前記デジタル入力信号が前記第２デジタル信号に一致するように前記第１デジタル信号を生成する制御論理部と、を備える、ＤＡ変換器。
【請求項２】
前記第３のＤＡ変換部は、前記第１のＤＡ変換部の１ＬＳＢに相当する前記第３アナログ値を出力する、請求項１に記載のＤＡ変換器。
【請求項３】
前記第１ビット列信号は、前記デジタル入力信号の上位側ビット列に１を加算した信号である、請求項１または２に記載のＤＡ変換器。
【請求項４】
前記デジタル入力信号に第３デジタル信号を加算した第４デジタル信号を出力する第１デジタル演算器と、
前記第１デジタル信号と前記第４デジタル信号とに基づいて、前記第１ビット列信号と前記第２ビット列信号とを生成するデコーダと、を備え、
前記制御論理部は、前記デジタル入力信号が前記第２デジタル信号に一致するように前記第３デジタル信号を生成するとともに、前記第１デジタル信号をゼロに初期化する、請求項１または２に記載のＤＡ変換器。
【請求項５】
前記デジタル入力信号をアナログ値に変換する際の全体的なゲインドリフトに追従した動作を行う第１モードと、
前記第１のＤＡ変換部及び前記第２のＤＡ変換部間のゲインドリフトに追従した動作を行う第２モードと、のいずれか一方を択一的に選択するモード切替器を備え、
前記制御論理部は、
前記第１モードが選択されると、前記デジタル入力信号が前記第２デジタル信号に一致するように前記第３デジタル信号を生成するとともに、前記第１デジタル信号をゼロに初期化し、
前記第２モードが選択されると、前記デジタル入力信号が前記第２デジタル信号に一致するように前記第１デジタル信号を生成する、請求項４に記載のＤＡ変換器。
【請求項６】
前記モード切替器は、前記第１モードまたは前記第２モードをランダムに、または交互に、または所定の周期で選択する、請求項５に記載のＤＡ変換器。
【請求項７】
前記モード切替器は、前記デジタル入力信号のアナログ変換を行っている最中に、前記第１モードまたは前記第２モードを選択する、請求項５または６に記載のＤＡ変換器。
【請求項８】
前記制御論理部は、前記デジタル入力信号のアナログ変換を行っている最中に、前記デジタル入力信号を前記第２デジタル信号の平均値に一致させる、請求項７に記載のＤＡ変換器。
【請求項９】
前記制御論理部は、
前記第２デジタル信号と前記デジタル入力信号との差分の演算結果である第５デジタル信号を出力する第２デジタル演算器と、
前記第１モード時に、前記第５デジタル信号をフィルタリングした第６デジタル信号を出力する第１フィルタと、
前記第１モード時に、前記第３デジタル信号に前記第６デジタル信号を加算した値により前記第３デジタル信号を更新する第３デジタル演算器と、
前記第２モード時に、前記第５デジタル信号をフィルタリングした第７デジタル信号を出力する、第２フィルタと、
前記第２モード時に、前記第２デジタル信号に前記第７デジタル信号を加算した値により前記第２デジタル信号を更新する第４デジタル演算器と、を有する、請求項５乃至８のいずれか一項に記載のＤＡ変換器。
【請求項１０】
前記第６デジタル信号は、次に前記第１フィルタが新たなフィルタリングを行うまで保持され、
前記第７デジタル信号は、次に前記第２フィルタが新たなフィルタリングを行うまで保持される、請求項９に記載のＤＡ変換器。
【請求項１１】
前記第２のＤＡ変換部の入力データと、前記第３のＤＡ変換部の入力データとを相互に入れ替える入力切替器を備える、請求項１乃至１０のいずれか一項に記載のＤＡ変換器。
【請求項１２】
前記入力切替器は、ランダムに、または交互に、または所定の周期で切り替えられる、請求項１１に記載のＤＡ変換器。
【請求項１３】
請求項１乃至１２のいずれかに記載のＤＡ変換器と、
前記ＤＡ変換器の前記第１アナログ値及び前記第２アナログ値に基づいて、デジタル発振信号の発振周波数を制御する発振器と、
前記発振周波数と目標周波数との周波数誤差に応じた第８デジタル信号を出力する時間デジタル変換器と、
前記第８デジタル信号をフィルタリングして前記第１のＤＡ変換器及び前記第２のＤＡ変換器の入力側に帰還させる第３フィルタと、
前記第８デジタル信号をフィルタリングして前記第３のＤＡ変換器の入力側に帰還させる第４フィルタと、を備え、
前記時間デジタル変換器は、前記量子化器として動作する、ＡＤＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＤＡ変換器及びＡＤＰＬＬ回路に関する。
【背景技術】
【０００２】
一般的に、高い分解能を持つＤＡ変換器は、上位ビットのＤＡ変換を行う上位バンクと、下位ビットのＤＡ変換を行う下位バンクとを備えている。通常、上位バンクと下位バンクの間では電気特性のミスマッチが存在する。ミスマッチが存在したとしてもＤＡ変換器出力の連続性を保つために、上位バンクと下位バンクの間では相互のゲインを一致させるように調整を行う必要がある。この調整はＤＡ変換の連続動作中に行うのが望ましい。
【０００３】
ＤＡ変換の連続動作中にＤＡ変換器のゲインドリフトに追従させるゲインキャリブレーション手法が知られている。この手法では、低速で高精度のリファレンスＤＡ変換器と、実データをＤＡ変換するメインＤＡ変換器との出力同士を比較器によって比較することで、メインＤＡ変換器出力のゲインドリフトを検出し、メインＤＡ変換器に補正電圧を帰還する。これにより、メインＤＡ変換器のゲインが補正され、ゲインドリフトへの追従動作が可能となる。しかしながら、この手法では上位−下位バンク間のゲインキャリブレーションを行うことは出来ない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６０−２９０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、少なくとも複数のＤＡ変換部同士のゲインドリフトへの追従動作が可能なＤＡ変換器及びＡＤＰＬＬ回路を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、複数ビットのデジタル入力信号の上位側ビット列に応じた第１ビット列信号を第１アナログ値に変換する第１のＤＡ変換部と、
前記デジタル入力信号の下位側ビット列に応じた第２ビット列信号を第２アナログ値に変換する第２のＤＡ変換部と、
前記第２のＤＡ変換部と同じ回路構成かつ同じ回路面積を有し、第１デジタル信号を第３アナログ値に変換する第３のＤＡ変換部と、
前記第１アナログ値に前記第２アナログ値を足し合わせた値から前記第３アナログ値を引いた値を演算するアナログ演算器と、
前記アナログ演算器の出力値を量子化した第２デジタル信号を出力する量子化器と、
前記デジタル入力信号が前記第２デジタル信号に一致するように前記第１デジタル信号を生成する制御論理部と、を備える、ＤＡ変換器が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＤＡ変換器の概略構成を示すブロック図。
【図２】第１〜第３ＤＡＣとアナログ演算器の内部構成の一例を示すブロック図。
【図３】制御論理部の内部構成の一例を示すブロック図。
【図４】デコーダの周辺の動作を説明する図。
【図５】図１のＤＡ変換器の動作タイミング図。
【図６】図１のＤＡ変換器の処理動作を示すフローチャート。
【図７】第２の実施形態によるＤＡ変換器の概略構成を示すブロック図。
【図８】ＤＡ変換器を内蔵するＡＤＰＬＬ回路の概略構成を示すブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。
【０００９】
（第１の実施形態）
図１は第１の実施形態によるＤＡ変換器１の概略構成を示すブロック図である。図１のＤＡ変換器１は、デコーダ２と、第１のＤＡ変換部（以下、第１ＤＡＣ）３と、第２のＤＡ変換部（以下、第２ＤＡＣ）４と、第３のＤＡ変換部（以下、第３ＤＡＣ）５と、アナログ演算器６と、量子化器７と、制御論理部８と、第１デジタル演算器９と、モード切替器１０とを備えている。
【００１０】
デコーダ２は、複数ビットのデジタル入力信号Ｄinの上位側ビットに応じた第１ビット列信号ＤＩと、下位側ビットに応じた第２ビット列信号ＤＦとを出力する。より詳細には、デコーダ２は、下位側ビット列から上位側ビット列への桁上がり位置を示す桁上がりコード（第１デジタル信号Ｄinc）を制御論理部８から受け取って、以下の（１）式に基づいて第１ビット列信号ＤＩを生成するとともに、（２）式に基づいて第２ビット列信号ＤＦを生成する。
ＤＩ＝Ｄin−ＭＯＤ（Ｄin，Ｄinc）    …（１）
ＤＦ＝ＭＯＤ（Ｄin，Ｄinc）    …（２）
【００１１】
デコーダ２の前段には、第１デジタル演算器９が設けられている。この第１デジタル演算器９は、デジタル入力信号Ｄinと制御論理部８から出力された後述する第３デジタル信号Ｄcorとを加算した第４デジタル信号を出力する。この第４デジタル信号がデコーダ２に入力される。後述するように、第３デジタル信号Ｄcorは、図１のＤＡ変換器１の全体的なゲインドリフトに追従した動作を行うときに用いる補正信号である。全体的なゲインドリフトに追従した動作を行わない場合には、第３デジタル信号Ｄcorはゼロになり、デコーダ２には第１デジタル演算器９のデジタル入力信号Ｄinがそのまま入力される。
【００１２】
第１ＤＡＣ３は、第１ビット列信号ＤＩを第１アナログ値Ａ１に変換する。第２ＤＡＣ４は、第２ビット列信号ＤＦを第２アナログ値Ａ２に変換する。第１ビット列信号ＤＩと第２ビット列信号ＤＦのビット数は任意である。
【００１３】
図１の例では、デジタル入力信号Ｄinを上位側ビット列と下位側ビット列の２つに分けて、第１ＤＡＣ３と第２ＤＡＣ４に割り振っているが、デジタル入力信号Ｄinのビット数が多い場合には、デジタル入力信号Ｄinを３つ以上のビット列に分けて、それぞれ別個のＤＡ変換器１に入力してもよい。本実施形態は、デジタル入力信号Ｄinを３つ以上のＤＡ変換器１でＤＡ変換する場合にも適用可能であり、３つ以上のＤＡ変換器１を用いた場合には、そのうちの任意の２つのＤＡ変換器１が図１に図示されているとみなすことができる。以下では、説明の簡略化のために、デジタル入力信号Ｄinを上位側ビット列と下位側ビット列の２つに分けて、第１ＤＡＣ３と第２ＤＡＣ４でＤＡ変換を行う例を説明する。
【００１４】
第３ＤＡＣ５は、第２ＤＡＣ４と同じ回路構成かつ同じ回路面積を有し、第１デジタル信号Ｄincを第３アナログ値Ａ３に変換する。第３ＤＡＣ５に入力される第１デジタル信号Ｄincは、後述するように、制御論理部８から出力される桁上がりコードである。第３ＤＡＣ５は、第２ＤＡＣ４と同じ回路構成をかつ同じ回路面積を有することから、以下では、第３ＤＡＣ５を第２ＤＡＣ４のレプリカと呼ぶ。第３ＤＡＣ５は、第２ＤＡＣ４と同じ電気特性を持っており、第２ＤＡＣ４と第３ＤＡＣ５のゲインドリフトも同一であると想定されうる。例えば、第３ＤＡＣ５は、第２ＤＡＣ４と同じ製造プロセスにて、同一の半導体基板上に近接して配置される。
【００１５】
第２ＤＡＣ４のレプリカである第３ＤＡＣ５を設けることにより、第２ＤＡＣ４から出力される第２アナログ値Ａ２のゲインドリフトを、第３ＤＡＣ５から出力される第３アナログ値Ａ３のゲインドリフトに合わせることができる。
【００１６】
アナログ演算器６は、第１アナログ値Ａ１に第２アナログ値Ａ２を足し合わせた値から第３アナログ値Ａ３を引いた値を演算する。アナログ演算器６の演算結果であるアナログ値は、図１のＤＡ変換器１のＤＡ変換結果Ｖoutとして出力されるとともに、量子化器７に入力される。
【００１７】
図２は、第１ＤＡＣ３、第２ＤＡＣ４及び第３ＤＡＣ５とアナログ演算器６の内部構成の一例を示すブロック図である。図２の例では、第１ＤＡＣ３、第２ＤＡＣ４及び第３ＤＡＣ５のそれぞれは、複数の電流源１１と、各電流源１１を動作させるか否かを切り替える複数のスイッチ１２とを有する。また、アナログ演算器６は、すべての電流源１１の一端と接地ノードとの間に接続される抵抗１３を有する。各電流源１１と抵抗１３との接続ノードは、図１のＤＡ変換器１の出力ノードであり、このノードからデジタル入力信号ＤinをＤＡ変換したアナログ値Ｖoutが出力される。
【００１８】
第１ＤＡＣ３用の複数の電流源１１と複数のスイッチ１２はそれぞれ、例えば第１ビット列信号ＤＩのビット数分設けられる。同様に、第２ＤＡＣ４用の複数の電流源１１と複数のスイッチ１２はそれぞれ、例えば第２ビット列信号ＤＦのビット数分設けられる。また、第３ＤＡＣ５用の複数の電流源１１と複数のスイッチ１２はそれぞれ、例えば第１デジタル信号Ｄincのビット数分設けられる。例えば、第１ビット列信号ＤＩ、第２ビット列信号ＤＦまたは第１デジタル信号Ｄincの任意のビットの値が１であれば、対応するスイッチ１２が閉路して、このスイッチ１２に接続された電流源１１から抵抗１３に電流が流れる。逆に、第１ビット列信号ＤＩ、第２ビット列信号ＤＦまたは第１デジタル信号Ｄincの任意のビットの値が０であれば、対応するスイッチ１２が開路して、このスイッチ１２に接続された電流源１１から抵抗１３には電流は流れない。
【００１９】
抵抗１３には、各ＤＡＣの複数の電流源１１を流れる電流の総計値が流れるため、抵抗１３の一端側電圧Ｖoutは、電流を流す電流源１１の数に応じた値となる。上述したように、アナログ演算器６は、第１アナログ値Ａ１に第２アナログ値Ａ２を足し合わせた値から第３アナログ値Ａ３を引いた値を演算するため、第３ＤＡＣ５のスイッチ１２を切り替える条件を第１ＤＡＣ３や第２ＤＡＣ４とは逆にすればよい。例えば、第３ＤＡＣ５に入力される第１デジタル信号Ｄincの各ビットが０のときに対応するスイッチ１２をオンし、１のときに対応するスイッチ１２をオフすればよい。
【００２０】
図１の量子化器７は、アナログ演算器６の出力信号を量子化した第２デジタル信号Ｄｑを出力する。第２デジタル信号Ｄｑは制御論理部８に入力される。
【００２１】
モード切替器１０は、図１のＤＡ変換器１の全体的なゲインドリフトに追従動作させる第１モードと、第１ＤＡＣ３及び第２ＤＡＣ４間のゲインドリフトに追従動作させる第２モードと、のいずれか一方を択一的に選択する。
【００２２】
モード切替器１０は、例えば不図示の乱数発生器により発生された乱数または擬似乱数に応じて、ランダムに第１モードまたは第２モードに切り替えてもよい。あるいは、モード切替器１０は、第１モードと第２モードを交互に切り替えてもよい。あるいは、第１モードと第２モードのいずれかを複数回連続して選択するたびに、他方を１回選択してもよい。このように、モード切替器１０が第１モードまたは第２モードに切り替える頻度やタイミングは任意である。
【００２３】
制御論理部８は、モード切替器１０で切り替えるモードによって動作が異なる。より詳細には、モード切替器１０により第１モードが選択された場合、制御論理部８は、デジタル入力信号Ｄinが第２デジタル信号Ｄｑに一致するように第３デジタル信号Ｄcorを生成するとともに、第１デジタル信号Ｄincをゼロに初期化する。一方、第２モードが選択された場合、制御論理部８は、デジタル入力信号Ｄinが第２デジタル信号Ｄｑに一致するように第１デジタル信号Ｄincを生成する。
【００２４】
このように、制御論理部８は、第１モードと第２モードのいずれであっても、量子化器７から出力される第２デジタル信号Ｄｑがデジタル入力信号Ｄinに一致するような制御を行う。図１のＤＡ変換器１は、繰り返し連続的に第１モードと第２モードのゲインドリフトに追従した動作を行うため、制御論理部８は、第２デジタル信号Ｄｑの平均値がデジタル入力信号Ｄinの平均値に一致するような制御を行うことになる。
【００２５】
図３は制御論理部８の内部構成の一例を示すブロック図である。図３に示すように、制御論理部８は、第２デジタル演算器１４と、スイッチ１５と、第１ローパスフィルタ（以下、第１ＬＰＦ）１６と、第３デジタル演算器１７と、第２ローパスフィルタ（以下、第２ＬＰＦ）１８と、第４デジタル演算器１９とを有する。
【００２６】
第２デジタル演算器１４は、量子化器７から出力された第２デジタル信号Ｄｑとデジタル入力信号Ｄinとの差分（Ｄq−Ｄin）の演算結果でる第５デジタル信号を出力する。スイッチ１５は、モード切替器１０が第１モードを選択した場合には、第５デジタル信号を第１ＬＰＦ１６に入力し、モード切替器１０が第２モードを選択した場合には、第５デジタル信号を第２ＬＰＦ１８に入力する。
【００２７】
第１ＬＰＦ１６は、第５デジタル信号をフィルタリングした第６デジタル信号を出力する。第３デジタル演算器１７は、第３デジタル信号Ｄcorに第６デジタル信号を加算した値により、第３デジタル信号Ｄcorを更新する。第２ＬＰＦ１８は、第５デジタル信号をフィルタリングした第７デジタル信号を出力する。第４デジタル演算器１９は、第１デジタル信号Ｄincに第７デジタル信号を加算した値により、第１デジタル信号Ｄincを更新する。
【００２８】
図４はデコーダ２の周辺の動作を説明する図、図４に示すように、デコーダ２には、スイッチ２ａと第５デジタル演算器２ｂとが設けられている。なお、図４では、デコーダ２のブロックの外側にスイッチ２ａと第５デジタル演算器２ｂを配置しているが、スイッチ２ａと第５デジタル演算器２ｂは、デコーダ２の一部とみなすこともできる。
【００２９】
スイッチ２ａは、第２モードのときに１を選択して、第５デジタル演算器２ｂに入力する。第５デジタル演算器２ｂは、第２モードのときには、（１）式で演算したＤＩに１を加算したデジタル信号を第１ビット列信号ＤＩとして第１ＤＡＣ３に入力する。また、第５デジタル演算器２ｂは、第１モードのときには、（１）式で演算したＤＩをそのまま第１ビット列信号ＤＩとして第１ＤＡＣ３に入力する。
【００３０】
なお、図４に示すように、制御論理部８内には、第１デジタル信号Ｄincを第３ＤＡＣ５に入力するか否かを切り替えるスイッチ２０が設けられている。このスイッチ２０は、第１モード時には第３ＤＡＣ５にゼロを入力する。よって、第３ＤＡＣ５は、ゼロに対応する第３アナログ値を出力する。一方、スイッチ２０は、第２モード時には、第１デジタル信号Ｄincを第３ＤＡＣ５に入力する。
【００３１】
図５は図１のＤＡ変換器１の動作タイミング図である。図５では、モード切替器１０が第１モードと第２モードを交互に選択する例を示している。より具体的には、モード切替器１０は、図５の時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ６〜ｔ７では第２モードを選択し、時刻ｔ２〜ｔ３、ｔ５〜ｔ６では第１モードを選択する。図５は、第１ＤＡＣ３に同じ値（＝１）が入力されているにもかかわらず、第１ＤＡＣ３から出力される第１アナログ値Ａ１がゲインドリフトにより徐々に変動する例（Ａ１＝８→７→６）を示している。
【００３２】
図５では、デジタル入力信号Ｄinが１から１ずつ増える例を示しており、時刻ｔ１〜ｔ２のデジタル入力信号Ｄinは２である。よって、時刻ｔ１〜ｔ２では、図４の第１デジタル演算器９で１が加算された結果、第１ビット列信号ＤＩは１である。したがって、第１ＤＡＣ３は、１ＬＳＢに相当するアナログ値を出力する。図５の時刻ｔ１〜ｔ２では、第１ＤＡＣ３は、１ＬＳＢとして、理想的な値である８を出力する例を示している。時刻ｔ１〜ｔ２では、デジタル入力信号Ｄinが２であるため、第２ビット列信号ＤＦは２となり、第２ＤＡＣ４には２が入力される。また、時刻ｔ１〜ｔ２では、制御論理部８から出力される桁上がりコード（第１デジタル信号Ｄinc）は初期値（＝８）である。よって、第３ＤＡＣ５は８を出力する。
【００３３】
アナログ演算器６は、第１ＤＡＣ３から出力された第１アナログ値Ａ１（＝８）に、第２ＤＡＣ４から出力された第２アナログ値Ａ２（＝２）を加算して、第３ＤＡＣ５から出力された第３アナログ値Ａ３（＝８）を引いた値（８＋２−８＝２）を出力する。よって、量子化器７は、アナログ演算器６から出力された値（＝２）を量子化した第２デジタル信号Ｄｑ（＝２）を出力する。
【００３４】
制御論理部８は、図３のブロック図に示すように、まず、第２デジタル演算器１４にて、量子化器７から出力された第２デジタル信号Ｄｑ（＝２）とデジタル入力信号Ｄin（＝２）との差分を演算した第５デジタル信号（２−２＝０）を生成する。次に、第２ＬＰＦ１８と第４デジタル演算器１９は、現在の第３デジタル信号Ｄcor（＝８）に０を加算した値（＝８）により、第３デジタル信号Ｄcor（＝８）を更新する。
【００３５】
次に、時刻ｔ２〜ｔ３では、（１）式で演算したＤＩ（＝０）がそのまま第１ビット列信号ＤＩとして第１ＤＡＣ３に入力される。第２ＤＡＣ４に入力される第２ビット列信号ＤＦは、デジタル入力信号Ｄinと同じ３である。第３ＤＡＣ５には、第１モード時には常に０が入力される。このため、アナログ演算器６は、第１ＤＡＣ３から出力された第１アナログ値Ａ１（＝０）に、第２ＤＡＣ４から出力された第２アナログ値Ａ２（＝２）を加算して、第３ＤＡＣ５から出力された第３アナログ値Ａ３（＝０）を引いた値（０＋３−０＝３）を出力する。よって、量子化器７は、アナログ演算器６から出力された値（＝３）を量子化した第２デジタル信号Ｄｑ（＝３）を出力する。
【００３６】
制御論理部８は、図３のブロック図に示すように、まず、第２デジタル演算器１４は、量子化器７から出力された第２デジタル信号Ｄｑ（＝３）とデジタル入力信号Ｄin（＝３）との差分を演算した第５デジタル信号（３−３＝０）を出力する。次に、第１ＬＰＦ１６と第３デジタル演算器１７は、現在の第３デジタル信号Ｄcor（＝８）に０を加算した値（＝８）により、第３デジタル信号Ｄcor（＝８）を更新する。時刻ｔ２〜ｔ３では、デジタル入力信号Ｄin（＝３）と量子化器７から出力された第２デジタル信号Ｄｑ（＝３）が一致しているため、第３デジタル信号Ｄcorは、３−３＝０となり、第１デジタル演算器９は、デジタル入力信号Ｄinをそのままデコーダ２に入力する。よって、全体的なゲインドリフトは起こらなかったことになる。
【００３７】
時刻ｔ３〜ｔ４では、デジタル入力信号Ｄinは４であり、第１ビット列データは１であるが、第１ＤＡＣ３から出力される第１アナログ値Ａ１がゲインドリフトにより７に低下している。第２ＤＡＣ４から出力される第２アナログ値Ａ２は、デジタル入力信号Ｄinと同じ４である。第３ＤＡＣ５は、第１デジタル信号Ｄincが８であることから、８となる。よって、アナログ演算器６は、７＋４−８＝３を出力する。これにより、制御論理部８内の第２デジタル演算器１４は、量子化器７から出力された第２デジタル信号Ｄｑ（＝３）とデジタル入力信号Ｄin（＝４）との差分の演算結果である第５デジタル信号（３−４＝−１）を出力する。次に、第２ＬＰＦ１８と第４デジタル演算器１９は、現在の第３デジタル信号Ｄcor（＝８）に−１を加算した値（＝７）により、第３デジタル信号Ｄcor（＝７）を更新する。これにより、第３デジタル信号Ｄcorは、第１ＤＡＣ３のゲインドリフトの影響を考慮に入れた値に補正される。よって、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作が行われる。
【００３８】
時刻ｔ４〜ｔ５では、時刻ｔ２〜ｔ３と同様の第１モードの動作が行われる。時刻ｔ５〜ｔ６では、デジタル入力信号Ｄinは６であり、第１ビット列データは１であるが、第１ＤＡＣ３から出力される第１アナログ値Ａ１がゲインドリフトにより６に低下している。第２ＤＡＣ４から出力される第２アナログ値Ａ２は、デジタル入力信号Ｄinと同じ６である。第３ＤＡＣ５は、第１デジタル信号Ｄincが７であることから、７となる。よって、アナログ演算器６は、６＋６−７＝５を出力する。これにより、制御論理部８内の第２デジタル演算器１４は、量子化器７から出力された第２デジタル信号Ｄｑ（＝５）とデジタル入力信号Ｄin（＝６）との差分を演算した第５デジタル信号（５−６＝−１）を出力する。次に、第２ＬＰＦ１８と第４デジタル演算器１９は、現在の第３デジタル信号Ｄcor（＝７）に−１を加算して、新たな第３デジタル信号Ｄcor（＝６）を出力する。これにより、第３デジタル信号Ｄcorは、第１ＤＡＣ３のゲインドリフトの影響を考慮に入れた値に補正される。
【００３９】
このように、図５の例では、第１モードと第２モードを交互に切り替えるため、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作を行うとともに、ＤＡ変換器１の全体的なゲインドリフトに追従した動作を行うことができる。
【００４０】
図６は図１のＤＡ変換器１の処理動作を示すフローチャートである。まず、第１モードと第２モードのいずれであるかを判定する（ステップＳ１）。ここでは、モード切替器１０からのモード切替信号によりモードの判定を行えばよい。
【００４１】
第１モードと判定された場合は、ステップＳ２〜Ｓ５の処理が行われる。まず、デコーダ２は、上述した（１）式で求まる第１ビット列データＤＩを第１ＤＡＣ３に入力する。また、制御論理部８は、第１デジタル信号Ｄincをゼロにして第３ＤＡＣ５に入力する（ステップＳ２）。そして、第１ＤＡＣ３、第２ＤＡＣ４、第３ＤＡＣ５、アナログ演算器６及び量子化器７を動作させる。
【００４２】
次に、制御論理部８は、量子化器７から出力された第２デジタル信号Ｄｑを取得する（ステップＳ３）。続いて、制御論理部８内の第２デジタル演算器１４と第１ＬＰＦ１６は、第２デジタル信号Ｄｑからデジタル入力信号Ｄinを引いた第６デジタル信号（Ｄｑ−Ｄin）を出力する（ステップＳ４）。続いて、制御論理部８内の第３デジタル演算器１７は、第３デジタル信号Ｄcor＝第３デジタル信号Ｄcor＋第６デジタル信号の演算を行って、第３デジタル信号Ｄcorを更新する（ステップＳ５）。その後、ステップＳ１に戻る。
【００４３】
一方、ステップＳ１で第２モードと判定された場合は、ステップＳ６〜Ｓ９の処理が行われる。まず、デコーダ２は、上述した上述した（１）式で求まるＤＩに１を加算した第１ビット列データを第１ＤＡＣ３に入力する。また、制御論理部８は、第１デジタル信号Ｄincをそのまま第３ＤＡＣ５に入力する（ステップＳ６）。そして、第１ＤＡＣ３、第２ＤＡＣ４、第３ＤＡＣ５、アナログ演算器６及び量子化器７を動作させる。
【００４４】
次に、制御論理部８は、量子化器７から出力された第２デジタル信号Ｄｑを取得する（ステップＳ７）。続いて、制御論理部８内の第２デジタル演算器１４と第２ＬＰＦ１８は、第２デジタル信号Ｄｑからデジタル入力信号Ｄinを引いた第７デジタル信号（Ｄｑ−Ｄin）を出力する（ステップＳ８）。続いて、制御論理部８内の第３デジタル演算器１７は、第１デジタル信号Ｄinc＝第１デジタル信号Ｄinc＋第６デジタル信号の演算を行って、第１デジタル信号Ｄincを更新する（ステップＳ５）。その後、ステップＳ１に戻る。
【００４５】
図１のＤＡ変換器１は、モード切替器１０にて第１モードと第２モードのいずれかを択一的に選択する例を示しているが、図１のＤＡ変換器１の構成を一部変更して、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作のみを行ってもよい。この場合、例えば、図１におけるモード切替器１０と第１デジタル演算器９が不要となり、また、デコーダ２内の図４のモード切替器１０も省略できる。よって、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作のみを行う場合は、ＤＡ変換器１の構成を図１よりも簡略化できる。
【００４６】
このように、第１の実施形態では、デジタル入力信号Ｄinの上位側ビット列をＤＡ変換する第１ＤＡＣ３と、下位側ビット列をＤＡ変換する第２ＤＡＣ４との間のゲインドリフトに追従した動作を行うために、第１ＤＡＣ３に１ＬＳＢ分のデータを加えて、そのデータ分のアナログ値を第２ＤＡＣ４のレプリカである第３ＤＡＣ５にて相殺するようにした。これにより、温度等によって第１ＤＡＣ３と第２ＤＡＣ４との間のゲインドリフトが生じた場合でも、そのゲインドリフトに追従した動作を行うことができる。
【００４７】
また、本実施形態では、モード切替により、ＤＡ変換器１全体のゲインドリフトに追従した動作と、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作とのいずれかを切り替えて行えるようにしたため、第１ＤＡＣ３と第２ＤＡＣ４との電気特性のミスマッチにより生じるゲインドリフトに追従した動作だけでなく、ＤＡ変換器１全体のゲインドリフトに追従した動作も合わせて行うことができる。
【００４８】
特に、モード切替をランダムに行うことで、ＤＡ変換器１全体のゲインドリフトに追従した動作と、第１ＤＡＣ３と第２ＤＡＣ４間のゲインドリフトに追従した動作とをバランスよく行うことができる。
【００４９】
（第２の実施形態）
上述した第３ＤＡＣ５は、第２ＤＡＣ４のレプリカであるが、レプリカと言っても、完全に電気特性が同じである保証はなく、製造ばらつき等によって、ゲインドリフト等に若干のずれが生じるおそれがある。そこで、この対策を行うのが第２の実施形態である。
【００５０】
図７は第２の実施形態によるＤＡ変換器１の概略構成を示すブロック図である。図７のＤＡ変換器１は、図４のＤＡ変換器１に入力切替器２１を追加したものである。入力切替器２１は、第２ＤＡＣ４の入力データと第３ＤＡＣ５の入力データとを相互に入れ替える。入力切替器２１が入力データの切替を行うことで、第２ＤＡＣ４に第２ビット列信号ＤＦが入力されて、かつ第３ＤＡＣ５に第１デジタル信号Ｄincが入力される場合と、第２ＤＡＣ４に第１デジタル信号Ｄincが入力されて、かつ第３ＤＡＣ５に第２ビット列信号ＤＦが入力される場合とが切り替わる。入力切替器２１が切替を行うタイミングは任意である。図４の例では、乱数発生器からの乱数に応じたランダムのタイミングで、第２ＤＡＣ４と第３ＤＡＣ５の入力データを入れ替えている。
【００５１】
なお、アナログ演算器６は、第１アナログ値Ａ１＋第２アナログ値Ａ２−第３アナログ値Ａ３を演算するため、第２ＤＡＣ４と第３ＤＡＣ５の入力を入れ替えた場合は、それに合わせて第２ＤＡＣ４と第３ＤＡＣ５の出力値の符号も入れ替える必要がある。
【００５２】
このように、第２の実施形態では、第２ＤＡＣ４と第３ＤＡＣ５の入力をランダムにあるいは所定のタイミングで切り替えるため、第２ＤＡＣ４と第３ＤＡＣ５に電気特性上の違いがあっても平均化でき、ゲインドリフトに追従した動作を精度よく行うことができる。
【００５３】
（第３の実施形態）
第１又は第２の実施形態によるＤＡ変換器１は、発振器やＰＬＬ回路などに幅広く適用することができる。
【００５４】
図８は第１又は第２の実施形態によるＤＡ変換器１を内蔵するＡＤＰＬＬ回路２２の概略構成を示すブロック図である。図８のＡＤＰＬＬ回路２２は、第１ＤＡＣ３と、第２ＤＡＣ４と、第３ＤＡＣ５と、モード切替器１０と、デジタル発振器（ＤＣＯ：Digital Controlled Oscillator）２４と、時間デジタル変換器（ＴＤＣ：Time to Digital Converter）２５と、ループフィルタ（第３フィルタ）２６と、ローパスフィルタ（第４フィルタ）２７とを備えている。
【００５５】
発振器２４は、第１ＤＡＣ３から出力された第１アナログ値Ａ１と第２ＤＡＣ４から出力された第２アナログ値Ａ２に基づいて、発振信号の発振周波数を制御する。例えば、発振器２４の内部に複数のインバータがリング状に接続されたリング発振部２８を設け、各インバータの伝搬遅延時間を第１アナログ値Ａ１と第２アナログ値Ａ２に応じて可変させて、発振周波数を制御してもよい。
【００５６】
ＴＤＣ２５は、発振器２４から出力された発振信号の発振周波数と目標周波数との周波数誤差に応じた第８デジタル信号を生成する。ＴＤＣ２５は例えば図１の量子化器７として動作する。ループフィルタ２６は、ＴＤＣ２５から出力された第８デジタル信号をフィルタリングして第１ＤＡＣ３及び第２ＤＡＣ４の入力側に帰還させる。ループフィルタ２６と第１ＤＡＣ３の入力端子との間には、デジタル加算器２９が設けられている。このデジタル加算器２９は、上述した第２モードのときには、スイッチ３０を介してループフィルタ２６の出力信号の上位側ビット列に１を加算して第１ＤＡＣ３の入力用の第１ビット列データを生成する。このデジタル加算器２９は、上述した第１モードのときには、ループフィルタ２６の出力信号の上位側ビット列をそのまま第１ビット列データとして第１ＤＡＣ３に入力する。ループフィルタ２６の出力信号のうち、下位側ビット列は第２ビット列データとして第２ＤＡＣ４に入力される。
【００５７】
ローパスフィルタ２７は、ＴＤＣ２５から出力される第８デジタル信号をフィルタリングして第３ＤＡＣ５の入力側に帰還させる。ローパスフィルタ２７と第３ＤＡＣ５との間には、ローパスフィルタ２７の出力信号を第３ＤＡＣ５に入力するか、あるいはゼロを入力するかを切り替えるスイッチ３１が設けられている。
【００５８】
なお、図８はＡＤＰＬＬ回路２２の一例であり、ＡＤＰＬＬ回路２２の内部構成は、第１又は第２のＤＡ変換器１を用いる他は、任意に構成を変更して構わない。
【００５９】
このように、第３の実施形態によるＡＤＰＬＬ回路２２は、第１または第２の実施形態によるＤＡ変換器１を有するため、温度等によるゲインドリフトに追従した動作を行うことができ、ＡＤＰＬＬ回路２２の信頼性を向上させることができる。
【００６０】
上述した実施形態で説明したＤＡ変換器１及びＡＤＰＬＬ回路２２の少なくとも一部の機能は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、ＤＡ変換器１及びＡＤＰＬＬ回路２２の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、ＤＡ変換器１及びＡＤＰＬＬ回路２２に搭載またはＤＡ変換器１及びＡＤＰＬＬ回路２２と無線通信するコンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。あるいは、このプログラムをマイクロコードの形態で半導体チップに格納し、半導体チップのコントローラがマイクロコードを実行してもよい。また、ＤＡ変換器１及びＡＤＰＬＬ回路２２の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１  ＤＡ変換器、２  デコーダ、３  第１ＤＡＣ、４  第２ＤＡＣ、５  第３ＤＡＣ、６  アナログ演算器、７  量子化器、８  制御論理部、９  第１デジタル演算器、１０  モード切替器、１１  電流源、１２  スイッチ、１３  抵抗、１４  第２デジタル演算器、１５  モード切替器、１６  第１ＬＰＦ、１７  第３デジタル演算器、１８  第２ＬＰＦ、１９  第４デジタル演算器、２０  スイッチ、２１  入力切替器、２２  ＡＤＰＬＬ回路、２４  デジタル発振器、２５  時間デジタル変換器、２６  ループフィルタ、２７  ローパスフィルタ、２８  リング発振部、２９  デジタル加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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