(57)【要約】【課題】アスペクト比の高いホールを安定して形成できる記憶装置の製造方法および記憶装置を提供する。【解決手段】記憶装置の製造方法は、基板上に第１層間絶縁膜を介して第１導電層を形成する工程と、前記第１導電層の上方に第２層間絶縁膜を介して第２導電層を形成する工程と、前記第２導電層上に第１膜と第２膜とを交互に積層する工程と、前記第１膜、前記第２膜および前記第２導電層を貫いて前記第１導電層に至るホールを形成する工程と、を備える。前記第１導電層および前記第２導電層のいずれか一方は、前記ホールが設けられる素子部と、前記素子部を囲み、前記素子部に電気的に接続されたフレーム部と、を有し、前記ホールが形成される前に、前記第１導電層と前記第２導電層との間を電気的に接続する短絡部を形成する。さらに、前記第２導電層の前記ホールが設けられた領域から前記短絡部を含む領域を分離する。【選択図】図１
2019054162.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１層間絶縁膜を介して第１導電層を形成する工程と、
前記第１導電層の上方に第２層間絶縁膜を介して第２導電層を形成する工程と、
前記第２導電層上に第１膜と第２膜とを交互に積層する工程と、
前記第１膜、前記第２膜および前記第２導電層を貫いて前記第１導電層に至るホールを形成する工程と、
を備え、
前記第１導電層および前記第２導電層のいずれか一方は、前記ホールが設けられる素子部と、前記素子部を囲み、前記素子部に電気的に接続されたフレーム部と、を有し、
前記ホールを形成する前に、前記第１導電層と前記第２導電層との間を電気的に接続する短絡部を形成し、
前記第２導電層の前記ホールが設けられた領域から前記短絡部を含む領域を分離する記憶装置の製造方法。
【請求項２】
第１導電層と、
前記第１導電層上に設けられた第２導電層と、
前記第２導電層上に積層された複数の電極層と、
前記複数の電極層および前記第２導電層を貫いて延び、前記第１導電層に接続された半導体ピラーと、
前記第１導電層上に設けられ、前記半導体ピラーの延在方向に関して前記第２導電層と略同じレベルに位置し、前記第２導電層と同じ材料からなる第３導電層と、
を備え、
前記第３導電層は、前記第２導電層から電気的に分離され、前記第１導電層に電気的に接続された記憶装置。
【請求項３】
前記第３導電層の一部は、前記第１導電層の側面上に設けられる請求項２記載の記憶装置。
【請求項４】
前記第３導電層は、前記第２導電層を囲むフレーム部と、前記フレーム部から前記第２導電層の方向に延びる連結部と、を含む請求項２記載の記憶装置。
【請求項５】
前記第１導電層と前記第２導電層との間、および、前記第１導電層と前記第３導電層との間に設けられた層間絶縁膜をさらに備え、
前記層間絶縁膜は、前記第１導電層と前記第３導電層との間に設けられたコンタクトホールを有し、
前記第３導電層の一部は、前記コンタクトホールの内部を埋め込み、前記第１導電層に接する請求項２記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置の製造方法および記憶装置に関する。
【背景技術】
【０００２】
記憶容量を大きくするために、回路上にメモリセルアレイを配置した構造を有する記憶装置の開発が進められている。例えば、メモリセルを３次元配置したＮＡＮＤ型メモリデバイスは、回路上に設けられたプレート状の導電層と、導電層上に積層された複数の電極層と、複数の電極層を貫いて延びる半導体ピラーと、を含む。このような構造の記憶装置の製造過程では、アスペクト比の高いホールを安定して形成する技術が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／００７３８６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、アスペクト比の高いホールを安定して形成できる記憶装置の製造方法および記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置の製造方法は、基板上に第１層間絶縁膜を介して第１導電層を形成する工程と、前記第１導電層の上方に第２層間絶縁膜を介して第２導電層を形成する工程と、前記第２導電層上に第１膜と第２膜とを交互に積層する工程と、前記第１膜、前記第２膜および前記第２導電層を貫いて前記第１導電層に至るホールを形成する工程と、を備える。前記第１導電層および前記第２導電層のいずれか一方は、前記ホールが設けられる素子部と、前記素子部を囲み、前記素子部に電気的に接続されたフレーム部と、を有し、前記ホールを形成する前に、前記第１導電層と前記第２導電層との間を電気的に接続する短絡部を形成する。さらに、前記第２導電層の前記ホールが設けられた領域から前記短絡部を含む領域を分離する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置を示す模式断面図である。
【図２】第１実施形態に係る記憶装置を示す部分断面図である。
【図３】第１実施形態に係る記憶装置を示す模式平面図である。
【図４】第１実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式図である。
【図６】図５に続く製図過程を示す模式断面図である。
【図７】図６に続く製図過程を示す模式断面図である。
【図８】第１実施形態に係る記憶装置の特性を示す模式断面図である。
【図９】第２実施形態に係る記憶装置の製造過程を示す模式図である。
【図１０】図９に続く製造過程を示す模式図である。
【図１１】図１０に続く製造過程を示す模式図である。
【図１２】図１１に続く製造過程を示す模式図である。
【図１３】図１２に続く製造過程を示す模式図である。
【図１４】図１３に続く製造過程を示す模式図である。
【図１５】第３実施形態に係る抵抗素子を示す模式平面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］  
図１は、第１実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、３次元配置されたメモリセルを含むメモリセルアレイＭＣＡと、駆動回路ＣＵＡと、を備える。メモリセルアレイＭＣＡは、駆動回路ＣＵＡの上に設けられる。なお、図１では、簡単のために、各要素間を電気的に絶縁する絶縁膜を省略している。
【００１０】
駆動回路ＣＵＡは、基板ＳＢ上に設けられた複数の回路素子、例えば、トランジスタＴｒを含む。駆動回路ＣＵＡは、基板ＳＢとメモリセルアレイＭＣＡとの間に位置する配線Ｄ０、Ｄ１、Ｄ２、および、コンタクトプラグＣＳ、Ｃ１およびＣ２をさらに含む。コンタクトプラグＣＳ、Ｃ１およびＣ２は、トランジスタＴｒと配線Ｄ０との間、配線Ｄ０と配線Ｄ１との間、および、配線Ｄ１と配線Ｄ２との間をそれぞれ電気的に接続する。
【００１１】
メモリセルアレイＭＣＡは、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を有する。メモリセル領域ＭＣＲは、３次元配置された複数のメモリセルを含む。メモリセルアレイＭＣＡは、ソース線ＢＳＬと、ソース線ＢＳＬの上に積層された複数の電極層と、半導体ピラーＳＰと、を含む。ソース線ＢＳＬは、金属層１３と、半導体層１５と、をＺ方向に積層した構造を有する。
【００１２】
電極層は、例えば、選択ゲートＳＧＳ０と、選択ゲートＳＧＳ１と、ワード線ＷＬと、選択ゲートＳＧＤと、を含む。選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤは、ソース線ＢＳＬ上に層間絶縁膜（図示しない）を介して順に積層される。選択ゲートＳＧＳ０は、半導体層、例えば、ポリシリコン層である。選択ゲートＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤは、例えば、金属層である。
【００１３】
図１に示すように、半導体ピラーＳＰは、メモリセル領域ＭＣＲに配置され、選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。メモリセルは、半導体ピラーＳＰとワード線ＷＬとが交差する部分に設けられる。また、半導体ピラーＳＰは、その下端においてソース線ＢＳＬに接続される。
【００１４】
記憶装置１は、メモリセルアレイＭＣＡの上方に設けられる配線層ＩＣＬをさらに備える。配線層ＩＣＬは、配線Ｍ０、Ｍ１およびＭ２を含む。配線Ｍ０と配線Ｍ１との間、および、配線Ｍ１と配線Ｍ２との間は、コンタクトプラグＶ１、Ｖ２によりそれぞれ接続される。また、配線Ｍ０と、その下方に位置するコンタクトプラグ等と、を接続するコンタクトプラグＶＹが設けられる。
【００１５】
配線Ｍ０は、半導体ピラーＳＰの上端に電気的に接続されるビット線ＢＬを含む。ビット線ＢＬは、メモリセル領域ＭＣＲの上方に設けられ、例えば、Ｙ方向に延びる。ビット線ＢＬは、例えば、コンタクトプラグＶＹを介して半導体ピラーＳＰの上端に接続される。
【００１６】
選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤは、引き出し領域ＨＵＲに位置し、階段状に形成された端部をそれぞれ有する。引き出し領域ＨＵＲには、複数のコンタクトプラグＣＣが設けられ、選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤの端部にそれぞれ接続される。コンタクトプラグＣＣは、選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤを配線Ｍ０に電気的に接続する。
【００１７】
記憶装置１は、コンタクトプラグＣ３、Ｃ４およびＣ４Ｓをさらに備える。コンタクトプラグＣ３は、駆動回路ＣＵＡの配線Ｄ２と配線Ｍ０との間を電気的に接続する。コンタクトプラグＣ４は、メモリセルアレイＭＣＡを貫いて、駆動回路ＣＵＡの配線Ｄ２と配線Ｍ０とを電気的に接続する。コンタクトプラグＣ４Ｓは、選択ゲートＳＧＤ、ワード線ＷＬおよび選択ゲートＳＧＳ１、ＳＧＳ０を貫いてソース線ＢＳＬに接続される。コンタクトプラグＣ４Ｓは、ソース線ＢＳＬと配線Ｍ０とを電気的に接続する。
【００１８】
記憶装置１では、メモリセルアレイＭＣＡの上方に設けられた配線層ＩＣＬ、コンタクトプラグＣ３、Ｃ４およびＣ４Ｓを介して、メモリセルアレイＭＣＡと、駆動回路ＣＵＡと、を電気的に接続する。
【００１９】
記憶装置１は、メモリセルアレイＭＣＡの周辺に設けられた半導体層１７と、抵抗体１９と、をさらに備える。半導体層１７は、ソース線ＢＳＬの端の上方に位置し、ソース線ＢＳＬに電気的に接続される。また、半導体層１７は、Ｚ方向に関して選択ゲートＳＧＳ０と略同じレベルに位置し、選択ゲートＳＧＳ０と同じ半導体材料を含む。言い換えれば、半導体層１７は、スリットＳＴにより分断された選択ゲートＳＧＳ０の一部である。
【００２０】
抵抗体１９は、例えば、コンタクトプラグＣＲ１を介して、駆動回路ＣＵＡの配線Ｄ２に電気的に接続される。また、抵抗体１９は、例えば、コンタクトプラグＣＲ２を介して配線Ｍ０に電気的に接続され、さらに、配線層ＩＣＬおよびコンタクトプラグＣ３を介して駆動回路ＣＵＡの配線Ｄ２に電気的に接続される。すなわち、抵抗体１９は、駆動回路ＣＵＡの回路素子として機能する。
【００２１】
抵抗体１９は、Ｚ方向に関して選択ゲートＳＧＳ０と略同じレベルに位置し、選択ゲートＳＧＳ０と同じ半導体材料を含む。このように、抵抗体１９を駆動回路ＣＵＡの上方に配置することにより記憶装置１のチップ面を有効に利用し、例えば、駆動回路ＣＵＡのレイアウトの自由度を大きくできる。
【００２２】
図２（ａ）および（ｂ）は、記憶装置１を模式的に示す部分断面図である。図２（ａ）および（ｂ）は、半導体ピラーＳＰの下部の構造を示す模式図である。半導体ピラーＳＰは、半導体層Ｓ１と、絶縁性コアＳ２と、を含む。絶縁性コアＳ２は、例えば、酸化シリコンを含み、Ｚ方向に延在する。半導体層Ｓ１は、例えば、ポリシリコン層であり、絶縁性コアＳ２を覆うように設けられる。さらに、メモリ膜ＭＦが、半導体ピラーＳＰとワード線ＷＬとの間に設けられる。メモリ膜ＭＦは、半導体ピラーＳＰの側面を覆い、半導体ピラーＳＰに沿ってＺ方向に延びる。
【００２３】
メモリ膜ＭＦは、例えば、トンネル絶縁膜ＦＬ１、電荷蓄積膜ＦＬ２およびブロック絶縁膜ＦＬ３を積層した構造を有し、電荷を保持する機能を有する。例えば、トンネル絶縁膜ＦＬ１およびブロック絶縁膜ＦＬ３は、シリコン酸化膜であり、電荷蓄積膜ＦＬ２は、シリコン窒化膜である。
【００２４】
図２（ａ）に示すように、半導体ピラーＳＰは、その下端ＳＰＢにおいてソース線ＢＳＬに接続される。例えば、半導体ピラーＳＰの半導体層Ｓ１は、ソース線ＢＳＬの半導体層１５にコンタクトする。これにより、半導体ピラーＳＰとソース線ＢＳＬとの間のコンタクト抵抗を低減することができる。また、図２（ｂ）に示すように、半導体ピラーＳＰの下端部側面ＳＰＳが、ソース線ＢＳＬの半導体層１５にコンタクトする構造としても良い。
【００２５】
図３（ａ）および（ｂ）は、第１実施形態に係る記憶装置１を示す模式平面図である。図３（ａ）は、ソース線ＢＳＬと、抵抗体１９と、半導体層２０と、の位置関係を示す平面図である。図３（ｂ）は、ウェーハ状態の基板ＳＢ上に設けられた半導体層２０を示す模式図である。
【００２６】
図３（ａ）に示すように、半導体層２０は、素子部ＥＬＰと、フレーム部ＦＬＰと、リンク部ＬＮＰと、を含む。フレーム部ＦＬＰは、素子部ＥＬＰを囲むように設けられる。リンク部ＬＮＰは、素子部ＥＬＰとフレーム部ＦＬＰとをつなぐ。素子部ＥＬＰは、メモリセルアレイＭＣＡに対応する位置に設けられ、フレーム部ＦＬＰは、例えば、基板ＳＢ上に設けられる複数の記憶装置１の境界、所謂ダイシングラインに沿って設けられる。
【００２７】
さらに素子部ＥＬＰは、スリットＳＴにより分割され、選択ゲートＳＧＳ０と、半導体層１７と、を含む。より具体的には、選択ゲートＳＧＳ０は、メモリセルアレイＭＣＡ内に設けられる複数のブロック（またはフィンガー）とそれぞれが対応するように、複数の選択ゲートＳＧＳ０に分割される。半導体層１７は、スリットＳＴにより選択ゲートＳＧＳ０と電気的に分離されつつ、複数の選択ゲートＳＧＳ０の周辺に配置される。ここでは、半導体層１７はフレーム部ＦＬＰに囲まれてフレーム部ＦＬＰの内側に位置する一方、メモリセルアレイＭＣＡ内の複数の選択ゲートＳＧＳ０を囲むような枠状のパターンで配置されている。ソース線ＢＳＬは、複数のブロック（またはフィンガー）毎に分割されることなく、例えば、半導体層２０における素子部ＥＬＰの下方全域に亘ってプレート状に設けられる。
【００２８】
また、半導体層１７は、複数の短絡部ＣＮＰを含み、ソース線ＢＳＬと電気的に接続される。抵抗体１９は、素子部ＥＬＰとフレーム部ＦＬＰとの間のスペースに配置され、例えば、フレーム部ＦＬＰから素子部ＥＬＰに向かう方向に延在する。
【００２９】
図３（ｂ）に示すように、フレーム部ＦＬＰは、ウェーハ全体に一体として形成される。フレーム部ＦＬＰは、ウェーハの外縁に沿って設けられる外周部ＯＦＬを含む。なお、図３（ｂ）では、便宜上、素子部ＥＬＰおよびリンク部ＬＮＰの図示を省略している。
【００３０】
次に、図４（ａ）〜図７（ｂ）を参照して、記憶装置１の製造方法を説明する。  
図４（ａ）〜図５（ａ）、図６（ａ）〜図７（ｂ）は、第１実施形態に係る記憶装置の製造過程を示す模式断面図である。図４（ａ）〜図５（ａ）、図６（ａ）〜図７（ｂ）は、図３（ａ）中に示すＡ−Ａ線に沿った断面図である。図５（ｂ）は、マスクパターンを示す模式平面図である。
【００３１】
図４（ａ）に示すように、層間絶縁膜２３の上に金属層１３および半導体層１５を形成する。層間絶縁膜２３は、例えば、シリコン酸化膜であり、駆動回路ＣＵＡの上に設けられる。金属層１３は、例えば、タングステン層であり、半導体層１５は、例えば、ポリシリコン層である。
【００３２】
金属層１３および半導体層１５を所定の形状にパターニングし、ソース線ＢＳＬを形成する（図３（ａ）参照）。その後、ソース線ＢＳＬを覆う層間絶縁膜２５を形成する。さらに、ハードマスク２７を形成し、層間絶縁膜２５、半導体層１５および金属層１３を選択的に除去することにより、コンタクトホール２９を形成する。コンタクトホール２９は、例えば、コンタクトプラグＣ４を貫通させるためにソース線ＢＳＬに設けられる貫通孔と同時に形成される。
【００３３】
図４（ｂ）に示すように、ハードマスク２７を除去した後、層間絶縁膜２５の上に半導体層２０を形成する。半導体層２０は、例えば、導電性のポリシリコン層であり、コンタクトホール２９の内部を埋め込んだ短絡部ＣＮＰを含む。短絡部ＣＮＰは、金属層１３および半導体層１５に接し、ソース線ＢＳＬと半導体層２０とを電気的に接続する。
【００３４】
図４（ｃ）に示すように、半導体層２０の上に層間絶縁膜３１と犠牲膜３３とを交互に積層する。層間絶縁膜３１は、例えば、シリコン酸化膜であり、犠牲膜３３は、例えば、シリコン窒化膜である。
【００３５】
続いて、図示しない部分において、層間絶縁膜３１と犠牲膜３３とを選択的に除去し、階段状の端部を有する積層体３０（図６（ａ）参照）を形成する。さらに、図５（ａ）に示すように、エッチングマスク４０を形成し、積層体３０、および、層間絶縁膜３１と犠牲膜３３とを選択的に除去した部分に露出される半導体層２０を覆う。
【００３６】
図５（ｂ）に示すように、エッチングマスク４０は、素子部ＥＬＰ、フレーム部ＦＬＰ、リンク部ＬＮＰおよび抵抗体１９のそれぞれに該当する部分を有する。続いて、エッチングマスク４０を用いて、半導体層２０を選択的に除去し、素子部ＥＬＰ、フレーム部ＦＬＰ、リンク部ＬＮＰおよび抵抗体１９を形成する。
【００３７】
図６（ａ）に示すように、層間絶縁膜３１および犠牲膜３３を含む積層体３０の周辺を覆う絶縁膜３７を形成する。絶縁膜３７の上面は、例えば、積層体３０の上面と略同じレベルに位置するように平坦化される。続いて、積層体３０の上面から積層体３０を貫きソース線ＢＳＬに至るメモリホールＭＨを形成する。このとき、例えば、半導体層２０に対し層間絶縁膜３１と犠牲膜３３の加工レートが高くなる条件でメモリホールＭＨのエッチングを実施することにより、半導体層２０をメモリホールＭＨの下端の位置を揃えるためのストッパとして用いることができる。
【００３８】
図６（ｂ）に示すように、メモリ膜ＭＦおよび半導体ピラーＳＰをメモリホールＭＨの内部に形成する。メモリ膜ＭＦは、例えば、メモリホールＭＨの内面上に積層された複数の絶縁膜を含む。半導体ピラーＳＰは、メモリホールＭＨの内部において、メモリホールＭＨの延在方向（Ｚ方向）に延び、その下端において半導体層１５に接するように形成される。
【００３９】
図７（ａ）に示すように、絶縁膜３７の上面から層間絶縁膜２５に至るスリットＳＴを形成し、半導体層２０を分断する。これにより、半導体層２０の素子部ＥＬＰ（図３（ａ）参照）に、選択ゲートＳＧＳ０および半導体層１７が形成される。このとき図７（ａ）と直交する断面においては、半導体層２０とともに半導体層２０上の積層体３０がスリットＳＴにより分断され（図３（ａ）参照）、選択ゲートＳＧＳ０並びに、この後積層体３０中の犠牲膜３３を置換することで形成される選択ゲートＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤが、複数のブロック（またはフィンガー）に分割される。続いて、スリットＳＴを介して、犠牲膜３３を選択的に除去する。
【００４０】
図７（ｂ）に示すように、犠牲膜３３が除去されたスペース内に金属膜を堆積し、選択ゲートＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤを形成する。選択ゲートＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤは、例えば、タンクステン膜である。
【００４１】
さらに、スリットＳＴの内部に絶縁膜、例えば、シリコン酸化膜を埋め込み、その後、選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれの端部に接続するように、コンタクトプラグＣＣを形成する。
【００４２】
図８（ａ）および（ｂ）は、第１実施形態に係る記憶装置の特性を示す模式断面図である。図８（ａ）は、比較例に係る記憶装置の製造方法を示す断面図であり、図８（ｂ）は、本実施形態に係る記憶装置１の製造方法を示す断面図である。
【００４３】
図８（ａ）に示すように、ソース線ＢＳＬ上に設けられた積層体３０を貫くメモリホールＭＨを形成する場合には、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いる。この際、導電性を有する選択ゲートＳＧＳ０およびソース線ＢＳＬには、プラズマ励起されたイオンからプラス電荷が供給される。選択ゲートＳＧＳ０およびソース線ＢＳＬが周辺の領域から電気的に絶縁されていると、選択ゲートＳＧＳ０およびソース線ＢＳＬにプラス電荷が蓄積されチャージアップする。これにより、例えば、基板ＳＢとソース線ＢＳＬとの間でアーク放電が生じることがある。また、ＲＩＥ装置内のプラズマと、チャージアップしたソース線ＢＳＬと、の間において放電が生じる場合もある。
【００４４】
これに対し、本実施形態に係る記憶装置１では、選択ゲートＳＧＳ０となる半導体層２０は、ウェーハ状の基板ＳＢの全体に広がるフレーム部ＦＬＰ（図３（ｂ）参照）を有する。また、ソース線ＢＳＬは、半導体層２０に電気的に接続されている。さらに、基板ＳＢの外縁において、半導体層２０の外周部ＯＦＬが露出される構成となっている。また、半導体層２０は、外周部ＯＦＬにおいて基板ＳＢに電気的に接続されることが好ましい。例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて堆積された半導体層２０の外周部ＯＦＬよりも外側の部分を残し、半導体層２０と基板ＳＢとを電気的に接続しても良い。
【００４５】
図８（ｂ）に示すように、メモリホールＭＨを介して半導体層２０およびソース線ＢＳＬに供給されるプラス電荷は、リンク部ＬＮＰおよびフレーム部ＦＬＰを経由して外周部ＯＦＬに移動する。その結果、プラズマに晒される外周部ＯＦＬにおいてプラス電荷とマイナス電荷が結合し、半導体層２０およびソース線ＢＳＬを除電することができる。また、半導体層２０の外周部ＯＦＬの外側に残した部分を介して基板ＳＢにブラス電荷を放出させても良い。
【００４６】
このように、本実施形態では、選択ゲートＳＧＳ０（半導体層２０）およびソース線ＢＳＬのチャージアップを抑制し、ソース線ＢＳＬと基板ＳＢとの間のアーク放電を回避できる。これにより、例えば、駆動回路ＣＵＡのダメージを防ぐことができる。
【００４７】
なお、上記の実施形態では、半導体層２０がフレーム部ＦＬＰとリンク部ＬＮＰとを有する例を示したが、これに限定される訳ではない。例えば、ソース線ＢＳＬがフレーム部ＦＬＰとリンク部ＬＮＰとを有しても良い。以下の実施形態についても同様である。
【００４８】
［第２実施形態］
図９〜図１４は、第２実施形態に係る記憶装置２の製造方法を示す模式図である。  
図９（ａ）、図１０（ａ）および図１１（ａ）は、ソース線ＢＳＬの上面を示す平面図であり、図９（ｂ）、図１０（ｂ）および図１１（ｂ）は、図９（ａ）、図１０（ａ）および図１１（ａ）に示すＢ−Ｂ線に沿った断面図である。  
図１２（ａ）および図１３は、Ｂ−Ｂ線に沿った断面図であり、図１２（ｂ）は、半導体層２０の上に設けられるマスクパターンを示す平面図である。図１４は、半導体層２０を示す平面図である。
【００４９】
図９（ａ）に示すように、ソース線ＢＳＬは、２つの突出部ＰＳＬを有する形状に設けられる。
【００５０】
図９（ｂ）に示すように、ソース線ＢＳＬは、金属層１３と半導体層１５とを含む。ソース線ＢＳＬは、層間絶縁膜２３の上に形成される。さらに、層間絶縁膜２５およびハードマスク２７が、ソース線ＢＳＬの上に形成される。ハードマスク２７は、例えば、シリコン窒化膜であり、ソース線ＢＳＬを所定の形状（図９（ａ）参照）にパターニングするために形成される。
【００５１】
ソース線ＢＳＬの周りには、絶縁膜４１が形成される。絶縁膜４１の上面は、例えば、ＣＭＰを用いて平坦化され、ハードマスク２７の上面と略同じ平面内に位置するように形成される。絶縁膜４１は、例えば、シリコン酸化膜である。
【００５２】
図１０（ａ）および（ｂ）に示すように、ソース線ＢＳＬの突出部ＰＳＬが位置する領域に開口４３を形成する。開口４３は、絶縁膜４１を選択的に除去することにより形成され、その内面にソース線ＢＳＬの端面を露出させる。
【００５３】
図１１（ａ）および（ｂ）に示すように、層間絶縁膜２５の上に半導体層２０を形成する。半導体層２０は、開口４３の内部でソース線ＢＳＬの側面に接するように形成される。これにより、半導体層２０は、ソース線ＢＳＬに電気的に接続（短絡）される。
【００５４】
図１２（ａ）および（ｂ）に示すように、半導体層２０の上にエッチングマスク４０を形成する。エッチングマスク４０は、素子部ＥＬＰ、フレーム部ＦＬＰ、リンク部ＬＮＰおよび抵抗体１９のそれぞれに該当する部分を有する。リンク部ＬＮＰは、上方から見てソース線ＢＳＬの突出部ＰＳＬに重なる位置に設けられる。
【００５５】
図１３に示すように、エッチングマスク４０を用いて、半導体層２０を選択的に除去し、素子部ＥＬＰ、フレーム部ＦＬＰ、リンク部ＬＮＰおよび抵抗体１９を形成する。半導体層２０は、リンク部ＬＮＰにおいてソース線ＢＳＬに電気的に接続される。
【００５６】
続いて、半導体層２０の上に層間絶縁膜３１および犠牲膜３３を含む積層体３０を形成し、積層体３０の上面からソース線ＢＳＬに至るメモリホールＭＨを形成する（図６（ａ）参照）。その後、メモリホールＭＨの内部にメモリ膜ＭＦおよび半導体ピラーＳＰを形成する（図６（ｂ）参照）。
【００５７】
図１４に示すように、素子部ＥＬＰ近くのリンク部ＬＮＰにおいて半導体層２０を分断する。これにより、ソース線ＢＳＬを選択ゲートＳＧＳ０から電気的に分離することができる。また、半導体層２０と共にソース線ＢＳＬを分断しても良い。この場合、半導体層２０とソース線ＢＳＬとを短絡する部分は、ソース線ＢＳＬから分断された突出部ＰＳＬとリンク部ＬＮＰとが重なる部分に残され得る。以降、スリットＳＴを介して積層体３０中の犠牲膜３３を選択ゲートＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤに置換し、さらに、選択ゲートＳＧＳ０、ＳＧＳ１、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれの端部に接続するように、コンタクトプラグＣＣを形成する（図７（ａ）および（ｂ）参照）。
本実施形態においても、積層体３０を貫きソース線ＢＳＬに至るメモリホールＭＨを形成する過程において、半導体層２０およびソース線ＢＳＬのチャージアップを抑制することができる。
【００５８】
［第３実施形態］
図１５（ａ）〜（ｃ）は、第３実施形態に係る抵抗素子を示す模式平面図である。図１５（ａ）〜（ｃ）は、抵抗体１９と、コンタクトプラグＣＲ１、ＣＲ２およびＣＲ３との位置関係を示している。
【００５９】
図１５（ａ）に示すコンタクトプラグＣＲ１は、抵抗体１９の上方から下方に延在し、駆動回路ＣＵＡの配線Ｄ２に接続される（図１参照）。コンタクトプラグＣＲ１は、抵抗体１９の外縁を貫いて延びる。すなわち、コンタクトプラグＣＲ１は、抵抗体１９の側面に接するように設けられ、抵抗体１９と配線Ｄ２とを直接接続する。
【００６０】
図１５（ｂ）に示すコンタクトプラグＣＲ２は、例えば、抵抗体１９の上面に接続される。コンタクトプラグＣＲ２は、抵抗体１９と、その上方に位置する配線Ｍ０を電気的に接続する。この場合、抵抗体１９は、コンタクトプラグＣＲ２、配線層ＩＣＬおよびコンタクトプラグＣ３を介して駆動回路ＣＵＡに電気的に接続される。
【００６１】
図１５（ｃ）に示すコンタクトプラグＣＲ３は、例えば、スリット状のコンタクトホールに埋め込まれる。コンタクトプラグＣＲ３は、抵抗体１９の上面に接するように設けられる。抵抗体１９の延在方向（Ｘ方向）と交差する方向（Ｙ方向）におけるコンタクトプラグＣＲ３の幅ＷＬは、抵抗体１９の延在方向における幅ＷＥよりも広い。また、コンタクトプラグＣＲ３の幅ＷＬは、抵抗体１９のＹ方向における幅ＷＲよりも広く設けられる。
【００６２】
コンタクトプラグＣＲ３を用いることにより、抵抗体１９とコンタクトプラグＣＲ３との間のコンタクト抵抗を安定させることができる。すなわち、抵抗体１９に対するコンタクトプラグＣＲ３の接続位置が変化したとしても、コンタクトプラグＣＲ３と抵抗体１９とが接する面積は略一定であり、両者の間のコンタクト抵抗の変化を抑制できる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１、２…記憶装置、  １３…金属層、  １５、１７、２０…半導体層、  １９…抵抗体、  ２３、２５、３１…層間絶縁膜、  ２７…ハードマスク、  ２８…コンタクトプラグ、  ２９…コンタクトホール、  ３０…積層体、  ３３…犠牲膜、  ３７、４１…絶縁膜、  ４０…エッチングマスク、  ４３…開口、  ＢＬ…ビット線、  ＢＳＬ…ソース線、  ＣＳ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ４Ｓ、ＣＣ、ＣＲ１、ＣＲ２、ＣＲ３、ＶＹ、Ｖ１…コンタクトプラグ、  ＣＮＰ…短絡部、  ＣＵＡ…駆動回路、  Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１、Ｍ２…配線、  ＥＬＰ…素子部、  ＦＬＰ…フレーム部、  ＨＵＲ…引き出し領域、  ＩＣＬ…配線層、  ＬＮＰ…リンク部、  ＭＣＡ…メモリセルアレイ、  ＭＣＲ…メモリセル領域、  ＭＦ…メモリ膜、  ＦＬ１…トンネル絶縁膜、  ＦＬ２…電荷蓄積膜、  ＦＬ３…ブロック絶縁膜、  ＭＨ…メモリホール、  ＯＦＬ…外周部、  ＰＳＬ…突出部、  ＳＢ…基板、  ＳＧＤ、ＳＧＳ０、ＳＧＳ１…選択ゲート、  ＳＰ…半導体ピラー、  ＳＰＢ…下端、  ＳＰＳ…下端部側面、  Ｓ１…半導体層、  Ｓ２…絶縁性コア、  ＳＴ…スリット、  Ｔｒ…トランジスタ、  ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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