(57)【要約】      （修正有）【課題】より安全性の高いＰＵＦユニットを提供する。【解決手段】ＰＵＦユニット１００は、アンチヒューズトランジスタ１１０と、制御回路１２０と、を含む。アンチヒューズトランジスタは、第１の端子と、第２の端子と、ゲート端子と、を有する。制御回路は、アンチヒューズトランジスタに結合される。登録動作中、制御回路は、アンチヒューズトランジスタのゲート端子に登録電圧を印加し、アンチヒューズトランジスタの第１の端子及び第２の端子に基準電圧を印加する。登録電圧は、基準電圧よりも高く、第１の端子又は第２の端子へのゲート端子上にラプチャ経路を生成するのに十分高い。【選択図】図１
2019054233.tif 000002
【特許請求の範囲】
【請求項１】
ＰＵＦユニットであって、
第１の端子と、第２の端子と、ゲート端子とを有するアンチヒューズトランジスタと、
前記アンチヒューズトランジスタに結合され、登録動作中、前記アンチヒューズトランジスタのゲート端子に登録電圧を印加し、前記アンチヒューズトランジスタの第１の端子及び第２の端子に基準電圧を印加するように構成された制御回路と、
前記登録電圧は前記基準電圧よりも高く、前記第１の端子又は前記第２の端子への前記ゲート端子上にラプチャ経路を生成するのに十分に高い、ＰＵＦユニット。
【請求項２】
読み出し動作中、前記アンチヒューズトランジスタの第１の端子及び第２の端子から発生する電流に従ってエントロピービットを出力するように構成された差動検知回路をさらに含む、請求項１に記載のＰＵＦユニット。
【請求項３】
前記制御回路は、
前記登録動作中、前記登録電圧を、前記読み出し動作中、前記登録電圧よりも低い読み出し電圧を供給するように構成された電圧源と、
前記電圧源に結合された第１の端子と、前記アンチヒューズトランジスタのゲート端子に結合された第２の端子と、選択ゲート線に結合された制御端子と、を有するＰ型ゲート制御トランジスタと、
前記電圧源に結合された第１の端子と、前記アンチヒューズトランジスタのゲート端子に結合された第２の端子と、前記選択ゲート線に結合された制御端子と、を有するＮ型ゲート制御トランジスタと、を含む、請求項２に記載のＰＵＦユニット。
【請求項４】
前記制御回路は、
前記アンチヒューズトランジスタの第１の端子に結合された第１の端子と、登録ビット線に結合された第２の端子と、登録ワード線に結合された制御端子と、を有する第１の登録トランジスタと、
前記アンチヒューズトランジスタの第２の端子に結合された第１の端子と、前記登録ビット線に結合された第２の端子と、前記登録ワード線に結合された制御端子と、を有する第２の登録トランジスタと、をさらに含む、請求項３に記載のＰＵＦユニット。
【請求項５】
登録動作中、前記選択ゲート線は高動作電圧よりも低い低動作電圧にあり、前記登録ビット線は前記基準電圧にあり、前記登録ワード線は前記基準電圧より高く前記登録電圧よりも低い前記高動作電圧にある、請求項４に記載のＰＵＦユニット。
【請求項６】
前記差動検知回路は、
第１の読み出しビット線を介して前記アンチヒューズトランジスタの第１の端子に結合された入力端子と、第２の読み出しビット線を介して前記アンチヒューズトランジスタの第２の端子に結合された出力端子と、を有する第１のインバータと、
前記第１のインバータの出力端子に結合された入力端子と、前記第１のインバータの入力端子に結合された出力端子と、を有する第２のインバータと、を含む、請求項４に記載のＰＵＦユニット。
【請求項７】
前記読み出し動作中、
前記選択ゲート線を低動作電圧から高動作電圧に変更し、
前記登録ビット線は前記基準電圧にあり、
前記登録ワード線を前記高動作電圧から前記低動作電圧に変更する、請求項６に記載のＰＵＦユニット。
【請求項８】
前記読み出し動作中、前記登録ワード線を前記高動作電圧から前記低動作電圧に変更した後に、前記選択ゲート線を前記低動作電圧から前記高動作電圧に変更する、請求項７に記載のＰＵＦユニット。
【請求項９】
前記制御回路は、
第１の読み出しビット線に結合された第１の端子と、前記アンチヒューズトランジスタの第１の端子に結合された第２の端子と、読み出しワード線に結合された制御端子と、を有する第１の読み出しトランジスタと、
第２の読み出しビット線に結合された第１の端子と、前記アンチヒューズトランジスタの第２の端子に結合された第２の端子と、前記読み出しワード線に結合された制御端子と、を有する第２の読み出しトランジスタと、をさらに含む、請求項４に記載のＰＵＦユニット。
【請求項１０】
登録動作中、前記選択ゲート線は高動作電圧よりも低い低動作電圧にあり、前記登録ビット線は基前記準電圧にあり、前記登録ワード線は前記基準電圧よりも高く、前記登録電圧よりも低い前記高動作電圧にあり、前記読み出しワード線は低動作電圧にある、請求項９に記載のＰＵＦユニット。
【請求項１１】
前記差動検知回路は、
前記第１の読み出しビット線に結合された入力端子と、前記第２の読み出しビット線に結合された出力端子と、を有する第１のインバータと、
前記第１のインバータの出力端子に結合された入力端子と、前記第１のインバータの入力端子に結合された出力端子と、を有する第２のインバータと、を含む、請求項９に記載のＰＵＦユニット。
【請求項１２】
前記読み出し動作中、
前記選択ゲート線を低動作電圧から高動作電圧に変更し、
前記登録ビット線は前記基準電圧にあり、
前記登録ワード線を前記高動作電圧から前記低動作電圧に変更し、
前記読み出しワード線を前記高動作電圧から前記低動作電圧に変更する、請求項１１に記載のＰＵＦユニット。
【請求項１３】
読み出し動作中、前記登録ワード線を前記高動作電圧から前記低動作電圧に変更した後、前記選択ゲート線を前記低動作電圧から前記高動作電圧に変更し、前記登録ワード線を前記高動作電圧から前記低動作電圧に変更した後、前記読み出しワード線を前記高動作電圧から前記低動作電圧に変更する、請求項１２に記載のＰＵＦユニット。
【請求項１４】
ＰＵＦユニットを動作させる方法であって、該ＰＵＦユニットは、アンチヒューズトランジスタと、該アンチヒューズトランジスタに結合された制御回路とを含み、当該方法は、
登録動作中、
前記制御回路が、前記アンチヒューズトランジスタのゲート端子に登録電圧を印加し、
前記制御回路が、前記アンチヒューズトランジスタの第１の端子及び第２の端子に基準電圧を印加し、
前記登録電圧は前記基準電圧よりも高く、前記登録電圧は前記第１の端子又は前記第２の端子への前記ゲート端子上にラプチャ経路を生成するのに十分に高い、方法。
【請求項１５】
読み出し動作中、
前記制御回路が、前記アンチヒューズトランジスタのゲート端子に読み出し電圧を印加し、
前記制御回路が、前記アンチヒューズトランジスタの前記第１の端子及び前記第２の端子に基準電圧を印加し、
前記登録電圧は前記読み出し電圧よりも高く、前記読み出し電圧は前記基準電圧よりも高い、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＵＦユニットに関し、より詳細には、単一のアンチヒューズトランジスタを有するＰＵＦユニットに関する。
【背景技術】
【０００２】
電子デバイスの安全性を高めるために、集積回路のＰＵＦ（physically  unclonable  function：物理的複製困難ファンクション）は、その固有の特性により、物理的攻撃からシステムを保護し、リバースエンジニアリング又はシステムハッキングに対する障壁を高めるための解決策となり得る。ＰＵＦは、製造プロセスにおいて生成された制御不能なランダムの物理的特性によるビットストリングパターンを確立することができる。プロセス変動は、プロセス制御、材料内容、及び／又は環境ドリフトにおける非常に小さい不可避の変動に由来することができる。これら不可避かつ予測不可能な変動が、ユニークなビット列を生成するためにＰＵＦによって増幅される。
【０００３】
従来技術では、ＰＵＦユニットは、通常、相補ビットを特徴付ける２つの素子で形成され、プロセス変動がより容易に拡大するようにしている。しかし、セキュリティ脆弱性の影響を受けやすい特定のＰＵＦ技術をクラックし、秘密情報を取得する可能な方法がいくつか存在する。例えば、パッシブ電圧コントラスト検査を適用することができる。すなわち、敵対者は、透過型電子顕微鏡（ＴＥＭ）及び走査型電子顕微鏡（ＳＥＭ）設備を利用して、ＰＵＦユニットの２つの素子に電子ビームを印加することができる。より具体的には、素子がフローティングゲート技術を使用して情報を記憶する場合、フローティングゲートを走査するために電子ビームを適用することができ、電子検出器はフローティングゲートから発生する二次電子を吸収することができる。フローティングゲートから反射した二次電子を吸収した後、フローティングゲートが負にチャージされる場合、明るい画像が得られ、フローティングゲートがチャージされていない場合、暗い画像が得られる。したがって、電子検出器によって捕捉された画像を比較することによって、秘密ビット情報を得ることができる。したがって、たとえＰＵＦが予測不可能なビット列を生成することができても、情報の安全性に対する脅威は依然として存在する。
【発明の概要】
【０００４】
本発明の一実施形態は、ＰＵＦ（physically  unclonable  function:物理的複製困難ファンクション）ユニットを開示する。ＰＵＦユニットは、アンチヒューズトランジスタと、制御回路と、を含む。
【０００５】
アンチヒューズトランジスタは、第１の端子と、第２の端子と、ゲート端子と、を有する。制御回路は、アンチヒューズトランジスタに結合される。登録動作中、制御回路は、アンチヒューズトランジスタのゲート端子に登録電圧を印加し、アンチヒューズトランジスタの第１の端子及び第２の端子に基準電圧を印加する。登録電圧は基準電圧よりも高く、第１の端子又は第２の端子へのゲート端子上にラプチャ経路（rapture  path）を生成するのに十分高い。
【０００６】
本発明の別の実施形態は、ＰＵＦユニットを動作させる方法を開示する。ＰＵＦユニットは、アンチヒューズトランジスタと、アンチヒューズトランジスタに結合された制御回路とを含む。
【０００７】
本方法は、制御回路が、登録動作中、アンチヒューズトランジスタのゲート端子に登録電圧を印加し、アンチヒューズトランジスタの第１の端子及び第２の端子に基準電圧を印加することを含む。登録電圧は基準電圧より高く、登録電圧は、第１の端子又は第２の端子へのゲート端子上にラプチャ経路を生成するのに十分高い。
【０００８】
本発明のこれら及び他の目的は、様々な図面及び図表に示す好ましい実施形態についての以下の発明を実施するための形態を読めば、当業者には間違いなく明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態によるＰＵＦユニットを示す。
【図２】登録動作中、図１におけるＰＵＦユニットによって受ける電圧を示す。
【図３】ランダムコードアクセス動作中、図１におけるＰＵＦユニットによって受ける電圧を示す。
【図４】本発明の別の実施形態によるＰＵＦユニットを示す。
【図５】図１におけるＰＵＦユニットを動作させるための方法のフローチャートを示す。
【発明を実施するための形態】
【００１０】
図１は、本発明の一実施形態によるＰＵＦ（physically  unclonable  function:物理的複製困難ファンクション）ユニット１００を示す。ＰＵＦユニットは、アンチヒューズトランジスタ１１０と、制御回路１２０と、差動検知回路１３０とを含む。
【００１１】
アンチヒューズトランジスタ１１０は、第１の端子と、第２の端子と、ゲート端子と、を有する。第１の端子及び第２の端子は、アンチヒューズトランジスタ１１０のソース及びドレインとすることができる。制御回路１２０は、アンチヒューズトランジスタ１１０に結合される。ＰＵＦユニット１００、は、セキュリティ目的のためにシステムによって要求されるエントロピービット又はランダムコードを生成するために使用することができる。エントロピービット又はランダムコードを生成するために、ＰＵＴユニットは登録動作（enroll  operation）を実行し得る。
【００１２】
図２は、登録動作中、ＰＵＦユニット１００によって受ける電圧を示す。登録動作中、制御回路１２０は、アンチヒューズトランジスタ１１０のゲート端子に登録電圧ＶＰを印加し、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子に基準電圧Ｖ０を印加することができる。登録電圧ＶＰは基準電圧Ｖ０よりも高く、第１の端子又は第２の端子へのゲート端子上にラプチャ経路を生成するのに十分高い。例えば、いくつかの実施形態では、登録電圧ＶＰは６Ｖとすることができ、基準電圧Ｖ０はシステム接地電圧又は０Ｖとすることができる。
【００１３】
アンチヒューズトランジスタ１１０に印加される大きな電圧ギャップにより、ゲート酸化物品質、局所的な欠陥、ゲート酸化物の薄膜化等の製造ばらつきにより引き起こされる、アンチヒューズトランジスタ１１０のゲート酸化物の局所的及び固有の特性に依存して、酸化物の特定の部分に低い抵抗を有するラプチャ経路を生成することができる。一般に、放電電流は最も抵抗の小さい経路を流れるため、ラプチャ経路は、アンチヒューズトランジスタ１１０のゲート端子と第１の端子の間、又はアンチヒューズトランジスタ１１０のゲート端子と第２の端子の間の酸化物上にもっとも生成されやすい。
【００１４】
ラプチャ経路がアンチヒューズトランジスタ１１０のゲート端子と第１の端子の間の酸化物上に生成される場合、電流は主として、その低い抵抗という固有性により、アンチヒューズトランジスタ１１０のゲート端子と第２の端子の間の酸化物によって耐えるストレスを軽減する。すなわち、一旦ラプチャ経路が生成されると、低い抵抗経路は、酸化物が再びラプチャされるのを防止し、通常、登録処理中に生成されたラプチャ経路は１つだけ存在する。
【００１５】
図１では、制御回路１２０は、電圧源１２１と、Ｐ型ゲート制御トランジスタ１２２と、Ｎ型ゲート制御トランジスタ１２３と、第１の登録トランジスタ１２４と、第２の登録トランジスタ１２５とを含む。Ｐ型ゲート制御トランジスタ１２２は、電圧源１２１に結合された第１の端子と、アンチヒューズトランジスタ１１０のゲート端子に結合された第２の端子と、選択ゲート線ＳＧに結合された制御端子と、を有する。Ｎ型ゲート制御トランジスタ１２３は、電圧源１２１に結合された第１の端子と、アンチヒューズトランジスタ１１０のゲート端子に結合された第２の端子と、選択ゲート線ＳＧに結合された制御端子と、有する。第１の登録トランジスタ１２４は、アンチヒューズトランジスタ１１０の第１の端子に結合された第１の端子と、登録ビット線ＢＬＰに結合された第２の端子と、登録ワード線ＷＬＰに結合された制御端子と、を有する。第２の登録トランジスタ１２５は、アンチヒューズトランジスタ１１０の第２の端子に結合された第１の端子と、登録ビット線ＢＬＰに結合された第２の端子と、登録ワード線ＷＬＰに結合された制御端子と、を有する。
【００１６】
図２において、選択ゲート線ＳＧは、高動作電圧ＶＨよりも低い低動作電圧ＶＬにあり、登録ビット線ＢＬＰは基準電圧Ｖ０にあり、登録ワード線ＷＬＰは高動作電圧ＶＨにある。また、電圧源１２１は、登録動作中、登録電圧ＶＰを供給する。いくつかの実施形態では、低動作電圧ＶＬは、基準電圧Ｖ０と同じにすることができ、高動作電圧ＶＨは、基準電圧Ｖ０より高いが、登録電圧ＶＰよりも低くすることができる。また、高動作電圧ＶＨは、第１の登録トランジスタ１２４及び第２の登録トランジスタ１２５をオンにするのに十分高い。
【００１７】
この場合、Ｐ型ゲート制御トランジスタ１２２はオンになり、アンチヒューズトランジスタ１１０のゲート端子はＰ型ゲート制御トランジスタ１２２を介して登録電圧ＶＰを受ける。さらに、第１の登録トランジスタ１２４及び第２の登録トランジスタ１２５がオンになり、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子が、登録ビット線ＢＬＰから基準電圧Ｖ０を受ける。結果として、アンチヒューズトランジスタ１１０に印加される大きな電圧により、アンチヒューズトランジスタ１１０の第１の端子とゲート端子の間、又はアンチヒューズトランジスタ１１０の第２の端子とゲート端子との間のいずれかで、酸化物上にラプチャ経路を生成する。すなわち、各ＰＵＦユニット１００は、登録動作中、固有のラプチャ経路を生成することができる。
【００１８】
図１では、差動検知回路１３０は、第１のインバータ１３２と、第２のインバータ１３４と、を含む。第１のインバータ１３２は、第１の読み出しビット線ＢＬＲを介してアンチヒューズトランジスタ１１０の第１の端子に結合された入力端子と、第２の読み出しビット線ＢＬＲ´を介してアンチヒューズトランジスタ１１０の第２の端子に結合された出力端子と、を有する。第２のインバータ１３４は、第１のインバータ１３２の出力端子に結合された入力端子と、第１のインバータ１３２の入力端子に結合された出力端子と、を有する。すなわち、差動検知回路１３０は、自己帰還ラッチとみることができる。
【００１９】
図３は、読み出し動作中、ＰＵＦユニット１００によって受ける電圧を示す。図３では、読み出し動作中、選択ゲート線ＳＧを低動作電圧ＶＬから高動作電圧ＶＨに変更し、登録ビット線ＢＬＰが基準電圧Ｖ０にあり、登録ワード線ＷＬＰを高動作電圧ＶＨから低動作電圧ＶＬに変更する。また、電圧源１２１は、読み出し動作中、読み出し電圧ＶＲを供給する。
【００２０】
いくつかの実施形態では、読み出し電圧ＶＲは登録電圧ＶＰよりも低く、アンチヒューズトランジスタ１１０の酸化物を破壊するのに十分高いわけではない。例えば、登録電圧ＶＰは６Ｖとすることができ、読み出し電圧ＶＲは２Ｖとしてよい。また、読み出し電圧ＶＲを高動作電圧ＶＨよりも高くすることができる。したがって、Ｐ型ゲート制御トランジスタ１２２はオンになり、アンチヒューズトランジスタ１１０のゲート端子は、Ｐ型ゲート制御トランジスタ１２２を介して読み出し電圧ＶＲを受ける。さらに、第１の登録トランジスタ１２４及び第２の登録トランジスタ１２５は、読み出し動作中に最初にオンになり、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子はまず基準電圧Ｖ０を受ける。この場合に、ラプチャ経路が、アンチヒューズトランジスタ１１０の第１の端子とゲート端子の間の酸化物上に生成されている場合、電流の大部分は、ラプチャ経路を通って、アンチヒューズトランジスタ１１０の第１の端子に流れる。
【００２１】
その後、登録ワード線ＷＬＰを高動作電圧ＶＨから低動作電圧ＶＬに変更し、第１の登録トランジスタ１２４及び第２の登録トランジスタ１２５はオフになる。したがって、アンチヒューズトランジスタ１１０の第１の端子を流れる電流は、第１の読み出しビット線ＢＬＲをチャージし始め、第１の読み出しビット線ＢＬＲ及び第２の読み出しビット線ＢＬＲ´に異なる電圧を引き起こす。結果として、差動検知回路１３０がトリガされ、チャージ電流により引き起こされた小さな電圧差が拡大され、アンチヒューズトランジスタ１１０に記憶されたビット情報を迅速かつ安定して読み出すことができる。
【００２２】
さらに、差動検知回路１３０は小さな電圧差を検知して拡大するのに使用されるため、ビット線をチャージし続けることは不必要であり、差動検知回路１３０の動作を妨害することさえある。したがって、登録ワード線ＷＬＰを高動作電圧ＶＨから低動作電圧ＶＬに変更した後、アンチヒューズトランジスタ１１０から発生する電流により引き起こされたビット線ＢＬＲとビット線ＢＬＲ´間の電圧差が安定する。この場合、選択ゲート線ＳＧを低動作電圧ＶＬから高動作電圧ＶＨに変更し、電圧源１２１を読み出し電圧ＶＲの供給から基準電圧Ｖ０の供給に変更することができる。すなわち、Ｐ型ゲート制御トランジスタ１２２はオフになり、したがって、Ｎ型ゲート制御トランジスタ１２３はオンになる。したがって、アンチヒューズトランジスタ１１０は電流の生成を停止し、差動検知回路１３０は電圧差を拡大してラッチすることによってエントロピービットを出力する。
【００２３】
ＰＵＦユニット１００に記憶されたエントロピービットは、単一のアンチヒューズトランジスタ１１０の酸化物の状態によって表されるため、従来技術で使用される、ＴＥＭ又はＳＥＭ検査による電圧コントラスト、ナノプローブによるゲート走査等のハッキングアプローチはもはや有効ではない。例えば、ナノプローブでアンチヒューズトランジスタ１１０の端子に検出電圧を印加すると、ラプチャ経路を通って一方の端子に流れる電流は、チャネルのオンにより他方の端子にも現れる。すなわち、酸化ラプチャ経路が、アンチヒューズトランジスタ１１０の第１の端子とゲート端子の間なのか、又はアンチヒューズトランジスタ１１０の第２の端子とゲート端子の間なのかを区別することが非常に困難である。さらに、検出又は検査中に発生したエラーにより、電圧コントラスト検査でＰＵＦユニット１００に記憶された秘密ビット情報を取得することはさらに困難になる。また、ゲート走査では、ラプチャ経路の位置を特定することができないため、ＰＵＦユニット１００に記憶されたビットを取得することができない。すなわち、ＰＵＦユニット１００は、より一層安全な方法でシステムにより必要とされるエントロピービットを生成することができる。
【００２４】
図４は、本発明の別の実施形態によるＰＵＦユニット２００を示す。ＰＵＦユニット１００及び２００は同様の構造を有し、同様の原理で動作することができる。しかし、ＰＵＦユニット２００の制御回路２２０は、第１の読み出しトランジスタ２２６と、第２の読み出しトランジスタ２２７と、をさらに含む。
【００２５】
第１の読み出しトランジスタ２２６は、第１の読み出しビット線ＢＬＲに結合された第１の端子と、アンチヒューズトランジスタ２１０の第１の端子に結合された第２の端子と、読み出しワード線ＷＬＲに結合された制御端子と、を有する。第２の読み出しトランジスタ２２７は、第２の読み出しビット線ＢＬＲ´に結合された第１の端子と、アンチヒューズトランジスタ２１０の第２の端子に結合された第２の端子と、読み出しワード線ＷＬＲに結合された制御端子と、を有する。この場合、差動検知回路２３０の第１のインバータ２３２及び第２のインバータ２３４は、第１の読み出しビット線ＢＬＲ及び第１の読み出しトランジスタ２２６を介してアンチヒューズトランジスタ２１０の第１の端子に結合される。また、第１のインバータ２３２及び第２のインバータ２３４は、第２の読み出しビット線ＢＬＲ´及び第２の読み出しトランジスタ２２７を介してアンチヒューズトランジスタ２１０の第２の端子に結合される。
【００２６】
第１の読み出しトランジスタ２２６及び第２の読み出しトランジスタ２２７は、登録動作中に差動検知回路２３０が損傷するのを防ぐのに使用することができる。例えば、図２に示す電圧を、低動作電圧ＶＬでの読み出しワード線ＷＬＲを用いた登録動作のためにＰＵＦユニット２００に印加することができる。この場合、第１の読み出しトランジスタ２２６及び第２の読み出しトランジスタ２２７はオフになる。したがって、差動検知回路２３０は、登録動作中に生成される電流によって妨害されない。
【００２７】
また、高動作電圧ＶＨから低動作電圧ＶＬに変更した読み出しワード線ＷＬＲを用いた読み出し動作のために図３に示す電圧をＰＵＦユニット２００に印加することができる。すなわち、読み出し動作中、登録ワード線ＷＬＰを高動作電圧ＶＨから低動作電圧ＶＬに変更した後、アンチヒューズトランジスタ１１０から発生した電流により引き起こされるビット線ＢＬＲとビット線ＢＬＲ´と間の電圧差が安定する。したがって、読み出しワード線ＷＬＲを高動作電圧ＶＨから低動作電圧ＶＬに変更すると、第１の読み出しトランジスタ２２６及び第２の読み出しトランジスタ２２７をオフにすることができる。結果として、ビット線ＢＬＲ及びビット線ＢＬＲ´のチャージが停止し、差動検知回路２３０は、ビット線ＢＬＲ及びＢＬＲ´の電圧をそれに応じてラッチすることによって電圧差を拡大し、エントロピービットを出力する。
【００２８】
図５は、ＰＵＦユニット１００を動作させるための方法３００のフローチャートを示す。方法３００は、ステップＳ３１０〜ステップＳ３４０を含むが、図５に示す順序に限定されない。
【００２９】
Ｓ３１０：登録動作中、制御回路１２０は、アンチヒューズトランジスタ１１０のゲート端子に登録電圧ＶＰを印加する。
【００３０】
Ｓ３２０：登録動作中、制御回路１２０は、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子に基準電圧Ｖ０を印加する。
【００３１】
Ｓ３３０：読み出し動作中、制御回路１２０は、アンチヒューズトランジスタ１１０のゲート端子に読み出し電圧ＶＲを印加する。
【００３２】
Ｓ３４０：読み出し動作中、制御回路１２０は、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子に基準電圧Ｖ０を印加する。
【００３３】
登録電圧ＶＰと基準電圧Ｖ０との間の電圧差が非常に大きいため、アンチヒューズトランジスタ１１０の第１の端子又は第２の端子へのゲート端子上にラプチャ経路が形成され、ステップＳ３１０及びＳ３２０において、アンチヒューズトランジスタ１１０を登録することができる。
【００３４】
その後、読み出し動作中、ステップＳ３３０、Ｓ３４０では、登録電圧ＶＰよりも低い読み出し電圧ＶＲがアンチヒューズトランジスタ１１０のゲート端子に印加され、エントロピービットは、アンチヒューズトランジスタ１１０の第１の端子及び第２の端子から発生する電流に従って読み出すことができる。
【００３５】
方法３００によれば、ＰＵＦユニット１００は、単一のアンチヒューズトランジスタ１１０でエントロピービットを生成するように登録され得る。アンチヒューズトランジスタ１１０に記憶されたエントロピービットは、差動検知回路１３０によって読み出すことができる。追加的に、いくつかの実施形態では、制御回路１２０は、異なる構造又は異なる素子で実装することができる。例えば、図４に示す制御回路２２０は、アンチヒューズトランジスタ２１０を制御するために使用することもでき、方法３００をＰＵＦユニット２００に印加することもできる。
【００３６】
要約すると、本発明の実施形態によって提供されるＰＵＦユニット及びＰＵＦユニットを動作させるための方法は、単一のアンチヒューズトランジスタでエントロピービットを生成することができる。ＰＵＦユニットに記憶されたエントロピービットは、アンチヒューズトランジスタの酸化物の状態によって表されるため、従来技術で使用されている電圧コントラスト検査及びゲート走査のようなハッキングアプローチに対してより安全な方法でエントロピービットを守ることができる。
【００３７】
当業者であれば、装置及び方法への多様な変更及び変形は発明の教示を保持しながら行ってよいことに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。
【図１】
2019054233.tif 000003
【図２】
2019054233.tif 000004
【図３】
2019054233.tif 000005
【図４】
2019054233.tif 000006
【図５】
2019054233.tif 000007
【外国語明細書】
2019054233000001.pdf