(57)【要約】【課題】接触抵抗が低減した記憶装置を提供する。【解決手段】実施の形態の記憶装置は、配線と、配線上に設けられ配線に電気的に接続される第１の部分と、第１の部分上に設けられ第１の部分に電気的に接続される第２の部分と、を有する電極と、第２の部分内に設けられた第１の柱と、第２の部分内に設けられた第２の柱と、第１の柱の下方に設けられ、第１の方向に伸長し第１の柱に電気的に接続される第１の導電層と、第２の柱の下方に設けられ、第１の方向に伸長し第２の柱に電気的に接続される第２の導電層と、を備え、第２の部分は、第１の柱の周囲に設けられ第１の導電材料を含む第１の導電部と、第２の柱の周囲に設けられ第１の導電材料を含む第２の導電部と、第１の導電部及び第２の導電部の周囲に設けられ、第２の導電材料を含み、第１の部分、第１の導電部及び第２の導電部に電気的に接続される第３の導電部と、を有し、第１の部分は、第２の導電材料を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
配線と、
前記配線上に設けられ前記配線に電気的に接続される第１の部分と、前記第１の部分上に設けられ前記第１の部分に電気的に接続される第２の部分と、を有する電極と、
前記第２の部分内に設けられた第１の柱と、
前記第２の部分内に設けられた第２の柱と、
前記第１の柱の下方に設けられ、第１の方向に伸長し前記第１の柱に電気的に接続される第１の導電層と、
前記第２の柱の下方に設けられ、前記第１の方向に伸長し前記第２の柱に電気的に接続される第２の導電層と、
を備え、
前記第２の部分は、
前記第１の柱の周囲に設けられ第１の導電材料を含む第１の導電部と、
前記第２の柱の周囲に設けられ前記第１の導電材料を含む第２の導電部と、
前記第１の導電部及び前記第２の導電部の周囲に設けられ、第２の導電材料を含み、前記第１の導電部及び前記第２の導電部に電気的に接続される第３の導電部と、を有し、
前記第１の部分は、前記第２の導電材料を含む、
記憶装置。
【請求項２】
前記第２の部分は、
前記第１の導電部、前記第２の導電部及び前記第３の導電部に電気的に接続され前記第１の導電材料を含む第４の導電部と、
前記第１の導電部、前記第２の導電部及び前記第３の導電部に電気的に接続され前記第１の導電材料を含む第５の導電部と、をさらに有し、
前記第１の柱、前記第２の柱、前記第１の導電部、前記第２の導電部及び前記第３の導電部は、前記第４の導電部と前記第５の導電部の間に設けられている請求項１記載の記憶装置。
【請求項３】
前記第１の柱と前記第１の導電部の間に設けられた第１のゲート絶縁膜と、
前記第２の柱と前記第２の導電部の間に設けられた第２のゲート絶縁膜と、
をさらに備える請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第１の柱及び前記第２の柱は多結晶シリコンを含む請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１の柱上に設けられ、前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
前記第２の柱上に設けられ、前記第２の方向に伸長する第４の導電層と、
前記第３の導電層と前記第４の導電層の間に設けられた抵抗変化層と、
をさらに備える請求項１ないし請求項４いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。抵抗変化型メモリの抵抗変化層としては、種々の材料が提案されている。
【０００３】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８５８２３４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、接触抵抗が低減した記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態の記憶装置は、配線と、配線上に設けられ配線に電気的に接続される第１の部分と、第１の部分上に設けられ第１の部分に電気的に接続される第２の部分と、を有する電極と、第２の部分内に設けられた第１の柱と、第２の部分内に設けられた第２の柱と、第１の柱の下方に設けられ、第１の方向に伸長し第１の柱に電気的に接続される第１の導電層と、第２の柱の下方に設けられ、第１の方向に伸長し第２の柱に電気的に接続される第２の導電層と、を備え、第２の部分は、第１の柱の周囲に設けられ第１の導電材料を含む第１の導電部と、第２の柱の周囲に設けられ第１の導電材料を含む第２の導電部と、第１の導電部及び第２の導電部の周囲に設けられ、第２の導電材料を含み、第１の部分、第１の導電部及び第２の導電部に電気的に接続される第３の導電部と、を有し、第１の部分は、第２の導電材料を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態の記憶装置のブロック図である。
【図２】実施形態のメモリセルアレイの等価回路図である。
【図３】実施形態の記憶装置のメモリセルの模式断面図である。
【図４】実施形態の記憶装置の選択トランジスタ部の模式断面図である。
【図５】実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図６】実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図７】実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本実施の形態の記憶装置は、配線と、配線上に設けられ配線に電気的に接続される第１の部分と、第１の部分上に設けられ第１の部分に電気的に接続される第２の部分と、を有する電極と、第２の部分内に設けられた第１の柱と、第２の部分内に設けられた第２の柱と、第１の柱の下方に設けられ、第１の方向に伸長し第１の柱に電気的に接続される第１の導電層と、第２の柱の下方に設けられ、第１の方向に伸長し第２の柱に電気的に接続される第２の導電層と、を備え、第２の部分は、第１の柱の周囲に設けられ第１の導電材料を含む第１の導電部と、第２の柱の周囲に設けられ第１の導電材料を含む第２の導電部と、第１の導電部及び第２の導電部の周囲に設けられ、第２の導電材料を含み、第１の部分、第１の導電部及び第２の導電部に電気的に接続される第３の導電部と、を有し、第１の部分は、第２の導電材料を含む。
【００１０】
図１は、本実施形態の記憶装置１００のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１１】
本実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。抵抗変化型メモリは、電圧の印加に伴う抵抗変化層の抵抗変化を利用してデータを記憶する。
【００１２】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１３】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１４】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１５】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１６】
ｙ方向は第１の方向、ｚ方向は第２の方向の一例である。
【００１７】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００１８】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００１９】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２０】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２１】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２２】
図３は、本実施形態の記憶装置１００のメモリセルアレイ１０１の模式断面図である。図３（ａ）は、メモリセルアレイ１０１のｘｙ断面図である。図３（ｂ）は、メモリセルアレイ１０１のｙｚ断面図である。図３（ａ）は、図３（ｂ）のＢＢ’断面図、図３（ｂ）は図３（ａ）のＡＡ’断面図である。図３（ａ）、図３（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２３】
メモリセルアレイ１０１は、ワード線ＷＬ１１、ワード線ＷＬ２１、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１、ビット線ＢＬ２１、ビット線ＢＬ１２を備える。また、第１の抵抗変化層（抵抗変化層）８２ａ、第２の抵抗変化層（抵抗変化層）８２ｂ、層間絶縁層８６、層間絶縁層８８を備える。
【００２４】
以下、ワード線ＷＬ１１、ワード線ＷＬ２１、ワード線ＷＬ１２、ワード線ＷＬ１３などの総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００２５】
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２６】
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２７】
ワード線ＷＬのｙ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２８】
ワード線ＷＬのｙ方向のピッチ、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのｘ方向のピッチは、例えば、透過型電子顕微鏡での観察により測定することが出来る。
【００２９】
ワード線ＷＬ１１とワード線ＷＬ２１の間、ビット線ＢＬ１１とビット線ＢＬ１２の間には、層間絶縁層８６が設けられる。ワード線ＷＬ１１とワード線ＷＬ１２の間、ビット線ＢＬ１１とビット線ＢＬ２１との間には、層間絶縁層８８が設けられる。層間絶縁層８６、及び、層間絶縁層８８は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層８６、及び、層間絶縁層８８は、例えば、酸化シリコンである。
【００３０】
層間絶縁層８６のｚ方向の厚さは、例えば、３０ｎｍ以下である。層間絶縁層８６のｚ方向の厚さは、例えば、ワード線ＷＬ１１のｚ方向の厚さよりも薄い。
【００３１】
第１の抵抗変化層８２ａは、ワード線ＷＬ１１とビット線ＢＬ１１との間に設けられる。第２の抵抗変化層８２ｂは、ワード線ＷＬ２１とビット線ＢＬ１１との間に設けられる。
ビット線ＢＬ１１とビット線ＢＬ１２の間に抵抗変化層が設けられている。
【００３２】
第１の抵抗変化層８２ａと第２の抵抗変化層８２ｂは、物理的に連続している。第１の抵抗変化層８２ａと第２の抵抗変化層８２ｂは、連続した層である。第１の抵抗変化層８２ａと第２の抵抗変化層８２ｂは、物理的に分離していても構わない。
【００３３】
第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂは、抵抗状態の変化によってデータを記憶する機能を備える。また、第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂは、電圧又は電流の印加によってデータの書き換えが可能である。第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂは、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
【００３４】
第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂは、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイド、ＮｉＯ、ＴｉＯ２等の二元系遷移金属酸化物、ＧｅＳ、ＣｕＳ等の固体電解質、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉＯ３等のペロブスカイト型酸化物である。
【００３５】
第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂの膜厚は、例えば、３ｎｍ以上２０ｎｍ以下である。
【００３６】
第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂには、シード層が含まれていても構わない。シード層は、第１の抵抗変化層８２ａ、及び、第２の抵抗変化層８２ｂの形成を促進する機能を備える。
【００３７】
なお、ワード線ＷＬ１１と第１の抵抗変化層８２ａとの間、ワード線ＷＬ１１と層間絶縁層８６との間、ワード線ＷＬ２１と第２の抵抗変化層８２ｂとの間、及び、ワード線ＷＬ２１と層間絶縁層８６との間に、膜厚方向に流れる電流を整流する、図示しない整流層が設けられていても良い。
【００３８】
図４は、実施形態の記憶装置１００の選択トランジスタ部の模式断面図である。図４（ａ）は、実施形態の記憶装置１００の選択トランジスタ部のｘｚ断面図、図４（ｂ）は、実施形態の記憶装置１００の選択トランジスタ部のＡＡ’断面図である。
【００３９】
配線２は、センスアンプ回路１０４に接続され、選択トランジスタのゲート駆動電圧印加に用いられる。配線２は、例えば金属材料を含む。
【００４０】
電極１０は、第１の部分１０ａと第２の部分１０ｂを有する。第１の部分１０ａは、配線２上に設けられ配線２に電気的に接続されている。第２の部分１０ｂは第１の部分１０ａ上に設けられている。
【００４１】
第１の柱４０は、第２の部分１０ｂ内に設けられている。第１の柱４０は、選択トランジスタＳＴ１１を含む。第１の柱４０は、例えば多結晶シリコンを含む。選択トランジスタＳＴ１１は、多結晶シリコン内にｐ型不純物及びｎ型不純物が注入されて形成されたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。
【００４２】
第２の柱４２は、第２の部分１０ｂ内に設けられている。第２の柱４２は、選択トランジスタＳＴ２１を含む。第２の柱４２は、例えば多結晶シリコンを含む。選択トランジスタＳＴ２１は、多結晶シリコン内にｐ型不純物及びｎ型不純物が注入されて形成されたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。
【００４３】
第３の柱４４は、第２の部分１０ｂ内に設けられている。第２の柱４２は、第１の柱４０と第３の柱４４の間に設けられている。第３の柱４４は、選択トランジスタＳＴ３１を含む。第３の柱４４は、例えば多結晶シリコンを含む。選択トランジスタＳＴ３１は、多結晶シリコン内にｐ型不純物及びｎ型不純物が注入されて形成されたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。
【００４４】
第１の導電層５０は、第１の柱４０の下方に設けられ、ｙ方向に伸長し、第１の柱４０に電気的に接続される。第１の導電層５０は、ＧＢＬ１である。
【００４５】
第２の導電層５２は、第２の柱４２の下方に設けられ、ｙ方向に伸長し、第２の柱４２に電気的に接続される。第２の導電層５２は、ＧＢＬ２である。
【００４６】
第５の導電層５４は、第３の柱４４の下方に設けられ、ｙ方向に伸長し、第３の柱４４に電気的に接続される。第５の導電層５４は、ＧＢＬ３である。
【００４７】
第２の部分１０ｂは、第１の柱４０の周囲に設けられ第１の導電材料を含む第１の導電部１２と、第２の柱４２の周囲に設けられ第１の導電材料を含む第２の導電部１４と、第３の柱４４の周囲に設けられ第１の導電材料を含む第６の導電部２２と、第１の導電部１２、第２の導電部１４及び第６の導電部２２の周囲に設けられ、第２の導電材料を含み、第１の部分１０ａ、第１の導電部１２、第２の導電部１４及び第６の導電部２２に電気的に接続される第３の導電部１６と、を有する。また、第１の部分１０ａは、第２の導電材料を含む。
【００４８】
第１の導電材料は窒化チタンを含むことが好ましい。また、第２の導電材料はタングステンを含むことが好ましい。
【００４９】
また、第２の部分１０ｂは、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２に電気的に接続され第１の導電材料を含む第４の導電部１８と、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２に電気的に接続され第１の導電材料を含む第５の導電部２０と、をさらに有し、第１の柱４０、第２の柱４２、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２は、第４の導電部１８と第５の導電部２０の間に設けられている。
【００５０】
なお第１の部分１０ａ及び第２の部分１０ｂは、例えば共通の多結晶ポリシリコン等の導電材料で構成されていても良い。
【００５１】
第１のゲート絶縁膜３０は、第１の柱４０と第１の導電部１２の間に設けられている。第２のゲート絶縁膜３２は、第２の柱４２と第２の導電部１４の間に設けられている。第３のゲート絶縁膜３４は、第３の柱４４と第６の導電部２２の間に設けられている。第１のゲート絶縁膜３０、第２のゲート絶縁膜３２及び第３のゲート絶縁膜３４は、それぞれ選択トランジスタＳＴ１１、選択トランジスタＳＴ２１及び選択トランジスタＳＴ３１のゲート絶縁膜である。第１のゲート絶縁膜３０、第２のゲート絶縁膜３２及び第３のゲート絶縁膜３４は、例えば酸化シリコンを含む。
【００５２】
第１の絶縁体７０は、配線２、第１の部分１０ａ、第１の導電層５０、第２の導電層５２及び第５の導電層５４の周囲に設けられている。第１の絶縁体７０は、例えば酸化シリコンを含む。
【００５３】
第２の絶縁体７２は、第１の絶縁体７０上の、第１の柱４０、第２の柱４２、第３の柱４４、第１の導電部１２、第２の導電部１４、第３の導電部１６、第４の導電部１８、第５の導電部２０及び第６の導電部２２の周囲に設けられている。第２の絶縁体６２は、例えば酸化シリコンを含む。
【００５４】
第７の導電部２４は、第１の導電材料を含み、電極１０と第１の絶縁体７０の間及び電極１０と第２の絶縁体の間に設けられている。第７の導電部２４は、バリアメタルである。
【００５５】
第１の柱４０上には、第１の柱４０に電気的に接続されｙ方向に交差するｚ方向に伸長するＢＬ１１（第３の導電層）が設けられている。第２の柱４２上には、第２の柱４２に電気的に接続されｚ方向に伸長するＢＬ１２（第４の導電層）が設けられている。第３の柱４４上には、第３の柱４４に電気的に接続されｚ方向に伸長するＢＬ１３が設けられている（図３（ｂ））。
【００５６】
ＢＬ１１とＢＬ１２の間（図３（ｂ））には抵抗変化層（第１の抵抗変化層８２ａ、第２の抵抗変化層８２ｂ）、ＢＬ１２とＢＬ１３の間には図示しない抵抗変化層が設けられている。
【００５７】
なお、第１の柱４０とＢＬ１１の間、第２の柱４２とＢＬ１２の間及び第３の柱４４とＢＬ１３の間に、例えば第１の導電材料を含む導電層６０が設けられていても良い。導電層６０はバリアメタルとして用いられる。
【００５８】
ストッパ９０は、第１の絶縁体７０と第２の絶縁体７２の間に設けられている。例えば窒化ケイ素（ＳｉＮ）を含み、エッチングストッパとして用いられる。
【００５９】
次に、実施形態の記憶装置の製造方法を述べる。
【００６０】
図５、図６及び図７は、実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００６１】
実施形態の記憶装置の製造方法は、配線を形成し、配線上に第１の絶縁体を形成し、第１の絶縁体上に、第１の方向に伸長する第１の導電層を形成し、第１の絶縁体上に、第１の方向に伸長する第２の導電層を形成し、第１の導電層上に、第１の導電層に電気的に接続される第１の柱を形成し、第２の導電層上に、第２の導電層に電気的に接続される第２の柱を形成し、第１の柱及び第２の柱の周囲に第２の絶縁体を形成し、配線上に第１の絶縁体及び第２の絶縁体を貫く穴を形成して配線を露出させ、穴、第１の柱及び第２の柱の周囲の第２の絶縁体の一部を除去し、第１の導電材料を含む第１の導電部を第１の柱の周囲に形成し、第１の導電材料を含む第２の導電部を第２の柱の周囲に形成し、配線上に設けられ第２の導電材料を含み配線に電気的に接続される第１の部分と、第１の部分に電気的に接続され第１の部分上に設けられ第２の導電材料を含み第１の導電部及び第２の導電部に電気的に接続される第３の導電部を有する第２の部分と、を有し第１の柱及び第２の柱が第２の部分内に設けられる電極を形成する。
【００６２】
上述の記憶装置の製造方法において、電極１０を形成する際に、第１の導電部、第２の導電部及び第３の導電部に電気的に接続され第１の導電材料を含む第４の導電部及び第５の導電部を、第１の柱、第２の柱、第１の導電部、第２の導電部及び第３の導電部が、第４の導電部と第５の導電部の間に設けられるように形成することが好ましい。
【００６３】
まず、配線２を形成する。配線２は例えば金属材料を含む。次に、配線２上に第１の絶縁体７０を形成する。次に、第１の絶縁体７０上の一部をエッチング等により除去し、除去した部分にｙ方向に伸長する第１の導電層５０、第２の導電層５２及び第５の導電層５４を形成する。
【００６４】
次に、第１の絶縁体７０、第１の導電層５０、第２の導電層５２及び第５の導電層５４の上に多結晶シリコンを形成する。次に、多結晶シリコン上に、例えば第１の導電材料を含む導電層６０を形成する。その後第１の導電層５０、第２の導電層５２及び第５の導電層５４の上の一部以外の多結晶シリコンと導電層６０を除去し、第１の柱４０、第２の柱４２及び第３の柱４４を形成する。次に、第１の柱４０、第２の柱４２及び第３の柱４４にｐ型不純物及びｎ型不純物を例えばイオン注入により導入し、第１の柱４０、第２の柱４２及び第３の柱４４に薄膜トランジスタ（ＴＦＴ）を形成する。
【００６５】
次に、第１の柱４０、第２の柱４２及び第３の柱４４の周囲に例えば酸化シリコンを含む絶縁膜を形成する。これにより、第１の柱４０の周囲に第１のゲート絶縁膜３０を、第２の柱４２の周囲に第２のゲート絶縁膜３２を、また第３の柱４４の周囲に第３のゲート絶縁膜３４を形成する。次に、第１の絶縁体７０、第１のゲート絶縁膜３０、第２のゲート絶縁膜３２、第３のゲート絶縁膜３４及び導電層６０上に、例えば窒化シリコンを含むストッパ９０を形成する。製造途中の記憶装置の模式断面図を図５（ａ）に示す。図５（ｂ）は、図５（ａ）に示した製造途中の記憶装置をｚ方向から見た場合の、第１の絶縁体７０、第１の導電層５０、第２の導電層５２、第５の導電層５４、第１の柱４０、第２の柱４２及び第３の柱４４の模式図である。
【００６６】
次に、ストッパ９０上の、第１の柱４０、第２の柱４２及び第３の柱４４の周囲に、第２の絶縁体７２を形成する。次に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）をおこない、第１の柱４０、第２の柱４２及び第３の柱４４上のストッパ９０を露出させる。次に、配線２上に、第１の絶縁体７０及び第２の絶縁体７２を貫く穴９２を例えばエッチングにより形成して配線２を露出させる。製造途中の記憶装置の模式断面図を図６（ａ）に示す。図６（ｂ）は、図６（ａ）に示した製造途中の記憶装置をｚ方向から見た場合の、第２の絶縁体７２、配線２、第１の柱４０、第２の柱４２及び第３の柱４４の模式図である。
【００６７】
次に、穴９２、第１の柱４０、第２の柱４２及び第３の柱４４の周囲の第２の絶縁体７２の一部を除去する。次に、第１の柱４０、第２の柱４２及び第３の柱４４の上のストッパ９０を除去する。製造途中の記憶装置の模式断面図を図７（ａ）に示す。図７（ｂ）は、図７（ａ）に示した製造途中の記憶装置をｚ方向から見た場合の、第２の絶縁体７２、配線２、第１の柱４０、第２の柱４２、第３の柱４４、第１の導電層５０、第２の導電層５２、第５の導電層５４の模式図である。
【００６８】
次に、配線２上に設けられ配線２に電気的に接続される第１の部分１０ａと、第１の部分１０ａ上に設けられた第２の部分１０ｂと、を有し第１の柱４０及び第２の柱４２が第２の部分１０ｂ内に設けられる、導電材料を含む電極１０を形成する。
【００６９】
ここで、電極１０を形成する際には、第２の絶縁体７２の一部が除去された部分の、第２の絶縁体７２の表面上に、第１の導電材料を含む第７の導電部２４を形成する。次に、第１の導電材料を含む第１の導電部１２を第１の柱４０の周囲に形成し、第１の導電材料を含む第２の導電部１４を第２の柱４２の周囲に形成し、第１の導電材料を含む第６の導電部２２を第３の柱４４の周囲に形成する。また、第１の導電部１２、第２の導電部１４及び第６の導電部２２に電気的に接続され第１の導電材料を含む第４の導電部１８及び第５の導電部２０を、第１の柱４０、第２の柱４２、第１の導電部１２、第２の導電部１４及び第６の導電部２２が、第４の導電部１８と第５の導電部２０の間に設けられるように形成する。
【００７０】
次に、第２の導電材料を含み、第１の導電部１２、第２の導電部１４、第４の導電部１８、第５の導電部２０、第６の導電部２２及び第７の導電部２４の周囲に設けられ、第１の導電部１２、第２の導電部１４、第４の導電部１８、第５の導電部２０、第６の導電部２２及び第７の導電部２４に電気的に接続される第３の導電部１６を形成する。
【００７１】
次に、例えばＣＭＰにより第３の導電部１６の上部の一部を除去する。
【００７２】
次に、第１の柱４０、第２の柱４２、第３の柱４４の上部が露出するように、第２の部分１０ｂの上部と第２の絶縁体７２の上部を除去する。
【００７３】
次に、第２の部分１０ｂの上部と第２の絶縁体７２の上部を除去した部分に、酸化シリコン等からなる絶縁体を形成する。
【００７４】
最後に、第１の柱４０上に設けられｚ方向に伸長するＢＬ１１、第２の柱４２上に設けられｚ方向に伸長するＢＬ１２、第３の柱４４上に設けられｚ方向に伸長するＢＬ１３、及び各ＢＬの間の抵抗変化層を形成し、実施形態の記憶装置１００を得る。
【００７５】
次に、実施形態の作用効果を記載する。
【００７６】
比較形態の記憶装置として、第３の導電部１６を有しない、記憶装置を考える。この場合、配線２から選択トランジスタのゲート駆動電圧印加は、第４の導電部１８及び第５の導電部２０を介した、第１の導電部１２、第２の導電部１４及び第６の導電部２２と、第７の導電部２４の間の電気的接続によりなされる。
【００７７】
しかし、第４の導電部１８及び第５の導電部２０及び第７の導電部２４の膜厚は一般に薄く抵抗を十分に下げることが難しかった。
【００７８】
実施形態の記憶装置では、第２の部分１０ｂは、第１の導電部１２及び第２の導電部１４の周囲に設けられ、第２の導電材料を含み、第１の導電部１２及び第２の導電部１４に電気的に接続される第３の導電部１６を有する。また、第１の部分１０ａは、第２の導電材料を含む。
【００７９】
これにより、配線２と、第１の導電部１２、第２の導電部１４及び第６の導電部２２の間の抵抗を大幅に低減させることが出来る。
【００８０】
また、第２の部分１０ｂが、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２に電気的に接続され第１の導電材料を含む第４の導電部１８と、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２に電気的に接続され第１の導電材料を含む第５の導電部２０と、をさらに有し、第１の柱４０、第２の柱４２、第３の柱４４、第１の導電部１２、第２の導電部１４、第３の導電部１６及び第６の導電部２２は、第４の導電部１８と第５の導電部２０の間に設けられていることが、さらに配線２と、第１の導電部１２、第２の導電部１４及び第６の導電部２２の間の抵抗を低減させる上で好ましい。
【００８１】
第１の柱４０、第２の柱４２及び第３の柱４４は多結晶シリコンを含むことが、簡便に薄膜トランジスタを形成する上で好ましい。
【００８２】
第１の導電材料は窒化チタンを含むことが、電気伝導性が良好でかつシリコンの反応を抑制する上で好ましい。
【００８３】
第２の導電材料はタングステンを含むことが、電気抵抗低減の上で好ましい。
【００８４】
実施形態の記憶装置によれば、接触抵抗が低減した記憶装置の提供が可能となる。
【００８５】
また、上述の、比較形態の記憶装置を製造する方法においては、穴９２を、第４の導電部１８及び第５の導電部２０の形成の後に行っていた。このため、第４の導電部１８及び第５の導電部２０が穴９２形成により損傷を受けてしまうため、配線２と、第１の導電部１２、第２の導電部１４及び第６の導電部２２の間の抵抗が増加してしまうという問題点があった。
【００８６】
実施形態の記憶装置の製造方法では、配線２上に第１の絶縁体７０及び第２の絶縁体７２を貫く穴９２を形成して配線２を露出させる。また、配線２上に設けられ第２の導電材料を含み配線２に電気的に接続される第１の部分１０ａと、第１の部分１０ａに電気的に接続され第１の部分１０ａ上に設けられ第２の導電材料を含み第１の導電部１２及び第２の導電部１４に電気的に接続される第３の導電部１６を有する第２の部分１０ｂと、を有し第１の柱４０及び第２の柱４２が第２の部分１０ｂ内に設けられる電極１０を形成する。
【００８７】
上述の製造方法では、穴９２を形成した後に、第２の導電材料を含む第１の部分１０ａと、第２の導電材料を含む第３の導電部１６を有する第２の部分１０ｂを形成する。そのため、第２の導電材料に対する穴９２形成の損傷はなく、配線２と第１の導電部１２、第２の導電部１４及び第６の導電部２２の間の抵抗を減少させることが出来る。
【００８８】
第２の導電材料はタングステンを含むことが、電気抵抗低減の上で好ましい。
【００８９】
実施形態の記憶装置の製造方法によれば、接触抵抗が低減した記憶装置の製造方法の提供が可能となる。
【００９０】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
２          配線
１０        電極
１０ａ      第１の部分
１０ｂ      第２の部分
１２        第１の導電部
１４        第２の導電部
１６        第３の導電部
１８        第４の導電部
２０        第５の導電部
２２        第６の導電部
２４        第７の導電部
３０        第１のゲート絶縁膜
３２        第２のゲート絶縁膜
３４        第３のゲート絶縁膜
４０        第１の柱
４２        第２の柱
４４        第３の柱
５０        第１の導電層
５２        第２の導電層
５４        第５の導電層
６０        導電層
７０        第１の絶縁体
７２        第２の絶縁体
８２ａ      第１の抵抗変化層（抵抗変化層）
８２ｂ      第２の抵抗変化層（抵抗変化層）
９０        ストッパ
９２        穴
１００      記憶装置
ＢＬ１１    第３の導電層
ＢＬ１２    第４の導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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