(57)【要約】【課題】従来の半導体装置と比べて、サージに対する耐量が向上されている半導体装置を提供する。【解決手段】半導体装置１Ａは、複数の素子分離領域１０１Ｆ，１０１Ｇが配置されている第１面１００Ａを有する誘電体分離型基板１００と、第１面１００Ａ上に配置されており、かつ高電位端子としてのコレクタと低電位端子としてのエミッタとを有するＩＧＢＴ４Ｈ，４Ｌと、第１面１００Ａ上に配置されており、かつ第１端子部１１３Ａと第２端子部１１３Ｂとを有するサージ保護素子６Ｈ，６Ｌとを備える。第１端子部１１３Ａはコレクタと接続されている。サージ保護素子６Ｈの降伏電圧はＩＧＢＴ４Ｈの耐圧未満である。サージ保護素子６Ｌの降伏電圧はＩＧＢＴ４Ｌの耐圧未満である。サージ保護素子６Ｈの破壊臨界電流値はＩＧＢＴ４Ｈのアバランシェ電流耐量超えである。サージ保護素子６Ｌの破壊臨界電流値はＩＧＢＴ４Ｌのアバランシェ電流耐量超えである。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの素子分離領域が配置されている第１面を有する誘電体分離型基板と、
前記第１面上に配置されており、かつ高電位端子と低電位端子とを有する少なくとも１つのパワー半導体素子と、
前記第１面上に配置されており、かつ第１端子部と第２端子部とを有する少なくとも１つのサージ保護素子とを備え、
前記第１端子部は前記高電位端子と接続されており、
前記少なくとも１つのサージ保護素子の降伏電圧は、前記少なくとも１つのパワー半導体素子の耐圧未満であり、
前記少なくとも１つのサージ保護素子の破壊臨界電流値は、前記少なくとも１つのパワー半導体素子のアバランシェ電流耐量超えである、半導体装置。
【請求項２】
前記少なくとも１つのサージ保護素子の降伏電圧は、前記半導体装置の耐圧仕様超えである、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１つのパワー半導体素子は、トランジスタと、前記トランジスタに逆並列に接続された少なくとも１つのダイオードとを含み、
前記少なくとも１つのダイオードのカソードは前記高電位端子と接続されており、前記少なくとも１つのダイオードのアノードは前記低電位端子と接続されており、
前記少なくとも１つのサージ保護素子の破壊臨界電流値は、前記少なくとも１つのダイオードのアバランシェ電流耐量超えである、請求項２に記載の半導体装置。
【請求項４】
前記第２端子部は、前記低電位端子と接続されている、請求項２または３に記載の半導体装置。
【請求項５】
前記第１端子部と前記第２端子部とは、前記第１面に沿った第１方向に互いに間隔を隔てて配置されている、請求項４に記載の半導体装置。
【請求項６】
前記第１端子部と前記第２端子部とは、前記第１面に交差する第２方向に互いに間隔を隔てて配置されている、請求項４に記載の半導体装置。
【請求項７】
前記少なくとも１つのサージ保護素子は、互いに直列に接続されている複数のサージ保護部を含み、
前記複数のサージ保護部は、前記第１端子部を有する第１サージ保護部と、前記第２端子部を有する第２サージ保護部とを含む、請求項５または６に記載の半導体装置。
【請求項８】
前記誘電体分離型基板は、前記少なくとも１つのパワー半導体素子と前記少なくとも１つの素子分離領域によって隔てられている少なくとも１つの分離島を含み、
前記少なくとも１つの分離島は、第１導電型を有する第１不純物領域を有し、
前記複数のサージ保護部は、前記第１不純物領域を介して互いに直列に接続されている、請求項７に記載の半導体装置。
【請求項９】
前記誘電体分離型基板上に配置されている少なくとも１つの導電部をさらに備え、
前記複数のサージ保護部は、前記少なくとも１つの導電部を介して互いに直列に接続されている、請求項７に記載の半導体装置。
【請求項１０】
前記第２端子部は、接地ノードと接続されている、請求項２または３に記載の半導体装置。
【請求項１１】
前記第２端子部と前記低電位端子との間に配置されている第１スイッチング素子と、
前記第２端子部と接地ノードとの間に配置されている第２スイッチング素子と、
前記第１スイッチング素子および前記第２スイッチング素子のスイッチング動作を制御する制御部をさらに備え、
前記制御部は、前記第１スイッチング素子および前記第２スイッチング素子の一方をオンとし、前記第１スイッチング素子および前記第２スイッチング素子の他方をオフとする、請求項１０に記載の半導体装置。
【請求項１２】
前記少なくとも１つのパワー半導体素子は、複数の前記パワー半導体素子であり、
前記複数のパワー半導体素子は、第１のパワー半導体素子と第２のパワー半導体素子とを含み、
前記少なくとも１つのサージ保護素子は、複数の前記サージ保護素子であり、
前記複数のサージ保護素子は、第１のサージ保護素子と第２のサージ保護素子とを含み、
入力信号に基づいてスイッチング制御信号を出力するための制御信号出力部と、
前記制御信号出力部と接続されており、前記スイッチング制御信号に基づいて前記第１のパワー半導体素子に駆動信号を出力するための第１駆動部と、
前記制御信号出力部と接続されており、前記スイッチング制御信号に基づいて前記第２のパワー半導体素子に駆動信号を出力するための第２駆動部と、
負荷と接続されるべき出力ノードをさらに備え、
前記第１のパワー半導体素子は、外部の高電圧源に接続される前記高電位端子と、前記出力ノードと接続されている前記低電位端子と、前記第１駆動部とからの前記駆動信号を受ける制御端子とを含み、
前記第２のパワー半導体素子は、前記出力ノードと接続されている前記高電位端子と、接地ノードと接続される前記低電位端子と、前記第２駆動部とからの前記駆動信号を受ける制御端子とを含み、
前記第１のサージ保護素子の前記第１端子部は、前記第１のパワー半導体素子の前記高電位端子と接続されており、前記第２のサージ保護素子の前記第１端子部は、前記第２のパワー半導体素子の前記高電位端子と接続されている、請求項２〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記少なくとも１つのサージ保護素子を構成する材料は、酸化亜鉛、酸化ビスマス、および窒素を含む、請求項２〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
少なくとも１つの素子分離領域が配置されている第１面を有し、かつ前記第１面上に、高電位端子と低電位端子とを有する少なくとも１つのパワー半導体素子が形成された誘電体分離型基板を準備する工程と、
前記第１面上に、前記高電位端子と接続された第１端子部と、第２端子部とを有する少なくとも１つのサージ保護素子を形成する工程とを備え、
前記少なくとも１つのサージ保護素子の降伏電圧は、前記少なくとも１つのパワー半導体素子の耐圧未満であり、
前記少なくとも１つのサージ保護素子の破壊臨界電流値は、前記少なくとも１つのパワー半導体素子のアバランシェ電流耐量超えである、半導体装置の製造方法。
【請求項１５】
前記少なくとも１つのサージ保護素子を形成する工程は、
前記降伏電圧および前記破壊臨界電流値を有する前記少なくとも１つのサージ保護素子を準備する工程と、
前記第１面上に前記少なくとも１つのサージ保護素子を配置して、前記第２端子部と前記低電位端子とを接続する工程と、
前記第１端子部と前記高電位端子とを接続する接続部を形成する工程とを含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記少なくとも１つのサージ保護素子を形成する工程は、
前記第１面上に、前記少なくとも１つのサージ保護素子となるべき前駆体を配置する工程と、
前記前駆体を焼成する工程と、
前記前駆体を焼成する工程により形成された前記少なくとも１つのサージ保護素子の前記第２端子部と前記低電位端子とを接続する工程と、
前記第１端子部と前記高電位端子とを接続する接続部を形成する工程とを含む、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記前駆体を焼成する工程では、レーザ加熱法により、前記前駆体が局所的に加熱される、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に誘電体分離型基板上に形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数のパワーデバイスおよび制御回路等を１チップ上に集積する技術として、ＳＯＩ（Silicon  On  Insulator）基板上に形成された誘電体分離型半導体装置（SOI-HVIC）が知られている。従来の誘電体分離型半導体装置では、上記ＳＯＩ基板に形成されたトレンチ分離領域によって、パターデバイスと回路島との間が相互に絶縁されている。
【０００３】
例えば、特許第４０２０１９５号には、半導体基板の一方の面に配置された主誘電体層と、半導体基板の他方の面に配置された補助誘電体層とを備える誘電体分離型半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４０２０１９５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置において、パワーデバイスを囲むように形成されている誘電体分離構造は、突発的なサージ電圧が印加されたことによりパワーデバイス内に生じたアバランシェ電流のパワーデバイス外への流出を阻む。従来の半導体装置は、パワーデバイス内で発生したアバランシェ電流が外部に流出するための経路（エスケープルート）として、主電極を通る経路のみを有している。
【０００６】
このような従来の半導体装置は、パワーデバイス内にアバランシェ電流が発生すると過渡的に同デバイス内でのキャリア密度が増加するため、破壊される可能性がある。
【０００７】
本発明の主たる目的は、上記のような従来の半導体装置と比べて、サージに対する耐量（アバランシェ電流耐量）が向上されている半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、少なくとも１つの素子分離領域が配置されている第１面を有する誘電体分離型基板と、第１面上に配置されており、かつ高電位端子と低電位端子とを有する少なくとも１つのパワー半導体素子と、第１面上に配置されており、かつ第１端子部と第２端子部とを有する少なくとも１つのサージ保護素子とを備える。第１端子部は高電位端子と接続されている。少なくとも１つのサージ保護素子の降伏電圧は、少なくとも１つのパワー半導体素子の耐圧未満である。少なくとも１つのサージ保護素子の破壊臨界電流値は、少なくとも１つのパワー半導体素子のアバランシェ電流耐量超えである。
【発明の効果】
【０００９】
本発明によれば、サージ保護素子の降伏電圧がパワー半導体素子の耐圧未満であるため、サージ保護素子が半導体装置内に生じたサージ電流をバイパスすることにより、パワー半導体素子に印加されるサージ電圧を抑制することができる。さらに、サージ保護素子の破壊臨界電流値がパワー半導体素子のアバランシェ電流耐量超えであるため、サージ保護素子はサージからパワー半導体素子を保護する保護素子として機能することができる。そのため、本発明によれば、上記のような従来の半導体装置と比べて、サージに対する耐量（アバランシェ電流耐量）が向上されている半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の一例を示すブロック図である。
【図２】図１に示される半導体装置のサージ保護素子の構成を示す部分平面図である。
【図３】図２中の線分ＩＩＩ−ＩＩＩから視た断面図である。
【図４】実施の形態１に係る半導体装置のパワー半導体素子およびサージ保護素子の電気的特性を示すグラフである。
【図５】実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図６】実施の形態２に係る半導体装置の一例を示す部分ブロック図である。
【図７】実施の形態３に係る半導体装置の一例を示す部分ブロック図である。
【図８】実施の形態４に係る半導体装置のサージ保護素子の構成を示す部分平面図である。
【図９】図８中の線分ＩＸ−ＩＸから視た部分断面図である。
【図１０】実施の形態５に係る半導体装置のサージ保護素子の構成を示す部分平面図である。
【図１１】図１０中の線分ＸＩ−ＸＩから視た部分断面図である。
【図１２】実施の形態６に係る半導体装置のサージ保護素子の構成を示す部分平面図である。
【図１３】図１２中の線分ＸＩＩＩ−ＸＩＩＩから視た部分断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の変形例において、局所加熱処理を説明するための部分断面図である。
【図１５】図１４に示された局所加熱処理により形成されたサージ保護素子の構成を示す部分断面図である。
【図１６】実施の形態１に係る半導体装置の変形例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１２】
実施の形態１．
（半導体装置の構成）
はじめに、実施の形態１における誘電体分離型半導体装置の一例として、負荷を動作させるための駆動回路の構成について説明する。
【００１３】
図１に示されるように、半導体装置１Ａは、制御信号出力部２、ハイサイドレベルシフト部３Ｈ、ローサイドレベルシフト部３Ｌ、パワー半導体素子としてのＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）４Ｈ，４Ｌ、パワー半導体素子としてのダイオード５Ｈ，５Ｌ、およびサージ保護素子６Ｈ，６Ｌとを備える。半導体装置１Ａの上記各構成は、１枚の誘電体分離型基板１００（図３参照）上に配置されており、１つのチップに含まれる。
【００１４】
制御信号出力部２は、外部から受けた入力信号に基づいて、ハイサイドレベルシフト部３Ｈ（第１駆動部）およびローサイドレベルシフト部３Ｌ（第２駆動部）にスイッチング制御信号を出力する。ハイサイドレベルシフト部３Ｈは、制御信号出力部２と接続されており、制御信号出力部２から受けたスイッチング制御信号に基づいてＩＧＢＴ４Ｈを駆動する駆動信号を出力する。ローサイドレベルシフト部３Ｌは、制御信号出力部２と接続されており、制御信号出力部２から受けたスイッチング制御信号に基づいて、ＩＧＢＴ４Ｌを駆動する駆動信号を出力する。
【００１５】
ＩＧＢＴ４Ｈ，４Ｌは、高電圧源ＨＶと接地ノードＧＮＤとの間に配置されており、かつ互いに直列に接続されている。ＩＧＢＴ４Ｈのコレクタは、高電位端子として、外部の高電圧源ＨＶに接続される。ＩＧＢＴ４Ｈのエミッタは、低電位端子として、ＩＧＢＴ４Ｌの高電位端子としてのコレクタと接続されている。ＩＧＢＴ４Ｌのエミッタは、低電位端子として、接地ノードＧＮＤと接続される。ＩＧＢＴ４Ｈのゲートは、ハイサイドレベルシフト部３Ｈと接続されている。ＩＧＢＴ４Ｌのゲートは、ローサイドレベルシフト部３Ｌと接続されている。
【００１６】
ダイオード５Ｈは、ＩＧＢＴ４Ｈと逆並列に接続されている。ダイオード５ＨのアノードはＩＧＢＴ４Ｈのエミッタと接続されており、カソードがＩＧＢＴ４Ｈのコレクタと接続されている。ダイオード５Ｌは、ＩＧＢＴ４Ｌと逆並列に接続されている。ダイオード５ＬのアノードはＩＧＢＴ４Ｌのエミッタと接続されており、カソードがＩＧＢＴ４Ｌのコレクタと接続されている。
【００１７】
サージ保護素子６Ｈ，６Ｌの各々は、ＩＧＢＴ４Ｈ，４Ｌの各コレクタと接続されている第１端子部と、ＩＧＢＴ４Ｈ，４Ｌの各エミッタと接続されている第２端子部とを含む。サージ保護素子６Ｈ（第１のサージ保護素子）は、高電圧源ＨＶと出力ノードＯＵＴとの間においてＩＧＢＴ４Ｈ、ダイオード５Ｈと並列に接続されている。サージ保護素子６Ｌ（第２のサージ保護素子）は、出力ノードＯＵＴと接地ノードＧＮＤの間においてＩＧＢＴ４Ｌ、ダイオード５Ｌと並列に接続されている。
【００１８】
半導体装置１Ａの出力ノードＯＵＴは、ＩＧＢＴ４ＨのエミッタとＩＧＢＴ４Ｌのコレクタとの間に接続されている。なお、図１に示される半導体装置１Ａは、１相分の出力ノードＯＵＴを備えているが、複数相分の出力端子を備えていてもよい。その場合、半導体装置１Ａは、各層毎に図１に示される構成を備えており、各構成はいずれも誘電体分離型基板１００上に配置されている。つまり、半導体装置１Ａは図１に示される構成を複数備えている。
【００１９】
次に、半導体装置１Ａにおけるサージ保護素子６Ｈ，６Ｌの構成について説明する。図２および図３に示されるように、サージ保護素子６Ｈおよびサージ保護素子６Ｌは、基本的に同様の構成を有していればよい。図２および図３に示されるように、サージ保護素子６Ｈ，６Ｌは、ＩＧＢＴ４Ｈ，４Ｌ等とともに、誘電体分離型基板１００上に配置されている。
【００２０】
図３に示されるように、誘電体分離型基板１００は、例えばＳＯＩ（Silicon On Insulator）基板である。誘電体分離型基板１００は、シリコン基板１０１Ａ（半導体基板）と、埋め込み絶縁膜１０１Ｂと、複数のシリコン層１０１Ｃ，１０１Ｄ（分離島）と、複数の素子分離領域１０１Ｆ，１０１Ｇとを含む。誘電体分離型基板１００は、第１面１００Ａを有している。複数のシリコン層１０１Ｃ，１０１Ｄおよび複数の素子分離領域１０１Ｆ，１０１Ｇは、第１面１００Ａに形成されている。さらに、第１面１００Ａ上には、フィールド酸化膜１０２（素子分離酸化膜）およびゲート絶縁膜１０８が形成されている。
【００２１】
図３に示されるように、埋め込み絶縁膜１０１Ｂは、シリコン基板１０１Ａと複数のシリコン層１０１Ｃ，１０１Ｄとの間に配置されている。埋め込み絶縁膜１０１Ｂは、第１面１００Ａに交差する第２方向において第１面１００Ａと間隔を隔てて配置されている。埋め込み絶縁膜１０１Ｂを構成する材料は、電気的絶縁性を有する材料であり、例えばシリコン酸化膜である。埋め込み絶縁膜１０１Ｂは、複数の素子分離領域１０１Ｆ，１０１Ｇと接続されている。
【００２２】
平面視において、シリコン層１０１Ｃは、素子分離領域１０１Ｆによって囲まれている。素子分離領域１０１Ｆは、シリコン層１０１Ｃの全周囲を囲むように環状に配置されている。シリコン層１０１Ｃは、埋め込み絶縁膜１０１Ｂおよび素子分離領域１０１Ｆにより、他のシリコン層１０１Ｄおよびシリコン基板１０１Ａと電気的に絶縁されている。シリコン層１０１Ｃには、ＩＧＢＴ４Ｈ，４Ｌが形成されている。
【００２３】
シリコン層１０１Ｃには、例えばｐウェル領域１０３、ｎ+エミッタ領域１０４、ｎバッファ領域１０５、ｐ+コレクタ領域１０６、およびｎ-ドリフト領域１０７、が形成されている。
【００２４】
ｐウェル領域１０３は、例えばシリコン層１０１Ｃにおいて素子分離領域１０１Ｆに接する領域に環状に配置されている。ｐウェル領域１０３は、ｐ型（第２導電型）の不純物領域である。
【００２５】
ｎ+エミッタ領域１０４は、ｐウェル領域１０３内において、素子分離領域１０１Ｆに沿うように環状に配置されている。ｎ+エミッタ領域１０４は、ｎ型（第１導電型）の不純物領域である。
【００２６】
ｎバッファ領域１０５は、第１面１００Ａに沿った第１方向においてｐウェル領域１０３と間隔を隔てて配置されている。平面視において、ｎバッファ領域１０５は、例えばシリコン層１０１Ｃの中央部に配置されている。つまり、平面視において、ｎバッファ領域１０５は、例えばｐウェル領域１０３、ｎ+エミッタ領域１０４、およびｎ-ドリフト領域１０７によって囲まれている。ｎバッファ領域１０５は、ｎ型（第１導電型）の不純物領域である。
【００２７】
ｐ+コレクタ領域１０６は、ｎバッファ領域１０５内に形成されている。ｐ+コレクタ領域１０６は、ｐ型（第２導電型）の不純物領域である。
【００２８】
ｎ-ドリフト領域１０７は、シリコン層１０１Ｃにおいて、ｐウェル領域１０３、ｎ+エミッタ領域１０４、ｎバッファ領域１０５、ｐ+コレクタ領域１０６以外の他の領域である。ｎ-ドリフト領域１０７は、例えばｎ型（第１導電型）の不純物領域である。
【００２９】
ｐウェル領域１０３上には、ゲート絶縁膜１０８を介してゲート電極１０９が配置されている。ｎ-ドリフト領域１０７上には、ゲート絶縁膜１０８を介してフィールドプレート１１０が配置されている。
【００３０】
ｎ+エミッタ領域１０４は、エミッタ電極１１１と接続されている。エミッタ電極１１１の一部は、フィールド酸化膜１０２およびゲート絶縁膜１０８上に配置されており、サージ保護素子６Ｈ，６Ｌと接続されている。
【００３１】
ｐ+コレクタ領域１０６は、コレクタ電極１１２と接続されている。コレクタ電極１１２の一部は、フィールド酸化膜１０２およびゲート絶縁膜１０８上に配置されており、コレクタ引出配線部１１５（接続部）と接続されている。
【００３２】
図２に示されるように、平面視において、シリコン層１０１Ｄは、素子分離領域１０１Ｇによって囲まれている。素子分離領域１０１Ｇは、シリコン層１０１Ｄの全周囲を囲むように環状に配置されている。図２および図３に示されるように、シリコン層１０１Ｄは、埋め込み絶縁膜１０１Ｂおよび素子分離領域１０１Ｇにより、他のシリコン層１０１Ｃおよびシリコン基板１０１Ａと電気的に絶縁されている。シリコン層１０１Ｄには、例えばｎ型（第１導電型）のｎ+領域１１６（第２不純物領域）が形成されている。シリコン層１０１Ｄには、例えばサージ保護素子６Ｈの状態をモニタリングするための電流センス回路（図示しない）が形成されている。
【００３３】
ｎ+領域１１６は、電極部１１７と接続されている。電極部１１７の一部は、フィールド酸化膜１０２およびゲート絶縁膜１０８上に配置されており、サージ保護素子６Ｈ，６Ｌと接続されている。
【００３４】
平面視において、シリコン層１０１Ｃとシリコン層１０１Ｄの間には、素子分離領域１０１Ｆ，１０１Ｇおよび平面視において素子分離領域１０１Ｆと素子分離領域１０１Ｇとの間に配置されている他のシリコン層が配置されている。シリコン層１０１Ｃは、埋め込み絶縁膜１０１Ｂおよび素子分離領域１０１Ｆ，１０１Ｇにより、シリコン層１０１Ｄと電気的に絶縁されている。
【００３５】
図２および図３に示されるように、サージ保護素子６Ｈ，６Ｌは、コレクタ引出配線部１１５と接続されている第１端子部１１３Ａと、エミッタ電極１１１に接続されている第２端子部１１３Ｂとを有している。第１端子部１１３Ａは、例えばシリコン層１０１Ｄ上に配置されている。第２端子部１１３Ｂは、例えばシリコン層１０１Ｃ上に配置されている。サージ保護素子６Ｈ，６Ｌは、第１面１００Ａに沿った第１方向に延びるように配置されている。平面視において、エミッタ電極１１１とサージ保護素子６Ｈ，６Ｌとのコンタクト部およびコレクタ引出配線部１１５とサージ保護素子６Ｈ，６Ｌとの各コンタクト部の外形は、例えば長方形である。各コンタクト部の長手方向は、例えば第１面１００Ａに沿った方向であって第１方向に垂直な第２方向に沿っている。
【００３６】
第１端子部１１３Ａと第２端子部１１３Ｂとは、第１方向において互いに間隔を隔てて配置されている。サージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離は、第１方向におけるサージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＷSPD1と第２方向におけるサージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離とによって決まる。第１方向におけるサージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＷSPD1は、第２方向におけるサージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離よりも長い。上記最短距離ＷSPD1は、エミッタ電極１１１と電極部１１７との間の最短距離と等しい。第１端子部１１３Ａは、第２方向において、電極部１１７と接続されているサージ保護素子６Ｈ，６Ｌの部分と重なるように配置されている。
【００３７】
図３に示されるように、サージ保護素子６Ｈ，６Ｌは、例えば、第１方向においてエミッタ電極１１１と電極部１１７との間に挟まれるように配置されている第１部分１１３Ｃと、第１部分１１３Ｃと接続されており、かつ第１部分１１３Ｃから第１方向に突出している第２部分１１３Ｄとを有している。第２部分１１３Ｄは、エミッタ電極１１１および電極部１１７上に配置されている。第１端子部１１３Ａは、例えば第２部分１１３Ｄの上面により構成されている。第２端子部１１３Ｂは、例えば第２方向に沿って延びる第１部分１１３Ｃの側面により構成されている。第１端子部１１３Ａは、第２端子部１１３Ｂよりも第２方向においてコレクタ引出配線部１１５の近くに配置されている。
【００３８】
サージ保護素子６Ｈ，６Ｌにおいて、第１端子部１１３Ａおよび第２端子部１１３Ｂ以外の他の部分は、フィールド酸化膜１０２および層間絶縁膜１１４により覆われている。コレクタ引出配線部１１５において、サージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと接続されている部分以外の他の部分は、層間絶縁膜１１４および保護膜１１８により覆われている。
【００３９】
図４の第１象限において、ラインＬ２はＩＧＢＴ４Ｈ，４Ｌの耐圧およびアバランシェ電流耐量を示し、ラインＬ３はサージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値を示す。図４の第４象限において、ラインＬ１はサージ電圧のパルス波形の一例を示す。図４の横軸は、ＩＧＢＴ４Ｈ，４Ｌのコレクタとエミッタとの間に印加される電圧、およびサージ保護素子６Ｈ，６Ｌの第１端子部と第２端子部との間に印加される電圧を示す。図４の横軸の第１象限に面する部分は、ＩＧＢＴ４Ｈ，４Ｌおよびサージ保護素子６Ｈ，６Ｌに流れるアバランシェ電流を示す。図４に示されるように、サージ保護素子６Ｈの降伏電圧は、ＩＧＢＴ４Ｈの耐圧未満である。サージ保護素子６Ｈの破壊臨界電流値は、ＩＧＢＴ４Ｈのアバランシェ電流耐量超えである。サージ保護素子６Ｌの降伏電圧は、ＩＧＢＴ４Ｌの耐圧未満である。サージ保護素子６Ｌの破壊臨界電流値は、ＩＧＢＴ４Ｌのアバランシェ電流耐量超えである。
【００４０】
サージ保護素子６Ｈ，６Ｌの降伏電圧は、半導体装置１Ａの耐圧仕様（スペック耐圧値）よりも高い。つまり、半導体装置１Ａの通常動作時においては、サージ保護素子６Ｈ，６Ｌは電流経路として機能せず、ＩＧＢＴ４Ｈ，４Ｌのコレクタ−エミッタ間には所定の電圧が印加される。
【００４１】
好ましくは、サージ保護素子６Ｈ，６Ｌの破壊臨界電流値は、ダイオード５Ｈ，５Ｌのアバランシェ電流耐量の１００倍以上である。サージ保護素子６Ｈ，６Ｌは、例えば１ｋＶの降伏電圧において、パルス幅が（８／２０）μｓであってピーク電流が１０Ａであるサージ電流パルスに対しても耐量を有している。
【００４２】
サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値は、その構成材料および寸法によって決定される。サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値は、例えば第１方向における第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離（実効長）によって制御される。
【００４３】
サージ保護素子６Ｈ，６Ｌを構成する材料は、図４に示される降伏電圧および破壊臨界電流値を実現することができる限りにおいて任意の材料であればよいが、例えば酸化亜鉛（ＺｎＯ）、酸化ビスマス（Ｂｉ2Ｏ3）、および窒素（Ｎ）を含む。サージ保護素子６Ｈ，６Ｌは、例えば、酸化亜鉛を主成分、酸化ビスマスおよび窒素を添加成分としする。窒素の添加量は、例えば酸化ビスマスの添加量よりも少ない極微量とする。
【００４４】
ゲート電極１０９、フィールドプレート１１０、エミッタ電極１１１、電極部１１７およびコレクタ引出配線部１１５を構成する材料は、導電性を有する任意の材料であればよい。エミッタ電極１１１、電極部１１７およびコレクタ引出配線部１１５を構成する材料は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を含む。
【００４５】
フィールド酸化膜１０２、ゲート絶縁膜１０８、層間絶縁膜１１４および保護膜１１８を構成する材料は、電気的絶縁性を有する任意の材料であればよい。
【００４６】
（半導体装置の製造方法）
次に、図１〜図５を参照して、半導体装置１Ａの製造方法について説明する。まず、誘電体分離型基板１００が準備される（工程（Ｓ１０））。誘電体分離型基板１００は、シリコン基板１０１Ａと、埋め込み絶縁膜１０１Ｂと、複数のシリコン層１０１Ｃ，１０１Ｄと、複数の素子分離領域１０１Ｆ，１０１Ｇと、フィールド酸化膜１０２とを含む。複数のシリコン層１０１Ｃの各々には、ＩＧＢＴ４ＨまたはＩＧＢＴ４Ｌが形成されている。シリコン層１０１Ｃ第１面１００Ａ上には、エミッタ電極１１１、コレクタ電極１１２、および電極部１１７が形成されている。なお、電極部１１７は、エミッタ電極１１１およびコレクタ電極１１２の少なくともいずれかと同時に形成され得る。
【００４７】
さらに、誘電体分離型基板１００は、複数のシリコン層１０１Ｃとは素子分離領域を隔てて配置されている図示しない複数のシリコン層をさらに含む。複数のシリコン層には、例えば、ダイオード５Ｈ，５Ｌ、ならびに制御信号出力部２、ハイサイドレベルシフト部３Ｈ、およびローサイドレベルシフト部３Ｌを構成する各素子が形成されている。
【００４８】
次に、第１面１００Ａ上に、サージ保護素子６Ｈ，６Ｌが配置される（工程（Ｓ２０））。まず、所定の降伏電圧および破壊臨界電流値を有するように設けられたサージ保護素子６Ｈ，６Ｌが準備される。準備されたサージ保護素子６Ｈ，６Ｌは、図示しない保持装置によって、誘電体分離型基板１００の第１面１００Ａ上の所定に位置に配置される。第１端子部１１３Ａは電極部１１７上に配置され、第２端子部１１３Ｂはエミッタ電極１１１上に配置される。
【００４９】
サージ保護素子６Ｈ，６Ｌは、例えば酸化亜鉛（ＺｎＯ）を主成分とし、酸化ビスマス（Ｂｉ2Ｏ3）および窒素（Ｎ）を添加成分とした多結晶微粉末焼結体が成形加工されて成るペレット状の成形体である。成形加工の条件は、例えば、加熱温度が１０００℃であって加熱時間が１時間以上２時間以下である。サージ保護素子６Ｈ，６Ｌの形状および寸法は、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値に応じて決められる。
【００５０】
次に、サージ保護素子６Ｈ，６Ｌが、ＩＧＢＴ４Ｈ，４Ｌの各エミッタ電極１１１および電極部１１７と接続される（工程（Ｓ３０））。まず、第１面１００Ａ上に配置されたサージ保護素子６Ｈ，６Ｌに対し、所定の熱処理工程が施される。これにより、第１端子部１１３Ａと電極部１１７とが接合され、かつ第２端子部１１３Ｂとエミッタ電極１１１とが接合される。なお、当該熱処理での加熱温度は、上記成形加工での加熱温度未満である。これにより、サージ保護素子６Ｈ，６Ｌの各第２端子部１１３ＢはＩＧＢＴ４Ｈ，４Ｌの各エミッタ電極１１１に接続され、サージ保護素子６Ｈ，６Ｌの各第１端子部１１３Ａは電極部１１７に接続される。
【００５１】
次に、サージ保護素子６Ｈ，６Ｌを覆うように、層間絶縁膜１１４が第１面１００Ａ上に形成される。次に、第２方向において電極部１１７と重なる位置に形成されている層間絶縁膜１１４に、サージ保護素子６Ｈに達する開口部が形成される。
【００５２】
次に、サージ保護素子６Ｈ，６Ｌの各第１端子部１１３Ａと、ＩＧＢＴ４Ｈ，４Ｌの各コレクタ電極１１２とを接続するコレクタ引出配線部１１５（接続部）が形成される（工程（Ｓ４０））。コレクタ引出配線部１１５は、層間絶縁膜１１４上および上記開口部内に形成される。
【００５３】
その後、コレクタ引出配線部１１５を覆うように保護膜１１８が形成される。このようにして、半導体装置１Ａが製造される。なお、ダイオード５Ｈ，５Ｌ、ならびに制御信号出力部２、ハイサイドレベルシフト部３Ｈ、およびローサイドレベルシフト部３Ｌを構成する各素子は、任意のタイミングで形成することができる。
【００５４】
（作用効果）
図１〜図４に示されるように、半導体装置１Ａは、複数の素子分離領域１０１Ｆ，１０１Ｇが配置されている第１面１００Ａを有する誘電体分離型基板１００と、第１面１００Ａ上に配置されており、かつ高電位端子としてのコレクタと低電位端子としてのエミッタとを有するＩＧＢＴ４Ｈ，４Ｌと、第１面１００Ａ上に配置されており、かつ第１端子部１１３Ａと第２端子部１１３Ｂとを有するサージ保護素子６Ｈ，６Ｌとを備える。第１端子部１１３Ａはコレクタと接続されている。サージ保護素子６Ｈの降伏電圧は、ＩＧＢＴ４Ｈの耐圧未満である。サージ保護素子６Ｌの降伏電圧は、ＩＧＢＴ４Ｌの耐圧未満である。サージ保護素子６Ｈの破壊臨界電流値は、ＩＧＢＴ４Ｈのアバランシェ電流耐量超えである。サージ保護素子６Ｌの破壊臨界電流値は、ＩＧＢＴ４Ｌのアバランシェ電流耐量超えである。
【００５５】
上記半導体装置１Ａによれば、サージ保護素子６Ｈ，６Ｌの第１端子部がＩＧＢＴ４Ｈ，４Ｌのコレクタと接続されている。そのため、図４に示されるように、例えばＩＧＢＴ４Ｈ，４Ｌのコレクタ−エミッタ間に、アバランシェ電流耐量超えの電流が流れ得るようなサージ電圧が突発的に印加され場合にも、当該サージ電圧により生じるアバランシェ電流は主にサージ保護素子６Ｈ，６Ｌを流れ、出力ノードＯＵＴまたは接地ノードＧＮＤに流れ出る。その結果、半導体装置１Ａによれば、図４に示されるようなサージが発生した場合にも、サージ保護素子６Ｈ，６Ｌを備えることによりＩＧＢＴ４Ｈ，４Ｌにそのアバランシェ電流耐量超えの電流が流れることを抑制できるため、ＩＧＢＴ４Ｈ，４Ｌの破壊または損傷が抑制されている。つまり、半導体装置１Ａによれば、サージ保護素子６Ｈ，６Ｌを備えない従来の半導体装置と比べてサージに対する耐量（アバランシェ電流耐量）が向上されている。
【００５６】
さらに、半導体装置１Ａにおいて、サージ保護素子６Ｈ，６Ｌの降伏電圧は、半導体装置１Ａの耐圧仕様超えである。そのため、半導体装置１Ａの通常動作時において、サージ保護素子６Ｈ，６Ｌは電流経路として機能せず、ＩＧＢＴ４Ｈ，４Ｌのコレクタ−エミッタ間には所定の電圧が印加される。つまり、サージ保護素子６Ｈ，６Ｌは、半導体装置１Ａの通常動作に影響を及ぼすことなく、半導体装置１Ａのアバランシェ電流耐量を向上することができる。
【００５７】
図１〜図３に示されるように、上記半導体装置１Ａでは、サージ保護素子６Ｈ，６Ｌの第２端子部は、ＩＧＢＴ４Ｈ，４Ｌの低電位端子としてのエミッタと接続されている。
【００５８】
半導体装置１Ａによれば、図４に示されるようなサージにより生じるアバランシェ電流を、ＩＧＢＴ４Ｈ，４Ｌのコレクタ側からサージ保護素子６Ｈ，６Ｌを経てエミッタ側に流すことができる。
【００５９】
図１に示されるように、上記半導体装置１Ａは、第１面１００Ａ上に配置されており、かつＩＧＢＴ４Ｈ，４Ｌに逆並列に接続されたダイオード５Ｈ，５Ｌをさらに備える。ダイオード５Ｈ，５Ｌの各カソードはＩＧＢＴ４Ｈ，４Ｌの各コレクタと接続されている。ダイオード５Ｈ，５Ｌの各アノードはＩＧＢＴ４Ｈ，４Ｌの各エミッタと接続されている。サージ保護素子６Ｈの破壊臨界電流値は、ダイオード５Ｈのアバランシェ電流耐量超えである。サージ保護素子６Ｌの破壊臨界電流値は、ダイオード５Ｌのアバランシェ電流耐量超えである。
【００６０】
このようにすれば、図４に示されるようなサージが、ダイオード５Ｈ，５Ｌにそのアバランシェ電流耐量超えの電流が流れ得るような逆方向電圧として突発的に印加される場合にも、当該サージにより生じるアバランシェ電流は主にサージ保護素子６Ｈ，６Ｌを流れる。そのため、半導体装置１Ａによれば、サージ保護素子６Ｈ，６Ｌを備えることより、ダイオード５Ｈ，５Ｌにそのアバランシェ電流耐量超えの電流が流れることを抑制できる。その結果、半導体装置１Ａによれば、サージ保護素子６Ｈ，６Ｌを備えない従来の半導体装置と比べてサージに対する耐量（アバランシェ電流耐量）が向上されている。
【００６１】
なお、半導体装置１Ａによれば、ＩＧＢＴ４Ｈ，４Ｌの各コレクタに各エミッタよりも高電圧が印加されている状態においてＩＧＢＴ４Ｈ，４Ｌのエミッタ側からコレクタ側に電流が流れる場合、当該電流はダイオード５Ｈ，５Ｌを流れる。そのため、このような電流がＩＧＢＴ４Ｈ，４Ｌ内を流れることに伴うＩＧＢＴ４Ｈ，４Ｌの破壊または損傷が抑制されている。
【００６２】
図２および図３に示されるように、上記半導体装置１Ａにおいて、サージ保護素子６Ｈ，６Ｌの各第１端子部１１３Ａと第２端子部１１３Ｂとは、第１面１００Ａに沿った第１方向に互いに間隔を隔てて配置されている。
【００６３】
サージ保護素子６Ｈ，６Ｌの各第１端子部１１３Ａと第２端子部１１３Ｂとの間に印加される電位差は、ＩＧＢＴ４Ｈ，４Ｌのコレクタとエミッタとの間の電位差に等しくなる。第１端子部１１３Ａと第２端子部１１３Ｂとが第１方向に間隔を隔てて配置されているため、これらの間には第１方向に沿った電界強度分布が形成される。そのため、上記半導体装置１Ａによれば、第１方向における第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＷSPD1を設計パラメータとして、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値を設計することができる。
【００６４】
上記半導体装置１Ａにおいて、誘電体分離型基板１００は、ＩＧＢＴ４Ｈ，４Ｌと素子分離領域１０１Ｆによって隔てられている分離島としてのシリコン層１０１Ｄを含む。シリコン層１０１Ｄは、第１導電型を有するｎ+領域１１６を有している。サージ保護素子６Ｈ，６Ｌの各第１端子部１１３Ａは、コレクタ引出配線部１１５に加えて、ｎ+領域１１６と接続されている電極部１１７とも接続されている。
【００６５】
このようにすれば、サージ保護素子６Ｈ，６Ｌに流れる電流値を検出する電流センス回路（図示しない）がシリコン層１０１Ｄ上に形成され得る。また、サージ保護素子６Ｈ，６Ｌは、エミッタ電極１１１と電極部１１７との間に嵌め合されるように配置されることができるため、誘電体分離型基板１００上に安定して保持され得る。
【００６６】
上記半導体装置１Ａは、第１のパワー半導体素子としてのＩＧＢＴ４Ｈ、第２のパワー半導体素子としてのＩＧＢＴ４Ｌ、第１のサージ保護素子６Ｈおよび第２のサージ保護素子６Ｌを備える。さらに、半導体装置１Ａは、入力信号に基づいてスイッチング制御信号を出力するための制御信号出力部２と、制御信号出力部２と接続されており、スイッチング制御信号に基づいてＩＧＢＴ４Ｈに駆動信号を出力するためのハイサイドレベルシフト部３Ｈと、制御信号出力部２と接続されており、スイッチング制御信号に基づいてＩＧＢＴ４Ｌに駆動信号を出力するためのローサイドレベルシフト部３Ｌと、負荷と接続されるべき出力ノードＯＵＴをさらに備える。ＩＧＢＴ４Ｈは、外部の高電圧源ＨＶに接続されるべきコレクタと、出力ノードＯＵＴと接続されているエミッタと、第１駆動部とからの駆動信号を受けるゲートとを含む。ＩＧＢＴ４Ｌは、出力ノードＯＵＴと接続されているコレクタと、外部の接地ノードＧＮＤと接続されるエミッタと、ローサイドレベルシフト部３Ｌからの駆動信号を受けるゲートとを含む。第１のサージ保護素子６Ｈの第１端子部は、ＩＧＢＴ４Ｈのコレクタと接続されており、第２のサージ保護素子６Ｌの第１端子部は、ＩＧＢＴ４Ｌのコレクタと接続されている。
【００６７】
上記半導体装置１Ａは、ＩＧＢＴ４Ｈ，４Ｌがインバータ回路のスイッチング素子を構成している半導体装置に好適である。
【００６８】
実施の形態２．
図６に示されるように、実施の形態２に係る半導体装置１Ｂは、実施の形態１に係る半導体装置１Ａと基本的に同様の構成を備えるが、サージ保護素子６Ｈ，６Ｌの各第２端子部が、ＩＧＢＴ４Ｈ，ＩＧＢＴ４Ｌの各エミッタ電極ではなく、接地ノードＧＮＤに接続されている点で異なる。半導体装置１Ｂは、上記半導体装置１Ａと同様の方法により、製造され得る。
【００６９】
このようにしても、半導体装置１Ｂによれば、サージ保護素子６Ｈ，６Ｌの第１端子部がＩＧＢＴ４Ｈ，４Ｌのコレクタと接続されているため、半導体装置１Ａと同様の効果を奏することができる。つまり、例えばＩＧＢＴ４Ｈ，４Ｌのコレクタ−エミッタ間に、アバランシェ電流耐量超えの電流が流れ得るようなサージ電圧が突発的に印加され場合、当該サージ電圧により生じる電流は、主にサージ保護素子６Ｈ，６Ｌを流れ、接地ノードＧＮＤに流れ出る。なお、接地ノードＧＮＤは、上記サージにより生じる電荷を十分に吸収できるように設けられていればよい。
【００７０】
なお、半導体装置１Ｂのサージ保護素子６Ｈ，６Ｌは、実施の形態１におけるサージ保護素子６Ｈ，６Ｌと同様の構成を備えていてもよいし、後述する実施の形態４〜６におけるサージ保護素子６Ｈ，６Ｌと同様の構成を備えていてもよい。半導体装置１Ｂのサージ保護素子６Ｈ，６Ｌの第１端子部と第２端子部とは、第１方向に互いに間隔を隔てて配置されていてもよいし、第２方向に互いに間隔を隔てて配置されていてもよい。
【００７１】
実施の形態３．
図７に示されるように、実施の形態３に係る半導体装置１Ｃは、実施の形態１に係る半導体装置１Ａと基本的に同様の構成を備えるが、サージ保護素子６Ｈ，６Ｌの各第２端子部とＩＧＢＴ４Ｈ，ＩＧＢＴ４Ｌの各エミッタ電極との間に配置されている第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effective Transistor）７Ｈ，７Ｌ（第１スイッチング素子）と、各第２端子部と接地ノードとの間に配置されている第２ＭＯＳＦＥＴ８Ｈ，８Ｌ（第２スイッチング素子）とをさらに備える点で異なる。
【００７２】
第１ＭＯＳＦＥＴ７Ｈのソースは、ＩＧＢＴ４Ｈのエミッタおよびダイオード５Ｈのアノードと接続されている。第１ＭＯＳＦＥＴ７Ｈのドレインは、サージ保護素子６Ｈの第２端子部および第２ＭＯＳＦＥＴ８Ｈのドレインと接続されている。
【００７３】
第１ＭＯＳＦＥＴ７Ｌのソースは、ＩＧＢＴ４Ｌのエミッタおよびダイオード５Ｌのアノードと接続されている。第１ＭＯＳＦＥＴ７Ｌのドレインは、サージ保護素子６Ｌの第２端子部および第２ＭＯＳＦＥＴ８Ｌのドレインと接続されている。
【００７４】
第２ＭＯＳＦＥＴ８Ｈのソースは、接地ノードＧＮＤと接続されている。第２ＭＯＳＦＥＴ８Ｌのソースは、接地ノードＧＮＤと接続されている。
【００７５】
つまり、サージ保護素子６Ｈ，６Ｌの各第２端子部は、第１ＭＯＳＦＥＴ７Ｈ，７Ｌを介してＩＧＢＴ４Ｈ，４Ｌのエミッタと接続されており、かつ、第２ＭＯＳＦＥＴ８Ｈ，８Ｌを介して接地ノードＧＮＤと接続されている。
【００７６】
第１ＭＯＳＦＥＴ７Ｈおよび第２ＭＯＳＦＥＴ８Ｈの一方がオンとされているときに、第１ＭＯＳＦＥＴ７Ｈおよび第２ＭＯＳＦＥＴ８Ｈの他方がオフとされている。第１ＭＯＳＦＥＴ７Ｌおよび第２ＭＯＳＦＥＴ８Ｌの一方がオンとされているときに、第１ＭＯＳＦＥＴ７Ｌおよび第２ＭＯＳＦＥＴ８Ｌの他方がオフとされている。
【００７７】
半導体装置１Ｂは、第１ＭＯＳＦＥＴ７Ｈ，７Ｌおよび第２ＭＯＳＦＥＴ８Ｈ，８Ｌのスイッチング動作を制御する制御部（図示しない）をさらに備えていてもよい。制御部は、第１ＭＯＳＦＥＴ７Ｈ，７Ｌおよび第２ＭＯＳＦＥＴ８Ｈ，８Ｌの各ゲートと接続されている。制御部は、第１ＭＯＳＦＥＴ７Ｈおよび第２ＭＯＳＦＥＴ８Ｈに対し、その一方をオンとして他方をオフとするように、スイッチング制御信号を出力する。また、制御部は、第１ＭＯＳＦＥＴ７Ｌおよび第２ＭＯＳＦＥＴ８Ｌに対し、その一方をオンとして他方をオフとするように、スイッチング制御信号を出力する。つまり、上記制御部は、第１ＭＯＳＦＥＴ７Ｈ，７Ｌおよび第２ＭＯＳＦＥＴ８Ｈ，８Ｌの各ゲートを駆動するゲートドライブ回路を有している。なお、半導体装置１Ｃは、上記半導体装置１Ａと同様の方法により、製造され得る。
【００７８】
このような半導体装置１Ｃによれば、半導体装置１Ｃの動作環境およびサージが発生するタイミング等に応じて、半導体装置１Ｃがより安定的に動作可能なように、サージ保護素子６Ｈ，６Ｌを流れるアバランシェ電流の転流先を切り替えることができる。
【００７９】
なお、サージ保護素子６Ｈ，６Ｌを流れるアバランシェ電流の転流先は、半導体装置１Ｃの動作中に固定されてもよい。また、サージ保護素子６Ｈ，６Ｌを流れるアバランシェ電流の転流先は、上記制御部によって半導体装置１Ｃの動作中の特定のタイミングで切り替え可能に設けられていてもよい。
【００８０】
また、半導体装置１Ｃのサージ保護素子６Ｈ，６Ｌは、実施の形態１におけるサージ保護素子６Ｈ，６Ｌと同様の構成を備えていてもよいし、後述する実施の形態４〜６におけるサージ保護素子６Ｈ，６Ｌと同様の構成を備えていてもよい。半導体装置１Ｃのサージ保護素子６Ｈ，６Ｌの第１端子部と第２端子部とは、第１方向に互いに間隔を隔てて配置されていてもよいし、第２方向に互いに間隔を隔てて配置されていてもよい。
【００８１】
実施の形態４．
図８および図９に示されるように、実施の形態４に係る半導体装置１Ｄは、実施の形態１に係る半導体装置１Ａと基本的に同様の構成を備えるが、サージ保護素子６Ｈが互いに直列に接続されている複数のサージ保護部９Ｈ，１０Ｈを含み、サージ保護素子６Ｌが互いに直列に接続されている複数のサージ保護部９Ｌ，１０Ｌを含む点で異なる。
【００８２】
図９に示される誘電体分離型基板１００は、図３に示される半導体装置１Ａの誘電体分離型基板１００の構成に加えて、素子分離領域１０１Ｈと、素子分離領域１０１によってＩＧＢＴ４Ｈ，４Ｌおよびシリコン層１０１Ｄと隔てられているシリコン層１０１Ｉをさらに含む。
【００８３】
平面視において、シリコン層１０１Ｉは、例えば素子分離領域１００Ｈによって囲まれた領域である。シリコン層１０１Ｉは、ｎ型を有する第１不純物領域１１９を有している。図９に示されるように、シリコン層１０１Ｉは、素子分離領域１０１Ｆ，１０１Ｈによって、ＩＧＢＴ４Ｈ，４Ｌが形成されているシリコン層１０１Ｃと隔てられている。
【００８４】
平面視において、シリコン層１０１Ｄは、例えば素子分離領域１００Ｇによって囲まれた領域である。シリコン層１０１Ｄは、ｎ型を有するｎ+領域１１６を有している。図９に示されるように、シリコン層１０１Ｄは、素子分離領域１０１Ｆ，１０１Ｈによって、ＩＧＢＴ４Ｈ，４Ｌが形成されているシリコン層１０１Ｃと隔てられている。
【００８５】
コレクタ引出配線部１１５は、例えば電極部１２０を介して、ｎ+領域１１６に接続されている。サージ保護部９Ｈ，９Ｌの第１端子部は、例えば電極部１２１を介して、シリコン層１０１Ｄのｎ+領域１１６に接続されている。つまり、コレクタ引出配線部１１５とサージ保護部９Ｈ，９Ｌの各第１端子部とは、電極部１２０、ｎ+領域１１６および電極部１２１を介して接続されている。
【００８６】
サージ保護部９Ｈ，９Ｌの第１方向の各一端は、電極部１２０，１２１およびｎ+領域１１６を介して、コレクタ引出配線部１１５に接続されている。サージ保護部９Ｈ，９Ｌの第１方向の各他端は、電極部１２２，１２３および第１不純物領域１１９を介して、サージ保護部１０Ｈの第１方向の各一端に接続されている。サージ保護部１０Ｈの第１方向の各他端は、エミッタ電極１１１に接続されている。つまり、サージ保護素子６Ｈ，６Ｌの各第１端子部は、サージ保護部９Ｈ，９Ｌの第１方向の上記一端により構成されており、サージ保護素子６Ｈ，６Ｌの各第２端子部は、サージ保護部１０Ｈ，１０Ｌの第１方向の上記他端により構成されている。
【００８７】
サージ保護部１０Ｈ，１０Ｌを構成する材料は、例えばサージ保護部９Ｈ，９Ｌを構成する材料と同じである。電極部１２０〜１２３を構成する材料は、導電性を有する任意の材料で構成されていればよいが、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を含む。
【００８８】
サージ保護部９Ｈ，９Ｌの第１方向の上記一端と上記他端との間の最短距離ＷSPD2と、サージ保護部１０Ｈ，１０Ｌの第１方向の上記一端と上記他端との間の最短距離ＷSPD2とは、例えば等しい。この場合、サージ保護部９Ｈ，１０Ｈには、ＩＧＢＴ４Ｈのコレクタとエミッタとの間に印加される電圧の半分が印加される。同様に、サージ保護部９Ｌ，１０Ｌには、ＩＧＢＴ４Ｌのコレクタとエミッタとの間に印加される電圧の半分が印加される。
【００８９】
なお、半導体装置１Ｄは、半導体装置１Ａと同様の方法により製造され得る。
半導体装置１Ｄによれば、サージ保護素子６Ｈ，６Ｌは、第１端子部を有するサージ保護部９Ｈ，９Ｌと、第２端子部を有するサージ保護部１０Ｈ，１０Ｌとを含む。そのため、サージ保護部９Ｈおよびサージ保護部１０Ｈの各々には、ＩＧＢＴ４Ｈのコレクタとエミッタとの間に印加される電圧が所定の比率で分圧されたものが印加される。そのため、半導体装置１Ｄによれば、互いに直列に接続されているサージ保護素子の数に応じて、サージ保護素子を高耐圧化することができる。つまり、半導体装置１Ｄは、半導体装置１Ａと比べてより高耐圧化されているＩＧＢＴ４Ｈ，４Ｌを備えながらも、互いに直列に接続された複数のサージ保護素子によってアバランシェ電流耐量が向上されている。
【００９０】
さらに、サージ保護部９Ｈ，９Ｌおよびサージ保護部１０Ｈ，１０Ｌの各々には第１方向に沿った電界強度分布が形成される。そのため、サージ保護部９Ｈ，９Ｌの第１方向の上記一端と上記他端との間の最短距離ＷSPD2およびサージ保護部１０Ｈ，１０Ｌの第１方向の上記一端と上記他端との間の最短距離ＷSPD2を設計パラメータとして、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値を設計することができる。
【００９１】
なお、図８に示されるサージ保護部１０Ｈ，１０Ｌの第２端子部は、ＩＧＢＴ４Ｈ，４Ｌの各エミッタに接続されているが、これに限られるものでは無く、接地ノードＧＮＤに接続されていてもよい。つまり、ＩＧＢＴ４Ｈのコレクタと接地ノードＧＮＤとの間に、複数のサージ保護部９Ｈ，１０Ｈが直列に接続されており、かつＩＧＢＴ４Ｌのコレクタと接地ノードＧＮＤとの間に、複数のサージ保護部９Ｌ，１０Ｌが直列に接続されていてもよい。
【００９２】
また、図８おおび図９に示される半導体装置１Ｄでは、２つのサージ保護部が直列に接続されているが、３以上の任意の数のサージ保護部が直列に接続されていてもよい。
【００９３】
実施の形態５．
図１０および図１１に示されるように、実施の形態５に係る半導体装置１Ｅは、実施の形態１に係る半導体装置１Ａと基本的に同様の構成を備えるが、サージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａと第２端子部１１３Ｂとが、主に第１面１００Ａに交差する第２方向に互いに間隔を隔てて配置されている点で異なる。
【００９４】
サージ保護素子６Ｈ，６Ｌの第１端子部１１３Ａは、例えばシリコン層１０１Ｄ上において、エミッタ電極１１１と接続されている。
【００９５】
エミッタ電極１１１の一部は、フィールド酸化膜１０２およびゲート絶縁膜１０８上に配置されており、例えばエミッタ領域１０４が形成されているシリコン層１０１Ｃと素子分離領域１０１Ｆ，１０１Ｇを介して隔てられているシリコン層１０１Ｄ上に配置されている。エミッタ電極１１１は、例えばシリコン層１０１Ｃに形成されているエミッタ領域１０４、およびシリコン層１０１Ｄに形成されているｎ+領域１１６に接続されている。エミッタ電極１１１においてシリコン層１０１Ｄ上に配置されている部分が、サージ保護素子６Ｈ，６Ｌの第２端子部１１３Ｂと接続されている。
【００９６】
第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＨSPD1は、第２方向における距離とされている。この場合、サージ保護素子６Ｈの降伏電圧および破壊臨界電流値は、例えば図１２に示される第２方向における第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＨSPD1（実効長）によって制御される。
【００９７】
なお、半導体装置１Ｅは、半導体装置１Ａと同様の方法により製造され得る。
半導体装置１Ｅでは、第１端子部１１３Ａと第２端子部１１３Ｂとの間の第２方向の電界強度分布はほぼ均等とされ得る。そのため、上記半導体装置１Ａによれば、第２方向における第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＨSPD1を設計パラメータとして、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値を設計することができる。
【００９８】
実施の形態６．
図１２および図１３に示されるように、実施の形態６に係る半導体装置１Ｆは、実施の形態４に係る半導体装置１Ｄと基本的に同様の構成を備えるが、誘電体分離型基板１００上に配置されている複数の導電部１２４，１２５をさらに備え、複数のサージ保護部９Ｈ，１０Ｈ，１１Ｈが複数の導電部１２４，１２５を介して互いに直列に接続されている点で異なる。なお、サージ保護素子６Ｌも、サージ保護素子６Ｈと同様の構成を備えている。
【００９９】
サージ保護素子６Ｈは、互いに直列に接続されている複数のサージ保護部９Ｈ，１０Ｈ，１１Ｈを含む。サージ保護素子６Ｌは、互いに直列に接続されている複数のサージ保護部９Ｌ，１０Ｌ，１１Ｌを含む。
【０１００】
導電部１２４は、サージ保護素子６Ｈよりも下方に配置されている。導電部１２４は、フィールド酸化膜１０２上であって層間絶縁膜１１４よりも下方に配置されている。導電部１２５は、サージ保護素子６Ｈよりも上方に配置されている。導電部１２５は、層間絶縁膜１１４上であって保護膜１１８よりも下方に配置されている。
【０１０１】
導電部１２４は、第２方向においてコレクタ引出配線部１１５と重なるように配置されている部分と、第２方向において導電部１２５と重なるように配置されている部分とを有している。導電部１２５は、第２方向において導電部１２４と重なるように配置されている部分と、第２方向においてエミッタ電極１１１と重なるように配置されている部分とを有している。
【０１０２】
サージ保護部９Ｈ，９Ｌの第２方向の一端（上端）は、コレクタ引出配線部１１５と接続されている。サージ保護部９Ｈ，９Ｌの第２方向の他端（下端）は、第２方向においてコレクタ引出配線部１１５と重なるように配置されている導電部１２４の部分と接続されている。
【０１０３】
サージ保護部１０Ｈ，１０Ｌの第２方向の一端（下端）は、第２方向において導電部１２５と重なるように配置されている導電部１２４の部分と接続されている。サージ保護部１０Ｈ，１０Ｌの第２方向の他端（上端）は、第２方向において導電部１２４と重なるように配置されている導電部１２５の部分と接続されている。
【０１０４】
サージ保護部１１Ｈ，１１Ｌの第２方向の一端（上端）は、第２方向においてエミッタ電極１１１と重なるように配置されている導電部１２５の部分と接続されている。サージ保護部１１Ｈ，１１Ｌの第２方向の他端（下端）は、エミッタ電極１１１と接続されている。
【０１０５】
サージ保護素子６Ｈ，６Ｌにおいてコレクタ引出配線部１１５と接続されている第１端子部は、サージ保護部９Ｈ，９Ｌにより構成されている。サージ保護素子６Ｈ，６Ｌにおいてエミッタ電極１１１と接続されている第２端子部は、サージ保護部１１Ｈにより構成されている。
【０１０６】
サージ保護部９Ｈ，９Ｌ、サージ保護部１０Ｈ，１０Ｌ、サージ保護部１１Ｈ，１１Ｌの第２方向の上記一端と上記他端との間の最短距離ＨSPD2は、例えば互いに等しい。第２方向において導電部１２４の上面と第１面１００Ａとの間の距離は、例えば第２方向においてエミッタ電極１１１の上面と第１面１００Ａとの間の距離に等しい。第２方向において導電部１２５の下面と第１面１００Ａとの間の距離は、例えば第２方向においてコレクタ引出配線部１１５の下面と第１面１００Ａとの間の距離に等しい。エミッタ電極１１１と導電部１２４とは、例えば１つの導電性膜から形成されたものである。コレクタ引出配線部１１５と導電部１２５とは、例えば１つの導電性膜から形成されたものである。
【０１０７】
半導体装置１Ｆでは、サージ保護部９Ｈ，９Ｌ、サージ保護部１０Ｈ，１０Ｌ、サージ保護部１１Ｈ，１１Ｌの各々には、第２方向に沿った電界強度分布が形成される。そのため、上記半導体装置１Ｆによれば、各サージ保護部の第２方向における最短距離ＨSPD2を設計パラメータとして、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値を設計することができる。
【０１０８】
（変形例１）
実施の形態１に係る半導体装置の製造方法は、予め成形加工されたサージ保護素子６Ｈ，６Ｌが誘電体分離型基板１００上に配置されるが、これに限られるものではない。サージ保護素子６Ｈ，６Ｌは、例えば液相成長法または気相成長法により誘電体分離型基板１００上に直接形成されてもよい。このような製造方法によっても、実施の形態１〜６に係る各サージ保護素子６Ｈ，６Ｌを形成することができる。
【０１０９】
液相成長法に依る場合、まず、サージ保護素子６Ｈ，６Ｌとなるべき溶液が準備される。当該溶液は、例えば酸化亜鉛（ＺｎＯ）を主成分とし、酸化ビスマス（Ｂｉ2Ｏ3）および窒素（Ｎ）を添加成分とした多結晶微粉末焼結体が適切な溶媒に溶融されたものである。次に、スピンコート法などの任意の方法により、準備された溶液が誘電体分離型基板１００上に塗布される。これにより、誘電体分離型基板１００上にサージ保護素子６Ｈ，６Ｌとなるべき膜が形成される。次に、例えば写真製版技術により当該膜に対するパターニング加工が行われる。これにより、サージ保護素子６Ｈ，６Ｌが形成される。
【０１１０】
気相成長法に依る場合、サージ保護素子６Ｈ，６Ｌとなるべき気化された材料が誘電体分離型基板１００上に堆積されることにより、誘電体分離型基板１００上にサージ保護素子６Ｈ，６Ｌとなるべき膜が形成される。次に、写真製版技術により当該膜に対するパターニング加工が行われ、サージ保護素子６Ｈ，６Ｌが形成される。
【０１１１】
なお、液相成長法または気相成長法によりサージ保護素子６Ｈ，６Ｌを形成する場合の成長条件は、下地とされる誘電体分離型基板１００の構成部材を変質または溶融させないように、設定される。例えばエミッタ電極１１１および電極部１１７を構成する材料がＡｌである場合には、上記成長条件は加熱温度が４００℃以下となるように設定される。エミッタ電極１１１および電極部１１７を構成する材料がＣｕである場合には、加熱温度は４００℃超えであってもよい。
【０１１２】
（変形例２）
また、サージ保護素子６Ｈ，６Ｌは、誘電体分離型基板１００上において局所加熱処理が施されることにより形成されてもよい。局所加熱処理は、サージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値をＩＧＢＴ４Ｈ，４Ｌの耐圧に対して最適化するために実施される。
【０１１３】
図１４は、実施の形態１に係る半導体装置の製造方法の変形例として、局所加熱処理を説明するための断面図である。図１５は、図１４に示される局所加熱処理後に形成されるエミッタ電極１１１および電極部１１７等の構成例を示す断面図である。
【０１１４】
まず、第１面１００Ａ上にフィールド酸化膜１０２が形成された誘電体分離型基板１００が準備される。このとき、誘電体分離型基板１００上には、エミッタ電極１１１および電極部１１７等は形成されていない。次に、上記液相成長法または上記気相成長法により、フィールド酸化膜１０２上であって、ＩＧＢＴが形成されているシリコン層１０１Ｃとは素子分離領域１０１Ｆおよび素子分離領域１０１Ｏを隔てて配置されているシリコン層１０１Ｎ上に、サージ保護素子６Ｈ，６Ｌとなるべき膜１２７が形成される。
【０１１５】
次に、図１４に示されるように、局所加熱部２００を用いて、膜１２７に対し局所加熱処理が実施される。局所加熱部２００は、例えばレーザ光を膜１２７にのみ局所的に照射可能であり、かつレーザ光を膜１２７に照射した状態で第１面１００Ａに対して平行に走査可能である。局所加熱部２００により、膜１２７の全体のみが局所的に加熱されることにより、膜１２７からサージ保護素子６Ｈ，６Ｌが形成される。なお、第１面１００Ａ上において膜１２７以外の領域は加熱されない。
【０１１６】
局所加熱処理の条件は、例えば加熱温度が４００℃以上１０００℃以下であり、加熱時間（特定の領域が実質的に加熱されている時間）が数十ミリ秒〜数秒程度である。加熱後には例えば自然冷却させる。
【０１１７】
その後、図１５に示されるように、サージ保護素子６Ｈ，６Ｌの一部と接続されているエミッタ電極１１１と、サージ保護素子６Ｈ，６Ｌの他の一部と接続されている電極部１１７とが形成される。エミッタ電極１１１および電極部１１７の各一部は、例えばサージ保護素子６Ｈ，６Ｌ上に配置されている。この場合、サージ保護素子６Ｈ，６Ｌの各第１端子部および各第２端子部は、サージ保護素子６Ｈ，６Ｌの上面の各一部により構成されている。さらに、層間絶縁膜１１４、コレクタ引出配線部１１５および保護膜１１８が形成されることにより、図１５に示される半導体装置が製造される。
【０１１８】
このような局所加熱処理が施されたサージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値は、局所加熱処理が施されていないサージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値と比べて、ＩＧＢＴ４Ｈ，４Ｌの耐圧に対して最適化されている。
【０１１９】
また、局所加熱処理時には、誘電体分離型基板１００上には、エミッタ電極１１１および電極部１１７等は形成されていない。局所加熱処理では、例えばエミッタ電極１１１を構成する材料の融点以上の温度に、膜１２７を加熱することができる。この場合、膜１２７がエミッタ電極１１１を構成する材料の融点以上の温度に加熱されたときに膜１２７の周囲に形成されている素子分離領域等の絶縁能力が変質または劣化しないように、膜１２７が配置されているのが好ましい。
【０１２０】
図１５に示されるサージ保護素子６Ｈ，６Ｌでは、電極部１１７を介してコレクタ引出配線部１１５と接続されている第１端子部１１３Ａと、エミッタ電極１１１と接続されている第２端子部１１３Ｂとが第１方向に間隔を隔てて配置されている。そのため、図１５中のサージ保護素子６Ｈ，６Ｌの降伏電圧および破壊臨界電流値は、第１方向における第１端子部１１３Ａと第２端子部１１３Ｂとの間の最短距離ＷSPD3（実効長）によって制御される。
【０１２１】
なお、局所加熱処理が施されたサージ保護素子６Ｈ，６Ｌは、局所加熱処理が施されていないサージ保護素子６Ｈ，６Ｌと比べて、結晶粒が粗大化し、結晶方位が変化する場合がある。このような結晶粒の粗大化と結晶方位の変化は、例えばサージ保護素子６Ｈ，６ＬをＳＥＭ観察することにより確認される。具体的には、まずイオンポリッシュによりサージ保護素子６Ｈ，６Ｌの表面または断面を平坦化して露出させ、露出された表面をＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察することにより、サージ保護素子６Ｈ，６Ｌの結晶粒の大きさおよび形状を評価することができる。さらに、ＳＥＭを用いたＥＢＳＤ（Ｅｌｅｃｔｒｏｎ  Ｂａｃｋ  Ｓｃａｔｔｅｒ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎｓ）観察により、各結晶粒界を構成する元素および結晶方位を特定することができる。
【０１２２】
（変形例３）
実施の形態１〜６に係る半導体装置１Ａ〜１Ｆは、パワー半導体素子としてＩＧＢＴ４Ｈ，４Ｌを備えているがこれに限られるものではなく、例えばＩＧＢＴに代えてＭＯＳＦＥＴを備えていてもよい。図１６は、ＩＧＢＴに代えてＭＯＳＦＥＴ１２Ｈ，１２Ｌを備える点のみが半導体装置１Ａと異なっている半導体装置１Ｇを示すブロック図である。図１６に示されるように、ハイサイドレベルシフト部３Ｈおよびローサイドレベルシフト部３Ｌに接続されている各ＭＯＳＦＥＴ１２Ｈ，１２Ｌは、例えばｎ型ＭＯＳＦＥＴである。ハイサイドレベルシフト部３Ｈに接続されているＭＯＳＦＥＴ１２Ｈのドレインは高電圧源ＨＶに接続されており、ローサイドレベルシフト部３Ｌに接続されているＭＯＳＦＥＴ１２Ｌのソースは接地ノードＧＮＤに接続されている。サージ保護素子６Ｈ，６Ｌの各第１端子部がＭＯＳＦＥＴ１２Ｈ，１２Ｌの各ドレインと接続されている。このよう半導体装置１Ｇにおけるサージ保護素子６Ｈ，６Ｌも実施の形態１に係る半導体装置１Ａにおけるサージ保護素子６Ｈ，６Ｌと同様に作用する。そのため、図１６に示される半導体装置１Ｇは、上述した半導体装置１Ａと同様の効果を奏することができる。
【０１２３】
以上のように本発明の実施の形態について説明を行なったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【符号の説明】
【０１２４】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ  半導体装置、２  制御信号出力部、３Ｈ  ハイサイドレベルシフト部、３Ｌ  ローサイドレベルシフト部、５Ｈ，５Ｌ  ダイオード、６Ｈ，６Ｌ  サージ保護素子、７Ｈ，７Ｌ  第１ＭＯＳＦＥＴ、８Ｈ，８Ｌ  第２ＭＯＳＦＥＴ、９Ｈ，９Ｌ，１０Ｈ，１０Ｌ，１１Ｈ，１１Ｌ  サージ保護部、１００  誘電体分離型基板、１００Ａ  第１面、１００Ｇ，１００Ｈ，１０１Ｆ，１０１Ｇ，１０１Ｈ  素子分離領域、１０１Ａ  シリコン基板、１０１Ｂ  埋込絶縁膜、１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｉ  シリコン層、１０２  フィールド酸化膜、１０３  ウェル領域、１０４  エミッタ領域、１０５  バッファ領域、１０６  コレクタ領域、１０７  ドリフト領域、１０８  ゲート絶縁膜、１０９  ゲート電極、１１０  フィールドプレート、１１１  エミッタ電極、１１２  コレクタ電極、１１３Ａ  第１端子部、１１３Ｂ  第２端子部、１１３Ｃ  第１部分、１１３Ｄ  第２部分、１１４  層間絶縁膜、１１５  コレクタ引出配線部、１１６  ｎ+領域、１１７，１２０，１２１，１２２，１２３  電極部、１１８  保護膜、１１９  第１不純物領域、１２４，１２５  導電部、１２６  膜、２００  局所加熱部。 
【図１】
2019054044.tif 000003
【図２】
2019054044.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019054044.tif 000009
【図８】
2019054044.tif 000010
【図９】
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【図１０】
2019054044.tif 000012
【図１１】
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【図１２】
2019054044.tif 000014
【図１３】
2019054044.tif 000015
【図１４】
2019054044.tif 000016
【図１５】
2019054044.tif 000017
【図１６】
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