(57)【要約】【課題】信頼性を向上できる。【解決手段】実施形態によれば、半導体装置１は、互いに対向する第１及び第２主面を有し、第１主面に第１及び第２配線層１８及び１９が積層された半導体基板１０と、半導体基板１０内に設けられ、第１主面の第１配線層１８と第２主面に設けられた端子ＢＰ−Ａとを電気的に接続する第１電極３０と、第２配線層上に設けられた第２電極５０と、を含む。第１電極３０、第１配線層１８、第２配線層１９、及び、第２電極５０は、第１及び第２主面に垂直な第１方向Ｄ３に沿って配置される。第２配線層１９は、第２電極５０との接続領域と第２配線層１９の端部との間に第１エアギャップＡＧ１を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２主面を有し、前記第１主面に第１及び第２配線層が積層された半導体基板と、
前記半導体基板内に設けられ、前記第１主面の前記第１配線層と前記第２主面に設けられた端子とを電気的に接続する第１電極と、
前記第２配線層上に設けられた第２電極と
を備え、前記第１電極、前記第１及び第２配線層、及び、前記第２電極は、前記第１及び第２主面に垂直な第１方向に沿って配置され、
前記第２配線層は、前記第２電極との接続領域と前記第２配線層の端部との間に第１エアギャップを有する半導体装置。
【請求項２】
前記第２配線層と同層に設けられ、前記第２配線層に隣接する第３配線層を更に備え、
前記第２配線層と前記第３配線層との間には第２エアギャップが設けられ、
前記第２配線層は、前記第２電極との前記接続領域と、前記第２エアギャップを介して前記第３配線層と隣接する前記端部との間に前記第１エアギャップを有する請求項１記載の半導体装置。
【請求項３】
前記第２配線層は、前記半導体基板に平行な第２方向に延び、前記第２電極との前記接続領域から前記第２方向に向かって設けられた複数の前記第１エアギャップを更に有する請求項１または２記載の半導体装置。
【請求項４】
前記第１エアギャップは、前記半導体基板に平行な第２方向に延びるライン形状である請求項１または２記載の半導体装置。
【請求項５】
前記第２方向に向かって設けられた前記複数の第１エアギャップは、千鳥配列される請求項３記載の半導体装置。
【請求項６】
前記第２方向に向かって設けられた前記複数の第１エアギャップは、前記第２方向に沿って配列される請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）を通して、メモリチップが積層される半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５７９９２３５号公報
【特許文献２】特許第５８３０２１２号公報
【特許文献３】特開２０１２−１２４４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、互いに対向する第１及び第２主面を有し、第１主面に第１及び第２配線層が積層された半導体基板と、半導体基板内に設けられ、第１主面の第１配線層と第２主面に設けられた端子とを電気的に接続する第１電極と、第２配線層上に設けられた第２電極と、を含む。第１電極、第１及び第２配線層、及び、第２電極は、第１及び第２主面に垂直な第１方向に沿って配置される。第２配線層は、第２電極との接続領域と第２配線層の端部との間に第１エアギャップを有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体装置におけるメモリチップとインターフェイスチップの実装断面図である。
【図３】図３は、第１実施形態に係る半導体装置の備えるメモリチップにおける電極ＴＳＶの断面図である。
【図４】図４は、第１実施形態に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリチップにおける配線層の製造工程を示す断面図である。
【図６】図６は、配線間ショートの例を示す図である。
【図７】図７は、第２実施形態の第１例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図８】図８は、第２実施形態の第２例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図９】図９は、第２実施形態の第３例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図１０】図１０は、第２実施形態の第４例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図１１】図１１は、第２実施形態の第５例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【図１２】図１２は、第２実施形態の第６例に係る半導体装置の備えるメモリチップにおける最上層の配線層の平面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では半導体装置として、ＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
【０００９】
１．１  メモリシステムの全体構成
まず、メモリシステムの全体構成について、図１を用いて説明する。
【００１０】
図１に示すようにメモリシステム１は、記憶媒体１００と、インターフェイス（Ｉ／Ｆ）チップ４００と、コントローラ２００とを備えている。コントローラ２００及び記憶媒体１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
記憶媒体１００は、複数の独立したチップを含む。本実施形態では、チップが、ＮＡＮＤ型フラッシュメモリである場合について説明する。以下、チップを「メモリチップＭＣ」と呼ぶ。図１の例では、記憶媒体１００は、８個のメモリチップＭＣ−１〜ＭＣ−８を含む。なお、記憶媒体１００に含まれるメモリチップ数は、任意に設定可能である。メモリチップＭＣの詳細は、後述する。
【００１２】
インターフェイスチップ４００は、コントローラ２００と記憶媒体１００との間で、各種信号を転送する。
【００１３】
コントローラ２００は、Ｉ／Ｆチップ４００を介して記憶媒体１００の各メモリチップＭＣに接続され、記憶媒体１００のメモリ空間を管理する。また、コントローラ２００は、ホストバスを介してホスト機器２から受信した命令に応答して、記憶媒体１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。
【００１４】
また、コントローラ２００は、Ｉ／Ｆチップ４００を介して、記憶媒体１００と信号の送受信を行う。より具体的には、コントローラ２００は、記憶媒体１００と、例えば８ビットの信号ＤＱ＜７：０＞の送受信を行う。信号ＤＱ＜７：０＞には、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤが含まれる。また、コントローラ２００は、記憶媒体１００に、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信する。
【００１５】
信号ＣＥｎは、対応するメモリチップＭＣをイネーブルにするための信号であり、例えばｌｏｗレベル（以下、“Ｌ”レベルとも表記する）でアサートされる。信号ＣＬＥ及びＡＬＥは、信号ＤＱ＜７：０＞がそれぞれコマンド及びアドレスであることを示す信号であり、例えばｈｉｇｈレベル（以下、“Ｈ”レベルとも表記する）でアサートされる。信号ＷＥｎは、受信した信号をメモリチップＭＣ内へ取り込むための信号であり、コントローラ２００より信号ＤＱ＜７：０＞を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱ＜７：０＞がメモリチップＭＣに取り込まれる。信号ＲＥｎは、コントローラ２００が、メモリチップＭＣからデータＤＡＴを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。よって、メモリチップＭＣは、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱ＜７：０＞を出力する。
【００１６】
信号ＤＱＳ及び信号ＤＱＳの相補信号ＢＤＱＳは、送信側から信号ＤＱ＜７：０＞（データ）とともに出力されるクロック信号である。データ受信側は、送信された信号ＤＱＳ及び信号ＢＤＱＳを受けてデータを取り込むタイミングを調整する。
【００１７】
１．２  メモリチップの構成  
次に、メモリチップＭＣの構成について説明する。
【００１８】
図１に示すように、メモリチップＭＣの各々は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、及びシーケンサ１４０を備える。
【００１９】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセル（不図示）を備えている。メモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
【００２０】
ロウデコーダ１２０は、ロウアドレスをデコードする。ロウデコーダ１２０は、デコード結果に基づいて、メモリセルアレイ１１０においてロウ方向を選択し、必要な電圧を印加する。
【００２１】
センスアンプ１３０は、カラムアドレスに基づいて、対応するカラムを選択する。センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０からデータＤＡＴを読み出し、コントローラ２００に出力する。センスアンプ１３０は、データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２２】
シーケンサ１４０は、コントローラ２００から受信したコマンドＣＭＤに基づき、メモリチップＭＣ全体の動作を制御する。
【００２３】
なお、メモリチップＭＣは、メモリセルが半導体基板上に二次元に配置されたメモリセルアレイ１１０を含む平面型ＮＡＮＤ型フラッシュメモリでもよく、メモリセルが半導体基板上方に三次元に配置されたメモリセルアレイ１１０を含む三次元積層型ＮＡＮＤ型フラッシュメモリでもよい。
【００２４】
三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２５】
１．３  Ｉ／Ｆチップ及びＮＡＮＤ型フラッシュメモリの実装
次に、Ｉ／Ｆチップ４００及び記憶媒体１００の実装について、図２を用いて説明する。
【００２６】
図２に示すように、実装基板Ｓ上にはＩ／Ｆチップ４００が搭載されている。実装基板Ｓの上面には複数のラージバンプＬＢＰ（ＬＢＰ−１〜ＬＢＰ−４）が形成されている。また、Ｉ／Ｆチップ４００の上面には、複数のマイクロバンプＭＢＰ（ＭＢＰ−１〜ＭＢＰ−３）が形成されている。ラージバンプＬＢＰ及びマイクロバンプＭＢＰは、複数のメモリチップＭＣ（ＭＣ−１〜ＭＣ−８）を積層するために、基板Ｓの上面からの高さが同じとなるように形成される。
【００２７】
基板Ｓの下面には複数のバンプＢＰ（ＢＰ−１〜ＢＰ−９）が形成されている。バンプＢＰとラージバンプＬＢＰとは、基板Ｓ内に形成された配線を介して電気的に接続されている。バンプＢＰは、基板Ｓの外部からの電源電圧の供給、または外部との信号の送受信のために使用される。例えば、バンプＢＰ−１は、各メモリチップＭＣ−１〜ＭＣ−８に電源電圧を供給するために使用される。また、例えば、バンプＢＰ−２〜ＢＰ−９は、コントローラ２００とＩ／Ｆチップ４００及びメモリチップＭＣとの間で各種信号を送受信するために使用される。
【００２８】
ラージバンプＬＢＰ及びマイクロバンプＭＢＰ上には、複数のメモリチップＭＣ（ＭＣ−１〜ＭＣ−８）が積層される。各メモリチップＭＣ−１〜ＭＣ−８は、半導体基板の表面近傍にＮＡＮＤ型フラッシュメモリ（回路）が形成された面（以下、「チップ表面」と呼ぶ）と対向する面（以下、「チップ裏面」と呼ぶ）とを電気的に接続する電極ＴＳＶ及びバンプＢＰ−Ａを介して電気的に接続されている。このような構造は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と呼ばれ、入出力のピンが多いパッケージ方式の１つである。
【００２９】
なお、図２の例では、バンプＢＰ１〜ＢＰ９、ラージバンプＬＢＰ−１〜ＬＢＰ−４及びマイクロバンプＭＢＰ−１〜ＭＢＰ−４を示しているが、バンプＢＰ、ラージバンプＬＢＰ及びマイクロバンプＭＢＰの個数は、任意に設定可能である。また、メモリチップＭＣ−１〜ＭＣ−８は、チップ表面が基板Ｓを向くようにフェイスダウンで搭載されていてもよく、これとは逆にチップ裏面が基板Ｓを向くようにフェイスアップで搭載されてもよい。
【００３０】
例えば、最下層のメモリチップＭＣ−８のチップ表面には、再配線層ＲＤＬ（ＲＤＬ−１〜ＲＤＬ−５及び図示せぬ再配線層ＲＤＬ）が形成される。再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰと電極ＴＳＶとを接続する。また、再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰとマイクロバンプＭＢＰとを接続する。
【００３１】
具体的には、例えばバンプＢＰ−１は、基板Ｓ内の配線、ラージバンプＬＢＰ−１、再配線層ＲＤＬ−１を介して、メモリチップＭＣ−８の電極ＴＳＶに接続され、例えば電源電圧の供給に用いられる。また、例えばバンプＢＰ−３は、基板Ｓ内の配線、ラージバンプＬＢＰ−２、再配線層ＲＤＬ−２、及びマイクロバンプＭＢＰ−１を介してＩ／Ｆチップ４００に接続され、例えば、信号の送受信に用いられる。また、Ｉ／Ｆチップ４００は、例えば、マイクロバンプＭＢＰ−２及び再配線層ＲＤＬ−３を介してメモリチップＭＣ−８の電極ＴＳＶに接続される。
【００３２】
電極ＴＳＶは、各メモリチップＭＣ−２〜ＭＣ−８を貫通するように形成されている。より具体的には、メモリチップＭＣ−１内のＮＡＮＤ型フラッシュメモリは、バンプＢＰ−Ａを介してメモリチップＭＣ−２の電極ＴＳＶに電気的に接続される。メモリチップＭＣ−２〜ＭＣ−８の電極ＴＳＶは、バンプＢＰ−Ａを介して他の上層及び／又は下層のメモリチップＭＣの電極ＴＳＶに電気的に接続される。
【００３３】
１．４  電極ＴＳＶの構造
次に、電極ＴＳＶの構造について、図３を用いて説明する。図３は、図２における領域ＡＲを示しており、説明を簡略化するため、チップ表面が、紙面上方を向いている場合を示している。なお、図３の例では、半導体基板上方に３層の配線層が形成されている場合を示しているが、配線層の層数は任意に設定可能である。
【００３４】
図３に示すように、電極ＴＳＶは、大まかに、下部電極３０、配線層接続部４０、及び上部電極５０を含む。
【００３５】
下部電極３０は、半導体基板１０上（チップ表面）の絶縁層１５内に設けられた導電層１６とチップ裏面のバンプＢＰ−Ａとを接続する。絶縁層１５には、例えば、シリコン酸化膜が用いられる。導電層１６には、例えば、金属シリサイド（ニッケルシリサイド、またタングステンシリサイド等）が用いられる。導電層１６は、半導体基板１０に貫通孔１２を形成する際のエッチングストッパとしての機能を有する。従って、導電層１６は、エッチングストッパとして機能する任意の金属（例えば、タングステン等）または金属シリサイドであってもよい。バンプＢＰ−Ａには、例えば、はんだが用いられる。
【００３６】
より具体的には、半導体基板１０を貫通し、導電層１６に達する貫通孔１２が形成され、貫通孔１２の側面及びチップ裏面を被覆するように絶縁層１１が設けられている。絶縁層１１には、例えば、シリコン酸化膜が用いられる。導電層１６と、貫通孔１２の側面及び開口部近傍の絶縁層１１とに接するようにバリア層１３が設けられている。バリア層１３には、例えば、チタンナイトライドまたはニッケルナイトライドが用いられる。なお、バリア層１３は、チタンナイトライドまたはニッケルナイトライドに限定されない。バリア層１３は、導電性材料で、導電層１４の金属材料と、導電層１６または絶縁層１１との反応を抑制できる材料であればよい。更に、バリア層１３上に形成され、貫通孔１２内部を埋め込み、貫通孔１２の開口部近傍においてチップ裏面から突出するように導電層１４が設けられている。導電層１４には、例えば、銅が用いられる。なお、導電層１４には、銅以外の導電性材料が用いられてもよい。そして、突出した導電層１４上にバンプＢＰ−Ａが設けられている。
【００３７】
配線層接続部４０は、半導体基板１０の上方に形成された複数の配線層１７〜１９により構成される。配線層接続部４０は、導電層１６を介して、半導体基板１０と垂直な第３方向Ｄ３に沿って設けられた下部電極３０と上部電極５０とを接続する。また、配線層接続部４０は、半導体基板１０上に形成されたＮＡＮＤ型フラッシュメモリと電極ＴＳＶとを接続する。
【００３８】
より具体的には、半導体基板１０の上方において、ＮＡＮＤ型フラッシュメモリ等の回路を構成する配線層１７〜１９が、半導体基板１０上に設けられた絶縁層１５内に形成されている。なお、図３の例では、ＮＡＮＤ型フラッシュメモリに用いられる素子及び配線の一部が示されているが、それぞれの詳細については説明を省略する。配線層１７〜１９の各々は、配線部と、下層の配線層または半導体基板１０等と電気的に接続するためのビア部とを含む。なお、配線部及びビア部は同一の材料で一括して形成されてもよく、配線部とビア部とが異なる材料で、それぞれ別々に形成されてもよい。配線層１７〜１９には、例えば、タングステン、アルミニウム、または銅等の導電性材料と、そのバリア層（不図示）として、例えば、チタンナイトライドまたはニッケルナイトライド等とが用いられる。バリア層は、導電性材料で、配線層１７〜１９と絶縁層１５との反応を抑制できる材料であればよい。
【００３９】
以下の説明では、配線層１９にアルミニウムが用いられる場合について説明する。また、配線層接続部４０として上部電極５０（すなわち導電層２２）と直接的に接する配線層１９を配線層１９ａと表記し、例えば、ＮＡＮＤ型フラッシュメモリ等の回路を構成し、導電層２２と直接的に接していない配線層１９を配線層１９ｂと表記する。
【００４０】
本実施形態に係る配線層接続部４０においては、最上層の配線層１９ａの配線部に、スリット上のエアギャップＡＧ１が設けられている。また、配線層１９ａと、隣接する配線層１９ｂとの間には、エアギャップＡＧ２が設けられている。エアギャップＡＧ１及びＡＧ２のレイアウトについては後述する。
【００４１】
なお、図３の例では、エアギャップＡＧ１及びＡＧ２の断面の形状が長方形に近い形状である場合を示しているが、断面の形状は限定されない。エアギャップＡＧ１及びＡＧ２の形成方法により、例えば、三角形に近い形状であってもよく、台形に近い形状であってもよく、円形に近い形状であってもよい。更に、エアギャップＡＧ１が配線層１９ａを貫通するように設けられているが、エアギャップＡＧ１の下層に配線層１９ａがあってもよい。更に、以下の説明では、最上層の配線層１９ａにエアギャップＡＧ１が設けられている場合について説明するが、下層の配線層１７または配線層１８にエアギャップＡＧ１が設けられてもよい。
【００４２】
上部電極５０は、配線層１９の上面と、保護膜２１上に設けられた上部電極パッド２３とを接続する。
【００４３】
より具体的には、配線層１９上に設けられた絶縁層１５、絶縁層１５上に設けられたパッシベーション膜２０、及び保護膜２１を貫通し、配線層１９の上面に達するビアが開口され、導電層２２により埋め込まれている。導電層２２には、例えば、ニッケルが用いられる。なお、導電層２２には、ニッケル以外の導電性材料を用いてもよい。パッシベーション膜２０には、例えば、シリコン酸化膜またシリコン窒化膜が用いられる。保護膜２１には、例えば、ＰＥＴ（ポリエチレンテレフタレート）またはポリイミド等の樹脂が用いられる。そして、導電層２２の上面及び、保護膜２１上の一部に上部電極パッド２３が設けられている。上部電極パッド２３には、例えば、金が用いられる。
【００４４】
１．５  エアギャップＡＧ１及びＡＧ２のレイアウト
次に、エアギャップＡＧ１及びＡＧ２のレイアウトについて、図４を用いて説明する。図４は、配線層１９の上面図である。
【００４５】
図４に示すように、例えば、配線層接続部４０として機能する比較的配線幅の広い配線層１９ａが半導体基板１０と平行な第１方向Ｄ１に延びるように設けられている。その配線層１９ａの上面には、電極ＴＳＶの上部電極５０として機能する導電層２２が接している。そして、導電層２２との接続領域と、半導体基板１０に平行で第１方向Ｄ１と直交する第２方向Ｄ２における配線層１９ａの端部との間にライン形状のエアギャップＡＧ１が設けられている。第２方向Ｄ２におけるエアギャップＡＧ１の幅は、配線層１９上に絶縁層１５を成膜する際に埋め込まれずにエアギャップＡＧ１が形成される幅（例えば０．２μｍ以下）であればよい。なお、第１方向Ｄ１におけるエアギャップＡＧ１の長さは任意に設定可能である。また、導電層２２の接続領域と配線層１９ａの端部との間に複数のライン形状のエアギャップＡＧ１が設けられてもよい。また、エアギャップＡＧ１の側面に絶縁層１５が形成されていてもよい。
【００４６】
配線層１９ａの第２方向Ｄ２における両端には、第１方向Ｄ１に延びる配線層１９ｂがそれぞれ設けられており、配線層１９ａと配線層１９ｂとの間にはライン形状のエアギャップＡＧ２が設けられている。第２方向Ｄ２におけるエアギャップＡＧ２の幅は、配線層１９上に絶縁層１５を成膜する際に埋め込まれずにエアギャップＡＧ２が形成される幅であればよい。なお、エアギャップＡＧ２と配線層１９との間に絶縁層１５が形成されているが、絶縁層１５はなくてもよい。
【００４７】
１．６  エアギャップの形成方法
次に、エアギャップＡＧ１及びＡＧ２の形成方法について、図５を用いて説明する。図５の例は、配線層１９にアルミニウムが用いられている場合を示している。
【００４８】
図５に示すように、絶縁層１５に配線層１９のビアを開口した後、絶縁層１５上に例えばスパッタリング法によりアルミニウム（及びバリア層）を形成する。その後、リソグラフィー技術を用いてレジストパターンを形成する。
【００４９】
次に、ドライエッチング技術を用いてアルミニウム（及びバリア層）を加工し、配線層１９ａ及び１９ｂを形成する。このとき、エアギャップＡＧ１となる溝パターンも同時に形成する。なお、エアギャップＡＧ１の溝パターンを形成する場合、下層に配線層１９のアルミニウムが残っていてもよい。
【００５０】
次に、絶縁層１５を例えばＣＶＤにより成膜する。このとき、ＣＶＤによる絶縁層１５の埋め込み特性（段差被覆性）に依存して、隣接する配線層１９間の溝の間隔が広い領域は、絶縁層１５で埋め込まれ、溝の間隔が狭い領域は絶縁層１５で埋め込まれずにエアギャップＡＧが形成される。従って、エアギャップＡＧ１及びＡＧ２を形成する場合、絶縁層１５の埋め込み特性を考慮して、溝の幅を埋め込まれない程度の間隔にする。このとき、エアギャップＡＧ２及びエアギャップＡＧ１の側面に形成される絶縁層１５の厚さは、溝の間隔と絶縁層１５の埋め込み特性とにより決まる。溝の間隔が広いほど、側面の絶縁層１５は厚くなる。なお、エアギャップＡＧ１の側面に形成される絶縁層１５の厚さは、配線層１９ａの側面（すなわち、エアギャップＡＧ２内）に形成されるヒロックを抑制するため、エアギャップＡＧ２の側面に形成される絶縁層１５の厚さよりも薄い方がよい。
【００５１】
１．７  本実施形態に係る効果
本実施形態に係る構成であれば、半導体装置の信頼性を向上できる。以下、本効果につき、詳述する。
【００５２】
メモリシステム１には、動作環境の温度変化に応じて、様々な熱ストレスが生じる。例えば、電極ＴＳＶを用いて積層されたメモリチップＭＣでは、配線幅が広く、電極ＴＳＶによるストレスがかかる配線層１９ａにおいて、ストレスマイグレーションによるヒロックが形成されやすくなる。例えば、図６に示すように、配線層１９ａにエアギャップＡＧ１が形成されていない場合、配線層１９ａの側面、すなわちエアギャップＡＧ２内にヒロックが形成されやすくなる。例えば、配線層１９ａに電源電圧ＶＣＣが印加され、隣接する配線層１９ｂに接地電圧ＶＳＳが印加されている場合、ヒロックにより配線層１９ａと配線層１９ｂとが電気的に接続され、ＶＣＣ−ＶＳＳ間ショートが発生する可能性がある。
【００５３】
これに対し、本実施形態に係る構成であれば、電極ＴＳＶの上部電極５０との接続領域近傍にエアギャップＡＧ１を形成できる。これにより、電極ＴＳＶによるストレスにより配線層１９ａのアルミニウムが流動する場合、エアギャップＡＧ１内にアルミニウムを流動させストレスを緩和させることができる。従って、配線層１９ａの側面において、エアギャップＡＧ２を貫通して配線層１９ｂに達するようなヒロックの形成を抑制できる。よって、配線間ショートを抑制し、半導体装置の信頼性を向上できる。
【００５４】
更に、本実施形態に係る構成であれば、配線幅の広い配線層１９ａにおいて、エアギャップＡＧ１を形成することにより、例えば、ヒロックを抑制するための配線幅の上限値を緩和できる。従って、配線層１９のレイアウト設計が容易になる。
【００５５】
更に、本実施形態に係る構成であれば、配線層１９ａと配線層１９ｂとの間にエアギャップＡＧ２を形成できる。これにより、配線間容量を低減できる。
【００５６】
更に、本実施形態に係る構成であれば、エアギャップＡＧ２を形成することにより、配線間容量を低減し、配線層１９ａと配線層１９ｂとによる配線間隔を小さくできる。従って、チップ面積の増加を抑制できる。
【００５７】
２．第２実施形態
次に、第２実施形態について、説明する。第２実施形態では、配線層１９のレイアウトについて６つの具体例を示す。以下、第１実施形態と異なる点についてのみ説明する。
【００５８】
２．１  第１例
まず、第１例について、図７を用いて説明する。第１例では、第１実施形態の図４で説明したライン形状のエアギャップＡＧ１のかわりに、柱形状（以下、「ドット形状」と呼ぶ）のエアギャップＡＧ１が形成されている。なお、以下の説明では、ドット形状のエアギャップＡＧ１が上面から見て正方形である場合について説明するが、これに限定されない。上面から見た形状は、長方形でもよく、円形でもよく、多角形でもよい。
【００５９】
図７に示すように、導電層２２との接続領域（すなわち電極ＴＳＶ）の周辺領域に千鳥配列のドット形状のエアギャップＡＧ１が設けられている。なお、電極ＴＳＶの周辺領域に設けられるエアギャップＡＧ１の個数、及び各エアギャップＡＧ１間の距離等は任意に設定可能である。
【００６０】
２．２  第２例
次に、第２例について、図８を用いて説明する。第２例は、第１実施形態の図４と第１例を組み合わせた例を示している。
【００６１】
図８に示すように、導電層２２との接続領域、すなわち電極ＴＳＶに対し、第２方向Ｄ２における周辺領域、すなわち、配線層１９ａの端部との間にライン形状のエアギャップＡＧ１が設けられている。そして、電極ＴＳＶに対し、第１方向Ｄ１における周辺領域に千鳥配列のドット形状のエアギャップＡＧ１が設けられている。なお、電極ＴＳＶの周辺領域に設けられるエアギャップＡＧ１の個数、及び各エアギャップＡＧ１間の距離等は任意に設定可能である。
【００６２】
２．３  第３例
次に、第３例について、図９を用いて説明する。
【００６３】
図９に示すように、第３例では、ドット形状のエアギャップＡＧ１が、電極ＴＳＶの周辺領域において、第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリクス状に配置されている。なお、電極ＴＳＶの周辺領域に設けられるエアギャップＡＧ１の個数、及び各エアギャップＡＧ１間の距離等は任意に設定可能である。
【００６４】
２．４  第４例
次に、第４例について、図１０を用いて説明する。
【００６５】
図１０に示すように、第４例では、マトリクス状に配置されたドット形状のエアギャップＡＧ１が、配線層１９ａ全体に設けられている。なお、各エアギャップＡＧ１間の距離等は任意に設定可能である。
【００６６】
２．５  第５例
次に、第５例について、図１１を用いて説明する。
【００６７】
図１１に示すように、第５例では、電極ＴＳＶの有無に関わらず、比較的広い配線層１９に対して、マトリクス状に配置されたドット形状のエアギャップＡＧ１が、配線層１９全体に設けられている。なお、エアギャップＡＧ１が設けられる配線層１９の配線幅及び各エアギャップＡＧ１間の距離等は、任意に設定可能である。例えば、配線層１９の配線幅が設定値に以上になった場合、設計ツールにおいて、配線層１９のマスクパターンにエアギャップＡＧ１のドット形状が自動で挿入されるようになっていてもよい。
【００６８】
２．６  第６例
次に、第６例について、図１２を用いて説明する。
【００６９】
図１２に示すように、第２例の図８において、エアギャップＡＧ２が廃されてもよい。
【００７０】
２．７  本実施形態に係る効果について
本実施形態を第１実施形態に適用できる。これにより、第１実施形態と同様の効果を得ることができる。
【００７１】
更に、第５例に係る構成であれば、配線幅の比較的広い配線層１９全体に、エアギャップＡＧ１を設けることができる。これにより、配線層１９のレイアウト設計において、配線層１９の配線幅が設定値以上になった場合、エアギャップＡＧ１を自動で挿入させることができる。このため、設計ルールの上限値よりも配線幅の広い配線層１９を設けることができ、設計がより容易になる。
【００７２】
３．変形例等
上記実施形態に係る半導体装置は、互いに対向する第１及び第２主面を有し、第１主面に第１及び第２配線層(18、19)が積層された半導体基板(10)と、半導体基板内に設けられ、第１主面の第１配線層と第２主面に設けられた端子(BP-A)とを電気的に接続する第１電極(30)と、第２配線層上に設けられた第２電極(50)と、を含む。第１電極、第１及び第２配線層、及び、第２電極は、第１及び第２主面に垂直な第１方向(D3)に沿って配置される。第２配線層は、第２電極との接続領域と第２配線層の端部との間に第１エアギャップ(AG1)を有する。
【００７３】
上記実施形態を適用することにより、信頼性を向上できる半導体装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【００７４】
例えば、上記実施形態は、可能な限り組み合わせることができる。例えば、第１実施形態と、第２実施形態の第３例とを組み合わせて、ライン形状のエアギャップＡＧ１と、マトリクス状に配置されたドット形状のエアギャップＡＧ１とが設けられてもよい。
【００７５】
更に、上記実施形態は、ＮＡＮＤ型フラッシュメモリを用いた半導体記憶装置に限定されず、他のメモリを用いた半導体記憶装置にも適用できる。更には、メモリを有していなくてもよく、電極ＴＳＶを用いてチップが積層されている半導体装置にも適用できる。
【００７６】
更に、上記実施形態における「隣接」とは、間に例えば層間絶縁膜あるいはエアギャップ等の絶縁性の他の何かを介在させて間接的に配置されている状態も含む。
【００７７】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１…メモリシステム、２…ホスト機器、１０…半導体基板、１１…絶縁層、１２…貫通孔、１３…バリア層、１４、１６、２２…導電層、１５…絶縁層、１７〜１９、１９ａ、１９ｂ…配線層、２０…パッシベーション膜、２１…保護膜、２３…上部電極パッド、３０…下部電極、４０…配線層接続部、５０…上部電極、１００…記憶媒体、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…センスアンプ、１４０…シーケンサ、２００…コントローラ、４００…インターフェイスチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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