(57)【要約】【課題】ゲート絶縁膜の耐圧が高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に設けられ、表面からＳｉＣ基板に向かって伸長するトレンチを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域とＳｉＣ基板の間に設けられた第２導電型の第２のＳｉＣ領域と、第２のＳｉＣ領域とＳｉＣ基板の間に設けられた第１導電型の第３のＳｉＣ領域と、トレンチの側面上及び底面上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備え、第２のＳｉＣ領域と第３のＳｉＣ領域との境界がトレンチの側面に接し、境界がＳｉＣ層の表面からの距離がトレンチから離れるにしたがって大きくなり、ゲート電極の底面の側の端部を含み表面に平行な仮想平面と、第２のＳｉＣ領域との間の距離は、第３のＳｉＣ領域と第１のＳｉＣ領域との間の距離の２分の１よりも大きい。【選択図】図１
2019054300.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記ＳｉＣ基板の上に設けられ、側面と底面とを有する第１のトレンチを表面の側に有するＳｉＣ層と、
前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、
前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、
前記第１のトレンチの前記側面の上及び前記底面の上に設けられたゲート絶縁膜と、
前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域との間に前記ゲート絶縁膜が設けられたゲート電極と、を備え、
前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界は、前記第１のトレンチの前記側面の側方に在り、
前記境界は、第１の領域を備え、前記第１の領域は前記ＳｉＣ層の前記表面からの距離が前記第１のトレンチから離れるにしたがって大きくなり、前記第１のトレンチの前記側面から前記第１の領域の前記第１のトレンチの側の端部までの距離が０μｍ以上０．３μｍ以下であり、
前記ゲート電極の前記底面の側の端部を含み前記表面に平行な仮想平面と、前記第２のＳｉＣ領域との間の前記側面に沿った第１の距離は、前記第３のＳｉＣ領域と前記第１のＳｉＣ領域との間の前記側面に沿った第２の距離の２分の１よりも大きい半導体装置。
【請求項２】
前記第１の領域が前記第１のトレンチの前記側面に接する請求項１記載の半導体装置。
【請求項３】
前記境界が、前記ＳｉＣ層の前記表面に略平行な第２の領域を備え、前記第１の領域と前記第１のトレンチとの間に前記第２の領域が設けられ、前記第２の領域が前記第１のトレンチの前記側面に接する請求項１記載の半導体装置。
【請求項４】
前記第１の領域は前記表面に対して第１の傾斜角を有し、前記第１の傾斜角が１５度以上７０度以下である請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の領域は前記表面に対して第１の傾斜角を有し、前記第１の傾斜角が１５度以上６０度以下である請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項６】
前記境界が、前記表面に略平行な第３の領域を備え、前記第３の領域と前記第１のトレンチとの間に前記第１の領域が設けられる請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記境界が、前記表面に略垂直な第４の領域を備え、前記第４の領域と前記第１のトレンチとの間に前記第１の領域が設けられる請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
前記ゲート絶縁膜が酸化膜である請求項１乃至請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第１のトレンチの前記底面の上の前記ゲート絶縁膜の膜厚が、前記第１のトレンチの前記側面の上の前記ゲート絶縁膜の膜厚よりも厚い請求項１乃至請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記ＳｉＣ層内に前記第１のＳｉＣ領域の側方に設けられ、前記第２のＳｉＣ領域よりも第２導電型の不純物の濃度の高い第２導電型の第４のＳｉＣ領域を、更に備える請求項１乃至請求項９いずれか一項記載の半導体装置。
【請求項１１】
前記ＳｉＣ層内に前記第１のトレンチの前記底面と前記第３のＳｉＣ領域との間に設けられ、前記底面に接する第２導電型の第５のＳｉＣ領域を、更に備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
【請求項１２】
第１の電極と、
前記第１の電極との間に前記ＳｉＣ層と前記ＳｉＣ基板とが設けられた第２の電極と、を更に備え、
前記ＳｉＣ層が、前記表面の側に第２のトレンチを有し、
前記第１のトレンチと前記第２のトレンチとの間に前記第１のＳｉＣ領域が設けられ、前記第１の電極が前記第２のトレンチ内に設けられる請求項１乃至請求項９、請求項１１いずれか一項記載の半導体装置。
【請求項１３】
前記ＳｉＣ層内に前記第２のトレンチの底面と前記第３のＳｉＣ領域との間に設けられ、前記第２のＳｉＣ領域よりも第２導電型の不純物の濃度の高い第２導電型の第４のＳｉＣ領域を、更に備える請求項１２記載の半導体装置。
【請求項１４】
前記第２のＳｉＣ領域の前記境界の部分の内角が９０度以上である請求項１乃至請求項１３いずれか一項記載の半導体装置。
【請求項１５】
前記境界は角度が９０度以下の屈曲部を備えない請求項１乃至請求項１３いずれか一項記載の半導体装置。
【請求項１６】
前記第１導電型がｎ型である請求項１乃至請求項１５いずれか一項記載の半導体装置。
【請求項１７】
前記ＳｉＣ基板が第１導電型である請求項１乃至請求項１６いずれか一項記載の半導体装置。
【請求項１８】
前記ＳｉＣ基板が第２導電型である請求項１乃至請求項１６いずれか一項記載の半導体装置。
【請求項１９】
ＳｉＣ基板と、
前記ＳｉＣ基板の上に設けられ、側面と底面とを有する第１のトレンチを表面の側に有するＳｉＣ層と、
前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、
前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、
前記第１のトレンチの前記側面の上及び前記底面の上に設けられたゲート絶縁膜と、
前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域との間に前記ゲート絶縁膜が設けられたゲート電極と、を備え、
前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界は、前記第１のトレンチの前記側面の側方に在り、
前記境界は、第１の領域を備え、前記第１の領域は前記第１のトレンチから近い第１の点と前記第１のトレンチから遠い第２の点を有し、前記第２の点と前記ＳｉＣ層の前記表面との間の距離が、前記第１の点と前記ＳｉＣ層の前記表面との間の距離よりも大きく、前記第１のトレンチの前記側面から前記第１の領域の前記第１のトレンチの側の端部までの距離が０μｍ以上０．３μｍ以下であり、
前記ゲート電極の前記底面の側の端部を含み前記表面に平行な仮想平面と、前記第２のＳｉＣ領域との間の前記側面に沿った第１の距離は、前記第３のＳｉＣ領域と前記第１のＳｉＣ領域との間の前記側面に沿った第２の距離の２分の１よりも大きい半導体装置。
【請求項２０】
ＳｉＣ基板と、
前記ＳｉＣ基板の上に設けられ、側面と底面とを有する第１のトレンチを表面の側に有するＳｉＣ層と、
前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、
前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、
前記第１のトレンチの前記側面の上及び前記底面の上に設けられたゲート絶縁膜と、
前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域との間に前記ゲート絶縁膜が設けられたゲート電極と、を備え、
前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界は、前記第１のトレンチの前記側面の側方に在り、
前記境界は、第１の領域を備え、前記第１の領域は前記第１のトレンチから近い第１の点と前記第１のトレンチから遠い第２の点を有し、前記第２の点と前記ＳｉＣ基板の裏面との間の距離が、前記第１の点と前記ＳｉＣ基板の前記裏面との間の距離よりも小さく、前記第１のトレンチの前記側面から前記第１の領域の前記第１のトレンチの側の端部までの距離が０μｍ以上０．３μｍ以下であり、
前記ゲート電極の前記底面の側の端部を含み前記表面に平行な仮想平面と、前記第２のＳｉＣ領域との間の前記側面に沿った第１の距離は、前記第３のＳｉＣ領域と前記第１のＳｉＣ領域との間の前記側面に沿った第２の距離の２分の１よりも大きい半導体装置。
【請求項２１】
前記第２の距離は０．１μｍ以上０．６μｍ以下である請求項１乃至請求項２０いずれか一項記載の記載の半導体装置。
【請求項２２】
前記ＳｉＣ層の前記表面の側に設けられた第１の電極と、
前記第１の電極との間に前記ＳｉＣ層と前記ＳｉＣ基板とが設けられた第２の電極と、
前記ＳｉＣ層内に前記第１のＳｉＣ領域の側方に設けられ、前記第２のＳｉＣ領域よりも第２導電型の不純物の濃度の高い第２導電型の第４のＳｉＣ領域を、更に備え、
前記第２の電極と前記第１のトレンチとの間の最小距離が、前記第２の電極と前記第２のＳｉＣ領域との間の最小距離よりも大きく、
前記第１の電極と、前記第２のＳｉＣ領域と前記第４のＳｉＣ領域との境界との間の前記表面に垂直な方向の第３の距離が、前記第２のＳｉＣ領域と前記第４のＳｉＣ領域との境界と、前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界との間の前記表面に垂直な方向の第４の距離よりも小さい請求項１、請求項１９又は請求項２０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
しかし、例えば、ＳｉＣを用いてＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、ＳｉＣの耐圧が高いため、Ｓｉ（シリコン）を用いたＭＩＳ構造と比較して、ゲート絶縁膜の耐圧が、半導体の耐圧に比べて低くなる恐れがある。特に、素子の集積度をあげるため、トレンチ内にＭＩＳ構造を形成する場合、トレンチ底部での電界集中により、ゲート絶縁膜の耐圧が低くなるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１４６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ゲート絶縁膜の耐圧が高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板上に設けられ、側面と底面とを有する第１のトレンチを表面の側に有するＳｉＣ層と、前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、前記第１のトレンチの前記側面上及び前記底面上に設けられたゲート絶縁膜と、前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域との間に前記ゲート絶縁膜が設けられたゲート電極と、を備え、前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界は、前記第１のトレンチの前記側面の側方に在り、前記境界は、第１の領域を備え、前記第１の領域は前記ＳｉＣ層の前記表面からの距離が前記第１のトレンチから離れるにしたがって大きくなり、前記第１のトレンチの前記側面から前記第１の領域の前記第１のトレンチ側の端部までの距離が０μｍ以上０．３μｍ以下であり、前記ゲート電極の前記底面の側の端部を含み前記表面に平行な仮想平面と、前記第２のＳｉＣ領域との間の前記側面に沿った第１の距離は、前記第３のＳｉＣ領域と前記第１のＳｉＣ領域との間の前記側面に沿った第２の距離の２分の１よりも大きい。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の一例を示す模式断面図。
【図２】第１の実施形態の半導体装置の別の一例を示す模式断面図。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図７】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図８】比較形態の半導体装置の一例を示す模式断面図。
【図９】第１の実施形態の半導体装置の別の一例を示す模式断面図。
【図１０】第１の実施形態の半導体装置の作用・効果の説明図。
【図１１】第１の実施形態の半導体装置の作用・効果の説明図。
【図１２】第１の実施形態の半導体装置の作用・効果の説明図。
【図１３】第２の実施形態の半導体装置を示す模式断面図。
【図１４】比較形態の半導体装置を示す模式断面図。
【図１５】第２の実施形態の半導体装置の作用・効果の説明図。
【図１６】第３の実施形態の半導体装置を示す模式断面図。
【図１７】第４の実施形態の半導体装置を示す模式断面図。
【図１８】第５の実施形態の半導体装置を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に設けられ、表面からＳｉＣ基板に向かって伸長し、側面と底面とを有するトレンチを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、ＳｉＣ層内に第１のＳｉＣ領域とＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、ＳｉＣ層内に第２のＳｉＣ領域とＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、トレンチの側面上及び底面上に設けられ、第１のＳｉＣ領域、第２のＳｉＣ領域、及び、第３のＳｉＣ領域に接するゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、第２のＳｉＣ領域と第３のＳｉＣ領域との境界がトレンチの側面に接し、境界がＳｉＣ層の表面からの距離がトレンチから離れるにしたがって大きくなり表面に対して第１の傾斜角を有し、トレンチの側面からの距離が０μｍ以上０．３μｍ以下の第１の領域を備える。
【００１１】
図１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成の一例を示す模式断面図である。
【００１２】
ＭＩＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＩＳＦＥＴである。ＭＩＳＦＥＴ１００は、縦型のデバイスである。ＭＩＳＦＥＴ１００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＩＳＦＥＴである。
【００１３】
ＭＩＳＦＥＴ１００は、ＳｉＣ基板１０、ＳｉＣ層１２、ドリフト領域（第３のＳｉＣ領域）１４、界面１５、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄ、ｐウェル領域（第２のＳｉＣ領域）１６、ソース領域（第１のＳｉＣ領域）１８、ｐウェルコンタクト領域（第４のＳｉＣ領域）２０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、ソース電極（電極）３４、ドレイン電極３６、トレンチ５０を備える。
【００１４】
本明細書ではＳｉＣ基板１０等の面に対し、図１における上側の面を表面、下側の面を裏面と称する。
【００１５】
ＭＩＳＦＥＴ１００は、ｎ＋型のＳｉＣ基板１０を備える。ＳｉＣ基板１０は、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＳｉＣ基板１０は、ＭＩＳＦＥＴ１００のドレイン領域として機能する。
【００１６】
ＳｉＣ基板１０の表面は、例えば、（０００１）面（シリコン面）に対し０度以上１０度以下傾斜した面である。ＳｉＣ基板１０の裏面は、例えば、（０００−１）面（カーボン面）に対し０度以上１０度以下傾斜した面である。
【００１７】
ＳｉＣ層１２は、ＳｉＣ基板１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
【００１８】
ＳｉＣ層１２の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
【００１９】
ＳｉＣ層１２は、ＳｉＣ層１２の表面からＳｉＣ基板１０に向かって伸長し、側面と底面とを有するトレンチ５０を有する。
【００２０】
ドリフト領域（第３のＳｉＣ領域）１４、ｐウェル領域（第２のＳｉＣ領域）１６、ソース領域（第１のＳｉＣ領域）１８、ｐウェルコンタクト領域（第４のＳｉＣ領域）２０は、ＳｉＣ層１２内に設けられる。
【００２１】
ｎ−型のドリフト領域１４は、ｐウェル領域１６とＳｉＣ基板１０との間に設けられる。ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【００２２】
ｐ型のｐウェル領域１６は、ソース領域１８とＳｉＣ基板１０との間に設けられる。ｐウェル領域１６は、ＭＩＳＦＥＴ１００のチャネル領域として機能する。
【００２３】
ｐウェル領域１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ｐウェル領域１６の深さは、例えば、０．６μｍ以上１．２μｍ以下である。
【００２４】
ｎ＋型のソース領域１８は、ｐウェル領域１６内に設けられる。ソース領域１８の一部は、ＳｉＣ層１２の表面に接する。
【００２５】
ソース領域１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。ソース領域１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば０．３μｍ程度である。
【００２６】
また、ｐ＋型のｐウェルコンタクト領域２０は、ｐウェル領域１６内に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。
【００２７】
ｐウェルコンタクト領域２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐウェルコンタクト領域２０のｐ型不純物の濃度は、ｐウェル領域１６のｐ型不純物の濃度よりも高い。例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
【００２８】
トレンチ５０は、ＳｉＣ層１２に設けられる。トレンチ５０の側面は、例えば、ｍ面又はａ面となっている。トレンチ５０の深さは、ｐウェル領域１６の最大深さよりも浅い。
【００２９】
ｐウェル領域１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。
ｐウェル領域１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを備える。
【００３０】
ＳｉＣ層１２の表面からの第１の領域１５ａの距離は、トレンチ５０から離れるにしたがって大きくなる。第１の領域１５ａは、第１の傾斜角（図１中のθ）を有する。第１の傾斜角（図１中のθ）は０度よりも大きい。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下である。
【００３１】
第２の領域１５ｂは、ＳｉＣ層１２の表面に略平行である。第２の領域１５ｂは、第１の領域１５ａとトレンチ５０との間に設けられる。第２の領域１５ｂはトレンチ５０の側面に接する。
【００３２】
第３の領域１５ｃは、ＳｉＣ層１２の表面に略平行である。第３の領域１５ｃとトレンチ５０との間に第１の領域１５ａが設けられる。
【００３３】
第４の領域１５ｄは、ＳｉＣ層１２の表面に略垂直である。第４の領域１５ｄとトレンチ５０との間に第１の領域１５ａが設けられる。第４の領域１５ｄは、第３の領域１５ｃと第１の領域１５ａとの間に設けられる。
【００３４】
なお、ｐウェル領域１６とドリフト領域１４の境界１５の形状は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）により観察することが可能である。
【００３５】
ゲート絶縁膜２８は、トレンチ５０の側面上及び底面上に設けられる。ゲート絶縁膜２８の少なくとも一部は、ソース領域１８、ｐウェル領域１６、及び、ドリフト領域１４に接する。ゲート絶縁膜２８は、ＳｉＣ層１２とゲート電極３０との間に設けられる。
【００３６】
ゲート絶縁膜２８には、例えば、酸化膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
【００３７】
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
【００３８】
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
【００３９】
ソース電極３４は、ＳｉＣ層１２上に設けられる。ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
【００４０】
ソース電極３４は、導電性の材料である。ソース電極３４は、例えば、金属又は金属シリサイドである。ソース電極３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
【００４１】
ドレイン電極３６は、ＳｉＣ基板１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、ＳｉＣ基板１０と電気的に接続される。
【００４２】
ドレイン電極３６は、導電性の材料である。ドレイン電極３６は、例えば、金属又は金属シリサイドである。ドレイン電極３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
【００４３】
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
【００４４】
図２は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成の別の一例を示す模式断面図である。
【００４５】
ＭＩＳＦＥＴ１０１は、第１の領域１５ａとトレンチ５０の側面との距離が０μｍの場合を示す。すなわち、ＭＩＳＦＥＴ１０１では、第２の領域１５ｂが無く、第１の領域１５ａがトレンチ５０の側面に直接接する。
【００４６】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図３−図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
【００４７】
まず、表面がシリコン面、裏面がカーボン面のｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０の表面上に、エピタキシャル成長法により、ｎ−型のＳｉＣ層１２を形成する（図３）。
【００４８】
次に、公知のフォトリソグラフィー法により所定の領域にフォトレジスト６０を形成する（図４）。
【００４９】
次に、熱処理によりフォトレジスト６０を熱収縮させる。フォトレジスト６０は、熱収縮により、その側面がテーパ形状になる。
【００５０】
そして、フォトレジスト６０をマスクに、ＳｉＣ層１２にｐ型不純物をイオン注入する（図５）。ｐ型不純物が、フォトレジスト６０を通過してＳｉＣ層１２に達するよう、ｐ型不純物の加速エネルギーを設定する。
【００５１】
ｐ型不純物をイオン注入によりｐウェル領域１６を形成する。ｐウェル領域１６とＳｉＣ基板１０との間がドリフト領域１４となる。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００５２】
フォトレジスト６０の形状が、ｐウェル領域１６とドリフト領域１４の境界１５の形状に反映される。第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを有する境界１５が形成される。
【００５３】
次に、ＳｉＣ層１２にトレンチ５０を形成する（図６）。トレンチ５０は、公知のリソグラフィー法及びドライエッチング法により形成される。
【００５４】
次に、トレンチ５０の側面上及び底面上にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば、トレンチ５０の側面及び底面を熱酸化することにより形成する。ゲート絶縁膜２８は、ＬＰＣＶＤ法により形成することも可能である。次に、公知の方法で、ゲート絶縁膜２８上にゲート電極３０を形成する（図７）。ゲート電極３０は、例えば、ＬＰＣＶＤ法により形成されるドーピングされたポリシリコンである。
【００５５】
その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示す本実施形態のＭＩＳＦＥＴ１００が製造される。
【００５６】
以下、本実施形態の半導体装置の作用及び効果について説明する。
【００５７】
トレンチゲート型のＭＩＳＦＥＴでは、ＭＩＳＦＥＴのオフ状態において、トレンチ底部での電界集中により、ゲート絶縁膜の耐圧が低くなるという問題がある。特に、トレンチの角部での電界集中により、ゲート絶縁膜の耐圧が低下し、ＭＩＳＦＥＴの耐圧が低下する。
【００５８】
図８は、比較形態のＭＩＳＦＥＴの構成の一例を示す模式断面図である。トレンチ底部での電界集中を緩和するために、ｐウェル領域１６の一部の深さを深くした形態である。ＭＩＳＦＥＴ８００のオフ状態において、深いｐウェル領域１６から、トレンチ５０側に空乏層が伸びることにより、トレンチの角部での電界が緩和する。したがって、ゲート絶縁膜の耐圧が向上する。
【００５９】
一方、ＭＩＳＦＥＴ８００のオン状態においては、深いｐウェル領域１６が存在するため、ｐウェル領域１６とトレンチ５０の側面との間のドリフト領域１４ａの抵抗が上昇する。したがって、ＭＩＳＦＥＴ８００のオン抵抗が増大するという新たな問題が生ずる。
【００６０】
図９は、本実施形態のＭＩＳＦＥＴの構成の別の一例を示す模式断面図である。図９は、図２のＭＩＳＦＥＴ１０１と同様の構成を備える。
【００６１】
ＭＩＳＦＥＴ１０１のチャネル長（図９中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍとした。チャネル長を変化させる際、境界１５の形状は維持した状態で上下させた。また、第１の傾斜角θは４５度に固定した。
【００６２】
同様に、比較形態のＭＩＳＦＥＴ８００についても、チャネル長（図８中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。
【００６３】
図１０は、本実施形態の半導体装置の作用・効果の説明図である。図１０は、ゲート絶縁膜２８中の最大電界とオン抵抗との関係を示す図である。図１０から明らかなように、ゲート絶縁膜２８中の最大電界とオン抵抗とは、実施形態及び比較形態いずれの場合もトレードオフの関係にあることが分かる。
【００６４】
ＭＩＳＦＥＴ１０１、８００のチャネル長（Ｌｃｈ）が短くなると、ｐウェル領域１６から、伸びる空乏層によるトレンチ５０の角部での電界緩和効果が減少し、ゲート絶縁膜２８中の最大電界が大きくなる。したがって、ゲート絶縁膜２８の耐圧が低下する。
【００６５】
また、ＭＩＳＦＥＴ１０１、８００のチャネル長（Ｌｃｈ）が短くなると、チャネル抵抗が小さくなり、オン抵抗が減少する。
【００６６】
図１０から明らかなように、実施形態の場合は、比較形態の場合と比べ、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善していることが分かる。実施形態の場合、（１）図９中の白矢印で示すように、傾斜した第１の領域１５ａに沿ってオン電流が流れるため、比較形態の場合に比べてオン抵抗が低下すること、（２）傾斜した第１の領域１５ａからトレンチ５０に向かって空乏層が伸びるため、比較形態に比べてトレンチ５０の角部での電界緩和効果が大きくなることが理由であると考えられる。したがって、同一のオン抵抗で比較した場合、実施形態のＭＩＳＦＥＴ１０１の場合、ゲート絶縁膜２８中の最大電界が緩和し、ゲート絶縁膜２８の耐圧が向上する。
【００６７】
図１１は、本実施形態の半導体装置の作用・効果の説明図である。図１に示したＭＩＳＦＥＴ１００の構造において、第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）と、ＭＩＳＦＥＴ１００の耐圧との関係をシミュレーションで求めた結果を示す。
【００６８】
縦軸に示す耐圧は、ソース電極３４とドレイン電極３６間の耐圧である。シミュレーションでは、チャネル長（図１のＬｃｈ）を０．１μｍに固定している。
【００６９】
図１１に示すように、第１の領域１５ａとトレンチ５０の側面との距離が、０．３μｍを超えると、急激に耐圧が低下する。０．２μｍ以下では安定して高い耐圧が維持できる。
【００７０】
本実施形態のＭＩＳＦＥＴは、傾斜した第１の領域１５ａを有する。第１の領域１５ａが傾斜しているため、ＭＩＳＦＥＴのオフ状態において、ドリフト領域１４からチャネル領域へ向かう空乏層の伸びが抑制される。したがって、チャネル長が短くなった場合でも、ＭＩＳＦＥＴのパンチスルーが抑制され、ＭＩＳＦＥＴの耐圧が向上する。
【００７１】
もっとも、第１の領域１５ａとトレンチ５０の側面との距離が遠くなりすぎると、ドリフト領域１４からチャネル領域へ向かう空乏層の伸びの抑制効果が減じる。したがって、ＭＩＳＦＥＴの耐圧が低下する。
【００７２】
図１１に示した結果より、第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下であることが、ＭＩＳＦＥＴの耐圧を向上させる観点から望ましい。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０．２μｍ以下であることが、より望ましく、０．１μｍ以下であることが、さらに望ましい。
【００７３】
図１２は、本実施形態の半導体装置の作用・効果を示す図である。図９に示すＭＩＳＦＥＴ１０１の第１の領域１５ａの第１の傾斜角θを変化させて、ゲート絶縁膜中の最大電界とオン抵抗の関係をシミュレーションにより求めた。ソース電極３４とドレイン電極３６間に印加する電圧を１２００Ｖとした。
【００７４】
プレーナ型のＭＩＳＦＥＴよりもオン抵抗を低減するためには、オン抵抗は２ｍΩｃｍ２以下であることが望ましい。また、ゲート絶縁膜２８がシリコン酸化膜である場合、ゲート絶縁膜２８の耐圧を確保する観点から最大電界は３ＭＶ／ｃｍ以下であることが望ましい。したがって、第１の傾斜角θは１５度以上６０度以下であることが望ましい。
【００７５】
なお、ゲート絶縁膜２８の耐圧を向上させる観点から、トレンチ５０の底面上のゲート絶縁膜２８の膜厚が、トレンチ５０の側面上のゲート絶縁膜２８の膜厚よりも厚いことが望ましい。
【００７６】
本実施形態のＭＩＳＦＥＴによれば、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善される。したがって、ゲート絶縁膜２８の耐圧が高くなる。また、チャネル領域でのパンチスルーが抑制され、ソース−ドレイン間の耐圧が高くなる。よって、高い耐圧を備えたＭＩＳＦＥＴが実現できる。
【００７７】
（第２の実施形態）
本実施形態の半導体装置は、第２のＳｉＣ領域と第３のＳｉＣ領域との境界が第４の領域を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００７８】
図１３は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴである。
【００７９】
ｐウェル領域１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。ｐウェル領域１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第３の領域１５ｃを備える。
【００８０】
第１の領域１５ａは、トレンチ５０の側面に接する。また、ｐウェル領域１６とドリフト領域１４の境界１５は、角度が９０度以下の屈曲部を備えない。
【００８１】
図１４は、比較形態のＭＩＳＦＥＴの構成の一例を示す模式断面図である。トレンチ５０底部での電界集中を緩和するために、ｐウェル領域１６の一部の深さを深くした形態である。ＭＩＳＦＥＴ９００のオフ状態において、深いｐウェル領域１６から、トレンチ５０側に空乏層が伸びることにより、トレンチ５０角部での電界が緩和する。したがって、ゲート絶縁膜２８の耐圧が向上する。
【００８２】
ＭＩＳＦＥＴ２００のチャネル長（図１３中のＬｃｈ）を変化させて、ゲート絶縁膜２８中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。第１の傾斜角θは４５度に固定した。
【００８３】
同様に、比較形態のＭＩＳＦＥＴ９００についても、チャネル長（図１４中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。
【００８４】
図１５は、本実施形態の半導体装置の作用・効果の説明図である。図１５は、ゲート絶縁膜中の最大電界とオン抵抗との関係を示す図である。
【００８５】
図１５から明らかなように、実施形態の場合は、比較形態の場合と比べ、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善していることが分かる。したがって、同一のオン抵抗で比較した場合、実施形態のＭＩＳＦＥＴ２００の場合ゲート絶縁膜２８中の最大電界が緩和し、ゲート絶縁膜２８の耐圧が向上する。
【００８６】
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、境界１５は角度が９０度以下の屈曲部を備えないため、ＭＩＳＦＥＴのオフ状態における境界１５での電界集中が抑制され、境界１５での絶縁破壊が抑制される。よって、さらに高い耐圧を備えたＭＩＳＦＥＴが実現できる。
【００８７】
（第３の実施形態）
本実施形態の半導体装置は、ＳｉＣ層内にトレンチの底面と第３のＳｉＣ領域との間に設けられ、底面に接する第２導電型の第５のＳｉＣ領域を、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００８８】
図１６は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ３００は、トレンチゲート型のＭＯＳＦＥＴである。
【００８９】
ＭＩＳＦＥＴ３００は、ＳｉＣ層１２内にｐ型の電界緩和領域４０を備える。電界緩和領域４０は、トレンチ５０の底面とドリフト領域１４との間に設けられる。電界緩和領域４０は、ＭＩＳＦＥＴ３００のオフ状態の際に、トレンチ５０底部での電界集中を緩和する機能を備える。
【００９０】
電界緩和領域４０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。電界緩和領域４０のｐ型不純物の濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００９１】
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、電界緩和領域４０を備えることで、トレンチ５０底部でのゲート絶縁膜２８の耐圧が更に向上する。
【００９２】
（第４の実施形態）
本実施形態の半導体装置は、ソース電極３４がトレンチ内に設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００９３】
図１７は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ４００は、トレンチゲート型のＭＯＳＦＥＴである。
【００９４】
ＭＩＳＦＥＴ４００は、ＳｉＣ層１２内に設けられたトレンチ５５内にソース電極３４が設けられている。トレンチ５５の底部又は側面にｐ＋型のｐウェルコンタクト領域２０が設けられる。
【００９５】
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、トレンチ５５内にソース電極３４を設けることでコンタクト構造の微細化が可能となる。
【００９６】
また、トレンチ５５内にソース電極３４を設けることで深いｐウェル領域１６の形成が容易となる。すなわち、ＳｉＣ層１２にトレンチ５５を形成した後、トレンチ５５の底部へイオン注入を行いｐウェル領域１６を形成することで、深いｐウェル領域１６の形成が容易となる。
【００９７】
（第５の実施形態）
本実施形態の半導体装置は、ＭＩＳＦＥＴではなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００９８】
図１８は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。ＩＧＢＴ５００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型ＩＧＢＴである。
【００９９】
ＩＧＢＴ５００は、ＳｉＣ基板１１０、ＳｉＣ層１２、ドリフト領域（第３のＳｉＣ領域）１４、界面１５、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄ、ｐベース領域（第２のＳｉＣ領域）１１６、エミッタ領域（第１のＳｉＣ領域）１１８、ｐベースコンタクト領域（第４のＳｉＣ領域）１２０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、エミッタ電極（電極）１３４、コレクタ電極１３６、トレンチ５０を備える。
【０１００】
ＩＧＢＴ５００は、ｐ＋型のＳｉＣ基板１１０を備える。ＳｉＣ基板１１０は、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＳｉＣ基板１１０は、ＩＧＢＴ５００のコレクタ領域として機能する。
【０１０１】
ＳｉＣ基板１１０の表面は、例えば、（０００１）面（シリコン面）に対し０度以上１０度以下傾斜した面である。ＳｉＣ基板１１０の裏面は、例えば、（０００−１）面（カーボン面）に対し０度以上１０度以下傾斜した面である。
【０１０２】
ＳｉＣ層１２は、ＳｉＣ基板１１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
【０１０３】
ＳｉＣ層１２の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
【０１０４】
ドリフト領域（第３のＳｉＣ領域）１４、ｐベース領域（第２のＳｉＣ領域）１１６、エミッタ領域（第１のＳｉＣ領域）１１８、ｐベースコンタクト領域（第４のＳｉＣ領域）１２０は、ＳｉＣ層１２内に設けられる。
【０１０５】
ｎ−型のドリフト領域１４は、ｐベース領域１１６とＳｉＣ基板１１０との間に設けられる。ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【０１０６】
ｐ型のｐベース領域１１６は、エミッタ領域１１８とＳｉＣ基板１１０との間に設けられる。ｐベース領域１１６は、ＩＧＢＴ５００のチャネル領域として機能する。
【０１０７】
ｐベース領域１１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐベース領域１１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ｐベース領域１１６の深さは、例えば、０．６μｍ以上１．２μｍ以下である。
【０１０８】
ｎ＋型のエミッタ領域１１８は、ｐベース領域１１６内に設けられる。エミッタ領域１１８の一部は、ＳｉＣ層１２の表面に接する。
【０１０９】
エミッタ領域１１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。エミッタ領域１１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。エミッタ領域１１８の深さは、ｐベース領域１１６の深さよりも浅い。エミッタ領域１１８の深さは、例えば０．３μｍ程度である。
【０１１０】
また、ｐ＋型のｐベースコンタクト領域１２０は、ｐベース領域１１６内に設けられる。ｐベースコンタクト領域１２０は、エミッタ領域１１８の側方に設けられる。
【０１１１】
ｐベースコンタクト領域１２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐベースコンタクト領域１２０のｐ型不純物の濃度は、ｐベース領域１１６のｐ型不純物の濃度よりも高い。例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐベースコンタクト領域１２０の深さは、ｐベース領域１１６の深さよりも浅く、例えば０．３μｍ程度である。
【０１１２】
トレンチ５０は、ＳｉＣ層１２に設けられる。トレンチ５０の側面は、例えば、ｍ面又はａ面となっている。トレンチ５０の深さは、ｐベース領域１１６の最大深さよりも浅い。
【０１１３】
ｐベース領域１１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。
ｐベース領域１１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを備える。
【０１１４】
ＳｉＣ層１２の表面からの第１の領域１５ａの距離が、トレンチ５０から離れるにしたがって大きくなる。第１の領域１５ａは、第１の傾斜角（図１中のθ）を有する。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下である。
【０１１５】
第２の領域１５ｂは、ＳｉＣ層１２の表面に略平行である。第２の領域１５ｂは、第１の領域１５ａとトレンチ５０との間に設けられる。第２の領域１５ｂはトレンチ５０の側面に接する。
【０１１６】
第３の領域１５ｃは、ＳｉＣ層１２の表面に略平行である。第３の領域１５ｃとトレンチ５０との間に第１の領域１５ａが設けられる。
【０１１７】
第４の領域１５ｄは、ＳｉＣ層１２の表面に略垂直である。第４の領域１５ｄとトレンチ５０との間に第１の領域１５ａが設けられる。第４の領域１５ｄは、第３の領域１５ｃと第１の領域１５ａとの間に設けられる。
【０１１８】
なお、ｐベース領域１１６とドリフト領域１４の境界１５の形状は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）により観察することが可能である。
【０１１９】
ゲート絶縁膜２８は、トレンチ５０の側面上及び底面上に設けられる。ゲート絶縁膜２８の少なくとも一部は、エミッタ領域１１８、ｐベース領域１１６、及び、ドリフト領域１４に接する。ゲート絶縁膜２８は、ＳｉＣ層１２とゲート電極３０との間に設けられる。
【０１２０】
ゲート絶縁膜２８には、例えば、酸化膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
【０１２１】
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
【０１２２】
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
【０１２３】
エミッタ電極１３４は、ＳｉＣ層１２上に設けられる。エミッタ電極１３４は、エミッタ領域１１８とｐベースコンタクト領域１２０とに電気的に接続される。エミッタ電極１３４は、ｐベース領域１１６に電位を与えるｐベース電極としても機能する。
【０１２４】
エミッタ電極１３４は、導電性の材料である。エミッタ電極１３４は、例えば、金属又は金属シリサイドである。エミッタ電極１３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
【０１２５】
コレクタ電極１３６は、ＳｉＣ基板１１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。コレクタ電極１３６は、ＳｉＣ基板１１０と電気的に接続される。
【０１２６】
コレクタ電極１３６は、導電性の材料である。コレクタ電極１３６は、例えば、金属又は金属シリサイドである。コレクタ電極１３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
【０１２７】
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
【０１２８】
本実施形態のＩＧＢＴによれば、第１の実施形態のＭＩＳＦＥＴと同様に、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善される。したがって、ゲート絶縁膜２８の耐圧が高くなる。また、チャネル領域でのパンチスルーが抑制され、エミッタ−コレクタ間の耐圧が高くなる。よって、高い耐圧を備えたＩＧＢＴが実現できる。
【０１２９】
なお、第１乃至第５の実施形態において、ｎ型とｐ型とを入れ替えた構造のデバイスも同様に特性向上が実現できる。
【０１３０】
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１０      ＳｉＣ基板
１２      ＳｉＣ層
１４      ドリフト領域（第３のＳｉＣ領域）
１５      境界
１５ａ    第１の領域
１５ｂ    第２の領域
１５ｃ    第３の領域
１５ｄ    第４の領域
１６      ｐウェル領域（第２のＳｉＣ領域）
１８      ソース領域（第１のＳｉＣ領域）
２０      ｐウェルコンタクト領域（第４のＳｉＣ領域）
２８      ゲート絶縁膜
３０      ゲート電極    
３４      ソース電極
３６      ドレイン電極
４０      電界緩和領域（第５のＳｉＣ領域）
５０      トレンチ
５５      トレンチ
１００    ＭＩＳＦＥＴ（半導体装置）
１０１    ＭＩＳＦＥＴ（半導体装置）
１１０      ＳｉＣ基板
１１４      エミッタ領域（第３のＳｉＣ領域）
１１６      ｐベース領域（第２のＳｉＣ領域）
１１８      コレクタ領域（第１のＳｉＣ領域）
１２０      ｐベースコンタクト領域（第４のＳｉＣ領域）
１３４      エミッタ電極
１３６      コレクタ電極
２００    ＭＩＳＦＥＴ（半導体装置）
３００    ＭＩＳＦＥＴ（半導体装置）
４００    ＭＩＳＦＥＴ（半導体装置）
５００    ＩＧＢＴ（半導体装置）
【図１】
2019054300.tif 000003
【図２】
2019054300.tif 000004
【図３】
2019054300.tif 000005
【図４】
2019054300.tif 000006
【図５】
2019054300.tif 000007
【図６】
2019054300.tif 000008
【図７】
2019054300.tif 000009
【図８】
2019054300.tif 000010
【図９】
2019054300.tif 000011
【図１０】
2019054300.tif 000012
【図１１】
2019054300.tif 000013
【図１２】
2019054300.tif 000014
【図１３】
2019054300.tif 000015
【図１４】
2019054300.tif 000016
【図１５】
2019054300.tif 000017
【図１６】
2019054300.tif 000018
【図１７】
2019054300.tif 000019
【図１８】
2019054300.tif 000020