(57)【要約】【課題】｛０００１｝ファセット面に起因する特性の低下を抑制する。【解決手段】半導体装置は｛０００１｝面からオフ方向に傾斜した主面を有する基板と主面上に配置された半導体層を備え、エピタキシャル層はアライメントマーク用段差内および段差に隣接する領域における半導体層の主面上に延設されており、アライメントマーク用段差のオフ角上流側に位置する第１部分上、アライメントマーク用段差のオフ角下流側に位置する第２部分上に配置されており、アライメントマーク用段差の中心からアライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、アライメントマーク用段差の中心からアライメントマーク用段差のオフ角下流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は１μｍ以下である。【選択図】図１５Ａ
2019152868.tif 000002
【特許請求の範囲】
【請求項１】
｛０００１｝面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、
前記半導体層は、アライメントマーク用段差を有し、
エピタキシャル層は、前記アライメントマーク用段差内および前記アライメントマーク用段差に隣接する領域における前記半導体層の主面上に延設されており、
前記エピタキシャル層は、前記アライメントマーク用段差に隣接する領域において、前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角上流側に位置する第１部分上、および、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角下流側に位置する第２部分上に配置されており、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は１μｍ以下である半導体装置。
【請求項２】
前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は０．５μｍ以下である請求項１に記載の半導体装置。
【請求項３】
前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は０．２μｍ以下である請求項１に記載の半導体装置。
【請求項４】
前記エピタキシャル層は、前記アライメントマーク用段差の前記オフ角上流側コーナー部上および前記オフ角下流側コーナー部上において、｛０００１｝面、および、前記アライメントマーク用段差の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含む請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、高耐圧且つ大電流用に使用される半導体装置に関する。
【０００２】
炭化珪素（ＳｉＣ）は、珪素（シリコン：Ｓｉ）と比べてバンドギャップが大きく、絶縁破壊電界強度が高い半導体材料であり、次世代の低損失パワーデバイス等への応用が期待されている。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣ等の、多くのポリタイプを有する。
【０００３】
ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＩＳＦＥＴ」と略称する。）又は金属−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＥＳＦＥＴ」と略称する。）等の電界効果トランジスタがある。このようなスイッチング素子においては、ゲート電極とソース電極との間に印加される電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流が０となるオフ状態とを切り替えることができる。また、オフ状態の際には、数百Ｖ（ボルト）以上の高耐圧を実現できる。
【０００４】
ＭＩＳＦＥＴ等のパワーデバイスにおいて、さらなる大電流を流すには、デバイス集積度を高くすることが有効である。このため、従来のプレーナゲート構造に代わる構造として、トレンチゲート構造を有する縦型パワーＭＩＳＦＥＴ（以下、「トレンチ型ＭＩＳＦＥＴ」と略する。）が提案されている（例えば特許文献１）。トレンチ型ＭＩＳＦＥＴでは、半導体層に形成されたトレンチの側壁部分にチャネル領域が形成されるため、単位セル面積を低減できる。その結果、デバイスの集積度を向上することができる。
【０００５】
トレンチ型ＭＩＳＦＥＴにおいて、トレンチの側壁部に、チャネル層として、薄いエピタキシャル層を形成する構造も提案されている。
【０００６】
一方、非特許文献１には、オフ角が８°の４Ｈ−ＳｉＣ（０００１）基板にトレンチを形成し、そのトレンチ内部に炭化珪素をエピタキシャル成長させると、炭化珪素のステップフロー成長に起因してＳｉＣ基板の主面に（０００１）ファセット面が生じる可能性があることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−１７２１８７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．  ４３，  Ｎｏ．  ７Ａ，  ２００４，  ｐｐ．  ４１０５‐４１０９，  Ｈｏｍｏｅｐｉｔａｘｙ  ｏｆ  ４Ｈ−ＳｉＣ  ｏｎ  Ｔｒｅｎｃｈｅｄ  （０００１）  Ｓｉ  Ｆａｃｅ  Ｓｕｂｓｔｒａｔｅｓ  ｂｙ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、Ｙｉ  ＣＨＥＮ
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等が検討したところ、リソグラフィ工程用アライメントマークとして、段差（例えばトレンチや突起）を有し、このアライメントマーク用段差を形成したあとにエピタキシャル成長工程を備えるＭＩＳＦＥＴ等の製造工程では、アライメントマーク用段差の周縁近傍に｛０００１｝ファセット面が形成され、その結果、リソグラフィ工程のアライメントずれが発生して、所望のデバイス特性が得られない可能性がある。詳細は後述する。
【００１０】
本開示は、アライメントマーク用段差の周縁近傍に発生する｛０００１｝ファセット面に起因するリソグラフィ工程のアライメントずれを抑制することの可能な半導体装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、前記半導体層は、アライメントマーク用段差を有し、エピタキシャル層は、前記アライメントマーク用段差内および前記アライメントマーク用段差に隣接する領域における前記半導体層の主面上に延設されており、前記エピタキシャル層は、前記アライメントマーク用段差に隣接する領域において、前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角上流側に位置する第１部分上、および、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角下流側に位置する第２部分上に配置されており、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は１μｍ以下である。
【発明の効果】
【００１２】
本発明の半導体装置に依れば、アライメントマーク用段差の周縁近傍に発生する｛０００１｝ファセット面の発生が抑制され、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することができる。それにより、デバイス集積度を向上できるため、デバイス性能改善や歩留り向上が可能となる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、実施形態１に係る半導体装置を模式的に示す、図１Ｂに示すＩａ−Ｉａ’線における断面図である。
【図１Ｂ】図１Ｂは、実施形態１に係る半導体装置を模式的に示す平面図である。
【図２Ａ】図２Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図２Ｂ】図２Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図３Ａ】図３Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図３Ｂ】図３Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図４Ａ】図４Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図４Ｂ】図４Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図５Ａ】図５Ａは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図５Ｂ】図５Ｂは、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図６】図６は、実施形態１に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図７Ａ】図７Ａは、実施形態１の変形例に係る半導体装置を模式的に示す図であり、図７Ｂに示すＶＩＩａ−ＶＩＩａ’線における断面図である。
【図７Ｂ】図７Ｂは、実施形態１の変形例に係る半導体装置を模式的に示す平面図である。
【図８Ａ】図８Ａは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜形成前、のトレンチ形状を示す。
【図８Ｂ】図８Ｂは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜１２Ａ形成後（比較例）のトレンチ形状を示す。
【図８Ｃ】図８Ｃは、アニール処理およびエピタキシャル成長によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像を示す図であり、エピタキシャル膜１２Ｂ形成後（実施例）のトレンチ形状を示す。
【図９Ａ】図９Ａは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、トレンチが設けられた半導体層（ＳｉＣ層）の平面図である。
【図９Ｂ】図９Ｂは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、結晶構造における結晶方向を示す模式図である。
【図９Ｃ】図９Ｃは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示す、図９ＡのＩＸａ−ＩＸａ’線における拡大断面図である。
【図１０Ａ】図１０Ａは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、トレンチが設けられた半導体層（ＳｉＣ層）の平面図である。
【図１０Ｂ】図１０Ｂは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、結晶構造における結晶方向を示す模式図である。
【図１０Ｃ】図１０Ｃは、半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を模式的に示す、図１０ＡのＸａ−Ｘａ’線における拡大断面図である。
【図１１】図１１は、エピタキシャル成長工程におけるステップフロー（原子ステップ）成長の進行方向と、オフ角上流及びオフ角下流を説明するための模式的な拡大断面図である。
【図１２Ａ】図１２Ａは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。
【図１２Ｂ】図１２Ｂは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。
【図１２Ｃ】図１２Ｃは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生する様子を説明するための模式的な工程断面図である。
【図１３Ａ】図１３Ａは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生するメカニズムを説明するための模式的な拡大断面図である。
【図１３Ｂ】図１３Ｂは、トレンチに隣接する領域において、ＳｉＣ層の主面上に｛０００１｝ファセット面Ｆが発生するメカニズムを説明するための模式的な拡大断面図である。
【図１４Ａ】図１４Ａは、トレンチに対しエピタキシャル成長した後のトレンチ状態を説明するための、ウエハ表面に加工されたトレンチに対して従来のエピタキシャル成長条件で成長した場合のウエハ表面の金属顕微鏡像を示す図である。
【図１４Ｂ】図１４Ｂは、トレンチに対しエピタキシャル成長した後のトレンチ状態を説明するための、ウエハ表面に加工されたトレンチに対して、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）で成長した場合のウエハ表面の金属顕微鏡像を示す図である。
【図１５Ａ】図１５Ａは、実施形態２に係る半導体装置とアライメントマークを模式的に示す、図１５Ｃに示すＩａ−Ｉａ´線における断面図である。
【図１５Ｂ】図１５Ｂは、実施形態２に係る半導体装置とアライメントマークを模式的に示す、図１５Ｄに示すＩｂ−Ｉｂ´線における断面図である。
【図１５Ｃ】図１５Ｃは、実施形態２に係る半導体装置とアライメントマークを模式的に示す平面図である。
【図１５Ｄ】図１５Ｄは、実施形態２に係る半導体装置とアライメントマークを模式的に示す平面図である。
【図１６Ａ】図１６Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１６Ｂ】図１６Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１６Ｃ】図１６Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１６Ｄ】図１６Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１７Ａ】図１７Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１７Ｂ】図１７Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１７Ｃ】図１７Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１７Ｄ】図１７Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１８Ａ】図１８Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１８Ｂ】図１８Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１８Ｃ】図１８Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１８Ｄ】図１８Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１９Ａ】図１９Ａは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１９Ｂ】図１９Ｂは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１９Ｃ】図１９Ｃは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１９Ｄ】図１９Ｄは、実施形態２に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【発明を実施するための形態】
【００１４】
（本発明に至った経緯）
まず、ＳｉＣ−ＭＩＳＦＥＴを例に、トレンチ型ＭＩＳＦＥＴの一般的な構成を説明する。
【００１５】
トレンチ型ＭＩＳＦＥＴは、一般に、ｎ型のＳｉＣ基板と、ＳｉＣ基板の主面上に、エピタキシャル成長によって形成された炭化珪素層（ＳｉＣ層）とを備える。ＳｉＣ層には、ｎ型のドリフト領域と、ｐ型のボディ領域と、ボディ領域の内部に、ボディ領域と接するように配置されたｎ型のソース領域とを有している。典型的には、ボディ領域はドリフト領域の上方に位置し、ソース領域はボディ領域の表面近傍に位置している。また、ＳｉＣ層には、ソース領域及びボディ領域を貫通するトレンチが設けられている。トレンチの内部には、ゲート絶縁膜およびゲート電極が設けられている。ゲート絶縁膜は、トレンチの側壁及び底部を覆い、かつ、ゲート電極と炭化珪素層とを絶縁するように配置されている。ゲート電極の少なくとも一部は、トレンチに埋め込まれていてもよい。ＳｉＣ層の上には、ソース領域およびボディ領域に接するようにソース電極が設けられている。ＳｉＣ基板の裏面にはドレイン電極が設けられている。
【００１６】
トレンチの側壁にはＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）ダメージ、イオン注入のダメージ等が導入されており、良好なチャネル移動度が得られない可能性がある。トレンチ側壁のダメージによるチャネル移動度の低下を抑制する目的で、トレンチの側壁とゲート絶縁膜との間に薄いエピタキシャル層（チャネル層）が形成されていてもよい。
【００１７】
ＳｉＣ−ＭＩＳＦＥＴでは、ＳｉＣ基板として、通常、オフ角を有する面を主面としたオフ角付きＳｉＣ基板が用いられる。これにより、ＳｉＣ基板の主面上に、横方向成長によるステップフローを利用して炭化珪素をエピタキシャル成長させることができるので、炭化珪素のエピタキシャル成長を安定化できる。ＳｉＣ基板は、例えば、｛０００１｝面に対して＜１１−２０＞方向（オフ方向）に４°から８°程度のオフ角を有する面を主面とするオフ角付き基板である。なお、本明細書において、面方位におけるミラー指数及び結晶軸における指数に付した符号「−」は、該符号に続く一指数の反転を便宜上表している。
【００１８】
トレンチは、ＳｉＣ基板の上方から見て、一方向（延設方向）に延びるストライプ状を有していてもよい。トレンチの延設方向に沿った、互いに対向する２つの側壁は、例えば、キャリアのチャネル移動度に優れる｛１１−２０｝面で構成される。
【００１９】
チャネル層は、トレンチの側壁上だけではなく、ＳｉＣ層の上面のうちトレンチの周縁近傍に位置する領域上にも形成される場合がある。
【００２０】
ＳｉＣ層およびチャネル層はエピタキシャル成長によって形成されたエピタキシャル成長層である。エピタキシャル成長層の形成には、例えば化学気相成長（ＣＶＤ）装置が用いられる。エピタキシャル成長条件は特に限定されない。エピタキシャル層の形成には、一般に、シリコン系ガスとして、例えばシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスが用いられる。これらのガスを、それぞれ、例えば２０ｓｃｃｍ〜５０ｓｃｃｍ程度、トレンチが設けられたＳｉＣ基板の表面に供給する。ＳｉＣ基板は、例えば１５００℃以上１６００℃以下の温度に加熱される。
【００２１】
従来のトレンチ型ＭＩＳＦＥＴでは、エピタキシャル層の形成により、トレンチの周縁近傍に｛０００１｝ファセット面が発生するおそれがある。以下、図面を参照しながら、エピタキシャル層の形成方法を説明するとともに、｛０００１｝ファセット面が形成される理由を説明する。
【００２２】
図１２Ａ〜図１２Ｃは、ＳｉＣ層にトレンチおよびエピタキシャル層（チャネル層）を形成する工程を説明するための工程断面図である。図１３Ａおよび図１３Ｂは、ＳｉＣ層およびエピタキシャル層を模式的に示す拡大断面図である。
【００２３】
まず、オフ角付きＳｉＣ基板１に、エピタキシャル成長によってＳｉＣ層２を形成する。ＳｉＣ基板１として、例えば、一般的に流通しているオフ方向が＜１１−２０＞方向である４°オフ｛０００１｝ＳｉＣ基板を用いる。図１３Ａに模式的に示すように、エピタキシャル成長層は、微視的に見ると、ＳｉＣ基板１の原子ステップに供給原料分子が吸着していき成長するモード（ステップフロー成長）によって形成される。エピタキシャル成長は図１３Ａ中の左側（オフ角上流側）から右側（オフ角下流側）に進行する。得られたＳｉＣ層２の上面（主面）は、ステップフロー成長に起因するステップが形成される。
【００２４】
次いで、図１２Ａに示すように、ＳｉＣ層２に複数のトレンチ５を形成する。ここでは、各トレンチ５は、チャネル移動度に優れる｛１１−２０｝面を含む側壁を有するように配置される。
【００２５】
次に、図１２Ｂに示すように、トレンチ５が形成されたＳｉＣ基板１に、炭化珪素をエピタキシャル成長させる。このとき、トレンチ５によって、オフ角上流側からオフ角下流側への横方向の連続的な成長が継続されなくなる。この結果、図１３Ｂに模式的に示すように、ＳｉＣ層２の上面において、トレンチ５の周縁のうちトレンチ５のオフ角下流側に位置する部分から、｛０００１｝ファセット面Ｆが形成され始める。
【００２６】
炭化珪素のエピタキシャル成長をさらに進めることにより、図１２Ｃに示すように、エピタキシャル層（チャネル層）１１２を得る。エピタキシャル層１１２に形成された｛０００１｝ファセット面Ｆはさらに伸長する。図１２Ｃに示すように、｛０００１｝ファセット面Ｆが、オフ角下流側に隣接する他のトレンチまで到達する場合もある。
【００２７】
｛０００１｝ファセット面Ｆが形成される結果、トレンチ５の形状が崩れ、左右非対称になるおそれがある。なお、ここでいう「左右非対称」とは、オフ方向に平行な断面において、オフ角下流側とオフ角上流側との形状が異なることをいう。
【００２８】
トレンチ５が左右非対称になると、トレンチ５の周縁近傍では、ＳｉＣ層２の上面に形成されるエピタキシャル層１１２の厚さが、トレンチ５のオフ角上流側とオフ角下流側とで大きく変わってしまう。例えば、トレンチ間の主面の幅、すなわちトレンチのオフ角下流側の端部と、隣接するトレンチのオフ角上流側の端部との幅ｗを５μｍ、オフ角θを４°とするとき、トレンチ５のオフ角上流側の端部上のエピタキシャル層１１２の厚さｄ１と、トレンチ５のオフ角下流側の端部上のエピタキシャル層１１２の厚さｄ２との差は、最大で例えば約０．３５μｍ（＝５（μｍ）×ｔａｎ４°）となる。
【００２９】
本発明者等が検討したところ、エピタキシャル層１１２をチャネル層とするトレンチ型ＭＩＳＦＥＴを作製すると、上述したようなエピタキシャル層１１２の厚さの差に起因して、トレンチ５のオフ角上流側およびオフ角下流側において、ソース電極（合金層含む）とエピタキシャル層の下方にあるソース領域とを均等に接触させることが困難となる場合がある。このため、トレンチ５のオフ角上流側とオフ角下流側とでコンタクト抵抗がばらつくなどの問題が生じ得る。この結果、デバイス特性を十分に引き出すことができない可
能性がある。
【００３０】
また、トレンチ５のオフ角上流側の端部とオフ角下流側の端部とでエピタキシャル層１１２の厚さが異なるということは、エピタキシャル成長中に供給される原料の消費量がトレンチ５のオフ角上流側とオフ角下流側とで異なることを意味する。この消費量の差に伴い、トレンチ５の各側壁に到達する原料の濃度も、側壁の位置によって異なり得る。具体的にはトレンチ５のオフ角上流側の端部近傍では原料の消費量が多いので、トレンチ５の側壁のうちオフ角上流側の部分（以下、「第１の側壁部」）５ｓ（Ｌ）に到達する原料が減少する。一方、トレンチ５のオフ角下流側の端部近傍では原料の消費量が少ないので、オフ角下流側の部分（以下、「第２の側壁部」）５ｓ（Ｒ）に到達する原料が増加する。このため、エピタキシャル層１１２の厚さは、第１の側壁部５ｓ（Ｌ）上で、第２の側壁部５ｓ（Ｒ）上よりも小さくなる。エピタキシャル層１１２のうち第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上に位置する部分にはチャネルが形成される。このため、第１の側壁部５ｓ（Ｌ）上と第２の側壁部５ｓ（Ｒ）上とでエピタキシャル層１１２の厚さが異なると、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧が異なるおそれがある。
【００３１】
以上のことから分かるように、従来のトレンチ型ＭＩＳＦＥＴでは、｛０００１｝ファセット面Ｆの発生により、素子内部におけるコンタクト抵抗およびゲート閾値電圧のばらつきが増大するので、半導体装置の性能を十分に引き出すことが困難である。エピタキシャル層１１２のチャネル移動度に見合う半導体装置の性能を引き出すためには、エピタキシャル層１１２の上面に発生する｛０００１｝ファセット面Ｆを抑制することが望まれる。
【００３２】
なお、上記では炭化珪素ＭＩＳＦＥＴを例に説明したが、炭化珪素以外の他の半導体（例えば、ＧａＮ、ＡｌＮ、ダイヤモンド等の他のワイドバンドギャップ半導体）を用いた半導体装置でも、オフ角を有する基板を使用していれば、｛０００１｝ファセット面Ｆの発生に起因する上記問題を有し得る。
【００３３】
ファセットを低減する方法は、例えば非特許文献１および特許文献１に記載されている。非特許文献１は、炭化珪素をエピタキシャル成長させる際に供給するＣ系ガスとＳｉ系ガスとのモル比率（Ｃ／Ｓｉ比）を小さくすることでファセットを低減することを開示している。本発明者等が検討したところ、非特許文献１が示すようにＣ／Ｓｉ比を調整しても、ファセットを十分に低減できず、トレンチに非対称性が残る可能性がある。このため、デバイス特性を十分に引き出すことは困難である。また、特許文献１は、チャネルとなるトレンチ側壁面に｛１−１００｝面を用いることを開示している。これにより、ファセットに起因するトレンチの非対称性は改善され得る。しかしながら、｛１−１００｝面は｛１１−２０｝面よりもチャネル移動度が劣るため、トレンチ側壁面に｛１１−２０｝面を用いる場合よりも、デバイスのオン抵抗が上昇するという問題がある。
【００３４】
本発明者等は、上記問題に対して鋭意検討を行った。その結果、チャネル層となるエピタキシャル層を形成する際のエピタキシャル成長条件によって、｛０００１｝ファセット面の発生を抑制し、特性のばらつきを抑制し得ることを見出し、以下に説明するような半導体装置を着想した。
【００３５】
本開示の一態様の概要は以下のとおりである。
【００３６】
本開示の一態様である半導体装置は、｛０００１｝面からオフ方向に傾斜した主面を有する基板と、基板の主面上に配置された半導体層とを備えた半導体装置である。半導体層は、第１導電型のドリフト領域と、ドリフト領域の上に配置された第２導電型のボディ領
域と、ボディ領域の上に配置され、半導体層の上面に接する第１導電型のソース領域と、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチとを含む。オフ方向を基板の主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第１および第２の側壁部を含む。第１の側壁部は第２の側壁部よりもオフ角上流側に位置しており、半導体装置は、少なくとも、トレンチの第１および第２の側壁部上、および、トレンチに隣接する領域におけるソース領域の主面の一部上に配置されたエピタキシャル層と、ソース領域上に、ソース領域と接するように配置されたソース電極とをさらに有する。エピタキシャル層は、ソース領域の主面のうちトレンチのオフ角上流側に位置する第１部分上、および、ソース領域の主面のうちトレンチのオフ角下流側に位置する第２部分上に配置されている。エピタキシャル層の第１部分上における最大厚さをＴＬ、第２部分上における最小厚さをＴＲ（ただしＴＲ＞０）、ソース領域の厚さをＴＳとすると、ＴＳ＞｜ＴＬ−ＴＲ｜の関係が成り立つ。
【００３７】
上記半導体装置において、ＴＳ／２＞｜ＴＬ−ＴＲ｜の関係が成り立てばさらによい。
【００３８】
トレンチは、第１の側壁部とソース領域の第１部分との間に位置する第１上部コーナー部と、第２の側壁部とソース領域の第２部分との間に位置する第２上部コーナー部とをさらに有し、エピタキシャル層は、第１上部コーナー部上および第２上部コーナー部上において、｛０００１｝面、および、トレンチの第１および第２の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含んでもよい。
【００３９】
エピタキシャル層の、トレンチの第１の側壁部上における厚さＣ１と、第２の側壁部上における厚さＣ２とは、例えば、０．８≦Ｃ１／Ｃ２≦１．２の関係を満足してもよい。
【００４０】
エピタキシャル層の、トレンチの第１の側壁部上における厚さＣ１と、第２の側壁部上における厚さＣ２とは、例えば、０．９≦Ｃ１／Ｃ２≦１．１の関係を満足すればさらによい。
【００４１】
基板は、炭化珪素基板であってもよい。
【００４２】
オフ方向は、例えば、＜１１−２０＞であり、トレンチの第１および第２の側壁部は、例えば、｛１１−２０｝面を含んでもよい。
【００４３】
エピタキシャル層および半導体層は炭化珪素層であり、ソース電極は、トレンチのオフ角上流側でソース領域と接する第１ソース電極と、トレンチのオフ角下流側でソース領域と接する第２ソース電極とを有しており、第１および第２ソース電極は、それぞれ、ソース領域と接する合金層を含んでいてもよく、合金層は、金属とエピタキシャル層およびソース領域の炭化珪素とが反応して得られたシリサイド層であってもよい。
【００４４】
半導体層は、例えば、アライメントマーク用トレンチをさらに有する。エピタキシャル層は、アライメントマーク用トレンチ内およびアライメントマーク用トレンチに隣接する領域における半導体層の主面上に延設されており、エピタキシャル層は、アライメントマーク用トレンチに隣接する領域において、半導体層の主面のうちアライメントマーク用トレンチのオフ角上流側に位置する第３部分上、および、半導体層の主面のうちトレンチのオフ角下流側に位置する第４部分上に配置されている。エピタキシャル層の第３部分上における最大厚さをＴＬｍ、第４部分上における最小厚さをＴＲｍ（ただしＴＲｍ＞０）とすると、ＴＳ＞｜ＴＬｍ−ＴＲｍ｜の関係が成り立ってもよい。
【００４５】
本開示の一態様である半導体装置の製造方法は、｛０００１｝面からオフ方向に傾斜し
た主面を有する基板と、基板の主面上に配置された半導体層とを有する半導体層付き基板を準備する工程を備える。ここで、半導体層は、第１導電型のドリフト領域と、ドリフト領域の上に配置され、半導体層の上面と接する第２導電型のボディ領域と、ボディ領域の内部に配置され、半導体層の上面と接する第１導電型のソース領域とを含む。この製造方法はさらに半導体層に、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチを形成する工程を備える。ここで、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第１および第２の側壁部を含む。この製造方法は、さらに、トレンチの第１および第２の側壁部上およびソース領域の主面の少なくとも一部上にエピタキシャル層を形成する工程を備える。そして、エピタキシャル層を形成する際の成長速度を３．０μｍ／ｈｒ以下に設定する。
【００４６】
エピタキシャル層を形成する際の成長速度を、例えば、１．５μｍ／ｈｒ以下に設定してもよい。
【００４７】
半導体層付き基板を準備する工程は、エピタキシャル成長により半導体層を基板上に形成する工程を含んでもよく、エピタキシャル層を形成する際に基板に供給する原料ガスの流量は、半導体層を形成する際の基板に供給する原料ガスの流量よりも小さくてもよい。
【００４８】
エピタキシャル層を形成する際に基板に供給する原料ガスは、例えば、モノシランガスおよびプロパンガスを含み、エピタキシャル層を形成する工程において、モノシランガスは、例えば、５ｓｃｃｍ以上３０ｓｃｃｍ未満、およびプロパンガスは、例えば、２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で基板に供給されてもよい。
【００４９】
エピタキシャル層を形成する工程において、エピタキシャル層の成長温度を、例えば、１４００℃以上１５５０℃以下、成長圧力を、例えば、５ｈＰａ以上２００ｈＰａ以下、基板に供給される原料ガスのＣ原子数とＳｉ原子数との比Ｃ／Ｓｉを、例えば、０．８以上１．２以下に設定してもよい。
【００５０】
基板は、炭化珪素基板であってもよい。
【００５１】
オフ方向は、例えば、＜１１−２０＞であり、トレンチの第１および第２の側壁部の少なくとも一方は、例えば、｛１１−２０｝面を含んでもよい。
【００５２】
エピタキシャル層および半導体層は、例えば、炭化珪素を含み、合金層を含むソース電極を形成する工程をさらに包含し、ソース電極を形成する工程は、エピタキシャル層上に第１の金属を含む金属膜を形成する工程と、第１の金属と、エピタキシャル層および半導体層の炭化珪素とを反応させて、ソース領域に接し、かつ、第１の金属のシリサイドを含む合金層を得る工程とを含んでもよい。
【００５３】
（実施形態１）
＜用語等の説明＞
（ａ）オフ角およびオフ方向
「オフ角」とは、基板の主面に対する法線と基板のｃ軸方向とがなす角を意味する。また、基板の主面と結晶面（ｃ軸に垂直な面）とがなす角をオフ角と呼ぶ場合もある。例えば、ｃ軸方向が＜０００１＞方向である場合、基板の主面と｛０００１｝面とがなす角もオフ角と呼ぶ。
【００５４】
「オフ方向」とは、基板の主面の法線が＜０００１＞方向から傾斜する方向であって、基板の主面の法線ベクトルを結晶面（ｃ軸に垂直な面）に射影したときの射影ベクトルの方向を意味する。例えばｃ軸方向が＜０００１＞方向である場合、基板の主面の法線ベク
トルを｛０００１｝面に射影したときの射影ベクトルの方向がオフ方向となる。
【００５５】
（ｂ）オフ角上流、オフ角下流
図１１を参照しながら、オフ角θを有する結晶性基板の「オフ角上流」および「オフ角下流」について説明する。
【００５６】
図１１は、オフ角θを有する基板１の主面上に、オフ角θを引き継いで半導体層（例えばＳｉＣ層）２を形成するプロセスを模式的に示す断面図である。基板１は、｛０００１｝面に対して数度（オフ角θ）傾けてステップ密度を増大させた表面（ステップ構造表面）を有している。基板１の主面上には、原子ステップを形成するステップフロー成長モードによって、オフ方向に向かってエピタキシャル成長が進行する。エピタキシャル成長は、基板１又は半導体層２の主面の面内において、図１１中の左側（上流側）から右側（下流側）に向かって進行する。すなわち、｛０００１｝面が右肩上がりになるように断面を見た場合に、左側を「オフ角上流」とし、右側を「オフ角下流」とする。言い換えれば、オフ方向を基板の主面に射影したときの射影ベクトルの方向は、オフ角上流からオフ角下流へ向かう。なお、本明細書において、原子ステップとは、原子ステップが複数重なり合ったステップバンチングをも含む。
【００５７】
（ｃ）基板のオフ方向とトレンチの側壁におけるチャネル面の面方位との関係
図９Ａ〜図１０Ｃを参照しながら、基板のオフ方向と、トレンチの側壁のうちチャネルが形成される部分（以下、「チャネル面」ともいう。）の面方位との関係について説明する。
【００５８】
図９Ａ〜図１０Ｃは、基板のオフ方向と、トレンチのチャネル面の面方位を例示する模式図である。図９Ａおよび図１０Ａは、基板の法線方向から見たトレンチ５の平面図、図９Ｂと図１０Ｂはオフ方向を示す拡大平面図、図９Ｃおよび図１０Ｃは、トレンチ５のチャネル面を横切る断面図である。
【００５９】
図９Ａ〜図９Ｃに示す例では、ＳｉＣ層２の上部に、＜１−１００＞方向に延びる複数のトレンチ５が、互いに間隔をおいて平行に形成されている。トレンチ５のチャネル面は｛１１−２０｝面によって構成される。ＳｉＣ層２には、｛０００１｝面に対するオフ角θが＜１１−２０＞方向に設けられている。複数のトレンチ５の延伸方向は、ＳｉＣ層２（基板）のオフ方向に対して直交する方向である。
【００６０】
図１０Ａ〜図１０Ｃに示す例では、複数のトレンチ５が＜１１−２０＞方向に延びるように形成されている。トレンチ５のチャネル面は｛１−１００｝面によって構成される。基板のオフ角θは＜１−１００＞方向に設定されている。
【００６１】
また、本明細書では、説明の簡便のため、基板１の主面１ｓ（例えば、図１Ａ参照）に垂直であり、かつ、オフ方向に平行な断面において、トレンチ５の側壁のうちオフ方向側に位置する部分５ｓ（Ｒ）を「第２の側壁部」、これと対向する部分５ｓ（Ｌ）を「第１の側壁部」と呼ぶことがある。
【００６２】
トレンチ５は、矩形以外の多角形（ｎ角形）の平面形状を有してもよい。この場合、トレンチ５の側壁を構成するｎ個の側面のうち少なくとも２つが、互いに対向し、かつ、オフ方向と交差していればよい。これらの２つの面のうちオフ角上流側に位置する面が「第１の側壁部５ｓ（Ｌ）」、オフ角下流側に位置する面が「第２の側壁部５ｓ（Ｒ）」となる。さらに、トレンチ５の平面形状は円形、楕円形などの多角形以外であってもよい。この場合、例えば、基板１の主面１ｓに垂直であり、かつ、オフ方向に平行な断面において、トレンチ５の側壁のうちオフ角上流側に位置する部分が「第１の側壁部５ｓＬ）」、第
１の側壁部５ｓ（Ｌ）に対向する面が「第２の側壁部５ｓ（Ｒ）」となる。
【００６３】
＜半導体装置の構造＞
以下、図１Ａ及び図１Ｂを参照しながら、炭化珪素半導体装置を例に、実施形態１の半導体装置を説明する。
【００６４】
半導体装置１００は、ＳｉＣ半導体を用いて形成された、トレンチゲート構造を有する金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。半導体装置１００は、典型的には、複数のユニットセルを有している。
【００６５】
図１Ａは、半導体装置１００における１つのユニットセルを例示する模式的な断面図である。図１Ｂは、半導体装置１００における複数のユニットセルが配置された構成の一例を示す模式的な平面図である。図１Ｂでは、複数のユニットセルのうち３つのユニットセルを例示している。図１Ａは、図１ＢにおけるＩａ−Ｉａ’線に沿った断面を示している。
【００６６】
図１Ｂにおいては、半導体装置１００の構成要素のうちボディ領域３、ソース領域４及びトレンチ５を示し、他の構成要素の図示を省略している。なお、ここでは、トレンチ５を含むユニットセルの平面形状は長方形状としているが、ユニットセルの平面形状は、長方形状に限られず正方形状であってもよい。また、他の多角形状、円形状等であってもよい。さらに、ユニットセルの数も特に限定されない。
【００６７】
半導体装置１００は、｛０００１｝面からオフ方向に傾斜した主面１ｓを有する基板１と、基板１の主面１ｓ上に配置された半導体層２とを備える。実施形態１では、例えば、基板１は炭化珪素基板、半導体層２は炭化珪素（ＳｉＣ）層である。
【００６８】
基板１として、第１導電型（ｎ型）のＳｉＣからなる基板（単に、ＳｉＣ基板とも呼ぶ。）を用いることができる。基板１の内部に付した破線は、｛０００１｝ジャスト面を表している。基板の主面と｛０００１｝ジャスト面とは角度θ（オフ角）をなす。基板１の主面１ｓは、例えばオフ角θを有する｛０００１｝Ｓｉ（シリコン）面である。なお、基板１は、｛０００１｝面とオフ角θを有する面を主面とする基板であればよく、Ｃ（炭素）面を主面とするＳｉＣ基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、例えば｛０００１｝面に対して、オフ方向が＜１１−２０＞方向で且つオフ角が４°の４Ｈ−ＳｉＣ基板を用いてもよい。オフ方向は上記に限定されず、＜１−１００＞方向でもよく、オフ角は８°又は２°でもよく、また、これ以外の角度であってもよい。
【００６９】
ＳｉＣ層２は、例えば、基板１の主面上にエピタキシャル成長により形成されたエピタキシャル層である。なお、ＳｉＣ層２はエピタキシャル層に限定されない。
【００７０】
ＳｉＣ層２は、第１導電型のドリフト領域２ｄと、第２導電型のボディ領域３と、第１導電型のソース領域４と、トレンチ５とを有している。ドリフト領域２ｄの不純物濃度は、基板１の不純物濃度よりも低く設定されている。ボディ領域３は、ドリフト領域２ｄの上に配置されている。ボディ領域３はＳｉＣ層２の上面に接するように形成されていてもよい。ソース領域４は、ボディ領域３の上に位置し、ＳｉＣ層２の上面に接している。ソース領域４はボディ領域３の内部（例えば表面領域の一部）に配置されてもよい。ここでは、第１導電型はｎ型、第２導電型はｐ型とする。なお、第１導電型がｐ型、第２導電型がｎ型であってもよい。
【００７１】
図１Ａに示した例では、ソース領域４の下面及び側面は、ボディ領域３に囲まれている
。ボディ領域３は、例えば、ＳｉＣ層２にｐ型の不純物イオンを注入することによって形成され、ソース領域４は、例えば、ＳｉＣ層２にｎ型の不純物イオンを注入することによって形成され得る。
【００７２】
トレンチ５は、ボディ領域３およびソース領域４を貫通するように設けられている。トレンチ５は、ドリフト領域２ｄ内に位置する底部と側壁とを有している。図１Ａ、図１Ｂに示す例では、トレンチ５は矩形の平面形状を有している。トレンチ５の側壁は、互いに対向し、かつ、それぞれが基板１のオフ方向と交差する２つの面（以下、「側壁部」と称する。）５ｓ（Ｌ）、５ｓ（Ｒ）を含んでいる。基板１の主面１ｓに射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、これらの側壁部のうちオフ角上流側に位置する側壁部５ｓ（Ｌ）を「第１の側壁部」、オフ角下流側に位置する側壁部５ｓ（Ｒ）を「第２の側壁部」と称する。第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は、互いに平行に延びていてもよい。オフ方向は、例えば＜１１−２０＞であり、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）の少なくとも一方は、例えば｛１１−２０｝面を含んでいてもよい。
【００７３】
トレンチ５の内部、および、ソース領域４の主面の一部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２は、例えば、第１導電型（ｎ型）のＳｉＣエピタキシャル層である。図示する例では、エピタキシャル層１２はトレンチ５の側壁全体および底面を覆っているが、少なくともトレンチ５の第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上、およびソース領域４の主面の一部上に配置されていればよい。エピタキシャル層１２のうち第１の側壁部５ｓ（Ｌ）上および第２の側壁部５ｓ（Ｒ）上に位置する部分は、チャネルが形成される領域を含む。
【００７４】
トレンチ５内には、少なくともトレンチ５の側壁に形成されたエピタキシャル層１２を覆うようにゲート絶縁膜８が形成されている。ＭＩＳＦＥＴの場合、トレンチ５の側壁の一部（ボディ領域３の側壁）上において、エピタキシャル層１２とゲート絶縁膜８との界面（ＭＩＳ界面）の近傍領域が「チャネル領域」となる。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜等のいわゆる熱酸化膜であってもよく、また、堆積絶縁膜であってもよい。
【００７５】
トレンチ５の内部に形成されたゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート電極９は、ゲート絶縁膜８のうち少なくともボディ領域３の側壁上に位置する部分を覆うように形成されていればよい。ここでは、一例として、ゲート電極９がトレンチ５を埋め込むように形成されている。従って、ゲート電極９とＳｉＣ層２とは、ゲート絶縁膜８によって絶縁されている。
【００７６】
ＳｉＣ層２の上には、ボディ領域３及びソース領域４の両方と接するように、ボディ領域３及びソース領域４に対して共通の電位を印加するソース電極１０（Ｌ）、１０（Ｒ）が配置されている。ソース電極１０（Ｌ）はトレンチ５のオフ角上流側、ソース電極１０（Ｒ）はトレンチ５のオフ角下流側に設けられている。ソース電極１０（Ｌ）、１０（Ｒ）は、ＳｉＣ層２と接する合金層１０ａを含む。
【００７７】
基板１におけるＳｉＣ層２と反対側の面（裏面）上には、ドレイン電極１１が配置されている。
【００７８】
実施形態１では、エピタキシャル層１２は、トレンチ５の内部のみでなくソース領域４の主面にも形成されている。具体的には、トレンチに隣接する領域（トレンチ隣接領域）において、ソース領域４の主面のうちトレンチ５のオフ角上流側に位置する第１部分４ｓ（Ｌ）上およびトレンチ５のオフ角下流側に位置する第２部分４ｓ（Ｒ）上に配置されて
いる。「トレンチ隣接領域」は、当該トレンチ５を含むユニットセルにおいて、基板１の主面１ｓの法線方向から見て、トレンチ５の周縁近傍に位置する領域を指し、例えば、トレンチ５の周縁からソース電極１０（Ｌ）、１０（Ｒ）のそれぞれの端部までの領域Ｒをいう。
【００７９】
エピタキシャル層１２の、第１部分４ｓ（Ｌ）上における最大厚さＴＬと、第２部分４ｓ（Ｒ）上における最小厚さＴＲ（ただしＴＲ＞０）との差の絶対値｜ＴＬ−ＴＲ｜は、ソース領域４の厚さＴＳ未満である（ＴＳ＞｜ＴＬ−ＴＲ｜）。より好ましくは、絶対値｜ＴＬ−ＴＲ｜は、ソース領域４の厚さＴＳの１／２未満である（ＴＳ／２＞｜ＴＬ−ＴＲ｜）。
【００８０】
ここで、ソース領域４の厚さＴＳは、ソース領域４の主面（すなわちＳｉＣ層２の上面）から、ソース領域４の下面までの厚さをいう。ソース領域４は、例えば、第１導電型の不純物濃度が５×１０１８ｃｍ−３以上の領域とする。ソース領域４が、ボディ領域３に第１導電型の不純物を注入することによって形成されている場合、ソース領域４の第１導電型の不純物濃度は、所定の深さを超えると、深くなるにつれて低くなる。このような場合には、そのドーパント濃度が例えば５×１０１８ｃｍ−３に達した位置をソース領域の下面とする。
【００８１】
半導体装置１００は、チャネル層（エピタキシャル層１２）を備えるので、蓄積型ＭＩＳＦＥＴと呼ばれる。蓄積型ＭＩＳＦＥＴの動作は、チャネル層を備えないＭＩＳＦＥＴ（反転型ＭＩＳＦＥＴ）の動作と一部異なる。例えば、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されるオフ状態では、チャネル層とボディ領域３とのｐｎ接合によりチャネル層が空乏化した空乏状態となるので、電流が流れない（オフ状態）。また、ゲート電極９に閾値電圧以上のバイアス電圧が印加されるオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので、電流が流れる（オン状態）。
【００８２】
実施形態１の半導体装置１００では、上述したように、ソース領域主面上におけるエピタキシャル層１２の厚さの、トレンチ５のオフ角下流側とオフ角上流側との差の絶対値（｜ＴＬ−ＴＲ｜）がソース領域４の厚さＴＳ未満になるように、エピタキシャル層１２の厚さが調整されている。このため、エピタキシャル層１２の厚さのばらつきが抑えられているので、トレンチ５のオフ角上流側およびオフ角下流側の両方において、ソース電極１０の合金層１０ａの底部をソース領域４内に位置させることが容易となる。この利点を、図面を参照しながら、より具体的に説明する。
【００８３】
従来の蓄積型ＭＩＳＦＥＴでは、図１２Ｃを参照しながら前述したように、エピタキシャル層１１２の厚さがトレンチ５のオフ角下流側とオフ角上流側で大きく異なる。エピタキシャル層１１２上に金属膜を形成し、金属膜とエピタキシャル層１１２およびＳｉＣ層２とを反応させることによって、トレンチ５のオフ角上流側およびオフ角下流側に、それぞれ、合金層１０ａを含むソース電極１０（Ｌ）、１０（Ｒ）を形成する場合がある。この場合、トレンチ５のオフ角下流側で、ソース電極１０（Ｒ）の下面（合金層１０ａの下面）がソース領域４内に位置しても、トレンチ５のオフ角上流側で、ソース電極１０（Ｌ）の合金層１０ａがソース領域４まで達するように形成されないおそれがある。このため、ソース電極１０（Ｌ）とソース領域４とのコンタクト抵抗が増大する場合がある。一方、トレンチ５のオフ角上流側で、ソース電極１０（Ｌ）の下面（合金層１０ａの下面）がソース領域４内に位置しても、トレンチ５のオフ角下流側で、ソース電極１０（Ｒ）の合金層１０ａがソース領域４よりも下方にあるボディ領域３まで達してしまうおそれがある。このため、ソース電極１０（Ｒ）とソース領域４とのコンタクト抵抗が増大する場合がある。このように、従来のＭＩＳＦＥＴでは、ソース電極１０（Ｒ）、１０（Ｌ）とソース領域とのコンタクト抵抗のばらつきを抑えることが困難である。
【００８４】
これに対し、実施形態１では、トレンチ５のオフ角上流側およびオフ角下流側におけるエピタキシャル層１２の厚さのばらつきがソース領域４の厚さ未満に抑えられている。このため、ソース電極１０（Ｌ）および１０（Ｒ）を、それらの合金層１０ａの下面がソース領域４内に位置するように形成することが容易である。従って、各ユニットセルにおいて、トレンチ５のオフ角上流側とオフ角下流側とのコンタクト抵抗のばらつきを抑えることができる。この結果、オン抵抗が小さく、大電流を流すことができるトレンチ型ＭＩＳＦＥＴを実現できる。より好ましくは、トレンチ５のオフ角上流側およびオフ角下流側におけるエピタキシャル層１２の厚さの差の絶対値（｜ＴＬ−ＴＲ｜）は、ソース領域４の厚さＴＳの１／２未満である。これにより、一方のソース電極における合金層（シリサイド層）の下面が、ソース領域４の厚さ方向における中央近傍（ソース領域４の上面からの深さ：ＴＳ／２）に位置する場合に、もう一方のソース電極における合金層の下面をソース領域内により確実に配置することができる。
【００８５】
また、従来の蓄積型ＭＩＳＦＥＴでは、前述したように、エピタキシャル層１１２を形成する際にＳｉＣ層２の主面上で消費される原料の量が、トレンチ５のオフ角上流側とオフ角下流側と異なる。この結果、エピタキシャル層１１２の厚さが、トレンチ５のチャネル面となる第１の側壁上および第２の側壁上で異なり得るので、オフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきが生じるおそれがある。
【００８６】
これに対し、実施形態１によると、エピタキシャル層１２を形成する際にＳｉＣ層２の主面上で消費される原料の量の差を低減できる。このため、エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上の厚さＣ１と第２の側壁部５ｓ（Ｒ）上の厚さＣ２との差を抑えることができる。エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上における厚さＣ１と、第２の側壁部５ｓ（Ｒ）上における厚さＣ２とは、例えば、０．８≦Ｃ１／Ｃ２≦１．２の関係を満足することが好ましく、より好ましくは、０．９≦Ｃ１／Ｃ２≦１．１の関係を満足する。これにより、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきが生じることを抑制できる。
【００８７】
＜各構成要素の説明＞
エピタキシャル層１２は、例えば、第１導電型（ｎ型）である。エピタキシャル層１２のキャリア濃度は例えば１×１０１８ｃｍ−３であり、厚さは例えば２０ｎｍである。トレンチ５の側壁に形成されたエピタキシャル層１２は、トレンチ５を形成した後のトレンチ５の側壁表面の結晶性よりも良好な結晶性を有する。このため、トレンチ５の側壁（チャネル面）におけるキャリアのチャネル移動度の向上が期待できる。
【００８８】
ノーマリーオフ型のＭＩＳＦＥＴを作製する場合には、エピタキシャル層１２の全てが、ボディ領域３とのｐｎ接合によって完全空乏化するように、エピタキシャル層１２のキャリア濃度と厚さとが設定されてもよい。例えば、ボディ領域３のキャリア濃度が１×１０１８ｃｍ−３である場合には、エピタキシャル層１２のキャリア濃度は２×１０１８ｃｍ−３であり、その厚さは２０ｎｍ程度であってもよい。また、ボディ領域３のキャリア濃度が１×１０１９ｃｍ−３である場合には、エピタキシャル層のキャリア濃度は２×１０１８ｃｍ−３であり、その厚さは３５ｎｍ程度であってもよい。エピタキシャル層１２は、単層構造を有していてもよいし、積層構造を有していてもよい。エピタキシャル層１２の厚さは、ゲート閾値電圧の設計値によって適宜調整すればよい。
【００８９】
ソース電極１０は、トレンチ５のオフ角上流側でソース領域４と接する第１ソース電極１０（Ｌ）と、トレンチ５のオフ角下流側でソース領域４と接する第２ソース電極１０（Ｒ）とを有している。ソース電極１０（Ｌ）、１０（Ｒ）は、それぞれ、ソース領域４と接する合金層１０ａを含んでいてもよい。合金層１０ａは、金属と、エピタキシャル層１
２およびソース領域４の炭化珪素と反応して得られたシリサイド層であってもよい。この例では、ソース電極１０（Ｌ）、１０（Ｒ）は、それぞれ、第１の金属を含む金属層１０ｂと、金属層１０ｂとソース領域４との間に位置する合金層１０ａとを含む。合金層１０ａは、第１の金属のシリサイドを含む。合金層１０ａは、例えば、第１の金属が、エピタキシャル層１２およびソース領域４の炭化珪素と反応して得られたシリサイド層であってもよい。
【００９０】
ソース電極１０（Ｌ）、１０（Ｒ）は、例えば次のようにして形成され得る。まず、エピタキシャル層１２の所定の領域上に金属層１０ｂを形成する。金属層１０ｂは、トレンチ５のオフ角上流側およびオフ角下流側のそれぞれに設けられる。次いで、アニール処理を行う。このとき、金属層１０ｂに含まれる金属（例えばニッケル）の少なくとも一部は、エピタキシャル層１２およびＳｉＣ層２のシリコン成分と反応し、合金層（金属シリサイド層）１０ａを形成する。合金層１０ａ上に、シリコン成分と反応しなかった金属からなる金属層１０ｂが残っていてもよい。合金層１０ａは、ＳｉＣ層２のソース領域４およびボディ領域３とオーミック接触を形成する。このとき、合金層１０ａがソース領域４に達していなかったり、ソース領域４よりも下方にあるボディ領域３まで達してしまうと、ソース電極１０（Ｌ）、１０（Ｒ）とソース領域４とのコンタクト抵抗成分が増加する。これを避けるため、トレンチ５のオフ角上流側およびオフ角下流側に配置されたソース電極１０（Ｌ）、１０（Ｒ）では、いずれも、合金層１０ａの底部がソース領域４内に位置するように形成されてもよい。
【００９１】
図１Ａに示す例では、トレンチ５は順テーパ形状を有するが、逆テーパ形状を有していてもよい。あるいは、トレンチ５の第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は基板１の主面１ｓに垂直であってもよい。基板１の主面１ｓに対するトレンチ側壁の角度α（図２Ｂ参照）は、例えば８０〜９０°程度であってもよい。
【００９２】
トレンチ５の底面と側壁との接続部分５Ｂを「下部コーナー部」、ＳｉＣ層２の上面とトレンチ５の側壁との接続部分５Ｔを「上部コーナー部」と称する。上部コーナー部５Ｔおよび下部コーナー部５Ｂの一方または両方はラウンド形状をしていてもよい。「ラウンド形状」とは、丸みを帯びた形状、例えば図１Ａに示す断面図において、０．１μｍ以上の曲率半径を有する曲面形状をいう。ラウンド形状を有するトレンチ５は、ＳｉＣ層２にエッチング等によって形成されたトレンチ５に対し、１４５０〜１７００℃程度の温度でアニールを行うことによって形成され得る。上記のアニールを行うことにより、ＳｉＣの表面拡散が生じ、トレンチ５の上部コーナー部５Ｔおよび下部コーナー部５Ｂがラウンド化される。
【００９３】
図示していないが、ＳｉＣ層２には、トレンチ５に加えて、アライメントマーク用トレンチが形成されていてもよい。エピタキシャル層１２は、アライメントマーク用トレンチ内、およびアライメントマーク用トレンチに隣接する領域におけるＳｉＣ層２の主面上に延設されていてもよい。アライメントマーク用トレンチに隣接する領域において、エピタキシャル層１２は、ＳｉＣ層２の主面のうちアライメントマーク用トレンチのオフ角上流側に位置する第３部分上、および、ＳＩＣ層２の主面のうちトレンチのオフ角下流側に位置する第４部分上に配置されてもよい。この場合、エピタキシャル層１２の第３部分上における最大厚さをＴＬｍ、第４部分上における最小厚さをＴＲｍ（ただしＴＲｍ＞０）とすると、ＴＳ＞｜ＴＬｍ−ＴＲｍ｜の関係が成り立つことが好ましい。従来の半導体装置では、エピタキシャル層の形成によって、アライメントマーク用のトレンチの形状が崩れる可能性がある（図１２Ｃ参照）。これに対し、実施形態１では、エピタキシャル層１２の厚さの差を低減できるので、エピタキシャル層１２の形成に起因するアライメントマーク用のトレンチの形状崩れを抑制できる。従って、リソグラフィ工程のアライメント精度の低下を抑制できる。
【００９４】
＜半導体装置の製造方法＞
以下、図面を参照しながら、実施形態１に係る半導体装置１００の製造方法の一例を説明する。
【００９５】
図２Ａ〜図６は、半導体装置１００の製造方法の一例を説明するための工程断面図である。
【００９６】
まず、図２Ａに示すように、オフ角θを有する基板１の主面１ｓ上に、ドリフト領域２ｄ、ボディ領域３及びソース領域４を含むＳｉＣ層２を形成する。
【００９７】
基板１として、例えば、｛０００１｝面から４°のオフ角θを有する第１導電型（ｎ型）の４Ｈ−ＳｉＣ基板を用いる。オフ方向は、例えば＜１１−２０＞方向とする。
【００９８】
ＳｉＣ層２は、次のようにして形成される。まず、基板１の主面１ｓの上に、エピタキシャル成長が可能な、例えば化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のＳｉＣ層２を形成する。ＳｉＣ層２のキャリア濃度は例えば８×１０１５ｃｍ−３であり、厚さは例えば１２μｍである。ｎ型のドーパントには、例えば窒素（Ｎ）イオンを用いることができる。
【００９９】
ここでは、ＳｉＣ層２をエピタキシャル成長により形成する。エピタキシャル成長の条件は特に限定しないが、一般的には、成長速度が５μｍ以上１０μｍ以下となるような条件に設定される。例えば、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスをそれぞれ３０ｓｃｃｍ以上６０ｓｃｃｍ以下ほど供給し、Ｃ／Ｓｉ比（供給ガスのＣ原子数とＳｉ原子数の比）を例えば１．０以上１．８以下となるように設定する。成長圧力を１００ｈＰａ以上３００ｈＰａ以下とする。基板温度は、例えば１５００℃以上１６５０℃以下に設定される。
【０１００】
続いて、ＳｉＣ層２の上部に、第２導電型（ｐ型）のボディ領域３を形成する。ボディ領域３のキャリア濃度は例えば１×１０１８ｃｍ−３であり、厚さは例えば１．２μｍである。ボディ領域３は、例えば、上記方法で得られたｎ型のＳｉＣ層２に、ｐ型のドーパントをイオン注入することによって得られる。ｐ型のドーパントには、例えばアルミニウム（Ａｌ）イオン等を用いてもよい。ＳｉＣ層２のうち、ボディ領域３が形成された部分を除く領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｎ型のＳｉＣ層２の上に、ｐ型ドーパントであるトリメチルアルミニウム（ＴＭＡ）等を供給しながら、炭化珪素をエピタキシャル成長させることにより形成してもよい。
【０１０１】
続いて、ボディ領域３の上部に、ｎ型のソース領域４を選択的に形成する。ソース領域４のキャリア濃度は例えば５×１０１９ｃｍ−３であり、厚さは例えば０．２μｍである。ソース領域４は、例えば、ＳｉＣ層２の上に形成された酸化シリコン又はポリシリコン等からなるマスク膜（図示せず）を用いて、ｎ型のドーパントであるＮイオン等をボディ領域３に注入することによって得られる。
【０１０２】
イオン注入を行った後、例えば、不活性ガス雰囲気中、１７００℃の温度で３０分程度のアニール処理を行なう。このアニール処理により、ボディ領域３及びソース領域４に注入された不純物イオンが活性化される。なお、ボディ領域３は、ｐ型の不純物を高濃度で含むコンタクト領域を含んでいてもよい。
【０１０３】
次に、図２Ｂに示すように、ＳｉＣ層２にトレンチ５を形成する。ここでは、トレンチ５を、ソース領域４及びボディ領域３を貫通して、ドリフト領域２ｄにトレンチ５の底部
が達するように形成する。
【０１０４】
具体的には、まず、リソグラフィ法及びエッチング法により、例えばプラズマ酸化膜等からなり、ソース領域４の上にトレンチ形成用の開口パターンを有するマスク膜（図示せず）を形成する。このマスク膜を用いて、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。これにより、ＳｉＣ層２に、例えば深さが１．５μｍで且つ幅が１μｍのトレンチ５が形成される。トレンチ５の側壁のうちチャネル面となる部分は、例えば基板１のオフ方向と垂直に交差するように配置されてもよい。実施形態１では、基板１の法線方向から見て、ストライプ形状（長方形状）を有するトレンチ５を形成する。トレンチ５の側面のうち長軸方向に延びる２つの側面５ｓ（Ｌ）、５ｓ（Ｒ）は、オフ方向と垂直に交差するように配置される。これらの側面のうちオフ角上流側の面を第１の側壁部５ｓ（Ｌ）、オフ角下流側の面を第２の側壁部５ｓ（Ｒ）とする。ここでは、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）は｛１１−２０｝面に近い面で構成される。
【０１０５】
図２Ｂに示す例では、トレンチ５の側壁は、基板１の主面に対して上方に広がる順テーパ形状を有する。一例として、第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）の各々の基板１の主面１ｓに対するテーパ角αを、８５°とする。
【０１０６】
なお、トレンチ５の側壁は、順テーパ形状を有していなくてもよい。トレンチ５の側壁は、基板１の主面に対して垂直であってもよいし、下方に広がる逆テーパ形状を有していてもよい。また、図１０Ｂを参照しながら前述したように、基板１のオフ方向が＜１−１００＞方向の場合は、トレンチ５の側壁が｛１−１００｝面で構成される側面（側壁部）を含むように、トレンチ５を配置してもよい。
【０１０７】
次に、図３Ａに示すように、トレンチ５の上部コーナー部５Ｔおよび下部コーナー部５Ｂを、丸みを帯びたラウンド形状に変形させる。ここでは、ＳｉＣ層２に対してアニール処理を行う。アニール処理により、トレンチ５の上部コーナー部５Ｔ及び下部コーナー部５Ｂを構成する炭化珪素（ＳｉＣ）の一部が表面拡散し、上部コーナー部５Ｔおよび下部コーナー部５Ｂがラウンド化される。上部コーナー部５Ｔおよび下部コーナー部５Ｂをラウンド化させることにより、後で説明するゲート電極の埋め込み性を向上させることができる。
【０１０８】
具体的には、例えば、ソース領域４、ボディ領域３及びドリフト領域２ｄを含むＳｉＣ層２が形成された基板１に対し、アルゴンガス（Ａｒ）雰囲気で、温度が１５５０℃、圧力が２００ｈＰａの条件下においてアニール処理を行なう。アニール時間は、例えば１６分間とする。また、この工程は次のエピタキシャル層を形成する直前に、ＣＶＤ装置を用いて連続的に実施してもよい。
【０１０９】
なお、図示していないが、アニール条件を最適に調整することにより、トレンチ５の側壁の角度も矯正することができる。これにより、トレンチ５の側壁のうちチャネル面となる２つの側面（第１および第２の側壁部）の少なくとも一方に、｛１１−２０｝ジャスト面を得ることができる。なお、この例では、第１の側壁部が｛１１−２０｝ジャスト面を含む。
【０１１０】
次に、図３Ｂに示すように、トレンチ５の第１および第２の側壁部上５ｓ（Ｌ）、５ｓ（Ｒ）と、トレンチ５に隣接する領域における前記ソース領域の主面４ｓ（Ｌ）、４ｓ（Ｒ）とを覆うように、エピタキシャル層１２を形成する。
【０１１１】
実施形態１では、エピタキシャル層１２を形成するためのエピタキシャル成長条件を最
適に調整することで、トレンチ５のオフ角下流側における｛０００１｝ファセットの発生を抑制する。これにより、トレンチ５のオフ角下流側とオフ角上流側とのエピタキシャル層１２の厚さのばらつきを抑制できる。具体的には、トレンチ隣接領域において、ソース領域４の主面のうちトレンチ５のオフ角上流側に位置する第１部分４ｓ（Ｌ）上におけるエピタキシャル層１２の厚さＴＬと、トレンチ５のオフ角下流側に位置する第２部分４ｓ（Ｒ）上におけるエピタキシャル層１２の厚さＴＲとの差の絶対値が、ソース領域４の厚さ未満となるような条件で、エピタキシャル層１２を形成する。「ソース領域４の主面」は、ソース領域４の上面のうちＳｉＣ層２の主面に位置する部分を指す。ソース領域４の主面における第１導電型の不純物濃度は、例えば１×１０１９ｃｍ−３以上である。
【０１１２】
ここでは、化学気相成長（ＣＶＤ）装置を用い、ＳｉＣ層２の主面上に、３μｍ／ｈｒ以下、より好ましくは１．５μｍ／ｈｒ以下の低い成長速度でエピタキシャル膜を成長させる。この成長速度は、ＳｉＣ層２の主面上における成長速度の平均値とする。具体的には、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスを原料ガスとして用いる。例えば、モノシランガスを５ｓｃｃｍ以上３０ｓｃｃｍ未満の流量で、プロパンガスを２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で、ＳｉＣ層２上に供給し、エピタキシャル成長を行う。成長温度を例えば１４００℃以上且つ１５５０℃以下、成長圧力を例えば１０〜２５０ｈＰａに設定する。また、Ｃ／Ｓｉ比（供給する原料ガスのＣ原子数とＳｉ原子数との比）を例えば０．８〜１．２に設定してもよい。Ｈ／Ｓｉ比（供給する原料ガスのＨ原子数とＳｉ原子数との比）を１０００〜１０００００に設定してもよい。
【０１１３】
モノシランガスおよびプロパンガスなどの原料供給流量を、ＳｉＣ層２を形成する際の供給流量よりも小さく設定することにより、成長速度を抑えることができる。ここではモノシランガスおよびプロパンガスの供給流量を上記範囲内に設定することにより、成長速度を例えば３μｍ／ｈｒ以下に抑制できる。
【０１１４】
｛０００１｝ファセット面の発生を促進させる要因の１つとして、ステップバンチングの発生が考えられる。ステップバンチングは、基板表面への過剰な原料供給によって発生しやすい。過剰に原料があるとステップまで達する前にＳｉＣを形成するため、ステップフローではなく、２次元核成長になりやすいからである。よって、原料供給量を小さくし、成長速度を例えば３μｍ／ｈｒ以下に抑えることにより、｛０００１｝ファセットを低減することが可能になる。
【０１１５】
また、ステップバンチングは成長温度が高いと発生しやすい。ステップバンチングの発生を抑制するためには、成長温度を例えば１５５０℃以下に設定することが好ましい。なお、成長温度が低すぎると、多結晶ＳｉＣが発生しパーティクルが増加する場合がある。このため、成長温度を例えば１４００℃以上に設定することが好ましい。
【０１１６】
ステップバンチングの発生をさらに抑制するためには、表面拡散を促進させることも有効である。成長圧力を低く（例えば１０ｈＰａ以上２５０ｈＰａ以下）設定することにより、表面拡散を促進し、ステップバンチングを抑え、｛０００１｝ファセットを低減することが可能になる。
【０１１７】
次に、図４Ａに示すように、トレンチ５内にゲート絶縁膜８を形成する。ゲート絶縁膜８は、少なくともトレンチ５の側壁上に形成されたエピタキシャル層１２を覆うように形成される。
【０１１８】
ゲート絶縁膜８の形成は、例えば次のようにして行う。まず、トレンチ５を有する基板１を洗浄する。その後、例えば、基板１を熱酸化炉に入れて、ドライ酸化雰囲気中、１２
００℃の温度で０．５時間の熱酸化処理を行なう。これにより、ゲート絶縁膜８として、ボディ領域３の上面及びソース領域４の上面からトレンチ５の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜８は、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
【０１１９】
次に、図４Ｂに示すように、トレンチ５の内部に、ゲート絶縁膜８を介して埋め込むようにゲート電極９を形成する。
【０１２０】
ゲート電極９の形成は、例えば次のようにして行う。まず、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により、ゲート絶縁膜８が形成されたウエハ上の全面に、リン（Ｐ）がドープされたポリシリコン膜を、例えば１０００ｎｍの厚さに堆積する。続いて、例えば不活性ガス雰囲気で、１０００℃の温度で且つ６０秒間の急速アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜（図示せず）を形成する。続いて、ＲＩＥ法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９は、少なくともトレンチ５におけるボディ領域３と対向する領域に形成されていればよく、図４Ｂに示す形状に限られない。例えば、トレンチ５の内部の全体に埋め込まれていなくてもよい。
【０１２１】
次に、図５Ａに示すように、ゲート電極９から間隔をおき、且つボディ領域３及びソース領域４と接するように導電膜１０Ａを形成する。導電膜１０Ａは、ＳｉＣ層２の上にボディ領域３とソース領域４とに跨るように配置される。
【０１２２】
具体的には、まず、ＣＶＤ法等により、層間絶縁膜（図示せず）をＳｉＣ層２及びゲート電極９を覆うように形成する。続いて、リソグラフィ法及びエッチング法により、層間絶縁膜に、ソース領域４とボディ領域３との境界部分を含むＳｉＣ層の表面を露出する開口部を設ける。その後、スパッタ法等により、層間絶縁膜に設けられた開口部に、例えば導電膜１０Ａを形成する。導電膜１０Ａは、Ｔｉ、Ｎｉ等の金属（第１の金属）を含む金属膜であってもよい。
【０１２３】
次に、図５Ｂに示すように、導電膜１０Ａに含まれる金属をシリサイド化させることにより、合金層１０ａを含むソース電極１０を形成する。
【０１２４】
シリサイド化の方法としては、例えば、不活性ガス雰囲気で且つ９５０℃の温度下において、１分程度のアニール処理を行なう。これにより、導電膜１０Ａの第１の金属と、エピタキシャル層１２およびソース領域４における炭化珪素とが反応し、合金層１０ａが形成される。導電膜１０Ａのうち炭化珪素と反応しなかった部分は、金属層１０ｂとして残ってもよい。このとき、合金層１０ａがソース領域４に達しなかったり、合金層１０ａがソース領域４の下面よりも下方まで達すると、ソース領域４とソース電極１０とのコンタクト抵抗成分が増加する。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方で、合金層１０ａの底部がソース領域４内にとどまるように、アニール処理の温度および処理時間を適宜調整する。
【０１２５】
実施形態１では、トレンチ５のオフ角上流側およびオフ角下流側でエピタキシャル層１２の厚さの差が小さく抑えられている。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方で、合金層１０ａの底部をソース領域４内に位置させることが容易となる。なお、未反応の金属層１０ｂは、シリサイド化の後の工程でエッチングによって除去してもかまわない。
【０１２６】
続いて、図６に示すように、基板１の主面と反対側の裏面上に、例えばＴｉ、Ｎｉ等からなる導電膜を形成し、必要に応じてアニール処理を行う。これにより、ドレイン電極１１を得る。なお、ソース電極１０とドレイン電極１１との形成順序は特に問われない。
【０１２７】
以上により、トレンチ型ＭＩＳＦＥＴである半導体装置１００を得ることができる。
【０１２８】
実施形態１に係る製造方法によると、エピタキシャル層１２の成長条件を調整することにより、トレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制できる。これにより、ソース領域４の主面上におけるエピタキシャル層１２の厚さのばらつきを低減させることができる。このため、トレンチ５のオフ角上流側およびオフ角下流側の両方において、ソース電極１０（Ｌ）、１０（Ｒ）の合金層の底部をソース領域４内にとどまるように形成することが可能となる。従って、オン抵抗が小さく、大電流を流すことができるトレンチ型ＭＩＳＦＥＴを製造することができる。また、トレンチ５の側壁上におけるエピタキシャル層１２の厚さのばらつきを低減できるので、ゲート閾値電圧のばらつきを抑制できる。
【０１２９】
（第１変形例）
以下、図７Ａ及び図７Ｂを参照しながら、実施形態１の第１変形例に係る半導体装置を説明する。図７Ａ及び図７Ｂでは、半導体装置１００と同様の構成要素には同一の参照符号を付し、その説明を省略する。
【０１３０】
図７Ａに示すように、本変形例の半導体装置２００では、エピタキシャル層１２は、トレンチ５の上部コーナー部５Ｔ上で、基板１の主面１ｓ及びトレンチの側壁を構成する面とは異なる結晶方位を有するファセット面ｆ１、ｆ２を有している。その他の構成は、図１Ａ、図１Ｂに示す半導体装置１００の構成と同様である。
【０１３１】
トレンチ５の上部コーナー部５Ｔは、トレンチ５の第１の側壁部５ｓ（Ｌ）とソース領域４の第１部分４ｓ（Ｌ）との間に位置する接続部分５Ｔ（Ｌ）（以下、「第１上部コーナー部」と称する）、第２の側壁部５ｓ（Ｒ）とソース領域４の第２部分４ｓ（Ｒ）との間に位置する接続部分５Ｔ（Ｒ）（以下、「第２上部コーナー部と称する。」とを含んでいる。エピタキシャル層１２は、第１上部コーナー部５Ｔ（Ｌ）上および第２上部コーナー部５Ｔ（Ｒ）上において、｛０００１｝面、および、トレンチ５の第１および第２の側壁部５ｓ（Ｌ）、５ｓ（Ｒ）のいずれとも異なる結晶方位を有するファセット面ｆ１、ｆ２を含んでもよい。ファセット面ｆ１、ｆ２としては、例えば｛０−３３−８｝面などが挙げられる。トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）上にファセット面ｆ１、ｆ２を形成することにより、第１上部コーナー部５Ｔ（Ｌ）上および第２上部コーナー部５Ｔ（Ｒ）上において、ゲート酸化膜の信頼性を向上できる。また、トレンチ５内部へのゲート電極の埋め込みを良好に行うことが可能となる。
【０１３２】
半導体装置２００は、図２Ａ〜図６を参照しながら前述した半導体装置１００の製造方法と同様の方法で製造され得る。ただし、エピタキシャル層１２が例えば１．５μｍ／ｈｒ以下の低い成長速度で形成されるように、エピタキシャル層１２の成長条件を調整する。これにより、トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）上にファセット面ｆ１、ｆ２を有するエピタキシャル層１２が形成され得る。具体的には、図４Ａ、図４Ｂを参照しながら前述した成長条件と比べて、原料供給量を小さく設定することにより、成長速度を１．５μｍ／ｈｒ以下に抑えることができる。ここでは、例えば、モノシランガスの流量を５ｓｃｃｍ以上１５ｓｃｃｍ以下、プロパンガスの流量を２ｓｃｃｍ以上６ｓｃｃｍ以下に設定する。また、成長温度および成長圧力をより低く設定してもよい。例えば、成長温度を１４００℃以上１５００℃以下、成長圧力を５ｈＰａ以上１５０ｈＰａ以下
に設定する。これにより、｛０００１｝ファセットの発生を抑えるとともに、ファセット面ｆ１、ｆ２の形成が促進され得る。
【０１３３】
エピタキシャル層１２の形成前に、トレンチ５のコーナー部をラウンド形状にするためのアニール工程の有無にかかわらず、トレンチ５の上部コーナー部５Ｔ（Ｌ）、５Ｔ（Ｒ）に、基板１の主面及びトレンチ５の側壁を構成する面とは異なる結晶方位を有するファセット面ｆ１、ｆ２を形成することが可能である。このため、エピタキシャル層１２を形成する前のアニール工程を省いてもよい。
【０１３４】
ファセット面ｆ１、ｆ２を有するエピタキシャル層１２が形成される場合、ＳｉＣ層２の主面上に｛０００１｝ファセット面Ｆはほとんど発生しなくなる。従って、ソース領域主面上におけるエピタキシャル層１２の厚さの、トレンチ５のオフ角下流側とオフ角上流側との差の絶対値（｜ＴＬ−ＴＲ｜）をより小さく抑えることが可能になる。｜ＴＬ−ＴＲ｜は例えばソース領域４の厚さＴＳの１／２以下である。また、｜ＴＬ−ＴＲ｜をより小さくすることで、ＳｉＣ層２の主面上でエピタキシャル成長中に消費される原料の量が、トレンチ５のオフ角上流およびオフ角下流で略同等になる。これにより、トレンチ５の第１の側壁部５ｓ（Ｌ）および第２の側壁部５ｓ（Ｒ）に到達する原料の濃度が略同等になるので、これらの側壁部上におけるエピタキシャル層１２の厚さのばらつきも低減できる。具体的には、エピタキシャル層１２の、トレンチ５の第１の側壁部５ｓ（Ｌ）上の厚さＣ１と第２の側壁部５ｓ（Ｒ）上の厚さＣ２とは、例えば０．９≦Ｃ１／Ｃ２≦１．１の関係を満足する。これにより、トレンチ５のオフ角上流側とオフ角下流側とでゲート閾値電圧にばらつきをさらに小さくすることができる。
【０１３５】
（実施例および比較例）
前述したように、本発明者らは、オフ角を有する基板１に形成したトレンチ５に対してエピタキシャル膜を成長させる際に、エピタキシャル膜を低速で成長させることよって、トレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制できることを見出した。以下、図面を参照しながら、エピタキシャル膜の成長条件と｛０００１｝ファセット面Ｆの発生との関係を説明する。
【０１３６】
図８Ａ〜図８Ｃは、トレンチ５を有するＳｉＣ基板の断面の走査型電子顕微鏡像を示す図であり、（ａ）はエピタキシャル膜形成前、（ｂ）はエピタキシャル膜１２Ａ形成後（比較例）、（ｃ）はエピタキシャル膜１２Ｂ形成後（実施例）のトレンチ形状を示す。
【０１３７】
ここでは、基板として、オフ方向が＜１１−２０＞方向であり、４°のオフ角θを有する｛０００１｝Ｓｉ（シリコン）面を主面とする４Ｈ−ＳｉＣ基板を用いた。ＳｉＣ基板には、第１および第２の側壁部が｛１１−２０｝面となるように、トレンチ５を形成した。この後、アルゴン（Ａｒ）雰囲気中、１５５０℃の温度、及び２００ｈＰａの圧力で、２分間のアニール処理を施した。図８Ａは、この状態のトレンチ５の断面ＳＥＭ像である。
【０１３８】
図８Ａから分かるように、基板主面において、トレンチ５の右側にステップバンチング発生による若干のファセットが見られるものの、ほとんど｛０００１｝ファセット面は形成されていない。
【０１３９】
続いて、図８Ａで示したトレンチ５に対して、成長速度３．６μｍ／ｈｒでエピタキシャル膜１２Ａを成長させた（比較例）。具体的なエピタキシャル成長条件として、モノシラン（ＳｉＨ４）ガス流量を３０ｓｃｃｍ、プロパン（Ｃ３Ｈ８）ガス流量を１２ｓｃｃｍ、温度を１５５０℃、圧力を２００ｈＰａに設定した。
【０１４０】
図８Ｂは、エピタキシャル膜１２Ａが形成されたトレンチ５の断面ＳＥＭ像を示す。図中の破線は、エピタキシャル膜１２Ａを成長させる前のトレンチ５の表面形状を表したものである。
【０１４１】
図８Ｂから分かるように、トレンチ５に隣接する基板の主面には｛０００１｝ファセット面Ｆが発生し、この結果、トレンチ形状が左右非対称になっている。また、基板主面上におけるエピタキシャル膜１２Ａの厚さが、トレンチ５のオフ角上流側およびオフ角下流側で大きくばらついていることが確認できる。この例では、厚さの差の絶対値（｜ＴＬ−ＴＲ｜）は、０．２μｍである。また、トレンチ５の側壁上におけるエピタキシャル膜１２Ａの厚さも、トレンチ５のオフ角上流側およびオフ角下流側で大きくばらついている。この例では、厚さの比Ｃ１／Ｃ２は、１．２５である。
【０１４２】
続いて、図８Ａで示したトレンチ５に対して、成長速度１．２μｍ／ｈｒでエピタキシャル膜１２Ｂを成長させた（実施例）。具体的なエピタキシャル成長条件として、モノシラン（ＳｉＨ４）ガス流量を１０ｓｃｃｍ、プロパン（Ｃ３Ｈ８）ガス流量を４ｓｃｃｍ、温度を１５５０℃、圧力を２００ｈＰａに設定した。
【０１４３】
図８Ｃは、エピタキシャル膜１２Ｂが形成されたトレンチ５の断面ＳＥＭ像を示す。図中の破線は、エピタキシャル膜１２Ｂを成長させる前のトレンチ５の表面形状を表したものである。
【０１４４】
図８Ｃから、トレンチ５に隣接する基板の主面には｛０００１｝ファセット面は発生していないことが分かる。また、基板主面上におけるエピタキシャル膜１２Ｂの厚さは、トレンチ５のオフ角上流側およびオフ角下流側で略均一であることが確認できる。トレンチ５の側壁上におけるエピタキシャル膜１２Ｂの厚さも、トレンチ５のオフ角上流側およびオフ角下流側で略均一である。さらに、トレンチ５の上部コーナー部には｛０００１｝面および｛１１−２０｝面のいずれとも異なる結晶方位を有するファセット面ｆ１、ｆ２が形成されていることが確認できる。
【０１４５】
以上の結果から、エピタキシャル膜の成長速度が小さいほど、トレンチに隣接する基板の主面における｛０００１｝ファセット面Ｆの発生を抑制できることが確認された。実験を繰り返した結果、成長速度３μｍ／ｈｒ以下で｛０００１｝ファセット面Ｆの発生が緩和されはじめ、成長速度１．５μｍ／ｈｒ以下では｛０００１｝ファセット面Ｆはほとんど発生しないことも確認された。
【０１４６】
なお、実施形態１及びその変形例に係る各半導体装置では、導電型がｎ型、すなわち、キャリアが電子であるｎ型のＭＩＳＦＥＴとして説明したが、ｎ型に限られず、キャリアが正孔であるｐ型のＭＩＳＦＥＴとしてもよい。この場合には、本明細書において、第１導電型をｐ型と読み替え、第２導電型をｎ型と読み替えればよい。
【０１４７】
実施形態１及びその変形例に係る各半導体装置は、ＳｉＣ層とゲート電極との間にゲート絶縁膜を設けたＭＩＳＦＥＴ構造としたが、該ゲート絶縁膜を設けないＭＥＳＦＥＴ構造としてもよい。
【０１４８】
以上に説明した実施形態１及び変形例のいずれにおいても、基板とその上に形成する半導体層（ドリフト領域）とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、上述したトレンチ型ＭＩＳＦＥＴにおけるソース電極１０、ドレイン電極１１及びソース領域４は、それぞれ順に、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。
【０１４９】
従って、実施形態１に係る半導体装置等において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト領域との間に、ｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間に、ｐ型のバッファ層を配置してもよい。
【０１５０】
実施形態１及びその変形例においては、複数のユニットセルが並列に配列されている例を示したが、ユニットセルはどのように配置されていてもよい。
【０１５１】
実施形態１及びその変形例においては、各トレンチの平面形状を長方形状とし、複数のトレンチの長辺が互いに平行となるようにユニットセルを配置した。但し、トレンチの平面形状はこれに限られない。例えば、平面正方形状のトレンチであってもよい。この場合、トレンチの幅方向としては、いずれか一辺に沿う方向を考えればよい。
【０１５２】
実施形態１及びその変形例においては、基板が４Ｈ−ＳｉＣからなり、｛０００１｝Ｓｉ面を主面とし、該主面上にＳｉＣ層が形成される例を示した。しかし、｛０００−１｝Ｃ面上にＳｉＣ層を形成し、｛０００１｝Ｓｉ面にドレイン電極を形成してもよい。また、基板の主面における面方位を他の結晶面としてもよく、上記のＳｉ面又はＣ面の任意のオフカット面を基板の主面としてもよい。さらに、他のポリタイプのＳｉＣ基板を用いることも可能である。
【０１５３】
また、｛０００１｝ファセット面の抑制できるエピタキシャル成長条件を適用することにより、リソグラフィ用にドライエッチング等で形成したアライメントマーク用トレンチがエピタキシャル層の形成工程で形状が崩れることも防止でき、リソグラフィ工程の重ね合わせ精度が低下することも防止できるため、加工精度の良いトランジスタを作製することもできる。
【０１５４】
さらに、上記では炭化珪素を用いた半導体装置を例に説明したが、炭化珪素以外の他の半導体（例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体）を用いた半導体装置にも適用され得る。
【０１５５】
（実施形態２）
前述した｛０００１｝ファセット面の抑制できるエピタキシャル成長条件は、トレンチ型ＭＩＳＦＥＴのデバイス領域だけではなく、トレンチ型デバイスやプレーナ型デバイスの製造工程に用いられるリソグラフィ用アライメントマークに対して適用することで、さらなる効果が得られる。
【０１５６】
具体的に説明すると、デバイス製造工程初期において、ウエハ表面にはリソグラフィ工程用アライメントマークとして段差（例えばトレンチや突起）が加工されるが、デバイスのチャネル領域へのエピタキシャル層の形成工程においてアライメントマークにもエピタキシャル層が形成されることによってアライメントマークの形状が崩れて、しばしばアライメントずれのトラブルを発生してしまう。しかしながら、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）を適用することでアライメントマーク形状が崩れることを抑制できるため、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することができる。それにより、デバイス集積度を向上できるため、デバイス性能改善や歩留り向上が可能となる。
【０１５７】
図１４Ａは、ウエハ表面に加工されたトレンチに対して、従来のエピタキシャル成長条
件で成長した場合のウエハ表面の金属顕微鏡像を示す図である。この図を見てわかるように、トレンチの右側近傍に大きいファセットＦが発生しており、トレンチ形状は左右非対称に崩れている。同様に、アライメント用トレンチにもファセットＦが発生するため、ステッパーなどの露光装置を用いたリソグラフィのアライメント精度が悪化する。
【０１５８】
一方で、図１４Ｂは、ウエハ表面に加工されたトレンチに対して、本発明のエピタキシャル成長条件（成長速度を３．０μｍ／ｈｒ以下、好ましくは１．０μｍ／ｈｒ以下）で成長した場合のウエハ表面の金属顕微鏡像を示す図である。この図を見てわかるように、トレンチ近傍にはファセットがほとんど発生しておらず、トレンチ形状は崩れていない。これにより、リソグラフィのアライメント精度が確保することができる。
【０１５９】
＜半導体装置の構造＞
以下、図１５Ａ、図１５Ｂ、１５Ｃ及び図１５Ｄを参照しながら、炭化珪素半導体装置を例に、実施形態２の半導体装置を説明する。デバイス構造は、アライメント用トレンチを有するプレーナ型ＭＩＳＦＥＴを例として説明する。
【０１６０】
半導体装置３００は、ＳｉＣ半導体を用いて形成された、プレーナゲート構造を有する金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。半導体装置３００は、典型的には、複数のユニットセルを有している。
【０１６１】
図１５Ａは、半導体装置３００における１つのユニットセルを例示する模式的な断面図である。図１５Ｃは、半導体装置３００における複数のユニットセルが配置された構成の一例を示す模式的な平面図である。図１５Ａは、図１５ＣにおけるＩａ−Ｉａ’線に沿った断面を示している。
【０１６２】
図１５Ｂは、ウエハ表面上に加工されたリソグラフィ工程用アライメントマークとして用いる段差（ここでは例えばトレンチとする）の断面図である。図１５Ｄは、ＳｉＣウエハ３１０表面上に配置した少なくとも半導体装置３００を含むデバイス領域３２０と、デバイス領域３２０間に配置されたリソグラフィ用アライメントマーク領域３３０の構成の一例を示す模式的な平面図である。図１５Ｂは、図１５ＤにおけるＩｂ−Ｉｂ’線に沿った断面を示している。
【０１６３】
ここでは、ユニットセルの平面形状は正方形状としているが、ユニットセルの平面形状は、正方形状に限られず長方形状であってもよい。また、他の多角形状、円形状等であってもよい。さらに、ユニットセルの数も特に限定されない。
【０１６４】
また、リソグラフィ用アライメントマークは複数形成されていても良く、表面形状も正方形や長方形、さらには多角形や円形であっても良い。断面形状はトレンチ（溝）であっても突起であっても良い。
【０１６５】
半導体装置３００およびアライメントマーク領域３３０は、｛０００１｝面からオフ方向に傾斜した主面１ｓを有する基板１と、基板１の主面１ｓ上に配置された半導体層２とを備える。実施形態２では、例えば、基板１は炭化珪素基板、半導体層２は炭化珪素（ＳｉＣ）層である。アライメントマーク領域３３０には、トレンチ５が形成されている。
【０１６６】
基板１として、第１導電型（ｎ型）のＳｉＣからなる基板（単に、ＳｉＣ基板とも呼ぶ。）を用いることができる。基板１の内部に付した破線は、｛０００１｝ジャスト面を表している。基板の主面と｛０００１｝ジャスト面とは角度θ（オフ角）をなす。基板１の主面１ｓは、例えばオフ角θを有する｛０００１｝Ｓｉ（シリコン）面である。なお、基板１は、｛０００１｝面とオフ角θを有する面を主面とする基板であればよく、Ｃ（炭素
）面を主面とするＳｉＣ基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、例えば｛０００１｝面に対して、オフ方向が＜１１−２０＞方向で且つオフ角が４°の４Ｈ−ＳｉＣ基板を用いてもよい。オフ方向は上記に限定されず、＜１−１００＞方向でもよく、オフ角は８°又は２°でもよく、また、これ以外の角度であってもよい。
【０１６７】
ＳｉＣ層２は、例えば、基板１の主面上にエピタキシャル成長により形成されたエピタキシャル層である。なお、ＳｉＣ層２はエピタキシャル層に限定されない。
【０１６８】
ＳｉＣ層２は、第１導電型のドリフト領域２ｄと、第２導電型のボディ領域３と、第１導電型のソース領域４と、を有している。ドリフト領域２ｄの不純物濃度は、基板１の不純物濃度よりも低く設定されている。ボディ領域３は、ドリフト領域２ｄの上に配置されている。ボディ領域３はＳｉＣ層２の上面に接するように形成されていてもよい。ソース領域４は、ボディ領域３の上に位置し、ＳｉＣ層２の上面に接している。ソース領域４はボディ領域３の内部（例えば表面領域の一部）に配置されてもよい。ここでは、第１導電型はｎ型、第２導電型はｐ型とする。なお、第１導電型がｐ型、第２導電型がｎ型であってもよい。
【０１６９】
図１５Ａに示した例では、ソース領域４の下面及び側面は、ボディ領域３に囲まれている。ボディ領域３は、例えば、ＳｉＣ層２にｐ型の不純物イオンを注入することによって形成され、ソース領域４は、例えば、ＳｉＣ層２にｎ型の不純物イオンを注入することによって形成され得る。
【０１７０】
図１５Ｂに示した例では、アライメントマークとして形成されたトレンチ５は、ドリフト領域２ｄ内に位置する底部と側壁とを有しているが、トレンチ５の深さはステッパーなどの露光装置で認識できるのであれば、特にトレンチ深さに制限はなく基板１まで達していても良い。トレンチ側壁の角度はできるだけ垂直に近い方が好ましく、８０〜９０°がより好ましい。また、トレンチは順テーパとなっているが逆テーパでもよい。
【０１７１】
図１５Ａに示すように、半導体装置３００のドリフト領域２ｄ、ボディ領域３、ソース領域４の主面の一部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２は、例えば、第１導電型（ｎ型）のＳｉＣエピタキシャル層である。また、図１５Ｂに示すように、アライメントマーク領域３３０のドリフト領域２ｄの主面上とトレンチ５の内部を覆うようにエピタキシャル層１２が配置されている。エピタキシャル層１２によるアライメントマーク領域の左右非対称性は抑制されており、左右対称となっている。トレンチ５の中心線（１点鎖線）からトレンチのオフ角上流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＬとし、トレンチ５の中心線（１点鎖線）からトレンチのオフ角下流側コーナー部と主面もしくは主面上に発生した｛０００１｝ファセット面との境界までの距離をＷＲとしたとき、｜ＷＬ−ＷＲ｜は１μｍ以下であることが好ましく、より好ましくは０．５μｍ以下、さらに好ましくは０．２μｍ以下が好ましい。
【０１７２】
半導体装置３００のドリフト領域２ｄ、ボディ領域３、ソース領域４の主面の一部に形成されたエピタキシャル層１２の表面にはゲート絶縁膜８が形成されている。ＭＩＳＦＥＴの場合、ボディ領域３の主面上において、エピタキシャル層１２とゲート絶縁膜８との界面（ＭＩＳ界面）の近傍領域が「チャネル領域」となる。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜等のいわゆる熱酸化膜であってもよく、また、堆積絶縁膜であってもよい。
【０１７３】
ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート電極９は、ゲート絶縁
膜８のうち少なくともボディ領域３上に位置する部分を覆うように形成されていればよい。ゲート電極９とＳｉＣ層２とは、ゲート絶縁膜８によって絶縁されている。
【０１７４】
ＳｉＣ層２の上には、ボディ領域３及びソース領域４の両方と接するように、ボディ領域３及びソース領域４に対して共通の電位を印加するソース電極１０が配置されている。ソース電極１０は、ＳｉＣ層２と接する合金層１０ａを含む。
【０１７５】
基板１におけるＳｉＣ層２と反対側の面（裏面）上には、ドレイン電極１１が配置されている。
【０１７６】
半導体装置３００は、チャネル層（エピタキシャル層１２）を備えるので、蓄積型ＭＩＳＦＥＴと呼ばれる。蓄積型ＭＩＳＦＥＴの動作は、チャネル層を備えないＭＩＳＦＥＴ（反転型ＭＩＳＦＥＴ）の動作と一部異なる。例えば、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されるオフ状態では、チャネル層とボディ領域３とのｐｎ接合によりチャネル層が空乏化した空乏状態となるので、電流が流れない（オフ状態）。また、ゲート電極９に閾値電圧以上のバイアス電圧が印加されるオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので、電流が流れる（オン状態）。
【０１７７】
実施形態２の半導体装置３００では、上述したように、エピタキシャル層によるアライメントマーク領域の左右非対称性は抑制されているため、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することが容易となる。
【０１７８】
実施形態２の半導体装置の製造方法を、図面を参照しながら、より具体的に説明する。
【０１７９】
＜実施の形態２の半導体装置の製造方法＞
以下、図面を参照しながら、本実施の形態２に係る半導体装置３００の製造方法の一例を説明する。
【０１８０】
図１６Ａ〜図１９Ｄは、半導体装置３００の製造方法の一例を説明するための工程断面図である。図１６Ａ〜図１９Ｄにおいて、図１６Ａは半導体装置３００における１つのユニットセル（ここではＭＩＳトランジスタ）を例示する模式的な断面図であり、図１６Ｂはウエハ表面上に加工されたリソグラフィ工程用アライメントマークを例示する模式的な断面図である。
【０１８１】
まず、図１６Ａおよび図１６Ｂに示すように、オフ角θを有する基板１の主面１ｓ上に、ドリフト領域２ｄを形成し、リソグラフィ工程用アライメントマークのトレンチ５を形成する。
【０１８２】
基板１として、例えば、｛０００１｝面から４°のオフ角θを有する第１導電型（ｎ型）の４Ｈ−ＳｉＣ基板を用いる。オフ方向は、例えば＜１１−２０＞方向とする。
【０１８３】
ＳｉＣ層２は、次のようにして形成される。まず、基板１の主面１ｓの上に、エピタキシャル成長が可能な、例えば化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のＳｉＣ層２を形成する。ＳｉＣ層２のキャリア濃度は例えば８×１０ １５ ｃｍ −３ であり、厚さは例えば１２μｍである。ｎ型のドーパントには、例えば窒素（Ｎ）イオンを用いることができる。
【０１８４】
ここでは、ＳｉＣ層２をエピタキシャル成長により形成する。エピタキシャル成長の条件は特に限定しないが、一般的には、成長速度が５μｍ以上１０μｍ以下となるような条件に設定される。例えば、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、
カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガスをそれぞれ３０ｓｃｃｍ以上６０ｓｃｃｍ以下ほど供給し、Ｃ／Ｓｉ比（供給ガスのＣ原子数とＳｉ原子数の比）を例えば１．０以上１．８以下となるように設定する。成長圧力を１００ｈＰａ以上３００ｈＰａ以下とする。基板温度は、例えば１５００℃以上１６５０℃以下に設定される。
【０１８５】
アライメントマークのトレンチ５は、リソグラフィ法及びエッチング法により、例えばフォトレジストあるいはＳｉＯ２膜などのアライメントマーク形成用の開口パターンを有すマスク膜（図示せず）を用いて、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ
Ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。これにより、ドリフト領域２ｄに、例えば深さが１．０μｍのトレンチ５が形成される。深さはこれより深くても浅くても良いが、露光装置などで検出する際のコントラストやエッチング処理時間を考慮すると０．４〜２．０μｍ程度が好ましい。アライメントマークの表面形状は露光装置（例えばステッパー）の仕様に合わせて適宜調整すればよい。
【０１８６】
次に、図１６Ｃおよび図１６Ｄに示すように、オフ角θを有する基板１の主面１ｓ上のドリフト領域２ｄに、ボディ領域３及びソース領域４を含むＳｉＣ層２をイオン注入により形成する。このとき、アライメントマークおよびその周辺にはイオン注入してもしなくても良い。
【０１８７】
ボディ領域３のキャリア濃度は例えば１×１０１８ｃｍ−３であり、厚さは例えば１．２μｍである。ボディ領域３は、例えば、上記方法で得られたｎ型のＳｉＣ層２に、ｐ型のドーパントをイオン注入することによって得られる。ｐ型のドーパントには、例えばアルミニウム（Ａｌ）イオン等を用いてもよい。ＳｉＣ層２のうち、ボディ領域３が形成された部分を除く領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｎ型のＳｉＣ層２の上に、ｐ型ドーパントであるトリメチルアルミニウム（ＴＭＡ）等を供給しながら、炭化珪素をエピタキシャル成長させることにより形成してもよい。
【０１８８】
続いて、ボディ領域３の上部に、ｎ型のソース領域４を選択的に形成する。ソース領域４のキャリア濃度は例えば５×１０１９ｃｍ−３であり、厚さは例えば０．２μｍである。ソース領域４は、例えば、ＳｉＣ層２の上に形成された酸化シリコン又はポリシリコン等からなるマスク膜（図示せず）を用いて、ｎ型のドーパントであるＮイオン等をボディ領域３に注入することによって得られる。
【０１８９】
イオン注入を行った後、例えば、不活性ガス雰囲気中、１７００℃の温度で３０分程度のアニール処理を行なう。このアニール処理により、ボディ領域３及びソース領域４に注入された不純物イオンが活性化される。なお、ボディ領域３は、ｐ型の不純物を高濃度で含むコンタクト領域を含んでいてもよい。
【０１９０】
次に、図１７Ａおよび図１７Ｂに示すように、ＳｉＣ層２の主面およびアライメントマークの表面に、エピタキシャル層１２を形成する。
【０１９１】
実施形態２では、エピタキシャル層１２を形成するためのエピタキシャル成長条件を最適に調整することで、アライメントマークのトレンチ５のオフ角下流側における｛０００１｝ファセットの発生を抑制することができ、アライメントマークが左右非対称に形状が崩れることを抑制することができる。
【０１９２】
ここでは、化学気相成長（ＣＶＤ）装置を用い、ＳｉＣ層２の主面上に、３μｍ／ｈｒ以下、より好ましくは１．５μｍ／ｈｒ以下の低い成長速度でエピタキシャル膜を成長させる。この成長速度は、ＳｉＣ層２の主面上における成長速度の平均値とする。具体的には、シリコン系ガスとして、例えばモノシラン（ＳｉＨ４）ガス、カーボン系ガスとして
、例えばプロパン（Ｃ３Ｈ８）ガスを用いる。例えば、モノシランガスを５ｓｃｃｍ以上３０ｓｃｃｍ未満の流量で、プロパンガスを２ｓｃｃｍ以上１２ｓｃｃｍ未満の流量で、ＳｉＣ層２上に供給し、エピタキシャル成長を行う。成長温度を例えば１４００℃以上且つ１５５０℃以下、成長圧力を例えば１０〜２５０ｈＰａに設定する。また、Ｃ／Ｓｉ比（供給する原料ガスのＣ原子数とＳｉ原子数との比）を例えば０．８〜１．２に設定してもよい。Ｈ／Ｓｉ比（供給する原料ガスのＨ原子数とＳｉ原子数との比）を１０００〜１０００００に設定してもよい。
【０１９３】
モノシランガスおよびプロパンガスなどの原料供給流量を、ＳｉＣ層２を形成する際の供給流量よりも小さく設定することにより、成長速度を抑えることができる。ここではモノシランガスおよびプロパンガスの供給流量を上記範囲内に設定することにより、成長速度を例えば３μｍ／ｈｒ以下に抑制できる。
【０１９４】
｛０００１｝ファセット面の発生を促進させる要因の１つとして、ステップバンチングの発生が考えられる。ステップバンチングは、基板表面への過剰な原料供給によって発生しやすい。過剰に原料があるとステップまで達する前にＳｉＣを形成するため、ステップフローではなく、２次元核成長になりやすいからである。よって、原料供給量を小さくし、成長速度を例えば３μｍ／ｈｒ以下に抑えることにより、｛０００１｝ファセットを低減することが可能になる。
【０１９５】
また、ステップバンチングは成長温度が高いと発生しやすい。ステップバンチングの発生を抑制するためには、成長温度を例えば１５５０℃以下に設定することが好ましい。なお、成長温度が低すぎると、多結晶ＳｉＣが発生しパーティクルが増加する場合がある。このため、成長温度を例えば１４００℃以上に設定することが好ましい。
【０１９６】
ステップバンチングの発生をさらに抑制するためには、表面拡散を促進させることも有効である。成長圧力を低く（例えば１０ｈＰａ以上２５０ｈＰａ以下）設定することにより、表面拡散を促進し、ステップバンチングを抑え、｛０００１｝ファセットを低減することが可能になる。
【０１９７】
次に、図１７Ｃおよび図１７Ｄに示すように、エピタキシャル層１２の表面にゲート絶縁膜８を形成する。
【０１９８】
ゲート絶縁膜８の形成は、例えば次のようにして行う。まず、基板１を洗浄する。その後、例えば、基板１を熱酸化炉に入れて、ドライ酸化雰囲気中、１２００℃の温度で０．５時間の熱酸化処理を行なう。これにより、ゲート絶縁膜８として、ボディ領域３の上面及びソース領域４の上面からトレンチ５の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜８は、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
【０１９９】
このとき、アライメントマークのトレンチ内部やその周辺にも酸化膜が形成されるが、除去しても特にかまわない。
【０２００】
次に、図１８Ａおよび図１８Ｂに示すように、ゲート絶縁膜８上にゲート電極９を形成する。
【０２０１】
ゲート電極９の形成は、例えば次のようにして行う。まず、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により、ゲート絶縁膜８が形成されたウエハ上の全面に、リン（Ｐ）がドープされたポリシリコン膜を、例えば１０００ｎｍの厚さに堆積する。続い
て、例えば不活性ガス雰囲気で、１０００℃の温度で且つ６０秒間の急速アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜（図示せず）を形成する。続いて、ＲＩＥ法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９は、少なくともボディ領域３と対向する領域に形成されていればよい。
【０２０２】
このリソグラフィ工程において、アライメントマークの形状が崩れていないため、リソグラフィ工程のアライメントずれを低減できるため、ゲート電極９を精度よく形成することができる。そのため、デバイス設計において、アライメントマージンを少なくすることができるため、デバイスの歩留りを確保でき、またデバイス集積度を高められることからデバイス性能を向上することができる。
【０２０３】
ポリシリコン膜はアライメントマーク領域にも形成されるが、エッチング除去してもよい（図では除去している）。あるいは、図１８Ｂに示すように、ポリシリコン膜で別のアライメントマーク９１を形成しても良い。
【０２０４】
次に、図１８Ｃおよび図１８Ｄに示すように、ゲート電極９から間隔をおき、ソース領域４と接するように導電膜１０Ａを形成する。導電膜１０Ａは、ボディ領域３と接するように形成されてもよい。導電膜１０Ａはアライメントマーク領域にも形成されるが、エッチング除去してもよい（図では除去している）。
【０２０５】
具体的には、まず、ＣＶＤ法等により、層間絶縁膜（図示せず）をＳｉＣ層２及びゲート電極９を覆うように形成する。続いて、リソグラフィ法及びエッチング法により、層間絶縁膜に、ソース領域４を含むＳｉＣ層の表面を露出する開口部を設ける。その後、スパッタ法等により、層間絶縁膜に設けられた開口部に、例えば導電膜１０Ａを形成する。導電膜１０Ａは、Ｔｉ、Ｎｉ等の金属（第１の金属）を含む金属膜であってもよい。
【０２０６】
次に、図１９Ａおよび図１９Ｂに示すように、導電膜１０Ａに含まれる金属をシリサイド化させることにより、合金層１０ａを含むソース電極１０を形成する。
【０２０７】
シリサイド化の方法としては、例えば、不活性ガス雰囲気で且つ９５０℃の温度下において、１分程度のアニール処理を行なう。これにより、導電膜１０Ａの第１の金属と、エピタキシャル層１２およびソース領域４における炭化珪素とが反応し、合金層１０ａが形成される。導電膜１０Ａのうち炭化珪素と反応しなかった部分は、金属層１０ｂとして残ってもよい。このとき、合金層１０ａがソース領域４に達しなかったり、合金層１０ａがソース領域４の下面よりも下方まで達すると、ソース領域４とソース電極１０とのコンタクト抵抗成分が増加する。このため、合金層１０ａの底部がソース領域４内にとどまるように、アニール処理の温度および処理時間を適宜調整する。
【０２０８】
なお、未反応の金属層１０ｂは、シリサイド化の後の工程でエッチングによって除去してもかまわない。
【０２０９】
続いて、図１９Ｃおよび図１９Ｄに示すように、基板１の主面と反対側の裏面上に、例えばＴｉ、Ｎｉ等からなる導電膜を形成し、必要に応じてアニール処理を行う。これにより、ドレイン電極１１を得る。なお、ソース電極１０とドレイン電極１１との形成順序は特に問われない。また、図１５Ｂのように、デバイス完成時において、アライメントマーク領域に形成されたゲート絶縁膜８やアライメントマーク９１を除去してあってもかまわない。
【０２１０】
以上により、プレーナ型ＭＩＳＦＥＴである半導体装置３００を得ることができる。
【０２１１】
実施形態２に係る製造方法によると、エピタキシャル層１２の成長条件を調整することにより、アライメントマークのトレンチ隣接領域に発生する｛０００１｝ファセット面Ｆの発生を抑制し、アライメントマークの形状の崩れを抑制できる。これにより、リソグラフィ工程のアライメントずれを抑制できアライメント精度を確保することができる。それにより、デバイス集積度を向上できるため、デバイス性能改善や歩留り向上が可能となる。
【０２１２】
本実施形態及びその変形例における構成部材の形状、大きさ、不純物濃度及び構成材料等の種々の構成要素は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。
【産業上の利用可能性】
【０２１３】
本開示に係る半導体装置及びその製造方法は、例えばトレンチゲート型構造を有する半導体装置、より具体的には、ＥＶ（Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）若しくはＨＥＶ（Ｈｙｂｒｉｄ  Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）等の車載用、又は産業機器用インバータに搭載するためのパワー半導体デバイス用途等において有用である。
【符号の説明】
【０２１４】
１    基板
１ｓ    基板１の主面
２    ＳｉＣ層（半導体層）
２ｄ    ドリフト領域
３    ボディ領域
４    ソース領域
５    トレンチ
５Ｂ    下部コーナー部
５Ｔ    上部コーナー部
８    ゲート絶縁膜
９    ゲート電極
１０（Ｌ），１０（Ｒ）    ソース電極
１０ａ    合金層
１０Ａ    導電膜
１０ｂ    金属層
１１    ドレイン電極
１２，１１２    エピタキシャル層
１２Ａ，１２Ｂ    エピタキシャル膜
１００，２００，３００    半導体装置
Ｆ    エピタキシャル層の｛０００１｝ファセット面
Ｒ    トレンチ隣接領域
４ｓ（Ｌ）    トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角上流側に位置する部分（第１部分）
４ｓ（Ｒ）    トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角下流側に位置する部分（第２部分）
５ｓ（Ｌ）    トレンチ５の側面のうち長軸方向に延びる２つの側面のうちオフ角上流側の面（第１の側壁部）
５ｓ（Ｒ）    トレンチ５の側面のうち長軸方向に延びる２つの側面のうちオフ角下流側の面（第２の側壁部）
ＴＬ    ソース領域の第１部分上におけるエピタキシャル層の厚さ
ＴＲ    ソース領域の第２部分上におけるエピタキシャル層の厚さ
ＴＳ    ソース領域の厚さ
９１    アライメントマーク
３１０    ウエハ
３２０    デバイス領域
３３０    アライメントマーク領域
ＷＬ    トレンチの中心線からトレンチのオフ角上流側コーナー部と主面との境界までの距離
ＷＲ    トレンチの中心線からトレンチのオフ角下流側コーナー部と主面との境界までの距離
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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