(57)【要約】【課題】本発明の実施形態は、メモリセルのチャネル形成に起因する歩留まりを改善すると共に、形成されるチャネルの電気的特性の向上を実現した半導体記憶装置を提供することを目的とする。【解決手段】  実施形態に係る半導体記憶装置は、基板の表面と交差する第１方向に配列された複数の第１導電層と、複数の第１導電層を貫通して第１方向に延びるメモリ構造体とを備え、メモリ構造体は、第１半導体層と、第１方向において基板と第１半導体層との間に配置された第１絶縁層と、第１方向と交差する第２方向において第１絶縁層と複数の第１導電層との間に配置され、且つ、第１半導体層に接続されたチャネル半導体層と、チャネル半導体層と複数の第１導電層との間に配置され、且つ、データを記憶可能なメモリ部を含むメモリ層とを備え、第１半導体層は、第１不純物を含む結晶半導体を含み、チャネル半導体層は、その膜厚よりも結晶粒径が大きい領域を含む。【選択図】図５
2019054220.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に配列された複数の第１導電層と、
前記複数の第１導電層を貫通して前記第１方向に延びるメモリ構造体と
を備え、
前記メモリ構造体は、
第１半導体層と、
前記第１方向において前記基板と前記第１半導体層との間に配置された第１絶縁層と、
前記第１方向と交差する第２方向において前記第１絶縁層と前記複数の第１導電層との間に配置され、且つ、前記第１半導体層に接続されたチャネル半導体層と、
前記チャネル半導体層と前記複数の第１導電層との間に配置され、且つ、データを記憶可能なメモリ部を含むメモリ層と
を備え、
前記第１半導体層は、第１不純物を含む結晶半導体を含み、
前記チャネル半導体層は、その膜厚よりも結晶粒径が大きい領域を含む
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリ層は、前記チャネル半導体層と前記メモリ部との間の第２絶縁層と、前記複数の第１導電層と前記メモリ部との間の第３絶縁層を含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１不純物は、リンである
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１不純物は、１０２０／ｃｍ３以上の濃度で前記結晶半導体に含まれる
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１半導体層には、５×１０２０／ｃｍ３未満の濃度で第１金属が含まれる
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第１金属は、ニッケルである
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第１半導体層の前記結晶半導体の一部は、前記チャネル半導体層の結晶の一部と一体である
ことを特徴とする請求項１〜６のいずれか１項記載の半導体記憶装置。
【請求項８】
前記第１方向において前記基板と前記複数の導電層との間に配置され、前記チャネル半導体層と接続し、且つ、前記第１不純物を含む多結晶半導体を含む第２半導体層を備え、
前記第２半導体層は、前記チャネル半導体層に対して前記第２方向から接続する
ことを特徴とする請求項１〜７のいずれか１項記載の半導体記憶装置。
【請求項９】
前記基板は、前記チャネル半導体層の前記基板側の面と接続し、前記チャネル半導体層との接続領域に前記第１不純物が含まれる
ことを特徴とする請求項１〜７のいずれか１記載の半導体記憶装置。
【請求項１０】
前記チャネル半導体層は、前記第１半導体層に対して前記第２方向から接続する
ことを特徴とする請求項１〜９のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、大容量の半導体記憶装置としてフラッシュメモリが広く利用されている。また、近年では更なる大容量化を実現する三次元フラッシュメモリの開発が進められ、製品化に至っている。
【０００３】
この三次元フラッシュメモリは、メモリセルのチャネルがチップの積層方向に延びている点が特徴の一つである。そして従来の多くの場合、このチャネルは、アモルファスシリコンを高速アニール（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）で処理し、これによって得られるポリシリコンで形成されていた。これに対し、近時では、金属誘起結晶成長法（ＭＩＬＣ：Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）を利用してアモルファスシリコンを結晶化させる方法が提案されており、この方法を用いた場合、単結晶シリコン、或いは、単結晶に近い大きな結晶粒径を持つ結晶シリコンを得ることができる。そのため、従来あるポリシリコンのチャネルに比べ、電子の移動度が高いため、メモリ特性の良好な三次元フラッシュメモリの実現が期待できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１５／００６１１５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリセルのチャネル形成に起因する歩留まりを改善すると共に、形成されるチャネルの電気的特性の向上を実現した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、基板と、前記基板の表面と交差する第１方向に配列された複数の第１導電層と、前記複数の第１導電層を貫通して前記第１方向に延びるメモリ構造体とを備え、前記メモリ構造体は、第１半導体層と、前記第１方向において前記基板と前記第１半導体層との間に配置された第１絶縁層と、前記第１方向と交差する第２方向において前記第１絶縁層と前記複数の第１導電層との間に配置され、且つ、前記第１半導体層に接続されたチャネル半導体層と、前記チャネル半導体層と前記複数の第１導電層との間に配置され、且つ、データを記憶可能なメモリ部を含むメモリ層とを備え、前記第１半導体層は、第１不純物を含む結晶半導体を含み、前記チャネル半導体層は、その膜厚よりも結晶粒径が大きい領域を含むことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の機能ブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の概略的な斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の概略的な斜視図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの概略的な断面図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルアレイの概略的な断面図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２６】第２の実施形態に係る半導体記憶装置のメモリセルアレイの概略的な断面図である。
【図２７】同実施形態に係る半導体記憶装置のメモリセルアレイの概略的な断面図である。
【図２８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図２９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３５】第３の実施形態に係る半導体記憶装置のメモリセルアレイの概略的な断面図である。
【図３６】第３の実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図３７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【０００９】
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置の概要について説明する。
図１は、第１の実施形態に係る半導体記憶装置の機能ブロック図である。
半導体記憶装置は、チップ１０と、このチップ１０を制御するホスト２０を備える。チップ１０は、メモリセルアレイ１、並びに、このメモリセルアレイ１を制御するカラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インターフェース６、ステートマシン７、及び電圧生成回路８を有する。メモリセルアレイ１は、複数のメモリブロックＭＢを有する。これらメモリブロックＭＢは、それぞれユーザデータを記憶する。カラム制御回路２は、図示しないセンスアンプを有し、ユーザデータの読み出し等を行う。また、カラム制御回路２は、ユーザデータの書き込みを行う際、入力されたユーザデータに応じて、メモリセルアレイ１に電圧を印加する。ロウ制御回路３は、入力されたアドレスデータに応じて、メモリセルアレイ１内の、ユーザデータの読み出しや書き込みを行う位置を指定する。データ入出力バッファ４は、ユーザデータ、アドレスデータ、及びコマンドデータの入出力制御を行う。アドレスレジスタ５は、アドレスデータを保持し、カラム制御回路２及びロウ制御回路３に供給する。ステートマシン７は、コマンド・インターフェース６を介してホスト２０からの外部制御信号を受け付け、カラム制御回路２及びロウ制御回路３に内部制御信号を入力する。電圧生成回路８は、電圧を生成し、カラム制御回路２及びロウ制御回路３に供給する。
【００１０】
図２は、本実施形態に係るメモリセルアレイ１の一部（メモリブロックＭＢ）の等価回路図である。
メモリブロックＭＢは、ビット線ＢＬを介してカラム制御回路２に、ワード線ＷＬを介してロウ制御回路３に、ソース線ＳＬを介して図示しないソース線ドライバにそれぞれ接続される。
【００１１】
また、メモリブロックＭＢは、複数のメモリフィンガーＭＦを有する。各メモリフィンガーＭＦは、複数のメモリユニットＭＵを有する。同一のメモリブロックＭＢに属する全てのメモリフィンガーＭＦは、複数のビット線ＢＬ及びソース線ＳＬを共有する。同一のメモリフィンガーＭＦに属する全てのメモリユニットＭＵは、複数のワード線ＷＬを共有する。
【００１２】
複数のメモリユニットＭＵの一端は、それぞれビット線コンタクトＢＣを介してビット線ＢＬに接続される。一方、複数のメモリユニットＭＵの他端は、共通のソース線コンタクトＬＩを介してソース線ＳＬに接続される。各メモリユニットＭＵは、ビット線コンタクトＢＣ及びソース線コンタクトＬＩ間で直列接続されたドレイン側選択ゲートトランジスタＳＴＤ、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＴＳ、及び最下層ソース側選択ゲートトランジスタＳＴＳｂを有する。
【００１３】
メモリストリングＭＳは、直列接続された複数のメモリセルＭＣを有する。メモリセルＭＣは、チャネルボディとして機能するチャネル半導体層、データを記憶可能なメモリ部である電荷蓄積膜を含むメモリ層、及び制御ゲート電極を持つ電界効果型のトランジスタであり、ユーザデータを構成する１又は複数ビット分のデータを記憶する。同一のメモリフィンガーＭＦに属する複数のメモリセルＭＣの制御ゲート電極は、共通のワード線ＷＬに接続される。なお、メモリ部として、上記電荷蓄積膜の他、抵抗変化膜等を利用することもできる。
【００１４】
ドレイン側選択ゲートトランジスタＳＴＤ、ソース側選択ゲートトランジスタＳＴＳ、及び最下層ソース側選択ゲートトランジスタＳＴＳｂは、チャネルボディとして機能するチャネル半導体層及び制御ゲート電極を持つ電界効果型のトランジスタである。同一のメモリフィンガーＭＦに属する複数のドレイン側選択ゲートトランジスタＳＴＤの制御ゲート電極は、共通のドレイン側選択ゲート線ＳＧＤに接続される。また、同一のメモリブロックＭＢに属する複数のソース側選択ゲートトランジスタＳＴＳ及び最下層ソース側選択ゲートトランジスタＳＴＳｂの制御ゲート電極は、共通のソース側選択ゲート線ＳＧＳ及び共通の最下層ソース側選択ゲート線ＳＧＳｂに接続される。
【００１５】
以下において、最下層ソース側選択ゲートトランジスタＳＴＳｂ、ソース側選択ゲートトランジスタＳＴＳ、及びドレイン側選択ゲートトランジスタＳＴＤを、単に「選択ゲートトランジスタ」と称する事もある。また、最下層ソース側選択ゲート線ＳＧＳｂ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤを、単に「選択ゲート線」と称する事もある。
【００１６】
図３は、本実施形態に係る半導体記憶装置のメモリセルアレイ１の一部（メモリフィンガーＭＦ）の概略的な斜視図である。なお、図３では、説明の都合上、配線間に配置された層間絶縁層等を省略する。
【００１７】
メモリフィンガーＭＦは、Ｚ方向と表面が交差する半導体基板１０１、半導体基板１０１上においてＺ方向に積層された下部半導体層１０２（第２半導体層）及び複数の導電層１０３、複数の導電層１０３を貫通してＺ方向に延びるメモリ構造体１０５、並びに、導電層１０３に対してＹ方向で隣接する導電層１０８を有する。また、複数のメモリフィンガーＭＦは、導電層１０３上に配置された複数の導電層１０６及び導電層１０７を共有する。
【００１８】
半導体基板１０１は、例えば単結晶シリコン（Ｓｉ）等で形成される。半導体基板１０１は、その上部に配置されたＮ型の不純物層と更にこのＮ型の不純物層中に配置されたＰ型の不純物層からなる２重ウェル構造を持つ。
下部半導体層１０２は、メモリ構造体１０５及び導電層１０８間を電気的に接続する。
【００１９】
複数の導電層１０３は、それぞれワード線ＷＬ及びメモリセルＭＣの制御ゲート電極、或いは、選択ゲート線ＳＧＳｂ、ＳＧＳ、ＳＧＤ及び選択ゲートトランジスタＳＴＳｂ、ＳＴＳ、ＳＴＤの制御ゲート電極として機能する。導電層１０３は、Ｘ−Ｙ方向に広がり且つＸ方向を長手方向とする略板状体である。導電層１０３は、それぞれＺ方向に延びるコンタクト１０９を介してロウ制御回路３（図１及び２参照）に接続される。なお、コンタクト１０９は、例えばタングステン（Ｗ）等で形成される。以下の説明において、複数の導電層１０３のうち特に最下層と最上層の導電層１０３を指す必要があるが場合、これらを符号１０３ｂと１０３ｔで区別することもある。図３の場合、導電層１０３ｂはソース側選択ゲート線ＳＧＳとして機能し、導電層１０３ｔはドレイン側選択ゲート線ＳＧＤとして機能する。
【００２０】
メモリ構造体１０５は、Ｚ方向に延びる略円柱状体である。メモリ構造体１０５及び導電層１０３の交差部は、メモリセルＭＣ、或いは、選択ゲートトランジスタＳＴＳｂ、ＳＴＳ、ＳＴＤとして機能する。メモリ構造体１０５は、Ｚ方向に延びるチャネル半導体層１２３を有する。
【００２１】
複数の導電層１０６及び導電層１０７は、Ｙ方向に延びており、導電層１０３上でＸ方向に並んで配列されている。複数の導電層１０６は、複数のビット線ＢＬとして機能する。また、導電層１０７は、ソース線ＳＬとして機能する。ここで、導電層１０６及び１０７は、例えばタングステン（Ｗ）等で形成される。導電層１０８は、Ｚ−Ｘ方向に広がり且つＸ方向を長手方向とする略板状体である。下部において下部半導体層１０２に接続され、上部において導電層１０７を介して図示しないソース線ドライバと電気的に接続される。導電層１０８は、ソース線コンタクトＬＩとして機能する。
【００２２】
メモリ構造体１０５のチャネル半導体層１２３は、その側面が複数の導電層１０３と対向しており、メモリセルＭＣ、選択ゲートトランジスタＳＴＳｂ、ＳＴＳ、及びＳＴＤのチャネルボディとして機能する。チャネル半導体層１２３は、その下部で下部半導体層１０２と接触し、これを介して導電層１０８と電気的に接続される。また、チャネル半導体層１２３は、その上端でビット線コンタクトＢＣとして機能する導電層１１４と電気的に接続される。導電層１１４は、導電層１０６を介してカラム制御回路２（図１及び２参照）と電気的に接続される。ここで、導電層１１４は、例えばタングステン（Ｗ）等で形成される。
【００２３】
図４は、本実施形態に係る半導体記憶装置のメモリセルアレイ１の一部（メモリセルＭＣ）の概略的な斜視図である。なお、図４はメモリセルＭＣについて示しているが、選択ゲートトランジスタＳＴＳｂ、ＳＴＳ、及びＳＴＤについても同様である。
【００２４】
メモリセルＭＣは、導電層１０３及びメモリ構造体１０５の交差部に配置される。メモリ構造体１０５は、Ｚ方向に延びる円柱状のコア絶縁層１２１、コア絶縁層１２１上に配置された後述するキャップ半導体層１２２、コア絶縁層１２１及びキャップ半導体層１２２の側面を覆う略円筒状のチャネル半導体層１２３、並びに、チャネル半導体層１２３の側面を覆う略円筒状のメモリ層１２４を有する。更に、メモリ層１２４は、チャネル半導体層１２３の側面を覆うトンネル絶縁層１２５（第２絶縁層）、トンネル絶縁層１２５の側面を覆う電荷蓄積膜１２６、並びに、電荷蓄積膜１２６の側面を覆うブロック絶縁層１２７（第３絶縁層）を有する。
【００２５】
次に、メモリセルアレイ１の構造について詳述する。なお、他の実施形態のメモリセルアレイ１と区別するため、本実施形態のメモリセルアレイ１を符号１００で示す。
【００２６】
図５は本実施形態に係る半導体記憶装置のメモリセルアレイ１００の概略的な断面図であり、図６は図５中の一点鎖線で示す範囲ａ１０１を拡大した図である。図５及び６は、いずれもＹ−Ｚ方向の断面図である。
【００２７】
メモリセルアレイ１００は、図５に示すように、半導体基板１０１上において、Ｚ方向に順次積層された導電層１４１及び下部半導体層１０２を有する。ここで、導電層１４１は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）、或いは、これらの積層構造で形成される。なお、必要に応じて、半導体基板１０１及び導電層１４１間に例えば酸化シリコン（ＳｉＯ２）等で形成された層間絶縁層を配置されても良い。下部半導体層１０２は、例えばリン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされたポリシリコン（Ｐｏｌｙ−Ｓｉ）等の多結晶半導体で形成される。なお、後述の製造工程によって、下部半導体層１０２には、チャネル半導体層１２３から回収されたニッケル（Ｎｉ）等の金属原子１５１（第１金属）が混入している。
【００２８】
また、メモリセルアレイ１００は、下部半導体層１０２上においてＺ方向に交互に複数積層された層間絶縁層１４２及び導電層１０３を有する。ここで、層間絶縁層１４３は、例えば酸化シリコン（ＳｉＯ２）等で形成される。導電層１０３は、例えばタングステン（Ｗ）等で形成され、選択ゲート線ＳＧＳｂ、ＳＧＳ、ワード線ＷＬ、或いは、選択ゲート線ＳＧＤとして機能する。以下の説明において、複数の層間絶縁層１４２のうち特に最下層と最上層の層間絶縁層１４２を指す必要がある場合、これらを符号１４２ｂと１４２ｔで区別することもある。
【００２９】
また、メモリセルアレイ１００は、導電層１４１の上部から層間絶縁層１４２ｔの上面まで、下部半導体層１０２及び導電層１０３をＺ方向で貫通する略円柱状のメモリ構造体１０５を有する。メモリ構造体１０５は、その中央に配置された略円柱状のコア絶縁層１２１（第１絶縁層）、コア絶縁層１２１上に配置されたキャップ半導体層１２２（第１半導体層）、コア絶縁層１２１の底面とコア絶縁層１２１及びキャップ半導体層１２２の側面を覆う有底略円筒状のチャネル半導体層１２３、並びに、メモリ層１２４を有する。メモリ層１２４は、前述の通り、コア絶縁層１２１側から導電層１０３側に掛けて配置されたトンネル絶縁層１２５、電荷蓄積膜１２６、及びブロック絶縁層１２７を有する。
【００３０】
ここで、コア絶縁層１２１は、例えば酸化シリコン（ＳｉＯ２）等で形成される。キャップ半導体層１２２は、例えばリン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされたシリコン（Ｓｉ）で形成される。チャネル半導体層１２３は、例えばシリコン（Ｓｉ）で形成される。図５及び６に示す１５２は、キャップ半導体層１２２及びチャネル半導体層１２３の結晶粒界を模式的に表している。図５及び６では、便宜上、キャップ半導体層１２２及びチャネル半導体層１２３を破線ａ１０２で区別しているが、実際には、結晶粒界１５２の様子から分るように、キャップ半導体層１２２とチャネル半導体層１２３とは、破線ａ１０２の位置で不連続にならない同じ面方位を持つ一体的・連続的な結晶によって構成されている。また、キャップ半導体層１２２及びチャネル半導体層１２３は、単結晶シリコン、或いは、少なくともチャネル半導体層１２３の膜厚よりも大きな結晶粒径を持つ単結晶シリコンに近い結晶シリコンで形成される。更に、キャップ半導体層１２２には、下部半導体層１０２と同様、チャネル半導体層１２３から回収されたニッケル（Ｎｉ）等の金属原子１５１が混入している。なお、キャップ半導体層１２２における金属原子１５１の濃度は５×１０２０／ｃｍ３未満であり、その点においても、キャップ半導体層１２２はシリサイドとは異なる材料で形成されていると言える。以上のようなキャップ半導体層１２２及びチャネル半導体層１２３の構造的特徴は、後述するメモリセルアレイ１００の製造工程に起因するものである。
【００３１】
また、トンネル絶縁層１２５は、例えば酸化シリコン（ＳｉＯ２）等で形成される。電荷蓄積膜１２６は、例えば窒化シリコン（Ｓｉ３Ｎ４）など電荷を蓄積可能な絶縁体で形成される。ブロック絶縁層１２７は、例えば酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）で形成される。
【００３２】
また、メモリセルアレイ１００は、Ｚ方向において下部半導体層１０２の上面から層間絶縁層１４２ｔの上面に至る、Ｘ方向に延びる導電層１０８を有する。導電層１０８は、ソース線コンタクトＬＩとして機能し、底面において下部半導体層１０２と接触している。導電層１０８は、例えばタングステン（Ｗ）等で形成される。また、メモリセルアレイ１００は、Ｘ方向において導電層１０８及び導電層１０３間にこれらを絶縁するための層間絶縁層１４３が配置されている。ここで、層間絶縁層１４３は、例えば酸化シリコン（ＳｉＯ２）等で形成される。
【００３３】
次に、上記構造を持つメモリセルアレイ１００の製造方法について図７〜２５を用いて説明する。
始めに、図７に示すように、半導体基板１０１上のＺ方向において導電層１４１、及び犠牲層１６１を順次積層する。その後、犠牲層１６１上のＺ方向において層間絶縁層１４２及び犠牲層１６２を複数交互に積層する。なお、層間絶縁層１４２のうち、最下層のものが１４２ｂであり、最上層のものが１４２ｔとなる。また、以下の説明において、複数の犠牲層１６２のうち特に最下層の犠牲層１６２を指す必要がある場合、これを符号１６２ｂで区別こともある。ここで、導電層１４１は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）、或いは、これらの積層構造で形成する。層間絶縁層１４２は、例えば酸化シリコン（ＳｉＯ２）で形成する。犠牲層１６１は、後工程において下部半導体層１０２に置き換わる層であり、例えばシリコン（Ｓｉ）で形成する。犠牲層１６２ｂ、１６２は、後工程において導電層１０３ｂ、１０３に置き換わる層であり、例えば窒化シリコン（Ｓｉ３Ｎ４）で形成する。
【００３４】
続いて、図８に示すように、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等によって、層間絶縁層１４２ｔから導電層１４１の上部までＺ方向に延びるメモリホール１６３を形成する。
【００３５】
続いて、図９に示すように、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、メモリホール１６３に対してメモリ層１２４、半導体層１２３´、及びコア絶縁層１２１を順次成膜する。メモリ層１２４の成膜の際、メモリホール１６３に対してブロック絶縁層１２７、電荷蓄積膜１２６、及びトンネル絶縁層１２５を順次成膜する。ここで、ブロック絶縁層１２７は、例えば酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）等で形成する。電荷蓄積膜１２６は、例えば窒化シリコン（Ｓｉ２Ｎ４）等で形成する。トンネル絶縁層１２５は、例えば酸化シリコン（ＳｉＯ２）等で形成する。半導体層１２３´は、後工程でチャネル半導体層１２３になる層であり、例えばアモルファスシリコン（ａ−Ｓｉ）で形成する。コア絶縁層１２１は、例えば酸化シリコン（ＳｉＯ２）で形成する。
【００３６】
続いて、図１０に示すように、エッチングによって、コア絶縁層１２１の上部を除去する。
続いて、図１１に示すように、メモリホール１６３に対して半導体層１２２´を堆積させる。ここで、半導体層１２２´は、後工程でキャップ半導体層１２２になる層であり、例えばリン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされたアモルファスシリコン（ａ−Ｓｉ）で形成する。
続いて、図１２に示すように、エッチバックによって、層間絶縁層１４２の上面が現れるまで半導体層１２２´、１２３´、及びメモリ層１２４を除去する。
【００３７】
続いて、図１３に示すように、例えば物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、半導体層１２２´、１２３´、メモリ層１２４、及び層間絶縁層１４２ｔの上面に、金属層１６４を堆積する。ここで、金属層１６４は、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）等で形成する。ここでは、ニッケル（Ｎｉ）を用いた例を説明する。
【００３８】
続いて、図１４に示すように、金属層１６４に対する熱処理によって、金属層１６４中のニッケル原子を半導体層１２２´及び１２３´中に拡散させる。これによって、半導体層１２２´及び１２３´の上部に、シリサイド層１６５が形成される。ニッケルシリサイドは、シリコン（Ｓｉ）の結晶構造と格子定数が近いため、金属層１６４の材料として好適である。一方、ニッケル（Ｎｉ）は酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ２Ｎ４）と反応しないため、金属層１６４のうちメモリ層１２４及び層間絶縁層１４２ｔと接している部分は、シリサイド化されない。
【００３９】
続いて、図１５に示すように、エッチングによって、金属層１６４を除去する。
続いて、図１６に示すように、金属誘起横方向固相成長（ＭＩＬＣ：Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）処理を実行する。ＭＩＬＣ処理では、熱処理によって、アモルファス状態の半導体層１２２´及び１２３´中をシリサイド層１６５が半導体基板１０１側に向かって通過していく（図１５中の白抜き矢印ａ１１１）。この場合、シリサイド層１６５を成長端とする固相エピタキシャル成長によって、半導体層１２２´及び１２３´のアモルファスシリコンが、単結晶シリコン、或いは、単結晶シリコンに近い比較的大きな粒径を持つ結晶シリコンに改質される。これによって、半導体層１２２´及び１２３´は、図１７に示すように、キャップ半導体層１２２及びチャネル半導体層１２３となる。但し、この時点では、チャネル半導体層１２３中に、金属原子１５１であるニッケル（Ｎｉ）が残留してしまう。
【００４０】
続いて、図１８に示すように、例えばＲＩＥ等によって、層間絶縁層１４２ｔから犠牲層１６１の上面まで、Ｚ方向を深さ方向とし、Ｘ方向を延伸方向とする溝１６６を形成する。
【００４１】
続いて、図１９に示すように、例えばコリン水溶液（ＴＭＹ）等の薬液を用いたウェットエッチングによって、溝１６６を介して犠牲層１６１を除去する。これによって、犠牲層１６１のあった場所は、開口１６７となる。
【００４２】
続いて、図２０に示すように、例えば希釈フッ酸（ＤＨＦ）等の薬液を用いたウェットエッチングによって、メモリ層１２４のうち開口１６７に露出した部分を除去する。これによってチャネル半導体層１２３の側面が露出する。
【００４３】
続いて、図２１に示すように、開口１６７に対して下部半導体層１０２を埋め込む。ここで、下部半導体層１０２は、リン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされたポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成する。
【００４４】
続いて、図２２に示すように、チャネル半導体層１２３に対する熱処理によって、チャネル半導体層１２３内の金属原子１５１をゲッタリングする。具体的には、チャネル半導体層１２３の上側に残存する金属原子１５１はキャップ半導体層１２２に回収され（図２２中の矢印ａ１１３）、チャネル半導体層１２３の下側に残存する金属原子１５１は下部半導体層１０２に回収される（図２２中の矢印ａ１１４）。ここで、ゲッタリング時は、ＭＩＬＣ処理時よりも高温で熱処理を行う。また、ゲッタリングによるニッケル（Ｎｉ）の回収能力は、ノンドープのシリコン（Ｓｉ）よりもリン（Ｐ）がドープされたシリコン（Ｓｉ）の方が高い。そのため、本実施形態では、下部半導体層１０２及びキャップ半導体層１２２に対して予めリン（Ｐ）がドープされている。この工程によって、図２３に示すように、金属原子１５１が取り除かれた高品質な結晶シリコンからなるチャネル半導体層１２３を得ることができる。
【００４５】
続いて、図２４に示すように、例えばリン酸（Ｈ３ＰＯ４）等の薬液を用いたウェットエッチングによって、溝１６６を介して犠牲層１６２を除去する。これによって、犠牲層１６２のあった場所は、開口１６８となる。
【００４６】
続いて、図２５に示すように、開口１６８に対して導電層１０３を埋め込む。ここで、導電層１０３は、例えばタングステン（Ｗ）等で形成する。
最後に、溝１６６に対して層間絶縁層１４３及び導電層１０８を形成すれば、図５に示すメモリセルアレイ１００を得ることができる。ここで、層間絶縁層１４３は、例えば酸化シリコン（ＳｉＯ２）等で形成する。導電層１０８は、例えばタングステン（Ｗ）等で形成する。
以上が、メモリセルアレイ１００の製造工程である。
【００４７】
本実施形態の場合、アモルファス状態のチャネル半導体層１２３をＭＩＬＣ処理によって結晶化させている。そのため、大きな結晶粒径を持つ結晶シリコンでチャネル半導体層１２３を形成することができる。その結果、ポリシリコンで形成する場合よりも、チャネル半導体層１２３の電子の移動度を大きく向上させることができる。
【００４８】
また、本実施形態の場合、ＭＩＬＣ処理に先駆けてキャップ半導体層１２２を形成している。キャップ半導体層１２２がない場合、金属層１６４とシリコン（Ｓｉ）との接触は金属層１６４の底面と薄膜のチャネル半導体層１２３の上面との間でしか生じず、良質なシリサイド層が形成され難い。その結果、ＭＩＬＣ処理におけるシリサイド層の進行が不安定となり、チャネル半導体層１２３の結晶化不良による歩留まりが生じ易くなる。その点、本実施形態によれば、キャップ半導体層１２２を形成し、そのアモルファスシリコン（ａ−Ｓｉ）を一部消費することで、良質なシリサイド層１６５を形成することができる。その結果、キャップ半導体層１２２がない場合、或いは、チャネル半導体層１２３の結晶化後にキャップ半導体層１２２を形成する場合に比べて、ＭＩＬＣ処理におけるシリサイド層１６５の進行が安定するため、チャネル半導体層１２３の結晶化不良による歩留まりを抑制することができる。
【００４９】
更に、本実施形態の場合、チャネル半導体層１２３の下部及び上部において、リン（Ｐ）等の不純物をドープさせた下部半導体層１０２及びキャップ半導体層１２２と接触させている。そのため、ＭＩＬＣ処理後にチャネル半導体層１２３に残存した金属原子１５１を上下から効率良くゲッタリングできる。その結果、チャネル半導体層１２３を高品質な結晶シリコンで形成できる。
【００５０】
つまり、本実施形態によれば、メモリセルのチャネル形成に起因する歩留まりを改善すると共に、形成されるチャネルの電気的特性の向上を実現した半導体記憶装置を提供することができる。
【００５１】
［第２の実施形態］
ここでは、第２の実施形態について第１の実施形態と異なる点を中心に説明する。
先ず、本実施形態のメモリセルアレイ１の構造について説明する。なお、他の実施形態のメモリセルアレイ１と区別するため、本実施形態のメモリセルアレイ１を符号２００で示す。
【００５２】
図２６は、本実施形態に係る半導体記憶装置のメモリセルアレイ２００の概略的な断面図であり、図２７は図２６中の一点鎖線で示す範囲ａ２０１を拡大した図である。図２６及び２７は、いずれもＹ−Ｚ方向の断面図である。また、図２６の（）内の符号は、メモリセルアレイ１００の対応する構成を示している。なお、図２６及び２７の２５２は、キャップ半導体層２２２（１２２に相当）及びチャネル半導体層２２３（１２３に相当）の結晶粒界を模式的に表している。
【００５３】
メモリセルアレイ２００のチャネル半導体層２２３は、メモリセルアレイ１００のチャネル半導体層１２３と同様、膜厚よりも大きな結晶粒径を持つ、単結晶シリコン、或いは、単結晶シリコンに近い結晶シリコンで形成される。但し、後述する製造工程に起因して、チャネル半導体層２２３は、チャネル半導体層１２３と異なり、実線ａ２０３を境に異なる面方位の結晶で形成される。
【００５４】
次に、メモリセルアレイ２００の製造方法について説明する。
始めに、図７〜１２に示す工程と同様の工程を実行する。
続いて、図２８に示すように、例えばＲＩＥ等によって、層間絶縁層２４２ｔ（１４２ｔに相当）から犠牲層２６１（１６１に相当）の上部まで、Ｚ方向を深さ方向とし、Ｘ方向を延伸方向とする溝２６６（１６６に相当）を形成する。
【００５５】
続いて、図２９に示すように、例えばコリン水溶液（ＴＭＹ）等の薬液を用いたウェットエッチングによって、溝２６６を介して犠牲層２６１を除去する。これによって、犠牲層２６１のあった場所は、開口２６７（１６７に相当）となる。
【００５６】
続いて、図３０に示すように、例えば希釈フッ酸（ＤＨＦ）等の薬液を用いたウェットエッチングによって、メモリ層２２４（１２４に相当）のうち開口２６７に露出した部分を除去する。これによって半導体層２２３´（１２３´に相当）の側面が露出する。
【００５７】
続いて、図３１に示すように、例えばＰＶＤ等を用いて、開口２６７内に金属層２６４を成膜する。金属層２６４は、金属層１６４と同様、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）等で形成する。ここでは、ニッケル（Ｎｉ）を用いた例を説明する。
【００５８】
続いて、図３２に示すように、金属層２６４に対する熱処理によって、金属層２６４と接触する半導体層２２２´（１２２´に相当）、２２３´の上部と半導体層２２３´の下部にはニッケル原子が拡散し、シリサイド層２６５及び２６９が形成される。
【００５９】
続いて、図３３に示すように、エッチングによって、金属層２６４を除去する。
続いて、図３４に示すように、ＭＩＬＣ処理を実行する。ＭＩＬＣ処理では、熱処理によって、アモルファス状態の半導体層２２２´及び２２３´中をシリサイド層２６５及び２６９が通過していく。具体的には、半導体層２２３´上端側のシリサイド層２６５は半導体層２２２´及び２２３´中を下方向に移動し（図３４中の白抜き矢印ａ２１１）、半導体層２２３´下端側のシリサイド層２６９は、半導体層２２３´中を上方向に移動して行く（図３４中の白抜き矢印ａ２１３）。この場合、半導体層２２２´及び２２３´のアモルファスシリコが、単結晶シリコン、或いは、単結晶シリコンに近い比較的大きな粒径を持つ結晶シリコンに改質される。これによって、半導体層２２２´及び２２３´は、キャップ半導体層２２２及びチャネル半導体層２２３となる。但し、この時点では、チャネル半導体層２２３中に、金属原子２５１であるニッケル（Ｎｉ）が残留してしまう。
【００６０】
本実施形態のＭＩＬＣ処理は、第１の実施形態と異なり、下方向に移動するシリサイド層２６５と、上方向に移動するシリサイド層２６９の双方を成長端として実行する。そのため、シリサイド層２６５及び２６９は、半導体層２２３´中のＺ方向における中央近傍、例えば図２６に示す実線ａ２０３を境として、結晶の面方位が変化する。なお、半導体層２２３´内のシリサイド層２６５及び２６９の通過速度が異なる場合、上記面方位が変化する位置は半導体層２２３´の上側又は下側にずれることになる。
【００６１】
続いて、図２１に示す工程と同様の工程によって、開口２６７に対して下部半導体層２０２（１０２に相当）を埋め込む。ここで、下部半導体層２０２は、下部半導体層１０２と同様、リン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされたポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成される。
【００６２】
続いて、図２２に示す工程と同様の工程によって、チャネル半導体層２２３に対する熱処理によって、チャネル半導体層２２３内の金属原子２５１をゲッタリングする。そしてゲッタリングされた金属原子２５１は、下部半導体層２０２及びキャップ半導体層２２２に回収される。これによって、図２６に示すように、金属原子２５１が取り除かれた高品質な結晶シリコンからなるチャネル半導体層２２３を得ることができる。
【００６３】
最後に、溝２６６に対して層間絶縁層２４３（１４３に相当）及び導電層２０８（２０８に相当）を形成すれば、図２６に示すメモリセルアレイ２００を得ることができる。
以上が、メモリセルアレイ２００の製造工程である。
【００６４】
本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、ＭＩＬＣ処理を半導体層２２２´の上端側及び下端側の双方から行うため、第１の実施形態よりも、ＭＩＬＣ処理に要する時間を短縮することができる。
【００６５】
［第３の実施形態］
第１の実施形態では、ゲッタリングによって、チャネル半導体層１２３に残存した金属原子１５１を、チャネル半導体層１２３の側面を介して下部半導体層１０２で回収した。しかし、チャネル半導体層内の金属原子のゲッタリングは、この態様に限定されるものではない。第３の実施形態では、異なる構造を持つメモリセルアレイ１での応用例を説明する。なお、ここでは、第１の実施形態と異なる点を中心に説明する。
【００６６】
先ず、本実施形態のメモリセルアレイ１の構造について説明する。なお、他の実施形態のメモリセルアレイ１と区別するため、本実施形態のメモリセルアレイ１を符号３００で示す。
【００６７】
図３５は、本実施形態に係る半導体記憶装置のメモリセルアレイ３００の概略的な断面図である。図３５は、メモリ構造体３０５（１０５に相当）周辺のＹ−Ｚ方向の断面図である。また、図３５の（）内は、メモリセルアレイ１００において対応する構成の符号を示している。なお、図３５の３５２は、キャップ半導体層３２２（１２２に相当）及びチャネル半導体層３２３（１２３に相当）の結晶粒界を模式的に表している。
【００６８】
メモリセルアレイ３００は、下部半導体層１０２に相当する構成を有しておらず、半導体基板１０１を介してチャネル半導体層３２３及びソース線コンタクトＬＩ間の電子或いは正孔が移動する。
【００６９】
メモリセルアレイ３００のチャネル半導体層３２３（１２３に相当）は、底面において半導体基板１０１の上部と接触する。半導体基板１０１のうち、チャネル半導体層３２３との接続領域には、メモリセルアレイ１００の下部半導体層１０２と同様、リン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされている。
【００７０】
なお、キャップ半導体層３２２及びチャネル半導体層３２３は、メモリセルアレイ１００のキャップ半導体層１２２及びチャネル半導体層１２３と同様である。つまり、キャップ半導体層３２２及びチャネル半導体層３２３は、膜厚よりも結晶粒径が大きい多結晶シリコンで形成されており、それらは、破線ａ３０２の位置で不連続にならない同じ面方位を持つ一体的・連続的な結晶によって構成されている。また、キャップ半導体層３２２は、リン（Ｐ）等の不純物が１０２０／ｃｍ３以上の濃度でドープされている。
【００７１】
次に、メモリセルアレイ３００の製造方法について言及しておく。
本実施形態の場合も、第１の実施形態と同様、アモルファス状態の半導体層３２３´に対してＭＩＬＣ処理を実行する。これによって、大きな結晶粒径の結晶シリコンで形成されたチャネル半導体層３２３を得ることができる。但し、ＭＩＬＣ処理実行直後のチャネル半導体層３２３には、図３６に示すように、ニッケル（Ｎｉ）等の金属原子３５１（１５１に相当）が残存している。
【００７２】
そこで、本実施形態でも、第１の実施形態と同様、チャネル半導体層３２３に対する熱処理によって金属原子３５１をゲッタリングする。本実施形態の場合、金属原子３５１は、チャネル半導体層３２３の上部からキャップ半導体層３２２に回収されると共に（図３７中の矢印ａ３１３）、チャネル半導体層３２３の底面を含む下部から半導体基板１０１にも回収される（図３７中の矢印ａ３１４）。
【００７３】
チャネル半導体層内の金属素子をゲッタリングするには、チャネル半導体層にリン（Ｐ）等の不純物をドープさせた半導体（第１の実施形態の場合、下部半導体層１０２及びキャップ半導体層１２２）を接触させた上で、図２２に示すように、チャネル半導体層に対して熱処理を加えれば良い。つまり、第１の実施形態のように、チャネル半導体層の側面で下部半導体層を接触させても良いし、本実施形態のように、チャネル半導体層の底面で不純物がドープされた半導体基板を接触させても良い。勿論、メモリセルアレイ１００のように、下部半導体層がある場合、チャネル半導体層の底面で下部半導体層を接触させても良い。これらいずれの場合であっても、チャネル半導体層からの金属原子の回収は可能である。
【００７４】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、１００、２００、３００・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・インターフェース、７・・・ステートマシン、８・・・電圧生成回路、１０・・・チップ、２０・・・ホスト、１０１・・・半導体基板、１０２、２０２・・・下部半導体層、１０３、１４１、１０６、１０７、１０８、１１４、２０３、２０８、２４１、３０３・・・導電層、１０５、２０５、３０５・・・メモリ構造体、１０９・・・コンタクト、１２１、２２１、３２１・・・コア絶縁層、１２２、２２２、３２２・・・キャップ半導体層、１２２´、１２３´、２２２´、２２３´、３２３´・・・半導体層、１２３、２２３、３２３・・・チャネル半導体層、１２４、２２４、３２４・・・メモリ層、１２５・・・トンネル絶縁層、１２６・・・電荷蓄積膜、１２７・・・ブロック絶縁層、１４２、１４３、２４２、２４３、３４２・・・層間絶縁層、１５１、２５１、３５１・・・金属原子、１５２、２５２、３５２・・・結晶粒界、１６１、１６２、２６１・・・犠牲層、１６３・・・メモリホール、１６４、２６４・・・金属層、１６５、２６５、２６９・・・シリサイド層、１６６、２６６・・・溝、１６７、１６８、２６７・・・開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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