(57)【要約】      （修正有）【課題】実装性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、半導体基板１０の第１主面側に設けられたエミッタ電極１２及びゲート配線１１と、を備える。ゲート配線１１は、第１方向に延び、一端及び他端を有する第１Ｘ配線２１と、第１方向に延び、第１Ｘ配線２１と第２方向に間隔を空けて配置され、一端及び他端を有する第２Ｘ配線２２と、第２方向に延び、第１Ｘ配線２１及び第２Ｘ配線２２の一端側に配置され、第１Ｘ配線２１の一端が接続され、第２Ｘ配線の一端と間隔を空けて配置された第１Ｙ配線３１と、第２方向に延び、第２Ｘ配線２２の他端が接続された第２Ｙ配線３２と、を含む。エミッタ電極１２は、第１Ｙ配線３１、第２Ｙ配線３２、第１Ｘ配線２１及び第２Ｘ配線２２に沿った端縁を有する第１矩形部４１を含む。【選択図】図７
2019054138.tif 000002
【特許請求の範囲】
【請求項１】
第１主面及び第２主面を有する半導体基板と、
第１主面側に設けられたエミッタ電極及びゲート配線と、
第２主面側に設けられたコレクタ電極と、
を備え、
前記第１主面に平行な面内において交差する２つの方向を、第１方向及び第２方向とした場合に、
前記ゲート配線は、
前記第１方向に延び、前記第１方向における一方向側の端部の一端及び他方向側の端部の他端を有する第１Ｘ配線と、
前記第１方向に延び、前記第１Ｘ配線と前記第２方向に間隔を空けて配置され、一端及び他端を有する第２Ｘ配線と、
前記第２方向に延び、前記第１Ｘ配線及び前記第２Ｘ配線の一端側に配置され、前記第１Ｘ配線の前記一端が接続され、前記第２Ｘ配線の前記一端と間隔を空けて配置された第１Ｙ配線と、
前記第２方向に延び、前記第２Ｘ配線の前記他端が接続された第２Ｙ配線と、
を含み、
前記エミッタ電極は、
前記第１Ｙ配線、前記第２Ｙ配線、前記第１Ｘ配線及び前記第２Ｘ配線に沿った端縁を有する第１矩形部を含み、
前記ゲート配線で囲まれた領域の前記半導体基板は、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のボディ層と、
前記ボディ層よりも前記第１主面側に設けられ、前記エミッタ電極に接続した第１導電型のエミッタ層と、
前記エミッタ層及び前記ボディ層の上面から前記ドリフト層に到達し、前記ゲート配線に接続した複数のトレンチ電極と、
前記前記エミッタ層、前記ボディ層及び前記ドリフト層と、前記トレンチ電極との間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられ、前記コレクタ電極と接続した第２導電型のコレクタ層と、
を含む半導体装置。
【請求項２】
前記第２Ｙ配線は、前記第１Ｘ配線の前記他端と間隔を空けて配置された、
請求項１に記載の半導体装置。
【請求項３】
前記トレンチ電極は、前記第２方向に延び、前記第１Ｘ配線及び前記第２Ｘ配線と接続した、
請求項１に記載の半導体装置。
【請求項４】
前記トレンチ電極は、前記第１方向に延び、前記第１Ｙ配線及び前記第２Ｙ配線と接続した、
請求項１に記載の半導体装置。
【請求項５】
前記ゲート配線は、
前記第１方向に延び、前記第１Ｘ配線とともに、前記第２Ｘ配線を挟むように配置され、一端が前記第１Ｙ配線に接続された第３Ｘ配線をさらに含み、
前記エミッタ電極は、
前記第１Ｙ配線、前記第２Ｙ配線、前記第２Ｘ配線及び前記第３Ｘ配線に沿った端縁を有する第２矩形部をさらに含み、
前記第１矩形部と、前記第２矩形部とは、一体化している、
請求項１に記載の半導体装置。
【請求項６】
前記第１矩形部及び前記第２矩形部は、前記第２Ｘ配線の一端と、前記第１Ｙ配線との間で接続した、
請求項５に記載の半導体装置。
【請求項７】
前記エミッタ電極は、前記第１主面に対向する方向から見て、前記ゲート配線に重ならない、
請求項５に記載の半導体装置。
【請求項８】
前記ゲート配線は、
前記第１方向に延び、前記第２Ｘ配線とともに、前記第３Ｘ配線を挟むように配置され、他端が前記第２Ｙ配線に接続された第４Ｘ配線をさらに備え、
前記第２Ｙ配線は、前記第３Ｘ配線の前記他端と間隔を空けて配置され、
前記エミッタ電極は、
前記第１Ｙ配線、前記第２Ｙ配線、前記第３Ｘ配線及び前記第４Ｘ配線に沿った端縁を有する第３矩形部をさらに含み、
前記第１矩形部、前記第２矩形部、及び、前記第３矩形部は、一体化している、
請求項５に記載の半導体装置。
【請求項９】
前記ゲート配線は、
前記第２方向に延び、前記第１Ｙ配線とともに前記第２Ｙ配線を挟むように配置された第３Ｙ配線と、
前記第１方向に延び、一端及び他端を有する第５Ｘ配線と、
前記第１方向に延び、前記第５Ｘ配線と前記第２方向に間隔を空けて配置され、一端及び他端を有する第６Ｘ配線と、
をさらに含み、
前記第２Ｙ配線は、前記第５Ｘ配線及び前記第６Ｘ配線の前記一端側に配置され、前記第６Ｘ配線の前記一端が接続され、
前記第３Ｙ配線は、前記第５Ｘ配線の前記他端が接続され、前記第６Ｘ配線の前記他端と間隔を空けて配置され、
前記エミッタ電極は、
前記第２Ｙ配線、前記第３Ｙ配線、前記第５Ｘ配線及び前記第６Ｘ配線に沿った端縁を有する第４矩形部を含む、
請求項１に記載の半導体装置。
【請求項１０】
前記ゲート配線は、
前記第１方向に延び、前記第５Ｘ配線とともに前記第６Ｘ配線を挟むように配置され、他端が前記第３Ｙ配線に接続された第７Ｘ配線
をさらに含み、
前記エミッタ電極は、
前記第２Ｙ配線、前記第３Ｙ配線、前記第６Ｘ配線及び前記第７Ｘ配線に沿った端縁を有する第５矩形部をさらに含み、
前記第４矩形部と、前記第５矩形部とは、一体化している、
請求項９に記載の半導体装置。
【請求項１１】
前記ゲート配線は、
前記第１方向に延び、前記第６Ｘ配線とともに前記第７Ｘ配線を挟むように配置され、一端が前記第２Ｙ配線に接続された第８Ｘ配線をさらに備え、
前記第２Ｙ配線は、前記第７Ｘ配線の一端と間隔を空けて配置され、
前記エミッタ電極は、
前記第２Ｙ配線、前記第３Ｙ配線、前記第７Ｘ配線及び前記第８Ｘ配線に沿った端縁を有する第６矩形部をさらに含み、
前記第４矩形部、前記第５矩形部、及び、前記第６矩形部は、一体化している、
請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート配線は、
第１方向に延びた主配線であって、第１方向における中央部にゲートパッドが接続した前記主配線をさらに含み、
前記第１Ｙ配線、前記第２Ｙ配線、及び、前記第３Ｙ配線は、前記主配線に接続され、
前記主配線と前記第１Ｙ配線との接続部から前記ゲートパッドまでの長さは、前記主配線と前記第３Ｙ配線との接続部から前記ゲートパッドまでの長さと略等しい、
請求項９に記載の半導体装置。
【請求項１３】
前記ゲート配線の配置は、前記ゲートパッドを通り、第２方向に平行な線に対して対称である、
請求項１２に記載の半導体装置。
【請求項１４】
前記エミッタ電極は、半田によって実装面に実装される、
請求項１に記載の半導体装置。
【請求項１５】
前記ゲート配線で囲まれた領域の前記半導体基板は、隣り合う前記トレンチ電極で規定されたセル領域を含み、
前記セル領域の前記半導体基板は、前記コレクタ層、前記ドリフト層、前記ボディ層及び前記エミッタ層を含む、
請求項１に記載の半導体装置。
【請求項１６】
前記ゲート配線で囲まれた領域の前記半導体基板は、前記ボディ層の上面から前記ドリフト層に到達し、前記エミッタ電極に接続した複数のダミートレンチ電極をさらに含み、
隣り合う前記ダミートレンチ電極で規定されたダミーセル領域の前記半導体基板は、前記コレクタ層、前記ドリフト層及び前記ボディ層を含む、
請求項１に記載の半導体装置。
【請求項１７】
半導体基板の第１主面側に、トレンチを形成する工程と、
前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
前記トレンチ絶縁膜が形成された前記トレンチの内部を導電部材で埋め込み、トレンチ電極を形成する工程と、
前記半導体基板の前記トレンチ電極の底部を覆う第１導電型のドリフト層と、前記ドリフト層よりも前記第１主面側の第２導電型のボディ層と、前記ボディ層よりも前記第１主面側の第１導電型のエミッタ層を形成する工程と、
前記ドリフト層の第２主面側に、第２導電型のコレクタ層を形成する工程と、
前記半導体基板の前記第１主面側に、前記トレンチ電極に接続されたゲート配線を形成する工程と、
前記半導体基板の前記第１主面側に、前記ボディ層及び前記エミッタ層に接続されたエミッタ電極を形成する工程と、
前記半導体基板の前記第２主面側に、コレクタ層と接続したコレクタ電極を形成する工程と、
を備え、
前記ゲート配線を形成する工程において、
第１主面に平行な面内において交差する２つの方向を、第１方向及び第２方向とした場合に、
前記第１方向に延び、前記第１方向における一方向側の端部の一端及び他方向側の端部の他端を有する第１Ｘ配線と、
前記第１方向に延び、前記第１Ｘ配線と前記第２方向に間隔を空けて配置され、一端及び他端を有する第２Ｘ配線と、
前記第２方向に延び、前記第１Ｘ配線及び前記第２Ｘ配線の一端側に配置され、前記第１Ｘ配線の前記一端が接続され、前記第２Ｘ配線の前記一端と間隔を空けて配置された第１Ｙ配線と、
前記第２方向に延び、前記第２Ｘ配線の前記他端が接続された第２Ｙ配線と、
を含むように、前記ゲート配線を形成し、
前記エミッタ電極を形成する工程において、
前記第１Ｙ配線、前記第２Ｙ配線、前記第１Ｘ配線及び前記第２Ｘ配線に沿った端縁を有する第１矩形部を含むように、前記エミッタ電極を形成する、
半導体装置の製造方法。
【請求項１８】
前記トレンチを形成する工程において、
前記トレンチを、前記第２方向に延びるように形成し、
前記ゲート配線を形成する工程において、
前記トレンチ電極を、前記第１Ｘ配線及び前記第２Ｘ配線と接続させる、
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記トレンチを形成する工程において、
前記トレンチを、前記第１方向に延びるように形成し、
前記ゲート配線を形成する工程において、
前記トレンチ電極を、前記第１Ｙ配線及び前記第２Ｙ配線と接続させる、
請求項１７に記載の半導体装置の製造方法。
【請求項２０】
第１主面及び第２主面を有する半導体基板と、
第１主面側に設けられたソース電極及びゲート配線と、
第２主面側に設けられたドレイン電極と、
を備え、
前記第１主面に平行な面内において交差する２つの方向を、第１方向及び第２方向とした場合に、
前記ゲート配線は、
前記第１方向に延び、前記第１方向における一方向側の端部の一端及び他方向側の端部の他端を有する第１Ｘ配線と、
前記第１方向に延び、前記第１Ｘ配線と前記第２方向に間隔を空けて配置され、一端及び他端を有する第２Ｘ配線と、
前記第２方向に延び、前記第１Ｘ配線及び前記第２Ｘ配線の一端側に配置され、前記第１Ｘ配線の前記一端が接続され、前記第２Ｘ配線の前記一端と間隔を空けて配置された第１Ｙ配線と、
前記第２方向に延び、前記第２Ｘ配線の前記他端が接続された第２Ｙ配線と、
を含み、
前記ソース電極は、
前記第１Ｙ配線、前記第２Ｙ配線、前記第１Ｘ配線及び前記第２Ｘ配線に沿った端縁を有する第１矩形部を含み、
前記ゲート配線で囲まれた領域の前記半導体基板は、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のベース層と、
前記ベース層よりも前記第１主面側に設けられ、前記ソース電極に接続した第１導電型のソース層と、
前記ソース層及び前記ベース層の上面から前記ドリフト層に到達し、前記ゲート配線に接続した複数のトレンチ電極と、
前記ソース層、前記ベース層及び前記ドリフト層と、前記トレンチ電極との間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられ、前記ドレイン電極と接続した第１導電型のドレイン層と、
を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、パワーエレクトロニクス用途の半導体装置に対して適用可能であり、特に、クリップ実装を用いる高電流用途のＩＧＢＴに有効な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴという。）を含むＩＣチップが開示されている。特許文献１では、ＩＧＢＴ素子として機能するセル領域は、半導体基板上にストライプ状に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１０６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板上にストライプ状に配置されたセルは、トレンチ電極及びエミッタ電極を含んでいる。ＩＣチップを半田でフレームに実装する場合には、エミッタ電極上の半田の拡がりを向上させるという実装性の観点から改善する余地がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、第１主面及び第２主面を有する半導体基板と、第１主面側に設けられたエミッタ電極及びゲート配線と、第２主面側に設けられたコレクタ電極と、を備え、前記第１主面に平行な面内において交差する２つの方向を、第１方向及び第２方向とした場合に、前記ゲート配線は、前記第１方向に延び、前記第１方向における一方向側の端部の一端及び他方向側の端部の他端を有する第１Ｘ配線と、前記第１方向に延び、前記第１Ｘ配線と前記第２方向に間隔を空けて配置され、一端及び他端を有する第２Ｘ配線と、前記第２方向に延び、前記第１Ｘ配線及び前記第２Ｘ配線の一端側に配置され、前記第１Ｘ配線の前記一端が接続され、前記第２Ｘ配線の前記一端と間隔を空けて配置された第１Ｙ配線と、前記第２方向に延び、前記第２Ｘ配線の前記他端が接続された第２Ｙ配線と、を含み、前記エミッタ電極は、前記第１Ｙ配線、前記第２Ｙ配線、前記第１Ｘ配線及び前記第２Ｘ配線に沿った端縁を有する第１矩形部を含み、前記ゲート配線で囲まれた領域の前記半導体基板は、第１導電型のドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第２導電型のボディ層と、前記ボディ層よりも前記第１主面側に設けられ、前記エミッタ電極に接続した第１導電型のエミッタ層と、前記エミッタ層及び前記ボディ層の上面から前記ドリフト層に到達し、前記ゲート配線に接続した複数のトレンチ電極と、前記前記エミッタ層、前記ボディ層及び前記ドリフト層と、前記トレンチ電極との間に設けられたトレンチ絶縁膜と、前記ドリフト層よりも前記第２主面側に設けられ、前記コレクタ電極と接続した第２導電型のコレクタ層と、を含む。
【発明の効果】
【０００７】
前記一実施の形態によれば、実装性を向上させることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置を例示した平面図である。
【図２】半導体装置を例示した平面図であり、図１のエミッタ電極を除いた図である。
【図３】実装された半導体装置を例示した上面図である。
【図４】実装された半導体装置を例示した断面図であり、図３のＡＡ線における断面を示す。
【図５】半導体装置の別の例を例示した平面図である。
【図６】半導体装置の別の例を例示した平面図であり、図５のエミッタ電極を除いた図である。
【図７】実施形態に係る半導体装置を例示した平面図である。
【図８】実施形態に係る半導体装置を例示した平面図であり、図７のエミッタ電極を除いた図である。
【図９】実施形態の変形例１に係る半導体装置を例示した平面図である。
【図１０】実施形態に係る半導体装置のセル領域を例示した平面図である。
【図１１】実施形態に係る半導体装置のセル領域を例示した断面図であり、図１０のＢＢ線の断面図である。
【図１２】実施形態の変形例２に係る半導体装置のセル領域及びダミーセル領域を例示した平面図である。
【図１３】実施形態の変形例２に係る半導体装置のセル領域及びダミーセル領域を例示した断面図であり、図１２のＣＣ線の断面図である。
【図１４】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｎ型ホールバリア層の形成工程を示す。
【図１５】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｐ型フローティング層の形成工程を示す。
【図１６】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクの形成工程を示す。
【図１７】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクのパターニングを示す。
【図１８】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチの形成工程を示す。
【図１９】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクを除去する工程を示す。
【図２０】実施形態に係る半導体装置の製造方法を例示した断面図であり、絶縁膜の形成工程を示す。
【図２１】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するためのポリシリコンの堆積工程を示す。
【図２２】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。
【図２３】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するための絶縁膜のエッチングバック工程を示す。
【図２４】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｐ型ボディ層及びＮ＋型エミッタ層の形成工程を示す。
【図２５】実施形態に係る半導体装置の製造方法を例示した断面図であり、層間絶縁膜の形成工程を示す。
【図２６】実施形態に係る半導体装置の製造方法を例示した断面図であり、層間絶縁膜のパターニング工程を示す。
【図２７】実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクト溝の形成工程を示す。
【図２８】実施形態に係る半導体装置の製造方法を例示した断面図であり、エミッタ電極及びコレクタ電極の形成工程を示す。
【図２９】実施形態の変形例３に係る半導体装置を例示した断面図である。
【発明を実施するための形態】
【０００９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１０】
まず、発明者らによって見出された半導体装置の実装性の低下及びゲート寄生抵抗の増加について説明する。これにより、実施形態に係る半導体装置をより明確にする。
【００１１】
図１は、半導体装置を例示した平面図である。図２は、半導体装置を例示した平面図であり、図１のエミッタ電極１２を除いた図である。図１及び図２に示すように、半導体装置１００は、第１主面１０ａを有する半導体基板１０を備えている。図１及び図２は、第１主面１０ａ側から見た平面図となっている。半導体装置１００は、第１主面１０ａ上に、ゲート配線１１、エミッタ電極１２及びゲートパッド１３を有している。
【００１２】
ここで、説明の便宜のためにＸＹＺ直交座標軸系を導入する。第１主面１０ａに平行な面内において直交する２つの方向をＸ軸方向及びＹ軸方向とする。第１主面１０ａに直交する方向をＺ軸方向とする。＋Ｚ軸方向を上方、−Ｚ軸方向を下方という場合もある。なお、ＸＹＺ軸方向並びに上方及び下方は、半導体装置１００の説明のための便宜上のものであり、半導体装置１００を使用する際の方向を示したものではない。
【００１３】
ゲート配線１１は、Ｘ軸方向（第１方向）に延びた主配線２０、Ｙ軸方向（第２方向）に延びた第１Ｙ配線３１、第２Ｙ配線３２、第３Ｙ配線３３及び第４Ｙ配線３４を含んでいる。主配線２０の中央部の＋Ｙ軸方向側には、ゲートパッド１３が接続されている。ゲートパッド１３は、ゲート配線１１に対して給電する端子が接触する部分である。主配線２０の−Ｙ軸方向側に第１Ｙ配線３１〜第４Ｙ配線３４が接続されている。ここで、主配線２０が延びる第１方向、及び、Ｙ配線が延びる第２方向は直交している。なお、直交とは、厳密に、９０°に交差する場合だけでなく、半導体装置１を製造する上で生じるある程度の誤差を含んでいる。
【００１４】
第１Ｙ配線３１の＋Ｙ軸方向側の端部３１ｂは、主配線２０の−Ｘ軸方向側の端部２０ａに接続されている。第２Ｙ配線３２及び第３Ｙ配線３３の＋Ｙ軸方向側の端部３２ｂ及３３ｂは、主配線２０の端部２０ａと端部２０ｂとの間に接続されている。例えば、主配線２０のＸ軸方向の長さをＬＸとすると、第２Ｙ配線３２の端部３２ｂは、主配線２０の端部２０ａから＋Ｘ軸方向に（１／３）・ＬＸの位置に接続されている。第３配線３３の端部３３ｂは、主配線２０の端部２０ａから、＋Ｘ軸方向に（２／３）・ＬＸの位置に接続されている。第４Ｙ配線３４の＋Ｙ軸方向側の端部３４ｂは、主配線２０の端部２０ｂに接続されている。
【００１５】
エミッタ電極１２は、第１矩形部４１、第２矩形部４２及び第３矩形部４３を有している。第１矩形部４１は、主配線２０、第１Ｙ配線３１及び第２Ｙ配線３２に囲まれた部分に配置されている。そして、第１矩形部４１は、主配線２０、第１Ｙ配線３１及び第２Ｙ配線３２に沿った端縁を有する矩形状となっている。なお、矩形状とは、厳密に矩形だけでなく、面取り等の各部の丸み及び成形上不可避の誤差を有する形状を含んでいる。
【００１６】
第２矩形部４２は、主配線２０、第２Ｙ配線３２及び第３Ｙ配線３３に囲まれた部分に配置されている。そして、第２矩形部４２は、主配線２０、第２Ｙ配線３２及び第３Ｙ配線３３に沿った端縁を有する矩形状となっている。第３矩形部４３は、主配線２０、第３Ｙ配線３３及び第４Ｙ配線３４に囲まれた部分に配置されている。そして、第３矩形部４３は、主配線２０、第３Ｙ配線３３及び第４Ｙ配線３４に沿った端縁を有する矩形状となっている。第１矩形部４１と第２矩形部４２とは、第２Ｙ配線３２によって分離されている。第２矩形部４２と第３矩形部４３とは、第３Ｙ配線３３によって分離されている。
【００１７】
図２に示すように、ゲート配線１１で囲まれた領域の半導体基板１０には、複数のセル領域１４が形成されている。図２では見やすくするために、いくつかのセル領域１４に、符号を示している。セル領域１４は、例えば、ＩＧＢＴの機能を有する素子を含んでいる。なお、セル領域１４は、ＩＧＢＴの機能を有する素子に限らず、例えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の機能を有する素子を含んでもよい。セル領域１４は、第１主面１０ａに対向するＺ軸方向から見て、Ｘ軸方向に延びている。セル領域１４は、トレンチ電極１５を含んでいる。トレンチ電極１５も、第１主面１０ａに対向するＺ軸方向から見て、Ｘ軸方向に延びている。隣り合ったトレンチ電極１５が対となって、セル領域１４が形成されている。対となった隣り合うトレンチ電極１５の間の半導体基板１０にＩＧＢＴの機能を有する素子が形成されている。
【００１８】
第１矩形部４１で覆われた半導体基板１０において、トレンチ電極１５の−Ｘ軸方向側の端部１５ａは、第１Ｙ配線３１と接続されている。トレンチ電極１５の＋Ｘ軸方向側の端部１５ｂは、第２Ｙ配線３２と接続されている。
【００１９】
第２矩形部４２で覆われた半導体基板１０において、トレンチ電極１５の−Ｘ軸方向側の端部１５ａは、第２Ｙ配線３２と接続されている。トレンチ電極１５の＋Ｘ軸方向側の端部１５ｂは、第３Ｙ配線３３と接続されている。
【００２０】
第３矩形部４３で覆われた半導体基板１０において、トレンチ電極１５の−Ｘ軸方向側の端部１５ａは、第３Ｙ配線３３と接続されている。トレンチ電極１５の＋Ｘ軸方向側の端部１５ｂは、第４Ｙ配線３４と接続されている。
【００２１】
図３は、実装された半導体装置１００を例示した上面図である。図４は、実装された半導体装置１００を例示した断面図であり、図３のＡＡ線における断面を示す。図３及び図４に示すように、半導体装置１００のエミッタ電極１２上に半田１６を介して銅クリップ１７が接続されている。半導体装置１００の下面にはコレクタ電極１８が形成されている。そして、コレクタ電極１８に半田１６を介してフレーム１９が接続されている。
【００２２】
このように、半導体装置１００を実装する際には、半導体装置１００のエミッタ電極１２上に、半田１６を介して銅クリップ１７を実装している。エミッタ電極１２は、ゲート配線１１によって、第１矩形部４１、第２矩形部４２及び第３矩形部４３に分割されている。各矩形部の境界部分には、ゲート配線１１を覆う絶縁膜が形成されている。したがって、各矩形部の境界部分では、エミッタ電極１２上に拡がる半田１６の濡れ拡がりが抑制される。これにより、エミッタ電極１２上での半田１６の濡れ拡がり性が悪化する可能性がある。
【００２３】
図５は、半導体装置の別の例を例示した平面図である。図６は、半導体装置の別の例を例示した平面図であり、図５のエミッタ電極１２を除いた図である。図５及び図６に示すように、半導体装置２００において、ゲート配線１１は、Ｘ軸方向に延びた主配線２０、Ｘ軸方向に延びた第１副配線２２１及び第２副配線２２２、並びに、Ｙ軸方向に延びた第１Ｙ配線３１、第２Ｙ配線３２、第３Ｙ配線３３、第４Ｙ配線３４、第５Ｙ配線３５及び第６Ｙ配線３６を含んでいる。
【００２４】
主配線２０の中央部の＋Ｙ軸方向側には、ゲートパッド１３が接続されている。主配線２０の−Ｙ軸方向側に第１Ｙ配線３１〜第４Ｙ配線３４が接続されている。
【００２５】
第１Ｙ配線３１の＋Ｙ軸方向側の端部３１ｂは、主配線２０の−Ｘ軸方向側の端部２０ａに接続されている。第２Ｙ配線３２及び第３Ｙ配線３３の＋Ｙ軸方向側の端部３２ｂ及び３３ｂは、主配線２０の端部２０ａと端部２０ｂとの間に接続されている。例えば、第２Ｙ配線３２の端部３２ｂは、主配線２０の端部２０ａから＋Ｘ軸方向に（１／３）・ＬＸの位置に接続されている。第３Ｙ配線３３の端部３３ｂは、主配線２０の端部２０ａから、＋Ｘ軸方向に（２／３）・ＬＸの位置に接続されている。第４Ｙ配線３４の＋Ｙ軸方向側の端部３４ｂは、主配線２０の＋Ｘ軸方向側の端部２０ｂに接続されている。
【００２６】
第２Ｙ配線３２及び第３Ｙ配線３３のＹ軸方向の長さは、第１Ｙ配線３１及び第４Ｙ配線３４のＹ軸方向の長さよりも短い。例えば、第１Ｙ配線３１及び第４Ｙ配線３４のＹ軸方向の長さをＬＹとすると、第２Ｙ配線３２及び第３Ｙ配線３３のＹ軸方向の長さは、（１／３）・ＬＹである。
【００２７】
第５Ｙ配線３５は、第２Ｙ配線３２の−Ｙ軸方向側に間隔を空けて配置されている。第６Ｙ配線３６は、第３Ｙ配線３３の−Ｙ軸方向側に間隔を空けて配置されている。第５Ｙ配線３５及び第６Ｙ配線３６のＹ軸方向の長さも、第１Ｙ配線３１及び第４Ｙ配線３４のＹ軸方向の長さよりも短い。例えば、第５Ｙ配線３５及び第６Ｙ配線３６のＹ軸方向の長さは、（１／３）・ＬＹである。第２Ｙ配線３２の−Ｙ軸方向側の端部３２ａと、第５Ｙ配線３５の＋Ｙ軸方向側の端部３５ｂとの間隔は、（１／３）・ＬＹである。第３Ｙ配線３３の−Ｙ軸方向側の端部３３ａと、第６Ｙ配線３６の＋Ｙ軸方向側の端部３６ｂとの間隔は、（１／３）・ＬＹである。
【００２８】
第１副配線２２１の−Ｘ軸方向側の端部２２１ａは、第１Ｙ配線３１の−Ｙ軸方向側の端部３１ａと接続している。一方、第１副配線２２１の＋Ｘ軸方向側の端部２２１ｂは、第５Ｙ配線３５の−Ｙ軸方向側の端部３５ａと接続している。第２副配線２２２の−Ｘ軸方向側の端部２２２ａは、第６Ｙ配線３６の−Ｙ軸方向側の端部３６ａと接続している。一方、第２副配線２２２の＋Ｘ軸方向側の端部２２２ｂは、第４Ｙ配線の−Ｙ軸方向側の端部３４ａと接続している。
【００２９】
第１副配線２２１及び第２副配線２２２のＸ軸方向の長さは、主配線２０のＸ軸方向の長さよりも短い。例えば、第１副配線２２１及び第２副配線２２２のＸ軸方向の長さは、（１／３）・ＬＸである。したがって、第１副配線２２１と第２副配線２２２との間の間隔は、（１／３）・ＬＸである。
【００３０】
エミッタ電極１２は、第１矩形部４１、第２矩形部４２及び第３矩形部４３を含んでいる。第１矩形部４１は、主配線２０、第１副配線２２１、第１Ｙ配線３１、第２Ｙ配線３２及び第５Ｙ配線３５に囲まれた部分に配置されている。そして、第１矩形部４１は、主配線２０、第１副配線２２１、第１Ｙ配線３１、第２Ｙ配線３２及び第５Ｙ配線３５に沿った端縁を有する矩形状となっている。
【００３１】
第２矩形部４２は、主配線２０、第２Ｙ配線３２、第３Ｙ配線３３、第５Ｙ配線３５及び第６Ｙ配線３６に囲まれた部分に配置されている。そして、第２矩形部４２は、主配線２０、第２Ｙ配線３２、第３Ｙ配線３３、第５Ｙ配線３５及び第６Ｙ配線３６に沿った端縁を有する矩形状となっている。
【００３２】
第３矩形部４３は、主配線２０、第２副配線２２２、第３Ｙ配線３３、第４Ｙ配線３４及び第６Ｙ配線３６に囲まれた部分に配置されている。そして、第３矩形部４３は、主配線２０、第２副配線２２２、第３Ｙ配線３３、第４Ｙ配線３４及び第６Ｙ配線３６に沿った端縁を有する矩形状となっている。
【００３３】
半導体装置２００においては、第２Ｙ配線３２と第５Ｙ配線３５との間、及び、第３Ｙ配線３３と第６Ｙ配線３６との間は、間隔が空いている。第２Ｙ配線３２と第５Ｙ配線３５との間の部分を切欠け部３９ａといい、第３Ｙ配線３３と第６Ｙ配線３６との間の部分を切欠け部３９ｂという。切欠け部３９ａにおいて、第１矩形部４１と第２矩形部４２とが接続されている。切欠け部３９ｂにおいて、第２矩形部４２と第３矩形部４３とが接続されている。
【００３４】
このように、半導体装置２００では、切欠け部３９ａ及び３９ｂにおいて、各矩形部を接続させることにより、エミッタ電極１２を一体化させている。エミッタ電極１２の第１矩形部４１、第２矩形部４２及び第３矩形部４３が分割されずに一体化されているので、エミッタ電極１２上での半田１６の濡れ拡がり性を向上させることができる。
【００３５】
図６に示すように、半導体装置２００においても、ゲート配線１１で囲まれた領域の半導体基板１０には、複数のセル領域１４が形成されている。セル領域１４は、第１主面１０ａに対向するＺ軸方向から見て、Ｘ軸方向に延びている。トレンチ電極１５も、第１主面１０ａに対向するＺ軸方向から見て、Ｘ軸方向に延びている。隣り合ったトレンチ電極１５が対となって、セル領域１４が形成されている。
【００３６】
半導体装置２００では、半導体装置１００と異なり、切欠け部３９ａ及び３９ｂにおいて、ゲート配線１１が分断されている。半導体装置１００において、第２Ｙ配線３２となっていた箇所は、半導体装置２００においては、第２Ｙ配線３２及び第５Ｙ配線３５に分断されている。半導体装置１００において、第３Ｙ配線３３となっていた箇所は、半導体装置２００においては、第３Ｙ配線３３及び第６Ｙ配線３６に分断されている。よって、切欠け部３９ａ及び３９ｂに配置されるセル領域１４のトレンチ電極１５に対して、ゲート配線１１からの給電が不十分である。これにより、この部分のゲート寄生抵抗が増加する。そして、この部分のセル領域１４の機能のバランスが低下する。
【００３７】
このように、半導体装置２００において、半田１６の実装性を向上させるように、エミッタ電極１２の分割数を減少させると、ゲート寄生抵抗が増加する。その一方で、半導体装置１００のように、ゲート寄生抵抗を抑制させるように、セル領域１４のトレンチ電極１５に対して、均等にゲート配線１１を接続させると、エミッタ電極１２における半田１６の濡れ拡がり性が低減する。ゲート寄生抵抗と、半田１６の実装性は、トレードオフの関係となっていた。
【００３８】
（実施形態：半導体装置の構成）
次に、実施形態に係る半導体装置１を説明する。図７は、実施形態に係る半導体装置を例示した平面図である。図８は、実施形態に係る半導体装置を例示した平面図であり、図７のエミッタ電極１２を除いた図である。
【００３９】
図７に示すように、半導体装置１は、第１主面１０ａ及び第１主面１０ａの反対側の第２主面１０ｂを有する半導体基板１０を備えている。図７は、第１主面１０ａ側から見た平面図となっている。半導体装置１は、第１主面１０ａ側に設けられたゲート配線１１、エミッタ電極１２及びゲートパッド１３を備えている。実施形態の半導体装置１の説明にも便宜的にＸＹＺ直交座標軸を用いる。
【００４０】
ゲート配線１１は、Ｘ軸方向に延びた主配線２０、Ｘ軸方向に延びた複数のＸ配線２１〜２８、Ｙ軸方向に延びた複数のＹ配線３１〜３３を含んでいる。ゲートパッド１３は、主配線２０のＸ軸方向における中央部に接続している。ゲートパッド１３は例えば、主配線２０の中央部の＋Ｙ軸方向側に接続されている。
【００４１】
複数のＹ配線は、例えば、第１Ｙ配線３１〜第３Ｙ配線３３を含んでいる。各Ｙ配線は、主配線２０の−Ｙ軸方向側に配置されている。そして、各Ｙ配線の＋Ｙ軸方向側の端部は、主配線２０に接続されている。第１Ｙ配線３１〜第３Ｙ配線３３は、Ｘ軸方向に並んで配置されている。第２Ｙ配線３２は、第１Ｙ配線３１とＸ軸方向に間隔を空けて配置されている。第３Ｙ配線３３は、第２Ｙ配線３２とＸ軸方向に間隔を空けて配置されている。第３Ｙ配線３３は、第１Ｙ配線３１とともに第２Ｙ配線３２を挟むように配置されている。
【００４２】
第１Ｙ配線３１の＋Ｙ軸方向側の端部３１ｂは、主配線２０の−Ｘ軸方向側の端部２０ａに接続されている。第２Ｙ配線３２の＋Ｙ軸方向側の端部３２ｂは、主配線２０の端部２０ａから、（１／２）・ＬＸの位置に接続されている。第３Ｙ配線３３の＋Ｙ軸方向側の端部３３ｂは、主配線２０の＋Ｘ軸方向側の端部２０ｂに接続されている。なお、Ｙ配線の本数は３本に限らない。
【００４３】
第１Ｙ配線３１を最も−Ｘ軸方向側のＹ配線とし、第３Ｙ配線３３を最も＋Ｙ軸方向側のＹ配線とした場合に、例えば、主配線２０と第１Ｙ配線３１との接続部から、ゲートパッド１３までの長さは、主配線２０と第３Ｙ配線３３との接続部から、ゲートパッド１３までの長さと略等しい。
【００４４】
Ｘ配線２１〜２８は、例えば、第１Ｘ配線２１〜第８Ｘ配線２８を含んでいる。各Ｘ配線は、主配線２０の−Ｙ軸方向側に配置されている。各Ｘ配線は、−Ｘ軸方向側の端部及び＋Ｘ軸方向側の端部を有している。−Ｘ軸方向側の端部を一端といい、＋Ｘ軸方向側の端部を他端ともいう。また、他端から一端へ向かう−Ｘ軸方向を一端側といい、一端から他端へ向かう＋Ｙ軸方向を他端側という。なお、Ｘ配線の本数は８本に限らない。
【００４５】
第１Ｘ配線２１〜第４Ｘ配線２４は、第１Ｙ配線３１と第２Ｙ配線３２との間に配置されている。そして、第１Ｘ配線２１〜第４Ｘ配線２４は、Ｙ軸方向に並んで配置されている。例えば、第１Ｘ配線２１〜第４Ｘ配線２４は、＋Ｙ軸方向から−Ｙ軸方向へ順に並んでいる。
【００４６】
第１Ｘ配線２１は、主配線２０とＹ軸方向に間隔を空けて配置されている。第２Ｘ配線２２は、第１Ｘ配線２１とＹ軸方向に間隔を空けて配置されている。第２Ｘ配線２２は、主配線２０とともに第１Ｘ配線２１を挟むように配置されている。第３Ｘ配線２３は、第２Ｘ配線２２とＹ軸方向に間隔を空けて配置されている。第３Ｘ配線２３は、第１Ｘ配線２１とともに、第２Ｘ配線２２を挟むように配置されている。第４Ｘ配線２４は、第３Ｘ配線２３とＹ軸方向に間隔を空けて配置されている。第４Ｘ配線２４は、第２Ｘ配線２２とともに、第３Ｘ配線２３を挟むように配置されている。
【００４７】
第１Ｙ配線３１は、第１Ｘ配線２１〜第４Ｘ配線２４の−Ｘ軸方向側に配置されている。第１Ｙ配線３１には、第１Ｘ配線２１の一端２１ａ及び第３Ｘ配線２３の一端２３ａが接続されている。第１Ｙ配線３１は、第２Ｘ配線２２の一端２２ａ及び第４Ｘ配線２４の一端２４ａと間隔を空けて配置されている。
【００４８】
第２Ｙ配線３２は、第１Ｘ配線２１〜第４Ｘ配線２４の＋Ｘ軸方向側に配置されている。第２Ｙ配線３２には、第２Ｘ配線２２の他端２２ｂ及び第４Ｘ配線２４の他端２４ｂが接続されている。第２Ｙ配線３２は、第１Ｘ配線２１の他端２１ｂ及び第３Ｘ配線２３の他端２３ｂと間隔を空けて配置されている。
【００４９】
第５Ｘ配線２５〜第８Ｘ配線２８は、第２Ｙ配線３２と第３Ｙ配線３３との間に配置されている。そして、第５Ｘ配線２５〜第８Ｘ配線２８は、Ｙ軸方向に並んで配置されている。例えば、第５Ｘ配線２５〜第８Ｘ配線２８は、＋Ｙ軸方向から−Ｙ軸方向へ順に並んでいる。
【００５０】
第５Ｘ配線２５は、主配線２０とＹ軸方向に間隔を空けて配置されている。第６Ｘ配線２６は、第５Ｘ配線２５とＹ軸方向に間隔を空けて配置されている。第６Ｘ配線２６は、主配線２０とともに第５Ｘ配線２５を挟むように配置されている。第７Ｘ配線２７は、第６Ｘ配線２６とＹ軸方向に間隔を空けて配置されている。第７Ｘ配線２７は、第５Ｘ配線２５とともに、第６Ｘ配線２６を挟むように配置されている。第８Ｘ配線２８は、第７Ｘ配線２７とＹ軸方向に間隔を空けて配置されている。第８Ｘ配線２８は、第６Ｘ配線２６とともに、第７Ｘ配線２７を挟むように配置されている。
【００５１】
第２Ｙ配線３２は、第５Ｘ配線２５〜第８Ｘ配線２８の−Ｘ軸方向側に配置されている。第２Ｙ配線３２には、第６Ｘ配線２６の一端２６ａ及び第８Ｘ配線２８の一端２８ａが接続されている。第２Ｙ配線３２は、第５Ｘ配線２５の一端２５ａ及び第７Ｘ配線２７の一端２７ａと間隔を空けて配置されている。
【００５２】
第３Ｙ配線３３は、第５Ｘ配線２５〜第８Ｘ配線２８の＋Ｘ軸方向側に配置されている。第３Ｙ配線３３には、第５Ｘ配線２５の他端２５ｂ及び第７Ｘ配線２７の他端２７ｂが接続されている。第３Ｙ配線３３は、第６Ｘ配線２６の他端２６ｂ及び第８Ｘ配線２８の他端２８ｂと間隔を空けて配置されている。このように、ゲート配線１１の配置は、ゲートパッド１３を通り、Ｙ軸に平行な線に対して対称とされている。
【００５３】
エミッタ配線１２は、複数の矩形部４１〜４６を含んでいる。例えば、エミッタ配線１２は、第１矩形部４１から第６矩形部４６を含んでいる。第１矩形部４１は、第１Ｙ配線３１、第２Ｙ配線３２、第１Ｘ配線２１及び第２Ｘ配線２２に囲まれた部分に配置されている。そして、第１矩形部４１は、第１Ｙ配線３１、第２Ｙ配線３２、第１Ｘ配線２１及び第２Ｘ配線２２に沿った端縁を有する矩形状となっている。
【００５４】
第２矩形部４２は、第１Ｙ配線３１、第２Ｙ配線３２、第２Ｘ配線２２及び第３Ｘ配線２３に囲まれた部分に配置されている。そして、第２矩形部４２は、第１Ｙ配線３１、第２Ｙ配線３２、第２Ｘ配線２２及び第３Ｘ配線２３に沿った端縁を有する矩形状となっている。
【００５５】
第３矩形部４３は、第１Ｙ配線３１、第２Ｙ配線３２、第３Ｘ配線２３及び第４Ｘ配線２４に囲まれた部分に配置されている。そして、第３矩形部４３は、第１Ｙ配線３１、第２Ｙ配線３２、第３Ｘ配線２３及び第４Ｘ配線２４に沿った端縁を有する矩形状となっている。
【００５６】
第１矩形部４１及び第２矩形部４２は、第２Ｘ配線２２の一端２２ａと、第１Ｙ配線３１との間で接続している。第２矩形部４２及び第３矩形部４３は、第３Ｘ配線２３の他端２３ｂと、第２Ｙ配線３２との間で接続している。第１矩形部４１〜第３矩形部４３は、一体化している。
【００５７】
なお、エミッタ電極１２は、主配線２０、第１Ｘ配線２１、第１Ｙ配線３１及び第２Ｙ配線３２に囲まれた部分に配置された矩形部を有していてもよい。そして、その矩形部は、第１Ｘ配線２１の他端２１ｂと、第２Ｙ配線３２との間で、第１矩形部４１と接続してもよい。
【００５８】
第４矩形部４４は、第２Ｙ配線３２、第３Ｙ配線３３、第５Ｘ配線２５及び第６Ｘ配線２６に囲まれた部分に配置されている。そして、第４矩形部４４は、第２Ｙ配線３２、第３Ｙ配線３３、第５Ｘ配線２５及び第６Ｘ配線２６に沿った端縁を有する矩形状となっている。
【００５９】
第５矩形部４５は、第２Ｙ配線３２、第３Ｙ配線３３、第６Ｘ配線２６及び第７Ｘ配線２７に囲まれた部分に配置されている。そして、第５矩形部４５は、第２Ｙ配線３２、第３Ｙ配線３３、第６Ｘ配線２６及び第７Ｘ配線２７に沿った端縁を有する矩形状となっている。
【００６０】
第６矩形部４６は、第２Ｙ配線３２、第３Ｙ配線３３、第７Ｘ配線２７及び第８Ｘ配線２８に囲まれた部分に配置されている。そして、第６矩形部４６は、第２Ｙ配線３２、第３Ｙ配線３３、第７Ｘ配線２７及び第８Ｘ配線２８に沿った端縁を有する矩形状となっている。
【００６１】
第４矩形部４４及び第５矩形部４５は、第６Ｘ配線２６の他端２６ｂと、第３Ｙ配線３３との間で接続している。第５矩形部４５及び第６矩形部４６は、第７Ｘ配線２７の一端２７ａと、第２Ｙ配線３２との間で接続している。第４矩形部４４〜第６矩形部４６は、一体化している。
【００６２】
なお、エミッタ電極１２は、主配線２０、第５Ｘ配線２５、第２Ｙ配線３２及び第３Ｙ配線３３に囲まれた部分に配置された矩形部を有していてもよい。そして、その矩形部は、第５Ｘ配線２５の一端２５ａと、第２Ｙ配線３２との間で、第４矩形部４４と接続してもよい。
【００６３】
エミッタ電極１２は、第１主面１０ａに対向する方向から見て、ゲート配線１１に重ならない。本実施形態の場合においても、エミッタ電極１２は、半田１６によって実装面に実装される。
【００６４】
図８に示すように、ゲート配線１１で囲まれた領域の半導体基板１０は、複数のセル領域１４を含んでいる。セル領域１４は、例えば、ＩＧＢＴの機能を有する素子を含んでいる。なお、セル領域１４は、ＩＧＢＴの機能を有する素子に限らず、例えば、縦型ＭＯＳＦＥＴの機能を有する素子を含んでもよい。セル領域１４は、トレンチ電極１５を含んでいる。トレンチ電極１５は、第１主面１０ａに対向するＺ軸方向から見て、Ｙ軸方向に延びている。隣り合うトレンチ電極１５が対となって、セル領域１４が形成されている。すなわち、Ｚ軸方向から見て、隣り合うトレンチ電極１５でセル領域１４が規定されている。対となった隣り合うトレンチ電極１５の間の半導体基板１０にＩＧＢＴの機能を有する素子が形成されている。
【００６５】
第１矩形部４１で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第１Ｘ配線２１と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第２Ｘ配線２２と接続されている。
【００６６】
第２矩形部４２で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第２Ｘ配線２２と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第３Ｘ配線２３と接続されている。
【００６７】
第３矩形部４３で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第３Ｘ配線２３と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第４Ｘ配線２４と接続されている。
【００６８】
第４矩形部４４で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第５Ｘ配線２５と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第６Ｘ配線２６と接続されている。
【００６９】
第５矩形部４５で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第６Ｘ配線２６と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第７Ｘ配線２７と接続されている。
【００７０】
第６矩形部４６で覆われた半導体基板１０において、トレンチ電極１５の＋Ｙ軸方向側の端部１５ｂは、第７Ｘ配線２７と接続されている。トレンチ電極１５の−Ｙ軸方向側の端部１５ａは、第８Ｘ配線２８と接続されている。このように、本実施形態の半導体装置１において、セル領域１４の両端部分においてトレンチ電極１５をゲート配線１１に接続させることができる。よって、ゲート寄生抵抗の増加を抑制することができる。
【００７１】
（変形例１：トレンチ電極の方向）
図９は、実施形態の変形例１に係る半導体装置を例示した平面図である。図９に示すように、半導体装置１ａにおいて、セル領域１４は、Ｘ軸方向に延びてもよい。トレンチ電極１５も、Ｘ軸方向に延びてもよい。そして、第１矩形部４１に覆われた半導体基板１０において、トレンチ電極１５は、例えば、第１Ｙ配線３１及び第２Ｙ配線３２と接続してもよい。他の矩形部においても、第１矩形部４１と同様に、トレンチ電極１５は、Ｘ軸方向に延在し、両側のＹ配線と接続してもよい。
【００７２】
本変形例によれば、セル領域１４の両端部分においてトレンチ電極１５をゲート配線１１に接続させることができ、ゲート寄生抵抗の増加を抑制することができる。さらに、トレンチ電極１５の延在方向を、Ｘ軸方向とすることもでき、レイアウトの自由度を向上させることができる。
【００７３】
（実施形態：セル領域の構成）
次に、セル領域１４の構成を説明する。図１０は、実施形態に係る半導体装置１のセル領域１４を例示した平面図である。図１１は、実施形態に係る半導体装置１のセル領域１４を例示した断面図であり、図１０のＢＢ線の断面図である。図１０においては、第１主面１０ａ側のエミッタ電極１２及び層間絶縁膜を除いた図となっている。
【００７４】
図１０及び図１１に示すように、半導体装置１は、半導体基板１０、エミッタ電極１２、ゲート配線１１及びコレクタ電極１８を備えている。半導体基板１０は、＋Ｚ軸方向側の第１主面１０ａ及び−Ｚ軸方向側の第２主面１０ｂを有している。を上面ともいう。第２主面１０ｂを下面ともいう。エミッタ電極１２及びゲート配線１１は、半導体基板１０の第１主面１０ａ側に設けられている。コレクタ電極１８は、半導体基板１０の第２主面１０ｂ側に設けられている。ゲート配線１１で囲まれた半導体基板１０には、複数のセル領域１４が設けられている。
【００７５】
複数のセル領域１４は、Ｙ軸方向に延びている。複数のセル領域１４は、Ｘ軸方向に周期的に配列している。セル領域１４は、ゲート配線１１に接続されたトレンチ電極１５を有している。よって、トレンチ電極１５も、Ｙ軸方向に延びた部分を有している。対となった隣り合うトレンチ電極１５の間にセル領域１４が形成されている。セル領域１４の中央部には、トレンチ電極１５が延びた方向と同じＹ軸方向に延びたコンタクト溝６０が設けられている。また、セル領域１４には、Ｙ軸方向に周期的にＮ＋エミッタ層５４が形成されている。
【００７６】
なお、Ｎ＋型は、低抵抗のＮ型を示し、Ｐ−型及びＮ−型は、それぞれ高抵抗のＰ型及びＮ型であることを示す。また、Ｐ型及びＮ型は、それぞれ低抵抗と高抵抗の間の抵抗のＰ型及びＮ型であることを示す。以下、特に言及しない場合には同様の意味を示す。Ｎ型を第１導電型という場合があり、Ｐ型を第２導電型という場合がある。なお、Ｎ型を第２導電型とし、Ｐ型を第１導電型としてもよい。
【００７７】
ゲート配線１１で囲まれた領域の半導体基板１０は、Ｎ−型ドリフト層５１と、Ｎ型ホールバリア層５２と、Ｐ型ボディ層５３と、Ｎ＋型エミッタ層５４と、トレンチ電極１５と、トレンチ絶縁膜５５と、Ｎ型フィールドストップ層５６と、Ｐ＋型コレクタ層５７と、を含んでいる。また、コンタクト溝６０の底部に、Ｐ＋型ボディコンタクト層６１及びＰ＋ラッチアップ防止層６２が設けられてもよい。
【００７８】
Ｎ−型ドリフト層５１よりも第１主面１０ａ側に、Ｎ型ホールバリア層５２が設けられてもよい。その場合には、Ｎ型ホールバリア層５２よりも第１主面１０ａ側に、Ｐ型ボディ層５３が設けられている。よって、Ｐ型ボディ層５３は、Ｎ−型ドリフト層５１よりも第１主面側に設けられている。Ｎ＋型エミッタ層５４は、Ｐ型ボディ層５３よりも第１主面側に設けられている。Ｎ＋型エミッタ層５４及びボディ層５３は、コンタクト溝６０を介して、エミッタ電極１２に接続している。
【００７９】
トレンチ電極１５は、Ｎ＋型エミッタ層５４及びＰ型ボディ層５３の上面からＮ−型ドリフト層５１に到達している。例えば、トレンチ電極１５は、Ｎ＋型エミッタ層５４及びＰ型ボディ層５３の上面からＮ−型ドリフト層５１に到達したトレンチの内部に形成されている。トレンチ電極１５は、ゲート配線１１に接続している。トレンチ電極１５は複数設けられてもよい。
【００８０】
トレンチ絶縁膜５５は、Ｎ＋型エミッタ層５４、Ｐ型ボディ層５３、Ｎ型ホールバリア層５２及びＮ−型ドリフト層５１と、トレンチ電極１５との間に設けられている。Ｐ＋型コレクタ層５７は、Ｎ−型ドリフト層５１よりも下方の第２主面１０ｂ側に設けられている。Ｐ＋型コレクタ層５７は、コレクタ電極１８と接続している。Ｎ−型ドリフト層５１とＰ＋型コレクタ層５７との間に、Ｎ型フィールドストップ層５６が設けられてもよい。
【００８１】
複数のトレンチ電極１５のうち、隣り合ったトレンチ電極１５は対となってセル領域１４を規定する。セル領域１４の半導体基板１０は、少なくとも、トレンチ電極１５、トレンチ絶縁膜５５、Ｐ＋型コレクタ層５７、Ｎ−型ドリフト層５１、Ｐ型ボディ層５３及びＮ＋型エミッタ層５４を有している。これにより、セル領域１４は、ＩＧＢＴの機能を有する素子を形成する。セル領域１４の周囲の半導体基板１０は、Ｐ型フローティング層５８を含んでもよい。隣り合うセル領域１４間の半導体基板１０は、Ｐ型フローティング層５８を含んでいる。
【００８２】
（変形例２：ダミーセル領域）
図１２は、実施形態の変形例２に係る半導体装置のセル領域及びダミーセル領域を例示した平面図である。図１３は、実施形態の変形例２に係る半導体装置のセル領域及びダミーセル領域を例示した断面図であり、図１２のＣＣ線の断面図である。図１２及び図１３に示すように、変形例２に係る半導体装置１ｂは、ダミーセル領域７４を含んでいる。
【００８３】
セル領域１４とセル領域１４との間の半導体基板１０は、隣り合って対となったダミートレンチ電極７５を含んでもよい。すなわち、Ｐ型ボディ層５３の上面からＮ−型ドリフト層５１に到達し、エミッタ電極１２に接続した複数のダミートレンチ電極７５を含んでもよい。そのような隣り合ったダミートレンチ電極７５は対となってダミーセル領域７４を規定する。ダミーセル領域７４の半導体基板１０は、セル領域１４と異なり、Ｎ＋型エミッタ層５４を有していない。
【００８４】
また、ダミーセル領域７４において、ダミートレンチ電極７５は、ゲート配線１１に非接続である。ダミートレンチ電極７５は、図示しないコンタクト溝を介して、エミッタ電極１２と接続されている。これ以外の構造は、セル領域１４の構造と同様である。
【００８５】
ダミーセル領域７４の半導体基板１０は、少なくとも、ダミートレンチ電極７５、トレンチ絶縁膜５５、Ｐ＋型コレクタ層５７、Ｎ−型ドリフト層５１及びＰ型ボディ層５３を有している。これにより、ダミーセル領域７４は、フリーホイールダイオード（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ、ＦＷＤという。）の機能を有する素子を形成する。
【００８６】
本変形例によれば、半導体装置１ｂは、ＩＧＢＴとペアで使用されるＦＷＤを一体化させることができる。よって、パワーデバイスとしての半導体装置１ｂを小型化することができる。
【００８７】
（実施形態：半導体装置の製造方法）
次に、実施形態に係る半導体装置の製造方法を説明する。
図１４〜図２８は、実施形態に係る半導体装置の製造方法を例示した断面図であり、図１４は、Ｎ型ホールバリア層の形成工程を示す。図１５は、Ｐ型フローティング層の形成工程を示す。図１６は、ハードマスクの形成工程を示す。図１７は、ハードマスクのパターニングを示す。図１８は、トレンチの形成工程を示す。図１９は、ハードマスクを除去する工程を示す。図２０は、絶縁膜の形成工程を示す。図２１は、トレンチ電極を形成するためのポリシリコンの堆積工程を示す。図２２は、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。図２３は、トレンチ電極を形成するための絶縁膜のエッチングバック工程を示す。図２４は、Ｐ型ボディ層及びＮ＋型エミッタ層の形成工程を示す。図２５は、層間絶縁膜の形成工程を示す。図２６は、層間絶縁膜のパターニング工程を示す。図２７は、コンタクト溝の形成工程を示す。図２８は、エミッタ電極及びコレクタ電極の形成工程を示す。
【００８８】
まず、半導体基板１０として、例えば、表面５０ａ及び裏面５０ｂを有するＮ−型シリコン単結晶のウエハ５０を準備する。例えば、リン濃度が２ｘ１０１４/ｃｍ３程度のものを用意する。なお、ウエハ５０は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。
【００８９】
図１４に示すように、ウエハ５０の表面５０ａに、セル領域１４及びダミーセル領域７４を規定する。セル領域１４及びダミーセル領域７４は、ウエハ５０の表面５０ａにおけるＹ軸方向に延びている。なお、図１４では、セル領域１４に加えて、ダミーセル領域７４も同時に規定しているが、半導体装置１の製造方法は、これに限らず、ダミーセル領域７４を含まないセル領域１４のみでもよい。
【００９０】
次に、ウエハ５０の表面５０ａ上にレジスト膜８２ａを塗布等により形成する。次に、リソグラフィにより、レジスト膜８２ａをパターニングする。これにより、レジスト膜８２ａに、ウエハ５０の表面５０ａにおいてＹ軸方向に延びる複数の溝を形成する。そして、パターニングされたレジスト膜８２ａをマスクとして、イオン注入等することにより、ウエハ５０の表面５０ａ側にリン等のＮ型不純物を導入する。このようにして、ウエハ５０の表面５０ａ側にＹ軸方向に延在したＮ型ホールバリア層５２を形成する。イオン注入のドーズ量は、例えば、６ｘ１０１２/ｃｍ２程度、注入エネルギーは、例えば、８０ＫｅＶ程度である。その後、アッシング等によりレジスト膜８２ａを除去する。
【００９１】
次に、図１５に示すように、ウエハ５０の表面５０ａ上にレジスト膜８２ｂを塗布等により形成する。次に、リソグラフィにより、レジスト膜８２ｂをパターニングする。レジスト膜８２ｂがＮ型ホールバリア層５２を覆うとともに、Ｎ型ホールバリア層５２以外の部分に、Ｙ軸方向に延びる複数の溝が形成されるようにパターニングする。そして、パターニングされたレジスト膜８２ｂをマスクとして、イオン注入等することにより、ウエハ５０の表面５０ａ側にボロン等のＰ型不純物を導入する。これにより、ウエハ５０の表面５０ａ側のＮ型ホールバリア層５２間においてＹ軸方向に延びたＰ型フローティング層５８が形成される。イオン注入のドーズ量は、例えば、３．５ｘ１０１３/ｃｍ２程度、注入エネルギーは、例えば、７５ＫｅＶ程度である。その後、アッシング等により、レジスト膜８２ｂを除去する。
【００９２】
次に、図１６に示すように、ウエハ５０の表面５０ａ上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ハードマスク膜８３を形成する。ハードマスク膜８３は、例えば、シリコン酸化膜である。ハードマスク膜８３の厚さは、例えば、４５０ｎｍである。
【００９３】
次に、図１７に示すように、ハードマスク膜８３上に、レジスト膜８２ｃを塗布等により形成する。そして、リソグラフィにより、レジスト膜８２ｃをパターニングする。レジスト膜８２ｃがＮ型ホールバリア層５２及びＰ型フローティング層５８を覆うようにレジスト膜８２ｃをパターニングする。次に、パターニングされたレジスト膜８２ｃをマスクとして、例えば、ドライエッチング等により、ハードマスク膜８３をパターニングする。その後、アッシング等により、レジスト膜８２ｃを除去する。
【００９４】
次に、図１８に示すように、パターニングされたハードマスク膜８３を用いて、例えば、異方性ドライエッチングにより、ウエハ５０の表面５０ａ側に、Ｙ軸方向に延びるように複数のトレンチ８４を形成する。複数のトレンチ８４を形成する際には、Ｎ型ホールバリア層５２を両側から挟むように、Ｎ型ホールバリア層５２の両側に形成する。異方性ドライエッチングのガス系は、例えば、Ｃｌ２/Ｏ２系ガスである。
【００９５】
その後、図１９に示すように、例えば、ウエットエッチング等により、ハードマスク膜８３を除去する。ウエットエッチングは、例えば、フッ酸を含むエッチング液を用いる。
【００９６】
次に、図２０に示すように、Ｐ型フローティング層５８及びＮ型ホールバリア層５２を拡散させる。例えば、１２００℃の温度で３０分程度の熱処理を行うことにより拡散させる。これにより、Ｐ型フローティング層５８及びＮ型ホールバリア層５２以外の部分は、Ｎ−型ドリフト層５１となる。また、例えば、熱酸化等により、ウエハ５０の表面５０ａ及びトレンチ８４の内面に絶縁膜８５を形成する。絶縁膜８５の厚さは、例えば、１２０ｎｍである。
【００９７】
次に、図２１に示すように、トレンチ８４の内部を埋め込むように、絶縁膜８５上のウエハ５０の表面５０ａ上、及び、トレンチ８４の内部に、例えば、ＣＶＤ等により、リンがドープされたドープドポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜８６を形成する。ウエハ５０の表面５０ａ上のドープドポリシリコン膜８６の厚さは、例えば、６００ｎｍ程度である。
【００９８】
次に、図２２に示すように、例えば、ドライエチング等により、ドープドポリシリコン膜８６をウエハ５０の表面５０ａ上の絶縁膜８５までエッチバックする。このようにして、トレンチ８４の内部をドープドポリシリコン膜８６等の導電材料で埋め込み、トレンチ電極１５及びダミートレンチ電極７５を形成する。本実施形態では、Ｐ型フローティング層５８の下端を、トレンチ電極１５及びダミートレンチ電極７５の下端よりも深くしている。
【００９９】
次に、図２３に示すように、ウエットエッチング等により、トレンチ８４の外部におけるウエハ５０の表面５０ａ上の絶縁膜８５を除去する。ウエットエッチングは、例えば、フッ酸を含むエッチング液を用いる。これにより、トレンチ８４の内面にトレンチ絶縁膜５５が残留する。このようにして、トレンチ８４の内面にトレンチ絶縁膜５５を形成する。
【０１００】
次に、図２４に示すように、ウエハ５０の表面５０ａ上に、例えば、熱酸化またはＣＶＤにより、絶縁膜８７を形成する。絶縁膜８７の厚さをトレンチ絶縁膜５５と同様の厚さとする。次に、ウエハ５０の表面５０ａ側からイオン注入等により、ボロン等のＰ型不純物を導入して、Ｐ型フローティング層５８及びＮ型ホールバリア層５２よりも表面５０ａ側に、Ｙ軸方向に延びたＰ型ボディ層５３を形成する。イオン注入のドーズ量は、例えば、３ｘ１０１３/ｃｍ２程度、注入エネルギーは、例えば、７５ＫｅＶ程度である。
【０１０１】
次に、ウエハ５０の表面５０ａ上に、図示しないレジスト膜を形成し、パターニングを行う。図示しないレジスト膜が、Ｐ型フローティング層５８を覆うようにパターニングする。そして、パターニングされたレジスト膜をマスクとして、イオン注入により、ヒ素等のＮ型不純物を導入する。これにより、隣り合うトレンチ電極１５の間において、Ｐ型ボディ層５３よりも表面５０ａ側に、選択的にＮ＋型エミッタ層５４を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度である。注入エネルギーは、例えば、８０ＫｅＶ程度である。その後、アッシング等により、不要になったレジスト膜を除去する。このようにして、半導体基板１０のトレンチ電極１５の底部を覆うＮ−型ドリフト層５１と、Ｎ−型ドリフト層５１よりも表面５０ａ側のＰ型ボディ層５３と、Ｐ型ボディ層５３よりも表面５０ａ側のＮ＋型エミッタ層５４を形成する。
【０１０２】
次に、図２５に示すように、ウエハ５０の表面５０ａ上に、例えば、ＣＶＤ等により、層間絶縁膜８８を形成する。層間絶縁膜８８は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜である。層間絶縁膜８８の厚さは、例えば、６００ｎｍ程度である。なお、層間絶縁膜８８としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等でもよい。
【０１０３】
次に、図２６に示すように、層間絶縁膜８８上に、レジスト膜８２ｄを形成する。次に、リソグラフィにより、レジスト膜８２ｄがＮ型ホールバリア層５２上に一方向に延びる溝を有するようにパターニングする。そして、パターニングされたレジスト膜８２ｄを用いて、例えば、異方性ドライエッチング等により、Ｎ型ホールバリア層５２上の層間絶縁膜８８にコンタクト溝６０を形成する。異方性ドライエッチングには、例えば、Ａｒ/ＣＨＦ３/ＣＦ４等のガスを用いる。
【０１０４】
その後、図２７に示すように、アッシング等により、不要になったレジスト膜８２ｄを除去する。続いて、例えば、層間絶縁膜８８を用いて、異方性ドライエッチングにより、コンタクト溝６０をウエハ５０に延長させる。コンタクト溝６０は、Ｐ型ボディ層５３に到達するように形成される。Ｎ＋型エミッタ層５４が形成された部分では、Ｎ＋型エミッタ層５４を貫通するように、コンタクト溝６０は形成される。異方性ドライエッチングには、例えば、Ｃｌ２/Ｏ等が含まれたガスを用いる。
【０１０５】
次に、図２８に示すように、例えば、コンタクト溝６０を通して、ＢＦ２等のＰ型不純物をイオン注入することにより、Ｎ型ホールバリア層５２上にＰ＋型ボディコンタクト層６１を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度であり、注入エネルギーは、例えば、８０ＫｅＶ程度である。
【０１０６】
同様に、例えば、コンタクト溝６０を通して、ボロン等のＰ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト層６１の下方に、Ｐ＋型ラッチアップ防止層６２を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度であり、注入エネルギーは、例えば、８０ＫｅＶ程度である。
【０１０７】
次に、スパッタリング等により、例えば、層間絶縁膜８８上及びコンタクト溝６０の内部に、Ｐ型ボディ層５３と接続するメタル等のエミッタ電極１２を形成する。これにより、半導体基板１０の第１主面１０ａ側に、Ｐ型ボディ層５３及びＮ＋型エミッタ層５４に接続されたエミッタ電極１２を形成する。エミッタ電極１２を形成する際には、図７で示したエミッタ電極１２を含むように形成する。なお、エミッタ電極１２を形成する前に、層間絶縁膜８８上及びコンタクト溝６０の内部にバリアメタル膜として、ＴｉＷ膜を形成してもよい。また、図示しないコンタクト溝において、ダミーセル領域７４のダミートレンチ電極７５を、エミッタ電極１２と接続させる。
【０１０８】
半導体基板１０の第１主面１０ａ側に、トレンチ電極１５に接続されたゲート配線１１を形成する。ゲート配線１１を形成する際には、図７及び図８で示したＸ配線及びＹ配線を含むように形成する。また、例えば、トレンチ電極１５を、ゲート配線１１における第１Ｘ配線２１及び第２Ｘ配線２２等と接続させる。または、トレンチ電極１５を、ゲート配線１１における第１Ｙ配線３１及び第２Ｙ配線３２等と接続させる。
【０１０９】
次に、ウエハ５０の裏面５０ｂに対して、バックグラインディング処理を施すことによって、ウエハ厚を必要に応じて、例えば、２００から３０マイクロメータ程度に薄膜化する。例えば、耐圧が６００ボルト程度とすると、最終厚さは、７０マイクロメートル程度である。これにより、ウエハ５０が所定の厚さとなる。ウエハ５０を半導体基板１０と呼ぶ。なお、必要に応じて、ウエハ５０の裏面５０ｂのダメージを除去するためのケミカルエッチング等も実施してもよい。
【０１１０】
次に、半導体基板１０の第２主面１０ｂに、例えば、イオン注入により、リン等のＮ型不純物を導入することによって、Ｎ型フィールドストップ層５６を形成する。イオン注入のドーズ量は、例えば、７ｘ１０１２/ｃｍ２程度であり、注入エネルギーは、例えば、３５０ＫｅＶ程度である。Ｎ型フィールドストップ層５６よりも第１主面１０ａ側であって、Ｐ型フローティング層５８及びＮ型ホールバリア層５２よりも第２主面１０ｂ側は、Ｎ−型ドリフト層５１となる。
【０１１１】
その後、必要に応じて、不純物活性化のために、半導体基板１０の第２主面１０ｂに対して、レーザアニール等を実施する。次に、半導体基板１０の第２主面１０ｂに、例えば、イオン注入により、ボロン等のＰ型不純物を導入する。これにより、半導体基板１０におけるＮ型フィールドストップ層５６よりも第２主面１０ｂ側に、Ｐ＋型コレクタ層５７を形成する。イオン注入のドーズ量は、例えば、１ｘ１０１３/ｃｍ２程度であり、注入エネルギーは、例えば、４０ＫｅＶ程度である。その後、必要に応じて、不純物活性化のために、半導体基板１０の第２主面１０ｂに対して、レーザアニール等を実施する。このようにして、Ｎ−型ドリフト層５１の第２主面１０ｂ側にＰ型コレクタ層５７を形成する。
【０１１２】
次に、例えば、スパッタリング成膜により、半導体基板１０の第２主面１０ｂ側に、Ｐ＋コレクタ層５７と接続したメコレクタ電極１８を形成する。これにより、セル領域１４においては、Ｐ＋コレクタ層５７とコレクタ電極１８とが接続される。ダミーセル領域７４においても、Ｐ＋コレクタ層５７とコレクタ電極１８とが接続される。このようにして、半導体装置１または半導体装置１ｂ等が製造される。
【０１１３】
次に、本実施形態の効果を説明する。
本実施形態の半導体装置１では、エミッタ電極１２の分割数を低減させることができる。これにより、半田１６の濡れ拡がり性を向上させることができ、実装性を向上させることができる。
【０１１４】
また、第１主面１０ａにおけるゲート配線１１を互い違いに配置させている。これにより、エミッタ電極１２を一体化させることができるので、半田１６の濡れ拡がり性を向上させることができる。
【０１１５】
また、セル領域１４の両端部分においてトレンチ電極１５をゲート配線１１に接続させることができ、ゲート配線１１に非接続のトレンチ電極１５を設けていない。よって、ゲート寄生抵抗の増加を抑制することができる。
【０１１６】
ゲート配線１１を、ゲートパッド１３に対して対称的に配置させることができる。これにより、半導体装置１をバランスよく動作させることができる。
【０１１７】
ゲート配線１１で囲まれた領域の半導体基板１０は、ＩＧＢＴの機能を有する素子で構成されている。よって、ＩＧＢＴを含む半導体装置の実装性を向上させ、ゲート寄生抵抗を抑制させることができる。
【０１１８】
ゲート配線１１とセル領域１４の配置方向をレイアウト的に変更するだけで製造することができ、製造上の変更点は不要である。よって、工程の追加等を抑制することができ、低コストで製造することができる。
【０１１９】
（変形例３：ＭＯＳを含む半導体装置の構成）
次に、実施形態の変形例３に係る半導体装置を説明する。図２９は、実施形態の変形例３に係る半導体装置を例示した断面図である。図２９に示すように、本変形例の半導体装置１ｃは、第１主面１０ａ及び第２主面１０ｂを有する半導体基板と、第１主面１０ａ側に設けられたソース電極１１２及びゲート配線１１と、第２主面１０ｂ側に設けられたドレイン電極１１８と、を備えている。ゲート配線１１の構成は、前述の実施形態の半導体装置１と同様である。そして、ゲート配線１１で囲まれた半導体基板１０は、Ｎ−型ドリフト層１５１と、Ｐ型ベース層１５３と、Ｎ＋型ソース層１５４と、複数のトレンチ電極１５と、トレンチ絶縁膜５５と、Ｎ＋型ドレイン層１５６と、を含んでいる。
【０１２０】
Ｐ型ベース層１５３は、Ｎ−型ドリフト層１５１よりも第１主面１０ａ側に設けられている。Ｎ＋型ソース層１５４は、Ｐ型ベース層１５３よりも第１主面１０ａ側に設けられている。また、Ｎ＋型ソース層１５４は、ソース電極１１２に接続している。トレンチ電極１５は、Ｎ＋型ソース層１５４の上面からＮ−型ドリフト層１５１に到達している。トレンチ電極１５は、ゲート配線１１に接続している。トレンチ絶縁膜５５は、Ｎ＋型ソース層１５４、Ｐ型ベース層１５３及びＮ−型ドリフト層１５１と、トレンチ電極１５との間に設けられている。Ｎ＋型ドレイン層１５６は、Ｎ−型ドリフト層１５１よりも第２主面１０ｂ側に設けられている。Ｎ＋型ドレイン層１５６は、ドレイン電極１１８と接続している。
【０１２１】
複数のトレンチ電極１５のうち、隣り合ったトレンチ電極１５は対となってセル領域１４を規定する。セル領域１４の半導体基板１０は、少なくとも、トレンチ電極１５、トレンチ絶縁膜５５、Ｎ＋型ソース層１５４、Ｐ型ベース層１５３、Ｎ−型ドリフト層１５１及びＮ＋ドレイン層１５６を有している。これにより、セル領域１４は、縦型ＭＯＳＦＥＴの機能を有する素子を形成する。
【０１２２】
本変形例によれば、半導体装置１ｃは、縦型ＭＯＳＦＥＴを有するようにすることができる。これにより、半導体装置１ｃを、大電力を取り扱うスイッチング素子として用いることができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１２４】
１、１ａ、１ｂ、１ｃ  半導体装置
１０  半導体基板
１０ａ  第１主面
１０ｂ  第２主面
１１  ゲート配線
１２  エミッタ電極
１３  ゲートパッド
１４  セル領域
１５  トレンチ電極
１５ａ、１５ｂ  端部
１６  半田
１７  銅クリップ
１８  コレクタ電極
１９  フレーム
２０  主配線
２０ａ、２０ｂ  端部
２１、２２、２３、２４、２５、２６、２７、２８  Ｘ配線
２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、２６ａ、２７ａ、２８ａ  一端
２１ｂ、２２ｂ、２３ｂ、２４ｂ、２５ｂ、２６ｂ、２７ｂ、２８ｂ  他端
３１、３２、３３、３４、３５、３６  Ｙ配線
３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ  端部
３４ａ、３４ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ  端部
３９ａ、３９ｂ  切欠け部
４１、４２、４３、４４、４５、４６  矩形部
５０  ウエハ
５０ａ  表面
５０ｂ  裏面
５１  Ｎ−型ドリフト層
５２  Ｎ型ホールバリア層
５３  Ｐ型ボディ層
５４  Ｎ＋型エミッタ層
５５  トレンチ絶縁膜
５６  Ｎ型フィールドストップ層
５７  Ｐ＋型コレクタ層
５８  Ｐ型フローティング層
６０  コンタクト溝
６１  Ｐ＋型ボディコンタクト層
６２  Ｐ＋型ラッチアップ防止層
７４  ダミーセル領域
７５  ダミートレンチ電極
８２ａ、８２ｂ、８２ｃ、８２ｄ  レジスト膜
８３  ハードマスク膜
８４  トレンチ
８５、８７  絶縁膜
８６  ポリシリコン膜
８８  層間絶縁膜
１００、２００  半導体装置
１１２  ソース電極
１１８  ドレイン電極
１５１  Ｎ−型ドリフト層
１５３  Ｐ型ベース層
１５４  Ｎ＋型ソース層
１５６  Ｎ＋型ドレイン層
２２１、２２２  副配線
２２１ａ、２２１ｂ、２２２ａ、２２２ｂ  端部
【図１】
2019054138.tif 000003
【図２】
2019054138.tif 000004
【図３】
2019054138.tif 000005
【図４】
2019054138.tif 000006
【図５】
2019054138.tif 000007
【図６】
2019054138.tif 000008
【図７】
2019054138.tif 000009
【図８】
2019054138.tif 000010
【図９】
2019054138.tif 000011
【図１０】
2019054138.tif 000012
【図１１】
2019054138.tif 000013
【図１２】
2019054138.tif 000014
【図１３】
2019054138.tif 000015
【図１４】
2019054138.tif 000016
【図１５】
2019054138.tif 000017
【図１６】
2019054138.tif 000018
【図１７】
2019054138.tif 000019
【図１８】
2019054138.tif 000020
【図１９】
2019054138.tif 000021
【図２０】
2019054138.tif 000022
【図２１】
2019054138.tif 000023
【図２２】
2019054138.tif 000024
【図２３】
2019054138.tif 000025
【図２４】
2019054138.tif 000026
【図２５】
2019054138.tif 000027
【図２６】
2019054138.tif 000028
【図２７】
2019054138.tif 000029
【図２８】
2019054138.tif 000030
【図２９】
2019054138.tif 000031