(57)【要約】【課題】画像表示のための高速な走査を確保しつつ消費電力の低減化とともに狭額縁化を図ることができる走査信号線駆動回路を提供する。【解決手段】第１および第２ゲートドライバ４１０，４２０が表示部５００を介して対向するように配置され、ＤＣバッファ方式に基づき、第１ゲートドライバ４１０により奇数番目のゲートラインＧＬ１，ＧＬ３，…が駆動されると共に第２ゲートドライバ４２０により偶数番目のゲートラインＧＬ２，ＧＬ４，…が駆動され、各ゲートバスラインＧＬｉを非選択状態とすべきときにその両端から電荷が放電される。このために、例えば奇数番目のゲートバスラインＧＬｎは、第１ゲートドライバ側の端部を活性化および非活性化トランジスタＭ１０，Ｍ１３Ｌからなるバッファに接続され、第２ゲートドライバ側の端部を非活性化補助トランジスタＭ１３Ｒに接続されている。【選択図】図１０
2019152814.tif 000002
【特許請求の範囲】
【請求項１】
表示装置の表示部に配設された複数の走査信号線を選択的に駆動する走査信号線駆動回路であって、
前記複数の走査信号線の一端側に配置された第１の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置された第２の走査信号線駆動部と、
選択状態にする走査信号線に与えるべき固定電圧を供給する第１電源ラインと、
非選択状態にする走査信号線に与えるべき固定電圧を供給する第２電源ラインと
を備え、
前記第１の走査信号線駆動部は、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第１活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第１非活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第１非活性化補助スイッチング素子とを含み、
前記第２の走査信号線駆動部は、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第２活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第２非活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第２非活性化補助スイッチング素子とを含み、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれは、前記第１活性化スイッチング素子を介して前記第１電源ラインに接続され、前記第１非活性化スイッチング素子を介して前記第２電源ラインに接続され、かつ、前記第２非活性化補助スイッチング素子を介して前記第２電源ラインに接続されており、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれは、前記第２活性化スイッチング素子を介して前記第１電源ラインに接続され、前記第２非活性化スイッチング素子を介して前記第２電源ラインに接続され、かつ、前記第１非活性化補助スイッチング素子を介して前記第２電源ラインに接続されている、走査信号線駆動回路。
【請求項２】
前記第１の走査信号線駆動部は、互いに縦続接続されてシフトレジスタを構成し前記複数の走査信号線における奇数番目の走査信号線と１対１に対応する複数の第１双安定回路を含み、
前記第２の走査信号線駆動部は、互いに縦続接続されてシフトレジスタを構成し前記複数の走査信号線における偶数番目の走査信号線と１対１に対応する複数の第２双安定回路を含み、
前記第１および第２の走査信号線駆動部は、多相クロック信号を受け取り、前記第１の走査信号線駆動部においてシフトレジスタとして動作する前記複数の第１双安定回路により前記第１活性化スイッチング素子、前記第１非活性化スイッチング素子、および、前記第１非活性化補助スイッチング素子のオン／オフを制御し、前記第２の走査信号線駆動部においてシフトレジスタとして動作する前記複数の第２双安定回路により前記第２活性化スイッチング素子、前記第２非活性化スイッチング素子、および、前記第２非活性化補助スイッチング素子のオン／オフを制御する、請求項１に記載の走査信号線駆動回路。
【請求項３】
前記多相クロック信号の相数をｙとしデューティ比をｘ／ｙとしたとき、ｙは６以上の偶数であり、ｘは３以上の奇数であり、ｘ／ｙは１／２以下である、請求項２に記載の走査信号線駆動回路。
【請求項４】
前記多相クロック信号は、６相クロック信号であって、順次に位相の異なる第１から第６クロック信号から構成され、
前記第１の走査信号線駆動部は、前記第１、第３、および、第５クロック信号によって前記複数の第１双安定回路をシフトレジスタとして動作させることにより、前記複数の走査信号線における奇数番目の走査信号線を順次に所定期間ずつ選択状態とするとともに、前記第２の走査信号線駆動部によって選択状態とされた偶数番目の走査信号線を順次に非選択状態とし、
前記第２の走査信号線駆動部は、前記第２、第４、および、第６クロック信号によって前記複数の第２双安定回路をシフトレジスタとして動作させることにより前記複数の走査信号線における偶数番目の走査信号線を順次に所定期間ずつ選択状態とするとともに、前記第１の走査信号線駆動部によって選択状態とされた奇数番目の走査信号線を順次に非選択状態とする、請求項３に記載の走査信号線駆動回路。
【請求項５】
前記第１の走査信号線駆動回路において、各第１非活性化補助スイッチング素子の制御端子には、当該第１非活性化補助スイッチング素子に対応する走査信号線の後続の走査信号線に対応する第１双安定回路の後段の第１双安定回路の出力信号が与えられ、
前記第２の走査信号線駆動回路において、各第２非活性化補助スイッチング素子の制御端子には、当該第２非活性化補助スイッチング素子に対応する走査信号線の後続の走査信号線に対応する第２双安定回路の後段の第２双安定回路の出力信号が与えられ、
前記第１の走査信号線駆動回路は、各走査信号線につき、対応する第１双安定回路の後段の第１双安定回路の出力信号と当該対応する第１双安定回路に入力されるクロック信号とに基づき、当該走査信号線に対応する第１非活性化スイッチング素子と第２非活性化補助スイッチング素子とが同時にオフ状態からオン状態に変化するように、当該第１非活性化スイッチング素子の制御信号を生成する第１タイミング調整回路を含み、
前記第２の走査信号線駆動回路は、各走査信号線につき、対応する第２双安定回路の後段の第２双安定回路の出力信号と当該対応する第２双安定回路に入力されるクロック信号とに基づき、当該走査信号線に対応する第２非活性化スイッチング素子と第１非活性化補助スイッチング素子とが同時にオフ状態からオン状態に変化するように、当該第２非活性化スイッチング素子の制御信号を生成する第２タイミング調整回路を含む、請求項３に記載の走査信号線駆動回路。
【請求項６】
前記複数の第１双安定回路および前記複数の第１双安定回路におけるスイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタである、請求項１から５のいずれか１項に記載の走査信号線駆動回路。
【請求項７】
複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
前記データ信号線を駆動するデータ信号線駆動回路と、
前記複数の走査信号線が順次に選択状態となるように前記複数の走査信号線を駆動する、請求項１から６のいずれか１項に記載の走査信号線駆動回路とを備え、
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている、表示装置。
【請求項８】
表示装置の表示部に配設された複数の走査信号線を選択的に駆動するための駆動方法であって、
前記複数の走査信号線の一端側で前記複数の走査信号線を駆動する第１の走査信号線駆動ステップと、
前記複数の走査信号線の他端側で前記複数の走査信号線を駆動する第２の走査信号線駆動ステップとを備え、
前記第１の走査信号線駆動ステップは、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧を供給する第１電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号を非選択状態とすべきときに、非選択状態にする走査信号線に与えるべき固定電圧を供給する第２電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップとを含み、
前記第２の走査信号線駆動ステップは、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、前記第１電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップとを含む、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動するための走査信号線駆動回路および駆動方法に関する。
【背景技術】
【０００２】
従来より、複数のデータ信号線（「ソースバスライン」とも呼ばれる）と、当該複数のデータ信号線に交差する複数の走査信号線（「ゲートバスライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含む表示部を備えたマトリクス型の表示装置が知られている。このようなマトリクス型の表示装置は、当複数のデータ信号線を駆動するためのデータ信号線駆動回路（「データドライバ」または「ソースドライバ」とも呼ばれる）および当複数の走査信号線を駆動するための走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）を備えている。走査信号線駆動回路は、各フレーム期間において当該複数の走査信号線が順次選択されるように複数の走査信号を当該複数の走査信号線にそれぞれ印加し、データ信号線駆動回路は、このような当該複数の走査信号線の順次的な選択に連動して、表示すべき画像信号を表す複数のデータ信号を当該複数のデータ信号線に印加する。これにより、表示すべき画像を表す画像データを構成する複数の画素データが上記複数の画素形成部にそれぞれ与えられる。
【０００３】
ところで、アクティブマトリクス型の液晶表示装置では、走査信号線駆動回路は、従来、上記のような表示部を含む表示パネルとしての液晶パネルを構成する基板の周辺部にＩＣ（Integrated Circuit）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的に走査信号線駆動回路を形成することが徐々に多くなされている。このような走査信号線駆動回路は「モノリシックゲートドライバ」等と呼ばれ、このような走査信号線駆動回路を含む表示パネルは「ゲートドライバモノリシックパネル」または「ＧＤＭパネル」と呼ばれている。
【０００４】
このようなモノリシックゲートドライバまたはＧＭＤパネルに関し、種々の従来技術が知られている。例えば、図７に示すように、出力スイッチング素子としてのトランジスタＭ１０を介してゲートクロック信号ＧＣＫｋが走査信号Ｇ（ｎ）としてゲートバスラインに印加されるように構成された出力部を有するゲートドライバが従来から知られている。また、図９に示すように、走査信号Ｇ（ｎ）を印加すべきゲートバスラインが活性化スイッチング素子としてのトランジスタＭ１０を介して高圧電源ラインＶＤＤ１に接続されるとともに非活性化スイッチング素子としてのトランジスタＭ１３Ｌを介して低圧電源ラインＶＳＳに接続された出力部を有するゲートドライバも知られている（例えば特許文献１参照）。この構成では、そのゲートバスラインを選択状態とすべきときには、トランジスタＭ１０がオン状態となって高圧電源電圧（固定電圧）がそのゲートバスラインに与えられ、そのゲートバスラインを非選択状態とすべときには、トランジスタＭ１３Ｌがオン状態となって低圧電源電圧（固定電圧）がそのゲートバスラインに与えられる。また、図１１（Ａ）（Ｂ）に示すように、表示部を介して対向する第１および第２ゲートドライバからなるモノリシックゲートドライバも知られている。このような構成においてゲートドライバから走査信号をゲートバスラインに与える方式として、図１１（Ａ）に示すように各ゲートバスラインの両端に走査信号を印加する両側入力方式の他、図１１（Ｂ）に示すように表示部におけるゲートバスラインの一端と他端に交互に走査信号を印加する片側入力方式（例えば奇数番目のゲートバスラインには第１ゲートドライバから走査信号を印加し偶数番目のゲートバスラインには第２ゲートドライバから走査信号を印加する方式）が知られている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２１４０８８号公報
【特許文献２】特開２０１４−０７１４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようなモノリシックゲートドライバにおいて消費電力を低減するために、ゲートクロック信号の相数を増やすことが考えられる。ゲートクロック信号の相数を増やすと、ゲートクロック信号を供給するための信号線の１本あたりに接続されるバッファトランジスタ数が減少し充放電を行うトランジスタの負荷が軽減されるからである。しかし、ゲートクロック信号の相数を増やすと、表示パネルにおける額縁領域が増大する。
【０００７】
そこで、表示パネルの額縁領域の増大を抑えつつ消費電力を低減できるモノリシックゲートドライバ等の走査信号線駆動回路およびそれを備えた表示装置を提供することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の幾つかの実施形態は、 表示装置の表示部に配設された複数の走査信号線を選択的に駆動する走査信号線駆動回路であって、
前記複数の走査信号線の一端側に配置された第１の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置された第２の走査信号線駆動部と、
選択状態にする走査信号線に与えるべき固定電圧を供給する第１電源ラインと、
非選択状態にする走査信号線に与えるべき固定電圧を供給する第２電源ラインと
を備え、
前記第１の走査信号線駆動部は、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第１活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第１非活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第１非活性化補助スイッチング素子とを含み、
前記第２の走査信号線駆動部は、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第２活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第２非活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第２非活性化補助スイッチング素子とを含み、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれは、前記第１活性化スイッチング素子を介して前記第１電源ラインに接続され、前記第１非活性化スイッチング素子を介して前記第２電源ラインに接続され、かつ、前記第２非活性化補助スイッチング素子を介して前記第２電源ラインに接続されており、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれは、前記第２活性化スイッチング素子を介して前記第１電源ラインに接続され、前記第２非活性化スイッチング素子を介して前記第２電源ラインに接続され、かつ、前記第１非活性化補助スイッチング素子を介して前記第２電源ラインに接続されている。
【０００９】
本発明の他の幾つかの実施形態は、 表示装置の表示部に配設された複数の走査信号線を選択的に駆動するための駆動方法であって、
前記複数の走査信号線の一端側で前記複数の走査信号線を駆動する第１の走査信号線駆動ステップと、
前記複数の走査信号線の他端側で前記複数の走査信号線を駆動する第２の走査信号線駆動ステップとを備え、
前記第１の走査信号線駆動ステップは、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧を供給する第１電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号を非選択状態とすべきときに、非選択状態にする走査信号線に与えるべき固定電圧を供給する第２電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップとを含み、
前記第２の走査信号線駆動ステップは、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、前記第１電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第２電源ラインに接続するステップとを含む。
【発明の効果】
【００１０】
本発明の上記幾つかの実施形態によれば、表示部における複数の走査信号線の一端側において、当該複数の走査信号線のうち奇数番目の走査信号線のそれぞれは、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧すなわち選択電圧を供給する第１電源ラインに接続され、当該複数の走査信号線の他端側において、当該複数の走査信号線のうち偶数番目の走査信号線のそれぞれは、当該走査信号線を選択状態とすべき間、上記第１電源ラインに接続される。一方、当該複数の走査信号線のうち奇数番目の走査信号線のそれぞれは、当該走査信号線を非選択状態とすべきときに、上記一端側において、非選択状態にする走査信号線に与えるべき固定電圧すなわち非選択電圧を供給する第２電源ラインに接続されるとともに、上記他端側においても当該第２電源ラインに接続される。また、当該複数の走査信号線のうち偶数番目の走査信号線のそれぞれは、当該走査信号線を非選択状態とすべきときに、上記他端側において当該第２電源ラインに接続されるとともに、上記一端側においても当該第２電源ラインに接続される。このようにして、表示部における複数の走査信号線のそれぞれに対し、当該走査信号線を選択状態とすべき間、上記一端側および他端側のいずれか一方が上記第１電源ラインに接続されることにより選択電圧としての固定電圧が与えられるので、当該複数の走査信号線の駆動のための消費電力を抑えつつ、表示パネルにおける額縁領域を減らすことができる。また、表示部における複数の走査信号線のそれぞれに対し、当該走査信号線を非選択状態とすべきときには、上記一端側および他端側の双方が上記第２電源ラインに接続されることにより非選択電圧としての固定電圧が与えられるので、額縁領域の増大を抑えつつ、選択状態から非選択状態へ変化するときの走査信号の波形鈍りを抑制すること（選択状態から非選択状態への遷移に要する時間の短縮化）ができる。したがって、本発明の上記幾つかの実施形態によれば、走査信号線駆動回路において画像表示のための高速な走査能力を確保しつつ消費電力を低減するとともに表示パネルの狭額縁化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係るアクティブマトリクス型表示装置の全体構成を示すブロック図である。
【図２】上記実施形態における画素形成部の電気的構成を示す回路図である。
【図３】上記実施形態におけるゲートドライバの基本構成を説明するための回路図である。
【図４】上記実施形態におけるゲートドライバの全体構成を示す回路図である。
【図５】上記実施形態における第１および第２ゲートドライバの詳細構成例を説明するための回路図である。
【図６】上記実施形態におけるゲートドライバの動作を説明するための信号波形図である。
【図７】アクティブマトリクス型表示装置のゲートドライバにおけるＡＣバッファ方式を説明するための回路図である。
【図８】ゲートドライバにおいてＡＣバッファ方式が採用されている場合の消費電力を説明するための図である。
【図９】アクティブマトリクス型表示装置のゲートドライバにおけるＤＣバッファ方式を説明するための回路図である。
【図１０】上記実施形態におけるゲートドライバのうち１つのゲートバスラインに対応する単位主回路における出力部および単位副回路の構成を示す回路図である。
【図１１】両側入力方式のゲートドライバを説明するための模式図（Ａ）および片側入力方式のゲートドライバを説明するための模式図（Ｂ）である。
【図１２】両側入力方式および片側入力方式のゲートドライバから出力される走査信号のパルス波形を示す図である。
【図１３】走査信号のゲートバスラインへの入力方式および放電形態とゲートバスライン時定数および走査信号の立下り時定数との関係を示す図である。
【図１４】本実施形態における額縁サイズの低減効果を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら一実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、本実施形態におけるトランジスタはすべてＮチャネル型であるものとするが、本発明はこれに限定されない。なお、Ｎチャネル型トランジスタでは、２つの導通端子のうち電位の高い方がドレイン端子であり低い方がソース端子であるが、本明細書では、動作中に当該２つの導通端子の電位の高低が反転する場合であっても、当該２つの導通端子のうち一方を固定的に「ドレイン端子」と呼び他方を「ソース端子」と呼ぶものとする。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
【００１３】
＜１．全体構成および動作概要＞
図１は、本実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００、データ信号線駆動回路としてのソースドライバ３００、および、表示部５００と走査信号線駆動回路としてのゲートドライバとを含む液晶パネル６００を備えている。本実施形態では、液晶パネル６００を構成する２枚の基板のうちの一方の基板（「ＴＦＴ基板」と呼ばれる）に、表示部５００を構成する画素回路とゲートドライバとが一体的に形成されており、ゲートドライバは、図１に示すように表示部５００を介して対向するように配置された第１および第２ゲートドライバ４１０，４２０からなる。
【００１４】
表示部５００には、複数（Ｍ本）のデータ信号線としてのソースバスラインＳＬ１〜ＳＬＭと、当該複数のソースバスラインＳＬ１〜ＳＬＭに交差する複数（Ｎ本）の走査信号線としてのゲートバスラインＧＬ１〜ＧＬＮと、当該複数のソースバスラインＳＬ１〜ＳＬＭおよび当該複数のゲートバスラインＧＬ１〜ＧＬＮに沿ってマトリクス状に配置された複数個（Ｍ×Ｎ個）の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１〜Ｎ，ｊ＝１〜Ｍ）とが設けられている。各画素形成部Ｐｓ（ｉ，ｊ）は、当該複数のソースバスラインＳＬ１〜ＳＬＭのいずれか１つに対応するとともに、当該複数のゲートバスラインＧＬ１〜ＧＬＮのいずれか１つに対応する。なお、液晶パネル６００の方式は、液晶層に垂直な方向に電界が印加されるＶＡ（Vertical Alignment）方式やＴＮ（Twisted Nematic）方式等に限定されず、液晶層に略平行な方向に電界が印加されるＩＰＳ（In-Plane Switching）方式であってもよい。
【００１５】
図２は、表示部５００における１つの画素形成部Ｐｓ（ｉ，ｊ）の電気的構成を示す回路図である。図２に示すように各画素形成部Ｐｓ（ｉ，ｊ）は、対応する交差点を通過するゲートバスラインＧＬｉにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬｊにソース端子が接続された画素スイッチング素子としてのＮチャネル形の薄膜トランジスタ（ＴＦＴ）１０と、その薄膜トランジスタＭ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数個の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１〜Ｎ，ｊ＝１〜Ｍ）に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１〜Ｎ，ｊ＝１〜Ｍ）に共通的に設けられ画素電極Ｅｐと共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと共通電極Ｅｃとによって形成される液晶容量Ｃｌｃにより、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量Ｃｌｃに並列に補助容量が設けられるが、補助容量は本発明に直接に関係するわけではないのでその説明および図示を省略する。また、共通電極Ｅｃは、液晶パネル６００がＩＰＳ方式の場合には、当該液晶パネル６００を構成する２枚の基板のうちの上記一方の基板（ＴＦＴ基板）に形成されて薄膜トランジスタ１０および画素電極Ｅｐと共に画素回路を構成するが、液晶パネル６００がＶＡ方式等の場合には、当該２枚の基板のうちの他方の基板に形成される。
【００１６】
画素形成部Ｐｓ（ｉ，ｊ）における薄膜トランジスタ１０としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ  ＴＦＴ）、チャネル層に微結晶シリコンを用いた薄膜トランジスタ、チャネル層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ）、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、第１および第２ゲートドライバ４１０，４２０内の薄膜トランジスタについても同様である。
【００１７】
表示制御回路２００は、外部から与えられる画像信号ＤＡＴおよびタイミング制御信号ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのデータ側制御信号ＳＣＴと、第１および第２ゲートドライバ４１０，４２０をそれぞれ制御するための第１および第２走査側制御信号ＧＣＴ１，ＧＣＴ２とを出力する。データ側制御信号ＳＣＴには、スタートパルス信号、ソースクロック信号、および、ラッチストローブ信号等が含まれている。第１走査側制御信号ＧＣＴ１には、第１ゲートスタートパルス信号ＧＳＰ１、ならびに、第１、第３、および第５ゲートクロック信号ＧＣＫ１，ＧＣＫ３，ＧＣＫ５等が含まれており、第２走査側制御信号ＧＣＴ２には、第２ゲートスタートパルス信号ＧＳＰ２、ならびに、第２、第４、および第６ゲートクロック信号ＧＣＫ２，ＧＣＫ４，ＧＣＫ６等が含まれている。本実施形態では、第１および第２ゲートドライバ４１０，４２０からなるゲートドライバは、第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６からなる６相クロック信号により動作する。
【００１８】
ソースドライバ３００は、表示制御回路２００からのデジタル映像信号ＤＶとデータ側制御信号ＳＣＴとに基づいて、ソースバスラインＳＬ１〜ＳＬＭにデータ信号Ｄ１〜ＤＭをそれぞれ印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号Ｄ１〜ＤＭとして全てのソースバスラインＳＬ１〜ＳＬＭに一斉に印加される。
【００１９】
第１ゲートドライバ４１０は、ゲートバスラインＧＬ１〜ＧＬＮの一端側に配置されていて、表示制御回路２００からの第１走査側制御信号ＧＣＴ１に基づいて奇数番目のゲートバスラインＧＬ１，ＧＬ３，ＧＬ５，…に奇数番目の走査信号Ｇ（１），Ｇ（３），Ｇ（５），…をそれぞれ印加し、一方、第２ゲートドライバ４２０は、ゲートバスラインＧＬ１〜ＧＬＮの他端側に配置されていて、表示制御回路２００からの第２走査側制御信号ＧＣＴ２に基づいて偶数番目のゲートバスラインＧＬ２，ＧＬ４，ＧＬ６，…に偶数番目の走査信号Ｇ（２），Ｇ（４），Ｇ（６），…をそれぞれ印加する。これにより、各フレーム期間においてアクティブな走査信号がゲートバスラインＧＬ１〜ＧＬＮに順次印加され、かつ、アクティブな走査信号の各ゲートバスラインＧＬ１ｉ（ｉ＝１〜Ｎ）への印加が１フレーム期間を周期として繰り返される。
【００２０】
液晶パネル６００の背面側には、図示しないバックライトユニットが設けられており、これにより液晶パネル６００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路２００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、液晶パネル６００が反射型である場合には、バックライトユニットは不要である。
【００２１】
以上のようにして、ソースバスラインＳＬ１〜ＳＬＭにデータ信号Ｄ１〜ＤＭが印加され、ゲートバスラインＧＬ１〜ＧＬＮに走査信号Ｇ（１）〜Ｇ（Ｎ）が印加される。また共通電極Ｅｃには、図示しない電源回路から所定の共通電圧Ｖｃｏｍが供給される。さらにバックライトには、それを駆動するための信号が供給される。このような表示部５００におけるソースバスラインＳＬ１〜ＳＬＭ、ゲートバスラインＧＬ１〜ＧＬＮ、および、共通電極Ｅｃの駆動によって、デジタル映像信号ＤＶに基づく画素データが各画素形成部Ｐｓ（ｉ，ｊ）に書き込まれるとともに、液晶パネル６００の背面にバックライトから光が照射されることにより、外部から与えられる画像信号ＤＡＴの表す画像が表示部５００に表示される。
【００２２】
＜２．ゲートドライバ＞
次に、本実施形態におけるゲートドライバについて詳しく説明する。本実施形態では、ゲートドライバを構成するトランジスタはすべてＮチャネル型の薄膜トランジスタである。
【００２３】
＜２．１  ゲートドライバの基本構成＞
図３は、本実施形態におけるゲートドライバの基本構成を説明するための回路図であり、ゲートドライバのうちｎ番目のゲートバスラインＧＬｎを駆動する部分の構成を示している（ここではｎは奇数とする）。表示部５００におけるゲートバスラインＧＬ１〜ＧＬＮの本数Ｎを偶数とすると、第１および第２ゲートドライバ４１０，４２０のそれぞれは、互いに縦続接続されてＮ／２段のシフトレジスタを構成するＮ／２個の双安定回路を備えている。図３に示すように、ゲートドライバのうちｎ番目のゲートバスラインＧＬｎを駆動する部分は、第１ゲートドライバ４１０に含まれるシフトレジスタの（ｎ＋１）／２段目の双安定回路４１ｂｓ、活性化スイッチング素子としてのトランジスタ（以下「活性化トランジスタ」という）Ｔ０１、および、非活性化スイッチング素子としてのトランジスタ（以下「非活性化トランジスタ」という）Ｔ０２と、第２ゲートドライバ４２０に含まれる非活性化補助スイッチング素子としてのトランジスタ（以下「非活性化補助トランジスタ」という）Ｔ０３とを含んでいる。
【００２４】
上記シフトレジスタにおける各双安定回路は、ＲＳフリップフロップであり、図３に示す双安定回路４１ｂｓでは、そのセット端子Ｓに前段の双安定回路の出力信号Ｑが入力され、そのリセット端子Ｒに後段の双安定回路の出力信号Ｑが入力され、そのクロック端子ＣＬＫに第１、第３、および第５ゲートクロック信号のいずれかが入力される（詳細は後述）。活性化トランジスタＴ０１は、ゲート端子を双安定回路４１ｂｓの出力端子に接続され、ドレイン端子を第１高圧電源ラインＶＤＤ１に接続され、ソース端子を非活性化トランジスタＴ０２のドレイン端子に接続されている。非活性化トランジスタＴ０２は、ゲート端子を双安定回路４１ｂｓのリセット端子Ｒに接続され、ソース端子を低圧電源ラインＶＳＳに接続されている。活性化トランジスタＴ０１のソース端子と非活性化トランジスタＴ０２のドレイン端子との接続点（Ｇ）は、駆動対象のｎ番目のゲートバスラインＧＬｎの一端に接続されている。一方、第２ゲートドライバ４２０に含まれる非活性化補助トランジスタＴ０３は、ゲート端子を第２ゲートドライバ４２０における他の所定の双安定回路の出力端子に接続され、ドレイン端子を駆動対象のｎ番目のゲートバスラインＧＬｎの他端に接続され、ソース端子を低圧電源ラインＶＳＳに接続されている。なお、第１高圧電源ラインＶＤＤ１は、選択状態にするゲートバスラインＳＬｉに印加すべき固定電圧（以下「選択電圧」といい、これも記号“ＶＤＤ１”で示すものとする）を供給するためにゲートドライバ内に配設される第１電源ラインに相当し、低圧電源ラインＶＳＳは、非選択状態にするゲートバスラインＳＬｉに印加すべき固定電圧（以下「非選択電圧」といい、これも記号“ＶＳＳ”で示すものとする）を供給するためにゲートドライバ内に配設される第２電源ラインに相当する。また、ゲートバスラインＧＬｉは配線抵抗および配線容量を含むので、図３ではこれをゲート負荷６として示している（後述の図１０においても同様）。
【００２５】
上記のような構成を有するゲートドライバでは、各双安定回路のクロック端子ＣＬＫに与えられるゲートクロック信号（第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のいずれか）に基づいて動作し、表示部５００における奇数番目のゲートバスラインＧＬｎを選択状態とすべき間は、第１ゲートドライバ４１０において、そのゲートバスラインＧＬｎに対応する双安定回路４１ｂｓの出力信号Ｑがアクティブ（本実施形態ではハイレベル（Ｈレベル））であって活性化トランジスタＴ０１がオン状態である。したがって、この間、選択電圧ＶＤＤ１が活性化トランジスタＴ０１を介してそのゲートバスラインＧＬｎに印加される。そのゲートバスラインＧＬｎを非選択状態とすべきときには、それに対応する双安定回路４１ｂｓのリセット端子Ｒに与えられる信号（後段の双安定回路の出力信号）がＨレベルとなって非活性化トランジスタＴ０２がオン状態となるので、非選択電圧ＶＳＳが非活性化トランジスタＴ０２介してゲートバスラインＧＬｎに印加される。このとき、第２ゲートドライバ４２０において、そのゲートバスラインＧＬｎに対応する非活性化補助トランジスタＴ０３のゲート端子（Ｒ２）に他の所定の双安定回路の出力信号であるＨレベルの信号が与えられ、非活性化補助トランジスタＴ０３もオン状態となり、非選択電圧ＶＳＳが非活性化補助トランジスタＴ０３を介してもゲートバスラインＧＬｎに印加される（詳細は後述）。したがって、ゲートバスラインＧＬｎにおける電荷（配線容量に蓄積された電荷）は、そのゲートバスラインＧＬｎを非選択状態とすべきときに、そのゲートバスラインＧＬｎの一端側および他端側の双方から放電される。
【００２６】
なお、図３に示す第１ゲートドライバ４１０の構成要素（双安定回路４１ｂｓ、活性化トランジスタＴ０１、および非活性トランジスタＴ０２）からなる回路を「第１ゲートドライバ側の単位主回路４１ｍ」と呼び、図３に示す第２ゲートドライバ４２０の構成要素（非活性化補助トランジスタＴ０３）からなる回路を「第２ゲートドライバ側の単位副回路４２ｓ」と呼ぶものとすると、本実施形態におけるゲートドライバのうち偶数番目のゲートバスラインＧＬn+1（ｎは奇数であるものとする）を駆動する部分（不図示）は、第１ゲートドライバ側の単位主回路４１ｍと第２ゲートドライバ側の単位副回路４２ｓとを入れ替えた構成となる。すなわち、当該ゲートバスラインＧＬn+1を駆動する部分は、第１ゲートドライバ側の単位主回路４１ｍと同様の構成であって当該ゲートバスラインＧＬn+1の第２ゲートドライバ側端部（他端）に接続された回路（以下「第２ゲートドライバ側の単位主回路４２ｍ」という）、および、第２ゲートドライバ側の単位副回路４２ｓと同様の構成であって当該ゲートバスラインＧＬn+1の第１ゲートドライバ側端部（一端）に接続された回路（以下「第１ゲートドライバ側の単位副回路４１ｓ」という）から構成される。なお以下では、第１ゲートドライバ側の単位主回路４１ｍおよび単位副回路４１ｓをそれぞれ、単に「単位主回路４１ｍ」および「単位副回路４１ｓ」ともいい、第２ゲートドライバ側の単位主回路４２ｍおよび単位副回路４２ｓをそれぞれ、単に「単位主回路４２ｍ」および「単位副回路４２ｓ」ともいう。
【００２７】
＜２．２  ゲートドライバの全体構成＞
図４は、本実施形態におけるゲートドライバの全体構成を示す回路図である。図４に示すように第１ゲートドライバ４１０は、表示部５００における奇数番目のゲートバスラインＧＬ１，ＧＬ３，…，ＧＬｎ，…，に１対１に対応する複数の単位主回路４１ｍを含むとともに（ｎは奇数）、表示部５００における偶数番目のゲートバスラインＧＬ２，ＧＬ４，…，ＧＬn+1，…，に１対１に対応する複数の単位副回路４１ｓを含む。各単位主回路４１ｍの駆動用出力端子Ｇ（活性化トランジスタＴ０１と非活性化トランジスタＴ０２との接続点に相当（図３参照））は、対応するゲートバスラインＧＬi1（ｉ１は奇数）に接続されており、当該駆動用出力端子Ｇから当該対応するゲートバスラインＧＬi1に走査信号Ｇ（ｉ１）が印加される（ｉ１＝１，３，…，ｎ−２，ｎ，ｎ＋２，…）。
【００２８】
上記複数の単位主回路４１ｍのそれぞれは活性化トランジスタＴ０１および非活性化トランジスタＴ０２を含む双安定回路として機能し（図３参照）、上記複数の単位主回路４１ｍは図４に示すように縦続接続されてシフトレジスタを構成する。すなわち、各単位主回路４１ｍについては、そのセット端子Ｓに前段の単位主回路４１ｍの出力信号Ｑが入力され、そのリセット端子Ｒに後段の単位主回路４１ｍの出力信号Ｑが入力され、第１高圧電源端子ＶＤＤ１には内部の活性化トランジスタＴ０１のドレイン端子に与えるべき選択電圧ＶＤＤ１が供給され（図３参照）、第２高圧電源端子ＶＤＤ２には内部の双安定回路４１ｂｓのための第２高圧電源電圧（これも記号“ＶＤＤ２”で示す）が供給され、低圧電源端子ＶＳＳには内部の双安定回路４１ｂｓのための低圧電源電圧（これも記号“ＶＳＳ”で示す）として既述の非選択電圧ＶＳＳに等しい電圧が供給される（図３参照）。また、このように縦続接続された複数の単位主回路４１ｍには、６相クロック信号を構成する第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のうち第１、第３、および第５ゲートクロック信号ＧＣＫ１，ＧＣＫ３，ＧＣＫ５が循環的に対応し、各単位主回路４１ｍのクロック端子ＣＬＫに、対応するゲートクロック信号ＧＣＫｋ（ｋは１，３，５のいずれか）が入力される（図４参照）。ただし、例えばデューティ比５０％の６相クロック信号における第１、第３、および第５ゲートクロック信号ＧＣＫ１，ＧＣＫ３，ＧＣＫ５で上記複数の単位主回路４１ｍをシフトレジスタとして動作させるためには、ダミーの単位主回路４１ｍが上記複数の単位主回路４１ｍの先頭に１段、後尾に２段それぞれ必要であり（図４参照）、これらダミーの単位主回路を含めた複数の単位主回路の先頭の段におけるセット端子Ｓに、各フレーム期間の開始時点で所定期間だけＨレベルとなる第１ゲートスタートパルス信号ＧＳＰ１が入力される。
【００２９】
図４に示すように第２ゲートドライバ４２０は、表示部５００における偶数番目のゲートバスラインＧＬ２，ＧＬ４，…，ＧＬn+1，…，に１対１に対応する複数の単位主回路４２ｍを含むとともに、表示部５００における奇数番目のゲートバスラインＧＬ１，ＧＬ３，…，ＧＬｎ，…，に１対１に対応する複数の単位副回路４２ｓを含む。各単位主回路４２ｍの駆動用出力端子Ｇ（活性化トランジスタＴ０１と非活性化トランジスタＴ０２との接続点に相当（図３参照））は、対応するゲートバスラインＧＬi2（ｉ２は偶数）に接続されており、当該駆動用出力端子Ｇから当該対応するゲートバスラインＧＬi2に走査信号Ｇ（ｉ２）が印加される（ｉ２＝２，４，…，ｎ−１，ｎ＋１，…）。
【００３０】
上記複数の単位主回路４２ｍのそれぞれは活性化トランジスタＴ０１および非活性化トランジスタＴ０２を含む双安定回路として機能し（図３参照）、上記複数の単位主回路４２ｍは図４に示すように縦続接続されてシフトレジスタを構成する。すなわち、これらの複数の単位主回路４２ｍは、第１ゲートドライバ４１０における上記複数の単位主回路４１ｍと同様の形態で接続され、第１高圧電源端子ＶＤＤ１には内部の活性化トランジスタＴ０１のドレイン端子に与えるべき選択電圧ＶＤＤ１が供給され（図３参照）、第２高圧電源端子ＶＤＤ２には内部の双安定回路４１ｂｓのための第２高圧電源電圧ＶＤＤ２が供給され、低圧電源端子ＶＳＳには内部の双安定回路４１ｂｓのための低圧電源電圧ＶＳＳとして既述の非選択電圧ＶＳＳに等しい電圧が供給される（図３参照）。また、このように縦続接続された複数の単位主回路４２ｍには、６相クロック信号を構成する第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のうち第２、第４、および第６ゲートクロック信号ＧＣＫ２，ＧＣＫ４，ＧＣＫ６が循環的に対応し、各単位主回路４２ｍのクロック端子ＣＬＫに、対応するゲートクロック信号ＧＣＫｋ（ｋは２，４，６のいずれか）が入力される（図４参照）。ただし、例えばデューティ比５０％の６相クロック信号における第２、第４、および第６ゲートクロック信号ＧＣＫ２，ＧＣＫ４，ＧＣＫ６で上記複数の単位主回路４２ｍをシフトレジスタとして動作させるためには、ダミーの単位主回路４２ｍが上記複数の単位主回路４２ｍの先頭に１段、後尾に１段それぞれ必要であり（図４参照）、これらダミーの単位主回路を含めた複数の単位主回路の先頭の段におけるセット端子Ｓに、各フレーム期間の開始時点で所定期間だけＨレベルとなる第２ゲートスタートパルス信号ＧＳＰ２が入力される。
【００３１】
第１ゲートドライバ４１０における各単位副回路４１ｓは、非活性化補助トランジスタＴ０３を含み、この非活性化補助トランジスタＴ０３は、ゲート端子を、対応するゲートバスラインＧＬi2（ｉ２は偶数：ｉ２＝２，３，…，ｎ＋１，…）の後続のゲートバスラインＧＬi2+1に対応する単位主回路４１ｍの後段の単位主回路４１ｍの出力端子（内部の双安定回路４１ｂｓの出力端子）Ｑに接続され、ドレイン端子を、対応するゲートバスラインＧＬi2に接続され、ソース端子を、既述の非選択電圧ＶＳＳを供給するための第２電源ラインとしての低圧電源ラインＶＳＳに接続されている。
【００３２】
第２ゲートドライバ４２０における各単位副回路４２ｓも、非活性化補助トランジスタＴ０３を含み、この非活性化補助トランジスタＴ０３は、ゲート端子を、対応するゲートバスラインＧＬi1（ｉ１は奇数：ｉ１＝１，３，…，ｎ，…）の後続のゲートバスラインＧＬi1+1に対応する単位主回路４２ｍの後段の単位主回路４２ｍの出力端子（内部の双安定回路４１ｂｓの出力端子）Ｑに接続され、ドレイン端子を、対応するゲートバスラインＧＬi1に接続され、ソース端子を、既述の非選択電圧ＶＳＳを供給するための低圧電源ラインＶＳＳに接続されている。
【００３３】
上記のように構成されたゲートドライバでは、第１ゲートドライバ４１０内の上記複数の単位主回路４１ｍから構成されるシフトレジスタは、各フレーム期間において第１ゲートスタートパルス信号ＧＳＰ１のパルスを順次転送し、これに応じてアクティブな走査信号（Ｈレベルの信号）を表示部５００の奇数番目のゲートバスラインＧＬ１，ＧＬ３，ＧＬ５，…に順次に印加する。また、第２ゲートドライバ４２０内の上記複数の単位主回路４２ｍから構成されるシフトレジスタは、各フレーム期間において第２ゲートスタートパルス信号ＧＳＰ２のパルスを順次転送し、これに応じてアクティブな走査信号（Ｈレベルの信号）を表示部５００の偶数番目のゲートバスラインＧＬ２，ＧＬ４，ＧＬ６，…に順次に印加する。これにより、表示部５００におけるゲートバスラインＧＬ１〜ＧＬＭは、各フレーム期間において所定期間ずつ（１水平期間ずつ）順次に選択状態となる。その結果、各ゲートバスラインＧＬｉ（ｉ＝１〜Ｎ）は、その選択状態において、Ｈレベルとなって（当該ゲートバスラインの配線容量に）電荷が蓄積された状態となる。
【００３４】
また第１ゲートドライバ４１０では、その内部のシフトレジスタによる第１ゲートスタートパルス信号ＧＳＰ１のパルスの順次的な転送に応じて、表示部５００の偶数番目のゲートバスラインＧＬ２，ＧＬ４，ＧＬ６，…にそれぞれ接続された複数の単位副回路４１ｓを構成する非活性化補助トランジスタ（図３に示すトランジスタＴ０３に相当）が順次にオン状態となる。これより、表示部５００における偶数番目の各ゲートバスラインＧＬi2（ｉ２＝２，４，６，…）を非選択状とすべきときには、当該ゲートバスラインＧＬi2の第２ゲートドライバ４２０側の端部が、対応する単位主回路４２ｍ内の非活性化トランジスタ（図３に示すトランジスタＴ０２に相当）を介して低圧電源ラインＶＳＳに接続されるだけでなく、当該ゲートバスラインＧＬi2の第１ゲートドライバ４１０側の端部が、対応する単位副回路４１ｓ内の非活性化補助トランジスタを介して低圧電源ラインＶＳＳに接続される。その結果、当該ゲートバスラインＧＬi2（の配線容量）に蓄積されていた電荷が、その両端から放電される。
【００３５】
さらに第２ゲートドライバ４２０では、その内部のシフトレジスタによる第２ゲートスタートパルス信号ＧＳＰ２のパルスの順次的な転送に応じて、表示部５００の奇数番目のゲートバスラインＧＬ１，ＧＬ３，ＧＬ５，…にそれぞれ接続された複数の単位副回路４２ｓを構成する非活性化補助トランジスタ（図３に示すトランジスタＴ０３に相当）が順次にオン状態となる。これより、表示部５００における奇数番目の各ゲートバスラインＧＬi1（ｉ１＝１，３，５，…）を非選択状とすべきときには、当該ゲートバスラインＧＬi1の第１ゲートドライバ４１０側の端部が、対応する単位主回路４１ｍ内の非活性化トランジスタ（図３に示すトランジスタＴ０２に相当）を介して低圧電源ラインＶＳＳに接続されるだけでなく、その第２ゲートドライバ４２０側の端部が、対応する単位副回路４２ｓ内の非活性化補助トランジスタを介して低圧電源ラインＶＳＳに接続される。その結果、当該ゲートバスラインＧＬi1（の配線容量）に蓄積されていた電荷が、その両端から放電される。
【００３６】
上記のように構成されたゲートドライバによれば、第１ゲートドライバ４１０内の各単位副回路４１ｓの非活性化補助トランジスタ（Ｔ０３）のゲート端子に入力される信号は、第１ゲートドライバ４１０内のいずれかの単位主回路４１ｍ（に含まれる双安定回路４１ｂｓ）により生成される。このため、第１ゲートドライバ４１０内の各単位副回路４１ｓの非活性化補助トランジスタの制御には、第２ゲートドライバ４２０内で生成される信号を必要としない。同様の理由で、第２ゲートドライバ４２０内の各単位副回路４２ｓの非活性化補助トランジスタの制御には、第１ゲートドライバ４１０内で生成される信号を必要としない。
【００３７】
＜２．３  ゲートドライバの詳細構成＞
図５は、本実施形態におけるゲートドライバの詳細構成例を説明するための回路図であり、ｎ番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍおよび単位副回路４２ｓ、ならびに、ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍおよび単位副回路４１ｓの詳細構成の一例を示している（ｎは奇数）。表示部５００における他のゲートバスラインＧＬｉ，ＧＬi+1（ｉ＝１，３，５，…，ｎ−２，ｎ＋２，…）に対応する単位主回路４１ｍ，４２ｍおよび単位副回路４１ｓ，４２ｓは、図５に示す構成と同様の構成を有しているので、詳しい説明を省略する。なお以下では、奇数番目のゲートバスラインＧＬｉ１に対応する単位主回路４１ｍおよび単位副回路４２ｓを他の単位主回路４１ｍおよび他の単位副回路４２ｓと区別する場合に参照符号“４１ｍ”，“４２ｓ”に代えて参照符号“４１ｍ（ｉ１）”，“４２ｓ（ｉ１）”をそれぞれ使用し（ｉ１は１≦ｉ１≦Ｎなる奇数）、偶数番目のゲートバスラインＧＬｉ２に対応する単位主回路４２ｍおよび単位副回路４１ｓを他の単位主回路４２ｍおよび他の単位副回路４１ｓと区別する場合に参照符号“４２ｍ”，“４１ｓ”に代えて参照符号“４２ｍ（ｉ２）”，“４１ｓ（ｉ２）”をそれぞれ使用するものとする（ｉ２は１≦ｉ２≦Ｎなる偶数）。
【００３８】
図４および図５に示す構成例では、第１ゲートドライバ４１０において、ｎ番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍ（ｎ）は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４Ｂ，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１０，Ｍ１０Ｂ，Ｍ１２，Ｍ１２Ｂ，Ｍ１３Ｌ，１３Ｂ，Ｍ１４，Ｍ１４ＢおよびキャパシタＣ１が図５に示すように接続されることにより実現され、そのセット端子Ｓには前段の単位主回路４１ｍ（ｎ−２）の出力信号Ｑ（ｎ−２）が入力され、そのリセット端子Ｒには後段の単位主回路４１ｍ（ｎ＋２）の出力信号Ｑ（ｎ＋２）が入力され、そのクロック端子ＣＬＫにはゲートクロック信号ＧＣＫk1が入力される（ｋ１は１，３，５のいずれかであり、ここではｋ１＝１とする）。トランジスタＭ１０は、図３に示す活性化トランジスタＴ０１に相当し、トランジスタＭ１３Ｌは、図３に示す非活性化トランジスタＴ０２に相当し、トランジスタＭ１０とトランジスタＭ１３Ｌとの接続点（Ｇ）からｎ番目のゲートバスラインＧＬｎに走査信号Ｇ（ｎ）が印加される。なお、各単位主回路４１ｍのＳＰ端子には第１ゲートスタートパルス信号ＧＳＰ１が入力され、クリア端子ＣＬＲにはシフトレジスタを初期化するためのクリア信号が入力されるが、これらについては、役割や動作が当業者には明らかである一方で本実施形態と直接的には関係しないので、詳しい説明を省略する。
【００３９】
また第２ゲートドライバ４２０において、ｎ番目のゲートバスラインＧＬｎに対応する単位副回路４２ｓ（ｎ）はトランジスタＭ１３Ｒを用いて実現され、このトランジスタＭ１３Ｒは、ゲート端子をｎ＋３番目のゲートバスラインＧＬn+3に対応する単位主回路４２ｍ（ｎ＋３）の出力端子Ｑ（出力信号Ｑ（ｎ＋３）が出力される端子）に接続され、ドレイン端子をｎ番目のゲートバスラインＧＬｎに接続され、ソース端子を低圧電源ラインＶＳＳに接続されている。トランジスタＭ１３Ｒは、図３に示す非活性化補助トランジスタＴ０３に相当する。
【００４０】
第２ゲートドライバ４２０において、ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍ（ｎ＋１）も、図５に示すように、ｎ番目のゲートバスラインＧＬｎに対応する上記の単位主回路４１ｍ（ｎ）と同様の構成により実現される。また、第１ゲートドライバ４１０において、ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位副回路４１ｓ（ｎ＋１）も、図５に示すように、ｎ番目のゲートバスラインＧＬｎに対応する上記の単位副回路４２ｓ（ｎ）と同様の構成により実現される。ただし、ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍ（ｎ＋１）からは当該ゲートバスラインＧＬn+1に走査信号Ｇ(ｎ＋１）が印加され、ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位副回路４１ｓ（ｎ＋１）におけるトランジスタＭ１３Ｒは、ゲート端子をｎ＋４番目のゲートバスラインＧＬn+4に対応する単位主回路４１ｍ（ｎ＋４）の出力端子Ｑ（出力信号Ｑ（ｎ＋４）が出力される端子）に接続されている。なお、単位主回路４２ｍ（ｎ＋１）では、そのセット端子Ｓには前段の単位主回路４２ｍ（ｎ−１）の出力信号Ｑ（ｎ−１）が入力され、そのリセット端子Ｒには後段の単位主回路４２ｍ（ｎ＋３）の出力信号Ｑ（ｎ＋３）が入力され、そのクロック端子ＣＬＫにはゲートクロック信号ＧＣＫk2が入力される（ｋ２は２，４，６のいずれかであり、ここではｋ２＝２とする）。なお、本実施形態における単位主回路４１ｍ，４２ｍの構成は、図５に示す構成に限定されるものではなく、他の構成のＲＳフリップフロップを含む単位主回路４１ｍ，４２を使用してもよい。
【００４１】
＜２．４  ゲートドライバの動作＞
次に、本実施形態において図４および図５に示すように構成されたゲートドライバの動作を説明する。図６は、この構成例によるゲートドライバの動作を説明するための信号波形図である。ここでは、図６に示すようなデューティ比が５０％の第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６からなる６相クロック信号が表示制御回路２００で生成されるものとする。図４に示すように、この６相クロック信号のうち、第１，第３，および第５ゲートクロック信号ＧＣＫ１，ＧＣＫ３，ＧＣＫ５は第１ゲートドライバ４１０におけるシフトレジスタに供給され、第２，第４，および第６ゲートクロック信号ＧＣＫ２，ＧＣＫ４，ＧＣＫ６は第２ゲートドライバ４２０におけるシフトレジスタに供給される。図４に示すように、第１ゲートドライバ４１０のシフトレジスタを構成する単位主回路４１ｍのうちｎ番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍ（ｎ）には、そのクロック端子ＣＬＫに第１ゲートクロック信号ＧＣＫ１が与えられ、第２ゲートドライバ４２０のシフトレジスタを構成する単位主回路４２ｍのうちｎ＋１番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍ（ｎ＋１）には、そのクロック端子ＣＬＫに第２ゲートクロック信号ＧＣＫ２が与えられるものとする。
【００４２】
各単位主回路４１ｍ，４２ｍのＣＬＲ端子には、初期化信号として、表示装置の起動時に所定期間だけＨレベルとなる信号が与えられ、第１ゲートドライバ４１０の各単位主回路４１ｍのＳＰ端子には第１ゲートスタートパルス信号ＧＳＰ１が、第２ゲートドライバ４２０の各単位主回路４２ｍのＳＰ端子には第２ゲートスタートパルス信号ＧＳＰ２がそれぞれ与えられ、第１および第２ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２のそれぞれは、各フレーム期間の開始時に所定期間だけＨレベルとなる。これにより、各フレーム期間の開始時点後に第１ゲートスタートパルス信号ＧＳＰ１がＬレベルになった時点において、各単位主回路４１ｍにおける電荷保持ノードとしての第１ノードＮＡはローレベル（Ｌレベル）となっており、安定化ノードとしての第２ノードＮＢはハイレベル（Ｈレベル）となっている。また、各フレーム期間の開始時点後に第２ゲートスタートパルス信号ＧＳＰ２がＬレベルになった時点において、各単位主回路４２ｍにおける電荷保持ノードとしての第１ノードＮＡはＬレベルとなっており、安定化ノードとしての第２ノードＮＢはＨレベルとなっている。
【００４３】
いま、ｎ番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍ（ｎ）に着目し、第１ノードＮＡがＬレベルで第２ノードＮＢがＨレベルである状態の単位主回路４１ｍ（ｎ）のセット端子Ｓに、前段の単位主回路４１ｍ（ｎ−２）の出力信号Ｑ（ｎ−２）のパルスが入力された場合の動作を考える。
【００４４】
図６に示すように、着目する単位主回路４１ｍ（ｎ）のセット端子Ｓに入力されている前段の単位主回路４１ｍ（ｎ−２）の出力信号Ｑ（ｎ−２）が、時刻ｔ１にＬレベルからＨレベルに変化することにより、トランジスタＭ１がオン状態となってキャパシタＣ１が充電される。これにより、第１ノードＮＡの電位がＨレベルとなることによって、トランジスタＭ１０およびＭ１０Ｂがオン状態となる。トランジスタＭ１０がオン状態となることによって、第１高圧電源ラインＶＤＤ１により供給される選択電圧ＶＤＤ１が駆動用出力端子Ｇから走査信号Ｇ（ｎ）としてゲートバスラインＧＬｎに出力される。また、トランジスタＭ１０Ｂがオン状態となることによって、クロック端子ＣＬＫから入力されている第１ゲートクロック信号ＧＣＫ１が出力端子Ｑから出力信号Ｑ（ｎ）として出力される。第１ゲートクロック信号ＧＣＫ１は、時刻ｔ２でＬレベルからＨレベルに変化し、これにより、キャパシタＣ１を介して第１ノードＮＡの電位が押し上げられてＨレベルよりも高い電位となる。その結果、トランジスタＭ１０が完全にオン状態となり、ゲートバスラインＧＬｎに出力される走査信号Ｇ（ｎ）の電圧が完全にＨレベルとなる。
【００４５】
その後、時刻ｔ３において、単位主回路４１ｍ（ｎ）のリセット端子Ｒに入力されている信号、すなわち後段の単位主回路４１ｍ（ｎ＋２）の出力信号Ｑ（ｎ＋２）がＬレベルからＨレベルに変化する。しかし、この時刻ｔ２では、トランジスタＭ６がオン状態であって第２ノードＮＢの電位はＬレベルであることにより、トランジスタＭ２０はオフ状態である。このため、第１ノードＮＡの電位や、出力信号Ｑ（ｎ）、走査信号Ｇ（ｎ）は変化しない。その後、時刻ｔ４において、クロック端子ＣＬＫから入力されている第１ゲートクロック信号ＧＣＫ１がＨレベルからＬレベルに変化し、これにより第１ノードＮＡの電位が低下し、トランジスタＭ６がオン状態からオフ状態に向かって変化する。その結果、第２ノードＮＢの電位が上昇し、トランジスタＭ２０がオフ状態からオン状態に向かって変化することにより、トランジスタＭ９がオフ状態からオン状態に向かって変化し、第１ノードＮＡの電位が更に低下する。このようにして第１ノードＮＡの電位が完全にＬレベルになり、これによりトランジスタＭ１３Ｌが完全にオン状態となる。
【００４６】
このようにして、リセット端子Ｒに入力される後段の出力信号Ｑ（ｎ＋２）をトランジスタＭ１３Ｌのゲート端子に直接に与えるのではなくトランジスタＭ２０を介して与えることにより、トランジスタＭ１３Ｌがオフ状態からオン状態に変化するタイミングが調整される。これは、単位主回路４１ｍ（ｎ）内の非活性化スイッチング素子としてのトランジスタＭ１３Ｌと単位副回路４２ｓ（ｎ）内の非活性化補助スイッチング素子としてのトランジスタＭ１３Ｒとを同時（時刻ｔ４）にオン状態に変化させるためである。すなわちトランジスタＭ２０は、トランジスタＭ５，Ｍ６，Ｍ１０ＢおよびキャパシタＣ１と共に、非活性化スイッチング素子としてのトランジスタＭ１３Ｌがオン状態となるタイミングを調整するタイミング調整回路として機能する。このタイミング調整回路は、クロック端子ＣＬＫに入力されるゲートクロック信号ＧＣＫ１とリセット端子Ｒに入力される後段の出力信号Ｑ（ｎ＋２）とに基づき（図６参照）、同一の走査信号線ＧＬｎの一端と他端にそれぞれ接続されるトランジスタＭ１３ＬとトランジスタＭ１３Ｒとが同時にオン状態となるようにトランジスタＭ１３Ｌの制御信号を生成する。なお同様に、単位主回路４２ｍ（ｎ＋１）においても、トランジスタＭ２０は、トランジスタＭ５，Ｍ６，Ｍ１０ＢおよびキャパシタＣ１と共に、同一の走査信号線ＧＬｎ＋１の一端と他端にそれぞれ接続されるトランジスタＭ１３ＬとトランジスタＭ１３Ｒとが同時にオン状態となるようにトランジスタＭ１３Ｌの制御信号を生成するタイミング調整回路として機能する。
【００４７】
上記動作により、時刻ｔ４において、選択電圧としての第１高圧電源電圧ＶＤＤ１（固定電圧）がトランジスタＭ１０を介してゲートバスラインＧＬｎに走査信号Ｇ（ｎ）として出力される状態から、非選択電圧としての低圧電源電圧ＶＳＳ（固定電圧）がトランジスタＭ１３Ｌを介してゲートバスラインＧＬｎに走査信号Ｇ（ｎ）として出力される状態へと切り替わる。すなわち、時刻ｔ４において、ｎ番目のゲートバスラインＧＬｎの第１ゲートドライバ４１０側の端部がトランジスタＭ１３Ｌを介して接地される（低圧電源ラインＶＳＳに接続される）。
【００４８】
一方、第２ゲートドライバ４２０では、時刻ｔ４において、ｎ番目のゲートバスラインＧＬｎに対応する単位副回路４２ｓ（ｎ）のトランジスタＭ１３Ｒのゲート端子に入力されている信号、すなわちｎ＋３番目のゲートバスラインＧＬn+3に対応する単位主回路４２ｍ（ｎ＋３）の出力信号Ｑ（ｎ＋３）がＬレベルからＨレベルに変化する。これにより、ｎ番目のゲートバスラインＧＬｎの第２ゲートドライバ４２０側の端部が、トランジスタＭ１３Ｒを介して接地される（低圧電源ラインＶＳＳに接続される）。
【００４９】
このようにして、単位主回路４１ｍ（ｎ）内のトランジスタＭ１０がオン状態のときにゲートバスラインＧＬｎに選択電圧ＶＤＤ１が出力されることにより、当該ゲートバスラインＧＬｎが選択状態となって当該ゲートバスラインＧＬｎ（の配線容量）に電荷が蓄積される。当該蓄積された電荷は、時刻ｔ４に単位主回路４１ｍ（ｎ）内のトランジスタＭ１３Ｌおよび単位副回路４２ｓ（ｎ）内のトランジスタＭ１３Ｒの双方がオン状態となることで、当該ゲートバスラインＧＬｎの両端から放電され、当該ゲートバスラインＧＬｎが非選択状態となる（後述の図１０参照）。
【００５０】
ｎ＋１番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍ（ｎ＋１）および単位副回路４１ｓ（ｎ＋１）も、それぞれ、ｎ番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍ（ｎ）および単位副回路４２ｓ（ｎ）の上記動作と同様の動作を行う。これにより、単位主回路４２ｍ（ｎ＋１）のクロック端子ＣＬＫに入力される第２ゲートクロック信号ＧＣＫ２に応じたタイミングで、選択電圧としての第１高圧電源電圧ＶＤＤ１（固定電圧）がトランジスタＭ１０を介してｎ＋１番目のゲートバスラインＧＬn+1に走査信号Ｇ（ｎ＋１）として出力され、その結果、当該ゲートバスラインＧＬn+1が選択状態となって当該ゲートバスラインＧＬn+1（の配線容量）に電荷が蓄積される。当該蓄積された電荷は、その後、単位主回路４２ｍ（ｎ＋１）内のトランジスタＭ１３Ｌおよび単位副回路４１ｓ（ｎ＋１）内のトランジスタＭ１３Ｒの双方がオン状態となることで、当該ゲートバスラインＧＬn+1の両端から放電され、当該ゲートバスラインＧＬn+1が非選択状態となる。
【００５１】
＜３．作用および効果＞
図７は、第１から第６ゲートクロック信号からなる６相クロック信号により動作する従来のゲートドライバにおける走査信号Ｇ（ｎ）の出力部の構成例を示す回路図である。この構成例の出力部は、出力スイッチング素子としてのトランジスタＭ１０とブースト容量としてのキャパシタＣ１を含む。トランジスタＭ１０は、ゲート端子をノードＮＡ（図５に示す単位主回路４１ｍ，４２ｍにおける第１ノードＮＡと等価なノード）に接続され、ドレイン端子をクロック端子ＣＬＫに接続され、ソース端子を出力端子Ｑに接続されており、キャパシタＣ１は、一端をトランジスタＭ１０のゲート端子に接続され、他端をトランジスタＭ１０のソース端子に接続されている。クロック端子ＣＬＫにはゲートクロック信号ＧＣＫｋ（ｎが奇数の場合にはｋは１，３，５のいずれかであり、ｎが偶数の場合にはｋは２，４，６のいずれかである）が入力され、リセット信号Ｒｅｓｅｔとしては後段の単位主回路の出力信号Ｑ（ｎ＋２）が入力される。なお図７に示す構成では、ＨレベルとＬレベルの間で変化するゲートクロック信号ＧＣＫｋが走査信号Ｇ（ｎ）として出力されることから、以下では、図７に示す構成を「ＡＣバッファ方式」と呼ぶものとする。
【００５２】
一般にゲートドライバでは、その内部のシフトレジスタにおける複数段（１つの段は本実施形態における単位主回路４１ｍ，４２ｍに相当）に同一のゲートクロック信号ＧＣＫｋが供給される。図７に示すようなＡＣバッファ方式が採用された従来のゲートドライバでは、図８に示すように、このゲートクロック信号ＧＣＫｋによる選択状態のゲートバスラインの充放電が、当該ゲートバスラインに対応する段の出力スイッチング素子としてのトランジスタＭ１０を介して行われるだけでなく、非選択状態のゲートバスラインに対応する段の出力スイッチング素子としてのトランジスタＭ１０のチャネル容量の半分程度についても、このゲートクロック信号ＧＣＫｋにより充放電が行われる（図８では、このゲートクロック信号ＧＣＫｋによる充放電に関わる部分が太線および斜線のハッチングで示されている）。このようなＡＣバッファ方式が採用されたゲートドライバにおいて消費電力を低減するために、クロック信号の相数を増やすことにより同一のゲートクロック信号ＧＣＫｋが供給される段数（出力スイッチング素子の個数）を減らすことが考えられる。しかし、相数を増やすとゲートクロック信号を供給するための信号線の本数が増えて、ゲートドライバモノリシックパネル（ＧＤＭパネル）の額縁領域が増大する。
【００５３】
図９は、図５に示すゲートドライバのうち単位主回路４１ｍ（ｎが奇数のとき）または単位主回路４２ｍ（ｎが偶数のとき）の出力信号Ｑ（ｎ）および走査信号Ｇ（ｎ）の出力部の構成を示す回路図である。図９に示すように出力信号Ｑ（ｎ）の出力部は、出力スイッチング素子としてのトランジスタＭ１０Ｂとブースト容量としてのキャパシタＣ１を含む。トランジスタＭ１０Ｂは、ゲート端子を第１ノードＮＡに接続され、ドレイン端子をクロック端子ＣＬＫに接続され、ソース端子を出力端子Ｑに接続されており、キャパシタＣ１は、一端をトランジスタＭ１０Ｂのゲート端子に接続され、他端をトランジスタＭ１０Ｂのソース端子に接続されている。また、走査信号Ｇ（ｎ）の出力部は、活性化スイッチング素子としてのトランジスタＭ１０と非活性化スイッチング素子としてのトランジスタＭ１３Ｌとを含んでいる。トランジスタＭ１０は、ゲート端子を第１ノードＮＡに接続され、ドレイン端子を第１高圧電源ラインＶＤＤ１に接続され、ソース端子を駆動用出力端子Ｇ（ゲートバスラインＧＬｎ）に接続されており、トランジスタＭ１３Ｌは、ゲート端子をリセット信号Ｒｅｓｅｔの信号線に接続され（図５の構成ではトランジスタＭ２０を介してリセット端子Ｒに接続されている）、ドレイン端子を駆動用出力端子Ｇ（ゲートバスラインＧＬｎ）に接続され、ソース端子を低圧電源ラインＶＳＳに接続されている。クロック端子ＣＬＫにはゲートクロック信号ＧＣＫｋ（ｎが奇数の場合にはｋは１，３，５のいずれかであり、ｎが偶数の場合にはｋは２，４，６のいずれかである）が入力され、リセット信号Ｒｅｓｅｔとしては後段の単位主回路の出力信号Ｑ（ｎ＋２）が入力される。なお図９に示す構成では、走査信号Ｇ（ｎ）として出力される電圧は、固定電圧である第１高圧電源電圧ＶＤＤ１と固定電圧である低圧電源電圧ＶＳＳとの間で切り替えられることから、以下では、図９に示す構成を「ＤＣバッファ方式」と呼ぶものとする。
【００５４】
図９に示すようなＤＣバッファ方式が採用された本実施形態におけるゲートドライバでは、図７に示したＡＣバッファ方式の構成とは異なり、ゲートバスラインＧＬｎに接続されたスイッチング素子としてのトランジスタＭ１０およびＭ１３Ｌには、ゲートクロック信号ＧＣＫｋではなく、固定電圧である第１高圧電源電圧（選択電圧）ＶＤＤ１および低圧電源電圧（非選択電圧）ＶＳＳがそれぞれ与えられ、これらの電圧ＶＤＤ１，ＶＳＳにより選択状態のゲートバスラインＧＬｎのみにつき充放電が行われる（より正確には、当該ゲートバスラインＧＬｎを非選択状態から選択状態に変化させるときに充電が行われ、当該ゲートバスラインＧＬｎを選択状態から非選択状態に変化させるときに放電が行われる）。したがって本実施形態によれば、ゲートドライバの動作のためのクロック信号の相数を増やすことなく消費電力を低減することができる。
【００５５】
図１０は、本実施形態における図４および図５に示すゲートドライバのうち、ｎ番目のゲートバスラインＧＬｎ（ｎは奇数）に対応する単位主回路４１ｍ（ｎ）における走査信号Ｇ（ｎ）の出力部および単位副回路４２ｓ（ｎ）の構成を示す回路図である。図９を参照して説明したように、単位主回路４１ｍ（ｎ）における走査信号Ｇ（ｎ）の出力部は、活性化スイッチング素子としてのトランジスタＭ１０と非活性化スイッチング素子としてのトランジスタＭ１３Ｌとを含み、図１０に示すような接続構成を有している。トランジスタＭ１０とトランジスタＭ１３Ｌとの接続点（駆動用出力端子Ｇ）はゲートバスラインＧＬｎの一端（第１ゲートドライバ側の端部）に接続されており、当該接続点の電圧が走査信号Ｇ（ｎ）としてゲートバスラインＧＬｎに与えられる。また、この出力部におけるトランジスタＭ１３Ｌのゲート端子は、スイッチング素子としてのトランジスタＭ２０を介してリセット端子Ｒに接続されており、トランジスタＭ２０のゲート端子は第２ノードＮＢに接続されている（図５参照）。このリセット端子Ｒには、当該単位主回路４１ｍ（ｎ）の後段の単位主回路４１ｍ（ｎ＋２）の出力信号Ｑ（ｎ＋２）が与えられ、トランジスタＭ２０を通過した後の出力信号Ｑ（ｎ＋２）が、図９に示すリセット信号Ｒｅｓｅｔに相当する。
【００５６】
ｎ番目のゲートバスラインＧＬｎに対応する単位副回路４２ｓ（ｎ）は、非活性化補助スイッチング素子としてのトランジスタＭ１３Ｒを含む。このトランジスタＭ１３Ｒは、ゲート端子を後段の単位主回路４２ｍ（ｎ＋３）の出力端子Ｑに接続され、ドレイン端子をゲートバスラインＧＬｎの他端（第２ゲートドライバ側の端部）に接続され、ソース端子を接地されている（低圧電源ラインＶＳＳに接続されている）。なお、トランジスタＭ１３Ｒのゲート端子は、単位副回路４２ｓ（ｎ）のリセット端子Ｒ２に相当し、このリセット端子Ｒ２には、単位主回路４２ｍ（ｎ＋３）の出力信号Ｑ（ｎ＋３）が与えられる。
【００５７】
本実施形態におけるゲートドライバでは、ｎ番目のゲートバスラインＧＬｎを選択すべきときには、単位主回路４１ｍ（ｎ）において、第１ノードＮＡの電位がＨレベルとなってトランジスタＭ１０がオン状態となり、これにより、選択電圧としての第１高圧電源電圧ＶＤＤ１が当該ゲートバスラインＧＬｎに出力され、当該ゲートバスラインＧＬｎ（ゲート負荷６を構成する配線容量）が第１高圧電源電圧ＶＤＤ１により充電される。当該ゲートバスラインＧＬｎが選択状態である期間では、トランジスタ１３ＬおよびＭ１３Ｒは共にオフ状態である。その後、当該ゲートバスラインＧＬｎを選択状態から非選択状態に変化させるべきときに、トランジスタＭ２０がオン状態となって第１ゲートドライバ４１０における後段のＨレベルの出力信号Ｑ（ｎ＋２）がトランジスタ１３Ｌのゲート端子に与えられるとともに、第２ゲートドライバ４２０における後段の出力信号Ｑ（ｎ＋３）がトランジスタ１３Ｒのゲート端子に与えられる（図６に示す時刻ｔ４の前後の信号波形参照）。これにより、トランジスタ１３Ｌおよび１３Ｒがオン状態となって当該ゲートバスラインＧＬｎの両端が接地される（当該両端に低圧電源電圧ＶＳＳが与えられる）ので、図１０に示すように、当該ゲートバスラインＧＬｎに蓄積されていた電荷がその両端から放電される。
【００５８】
上記では、奇数番目のゲートバスラインＧＬｎに対応する単位主回路４１ｍ（ｎ）における走査信号Ｇ（ｎ）の出力部および単位副回路４２ｓ（ｎ）の構成および動作を説明したが、偶数番目のゲートバスラインＧＬn+1に対応する単位主回路４２ｍ（ｎ＋１）における走査信号Ｇ（ｎ＋１）の出力部および単位副回路４１ｓ（ｎ＋１）の構成および動作も実質的に上記と同様である。ただし、偶数番目のゲートバスラインＧＬn+1については、その第１ゲートドライバ側の端部に単位副回路４１ｓ（ｎ＋１）が接続され、その第２ゲートドライバ側の端部に単位主回路４２ｍ（ｎ＋１）が接続される。
【００５９】
上記のような構成によれば、走査信号Ｇ（１）〜Ｇ（Ｎ）の立下り波形の鈍りを抑えつつ、液晶パネル６００の狭額縁化を図ることができる。以下、この点につき図１１〜図１４を参照して詳しく説明する。
【００６０】
ゲートドライバが表示部を介して対向する第１および第２ゲートドライバから構成される場合、図１１（Ａ）に示すように表示部における各ゲートバスラインにその両端から走査信号を印加する方式（以下「両側入力方式」という）と、図１１（Ｂ）に示すように表示部におけるゲートバスラインに一端と他端から交互に走査信号を印加する方式、例えば、奇数番目のゲートバスラインにはそれらの一端に第１ゲートドライバから走査信号を印加し偶数番目のゲートバスラインにはそれらの他端に第２ゲートドライバから走査信号を印加する方式（以下「片側入力方式」という）とがある。
【００６１】
両側入力方式では、モノリシックゲートドライバのピッチ（当該ドライバのうち１本のゲートバスラインに対応する回路部分についてのデータ信号線の延在方向の長さ）は１画素分であり、ＧＤＭパネルにおける額縁領域の面積が大きくなる（図１１（Ａ））。
【００６２】
これに対し片側入力方式では、奇数番目のゲートバスラインと偶数番目のゲートバスラインに対し走査信号をそれらの一端と他端に交互に印加するようにすると、モノリシックゲートドライバのピッチが２画素分となり、ＧＤＭパネルにおける額縁領域の面積を減らすことができる（図１１（Ｂ））。
【００６３】
しかし片側入力方式では、走査信号の波形鈍りが両側入力方式に比べて大きくなる。すなわち、１本のゲートバスラインをＲＣ回路とみなした場合の抵抗値をＲｇとし容量値をＣｇとすると、両側入力方式では１本のゲートバスラインの実質的な時定数は（Ｒｇ／２）（Ｃｇ／２）＝Ｒｇ・Ｃｇ／４であるが、片側入力方式では１本のゲートバスラインの時定数はＲｇ・Ｃｇである。このように片側入力方式の場合での１本のゲートバスラインの時定数は両側入力方式の場合に比べて実質的に４倍となるので、例えば図１２に示すように、片側入力方式における走査信号の波形鈍りが両側入力方式に比べて大きくなる。走査信号の立下り波形の鈍りが大きくなると、表示部におけるゲートバスラインの走査の高速化が困難となるので、片側入力方式は、一般的には、高速な走査が必要な表示装置（フレーム周波数の高い表示装置または解像度の高い表示装置）には適さない方式と言える。
【００６４】
これに対し本実施形態におけるゲートドライバでは、図５に示すように、片側入力方式が採用されているが、各ゲートバスラインＧＬｉ（ｉ＝１〜Ｎ）につき、単位主回路４１ｍおよび単位副回路４２ｓ、または、単位主回路４２ｍおよび単位副回路４１ｓが設けられており、図１０に示すように、選択状態のゲートバスラインＧＬｉを非選択状態に変化させるときには、非活性化スイッチング素子としてのトランジスタＭ１３Ｌと非活性化補助スイッチング素子としてのトランジスタＭ１３Ｒの双方がオン状態となる。これより、選択状態のゲートバスラインＧＬｉに蓄積されていた電荷が当該ゲートバスラインＧＬｉの両端から放電される。その結果、走査信号の立下り波形の鈍りが抑制され、立下り時間が短縮される。
【００６５】
以上のように、通常の片側入力方式では、両側入力方式に比べて走査信号の波形鈍りが大きく立下り時間が長くなるが、本実施形態では、片側入力方式を採用しつつも非活性化補助スイッチング素子が設けられているので、通常の片側入力方式に比べ走査信号の立下り時間が短縮される。すなわち図１３に示すように、片側入力方式の場合のゲートバスライン時定数は、両側入力方式の場合のゲートバスライン時定数の４倍となる。これにより、片側入力方式において非活性化補助スイッチング素子としてのトランジスタＭ１３Ｒを設けない構成では、走査信号の立下り時において当該走査信号の値が最大値からその１／ｅ倍にまで変化するのに要する時間（以下「立下り時定数」という）は、両側入力方式における立下り時定数の２倍以上となる。しかし本実施形態では、片側入力方式を採用しつつも各ゲートバスラインＧＬｉの他端に非活性化補助スイッチング素子としてのトランジスタＭ１３Ｒが設けられているので（図５、図１０参照）、立下り時定数が両側入力方式の場合と同程度となる。
【００６６】
図１４は、本実施形態における額縁サイズの低減効果を説明するための図であり、１３．３型のＦＨＤ（full high definition）の液晶パネルについての額縁サイズの試算結果を示している。すなわち図１４は、回路Ａと回路Ｂの額縁サイズを示しており、回路Ａは、比較例であってＡＣバッファ方式および両側入力方式を採用したモノリシックゲートドライバの回路であり、回路Ｂは、本実施形態に対応する回路であってＤＣバッファ方式および片側入力方式を採用したモノリシックゲートドライバの回路（図４、図５参照）である。なお、図１４における「ＧＤＭ以外」は、モノリシックゲートドライバの回路に関わらない部分であって幹配線および分断のためのマージンを含み、このＧＤＭ以外のサイズはＡ回路とＢ回路とで同じである。図１４における「ＧＤＭ」は、モノリシックゲートドライバの回路に相当する部分であってロジック回路部およびそれに使用している幹配線を含む。
【００６７】
１３．３型のＦＨＤの液晶パネルについての図１４に示す試算によれば、本実施形態の構成を採用することにより、ＧＤＭの部分のサイズが４５．４％低減され、額縁領域全体でサイズが２５．２％低減される。なお消費電力についても、本実施形態の構成を適用することによりＧＤＭの部分で３７．８％低減されるという試算結果が得られている。
【００６８】
以上のように本実施形態によれば、ゲートドライバにおいてＤＣバッファ方式が採用されているので、クロック信号の相数を増やすことなく消費電力を低減することができる。すなわち、消費電力を抑えつつ液晶パネルの狭額縁化を図ることができる。また、ゲートドライバにおいて片側入力方式を採用しつつ各ゲートバスラインＧＬｉの他端に非活性化補助スイッチング素子（Ｍ１３Ｒ）が設けられているので、走査信号の立下り波形の鈍りを抑制しつつ額縁領域の面積を減らすことができる。このようにして本実施形態によれば、ＤＣバッファ方式の採用と非活性化補助スイッチング素子を伴う片側入力方式の採用との組み合わせにより、ゲートドライバにおいて画像表示のための高速な走査能力を確保しつつ消費電力を低減するとともに液晶パネルの狭額縁化を図ることができる。
【００６９】
＜４．変形例＞
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
【００７０】
例えば、第１および第２ゲートドライバ４１０，４２０における単位主回路４１ｍ，４２ｍおよび単位副回路４１ｓ，４２ｓの具体的な構成については、図４および図５に示した構成に限定されない。ＤＣバッファ方式および非活性化補助スイッチング素子を伴う片側入力方式に基づく構成であれば他の構成であってもよい。また、上記実施形態における第１および第２ゲートドライバ４１０，４２０および画素形成部Ｐｓの構成要素としてのトランジスタについては、Ｎチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、これには限定されず、Ｐチャネル型の薄膜トランジスタを用いてもよい。
【００７１】
また上記実施形態では、ゲートドライバ（第１および第２ゲートドライバ４１０，４２０）を動作させるためのクロック信号として、デューティ比が５０％の第１から第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６からなる６相クロック信号が使用されているが、本発明においてゲートドライバを動作させるためのクロック信号はこのような６相クロック信号に限定されない。例えば、このような６相クロック信号に代えて、デューティ比が３／８の８相クロック信号を使用してもよい。一般的には、本発明におけるゲートドライバを動作させるためのクロック信号として、下記条件（１）〜（３）を満たすデューティ比がｘ／ｙのｙ相クロック信号を使用することができる。
（１）ｙは６以上の偶数である。
（２）ｘは３以上の奇数である。
（３）ｘ／ｙ≦１／２
上記条件（１）〜（３）を満たすデューティ比がｘ／ｙのｙ相クロック信号を使用する構成では、第１ゲートドライバ４１０に入力されるいずれかのクロック信号の変化タイミングと第２ゲートドライバ４２０に入力されるいずれかのクロック信号の変化タイミングとが一致する（図６に示す例では、例えば第１ゲートクロック信号ＧＣＫ１の立ち下がりタイミングと第４ゲートクロック信号ＧＣＫ４の立ち上がりタイミングとが一致する）。このことから、各走査信号線の一端および他端にそれぞれ接続される非活性化スイッチング素子（トランジスタＭ１３Ｌ）および非活性化補助スイッチング（トランジスタＭ１３Ｒ）が同時にオン状態に変化するように、第１ゲートドライバ４１０における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第１ゲートドライバ４１０内で生成するとともに、第２ゲートドライバ４２０における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第２ゲートドライバ４２０内で生成することができる。
【００７２】
なお以上では、実施形態として液晶表示装置を例に挙げて説明したが、本発明は、これに限定されるものではなく、マトリクス型の表示装置であれば、有機ＥＬ（Electroluminescenece）表示装置等の他の種類の表示装置にも適用可能である。
【符号の説明】
【００７３】
６      …ゲート負荷
１０    …薄膜トランジスタ（画素スイッチング素子）
２００  …表示制御回路
３００  …ソースドライバ（データ信号線駆動回路）
４１０  …第１ゲートドライバ（第１の走査信号線駆動部）
４２０  …第２ゲートドライバ（第２の走査信号線駆動部）
５００  …表示部
６００  …液晶パネル
Ｐｓ（ｉ，ｊ）  …画素形成部（ｉ＝１〜Ｎ，ｊ＝１〜Ｍ）
４１ｍ，４２ｍ  …単位主回路
４１ｓ，４２ｓ  …単位副回路
４１ｂｓ        …双安定回路
Ｍ１０，Ｔ０１  …活性化トランジスタ（活性化スイッチング素子）
Ｍ１３Ｌ，Ｔ０２…非活性化トランジスタ（非活性化スイッチング素子）
Ｍ１３Ｒ，Ｔ０３…非活性化補助トランジスタ（非活性化補助スイッチング素子）
ＶＤＤ１  …第１高圧電源ライン、第１高圧電源電圧（選択電圧）
ＶＤＤ２  …第２高圧電源ライン、第２高圧電源電圧
ＶＳＳ    …低圧電源ライン、低圧電源電圧（非選択電圧）
Ｓ      …（単位主回路の）セット端子
Ｒ      …（単位主回路の）リセット端子
ＣＬＫ  …（単位主回路の）クロック端子
Ｑ      …（単位主回路の）出力端子
Ｇ      …（単位主回路の）駆動用出力端子
ＧＬｉ  …ゲートバスライン（ｉ＝１〜Ｎ）
Ｑ（ｉ）…（単位主回路の）出力信号（ｉ＝１〜Ｎ）
Ｇ（ｉ）…走査信号（ｉ＝１〜Ｎ）
ＧＣＫ１〜ＧＣＫ６  …第１から第６ゲートクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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