(57)【要約】      （修正有）【課題】半導体装置に良好な電気特性を付与する。または、信頼性の高い半導体装置を提供する。【解決手段】プローブ径の半値幅が１ｎｍである電子線を用い、酸化物半導体膜の被形成面に対し、酸化物半導体膜の位置と電子線の位置とを相対的に移動させながら照射し複数の電子回折パターンを観測した場合において、複数の電子回折パターンは互いに異なる箇所で観測された５０個以上の電子回折パターンを有し、第１の電子回折パターンを有する割合と、第２の電子回折パターンを有する割合の和が、１００％であり、第１の電子回折パターンを有する割合は９０％以上であり、第１の電子回折パターンはｃ軸が酸化物半導体膜の被形成面に概略垂直な方向を向いていることを示す観測点を有し、第２の電子回折パターンは対称性を有さない観測点、または円を描くように配置された観測領域を有する酸化物半導体膜。【選択図】図１
2019059664.tif 000002
【特許請求の範囲】
【請求項１】
インジウム、ガリウム、及び亜鉛を有し、かつスピネル型の結晶構造を有さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターンは、ｃ軸配向領域を示し、
前記第２の電子回折パターンは、微結晶領域を示し、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項２】
インジウム、ガリウム、及び亜鉛を有し、かつスピネル型の結晶構造を有さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターンは、複数のスポットが観察されるものであり、
前記第２の電子回折パターンは、リング状に輝度の高い領域があり、前記リング状の領域に複数のスポットが観察されるものであり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項３】
インジウム、ガリウム、及び亜鉛を有し、かつスピネル型の結晶構造を有さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン乃至第３の電子回折パターンが得られ、
前記第１の電子回折パターン及び前記第２の電子回折パターンは、それぞれ、ｃ軸配向領域を示し、
前記第３の電子回折パターンは、微結晶領域を示し、
前記第１の電子回折パターンの向きは、前記第２の電子回折パターンの向きと異なり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項４】
インジウム、ガリウム、及び亜鉛を有し、かつスピネル型の結晶構造を有さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターン及び前記第２の電子回折パターンは、それぞれ、ｃ軸配向領域を示し、
前記第１の電子回折パターンの向きは、前記第２の電子回折パターンの向きと異なり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項５】
インジウム、ガリウム、及び亜鉛を有し、かつｏｕｔ−ｐｌａｎｅ法によるＸ線回折で２θ＝３６°のピークを示さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターンは、ｃ軸配向領域を示し、
前記第２の電子回折パターンは、微結晶領域を示し、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項６】
インジウム、ガリウム、及び亜鉛を有し、かつｏｕｔ−ｐｌａｎｅ法によるＸ線回折で２θ＝３６°のピークを示さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターンは、複数のスポットが観察されるものであり、
前記第２の電子回折パターンは、リング状に輝度の高い領域があり、前記リング状の領域に複数のスポットが観察されるものであり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項７】
インジウム、ガリウム、及び亜鉛を有し、かつｏｕｔ−ｐｌａｎｅ法によるＸ線回折で２θ＝３６°のピークを示さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン乃至第３の電子回折パターンが得られ、
前記第１の電子回折パターン及び前記第２の電子回折パターンは、それぞれ、ｃ軸配向領域を示し、
前記第３の電子回折パターンは、微結晶領域を示し、
前記第１の電子回折パターンの向きは、前記第２の電子回折パターンの向きと異なり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【請求項８】
インジウム、ガリウム、及び亜鉛を有し、かつｏｕｔ−ｐｌａｎｅ法によるＸ線回折で２θ＝３６°のピークを示さない酸化物半導体膜であって、
前記酸化物半導体膜に対して、プローブ径の半値幅が１ｎｍである電子線をスキャンすると、第１の電子回折パターン及び第２の電子回折パターンが得られ、
前記第１の電子回折パターン及び前記第２の電子回折パターンは、それぞれ、ｃ軸配向領域を示し、
前記第１の電子回折パターンの向きは、前記第２の電子回折パターンの向きと異なり、
前記電子線の照射前後で、結晶構造が変化しない酸化物半導体膜。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池
等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００３】
非特許文献１では、Ｉｎ１−ｘＧａ１＋ｘＯ３（ＺｎＯ）ｍ（ｘは−１≦ｘ≦１を満た
す数、ｍは自然数）で表されるホモロガス相が存在することが述べられている。また、ホ
モロガス相の固溶域（ｓｏｌｉｄ  ｓｏｌｕｔｉｏｎ  ｒａｎｇｅ）について述べられて
いる。例えば、ｍ＝１の場合のホモロガス相の固溶域は、ｘが−０．３３から０．０８の
範囲であることが述べられており、ｍ＝２の場合のホモロガス相の固溶域は、ｘが−０．
６８から０．３２の範囲であることが述べられている。
【０００４】
また、スピネル型の結晶構造を有する化合物として、ＡＢ２Ｏ４（Ａ及びＢは金属元素
）で表される化合物が知られている。また非特許文献１ではＩｎｘＺｎｙＧａｚＯｗの例
が示されており、ｘ，ｙ及びｚがＺｎＧａ２Ｏ４近傍の組成、つまりｘ，ｙ及びｚが（ｘ
，ｙ，ｚ）＝（０，１，２）に近い値を有する場合には、スピネル型の結晶構造が形成、
あるいは混在しやすいことが記載されている。
【０００５】
また、半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジ
スタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバ
イスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導
体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００６】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００７】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，  ｐｐ．２９８−３１５
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一とする。ま
たは、信頼性の高い半導体装置を提供することを課題の一とする。
【００１１】
または、特性のばらつきの少ない良好なトランジスタを提供することを課題の一とする
。または、保持特性の良好な記憶素子を有する半導体装置を提供することを課題の一とす
る。または、微細化に適した半導体装置を提供することを課題の一とする。または、回路
面積を縮小した半導体装置を提供することを課題の一とする。または、新規な構成の半導
体装置を提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、プローブ径の半値幅が１ｎｍである電子線を用いて、酸化物半導体
膜の被形成面に対して、酸化物半導体膜の位置と電子線の位置とを相対的に移動させなが
ら照射し、複数の電子回折パターンを観測した場合において、複数の電子回折パターンは
、互いに異なる箇所で観測された５０個以上の電子回折パターンを有し、複数の電子回折
パターンは、回折パターンの向きが一様ではなく、第１の電子回折パターンを有する割合
は、９０％以上であり、第１の電子回折パターンは、ｃ軸が酸化物半導体膜の被形成面に
概略垂直な方向を向いていることを示す観測点を有することを特徴とする酸化物半導体膜
である。
【００１４】
または、本発明の一態様は、プローブ径の半値幅が１ｎｍである電子線を用いて、酸化
物半導体膜の被形成面に対して、酸化物半導体膜の位置と電子線の位置とを相対的に移動
させながら照射し、複数の電子回折パターンを観測した場合において、複数の電子回折パ
ターンは、互いに異なる箇所で観測された５０個以上の電子回折パターンを有し、複数の
電子回折パターンは、回折パターンの向きが一様ではなく、５０個以上の電子回折パター
ンのうち、第１の電子回折パターンを有する割合と、第２の電子回折パターンを有する割
合の和が、１００％であり、第１の電子回折パターンを有する割合は、９０％以上であり
、第１の電子回折パターンは、ｃ軸が酸化物半導体膜の被形成面に概略垂直な方向を向い
ていることを示す観測点を有し、第２の電子回折パターンは、対称性を有さない観測点、
または円を描くように（リング状に）配置された観測領域を有する酸化物半導体膜である
。
【００１５】
または、本発明の一態様は、プローブ径の半値幅が１ｎｍである電子線を用いて、酸化
物半導体膜の被形成面に対して、酸化物半導体膜の位置と電子線の位置とを相対的に移動
させながら照射し、複数の電子回折パターンを観測した場合において、複数の電子回折パ
ターンは、互いに異なる箇所で観測された５０個以上の電子回折パターンのうち、第１の
電子回折パターンを有する割合は、１００％であり、第１の電子回折パターンはｃ軸が酸
化物半導体膜の被形成面に概略垂直な方向を向いていることを示す観測点を有し、複数の
電子回折パターンは、回折パターンの向きが一様ではない酸化物半導体膜である。
【００１６】
また、上記構成において、第２の電子回折パターンが観測される領域は、ナノ結晶を有
する酸化物半導体膜であることが好ましい。
【００１７】
または、本発明の一態様は、Ｉｎと、Ｍで表される元素と、Ｚｎと、を有する酸化物半
導体膜であって、Ｍで表される元素は、アルミニウム、ガリウム、イットリウム、スズか
ら少なくとも一つ選ばれ、Ｉｎ、Ｍ及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝ｘ：ｙ：ｚ
を満たし、ｘ、ｙ及びｚはＩｎ、元素Ｍ及びＺｎの３つの元素を頂点とした平衡状態図に
おいて、第１の座標（ｘ：ｙ：ｚ＝２：２：１）と、第２の座標（ｘ：ｙ：ｚ＝２３：２
７：２５）と、第３の座標（ｘ：ｙ：ｚ＝８：１２：３５）と、第４の座標（ｘ：ｙ：ｚ
＝４：０：７）と、第５の座標（ｘ：ｙ：ｚ＝２：０：３）と、第６の座標（ｘ：ｙ：ｚ
＝７：１：８）と、第７の座標（ｘ：ｙ：ｚ＝１５：５：８）とを、第１の座標乃至第７
の座標、前記第１の座標、の順番に線分で結んだ範囲内の原子数比を有する酸化物半導体
膜である。
【００１８】
また、上記構成において、酸化物半導体膜は、Ｉｎ、Ｍで表される元素及びＺｎを有す
るターゲットを用いてスパッタリング法により形成され、Ｍで表される元素は、アルミニ
ウム、ガリウム、イットリウム、スズから少なくとも一つ選ばれ、ターゲットが有するＩ
ｎ、Ｍ及びＺｎの原子数比はＩｎ：Ｍ：Ｚｎ＝ａ：ｂ：ｃを満たし、ａ、ｂ及びｃはＩｎ
、元素Ｍ及びＺｎの３つの元素を頂点とした平衡状態図において、第１の座標（ａ：ｂ：
ｃ＝２：２：１）と、第２の座標（ａ：ｂ：ｃ＝２３：２７：２５）と、第３の座標（ａ
：ｂ：ｃ＝１：２：９）と、第４の座標（ａ：ｂ：ｃ＝１：０：３）と、第５の座標（ａ
：ｂ：ｃ＝２：０：３）と、第６の座標（ａ：ｂ：ｃ＝７：１：８）と、第７の座標（ａ
：ｂ：ｃ＝１０：４：７）とを、第１の座標乃至第７の座標、前記第１の座標、の順番に
線分で結んだ範囲内の原子数比を有することが好ましい。
【００１９】
または、本発明の一態様は、Ｉｎ、Ｇａ及びＺｎを有する酸化物半導体膜であり、Ｉｎ
、Ｇａ及びＺｎの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝ｘ：ｙ：ｚを満たし、ｘ、ｙ及びｚは
Ｉｎ、Ｇａ及びＺｎの３つの元素を頂点とした平衡状態図において、第１の座標（ｘ：ｙ
：ｚ＝２：２：１）と、第２の座標（ｘ：ｙ：ｚ＝２３：２７：２５）と、第３の座標（
ｘ：ｙ：ｚ＝８：１２：３５）と、第４の座標（ｘ：ｙ：ｚ＝４：０：７）と、第５の座
標（ｘ：ｙ：ｚ＝２：０：３）と、第６の座標（ｘ：ｙ：ｚ＝７：１：８）と、第７の座
標（ｘ：ｙ：ｚ＝１５：５：８）とを、第１の座標乃至第７の座標、前記第１の座標、の
順番に線分で結んだ範囲内の原子数比を有する酸化物半導体膜である。
【００２０】
または、本発明の一態様は、上記に記載の酸化物半導体膜を有する半導体装置である。
【００２１】
または、本発明の一態様は、上記に記載の酸化物半導体膜をチャネル領域に有するトラ
ンジスタである。
【００２２】
また、上記構成において、第２の酸化物膜及び第３の酸化物膜を有し、酸化物半導体膜
は、第２の酸化物膜の上面と接し、第３の酸化物膜は、酸化物半導体膜の上面と接するこ
とが好ましい。また、上記構成において、第３の酸化物膜は、第２の酸化物膜の側面、酸
化物半導体膜の側面及び上面と接することが好ましい。また、上記構成において、酸化物
半導体膜が有する酸化物の電子親和力は、第２の酸化物膜が有する酸化物及び第３の酸化
物膜が有する酸化物の電子親和力よりも大きいことが好ましい。
【００２３】
または、本発明の一態様は、第１の酸化物膜と、第１の酸化物膜に接する第２の酸化物
膜と、を有する半導体装置であり、第１の酸化物膜はインジウム、元素Ｍ、及び亜鉛を有
し、第１の酸化物膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比はインジウム：元
素Ｍ：亜鉛＝ｘａ：ｙａ：ｚａを満たし、ｘａ、ｙａ、ｚａ及びαは、ｘａ：ｙａ：ｚａ
＝（１−α）：（１＋α）：１かつ−０．３３≦α≦＋０．０８、またはｘａ：ｙａ：ｚ
ａ＝（１−α）：（１＋α）：２かつ−０．６８≦α≦＋０．３２、またはｘａ：ｙａ：
ｚａ＝（１−α）：（１＋α）：３かつ−１≦α≦＋０．４６、またはｘａ：ｙａ：ｚａ
＝（１−α）：（１＋α）：４かつ−１≦α≦＋０．５４、またはｘａ：ｙａ：ｚａ＝（
１−α）：（１＋α）：５かつ−１≦α≦＋０．７２のいずれか一を満たす半導体装置で
ある。
【００２４】
または、本発明の一態様は、第１の酸化物膜と、第１の酸化物膜に接する第２の酸化物
膜と、を有する半導体装置であり、第１の酸化物膜はインジウム、元素Ｍ、及び亜鉛を有
し、第１の酸化物膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比はインジウム：元
素Ｍ：亜鉛＝ｘａ：ｙａ：ｚａを満たし、第２の酸化物膜はインジウム、元素Ｍ、及び亜
鉛を有し、第２の酸化物膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比はインジウ
ム：元素Ｍ：亜鉛＝ｘｂ：ｙｂ：ｚｂを満たし、ｘａ、ｙａ及びｚａはインジウム、元素
Ｍ及び亜鉛の３つの元素を頂点とした平衡状態図において、第１の座標（ｘａ：ｙａ：ｚ
ａ＝８：１４：７）と、第２の座標（ｘａ：ｙａ：ｚａ＝２：５：７）と、第３の座標（
ｘａ：ｙａ：ｚａ＝５１：１４９：３００）と、第４の座標（ｘａ：ｙａ：ｚａ＝４６：
２８８：８３３）と、第５の座標（ｘａ：ｙａ：ｚａ＝０：２：１１）と、第６の座標（
ｘａ：ｙａ：ｚａ＝０：０：１）と、第７の座標（ｘａ：ｙａ：ｚａ＝２：２：１）と、
前記第１の座標とを、順番に線分で結んだ範囲内の原子数比を有し、ｘｂ、ｙｂ及びｚｂ
はインジウム、元素Ｍ及び亜鉛の３つの元素を頂点とした平衡状態図において、第１の座
標（ｘｂ：ｙｂ：ｚｂ＝２：２：１）と、第２の座標（ｘｂ：ｙｂ：ｚｂ＝２３：２７：
２５）と、第３の座標（ｘｂ：ｙｂ：ｚｂ＝８：１２：３５）と、第４の座標（ｘｂ：ｙ
ｂ：ｚｂ＝４：０：７）と、第５の座標（ｘｂ：ｙｂ：ｚｂ＝２：０：３）と、第６の座
標（ｘｂ：ｙｂ：ｚｂ＝７：１：８）と、第７の座標（ｘｂ：ｙｂ：ｚｂ＝１０：４：７
）と、前記第１の座標とを、順番に線分で結んだ範囲内の原子数比を有する半導体装置で
ある。
【００２５】
上記構成において、半導体装置は第１のトランジスタを有し、第２の酸化物膜は、第１
のトランジスタのチャネル領域としての機能を有することが好ましい。また、上記構成に
おいて、ｘｂ及びｙｂは、ｘｂ＞ｙｂを満たすことが好ましい。また、上記構成において
、第１の酸化物膜の電子親和力は、第２の酸化物膜の電子親和力よりも小さいことが好ま
しい。また、上記構成において、半導体装置は、第２の酸化物膜に接する第３の酸化物膜
を有し、第３の酸化物膜の電子親和力は、第２の酸化物膜の電子親和力よりも小さいこと
が好ましい。
【００２６】
また、上記構成において、ｘａ、ｙａ、ｚａ及びαが、ｘａ：ｙａ：ｚａ＝（１−α）
：（１＋α）：１かつ−０．３３≦α≦＋０．０８、またはｘａ：ｙａ：ｚａ＝（１−α
）：（１＋α）：２かつ−０．６８≦α≦＋０．３２、またはｘａ：ｙａ：ｚａ＝（１−
α）：（１＋α）：３かつ−１≦α≦＋０．４６、またはｘａ：ｙａ：ｚａ＝（１−α）
：（１＋α）：４かつ−１≦α≦＋０．５４、またはｘａ：ｙａ：ｚａ＝（１−α）：（
１＋α）：５かつ−１≦α≦＋０．７２のいずれか一を満たすことが好ましい。
【００２７】
また、上記構成において、ｘｂ、ｙｂ、ｚｂ及びβが、ｘｂ：ｙｂ：ｚｂ＝（１−β）
：（１＋β）：１かつ−０．３３≦β≦＋０．０８、またはｘｂ：ｙｂ：ｚｂ＝（１−β
）：（１＋β）：２かつ−０．６８≦β≦＋０．３２、またはｘｂ：ｙｂ：ｚｂ＝（１−
β）：（１＋β）：３かつ−１≦β≦＋０．４６、またはｘｂ：ｙｂ：ｚｂ＝（１−β）
：（１＋β）：４かつ−１≦β≦＋０．５４、またはｘｂ：ｙｂ：ｚｂ＝（１−β）：（
１＋β）：５かつ−１≦β≦＋０．７２のいずれか一を満たすことが好ましい。
【発明の効果】
【００２８】
本発明の一態様により、半導体装置に良好な電気特性を付与することができる。また、
信頼性の高い半導体装置を提供することができる。
【００２９】
また、特性のばらつきの少ない良好なトランジスタを提供することができる。また、保
持特性の良好な記憶素子を有する半導体装置を提供することができる。また、微細化に適
した半導体装置を提供することができる。また、回路面積を縮小した半導体装置を提供す
ることができる。また、新規な構成の半導体装置を提供することができる。なお、これら
の効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ず
しも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図
面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項など
の記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一態様に係る酸化物膜の原子数比を説明する図。
【図２】本発明の一態様に係る酸化物膜の原子数比を説明する相図。
【図３】相図の説明。
【図４】本発明の一態様に係るターゲットの原子数比を説明する相図。
【図５】本発明の一態様に係るトランジスタの一例を示す図。
【図６】本発明の一態様に係るトランジスタの一例を示す図。
【図７】本発明の一態様に係るトランジスタの一例を示す図。
【図８】本発明の一態様に係るトランジスタの一例を示す図。
【図９】本発明の一態様に係るトランジスタの一例を示す図。
【図１０】本発明の一態様に係るトランジスタの一例を示す図。
【図１１】本発明の一態様に係るトランジスタの一例を示す図。
【図１２】本発明の一態様に係る回路図。
【図１３】本発明の一態様に係る半導体装置の一例を示す図。
【図１４】本発明の一態様に係る半導体装置の一例を示す図。
【図１５】本発明の一態様に係る半導体装置の一例を示す図。
【図１６】本発明の一態様に係る半導体装置の作製方法を示す図。
【図１７】本発明の一態様に係る半導体装置の作製方法を示す図。
【図１８】本発明の一態様に係る半導体装置の作製方法を示す図。
【図１９】本発明の一態様に係る半導体装置の作製方法を示す図。
【図２０】本発明の一態様に係るトランジスタの一部のバンド構造を示す図及び導通時の電流の経路を説明する図。
【図２１】酸化物半導体の断面ＴＥＭ像及び局所的なフーリエ変換像。
【図２２】酸化物半導体膜のナノビーム電子回折パターンを示す図、及び透過電子回折測定装置の一例を示す図。
【図２３】透過電子回折測定による構造解析の一例を示す図、及び平面ＴＥＭ像。
【図２４】実施の形態に係る、回路図。
【図２５】実施の形態に係る、ＲＦタグの構成例。
【図２６】実施の形態に係る、ＣＰＵの構成例。
【図２７】実施の形態に係る、記憶素子の回路図。
【図２８】実施の形態に係る、表示装置の上面図及び回路図。
【図２９】実施の形態に係る、電子機器。
【図３０】実施の形態に係る、ＲＦタグの使用例。
【図３１】ターゲットの原子数比と酸化物半導体膜の原子数比の関係を示す図。
【図３２】酸化物半導体膜のＳＩＭＳ分析結果。
【図３３】酸化物半導体膜の断面ＴＥＭ観察結果。
【図３４】酸化物半導体膜のＴＤＳ分析結果。
【図３５】酸化物半導体膜のＴＤＳ分析結果。
【図３６】本発明の一態様に係る酸化物半導体膜のＸＲＤ評価結果。
【図３７】酸化物半導体膜の断面ＴＥＭ観察結果。
【図３８】酸化物半導体膜の断面ＴＥＭ観察結果。
【図３９】酸化物半導体膜の断面ＴＥＭ観察結果。
【図４０】酸化物半導体膜の断面ＴＥＭ観察結果。
【図４１】酸化物半導体膜の断面ＴＥＭ観察結果。
【図４２】酸化物半導体膜の断面ＴＥＭ観察結果。
【図４３】酸化物半導体膜の平面ＴＥＭ観察結果。
【図４４】酸化物半導体膜のＣＡＡＣ比率を示す図。
【図４５】酸化物半導体膜の電子回折パターン。
【図４６】酸化物半導体膜の電子回折パターン。
【図４７】酸化物半導体膜の電子回折パターン。
【図４８】酸化物半導体膜の電子回折パターン。
【図４９】酸化物半導体膜の電子回折パターン。
【図５０】酸化物半導体膜の電子回折パターン。
【図５１】酸化物半導体膜の電子回折パターン。
【図５２】酸化物半導体膜の電子回折パターン。
【図５３】酸化物半導体膜の電子回折パターン。
【図５４】酸化物半導体膜の電子回折パターン。
【図５５】酸化物半導体膜の平面ＴＥＭ観察結果。
【図５６】酸化物半導体膜の電子回折パターン。
【図５７】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図５８】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図５９】酸化物半導体膜の断面ＴＥＭ観察結果。
【図６０】実施の形態に係る、半導体装置の回路図。
【図６１】Ｉｎ−Ｇａ−Ｚｎ酸化物中の酸素の移動経路を説明する図。
【図６２】本発明の一態様に係るトランジスタの一例を示す図。
【図６３】本発明の一態様に係るトランジスタの一例を示す図。
【図６４】本発明の一態様に係るトランジスタの一例を示す図。
【図６５】本発明の一態様に係るトランジスタの一例を示す図。
【図６６】本発明の一態様に係るトランジスタの一例を示す図。
【図６７】本発明の一態様に係るトランジスタの一例を示す図。
【図６８】本発明の一態様に係る酸化物半導体膜のＸＲＤ評価結果。
【図６９】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７０】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７１】酸化物半導体膜のＣＰＭ評価結果。
【図７２】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７３】トランジスタのしきい値変化を示す図。
【図７４】トランジスタのしきい値変化を示す図。
【図７５】トランジスタのしきい値変化を示す図。
【図７６】トランジスタのＶｇ−Ｉｄ特性の計算結果を示す図。
【図７７】本発明の一態様に係るトランジスタを示す断面写真。
【図７８】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７９】トランジスタのＶｄ−Ｉｄ特性を示す図。
【図８０】本発明の一態様に係る酸化物のＸＲＤ評価結果。
【図８１】本発明の一態様に係る酸化物のＸＲＤ評価結果。
【図８２】本発明の一態様に係る酸化物の平面ＴＥＭ観察結果。
【図８３】本発明の一態様に係る酸化物の平面ＴＥＭ観察結果。
【図８４】本発明の一態様に係る酸化物の平面ＴＥＭ観察結果。
【図８５】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図８６】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図８７】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図８８】トランジスタのＶｇ−Ｉｄ特性を示す図。
【図８９】トランジスタのＶｇ−Ｉｄ特性を示す図。
【発明を実施するための形態】
【００３１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
【００３２】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３３】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
【００３４】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。
【００３５】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
【００３６】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
）を含む。
【００３７】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に
応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電
膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様である酸化物半導体について説明する。
【００３９】
ここで酸化物半導体は、例えば、インジウムを含む酸化物半導体である。酸化物半導体
がインジウムを含むと、例えばキャリア移動度（電子移動度）が高くなる。また、酸化物
半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、
イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ
素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モ
リブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどが
ある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元
素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネ
ルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体の
エネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛
を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【００４０】
［酸化物半導体膜の構造］
以下では、酸化物半導体膜の構造について説明する。
【００４１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙ
ｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【００４２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【００４３】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
【００４４】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒ
ｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭによっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶
粒界に起因する電子移動度の低下が起こりにくいといえる。
【００４５】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００４６】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性はみられない。
【００４７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行
」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また
、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をい
う。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直
線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
【００４９】
図２１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図２１（
ｂ）は、図２１（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にす
るために原子配列を強調表示している。
【００５０】
図２１（ｃ）は、図２１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４
ｎｍ）の局所的なフーリエ変換像である。図２１（ｃ）より、各領域においてｃ軸配向性
が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグ
レインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．
６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ
’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に
変化していることがわかる。
【００５１】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が
観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の
電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測さ
れる（図２２（Ａ）参照。）。
【００５２】
断面の高分解能ＴＥＭ像及び平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部
は配向性を有していることがわかる。
【００５３】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以
上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【００５４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることが確認できる。
【００５５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００５６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸及びｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認され
た層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００５７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
【００５８】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
【００５９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶、例えば代表的にはスピネル型の結晶構造が含まれることを示している
。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを
示さないことが好ましい。
【００６０】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
【００６１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
【００６２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。ここで、当
該酸化物半導体膜をトランジスタに用いる場合について説明する。当該酸化物半導体膜を
用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともい
う。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半
導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジ
スタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導
体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたか
も固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が
高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。不純
物および酸素欠損の少ないＣＡＡＣ−ＯＳ膜は、キャリア密度の低い酸化物半導体である
。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さら
に好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密
度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実
質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳ膜は、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【００６３】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
【００６４】
次に、多結晶酸化物半導体膜について説明する。
【００６５】
多結晶酸化物半導体膜は、高分解能ＴＥＭにおいて結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３０
０ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であること
が多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場
合がある。
【００６６】
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方
位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて
構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕ
ｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍
のピーク、またはそのほかのピークが現れる場合がある。
【００６７】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合があ
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなる場合がある。
【００６８】
次に、微結晶酸化物半導体膜について説明する。
【００６９】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大
きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の
微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎ
ｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に
確認できない場合がある。
【００７０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行
うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、
結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回
折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行
うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎ
ｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観
測される場合がある（図２２（Ｂ）参照。）。
【００７１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【００７２】
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合が
ある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って
、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また
、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラ
ップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−
ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジ
スタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成すること
ができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いる
ことができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体
装置は、生産性高く作製することができる場合がある。
【００７３】
次に、非晶質酸化物半導体膜について説明する。
【００７４】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【００７５】
非晶質酸化物半導体膜は、高分解能ＴＥＭにおいて結晶部を確認することができない。
【００７６】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
【００７７】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。
また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【００７８】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリ
ア発生源が多い酸化物半導体膜である。
【００７９】
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高く
なる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリー
オンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジ
スタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が
高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、
電気特性の変動が大きく、信頼性の低いトランジスタとなる。
【００８０】
次に、単結晶酸化物半導体膜について説明する。
【００８１】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない
）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単
結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少
ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キ
ャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトラン
ジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【００８２】
なお、単結晶を形成するためには、例えば約１０００℃以上の高い温度において焼成を
行うことで形成することができる。一方、ＣＡＡＣ−ＯＳ膜は室温乃至５００℃程度の低
い温度において形成することが可能であり、産業上好ましい。
【００８３】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、
結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低い
と密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また
、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半
導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも密度が高い。
【００８４】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【００８５】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は
、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見
られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な
電子照射による結晶化はほとんど見られない。
【００８６】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能
ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し
、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格
子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に
層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面
の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎ
ｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間
隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎ
ＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【００８７】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより
、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ
−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結
晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１
００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は
、成膜すること自体が困難である。
【００８８】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ
４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０
ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ
−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【００８９】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出すること
ができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対し
て、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶
を組み合わせて算出することが好ましい。
【００９０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微
結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい
。
【００９１】
以上のように、ＣＡＡＣ−ＯＳ膜は産業上の観点でも好ましい。また多結晶及び微結晶
と比較して結晶粒界に起因するキャリアの散乱が小さいためにキャリア移動度の低下が起
こりにくい利点がある。また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度が低い酸化物半導体膜
でありキャリアトラップが少ないため、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、電気
特性の変動が小さく、信頼性の高い優れたトランジスタとなる。
【００９２】
ここで、ＣＡＡＣ−ＯＳ膜は複数の構造を有する場合がある。ＣＡＡＣ−ＯＳ膜が複数
の構造を有する場合、後述するナノビーム電子回折を用いることで構造解析が可能となる
場合がある。ここで、ｃ軸配向した複数の結晶部を、ＣＡＡＣ構造と呼ぶ。またＣＡＡＣ
−ＯＳ膜に代表的にみられる回折パターン、すなわちｃ軸配向を示す回折パターンを、Ｃ
ＡＡＣ構造の回折パターンと呼ぶ。例えば、ｃ軸配向した複数の結晶部、すなわちＣＡＡ
Ｃ構造を有するＣＡＡＣ−ＯＳ膜は、ナノビーム電子回折を用いた場合に、ＣＡＡＣ構造
の回折パターン以外の回折パターンが部分的に観測される場合がある。例えばｎｃ−ＯＳ
膜と同様の回折パターン、すなわちｎｃ構造の回折パターンが観測される場合や、スピネ
ル型の結晶構造の回折パターンが観測される場合がある。このように酸化物半導体膜が複
数の構造を有する場合、それらの構造と、ＣＡＡＣ−ＯＳ膜の回折パターンが観測される
領域との境界において例えばキャリアの散乱が増大し、キャリア移動度が低下することが
ある。また、境界部は不純物の移動経路になりやすく、また不純物を捕獲しやすいと考え
られるため、ＣＡＡＣ−ＯＳ膜の不純物濃度が高まる懸念がある。
【００９３】
［ナノビーム電子回折］
次に、ナノビーム電子回折について説明する。酸化物半導体膜が複数の構造を有する場
合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【００９４】
図２２（Ｃ）に、電子銃室６１０と、電子銃室６１０の下の光学系６１２と、光学系６
１２の下の試料室６１４と、試料室６１４の下の光学系６１６と、光学系６１６の下の観
察室６２０と、観察室６２０に設置されたカメラ６１８と、観察室６２０の下のフィルム
室６２２と、を有する透過電子回折測定装置を示す。カメラ６１８は、観察室６２０内部
に向けて設置される。なお、フィルム室６２２を有さなくても構わない。
【００９５】
また、図２２（Ｄ）に、図２２（Ｃ）で示した透過電子回折測定装置内部の構造を示す
。透過電子回折測定装置内部では、電子銃室６１０に設置された電子銃から放出された電
子が、光学系６１２を介して試料室６１４に配置された物質６２８に照射される。物質６
２８を通過した電子は、光学系６１６を介して観察室６２０内部に設置された蛍光板６３
２に入射する。蛍光板６３２では、入射した電子の強度に応じたパターンが現れることで
透過電子回折パターンを測定することができる。
【００９６】
カメラ６１８は、蛍光板６３２を向いて設置されており、蛍光板６３２に現れたパター
ンを撮影することが可能である。カメラ６１８のレンズの中央、及び蛍光板６３２の中央
を通る直線と、蛍光板６３２との為す角度は、例えば、１５°以上８０°以下、３０°以
上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ６１８
で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわ
かっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお
、カメラ６１８をフィルム室６２２に設置しても構わない場合がある。例えば、カメラ６
１８をフィルム室６２２に、電子６２４の入射方向と対向するように設置してもよい。こ
の場合、蛍光板６３２の裏面から歪みの少ない透過電子回折パターンを撮影することがで
きる。
【００９７】
試料室６１４には、試料である物質６２８を固定するためのホルダが設置されている。
ホルダは、物質６２８を通過する電子を透過するような構造をしている。ホルダは、例え
ば、物質６２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの
移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上
１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で
移動させる精度を有すればよい。これらの範囲は、物質６２８の構造によって最適な範囲
を設定すればよい。
【００９８】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定す
る方法について説明する。
【００９９】
例えば、図２２（Ｄ）に示すように物質におけるナノビームである電子６２４の照射位
置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認すること
ができる。このとき、物質６２８がＣＡＡＣ−ＯＳ膜であれば、図２２（Ａ）に示したよ
うな回折パターンが観測される。または、物質６２８がｎｃ−ＯＳ膜であれば、図２２（
Ｂ）に示したような、輝点を伴ったリング状の回折パターンが観測される。
【０１００】
図２２（Ａ）に示すように、ＣＡＡＣ−ＯＳ膜の回折パターンでは、例えば六角形の頂
点に位置するスポットが確認される。ＣＡＡＣ−ＯＳ膜では、照射位置を変化させる（ス
キャンする）ことにより、この六角形の向きが一様ではなく、少しずつ回転している様子
がみられる。また、回転の角度はある幅を有する。
【０１０１】
または、ＣＡＡＣ−ＯＳ膜の回折パターンでは、照射位置を変化させる（スキャンする
）ことにより、ｃ軸を中心として少しずつ回転する様子が見られる。これは、例えばａ軸
とｂ軸が形成する面が回転しているともいえる。
【０１０２】
［ＣＡＡＣ比率］
ここで、物質６２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ構造などと同
様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一
定の範囲におけるＣＡＡＣ構造の回折パターンが観測される領域の割合（ＣＡＡＣ比率、
またはＣＡＡＣ化率ともいう。）で表すことができる場合がある。ここで、ＣＡＡＣ比率
は、好ましくは９０％以上、より好ましくは９５％以上、さらに好ましくは９７％以上１
００％以下である。
【０１０３】
以下に、ＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率の評価方法について説明する。無作為に測定
点を選び、透過電子回折パターンを取得し、全測定点の数に対し、ＣＡＡＣ構造の回折パ
ターンが観測される測定点の数の割合を算出する。ここで、測定点数は、５０点以上が好
ましく、１００点以上がより好ましい。
【０１０４】
無作為に測定点を選ぶ方法として、例えば直線状に照射位置をスキャンし、ある等間隔
の時間毎に回折パターンを取得すればよい。照射位置をスキャンすることによりＣＡＡＣ
構造を有する領域と、その他の領域の境界などが確認できるため、好ましい。
【０１０５】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲
気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャ
ンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画
に変換することで、ＣＡＡＣ比率を導出した。なお、電子線としては、プローブ径が１ｎ
ｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ比
率の算出には、６試料における平均値を用いた。
【０１０６】
また、ＴＥＭ像の観察や電子回折の測定等による電子線照射により、結晶構造が変化し
ないことが好ましい。例えば、日立ハイテクノロジーズ製Ｈ−９０００ＮＡＲを用いた場
合には、例えば加速電圧３００ｋＶ以下で、例えば電子線の累積照射量（電流密度×時間
）は１×１０７ｅ−／ｎｍ２以下であることが好ましい。また、例えばＴＥＭ像の観察な
どにより、照射前後に顕著な結晶構造の変化がないことを例えばＴＥＭ像などで確認する
ことが好ましい。
【０１０７】
各試料におけるＣＡＡＣ比率を図２３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣ
ＡＡＣ比率は７５．７％（非ＣＡＡＣ比率は２４．３％）であった。また、４５０℃加熱
処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率は８５．３％（非ＣＡＡＣ比率は１４．７％）
であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ比率が高いことがわかる。
即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ比率が低
くなる（ＣＡＡＣ比率が高くなる）ことがわかる。また、５００℃未満の加熱処理におい
ても高いＣＡＡＣ比率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１０８】
ここで、ＣＡＡＣ構造と異なる回折パターンのほとんどはｎｃ構造の回折パターンであ
った。また、測定領域において非晶質酸化物半導体膜と同様の回折パターンは、確認する
ことができなかった。したがって、加熱処理によって、ｎｃ−構造を有する領域が、隣接
する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１０９】
図２３（Ｂ）及び図２３（Ｃ）は、成膜直後及び４５０℃加熱処理後のＣＡＡＣ−ＯＳ
膜の平面ＴＥＭ像である。図２３（Ｂ）と図２３（Ｃ）とを比較することにより、４５０
℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温
度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１１０】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能
となる場合がある。
【０１１１】
また、例えばＣＡＡＣ−ＯＳ膜を断面ＴＥＭ観察すると、ＣＡＡＣ比率が高いほど金属
原子が層状に規則的に配列する領域が増大するといえる。後の実施例で詳しく述べるが、
例えばＣＡＡＣ比率の異なる二つのＣＡＡＣ−ＯＳ膜を断面ＴＥＭ観察すると、ＣＡＡＣ
比率がより大きい膜では金属原子が層状に規則的に配列する領域が増大することがある。
図５９（Ａ）は、ＣＡＡＣ比率が約９０％のＣＡＡＣ−ＯＳ膜の、図５９（Ｂ）はＣＡＡ
Ｃ比率が約９８％のＣＡＡＣ−ＯＳ膜の断面を観察した結果である。図中に線で表記した
領域は、金属原子が層状に規則的に並んだ領域を示す。また、規則的に配列した領域間に
は、配列が不明瞭な領域が存在することがあるが、ＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率が高
いほど、不明瞭な領域はより減少することがある。
【０１１２】
ここでナノビーム電子回折を行った場合に、ＣＡＡＣ−ＯＳ膜が部分的にＣＡＡＣ構造
以外の構造を有する領域、例えばｎｃ構造の回折パターンが観測される領域や、スピネル
型の結晶構造の回折パターンが観測される領域を有する場合を考える。このような場合に
は、ＣＡＡＣ構造の回折パターンが観測される領域と、他の構造の回折パターンが観測さ
れる領域との境界では、例えばキャリアの散乱が増大し、キャリア移動度が低下すること
がある。また、境界部は不純物の移動経路になりやすく、また不純物を捕獲しやすいと考
えられるため、ＣＡＡＣ−ＯＳ膜の不純物濃度が高まる懸念がある。
【０１１３】
特に、他の構造を有する領域がスピネル型の結晶構造を有する領域であった場合には、
ＣＡＡＣ構造を有する領域との間に明確な境界が観測されることがあるため、その境界部
ではキャリアの散乱などにより電子移動度が低下する場合がある。また、ＣＡＡＣ−ＯＳ
膜上に導電膜を形成する場合に、導電膜の有する元素、例えば金属等がスピネルと他の領
域の境界に拡散してしまうことがある。また、スピネル型の結晶構造を有する膜では膜中
の不純物濃度、例えば水素濃度が上昇することがあり、例えば粒界部分に水素等の不純物
が捕獲されている可能性などが考えられる。よって、ＣＡＡＣ−ＯＳ膜には、特にスピネ
ル型の結晶構造が含まれない、または少ないことがより好ましい。
【０１１４】
［原子数比について］
酸化物半導体膜が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。ここで、元素
Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。その
ほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム
、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素
を複数組み合わせても構わない場合がある。酸化物半導体膜が有するインジウム、元素Ｍ
及び亜鉛の原子数比、ｘ：ｙ：ｚの好ましい範囲について、図１及び図２を用いて説明す
る。
【０１１５】
ここで、各元素の原子数比について、図３を用いて説明する。図３（Ａ）及び図３（Ｂ
）には、Ｘ、Ｙ及びＺを頂点とする正三角形と、座標点の例として座標点Ｒ（４：２：１
）を示す。ここで各頂点はそれぞれ元素Ｘ、Ｙ及びＺを表す。それぞれの原子数比は、各
頂点に近いほど高く、遠いほど低い。また、図３（Ａ）に示すようにそれぞれの原子数比
は、座標点から、その三角形の頂点の対辺までの垂線の長さであらわされる。例えば、元
素Ｘであれば、座標点から頂点Ｘの対辺、すなわち辺ＹＺまでの垂線２１の長さで表され
る。よって、図３に示す座標Ｒは、元素Ｘ、元素Ｙ及び元素Ｚの原子数比が垂線２１、垂
線２２及び垂線２３の長さの比、すなわちｘ：ｙ：ｚ＝４：２：１であることを表す。ま
た、頂点Ｘと座標点Ｒを通る直線が辺ＹＺと交わる点をγとする。この時、線分Ｙγの長
さと線分γＺの長さの比をＹγ：γＺとすると、Ｙγ：γＺ＝（元素Ｚの原子数）：（元
素Ｙの原子数）となる。
【０１１６】
また、図３（Ｂ）に示すように、座標点Ｒを通り、三角形の３辺とそれぞれ平行な３つ
の直線を引く。この時３つの直線と３辺との交点を用いて、ｘ、ｙ、及びｚは図３（Ｂ）
に示す通り表すことができる。
【０１１７】
図１及び図２は、酸化物半導体膜が有するインジウム、元素Ｍ及び亜鉛の原子数比の範
囲について示している。ここで図１及び図２では、元素ＭがＧａの例を示している。なお
、酸素の原子数比については図１及び図２には記載しない。
【０１１８】
例えば非特許文献１に記載されているように、インジウム、元素Ｍ及び亜鉛を有する酸
化物では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス相（ホモロガス
シリーズ）が存在することが知られている。ここで、例として元素ＭがＧａである場合を
考える。図１に太い直線で示した領域は、例えばＩｎ２Ｏ３、Ｇａ２Ｏ３、及びＺｎＯの
粉末を図１に示す領域の割合で混合し、１３５０℃で焼成した場合に、単一相の固溶域を
とり得ることが知られている領域である。また、図１に四角のシンボルで示す座標は、ス
ピネル型の結晶構造が混在しやすいことが知られている組成である。
【０１１９】
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２
Ｏ４で表される化合物が知られている。また、図１に示すようにＺｎＧａ２Ｏ４の近傍の
組成、つまりｘ，ｙ及びｚが（ｘ：ｙ：ｚ）＝（０：１：２）に近い値を有する場合には
、スピネル型の結晶構造が形成、あるいは混在しやすいことが、例えば非特許文献１に記
載されている。
【０１２０】
ここで、酸化物半導体膜はＣＡＡＣ−ＯＳ膜であることが好ましい。また、ＣＡＡＣ−
ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。また、キャリア移動
度を高めるためにはＩｎの含有率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛
を有する酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、イン
ジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含
有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そ
のため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移
動度を高めることができる。
【０１２１】
よって、酸化物半導体膜の有するインジウム、元素Ｍ及び亜鉛の原子数比、ｘ：ｙ：ｚ
は、例えば図１（Ｂ）に示す領域１１の範囲であることが好ましい。ここで、領域１１は
、第１の座標Ｋ（ｘ：ｙ：ｚ＝８：１４：７）と、第２の座標Ｌ（ｘ：ｙ：ｚ＝２：５：
７）と、第３の座標Ｍ（ｘ：ｙ：ｚ＝５１：１４９：３００）と、第４の座標Ｎ（ｘ：ｙ
：ｚ＝４６：２８８：８３３）と、第５の座標Ｏ（ｘ：ｙ：ｚ＝０：２：１１）と、第６
の座標Ｐ（ｘ：ｙ：ｚ＝０：０：１）と、第７の座標Ｑ（ｘ：ｙ：ｚ＝１：０：０）と、
前記第１の座標Ｋとを、順番に線分で結んだ範囲内の原子数比を有する領域である。なお
、領域１１には、線分上の座標も含む。
【０１２２】
ｘ：ｙ：ｚを図１（Ｂ）に示す領域１１とすることにより、ナノビーム電子回折におい
てスピネル型の結晶構造が観測される割合をなくすことができる、または極めて低くする
ことができる。よって、優れたＣＡＡＣ−ＯＳ膜を得ることができる。また、ＣＡＡＣ構
造とスピネル型の結晶構造の境界におけるキャリア散乱等を減少させることができるため
、酸化物半導体膜をトランジスタに用いた場合に、高い電界効果移動度のトランジスタを
実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１２３】
ここで、酸化物半導体膜のＣＡＡＣ比率をより高めるためには、亜鉛の原子数比を高め
ることが好ましい。図１及び図２には、インジウム、元素Ｍ及び亜鉛の原子数比、ｘ：ｙ
：ｚが以下の数式（１）を満たす場合について、その範囲を点線で示している。
【０１２４】
【数１】
2019059664.tif 000003
【０１２５】
ここで、図１及び図２にはｍ＝１，２，３，４，５の場合を示す。また、図１に示す太
線は、例えば元素Ｍがガリウムの場合に、Ｉｎ−Ｇａ−Ｚｎ酸化物が単一相の固溶域をと
り得ることが知られている領域である。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物の原子数比を固
溶域をとり得る範囲とすることにより、ＣＡＡＣ比率をより高めることができる場合があ
る。固溶域をとり得る範囲は、インジウムとガリウムの原子数の和に対して亜鉛の原子数
比を高めると広くなる傾向がある。よって、インジウムとガリウムの原子数の和に対して
亜鉛の原子数比を高めることにより、酸化物半導体膜のＣＡＡＣ比率をより高めることが
できる場合がある。
【０１２６】
ここで、図１に示す太線の領域、すなわち固溶域をとり得る範囲は、ｍ＝１乃至５にお
いて以下の式（２）乃至式（６）で表される。
【０１２７】
【数２】
2019059664.tif 000004
【０１２８】
【数３】
2019059664.tif 000005
【０１２９】
【数４】
2019059664.tif 000006
【０１３０】
【数５】
2019059664.tif 000007
【０１３１】
【数６】
2019059664.tif 000008
【０１３２】
よって、酸化物半導体膜のＣＡＡＣ比率をより高めるためには、酸化物半導体膜の有す
るインジウム、元素Ｍ及び亜鉛の原子数比、ｘ：ｙ：ｚを、図２（Ａ）に示す領域１２の
範囲とすることが好ましく、図２（Ｂ）に示す領域１３の範囲とすることがより好ましい
。ここで領域１２及び領域１３はいずれも領域１１に含まれるため、酸化物半導体膜のス
ピネル型の結晶構造が観測される領域をなくす、または少なくすることができるため好ま
しい。
【０１３３】
ここで、領域１２は、第１の座標Ａ（ｘ：ｙ：ｚ＝２：２：１）と、第２の座標Ｂ（ｘ
：ｙ：ｚ＝２３：２７：２５）と、第３の座標Ｃ（ｘ：ｙ：ｚ＝８：１２：３５）と、第
４の座標Ｄ（ｘ：ｙ：ｚ＝４：０：７）と、第５の座標Ｅ（ｘ：ｙ：ｚ＝２：０：３）と
、第６の座標Ｆ（ｘ：ｙ：ｚ＝７：１：８）と、第７の座標Ｇ（ｘ：ｙ：ｚ＝１５：５：
８）と、前記第１の座標Ａとを、順番に線分で結んだ範囲内の原子数比を有する領域であ
る。なお、領域１２には、線分上の座標も含む。
【０１３４】
また、領域１３は、第１の座標Ｈ（ｘ：ｙ：ｚ＝３５：２０：２２）と、第２の座標Ｉ
（ｘ：ｙ：ｚ＝７：４：１１）と、第３の座標Ｊ（ｘ：ｙ：ｚ＝５：１：６）と、第４の
座標Ｕ（ｘ：ｙ：ｚ＝２５：１０：１４）と、前記第１の座標Ｈとを、順番に線分で結ん
だ範囲内の原子数比を有する領域である。なお、領域１３には、線分上の座標も含む。例
えば、インジウムの原子数比を高めることにより、キャリア移動度を高めることができる
ため好ましい。例えば、ｘはｙの１．７５倍以上であると好ましい。
【０１３５】
領域１２及び領域１３の範囲内において、ｘ、ｙ及びｚが数式（１）、または式（２）
乃至式（６）の関係を満たす場合には、特にＣＡＡＣ比率が高くなることがあり、さらに
好ましい。ここで、ｘ、ｙ及びｚは式（１）乃至式（６）の関係を満たす値から、例えば
１０％程度ずれた値を有してもよい。例えば、（ｘ：ｙ：ｚ）＝（ｘ１：ｙ１：ｚ１）が
数式（１）を満たす場合、例えばｘ、ｙ及びｚの値は０．９×ｘ１≦ｘ≦１．１×ｘ１、
０．９×ｙ１≦ｙ≦１．１×ｙ１及び０．９×ｚ１≦ｚ≦１．１×ｚ１が好ましい。
【０１３６】
本発明の一態様により、ＣＡＡＣ比率の高い酸化物半導体膜を実現することができる。
すなわち、良質なＣＡＡＣ−ＯＳ膜を実現することができる。また、本発明の一態様によ
り、スピネル型の結晶構造が観測される領域のない、または極めて少ないＣＡＡＣ−ＯＳ
膜を実現することができる。ここで、ＣＡＡＣ比率は、好ましくは９５％以上、より好ま
しくは９７％以上１００％以下であるとよい。
【０１３７】
また、酸化物半導体膜をスパッタリング法で成膜する場合、ターゲットの原子数比から
ずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比より
も膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子
数比の４０％以上９０％程度以下となる場合がある。ここで、用いるターゲットは多結晶
であることが好ましい。
【０１３８】
ここで、インジウム、ガリウム及び亜鉛について、ターゲットの原子数比とスパッタリ
ング法で得られる酸化物半導体膜の原子数比との関係を調べた結果について述べる。用い
たターゲットの原子数比と、スパッタリング法により得られた酸化物半導体膜の原子数比
を表１に示す。
【０１３９】
【表１】
2019059664.tif 000009
【０１４０】
成膜条件として、成膜ガスにアルゴン及び酸素を用い、酸素流量比を３３％とした。こ
こで酸素流量比とは、酸素流量÷（酸素流量＋アルゴン流量）×１００［％］で表される
量である。また、圧力は０．４Ｐａから０．７Ｐａの範囲とし、基板温度を２００℃乃至
３００℃、電源電力を０．５ｋＷ（ＤＣ）とした。
【０１４１】
それぞれの原子数比のターゲットを用いて得られた酸化物半導体膜の各元素の濃度をＩ
ＣＰ−ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｍａｓｓ  Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）を用いて評価した。図３１には、ターゲットの原子数比と、亜鉛
の残留率との関係を示す。図中の数字は、ターゲットのインジウム：ガリウム：亜鉛の原
子数比を表し、縦軸は、亜鉛の残留率を示す。ここで亜鉛の残留率について説明する。成
膜によって得られた膜の亜鉛の原子数比を、インジウム、ガリウム及び亜鉛の原子数比の
和で割った値をＺｎ（Ｆｉｌｍ）とする。また、ターゲットの亜鉛の原子数比を、ターゲ
ットのインジウム、ガリウム及び亜鉛の原子数比の和で割った値をＺｎ（Ｔａｒｇｅｔ）
とする。ここで、亜鉛の残留率を、Ａ＝Ｚｎ（Ｆｉｌｍ）÷Ｚｎ（Ｔａｒｇｅｔ）×１０
０［％］で表される値と定義する。図３１（Ａ）は横軸にターゲットのガリウムの原子数
比に対する亜鉛の原子数比（Ｚｎ／Ｇａ）を、図３１（Ｂ）は横軸にターゲットのインジ
ウムの原子数比に対するガリウムの原子数比（Ｇａ／Ｉｎ）を、図３１（Ｃ）は横軸にタ
ーゲットのインジウムの原子数比に対する亜鉛の原子数比（Ｚｎ／Ｉｎ）をそれぞれ示し
ている。またそれぞれの縦軸は亜鉛の残留率Ａを示す。
【０１４２】
ここで図３１より、スパッタリング法により得られる酸化物半導体膜の亜鉛の残留率は
、おおよそ５０％以上９０％以下の範囲内であることがわかる。すなわち、ターゲットの
原子数比と比較して、亜鉛は大きく減少することがわかる。また、表１に記載したインジ
ウムおよびガリウムの原子数比から、インジウムおよびガリウムは、亜鉛と比較してター
ゲットの原子数比からは大きく変化しないといえる。また、ターゲットのガリウムに対す
る亜鉛の原子数比（Ｚｎ／Ｇａ）が例えば１の場合には亜鉛の残留率Ａは約６６％、２の
場合には約７４％、３の場合は約８３％である。
【０１４３】
また図３１（Ａ）より、ターゲットのガリウムに対する亜鉛の原子数比（ｚ／ｙ）と、
亜鉛の残留率との間には良好な相関があることがわかる。すなわち、ガリウムに対して亜
鉛が少ない方が、残留率はより低くなっている。
【０１４４】
ここで、酸化物半導体膜のインジウム、ガリウム及び亜鉛の原子数比ｘ、ｙ及びｚが数
式（１）を満たす場合には、酸化物半導体膜のＣＡＡＣ比率をより高めることができる場
合がある。
【０１４５】
数式（１）を満たす原子数比の例として、ｘ：ｙ：ｚ＝４：２：３、ｘ：ｙ：ｚ＝１．
１：２．９：６、ｘ：ｙ：ｚ＝１：２：３の３つの例を考える。
【０１４６】
例えば、ｘ：ｙ：ｚ＝４：２：３とすることにより、インジウムの原子数比をガリウム
の２倍に高めることができ、インジウムの含有率を高めることができる。よって、高い移
動度を得られることができる場合がある。
【０１４７】
また、例えばｘ：ｙ：ｚ＝１．１：２．９：６とすることにより、数式（１）を満たし
、かつ図１に太線で示す固溶域をとり得る範囲内とすることができるため、高いＣＡＡＣ
比率が得られる場合があり、好ましい。また、インジウムの含有率を低くすることにより
、電子親和力を小さくすることができる。例えば、ｘ：ｙ：ｚ＝１．１：２．９：６の原
子数比を有する酸化物半導体膜は、領域１２や領域１３の原子数比を有する酸化物半導体
膜と比較してインジウムの含有率が低いため、電子親和力を相対的に小さくすることがで
きる。
【０１４８】
同様に、例えばｘ：ｙ：ｚ＝１：２：３とすることにより、数式（１）を満たし、かつ
固溶域をとり得る範囲内とすることができるため、高いＣＡＡＣ比率が得られる場合があ
り、好ましい。また、領域１２や領域１３の原子数比を有する酸化物半導体膜と比較して
インジウムの含有率が低いため、電子親和力を相対的に小さくすることができる。
【０１４９】
ターゲットのインジウム、ガリウム及び亜鉛の原子数比をａ、ｂ及びｃとする。図３１
より、亜鉛の残留率Ａと、ｂ及びｃの間には以下の数式（７）で表される近似式が成り立
つ。
【０１５０】
【数７】
2019059664.tif 000010
【０１５１】
よって、インジウム及びガリウムの残留率を１００％と仮定すると、Ｉｎ：Ｇａ：Ｚｎ
＝ａ：ｂ：ｃのターゲットを用いてスパッタリング法により酸化物半導体膜を形成する場
合には、得られる酸化物半導体膜の原子数比ｘ：ｙ：ｚ＝ａ：ｂ：｛０．０８１１×（ｃ
／ｂ）＋０．５８２５｝×ｃとなる。
【０１５２】
ここで、得られる酸化物半導体膜のインジウム、ガリウム及び亜鉛の原子数比ｘ：ｙ：
ｚ＝４：２：３を狙う場合には、ターゲットの亜鉛の原子数比ｃは下記の数式（３）を満
たせばよい。なお、ａ＝ｘ＝４、ｂ＝ｙ＝２、ｚ＝３とする。
【０１５３】
【数８】
2019059664.tif 000011
【０１５４】
数式（８）はｃの２次方程式であり、その解は４．０２３４及び−１８．３８８３と求
まる。ここで負の値は適さない為、ｘ：ｙ：ｚ＝４：２：３を狙う為には、ａ：ｂ：ｃ＝
４：２：４とすればよいことがわかる。
【０１５５】
同様に、ｘ：ｙ：ｚ＝１．１：２．９：６を狙う場合にはａ：ｂ：ｃ＝１．１：２．９
：７．６とすればよく、ｘ：ｙ：ｚ＝１：２：３を狙う場合にはａ：ｂ：ｃ＝１：２：４
とすればよい。
【０１５６】
また、例えば図２に示す領域１２の酸化物半導体膜を得るためには、ターゲットの原子
数比は、図２に示す領域１２よりも亜鉛の原子数比が多くなることが好ましい。ここでタ
ーゲットが有するインジウム、元素Ｍ及び亜鉛の原子数比をａ：ｂ：ｃとする。ここで、
スパッタリング法により得られる酸化物半導体膜のインジウム、元素Ｍ及び亜鉛の原子数
比をｘ：ｙ：ｚとするためには、ｃ／ｂが１の場合には、例えばｃ／（ａ＋ｂ＋ｃ）の値
を、ｚ／（ｘ＋ｙ＋ｚ）の約１．５倍（１００÷６６＝１．５１）程度とすればよく、ｃ
／ｂが２の場合には、例えばｃ／（ａ＋ｂ＋ｃ）の値を、ｚ／（ｘ＋ｙ＋ｚ）の約１．３
５倍（１００÷７４＝１．３５）程度とすればよく、ｃ／ｂが３の場合には、例えばｃ／
（ａ＋ｂ＋ｃ）の値を、ｚ／（ｘ＋ｙ＋ｚ）の約１．２０倍（１００÷８３＝１．２０）
程度とすればよい。
【０１５７】
酸化物半導体膜の原子数比を領域１２の範囲とすることにより、ＣＡＡＣ比率をさらに
高めることができるため好ましい。
【０１５８】
よってＣＡＡＣ比率のさらに高い酸化物半導体膜を得るためには、ターゲットの原子数
比は、ｃ／ｂ≧２であれば、例えばｃ／（ａ＋ｂ＋ｃ）の値をｚ／（ｘ＋ｙ＋ｚ）の１．
４倍程度とすればよい。具体的には、ターゲットの原子数比は例えば、図４に示す領域１
４の範囲内の値をとることが好ましい。ここで領域１４は、第１の座標Ａ（ａ：ｂ：ｃ＝
２：２：１）と、第２の座標Ｂ（ａ：ｂ：ｃ＝２３：２７：２５）と、第３の座標Ｓ（ａ
：ｂ：ｃ＝２：４：１５）と、第４の座標Ｔ（ａ：ｂ：ｃ＝２：０：５）と、第５の座標
Ｅ（ａ：ｂ：ｃ＝２：０：３）と、第６の座標Ｆ（ａ：ｂ：ｃ＝７：１：８）と、第７の
座標Ｇ（ａ：ｂ：ｃ＝１５：５：８）と、前記第１の座標Ａとを、順番に線分で結んだ範
囲内の原子数比を有する領域である。なお、領域１４には、線分上の座標も含む。
【０１５９】
ここで、本発明の一態様である酸化物半導体膜は、複数の膜を積層してもよい。また複
数の膜のそれぞれのＣＡＡＣ比率が異なってもよい。また、積層された複数の膜のうち、
少なくとも一層の膜は例えばＣＡＡＣ比率が９０％より高いことが好ましく、９５％以上
であることがより好ましく、９７％以上１００％以下であることがさらに好ましい。
【０１６０】
ここで、酸化物半導体膜の膜密度について、説明する。
【０１６１】
［膜密度評価結果］
ＣＡＡＣ−ＯＳ膜は、ｃ軸に配向した複数の結晶部を有し、また結晶部同士では明確な
粒界が観測されないため、緻密な膜を得ることができる。後の実施例に詳しく条件を述べ
るが、スパッタリング法を用いて、ターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１
：１：１のＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成したＣＡＡＣ−ＯＳ膜と、原子数比がＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物を用いて形成したＣＡＡＣ−ＯＳ
膜の膜密度を評価したところ、その密度はいずれも約６．３ｇ／ｃｍ３であった。酸素流
量比は３３％、成膜時の基板温度は２００℃以上、３００℃以下の条件を用いた。また、
膜密度は、Ｘ線反射率（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｖｉｔｙ）法により求め
た。
【０１６２】
一方、酸化物半導体膜の形成条件によっては、膜密度が低い膜が得られることがある。
また、膜密度の低下に伴い、いわゆる鬆を有する膜が得られることがある。ここで鬆とは
、例えば、密度が極めて低い領域、または空間である。このような膜は結晶性も低く、ま
た不純物をトラップしやすい場合があり、良好なトランジスタ特性を得ることが難しい。
【０１６３】
ここで、鬆の多い膜の膜密度について説明する。例えばスパッタリング法を用いて、酸
素流量比の低い条件を用いて、低い基板温度で成膜を行うことにより鬆の多い膜が形成さ
れることがある。表２に示す条件を用いて、酸化物半導体膜をスパッタリング法を用いて
形成した。ターゲットとして原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚ
ｎ酸化物を用いた。電源は、ＲＦ電源を用いた。
【０１６４】
【表２】
2019059664.tif 000012
【０１６５】
表２に示す条件Ｃの成膜レートは０．４８ｎｍ／分、条件Ｄの成膜レートは１．７８ｎ
ｍ／分であった。
【０１６６】
表３は、表２に示す条件Ｃ及び条件Ｄを用いて形成した酸化物半導体膜の膜密度の測定
を行った結果である。
【０１６７】
【表３】
2019059664.tif 000013
【０１６８】
条件Ｃ、条件Ｄともに膜密度が低い傾向がみられた。これは、酸素流量比が２％と低い
ことと、成膜温度が低いことに起因すると考えられる。また、条件Ｄと比較して成膜圧力
の高い条件Ｃでは、膜密度がより低い結果となった。
【０１６９】
［膜中水素濃度］
次に、条件Ｃ及び条件Ｄを用いて形成した酸化物半導体膜の膜中水素濃度を図３２に示
す。条件Ｃでは水素の濃度が顕著に高い結果が得られた。
【０１７０】
条件Ｃ及び条件Ｄを用いて成膜した酸化物半導体膜の、断面ＴＥＭ像を観察した結果を
図３３に示す。図３３（Ａ）は条件Ｃを用いた膜、図３３（Ｂ）は条件Ｄを用いた膜の断
面ＴＥＭ像である。条件Ｃでは膜が疎な部分、いわゆる鬆が観察された。鬆が見られる領
域の一例を点線で囲み、示した。
【０１７１】
条件Ｃ及び条件Ｄを用いて成膜した酸化物半導体膜のＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓ
ｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析結果を図３４に
示す。図３４は分子量＝１８における放出量を示す。図３４（Ａ）は条件Ｃを用いた膜、
図３４（Ｂ）は条件Ｄを用いた膜の結果である。膜密度の低い条件Ｃを用いて形成した酸
化物半導体膜では、ＴＤＳ分析において分子量＝１８における放出が顕著に観測され、Ｈ
２Ｏ、つまり水分の放出であることが示唆される。つまり水分の吸着が多い膜であると考
えられる。
【０１７２】
水分の吸着についてより詳細に調べるため、条件Ｃを用いて成膜した酸化物半導体膜に
ついて、ＴＤＳ分析を行った後に、平均温度２４℃、平均湿度６１％の大気中に２４時間
放置した後、再度ＴＤＳ分析を行った。その結果を図３５に示す。図３５（Ａ）は１回目
の分析結果を、図３５（Ｂ）は大気中に放置した後の分析結果、すなわち２回目の分析結
果を示す。２回目の分析において、分子量１８に起因するピークは再び観測された。この
ことから、１回目のＴＤＳ分析により水分が放出された後、大気中で再び水分を吸着した
と考えられる。つまり、密度が低く、鬆を有する膜は、水分を吸着しやすいといえる。
【０１７３】
（実施の形態２）
本実施の形態では、本発明の一態様である酸化物半導体を用いたトランジスタの一例に
ついて説明する。
【０１７４】
従来のシリコンやゲルマニウム、及びその化合物を用いたトランジスタでは、特に微細
なチャネル長を有する素子では短チャネル効果を抑制するために、ゲート電界を強くする
ことが好ましく、ゲート電界を強くするためにはゲート絶縁膜の薄膜化が好ましい。
【０１７５】
一方、酸化物半導体膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トラ
ンジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル
効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒ
ｉｎｇ）の影響が小さい。酸化物半導体膜を用いたトランジスタは、短チャネル効果に対
する耐性を有すると言い換えることもできる。
【０１７６】
短チャネル効果に対する耐性が高いために、酸化物半導体膜を用いたトランジスタでは
シリコン等を用いた従来のトランジスタよりもゲート絶縁膜を厚くすることが可能となる
。例えばチャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１
０ｎｍ程度の厚いゲート絶縁膜を用いてもよい。ここで、ゲート絶縁膜を厚くすることに
より寄生容量を低減することができる。よって、回路の動特性を向上できる場合がある。
またゲート絶縁膜を厚くすることにより、リーク電流を低減し、消費電力を下げられる場
合がある。
【０１７７】
また、チャネル長が微細化するのに伴いドレイン電界が強まるため、シリコン等を用い
た従来のトランジスタにおいては、特に微細なチャネル長を有する場合にホットキャリア
劣化による信頼性の低下がより顕著となる。一方、酸化物半導体ではバンドギャップが大
きく（例えばインジウム、ガリウム及び亜鉛を有する酸化物半導体では２．５ｅＶ以上）
、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、従来のシリコ
ン等を用いたトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よ
って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある
。
【０１７８】
ゲート絶縁膜を厚くすることによりゲート絶縁膜の耐圧を高めることができ、より高い
ゲート電圧でトランジスタを駆動することができる。また、ホットキャリア劣化を抑制す
ることにより、チャネル長を長くせずとも高いドレイン電圧でトランジスタを駆動するこ
とができる。よって、高い電圧が入力される回路においてトランジスタの信頼性を高める
ことができるとともに、チャネル長の縮小が可能となり回路の集積度を高めることができ
る。
【０１７９】
また、真性または実質的に真性の酸化物半導体膜を用いたトランジスタでは、ソース電
極及びドレイン電極間の距離が充分小さいときには、ソース電界及びドレイン電界の影響
により伝導帯下端のエネルギーが低くなり、伝導帯下端のエネルギーとフェルミ準位が近
くなる。この現象を、Ｃｏｎｄｕｃｔｉｏｎ  Ｂａｎｄ  Ｌｏｗｅｒｉｎｇ  Ｅｆｆｅｃ
ｔ（ＣＢＬ効果）と呼ぶ。ＣＢＬ効果によって、Ｖｇ−Ｉｄ特性において０Ｖ付近の低い
ゲート電圧からドレイン電流が流れ始めるために、トランジスタの駆動電圧を低くするこ
とができる場合がある。
【０１８０】
ここで、酸化物半導体膜としてＣＡＡＣ−ＯＳ膜を用いることが好ましい。ＣＡＡＣ−
ＯＳ膜のＣＡＡＣ比率は高いことが好ましい。ＣＡＡＣ比率を高めることにより、例えば
トランジスタのキャリア散乱の影響を小さくすることができ、高い電界効果移動度を得る
ことができる。また、粒界の影響を小さくすることができるため、トランジスタのオン特
性のばらつきを小さくすることができる。よって、信頼性の高い半導体装置を得ることが
できる。また、バラツキの小さいトランジスタを用いることにより駆動電圧を小さくし、
消費電力を下げることができる。また、例えば欠陥密度の低いＣＡＡＣ−ＯＳ膜を実現す
ることができる。また、不純物の少ないＣＡＡＣ−ＯＳ膜を実現することができる。欠陥
密度を低減することにより、例えば極めて低いオフ電流特性を実現することができる。
【０１８１】
［酸化物半導体膜を用いたトランジスタ］
酸化物半導体膜を用いたトランジスタの一例について、図５を用いて説明する。
【０１８２】
図５（Ａ）はトランジスタ１００の上面図を示す。また、図５（Ｂ）は図５（Ａ）に示
す一点鎖線Ｘ−Ｘ’における断面を、図５（Ｃ）は一点鎖線Ｙ−Ｙ’における断面を示す
。図５に示すトランジスタ１００は、半導体層１０１と、導電層１０４ａ及び導電層１０
４ｂと、半導体層１０１上のゲート絶縁膜１０２と、ゲート絶縁膜１０２を介して半導体
層１０１と重なるゲート電極１０３と、を有する。またトランジスタ１００を覆って、絶
縁膜１１２及び絶縁膜１１３が設けられている。また、トランジスタ１００は、導電層１
０５を有してもよい。ここで、図５に示すようにトランジスタ１００は基板５０上に設け
られることが好ましい。また、基板とトランジスタ１００の間に、基板５０の上面に接す
る絶縁膜５１と、絶縁膜５１の上面に接する絶縁膜１１４と、を有してもよい。また、図
５において半導体層１０１は絶縁膜１１４の上面に接する。また、基板５０と絶縁膜１１
４の間に、絶縁膜を設けなくてもよい。
【０１８３】
半導体層１０１は、単層で形成してもよく、また図５に示す例のように、半導体層１０
１ａ、半導体層１０１ｂ及び半導体層１０１ｃの積層構造で形成されることがより好まし
い。このような場合には図５に示すトランジスタ１００は、半導体層１０１ａと、半導体
層１０１ａの上面に接する半導体層１０１ｂと、半導体層１０１ｂの上面と接し、半導体
層１０１ｂと重なる領域で離間する導電層１０４ａ及び導電層１０４ｂと、半導体層１０
１ｂの上面に接する半導体層１０１ｃと、半導体層１０１ｃ上にゲート絶縁膜１０２と、
ゲート絶縁膜１０２及び半導体層１０１ｃを介して半導体層１０１ｂと重なるゲート電極
１０３と、を有する。半導体層１０１ａは、絶縁膜１１４と半導体層１０１ｂの間に設け
られている。また、半導体層１０１ｃは、半導体層１０１ｂとゲート絶縁膜１０２の間に
設けられている。また、導電層１０４ａ及び導電層１０４ｂは、半導体層１０１ｂの上面
に接し、半導体層１０１ｃの下面と接する。
【０１８４】
導電層１０４ａ及び導電層１０４ｂはソース電極またはドレイン電極としての機能を有
する。また、導電層１０５に、ソース電極よりも低い電圧または高い電圧を印加し、トラ
ンジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、
トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであっ
てもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合が
ある。なお、導電層１０５に印加する電圧は、可変であってもよいし、固定であってもよ
い。導電層１０５に印加する電圧を可変にする場合、電圧を制御する回路を導電層１０５
に接続してもよい。また、導電層１０５は、ゲート電極１０３と接続してもよい。
【０１８５】
トランジスタに設けられる導電層１０４ａ及び導電層１０４ｂとして、タングステン、
チタン、アルミニウム、銅、モリブデン、クロム、またはタンタル単体若しくは合金等の
酸素と結合しやすい導電材料を用いることができる。この結果、半導体層１０１に含まれ
る酸素と、導電層１０４ａ及び導電層１０４ｂに含まれる導電材料とが結合し、半導体層
１０１において、酸素欠損領域が形成される。また、半導体層１０１に導電層１０４ａ及
び導電層１０４ｂを形成する導電材料の構成元素の一部が混入する場合もある。これらの
結果、半導体層１０１において、導電層１０４ａ、及び導電層１０４ｂと接する領域近傍
に、第１の低抵抗領域、及び第２の低抵抗領域が形成される。第１の低抵抗領域、及び第
２の低抵抗領域は、導電性が高いため、半導体層１０１と、導電層１０４ａ及び導電層１
０４ｂとの接触抵抗を低減することが可能であり、トランジスタのオン電流を増大させる
ことが可能である。
【０１８６】
なお、第１の低抵抗領域と、第２の低抵抗領域の端部は、導電層１０４ａと、導電層１
０４ｂの端部と略一致してもよい。または、導電層１０４ａと導電層１０４ｂの端部より
内側に、第１の低抵抗領域と第２の低抵抗領域の端部が位置してもよい。半導体層１０１
において、第１の低抵抗領域と第２の低抵抗領域が形成される場合、チャネル長は半導体
層１０１とゲート絶縁膜１０２の界面における第１の低抵抗領域と第２の低抵抗領域との
間の距離となる。
【０１８７】
半導体層１０１ｂは、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和力の大き
い酸化物を用いることが好ましい。例えば、半導体層１０１ｂとして、半導体層１０１ａ
及び半導体層１０１ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは
０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大き
い酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差であ
る。
【０１８８】
半導体層１０１ｂとして、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和力の
大きい酸化物を用いることにより、ゲート電極に電界を印加すると、半導体層１０１ａ、
半導体層１０１ｂ、半導体層１０１ｃのうち、電子親和力の大きい半導体層１０１ｂにチ
ャネルが形成される。ここで、半導体層１０１ｂにチャネルが形成されることにより、例
えばチャネル形成領域がゲート絶縁膜１０２との界面から離れるために、ゲート絶縁膜と
の界面での散乱の影響を小さくすることができる。よって、トランジスタの電界効果移動
度を高くすることができる。ここで、半導体層１０１ｂと半導体層１０１ｃは後述する通
り、構成する元素が共通しているため、界面散乱がほとんど生じない。
【０１８９】
また、ゲート絶縁膜に酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜また
は窒化シリコン膜等を用いる場合、ゲート絶縁膜に含まれるシリコンが、酸化物半導体膜
に混入することがある。酸化物半導体膜にシリコンが含まれると、酸化物半導体膜の結晶
性の低下、キャリア移動度の低下などが起こる場合がある。従って、チャネルが形成され
る半導体層１０１ｂの不純物濃度、例えばシリコン濃度を低減するために、半導体層１０
１ｂとゲート絶縁膜との間に半導体層１０１ｃを設けることが好ましい。同様の理由によ
り、絶縁膜１１４からの不純物拡散の影響を低減するために、半導体層１０１ｂと絶縁膜
１１４の間に半導体層１０１ａを設けることが好ましい。
【０１９０】
半導体層１０１ｂは、例えば、インジウムを含む酸化物半導体である。半導体層１０１
ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、
半導体層１０１ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、
ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素とし
ては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコ
ニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングス
テンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合
がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素と
の結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化
物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層１
０１ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場
合がある。
【０１９１】
半導体層１０１ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層
１０１ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは
２．７ｅＶ以上３．７ｅＶ以下、さらに好ましくは２．８ｅＶ以上３．３ｅＶ以下とする
。
【０１９２】
ここで、半導体層１０１ｂにはＣＡＡＣ−ＯＳ膜を用いることが好ましい。ＣＡＡＣ−
ＯＳ膜を用いることにより、キャリアの散乱が小さく、高い電界効果移動度のトラジスタ
を実現することができる。また、半導体層１０１ｂのＣＡＡＣ比率を高めることが好まし
い。ＣＡＡＣ比率は例えば、好ましくは９０％以上、より好ましくは９５％以上、さらに
好ましくは９７％以上１００％以下である。
【０１９３】
次に、半導体層１０１ａ及び半導体層１０１ｃについて説明する。例えば、半導体層１
０１ａ及び半導体層１０１ｃは、半導体層１０１ｂを構成する酸素以外の元素一種以上、
または二種以上から構成される酸化物半導体である。半導体層１０１ｂを構成する酸素以
外の元素一種以上、または二種以上から半導体層１０１ａ及び半導体層１０１ｃが構成さ
れるため、半導体層１０１ａと半導体層１０１ｂとの界面、及び半導体層１０１ｂと半導
体層１０１ｃとの界面において、界面準位が形成されにくい。
【０１９４】
ここで、半導体層１０１ａ及び半導体層１０１ｃにはＣＡＡＣ−ＯＳ膜を用いることが
好ましい。
【０１９５】
例えば、ｃ軸配向した複数の結晶部を有するＣＡＡＣ−ＯＳ膜を半導体層１０１ａとし
て用いることにより、その上に積層される半導体層１０１ｂは、半導体層１０１ａとの界
面近傍においても、良好なｃ軸配向を有する領域を形成することができる。
【０１９６】
また、ＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率を高めることにより、例えば、欠陥をより少な
くすることができる。また、例えばスピネル型の構造を有する領域を少なくすることがで
きる。また、例えばキャリアの散乱を小さくすることができる。また、例えば不純物に対
するブロック能の高い膜とすることができる。よって、半導体層１０１ａ及び半導体層１
０１ｃのＣＡＡＣ比率を高めることにより、チャネルが形成される半導体層１０１ｂと良
好な界面を形成し、キャリア散乱を小さく抑えることができる。また、半導体層１０１ｂ
への不純物の混入を抑制することができ、半導体層１０１ｂの不純物濃度を低減すること
ができる。
【０１９７】
ここでバンド構造について図２０（Ａ）に示す。図２０（Ａ）には、真空準位（ｖａｃ
ｕｕｍ  ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。）及び価
電子帯上端のエネルギー（Ｅｖと表記。）を示す。
【０１９８】
ここで、半導体層１０１ａと半導体層１０１ｂとの間には、半導体層１０１ａと半導体
層１０１ｂとの混合領域を有する場合がある。また、半導体層１０１ｂと半導体層１０１
ｃとの間には、半導体層１０１ｂと半導体層１０１ｃとの混合領域を有する場合がある。
混合領域は、界面準位密度が低くなる。そのため、半導体層１０１ａ、半導体層１０１ｂ
及び半導体層１０１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に
変化する（連続接合ともいう。）バンド構造となる。
【０１９９】
なお、図２０（Ａ）では、半導体層１０１ａと半導体層１０１ｃのＥｃが同様である場
合について示したが、それぞれが異なっていてもよい。例えば、半導体層１０１ａよりも
半導体層１０１ｃのＥｃが高いエネルギーを有してもよい。
【０２００】
このとき、電子は、半導体層１０１ａ中及び半導体層１０１ｃ中ではなく、半導体層１
０１ｂ中を主として移動する（図２０（Ｂ）参照。）。上述したように、半導体層１０１
ａ及び半導体層１０１ｂの界面における界面準位密度、半導体層１０１ｂと半導体層１０
１ｃとの界面における界面準位密度が低くすることによって、半導体層１０１ｂ中で電子
の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０２０１】
図５（Ｂ）に示すように、半導体層１０１ｂの側面は、導電層１０４ａ及び導電層１０
４ｂと接する。また、図５（Ｃ）に示すように、ゲート電極１０３の電界によって、半導
体層１０１ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的
に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａ
ｎｎｅｌ）構造とよぶ。）。そのため、半導体層１０１ｂの全体（バルク）にチャネルが
形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン
間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０２０２】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ま
しくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領
域を有する。
【０２０３】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
【０２０４】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
【０２０５】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０２０６】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
【０２０７】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
【０２０８】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０２０９】
ここでは、図５に例として示すように、酸化物半導体として半導体層１０１ａ、半導体
層１０１ｂ及び半導体層１０１ｃの３層を積層して用いる例を示すが、トランジスタ１０
０に用いることのできる酸化物半導体は、単層でもよい。また、半導体層１０１ａ、半導
体層１０１ｂ及び半導体層１０１ｃのうち、いずれか一、または二を有さない構造として
もよい。
【０２１０】
半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃは、少なくともインジウム
を含むと好ましい。なお、半導体層１０１ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭ
の和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍ
が５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５
ａｔｏｍｉｃ％以上とする。また、半導体層１０１ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉ
ｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％
以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、
Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０１ｃがＩｎ−Ｍ−Ｚｎ酸化物の
とき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏ
ｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ
％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層１０１ｃは、半導体層１０
１ａと同種の酸化物を用いても構わない。
【０２１１】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有す
る。そのため、例えば半導体層１０１ｃはインジウムガリウム酸化物を含んでもよい。ガ
リウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以
上、さらに好ましくは９０％以上とする。
【０２１２】
ここで、半導体層１０１ｂは、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和
力が、０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さ
らに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物であることが好ましい。
【０２１３】
高いＣＡＡＣ比率を有する、より優れたＣＡＡＣ−ＯＳ膜を得るためには、例えば半導
体層１０１ｂがインジウム、元素Ｍ及び亜鉛を有する場合には、インジウム、元素Ｍ及び
亜鉛の原子数比、ｘ：ｙ：ｚは、実施の形態１で示した図２の領域１２の範囲内の値であ
ることが好ましく、領域１３に示す範囲内の値であることがより好ましい。
【０２１４】
また、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃは、スピネル型の結
晶構造が含まれない、または少ないことが好ましい。また、半導体層１０１ａ、半導体層
１０１ｂ及び半導体層１０１ｃは、ＣＡＡＣ−ＯＳ膜であることが好ましい。
【０２１５】
ここで、より具体的な例として、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１
０１ｃがそれぞれインジウム、元素Ｍ及び亜鉛を有する酸化物である場合を考える。ここ
で、半導体層１０１ａのインジウム、元素Ｍ及び亜鉛の原子数比をインジウム：元素Ｍ：
亜鉛＝ｘａ：ｙａ：ｚａとする。同様に、半導体層１０１ｂのインジウム、元素Ｍ及び亜
鉛の原子数比をインジウム：元素Ｍ：亜鉛＝ｘｂ：ｙｂ：ｚｂとし、半導体層１０１ｃの
インジウム、元素Ｍ及び亜鉛の原子数比をインジウム：元素Ｍ：亜鉛＝ｘｃ：ｙｃ：ｚｃ
とする。
【０２１６】
半導体層１０１ａ及び半導体層１０１ｃはスピネル型の結晶構造が含まれない、または
少ないことが好ましい。よって、ｘａ：ｙａ：ｚａ及びｘｃ：ｙｃ：ｚｃは、例えば図１
（Ｂ）の領域１１の範囲内であることが好ましい。また、半導体層１０１ｂは、半導体層
１０１ａ及び半導体層１０１ｃよりも電子親和力の大きい酸化物であることが好ましい。
【０２１７】
よって、例えばｘａ：ｙａ：ｚａ及びｘｃ：ｙｃ：ｚｃは、例えば領域１１の範囲内で
あり、かつ半導体層１０１ｂよりも電子親和力が小さくなる値を取ることが好ましい。
【０２１８】
ここで、半導体層１０１ｂの電子親和力を半導体層１０１ａ及び半導体層１０１ｃより
大きくするには、例えば半導体層１０１ｂのインジウムの含有率を半導体層１０１ａ及び
半導体層１０１ｃよりも高めることが好ましい。例えば、ｘｂ／（ｘｂ＋ｙｂ＋ｚｂ）＞
ｘａ／（ｘａ＋ｙａ＋ｚａ）、及びｘｂ／（ｘｂ＋ｙｂ＋ｚｂ）＞ｘｃ／（ｘｃ＋ｙｃ＋
ｚｃ）を満たすことが好ましい。
【０２１９】
または、半導体層１０１ａは、例えば領域１１の範囲内であり、かつｘａ≦２ｙａを満
たすことが好ましい。また、半導体層１０１ｃは、例えば領域１１の範囲内であり、かつ
ｘｃ≦ｙｃを満たすことがより好ましい。
【０２２０】
同様に、半導体層１０１ｃは、例えば領域１１の範囲内であり、かつｘｃ≦２ｙｃを満
たすことが好ましい。また、半導体層１０１ｃは、例えば領域１１の範囲内であり、かつ
ｘｃ≦ｙｃを満たすことがより好ましい。
【０２２１】
すなわち、半導体層１０１ａは、座標Ｋ（８：１４：７）と、座標Ｌ（２：５：７）と
、座標Ｍ（５１：１４９：３００）と、座標Ｎ（４６：２８８：８３３）と、座標Ｏ（０
：２：１１）と、座標Ｐ（０：０：１）と、座標Ａ（２：２：１）と、前記座標Ｋとを、
順番に線分で結んだ範囲内の原子数比を有することが好ましい。
【０２２２】
また、半導体層１０１ｃは、座標Ｋ（８：１４：７）と、座標Ｌ（２：５：７）と、座
標Ｍ（５１：１４９：３００）と、座標Ｎ（４６：２８８：８３３）と、座標Ｏ（０：２
：１１）と、座標Ｐ（０：０：１）と、座標Ａ（２：２：１）と、前記座標Ｋとを、順番
に線分で結んだ範囲内の原子数比を有することが好ましい。
【０２２３】
また、半導体層１０１ａや、半導体層１０１ｃは、座標Ｋ（８：１４：７）と、座標Ｌ
（２：５：７）と、座標Ｍ（５１：１４９：３００）と、座標Ｎ（４６：２８８：８３３
）と、座標Ｐ（０：０：１）と、座標Ｃ（８：１２：２５）と、座標Ｂ（２３：２７：２
５）と、座標Ａ（２：２：１）と、前記座標Ｋとを、順番に線分で結んだ範囲内の原子数
比を有することが好ましい。
【０２２４】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層１０１ｂの全体
にチャネルが形成される。したがって、半導体層１０１ｂが厚いほどチャネル領域は大き
くなる。即ち、半導体層１０１ｂが厚いほど、トランジスタのオン電流を高くすることが
できる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以
上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層１０１ｂとすればよい
。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好
ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体
層１０１ｂとすればよい。
【０２２５】
また、トランジスタのオン電流を高くするためには、半導体層１０１ｃの厚さは小さい
ほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ
以下の領域を有する半導体層１０１ｃとすればよい。一方、半導体層１０１ｃは、チャネ
ルの形成される半導体層１０１ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、
シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０
１ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは
１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層１０１ｃとすれ
ばよい。また、半導体層１０１ｃは、ゲート絶縁膜１０２などから放出される酸素の外方
拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０２２６】
また、信頼性を高くするためには、半導体層１０１ａは厚く、半導体層１０１ｃは薄い
ことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４
０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層１０１ａとすれ
ばよい。半導体層１０１ａの厚さを、厚くすることで、隣接する絶縁体と半導体層１０１
ａとの界面からチャネルの形成される半導体層１０１ｂまでの距離を離すことができる。
ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ま
しくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層１
０１ａとすればよい。
【０２２７】
酸化物半導体膜に水素が多量に含まれると、水素に起因してドナー準位が形成される場
合がある。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう
。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化
物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化する
ことが好ましい。
【０２２８】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を
行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加
酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よ
りも多くする場合を過酸素化処理と記す場合がある。
【０２２９】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下
、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下で
あることをいう。
【０２３０】
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、
好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５
℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×
１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。
【０２３１】
ここで、トランジスタの半導体の形状による電気特性の違いを、デバイスシミュレーシ
ョンによって計算した。計算で用いたトランジスタのモデルを図６５に示す。なお、計算
には、Ｓｙｎｏｐｓｙｓ社のＳｅｎｔａｕｒｕｓを用いた。
【０２３２】
図６５（Ａ）及び図６５（Ｂ）は、積層構造の半導体層を有するトランジスタ６０ａの
断面構造である。図６５（Ａ）はチャネル長方向の断面図であり、図６５（Ｂ）のチャネ
ル幅方向の断面図である。
【０２３３】
トランジスタ６０ａは、基板（図示しない。）の上面に接する絶縁膜６１と、絶縁膜６
１の上面に接する半導体層６２と、半導体層６２の上面に接する半導体層６３と、半導体
層６３の上面と接し、半導体層６３と重なる領域で離間する導電層６５ｓ及び導電層６５
ｄと、半導体層６３の上面に接する半導体層６６と、半導体層６６上の絶縁膜６７と、絶
縁膜６７を介して半導体層６３と重なるゲート電極６８と、を有する。なお、半導体層６
３において、導電層６５ｓ、６５ｄと接する領域は、低抵抗層６４ｓ、６４ｄを有する。
また、絶縁膜６７はゲート絶縁膜としての機能を有する。導電層６５ｓ、６５ｄは、ソー
ス電極またはドレイン電極としての機能を有する。また、トランジスタ６０ａを覆って、
絶縁膜６９が設けられている。
【０２３４】
図６５（Ｃ）及び図６５（Ｄ）は、単層構造の半導体層を有するトランジスタ６０ｂの
断面構造である。図６５（Ｃ）はチャネル長方向の断面図であり、図６５（Ｄ）のチャネ
ル幅方向の断面図である。
【０２３５】
トランジスタ６０ｂは、基板（図示しない。）の上面に接する絶縁膜６１と、絶縁膜６
１の上面に接する絶縁膜７２と、絶縁膜７２の上面に接する半導体層６３と、半導体層６
３の上面と接し、半導体層６３と重なる領域で離間する導電層６５ｓ及び導電層６５ｄと
、半導体層６３の上面に接する絶縁膜７６と、絶縁膜７６上の絶縁膜６７と、絶縁膜６７
を介して半導体層６３と重なるゲート電極６８と、を有する。なお、半導体層６３におい
て、導電層６５ｓ、６５ｄと接する領域は、低抵抗層６４ｓ、６４ｄを有する。また、絶
縁膜６７及び絶縁膜７６は、ゲート絶縁膜としての機能を有する。また、トランジスタ６
０ｂを覆って、絶縁膜６９が設けられている。
【０２３６】
計算に用いた条件を以下に示す。トランジスタ６０ａ、６０ｂにおいて、チャネル長Ｌ
を６０ｎｍ、チャネル幅を６０ｎｍとし、半導体層６３の長さＬ１を１４０ｎｍとし、チ
ャネル長方向において、導電層６５ｓ、６５ｄと、ゲート電極６８との重なる長さを２０
ｎｍとした。また、絶縁膜６１の比誘電率を４．１とし、膜厚を４００ｎｍとした。導電
層６５ｓ、６５ｄの仕事関数を４．６ｅＶとした。絶縁膜６７の比誘電率を４．１とし、
膜厚を１０ｎｍとした。ゲート電極６８の仕事関数を５．０ｅＶとした。
【０２３７】
また、トランジスタ６０ａ、６０ｂの半導体層６３の条件を表４に示す。
【０２３８】
【表４】
2019059664.tif 000014
【０２３９】
また、トランジスタ６０ａにおいて、半導体層６２、６６として、Ｉｎ―Ｇａ―Ｚｎ酸
化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、半導体層６２、６６の、電子親和力を４
．３ｅＶ、バンドギャップを３．７ｅＶ、比誘電率を１５、ドナー密度を６．６×１０−
９個／ｃｍ３、電子移動度を０．１ｃｍ２／Ｖｓ、正孔移動度を０．０１ｃｍ２／Ｖｓ、
Ｎｃ及びＮｖをそれぞれ５×１０１８個／ｃｍ３とした。また、半導体層６２の厚さを２
０ｎｍ、半導体層６６の厚さを５ｎｍとした。
【０２４０】
また、トランジスタ６０ｂにおいて、絶縁膜７２、７６の、電子親和力を０．９ｅＶ、
バンドギャップを９ｅＶ、比誘電率を１５とした。また、絶縁膜７２の厚さを２０ｎｍ、
絶縁膜７６の厚さを５ｎｍとした。
【０２４１】
また、トランジスタ６０ａの半導体層６６と絶縁膜６７の界面に電子トラップを設けた
。また、トランジスタ６０ｂの半導体層６３と絶縁膜７６の界面に電子トラップを設けた
。電子トラップの分布ｆは、正規分布をしているため、数式９で求めることができる。
【０２４２】
【数９】
2019059664.tif 000015
なお、数式９において、Ｎ０は電子トラップの最大密度であり、Ｅ０は伝導帯の下端の
エネルギーであり、Ｅは伝導帯の下端から価電子帯へ向けて分布する電子トラップの準位
であり、Ｅｓは電子トラップのばらつきの大きさを示す。ここでは、Ｎ０＝１．７×１０
１３／ｅＶｃｍ２、Ｅ０＝０ｅＶ、Ｅｓ＝０．１ｅＶとして計算を行った。
【０２４３】
図７６（Ａ）に、トランジスタ６０ａのＶｇ−Ｉｄ特性の計算結果を示し、図７６（Ｂ
）にトランジスタ６０ｂのＶｇ−Ｉｄ特性の計算結果を示す。なお、図７６において、横
軸はゲート電圧Ｖｇを示し、第１縦軸はドレイン電流Ｉｄを示し、第２縦軸は電界効果移
動度を示す。また、実線は電子トラップを設けなかったトランジスタの計算結果であり、
破線は電子トラップを設けたトランジスタの計算結果である。また、細線はドレイン電圧
Ｖｄ＝０．１Ｖとしたときの計算結果であり、太線はドレイン電圧Ｖｄ＝１Ｖとしたとき
の計算結果である。
【０２４４】
図７６（Ｂ）に示すように、半導体層６３と絶縁膜７６の界面に電子トラップを設ける
と、オン電流の低下がみられる。しかしながら、図７６（Ａ）に示すように、半導体層６
６と絶縁膜６７の界面に電子トラップを設けても、オン電流の低下はわずかである。積層
構造の半導体層において、半導体層６３は、半導体層６２及び半導体層６６よりも電子親
和力の大きい酸化物である。ゲート電極に電界を印加すると、半導体層６２、半導体層６
３、半導体層６６のうち、電子親和力の大きい半導体層６３にチャネルが形成される。チ
ャネルが、半導体層６６と絶縁膜６７との界面から離れるため、チャネルにおいて、半導
体層６６と絶縁膜６７との界面での電子トラップの影響を小さくすることができる。よっ
て、トランジスタのオン電流の低下を抑制することができる。また、トランジスタのしき
い値電圧の変動を抑制することが可能であり、トランジスタの信頼性を高めることができ
る。
【０２４５】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形
態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定
されない。例えば、本発明の一態様として、酸化物半導体を有するトランジスタを用いた
場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または
、状況に応じて、本発明の一態様は、酸化物半導体を用いないトランジスタを用いてもよ
い。あるいは、場合によっては、または、状況に応じて、本発明の一態様は、酸化物半導
体とは異なる半導体材料を用いたトランジスタを用いてもよい。そのようなトランジスタ
として、例えば、本発明の一態様は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧ
ｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、炭化シリコン、窒化物半導体
、化合物半導体、有機半導体などを有するトランジスタを用いてもよい。また、半導体の
結晶性として、場合によっては、または、状況に応じて、非晶質半導体、微結晶半導体、
多結晶半導体、単結晶半導体等を用いてもよい。また、例えば、本発明の一態様として、
所定の原子比で所定の原子を有する半導体の例を示したが、本発明の一態様は、これに限
定されない。場合によっては、または、状況に応じて、本発明の一態様は、所定の原子比
に合致しない比率で原子を有する半導体を用いてもよい。
【０２４６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０２４７】
（実施の形態３）
以下では、本発明の一態様の酸化物半導体を用いたトランジスタの構造及び半導体装置
について説明する。
【０２４８】
［トランジスタの変形例］
酸化物半導体を用いたトランジスタ１００は、実施の形態２で示した図５の構造に限定
されない。例えばトランジスタ１００は、図６に示す構造でもよい。図６は、導電層１０
４ａ及び導電層１０４ｂの形状が図５と異なる。図５（Ｂ）に示す断面では、導電層１０
４ａ及び導電層１０４ｂは、半導体層１０１ａの側面、半導体層１０１ｂの側面及び半導
体層１０１ｂの上面と接する。図６（Ａ）では、導電層１０４ａ及び導電層１０４ｂは、
半導体層１０１ｂの上面と接し、導電層１０４ａの端部及び導電層１０４ｂの端部は、半
導体層１０１ｂの端部と概略揃う領域を有する。なお、図６（Ｂ）は、図６（Ａ）に示す
一点鎖線Ａ−Ｂを通り、図６（Ａ）と垂直な面の断面を示す。
【０２４９】
また、トランジスタ１００は、図６６に示す構造でもよい。図６６は、絶縁膜１１４の
表面の平坦化を行っていないことが、図６と異なる主な点である。
【０２５０】
また、トランジスタ１００は、図７に示す構造でもよい。図７は、ゲート絶縁膜１０２
及び半導体層１０１ｃの形状が図５と異なる。図５（Ｂ）及び図５（Ｃ）では、ゲート絶
縁膜１０２及び半導体層１０１ｃの端部は、ゲート電極１０３の端部と概略揃う領域を有
する。一方、図７（Ａ）及び図７（Ｂ）では、ゲート絶縁膜１０２及び半導体層１０１ｃ
の端部は、ゲート電極１０３の端部よりも外側に位置する領域を有する。なお、図７（Ｂ
）は、図７（Ａ）に示す一点鎖線Ａ−Ｂを通り、図７（Ａ）と垂直な面の断面を示す。
【０２５１】
また、トランジスタ１００は図８に示す構造でもよい。図５では、半導体層１０１ｃが
導電層１０４ａ及び導電層１０４ｂの上面に接するのに対し、図８では、導電層１０４ａ
及び導電層１０４ｂの下面に接する。なお、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ａ
−Ｂを通り、図８（Ａ）と垂直な面の断面を示す。このような構成とすることで、半導体
層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃを構成するそれぞれの膜の成膜時に
おいて、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥
を低減することができる。
【０２５２】
また、トランジスタ１００は、図６７に示すように、層１１９ａ及び層１１９ｂを有し
てもよい。
【０２５３】
層１１９ａ及び層１１９ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導
体または酸化窒化物半導体を用いればよい。層１１９ａ及び層１１９ｂとしては、例えば
、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、
タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む
層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を
含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよび
ニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン
、ゲルマニウムまたはアルゴンを含んでも構わない。
【０２５４】
層１１９ａ及び層１１９ｂは、可視光線を透過する性質を有しても構わない。または、
層１１９ａ及び層１１９ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは
吸収することで透過させない性質を有しても構わない。このような性質を有することで、
迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０２５５】
また、層１１９ａ及び層１１９ｂは、半導体層１０１ｂなどとの間にショットキー障壁
を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特
性を向上させることができる。
【０２５６】
なお、層１１９ａ及び層１１９ｂは、導電層１０４ａ及び導電層１０４ｂよりも高抵抗
の層を用いると好ましい場合がある。また、層１１９ａ及び層１１９ｂは、トランジスタ
のチャネルよりも低抵抗の層を用いると好ましい場合がある。例えば、層１１９ａ及び層
１１９ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ
以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層１１９ａ及び層１１９ｂの抵
抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を
緩和することができる。そのため、トランジスタの電気特性の変動を低減することができ
る。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる
。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることがで
きる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層１１９ａ及び層
１１９ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合があ
る。
【０２５７】
また、トランジスタ１００は、図９に示す構造でもよい。なお、図９（Ｂ）は、図９（
Ａ）に示す一点鎖線Ａ−Ｂを通り、図９（Ａ）と垂直な面の断面を示す。図９は、導電層
１０４ａ及び導電層１０４ｂを有さない点が、図５と異なる。ここで図９（Ｃ）に示すよ
うに、トランジスタ１００は低抵抗層１７１ａ及び低抵抗層１７１ｂを有してもよい。低
抵抗層１７１ａ及び低抵抗層１７１ｂはソース領域またはドレイン領域として機能するこ
とが好ましい。また、低抵抗層１７１ａ及び低抵抗層１７１ｂは不純物が添加されていて
もよい。不純物を添加することにより半導体層１０１の抵抗を下げることができる。添加
する不純物としては、例えばアルゴン、ホウ素、炭素、マグネシウム、アルミニウム、シ
リコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄
、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、
ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステンから選択された一種以上を添加することが好ましい。低抵抗層１
７１ａ及び低抵抗層１７１ｂは例えば、半導体層１０１中に、上述の不純物元素を５×１
０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さら
に好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏ
ｍｓ／ｃｍ３以上含む領域である。図９（Ｄ）は、図９（Ｃ）の領域３２４の拡大図であ
る。
【０２５８】
なお、このような抵抗の低い領域に不純物、例えば不要な水素などをトラップできる場
合がある。不要な水素を低抵抗層にトラップすることによりチャネル領域の水素濃度を低
くし、トランジスタ１００の特性として、良好な特性を得ることができる。
【０２５９】
また、トランジスタ１００は、図１０に示す構造でもよい。図１０は、半導体層１０１
ｃとゲート絶縁膜１０２の形状が図９と異なる。図９（Ａ）及び図９（Ｂ）ではゲート絶
縁膜１０２の端部は、ゲート電極１０３の端部と概略揃う領域を有し、半導体層１０１ｃ
はゲート電極１０３の端部よりも外側に位置する領域を有する。図１０（Ａ）及び（Ｂ）
では、半導体層１０１ｃとゲート絶縁膜１０２の端部は、ゲート電極１０３の端部よりも
外側に位置し、半導体層１０１ｃが半導体層１０１ａ及び半導体層１０１ｂの側面と接す
る領域を有する。なお、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ａ−Ｂを通り、図
１０（Ａ）と垂直な面の断面を示す。
【０２６０】
また、図６乃至図１０に示した構造では、半導体層１０１ｂに接して半導体層１０１ａ
及び半導体層１０１ｃを設ける構成を説明したが、半導体層１０１ａまたは半導体層１０
１ｃの一方、またはその両方を設けない構成としてもよい。
【０２６１】
また、トランジスタ１００は、図１１に示すように、ゲート電極１０３がゲート絶縁膜
１０２を介して半導体層１０１の下側に設けられる構造としてもよい。図１１（Ａ）及び
図１１（Ｂ）に、トランジスタ１００の上面図及び断面図を示す。図１１（Ａ）はトラン
ジスタ１００の上面図であり、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ−Ｂ間の断面
図、図１１（Ｃ）は、図１１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図１１（
Ａ）では、明瞭化のため、基板５０、ゲート絶縁膜１０２、保護膜２５などを省略してい
る。図１１に示すトランジスタ１００は、基板５０上に設けられるゲート電極１０３と、
基板５０及びゲート電極１０３上に形成されるゲート絶縁膜１０２と、ゲート絶縁膜１０
２を介してゲート電極１０３と重なる半導体層１０１と、半導体層１０１に接する導電層
１０４ａ及び導電層１０４ｂを有する。また、ゲート絶縁膜１０２、半導体層１０１、導
電層１０４ａ及び導電層１０４ｂ上には、保護膜２５が形成される。
【０２６２】
なお、保護膜２５は、半導体層１０１において、ゲート絶縁膜１０２が接する面と反対
側の面において接する。すなわち、保護膜２５は、半導体層１０１において、チャネルが
形成される領域の反対側（以下、バックチャネル領域という。）において、半導体層１０
１と接することで、半導体層１０１のバックチャネル領域を保護する機能を有する。
【０２６３】
ここで、保護膜２５は、例えば２層以上の積層としてもよい。また、保護膜２５は、化
学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する膜
を有することが好ましい。保護膜２５は、例えば酸化シリコン膜、酸化窒化シリコン膜、
窒化シリコン膜などを用いればよい。
【０２６４】
また、トランジスタ１００は図６２に示すように、保護膜２５上に電極１２６を有して
もよい。
【０２６５】
また、トランジスタ１００は図６３に示す構造でもよい。ここで、図１１及び図６２に
示したトランジスタ１００は、チャネルエッチ型のトランジスタであったが、図６３に示
すトランジスタ１００は、チャネル保護型のトランジスタである。
【０２６６】
ここで、チャネルエッチ型のトランジスタの作製工程について説明する。チャネルエッ
チ型のトランジスタの半導体層１０１として、ＣＡＡＣ−ＯＳ膜を用いることにより、一
対の導電層１０４ａ及び導電層１０４ｂを形成するときのエッチングの際に半導体層１０
１が露出しても、半導体層１０１の結晶性が高いためにエッチングのダメージを受けにく
く、良好なトランジスタ特性を得ることができる。チャネルエッチ型のトランジスタを用
いることにより、構造を簡略化することができる。よって、例えばトランジスタの作製に
要する価格を低減することができる。
【０２６７】
また、ＣＡＡＣ−ＯＳ膜は結晶粒界が存在しないために、銅のバリア膜として機能し、
例えば導電層１０４ａ及び導電層１０４ｂに銅を用いた場合に、導電層１０４ａ及び導電
層１０４ｂに含まれる銅がトランジスタのチャネル領域へ拡散することを防ぐと考えられ
る。
【０２６８】
図６３（Ａ）に示すトランジスタ１００は、基板５０上に設けられるゲート電極１０３
と、基板５０及びゲート電極１０３上に形成されるゲート絶縁膜１０２と、ゲート絶縁膜
１０２を介して、ゲート電極１０３と重なる半導体層１０１と、ゲート絶縁膜１０２及び
半導体層１０１上の絶縁膜１２７と、該絶縁膜の開口部において半導体層１０１に接する
一対の導電層１０４ａ及び導電層１０４ｂとを有する。
【０２６９】
なお、図６３（Ｂ）に示すトランジスタ１００のように、半導体層１０１上に形成され
る絶縁膜１２８と、絶縁膜１２８上に端部が形成され、且つ半導体層１０１と接する一対
の導電層１０４ａ及び導電層１０４ｂとを有してもよい。
【０２７０】
図６３（Ａ）、図６３（Ｂ）に示すトランジスタ１００はいずれも、一対の導電層１０
４ａ及び導電層１０４ｂを形成する際に半導体層１０１が絶縁膜１２７、１２８に覆われ
ているため、一対の導電層１０４ａ及び導電層１０４ｂを形成するエッチングによって、
半導体層１０１はダメージを受けない。さらに、絶縁膜１２７、１２８を、窒素を有し、
且つ欠陥量の少ない酸化物絶縁膜とすることで、電気特性の変動が抑制され、信頼性が向
上されたトランジスタを作製することができる。
【０２７１】
また、図６３（Ａ）、図６３（Ｂ）に示すトランジスタ１００は、図６２に示すような
保護膜２５や電極１２６を有してもよい。
【０２７２】
［構成例１］
図１２（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図１２（Ａ）に
示す半導体装置は、トランジスタ１００と、トランジスタ１３０と、容量素子１５０と、
配線ＢＬと、配線ＷＬと、配線ＣＬ、配線ＳＬ、及び配線ＢＧとを有する。
【０２７３】
トランジスタ１３０は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他
方が配線ＳＬと電気的に接続し、ゲートがトランジスタ１００のソースまたはドレインの
一方及び容量素子１５０の一方の電極と電気的に接続する。トランジスタ１００は、ソー
スまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続
する。容量素子１５０は、他方の電極が配線ＣＬと電気的に接続する。また配線ＢＧはト
ランジスタ１００の第２のゲートと電気的に接続する。なお、トランジスタ１３０のゲー
トと、トランジスタ１００のソースまたはドレインの一方と、容量素子１５０の一方の電
極の間のノードをノードＦＮと呼ぶ。
【０２７４】
図１２（Ａ）に示す半導体装置は、トランジスタ１００が導通状態（オン状態）の時に
配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ１００が非導
通状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図
１２（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノ
ードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎ
ｃｅ）素子などの表示素子を有する場合、図１２（Ａ）の半導体装置は表示装置の画素と
して機能させることもできる。
【０２７５】
トランジスタ１００の導通状態、非導通状態の選択は、配線ＷＬまたは配線ＢＧに与え
る電位によって制御することができる。また配線ＷＬまたは配線ＢＧに与える電位によっ
てトランジスタ１００のしきい値電圧を制御することができる。トランジスタ１００とし
て、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦ
Ｎの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシ
ュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができ
る。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジ
スタが挙げられる。
【０２７６】
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えら
れる。このとき、ノードＦＮの電位によって、トランジスタ１００の見かけ上のしきい値
電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ１３０の導通状態
、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとし
て読み出すことができる。
【０２７７】
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）
保持するためには、容量１ｆＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電
流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好まし
い。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい
。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発
明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されているため
、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオ
フ電流を実現することができる。
【０２７８】
また、容量を多くすることにより、より長く、ノードＦＮに電位を保持することができ
る。つまり、保持時間を長くすることができる。
【０２７９】
図１２（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセ
ルアレイ）を構成することができる。
【０２８０】
図１３に、図１２（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す
。なお、図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ａ−Ｂを通り、図１３（Ａ）と垂
直な面の断面を示す。また、図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ｃ−Ｄを通り
、図１３（Ａ）と垂直な面の断面を示す。
【０２８１】
半導体装置は、トランジスタ１３０、トランジスタ１００、及び容量素子１５０を有す
る。トランジスタ１００はトランジスタ１３０の上方に設けられ、トランジスタ１３０と
トランジスタ１００の間には少なくとも１層以上のバリア膜が設けられている。また、複
数のバリア膜を形成してもよい。
【０２８２】
図１３では、トランジスタ１００として、図７に示したトランジスタ構造を用いる。
【０２８３】
トランジスタ１３０は、第１の半導体材料を含んで構成される。また、トランジスタ１
００は第２の半導体材料を含んで構成される。第１の半導体材料と第２の半導体材料は、
同一の材料であってもよいが、異なる半導体材料とすることがより好ましい。
【０２８４】
第１の半導体材料、または第２の半導体材料として用いることのできる半導体としては
、例えばシリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマ
ニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料
、または酸化物半導体材料などが挙げられる。
【０２８５】
ここでは、第１の半導体材料として単結晶シリコンを、第２の半導体材料として酸化物
半導体を用いた場合について説明する。
【０２８６】
〔第１のトランジスタ〕
トランジスタ１３０は、半導体基板１３１に設けられ、半導体基板１３１の一部からな
る半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５、及びソース領域またはドレ
イン領域として機能する低抵抗層１３３ａ及び低抵抗層１３３ｂを有する。
【０２８７】
トランジスタ１３０は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や
駆動方法に応じて適切なトランジスタを用いればよい。
【０２８８】
半導体層１３２のチャネルが形成される領域やその近傍の領域や、ソース領域またはド
レイン領域となる低抵抗層１３３ａ及び低抵抗層１３３ｂ等において、シリコン系半導体
などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇ
ｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、
ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格
子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等
を用いることで、トランジスタ１３０をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂ
ｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０２８９】
また、トランジスタ１３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領
域である領域１７６ａと領域１７６ｂを有してもよい。
【０２９０】
低抵抗層１３３ａ及び低抵抗層１３３ｂは、半導体層１３２に適用される半導体材料に
加え、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与
する元素を含む。
【０２９１】
ゲート電極１３５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
【０２９２】
ここで、トランジスタ１３０に換えて図１５（Ｃ）及び図１５（Ｄ）に示すようなトラ
ンジスタ１９０を用いてもよい。図１５（Ｄ）は、図１５（Ｃ）に示す一点鎖線Ｅ−Ｆを
通り、図１５（Ｃ）と垂直な面の断面を示す。トランジスタ１９０はチャネルが形成され
る半導体層１３２（半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲー
ト絶縁膜１３４及びゲート電極１３５が設けられている。またトランジスタの間には素子
分離層１８１が設けられている。このようなトランジスタ１９０は半導体基板の凸部を利
用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸
部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半
導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏ
ｎ  Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体層を形成してもよい。
【０２９３】
トランジスタ１３０を覆って、絶縁膜１３６、絶縁膜１３７、及び絶縁膜１３８が順に
積層して設けられている。
【０２９４】
絶縁膜１３６は半導体装置の作製工程において、低抵抗層１３３ａ及び低抵抗層１３３
ｂに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁膜１３
６は不要であれば設けなくてもよい。
【０２９５】
半導体層１３２にシリコン系半導体材料を用いた場合、絶縁膜１３７は水素を含む絶縁
材料を含むことが好ましい。水素を含む絶縁膜１３７をトランジスタ１３０上に設け、加
熱処理を行うことで絶縁膜１３７中の水素により半導体層１３２中のダングリングボンド
が終端され、トランジスタ１３０の信頼性を向上させることができる。
【０２９６】
絶縁膜１３８はその下層に設けられるトランジスタ１３０などによって生じる段差を平
坦化する平坦化層として機能する。絶縁膜１３８の上面は、その上面の平坦性を高めるた
めにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用
いた平坦化処理により平坦化されていてもよい。
【０２９７】
また、絶縁膜１３６、絶縁膜１３７、絶縁膜１３８には低抵抗層１３３ａや低抵抗層１
３３ｂ等と電気的に接続するプラグ１４０、トランジスタ１３０のゲート電極１３５と電
気的に接続するプラグ１３９等が埋め込まれていてもよい。
【０２９８】
〔容量素子〕
トランジスタ１３０と、トランジスタ１００の間には、バリア膜１１１が設けられてい
る。バリア膜は図１３に示すように単層でもよく、複数でもよい。
【０２９９】
バリア膜１１１は、これよりも下層から水及び水素が上層に拡散することを抑制する機
能を有する層である。また、バリア膜１１１は酸素透過性が低いことが好ましい。また、
バリア膜１１１はこの上方に設けられる電極または配線と、下方に設けられる電極または
配線とを電気的に接続するための開口やプラグを有していてもよい。ここで、水及び酸素
の拡散を抑制する、とは、例えば一般的に絶縁膜として用いられる酸化シリコン等と比較
して、水及び水素を拡散しにくい又は透過性が低いことを示す。また、酸素透過性が低い
とは、一般的に絶縁膜として用いられる酸化シリコン等と比較して、酸素の透過性が低い
ことを示す。
【０３００】
絶縁膜１１２はバリア膜１１１と同様、水や水素が拡散しにくい材料を用いることが好
ましい。また、特に、絶縁膜１１２として酸素を透過しにくい材料を用いることが好まし
い。なお、絶縁膜１１２を２層以上の積層構造としてもよい。その場合には、例えば絶縁
膜１１２を２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミ
ニウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水
や水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、後述す
る絶縁膜１１４と同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２を
介して半導体層１０１の上側からも酸素を供給する構成としてもよい。
【０３０１】
酸素を透過しにくい材料を含む絶縁膜１１２で半導体層１０１を覆うことで、半導体層
１０１から絶縁膜１１２よりも上方に酸素が放出されることを抑制することができる。さ
らに、絶縁膜１１４から脱離した酸素を絶縁膜１１２よりも下側に閉じ込めることができ
るため、半導体層１０１に供給しうる酸素の量を増大させることができる。
【０３０２】
また、水や水素を透過しにくい絶縁膜１１２により、外部から酸化物半導体にとっての
不純物である水や水素が混入することを抑制でき、トランジスタ１００の電気特性の変動
が抑制され、信頼性の高いトランジスタを実現できる。
【０３０３】
なお、絶縁膜１１２よりも下側に、絶縁膜１１４と同様の、加熱により酸素が脱離する
絶縁膜を設け、ゲート絶縁膜１０２を介して半導体層１０１の上側からも酸素を供給する
構成としてもよい。
【０３０４】
ここで、バリア膜１１１よりも下層では、水素や水などを出来る限り低減させておくこ
とが好ましい。あるいは、脱離ガスを抑制することが好ましい。水素や水は酸化物半導体
にとって電気特性の変動を引き起こす要因となりうる。またバリア膜１１１を介して下層
から上層へ拡散する水素や水は、バリア膜１１１により抑制することができるが、バリア
膜１１１に設けられる開口やプラグ等を介して水素や水が上層に拡散してしまう場合があ
る。
【０３０５】
バリア膜１１１よりも下層に位置する各層に含まれる水素や水を低減させるため、ある
いは脱離ガスを抑制するため、バリア膜１１１を形成する前、またはバリア膜１１１にプ
ラグを形成するための開口を形成した直後に、バリア膜１１１よりも下層に含まれる水素
や水を除去するため、あるいは脱離ガスを抑制するための加熱処理を施すことが好ましい
。半導体装置を構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない程
度であれば、加熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、好
ましくは４９０℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃以
上で行ってもよい。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは５
時間以上、より好ましくは１０時間以上の加熱処理を行うことが好ましい。バリア膜１１
１よりも下層に位置する配線または電極の材料の耐熱性を考慮して決定すればよいが、例
えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６５
０℃以下、または８００℃以下の温度で行えばよい。またこのような加熱処理は、少なく
とも１回以上行えばよいが、複数回行うとより好ましい。
【０３０６】
バリア膜１１１より下層に設けられる絶縁膜は、昇温脱離ガス分光法分析（ＴＤＳ分析
ともよぶ）によって測定される、基板表面温度が４００℃での水素分子の脱離量が、３０
０℃で水素分子の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい
。または、ＴＤＳ分析によって測定される、基板表面温度が４５０℃での水素分子の脱離
量が、３５０℃での脱離量の１３０％以下、好ましくは１１０％以下であることが好まし
い。
【０３０７】
また、バリア膜１１１自体に含まれる水や水素も低減されていることが好ましい。ある
いは脱離ガスを抑制されていることが好ましい。例えばバリア膜１１１として、ＴＤＳ分
析によって測定される、基板表面温度が２０℃から６００℃の範囲における水素分子（Ｍ
／ｚ＝２）の脱離量が、２×１０１５個／ｃｍ２未満、好ましくは１×１０１５個／ｃｍ
２未満、より好ましくは５×１０１４個／ｃｍ２未満である材料をバリア膜１１１に用い
ることが好ましい。または、ＴＤＳ分析によって測定される、基板表面温度が２０℃から
６００℃の範囲における水分子（Ｍ／ｚ＝１８）の脱離量が、１×１０１６個／ｃｍ２未
満、好ましくは５×１０１５個／ｃｍ２未満、より好ましくは２×１０１２個／ｃｍ２未
満である材料をバリア膜１１１に用いることが好ましい。
【０３０８】
また、トランジスタ１３０の半導体層に単結晶シリコンを用いた場合では、当該加熱処
理は、シリコンの不対結合手（ダングリングボンドともいう）を水素によって終端化する
処理（水素化処理とも呼ぶ）を兼ねることができる。水素化処理によりトランジスタ１３
０のゲート絶縁膜や、バリア膜１１１より下層に形成されるその他の絶縁膜に含まれる水
素の一部が脱離して第１のトランジスタの半導体層に拡散し、シリコン中のダングリング
ボンドを終端させることで、第２のトランジスタの信頼性を向上させることができる。
【０３０９】
バリア膜１１１に用いることのできる材料としては、酸化アルミニウム、酸化ハフニウ
ム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸スト
ロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈ
ｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶
縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シ
リコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガ
リウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい
。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いて
もよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい
。
【０３１０】
バリア膜１１１は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を
積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属
酸化物を含む層などを積層させて用いてもよい。
【０３１１】
また、バリア膜１１１は、酸素を透過しにくい材料を用いることが好ましい。上述した
材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を
用いることで、絶縁膜１１４を加熱した時に放出される酸素がバリア膜１１１よりも下層
に拡散することを抑制することができる。その結果、絶縁膜１１４から放出され、トラン
ジスタ１００の半導体層に供給されうる酸素の量を増大させることができる。
【０３１２】
このように、バリア膜１１１よりも下層に位置する各層に含まれる水素や水の濃度を減
少する、または脱離ガスを抑制し、さらにバリア膜１１１により水素や水がトランジスタ
１００へ拡散することを抑制する。そのため、絶縁膜１１４や、トランジスタ１００を構
成する各層における水素及び水の含有量を、極めて低いものとすることができる。例えば
、絶縁膜１１４、トランジスタ１００の半導体層１０１、またはゲート絶縁膜１０２に含
まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３未満、さ
らに好ましくは３×１０１７ｃｍ−３未満にまで低減することができる。
【０３１３】
以上の構成により、第１のトランジスタと第２のトランジスタのいずれにおいても高い
信頼性を両立することが可能となり、極めて信頼性の高い半導体装置を実現できる。
【０３１４】
バリア膜１１１を挟むように、導電層１５１、導電層１５２ａ及び導電層１５２ｂが設
けられ、容量素子１５０を形成している。プラグ１４０、導電層２５１はトランジスタ１
００の導電層１０４ｂと電気的に接続されている。導電層１５１は、トランジスタ１００
の導電層１０４ａと電気的に接続する。導電層１５１、導電層１４３及び導電層２５１は
絶縁膜１１５に設けられた開口部に埋め込まれるように形成される。
【０３１５】
バリア膜１１１、導電層１５２ａ、導電層１５２ｂ、導電層１０５等を覆って、絶縁膜
１１４が設けられている。
【０３１６】
絶縁膜１１４の上面はＣＭＰ法等を用いた平坦化処理により平坦化されていることが好
ましい。
【０３１７】
絶縁膜１１４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する
酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物を用いることが好ましい。第２の半導体材料として酸化物半導体を用い
た場合、絶縁膜１１４から脱離した酸素が酸化物半導体に供給され、酸化物半導体中の酸
素欠損を低減することが可能となる。その結果、第２のトランジスタの電気特性の変動を
抑制し、信頼性を高めることができる。
【０３１８】
また絶縁膜１１４は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ま
しい。加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも
多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす
酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法分析にて、酸素原子に換算
しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１
０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における
膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範
囲が好ましい。
【０３１９】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用い
ることが好ましい。または、金属酸化物を用いることもできる。金属酸化物として、酸化
アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリ
ウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いる事ができ
る。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素
の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の
含有量が多い材料を示す。
【０３２０】
また絶縁膜１１４に酸素を過剰に含有させるために、絶縁膜１１４に酸素を導入して酸
素を過剰に含有する領域を形成してもよい。例えば、成膜後の絶縁膜１１４に酸素（少な
くとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に
含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法
、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３２１】
〔第２のトランジスタ〕
絶縁膜１１４の上部には、トランジスタ１００の半導体層１０１が設けられている。
【０３２２】
トランジスタ１００は、絶縁膜１１４の上面に接する半導体層１０１と、導電層１０４
ａ及び導電層１０４ｂと、半導体層１０１上にゲート絶縁膜１０２と、ゲート絶縁膜１０
２を介して半導体層１０１と重なるゲート電極１０３と、を有する。またトランジスタ１
００を覆って、絶縁膜１１２、絶縁膜１１３、及び絶縁膜１１６が設けられている。また
、トランジスタ１００は、第２のゲート電極として機能する導電層１０５を有してもよい
。
【０３２３】
なお、半導体層１０１は、単層で形成してもよく、また図１３に示す例のように、半導
体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃの積層構造で形成されることがよ
り好ましい。図１３に示すトランジスタ１００は、半導体層１０１ａと、半導体層１０１
ａの上面に接する半導体層１０１ｂと、半導体層１０１ｂの上面と接し、半導体層１０１
ｂと重なる領域で離間する導電層１０４ａ及び導電層１０４ｂと、半導体層１０１ｂの上
面に接する半導体層１０１ｃと、半導体層１０１ｃ上にゲート絶縁膜１０２と、ゲート絶
縁膜１０２及び半導体層１０１ｃを介して半導体層１０１ｂと重なるゲート電極１０３と
、を有する。また、図１３に示すトランジスタ１００は、第２のゲート電極として機能す
る導電層１０５を有する。導電層１０５は、容量素子１５０の一部を形成する導電層１５
２ａ及び導電層１５２ｂと同時に形成してもよい。半導体層１０１ａは、絶縁膜１１４と
半導体層１０１ｂの間に設けられている。また、半導体層１０１ｃは、半導体層１０１ｂ
とゲート絶縁膜１０２の間に設けられている。また、導電層１０４ａ及び導電層１０４ｂ
は、半導体層１０１ｂの上面に接し、半導体層１０３ｃの下面と接する。
【０３２４】
またトランジスタ１００を覆って、絶縁膜１１２、絶縁膜１１３、及び絶縁膜１１６が
設けられている。
【０３２５】
ここで、半導体層１０１ｂには酸化物半導体を用いることが好ましい。加熱により絶縁
膜１１４から脱離する酸素は、半導体層１０１ｂに供給され、半導体層１０１ｂ中の酸素
欠損を低減することが可能となる。その結果、例えばトランジスタ１００の電気特性の変
動を抑制し、信頼性を高めることができる。
【０３２６】
以下では、半導体層１０１ｂがＩｎ−Ｇａ−Ｚｎ酸化物である場合の結晶性と、酸素透
過性との関係を説明する。
【０３２７】
Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶における、過剰酸素（酸素）の移動に係るエネルギー障
壁について計算により求める。計算には、密度汎関数理論に基づく平面波基底第一原理計
算ソフトＶＡＳＰ（Ｖｉｅｎｎａ  ａｂ−ｉｎｉｔｉｏ  ｓｉｍｕｌａｔｉｏｎ  ｐａｃ
ｋａｇｅ）を用いる。なお、汎関数としてはＧＧＡ−ＰＢＥを用いる。また、平面波のカ
ットオフエネルギーを４００ｅＶとする。また、ＰＡＷ（Ｐｒｏｊｅｃｔｏｒ  Ａｕｇｍ
ｅｎｔｅｄ  Ｗａｖｅ）法により内殻電子の効果を取り入れる。
【０３２８】
ここでは、図６１に示すＩｎ−Ｇａ−Ｚｎ酸化物の結晶において、過剰酸素（酸素）の
移動経路１、移動経路２、移動経路３および移動経路４の移動しやすさを計算する。
【０３２９】
なお、移動経路１は、三つのインジウム原子および一つの亜鉛原子と結合した酸素に結
合した過剰酸素（酸素）が、隣接する三つのインジウム原子および一つの亜鉛原子と結合
した酸素に結合する経路である。また、移動経路２は、三つのインジウム原子および一つ
のガリウム原子と結合した酸素に結合した過剰酸素（酸素）が、インジウムおよび酸素を
含む層を横切って、隣接する三つのインジウム原子および一つの亜鉛原子と結合した酸素
に結合する経路である。また、移動経路３は、二つのガリウム原子および一つの亜鉛原子
と結合した酸素に結合した過剰酸素（酸素）が、隣接する二つの亜鉛原子および一つのガ
リウム原子と結合した酸素に結合する経路である。また、移動経路４は、二つのガリウム
原子および一つの亜鉛原子と結合した酸素に結合した過剰酸素（酸素）が、ガリウム、亜
鉛および酸素を含む層を横切って、隣接する三つのインジウム原子および一つのガリウム
原子と結合した酸素に結合する経路である。
【０３３０】
単位時間当たりに拡散のエネルギー障壁Ｅａを越える頻度を拡散頻度Ｒとすると、Ｒは
下に示す式で表すことができる。
【０３３１】
Ｒ＝ν・ｅｘｐ［−Ｅａ／（ｋＢＴ）］
【０３３２】
なお、νは拡散原子の熱振動の振動数、ｋＢはボルツマン定数、Ｔは絶対温度である。
νにデバイ振動数として１０１３［１／ｓｅｃ］を与えた場合の、３５０℃および４５０
℃における拡散頻度Ｒは表５のようになる。
【０３３３】
【表５】
2019059664.tif 000016
【０３３４】
表５に示すように、インジウムおよび酸素を含む層を横切る移動経路２において、他の
移動経路よりも高いエネルギー障壁を有することがわかる。これは、Ｉｎ−Ｇａ−Ｚｎ酸
化物の結晶は、ｃ軸方向における過剰酸素（酸素）の移動が起こりにくいことを示してい
る。即ち、ＣＡＡＣ−ＯＳなどのように、ｃ軸配向性を有し、被形成面または上面に概略
垂直な方向を向いている構造を有する場合、被形成面または上面に概略垂直な方向におけ
る過剰酸素（酸素）の移動が起こりにくいことを示している。
【０３３５】
よって、半導体層１０１ｂに過剰酸素を供給する場合には、被形成面または上面に垂直
な方向から角度の少しずれた方向から酸素を供給すればよい。例えば、半導体層１０１ｂ
を形成した後、その側面から酸素を供給すればよい。
【０３３６】
また、例えば半導体層１０１ａ上に半導体層１０１ｂを積層する場合、半導体層１０１
ａの上面、すなわち半導体層１０１ｂとの界面は過剰酸素の移動が起こりにくい。よって
、半導体層１０１ｂへ供給された酸素の再放出を抑制することができる。同様に、半導体
層１０１ｂ上に半導体層１０１ｃを積層する場合、半導体層１０１ｂと半導体層１０１ｃ
の界面は、過剰酸素の移動が起こりにくく、半導体層１０１ｂからの酸素の再放出を抑制
することができる。一方、半導体層１０１ｂの側面からの酸素の再放出は生じやすい可能
性があるため、例えば図５に示すように、半導体層１０１ｂの側面を半導体層１０１ｃで
覆うことが好ましい。あるいは、例えば図６に示すように、半導体層１０１ｂの側面を絶
縁膜１１２や、ゲート絶縁膜１０２を介してゲート電極１０３等で覆うことが好ましい。
【０３３７】
なお、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、側
面、上面、及び／又は、下面の少なくとも一部（又は全部）に設けられている。
【０３３８】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、接触している。または
、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部）は、
半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なくとも一部（
又は全部）と、接触している。
【０３３９】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、電気的に接続されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の一部（
又は全部）と、電気的に接続されている。
【０３４０】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）に、近接して配置されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の一部（
又は全部）に、近接して配置されている。
【０３４１】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の横側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の一部（又は
全部）の横側に配置されている。
【０３４２】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の一部（
又は全部）の斜め上側に配置されている。
【０３４３】
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の上側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の一部（又は
全部）の上側に配置されている。
【０３４４】
半導体層１０１は、チャネルが形成される領域において、シリコン系半導体などの半導
体を含んでいてもよい。特に、半導体層１０１は、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体層１０１は酸化物半導体を含んで構成
される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を
用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
【０３４５】
半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の
高いトランジスタを実現できる。
【０３４６】
半導体層に適用可能な酸化物半導体の好ましい形態については、例えば実施の形態１に
示す酸化物半導体を参照すればよい。
【０３４７】
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は
、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３
未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特
性を付与することができる。
【０３４８】
導電層１０４ａ及び導電層１０４ｂは、一方がソース電極として機能し、他方がドレイ
ン電極として機能する。
【０３４９】
導電層１０４ａ及び導電層１０４ｂは、アルミニウム、チタン、クロム、ニッケル、銅
、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの
金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、
シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層
構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アル
ミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タ
ングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン
膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチ
タン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と
、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層
し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。
なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０３５０】
ゲート絶縁膜１０２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化
シリコンなどを用いればよく、積層または単層で設ける。
【０３５１】
また、ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添
加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムア
ルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いて
もよい。
【０３５２】
また、ゲート絶縁膜１０２として、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジル
コニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物
絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムな
どの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
【０３５３】
また、ゲート絶縁膜１０２として、絶縁膜１１４と同様に、化学量論的組成を満たす酸
素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
【０３５４】
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１
５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
【０３５５】
このように電子捕獲準位に電子を捕獲させたトランジスタは、しきい値電圧がプラス側
にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ
、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は
、トランジスタの作製過程におこなえばよい。
【０３５６】
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成
後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０３５７】
ゲート電極１０３は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した
金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウ
ムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元
素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサ
イドを用いてもよい。また、ゲート電極１０３は、単層構造でも、二層以上の積層構造と
してもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチ
タン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン
膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上
にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を
積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選
ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよ
い。
【０３５８】
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０３５９】
また、ゲート電極１０３とゲート絶縁膜１０２の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半
導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系
酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（Ｉ
ｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以
上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導
体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリ
ーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導
体膜を用いる場合、少なくとも半導体層１０１より高い窒素濃度、具体的には７原子％以
上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０３６０】
絶縁膜１１２は、バリア膜１１１と同様、水や水素が拡散しにくい材料を用いることが
好ましい。また、特に、絶縁膜１１２として酸素を透過しにくい材料を用いることが好ま
しい。
【０３６１】
酸素を透過しにくい材料を含む絶縁膜１１２で半導体層１０１を覆うことで、半導体層
１０１から絶縁膜１１２よりも上方に酸素が放出されることを抑制することができる。さ
らに、絶縁膜１１４から脱離した酸素を絶縁膜１１２よりも下側に閉じ込めることができ
るため、半導体層１０１に供給しうる酸素の量を増大させることができる。
【０３６２】
また、水や水素を透過しにくい絶縁膜１１２により、外部から酸化物半導体にとっての
不純物である水や水素が混入することを抑制でき、トランジスタ１００の電気特性の変動
が抑制され、信頼性の高いトランジスタを実現できる。
【０３６３】
なお、絶縁膜１１２よりも下側に、絶縁膜１１４と同様の、加熱により酸素が脱離する
絶縁膜を設け、ゲート絶縁膜１０２を介して半導体層１０１の上側からも酸素を供給する
構成としてもよい。
【０３６４】
また、図１３（Ｂ）に示すように、トランジスタのチャネル幅方向の断面において、ゲ
ート電極１０３が半導体層１０１ｂの上面及び側面に面して設けられることで、半導体層
１０１ｂの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅
が増大し、オン状態における電流（オン電流）を高めることができる。特に、半導体層１
０１ｂの幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好まし
くは２０ｎｍ以下）場合には、半導体層１０１ｂの内部にまでチャネルが形成される領域
が広がるため、微細化するほどオン電流に対する寄与が高まる。
【０３６５】
以上がトランジスタ１００についての説明である。
【０３６６】
トランジスタ１００を覆う絶縁膜１１６は、その下層の凹凸形状を被覆する平坦化層と
して機能する。また絶縁膜１１３は、絶縁膜１１６を成膜する際の保護膜としての機能を
有していてもよい。絶縁膜１１３は不要であれば設けなくてもよい。
【０３６７】
絶縁膜１１２、絶縁膜１１３及び絶縁膜１１６には、導電層１０４ｂや導電層１０４ａ
と電気的に接続するプラグ３２１、プラグ３２２、プラグ１２３が埋め込まれている。
【０３６８】
絶縁膜１１６の上部には、プラグ３２２と電気的に接続する配線１２４等が設けられて
いる。
【０３６９】
ここで、図１３（Ａ）に示す配線１２４が図１２に示す配線ＢＬに相当する。同様に、
図１３（Ｂ）に示す配線１６６が配線ＢＧに相当し、また図示しないが、図１３のゲート
電極１０３に接続する配線が配線ＷＬに相当する。また、導電層１５２ａ及び導電層１５
２ｂに接続する配線が配線ＣＬに相当する。また、トランジスタ１３０の低抵抗層１３３
ｂに接続する配線が、配線ＳＬに相当する。またトランジスタ１３０のゲート電極１３５
、容量素子１５０の第１の電極として機能する導電層１５１、及びトランジスタ１００の
導電層１０４ａを含むノードが、図１２（Ａ）に示すノードＦＮに相当する。
【０３７０】
また図１３に示すように、水素を含む絶縁膜１３６上に、バリア膜１１１と同様の材料
を含む絶縁膜１３７を設ける構成としてもよい。このような構成とすることで、水素を含
む絶縁膜１３６中に残存した水や水素が上方に拡散することを効果的に抑制することがで
きる。この場合、絶縁膜１３７を形成する前と、絶縁膜１３７を形成した後であってバリ
ア膜１１１を形成するよりも前に、水や水素を除去するための加熱処理を合計２回以上行
ってもよい。
【０３７１】
配線１２４、配線１６６等の配線は、材料として金属材料、合金材料、または金属酸化
物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタング
ステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用い
ることが好ましい。
【０３７２】
また、導電層１５１、導電層１５２ａ、導電層１５２ｂ、導電層２５１、導電層１４３
等の導電層や、プラグ１２３、プラグ１３９、プラグ１４０、プラグ１６４、プラグ１６
５等のプラグには、材料として金属材料、合金材料、または金属酸化物材料などの導電性
材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデン
などの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
また、窒化チタンやチタンなどの材料を、他の材料と積層して用いてもよい。例えば、窒
化チタンやチタンを用いることにより、開口部への密着性を向上させることができる。導
電層１５１、導電層１５２ａ、導電層１５２ｂ、導電層２５１、導電層１４３等の導電層
や、プラグ１２３、プラグ１３９、プラグ１４０、プラグ１６４、プラグ１６５等のプラ
グは、絶縁膜に埋め込まれるように設けられ、各々の上面は平坦化されていることが好ま
しい。
【０３７３】
本発明の一態様の半導体装置は、トランジスタ１３０と、トランジスタ１３０の上方に
位置するトランジスタ１００とを有するため、これらを積層して設けることにより素子の
占有面積を縮小することができる。さらに、トランジスタ１３０とトランジスタ１００と
の間に設けられたバリア膜１１１により、これよりも下層に存在する水や水素等の不純物
がトランジスタ１００側に拡散することを抑制できる。さらに、当該バリア膜１１１を挟
んで、一部が第１の電極として機能する導電層１５１と、一部が第２の電極として機能す
る導電層１５２ａ及び導電層１５２ｂが設けられ、容量素子１５０を形成するため、容量
素子１５０を作製するための工程を別途追加することなく容量素子１５０を容易に作製す
ることができる。
【０３７４】
［構成例２］
次に、図１２（Ｂ）に示す回路は、ｐチャネル型のトランジスタとｎチャネル型のトラ
ンジスタを直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路が２
段接続した構成を示している。ここで例えば、ｎチャネル型のトランジスタとして第２の
半導体材料を含んで構成されるトランジスタ１００及びトランジスタ２０１を用い、ｐチ
ャネル型のトランジスタとして第１の半導体材料を含んで構成されるトランジスタ１３０
及びトランジスタ２３０を用いればよい。
【０３７５】
図１４に、図１２（Ｂ）で示した回路を実現可能な半導体装置の断面構成の一例を示す
。なお、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ａ−Ｂを通り、図１４（Ａ）と垂
直な面の断面を示す。図１４に示すようにｐチャネル型のトランジスタとｎチャネル型の
トランジスタを上下に積層することにより、回路面積を縮小できる場合がある。
【０３７６】
図１４に示す半導体装置は、トランジスタ２３０、トランジスタ２３１及びトランジス
タ１００を有する。図１４（Ａ）に示すように、トランジスタ１００はトランジスタ２３
０の上方に設けられ、トランジスタ２３０とトランジスタ１００の間には少なくとも１層
以上のバリア膜が設けられている。また、図１４（Ｂ）に示すように、トランジスタ１０
０はトランジスタ２３１の上方に設けられ、トランジスタ２３１とトランジスタ１００の
間には少なくとも一層以上のバリア層が設けられている。なお、図１４にはトランジスタ
２０１は図示していない。
【０３７７】
トランジスタ２３０及びトランジスタ２３１は、第１の半導体材料を含んで構成される
。また、トランジスタ１００及びトランジスタ２０１は第２の半導体材料を含んで構成さ
れる。第１の半導体材料と第２の半導体材料は、同一の材料であってもよいが、異なる半
導体材料とすることがより好ましい。
【０３７８】
第１の半導体材料、または第２の半導体材料として用いることのできる半導体としては
、例えばシリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマ
ニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料
、または酸化物半導体材料などが挙げられる。
【０３７９】
ここでは、第１の半導体材料として単結晶シリコンを、第２の半導体材料として酸化物
半導体を用いた場合について説明する。
【０３８０】
トランジスタ２３０及びトランジスタ２３１と、トランジスタ１００は積層して設けら
れる。ここでトランジスタ２３０はｐチャネル型のトランジスタであり、トランジスタ１
００はｎチャネル型のトランジスタである。
【０３８１】
トランジスタ２３０は、半導体基板１３１に設けられ、半導体基板１３１の一部からな
る半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５、及びソース領域またはドレ
イン領域として機能する低抵抗層２３３ａ及び低抵抗層２３３ｂを有する。また、トラン
ジスタ２３１は、半導体基板１３１に設けられ、半導体基板１３１の一部からなる半導体
層１３２ｂ、ゲート絶縁膜１３４ｂ、ゲート電極１３５ｂ、及びソース領域またはドレイ
ン領域として機能する低抵抗層２３３ｃ及び低抵抗層２３３ｄを有する。図１４（Ｃ）に
、図１４（Ｂ）の一点鎖線Ｃ−Ｄにおける断面を示す。
【０３８２】
半導体層１３２のチャネルが形成される領域やその近傍の領域や、ソース領域またはド
レイン領域となる低抵抗層２３３ａ、低抵抗層２３３ｂ、低抵抗層２３３ｃ及び低抵抗層
２３３ｄ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリ
コンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマ
ニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）など
を有する材料で形成してもよい。結晶格子に歪みを有するシリコンを用いた構成としても
よい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ２３０をＨＥＭＴ
（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよ
い。
【０３８３】
また、トランジスタ２３０は、ＬＤＤ領域である領域２７６ａ、領域２７６ｂ、領域２
７６ｃ及び領域２７６ｄを有してもよい。
【０３８４】
低抵抗層２３３ａ、低抵抗層２３３ｂ、低抵抗層２３３ｃ及び低抵抗層２３３ｄは、半
導体層１３２に適用される半導体材料に加え、リンなどのｎ型の導電性を付与する元素、
またはホウ素などのｐ型の導電性を付与する元素を含む。ここでは例として、ホウ素など
のｐ型導電性を付与する元素を含む場合を考える。
【０３８５】
ゲート電極１３５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
【０３８６】
図１４（Ａ）に示すように、トランジスタ２３０の低抵抗層２３３ａは、プラグ１４０
、導電層２５１を介してトランジスタ１００の導電層１０４ｂと電気的に接続している。
ここで、導電層１０４ｂは絶縁膜１１４及びバリア膜２１１の開口部に埋め込むように形
成されることが好ましい。ここで、絶縁膜１１４及びバリア膜２１１の開口部に埋め込む
ように形成することにより、導電層１０４ｂを導電層２５１を電気的に接続するためのプ
ラグを別途形成する必要がなく、工程が簡略化できるだけでなく、導電層１０４ｂとプラ
グとの位置精度を考慮して設計しなくてもよいため、集積化が可能である。
【０３８７】
また、図１４（Ｂ）に示すように、トランジスタ２３０のゲート電極１３５、トランジ
スタ２３１の低抵抗層２３３ｃ及びゲート電極１０３は、プラグ１３９、プラグ３２３、
導電層１５１及び導電層１０４ｃを介して電気的に接続している。ここで、導電層１０４
ｃは、導電層１０４ａ及び導電層１０４ｂと同時に形成することが好ましい。導電層１０
４ａ、導電層１０４ｂ及び導電層１０４ｃを同時に形成することにより、バリア膜２１１
及び絶縁膜１１４の開口部へ別途、プラグ形成する必要がなくなるため、工程を簡略化で
きる。
【０３８８】
なお、トランジスタ２３０及びトランジスタ２３１として、図１５（Ｃ）及び図１５（
Ｄ）に示したようないわゆるＦＩＮ型トランジスタと呼ばれる構造を用いてもよい。
【０３８９】
また図１４に示すトランジスタ１００については、図１３に示すトランジスタ１００の
記載を参照すればよい。
【０３９０】
次に、図１４に示す半導体装置の構成の変形例を、図１５（Ａ）に示す。また、図１５
（Ｂ）は、図１５（Ａ）に示す一点鎖線Ａ−Ｂを通り、図１５（Ａ）と垂直な面の断面を
示す。図１５では、トランジスタ１００として、図９（Ａ）に示したトランジスタ構造を
用いる。
【０３９１】
図１５は、導電層１０４ａ、導電層１０４ｂ及び導電層１０４ｃを有さないこと、プラ
グ１２１及びプラグ１２２を設けること、及びプラグ３２２の形状が異なること等が図１
４と異なる点である。
【０３９２】
ここで、本実施の形態で示すＣＭＯＳ回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ
、デコーダ、ＭＵＸ（ｍｕｌｔｉｐｌａｍｐｌｉｆｉｅｒ）、ＤＥＭＵＸ（ｄｅｍｕｌｔ
ｉｐｌｅｘｅｒ）などの論理回路の基本素子として利用されうる。
【０３９３】
以上が構成例についての説明である。
【０３９４】
［作製方法例］
以下では、上記構成例で示した半導体装置のうち、図１３に示した半導体装置の作製方
法の一例について、図１６乃至図１９を用いて説明する。
【０３９５】
まず、半導体基板１３１を準備する。半導体基板１３１としては、例えば単結晶シリコ
ン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリ
ウムからなる化合物半導体基板などを用いることができる。また、半導体基板１３１とし
て、ＳＯＩ基板を用いてもよい。以下では、半導体基板１３１として単結晶シリコンを用
いた場合について説明する。
【０３９６】
続いて、半導体基板１３１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣ
ＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈ
ａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、メサ分離法等を用いて形成すれば
よい。
【０３９７】
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１
３１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１３
１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一
基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
【０３９８】
続いて、半導体基板１３１上にゲート絶縁膜１３４となる絶縁膜を形成する。例えば、
半導体基板１３１の表面を酸化し酸化シリコン膜を形成する。または、熱酸化法により酸
化シリコンを形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化す
ることにより、酸化シリコン膜と、酸化窒化シリコン膜の積層構造を形成してもよい。ま
たは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）で
あるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、
酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化
物等を用いてもよい。
【０３９９】
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏ
ｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法
、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏ
ｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔ
ｉｏｎ）法等で成膜することにより形成してもよい。
【０４００】
続いて、ゲート電極１３５となる導電膜を成膜する。導電膜としては、タンタル、タン
グステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの
金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等
の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の
金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブ
デン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密
着性を向上させることができ、剥離を防止することができる。
【０４０１】
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣ
ＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージを減ら
すには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０４０２】
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電
膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極
１３５を形成することができる。
【０４０３】
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、
様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成した
レジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグ
ラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した
後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、
被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比
を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜ま
たは金属膜からなるハードマスクを用いてもよい。
【０４０４】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【０４０５】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  
Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
【０４０６】
ゲート電極１３５の形成後、ゲート電極１３５の側面を覆うサイドウォールを形成して
もよい。サイドウォールは、ゲート電極１３５の厚さよりも厚い絶縁膜を成膜した後に、
異方性エッチングを施し、ゲート電極１３５の側面部分のみ当該絶縁膜を残存させること
により形成できる。
【０４０７】
図１６には、サイドウォールの形成時にゲート絶縁膜のエッチングを行わない例を示す
が、サイドウォールの形成時にゲート絶縁膜１３４となる絶縁膜も同時にエッチングして
もよい。この場合はゲート電極１３５及びサイドウォールの下部にゲート絶縁膜１３４が
形成される。
【０４０８】
続いて、半導体基板１３１のゲート電極１３５（及びサイドウォール）が設けられてい
ない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を
付与する元素を添加する。この段階における断面概略図が図１６（Ａ）に相当する。
【０４０９】
続いて、絶縁膜１３６を形成した後、上述した導電性を付与する元素の活性化のための
第１の加熱処理を行う。
【０４１０】
絶縁膜１３６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。絶縁膜１３６はスパッタリング法
、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法
またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ま
しくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ま
しい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡ
ＬＤ法が好ましい。
【０４１１】
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下
にて、例えば４００℃以上基板の歪み点未満で行うことができる。
【０４１２】
この段階でトランジスタ１３０が形成される。また、トランジスタ１３０を形成するの
と同様の方法で、第３のトランジスタ１６０を形成してもよい。
【０４１３】
続いて、絶縁膜１３７及び絶縁膜１３８を形成する。
【０４１４】
絶縁膜１３７は、絶縁膜１３６に用いることのできる材料のほか、酸素と水素を含む窒
化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を大きくすること
ができるため好ましい。また、絶縁膜１３８は、絶縁膜１３６に用いることのできる材料
のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくは
シラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シ
リコンを用いることが好ましい。
【０４１５】
絶縁膜１３７及び絶縁膜１３８は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、
ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用い
て形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法に
よって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによる
ダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０４１６】
続いて絶縁膜１３８の上面をＣＭＰ法等を用いて平坦化する。また、絶縁膜１３８とし
て平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。
平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧Ｃ
ＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ
ｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成でき
る膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
【０４１７】
その後、半導体層１３２中のダングリングボンドを絶縁膜１３７から脱離する水素によ
って終端するための第２の加熱処理を行う。また、第２の加熱処理によって各々の層に含
まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。
【０４１８】
第２の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。例えば第
１の加熱処理で説明した条件などを用いることができる。
【０４１９】
続いて、絶縁膜１３６、絶縁膜１３７、及び絶縁膜１３８に低抵抗層１３３ａ、低抵抗
層１３３ｂ及びゲート電極１３５等に達する開口を形成する（図１６（Ｂ）参照）。その
後、開口を埋めるように導電膜を形成する（図１６（Ｃ）参照）。その後、絶縁膜１３８
の上面が露出するように、該導電膜に平坦化処理を施すことにより、プラグ１３９やプラ
グ１４０等を形成する（図１６（Ｄ）参照）。導電膜の形成は、例えばスパッタリング法
、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法
またはＰＬＤ法などを用いて形成することができる。
【０４２０】
続いて、絶縁膜１３８上に絶縁膜２１５を成膜する。絶縁膜２１５は、絶縁膜１３６等
と同様の材料及び方法により形成することができる。
【０４２１】
絶縁膜２１５を形成した後、第３の加熱処理を行うことが好ましい。第３の加熱処理に
より、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減するこ
とができる。バリア膜１１１を形成する直前に第３の加熱処理を施し、バリア膜１１１よ
りも下層に含まれる水素や水を徹底的に除去した後に、バリア膜１１１を形成することで
、後の工程でバリア膜１１１よりも下層側に水や水素が再度拡散してしまうことを抑制す
ることができる。
【０４２２】
第３の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。例えば第
１の加熱処理で説明した条件などを用いることができる。
【０４２３】
続いて絶縁膜２１５に開口部を形成する。その後、開口を埋めるように導電膜を形成し
、絶縁膜２１５の上面が露出するように、該導電膜に平坦化処理を施すことにより、導電
層２５１、導電層１４３及び導電層１５１等を形成する（図１６（Ｅ）参照）。
【０４２４】
続いて、バリア膜１１１を成膜し、開口部を形成する（図１７（Ａ）参照）。バリア膜
１１１は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ
法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性
を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱
ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０４２５】
続いて、導電層１０５、導電層１５２ａ及び導電層１５２ｂとなる導電膜を成膜する。
その後、エッチング等により導電層１０５、導電層１５２ａ及び導電層１５２ｂを形成す
る（図１７（Ｂ）参照）。
【０４２６】
次に、絶縁膜１１４を成膜する。絶縁膜１１４は、例えばスパッタリング法、ＣＶＤ法
（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラ
ズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また
プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好
ましい。
【０４２７】
絶縁膜１１４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１１
４の成膜を行えばよい。または、成膜後の絶縁膜１１４に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０４２８】
例えば、成膜後の絶縁膜１１４に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
【０４２９】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができ
る。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、
水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いると
よい。
【０４３０】
また、絶縁膜１１４を成型した後、その上面の平坦性を高めるためにＣＭＰ法等を用い
た平坦化処理を行ってもよい。
【０４３１】
次に、半導体層１０１ａとなる半導体膜と、半導体層１０１ｂとなる半導体膜を順に成
膜する（図１７（Ｃ）参照）。当該半導体膜は、大気に触れさせることなく連続して成膜
することが好ましい。半導体層１０１ａとなる半導体、及び半導体層１０１ｂとなる半導
体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成
膜すればよい。
【０４３２】
なお、半導体層１０１ａとなる半導体、及び半導体層１０１ｂとなる半導体として、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチ
ルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原
料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウム
などを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用い
てもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０４３３】
ここで、半導体層１０１ａを形成した後に、半導体層１０１ａに酸素を導入してもよい
。例えば、成膜後の半導体層１０１ａに酸素（少なくとも酸素ラジカル、酸素原子、酸素
イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入
方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法
、プラズマ処理などを用いることができる。
【０４３４】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができ
る。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、
水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いると
よい。
【０４３５】
半導体層１０１ａ及び半導体層１０１ｂを成膜後、第４の加熱処理を行うことが好まし
い。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温
度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行
えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した
酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、
半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０１ａ
及び１０１ｂを形成した後に行ってもよい。加熱処理により、絶縁膜１１４や酸化物膜か
ら半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
【０４３６】
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レ
ジストマスクを除去することにより、島状の半導体層１０１ａと島状の半導体層１０１ｂ
の積層構造を形成することができる（図１７（Ｄ）参照）。なお、半導体膜のエッチング
の際に、絶縁膜１１４の一部がエッチングされ、半導体層１０１ａ及び半導体層１０１ｂ
に覆われていない領域における絶縁膜１１４が薄膜化することがある。したがって、当該
エッチングにより絶縁膜１１４が消失しないよう、予め厚く形成しておくことが好ましい
。
【０４３７】
なお、半導体膜のエッチング条件によっては、レジストがエッチング時に消失してしま
う場合があるため、エッチングの耐性が高い材料、例えば無機膜または金属膜からなるい
わゆるハードマスクを用いてもよい。ここでハードマスク２８１として、導電膜を用いる
例を示す。図１８（Ａ）は、ハードマスク２８１を用いて半導体膜を加工し、半導体層１
０１ａ及び半導体層１０１ｂを形成する例をしめす。ここで、ハードマスク２８１に導電
層１０４ａ及び導電層１０４ｂとして用いることができる材料を用いれば、ハードマスク
２８１を加工し、導電層１０４ａ及び導電層１０４ｂを形成することができる。このよう
な方法を用いることにより、例えば図６に示すトランジスタ１００を作製することができ
る。
【０４３８】
図１７（Ｄ）に示す構造を形成した後、絶縁膜１１４に導電層１５１、導電層２５１等
に達する開口部を設ける（図１８（Ｂ）参照）。その後、絶縁膜１１４に設けた開口部を
埋め込むように、導電層１０４ａ、導電層１０４ｂ等となる導電膜を成膜する。導電層１
０４ａ、導電層１０４ｂ等となる導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（
熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ
法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズ
マＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプ
ラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ま
しい。
【０４３９】
次に、レジストマスクを形成し、導電層１０４ａ、導電層１０４ｂ等となる導電膜の不
要な部分をエッチングにより除去する。その後レジストマスクを除去し、導電層１０４ａ
及び導電層１０４ｂ等を形成する（図１８（Ｃ）参照）。ここで、導電膜のエッチングの
際に、半導体層１０１ｂや絶縁膜１１４の上部の一部がエッチングされ、導電層１０４ａ
及び導電層１０４ｂと重ならない部分が薄膜化することがある。したがって、半導体層１
０１ｂとなる半導体膜等の厚さを、エッチングされる深さを考慮して予め厚く形成してお
くことが好ましい。
【０４４０】
次に、半導体層１０１ｃ及びゲート絶縁膜１０２を成膜する。その後、レジストマスク
を形成し、エッチングにより加工し、その後レジストマスクを除去する（図１９（Ａ）参
照）。次にゲート電極１０３となる導電膜を成膜し、レジストマスクを形成し、エッチン
グにより該導電膜を加工し、その後レジストマスクを除去してゲート電極１０３を形成す
る（図１９（Ｂ）参照）。半導体層１０１ｃとなる半導体は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０４４１】
あるいは、半導体層１０１ｃ及びゲート絶縁膜１０２は、ゲート電極形成後にエッチン
グしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成
したゲート電極１０３をマスクとしてゲート絶縁膜１０２及び半導体層１０１ｃをエッチ
ングしてもよい。ゲート電極１０３をマスクとすることにより、図５や図６に示すように
ゲート電極１０３、ゲート絶縁膜１０２及び半導体層１０１ｃの側面が概略連なるような
形状を作製することができる。
【０４４２】
なお、半導体層１０１ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ
法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及
びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、ト
リメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチ
ルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代え
てジエチル亜鉛などを用いてもよい。
【０４４３】
また半導体層１０１ｃを形成した後に、半導体層１０１ｃに酸素を導入してもよい。例
えば、成膜後の半導体層１０１ｃに酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
【０４４４】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができ
る。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、
水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いると
よい。
【０４４５】
この段階でトランジスタ１００が形成される。
【０４４６】
次に、絶縁膜１１２を形成する。絶縁膜１１２は、例えばスパッタリング法、ＣＶＤ法
（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラ
ズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また
プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好
ましい。
【０４４７】
絶縁膜１１２の成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁
膜１１４等から半導体層１０１に対して酸素を供給し、半導体層１０１中の酸素欠損を低
減することができる。またこのとき、絶縁膜１１４から脱離した酸素は、バリア膜１１１
及び絶縁膜１１２によってブロックされ、バリア膜１１１よりも下層及び絶縁膜１１４よ
りも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため半
導体層１０１に供給しうる酸素の量を増大させることができ、半導体層１０１中の酸素欠
損を効果的に低減することができる。
【０４４８】
また、絶縁膜１１２を２層以上の積層構造としてもよい。その場合には、例えば絶縁膜
１１２を２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニ
ウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水や
水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、絶縁膜１
１４と同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２を介して半導
体層１０１の上側からも酸素を供給する構成としてもよい。
【０４４９】
続いて、絶縁膜１１３を形成する。絶縁膜１１３は、例えば酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける
。絶縁膜１１３は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、Ｐ
ＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良
好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、
熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０４５０】
続いて、絶縁膜１１３、絶縁膜１１２、ゲート絶縁膜１０２及び半導体層１０１ｃに、
導電層１０４ａ等に達する開口部を設ける。次いで、開口部を埋め込むように導電膜を形
成した後、レジストマスクを用いて不要部分を除去し、レジストマスクを除去してプラグ
３２１及びプラグ３２２を形成する。
【０４５１】
続いて、絶縁膜１１６を形成する。絶縁膜１１６は、例えば酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける
。絶縁膜１１６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、Ｐ
ＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。また絶縁膜１１６として有機樹脂などの有機絶縁材料を用いる場合には、スピン
コート法などの塗布法を用いて形成してもよい。また、絶縁膜１１６を形成した後にその
上面に対して平坦化処理を行うことが好ましい。また、絶縁膜１１６として、絶縁膜１３
８に示す材料や、形成方法を用いてもよい。
【０４５２】
続いて、上記と同様の方法により、絶縁膜１１６に、プラグ３２２に達するプラグ１２
３等を形成する。
【０４５３】
続いて、絶縁膜１１６上に導電膜を成膜する。その後上記と同様の方法によりレジスト
マスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマス
クを除去することにより、配線１２４等を形成することができる。
【０４５４】
以上の工程により、本発明の一態様の半導体装置を作製することができる。
【０４５５】
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
【０４５６】
［回路構成例］
実施の形態１に示した構成において、トランジスタや配線、電極の接続構成を異ならせ
ることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体
装置を用いることにより実現できる回路構成の例を説明する。
【０４５７】
〔ＣＭＯＳ回路〕
図２４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳ回路の構成を示している。なお図中、第２の半導体材料が適用されたトランジスタに
は「ＯＳ」の記号を付して示している。
【０４５８】
〔アナログスイッチ〕
また図２４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
【０４５９】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２
４に示す。
【０４６０】
図２４（Ｃ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と
第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。
なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用いる
ことができる。
【０４６１】
本実施の形態では、トランジスタ３３００として、酸化物半導体を有する半導体層にチ
ャネルが形成されるトランジスタを用いる例を示す。トランジスタ３３００は、オフ電流
が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能であ
る。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極め
て少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することが
できる。
【０４６２】
図２４（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に
接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極または
ドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００の
ゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、及
びトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。
【０４６３】
図２４（Ｃ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
【０４６４】
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、及び
容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所
定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（
以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする
。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位に
して、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲー
ト電極に与えられた電荷が保持される（保持）。
【０４６５】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。
【０４６６】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿
Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間
の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。
【０４６７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。
【０４６８】
図２４（Ｄ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図２
４（Ｃ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。
【０４６９】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、
浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３
と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が
変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位
（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０４７０】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０４７１】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
【０４７２】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用され
たトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。
【０４７３】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
【０４７４】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
【０４７５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０４７６】
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用した半導体装置の一例に
ついて、図面を用いて説明する。図６０は、本発明の一態様に係る半導体装置の回路図の
一例である。
【０４７７】
図６０に示す半導体装置は、容量素子６６０ａと、容量素子６６０ｂと、トランジスタ
６６１ａと、トランジスタ６６１ｂと、トランジスタ６６２ａと、トランジスタ６６２ｂ
と、インバータ６６３ａと、インバータ６６３ｂと、配線ＢＬと、配線ＢＬＢと、配線Ｗ
Ｌと、配線ＣＬと、配線ＧＬと、を有する。
【０４７８】
図６０に示す半導体装置は、インバータ６６３ａ及びインバータ６６３ｂがリング接続
することでフリップフロップが構成されるメモリセルである。インバータ６６３ｂの出力
信号が出力されるノードをノードＶＮ１とし、インバータ６６３ａの出力信号が出力され
るノードをノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで、
記憶装置（メモリセルアレイ）を構成することができる。
【０４７９】
トランジスタ６６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース
、ドレインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続す
る。トランジスタ６６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、
ソース、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接
続する。
【０４８０】
トランジスタ６６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソ
ース、ドレインの他方は容量素子６６０ａの一方の電極と電気的に接続し、ゲートは配線
ＧＬと電気的に接続する。ここで、トランジスタ６６１ａのソース、ドレインの他方と、
容量素子６６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ
６６１ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレイン
の他方は容量素子６６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に
接続する。ここで、トランジスタ６６１ｂのソース、ドレインの他方と、容量素子６６０
ｂの一方の電極と、の間のノードをノードＮＶＮ２とする。
【０４８１】
容量素子６６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６６０ｂの他
方の電極は配線ＣＬと電気的に接続する。
【０４８２】
トランジスタ６６２ａ及びトランジスタ６６２ｂの導通状態、非導通状態の選択は、配
線ＷＬに与える電位によって制御することができる。トランジスタ６６１ａ及びトランジ
スタ６６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御する
ことができる。
【０４８３】
図６０に示したメモリセルの書き込み、保持及び読み出しについて以下に説明する。
【０４８４】
書き込み時は、まず配線ＢＬ及び配線ＢＬＢにデータ０またはデータ１に対応する電位
を印加する。
【０４８５】
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、
配線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６６２ａ、トランジスタ６
６２ｂのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
【０４８６】
次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧
未満とすることで、フリップフロップに書き込んだデータ１が保持される。
【０４８７】
読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤとする。次に、配線ＷＬに
ＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジス
タ６６２ａ及びインバータ６６３ａを介して放電し、接地電位となる。この配線ＢＬと配
線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデー
タ１を読み出すことができる。
【０４８８】
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし
、その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６６２
ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込
んだデータ０が保持される。読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤ
とし、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配線
ＢＬはトランジスタ６６２ｂ及びインバータ６６３ｂを介して放電し、接地電位となる。
この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持された
データ０を読み出すことができる。
【０４８９】
したがって、図６０に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏ
ｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用い
てデータを保持するため、リフレッシュ動作が不要である。そのため、データの保持時の
消費電力を抑えることができる。また、フリップフロップにおいて容量素子を用いないた
め、高速動作の求められる用途に好適である。
【０４９０】
また、図６０に示す半導体装置は、トランジスタ６６１ａを介して、ノードＶＮ１から
ノードＮＶＮ１にデータを書き込むことが可能である。同様に、トランジスタ６６１ｂを
介して、ノードＶＮ２からノードＮＶＮ２にデータを書き込むことが可能である。書き込
まれたデータは、トランジスタ６６１ａまたはトランジスタ６６１ｂを非導通状態とする
ことによって保持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１及び
ノードＶＮ２のデータを保持できる場合がある。
【０４９１】
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図６０
に示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適
宜電源電位をオンまたはオフすることによって、消費電力の小さい半導体装置を実現する
ことができる。例えば、ＣＰＵの記憶領域に図６０に示す半導体装置を用いることで、Ｃ
ＰＵの消費電力を小さくすることもできる。
【０４９２】
なお、ノードＮＶＮ１及びノードＮＶＮ２にデータを保持する期間は、トランジスタ６
６１ａ及びトランジスタ６６１ｂのオフ電流によって変化することがわかる。したがって
、データの保持期間を長くするためには、トランジスタ６６１ａ及びトランジスタ６６１
ｂには、オフ電流の低いトランジスタを用いればよいことになる。または、容量素子６６
０ａ及び容量素子６６０ｂの容量を大きくすればよいことになる。
【０４９３】
例えば、実施の形態１に示したトランジスタ１００及び容量素子１５０を、トランジス
タ６６１ａ及び容量素子６６０ａとして用いれば、ノードＮＶＮ１に長期間に渡ってデー
タを保持することが可能となる。同様に、トランジスタ１００及び容量素子１５０を、ト
ランジスタ６６１ｂ及び容量素子６６０ｂとして用いれば、ノードＮＶＮ２に長期間に渡
ってデータを保持することが可能となる。したがって、トランジスタ６６１ａ及びトラン
ジスタ６６１ｂについては、トランジスタ１００についての記載を参照すればよい。また
、容量素子６６０ａ及び容量素子６６０ｂについては、容量素子１５０についての記載を
参照すればよい。
【０４９４】
また、上記実施の形態で説明したように、トランジスタ１００及び容量素子１５０は、
トランジスタ１３０と少なくとも一部を重ねて作製することができる。図６０に示すトラ
ンジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ
及びインバータ６６３ｂに含まれるトランジスタは、トランジスタ６６１ａ、トランジス
タ６６１ｂ、容量素子６６０ａ及び容量素子６６０ｂと少なくとも一部を重ねて作製する
ことができる。したがって、図６０に示す半導体装置は、従来のＳＲＡＭと比べて占有面
積を大きく増大させることなく、作製することができる場合がある。トランジスタ６６２
ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ及びインバータ
６６３ｂに含まれるトランジスタについては、トランジスタ１３０についての記載を参照
すればよい。
【０４９５】
以上に示したように、本発明の一態様に係る半導体装置は、占有面積に対して高い性能
を有することがわかる。また、生産性の高い半導体装置であることがわかる。
【０４９６】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４９７】
（実施の形態６）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲ
Ｆタグについて、図２５を用いて説明する。
【０４９８】
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記
憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよ
うな特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
極めて高い信頼性が要求される。
【０４９９】
ＲＦタグの構成について図２５を用いて説明する。図２５は、ＲＦタグの構成例を示す
ブロック図である。
【０５００】
図２５に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路
８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している
。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑
制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これ
により、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和すること
を防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることが
できる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信
を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信す
る電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方
式に用いることも可能である。
【０５０１】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
【０５０２】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。
【０５０３】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調をおこなうための回路である。
【０５０４】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。
【０５０５】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０５０６】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに
、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制するこ
とができる。
【０５０７】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
【０５０８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０５０９】
（実施の形態７）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０５１０】
図２６は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
一例の構成を示すブロック図である。
【０５１１】
図２６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、
別チップに設けてもよい。もちろん、図２６に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図２６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み
、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回
路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビ
ットなどとすることができる。
【０５１２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
【０５１３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
【０５１４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０５１５】
図２６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
【０５１６】
図２６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
【０５１７】
図２７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導
体層にチャネルが形成されるトランジスタであることが好ましい。
【０５１８】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。
【０５１９】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０５２０】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
【０５２１】
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０５２２】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
【０５２３】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図２７では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
【０５２４】
なお、図２７では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
【０５２５】
また、図２７において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。
【０５２６】
図２７における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
【０５２７】
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない
間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２
０８によって保持することができる。
【０５２８】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。
【０５２９】
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０５３０】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
【０５３１】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
【０５３２】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、
ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応
用可能である。
【０５３３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０５３４】
（実施の形態８）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
【０５３５】
［構成例］
図２８（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２８（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図２８（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
【０５３６】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
【０５３７】
アクティブマトリクス型表示装置のブロック図の一例を図２８（Ａ）に示す。表示装置
の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回
路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆
動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び
第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。
【０５３８】
図２８（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
【０５３９】
〔液晶パネル〕
また、画素の回路構成の一例を図２８（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
【０５４０】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
【０５４１】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジス
タ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施
の形態で説明するトランジスタ１００を適宜用いることができる。これにより、信頼性の
高い液晶表示パネルを提供することができる。
【０５４２】
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電
気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画
素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０５４３】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
【０５４４】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層ま
たは第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０５４５】
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
【０５４６】
なお、図２８（Ｂ）に示す画素回路は、これに限定されない。例えば、図２８（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
【０５４７】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。
【０５４８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
【０５４９】
図２８（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
【０５５０】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０５５１】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一
方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が
駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２
は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線
７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている
。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板
上に形成される共通電位線と電気的に接続される。
【０５５２】
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は上記実施の形態で
説明するトランジスタ１００を適宜用いることができる。これにより、信頼性の高い有機
ＥＬ表示パネルを提供することができる。
【０５５３】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２
４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
【０５５４】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
【０５５５】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆
動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０５５６】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７
２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を
かける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力
し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作さ
せるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
【０５５７】
なお、画素回路の構成は、図２８（Ｃ）に示す画素構成に限定されない。例えば、図２
８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
【０５５８】
図２８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
【０５５９】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、
ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素
子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）
、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子
インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ
（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素
子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッ
ター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーシ
ョン）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレ
クトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用い
た表示素子の少なくとも一つを有している。これらの他にも、電気的または磁気的作用に
より、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い
。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素
子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅ
ｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置
の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液
晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極として
の機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニ
ウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡ
Ｍなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減する
ことができる。
【０５６０】
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出
来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半
導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、
プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを
有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り
合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライム
ガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては
、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチ
レンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチ
ックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例と
しては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどが
ある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着
フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを
用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが
少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このよ
うなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化
を図ることができる。
【０５６１】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。
【０５６２】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを
転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の
一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロ
ファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布
基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若
しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、
皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。
【０５６３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０５６４】
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に
示す。
【０５６５】
図２９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
【０５６６】
図２９（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３及
び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
【０５６７】
図２９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
【０５６８】
図２９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
【０５６９】
図２９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
【０５７０】
図２９（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。
【０５７１】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０５７２】
（実施の形態１０）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３０を用いなが
ら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記
名債券類、証書類（運転免許証や住民票等、図３０（Ａ）参照）、包装用容器類（包装紙
やボトル等、図３０（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３０（Ｂ）参
照）、乗り物類（自転車等、図３０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、
植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（
液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは
各物品に取り付ける荷札（図３０（Ｅ）、図３０（Ｆ）参照）等に設けて使用することが
できる。
【０５７３】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、
物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであ
れば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタ
グ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデ
ザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証
書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設ける
ことができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容
器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の
一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図
ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付け
ることにより、盗難などに対するセキュリティ性を高めることができる。
【０５７４】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用い
ることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離
を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い
期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることが
できる。
【０５７５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０５７６】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
【０５７７】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０５７８】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
【０５７９】
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除
くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限
値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めること
で、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規
定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内
に入らないことを規定することができる。
【０５８０】
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図
が記載されているとする。その場合、その回路が、第６のトランジスタを有していないこ
とを発明として規定することが可能である。または、その回路が、容量素子を有していな
いことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとって
いるような第６のトランジスタを有していない、と規定して発明を構成することができる
。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規
定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接
続されている第６のトランジスタを有していない、と発明を規定することが可能である。
または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を
有していない、と発明を規定することが可能である。
【０５８１】
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下で
あることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２
Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または
、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが
可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定すること
も可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能
である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除
くと発明を規定することも可能である。なお、ある値について、「このような範囲である
ことが好ましい」、「これらを満たすことが好適である」となどと記載されていたとして
も、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」な
どと記載されていたとしても、必ずしも、それらの記載には、限定されない。
【０５８２】
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好
適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以
下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、あ
る電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
【０５８３】
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」
と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除
く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機
絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば
、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。ま
たは、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが
可能である。
【０５８４】
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜
が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の
積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜と
その膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能であ
る。
【０５８５】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子
（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しな
くても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接
続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定され
た内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明
細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数
のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。し
たがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子
など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明
の一態様を構成することが可能な場合がある。
【０５８６】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当
業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少
なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定さ
れた発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能である。また
は、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。
【０５８７】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、その一部分を取り出して、発明の一態様を構成することは可能である。したがって
、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取
り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成す
ることが可能であるものとする。そして、その発明の一態様は明確であると言える。その
ため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子
、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作
方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分
を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎ
は整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個
（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の
一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構
成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構
成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成
されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一
態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、ま
たは、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは
、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」
、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可
能である。
【０５８８】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すこと
は、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べ
る図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位
概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが
可能である。そして、その発明の一態様は、明確であると言える。
【０５８９】
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）
は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能
である。したがって、ある内容について、図に記載されていれば、文章を用いて述べてい
なくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を
構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様
として開示されているものであり、発明の一態様を構成することが可能である。そして、
その発明の一態様は明確であると言える。
【実施例１】
【０５９０】
本実施例では、本発明の一態様である酸化物半導体膜の評価結果について説明する。
【０５９１】
［作製方法］
基板にシリコンウェハを用い、シリコンウェハ上に酸化物半導体膜を形成した。酸化物
半導体膜は、ターゲットにＩｎ−Ｇａ−Ｚｎ酸化物を用いてスパッタリング法によりＩｎ
−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の主な項目を表６に示す。
【０５９２】
【表６】
2019059664.tif 000017
【０５９３】
ここで表６の条件Ａ３では、圧力はキャノンアネルバ製Ｂ−ＡゲージＢＲＧ−１Ｂを用
いて測定し、他の５条件では圧力はキャノンアネルバ製ミニチュアゲージＭＧ−２を用い
て測定した。表６に記載している通り、ターゲットとして、条件Ａ１及び条件Ａ２は原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物を用い、条件Ｂ１及び条
件Ｂ２は原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物を用い、条
件Ｅ１はＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物を用いた。電源は
、ＤＣ電源を用いた。
【０５９４】
［ＸＲＤ評価］
以下に、条件Ａ１、条件Ｂ１、条件Ｂ２及び条件Ｅ１を用いて酸化物半導体膜を形成し
、ＸＲＤ装置を用いて評価を行った結果について説明する。まず、評価用の試料を作製し
た。シリコンウェハ上に酸化物半導体膜を１００ｎｍ形成した。表６に記載の条件Ａ１、
条件Ｂ１、条件Ｂ２及び条件Ｅ１の各条件を用いて酸化物半導体膜を成膜した試料をそれ
ぞれ試料Ａ１−１、試料Ｂ１−１、試料Ｂ２−１及び試料Ｅ１−１とする。
【０５９５】
次に、ＸＲＤ装置による評価を行う前に、各試料に対して熱処理を行った。熱処理条件
は、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室内にて
、酸素雰囲気下において加熱処理を１時間行った。その後、多機能薄膜材料評価Ｘ線回折
装置Ｄ８  ＤＩＳＣＯＶＥＲ  Ｈｙｂｒｉｄ（Ｂｒｕｋｅｒ  ＡＸＳ社製）を用いて、各
試料の評価を行った。図３６はＯｕｔ−Ｏｆ−Ｐｌａｎｅ法による解析結果である。試料
Ａ１−１、試料Ｂ１−１、試料Ｂ２−１及び試料Ｅ１−１の解析結果をそれぞれ、図３６
（Ａ）、図３６（Ｂ）、図３６（Ｃ）及び図３６（Ｄ）に示す。いずれの試料でも２θ＝
３１°近傍にピークがみられた。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面
に帰属されることから、いずれの試料も酸化物半導体膜の結晶がｃ軸配向性を有し、ｃ軸
が被形成面または上面に概略垂直な方向を向いていることが示唆された。また、得られた
２θ＝３１°近傍のピークを比較すると、試料Ａ１−１と比較して、他の試料ではピーク
の幅がより狭く、鋭いことがわかる。よってＣＡＡＣ比率が高いことが示唆される。ここ
で、各試料の２θ＝３１°近傍のピークの半値幅を表７に示す。半値幅は、バックグラウ
ンドを差し引いた後、ローレンツ関数によりフィッティングを行った。バックグラウンド
には、線形関数とローレンツ関数の和を用いた。表７より、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１の原子数比のターゲットを用いて形成した試料Ａ１−１では半値幅が４．６８°であっ
たのに対し、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のターゲットを用いて形成した試
料Ｂ１−１及び試料Ｂ２−１では半値幅が２．１０°及び２．１９°、試料Ｅ１−１では
半値幅が３．４７°と、いずれも小さい半値幅が得られ、鋭いピークが得られることがわ
かった。
【０５９６】
【表７】
2019059664.tif 000018
【０５９７】
［膜密度評価］
次に、前述の試料Ａ１−１、試料Ｂ１−１及び試料Ｂ２−１の膜密度を測定した。膜密
度評価を行う前に、各試料に対して熱処理を行った。熱処理条件は、４５０℃にて、窒素
雰囲気下において加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲気下において
加熱処理を１時間行った。得られた膜密度を表８に示す。いずれの条件においても緻密で
良好な膜が得られた。ｃ軸に配向した複数の結晶部を有する酸化物半導体膜、すなわちＣ
ＡＡＣ−ＯＳ膜は、緻密な膜が得られることがわかった。
【０５９８】
【表８】
2019059664.tif 000019
【０５９９】
［ＩＣＰ−ＭＳによる評価結果］
前述の試料Ａ１−１、試料Ｂ１−１及び試料Ｂ２−１について、誘導結合プラズマ質量
分析法（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｍａｓｓ  Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ：ＩＣＰ−ＭＳ分析法）によりインジウム、ガリウム及び亜鉛の含有率
を評価した。得られた結果より、各元素の原子数比を算出した結果を表９に示す。
【０６００】
【表９】
2019059664.tif 000020
【０６０１】
表９より、試料Ａ１−１ではターゲット比に対して亜鉛の原子数比が約４４％減少し、
試料Ｂ１−１では約２３％、試料Ｂ２−１では約２６％減少した。一方、インジウム及び
ガリウムの原子数比は、ターゲットの原子数比と１％乃至２％程度の違いしかなく、ほと
んど減少しない結果となった。
【０６０２】
［断面ＴＥＭ観察１］
【０６０３】
次に、断面ＴＥＭ像の観察結果について説明する。観察用試料を以下のように作製した
。まず、シリコンウェハ上に絶縁膜を形成した。絶縁膜として、熱酸化を用いて酸化シリ
コン膜を１００ｎｍ形成した。その後スパッタリング法により酸化シリコン膜を３００ｎ
ｍ成膜した。酸化シリコンの成膜条件は、酸化シリコンのターゲットを用いて酸素流量を
５０ｓｃｃｍ、圧力０．４Ｐａ、ＲＦ電源を用いて１．５ｋＷとし、基板温度を１００℃
とした。ターゲットと基板の距離は６０ｍｍとした。その後、ＣＭＰを用いて研磨を行い
、表面を平坦化した。
【０６０４】
以上の通り、シリコンウェハ上に絶縁膜を形成した後、酸化物半導体膜を２０ｎｍ形成
した。表６に記載のＡ１、Ｂ１及びＢ２の各条件を用いて酸化物半導体膜を成膜した試料
をそれぞれ試料Ａ１−２、試料Ｂ１−２及び試料Ｂ２−２とする。
【０６０５】
以上の通り、試料Ａ１−２、試料Ｂ１−２及び試料Ｂ２−２を作製した。次に、得られ
た各試料に熱処理を行った。熱処理条件は、窒素雰囲気で４５０℃１時間処理を行った後
、酸素雰囲気で４５０℃１時間処理を行った。その後、薄片化加工を行った。
【０６０６】
次に、試料Ａ１−２、試料Ｂ１−２及び試料Ｂ２−２の酸化物半導体膜の断面について
、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機
能を用いたＴＥＭ像を観察した。なお、ＴＥＭ観察による明視野像および回折パターンの
複合解析像を高分解能ＴＥＭ像と呼ぶ。そして、球面収差補正機能を用いた高分解能ＴＥ
Ｍ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得には、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いた。加速電
圧は２００ｋＶとした。
【０６０７】
図３７に試料Ａ１−２の、図３８に試料Ｂ１−２の、図３９に試料Ｂ２−２の断面ＴＥ
Ｍ像の観察結果をそれぞれ示す。ターゲットに原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３
のＩｎ−Ｇａ−Ｚｎ酸化物を用いた試料Ｂ１−２及び試料Ｂ２−２の酸化物半導体膜では
、試料Ａ１−２の酸化物半導体膜と比較して、原子が層状に並んでいる様子がより顕著に
みられた。これは金属原子が層状の構造を形成していることを示し、ｃ軸に、より強く配
向していることを示唆している。
【０６０８】
また図５９（Ａ）は、試料Ａ１−２の、図３７とは異なる場所の断面ＴＥＭ像であり、
図５９（Ｂ）は、試料Ｂ１−２の、図３８と異なる場所を断面ＴＥＭ像である。また図４
０（Ａ）及び図４０（Ｂ）は、図５９（Ａ）及び図５９（Ｂ）について、ある一部の領域
において金属原子が層状に規則的に並んだ領域を線で示した図である。試料Ａ１−２の酸
化物半導体膜では単結晶のように金属原子が規則的に並んだ領域と、規則性が不明瞭な領
域とが確認される。また、試料Ｂ１−２の酸化物半導体膜では、試料Ａ１−２に比べて、
規則的に並んだ領域が増加して不明瞭な領域が減少していることがわかる。
【０６０９】
［断面ＴＥＭ観察２］
次に、より厚い酸化物半導体膜を準備し、その断面ＴＥＭ像を観察した。ＴＥＭ像の取
得には、日立ハイテクノロジーズ製Ｈ−９５００を用いた。加速電圧は３００ｋＶを用い
た。
【０６１０】
観察用の試料として、条件Ａ２及び条件Ｂ１を用いて、それぞれシリコンウェハ上に酸
化物半導体膜を５０ｎｍ形成した。次に、薄片化加工を行った後、断面ＴＥＭにより観察
を行った。条件Ａ２及び条件Ｂ１を用いて酸化物半導体膜を形成した試料をそれぞれ試料
Ａ２−３及び試料Ｂ１−３とする。試料Ａ２−３の観察結果を図４１に、試料Ｂ１−３の
観察結果を図４２に示す。図４１（Ａ）は全体像、図４１（Ｂ）は膜上部、図４１（Ｃ）
は膜中央部、図４１（Ｄ）はシリコンウェハとの界面近傍をそれぞれ観察した結果である
。同様に、図４２（Ａ）は全体像、図４２（Ｂ）は膜上部、図４２（Ｃ）は膜中央部、図
４２（Ｄ）はシリコンウェハとの界面近傍をそれぞれ観察した結果である。ターゲットに
原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物を用いた試料Ｂ１−
３の酸化物半導体膜では、試料Ａ２−３酸化物半導体膜と比較して、原子が層状に並んで
いる様子がより顕著にみられ、図３８乃至図３９と同様に、ｃ軸により強く配向している
ことを示唆する結果となった。
【０６１１】
［平面ＴＥＭ観察］
次に、平面ＴＥＭ像の観察結果について説明する。ＴＥＭ像の取得は、日立ハイテクノ
ロジーズ製Ｈ−９０００ＮＡＲを用いた。加速電圧は３００ｋＶとした。前述の試料Ａ１
−２及び試料Ｂ１−２へ熱処理を行った後、平面ＴＥＭ像を観察した。熱処理条件は、窒
素雰囲気で４５０℃１時間処理を行った後、酸素雰囲気で４５０℃１時間処理を行った。
【０６１２】
試料Ａ１−２の観察結果を図４３（Ａ）に、試料Ｂ１−２の観察結果を図４３（Ｂ）に
示す。異なる結晶部間の金属原子の配列は単結晶とは異なるものの、試料Ａ１−２と比較
して試料Ｂ１−２では、より規則的に配列していることがわかる。また、試料Ａ１−２と
比較して試料Ｂ１−２では、格子像がより明瞭にみえるために、より規則的に原子が配列
していると考えられる。
【０６１３】
［ＣＡＡＣ比率評価］
次に、前述の試料Ａ１−２及び試料Ｂ１−２について、ナノビーム電子回折を用いてＣ
ＡＡＣ比率の評価を行った。電子回折の取得には、日立ハイテクノロジーズ製「ＨＦ−２
０００」を用いた。加速電圧は２００ｋＶとした。
【０６１４】
酸化物半導体膜を有する各試料の上面に対し、少しずつサンプルステージを移動してス
キャンを行いながら透過電子回折パターンを取得した。電子線としてプローブ径が１ｎｍ
のナノビーム電子線を用いた。また各試料とも３箇所で同様の測定を行った。つまりスキ
ャン１乃至スキャン３の合計３回のスキャンを行った。
【０６１５】
５ｎｍ／秒の速度でスキャンしながら回折パターンを観測し、動画を取得した。次に、
得られた回折パターンの動画を、０．５秒ごとに静止画に変換した。変換した静止画を解
析し、ＣＡＡＣ−ＯＳ膜のパターンと、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ
膜のパターンかの判別が難しいものと、ｎｃ−ＯＳ膜のパターンと、スピネル型の結晶構
造のパターンと、の４つに分類した。結果を表１０に示す。なお、表１０に示すＣＡＡＣ
比率は、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパターンかの判別が難しい
ものについてはＣＡＡＣでないと仮定した場合の比率である。
【０６１６】
【表１０】
2019059664.tif 000021
【０６１７】
次に、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパターンか、その判別が難
しいものについて、取得した動画で該当する時間の前後の映像を確認し、ＣＡＡＣ−ＯＳ
膜のパターンが観測されるものと、ｎｃ−ＯＳ膜のパターンが観測されるものとに分類し
、ＣＡＡＣ比率を導出した。結果を表１１に示す。表１１には、ＣＡＡＣ比率を算出する
のに使用した回折パターンの画像数、観察された各種パターンの画像数及び算出したＣＡ
ＡＣ比率をそれぞれのスキャン毎に表した。
【０６１８】
【表１１】
2019059664.tif 000022
【０６１９】
表１１に示したＣＡＡＣ比率をグラフで表したものを図４４（Ａ）に示す。図４４（Ａ
）に示した通り、ＣＡＡＣ−ＯＳ膜以外の回折パターンとして、ｎｃ−ＯＳ膜のパターン
が観測され、スピネル型の構造の回折パターンは観測されなかった。
【０６２０】
表１１に示す通り、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のターゲットを用いて形
成した試料Ｂ１−２のＣＡＡＣ比率は極めて高いことがわかった。
【０６２１】
次に、試料Ｂ１−２について、図４３（Ｂ）とは異なる箇所で平面ＴＥＭ観察を行った
結果を図５５に示す。また、図５５に示す３点（ｐｏｉｎｔ１乃至３）について、ナノビ
ーム電子回折を用いた構造解析を行った。電子線として、プローブ径が１ｎｍのナノビー
ムを用いた。ここで、プローブ径は±２０％の誤差を含む。ｐｏｉｎｔ１、２及び３で得
られた回折スポットと、回折スポットから結晶構造を同定した結果を図５６（Ａ）、（Ｂ
）及び（Ｃ）に示す。解析の結果、得られた回折スポットはＪＣＰＤＳカードに記載され
たＩｎＧａＯ３（ＺｎＯ）２の構造と同定された。
【０６２２】
次に、膜厚が１００ｎｍの酸化物半導体膜についても同様に、ＣＡＡＣ比率の評価を行
った。酸化物半導体膜の成膜条件として、表６のＡ３とＢ１を用いた。
【０６２３】
シリコンウェハ上に熱酸化により酸化シリコン膜を１００ｎｍ形成した。その後、表６
に記載の条件Ａ３を用いて酸化物半導体膜を１００ｎｍ形成し、試料Ａ３−１とした。条
件Ｂ１の試料については、試料Ｂ１−１を用いた。
【０６２４】
次に、試料Ａ３−１及び試料Ｂ１−１に対し、熱処理を行った。熱処理条件は、４５０
℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲
気下において加熱処理を１時間行った。
【０６２５】
次に、各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。電子
線としてプローブ径が１ｎｍのナノビームを用いた。また各試料とも３箇所で同様の測定
を行った。つまりスキャン１乃至スキャン３の合計３回のスキャンを行った。
【０６２６】
５ｎｍ／秒の速度でスキャンしながら回折パターンを観測し、動画を取得した。次に、
得られた動画で観測された回折パターンを、０．５秒ごとに静止画に変換した。試料Ａ３
−１のスキャン２の回折パターンを変換した静止画を、図４５乃至図４９に示す。また、
試料Ｂ１−１のスキャン２の回折パターンを変換した静止画を、図５０乃至図５４に示す
。図４５乃図５４に示す通り、いずれの試料においてもＣＡＡＣ構造を示す回折パターン
が観測され、またスキャンに伴いその回折パターンの角度が少しずつ回転する様子がみら
れる。
【０６２７】
変換した静止画を解析し、ＣＡＡＣ−ＯＳ膜のパターンと、ＣＡＡＣ−ＯＳ膜のパター
ンかまたはｎｃ−ＯＳ膜のパターンかの判別が難しいものと、ｎｃ−ＯＳ膜のパターンと
、スピネル型の結晶構造のパターンと、の４つに分類した。結果を表１２に示す。なお、
表１２に示すＣＡＡＣ比率は、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパタ
ーンかの判別が難しいものについてはＣＡＡＣでないと仮定した場合の比率である。
【０６２８】
【表１２】
2019059664.tif 000023
【０６２９】
次に、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパターンか、その判別が難
しいものについて、取得した動画で該当する時間の前後の映像を確認し、ＣＡＡＣ−ＯＳ
膜のパターンが観測されるものと、ｎｃ−ＯＳ膜のパターンが観測されるものとに分類し
、ＣＡＡＣ比率を導出した。結果を表１３に示す。
【０６３０】
【表１３】
2019059664.tif 000024
【０６３１】
また、表１３に示したＣＡＡＣ化率をグラフで表したものを図４４（Ｂ）に示す。膜厚
２０ｎｍでの結果と同様に、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のターゲットを用
いて形成した試料Ｂ１−１のＣＡＡＣ比率は、極めて高い結果となった。
【０６３２】
次に、試料Ｂ１−２について平面ＴＥＭ観察を行った後、３箇所についてＥＤＸ（Ｅｎ
ｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）分析により
評価を行った。得られた結果からインジウム、ガリウム及び亜鉛の原子数比を求めた結果
を表１４に示す。
【０６３３】
【表１４】
2019059664.tif 000025
【０６３４】
インジウムに対するガリウムの原子数比（Ｇａ／Ｉｎ）は、ＩＣＰ−ＭＳで得られた値
に対しておよそ７０％以上８３％以下の値となり、インジウムに対する亜鉛の原子数比（
Ｚｎ／Ｉｎ）は、およそ５８％以上７６％以下の値となった。
【実施例２】
【０６３５】
［トランジスタの作製］
本実施例では、実施例１の表６で示した条件Ａ１の酸化物半導体膜を用いたトランジス
タを基板上に作製した試料Ａ１−４と、成膜条件Ｂ１の酸化物半導体膜を用いたトランジ
スタを基板上に作製した試料Ｂ１−４を作製し、その特性を評価した。なお、本実施例で
は、試料Ａ１−４と、試料Ｂ１−４との間で条件振りを行っている場合のみ、その旨を記
載する。よって条件振りの記載がない場合には、試料Ａ１−４及び試料Ｂ１−４ともに同
じ条件で処理を行ったことを示す。
【０６３６】
トランジスタ特性の評価には、図５に示す断面構造を有するトランジスタを用いた。但
し、用いたトランジスタは導電層１０５を有さない構造とした。以下に、トランジスタの
具体的な作製方法について述べる。
【０６３７】
基板５０としてｐ型、ＣＺ結晶、面方位（１００）のシリコンウェハを準備した。次に
基板の洗浄を行った後、絶縁膜５１を形成した。絶縁膜５１は、酸化シリコン膜と酸化窒
化シリコン膜の積層膜とした。酸化シリコン膜は、９５０℃にて熱酸化を行い、１００ｎ
ｍ形成した。その後、酸化窒化シリコン膜は、ＰＥＣＶＤ装置を用いて３００ｎｍ成膜し
た。成膜条件は、基板温度４００℃とし、ガス流量をシラン２ｓｃｃｍ及び亜酸化窒素８
００ｓｃｃｍとし、圧力を４０Ｐａとし、成膜電力（ＲＦ，２７ＭＨｚ）を５０Ｗとし、
電極間距離を１５ｍｍとした。絶縁膜５１の成膜後、ＣＭＰ法を用いて平坦化処理を行っ
た。その後、減圧雰囲気で４５０℃１時間の熱処理を行った。
【０６３８】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツ
イスト角を７２°とした。
【０６３９】
次に、絶縁膜５１上に、半導体層１０１ａとなる第１の半導体膜を形成した。第１の半
導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物をタ
ーゲットに用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を
形成した。成膜条件は、アルゴン流量を４０ｓｃｃｍ、酸素流量を５ｓｃｃｍ、圧力を０
．７Ｐａ、電源電力（ＤＣ）を０．５ｋＷ、基板温度を２００℃、基板とターゲット間の
距離を６０ｍｍとした。ここで圧力計はキャノンアネルバ製ミニチュアゲージを用いた。
【０６４０】
その後、続けて半導体層１０１ｂとなる第２の半導体膜を形成した。第１の半導体膜と
第２の半導体膜の成膜は異なるチャンバー室を用いて行い、チャンバー室間の搬送は大気
雰囲気に暴露せずに真空雰囲気内で行った。第２の半導体膜として、Ｉｎ−Ｇａ−Ｚｎ酸
化物膜を１５ｎｍ形成した。第２の半導体膜の成膜条件については、試料Ａ１−４では原
子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物をターゲットに用い、試
料Ｂ１−４では原子数比Ｉｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物をター
ゲットに用いた。基板とターゲット間の距離は６０ｍｍとした。電源はＤＣ電源を用いた
。その他の主な条件を表１５に示す。ここで圧力計はキャノンアネルバ製ミニチュアゲー
ジを用いた。
【０６４１】
【表１５】
2019059664.tif 000026
【０６４２】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室
内にて、酸素雰囲気下において加熱処理を１時間行った。
【０６４３】
次に、スパッタリング法を用いてタングステン膜を１５ｎｍ成膜した。成膜条件は、タ
ングステンをターゲットに用い、アルゴン流量を８０ｓｃｃｍと、圧力を０．８Ｐａ、電
源電力（ＤＣ）を１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。基板温度は約１
３０℃とした。また、基板裏面にも更にアルゴンを１０ｓｃｃｍ供給した。
【０６４４】
次に、フォトリソグラフィ工程によりタングステン膜上にマスクを形成し、該マスクを
用いてタングステン膜の一部を誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  
Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法により、流量６０ｓｃｃｍの四フッ化炭素
（ＣＦ４）ガス及び流量４０ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力１００
０Ｗ、バイアス電力２５Ｗ、圧力２．０Ｐａにてエッチングを行い、ハードマスクを形成
した。
【０６４５】
次に、タングステン層をマスクとし、第１の半導体膜及び第２の半導体膜の形状をエッ
チングにより加工することで、島状の第１の半導体層１０１ａと第２の半導体層１０１ｂ
を形成した。なお、上記エッチングには、ＩＣＰエッチング法を用いた。エッチング条件
は、基板温度を７０℃とし、エッチングガスとして、メタン（ＣＨ４）とアルゴン（Ａｒ
）の混合ガス（ＣＨ４＝１６ｓｃｃｍ，Ａｒ＝３２ｓｃｃｍ）とし、電源電力６００Ｗ、
バイアス電力５０Ｗ、圧力３．０Ｐａとし、処理時間を３秒として第１のエッチングを行
った。次いで、基板温度を７０℃とし、エッチングガスをメタンとアルゴンの混合ガス（
ＣＨ４＝１６ｓｃｃｍ，Ａｒ＝３２ｓｃｃｍ）とし、電源電力６００Ｗ、バイアス電力５
０Ｗ、圧力１．０Ｐａとし、第２のエッチングを行った。
【０６４６】
次に、タングステン層をエッチングした。エッチングはＩＣＰエッチング法により行い
、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）
ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力１０００Ｗ、バイ
アス電力２５Ｗ、圧力２．０Ｐａにてエッチングを行った。
【０６４７】
次に、導電層１０４ａ及び導電層１０４ｂとなる導電膜として、タングステン膜をスパ
ッタリング法により１００ｎｍ形成した。成膜条件は、タングステンをターゲットとし、
アルゴン流量を８０ｓｃｃｍ、圧力を０．８Ｐａ、電源電力（ＤＣ）を１ｋＷとした。ま
た、基板裏面へアルゴンを更に１０ｓｃｃｍ供給した。基板温度は約１３０℃とした。
【０６４８】
次いで、導電層１０４ａ及び導電層１０４ｂとなる導電膜の形状をエッチングにより加
工することで、導電層１０４ａ及び導電層１０４ｂを形成した。また、上記導電膜のエッ
チングは、具体的には、以下のように行った。まず、エッチング条件を、基板温度を４０
℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２＝４５ｓｃｃｍ
，ＣＦ４＝５５ｓｃｃｍ，Ｏ２＝５５ｓｃｃｍ）とし、電源電力３０００Ｗ、バイアス電
力１１０Ｗ、圧力０．６７Ｐａとし、処理時間を１３秒として、第１のエッチングを行っ
た。次いで、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素（Ｃｌ２
＝１００ｓｃｃｍ）とし、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａと
し、処理時間を１５秒として、第２のエッチングを行った。次いで、エッチング条件を、
基板温度を４０℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２
＝４５ｓｃｃｍ，ＣＦ４＝５５ｓｃｃｍ，Ｏ２＝５５ｓｃｃｍ）とし、電源電力３０００
Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、第３のエッチングを行った。
【０６４９】
次いで、導電層１０４ａ及び導電層１０４ｂ上に、半導体層１０１ｃとなる第３の半導
体膜を形成した。第３の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いたスパッタリング法により、膜厚５
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン流量を３０ｓｃｃｍ
、酸素流量を１５ｓｃｃｍ、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２
００℃、基板とターゲット間の距離を６０ｍｍとした。ここで圧力計はＢ−Ａゲージを用
いた。
【０６５０】
次いで、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて２０
ｎｍ成膜した。成膜条件は、基板温度４５０℃とし、ガス流量をシラン１ｓｃｃｍ及び亜
酸化窒素８００ｓｃｃｍとし、圧力を２００Ｐａとし、成膜電力（ＲＦ，６０ＭＨｚ）を
１５０Ｗとし、電極間距離を２８ｍｍとした。続けて、ゲート電極１０３となる導電膜と
して、窒化タンタル膜を３０ｎｍ形成した後にタングステン膜を１３５ｎｍ形成した。窒
化タンタル膜は、成膜条件を、アルゴン及び窒素（アルゴン＝５０ｓｃｃｍ，窒素＝１０
ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力（ＤＣ）１．０ｋＷ、基板温度室温、基
板とターゲット間の距離を６０ｍｍとした。タングステン膜は、成膜条件を、アルゴン（
アルゴン＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力（ＤＣ）４．０ｋＷ、
基板温度を約１３０℃、基板とターゲット間の距離を６０ｍｍとした。また、基板裏面へ
アルゴンを更に１０ｓｃｃｍ供給した。
【０６５１】
次いで、ゲート電極１０３となる導電膜の形状をエッチングにより加工することで、ゲ
ート電極１０３を形成した。また、上記導電膜のエッチングは、具体的には、以下のよう
に行った。まず、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素と四
フッ化炭素と酸素の混合ガス（Ｃｌ２＝４５ｓｃｃｍ，ＣＦ４＝５５ｓｃｃｍ，Ｏ２＝５
５ｓｃｃｍ）とし、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし
、第１のエッチングを行った。次いで、エッチング条件を、基板温度を４０℃とし、エッ
チングガスを塩素（Ｃｌ２＝１００ｓｃｃｍ）とし、電源電力２０００Ｗ、バイアス電力
５０Ｗ、圧力０．６７Ｐａとし、第２のエッチングを行った。
【０６５２】
次いで、ゲート電極１０３をマスクとして、ゲート絶縁膜１０２と、第３の半導体膜の
形状をエッチングにより加工することで、形状が加工されたゲート絶縁膜１０２及び半導
体層１０１ｃとを、形成した。なお、上記エッチングには、ＩＣＰエッチング法を用いた
。エッチング条件は、基板温度を７０℃とし、エッチングガスを三塩化ホウ素（ＢＣｌ３
＝８０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａとし
、処理時間を３６秒とした。
【０６５３】
次いで、トランジスタを覆うように、絶縁膜１１２として、膜厚７０ｎｍの酸化アルミ
ニウム膜を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成した。酸化ア
ルミニウム膜の成膜条件は、ターゲットとして酸化アルミニウムを用い、アルゴン及び酸
素（アルゴン＝２５ｓｃｃｍ，酸素＝２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電
力（ＲＦ）２．５ｋＷ、基板温度２５０℃、基板とターゲット間の距離を６０ｍｍとした
。
【０６５４】
次いで、絶縁膜１１３として、膜厚３００ｎｍの酸化窒化シリコン膜を形成した。酸化
窒化シリコン膜はＰＥＣＶＤ法を用いて形成した。成膜条件は、基板温度３２５℃とし、
ガス流量をシラン５ｓｃｃｍ及び亜酸化窒素１０００ｓｃｃｍとし、圧力を１３３．３０
Ｐａとし、成膜電力（ＲＦ）を３５Ｗ（１３．５６ＭＨｚ）とし、電極間距離を２０ｍｍ
とした。
【０６５５】
次いで、導電層１０４ａ及び導電層１０４ｂに達する開口部を、エッチングにより形成
した。上記エッチングは、ＩＣＰエッチング法を用いた。
【０６５６】
具体的に、絶縁膜１１３に用いた酸化窒化シリコン膜のエッチングは、以下のように行
った。まず、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロ
メタンとヘリウムの混合ガス（ＣＨＦ３＝５０ｓｃｃｍ，Ｈｅ＝１００ｓｃｃｍ）とし、
電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとし、処理時間を３秒として
、第１のエッチングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッ
チングガスをトリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３＝７．５ｓｃｃｍ，Ｈ
ｅ＝１４２．５ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５
Ｐａとし、処理時間を６１秒として、第２のエッチングを行った。次いで、エッチング条
件を、基板温度を７０℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガ
ス（ＣＨＦ３＝５０ｓｃｃｍ，Ｈｅ＝１００ｓｃｃｍ）とし、電源電力４７５Ｗ、バイア
ス電力１５０Ｗ、圧力５．５Ｐａとし、処理時間を３秒として、第３のエッチングを行っ
た。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロ
メタンとヘリウムの混合ガス（ＣＨＦ３＝７．５ｓｃｃｍ，Ｈｅ＝１４２．５ｓｃｃｍ）
とし、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａとし、処理時間を３６
秒として、第４のエッチングを行った。
【０６５７】
また、具体的に、絶縁膜１１２に用いた酸化アルミニウム膜のエッチング条件は、基板
温度を７０℃とし、エッチングガスを三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）とし、電
源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとし、処理時間を１８５秒とし
た。
【０６５８】
次いで、開口部内及び絶縁膜１１３上に、膜厚５０ｎｍのチタン膜と、膜厚２００ｎｍ
のアルミニウム膜と、膜厚５０ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリ
ング法を用いて形成した。最下層と最上層のチタン膜の成膜条件は、アルゴン雰囲気下（
流量２０ｓｃｃｍ）、圧力０．１Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温、基板
とターゲット間の距離を４００ｍｍとした。また、アルミニウム膜の成膜条件は、アルゴ
ン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度
室温、基板とターゲット間の距離を６０ｍｍとした。
【０６５９】
次いで、開口部内及び絶縁膜１１３上の導電膜の形状をエッチングにより加工し、配線
を形成した。上記エッチングには、ＩＣＰエッチング法を用いた。具体的には、まず、エ
ッチング条件を、基板温度を７０℃とし、エッチングガスを三塩化ホウ素と塩素の混合ガ
ス（ＢＣｌ３＝６０ｓｃｃｍ，Ｃｌ２＝２０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイア
ス電力１００Ｗ、圧力１．９Ｐａとし、第１のエッチングを行った。次いで、エッチング
条件を、基板温度を７０℃とし、エッチングガスを四フッ化炭素（ＣＦ４＝８０ｓｃｃｍ
）とし、電源電力５００Ｗ、バイアス電力５０Ｗ、圧力２．０Ｐａとし、処理時間を約１
５秒として、第２のエッチングを行った。
【０６６０】
次いで、膜厚１．６μｍのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下
において、３００℃で１時間程度、加熱処理を行った。
【０６６１】
以上の工程によって、試料Ａ１−４及び試料Ｂ１−４を作製した。
【０６６２】
［トランジスタ特性の評価］
図５７にトランジスタ特性を示す。試料Ａ１−４、試料Ｂ１−４ともに、チャネル長Ｌ
が０．４６μｍ、チャネル幅Ｗが０．８μｍのｎチャネル型トランジスタを面内で２５個
、評価した。図５７（Ａ）は試料Ａ１−４の、図５７（Ｂ）は試料Ｂ１−４のトランジス
タのＶｇ−Ｉｄ測定をそれぞれ示す。ここでＶｇはソース−ゲート間の電圧、Ｉｄはソー
ス−ドレイン間の電流を示す。また、横軸にはゲート電圧Ｖｇを、左の縦軸にはドレイン
電圧Ｉｄを、右の縦軸には電界効果移動度μＦＥを示す。ドレイン電圧Ｖｄが０．１Ｖと
、３Ｖの２条件で測定した。ここで、電界効果移動度は、Ｖｄ＝０．１Ｖで算出した電界
効果移動度を示している。
【０６６３】
図５７の結果より、いずれの試料においても良好なトランジスタが得られた。試料Ｂ１
−４のトランジスタの方が、試料Ａ１−４のトランジスタと比較してしきい値電圧が小さ
く、高い電界効果移動度を有し、より優れる特性が得られた。
【０６６４】
［比較例］
本比較例では、酸化物半導体膜の密度とトランジスタ特性の関係について説明する。
【０６６５】
実施例１に示した通り、ｃ軸に配向した複数の結晶部を有するＣＡＡＣ−ＯＳ膜は、緻
密な膜を得ることができる。一方、実施の形態３で述べた通り、酸化物半導体膜の形成条
件によっては、膜密度が低い膜が得られることがある。また膜密度の低下に伴い、いわゆ
る鬆を有する膜が得られることがある。
【０６６６】
膜密度が低く鬆の多い酸化物半導体膜を用いた場合に、トランジスタ特性にどのような
影響を与えるかを調べるため、膜密度が異なる２条件を用いて酸化物半導体膜を形成し、
形成された該酸化物半導体膜を用いてトランジスタを作製した。
【０６６７】
酸化物半導体膜はスパッタリング法を用いて形成した。ターゲットとして原子数比がＩ
ｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物を用いた。また、基板とターゲッ
ト間の距離を１３０ｍｍとした。条件振りの主な項目を表１６に示す。電源は、ＲＦ電源
を用いた。
【０６６８】
【表１６】
2019059664.tif 000027
【０６６９】
［トランジスタの作製］
次に、表１６に記載した条件Ｃで成膜した酸化物半導体膜を用いたトランジスタを基板
上に作製した試料Ｃ−２と、条件Ｄで成膜した酸化物半導体膜を用いたトランジスタを基
板上に作製した試料Ｄ−２とを作製した。なお、本実施例では、試料Ｃ−２及び試料Ｄ−
２との間で条件振りを行っている場合のみ、その旨を記載する。よって条件振りの記載が
ない場合には、試料Ｃ−２及び試料Ｄ−２を同じ条件で処理したことを示す。トランジス
タ構造として、図６２に示すトランジスタ構造を用いた。
【０６７０】
まず、基板５０としてガラス基板を準備し、ガラス基板上にゲート電極を形成した。
【０６７１】
ゲート電極１０３として、スパッタリング法で厚さ１００ｎｍのタングステン膜を形成
し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用
いて該タングステン膜の一部をエッチングして形成した。
【０６７２】
次に、ゲート電極１０３上にゲート絶縁膜１０２を形成した。
【０６７３】
ゲート絶縁膜１０２として、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化
窒化シリコン膜を積層して形成した。
【０６７４】
次に、ゲート絶縁膜１０２を介してゲート電極１０３に重なる半導体層１０１を形成し
た。半導体層１０１には酸化物半導体層を用いた。ここでは、ゲート絶縁膜上に厚さ３５
ｎｍの酸化物半導体膜をスパッタリング法で形成した後、マスクを用いて該酸化物半導体
膜の一部をエッチングして、半導体層１０１を形成した。
【０６７５】
また酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。酸化物半導体膜の成
膜条件は、試料Ｃ−２及び試料Ｄ−２で条件振りを行った。試料Ｃ−２は、前述の条件Ｃ
を、試料Ｄ−２は前述の条件Ｄを用いて成膜した。
【０６７６】
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後
、４５０℃の窒素及び酸素の混合ガス雰囲気で１時間の加熱処理を行った。
【０６７７】
次に、酸化物半導体膜に接する一対の導電層である、導電層１０４ａおよび導電層１０
４ｂを形成した。
【０６７８】
まず、ゲート絶縁膜１０２及び半導体層１０１上に導電膜を形成した。該導電膜として
、厚さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アル
ミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ工程に
より該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、導
電層１０４ａおよび導電層１０４ｂを形成した。
【０６７９】
次に、半導体層１０１及び導電層１０４ａおよび導電層１０４ｂ上に保護膜２５を形成
した。保護膜として、酸化窒化シリコン膜４５０ｎｍを形成した後、窒化シリコン膜を１
００ｎｍ形成した。
【０６８０】
次に、保護膜２５の一部に、導電層１０４ａおよび導電層１０４ｂの一方に達する開口
部を形成した。当該開口部は、保護膜２５上にマスクを形成し、該マスクを用いて、保護
膜２５の一部をエッチングすることにより形成した。
【０６８１】
次に、保護膜２５上に画素電極である電極１２６を形成した。電極１２６は、保護膜２
５の一部に設けられた開口部を介して、一対の導電層である、導電層１０４ａおよび導電
層１０４ｂの一方と電気的に接続する構成とした。
【０６８２】
ここでは、電極１２６として、スパッタリング法により酸化シリコンを含む酸化インジ
ウム−酸化スズ化合物（ＩＴＯ−ＳｉＯ２）の導電膜を形成した。なお該導電膜に用いた
ターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とし
た。この後、窒素雰囲気で、３００℃、１時間の加熱処理を行った。
【０６８３】
以上の工程により、試料Ｃ−２及び試料Ｄ−２を得た。
【０６８４】
［トランジスタ特性の評価］
ここでトランジスタの初期特性としてＶｇ−Ｉｄ特性を測定した。試料Ｃ−２、試料Ｄ
−２ともにチャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍのｎチャネル型トランジスタ
を面内で４個、評価した。ここでは、基板温度を２５℃とし、ソース−ドレイン間の電位
差（以下、ドレイン電圧、Ｖｄともいう）を１Ｖ、１０Ｖとし、ソース−ゲート電極間の
電位差（以下、ゲート電圧、Ｖｇともいう）を−２０Ｖから２０Ｖまで変化させたときの
ソース−ドレイン間に流れる電流（以下、ドレイン電流、Ｉｄともいう）の変化特性、す
なわちＶｇ−Ｉｄ特性を測定した。
【０６８５】
図５８（Ａ）に試料Ｃ−２のトランジスタ、図５８（Ｂ）に試料Ｄ−２のトランジスタ
の評価結果を示す。図５８の横軸はゲート電圧Ｖｇを、縦軸はドレイン電流Ｉｄを、それ
ぞれ示す。また、面内で４個のトランジスタを測定した。
【０６８６】
膜密度が低い試料Ｃ−２のトランジスタでは、良好なオンオフ特性を得ることができな
かった。また、膜密度が比較的高い試料Ｄ−２のトランジスタでは、オンオフ比は得られ
たもののばらつきが多い結果となった。酸化物半導体膜の膜密度はトランジスタ特性と相
関があり、良好な特性を得るためには、実施例２に示すように緻密な膜を用いることが好
ましい。
【実施例３】
【０６８７】
本実施例では、本発明の一態様である酸化物半導体膜の評価結果について説明する。酸
化物半導体膜は、表１７に示す条件を用いてスパッタリング法により成膜した。条件Ａ１
乃至条件Ａ３、条件Ｂ１及び条件Ｂ２、条件Ｅ１については表６に示す条件を再度示して
いる。表１７に記載の装置Ｂでは、圧力はキャノンアネルバ製Ｂ−ＡゲージＢＲＧ−１Ｂ
を用いて測定し、装置Ａ及び装置Ｃでは圧力はキャノンアネルバ製ミニチュアゲージＭＧ
−２を用いて測定した。またターゲットとして、条件Ａ１乃至条件Ａ３は原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用い、条件Ｂ１及び条件
Ｂ２は原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用
い、条件Ｅ１乃至条件Ｅ３はＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化
物の多結晶を用い、条件Ｆ１乃至条件Ｆ３はＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ
−Ｚｎ酸化物の多結晶を用い、条件Ｆ４はＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−
Ｚｎ酸化物の多結晶を用いた。電源はＤＣ電源を用いた。
【０６８８】
【表１７】
2019059664.tif 000028
【０６８９】
［ＸＲＤ評価２］
表１７の条件Ｅ２乃至条件Ｅ４を用いて酸化物半導体膜を形成し、ＸＲＤ装置を用いて
評価を行った結果について説明する。
【０６９０】
まず、評価用の試料を作製した。シリコンウェハ上に、スパッタリング法を用いて酸化
物半導体膜を成膜した。成膜条件として、表１７の条件Ｅ２乃至条件Ｅ４を用いた。成膜
後、各試料に対して熱処理を行った。熱処理条件は、４５０℃にて、窒素雰囲気下におい
て加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲気下において加熱処理を１時
間行った。条件Ｅ２、条件Ｅ３及び条件Ｅ４を用いて作製した試料をそれぞれ試料Ｅ２−
１、条件Ｅ３−１及び条件Ｅ４−１とする。なお、試料Ｅ２−１は実施例１に示した試料
Ｅ１−１の成膜温度を２００℃から３００℃に変えた成膜条件を用いた試料である。
【０６９１】
ＸＲＤ装置を用いて評価を行った結果を示す。測定に用いた装置は実施例１に示す装置
と同じである。図６８（Ａ）は、試料Ｅ２−１の、図６８（Ｂ）は試料Ｅ３−１の、図６
８（Ｃ）は試料Ｅ４−１の、Ｏｕｔ−Ｏｆ−Ｐｌａｎｅ法による解析結果である。いずれ
の試料でも２θ＝３１°近傍にピークがみられた。このピークは、ＩｎＧａＺｎＯ４の結
晶の（００９）面に帰属されることから、いずれの試料も酸化物半導体膜の結晶がｃ軸配
向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが示唆された
。ここで、各試料の２θ＝３１°近傍のピークの極大値となる角度、及び半値幅を表１８
に示す。バックグラウンドを差し引いた後、ローレンツ関数によりフィッティングを行い
、ピークの極大値となる角度、及び半値幅を算出した。バックグラウンドは、線形関数と
ローレンツ関数の和として算出した。半値幅は、試料Ｅ４−１では３．２１°なのに対し
て試料Ｅ３−１では３．６７°であった。また、試料Ｅ２−１では３．１０°なのに対し
て実施例１に記載の試料Ｅ１−１では３．４７°であった。よって、成膜温度が高い方が
鋭いピークが得られ半値幅も小さいことがわかった。
【０６９２】
【表１８】
2019059664.tif 000029
【０６９３】
［ＩＣＰ−ＭＳによる評価結果（２）］
前述の試料Ｅ２−１、試料Ｅ３−１及び試料Ｅ４−１と、実施例１に記載の試料Ｅ１−
１について、誘導結合プラズマ質量分析法によりインジウム、ガリウム及び亜鉛の含有率
を評価した。得られた結果より、各元素の原子数比を算出した結果を表１９に示す。
【０６９４】
【表１９】
2019059664.tif 000030
【０６９５】
表１９より、試料Ｅ１−１の亜鉛の残留率Ａ（＝Ｚｎ（Ｆｉｌｍ）÷Ｚｎ（Ｔａｒｇｅ
ｔ）×１００［％］）は７８％、試料Ｅ２−１の亜鉛の残留率は７５％、試料Ｅ３−１の
亜鉛の残留率は約８２％、試料Ｅ４−１の亜鉛の残留率Ａは約８１％であった。
【０６９６】
［ＣＡＡＣ比率評価（２）］
次に、表１７の条件Ｅ１、条件Ｅ３及び条件Ｅ４を用いてＣＡＡＣ比率の評価を行った
。
【０６９７】
まず評価用の試料を作製した。シリコンウェハ上に絶縁膜として、熱酸化を用いて酸化
シリコン膜を１００ｎｍ形成した。その後スパッタリング法により酸化シリコン膜を３０
０ｎｍ成膜した。酸化シリコンの成膜条件は、酸化シリコンのターゲットを用いて酸素流
量を５０ｓｃｃｍ、圧力０．４Ｐａ、ＲＦ電源を用いて１．５ｋＷとし、基板温度を１０
０℃とした。ターゲットと基板の距離は６０ｍｍとした。その後、ＣＭＰを用いて研磨を
行い、表面を平坦化した。
【０６９８】
次に、酸化物半導体膜を２０ｎｍ形成した。次に熱処理を行った。熱処理条件は、窒素
雰囲気で４５０℃１時間処理を行った後、酸素雰囲気で４５０℃１時間処理を行った。表
１７に記載の条件Ｅ１、条件Ｅ３及び条件Ｅ４の各条件を用いて酸化物半導体膜を成膜し
た試料をそれぞれ試料Ｅ１−２、試料Ｅ３−２及び試料Ｅ４−２とする。
【０６９９】
次に、得られた各試料の薄片化を行い、ＣＡＡＣ比率の評価を行った。評価に用いた装
置、及び評価手法については実施例１に記載のＣＡＡＣ比率の評価に用いた装置、及びＣ
ＡＡＣ比率の評価手法を用いたため、ここでは詳細は省略する。
【０７００】
得られた動画を０．５秒ごとに静止画に変換した。変換した静止画から得られた回折パ
ターンを解析し、ＣＡＡＣ−ＯＳ膜のパターンと、ＣＡＡＣ−ＯＳ膜のパターンかまたは
ｎｃ−ＯＳ膜のパターンかの判別が難しいものと、ｎｃ−ＯＳ膜のパターンと、スピネル
型の結晶構造のパターンと、の４つに分類した。結果を表２０に示す。なお、表２０に示
すＣＡＡＣ比率は、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパターンかの判
別が難しいものについてはＣＡＡＣでないと仮定した場合の比率である。
【０７０１】
【表２０】
2019059664.tif 000031
【０７０２】
次に、ＣＡＡＣ−ＯＳ膜のパターンかまたはｎｃ−ＯＳ膜のパターンか、その判別が難
しいものについて、取得した動画で該当する時間の前後の映像を確認し、ＣＡＡＣ−ＯＳ
膜のパターンが観測されるものと、ｎｃ−ＯＳ膜のパターンが観測されるものとに分類し
、ＣＡＡＣ比率を導出した。結果を表２１に示す。表２０及び表２１には、ＣＡＡＣ比率
を算出するのに使用した回折パターンの画像数、観察された各種パターンの画像数及び算
出したＣＡＡＣ比率をそれぞれのスキャン毎に表した。
【０７０３】
【表２１】
2019059664.tif 000032
【０７０４】
成膜温度が２００℃の試料Ｅ３−２ではＣＡＡＣ比率は９０％以上であり、ｓｃａｎ１
乃至ｓｃａｎ３のＣＡＡＣ比率の平均は９３．４％であった。また成膜温度が３００℃の
試料Ｅ４−２ではＣＡＡＣ比率は９５％以上であり、ｓｃａｎ１乃至ｓｃａｎ３のＣＡＡ
Ｃ比率の平均は９６．３％であった。いずれの試料においても、観測された回折パターン
はＣＡＡＣ−ＯＳ膜のパターンかｎｃ−ＯＳ膜のパターンのいずれかであり、スピネル型
の構造の回折パターンは観測されなかった。
【実施例４】
【０７０５】
［ＣＰＭ評価］
次に、一定光電流法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏ−ｃｕｒｒｅｎｔ  Ｍｅ
ｔｈｏｄ）を用いて酸化物半導体膜の評価を行った。
【０７０６】
まず試料を作製した。基板として石英基板を用い、酸化物半導体膜として石英基板上に
Ｉｎ−Ｇａ−Ｚｎ酸化物膜を１００ｎｍ形成した。Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、ターゲ
ットにＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用いてスパッタリング法により形成した。成膜
条件として、表１７のＡ１及びＥ３に記載の条件を用いた。ここでＡ１は原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用いた条件であり、Ｅ３
は原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用
いた条件である。成膜後、熱処理を行った。熱処理条件は、４５０℃にて、窒素雰囲気下
において加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲気下において加熱処理
を１時間行った。Ａ１の条件を用いて作製した試料をＡ１−３、Ｅ３の条件を用いて作製
した試料をＥ３−３とする。
【０７０７】
ＣＰＭ測定は、酸化物半導体膜に接して設けられた第１の電極および第２の電極間に電
圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し
、照射光量から吸収係数を導出する。ここでは、吸収係数の導出を各波長にて行った。Ｃ
ＰＭ測定では、状態密度（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ、以下ＤＯＳと記す）に応
じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に
定数を掛けることにより、試料のＤＯＳを導出することができる。
【０７０８】
また、光吸収スペクトルのカーブからバンドテイルに起因する光吸収（アーバックテイ
ル）を取り除くことにより、欠陥準位よる吸収係数αを以下の式から算出することができ
る。
【０７０９】
【数１０】
2019059664.tif 000033
【０７１０】
ここで、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテイ
ルによる吸収係数を表す。
【０７１１】
なお、アーバックテイルの傾きをアーバックエネルギーという。アーバックエネルギー
が小さいほど、欠陥が少なく、価電子帯のバンド端における準位のテイル（裾）の傾きが
急峻である秩序性の高い半導体層であるといえる。
【０７１２】
図７１に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定した
吸収係数（実線）とを酸化物半導体膜のエネルギーギャップ以上のエネルギー範囲におい
て、フィッティングした結果を示す。図７１（Ａ）は試料Ａ１−３の結果を、図７１（Ｂ
）は試料Ｅ３−３の結果をそれぞれ示す。ＣＰＭによって測定した吸収係数より得られた
アーバックエネルギーは試料Ａ１−３が７０．２ｍｅＶ、試料Ｅ３−３が６８．６ｍｅＶ
であった。
【０７１３】
また、図７１においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線
）を差し引き、吸収係数の積分値を導出すると、ＤＯＳによる吸収係数は、試料Ａ２−３
が１．１×１０−３ｃｍ−１、試料Ｅ３−３が１．６×１０−３ｃｍ−１であることがわ
かった。いずれの試料においても、欠陥準位による吸収係数は小さいことがわかった。
【０７１４】
得られた吸収係数から、いずれの試料においても欠陥が少ない膜であることが示唆され
た。また、アーバックエネルギーの結果から、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４
．１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶を用いた酸化物半導体膜の方が、より欠陥が少な
い可能性がある。
【実施例５】
【０７１５】
本実施例では、トランジスタ特性の評価結果について説明する。
【０７１６】
［トランジスタの作製（２）］
トランジスタ特性の評価には、図６（Ａ）に示す例のように、導電層１０４ａ及び導電
層１０４ｂが半導体層１０１ａ及び半導体層１０１ｂの側面を覆わない断面構造を有する
トランジスタを用いた。但し、用いたトランジスタは導電層１０５を有さない構造とした
。トランジスタを有する基板として、試料Ｔ１、試料Ｔ２及び試料Ｔ３を作製した。半導
体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃはスパッタリング法を用いて成膜
した。試料Ｔ１は半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃとして条件
Ｆ２、条件Ａ３及び条件Ｆ２を用いた。試料Ｔ２は半導体層１０１ａ、半導体層１０１ｂ
及び半導体層１０１ｃとして条件Ｆ１、条件Ｂ１及び条件Ｆ２を用いた。試料Ｔ３は半導
体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃとして条件Ｆ１、条件Ｅ３及び条
件Ｆ２を用いた。
【０７１７】
以下に、トランジスタの具体的な作製方法について述べる。なお、本実施例では、試料
Ｔ１乃至試料Ｔ３の試料間で条件振りを行っている場合のみ、その旨を記載する。よって
条件振りの記載がない場合には、試料Ｔ１乃至試料Ｔ３は、同じ条件で処理を行ったこと
を示す。
【０７１８】
基板５０としてｐ型、ＣＺ結晶、面方位（１００）のシリコンウェハを準備した。次に
基板の洗浄を行った後、絶縁膜５１を形成した。絶縁膜５１は、酸化シリコン膜と酸化窒
化シリコン膜の積層膜とした。酸化シリコン膜は、９５０℃にて熱酸化を行い、１００ｎ
ｍ形成した。その後、酸化窒化シリコン膜は、ＰＥＣＶＤ装置を用いて３００ｎｍ成膜し
た。成膜条件は、基板温度４００℃とし、ガス流量をシラン２ｓｃｃｍ及び亜酸化窒素８
００ｓｃｃｍとし、圧力を４０Ｐａとし、成膜電力（ＲＦ）を５０Ｗ（２７ＭＨｚ）とし
、電極間距離を１５ｍｍとした。絶縁膜５１の成膜後、ＣＭＰ法を用いて平坦化処理を行
った。その後、減圧雰囲気で４５０℃１時間の熱処理を行った。
【０７１９】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツ
イスト角を７２°とした。
【０７２０】
次に、絶縁膜５１上に、半導体層１０１ａとなる第１の半導体膜を形成した。第１の半
導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物の多
結晶をターゲットに用いて、スパッタリング法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸
化物膜を形成した。試料Ｔ１の第１の半導体膜の成膜条件の詳細は表１７のＦ２に示す。
試料Ｔ２及び試料Ｔ３の第１の半導体膜の条件の詳細は表１７のＦ１に示す。
【０７２１】
その後、続けて半導体層１０１ｂとなる第２の半導体膜を形成した。第２の半導体膜と
して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を２０ｎｍ形成した。第１の半導体膜と第２の半導体膜
の成膜は異なるチャンバー室を用いて行い、チャンバー室間の搬送は大気雰囲気に暴露せ
ずに真空雰囲気内で行った。試料Ｔ１は、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ
−Ｇａ−Ｚｎ酸化物の多結晶をターゲットに用いて、成膜条件の詳細は表１７のＡ３に示
す。試料Ｔ２は、原子数比Ｉｎ：Ｇａ：Ｚｎ＝２：１：３のＩｎ−Ｇａ−Ｚｎ酸化物をタ
ーゲットに用いた。成膜条件の詳細は表１７のＢ１に示す。試料Ｔ３は、原子数比Ｉｎ：
Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットに用いた。
成膜条件の詳細は表１７のＥ３に示す。
【０７２２】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室
内にて、酸素雰囲気下において加熱処理を１時間行った。
【０７２３】
次に、スパッタリング法を用いてタングステン膜を１５０ｎｍ成膜した。成膜条件は、
タングステンをターゲットに用い、アルゴン流量を８０ｓｃｃｍと、圧力を０．８Ｐａ、
電源電力（ＤＣ）を１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。基板温度は約
１３０℃とした。また、基板裏面にも更にアルゴンを１０ｓｃｃｍ供給した。
【０７２４】
次に、タングステン膜上にレジストマスクを形成し、該マスクを用いてタングステン膜
の一部を誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌ
ａｓｍａ）エッチング法によりエッチングし、導電層１０４ａ及び導電層１０４ｂを形成
した。タングステン膜のエッチングは、具体的には以下のように行った。まずエッチング
条件を、基板温度を４０℃、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃ
ｌ２＝４５ｓｃｃｍ，ＣＦ４＝５５ｓｃｃｍ，Ｏ２＝５５ｓｃｃｍ）、電源電力３０００
Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、処理時間を１３秒として、第１のエッチ
ングを行った。次いでエッチング条件を、基板温度を４０℃、エッチングガスを塩素（Ｃ
ｌ２＝１００ｓｃｃｍ）、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａ、
処理時間を１５秒として、第２のエッチングを行った。次いでエッチング条件を、基板温
度を４０℃、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２＝４５ｓｃ
ｃｍ，ＣＦ４＝５５ｓｃｃｍ，Ｏ２＝５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電
力１１０Ｗ、圧力０．６７Ｐａとし、第３のエッチングを行った。
【０７２５】
次に、第１の半導体膜及び第２の半導体膜の形状をエッチングにより加工することで、
島状の第１の半導体層１０１ａと第２の半導体層１０１ｂを形成した。なお、上記エッチ
ングには、ＩＣＰエッチング法を用いた。エッチング条件は、基板温度を７０℃とし、エ
ッチングガスを三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイ
アス電力１００Ｗ、圧力１．０Ｐａとした。
【０７２６】
次いで、導電層１０４ａ及び導電層１０４ｂ上に、半導体層１０１ｃとなる第３の半導
体膜を形成した。第３の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩ
ｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットに用い、スパッタリング法により膜厚５ｎｍ
のＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は表１７のＦ２に示す。
【０７２７】
次いで、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて２０
ｎｍ成膜した。ゲート絶縁膜１０２の成膜条件は、実施例２のゲート絶縁膜１０２と同じ
条件を用いた。続けて、ゲート電極１０３となる導電膜を形成した。ゲート電極１０３と
なる導電膜の成膜条件は、実施例３のゲート電極１０３となる導電膜と同じ成膜条件を用
いた。
【０７２８】
次いで、ゲート電極１０３となる導電膜の形状をエッチングにより加工することで、ゲ
ート電極１０３を形成した。ゲート電極１０３の加工は、実施例２のゲート電極と同じ加
工条件を用いた。
【０７２９】
次いで、レジストマスクを用いてゲート絶縁膜１０２と、第３の半導体膜の形状をエッ
チングにより加工した。なお、上記エッチングは、実施例２に記載の加工条件と同じ条件
を用いた。
【０７３０】
次いで、トランジスタを覆うように、絶縁膜１１２として、膜厚１４０ｎｍの酸化アル
ミニウム膜を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成した。酸化
アルミニウム膜の成膜条件は、実施例２の絶縁膜１１２と同じ成膜条件を用いた。
【０７３１】
次いで、絶縁膜１１３として、膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。酸化
窒化シリコン膜はＰＥＣＶＤ法を用いて形成した。成膜条件は、実施例２の絶縁膜１１３
と同じ成膜条件を用いた。
【０７３２】
次いで、導電層１０４ａ及び導電層１０４ｂに達する開口部を、エッチングにより形成
した。上記エッチングは、ＩＣＰエッチング法を用いた。エッチング条件は基板温度を７
０℃とし、エッチングガスを三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）とし、電源電力４
５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
【０７３３】
次いで、開口部内及び絶縁膜１１３上に、膜厚５０ｎｍのチタン膜と、膜厚３００ｎｍ
のアルミニウム膜と、膜厚５０ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリ
ング法を用いて形成した。次いで、開口部内及び絶縁膜１１３上の導電膜の形状をエッチ
ングにより加工し、配線を形成した。上記エッチングには、ＩＣＰエッチング法を用いた
。
【０７３４】
次いで、膜厚１．６μｍのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下
において、３００℃で１時間程度、加熱処理を行った。
【０７３５】
以上の工程により、試料Ｔ１乃至試料Ｔ３上にトランジスタを作製した。
【０７３６】
［トランジスタ特性の評価（２）］
次に、トランジスタの初期特性としてトランジスタのＶｇ−Ｉｄ特性を評価した。図６
９にトランジスタ特性を示す。試料Ｔ１乃至試料Ｔ３についてそれぞれ、チャネル長Ｌが
０．８４μｍ、チャネル幅Ｗが０．８μｍのｎチャネル型トランジスタを面内で１３個、
評価した。図６９（Ａ）は試料Ｔ１の、図６９（Ｂ）は試料Ｔ２の、図６９（Ｃ）は試料
Ｔ３の、トランジスタのＶｇ−Ｉｄ測定を示す。ここでＶｇはソース−ゲート間の電圧、
Ｉｄはソース−ドレイン間の電流を示す。また、横軸にはゲート電圧Ｖｇを、左の縦軸に
はドレイン電圧Ｉｄを、右の縦軸には電界効果移動度μＦＥを示す。ドレイン電圧Ｖｄが
０．１Ｖと、３Ｖの２条件で測定した。ここで、電界効果移動度は、Ｖｄ＝０．１Ｖで算
出した電界効果移動度を示している。
【０７３７】
図６９の結果より、いずれの試料においても良好なトランジスタが得られた。また試料
Ｔ１と比較して、試料Ｔ２のトランジスタの方がしきい値電圧が小さく、高い電界効果移
動度を有する優れた特性が得られ、試料Ｔ３のトランジスタではさらにＳ値が小さく、さ
らに高い電界効果移動度を有する優れた特性が得られた。
【実施例６】
【０７３８】
本実施例では、チャネル長が約６０ｎｍのトランジスタ特性の評価結果について説明す
る。
【０７３９】
［トランジスタの作製（３）］
トランジスタ特性の評価には、図６４に示す断面構造を有するトランジスタを用いた。
但し、用いたトランジスタは導電層１０５を有さない構造とした。トランジスタを有する
基板として、試料Ｔ４を作製した。半導体層１０１ａ、半導体層１０１ｂ及び半導体層１
０１ｃはスパッタリング法を用いて成膜した。半導体層１０１ａ、半導体層１０１ｂ及び
半導体層１０１ｃとして条件Ｆ３、条件Ｅ１及び条件Ｆ４を用いた。
【０７４０】
基板５０としてシリコンウェハを準備した。基板５０の洗浄を行った後、絶縁膜５１を
形成した。絶縁膜５１は、酸化シリコン膜と酸化窒化シリコン膜の積層膜とした。絶縁膜
５１の形成条件は、実施例５の絶縁膜５１と同じ条件を用いた。絶縁膜５１の成膜後、Ｃ
ＭＰ法を用いて平坦化処理を行った。その後、減圧雰囲気で４５０℃１時間の熱処理を行
った。
【０７４１】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツ
イスト角を７２°とした。
【０７４２】
次に、絶縁膜５１上に、半導体層１０１ａとなる第１の半導体膜を形成した。第１の半
導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物をタ
ーゲットに用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を
形成した。成膜条件の詳細は、表１７の条件Ｆ３に示す。
【０７４３】
続いて、半導体層１０１ｂとなる第２の半導体膜を形成した。第１の半導体膜と第２の
半導体膜の成膜は異なるチャンバー室を用いて行い、チャンバー室間の搬送は大気雰囲気
に暴露せずに真空雰囲気内で行った。第２の半導体膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜
を１５ｎｍ形成した。第２の半導体膜の成膜条件については、原子数比Ｉｎ：Ｇａ：Ｚｎ
＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物をターゲットに用いた。成膜条件の詳細は、
表１７の条件Ｅ１に示す。
【０７４４】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室
内にて、酸素雰囲気下において加熱処理を１時間行った。
【０７４５】
次に、半導体層１０１ｂ上にハードマスクとしてタングステン膜を２０ｎｍ成膜した。
タングステンの成膜にはスパッタリング法を用いた。成膜条件はタングステンをターゲッ
トに用い、アルゴン流量を８０ｓｃｃｍ、圧力を０．８Ｐａ、電源電力（ＤＣ）を１ｋＷ
、基板とターゲット間の距離を６０ｍｍとした。基板温度は約１３０℃とした。また、基
板裏面にも更にアルゴンを１０ｓｃｃｍ供給した。
【０７４６】
次に、ハードマスクであるタングステン膜上に有機塗布膜としてＳＷＫ−Ｔ７（東京応
化工業製）を形成する工程を説明する。まず２００℃で１２０秒加熱して水分を除去した
。その後、チャンバー内のホットプレートに基板を設置した。ホットプレートの温度は１
１０℃とした。次に、チャンバー内に１，１，１，３，３，３−ヘキサメチルジシラザン
（ＨＭＤＳ：ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）を含んだ窒素ガスを６０秒導
入し、処理を行った。次に、有機塗布膜を２０ｎｍ塗布した。その後、２００℃で２００
秒加熱して溶媒と水分を除去した。
【０７４７】
次に、有機塗布膜上にレジストを形成する工程を説明する。まず２００℃で１２０秒加
熱して水分を除去した。その後、チャンバー内のホットプレートに基板を設置した。ホッ
トプレートの温度は１１０℃とした。次に、チャンバー内に１，１，１，３，３，３−ヘ
キサメチルジシラザン（ＨＭＤＳ：ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）を含ん
だ窒素ガスを６０秒導入し、処理を行った。次に、レジストとしてネガレジストＯＥＢＲ
−ＣＡＮ０３４Ａ２（東京応化工業製）を１００ｎｍ成膜した。その後、１００℃で８５
秒加熱して溶媒と水分を除去した。
【０７４８】
次に、露光および現像を行い、レジストマスクを形成した。電子ビーム露光機で多重露
光を用い、露光量を８０μＣ／ｃｍ２乃至１６０μＣ／ｃｍ２として露光した（好ましく
は１３０μＣ／ｃｍ２乃至１５５μＣ／ｃｍ２）。露光後はＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏ
ｓｕｒｅ  Ｂａｋｅ）を１００℃１００秒で処理した。現像条件は、ＮＭＤ―３（ＴＭＡ
Ｈ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ）  ２．３８％）（
東京応化工業製）を現像液として、現像時間を６０秒として処理し、レジストマスクを形
成した。
【０７４９】
次に、レジストマスクをマスクに、有機塗布膜およびハードマスクをエッチングした。
エッチング条件は、基板温度を−１０℃とし、まずエッチングガス（ＣＦ４＝１００ｓｃ
ｃｍ）を用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を２０００Ｗとし、圧力を０
．６７Ｐａとした後、エッチングガス（ＣＦ４：Ｏ２＝６０ｓｃｃｍ：４０ｓｃｃｍ）を
用い、バイアス電力を２５Ｗとし、ＩＣＰ電源電力を１０００Ｗとし、圧力を２．０Ｐａ
とした。
【０７５０】
次に、酸素プラズマによるアッシングにてレジストマスクおよび有機塗布膜を除去した
。アッシング条件は、１００ｓｃｃｍの酸素を用い、電源電力２００Ｗとし、圧力を５０
０ｍＴｏｒｒで１２０秒とした。
【０７５１】
次に、ハードマスクをマスクに半導体層１０１ｂ及び半導体層１０１ａをエッチングし
た。エッチング条件は、エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）
を用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとし、圧力を３．０Ｐａ
とした後、エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）を用い、バイ
アス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとし、圧力を１．０Ｐａとした。
【０７５２】
次に、ハードマスクであるタングステン膜を加工し、導電層１０４ａ及び導電層１０４
ｂを形成した。まず、有機塗布膜及びレジスト膜を前述の方法と同様に形成した。次に、
電子ビーム露光機を用いて露光を行った後、現像を行い、レジストマスクを形成した。そ
の後、レジストマスクを用いて有機塗布膜及びタングステン膜のエッチングを行った。そ
の後、酸素プラズマによるアッシングにてレジストマスク及び有機塗布膜を除去し、導電
層１０４ａ及び導電層１０４ｂを形成した。
【０７５３】
次いで、導電層１０４ａ及び導電層１０４ｂ上に、半導体層１０１ｃとなる第３の半導
体膜を形成した。第３の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩ
ｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットを用いたスパッタリング法により、膜厚５ｎ
ｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は表１７の条件Ｆ４に示す。
【０７５４】
次いで、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて１０
ｎｍ成膜した。ゲート絶縁膜１０２の成膜条件は、実施例５に示したゲート絶縁膜１０２
と同じ条件を用いた。次に、ゲート電極１０３となる導電膜として、窒化チタン膜を１０
ｎｍ形成した後にタングステン膜を３０ｎｍ形成した。窒化チタン膜の成膜条件は、窒素
の流量を５０ｓｃｃｍ、圧力０．２Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温、基
板とターゲット間の距離を４００ｍｍとした。タングステン膜の成膜条件は、アルゴンの
流量を１００ｓｃｃｍ、圧力２．０Ｐａ、電源電力（ＤＣ）１．０ｋＷ、基板温度を約１
３０℃、基板とターゲット間の距離を６０ｍｍとした。また、基板裏面へアルゴンを更に
１０ｓｃｃｍ供給した。
【０７５５】
次に、有機塗布膜及びレジスト膜を成膜し、電子ビーム露光機を用いてレジストマスク
を形成後、エッチングを用いて有機塗布膜及びゲート電極１０３となる導電膜を加工した
。その後、酸素プラズマによるアッシングにてレジストマスク及び有機塗布膜を除去し、
ゲート電極１０３を形成した。
【０７５６】
次に、フォトリソグラフィを用いてレジストマスクを形成し、エッチングを用いてゲー
ト絶縁膜１０２及び半導体層１０１ｃの加工を行った。エッチング条件は、エッチングガ
ス（ＣＨ３＝５６ｓｃｃｍ、Ｈｅ＝１４４ｓｃｃｍ）を用い、バイアス電力を４２５Ｗと
し、ＩＣＰ電源電力を２５Ｗとし、圧力を７．５Ｐａとして第１のエッチングを行った後
、エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）を用い、バイアス電力
を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとして第２のエッチングを行った後、圧力を３
．０Ｐａとし、その後エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）を
用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとし、圧力を３．０Ｐａと
して第３のエッチングを行った。
【０７５７】
次に、絶縁膜１１２として、膜厚４０ｎｍの酸化アルミニウム膜を形成した。酸化アル
ミニウム膜はスパッタリング法を用いて形成した。酸化アルミニウム膜の成膜条件は、実
施例２の絶縁膜１１２と同じ条件を用いた。
【０７５８】
次に、絶縁膜１１３として、膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。酸化窒
化シリコン膜はＰＥＣＶＤ法を用いて形成した。酸化窒化シリコン膜の成膜条件は、実施
例２の絶縁膜１１３と同じ条件を用いた。
【０７５９】
次いで、ｉ線ステッパ露光機を用いてレジストマスクを形成し、導電層１０４ａ及び導
電層１０４ｂに達する開口部を、絶縁膜１１２及び絶縁膜１１３をエッチングすることに
より形成した。上記エッチングは、ＩＣＰエッチング法を用いた。
【０７６０】
エッチング条件は、以下の通りとした。基板温度を７０℃とし、エッチングガスをトリ
フルオロメタンとヘリウムの混合ガス（ＣＨＦ３＝５０ｓｃｃｍ，Ｈｅ＝１００ｓｃｃｍ
）とし、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとして、第１のエッ
チングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスを
トリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３＝７．５ｓｃｃｍ，Ｈｅ＝１４２．
５ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとして、
第２のエッチングを行った。
【０７６１】
次いで、開口部内及び絶縁膜１１３上に、膜厚５０ｎｍのチタン膜と、膜厚２００ｎｍ
のアルミニウム膜と、膜厚５０ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリ
ング法を用いて形成した。次いで、開口部内及び絶縁膜１１３上の導電膜の形状をエッチ
ングにより加工し、配線を形成した。上記エッチングには、ＩＣＰエッチング法を用いた
。
【０７６２】
次いで、膜厚１．６μｍのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下
において、３００℃で１時間程度、加熱処理を行った。
【０７６３】
以上の工程によって、試料Ｔ４を作製した。
【０７６４】
［トランジスタ特性の評価（３）］
図７０にトランジスタのＶｇ−Ｉｄ測定結果を示す。チャネル長Ｌが６６ｎｍ、チャネ
ル幅Ｗが５５ｎｍのｎチャネル型トランジスタを面内で９個、評価した。ここでＶｇはソ
ース−ゲート間の電圧、Ｉｄはソース−ドレイン間の電流を示す。また、横軸にはゲート
電圧Ｖｇを、左の縦軸にはドレイン電圧Ｉｄを、右の縦軸には電界効果移動度μＦＥを示
す。ドレイン電圧Ｖｄが０．１Ｖと、１．８Ｖの２条件で測定した。ここで、電界効果移
動度は、Ｖｄ＝０．１Ｖで算出した電界効果移動度を示している。
【０７６５】
図７０の結果より、しきい値電圧が小さく、高い電界効果移動度を有する良好なトラン
ジスタが得られることがわかった。
【実施例７】
【０７６６】
本実施例では、実施例６で作製したトランジスタと同じ条件を用いて作製したトランジ
スタの特性について説明する。
【０７６７】
図６４に示す構造のトランジスタを作製した。但し、トランジスタは、導電層１０５を
有しない構造とした。トランジスタの作製には、実施例６に示す工程と同様の工程を用い
た。
【０７６８】
［トランジスタ特性の評価（４）］
作製したトランジスタ特性の評価を行った。まずトランジスタの初期特性として、Ｖｇ
−Ｉｄ特性を評価した。チャネル長Ｌが７２ｎｍ、チャネル幅Ｗが５３ｎｍのｎチャネル
型トランジスタのＶｇ−Ｉｄ特性を図７２に示す。ここでＶｇはソース−ゲート間の電圧
、Ｉｄはソース−ドレイン間の電流を示す。また、横軸にはＶｇを、左の縦軸にはＩｄを
、右の縦軸には電界効果移動度μＦＥを示す。Ｖｇ−Ｉｄ特性は、Ｖｄが０．１Ｖと、１
．８Ｖの２条件にて測定した。ここで、Ｖｄはソース−ドレイン間の電圧を示す。また、
電界効果移動度は、Ｖｄ＝０．１Ｖで算出した電界効果移動度を示す。
【０７６９】
次に、試料Ｔ２及びＴ４について、ストレス印加によるしきい値の変化を評価した。し
きい値は、Ｖｄ＝１．８ＶのＶｇ−Ｉｄカーブより算出した。
【０７７０】
ストレス条件として、Ｖｇ＝＋１．８Ｖ，Ｖｄ＝０Ｖを印加した場合、Ｖｇ＝−１．８
Ｖ，Ｖｄ＝０Ｖを印加した場合、Ｖｇ＝０Ｖ，Ｖｄ＝＋１．８Ｖ印加した場合、の計３条
件について評価を行った。試験温度を１５０℃、ストレス印加時間を１時間とした。
【０７７１】
１５０℃においてＶｇ＝＋１．８Ｖ，Ｖｄ＝０Ｖを１時間印加した場合のしきい値の変
化量ΔＶｔｈを図７３に示す。横軸は電圧印加時間、縦軸はしきい値の変化量ΔＶｔｈを
示す。１時間後のΔＶｔｈは、＋０．０６Ｖであった。
【０７７２】
図７４には、１５０℃においてＶｇ＝−１．８Ｖ，Ｖｄ＝０Ｖを１時間印加した場合の
しきい値の変化量ΔＶｔｈを示す。１時間後のΔＶｔｈは、＋０．１２Ｖであった。
【０７７３】
図７５には、１５０℃においてＶｇ＝０Ｖ，Ｖｄ＝＋１．８Ｖを１時間印加した場合の
しきい値の変化量ΔＶｔｈを示す。１時間後のΔＶｔｈは、＋０．１９Ｖであった。
【０７７４】
図７３乃至図７５より、いずれのストレス条件においてもしきい値の変化量は小さく、
良好な特性が得られた。
【実施例８】
【０７７５】
本実施例では、チャネル長Ｌが２６ｎｍ、チャネル幅Ｗが３１ｎｍのトランジスタを作
製し、そのトランジスタ特性を評価した。
【０７７６】
［トランジスタの作製（４）］
トランジスタを有する試料Ｔ５の作製方法を以下に示す。ここで作製したトランジスタ
は図６４と同様の構造を有するため、図６４で用いた符号を使って説明する。本実施例で
は、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃとして条件Ｆ１、条件Ｅ
３及び条件Ｆ４を用いた。詳細な条件は後述する。基板５０としてシリコンウェハを準備
した。基板５０の洗浄を行った後、絶縁膜５１を形成した。絶縁膜５１は、酸化シリコン
膜と酸化窒化シリコン膜の積層膜とした。絶縁膜５１の形成条件は、実施例５の絶縁膜５
１と同じ条件を用いた。絶縁膜５１の成膜後、ＣＭＰ法を用いて平坦化処理を行った。そ
の後、減圧雰囲気で４５０℃１時間の熱処理を行った。
【０７７７】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツ
イスト角を７２°とした。
【０７７８】
次に、絶縁膜５１上に、半導体層１０１ａとなる第１の半導体膜を形成した。第１の半
導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物をタ
ーゲットに用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を
形成した。成膜条件の詳細は、表１６の条件Ｆ１に示す。
【０７７９】
続いて、半導体層１０１ｂとなる第２の半導体膜を形成した。第１の半導体膜と第２の
半導体膜の成膜は異なるチャンバー室を用いて行い、チャンバー室間の搬送は大気雰囲気
に暴露せずに真空雰囲気内で行った。第２の半導体膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜
を１５ｎｍ形成した。第２の半導体膜の成膜条件については、原子数比Ｉｎ：Ｇａ：Ｚｎ
＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物をターゲットに用いた。成膜条件の詳細は、
表１６の条件Ｅ３に示す。
【０７８０】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室
内にて、酸素雰囲気下において加熱処理を１時間行った。
【０７８１】
次に、半導体層１０１ｂ上にタングステンを用いてハードマスクを形成した。ハードマ
スクの形成方法は、実施例６を参照すればよい。
【０７８２】
次に、ハードマスクをマスクに半導体層１０１ｂ及び半導体層１０１ａをエッチングし
た。半導体層１０１ｂ及び半導体層１０１ａのエッチングは、実施例６を参照すればよい
。
【０７８３】
次に、ハードマスクであるタングステン膜を加工し、導電層１０４ａ及び導電層１０４
ｂを形成した。導電層１０４ａ及び導電層１０４ｂの形成は、実施例６を参照すればよい
。
【０７８４】
次いで、導電層１０４ａ及び導電層１０４ｂ上に、半導体層１０１ｃとなる第３の半導
体膜を形成した。第３の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩ
ｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットを用いたスパッタリング法により、膜厚５ｎ
ｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は表１６の条件Ｆ４に示す。
【０７８５】
次いで、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて１０
ｎｍ成膜した。ゲート絶縁膜１０２の成膜条件は、実施例５に示したゲート絶縁膜１０２
と同じ条件を用いた。次に、窒化チタン膜を１０ｎｍ形成した後にタングステン膜を３０
ｎｍ形成し、加工を行いゲート電極１０３を作製した。ゲート電極１０３の形成は実施例
６を参照すればよい。
【０７８６】
次に、絶縁膜１１２として、膜厚３０ｎｍの酸化アルミニウム膜を形成した。次に、酸
素雰囲気で３５０℃１時間の熱処理を行った。次に、絶縁膜１１３として、膜厚４６０ｎ
ｍの酸化窒化シリコン膜を形成した。その後、ＣＭＰ処理を行った。
【０７８７】
次いで、タングステン膜と窒化シリコン膜をハードマスクとして、ゲート電極１０３及
び導電層１０４ａ、導電層１０４ｂに達する開口部をドライエッチングにより設けた。
【０７８８】
次いで、開口部内及び絶縁膜１１３上に、膜厚１０ｎｍの窒化チタン膜と、膜厚１５０
ｎｍのタングステン膜を積層させた導電膜を、スパッタリング法を用いて形成した。次い
で、開口部内及び絶縁膜１１３上の導電膜に、ＣＭＰ処理を行い、プラグを形成した。
【０７８９】
次いで、タングステン電極をプラグ上に設け、その後、絶縁膜として酸化窒化シリコン
膜を成膜した。
【０７９０】
次いで、酸化窒化シリコン膜に、タングステン電極等に達する開口部を設けた。開口部
内及び酸化窒化シリコン膜上に配線を形成した。
【０７９１】
次いで、膜厚１．６μｍのポリイミド膜を設けた。
【０７９２】
以上の工程によって、本発明の一態様のトランジスタを有する試料Ｔ５を作製した。
【０７９３】
次に、作製した試料Ｔ５の有するトランジスタを、断面ＴＥＭにより観察した。観察の
ための薄片化加工には、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ  Ｓｙｓｔｅｍ：集
束イオンビーム加工観察装置）を用いた。
【０７９４】
図７７（Ａ）はチャネル長方向の断面図を、図７７（Ｂ）チャネル幅方向の断面図を、
それぞれ示す。チャネル長が３０ｎｍ以下の、良好な電気特性を有する、微細なトランジ
スタを作製することができた。
【０７９５】
［トランジスタの評価（５）］
次に、作製したトランジスタの特性を評価した。作製したトランジスタのチャネル長Ｌ
は２６ｎｍ、チャネル幅Ｗは３１ｎｍであった。
【０７９６】
図７８にＩｄ−Ｖｇ特性を示す。Ｖｄ＝０．１Ｖと１Ｖの２条件で測定を行った。また
、図７９にＩｄ−Ｖｄ特性を示す。Ｖｇは０から０．２Ｖごとに２Ｖまでの１１条件にて
、同じトランジスタを用いて連続して測定を行った。ここで、Ｖｇ＝０Ｖ，０．２Ｖ及び
０．４Ｖの条件については図７９では省略した。チャネル長が３０ｎｍ以下の微細なトラ
ンジスタにおいて、良好なトランジスタ特性を得ることができた。
【実施例９】
【０７９７】
本実施例では、本発明の一態様であるＩｎ−Ｇａ−Ｚｎ酸化物膜の評価結果について説
明する。
【０７９８】
［試料の作製］
基板にシリコンウェハを用いた。次に、シリコンウェハを熱酸化することにより酸化シ
リコン膜を１００ｎｍ形成した。次に、酸化シリコン膜上にＩｎ−Ｇａ−Ｚｎ酸化物膜を
４０ｎｍ成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、ターゲットに多結晶のＩｎ−Ｇａ−Ｚ
ｎ酸化物を用い、スパッタリング法により成膜した。成膜条件の主な項目を表２２に示す
。ここで表２２にはターゲットに用いたＩｎ−Ｇａ−Ｚｎ酸化物のインジウム、ガリウム
及び亜鉛の原子数比を示す。
【０７９９】
【表２２】
2019059664.tif 000034
【０８００】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を６０ｋＶ、ドーズ量は、１．０×１０１６ｉｏｎｓ／ｃｍ２、１．５×１０１６
ｉｏｎｓ／ｃｍ２及び２．０×１０１６ｉｏｎｓ／ｃｍ２の３条件とした。また、チルト
角は７°、ツイスト角は７２°とした。以上の工程により試料を作製した。
【０８０１】
［ＸＲＤ評価］
次に、作製した試料のＸＲＤを評価した。ＸＲＤの評価は、多機能薄膜材料評価Ｘ線回
折装置Ｄ８  ＤＩＳＣＯＶＥＲ  Ｈｙｂｒｉｄ（Ｂｒｕｋｅｒ  ＡＸＳ社製）を用いた。
ＸＲＤ測定の結果を図８０乃至図８１に示す。
【０８０２】
図８０は、表２２に示す条件Ｆ１を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料の
評価結果である。条件Ｆ１では、インジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇａ
：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いた。図８０（Ａ）は酸素
イオン注入を行っていない試料の、図８０（Ｂ）及び（Ｃ）はそれぞれ酸素イオン注入の
ドーズ量が１．０×１０１６ｉｏｎｓ／ｃｍ２及び２．０×１０１６ｉｏｎｓ／ｃｍ２の
試料の、評価結果を示す。酸素イオン注入を行うことにより、矢印で示す３１°近傍のピ
ークの強度が弱くなることがわかる。このピークはｃ軸配向性を示唆する。また、イオン
注入のドーズ量が多いほど強度はより弱くなっている。また、酸素イオン注入を行うこと
により、矢印で示す３６°近傍のピークが観測された。このピークはｃ軸配向性を有さな
い結晶、例えば代表的にはスピネル型の結晶構造を示唆する。ここで、条件Ｆ１を用いて
Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料のうち、酸素イオン注入を行っていない試料を
試料Ｆ４−１、酸素イオン注入のドーズ量が１．０×１０１６ｉｏｎｓ／ｃｍ２及び２．
０×１０１６ｉｏｎｓ／ｃｍ２の試料をそれぞれ試料Ｆ４−２及び試料Ｆ４−３とする。
【０８０３】
図８１は、表２２に示す条件Ｇ１を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料の
評価結果である。条件Ｇ１では、インジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇａ
：Ｚｎ＝１：２：４のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いた。図８１（Ａ）は酸素
イオン注入を行っていない試料の、図８１（Ｂ）、（Ｃ）及び（Ｄ）はそれぞれ酸素イオ
ン注入のドーズ量が１．０×１０１６ｉｏｎｓ／ｃｍ２、１．５×１０１６ｉｏｎｓ／ｃ
ｍ２及び２．０×１０１６ｉｏｎｓ／ｃｍ２の試料の、評価結果を示す。条件Ｇ１では、
酸素イオン注入を行っても、３６°近傍のピークは観測されず、また、矢印で示す３１°
近傍のピーク強度にも顕著な変化はみられなかった。ここで、条件Ｇ１を用いてＩｎ−Ｇ
ａ−Ｚｎ酸化物膜を成膜した試料のうち、酸素イオン注入を行っていない試料を試料Ｇ１
−１、酸素イオン注入のドーズ量が１．０×１０１６ｉｏｎｓ／ｃｍ２、１．５×１０１
６ｉｏｎｓ／ｃｍ２及び２．０×１０１６ｉｏｎｓ／ｃｍ２の試料をそれぞれ試料Ｇ１−
２、試料Ｇ１−３及び試料Ｇ１−４とする。
【０８０４】
［平面ＴＥＭ観察］
次に、作製した各試料の平面ＴＥＭ像を観察した。ＴＥＭ像の取得は、日立ハイテクノ
ロジーズ製Ｈ−９０００ＮＡＲを用いた。加速電圧は３００ｋＶとした。試料は、イオン
ミリング法により薄片化を行った。
【０８０５】
図８２（Ａ）及び（Ｂ）には試料Ｆ４−１及び試料Ｆ４−２の観察結果を示す。また、
図８３（Ａ）及び（Ｂ）には試料Ｇ１−１及び試料Ｇ１−２の観察結果を示す。また、図
８４（Ａ）は図８２（Ｂ）に示す四角で囲んだ領域を拡大して観察した結果を、図８４（
Ｂ）は図８３（Ｂ）に示す四角で囲んだ領域を拡大して観察した結果を、それぞれ示す。
【０８０６】
インジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇ
ａ−Ｚｎ酸化物ターゲットを用いた試料Ｆ４−１及び試料Ｆ４−２の観察結果を比較する
と、酸素イオン注入を行った試料Ｆ４−２では、はっきりとコントラストの異なる領域が
観察された。また図８４（Ａ）より、コントラストの異なる領域では格子像が観察され、
結晶粒界も観測された。
【０８０７】
インジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：２：４のＩｎ−Ｇ
ａ−Ｚｎ酸化物ターゲットを用いた試料Ｇ１−１及び試料Ｇ１−２では、試料Ｆ４−２に
みられたようなはっきりとコントラストの異なる領域はみられなかった。
【０８０８】
ＸＲＤ評価及びＴＥＭ観察より、インジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇ
ａ：Ｚｎ＝１：２：４のターゲットを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜では、得
られる膜の原子数比が、実施の形態２に示す数式（３）の原子数比の近傍の値を有すると
考えられ、ＣＡＡＣ比率がより高いことが示唆される。
【実施例１０】
【０８０９】
本実施例では、本発明の一態様のＩｎ−Ｇａ−Ｚｎ酸化物膜を用いて作製したトランジ
スタの評価結果を示す。トランジスタ特性の評価には、図６６に示す断面構造を有するト
ランジスタを用いた。
【０８１０】
［トランジスタの作製］
トランジスタを有する試料として、試料Ｔ１１乃至試料Ｔ１４を準備した。まず、Ｉｎ
−Ｇａ−Ｚｎ酸化物膜の成膜条件について説明する。図６６に示す半導体層１０１ａ乃至
半導体層１０１ｃとして、スパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜し
た。ターゲットには多結晶のＩｎ−Ｇａ−Ｚｎ酸化物を用いた。成膜条件を表２３に示す
。ここで表２３にはターゲットに用いたＩｎ−Ｇａ−Ｚｎ酸化物のインジウム、ガリウム
及び亜鉛の原子数比を示す。なお、成膜条件のうち、表２３にはターゲットの原子数比の
みを示し、他の条件については表２４に詳細を示す。
【０８１１】
【表２３】
2019059664.tif 000035
【０８１２】
【表２４】
2019059664.tif 000036
【０８１３】
次に、トランジスタを有する試料Ｔ１１乃至試料Ｔ１４の作製方法を説明する。
【０８１４】
まず基板５０としてｐ型、ＣＺ結晶、面方位（１００）のシリコンウェハを準備した。
次に基板の洗浄を行った後、絶縁膜５１を形成した。絶縁膜５１は、第１の酸化シリコン
膜と、窒化酸化シリコン膜と、第２の酸化シリコン膜と、第３の酸化シリコン膜と、酸化
アルミニウム膜との積層膜とした。まず、９５０℃にて熱酸化を行うことにより第１の酸
化シリコン膜を４００ｎｍ形成した。その後、ＰＥＣＶＤ装置を用いて厚さ２８０ｎｍの
窒化酸化シリコン膜を成膜した。成膜条件は、基板温度３２５℃とし、シランを４０ｓｃ
ｃｍ、亜酸化窒素を３０ｓｃｃｍ、アンモニアを３００ｓｃｃｍ、水素を９００ｓｃｃｍ
とし、圧力を１６０Ｐａとし、成膜電力（ＲＦ）を２５０Ｗ（２７ＭＨｚ）とし、電極間
距離を２０ｍｍとした。その後、ＰＥＣＶＤ装置を用いて第２の酸化シリコン膜を３００
ｎｍ成膜した。成膜条件は、基板温度３００℃とし、ガス流量は、ＴＥＯＳ（Ｔｅｔｒａ
ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を１５ｓｃｃｍ、酸素を７５０ｓｃｃｍと
し、圧力を１００Ｐａとし、成膜電力（ＲＦ）を３００Ｗ（２７ＭＨｚ）とし、電極間距
離を１４ｍｍとした。絶縁膜５１の形成後、ＣＭＰ法を用いて平坦化処理を行った。成膜
後、窒素雰囲気で５９０℃１０時間の熱処理を行った。
【０８１５】
次に、ＰＥＣＶＤ装置を用いて第３の酸化シリコン膜を３００ｎｍの厚さで成膜した。
成膜条件は、第２の酸化シリコン膜と同様とした。成膜後、窒素雰囲気で５９０℃１０時
間の熱処理を行った。
【０８１６】
次に、スパッタリング法を用いて酸化アルミニウム膜を５０ｎｍ成膜した。以上の工程
により、絶縁膜５１を形成した。
【０８１７】
次に導電層１０５となる導電膜として、スパッタリング法により第１のタングステン膜
を５０ｎｍ成膜した。次に、レジストマスクを用いて第１のタングステン膜をエッチング
により加工し、導電層１０５を形成した。
【０８１８】
次に、絶縁膜１１４としてＰＥＣＶＤ法により酸化窒化膜を７０ｎｍ成膜した。成膜条
件は、基板温度５００℃とし、ガス流量をシラン１ｓｃｃｍ及び亜酸化窒素８００ｓｃｃ
ｍとし、圧力を４０Ｐａとし、成膜電力（ＲＦ）を１５０Ｗ（６０ＭＨｚ）とし、電極間
距離を２８ｍｍとした。
【０８１９】
次に絶縁膜１１４上に半導体層１０１ａとなる第１の半導体膜を４０ｎｍ成膜した。半
導体層１０１ａとなる第１の半導体膜は、表６及び表７に記載の成膜条件を用い、スパッ
タリング法により成膜した。ここで試料Ｔ１１及び試料Ｔ１３はインジウム、ガリウム及
び亜鉛の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物ターゲット
を、試料Ｔ１２及び試料Ｔ１４ではＩｎ：Ｇａ：Ｚｎ＝１：２：４のターゲットを、それ
ぞれ用いた。
【０８２０】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、加
速電圧を５ｋＶ、ドーズ量を１．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイ
スト角を７２°とした。
【０８２１】
次に、半導体層１０１ｂとなる第２の半導体膜を２０ｎｍ成膜した。半導体層１０１ｂ
となる第２の半導体膜は、表６及び表７に記載の成膜条件を用い、スパッタリング法によ
り成膜した。ここで試料Ｔ１１及び試料Ｔ１２はインジウム、ガリウム及び亜鉛の原子数
比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを、試料Ｔ１３
及び試料Ｔ１４ではＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを、それぞれ用いた
。
【０８２２】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室
内にて、酸素雰囲気下において加熱処理を１時間行った。
【０８２３】
次に、スパッタリング法を用いて第２のタングステン膜を２０ｎｍ成膜した。成膜条件
は、タングステンをターゲットに用い、アルゴン流量を８０ｓｃｃｍと、圧力を０．８Ｐ
ａ、電源電力（ＤＣ）を１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。基板温度
は１３０℃とした。また、基板裏面にも更にアルゴンを１０ｓｃｃｍ供給した。次に、図
６６には図示しないが、導電層１０５へ達する開口部を形成した。具体的には、第２のタ
ングステン膜及び第１の半導体膜及び第２の半導体膜に開口部を形成し、その後、第２の
タングステン膜をマスクに絶縁膜１１４に開口部を設けた。
【０８２４】
次に、スパッタリング法を用いて第３のタングステン膜を１５０ｎｍ成膜した。
【０８２５】
次に、第３のタングステン膜をレジストマスクを用いてエッチングを行い、導電層１０
４ａ及び導電層１０４ｂを形成した。
【０８２６】
次に、レジストマスクを形成し、第１の半導体膜及び第２の半導体膜をエッチングによ
り加工することで、島状の第１の半導体層１０１ａと第２の半導体層１０１ｂを形成した
。なお、上記エッチングには、ＩＣＰエッチング法を用いた。エッチング条件は、基板温
度を７０℃とし、ＢＣｌ３ガスを用い、ＢＣｌ３の流量を８０ｓｃｃｍとし、電源電力４
５０Ｗ、バイアス電力１００Ｗ、圧力１．２Ｐａとした。
【０８２７】
次に、半導体層１０１ｃとなる第３の半導体膜を５ｎｍ成膜した。半導体層１０１ｃと
なる第３の半導体膜は、表６及び表７に記載の成膜条件を用い、スパッタリング法により
成膜した。ここでインジウム、ガリウム及び亜鉛の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３
：２のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いた。
【０８２８】
次いで、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて２０
ｎｍ成膜した。成膜条件は、基板温度３５０℃とし、ガス流量をシラン１ｓｃｃｍ及び亜
酸化窒素８００ｓｃｃｍとし、圧力を２００Ｐａとし、成膜電力（ＲＦ）を１５０Ｗ（６
０ＭＨｚ）とし、電極間距離を２８ｍｍとした。
【０８２９】
次に、ゲート電極１０３となる導電膜として、窒化タンタル膜を３０ｎｍ形成した後に
第４のタングステン膜を１３５ｎｍ形成した。窒化タンタル膜及びタングステン膜はそれ
ぞれスパッタリング法により形成した。次いで、ゲート電極１０３となる導電膜の形状を
エッチングにより加工することで、ゲート電極１０３を形成した。
【０８３０】
次に、レジストマスクを用いて、ゲート絶縁膜１０２と、第３の半導体膜の形状をエッ
チングにより加工することで、形状が加工されたゲート絶縁膜１０２及び半導体層１０１
ｃとを、形成した。
【０８３１】
次に、トランジスタを覆うように、絶縁膜１１２として、１４０ｎｍの酸化アルミニウ
ム膜を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成した。
【０８３２】
次いで、絶縁膜１１３として、膜厚３００ｎｍの酸化窒化シリコン膜を形成した。酸化
窒化シリコン膜はＰＥＣＶＤ法を用いて形成した。
【０８３３】
次いで、導電層１０４ａ及び導電層１０４ｂに達する開口部を、エッチングにより形成
した。上記エッチングは、ＩＣＰエッチング法を用いた。
【０８３４】
次に、開口部内及び絶縁膜１１３上に、膜厚５０ｎｍのチタン膜と、膜厚３００ｎｍの
アルミニウム膜と、膜厚５ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリング
法を用いて形成した。次に、開口部内及び絶縁膜１１３上の導電膜の形状をエッチングに
より加工し、配線を形成した。その後、膜厚１．６μｍのポリイミド膜を、塗布法を用い
て形成した後、大気雰囲気下において、３００℃で１時間程度、加熱処理を行った。
【０８３５】
以上の工程により試料Ｔ１１乃至試料Ｔ１４を作製した。
【０８３６】
［トランジスタ特性の評価］
作製した試料Ｔ１１乃至試料Ｔ１４が有するトランジスタ特性の評価を行った。まずト
ランジスタの初期特性として、Ｖｇ−Ｉｄ特性を評価した。チャネル長Ｌが０．８３μｍ
、チャネル幅Ｗが０．８μｍのｎチャネル型トランジスタを面内で２５個評価した。図８
５（Ａ）、（Ｂ）は試料Ｔ１１、試料Ｔ１２の、図８６（Ａ）、（Ｂ）は試料Ｔ１３、試
料Ｔ１４の、トランジスタ特性のＶｇ−Ｉｄ測定を示す。ここでＶｇはソース−ゲート間
の電圧、Ｉｄはソース−ドレイン間の電流を示す。また、横軸にはゲート電圧Ｖｇを、左
の縦軸にはドレイン電圧Ｉｄを、右の縦軸には電界効果移動度μＦＥを示す。ドレイン電
圧Ｖｄが０．１Ｖと、１．８Ｖの２条件で測定した。また、ここでは第２のゲート電極と
して機能する導電層１０５とソース間には、０Ｖを印加した。ここで、電界効果移動度は
、Ｖｄ＝０．１Ｖで算出した電界効果移動度を示す。
【０８３７】
また、チャネル長Ｌが０．８３μｍ、チャネル幅Ｗが０．８μｍのｎチャネル型トラン
ジスタのＶｇ−Ｉｄ特性から算出したＳ値は試料Ｔ１１、Ｔ１２、Ｔ１３及びＴ１４にお
いてそれぞれ１２６．９、１２２．３、１０３．０及び９０．５［ｍＶ／ｄｅｃ．］であ
った。
【０８３８】
次に、試料Ｔ１２及びＴ１４について、ストレス印加前後のトランジスタのＶｇ−Ｉｄ
特性の変化を評価した。ストレス条件として、電圧印加条件を、ゲート電圧Ｖｇが＋３．
３Ｖ、−３．３Ｖの２条件と、ドレイン電圧が＋１．８Ｖの１条件の、計３条件とし、温
度を１５０℃、ストレス印加時間を１時間とした。いずれのストレス印加条件においても
導電層１０５に０Ｖを印加した。
【０８３９】
１５０℃においてＶｇ＝＋３．３Ｖを１時間印加した後のＶｇ−Ｉｄ特性の変化を図８
７に示す。ストレス前を実線で、ストレス後を破線で示す。図８７（Ａ）は試料Ｔ１２の
、図８７（Ｂ）は試料Ｔ１４の結果を示す。
【０８４０】
また、１５０℃においてＶｇ＝−３．３Ｖを１時間印加した後のＶｇ−Ｉｄ特性の変化
を図８８に示す。ストレス前を実線で、ストレス後を破線で示す。図８８（Ａ）は試料Ｔ
１２の、図８８（Ｂ）は試料Ｔ１４の結果を示す。
【０８４１】
また、１５０℃においてＶｄ＝＋１．８Ｖを１時間印加した後のＶｇ−Ｉｄ特性の変化
を評価した結果を図８９に示す。ストレス前を実線で、ストレス後を破線で示す。図８９
（Ａ）は試料Ｔ１２の、図８９（Ｂ）は試料Ｔ１４の結果を示す。
【０８４２】
図８７乃至図８９より、いずれのストレス条件においても試料Ｔ１２、Ｔ１４ともにス
トレスによる変化は小さく、また、Ｖｇ＝＋３．３Ｖを印加した条件において、試料Ｔ１
４では変化量がより小さい結果が得られた。
【符号の説明】
【０８４３】
１１    領域
１２    領域
１３    領域
１４    領域
２１    垂線
２２    垂線
２３    垂線
２５    保護膜
５０    基板
５１    絶縁膜
６０ａ    トランジスタ
６０ｂ    トランジスタ
６１    絶縁膜
６２    半導体層
６３    半導体層
６４ｄ    低抵抗層
６４ｓ    低抵抗層
６５ｄ    導電層
６５ｓ    導電層
６６    半導体層
６７    絶縁膜
６８    ゲート電極
６９    絶縁膜
７２    絶縁膜
７６    絶縁膜
１００    トランジスタ
１０１    半導体層
１０１ａ    半導体層
１０１ｂ    半導体層
１０１ｃ    半導体層
１０２    ゲート絶縁膜
１０３    ゲート電極
１０４ａ    導電層
１０４ｂ    導電層
１０４ｃ    導電層
１０５    導電層
１１１    バリア膜
１１２    絶縁膜
１１３    絶縁膜
１１４    絶縁膜
１１５    絶縁膜
１１６    絶縁膜
１２１    プラグ
１２２    プラグ
１２３    プラグ
１２４    配線
１２６    電極
１２７    絶縁膜
１２８    絶縁膜
１３０    トランジスタ
１３１    半導体基板
１３２    半導体層
１３２ｂ    半導体層
１３３ａ    低抵抗層
１３３ｂ    低抵抗層
１３４    ゲート絶縁膜
１３４ｂ    ゲート絶縁膜
１３５    ゲート電極
１３５ｂ    ゲート電極
１３６    絶縁膜
１３７    絶縁膜
１３８    絶縁膜
１３９    プラグ
１４０    プラグ
１４３    導電層
１５０    容量素子
１５１    導電層
１５２ａ    導電層
１５２ｂ    導電層
１６０    トランジスタ
１６４    プラグ
１６５    プラグ
１６６    配線
１７１ａ    低抵抗層
１７１ｂ    低抵抗層
１７６ａ    領域
１７６ｂ    領域
１８１    素子分離層
１９０    トランジスタ
１９１    トランジスタ
２１１    バリア膜
２１５    絶縁膜
２０１    トランジスタ
２３０    トランジスタ
２３１    トランジスタ
２３３ａ    低抵抗層
２３３ｂ    低抵抗層
２３３ｃ    低抵抗層
２３３ｄ    低抵抗層
２５１    導電層
２７６ａ    領域
２７６ｂ    領域
２７６ｃ    領域
２７６ｄ    領域
２８１    ハードマスク
３２１    プラグ
３２２    プラグ
３２３    プラグ
３２４    領域
６１０    電子銃室
６１２    光学系
６１４    試料室
６１６    光学系
６１８    カメラ
６２０    観察室
６２２    フィルム室
６２４    電子
６３２    蛍光板
６６０ａ    容量素子
６６０ｂ    容量素子
６６１ａ    トランジスタ
６６１ｂ    トランジスタ
６６２ａ    トランジスタ
６６２ｂ    トランジスタ
６６３ａ    インバータ
６６３ｂ    インバータ
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    ドレイン電極層
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
【図１】
2019059664.tif 000037
【図２】
2019059664.tif 000038
【図３】
2019059664.tif 000039
【図４】
2019059664.tif 000040
【図５】
2019059664.tif 000041
【図６】
2019059664.tif 000042
【図７】
2019059664.tif 000043
【図８】
2019059664.tif 000044
【図９】
2019059664.tif 000045
【図１０】
2019059664.tif 000046
【図１１】
2019059664.tif 000047
【図１２】
2019059664.tif 000048
【図１３】
2019059664.tif 000049
【図１４】
2019059664.tif 000050
【図１５】
2019059664.tif 000051
【図１６】
2019059664.tif 000052
【図１７】
2019059664.tif 000053
【図１８】
2019059664.tif 000054
【図１９】
2019059664.tif 000055
【図２０】
2019059664.tif 000056
【図２１】
2019059664.tif 000057
【図２２】
2019059664.tif 000058
【図２３】
2019059664.tif 000059
【図２４】
2019059664.tif 000060
【図２５】
2019059664.tif 000061
【図２６】
2019059664.tif 000062
【図２７】
2019059664.tif 000063
【図２８】
2019059664.tif 000064
【図２９】
2019059664.tif 000065
【図３０】
2019059664.tif 000066
【図３１】
2019059664.tif 000067
【図３２】
2019059664.tif 000068
【図３３】
2019059664.tif 000069
【図３４】
2019059664.tif 000070
【図３５】
2019059664.tif 000071
【図３６】
2019059664.tif 000072
【図３７】
2019059664.tif 000073
【図３８】
2019059664.tif 000074
【図３９】
2019059664.tif 000075
【図４０】
2019059664.tif 000076
【図４１】
2019059664.tif 000077
【図４２】
2019059664.tif 000078
【図４３】
2019059664.tif 000079
【図４４】
2019059664.tif 000080
【図４５】
2019059664.tif 000081
【図４６】
2019059664.tif 000082
【図４７】
2019059664.tif 000083
【図４８】
2019059664.tif 000084
【図４９】
2019059664.tif 000085
【図５０】
2019059664.tif 000086
【図５１】
2019059664.tif 000087
【図５２】
2019059664.tif 000088
【図５３】
2019059664.tif 000089
【図５４】
2019059664.tif 000090
【図５５】
2019059664.tif 000091
【図５６】
2019059664.tif 000092
【図５７】
2019059664.tif 000093
【図５８】
2019059664.tif 000094
【図５９】
2019059664.tif 000095
【図６０】
2019059664.tif 000096
【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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