(57)【要約】      （修正有）【課題】出力ポート間のアイソレーション性能を向上させたＬＮＡを提供する。【解決手段】半導体装置１において、第１トランジスタＦＥＴ１は、高周波信号がゲートに入力される。第１〜第３スイッチＳＷ１、ＳＷ２、ＳＷ３１は、夫々の一端が並列に第１トランジスタのドレインに接続される。第２トランジスタＦＥＴ２１は、第１スイッチの他端に接続されるソースと高周波成分が接地されたゲートとを備える。第３トランジスタＦＥＴ２２は、第２スイッチＳＷ２の他端に接続されるソースと高周波成分が接地されたゲートとを備える。第４スイッチＳＷ３２は、一端がインダクタＬ１ａを介して第３スイッチの他端に接続され、他端が第２トランジスタのソースに接続される。第５スイッチＳＷ３３は、一端がインダクタＬ１ｂを介して第３スイッチの他端に接続され、他端が第３トランジスタのソースに接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
高周波信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第１スイッチ、第２スイッチ及び第３スイッチと、
前記第１スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第２トランジスタと、
前記第２スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第３トランジスタと、
前記第３スイッチの他方の端子と一方の端子が直列に接続され、それぞれが並列に接続される接続される、第１インダクタ及び第２インダクタと、
一方の端子が前記第１インダクタの他方の端子と接続され、他方の端子が前記第２トランジスタのソースと接続される、第４スイッチと、
一方の端子が前記第２インダクタの他方の端子と接続され、他方の端子が前記第３トランジスタのソースと接続される、第５スイッチと、
前記第４スイッチの一方の端子と、前記第５スイッチの一方の端子との間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第２トランジスタ及び前記第３トランジスタの少なくとも一方から出力する、半導体装置。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、ＭＯＳＦＥＴを備え、
前記第１トランジスタのゲート長は、前記第２トランジスタのゲート長及び前記第３トランジスタのゲート長よりも短く、かつ、前記第１トランジスタのゲート酸化膜厚は、前記第２トランジスタのゲート酸化膜厚及び前記第３トランジスタのゲート酸化膜厚よりも薄い、請求項１に記載の半導体装置。
【請求項３】
高周波信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第１スイッチ、第２スイッチ及び第３スイッチと、
前記第１スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第２トランジスタと、
前記第２スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第３トランジスタと、
前記第３スイッチの他方の端子と一方の端子が直列に接続され、それぞれが並列に接続される接続される、第１インダクタ及び第２インダクタと、
前記第１インダクタの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第４トランジスタと、
前記第２インダクタの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第５トランジスタと、
一方の端子が前記第４トランジスタのドレインと接続され、他方の端子が前記第２トランジスタのソースと接続される、第４スイッチと、
一方の端子が前記第５トランジスタのドレインと接続され、他方の端子が前記第３トランジスタのソースと接続される、第５スイッチと、
前記第４トランジスタのソースと、前記第５トランジスタのソースとの間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第２トランジスタ及び前記第３トランジスタの少なくとも一方から出力する、半導体装置。
【請求項４】
前記第４トランジスタのドレイン、前記第５トランジスタのドレイン、及び、前記第１トランジスタのドレインのそれぞれに、歪み補償回路を接続する、請求項３に記載の半導体装置。
【請求項５】
入力された高周波信号を、１の出力ポートから出力する場合に、前記第１スイッチ及び前記第２スイッチのうち、出力するポートに接続されるスイッチをオンに、他方のスイッチをオフにするとともに、前記第２トランジスタ及び前記第３トランジスタのうち、当該他方のスイッチと接続されるトランジスタのドレインを接地させ、かつ、前記第３スイッチ、前記第４スイッチ及び前記第５スイッチをオフにし、
入力された高周波信号を、２の出力ポートから出力する場合に、前記第１スイッチ及び前記第２スイッチをオフにし、前記第３スイッチ、前記第４スイッチ及び前記第５スイッチをオンにする、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
高周波信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第１スイッチ及び第２スイッチと、
前記第１スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第２トランジスタと、
前記第２スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第３トランジスタと、
前記第１トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第１インダクタ及び第２インダクタと、
一方の端子が前記第１インダクタの他方の端子と接続される、第３スイッチと、
一方の端子が前記第２インダクタの他方の端子と接続される、第４スイッチと、
前記第３スイッチの他方の端子と、前記第４スイッチの他方の端子との間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第２トランジスタ及び前記第３トランジスタの少なくとも一方から出力する、半導体装置。
【請求項７】
ソースが前記第２トランジスタのドレインと接続される、第４トランジスタと、
ソースが前記第３トランジスタのドレインと接続される、第５トランジスタと、
をさらに備える、請求項６に記載の半導体装置。
【請求項８】
入力された高周波信号を、１の出力ポートから出力する場合に、前記第１スイッチ及び前記第２スイッチのうち、出力するポートに接続されるスイッチをオンに、他方のスイッチをオフにするとともに、前記第２トランジスタ及び前記第３トランジスタのうち、当該他方のスイッチと接続されるトランジスタのドレインを接地させ、かつ、前記第３スイッチ及び前記第４スイッチをオフにし、
入力された高周波信号を、２の出力ポートから出力する場合に、前記第１スイッチ及び前記第２スイッチをオフにし、前記第３スイッチ及び前記第４スイッチをオンにする、
請求項６又は請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
携帯電話等に用いられる高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）には、従来、ＳｉＧｅバイポーラプロセスが用いられてきており、近年は、ＳＯＩ（Silicon On Insulator）によるＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスが用いられることも多くなってきている。高周波スイッチＦＥＴ（Field-Effect Transistor）をＬＮＡに組み込むことにより高機能な回路を実現できるためである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５８８２５５４号公報
【特許文献２】特許第５９０８６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、複数の出力を備えた半導体装置において、出力ポート間のアイソレーション性能を向上させたＬＮＡとして機能する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体装置は、第１トランジスタと、第１スイッチと、第２スイッチと、第３スイッチと、第２トランジスタと、第３トランジスタと、第１インダクタと、第２インダクタと、第４スイッチと、第５スイッチと、キャパシタと、を備え、高周波信号が入力されると、当該高周波信号を低雑音で増幅した信号を出力する。第１トランジスタは、高周波信号がゲートに入力されるトランジスタである。第１スイッチ、第２スイッチ及び第３スイッチは、前記第１トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される。第２トランジスタは、前記第１スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、トランジスタである。第３トランジスタは、前記第２スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、トランジスタである。第１インダクタ及び第２インダクタは、前記第３スイッチの他方の端子と一方の端子が直列に接続され、それぞれが並列に接続される。第４スイッチは、一方の端子が前記第１インダクタの他方の端子と接続され、他方の端子が前記第２トランジスタのソースと接続される。第５スイッチは、一方の端子が前記第２インダクタの他方の端子と接続され、他方の端子が前記第３トランジスタのソースと接続される。キャパシタは、前記第４スイッチの一方の端子と、前記第５スイッチの一方の端子との間に接続される。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係るＬＮＡを備える回路の回路図。
【図２】図１の回路の各ゲートに印加する電圧を示す図。
【図３】一実施形態に係るＬＮＡの回路図。
【図４】図３の回路の各端子に印加する電圧を示す図。
【図５】図３の回路における単一出力モードの経路の一例を示す図。
【図６】図３の回路におけるスプリット出力モードの経路の一例を示す図。
【図７】図３の回路の単一出力モードにおけるＳパラメータを示す図。
【図８】図３の回路の単一出力モードにおけるＮＦを示す図。
【図９】図３の回路の単一出力モードにおけるＩＩＰ３を示す図。
【図１０】図３の回路の単一出力モードにおけるゲインを示す図。
【図１１】図３の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図１２】図３の回路のスプリット出力モードにおけるＮＦを示す図。
【図１３】図３の回路のスプリット出力モードにおけるＩＩＰ３を示す図。
【図１４】図３の回路のスプリット出力モードにおけるゲインを示す図。
【図１５】一変形例の回路の単一出力モードにおけるＳパラメータを示す図。
【図１６】一変形例の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図１７】一実施形態に係るＬＮＡの回路図。
【図１８】図１７の回路の各端子に印加する電圧を示す図。
【図１９】図１７の回路における各出力モードの経路の一例を示す図。
【図２０】図１７の回路の単一出力モードにおけるＳパラメータを示す図。
【図２１】図１７の回路の単一出力モードにおけるＮＦを示す図。
【図２２】図１７の回路の単一出力モードにおけるＩＩＰ３を示す図。
【図２３】図１７の回路の単一出力モードにおけるゲインを示す図。
【図２４】図１７の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図２５】図１７の回路のスプリット出力モードにおけるＮＦを示す図。
【図２６】図１７の回路のスプリット出力モードにおけるＩＩＰ３を示す図。
【図２７】図１７の回路のスプリット出力モードにおけるゲインを示す図。
【図２８】図１７の回路の各出力モードにおける特性をまとめた図。
【図２９】一変形例に係るＬＮＡの回路図。
【図３０】図２９におけるＩＩＰ３補償回路の例を示す図。
【図３１】図２９の回路の単一出力モードにおけるＳパラメータを示す図。
【図３２】図２９の回路の単一出力モードにおけるＮＦを示す図。
【図３３】図２９の回路の単一出力モードにおけるＩＩＰ３を示す図。
【図３４】図２９の回路の単一出力モードにおけるゲインを示す図。
【図３５】図２９の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図３６】図２９の回路のスプリット出力モードにおけるＮＦを示す図。
【図３７】図２９の回路のスプリット出力モードにおけるＩＩＰ３を示す図。
【図３８】図２９の回路のスプリット出力モードにおけるゲインを示す図。
【図３９】図２９の回路の各出力モードにおける特性をまとめた図。
【図４０】一実施形態に係るＬＮＡの回路図。
【図４１】図４０の回路の各端子に印加する電圧を示す図。
【図４２】図４０の回路における各出力モードの経路の一例を示す図。
【図４３】図４０の回路の単一出力モードにおけるＳパラメータを示す図。
【図４４】図４０の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図４５】図４０の回路の各出力モードにおける位相をまとめた図。
【図４６】一変形例に係るＬＮＡの回路図。
【図４７】図４６の回路の各端子に印加する電圧を示す図。
【図４８】図４６の回路の単一出力モードにおけるＳパラメータを示す図。
【図４９】図４６の回路のスプリット出力モードにおけるＳパラメータを示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
【０００８】
本明細書において説明する実施形態に係る半導体装置は、ＬＮＡとして機能する半導体装置である。図１は、以下に説明する実施形態に係る半導体装置を備えた回路の一例を示す回路図である。
【０００９】
図１に示すように、半導体装置１を備える入出力回路２は、入出力ポートとして、入力ポートＰｔ１と、出力ポートＰｔ２、Ｐｔ３と、を備える。さらに、半導体装置１と、スイッチＳｗ２０、Ｓｗ２１、Ｓｗ２２、Ｓｗ２３、Ｓｗ２４、Ｓｗ２５、Ｓｗ２６、Ｓｗ２７、Ｓｗ２８、Ｓｗ２９と、を備える。入力ポートＰｔ１からの信号は、出力ポートＰｔ２及び出力ポートＰｔ３へと分岐され、又は、出力ポートＰｔ２及び出力ポートＰｔ３のいずれか一方に、出力される。
【００１０】
各スイッチは、図示されているように、例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、ゲートに各ＭＯＳＦＥＴのしきい値を超えるような電圧を印加することにより、ドレインとソース間で信号を通すものである。なお、ＭＯＳＦＥＴは、一例として示したものであり、他のトランジスタ、例えば、バイポーラトランジスタ等、又は、その他のスイッチで実装されていてもよい。これは、以下の説明におけるスイッチについても同様である。
【００１１】
スイッチＳｗ２０とスイッチＳｗ２２は、排他的にオン／オフされる。すなわち、スイッチＳｗ２０とスイッチＳｗ２２のいずれか一方がオンになる場合、他方はオフとなるように制御される。半導体装置１を経由して入出力ポートを接続する場合には、スイッチＳｗ２０をオン、スイッチＳｗ２２をオフとし、半導体装置１を経由せずに入出力ポートを接続する場合には、スイッチＳｗ２０をオフ、スイッチＳｗ２２をオンとする。
【００１２】
スイッチＳｗ２１は、スイッチＳｗ２０と接地点との間に接続され、そのオン／オフ状態が逆の状態となるスイッチである。スイッチＳｗ２０がオンとなるときには、スイッチＳｗ２１がオフとなり、スイッチＳｗ２０と半導体装置１とが直列に接続される。スイッチＳｗ２０がオフとなるときには、スイッチＳｗ２１がオンとなり、スイッチＳｗ２０のオフ容量を通過してきた信号は、スイッチＳｗ２１を経由してグランドへと信号が出力され、半導体装置１とは切断された状態となる。
【００１３】
すなわち、スイッチＳｗ２１があることにより、オフ状態におけるスイッチＳｗ２０の両端子間のアイソレーションを向上することが可能となる。スイッチＳｗ２３、Ｓｗ２５、Ｓｗ２７は、それぞれスイッチＳｗ２２、Ｓｗ２４、Ｓｗ２６と対となっているスイッチであり、それぞれ対となるスイッチについて、スイッチＳｗ２１と同様の機能を有する。
【００１４】
まず、半導体装置１と入出力ポートが接続される場合について説明する。この場合、スイッチＳｗ２０、Ｓｗ２３がオン、スイッチＳｗ２１、Ｓｗ２２がオフとなっている。入力ポートｐｔ１から入力された信号は、スイッチＳｗ２０を介して半導体装置１へと入力される。
【００１５】
半導体装置１が単一出力モードとして機能する場合には、スイッチＳｗ２４とスイッチＳｗ２６のうちいずれか一方がオンとなり、他方がオフとなる。出力したい出力ポートに併せて、又は、半導体装置１の出力に併せてこれらのスイッチは、オン／オフされる。
【００１６】
半導体装置１がスプリット出力モードとして機能する場合には、スイッチＳｗ２４及びスイッチＳｗ２６の双方がオンとなり、それぞれの出力ポートに分岐された信号が出力される。
【００１７】
入出力回路２の入出力ポートを、半導体装置１を経由せずにバイパスモードとして用いる場合には、半導体装置１と入出力ポートとが直接接続されないようにスイッチを制御する。すなわち、スイッチＳｗ２０、Ｓｗ２４、Ｓｗ２６をオフにし、代わりに、スイッチＳｗ２２をオンにする。出力するポートに応じて、Ｓｗ２８及びＳｗ２９のオン／オフ状態を制御することにより、半導体装置１を経由せずに入力ポートＰｔ１から、出力ポートＰｔ２、又は、出力ポートＰｔ３へと信号が出力される。
【００１８】
図２は、図１に示す入出力回路２における各モードで出力する場合の各スイッチのオン／オフ状態を示す図である。上述したスイッチの状態をまとめたものである。バイパスモードとは、半導体装置１を使用せずにバイパスとして入出力回路２を使用するモードのことを言う。アクティブ出力と記載されている箇所は、出力ポートのうち出力されるポートを示すものである。このように、半導体装置１を経由して出力されるか、及び、単一出力であるかスプリット出力であるかにより、スイッチの状態を図２のように制御する。
【００１９】
以下、半導体装置１の各実施形態について実施形態ごとに説明する。各実施形態における半導体装置１の図において、入力ポートＲＦｉｎ、出力ポートＬＮＡ＿ＯＵＴ１、及び、出力ポートＬＮＡ＿ＯＵＴ２が、図１におけるポートＲＦｉｎ、ＬＮＡ＿ＯＵＴ１、及び、ＬＡＮ＿ＯＵＴ２にそれぞれ対応する。また、以下の図に示される回路構成要素は、必ずしも、その全てが図１に示す半導体装置１内部に備えられるものではなく、図１内において半導体装置１の周辺に適切に備えられるものであってもよい。例えば、以下の図３におけるインダクタＬｅｘｔは、図１の半導体装置１の外側に備えられるものであってもよい。この場合、入力ポートＲＦｉｎから入力された信号をいったん半導体装置１の外側に出すポートを介し、インダクタＬｅｘｔを経由して、ポートＬＮＡｉｎへと入力されるような回路を構成する。
【００２０】
（第１実施形態）
図３は、第１実施形態に係る半導体装置１を示す回路図である。この半導体装置１は、例えば、ＳＯＩ基板上に形成される。半導体装置１は、入力された高周波信号を低雑音で増幅する回路である。
【００２１】
半導体装置１は、入力ポートＲＦｉｎと、出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２と、スイッチＳｗ１、Ｓｗ２、Ｓｗ３１、Ｓｗ３２、Ｓｗ３３、Ｓｗ４、Ｓｗ５、Ｓｗ６と、ｎ型のＭＯＳＦＥＴ  ＦＥＴ１、ＦＥＴ２１、ＦＥＴ２２と、ｐ型のＭＯＳＦＥＴ  ＰＭＯＳ１、ＰＭＯＳ２と、インダクタＬｅｘｔ、Ｌ１ａ、Ｌ１ｂ、Ｌｓ１、Ｌｓ２、Ｌｄ１、Ｌｄ２と、キャパシタＣｓｈ、Ｃｔ、Ｃｘ、Ｃ１、ＣＢ２１、ＣＢ２２、Ｃｖｄ１、Ｃｖｄ２、Ｃｏｕｔ１、Ｃｏｕｔ２と、抵抗ＲＢ１、ＲＢ２１、ＲＢ２２、Ｒｄ１、Ｒｄ２と、を備える。
【００２２】
各スイッチは、例えば、ｎ型のＭＯＳＦＥＴを備えて図に示すように構成される。一例として、スイッチＳｗ１に示すように、ｎ型のＭＯＳＦＥＴと、そのゲートと抵抗とを直列に接続して構成される。抵抗のゲートと接続されている端子ではない他方の端子に電圧（又は電流）を印加することにより、ゲートに電圧を印加し、ゲートに印加された電圧が所定のしきい値を超えると、ドレインからソースへと電流が流れる。他のスイッチも同様の構成としているが、ｎ型のＭＯＳＦＥＴに限らず、例えば、ｐ型のＭＯＳＦＥＴ或いはバイポーラ等の他のスイッチを用いることも可能である。
【００２３】
以下において、スイッチがオンであるとは、スイッチに備えられるＭＯＳＦＥＴのドレインからソースへのキャリアの移動が可能な（電流が流れる）状態であるとし、スイッチがオフであるとは、ＭＯＳＦＥＴのドレイン、ソース間におけるキャリアの移動ができない（電流が流れない）状態であるとする。ただし、キャリアの移動ができないとは、厳密な意味においてキャリアの移動が全く存在しないという意味ではなく、漏れ電流等が絶対的に存在しないと言う意味ではない。
【００２４】
入力ポートＲＦｉｎは、キャパシタＣｓｈを介して接地され、インダクタＬｅｘｔと接続される。以下、キャパシタＣｓｈを入力側接地キャパシタＣｓｈと呼ぶ。インダクタＬｅｘｔは、半導体装置１の外部に備えられる、外部インダクタＬｅｘｔとして備えられてもよい。インダクタＬｅｘｔは、例えば、７ｎＨ程の比較的大きなインダクタンスを有する。インダクタＬｅｘｔは、キャパシタＣｔと並列に接続され、このキャパシタＣｔにより共振させられ、見た目のインダクタンスを増強している。以下、このキャパシタＣｔを入力側共振キャパシタと呼ぶ。上記より、入力側共振キャパシタＣｔは、必須の構成ではなく、省略することも可能である。
【００２５】
インダクタＬｅｘｔは、入力キャパシタとして機能する入力側共振キャパシタＣｔを介して第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートと接続される。このように、高周波信号が入力される入力ポートＲＦｉｎは、第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートと接続される。第１ＭＯＳＦＥＴ  ＦＥＴ１は、ソースがインダクタＬｓ１、Ｌｓ２を介して接地される。すなわち、インダクタＬｓ１、Ｌｓ２は、ソースディジェネレーション用のインダクタとして機能する。このように、外部インダクタＬｅｘｔ、インダクタＬｓ１、Ｌｓ２により、入力整合回路を形成し、これらの機能により、第１ＭＯＳＦＥＴ  ＦＥＴ１の利得整合とノイズ整合とを考慮した、所望のインピーダンス整合が図られる。
【００２６】
入力ポートＲＦｉｎに入力された高周波信号は、インダクタＬｅｘｔを介して第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートに入力される。そして、ＶＤＤと、第１ＭＯＳＦＥＴ  ＦＥＴ１のドレインとの間に接続される出力ポートから、増幅され出力される。したがって、入力側接地キャパシタＣｓｈ、インダクタＬｅｘｔ、Ｌｓ１、Ｌｓ２と、第１ＭＯＳＦＥＴ  ＦＥＴ１及び出力側のインダクタＬｄ１、Ｌｄ２により、信号が増幅される。これは、一般的なＬＮＡの機能であるので、詳しい説明は省略する。本実施形態においては、さらに、この第１ＭＯＳＦＥＴ  ＦＥＴ１のドレインと、ＶＤＤとの間に所定の回路を組み込むことにより、入力された高周波信号をスプリットさせた場合に、スプリット先でのアイソレーション性能を向上させる。
【００２７】
図４は、図３の回路において各端子に印加される電圧を示すものである。図中、例えば、ＶＤＤ＝１．８Ｖとし、Ｃｏｎｔ１乃至Ｃｏｎｔ３に関して、Ｈｉｇｈは、３Ｖ、Ｌｏｗは、例えば−２Ｖ、Ｃｏｎｔ４及びＣｏｎｔ５に関して、Ｈｉｇｈは、例えば、１．８Ｖ、Ｌｏｗは、例えば、０Ｖである。単一出力とは、ＬＮＡ＿ＯＵＴ１又はＬＮＡ＿ＯＵＴ２のいずれか一方から増幅された高周波信号を出力するモードであり、スプリット出力とは、ＬＮＡ＿ＯＵＴ１及びＬＮＡ＿ＯＵＴ２の双方から増幅された高周波信号を出力するモードである。以下、各モードにおける回路について説明する。
【００２８】
まず、単一出力において、ＬＮＡ＿ＯＵＴ１から増幅された信号を出力する場合について説明する。この場合、Ｃｏｎｔ１にＨｉｇｈの電圧が印加され、Ｃｏｎｔ２及びＣｏｎｔ３にＬｏｗの電圧が印加される。また、Ｃｏｎｔ４にＬｏｗの電圧が印加され、Ｃｏｎｔ５にＨｉｇｈの電圧が印加される。
【００２９】
Ｃｏｎｔ１にＨｉｇｈの電圧が印加されることにより、第１スイッチＳｗ１がオンとなる。一方、Ｃｏｎｔ２及びＣｏｎｔ３にＬｏｗの電圧が印加されることにより、第２スイッチＳｗ２、第３スイッチＳｗ３１、第４スイッチＳｗ３２、第５スイッチＳｗ３３のそれぞれがオフとなる。Ｃｏｎｔ４にＬｏｗの電圧が印加されることによりｐ型のＭＯＳＦＥＴ  ＰＭＯＳ１は、ソースからドレインへとキャリアの流れが可能な状態となり、一方で、Ｃｏｎｔ５にＨｉｇｈの電圧が印加されることにより、ｐ型のＭＯＳＦＥＴ  ＰＭＯＳ２は、ソースとドレイン間でキャリアの移動がなくなる。ＶＢ２には、適切なバイアス電圧が印加される。
【００３０】
上記のようにスイッチを制御すると、入力された高周波信号は、第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートに入力され、ＶＤＤとＭＯＳＦＥＴ  ＦＥＴ１のドレインとの間に、第２ＭＯＳＦＥＴ  ＦＥＴ２１のドレインからソース及びスイッチＳｗ１を介し、経路が形成される。第１ＭＯＳＦＥＴ  ＦＥＴ１のソースは、スイッチＳｗ４がオフとなるため、インダクタＬｓ１、Ｌｓ２が直列に接続された状態を介して、接地される。
【００３１】
第２ＭＭＯＳＦＥＴ  ＦＥＴ２１のゲートに接続される抵抗ＲＢ２１は、高周波信号をバイアス電位生成回路に伝播させないようにするために備えられる。また、キャパシタＣＢ２１が対地キャパシタとして機能するため、第２ＭＯＳＦＥＴ  ＦＥＴ２１は、ゲート接地ＦＥＴとして機能する。これらの機能は、第３ＭＯＳＦＥＴ  ＦＥＴ２２、キャパシタＣＢ２２、抵抗ＲＢ２２についても同様である。
【００３２】
一方、第２スイッチＳｗ２、第３スイッチＳｗ３１、第４スイッチＳｗ３２、第５スイッチＳｗ３３がオフとなる。さらに、ｐ型のＭＯＳＦＥＴ  ＰＭＯＳ２がオフとなるため、第３ＭＯＳＦＥＴ  ＦＥＴ２２のドレインは接地された状態となる。
【００３３】
図５は、出力ポートＬＮＡ＿ＯＵＴ１から単一出力する場合、すなわち、スイッチの状態が上記に示す場合における信号の伝達経路の概略を示す図である。入力ポートＲＦｉｎから入力された高周波信号は、破線の経路を辿り、出力ポートＬＮＡ＿ＯＵＴ１から出力される。
【００３４】
すなわち、この場合、入力された信号は、インダクタＬｅｘｔ、キャパシタＣｘを介してＭＯＳＦＥＴ  ＦＥＴ１のゲートへと入力される。以下において、キャパシタＣｘは、ＭＯＳＦＥＴ  ＦＥＴ１のゲートに接続される、ゲートキャパシタＣｘと呼ぶ。ゲートキャパシタＣｘは、ＭＯＳＦＥＴ  ＦＥＴ１に直流電圧が印加されるのを防止する、ＤＣカットキャパシタとして機能する。ゲートキャパシタＣｘと、第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートとの間にバイアス電圧ＶＢ１が印加される。抵抗ＲＢ１は、バイアス電圧ＶＢ１を生成する回路に、高周波信号を伝播させないようにするために備えられる。
【００３５】
ＭＯＳＦＥＴ  ＦＥＴ２１、ＰＭＯＳ１は、ドレイン、ソース間でキャリアが移動できる状態であるので、ＭＯＳＦＥＴ  ＦＥＴ１のドレインは、インダクタＬｄ１と接続され、インダクタＬｄ１は、ＭＯＳＦＥＴ  ＦＥＴ１のドレインと接続されている端子ではない他方の端子がＶＤＤと接続される。
【００３６】
このように、ＶＤＤ−インダクタＬｄ１−ＭＯＳＦＥＴ  ＦＥＴ１−インダクタＬｓ１、Ｌｓ２−接地のような回路が形成され、インダクタＬｄ１とＭＯＳＦＥＴ  ＦＥＴ１のドレインとの間に増幅された高周波信号が発生する。出力ポートＬＮＡ＿ＯＵＴ１は、この増幅された高周波信号を出力する。
【００３７】
インダクタＬｄ１、Ｌｄ２は、出力整合用のインダクタであり、これらのインダクタと並列に接続される抵抗Ｒｄ１、Ｒｄ２は、利得調整及び安定化のために備えられる。また、それぞれの出力ポートと、経路との間に接続されているＣｏｕｔ１、Ｃｏｕｔ２は、出力整合用キャパシタである。これらのインダクタＬｄ１、Ｌｄ２、キャパシタＣｏｕｔ１、Ｃｏｕｔ２、抵抗Ｒｄ１、Ｒｄ２により、出力整合回路を形成している。
【００３８】
このように、単一出力モードにおいて、入力ポートＲＦｉｎに入力された高周波信号は、出力ポートＬＮＡ＿ＯＵＴ１から出力される。出力ポートＬＮＡ＿ＯＵＴ２から出力する単一出力モードについても、スイッチ等の動作は同様である。出力ポートＬＮＡ＿ＯＵＴ２から単一出力モードで出力する場合には、図４の２行目のように電圧を印加する。
【００３９】
次に、スプリット出力モード、すなわち、出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２の双方から信号を出力する場合について説明する。この場合、図４に示すように、Ｃｏｎｔ１及びＣｏｎｔ２にＬｏｗの電圧が印加され、Ｃｏｎｔ３にＨｉｇｈの電圧が印加される。また、Ｃｏｎｔ４及びＣｏｎｔ５には、Ｌｏｗの電圧が印加される。
【００４０】
Ｃｏｎｔ１及びＣｏｎｔ２にＬｏｗの電圧が印加されることにより、第１スイッチＳｗ１及び第２スイッチＳｗ２は、オフとなる。一方、Ｃｏｎｔ３にＨｉｇｈの電圧が印加されることにより、第３スイッチＳｗ３１、第４スイッチＳｗ３２、第５スイッチＳｗ３３、及び、スイッチＳｗ４、Ｓｗ５、Ｓｗ６がオンとなる。さらに、Ｃｏｎｔ４及びＣｏｎｔ５にＬｏｗの電圧が印加されるため、ｐ型のＭＯＳＦＥＴ  ＰＭＯＳ１、ＰＭＯＳ２は、ソースとドレイン間でのキャリアの移動が可能な状態となる。
【００４１】
図６は、出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２の双方からスプリット出力をする場合、すなわち、スイッチの状態が上記に示す場合における信号の伝達経路の概略を示す図である。入力ポートＲＦｉｎから入力された高周波信号は、破線の経路を辿り、出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２のそれぞれから出力される。
【００４２】
すなわち、この場合、入力された信号は、インダクタＬｅｘｔ、ゲートキャパシタＣｘを介してＭＯＳＦＥＴ  ＦＥＴ１のゲートへと入力される。ＭＯＳＦＥＴ  ＦＥＴ２１、ＰＭＯＳ１は、ドレイン、ソース間でキャリアが移動できる状態であるので、ＭＯＳＦＥＴ  ＦＥＴ１のドレインは、インダクタＬ１ａと接続され、インダクタＬｄ１を介してＶＤＤと接続される。同様に、ＭＯＳＦＥＴ  ＦＥＴ２１、ＰＭＯＳ２は、ドレイン、ソース間でキャリアが移動できる状態であるので、ＭＯＳＦＥＴ  ＦＥＴ１のドレインは、インダクタＬ１ｂと接続され、インダクタＬｄ２を介してＶＤＤと接続される。
【００４３】
このように、ＬＮＡ＿ＯＵＴ１と接続される経路において、ＶＤＤ−インダクタＬｄ１−インダクタＬ１ａ−ＭＯＳＦＥＴ  ＦＥＴ１−インダクタＬｓ１−接地のような回路が形成され、ＬＮＡ＿ＯＵＴ２と接続される経路において、ＶＤＤ−インダクタＬｄ２−インダクタＬ１ｂ−ＭＯＳＦＥＴ  ＦＥＴ１−インダクタＬｓ１−接地のような回路が形成される。出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２は、これらの増幅された高周波信号を出力する。
【００４４】
このスプリット出力モードにおいては、インダクタＬ１ａ、Ｌ１ｂ及びキャパシタＣ１の動作により、出力ポートＬＮＡ＿ＯＵＴ１と出力ポートＬＮＡ＿ＯＵＴ２の間のアイソレーション特性を改善することができる。インダクタＬ１ａ、Ｌ１ｂと、キャパシタＣ１と、が高周波信号の帯域において共振するようにインダクタンス、キャパシタンスを設定することにより、出力ポートＬＮＡ＿ＯＵＴ１から入り込んで来る高周波信号が出力ポートＬＮＡ＿ＯＵＴ２に伝達するのを妨げる、または出力ポートＬＮＡ＿ＯＵＴ２から入り込んで来る高周波信号が出力ポートＬＮＡ＿ＯＵＴ１に伝達するのを妨げるためである。また、スイッチＳｗ４により、ＭＯＳＦＥＴ  ＦＥＴ１のソース側のインダクタンスを変化させることにより、スプリット出力時のゲインを向上することができる。
【００４５】
さらに、スイッチＳｗ５、Ｓｗ６がオンとなることにより、インダクタＬｅｘｔと並列に入力側共振キャパシタＣｔが備えられ、かつ、インダクタＬｅｘｔが入力側接地キャパシタＣｓｈと接続される。このように、入力側共振キャパシタＣｔ及び入力側接地キャパシタＣｓｈが有効となることにより、ＭＯＳＦＥＴ  ＦＥＴ１のソース側のインダクタンスの変化により生じるＳ１１の劣化を抑制できる。
【００４６】
以下、本実施形態の単一出力モード時における入出力特性を示すパラメータ等についてシミュレーション結果を記載する。バイアス電流Ｉｄｄ＝６．２ｍＡであるものとする。バイアス電流Ｉｄｄは、高周波信号が入力していない時に、ＶＤＤ端子から半導体装置１に流れ込む電流である。一般に、Ｉｄｄを適切な範囲で大きい値に設定すると高い利得と低いＮＦが実現される。
【００４７】
図７は、本実施形態に係る半導体装置１を用いたＬＮＡによる単一出力モード時の入出力特性であるＳパラメータ（Scattering Parameter）を示す図である。この図７においては、周波数帯域Ｂａｎｄ４１（２４９６ＭＨｚ〜２６９０ＭＨｚ）において調整された半導体装置１についての結果を示す図である。記述の簡単のために、入力ポートをポート１、出力ポートをポート２として、各ＳパラメータをＳ２１等と表す。実線は、Ｓ２１を、破線は、Ｓ１１を、点線は、Ｓ２２を示す。
【００４８】
入力信号に対する出力信号の増幅の度合いは、Ｓ２１で表すことができる。このＳ２１は、着目している周波数帯域において大きいほどゲインが高いことを示す。入力信号に対する、入力側のポートに対する反射の度合いは、Ｓ１１で表され、出力側のポートに対する反射の度合いは、Ｓ２２で表される。これらＳ１１及びＳ２２は、高周波回路においては入出力ポートにおいて原則的にインピーダンス整合が求められるので、低いこと（たとえば−１０ｄＢ以下であること）が望まれる。
【００４９】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域Ｂａｎｄ４１において高い値であることがわかる。一方で、Ｓ１１及びＳ２２のカーブは、着目している周波数帯域において低く抑えられていることが分かる。具体的に、図中のｍ１は、周波数２４９６ＭＨｚにおける観測、ｍ２は、周波数２５９３ＭＨｚにおける観測、ｍ３は、周波数２６９０ＭＨｚにおける観測を示すポイントである。
【００５０】
ｍ１では、Ｓ２１＝１８．４ｄＢ、Ｓ１１＝−１２．９ｄＢ、Ｓ２２＝−１２．５ｄＢである。ｍ２では、Ｓ２１＝１８．２ｄＢ、Ｓ１１＝−１３．４ｄＢ、Ｓ２２＝−１４．８ｄＢである。ｍ３では、Ｓ２１＝１７．９ｄＢ、Ｓ１１＝−１２．４ｄＢ、Ｓ２２＝−１３．７ｄＢである。このように、着目している周波数帯域において、Ｓ２１は、高くなり、すなわち、十分に増幅されている一方で、反射特性を示すＳ１１、Ｓ２２は、十分に低く抑えられている。
【００５１】
図８は、単一出力モードにおけるノイズ指数（ＮＦ：Noise Figure）を示す図である。ｍ１乃至ｍ３は、図７の説明と同様に、それぞれ周波数２４９６ＭＨｚ、２５９３ＭＨｚ、２６９０ＭＨｚにおける観測点を示すものである。ｍ１においては、ＮＦ＝０．８１ｄＢ、ｍ２においては、ＮＦ＝０．８２ｄＢ、ｍ３においては、ＮＦ＝０．８５ｄＢと、いずれも０．８５ｄＢを超えない程度の良好な値となっている。
【００５２】
図９は、単一出力モードにおけるＩＩＰ３（Input 3rd-order Intercept Point）のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、０．５４ｄＢｍとなり、良好な値となっている。
【００５３】
図１０は、単一出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から、求められるＩＰ１ｄＢ（1dB Input Compression Point）は、−１２．６ｄＢｍとなり、良好な値となっている。
【００５４】
続いて、スプリット出力モードにおける上記の指標について結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝１３．３ｍＡと設定されている。
【００５５】
図１１は、スプリット出力モードにおけるＳパラメータを示す図である。入力信号に対する出力信号の増幅の度合いは、上述したように、一例として、出力ポートＬＮＡ＿ＯＵＴ１から出力された信号が、Ｓ２１で表される。上述した単一出力モードと同様に、入力ポートに対する反射は、Ｓ１１、出力ポートＬＮＡ＿ＯＵＴ１に対する反射は、Ｓ２２とする。さらに、スプリット出力モード固有の問題として、出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２間の信号の伝播が問題となる。この出力ポートＬＮＡ＿ＯＵＴ２から出力ポートＬＮＡ＿ＯＵＴ１への伝播に関するＳパラメータをＳ２３として表す。
【００５６】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域Ｂａｎｄ４１において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、同周波数帯域において低く抑えられていることが分かる。出力ポート間のアイソレーションに関するＳ２３は、さらに低く抑えられていることが分かる。Ｓ２３は、−２５ｄＢ以下であることが望ましいとされる。ｍ１、ｍ２及びｍ３が示すものは、図７と同様として、以下にその値を示す。
【００５７】
ｍ１では、Ｓ２１＝１６．６ｄＢ、Ｓ１１＝−１０．９ｄＢ、Ｓ２２＝−１０．６ｄＢ、Ｓ２３＝−３０．７ｄＢである。ｍ２では、Ｓ２１＝１６．７ｄＢ、Ｓ１１＝−１３．９ｄＢ、Ｓ２２＝−１３．３ｄＢ、Ｓ２３＝−４０．２ｄＢである。ｍ３では、Ｓ２１＝１６．４ｄＢ、Ｓ１１＝−１３．２ｄＢ、Ｓ２２＝−１３．４ｄＢ、Ｓ２３＝−３０．９ｄＢである。このように、着目している周波数帯域において、Ｓ２１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【００５８】
図１２は、スプリット出力モードにおけるＮＦを示す図である。ｍ１乃至ｍ３は、図７の説明と同様である。ｍ１においては、ＮＦ＝０．９９ｄＢ、ｍ２においては、ＮＦ＝１．０ｄＢ、ｍ３においては、ＮＦ＝１．１ｄＢと、いずれも１．１ｄＢ以下と、良好な値となっている。
【００５９】
図１３は、スプリット出力モードにおけるＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、１．６４ｄＢｍとなり、良好な値となっている。
【００６０】
図１４は、スプリット出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から求められるＩＰ１ｄＢは、−１１．０ｄＢｍとなり、良好な値となっている。
【００６１】
以上のように、本実施形態によれば、スプリット出力モードにおける出力間のアイソレーションが良好なスプリット出力モード付のＬＮＡを提供することが可能となる。これは、インダクタＬ１ａ、Ｌ１ｂの直列インダクタンスと、キャパシタＣ１のＬＣ並列回路が望んでいる周波数帯域において共振するように設定されているためである。さらに、第１ＭＯＳＦＥＴ  ＦＥＴ１が接地されるソースと、接地点との間のインダクタンスを、単一出力モードと、スプリット出力モードにおいてそれぞれのＮＦが良好な範囲内で制御できるためスプリット出力モードのゲインを高くできる。なお、他の周波数帯域についても、各インダクタのインダクタンス、及び、各キャパシタのキャパシタンスを適切に変更することにより対応することが可能である。
【００６２】
各回路構成素子の素子定数は、ゲート酸化膜厚をＴｏｘ［ｎｍ］、ゲート長をＬｇ［ｕｍ］、ゲート幅をＷｇ［ｕｍ］として、以下に示す通りである。
【表１】
2019208135.tif 000003
【００６３】
なお、上述した値は、あくまで一例として挙げたものであり、これらの値に限られるものではない。以下の説明においても同様である。より重要な点は、図３等に示される回路の構成である。
【００６４】
（変形例）
前述の実施形態においてさらに制限を課すことにより、より性能を向上させることも可能である。本変形例においては、第２ＭＯＳＦＥＴ  ＦＥＴ２１及び第３ＭＯＳＦＥＴ  ＦＥＴ２２のドレインコンダクタンスを第１ＭＯＳＦＥＴ  ＦＥＴ１よりも小さくすることにより性能の向上を図る。
【００６５】
これを実現するために、例えば、ＳＯＩ上にＭＯＳＦＥＴを形成する場合、
第２ＭＯＳＦＥＴ  ＦＥＴ２１及び第３ＭＯＳＦＥＴ  ＦＥＴ２２のゲート長を第１ＭＯＳＦＥＴ  ＦＥＴ１のゲート長よりも大きくする。これに加えて、第２ＭＯＳＦＥＴ  ＦＥＴ２１及び第３ＭＯＳＦＥＴ  ＦＥＴ２２のゲート酸化膜厚を第１ＭＯＳＦＥＴ  ＦＥＴ１のゲート酸化膜厚よりも厚くしてもよい。
【００６６】
以下、このようにゲート長及びゲート酸化膜厚を設定した場合におけるＳパラメータについて記載する。
【００６７】
図１５は、本変形例に係る半導体装置１を用いたＬＮＡによる単一出力モード時のＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。本変形例において、バイアス電流Ｉｄｄは、Ｉｄｄ＝６．６ｍＡであるものとする。
【００６８】
ｍ１では、Ｓ２１＝１８．３ｄＢ、Ｓ１１＝−１５．７ｄＢ、Ｓ２２＝−１１．４ｄＢ、である。ｍ２では、Ｓ２１＝１８．２ｄＢ、Ｓ１１＝−２２．４ｄＢ、Ｓ２２＝−１２．７ｄＢである。ｍ３では、Ｓ２１＝１７．９ｄＢ、Ｓ１１＝−２０．０ｄＢ、Ｓ２２＝−１１．７ｄＢである。このように、着目している周波数帯域において、Ｓ２１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。
【００６９】
図１６は、本変形例に係る半導体装置１を用いたＬＮＡによるスプリット出力モード時のＳパラメータを示す図である。バイアス電流Ｉｄｄは、Ｉｄｄ＝１３．９ｍＡと設定されている。ｍ１では、Ｓ２１＝１７．１ｄＢ、Ｓ１１＝−１１．７ｄＢ、Ｓ２２＝−１０．８ｄＢ、Ｓ２３＝−３６．２ｄＢである。ｍ２では、Ｓ２１＝１７．０ｄＢ、Ｓ１１＝−１３．２ｄＢ、Ｓ２２＝−１２．８ｄＢ、Ｓ２３＝−４７．６ｄＢである。ｍ３では、Ｓ２１＝１６．４ｄＢ、Ｓ１１＝−１０．０ｄＢ、Ｓ２２＝−１２．３ｄＢ、Ｓ２３＝−３４．３ｄＢである。このように、着目している周波数帯域において、Ｓ２１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【００７０】
これらの図に示すように、単一出力モード、スプリット出力モードのいずれの場合においても、Ｓ２１のカーブは、着目している周波数帯域Ｂａｎｄ４１において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、同周波数帯域において低く抑えられていることが分かる。スプリット出力モードにおける出力ポート間のアイソレーションに関するＳ２３は、さらに低く抑えられていることが分かる。
【００７１】
以上のように、本変形例によっても出力ポート間における高いアイソレーション性能を実現することが可能である。前述した実施形態に係る半導体装置１と比較して、ゲート長及びゲート酸化膜厚の制限を加えることにより、さらにアイソレーション特性を改善することが可能である。これは、スプリット出力モードにおいて、信号の伝達する経路におけるＭＯＳＦＥＴのドレインコンダクタンスを、前述した実施形態よりも低く抑えることができるためである。
【００７２】
各回路構成素子の素子定数は、以下に示すとおりである。
【表２】
2019208135.tif 000004
【００７３】
（第２実施形態）
図１７は、第２実施形態に係る半導体装置１を示す図である。本実施形態に係る半導体装置１は、単一出力モードと、スプリット出力モードとにおいて、増幅された高周波信号がソース−ドレイン間を通過する、ゲートが接地しているＭＯＳＦＥＴの個数を変化させようとするものである。また、図１８は、単一出力モード及びスプリット出力モードにおけるそれぞれの端子に印加する電圧を示す図である。図４と同様であるので、詳しい説明は省略する。
【００７４】
前述した実施形態に係る半導体装置１の第４スイッチＳｗ３２とインダクタＬ１ａとの間に、ゲートが接地している第４ＭＯＳＦＥＴ  ＦＥＴ３１を備え、同様に、第５スイッチＳｗ３３とインダクタＬ１ｂとの間に、ゲートが接地している第５ＭＯＳＦＥＴ  ＦＥＴ３２を備える。
【００７５】
さらに、出力側の整合キャパシタＣｏｕｔ１、Ｃｏｕｔ２は、単一出力モードとスプリット出力モードにおいてキャパシタンスが変わるように、それぞれ、キャパシタＣｏｕｔ１ａ、Ｃｏｕｔ１ｂ及びキャパシタＣｏｕｔ２ａ、Ｃｏｕｔ２ｂの並列構成となっている。スイッチＳｗ５１、Ｓｗ５２の機能により、単一出力モードでは、キャパシタＣｏｕｔ１ｂ、Ｃｏｕｔ２ｂが有効となる設定となっており、単一出力モードにおいては、整合キャパシタンスがより大きくなるように制御される。
【００７６】
一方、スイッチＳｗ４１、Ｓｗ４２は、スプリット出力モード時にオンとなるスイッチであり、このスイッチにより、キャパシタＣｏｕｔ１ａ、Ｃｏｕｔ２ａに接続されるキャパシタＣｄ１、Ｃｄ２により、スプリット出力モード時における出力整合を取っている。これらの出力側のキャパシタの設置は、一例として示したものであり、前述した第１実施形態と同様のキャパシタの設置であってもよい。
【００７７】
図１９は、図１８に示す電圧を印加した場合の、経路を示す図である。破線で示す経路は、単一出力モードで出力ポートＬＮＡ＿ＯＵＴ１に出力する場合の経路を示し、点線で示す経路は、スプリット出力モードで出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２の双方へ出力する経路を示す図である。
【００７８】
単一出力モードでは、第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートに入力された高周波信号は、第２ＭＯＳＦＥＴ  ＦＥＴ２１、キャパシタＣｏｕｔ１ａ、Ｃｏｕｔ１ｂの並列キャパシタを経由し、出力ポートＬＮＡ＿ＯＵＴ１へと出力される。一方、スプリット出力モードでは、第１ＭＯＳＦＥＴ  ＦＥＴ１のゲートに入力された高周波信号は、インダクタＬ１ａ、第４ＭＯＳＦＥＴ  ＦＥＴ３１、第２ＭＯＳＦＥＴ  ＦＥＴ２１、キャパシタＣｏｕｔ１ａを経由して出力ポートＬＮＡ＿ＯＵＴ１へと出力され、同様に、インダクタＬ１ｂ、第５ＭＯＳＦＥＴ  ＦＥＴ３２、第３ＭＯＳＦＥＴ  ＦＥＴ２２、キャパシタＣｏｕｔ２ａを経由して出力ポートＬＮＡ＿ＯＵＴ２へと出力される。
【００７９】
このように、単一出力モードと、スプリット出力モードとで、入力ポートから出力ポートまでに経由するＭＯＳＦＥＴの個数が変化する。このことにより、バイアス電圧ＶＢ２Ａ、ＶＢ２Ｂを制御することを可能とすることにより、単一出力モードと、スプリット出力モードとのゲインを、半導体装置１の外側から制御することが可能となる。
【００８０】
以下、単一出力モードにおける各パラメータ等のシミュレーション結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝６．２６ｍＡであるものとする。
【００８１】
図２０は、本実施形態に係る半導体装置１を用いたＬＮＡによる単一出力モード時のＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。
【００８２】
ｍ１では、Ｓ２１＝１８．６ｄＢ、Ｓ１１＝−１４．５ｄＢ、Ｓ２２＝−１６．６ｄＢである。ｍ２では、Ｓ２１＝１８．３ｄＢ、Ｓ１１＝−１４．２ｄＢ、Ｓ２２＝−１８．０ｄＢである。ｍ３では、Ｓ２１＝１７．８ｄＢ、Ｓ１１＝−１１．８ｄＢ、Ｓ２２＝−１４．１ｄＢである。このように、着目している周波数帯域において、Ｓ２１は、高くなり、すなわち、十分に増幅されている一方で、反射特性を示すＳ１１、Ｓ２２は、十分に低く抑えられている。
【００８３】
図２１は、単一出力モードにおけるＮＦを示す図である。ｍ１乃至ｍ３は、図７の説明と同様である。ｍ１においては、ＮＦ＝０．７２ｄＢ、ｍ２においては、ＮＦ＝０．７３ｄＢ、ｍ３においては、ＮＦ＝０．７６ｄＢと、いずれも０．７６ｄＢ以下と、良好な値となっている。
【００８４】
図２２は、単一出力モードにおけるＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、１．０８ｄＢｍとなり、良好な値となっている。
【００８５】
図２３は、単一出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から求められるＩＰ１ｄＢは、−１３．１ｄＢｍとなり、良好な値となっている。
【００８６】
次に、スプリット出力モードにおける各パラメータ等のシミュレーション結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝１２．２ｍＡであるものとする。
【００８７】
図２４は、スプリット出力モードにおけるＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、Ｓ２３、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。さらに、入力ポートＲＦｉｎから出力ポートＬＮＡ＿ＯＵＴ２への伝播をＳ３１として示す。なお、図２４において、Ｓ２１と、Ｓ３１のグラフはほぼ重なっている。
【００８８】
ｍ１では、Ｓ２１＝１７．１ｄＢ、Ｓ３１＝１７．１ｄＢ、Ｓ１１＝−１４．２ｄＢ、Ｓ２２＝−１２．４ｄＢ、Ｓ２３＝−３９．４ｄＢ、である。ｍ２では、Ｓ２１＝１７．１ｄＢ、Ｓ３１＝１７．１、Ｓ１１＝−１４．６ｄＢ、Ｓ２２＝−１８．８ｄＢ、Ｓ２３＝−３９．４ｄＢである。ｍ３では、Ｓ２１＝１６．６ｄＢ、Ｓ３１＝１６．６ｄＢ、Ｓ１１＝−１２．０ｄＢ、Ｓ２２＝−１２．７ｄＢ、Ｓ２３＝−３８．４ｄＢである。このように、着目している周波数帯域において、Ｓ２１、Ｓ３１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【００８９】
図２５は、スプリット出力モードにおけるＮＦを示す図である。ｍ１乃至ｍ３は、図７の説明と同様である。ｍ１においては、ＮＦ＝０．８８ｄＢ、ｍ２においては、ＮＦ＝０．９２ｄＢ、ｍ３においては、ＮＦ＝０．９８ｄＢと、いずれも０．９８ｄＢ以下と、良好な値となっている。
【００９０】
図２６は、スプリット出力モードにおけるＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、０．３５ｄＢｍとなり、良好な値となっている。
【００９１】
図２７は、スプリット出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から求められるＩＰ１ｄＢは、−１３．７ｄＢｍとなり、良好な値となっている。
【００９２】
図２８は、以上の結果をまとめたグラフである。ｆｃｅｎｔｅｒは、帯域の中央の周波数、すなわち、図中のｍ２における結果を示す。帯域内の記載は、帯域内で最も悪い条件を記載したものである。
【００９３】
以上のように、本実施形態においても、良好な性能を示す半導体装置１を実現することができる。前述した実施形態と同様に、インダクタＬ１ａ、Ｌ１ｂ及びキャパシタＣ１とが所望の周波数帯において共振するように設定することにより、スプリット出力モードにおいて出力ポート間のアイソレーション性能を向上させることが可能となる。さらに本実施形態における各パラメータの性能の向上は、単一出力モードと、スプリット出力モードとにおいて、入出力ポート間で高周波信号がそのドレイン−ソース間を通過するＭＯＳＦＥＴの個数を変化させることにより得ることができる。
【００９４】
各回路構成素子の素子定数は、以下に示すとおりである。
【表３】
2019208135.tif 000005
【００９５】
（変形例）
前述の実施形態において歪み補償ユニットを備えることにより、さらにＩＩＰ３特性を向上させることが可能となる。本変形例においては、単一出力モードにおける歪み補償ユニットとして、ＩＩＰ３補償ユニットＡ１が第１ＭＯＳＦＥＴ  ＦＥＴ１のドレインに接続され、スプリット出力モードにおける歪み補償ユニットとして、ＩＩＰ３補償ユニットＡ２１、Ａ２２がそれぞれ第４ＭＯＳＦＥＴ  ＦＥＴ３１のドレイン、第５ＭＯＳＦＥＴ  ＦＥＴ３２のドレインに接続されている。このうち、ＩＩＰ３補償ユニットＡ１は、単一出力モードの場合においてのみ機能するように、Ｃｏｎｔ６等により制御されるように接続されてもよい。
【００９６】
図３０（ａ）は、ＩＩＰ３補償ユニットＡ１の一例を示す図である。この図３０（ａ）に示すように、ＩＩＰ３補償ユニットＡ１は、ｎ型のＭＯＳＦＥＴ  ＦＥＴ４、ＦＥＴ５、キャパシタＣ１Ａ、Ｃ１Ｂ、抵抗Ｒ１Ａ、Ｒ１Ｂ、スイッチＳｗ６を備えて構成される。
【００９７】
ＶＤＤとＧＮＤの間に、ＭＯＳＦＥＴ  ＦＥＴ４、抵抗Ｒ１Ａの直列回路と、抵抗Ｒ１Ｂ、ＭＯＳＦＥＴ  ＦＥＴ５の直列回路と、が並列に設置される。ＭＯＳＦＥＴ  ＦＥＴ４のゲートとドレインは接続され、ＭＯＳＦＥＴ  ＦＥＴ４のソースと抵抗Ｒ１Ａとが直列に接続される。一方、ＭＯＳＦＥＴ  ＦＥＴ５のゲートとドレインは接続され、さらに、ＭＯＳＦＥＴ  ＦＥＴ５のドレインと抵抗Ｒ１Ｂとが直列に接続される。
【００９８】
入力端子からそれぞれの回路におけるＭＯＳＦＥＴと抵抗との間に接続するように、キャパシタＣ１Ａ、Ｃ１Ｂが並列に設置される。ＭＯＳＦＥＴ及び抵抗の直列回路のそれぞれは、スイッチＳｗ６を介してＧＮＤへと接続する。ＩＮとＣｏｕｔ６は、図２９のＩＮ及びＣｏｕｔ６に対応する端子である。
【００９９】
スイッチＳｗ６がオンとなるとき、これらの回路は、ＶＤＤからＧＮＤへと接続されるため、ＩＩＰ３補償ユニットＡ１が機能を発揮する。すなわち、ＩＩＰ３補償ユニットＡ１は、このスイッチＳｗ６がオン、この例においては、Ｃｏｕｔ６がＨｉｇｈとなる場合、すなわち、単一出力モード時に歪み補償回路の機能を果たす。
【０１００】
ＩＩＰ３補償ユニットは非線形素子であるＭＯＳＦＥＴ  ＦＥＴ４およびＭＯＳＦＥＴ  ＦＥＴ５を備えており、それ自体は非線形回路である。各素子の定数を適切に設定することで、ＬＮＡ本体で生じる３次歪を相殺することができる。
【０１０１】
なお、スイッチＳｗ６は、ＧＮＤと並列回路との間に接続されているが、これには限られない。例えば、ＩＮとキャパシタＣ１Ａ、Ｃ１Ｂとの間にスイッチＳｗ６が備えられ、単一出力モード時のみに歪み補償回路と外部の回路とが接続されるようにしてもよい。
【０１０２】
図３０（ｂ）は、ＩＩＰ３補償回路Ａ２１、Ａ２２の回路構成を示す図である。図３０（ａ）のスイッチを取り除いた以外は、同様の構成となっている。
【０１０３】
なお、図３０（ａ）、図３０（ｂ）において、ＶＤＤは、常時接続されているものとしたが、これには限られない。すなわち、必要なモードの時にのみバイアス電圧が印加されるよう構成であってもよい。また、ＭＯＳＦＥＴ  ＦＥＴ４、抵抗Ｒ１Ａ及びキャパシタＣ１Ａの回路と、ＭＯＳＦＥＴ  ＦＥＴ５、抵抗Ｒ１Ｂ及びキャパシタＣ１Ｂの回路とを対称に接続するようにしているが、これは必須ではなく、片方のみの回路であってもよい。図３０（ａ）及び図３０（ｂ）に示すように、２つの回路を並列に備えることで偶数次歪を抑制することができる。
【０１０４】
以下、単一出力モードにおける各パラメータ等のシミュレーション結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝６．４４ｍＡであるものとする。
【０１０５】
図３１は、本変形例に係る半導体装置１を用いたＬＮＡによる単一出力モード時のＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。
【０１０６】
ｍ１では、Ｓ２１＝１８．５ｄＢ、Ｓ１１＝−１３．３ｄＢ、Ｓ２２＝−１８．９ｄＢである。ｍ２では、Ｓ２１＝１８．１ｄＢ、Ｓ１１＝−１２．３ｄＢ、Ｓ２２＝−２０．１ｄＢである。ｍ３では、Ｓ２１＝１７．６ｄＢ、Ｓ１１＝−１０．３ｄＢ、Ｓ２２＝−１４．８ｄＢである。このように、着目している周波数帯域において、Ｓ２１は、高くなり、すなわち、十分に増幅されている一方で、反射特性を示すＳ１１、Ｓ２２は、十分に低く抑えられている。
【０１０７】
図３２は、単一出力モードにおけるＮＦを示す図である。ｍ１乃至ｍ３は、図７の説明と同様である。ｍ１においては、ＮＦ＝０．７３ｄＢ、ｍ２においては、ＮＦ＝０．７５ｄＢ、ｍ３においては、ＮＦ＝０．７８ｄＢと、いずれも０．７８ｄＢ以下と、良好な値となっている。
【０１０８】
図３３は、単一出力モードにおけるＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、２．０５ｄＢｍとなり、良好な値となっている。比較例として、歪み補償ユニットが無い場合を破線として示しているが、歪み補償ユニットが無い場合に比べて、大きくＩＩＰ３特性が向上している。
【０１０９】
図３４は、単一出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から求められるＩＰ１ｄＢは、−１２．７ｄＢｍとなり、良好な値となっている。
【０１１０】
次に、スプリット出力モードにおける各パラメータ等のシミュレーション結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝１２．９ｍＡであるものとする。
【０１１１】
図３５は、スプリット出力モードにおけるＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、Ｓ２３、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。さらに、入力ポートＲＦｉｎから出力ポートＬＮＡ＿ＯＵＴ２への伝播をＳ３１として示す。なお、図３５において、Ｓ２１と、Ｓ３１のグラフはほぼ重なっている。
【０１１２】
ｍ１では、Ｓ２１＝１７．０ｄＢ、Ｓ３１＝１７．０ｄＢ、Ｓ１１＝−１０．７ｄＢ、Ｓ２２＝−１３．９ｄＢ、Ｓ２３＝−３９．８ｄＢ、である。ｍ２では、Ｓ２１＝１７．１ｄＢ、Ｓ３１＝１７．１、Ｓ１１＝−１２．７ｄＢ、Ｓ２２＝−２２．４ｄＢ、Ｓ２３＝−４０．２ｄＢである。ｍ３では、Ｓ２１＝１６．７ｄＢ、Ｓ３１＝１６．７ｄＢ、Ｓ１１＝−１２．０ｄＢ、Ｓ２２＝−１２．４ｄＢ、Ｓ２３＝−３９．４ｄＢである。このように、着目している周波数帯域において、Ｓ２１、Ｓ３１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【０１１３】
図３６は、スプリット出力モードにおけるＮＦを示す図である。ｍ１乃至ｍ３は、図７の説明と同様である。ｍ１においては、ＮＦ＝０．８８ｄＢ、ｍ２においては、ＮＦ＝０．９０ｄＢ、ｍ３においては、ＮＦ＝０．９４ｄＢと、いずれも０．９４ｄＢ以下と、良好な値となっている。
【０１１４】
図３７は、スプリット出力モードにおけるＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルＰｉｎ＝−３０ｄＢｍである時のＩＩＰ３は、１２．４ｄＢｍとなり、良好な値となっている。特に、歪み補償ユニットが存在しない場合の比較例（破線）と比べて、Ｐｉｎ＝−３０ｄＢｍでのＩＩＰ３依存性は、１２ｄＢ以上良好になっている。
【０１１５】
図３８は、スプリット出力モードにおける入力信号の電力レベルと、利得Ｇｐとの関係を示す図である。この図から求められるＩＰ１ｄＢは、−１３．４ｄＢｍとなり、良好な値となっている。
【０１１６】
図３９は、以上の結果をまとめたグラフである。ｆｃｅｎｔｅｒは、帯域の中央の周波数、すなわち、図中のｍ２における結果を示す。帯域内の記載は、帯域内で最も悪い条件を記載したものである。
【０１１７】
以上のように、本変形例によれば、歪み補償ユニットを備えることにより、さらに、ＩＩＰ３特性の向上を図ることが可能である。
【０１１８】
各回路構成素子の素子定数は、以下に示すとおりである。
【表４】
2019208135.tif 000006
【０１１９】
（第３実施形態）
図４０は、第３実施形態に係る半導体装置１を示す図である。本実施形態に係る半導体装置１は、単一出力モードと、スプリット出力モードとにおいて、主にスプリット出力モードの場合に用いられる信号分岐領域におけるＬＣ共振回路を明示的にアクティブにするか否かを制御するものである。また、図４１は、単一出力モード及びスプリット出力モードにおけるそれぞれの端子に印加する電圧を示す図である。図４と同様であるので、詳しい説明は省略する。
【０１２０】
図４２は、図４０に示す電圧を印加した場合の、経路を示す図である。破線で示す経路は、単一出力モードで出力ポートＬＮＡ＿ＯＵＴ１に出力する場合の経路を示し、点線で示す経路は、スプリット出力モードで出力ポートＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２の双方へ出力する経路を示す図である。
【０１２１】
この経路に示すように、第４スイッチＳｗ３１及び第５スイッチＳｗ３２の機能により、単一出力モードでは、インダクタＬ１ａとインダクタＬ１ｂとの間にあるキャパシタＣ１を通過しない経路となる。例えば、出力ポートＬＮＡ＿ＯＵＴ１へと出力をする場合、入力された信号は、インダクタＬ１ｂ及びキャパシタＣ１を通過しない経路を辿る。一方、スプリット出力モードにおいては、キャパシタＣ１が第４スイッチＳｗ３１、第５スイッチＳｗ３２がオンとなることによりアクティブな状態となり、前述した実施形態と同様に、インダクタＬ１ａ、Ｌ１ｂの直列接続と、キャパシタＣ１との並列接続の経路ができ、ここで共振することにより、アイソレーション特性の向上及びノイズの軽減等が機能する。
【０１２２】
本実施形態では、このように、単一出力モードにおいては共振回路が機能しないようにし、スプリット出力モードにおいては、共振回路が機能するようにスイッチを制御する。なお、図４０、図４２の回路は一例であり、キャパシタＣ１の位置にスイッチＳｗ３２を設置し、スイッチＳｗ３１、Ｓｗ３２の位置に２つのキャパシタを設置することにより、同様の効果を得ることができる。さらに、スイッチＳｗ３１、Ｓｗ３２は、キャパシタＣ１の両方の端子において設けられているが、これは対称性を確保するためであり、いずれか片方のみに設けられるものであってもよい。
【０１２３】
以下、単一出力モードにおける各パラメータ等のシミュレーション結果を示す。バイアス電流Ｉｄｄは、Ｉｄｄ＝６．００ｍＡであるものとする。
【０１２４】
図４３は、本実施形態に係る半導体装置１を用いたＬＮＡによる単一出力モード時のＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。ｐｈａｓｅは、Ｓ２１の位相を示すグラフである。
【０１２５】
ｍ１では、Ｓ２１＝１８．２ｄＢ、Ｓ１１＝−１１．１ｄＢ、Ｓ２２＝−１４．６ｄＢ、ｐｈａｓｅ＝９３．３である。ｍ２では、Ｓ２１＝１８．１ｄＢ、Ｓ１１＝−１２．４ｄＢ、Ｓ２２＝−２０．１ｄＢ、ｐｈａｓｅ＝７５．２である。ｍ３では、Ｓ２１＝１７．７ｄＢ、Ｓ１１＝−１１．４ｄＢ、Ｓ２２＝−１９．８ｄＢ、ｐｈａｓｅ＝５８．０である。このように、着目している周波数帯域において、Ｓ２１は、高くなり、すなわち、十分に増幅されている一方で、反射特性を示すＳ１１、Ｓ２２は、十分に低く抑えられている。
【０１２６】
図４４は、スプリット出力モードにおけるＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、Ｓ２３、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。さらに、入力ポートＲＦｉｎから出力ポートＬＮＡ＿ＯＵＴ２への伝播をＳ３１として示す。なお、図２４において、Ｓ２１と、Ｓ３１のグラフはほぼ重なっている。ｐｈａｓｅは、図４３と同様に、Ｓ２１の位相を示すグラフである。バイアス電流Ｉｄｄは、Ｉｄｄ＝１３．９ｍＡに設定されている。
【０１２７】
ｍ１では、Ｓ２１＝１７．０ｄＢ、Ｓ３１＝１７．０ｄＢ、Ｓ１１＝−１０．６ｄＢ、Ｓ２２＝−１１．５ｄＢ、Ｓ２３＝−３１．４ｄＢ、ｐｈａｓｅ＝９６．８である。ｍ２では、Ｓ２１＝１７．１ｄＢ、Ｓ３１＝１７．１、Ｓ１１＝−１７．２ｄＢ、Ｓ２２＝−１４．５ｄＢ、Ｓ２３＝−４０．４ｄＢ、ｐｈａｓｅ＝７４．６である。ｍ３では、Ｓ２１＝１６．６ｄＢ、Ｓ３１＝１６．６ｄＢ、Ｓ１１＝−１４．４ｄＢ、Ｓ２２＝−１４．０ｄＢ、Ｓ２３＝−３１．３ｄＢ、ｐｈａｓｅ＝５２．８である。このように、着目している周波数帯域において、Ｓ２１、Ｓ３１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【０１２８】
図４５は、単一出力モード及びスプリット出力モードにおける位相を示す表である。着目している周波数帯域内において、単一出力モードとスプリット出力モードの位相偏差は、５．２ｄｅｇ以内に収まっている。
【０１２９】
以上のように、本実施形態においても、良好な性能を示す半導体装置１を実現することができる。前述した実施形態と同様に、インダクタＬ１ａ、Ｌ１ｂ及びキャパシタＣ１とが所望の周波数帯において共振するように設定することにより、スプリット出力モードにおいて出力ポート間のアイソレーション性能を向上させることが可能となる。さらに本実施形態における半導体装置１によれば、出力モード間の位相偏差を小さく抑えることができるので、出力モード間においての位相偏差の要求が厳しい場合にも適用することが可能である。
【０１３０】
各回路構成素子の素子定数は、以下に示すとおりである。
【表５】
2019208135.tif 000007
【０１３１】
（変形例）
前述の実施形態においては、キャパシタＣ１を出力モードにおいてアクティブにするか否かを制御することによりアイソレーション特性を向上させたが、本変形例ではさらに、入出力の整合用の回路を備えるものである。
【０１３２】
図４６は、本変形例に係る半導体装置１を示す回路図である。
【０１３３】
前述した第３実施形態の回路の入力側において、スイッチＳｗ５とスイッチＳｗ６を排他的にオン／オフすることにより、入力側の整合用回路を制御する。また、スイッチＳｗ７１、Ｓｗ８１、キャパシタＣｄ１、Ｃｏｕｔ１ｂを出力ポートＬＮＡ＿ＯＵＴ１に接続されるように有する、出力側の整合用回路を設ける。同様に、出力ポートＬＮＡ＿ＯＵＴ２には、スイッチＳｗ７２、Ｓｗ８２、キャパシタＣｄ２、Ｃｏｕｔ２ｂを有する整合用回路を設ける。これらの出力用の整合用回路は、第２実施形態と同様のものであるので、詳しい説明は省略する。
【０１３４】
さらに、本変形例では、第２ＭＯＳＦＥＴ  ＦＥＴ２１のドレインと出力ポートＬＮＡ＿ＯＵＴ１の出力側の回路との間に第４ＭＯＳＦＥＴ  ＦＥＴ３１を、第３ＭＯＳＦＥＴ  ＦＥＴ２２のドレインと出力ポートＬＮＡ＿ＯＵＴ２の出力側の回路との間に第５ＭＯＳＦＥＴ  ＦＥＴ３２を、備える。
【０１３５】
図４７は、本変形例に係る各端子に印加される電圧の制御状態を示す表である。なお、ＶＤＤ＝１．８Ｖであるものとする。また、Ｃｏｎｔ１、Ｃｏｎｔ２、Ｃｏｎｔ３及びＣｏｎｔ６のＨｉｇｈとは、例えば、３Ｖであり、Ｌｏｗとは、例えば、−２Ｖである。
【０１３６】
各モードにおいて、Ｃｏｎｔ１乃至Ｃｏｎｔ６は、図に示すように制御される。これは、前述した各実施形態及び変形例と同様の制御であるので詳しい説明は省略する。
【０１３７】
さらに本変形例では、バイアス電圧ＶＢ１、ＶＢ２、ＶＢ３を図に示すように制御する。ＶＢ１、ＶＢ２、ＶＢ３は、単一出力モードにおいて、第２ＭＯＳＦＥＴ  ＦＥＴ２１及び第３ＭＯＳＦＥＴ  ＦＥＴ２２が線形領域で動作するように、かつ、スプリット出力モードにおいて、第２ＭＯＳＦＥＴ  ＦＥＴ２１、第３ＭＯＳＦＥＴ  ＦＥＴ２２、第４ＭＯＳＦＥＴ  ＦＥＴ３１及び第５ＭＯＳＦＥＴ  ＦＥＴ３２が飽和領域で動作するように制御される。これらを満たすように、図に示すように、Ｖ１ａ＜Ｖ１ｂ＜Ｖ２ｂ＜Ｖ３ｂとなるようにバイアス電圧が制御される。
【０１３８】
図４８は、本実施形態に係る半導体装置１を用いたＬＮＡによる単一出力モード時のＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。バイアス電流はＩｄｄ＝５．０ｍＡに設定されている。
【０１３９】
ｍ１では、Ｓ２１＝１８．４ｄＢ、Ｓ１１＝−１２．３ｄＢ、Ｓ２２＝−１７．３ｄＢである。ｍ２では、Ｓ２１＝１８．２ｄＢ、Ｓ１１＝−１３．９ｄＢ、Ｓ２２＝−１９．３ｄＢである。ｍ３では、Ｓ２１＝１７．７ｄＢ、Ｓ１１＝−１２．１ｄＢ、Ｓ２２＝−１６．２ｄＢである。このように、着目している周波数帯域において、Ｓ２１は、高くなり、すなわち、十分に増幅されている一方で、反射特性を示すＳ１１、Ｓ２２は、十分に低く抑えられている。
【０１４０】
図４４は、スプリット出力モードにおけるＳパラメータを示す図である。Ｓ２１、Ｓ１１、Ｓ２２、Ｓ２３、及び、ｍ１、ｍ２、ｍ３については、前述の図１１の説明と同様のものである。さらに、入力ポートＲＦｉｎから出力ポートＬＮＡ＿ＯＵＴ２への伝播をＳ３１として示す。なお、図２４において、Ｓ２１と、Ｓ３１のグラフはほぼ重なっている。バイアス電流は、Ｉｄｄ＝１３．５ｍＡに設定されている。
【０１４１】
ｍ１では、Ｓ２１＝１７．０ｄＢ、Ｓ１１＝−１４．９ｄＢ、Ｓ２２＝−１２．３ｄＢ、Ｓ２３＝−４４．２ｄＢである。ｍ２では、Ｓ２１＝１７．１ｄＢ、Ｓ１１＝−１８．７ｄＢ、Ｓ２２＝−１８．０ｄＢ、Ｓ２３＝−４６．７ｄＢである。ｍ３では、Ｓ２１＝１６．６ｄＢ、Ｓ１１＝−１４．７ｄＢ、Ｓ２２＝−１２．１ｄＢ、Ｓ２３＝−４３．９ｄＢである。このように、着目している周波数帯域において、Ｓ２１、Ｓ３１は高くなり、Ｓ１１、Ｓ２２は、十分に低く抑えられている。さらに、Ｓ２３は、望ましいとされる−２５ｄＢを十分に下回る値に抑えられている。
【０１４２】
以上のように、本変形例においても、良好な性能を示す半導体装置１を実現することができる。前述した実施形態と同様に、インダクタＬ１ａ、Ｌ１ｂ及びキャパシタＣ１とが所望の周波数帯において共振するように設定することにより、スプリット出力モードにおいて出力ポート間のアイソレーション性能を向上させることが可能となる。さらに本変形例によれば、各ｎ型のＭＯＳＦＥＴのゲート電圧の制御を各モードに応じてより細かく制御することにより、さらなるアイソレーション性能の向上を可能としている。
【０１４３】
各回路構成素子の素子定数は、以下に示すとおりである。
【表６】
2019208135.tif 000008
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
【０１４５】
例えば、上述した全ての実施形態及び変形例において、ｎ型のＭＯＳＦＥＴは、状況に応じ、ｐ型のＭＯＳＦＥＴであってもよい。さらに、ＭＯＳＦＥＴは、同様の機能を有する他のトランジスタ、例えば、バイポーラトランジスタ等の電圧、電流又はその他の外部からのスイッチング信号により、スイッチング素子として機能するものを用いてもよい。例えば、バイポーラトランジスタを用いる場合には、本明細書中の説明又は請求項中における、ゲート、ソース、ドレインは、ベース、コレクタ（エミッタ）、エミッタ（コレクタ）と適切な組み合わせに読み替えることができる。いずれに読み替える場合においても、ゲートに印加する電圧、又は、ベースに加える電流の大きさ等、スイッチングに用いる物理量は、各素子の特性により、適切に上述した機能を有するものと同等の動作を行うように、適宜読み替えることができるものである。
【符号の説明】
【０１４６】
１：半導体装置
２：入出力回路
Ｓｗ１、Ｓｗ２、Ｓｗ３１、Ｓｗ３２、Ｓｗ３３：スイッチ
ＦＥＴ１、ＦＥＴ２１、ＦＥＴ２２：ｎ型ＭＯＳＦＥＴ
Ｌ１ａ、Ｌ１ｂ：インダクタ
Ｃ１：キャパシタ
ＲＦｉｎ：入力ポート
ＬＮＡ＿ＯＵＴ１、ＬＮＡ＿ＯＵＴ２：出力ポート
【図１】
2019208135.tif 000009
【図２】
2019208135.tif 000010
【図３】
2019208135.tif 000011
【図４】
2019208135.tif 000012
【図５】
2019208135.tif 000013
【図６】
2019208135.tif 000014
【図７】
2019208135.tif 000015
【図８】
2019208135.tif 000016
【図９】
2019208135.tif 000017
【図１０】
2019208135.tif 000018
【図１１】
2019208135.tif 000019
【図１２】
2019208135.tif 000020
【図１３】
2019208135.tif 000021
【図１４】
2019208135.tif 000022
【図１５】
2019208135.tif 000023
【図１６】
2019208135.tif 000024
【図１７】
2019208135.tif 000025
【図１８】
2019208135.tif 000026
【図１９】
2019208135.tif 000027
【図２０】
2019208135.tif 000028
【図２１】
2019208135.tif 000029
【図２２】
2019208135.tif 000030
【図２３】
2019208135.tif 000031
【図２４】
2019208135.tif 000032
【図２５】
2019208135.tif 000033
【図２６】
2019208135.tif 000034
【図２７】
2019208135.tif 000035
【図２８】
2019208135.tif 000036
【図２９】
2019208135.tif 000037
【図３０】
2019208135.tif 000038
【図３１】
2019208135.tif 000039
【図３２】
2019208135.tif 000040
【図３３】
2019208135.tif 000041
【図３４】
2019208135.tif 000042
【図３５】
2019208135.tif 000043
【図３６】
2019208135.tif 000044
【図３７】
2019208135.tif 000045
【図３８】
2019208135.tif 000046
【図３９】
2019208135.tif 000047
【図４０】
2019208135.tif 000048
【図４１】
2019208135.tif 000049
【図４２】
2019208135.tif 000050
【図４３】
2019208135.tif 000051
【図４４】
2019208135.tif 000052
【図４５】
2019208135.tif 000053
【図４６】
2019208135.tif 000054
【図４７】
2019208135.tif 000055
【図４８】
2019208135.tif 000056
【図４９】
2019208135.tif 000057