(57)【要約】 【課題】赤外光を用いてアライメントマークからの信号強度を向上させ、位置合わせを容易化することができる半導体装置の製造方法および半導体ウェハを提供する。【解決手段】本実施形態による半導体装置の製造方法は、半導体基板の第１面の切断予定ラインにアライメントマークを形成することを具備する。半導体基板の第１面の上方に積層構造を形成する。アライメントマークの上方にある積層構造を除去する。リソグラフィ工程において、半導体基板の第１面とは反対側にある第２面から赤外光を入射させて、アライメントマークからの反射光を用いて、アライメントマークに基づいてレジストパターンの位置合わせを行う。さらに、レジストパターンに従って半導体基板を加工する。【選択図】図１２
2019054150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１面の切断予定ラインにアライメントマークを形成し、
前記半導体基板の第１面の上方に積層構造を形成し、
前記アライメントマークの上方にある前記積層構造を除去し、
リソグラフィ工程において、前記半導体基板の第１面とは反対側にある第２面から赤外光を入射させて、前記アライメントマークからの反射光を用いて、前記アライメントマークに基づいてレジストパターンの位置合わせを行い、
前記レジストパターンに従って前記半導体基板を加工することを具備する、半導体装置の製造方法。
【請求項２】
前記レジストパターンは、前記半導体基板の第２面から第１面に貫通する電極のレイアウトパターンであり、
前記半導体基板の加工において、前記半導体基板の第２面から第１面に貫通するトレンチが形成され、
前記トレンチ内に金属を埋め込むことをさらに具備する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層構造は、２種類の絶縁膜を積層した構造体であり、
前記アライメントマークの上方にある前記積層構造は、素子形成領域にある前記積層構造の加工と同時に除去される、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の第１面の上方に積層構造を形成した後、該積層構造上に多層配線層を形成することをさらに具備し、
前記アライメントマークの上方にある金属配線を除去することをさらに具備する、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記アライメントマークの線幅は、４μｍ以上である、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
第１面と該第１面の反対側にある第２面とを有する半導体基板と、
前記半導体基板の前記第１面の切断予定ラインに設けられた絶縁膜または導電体からなるアライメントマークと、
前記半導体基板の前記第１面の素子形成領域の上方に設けられ、前記アライメントマークの上方には設けられていない前記積層構造と、
前記半導体基板の前記第１面と前記第２面との間を貫通するように設けられた電極とを備えた半導体ウェハ。
【請求項７】
前記アライメントマークの線幅は、４μｍ以上である、請求項６に記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法および半導体ウェハに関する。
【背景技術】
【０００２】
半導体メモリ等の半導体チップは、高機能化や高集積化等の観点から積層される場合がある。積層された複数の半導体チップ間の素子を電気的に接続するために、ＴＳＶ（Through-Silicon Via）と呼ばれる貫通電極が用いられる。ＴＳＶは、半導体基板を貫通して他の半導体チップの素子と電気的に接続する。
【０００３】
ＴＳＶは、半導体基板の表面上に半導体素子を形成した後、半導体基板の裏面から形成される。このとき、リソグラフィ工程において、半導体基板の裏面から位置合わせを行う必要がある。半導体基板の裏面から半導体基板を介してアライメントマークを認識するために、赤外光（ＩＲ）が用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１７０８４１号公報
【特許文献２】米国特許第７３４９１４０号
【特許文献３】米国特許第８２９９５８４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
赤外光を用いてアライメントマークからの信号強度を向上させ、位置合わせを容易化することができる半導体装置の製造方法および半導体ウェハを提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、半導体基板の第１面の切断予定ラインにアライメントマークを形成することを具備する。半導体基板の第１面の上方に積層構造を形成する。アライメントマークの上方にある積層構造を除去する。リソグラフィ工程において、半導体基板の第１面とは反対側にある第２面から赤外光を入射させて、アライメントマークからの反射光を用いて、アライメントマークに基づいてレジストパターンの位置合わせを行う。さらに、レジストパターンに従って半導体基板を加工する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図２】図１に続く、半導体装置の製造方法の一例を示す断面図。
【図３】図２に続く、半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体装置の製造方法の一例を示す断面図。
【図５】図４に続く、半導体装置の製造方法の一例を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例を示す断面図。
【図７】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図８】図７に続く、半導体装置の製造方法の一例を示す断面図。
【図９】図８に続く、半導体装置の製造方法の一例を示す断面図。
【図１０】図９に続く、半導体装置の製造方法の一例を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法の一例を示す断面図。
【図１２】第１実施形態による半導体ウェハの構成例を示す断面図。
【図１３】アライメントマークの線幅と赤外光の反射光のコントラストとの関係を示すグラフ。
【図１４】第１実施形態の変形例１による半導体装置の製造方法の一例を示す断面図。
【図１５】第１実施形態の変形例１による半導体ウェハの一例を示す断面図。
【図１６】第１実施形態の変形例２による半導体装置の製造方法の一例を示す断面図。
【図１７】第１実施形態の変形例２による半導体ウェハの一例を示す断面図。
【図１８】第２実施形態による半導体装置の製造方法の一例を示す断面図。
【図１９】図１８に続く、半導体装置の製造方法の一例を示す断面図。
【図２０】第３実施形態による半導体装置の製造方法の一例を示す断面図。
【図２１】図２０に続く、半導体装置の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる表面またはその反対の裏面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１〜図１１は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。半導体装置は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）等を有する半導体メモリでよい。半導体メモリのメモリセルアレイは、３次元的に積層された立体型メモリセルアレイでよい。また、半導体チップとして個片化された後、半導体チップは、積層される。このとき、積層された複数の半導体チップ間の素子を電気的に接続するために、ＴＳＶ（図示せず）が用いられる。ＴＳＶは、半導体基板１０を貫通するように形成された電極である。
【００１０】
図１〜図１１において、半導体基板１０は、メモリセル領域Ｒｃｅｌｌと、テストパターン領域Ｒｔｅｇと、アライメントマーク領域Ｒｍａｒｋとに仮想的に並列して示されている。メモリセル領域Ｒｃｅｌｌは、素子構造としてのメモリセルアレイＭＣＡを形成する領域である。テストパターン領域Ｒｔｅｇは、メモリセル領域Ｒｃｅｌｌや他の周辺回路（図示せず）に形成される半導体素子１５と同等のテストパターンを形成する領域である。テストパターンは、検査工程において、半導体素子１５の電気的特性を検査するために用いられる。アライメントマーク領域Ｒｍａｒｋは、リソグラフィ工程の位置合わせを行うためのアライメントマークを形成する領域である。アライメントマークは、ＴＳＶを形成する際に、リソグラフィ工程において、レジストパターンの位置合わせを行うために用いられるパターンである。
【００１１】
テストパターン領域Ｒｔｅｇおよびアライメントマーク領域Ｒｍａｒｋは、半導体基板１０の第１面Ｆ１のダイシングライン（切断予定ライン）に設けられており、半導体ウェハの状態において存在する。しかし、テストパターン領域Ｒｔｅｇおよびアライメントマーク領域Ｒｍａｒｋは、ダイシングによって個片化された後、半導体チップには残らない。
【００１２】
まず、図１に示すように、半導体基板１０の第１面Ｆ１上にＳＴＩ（Shallow Trench Isolation）を形成し、アクティブエリアＡＡを決める。半導体基板１０は、この段階では個片化されていない。半導体基板１０は、例えば、シリコン基板である。ＳＴＩは、例えば、シリコン酸化膜である。
【００１３】
次に、アクティブエリアＡＡに半導体素子１５を形成する。半導体素子１５は、例えば、トランジスタ、抵抗素子、キャパシタ素子等でよい。半導体素子１５は、アクティブエリアＡＡに形成された拡散層（図示せず）および半導体基板１０の第１面Ｆ１上に形成されたゲート電極ＧＣ等によって構成される。ゲート電極ＧＣには、例えば、ドープトポリシリコン等の導電体を用いている。半導体素子１５の形成と同時に、テストパターン領域Ｒｔｅｇにおけるテストパターン１６も形成される。また、ゲート電極ＧＣの一部は、アライメントマーク領域Ｒｍａｒｋのアライメントマーク１７としても用いられる。従って、リソグラフィ工程およびエッチング工程において、ゲート電極ＧＣの材料を加工することによって、半導体素子１５やテストパターン１６のゲート電極ＧＣだけでなく、アライメントマーク１７も同時に形成される。半導体素子１５、テストパターン１６、アライメントマーク１７は、層間絶縁膜２０によって被覆される。
【００１４】
次に、図２に示すように、層間絶縁膜２０上に第１絶縁膜３０と第２絶縁膜４０とを積層し、半導体基板１０の第１面Ｆ１上方に積層構造ＳＴを形成する。第１絶縁膜３０と第２絶縁膜４０とは互いに材質の異なる絶縁膜である。第１絶縁膜３０は、例えば、シリコン酸化膜等であり、第２絶縁膜４０は、例えば、シリコン窒化膜等である。第２絶縁膜４０は、第１絶縁膜３０に対して選択的にエッチング可能であり、後の工程で、ワード線となる金属（図示せず）に置換される。第１絶縁膜３０は、積層方向に隣接する複数のワード線を電気的に絶縁するために残置される。
【００１５】
次に、第１および第２絶縁膜３０、４０の積層構造ＳＴ上に、ハードマスクとして機能する絶縁膜５０を形成する。絶縁膜５０は、例えば、シリコン酸化膜等の絶縁膜である。
【００１６】
次に、図３に示すように、リソグラフィ技術を用いて、絶縁膜５０上にレジスト６０を塗布し、レジスト６０をパターンニングする。レジスト６０は、メモリセル領域Ｒｃｅｌｌにおいてメモリホールのパターンに加工される。また、アライメントマーク領域Ｒｍａｒｋにおいては、レジスト６０は、アライメントマーク１７の設けられた領域を開口するように除去される。
【００１７】
次に、図４に示すように、エッチング技術（例えば、ＲＩＥ（Reactive Ion Etching）法）を用いて、レジスト６０のパターンに従って、絶縁膜５０を加工する。さらに、レジスト６０の除去後、絶縁膜５０をマスクとして用いて、エッチング技術で積層構造ＳＴを加工する。これにより、メモリセル領域Ｒｃｅｌｌにおいて、メモリホールＭＨが形成されるとともに、同時に、アライメントマーク領域Ｒｍａｒｋにおいて、アライメントマーク１７の上方にある積層構造（第１および第２絶縁膜３０、４０）ＳＴが除去される。
【００１８】
次に、図５に示すように、リソグラフィ技術を用いて、アライメントマーク領域Ｒｍａｒｋをレジスト７０で被覆する。そして、メモリセル領域ＲｃｅｌｌのメモリホールＭＨ内に、ブロック膜８１、電荷蓄積層８２、ゲート絶縁膜８３、シリコンボディ８４を形成する（図１１参照）。以下、ブロック膜８１、電荷蓄積層８２、ゲート絶縁膜８３、シリコンボディ８４は、まとめてメモリ構造８０とも言う。図１１は、メモリホールＭＨ内の構成例を示す拡大図である。メモリ構造８０は、図１１に示すように、メモリホールＭＨ内に形成される。尚、上述の通り、第２絶縁膜４０は、ワード線ＷＬとして機能するポリシリコンや金属等の導電材料に置換される。図１１は、第２絶縁膜４０をワード線ＷＬに置換した後の構造を示している。
【００１９】
シリコンボディ８４はチャネルとして機能する。電荷蓄積層８２は、ゲート絶縁膜８３を介してシリコンボディ８４から注入される電荷を蓄積するデータ記憶層として機能する。ブロック膜８１は、電荷蓄積層８２に蓄積された電荷が、ワード線へ拡散することを抑制する。
【００２０】
レジスト７０の除去後、リソグラフィ技術およびエッチング技術を用いて、メモリホールＭＨ間にスリット（図示せず）を形成し、そのスリットを介して第２絶縁膜４０を除去する。これにより、積層方向に隣接する第１絶縁膜３０間に凹部が形成される。この凹部内にワード線の材料を埋め込むことによって、ワード線ＷＬが形成される。即ち、図１１に示すように、第２絶縁膜４０は、ワード線ＷＬに置換される。ワード線ＷＬの材料は、例えば、ドープトポリシリコン、金属等の導電性材料である。尚、アライメントマーク１７の上方にある積層構造ＳＴの除去は、メモリセル領域Ｒｃｅｌｌにおいて、スリットを形成するときに実行されてもよい。スリットは、メモリホールＭＨと同様に積層構造ＳＴの貫通するように形成されるので、積層構造ＳＴの除去は、スリットの形成と同時に行うこともできる。
【００２１】
次に、アライメントマーク領域Ｒｍａｒｋおよびスリットを絶縁膜８５で埋める。絶縁膜８５は、例えば、ＴＥＯＳ（Tetraethylorthosilicate）等で形成されたシリコン酸化膜でよい。さらに、図６に示すように、多層配線層９０や保護膜１００が形成される。多層配線層９０には、例えば、銅、アルミニウム等の金属を用いている。多層配線層９０は、アライメントマーク領域Ｒｍａｒｋにおいてパターンニングされておらず、アライメントマーク１７の上方に全体的に設けられている。
【００２２】
次に、ＴＳＶの形成工程に入る。図７に示すように、半導体基板１０の第２面Ｆ２を研磨するために、保護膜１００上に接着剤１１０を貼付し、半導体基板１０の第１面Ｆ１側に支持基板１２０を接着する。
【００２３】
次に、図８に示すように、図７に示す半導体基板１０の上下を反転させる。これにより、半導体基板１０の第２面Ｆ２を研磨することができる。半導体基板１０が所定の厚み（例えば、２０〜４０μｍ）になるまで、半導体基板１０は研磨される。尚、図８以降、ＴＳＶの形成が理解し易いように、ＴＳＶ形成領域Ｒｔｓｖを表示している。後述するように、ＴＳＶ形成領域Ｒｔｓｖには、半導体基板１０の第２面Ｆ２から第１面Ｆ１に貫通する電極としてＴＳＶが形成される。
【００２４】
半導体基板１０の研磨後、図９に示すように、リソグラフィ技術を用いて、ＴＳＶの形成領域を開口したレジスト１３０を形成する。
【００２５】
ここで、リソグラフィ工程において、露光装置は、半導体基板１０の第２面Ｆ２から赤外光を入射させ、アライメントマーク１７からの反射光を用いて、アライメントマーク１７に基づいて位置合わせを行う。赤外光は、例えば、４０μｍ程度のシリコン基板を透過することができ、かつ、アライメントマーク１７から反射した反射光もシリコン基板を透過することができる。従って、赤外光を用いることによって、アライメントマーク１７を検出し、リソグラフィ工程における位置合わせを行うことができる。
【００２６】
もし、アライメントマーク１７の下方に積層構造ＳＴが存在する場合、赤外光は、積層構造ＳＴに達し、積層構造ＳＴによって乱反射する。これにより、赤外光の反射光の強度差（コントラスト）がアライメントマーク１７の端部においてなだらかに（不明確に）なってしまう。この場合、アライメントマーク１７の端部の位置を正確に判断することが困難となり、アライメントマーク１７を用いて正確に位置合わせすることが困難となる。
【００２７】
これに対し、本実施形態による製造方法では、図４に示すように、アライメントマーク１７の上方にある積層構造ＳＴが除去されている。即ち、第２面Ｆ２から見て、アライメントマーク１７の下方に積層構造ＳＴが存在しない。よって、赤外光が積層構造ＳＴによってあまり乱反射せず、赤外光の反射光の信号強度差（コントラスト）は、アライメントマーク１７の端部において比較的急峻に（明確に）なる。これにより、アライメントマーク１７の端部の位置を正確に判断することが容易になり、該端部を明確に認識することができる。この場合、アライメントマーク１７を用いて正確に位置合わせすることが可能となる。その結果、リソグラフィ工程において、レジスト１３０を正確に露光し、レジスト１３０のレイアウトパターンを正確に位置合わせすることができる。レジスト１３０のレイアウトパターンが正確に位置合わせされることによって、ＴＳＶを正確な位置に形成することができる。
【００２８】
次に、図１０に示すように、レジスト１３０のパターンに従って、半導体基板１０を加工し、半導体基板１０の第２面Ｆ２から第１面Ｆ１に貫通するトレンチＴＲを形成する。さらに、トレンチＴＲ内に金属材料が充填される。これにより、ＴＳＶ１４０が形成される。必要に応じて、ＴＳＶ１４０上に金属バンプが形成される。
【００２９】
その後、支持基板１２０および接着剤１１０が除去される。半導体ウェハは、ダイシングテープ上に貼付され、ダイシングブレードあるいはダイシングレーザによってダイシングされる。これにより、半導体ウェハは、半導体チップに個片化される（図示せず）。その後、半導体チップを実装基板上に積層し、樹脂でパッケージングすることによって半導体装置が完成する。
【００３０】
以上のように、本実施形態による製造方法では、アライメントマーク１７の上方にある積層構造ＳＴが除去されている。よって、赤外光が積層構造ＳＴによってあまり乱反射せず、赤外光の反射光のコントラストは、アライメントマーク１７の端部において明確になる。これにより、アライメントマーク１７からの信号強度を向上させ、ＴＳＶを正確な位置合わせを容易化することができる。その結果、半導体装置の信頼性および歩留まりを向上させることができる。
【００３１】
また、アライメントマーク領域Ｒｍａｒｋにおいて、多層配線層９０は、パターンニングされておらず、全体的に均一に形成されている。従って、赤外光の乱反射はさらに抑制され、反射光のコントラストは、アライメントマーク１７の端部においてさらに明確になる。
【００３２】
（半導体ウェハ）
図１２は、第１実施形態による半導体ウェハの構成例を示す断面図である。本実施形態による半導体ウェハＷは、半導体基板１０と、ＳＴＩと、ゲート電極ＧＣと、テストパターン１６と、アライメントマーク１７と、積層構造ＳＴと、多層配線層９０と、ＴＳＶ１４０とを備えている。
【００３３】
半導体基板１０は、第１面Ｆ１とその反対側にある第２面Ｆ２と有する。アライメントマーク１７は、半導体基板１０の第１面Ｆ１のダイシングラインとしてアライメントマーク領域Ｒｍａｒｋに設けられている。アライメントマーク１７は、半導体素子１５のゲート電極ＧＣと同一層に設けられており、ゲート電極ＧＣと同様の材料（例えば、ドープトポリシリコン）である。
【００３４】
積層構造ＳＴは、半導体基板１０の第１面Ｆ１のメモリセル領域Ｒｃｅｌｌの上方に設けられている。一方、積層構造ＳＴは、アライメントマーク１７の上方には設けられていない。これにより、ＴＳＶ１４０を形成する際のリソグラフィ工程において、赤外光の反射光の強度差（コントラスト）は、アライメントマーク１７の端部において明確になり、アライメントマーク１７の端部の位置を正確に判断することができる。その結果、ＴＳＶ１４０を正確に位置付けて形成することができる。
【００３５】
（アライメントマーク１７の線幅）
図１３は、アライメントマーク１７の線幅と赤外光の反射光のコントラストとの関係を示すグラフである。ｒｅｆ．は、アライメントマーク１７上に積層構造ＳＴが設けられている場合のコントラストを示している。このｒｅｆ．のアライメントマーク１７の線幅は、約４．０μｍである。線幅は、アライメントマーク１７の長手方向に対して略垂直方向の幅である。
【００３６】
Ｗ（１．３）〜Ｗ（５．０）は、アライメントマーク１７上に積層構造ＳＴの無い、本実施形態による半導体ウェハのコントラストを示している。Ｗ（１．３）は、約１．３μｍの線幅を有するアライメントマーク１７のコントラストを示す。Ｗ（３．０）は、約３．０μｍの線幅を有するアライメントマーク１７のコントラストを示す。Ｗ（４．０）は、約４．０μｍの線幅を有するアライメントマーク１７のコントラストを示す。Ｗ（５．０）は、約５．０μｍの線幅を有するアライメントマーク１７のコントラストを示す。
【００３７】
アライメントマーク１７の線幅が約３．０μｍ以下である場合、ｒｅｆのコントラストよりも小さくなる。これは、アライメントマーク１７の線幅が小さすぎると、アライメントマーク１７上に積層構造ＳＴの無くても、リソグラフィ工程における位置合わせが困難となることを意味する。
【００３８】
アライメントマーク１７の線幅が約４．０μｍ以上となると、ｒｅｆのコントラストよりも充分に大きくなる。これは、アライメントマーク１７上の積層構造ＳＴを除去し、かつ、アライメントマーク１７の線幅を約４．０μｍ以上とすることによって、リソグラフィ工程における位置合わせが容易となることを意味する。従って、アライメントマーク１７の線幅は、約４．０μｍ以上とすることが好ましい。尚、アライメントマーク１７の平面レイアウトについては特に限定しない。
【００３９】
（変形例１）
図１４は、第１実施形態の変形例１による半導体装置の製造方法の一例を示す断面図である。図１〜図５に示す工程を、第１実施形態と同様に実行した後、変形例１では、図６に示すように、アライメントマーク１７の上方において、多層配線層９０は、除去されている。このように、多層配線層９０を除去すれば、赤外光の乱反射はさら抑制され、反射光のコントラストは、アライメントマーク１７の端部においてさらに明確になる。これにより、ＴＳＶ１４０をさらに正確に位置付けて形成することができる。
【００４０】
尚、変形例１による半導体装置の製造方法は、図７〜図１１において、アライメントマーク領域Ｒｍａｒｋにおける多層配線層９０を除去すればよい。従って、ここでは、図７〜図１１に対応する断面の図示を省略する。
【００４１】
図１５は、第１実施形態の変形例１による半導体ウェハの一例を示す断面図である。変形例１による半導体ウェハは、図１２に示す半導体ウェハから多層配線層９０を除去すればよい。これにより、ＴＳＶ１４０をさらに正確に位置付けて形成することができる。本変形例による半導体ウェハの構成は、図１２に示す半導体ウェハの対応する構成と同様でよい。
【００４２】
（変形例２）
図１６は、第１実施形態の変形例２による半導体装置の製造方法の一例を示す断面図である。変形例２では、図１６に示すように、アライメントマーク１７がゲート電極ＧＣではなく、ＳＴＩの一部で形成されている点で第１実施形態と異なる。変形例２の他の製造工程は、第１実施形態の製造工程と同様でよい。このように、アライメントマーク１７がＳＴＩで構成されていても、第１実施形態の効果は失われない。
【００４３】
図１７は、第１実施形態の変形例２による半導体ウェハの一例を示す断面図である。変形例２による半導体ウェハは、アライメントマーク１７がゲート電極ＧＣではなく、ＳＴＩで形成されている点で第１実施形態と異なる。変形例２の他の構成は、第１実施形態の対応する構成と同様でよい。このように、アライメントマーク１７がＳＴＩで構成されていても、第１実施形態の効果は失われない。
【００４４】
また、変形例２は、変形例１と組み合わせてもよい。
【００４５】
（第２実施形態）
図１８および図１９は、第２実施形態による半導体装置の製造方法の一例を示す断面図である。第１実施形態では、アライメントマーク１７上方の積層構造ＳＴは、メモリホールＭＨまたはスリットの形成工程において除去されている。これに対し、第２実施形態では、アライメントマーク１７上方の積層構造ＳＴは、周辺回路のコンタクト形成工程において除去される。尚、図１８および図１９では、便宜的に、テストパターン領域Ｒｔｅｇに代えて、周辺回路領域Ｒｐｅｒｉを表示している。
【００４６】
まず、図１および図２に示す工程を経た後、リソグラフィ技術およびエッチング技術を用いて、周辺回路領域Ｒｐｅｒｉにおいて、積層構造ＳＴが除去される。
【００４７】
次に、図１８に示すように、層間絶縁膜４５が周辺回路領域Ｒｐｅｒｉに形成される。層間絶縁膜４５は、例えば、シリコン酸化膜等の絶縁膜である。１８は、周辺回路領域Ｒｐｅｒｉに形成された半導体素子である。
【００４８】
次に、リソグラフィ技術を用いて、層間絶縁膜４５上にレジスト５５を形成する。レジスト５５は、周辺回路領域Ｒｐｅｒｉの半導体素子に達するコンタクトを形成するために、コンタクトホールのレイアウトにパターンニングされる。また、アライメントマーク領域Ｒｍａｒｋ全体のレジスト５５が除去される。
【００４９】
次に、図１９に示すように、レジスト５５をマスクとして用いて、エッチング技術で層間絶縁膜４５を加工し、並びに、アライメントマーク領域Ｒｍａｒｋの積層構造ＳＴを除去する。これにより、周辺回路領域Ｒｐｅｒｉでは、ゲート電極ＧＣまたは半導体基板１０に達するコンタクトホールＣＨが形成される。アライメントマーク領域Ｒｍａｒｋでは、アライメントマーク１７上方の積層構造ＳＴが除去される。
【００５０】
次に、図示しないが、リソグラフィ技術を用いて、アライメントマーク領域Ｒｍａｒｋをレジストで被覆し、周辺回路領域ＲｐｅｒｉのコンタクトホールＣＨ内に金属材料を充填し、コンタクトを形成する。
【００５１】
その後、図３〜図５に示すように、メモリセル領域Ｒｃｅｌｌの積層構造ＳＴを加工する。このとき、アライメントマーク領域Ｒｍａｒｋの積層構造ＳＴはすでに除去されている。従って、アライメントマーク領域Ｒｍａｒｋは、レジストで保護した状態で、メモリセル領域Ｒｃｅｌｌの加工を行う。
【００５２】
さらに、図６以降、第１実施形態と同様の工程を経ることによって、半導体装置が完成する。
【００５３】
このように、アライメントマーク１７上方の積層構造ＳＴは、周辺回路のコンタクト形成工程において除去してもよい。これにより、第２実施形態による製造方法は、第１実施形態と同様の半導体装置を形成することができる。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００５４】
（第３実施形態）
図２０および図２１は、第３実施形態による半導体装置の製造方法の一例を示す断面図である。第３実施形態では、アライメントマーク１７上方の積層構造ＳＴは、テストパターン領域Ｒｔｅｇの積層構造ＳＴの削除工程において同時に除去される。
【００５５】
まず、図１および図２に示す工程を経た後、リソグラフィ技術およびエッチング技術を用いて、図３および図４に示すように、メモリセル領域Ｒｃｅｌｌの積層構造ＳＴが加工される。このとき、アライメントマーク領域Ｒｍａｒｋは、レジスト６０で被覆されている。
【００５６】
次に、図２０に示すように、リソグラフィ技術を用いて、絶縁膜５０上にレジスト６５を形成する。レジスト６５は、テストパターン領域Ｒｔｅｇの積層構造ＳＴを除去するために、テストパターン領域Ｒｔｅｇ全体を開口するようにパターンニングされる。また、レジスト６５は、アライメントマーク１７上方の積層構造ＳＴを除去するために、アライメントマーク領域Ｒｍａｒｋ全体を開口するようにパターンニングされる。
【００５７】
次に、図２１に示すように、レジスト６５をマスクとして用いて、エッチング技術で絶縁膜５０を加工し、並びに、絶縁膜５０をマスクとして用いて、テストパターン領域Ｒｔｅｇおよびアライメントマーク領域Ｒｍａｒｋの積層構造ＳＴを除去する。
【００５８】
次に、図示しないが、リソグラフィ技術を用いて、テストパターン領域Ｒｔｅｇおよびアライメントマーク領域Ｒｍａｒｋをレジストで被覆し、図５に示すように、メモリセル領域ＲｃｅｌｌのメモリホールＭＨ内にメモリ構造８０を形成する。
【００５９】
その後、図６以降、第１実施形態と同様の工程を経ることによって、半導体装置が完成する。
【００６０】
このように、アライメントマーク１７上方の積層構造ＳＴは、テストパターン領域Ｒｔｅｇの積層構造ＳＴの削除工程において同時に除去してもよい。これにより、第３実施形態による製造方法は、第１実施形態と同様の半導体装置を形成することができる。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００６１】
尚、第２および第３実施形態は、変形例１および変形例２の一方または両方を組み合わせてもよい。また、アライメントマーク１７は、ゲート電極ＧＣに代えて、ＳＴＩで構成してもよい。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６３】
１０  半導体基板、１５  半導体素子、１６  テストパターン、１７  アライメントマーク、２０層間絶縁膜、３０  第１絶縁膜、４０  第２絶縁膜、５０  絶縁膜、６０  レジスト、Ｒｃｅｌｌ  メモリセル領域、Ｒｔｅｇ  テストパターン領域、Ｒｍａｒｋ  アライメントマーク領域、ＧＣ  ゲート電極、８０  メモリ構造、９０  多層配線層、１００  保護膜、１１０  接着剤、１２０  支持基板、１４０  ＴＳＶ、Ｆ１  第１面、Ｆ２  第２面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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