(57)【要約】      （修正有）【課題】発振回路による消費電力を低減する事が可能となる半導体装置を提供する。【解決手段】水晶振動子Ｘを用いて発振信号の生成動作を行う発振回路８２と、前記発振回路の起動時と安定動作時とで前記発振回路の消費電流を切替える切替制御部と、を備える半導体装置（ＰＭＩＣ１）であって、切替制御部は、前記発振回路の電源電圧を切替える電源電圧供給部であり、入力電圧に基づいて前記電源電圧を生成するＬＤＯ（Low Dropout）８１である。【選択図】図１
2019208141.tif 000002
【特許請求の範囲】
【請求項１】
水晶振動子を用いて発振信号の生成動作を行う発振回路と、
前記発振回路の起動時と安定動作時とで前記発振回路の消費電流を切替える切替制御部と、を備える半導体装置。
【請求項２】
前記切替制御部は、前記発振回路の電源電圧を切替える電源電圧供給部である、請求項１に記載の半導体装置。
【請求項３】
前記電源電圧供給部は、入力電圧に基づいて前記電源電圧を生成するＬＤＯ（Low Dropout）である、請求項２に記載の半導体装置。
【請求項４】
前記ＬＤＯは、エラーアンプと、ＤＡＣ（Ｄ／Ａコンバータ）と、を有し、
前記ＤＡＣは、複数ビットの入力データを出力電圧にＤ／Ａ変換して前記エラーアンプに出力する、請求項３に記載の半導体装置。
【請求項５】
前記ＬＤＯとは別の第２ＬＤＯをさらに備え、
入力データのコード値の変化に応じた出力電圧の変化幅は、前記第２ＬＤＯよりも前記ＬＤＯのほうが大きい、請求項４に記載の半導体装置。
【請求項６】
前記ＬＤＯは、前記電源電圧を監視して、前記電源電圧が所定のＵＶＬＯ解除電圧に達すると前記発振回路にＵＶＬＯ解除を示すイネーブル信号を出力するＵＶＬＯ部を有する、請求項３から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
ブリッジを構成するスイッチング素子を駆動するドライバに制御信号を送るＤＣ／ＤＣコントローラを複数さらに備え、
前記入力電圧は、当該半導体装置の電源電圧である、請求項３から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記発振回路から出力される前記発振信号の数を所定数カウントしたことにより前記発振回路が安定したことを検出するカウンタをさらに備える、請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記発振回路が安定したことが検出されると、リセット解除信号によってリセット状態を解除され、前記切替制御部に切替指令を行うロジック部をさらに備える、請求項１から請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記切替制御部は、ＤＡＣを有して前記発振回路に電源電圧を供給するＬＤＯであり、
前記ロジック部は、ＯＴＰ  ＲＯＭ（One Time Programmable ROM）を有し、
前記ロジック部は、リセット状態では、複数ビットデータの初期データを前記ＤＡＣに入力させ、
前記ロジック部は、リセット状態を解除されると、前記ＯＴＰ  ＲＯＭから前記複数ビットデータの設定データを読み出して前記ＤＡＣへ入力させる、請求項９に記載の半導体装置。
【請求項１１】
車載用である請求項１から請求項１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振信号を生成する半導体装置に関する。
【背景技術】
【０００２】
従来、水晶振動子と組み合わされて発振信号を生成する発振回路が知られている。従来の半導体ＩＣには、ＩＣの動作基準となるクロック信号を生成するために、このような発振回路が備えられることも多い。
【０００３】
従来の発振回路の一般的な構成は、例えば特許文献１に開示されている。このような発振回路は、水晶振動子と組み合わされることで水晶発振回路を構成し、ＣＭＯＳインバータ、帰還抵抗、振幅制限抵抗、および負荷容量を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２１７６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の発振回路では、ＣＭＯＳインバータに電源電圧が印加される。しかしながら、従来では、発振回路の起動時も安定動作時も同じ電源電圧が印加されていた。これにより、発振回路で消費される電力が無駄に大きくなる虞があった。
【０００６】
上記状況に鑑み、本発明は、発振回路による消費電力を低減することが可能となる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、水晶振動子を用いて発振信号の生成動作を行う発振回路と、前記発振回路の起動時と安定動作時とで前記発振回路の消費電流を切替える切替制御部と、を備える半導体装置としている（第１の構成）。
【０００８】
また、上記第１の構成において、前記切替制御部は、前記発振回路の電源電圧を切替える電源電圧供給部であることとしてもよい（第２の構成）。
【０００９】
また、上記第２の構成において、前記電源電圧供給部は、入力電圧に基づいて前記電源電圧を生成するＬＤＯ（Low Dropout）であることとしてもよい（第３の構成）。
【００１０】
また、上記第３の構成において、前記ＬＤＯは、エラーアンプと、ＤＡＣ（Ｄ／Ａコンバータ）と、を有し、前記ＤＡＣは、複数ビットの入力データを出力電圧にＤ／Ａ変換して前記エラーアンプに出力することとしてもよい（第４の構成）。
【００１１】
また、上記第４の構成において、前記ＬＤＯとは別の第２ＬＤＯをさらに備え、入力データのコード値の変化に応じた出力電圧の変化幅は、前記第２ＬＤＯよりも前記ＬＤＯのほうが大きいこととしてもよい（第５の構成）。
【００１２】
また、上記第３〜第５のいずれかの構成において、前記ＬＤＯは、前記電源電圧を監視して、前記電源電圧が所定のＵＶＬＯ解除電圧に達すると前記発振回路にＵＶＬＯ解除を示すイネーブル信号を出力するＵＶＬＯ部を有することとしてもよい（第６の構成）。
【００１３】
また、上記第３〜第６のいずれかの構成において、ブリッジを構成するスイッチング素子を駆動するドライバに制御信号を送るＤＣ／ＤＣコントローラを複数さらに備え、前記入力電圧は、当該半導体装置の電源電圧であることとしてもよい（第７の構成）。
【００１４】
また、上記第１〜第７のいずれかの構成において、前記発振回路から出力される前記発振信号の数を所定数カウントしたことにより前記発振回路が安定したことを検出するカウンタをさらに備えることとしてもよい（第８の構成）。
【００１５】
また、上記第１〜第８のいずれかの構成において、前記発振回路が安定したことが検出されると、リセット解除信号によってリセット状態を解除され、前記切替制御部に切替指令を行うロジック部をさらに備えることとしてもよい（第９の構成）。
【００１６】
また、上記第９の構成において、前記切替制御部は、ＤＡＣを有して前記発振回路に電源電圧を供給するＬＤＯであり、前記ロジック部は、ＯＴＰ  ＲＯＭ（One Time Programmable ROM）を有し、前記ロジック部は、リセット状態では、複数ビットデータの初期データを前記ＤＡＣに入力させ、前記ロジック部は、リセット状態を解除されると、前記ＯＴＰ  ＲＯＭから前記複数ビットデータの設定データを読み出して前記ＤＡＣへ入力させることとしてもよい（第１０の構成）。
【００１７】
また、上記いずれかの半導体装置は、特に車載用であることが好ましい。
【発明の効果】
【００１８】
本発明の半導体装置によれば、発振回路による消費電力を低減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）の全体構成を示す概略的なブロック図である。
【図２】クロック信号生成部の構成を具体的に示す図である。
【図３】クロック用ＬＤＯの具体的な構成を示す回路図である。
【図４Ａ】１．５Ｖ出力ＬＤＯ用のＤＡＣの構成を示す回路図である。
【図４Ｂ】クロック用ＬＤＯ用のＤＡＣの構成を示す回路図である。
【図５Ａ】図４Ａに示すＤＡＣの出力電圧のコード値との対応関係を示す図である。
【図５Ｂ】図４Ｂに示すＤＡＣの出力電圧のコード値との対応関係を示す図である。
【図６】発振回路の具体的な構成を示す回路図である。
【図７】ＰＭＩＣの起動時における動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下に本発明の一実施形態について図面を参照して説明する。なお、以下に記載する具体的な電圧値は、説明の便宜上のものであり、一例に過ぎない。
【００２１】
＜１．ＰＭＩＣの構成＞
図１は、本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）１の全体構成を示す概略的なブロック図である。ＰＭＩＣ１は、複数の電源回路を備えており、例えば車載用ＳＯＣ（System On Chip）への電源供給を行う。
【００２２】
ＰＭＩＣ１は、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇと、昇降圧コンバータ３と、リファレンスブロック４と、ＶＣＣ_ＵＶＬＯ(Under Voltage Lock Out)部５と、Ｖ１５_ＬＤＯ（Low Dropout）６と、ロジック部７と、クロック生成部８の各要素を１チップに集積化して備える半導体装置である。
【００２３】
ＤＣ／ＤＣコントローラ２Ａ〜２Ｃは、マルチフェーズ電源用のＰＷＭコントローラである。マルチフェーズ電源は、複数の電源回路を並列接続し、当該電源回路を位相をずらして動作させるものであり、出力電流の増大やスイッチング周波数を高める等の効果を得ることができる。
【００２４】
より具体的に、ＤＣ／ＤＣコントローラ２Ａに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＡとインダクタＬＡとの直列接続構成が複数（例えば６個）設けられ、各インダクタＬＡの出力端が接続されるノードに出力コンデンサＣＡの一端が接続される。なお、ドライバＭＯＳは、ＭＯＳＦＥＴのブリッジ構成と当該ＭＯＳＦＥＴを駆動するドライバとからなる。ＤＣ／ＤＣコントローラ２Ａは、ドライバＭＯＳ１０ＡのドライバへＰＷＭ信号を出力し、各ＭＯＳＦＥＴをスイッチング制御する。
【００２５】
ＤＣ／ＤＣコントローラ２Ｂに対応したドライバＭＯＳ１０Ｂ、インダクタＬＢ、および出力コンデンサＣＢの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＢとインダクタＬＢとの直列接続構成の個数は、例えば３個である。
【００２６】
ＤＣ／ＤＣコントローラ２Ｃに対応したドライバＭＯＳ１０Ｃ、インダクタＬＣ、および出力コンデンサＣＣの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＣとインダクタＬＣとの直列接続構成の個数は、２個である。
【００２７】
ＤＣ／ＤＣコントローラ２Ｄに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＤとインダクタＬＤとが直列に接続され、インダクタＬＤの出力端に出力コンデンサＣＤの一端が接続される。ＤＣ／ＤＣコントローラ２Ｄは、ドライバＭＯＳ１０ＤのドライバへＰＷＭ信号を出力する。
【００２８】
ＤＣ／ＤＣコントローラ２Ｅに対応したドライバＭＯＳ１０Ｅ、インダクタＬＥ、および出力コンデンサＣＥ、ＤＣ／ＤＣコントローラ２Ｆに対応したドライバＭＯＳ１０Ｆ、インダクタＬＦ、および出力コンデンサＣＦ、ＤＣ／ＤＣコントローラ２Ｇに対応したドライバＭＯＳ１０Ｇ、インダクタＬＧ、および出力コンデンサＣＧについても上記ＤＣ／ＤＣコントローラ２Ｄについてと同様である。
【００２９】
昇降圧コンバータ３には、ＩＣ外部に配置されるインダクタＬ１および出力コンデンサＣ２が接続される。昇降圧コンバータ３は、入力されるＤＣ電圧を所定のＤＣ出力電圧へ昇圧または降圧するＤＣ／ＤＣコンバータである。
【００３０】
電源電圧ＶＣＣは、ＰＭＩＣ１の電源電圧であり、例えばバッテリーによってＩＣ外部からＰＭＩＣ１に印加される。電源電圧ＶＣＣは、３．３Ｖであるとして以下説明する。
【００３１】
リファレンスブロック４は、電源電圧ＶＣＣに基づいてバンドギャップ電圧Ｖｂｇを生成する基準電圧回路である。バンドギャップ電圧Ｖｂｇは、１．２Ｖであるとして以下説明する。
【００３２】
ＶＣＣ_ＵＶＬＯ部５は、電源電圧ＶＣＣを監視し、電源電圧ＶＣＣの投入時に電源電圧ＶＣＣが所定のＵＶＬＯ解除電圧に達するまでは内部回路をスタンバイ状態にし、誤動作を防止する回路である。
【００３３】
Ｖ１５_ＬＤＯ６は、電源電圧ＶＣＣを、出力電圧Ｖ１５に変換するリニアレギュレータである。Ｖ１５_ＬＤＯ６の出力端には、ＩＣ外部に配置されるコンデンサＣ１が接続される。出力電圧Ｖ１５は、ロジック部７等の内部回路用の電源電圧であり、１．５Ｖであるとして以下説明する。
【００３４】
ロジック部７は、ＰＭＩＣ１の各部を制御する。ロジック部７は、後述する図２で示すＯＴＰ  ＲＯＭ７１を有する。ＯＴＰ  ＲＯＭ（One Time Programmable ROM）７１は、１回のみ書き込みが可能で消去不可能なメモリであり、後述するトリミング設定等の各種情報が記憶される。
【００３５】
クロック生成部８は、クロック用ＬＤＯ８１および発振回路８２を有し、ＩＣ外部に配置された水晶振動子Ｘを用いてクロック信号ＸＣＬＫを生成する。クロック用ＬＤＯ８１は、電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。クロック用ＬＤＯ８１の出力端には、ＩＣ外部に配置されるコンデンサＣ３が接続される。
【００３６】
出力電圧ＶＣＬＫは、発振回路８２の電源電圧として発振回路８２に印加される。なお、電源電圧ＶＣＣを直接、発振回路８２の電源電圧とせずにＬＤＯを用いているのは、電源電圧ＶＣＣは、ＩＣ外部におけるドライバＭＯＳ１０Ａ〜１０Ｇの入力電圧としても用いられるためノイズが生じ易く、仮に電源電圧ＶＣＣを発振回路８２の電源電圧とすると発振信号の生成に悪影響を及ぼすからである。
【００３７】
発振回路８２は、水晶振動子Ｘとから水晶発振回路を構成し、発振信号ＯＳを生成する。発振信号ＯＳに基づきクロック信号ＸＣＬＫが生成される。
【００３８】
クロック信号ＸＣＬＫは、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇおよび昇降圧コンバータ３等の動作に用いられる。
【００３９】
また、クロック生成部８は、リアルタイムクロック（ＲＴＣ）信号ＲＴＣＣＬＫのＩＣ外部への出力も行う。
【００４０】
以上がＰＭＩＣ１の全体構成であるが、例えば、昇降圧コンバータ３の出力電圧を入力とするＬＤＯをさらにＰＭＩＣに備えてもよい。
【００４１】
＜２．クロック生成部について＞
次に、クロック信号生成部８の詳細について述べる。図２は、クロック信号生成部８の構成をより具体的に示す図である。
＜２．１  ＬＤＯについて＞
クロック用ＬＤＯ８１は、入力される電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。出力電圧ＶＣＬＫは、発振回路８２の電源電圧として用いられる。クロック用ＬＤＯ８１は、ＤＡＣ（Ｄ／Ａコンバータ）８１１を有する。出力電圧ＶＣＬＫが出力されるクロック用ＬＤＯ８１の出力端には、外部端子Ｔ１を介してＩＣ外部のコンデンサＣ３が接続される。
【００４２】
図３は、クロック用ＬＤＯ８１の具体的な構成を示す回路図である。図３に示すように、クロック用ＬＤＯ８１は、エラーアンプ８１Ａと、ＭＯＳトランジスタ８１Ｂと、抵抗Ｒ８１，Ｒ８２と、ＤＡＣ８１１と、を有する。
【００４３】
ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタ８１Ｂのドレインには、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタ８１Ｂのソースは、抵抗Ｒ８１の一端に接続される。抵抗Ｒ８１の他端は、抵抗Ｒ８２の一端に接続される。抵抗Ｒ８２の他端は、グランド電位の印加端に接続される。抵抗Ｒ８１と抵抗Ｒ８２とが接続されるノードは、エラーアンプ８１Ａの反転入力端（−）に接続される。エラーアンプ８１Ａの非反転入力端（＋）には、ＤＡＣ８１１から出力される出力電圧ＯＵＴが参照電圧として入力される。エラーアンプ８１Ａは、電源電圧ＶＣＣを印加される。
【００４４】
ＭＯＳトランジスタ８１Ｂのソースと抵抗Ｒ８１の一端とが接続されるノードＮ８１に出力電圧ＶＣＬＫが生成される。ノードＮ８１の電圧を抵抗Ｒ８１，Ｒ８２によって分圧した電圧が出力電圧ＯＵＴと一致するようにＭＯＳトランジスタ８１Ｂが制御され、出力電圧ＶＣＬＫは、出力電圧ＯＵＴと抵抗Ｒ８１，Ｒ８２に応じた一定電圧に制御される。
【００４５】
ＤＡＣ８１１は、図２にも示すようにロジック部７から入力されるトリミングビットデータＴＢ１をＤ／Ａ変換することで、アナログ信号である出力電圧ＯＵＴを出力する。トリミングビットデータＴＢ１は、ここでは一例として８ビットのデータとしており、ＤＡＣ８１１は、８ビットのコードをアナログ信号へ変換することができる。製造バラツキを考慮してトリミングビットデータＴＢ１を設定することにより、出力電圧ＯＵＴをトリミング設定し、出力電圧ＶＣＬＫを精度良く生成することができる。なお、後述するように、本実施形態では、トリミングビットデータＴＢ１は、トリミング設定のみならず、発振回路８２の電源電圧を可変とする目的にも用いられる。
【００４６】
また、図２に示すＶ１５_ＬＤＯ６は、入力される電源電圧ＶＣＣ（＝３．３Ｖ）に基づいて出力電圧Ｖ１５（＝１．５Ｖ）を生成するリニアレギュレータである。Ｖ１５_ＬＤＯ６は、図３で説明したクロック用ＬＤＯ８１の構成と同様であり、ＤＡＣ８１１に相当するＤＡＣ６１を有している。ＤＡＣ６１は、ロジック部７から入力されるトリミングビットデータＴＢ２をＤ／Ａ変換し、アナログ信号をエラーアンプに出力する。製造バラツキを考慮してトリミングビットデータＴＢ２を設定することにより、アナログ信号をトリミング設定し、出力電圧Ｖ１５を１．５Ｖに精度良く生成することができる。
【００４７】
また、ＤＡＣ８１１およびＤＡＣ６１には、リファレンスブロック４で生成されるバンドギャップ電圧Ｖｂｇが印加される。バンドギャップ電圧Ｖｂｇは、ＤＡＣのイネーブル信号やＤＡＣの動作に用いられる。
【００４８】
また、ＶＣＣ_ＵＶＬＯ部５から出力されるイネーブル信号ＥＮ１は、クロック用ＬＤＯ８１およびＶ１５_ＬＤＯ６にＵＶＬＯ解除信号として入力される。イネーブル信号ＥＮ１は、ＬＤＯにおけるエラーアンプおよび出力段のイネーブル信号である。
【００４９】
＜２．２  ＤＡＣについて＞
次に、本実施形態に係るＤＡＣ６１およびＤＡＣ８１１の構成の詳細について述べる。本実施形態では、ＬＤＯに備えられるＤＡＣには、Ｒ−２Ｒラダー方式を採用している。
【００５０】
まず、Ｖ１５_ＬＤＯ６に備えられるＤＡＣ６１の構成について図４Ａを用いて説明する。図４Ａは、ＤＡＣ６１の構成を示す回路図である。図４Ａに示すＩＮ＜７：０＞は、トリミングビットデータＴＢ２に相当し、ビット＜７＞〜ビット＜０＞からなる８ビットデータである。ビット＜７＞が最上位ビットである。
【００５１】
図４Ａに示すように、ＤＡＣ６１は、各々ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとで構成されるＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０を有している。ＣＭＯＳ部ＣＭ０〜ＣＭ７は、それぞれビット＜０＞〜ビット＜７＞に対応する。ＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０は、それぞれＨｉｇｈレベル電圧ＶＨの印加端とＬｏｗレベル電圧ＶＬの印加端との間に接続される。
【００５２】
ＩＮ＜７：０＞のうちビット＜６＞〜ビット＜０＞は、インバータＩＶ１、およびインバータＩＶ２を順に経由し、ＡＮＤ回路Ａ１の一方入力端に入力される。ＡＮＤ回路Ａ１の他方入力端には、イネーブル信号ＥＮ_ＤＡＣが入力される。イネーブル信号ＥＮ_ＤＡＣがＨｉｇｈの場合に、ＡＮＤ回路Ａ１の一方入力端に入力された信号レベルは、そのままＡＮＤ回路Ａ１から出力される。ＡＮＤ回路Ａ１の出力は、インバータＩＶ４を経由し、ビットごとに各ＣＭＯＳ部ＣＭ０〜ＣＭ６に入力される。すなわち、図４Ａでは、ＣＭＯＳ部ＣＭ０〜ＣＭ６の入力端は短絡されているように記載されているが、実際には、上述したインバータＩＶ１からインバータＩＶ４を経由してＣＭＯＳ部に入力されるまでの経路は、ビットごとに設けられる。
【００５３】
ＣＭＯＳ部ＣＭ０〜ＣＭ７の出力端は、それぞれ抵抗値２Ｒの抵抗２Ｒ０〜２Ｒ７の一端に接続される。従って、ＩＮ＜７：０＞（トリミングビットデータ）のうちビット＜６＞〜ビット＜０＞の値に応じて、ＣＭＯＳ部ＣＭ０〜ＣＭ６によってＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ０〜２Ｒ６の一端に印加されることが選択される。すなわち、ＣＭＯＳ部ＣＭ０〜ＣＭ６は、ビットごとにＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれを抵抗２Ｒ０〜２Ｒ６の一端に印加させるかを切替えるスイッチに相当する。
【００５４】
また、ＩＮ＜７：０＞のうちビット＜７＞は、インバータＩＶ３を経由してからＡＮＤ回路Ａ１の一方入力端に入力され、ＡＮＤ回路Ａ１およびインバータＩＶ４を経由して、ＣＭＯＳ部ＣＭ７に入力される。図４Ａでは、ＣＭＯＳ部ＣＭ７の入力端は、ＣＭＯＳ部ＣＭ０〜ＣＭ６の入力端と短絡されて記載されているが、実際には、上述したＣＭＯＳ部ＣＭ７へ入力される経路は、ビット＜６＞〜ビット＜０＞とは独立した経路である。従って、ＩＮ＜７：０＞のうち最上位ビット＜７＞の値に応じて、ＣＭＯＳ部ＣＭ７によってＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ７の一端に印加されることが選択される。
【００５５】
また、ＣＭＯＳ部ＣＭ０〜ＣＭ７、およびＣＭ０１〜ＣＭ０３のそれぞれに対応して、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３が設けられる。ＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３のドレインは、Ｈｉｇｈレベル電圧ＶＨの印加端に接続され、ソースはＣＭＯＳ部ＣＭ０〜ＣＭ７、およびＣＭ０１〜ＣＭ０３の各出力端に接続される。
【００５６】
ＡＮＤ回路Ａ１の出力は、ビットごとにＭＯＳトランジスタＭ０〜Ｍ７のゲートに入力される。これにより、ビットごとにＣＭＯＳ部ＣＭ０〜ＣＭ７におけるｐチャネルＭＯＳＦＥＴがオンの場合に、対応するＭＯＳトランジスタＭ０〜Ｍ７がオンとされる。すなわち、ＭＯＳトランジスタＭ０〜Ｍ７は、ＣＭＯＳ部のｐチャネルＭＯＳＦＥＴのオン具合を補強する。これにより、より確実にＨｉｇｈレベル電圧ＶＨを抵抗２Ｒ０〜２Ｒ７の一端に印加させる。なお、電源電圧ＶＤＤは、ＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３の電源電圧となるとともに、ＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０の各ｎチャネルＭＯＳＦＥＴの電源電圧となる。
【００５７】
また、ＩＮ＜７：０＞のうち最上位ビット＜７＞は、インバータＩＶ３を経由してからＯＲ回路Ｏ１の一方入力端にも入力される。ＯＲ回路Ｏ１の他方入力端には、イネーブル信号ＥＮ_ＤＡＣがインバータＩＶ５を経由した信号が入力される。イネーブル信号ＥＮ_ＤＡＣがＨｉｇｈの場合に、ＯＲ回路ＯＲ１の一方入力端に入力される信号レベルは、そのままＯＲ回路Ｏ１から出力される。ＯＲ回路Ｏ１の出力は、ＣＭＯＳ部ＣＭ０１〜ＣＭ０３の各入力端に入力される。ＯＲ回路Ｏ１の出力は、インバータＩＶ６を経由してＭＯＳトランジスタＭ０１〜Ｍ０３のゲートにも入力される。ＣＭＯＳ部ＣＭ０１〜ＣＭ０３の出力端は、それぞれ抵抗値２Ｒの抵抗２Ｒ０１〜２Ｒ０３の一端に接続される。
【００５８】
これにより、最上位ビット＜７＞の値に応じて、Ｈｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ０１〜２Ｒ０３の一端に印加されることが選択される。
【００５９】
順に配置される抵抗２Ｒ０〜２Ｒ６の隣接する抵抗の他端同士は、抵抗値Ｒの抵抗１Ｒ０〜１Ｒ５によって接続される。また、抵抗２Ｒ６、２Ｒ０１〜２Ｒ０３、２Ｒ７が順に配置され、これらのうち隣接する抵抗の他端同士は、抵抗値Ｒの抵抗１Ｒ６〜１Ｒ９によって接続される。抵抗１Ｒ９と抵抗２Ｒ７とが接続されるノードに、出力電圧ＯＵＴが生成される。
【００６０】
また、ＣＭＯＳ部ＣＭ１０の入力端には、電圧ＬＳＢが印加される。ＣＭＯＳ部ＣＭ１０の出力端には、抵抗値２Ｒの抵抗２Ｒ８の一端が接続される。抵抗２Ｒ８の他端は、抵抗２Ｒ０と抵抗１Ｒ０とが接続されるノードに接続される。
【００６１】
本実施形態では、バンドギャップ電圧Ｖｂｇ（図２）が電源電圧ＶＤＤ、Ｈｉｇｈレベル電圧ＶＨ、電圧ＬＳＢ、およびイネーブル信号ＥＮ_ＤＡＣとして入力される。従って、バンドギャップ電圧Ｖｂｇが１．２Ｖとなった場合に、イネーブル信号ＥＮ_ＤＡＣはＨｉｇｈとなる。また、Ｌｏｗレベル電圧ＶＬは、例えばグランド電位とされる。
【００６２】
ＩＮ＜７：０＞のコード値（１０進数）は０〜２５５までを取りうるが、最上位ビット＜７＞はコード値１２８で０から１へ切替わる。この切替わりに応じて、ＣＭＯＳ部ＣＭ０１〜ＣＭ０３によって抵抗２Ｒ０１〜２Ｒ０３の一端に印加される電圧レベルがＨｉｇｈレベル電圧ＶＨからＬｏｗレベル電圧ＶＬへ切替えられる。従って、コード値１２８で出力電圧ＯＵＴのレベルが切替わる。
【００６３】
ここで、図５Ａには、ＤＡＣ６１の出力電圧ＯＵＴのコード値との対応関係を示す。このように、コード値が０〜１２７まで出力電圧ＯＵＴは上昇し、コード値１２８で出力電圧ＯＵＴは急峻に低下し、コード値２５５まで出力電圧ＯＵＴは上昇する。
【００６４】
ここで、Ｖ１５_ＬＤＯ６の構成は図３と同様であり、ＤＡＣ６１の出力電圧ＯＵＴはエラーアンプの参照電圧として入力される。回路設計上は、ＩＮ＜７：０＞のコード値が０の場合にＶ１５_ＬＤＯ６の出力電圧Ｖ１５の値が１．５Ｖとなるように設計される。しかしながら、ＩＣの製造バラツキによってコード値が０の場合の出力電圧Ｖ１５の値が１．５Ｖよりも高いか低いかでＩＮ＜７：０＞のコード値をトリミング調整する。もし出力電圧Ｖ１５の値が１．５Ｖよりも低い場合は、図５Ａに示すコード値０〜１２７の間でコード値を調整し、もし出力電圧Ｖ１５の値が１．５Ｖよりも高い場合は、図５Ａに示すコード値１２８〜２５５の間でコード値を調整する。すなわち、コード値が０の場合の出力電圧Ｖ１５の値が１．５Ｖよりも高いか低いかで最上位ビット＜７＞の値の設定が切替えられる。これにより、製造バラツキを考慮して出力電圧Ｖ１５を１．５Ｖに精度良く生成することができる。
【００６５】
次に、クロック用ＬＤＯ８１に備えられるＤＡＣ８１１の構成について図４Ｂを用いて説明する。図４Ｂは、ＤＡＣ８１１の構成を示す回路図である。ここで、先述したＤＡＣ６１（図４Ａ）との相違点について述べる。
【００６６】
図４Ｂに示すように、ＤＡＣ８１１では、ＤＡＣ６１との相違点として、抵抗１Ｒ７を抵抗１Ｒ６，１Ｒ８から接続を切断し、抵抗１Ｒ８を抵抗１Ｒ７，１Ｒ９から接続を切断する。抵抗１Ｒ７，１Ｒ８の各両端を短絡させる。抵抗１Ｒ６と抵抗１Ｒ９とを接続する。これにより、抵抗１Ｒ７，２Ｒ０２，１Ｒ８，２Ｒ０３の機能は無効とされ、ＩＮ＜７：０＞のコード値の変化に応じた出力電圧ＯＵＴの変化幅を大きくする。
【００６７】
また、ＤＡＣ８１１では、ＤＡＣ６１との相違点として、インバータＩＶ２を削除し、インバータＩＶ３の後段にインバータＩＶ７を追加する。
【００６８】
このような構成としたＤＡＣ８１１におけるＩＮ＜７：０＞のコード値と出力電圧ＯＵＴとの対応関係を図５Ｂに示す。このように、コード値が０〜１２７まで出力電圧ＯＵＴは低下し、コード値１２８で出力電圧ＯＵＴは急峻に上昇し、コード値２５５まで出力電圧ＯＵＴは低下する。
【００６９】
これにより、製造バラツキを考慮してＩＮ＜７：０＞のコード値を調整することで、出力電圧ＯＵＴをトリミング設定でき、クロック用ＬＤＯ８１の出力電圧ＶＣＬＫを精度良く生成できる。さらに、出力電圧ＯＵＴの変化幅を大きくしたことで、後述するような出力電圧ＶＣＬＫの可変制御を行うこともできる。
【００７０】
＜２．３  発振回路について＞
次に、発振回路８２について詳細に述べる。図２に示すように、発振回路８２は、インバータ８２１、帰還抵抗Ｒｆ、振幅制限抵抗Ｒｄ、およびスイッチＳＷを有し、電圧ＶＣＬＫを電源電圧として駆動される。
【００７１】
インバータ８２１の出力端は、スイッチＳＷおよび帰還抵抗Ｒｆを介してインバータ８２１の入力端に接続される。インバータ８２１の入力端は、外部端子Ｔ２を介してＩＣ外部の負荷容量Ｃ１１に接続される。インバータ８２１の出力端とスイッチＳＷとが接続されるノードには、振幅制限抵抗Ｒｄの一端が接続される。振幅制限抵抗Ｒｄの他端は、外部端子Ｔ３を介してＩＣ外部の負荷容量Ｃ１２に接続される。外部端子Ｔ２と負荷容量Ｃ１１とが接続されるノードと、外部端子Ｔ３と負荷容量Ｃ１２とが接続されるノードとの間には、水晶振動子Ｘが接続される。発振回路８２は、水晶振動子Ｘおよび負荷容量Ｃ１１，Ｃ１２と組み合わされて水晶発振回路を構成する。
【００７２】
このような構成により、電圧ＶＣＬＫが電源電圧としてインバータ８２１に印加されてスイッチＳＷがオンの状態で、インバータ８２１からパルス状の発振信号ＯＳが出力される。なお、スイッチＳＷのオンオフは、クロック用ＬＤＯ８１に含まれるＵＶＬＯ部８１２から出力されるＵＶＬＯ解除信号としてのイネーブル信号ＥＮ２によって制御される。
【００７３】
ここで、発振回路８２のより具体的な構成を図６に示す。図６に示すように、インバータ８２１は、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ１，ＰＭ２と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ１，ＮＭ２とからなる。ＭＯＳトランジスタＰＭ１のソースには、電圧ＶＣＬＫが印加される。ＭＯＳトランジスタＰＭ１のドレインは、ＭＯＳトランジスタＰＭ２のソースに接続される。ＭＯＳトランジスタＰＭ２のドレインは、ＭＯＳトランジスタＮＭ２のドレインに接続される。ＭＯＳトランジスタＮＭ２のソースは、ＭＯＳトランジスタＮＭ１のドレインに接続される。ＭＯＳトランジスタＮＭ１のソースは、グランド電位の印加端に接続される。
【００７４】
また、スイッチＳＷは、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ３と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ３とからなる。ＭＯＳトランジスタＰＭ３のソースとＭＯＳトランジスタＮＭ３のドレインとが接続されるノードは、ＭＯＳトランジスタＰＭ２とＭＯＳトランジスタＮＭ２とが接続されるノードと振幅制限抵抗Ｒｄとが接続されるノードに接続される。ＭＯＳトランジスタＰＭ３のドレインとＭＯＳトランジスタＮＭ３のソースとが接続されるノードには、帰還抵抗Ｒｆの一端が接続される。
【００７５】
イネーブル信号ＥＮ２は、インバータＩＶ８２１を経由して、ＭＯＳトランジスタＰＭ２のゲートおよびＭＯＳトランジスタＰＭ３のゲートに入力される。また、イネーブル信号ＥＮ２は、インバータＩＶ８２１およびインバータＩＶ８２２を経由して、ＭＯＳトランジスタＮＭ２のゲートおよびＭＯＳトランジスタＮＭ３のゲートに入力される。
【００７６】
これにより、イネーブル信号ＥＮ２がＨｉｇｈの場合に、スイッチＳＷ３がオンとなるとともに、ＭＯＳトランジスタＰＭ２およびＭＯＳトランジスタＮＭ２がオンとなってインバータ８２１の機能が有効となる。
【００７７】
＜２．４  その他の構成について＞
次に、クロック生成部８における上述したクロック用ＬＤＯ８１および発振回路８２以外の構成について述べる。
【００７８】
発振回路８２から出力される発振信号ＯＳは、出力電圧ＶＣＬＫを電源電圧とするインバータ８３に入力される。インバータ８３の出力は、出力電圧Ｖ１５を出力側電源電圧とするレベルシフタ８４に入力される。レベルシフタ８４によってレベルシフトされた後の信号がクロック信号ＸＣＬＫとしてクロック生成部８から外部へ出力される。また、出力電圧Ｖ１５を電源電圧とするカウンタ８５は、クロック信号ＸＣＬＫをカウントし、カウント結果としてリセット解除信号ＲＥをロジック部７へ出力する。ロジック部７は、リセット解除信号ＲＥによってリセット状態を解除される。
【００７９】
また、クロック信号ＸＣＬＫは、ロジック部７に含まれる不図示の分周器によって周波数を分周されてＲＴＣ信号ＲＴＣＣとされる。ＲＴＣ信号ＲＴＣＣは、クロック生成部８内へ入力されて、アンプ８６を経由してＲＴＣ信号ＲＴＣＣＬＫとして外部端子Ｔ４よりＩＣ外部へ出力される。
【００８０】
＜３．ＰＭＩＣ起動時の動作＞
次に、以上のように構成したＰＭＩＣ１の起動時の動作について図７を参照して説明する。図７は、ＰＭＩＣ１の起動時における動作を示すタイミングチャートである。
【００８１】
タイミングｔ０において、ＰＭＩＣ１に電源電圧ＶＣＣが投入される。電源電圧ＶＣＣは上昇し、タイミングｔ１にて所定のＵＶＬＯ解除電圧に達する。このことがＶＣＣ_ＵＶＬＯ部５によって検出されると、ＶＣＣ_ＵＶＬＯ部５はＵＶＬＯ解除を示すイネーブル信号ＥＮ１を出力する。このときイネーブル信号ＥＮ１は、ＬｏｗからＨｉｇｈへ切替えられる。また、電源電圧ＶＣＣ投入後にバンドギャップ電圧Ｖｂｇも上昇し、タイミングｔ１にてバンドギャップ電圧Ｖｂｇはほぼ１．２Ｖに達する。
【００８２】
Ｈｉｇｈとなったイネーブル信号ＥＮ１を受けてＶ１５_ＬＤＯ６は起動され、出力電圧Ｖ１５の出力動作を開始する。このとき、１．２Ｖのバンドギャップ電圧ＶｂｇがＤＡＣ６１に印加され、ＤＡＣ６１も起動される。また、リセット状態であるロジック部７からは、コード値０のトリミングビットデータＴＢ２が出力されるので、ＤＡＣ６１は、コード値０に対応した出力電圧ＯＵＴをエラーアンプへ出力する。このとき、設計上は１．５Ｖの電圧Ｖ１５が生成されるべきであるが、製造バラツキで電圧Ｖ１５が１．５Ｖよりずれる場合がある。
【００８３】
さらに、Ｈｉｇｈとなったイネーブル信号ＥＮ１を受けてクロック用ＬＤＯ８１は起動され、出力電圧ＶＣＬＫの出力動作を開始する。このとき、１．２Ｖのバンドギャップ電圧ＶｂｇがＤＡＣ８１１に印加され、ＤＡＣ８１１も起動される。また、リセット状態であるロジック部７からは、コード値０のトリミングビットデータＴＢ１が出力されるので、ＤＡＣ８１１は、コード値０に対応した出力電圧ＯＵＴをエラーアンプへ出力する。このとき、設計上は２．２Ｖの電圧ＶＣＬＫが生成されるが、製造バラツキで電圧ＶＣＬＫが２．２Ｖよりずれる場合がある。
【００８４】
クロック用ＬＤＯ８１の起動によって出力電圧ＶＣＬＫは上昇し、出力電圧ＶＣＬＫはタイミングｔ２にて所定のＵＶＬＯ解除電圧に達する。このことがＵＶＬＯ部８１２によって検出されると、ＵＶＬＯ部８１２からＵＶＬＯ解除を示すイネーブル信号ＥＮ２が出力される。このとき、イネーブル信号ＥＮ２は、ＬｏｗからＨｉｇｈへ切替えられる。
【００８５】
Ｈｉｇｈとなったイネーブル信号ＥＮ２によってスイッチＳＷがオンとされ、発振回路８２が起動される。これにより、外部端子Ｔ３に生じる電圧（図７で示すＸ_ＴＡＬ_ＯＵＴ）の振幅が徐々に大きくなり、タイミングｔ３で発振信号ＯＳひいてはクロック信号ＸＣＬＫ（図７）の出力が開始される。
【００８６】
すると、カウンタ８５は、クロック信号ＸＣＬＫのカウントを開始する。カウンタ８５が所定パルス数のクロック信号ＸＣＬＫをカウントすると（図７の期間ＴＣ）、カウンタ８５からリセット解除を示すリセット解除信号ＲＥが出力される（タイミングｔ４）。
【００８７】
すると、ロジック部７はリセット状態を解除され、タイミングｔ５でＯＴＰ  ＲＯＭ７１からトリミング設定を読み出し、読み出したトリミング設定のトリミングビットデータＴＢ１，ＴＢ２をそれぞれＤＡＣ８１１，６１へ送る。
【００８８】
これにより、ＤＡＣ８１１は、トリミング設定のトリミングビットデータＴＢ１のコード値に応じて出力電圧ＯＵＴを生成し、クロック用ＬＤＯ８１からは１．８Ｖの電圧ＶＣＬＫが出力される。すなわち、製造バラツキを考慮して出力電圧ＶＣＬＫが１．８Ｖとなるようにトリミング設定されたトリミングビットデータＴＢ１が使用される。なお、図７では、１．８Ｖのトリミング設定としてトリミングビットデータＴＢ１（input<7:0>）のコード値は一例として３０ｈ（１０進数で４８）とされている。図５Ｂに示すように、コード値０のときに２．２Ｖとなるように設計されているので、２．２Ｖより低い１．８Ｖを設定するためにコード値は０〜１２７の間の値に設定される。
【００８９】
これにより、インバータ８２１の電源電圧である出力電圧ＶＣＬＫが２．２Ｖから１．８Ｖへ変更されることとなり、図７に示すＸ_ＴＡＬ_ＯＵＴの振幅が小さくなる。このように、ＩＣ起動当初は発振信号ＯＳの生成のため、電源電圧である出力電圧ＶＣＬＫを高めの２．２Ｖに設定し、発振回路８２の動作が安定したことがカウンタ８５のカウントによって検出されたときに、出力電圧ＶＣＬＫを低めである１．８Ｖに変更する。従って、発振回路８２における回路電流を抑制して、消費電力を低減することが可能となる。
【００９０】
また、ＤＡＣ６１は、トリミング設定のトリミングビットデータＴＢ２のコード値に応じて出力電圧ＯＵＴを生成する。これにより、製造バラツキを考慮してトリミング設定された出力電圧ＯＵＴが生成され、Ｖ１５_ＬＤＯ６から１．５Ｖで精度が良好な出力電圧Ｖ１５が出力される。
【００９１】
＜４．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
【００９２】
例えば、上述した実施形態では、発振回路８２の電源電圧である出力電圧ＶＣＬＫを可変とする制御によって消費電力を低減させたが、その他の実施形態として、発振回路が安定化した場合に、電源電圧は変更せず、発振回路に設けた電流制限用の抵抗によって電流を制限するよう変更してもよい。
【００９３】
また、ＤＡＣ８１１は、複数ビットのデータをＤ／Ａ変換するものに限らず、１ビットのデータをＤ／Ａ変換するものでもよい。この場合、ＤＡＣ８１１は、２値の出力電圧ＯＵＴを出力する。また、発振回路８２の電源電圧を可変とする方法は、ＬＤＯを用いる方法には限らない。
【００９４】
また、カウンタ８５は、クロック信号ＸＣＬＫを所定パルス数カウントした場合に、ロジック部７を介さずに直接的にＤＡＣ８１１に指令を行ってもよい。
【産業上の利用可能性】
【００９５】
本発明は、例えば、ＰＭＩＣに利用することができる。
【符号の説明】
【００９６】
１  ＰＭＩＣ
２Ａ〜２Ｇ  ＤＣ／ＤＣコントローラ
３  昇降圧コンバータ
４  リファレンスブロック
５  ＶＣＣ_ＵＶＬＯ部
６  Ｖ１５_ＬＤＯ
７  ロジック部
７１  ＯＴＰ  ＲＯＭ
８  クロック生成部
８１  クロック用ＬＤＯ
８１１  ＤＡＣ
８１２  ＵＶＬＯ部
８２  発振回路
８２１  インバータ
Ｘ  水晶振動子
Ｒｆ  帰還抵抗
Ｒｄ  振幅制限抵抗
ＳＷ  スイッチ
Ｃ１１，Ｃ１２  負荷容量
８３  インバータ
８４  レベルシフタ
８５  カウンタ
【図１】
2019208141.tif 000003
【図２】
2019208141.tif 000004
【図３】
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【図４Ａ】
2019208141.tif 000006
【図４Ｂ】
2019208141.tif 000007
【図５Ａ】
2019208141.tif 000008
【図５Ｂ】
2019208141.tif 000009
【図６】
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【図７】
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