(57)【要約】【課題】絶縁性が高い容量素子を提供する。【解決手段】本開示の一態様に係る容量素子は、第１電極と、前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に位置し、前記第１電極及び前記第２電極の各々に接する誘電体層とを備える。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている。前記誘電体層の膜厚は、１２ｎｍ以上である。前記誘電体層は、単斜晶系の結晶構造を有する。前記誘電体層に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である。【選択図】図６
2019054237.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に位置し、前記第１電極及び前記第２電極の各々に接する誘電体層とを備え、
前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されており、
前記誘電体層の膜厚は、１２ｎｍ以上であり、
前記誘電体層は、単斜晶系の結晶構造を有し、
前記誘電体層に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である、
容量素子。
【請求項２】
光電変換素子及びフォトダイオードからなる群から選択される少なくとも１つと、
容量素子と、を備え、
前記容量素子は、
第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に位置し、前記第１電極及び前記第２電極の各々に接する誘電体層とを備え、
前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されており、
前記誘電体層の膜厚は、１２ｎｍ以上であり、
前記誘電体層は、単斜晶系の結晶構造を有し、
前記誘電体層に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である、
イメージセンサ。
【請求項３】
第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、
前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、
前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、を含む、
容量素子の製造方法。
【請求項４】
前記積層する工程では、前記第１熱処理を行いながら、前記第２電極を積層する、
請求項３に記載の容量素子の製造方法。
【請求項５】
前記積層する工程では、原子層堆積法を用いて前記第２電極を積層する、
請求項４に記載の容量素子の製造方法。
【請求項６】
前記第１熱処理は、前記誘電体層を積層した後で、かつ、前記第２電極を積層する前に行われる、
請求項３に記載の容量素子の製造方法。
【請求項７】
前記第１熱処理は、前記第２電極を積層した後で、かつ、前記第２熱処理を行う前に行われる、
請求項３に記載の容量素子の製造方法。
【請求項８】
前記第１熱処理は、前記第２熱処理を行った後に行われる、
請求項３に記載の容量素子の製造方法。
【請求項９】
前記積層する工程では、スパッタリング法を用いて３００℃以下の温度で前記第２電極を積層する、
請求項６から８のいずれかに記載の容量素子の製造方法。
【請求項１０】
前記積層する工程では、原子層堆積法を用いて３００℃以下の温度で前記誘電体層を前記第１電極上に積層する、
請求項３から９のいずれかに記載の容量素子の製造方法。
【請求項１１】
前記積層する工程では、原子層堆積法を用いて３００℃以下の温度で、前記誘電体層の前駆体を供給し、
前記第１熱処理は、前記前駆体の供給が完了した後に行われる、
請求項３に記載の容量素子の製造方法。
【請求項１２】
前記第１熱処理は、３５０℃以上の温度で行われる、
請求項３から１１のいずれかに記載の容量素子の製造方法。
【請求項１３】
第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、
前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、
前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、
前記第１熱処理および前記第２熱処理の後に、有機材料を含む光電変換膜を形成する工程と、を含む、
イメージセンサの製造方法。
【請求項１４】
前記第２熱処理の後に、薄膜トランジスタを形成する工程をさらに含む、
請求項１３に記載のイメージセンサの製造方法。
【請求項１５】
第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、
前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、
前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、
フォトダイオードが形成された第１半導体基板と信号処理回路が形成された第２半導体基板とを貼り合わせる工程と、を含み、
前記貼り合わせる工程は、前記第１熱処理及び前記第２熱処理からなる群から選択される少なくとも一方よりも前に行われる、
イメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、容量素子、イメージセンサ、容量素子の製造方法、及びイメージセンサの製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する容量素子が知られている。例えば、特許文献１及び特許文献２にはそれぞれ、ＺｒＯ２などの誘電率の高い材料を用いて形成された絶縁膜を備える容量素子が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−７６９２１号公報
【特許文献２】特開２００６−２７０１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術では、容量素子の絶縁性が低いという問題がある。
【０００５】
そこで、本開示は、絶縁性が高い容量素子及びその製造方法、並びに、絶縁性が高い容量素子を備えるイメージセンサを提供する。
【課題を解決するための手段】
【０００６】
本開示の限定的ではない例示的な一態様に係る容量素子は、第１電極と、前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に位置し、前記第１電極及び前記第２電極の各々に接する誘電体層とを備える。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている。前記誘電体層の膜厚は、１２ｎｍ以上である。前記誘電体層は、単斜晶系の結晶構造を有する。前記誘電体層に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【０００７】
また、本開示の限定的ではない例示的な一態様に係るイメージセンサは、光電変換素子及びフォトダイオードからなる群から選択される少なくとも１つと、前記容量素子と、を備える。
【０００８】
また、本開示の限定的ではない例示的な一態様に係る容量素子の製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、を含む。
【０００９】
また、本開示の限定的ではない例示的な一態様に係るイメージセンサの製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、前記第１熱処理および前記第２熱処理の後に、有機材料を含む光電変換膜を形成する工程と、を含む。
【００１０】
また、本開示の限定的ではない例示的な他の一態様に係るイメージセンサの製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、フォトダイオードが形成された第１半導体基板と信号処理回路が形成された第２半導体基板とを貼り合わせる工程と、を含み、前記貼り合わせる工程は、前記第１熱処理及び前記第２熱処理からなる群から選択される少なくとも一方よりも前に行われる。
【００１１】
包括的又は具体的な態様は、素子、デバイス、装置、システム、集積回路又はこれらの製造方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、装置、システム、集積回路及び製造方法の任意の組み合わせによって実現されてもよい。
【００１２】
開示された実施の形態の追加的な効果及び利点は、明細書及び図面から明らかになる。効果及び／又は利点は、明細書及び図面に開示の様々な実施の形態又は特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１３】
本開示の一態様によれば、絶縁性が高い容量素子及びその製造方法、並びに、絶縁性が高い容量素子を備えるイメージセンサを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態に係る容量素子の例示的な構造を示す断面図である。
【図２】図２は、実施の形態に係る容量素子の誘電体層の膜厚に対する、水素雰囲気下の熱処理の前後における容量素子のリーク電流値の変化率を示す図である。
【図３】図３は、図２における水素雰囲気下の熱処理を行った後の容量素子を、窒素雰囲気下で熱処理した前後における容量素子のリーク電流値の変化を示す図である。
【図４】図４は、実施の形態に係る容量素子が備える膜厚が２０ｎｍの誘電体層の成膜処理、水素雰囲気下の熱処理及び窒素雰囲気下の熱処理をこの順に行った場合の、各処理後の容量素子のリーク電流を示す図である。
【図５】図５は、実施の形態に係る容量素子が備える膜厚が２０ｎｍの誘電体層の成膜処理、窒素雰囲気下の熱処理及び水素雰囲気下の熱処理をこの順に行った場合の、各処理後の容量素子のリーク電流を示す図である。
【図６】図６は、膜厚が２０ｎｍの誘電体層を備える容量素子であって、水素雰囲気下の熱処理のみを行った容量素子と、窒素雰囲気下の熱処理のみを行った容量素子との各々に含まれる水素濃度を示す図である。
【図７】図７は、膜厚が２０ｎｍの誘電体層の成膜直後の容量素子、水素雰囲気下の熱処理のみを行った容量素子、及び、窒素雰囲気下の熱処理のみを行った容量素子の各々が備える誘電体層の表面の、ＸＲＤにより解析した回折強度を示す図である。
【図８】図８は、実施の形態に係る容量素子の、窒素雰囲気下の熱処理の温度を変えた場合のリーク電流の変化を示す図である。
【図９】図９は、膜厚が２０ｎｍの誘電体層の成膜直後の容量素子、水素雰囲気下の熱処理のみを行った容量素子、真空下の熱処理のみを行った容量素子、及び、窒素雰囲気下の熱処理のみを行った容量素子の各々のリーク電流を示す図である。
【図１０】図１０は、実施の形態に係る容量素子の製造方法の第１例を示すフローチャートである。
【図１１】図１１は、実施の形態に係る容量素子の製造方法の第２例を示すフローチャートである。
【図１２】図１２は、実施の形態に係る容量素子の製造方法の第３例を示すフローチャートである。
【図１３】図１３は、実施の形態に係る容量素子の製造方法の第４例を示すフローチャートである。
【図１４】図１４は、実施の形態に係る容量素子を備えるイメージセンサの断面構造を示す断面図である。
【図１５】図１５は、実施の形態の変形例に係る容量素子の例示的な構造を示す断面図である。
【発明を実施するための形態】
【００１５】
（本開示の基礎となった知見）
近年、高誘電率の材料、いわゆるｈｉｇｈ−ｋ材料を用いて形成された半導体装置が知られている。例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のゲート酸化膜、及び、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）のメモリセルなどに、ｈｉｇｈ−ｋ材料が用いられる。
【００１６】
ｈｉｇｈ−ｋ材料は、例えば、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２などである。ｈｉｇｈ−ｋ材料を容量素子の誘電体層として用いた場合、ＳｉＯ２を用いた場合に比べて、高い容量値を確保しつつ、誘電体層の物理膜厚を厚くできる。このため、薄膜化に伴うトンネル電流の増加を抑えながら、容量素子の高容量化を実現することができる。
【００１７】
また、積層された光電変換膜を備えるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサにおいても、ｈｉｇｈ−ｋ材料を用いて形成された誘電体層を備える容量素子が用いられる。
【００１８】
しかしながら、従来の容量素子には、リーク電流が大きく、絶縁性が低いという問題がある。
【００１９】
例えば、上述した特許文献１では、容量値が高い容量素子を、光電変換膜で発生した電荷を蓄積させ、かつ、蓄積した電荷量を電圧に変換する素子として用いている。
【００２０】
容量素子がイメージセンサにおける電荷の蓄積用として用いられる場合、容量素子のリーク電流は、蓄積する電荷量を低減させ、又は、ノイズを増加させる要因となる。イメージセンサのノイズレベルは、低いもので数電子程度となる。このため、他の半導体装置に比べて、特に容量素子の絶縁性を向上させることが求められる。したがって、イメージセンサに用いられる容量素子としては、ＭＯＳＦＥＴのゲート絶縁膜及びＤＲＡＭのメモリセルに用いられる絶縁膜に比べて、比較的厚い膜厚の絶縁膜を備える容量素子を用いてもよい。
【００２１】
しかしながら、イメージセンサでは、特許文献１にも記載されているように、信号処理回路を構成する回路素子として、シリコン（Ｓｉ）基板の界面に形成されるＭＯＳＦＥＴが多用されている。Ｓｉ基板の界面では、Ｓｉの未結合手、すなわち、ダングリングボンドが特性変動及び劣化の原因となる。このため、Ｓｉ基板を水素雰囲気下で熱処理することで、ダングリングボンドを水素終端させている。
【００２２】
しかし、水素雰囲気下で熱処理させたＳｉ基板の上方に容量素子を形成する場合、プラズマを用いる成膜工程又はエッチング工程において、Ｓｉ基板の界面から水素が脱離することがある。したがって、ＭＯＳＦＥＴの特性を回復させるため、容量素子の形成後にも水素雰囲気下の熱処理が必要と考えられる。
【００２３】
なお、特許文献２では、水素雰囲気を含む非酸化性雰囲気で、絶縁膜の形成温度以上の熱処理を容量素子に対して行うことで、絶縁性を高めることができることが開示されている。
【００２４】
しかしながら、本発明者らは、特許文献２に記載の方法は、絶縁膜の物理膜厚が薄い場合においてのみ成立することを見出した。本発明者らは、絶縁膜の膜厚が大きい場合に水素雰囲気で熱処理を行ったとき、容量素子のリーク電流が大きくなることを見出した。
【００２５】
したがって、容量素子の形成後に熱処理を行った場合には、容量素子の絶縁性が低下するという問題がある。このため、Ｓｉ基板に設けられたＭＯＳＦＥＴの特性を高めつつ、容量素子の絶縁性を高めることができないという問題がある。
【００２６】
本開示の一態様の概要は、以下の通りである。
【００２７】
本開示の一態様に係る容量素子は、第１電極と、前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に位置し、前記第１電極及び前記第２電極の各々に接する誘電体層とを備える。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている。前記誘電体層の膜厚は、１２ｎｍ以上である。前記誘電体層は、単斜晶系の結晶構造を有する。前記誘電体層に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つを主成分として含有していてもよい。
【００２８】
これにより、リーク電流が低減され、絶縁性が高い容量素子が実現される。
【００２９】
また、本開示の一態様に係るイメージセンサは、光電変換素子及びフォトダイオードからなる群から選択される少なくとも１つと、上記容量素子と、を備える。
【００３０】
これにより、絶縁性が高い容量素子をイメージセンサが備えるので、イメージセンサの特性を高めることができる。例えば、イメージセンサが、信号電荷を蓄積する素子として容量素子を備える場合、容量素子に起因するノイズを減少させることができる。したがって、高精度で、かつ、信頼性の高いイメージセンサが実現される。また、イメージセンサが、ｋＴＣノイズを減少させるフィードバック回路の構成要素として容量素子を備える場合、ｋＴＣノイズの低減を効果的に行うことができる。したがって、高精度で、かつ、信頼性の高いイメージセンサが実現される。
【００３１】
また、本開示の一態様に係る容量素子の製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、を含む。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つを主成分として含有していてもよい。
【００３２】
これにより、水素雰囲気下の第２熱処理の前又は後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理が行われるので、容量素子のリーク電流を抑制することができる。したがって、絶縁性が高い容量素子を製造することができる。
【００３３】
また、例えば、前記積層する工程では、前記第１熱処理を行いながら、前記第２電極を積層してもよい。
【００３４】
これにより、第１熱処理と第２電極の積層とを同一のチャンバ内で行うことができるので、工程数を増やすことなく、絶縁性が高い容量素子を製造することができる。
【００３５】
また、例えば、前記積層する工程では、原子層堆積法（ＡＬＤ法）を用いて前記第２電極を積層してもよい。
【００３６】
これにより、第１熱処理と第２電極の積層とを同一のチャンバ内で行うことができるので、工程数を増やすことなく、絶縁性が高い容量素子を製造することができる。また、ＡＬＤ法を用いることで均一な膜厚及び膜質の第２電極が形成されるので、信頼性の高い容量素子を製造することができる。
【００３７】
また、例えば、前記第１熱処理は、前記誘電体層を積層した後で、かつ、前記第２電極を積層する前に行われてもよい。
【００３８】
これにより、絶縁性が高い容量素子を製造することができる。
【００３９】
また、例えば、前記第１熱処理は、前記第２電極を積層した後で、かつ、前記第２熱処理を行う前に行われてもよい。
【００４０】
これにより、例えば第１熱処理と第２熱処理とを同一のチャンバ内で行うことができるので、工程数を増やすことなく、絶縁性が高い容量素子を製造することができる。
【００４１】
また、例えば、前記第１熱処理は、前記第２熱処理を行った後に行われてもよい。
【００４２】
これにより、例えば第２熱処理と第１熱処理とを同一のチャンバ内で行うことができるので、工程数を増やすことなく、絶縁性が高い容量素子を製造することができる。
【００４３】
また、例えば、前記積層する工程では、スパッタリング法を用いて３００℃以下の温度で前記第２電極を積層してもよい。
【００４４】
これにより、スパッタリング法を用いて短期間で第２電極が形成されるので、容量素子の製造に要する時間を削減することができる。
【００４５】
また、例えば、前記積層する工程では、原子層堆積法を用いて３００℃以下の温度で前記誘電体層を前記第１電極上に積層してもよい。
【００４６】
これにより、ＡＬＤ法を用いることで均一な膜厚及び膜質の誘電体層が形成されるので、信頼性の高い容量素子を製造することができる。
【００４７】
また、例えば、前記積層する工程では、原子層堆積法を用いて３００℃以下の温度で、前記誘電体層の前駆体を供給し、前記第１熱処理は、前記前駆体の供給が完了した後に行われてもよい。
【００４８】
これにより、例えばＡＬＤ法で用いたチャンバ内で第１熱処理を行うことができるので、工程数を増やすことなく、絶縁性が高い容量素子を製造することができる。
【００４９】
また、例えば、前記第１熱処理は、３５０℃以上の温度であってもよい。
【００５０】
これにより、必要最低限のサーマルバジェットで絶縁性が高い容量素子を製造することができる。
【００５１】
また、本開示の一態様に係るイメージセンサの製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、前記第１熱処理および前記第２熱処理の後に、有機材料を含む光電変換膜を形成する工程と、を含む。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つを主成分として含有していてもよい。
【００５２】
本開示の一態様に係るイメージセンサの製造方法は、前記第２熱処理の後に、薄膜トランジスタを形成する工程をさらに含んでいてもよい。
【００５３】
また、本開示の他の一態様に係るイメージセンサの製造方法は、第１電極と、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成されている、膜厚が１２ｎｍ以上の誘電体層と、第２電極と、をこの順で積層する工程と、前記誘電体層の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で第１熱処理を行う工程と、前記第２電極を積層した後に、水素雰囲気下で第２熱処理を行う工程と、フォトダイオードが形成された第１半導体基板と信号処理回路が形成された第２半導体基板とを貼り合わせる工程と、を含み、前記貼り合わせる工程は、前記第１熱処理及び前記第２熱処理からなる群から選択される少なくとも一方よりも前に行われる。前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つを主成分として含有していてもよい。
【００５４】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、製造工程の順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００５５】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略又は簡略化することがある。
【００５６】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００５７】
（実施の形態）
図１は、実施の形態に係る容量素子１０の例示的な構造を示す断面図である。
【００５８】
図１に示すように、容量素子１０は、下部電極１１と、誘電体層１２と、上部電極１３とを有する。容量素子１０は、基板（図示せず）の上方に、下部電極１１、誘電体層１２及び上部電極１３をこの順で積層することで形成される。
【００５９】
下部電極１１及び上部電極１３は、互いに対向して配置された第１電極及び第２電極の一例である。誘電体層１２は、下部電極１１と上部電極１３との間に位置し、下部電極１１及び上部電極１３の各々に接している。
【００６０】
図１に示すように、容量素子１０は、平行平板型の容量素子である。具体的には、下部電極１１、誘電体層１２及び上部電極１３はそれぞれ、略均一な膜厚を有する平板状に構成されている。下部電極１１と上部電極１３とは、誘電体層１２を挟んで互いに平行に配置されている。下部電極１１の上面は、誘電体層１２の下面と接触している。上部電極１３の下面は、誘電体層１２の上面に接触している。
【００６１】
なお、容量素子１０の電極面積は、上部電極１３と下部電極１１とが平面視において重なる面積に相当する。平面視とは、容量素子１０を積層方向から見ることである。積層方向は、図１に示す深さ方向の反対、すなわち、下から上へ向かう方向である。
【００６２】
下部電極１１は、容量素子１０が備える第１電極の一例である。下部電極１１は、導電性の材料を用いて形成されている。導電性の材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）又はプラチナ（Ｐｔ）などの金属単体が用いられる。あるいは、導電性の材料としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化ハフニウム（ＨｆＮ）などの導電性の窒化物が用いられてもよい。また、導電性の材料としては、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）又は酸化亜鉛（ＺｎＯ）などの導電性の酸化物が用いられてもよい。
【００６３】
下部電極１１は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリング法などを用いて形成される。下部電極１１は、例えば基板の上方に、導電性の材料を薄膜状に成膜することで形成される。下部電極１１の膜厚は、例えば３０ｎｍであるが、これに限らない。
【００６４】
上部電極１３は、容量素子１０が備える第２電極の一例である。上部電極１３は、下部電極１１と同じ材料を用いて形成されてもよく、異なる材料を用いて形成されてもよい。上部電極１３は、下部電極１１と同様に、ＭＯＣＶＤ法、ＡＬＤ法又はスパッタリング法などを用いて形成される。上部電極１３は、例えば誘電体層１２上の領域であって、下部電極１１と平面視において重複する領域に、導電性の材料を薄膜状に成膜することで形成される。上部電極１３の膜厚は、例えば２００ｎｍであるが、これに限らない。
【００６５】
誘電体層１２は、酸化シリコン（ＳｉＯ２）よりも誘電率が高いｈｉｇｈ−ｋ材料を用いて形成されている。具体的には、誘電体層１２は、ハフニウム（Ｈｆ）の酸化物及びジルコニウム（Ｚｒ）の酸化物からなる群から選択される少なくとも１つを主成分として含有している。誘電体層１２は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つを５０モル％以上含有している。誘電体層１２は、ＡＬＤ法又はＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着法などを用いて形成される。誘電体層１２は、例えば下部電極１１上に、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つから構成される誘電体膜を薄膜状に成膜することで形成される。
【００６６】
誘電体層１２の膜厚は、１２ｎｍ以上である。誘電体層１２の膜厚は、例えば１２ｎｍ以上５０ｎｍ以下でもよい。誘電体層１２は、単斜晶系の結晶構造を有する。誘電体層１２は、水素（Ｈ）を含有している。誘電体層１２に含まれる水素の濃度は、２．５×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【００６７】
誘電体層１２の膜厚は、例えば、透過型電子顕微鏡を用いて撮影された写真から物理膜厚を測定することが可能である。あるいは、容量素子１０の面積（Ｓ）と、誘電体層１２の誘電率（ε）とが既知である場合、容量素子１０の容量値（Ｃ）から以下の式（１）に基づいて平均膜厚（ｄ）を算出することも可能である。
【００６８】
【数１】
2019054237.tif 000003
【００６９】
誘電体層１２の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）法を用いた分析を行うことで知ることが可能である。このときの入射光には、よりエネルギーの高い放射光を用いることもできる。また、結晶構造は、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で知ることも可能である。
【００７０】
誘電体層１２に含まれる水素の濃度は、例えば、飛行時間型二次イオン質量分析法（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ  Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定することが可能である。なお、誘電体層１２の膜厚、結晶構造及び水素の濃度の測定方法は、これらに限らない。
【００７１】
以下、具体的な素子構成を例に挙げ、図面を用いて本実施の形態における容量素子１０の詳細を説明する。
【００７２】
本発明者らは、容量素子１０の複数のサンプルを作製し、各サンプルを用いて特性を評価した。複数のサンプルには、誘電体層１２の膜厚が異なる容量素子１０が含まれる。まず、各サンプルに共通の条件は以下の通りである。
【００７３】
本発明者らが作製した容量素子１０は、表面に熱酸化膜を有するＳｉ基板上に、下部電極１１、誘電体層１２及び上部電極１３がこの順で積層された構造を有する。下部電極１１は、ＭＯＣＶＤ法により成膜された、膜厚が３０ｎｍのＴｉＮ膜である。誘電体層１２は、ＡＬＤ法により基板温度２５０℃の条件で成膜されたハフニウムの酸化物（ＨｆＯＸ）からなる膜である。上部電極１３は、ＥＢ蒸着法により成膜した、膜厚が１００ｎｍのＰｔ膜である。このとき、下部電極１１及び上部電極１３の少なくとも一方をパターニングすることで、容量素子１０の面積、すなわち、上部電極１３と下部電極１１とが平面視においてオーバーラップする面積は、１ｍｍ角とした。
【００７４】
まず、上述した方法で作製した容量素子１０のリーク電流を測定した。その後、測定した容量素子１０を、水素雰囲気下で４００℃、３０分の条件で熱処理した後に、再びリーク電流を測定した。水素雰囲気下の熱処理は、上部電極１３を積層した後に行われる第２熱処理の一例である。水素雰囲気下の熱処理は、水素アニールともいう。このとき、熱処理を行うチャンバ内を一度、真空に引いた後、純度の高い水素ガスのみを１ａｔｍとなるまでチャンバ内に流入させた。なお、ここでの真空は、気圧が１０−２Ｐａ以下の状態である。
【００７５】
図２は、本実施の形態に係る容量素子１０の誘電体層１２の膜厚に対する、水素雰囲気下の熱処理の前後における容量素子１０のリーク電流の変化率を示す図である。図２において、縦軸は、リーク電流の変化率を示している。横軸は、誘電体層１２の膜厚を示している。リーク電流の変化率は、水素雰囲気下の熱処理後のリーク電流値を、水素雰囲気下の熱処理前のリーク電流値で割った値で表される。
【００７６】
図２から、ＨｆＯｘの膜厚が大きくなるに応じて、水素雰囲気下で熱処理した場合にリーク電流が増大していくことが分かる。なお、リーク電流の測定では、下部電極１１を共通端子とし、上部電極１３に直流３Ｖの電圧を与え始めてから２０秒経過した時点での、上部電極１３側に流れる電流値を測定した。また、リーク電流の測定には、Ｋｅｙｓｉｇｈｔ社製の半導体パラメータアナライザ４１５６Ｃを使用した。
【００７７】
また、図２では、１３．５ｎｍ、１８ｎｍ及び２０ｎｍの各膜厚について４つの容量素子１０のリーク電流を測定し、その中央値をプロットした。図２において、プロットした３点の線形近似曲線を破線で表している。その結果、膜厚が１２ｎｍ以上である場合に、水素雰囲気下の熱処理によってリーク電流が増加していくことが分かる。
【００７８】
次に、水素雰囲気下の熱処理によって増加したリーク電流を低減させる方法について説明する。まず、本発明者らは、水素雰囲気下の熱処理を行った容量素子１０に対して、さらに、窒素雰囲気下の熱処理を行った。窒素雰囲気下の熱処理は、窒素アニールともいう。以下では、窒素雰囲気下の熱処理の前後において測定したリーク電流値の変化について、図３を用いて説明する。
【００７９】
図３は、図２における水素雰囲気下の熱処理を行った後の容量素子１０を、窒素雰囲気下で熱処理した前後における容量素子１０のリーク電流値の変化を示す図である。図３では、縦軸はリーク電流の電流値［Ａ］を示している。横軸は膜厚［ｎｍ］を示している。図３において、黒丸で示すデータは、水素雰囲気下の熱処理後であって、窒素雰囲気下で熱処理前の容量素子１０のリーク電流、白丸で示すデータは、窒素雰囲気下で熱処理後の容量素子１０のリーク電流を示している。
【００８０】
ここでは、水素雰囲気下の熱処理によってリーク電流が悪化した容量素子１０に対して、さらに、窒素雰囲気下で４００℃、３０分の条件で熱処理を行った。当該熱処理の前後で、容量素子１０のリーク電流値を測定した。
【００８１】
窒素雰囲気下の熱処理は、誘電体層１２の少なくとも一部を積層した後に、水素を除く雰囲気下で行われる第１熱処理の一例である。このとき、上述した水素ガスの条件と同様に、チャンバ内を一度、真空に引いた後、窒素ガスのみを１ａｔｍとなるまで流入させた。ここでの真空は、気圧が１０−２Ｐａ以下の状態である。
【００８２】
図３から、窒素雰囲気下の熱処理によって、誘電体層１２の膜厚に関係なく、リーク電流が低減することが分かる。窒素雰囲気下の熱処理を行うことで、熱処理前のリーク電流値が約１桁低減されている。なお、図３に示す各膜厚のプロットについても、４つの容量素子１０の測定結果に対する中央値をプロットしている。また、窒素雰囲気下の熱処理前後の測定値として、全て同一素子の測定結果を用いた。
【００８３】
次に、本発明者らは、水素雰囲気下の熱処理と窒素雰囲気下の熱処理とを行う順序を入れ替えて、容量素子１０のリーク電流値の変化を検討した。以下では、熱処理の順序によるリーク電流値の変化について、図４及び図５を用いて説明する。
【００８４】
まず、図３と同様に、水素雰囲気下の熱処理の後に、窒素雰囲気下の熱処理を行った場合を、図４を用いて説明する。図４は、本実施の形態に係る容量素子１０が備える膜厚が２０ｎｍの誘電体層１２の成膜処理、水素雰囲気下の熱処理、窒素雰囲気下の熱処理をこの順に行った場合の、各処理後の容量素子１０のリーク電流を示す図である。図４では、縦軸はリーク電流の電流密度［Ａ／ｃｍ２］を示している。横軸は容量素子１０の容量密度［ｆＦ／μｍ２］を示している。図４において、ひし形で示したデータは、誘電体層１２の成膜直後の容量素子１０のデータ、四角で示したデータは、水素雰囲気下の熱処理後の容量素子１０のデータ、白丸で示すデータは、窒素雰囲気下で熱処理後の容量素子１０のデータを示している。
【００８５】
ここでは、誘電体層１２の成膜直後、水素雰囲気下の熱処理を行った後、及び、窒素雰囲気下の熱処理を行った後の３回のタイミングでそれぞれ、容量素子１０の容量密度及び電流密度を測定した。図４に示すように、リーク電流は、水素雰囲気下の熱処理によって成膜直後よりも一旦上昇する。しかしながら、その後の窒素雰囲気下の熱処理を行うことで、リーク電流は成膜直後よりも７０％程度低下している。これは、図２及び図３を用いて説明した結果と同様である。
【００８６】
この他、例えば容量素子１０の形成前に水素雰囲気下の熱処理を行ってもよい。これにより、容量素子１０を形成する領域の周辺に、水素ゲッタリング能力の高い材料が含まれる。この場合も、同様に、窒素雰囲気下の熱処理を行うことよって、リーク電流を低下させることができる。具体的には、容量素子１０の形成過程又は形成後に、水素ゲッタリング能力の高い材料から容量素子１０へ水素が拡散し、容量素子１０のリーク電流を増加させる可能性が考えられる。これに対して、窒素雰囲気下の熱処理を行うことで、このリーク電流の増加を抑制することができる。
【００８７】
次に、窒素雰囲気下の熱処理の後に、水素雰囲気下の熱処理を行った場合を、図５を用いて説明する。図５は、本実施の形態に係る容量素子１０が備える膜厚が２０ｎｍの誘電体層１２の成膜処理、窒素雰囲気下の熱処理、水素雰囲気下の熱処理をこの順に行った場合の、各処理後の容量素子１０のリーク電流を示す図である。図５では、縦軸はリーク電流の電流密度［Ａ／ｃｍ２］を示している。横軸は容量素子１０の容量密度［ｆＦ／μｍ２］を示している。図５において、ひし形で示したデータは、誘電体層１２の成膜直後の容量素子１０のデータ、白丸で示すデータは、窒素雰囲気下で熱処理後の容量素子１０のデータ、四角で示したデータは、水素雰囲気下の熱処理後の容量素子１０のデータを示している。
【００８８】
図４の場合と同様に、誘電体層１２の成膜直後、窒素雰囲気下の熱処理を行った後、及び、水素雰囲気下の熱処理を行った後の３回のタイミングでそれぞれ、容量素子１０の容量密度及び電流密度を測定した。図５に示すように、誘電体層１２の成膜後に、窒素雰囲気下で熱処理を行うことで、リーク電流が低減することが分かる。また、窒素雰囲気下の熱処理によって一度リーク電流が低下した容量素子１０は、その後に水素雰囲気下の熱処理を行っても、図２を用いて説明したようなリーク電流の増加が起こらないことが分かる。換言すれば、先に窒素雰囲気下の熱処理を行うことで、その後に水素雰囲気下の熱処理を行う場合でも、リーク電流の増加を抑制することができる。
【００８９】
以上のように、水素雰囲気下の熱処理と窒素雰囲気下の熱処理とのいずれを先に行った場合でも、リーク電流を低減することができる。つまり、水素雰囲気下の熱処理と、窒素雰囲気下の熱処理との順序によらず、２種類の熱処理を行うことで、容量素子１０のリーク電流を低減することができる。
【００９０】
ここで、本実施の形態に係る容量素子１０の誘電体層１２の物性について説明する。
【００９１】
本発明者らは、誘電体層１２に含まれる水素の濃度を、ＴｏＦ−ＳＩＭＳにより測定した。まず、水素の濃度の測定結果について、図６を用いて説明する。
【００９２】
図６は、膜厚が２０ｎｍの誘電体層１２を備える容量素子１０であって、水素雰囲気下の熱処理のみを行った容量素子１０と、窒素雰囲気下の熱処理のみを行った容量素子１０との各々に含まれる水素の濃度を示す図である。ここでは、ＴｏＦ−ＳＩＭＳを用いて水素の濃度を測定した。なお、測定領域は上部電極１３が形成されていない領域、すなわち、ＨｆＯＸの表面が露出している領域としている。図６において、実線は、水素雰囲気下の熱処理のみを行った容量素子１０に含まれる水素の濃度、点線は、窒素雰囲気下の熱処理のみを行った容量素子１０に含まれる水素の濃度を示す。
【００９３】
図６から明らかなように、水素雰囲気下で熱処理した容量素子１０は、窒素雰囲気下で熱処理した容量素子１０に比べて、ＨｆＯＸ膜中の水素の濃度が大きい。また、いずれの容量素子１０においても、水素の濃度は、深さ方向に進む程、減少している。深さがおよそ２０ｎｍ以上５０ｎｍ以下の範囲は、下部電極１１を構成するＴｉＮ膜に相当する。水素の濃度は、下部電極１１と誘電体層１２との界面に相当する深さが１９ｎｍから２０ｎｍの範囲に極小値を有し、当該極小値より深い範囲で上昇している。
【００９４】
図２で説明したように、ＨｆＯＸ膜の膜厚が１２ｎｍ以上になると水素雰囲気下の熱処理によってリーク電流が増加する。図６では、水素の濃度の極小値に相当する深さから１２ｎｍの範囲を破線で示している。当該範囲内での水素の濃度の最大値は、濃度の極小値に相当する深さから１２ｎｍだけ浅い地点における、水素雰囲気下の熱処理を行った容量素子１０の水素の濃度である。具体的には、濃度の最大値は、２．５×１０２１ａｔｏｍｓ／ｃｍ３である。
【００９５】
したがって、ＨｆＯＸ膜中の水素の濃度が２．５×１０２１ａｔｏｍｓ／ｃｍ３より大きい場合に、容量素子１０のリーク電流が増加すると言える。膜厚が１２ｎｍであること、及び、誘電体層１２に含まれる水素の濃度が２．５×１０２１ａｔｏｍｓ／ｃｍ３であることは、本来熱処理によって得られるリーク電流の低減効果と、ＨｆＯＸ膜が水素を含むことによるリーク電流の上昇効果とが相殺する境界に相当する。
【００９６】
例えば、誘電体層１２の膜厚が１２ｎｍより大きくなった場合、ＨｆＯＸ膜が水素を含むことによるリーク電流の上昇効果が、熱処理によるリーク電流の低減効果よりも大きくなると考えられる。また、誘電体層１２が含む水素の濃度が２．５×１０２１ａｔｏｍｓ／ｃｍ３より大きくなった場合、ＨｆＯＸ膜が水素を含むことによるリーク電流の上昇効果が、熱処理によるリーク電流の低減効果よりも大きくなると考えられる。
【００９７】
次に、本発明者らは、ＸＲＤ法を用いて誘電体層１２の結晶構造を分析した。以下では、当該分析の結果について、図７を用いて説明する。
【００９８】
図７は、膜厚が２０ｎｍの誘電体層１２の成膜直後の容量素子１０、水素雰囲気下の熱処理のみを行った容量素子、及び、窒素雰囲気下の熱処理のみを行った容量素子の各々が備える誘電体層１２の表面の、ＸＲＤにより解析した回折強度を示す図である。図７において、縦軸は回折強度を示している。横軸は入射角を示している。ここでは、ＴｏＦ−ＳＩＭＳのときと同様に、解析領域は、ＨｆＯＸの表面が露出している領域である。入射光であるＸ線は微小入射角としているため、最表面のＨｆＯＸ膜の結晶構造の解析を行っている。
【００９９】
図７から、ＡＬＤ法を用いて成膜した直後のＨｆＯＸ膜は、回折強度に明確なピークが表れておらず、アモルファス状態であることがわかる。これに対して、水素雰囲気及び窒素雰囲気によらず、４００℃、３０分の熱処理を行った場合に、単斜晶系の結晶ピークが確認できる。
【０１００】
したがって、熱処理を行った場合にＨｆＯＸ膜が結晶化されることは、水素の濃度に応じてリーク電流が増加する効果と独立していると言える。
【０１０１】
以上のように、本実施の形態に係る容量素子１０では、水素雰囲気下の熱処理を行うことでリーク電流が増加し、一度、窒素雰囲気下の熱処理を行うことで、リーク電流の増加を抑制することができるというメカニズムを利用している。当該メカニズムは、誘電体層１２を構成する酸化膜の水素による還元ではなく、酸化膜が水素を内包することによるトラップ密度の上昇に基づくと考えられる。
【０１０２】
仮に、水素による酸化膜の還元によってリーク電流が増加すると仮定した場合、窒素雰囲気下の熱処理を行った後でも、水素雰囲気下の熱処理を行えば、リーク電流が増加するはずである。しかしながら、図５から、そのようなことは起こっていないことが分かる。
【０１０３】
これに対して、ＨｆＯＸ膜は、成膜直後において欠陥密度が多い。このため、水素雰囲気下の熱処理を行うと、欠陥準位に水素がとらわれてしまい、トラップ準位を増加させる要因となっている可能性がある。このように考えれば、膜厚が増加する程、ＨｆＯＸ膜中にトラップされる水素量も単純増加するため、図２の結果とも整合する。したがって、予め窒素雰囲気下の熱処理を行い、ＨｆＯｘ膜の欠陥密度を減らしておけば、トラップされる水素量も少なくなる。このため、容量素子１０のリーク電流の増加も十分に抑制されることも予想できる。
【０１０４】
続いて、窒素雰囲気下の熱処理の温度とリーク電流の減少量との関係について、図８を用いて説明する。
【０１０５】
図８は、本実施の形態に係る容量素子１０の、窒素雰囲気下の熱処理の温度を変えた場合のリーク電流の変化を示す図である。図８において、縦軸はリーク電流の電流密度［Ａ／ｃｍ２］を示している。横軸は、窒素雰囲気下の熱処理を行う際の温度［℃］を示している。
【０１０６】
白抜きの菱形で示すプロットは、窒素雰囲気下の熱処理後のリーク電流の電流密度を表している。黒塗りの菱形で示すプロットは、誘電体層１２の成膜直後のリーク電流の電流密度を表している。
【０１０７】
図８から、窒素雰囲気下の熱処理の温度は、３５０℃以上あればよいことが分かる。なお、３５０℃以上の温度では、リーク電流の低減効果が飽和している。また、窒素雰囲気下の熱処理の温度は、３５０℃より小さくてもよい。図８に示すように、２５０℃及び３００℃の場合においても、誘電体層１２の成膜直後より、リーク電流が低減していることが分かる。
【０１０８】
次に、本発明者らが窒素雰囲気以外の雰囲気下での熱処理について検討した結果について、図９を用いて説明する。
【０１０９】
図９は、膜厚が２０ｎｍの誘電体層１２の成膜直後の容量素子１０、水素雰囲気下の熱処理のみを行った容量素子、真空下の熱処理のみを行った容量素子、及び、窒素雰囲気下の熱処理のみを行った容量素子の各々のリーク電流を示す図である。なお、真空下の熱処理は、真空アニールともいう。ここでの真空は、気圧が１０−２Ｐａ以下の状態である。
【０１１０】
図９では、縦軸はリーク電流の電流密度［Ａ／ｃｍ２］を示している。横軸は容量素子１０の容量密度［ｆＦ／μｍ２］を示している。白抜きの三角、菱形及び丸で示すプロットはそれぞれ、窒素雰囲気下の熱処理、水素雰囲気下の熱処理、及び、真空下の熱処理後のリーク電流を表している。黒塗りの三角、菱形及び丸で示すプロットは、いずれも熱処理を行う前の成膜直後のリーク電流を表している。
【０１１１】
図９から、窒素雰囲気下の熱処理と真空雰囲気下の熱処理とで得られるリーク電流の低減効果が、ほとんど同じであることが分かる。したがって、これまでに述べた窒素雰囲気下の熱処理は、必ずしも窒素雰囲気である必要はないことが分かる。具体的には、水素濃度が十分に低い真空下、又は、水素を除くアルゴンなどの不活性ガスの雰囲気下でもよい。あるいは、水素を除く雰囲気下の熱処理は、酸素雰囲気下の熱処理でもよい。
【０１１２】
以上のことから、本実施の形態では、窒素雰囲気の代わりに、水素を除く雰囲気下の熱処理を、水素雰囲気下の熱処理の前又は後に行えばよい。これにより、容量素子１０のリーク電流を抑制することができる。
【０１１３】
以上の結果を踏まえて、本実施の形態に係る容量素子１０の製造方法の具体例について、図１０から図１４を用いて説明する。図１０から図１４はそれぞれ、本実施の形態に係る容量素子１０の製造方法の第１例から第４例を示すフローチャートである。
【０１１４】
なお、前提として、容量素子１０の製造方法は、下部電極１１と、誘電体層１２と、上部電極１３とをこの順で積層する工程と、上部電極１３を積層した後に、水素雰囲気下の熱処理を行う工程とを含んでいる。すなわち、水素雰囲気下の熱処理は、いずれも、上部電極１３を積層した後に行われる。また、容量素子１０の製造方法は、誘電体層１２の少なくとも一部を積層した後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下で熱処理を行う工程を含んでいる。
【０１１５】
以下では、まず、容量素子１０の製造方法の第１例について、図１０を用いて説明する。第１例では、窒素雰囲気下の熱処理を、上部電極１３を形成する工程と兼用する。
【０１１６】
図１０に示すように、まず、基板の上方に、下部電極１１を形成する（Ｓ１０）。例えば、ＭＯＣＶＤ法を用いて、膜厚が３０ｎｍのＴｉＮ膜を成膜することで、下部電極１１を形成する。
【０１１７】
次に、下部電極１１上に、ＡＬＤ法を用いて、誘電体層１２を形成する（Ｓ２０）。このときの基板温度は、例えば２５０℃以上３００℃以下である。例えば、膜厚が２０ｎｍのハフニウムの酸化物を下部電極１１上に成膜することで、誘電体層１２を形成する。なお、ハフニウムの酸化物の代わりに、ジルコニウムの酸化物を成膜してもよい。
【０１１８】
次に、誘電体層１２上に、ＡＬＤ法を用いて、上部電極１３を形成する（Ｓ３５）。このときの基板温度は、３５０℃以上であり、例えば３７０℃である。例えば、１０−２Ｐａ以下の減圧下でプラチナ膜を成膜することで、上部電極１３を形成するとともに、誘電体層１２に対する熱処理を行う。当該熱処理は、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理に相当する。つまり、ステップＳ３５では、第１熱処理を行いながら上部電極１３を積層する。
【０１１９】
上部電極１３を例えばＡＬＤ法を用いて形成する場合、例えば、基板温度を３５０℃から４００℃の範囲とすることができる。また、ＡＬＤ法による成膜時には、１０−２Ｐａ以下の減圧状態から、プリカーサーガスと、酸素又は窒素の反応ガスと、キャリアガスであるアルゴンガスとがチャンバ内に交互に供給される。このため、１０−２Ｐａ以下の減圧下又は水素を除く雰囲気下の熱処理を実質的に行うことができる。
【０１２０】
最後に、容量素子１０に対して、水素雰囲気下の熱処理を行う（Ｓ５０）。水素雰囲気下の熱処理は、２５０℃以上の温度で行われる。
【０１２１】
以上の工程を経て、リーク電流が低減され、絶縁性が高い容量素子１０が製造される。
【０１２２】
次に、容量素子１０の製造方法の第２例について、図１１を用いて説明する。第２例では、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理は、誘電体層１２を積層した後で、かつ、上部電極１３を積層する前に、ポストアニール処理として行われる。例えば、第２例では、ＨｆＯｘ膜の成膜の直後に真空下又は水素を除く雰囲気下の熱処理を行い、その後に上部電極１３の形成を行う。
【０１２３】
具体的には、図１１に示すように、まず、基板の上方に下部電極１１を形成する（Ｓ１０）。次に、下部電極１１上に、ＡＬＤ法を用いて、誘電体層１２を形成する（Ｓ２０）。なお、これらの処理は、容量素子１０の製造方法の第１例と同じである。
【０１２４】
次に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の熱処理を行う（Ｓ３０）。具体的には、誘電体層１２に対して３５０℃の温度で熱処理を行う。当該熱処理は、ＡＬＤ法に用いたチャンバ内で行われる。
【０１２５】
このとき、ＨｆＯｘ膜の成膜工程における最終ステップで温度上昇を行ってもよい。具体的には、ＡＬＤ法を用いて行うＨｆＯｘ膜形成工程において、前駆体（プリカーサー）の供給及び反応ガスの供給サイクルが全て完了した後に、基板温度を上昇させてもよい。なお、ＡＬＤ法において、前駆体の供給は、３００℃以下の温度で行われる。なお、ステップＳ３０の熱処理は、ＡＬＤ法とは異なるチャンバ内で行われてもよい。
【０１２６】
次に、スパッタリング法を用いて上部電極１３を形成する（Ｓ４０）。例えば、３００℃以下の温度で、誘電体層１２上にプラチナ膜を成膜することで、上部電極１３を形成する。
【０１２７】
最後に、容量素子１０に対して、水素雰囲気下の熱処理を行う（Ｓ５０）。この熱処理は、容量素子１０の製造方法の第１例と同じである。
【０１２８】
以上の工程を経て、リーク電流が低減され、絶縁性が高い容量素子１０が製造される。
【０１２９】
次に、容量素子１０の製造方法の第３例について、図１２を用いて説明する。第３例では、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理を、上部電極１３を積層した後で、かつ、水素雰囲気下の第２熱処理を行う前に行う。
【０１３０】
具体的には、図１２に示すように、まず、基板の上方に下部電極１１を形成する（Ｓ１０）。次に、下部電極１１上に、ＡＬＤ法を用いて、誘電体層１２を形成する（Ｓ２０）。次に、誘電体層１２上に、スパッタリング法を用いて、上部電極１３を形成する（Ｓ４０）。なお、これらの処理は、容量素子１０の製造方法の第２例と同じである。
【０１３１】
上部電極１３を形成した後、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の熱処理を行う（Ｓ４５）。具体的には、誘電体層１２を備える容量素子１０に対して３５０℃の温度で熱処理を行う。当該熱処理は、スパッタリング法に用いたチャンバ内、又は、別の加熱装置が備えるチャンバ内で行われる。
【０１３２】
最後に、容量素子１０に対して、水素雰囲気下の熱処理を行う（Ｓ５０）。この熱処理は、容量素子１０の製造方法の第１例及び第２例と同じである。
【０１３３】
以上の工程を経て、リーク電流が低減され、絶縁性が高い容量素子１０が製造される。
【０１３４】
次に、容量素子１０の製造方法の第４例について、図１３を用いて説明する。第４例では、水素を除く雰囲気下又は真空下の第１熱処理を、水素雰囲気下の第２熱処理を行った後に行う。
【０１３５】
図１２と比較して分かるように、図１３に示す第４例では、ステップＳ５０における水素雰囲気下の第２熱処理が、ステップＳ４５における水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理より先に行われる。
【０１３６】
以上の工程を経て、リーク電流が低減され、絶縁性が高い容量素子１０が製造される。
【０１３７】
続いて、本実施の形態に係る容量素子１０を備えるイメージセンサ１００について、図１４を用いて説明する。図１４は、本実施の形態に係るイメージセンサ１００の断面構造を示す断面図である。
【０１３８】
イメージセンサ１００は、行列状に配列された複数の画素を備える。複数の画素の各々は、受光した光を光電変換することで電気信号を生成する光電変換素子と、当該光電変換素子によって生成された電気信号を処理する画素回路とを備える。図１４は、イメージセンサ１００の１つの画素の断面構成を示している。
【０１３９】
図１４に示すように、本実施の形態に係るイメージセンサ１００は、一例として光電変換膜１３２を画素回路の上方に積層させた積層構造を有するイメージセンサを示す。具体的には、イメージセンサ１００は、基板１１０と、多層配線構造１２０と、光電変換素子１３０とを備える。
【０１４０】
基板１１０は、半導体基板であり、例えばＳｉ基板である。
【０１４１】
多層配線構造１２０は、光電変換素子１３０によって生成された電気信号を処理する画素回路を含んでいる。具体的には、図１４に示すように、多層配線構造１２０には、複数のトランジスタＴｒ１、Ｔｒ２及びＴｒ３と、複数の容量素子Ｃｓ及びＣｃと、複数の配線とが含まれる。
【０１４２】
複数のトランジスタＴｒ１、Ｔｒ２及びＴｒ３はそれぞれ、リセットトランジスタ、及び、電荷の読み出し用のトランジスタなどである。トランジスタＴｒ１、Ｔｒ２及びＴｒ３は、例えばＭＯＳＦＥＴである。各トランジスタのソース領域及びドレイン領域などは、基板１１０の表面領域に形成されている。
【０１４３】
容量素子Ｃｃは、光電変換素子１３０から取り出される信号電荷を蓄積する容量素子である。容量素子Ｃｓは、ｋＴＣノイズを除去するための容量素子である。各トランジスタ、各容量素子及び各配線は、シリコン酸化膜などの絶縁性材料から形成される層間絶縁膜などによって分離されている。
【０１４４】
光電変換素子１３０は、画素電極１３１と、光電変換膜１３２と、透明電極１３３とを備える。画素電極１３１と透明電極１３３とは、光電変換膜１３２を間に挟んで、互いに対向して配置されている。光電変換膜１３２は、画素電極１３１と透明電極１３３との各々に面で接触している。
【０１４５】
画素電極１３１は、画素毎に互いに分離して設けられている。画素電極１３１は、例えば、アルミニウム又は銅などの金属などの導電性材料を用いて形成されている。
【０１４６】
光電変換膜１３２は、有機材料又はアモルファスシリコンなどの無機材料を用いて形成されている。光電変換膜１３２は、透明電極１３３を介して光が入射した場合に、入射した光の量に応じた信号電荷を生成する。信号電荷は、画素電極１３１を介して取り出され、容量素子Ｃｃに蓄積される。
【０１４７】
透明電極１３３は、ＩＴＯなどの透明導電性材料を用いて形成されている。透明電極１３３及び光電変換膜１３２は、例えば、各画素に共通して設けられている。
【０１４８】
本実施の形態に係る容量素子１０は、例えば、容量素子Ｃｓとして利用される。具体的には、図１４に示すように、イメージセンサ１００は、ｋＴＣノイズの除去用の容量素子として、容量素子１０を備える。基板１１０の上方で、かつ、多層配線構造１２０の内部に、下部電極１１、誘電体層１２及び上部電極１３がこの順に積層されることで、容量素子１０が設けられている。
【０１４９】
なお、容量素子１０は、信号電荷を蓄積するための容量素子Ｃｃとして利用されてもよい。これにより、高照度の入射光に対しても白飛びせずに露光できるようになり、飽和電子数の多い画素を実現することができる。
【０１５０】
容量素子１０は、イメージセンサ１００において、上述した以外にも様々な利用形態を取ることができる。例えば、容量素子１０を、一時的に電荷を保存する容量素子として利用してもよい。また、容量素子１０が、イメージセンサ１００中のＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）とトランジスタを介して接続され、信号電荷に応じて選択的に用いられる構成としてもよい。
【０１５１】
また、容量素子１０は、イメージセンサ１００の画素部に限らず、列回路などの周辺回路部にも設けることができる。例えば、サンプルホールド回路の容量素子として利用することで、リーク電流が少なく、ノイズの少ないサンプリングができる。
【０１５２】
イメージセンサ１００では、容量素子１０の下方に、ＭＯＳＦＥＴからなる複数のトランジスタＴｒ１、Ｔｒ２及びＴｒ３が設けられている。このため、容量素子１０の形成後に、ＭＯＳＦＥＴの特性を回復させるために、水素雰囲気下の熱処理が行われる。しかしながら、上述したように、水素雰囲気下の熱処理は、容量素子１０のリーク電流を増加させる。
【０１５３】
そこで、上述したように、本実施の形態では、水素雰囲気下の熱処理の前又は後に、水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の熱処理を行うことで、容量素子１０のリーク電流を低減させることができる。これにより、絶縁性が高い容量素子１０を実現することができる。また、イメージセンサ１００は、絶縁性が高い容量素子１０を備えるので、信頼性を高めることができる。
【０１５４】
光電変換膜１３２に有機材料を用いる場合は、容量素子１０に対する水素雰囲気下の第２熱処理、および水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理を、光電変換膜１３２の形成前に行ってもよい。具体的には、光電変換膜１３２を形成する工程を、図１０に示した製造方法における水素雰囲気下の熱処理（Ｓ５０）の後、図１１に示した製造方法における水素雰囲気下の熱処理（Ｓ５０）の後、図１２に示した製造方法における水素雰囲気下の熱処理（Ｓ５０）の後、あるいは図１３に示した製造方法における水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の熱処理（Ｓ４５）の後に行ってもよい。
【０１５５】
このようにすることで、耐熱性が低い有機材料、または水素との反応性が高い有機材料を光電変換膜１３２に用いる場合でも、容量素子１０の形成による光電変換膜１３２の特性の変化及び劣化が発生しない。この場合において、容量素子１０は、ＭＯＳＦＥＴから成るトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、光電変換膜１３２との間に設けられる。
【０１５６】
また、光電変換膜１３２にアモルファスシリコンを用いる場合、容量素子１０に対する水素雰囲気下の第２熱処理は、アモルファスシリコン膜のダングリングボンドを水素終端させる処理工程を兼ねることができる。具体的には、アモルファスシリコンからなる光電変換膜１３２のダングリングボンドを水素終端させる工程を、図１０から図１３に示した製造方法における水素雰囲気下の熱処理（Ｓ５０）と同時に行ってもよい。これにより、熱処理の工程数を減らすことができるとともに、欠陥の少ないアモルファスシリコン膜を得ることができる。
【０１５７】
光電変換膜１３２にアモルファスシリコンを用いる場合、容量素子１０は、ＭＯＳＦＥＴから成るトランジスタＴｒ１、Ｔｒ２、Ｔｒ３の上方ではあるが、光電変換膜１３２の上方、および下方のどちらにも設けることができる。すなわち、アモルファスシリコンからなる光電変換膜１３２を形成する工程は、図１０に示した製造方法における下部電極１１を形成する工程（Ｓ１０）の前、上部電極１３を形成する工程（Ｓ３５）の後、図１１から図１３に示した製造方法における下部電極１１を形成する工程（Ｓ１０）の前、もしくは図１１から図１３に示した製造方法における上部電極１３を形成する工程（Ｓ４０）の後に行われる。
【０１５８】
また、複数のトランジスタＴｒ１、Ｔｒ２、及びＴｒ３は、全てまたは一部を薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）により代替することも可能である。ＴＦＴは、Ｓｉ基板の位置に制約されず、容量素子１０の下方および上方、光電変換膜１３２の下方および上方のいずれの位置にも形成することができる。ＴＦＴの半導体層には、有機半導体材料、水素化アモルファスシリコン、ＩｎＧａＺｎＯまたはＩｎＡｌＧａＺｎＯのような酸化物半導体材料を用いることができる。
【０１５９】
ＴＦＴの半導体層に、水素と反応性の高い有機半導体材料、または酸化物半導体材料を用いる場合は、容量素子１０を形成後に、ＴＦＴを形成してもよい。具体的には、ＴＦＴを形成する工程を、図１０から図１３に示した製造方法における水素雰囲気下の熱処理（Ｓ５０）の後に行ってもよい。この場合は、複数のトランジスタＴｒ１、Ｔｒ２、及びＴｒ３のうちＴＦＴで構成されるトランジスタは、容量素子１０の上方に設けられる。
【０１６０】
なお、イメージセンサ１００は、光電変換素子１３０を有する構成に限定されず、基板に受光領域が形成された構造、すなわちフォトダイオードを有してもよい。また、イメージセンサ１００は、光電変換素子１３０と、フォトダイオードとの両方を有してもよい。イメージセンサ１００がフォトダイオードを有する場合においても、光電変換素子１３０を有する場合と同様に、容量素子１０は様々な利用形態を取ることができる。
【０１６１】
イメージセンサ１００がフォトダイオードを有する場合、複数のフォトダイオードを有する半導体基板と、複数のトランジスタで構成される信号処理回路を有する半導体基板とを貼り合わせてもよい。このような構造は、特開２０１６−１８１９３５号公報に記載されるような垂直チップスタックと呼ばれる構造である。ここで、「半導体基板を貼り合わせる」とは、半導体基板同士を直接貼り合わせること、および各半導体基板上に形成された多層配線構造を介して貼り合わせることを含む。
【０１６２】
このとき、本実施の形態に係る容量素子１０の水素雰囲気下の第２熱処理、および水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理の少なくとも一方は、２つの半導体基板を貼り合わせた後に行ってもよい。具体的には、フォトダイオードを有する半導体基板と信号処理回路を有する半導体基板とを貼り合わせる工程を、図１０に示した製造方法における上部電極１３を形成する工程（Ｓ３５）と水素雰囲気下の熱処理（Ｓ５０）との間、図１１に示した製造方法における上部電極１３を形成する工程（Ｓ４０）と水素雰囲気下の熱処理（Ｓ５０）との間、図１２に示した製造方法における上部電極１３を形成する工程（Ｓ４０）と水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の熱処理（Ｓ４５）との間、もしくは図１３に示した製造方法における上部電極１３を形成する工程（Ｓ４０）と水素雰囲気下の熱処理（Ｓ５０）との間に行ってもよい。
【０１６３】
なお、容量素子１０は、２つの半導体基板のそれぞれに形成された多層配線構造のうちの一方、または両方に形成してもよく、両方に形成する場合は、基板を貼り合わせた後に水素雰囲気下の第２熱処理、および水素を除く雰囲気下又は１０−２Ｐａ以下の減圧下の第１熱処理を行うことで、同時にリーク電流の少ない容量素子を得ることができる。
【０１６４】
（他の実施の形態）
以上、１つ又は複数の態様に係る容量素子、イメージセンサ及び容量素子の製造方法について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
【０１６５】
例えば、容量素子１０は、平行平板型の容量素子でなくてもよい。実施の形態の変形例に係る容量素子について、図１５を用いて説明する。
【０１６６】
図１５は、本変形例に係る容量素子２０の例示的な構造を示す断面図である。図１５に示す容量素子２０は、平行平板型の容量素子ではなく、３次元構造型の容量素子である。具体的には、容量素子２０は、下部電極２１と、誘電体層２２と、上部電極２３とを備える。なお、容量素子２０は、実施の形態に係る容量素子１０と比較して、その断面構造が相違する点を除いて、各層を構成する材料及び製造方法などは、実施の形態に係る容量素子１０と同様である。
【０１６７】
図１５に示すように、下部電極２１と誘電体層２２との界面は、上部電極２３から下部電極２１に向かう方向、すなわち、深さ方向に凹んだトレンチ形状を有する。誘電体層２２は、トレンチ形状に沿って略均一な膜厚で設けられている。本変形例では、下部電極２１も、トレンチ形状に沿って略均一な膜厚で設けられている。上部電極２３は、上面が略平坦で、かつ、下面がトレンチ形状に沿って設けられている。
【０１６８】
これにより、トレンチ形状における溝の側面部において、上部電極２３と下部電極２１とが互いに対向する領域が増える。このため、平面視において、図１に示す容量素子１０と同じ大きさであっても、容量素子２０の表面積が大きくなり、容量が大きくなる。
【０１６９】
なお、図１５では、２つの溝を有するトレンチ形状を一例に示したが、溝の個数は１つでもよく、３つ以上でもよい。また、溝の個数を多くする、又は、溝を深くすることで、容量素子２０の容量を大きくすることができる。
【０１７０】
また、上記の各実施の形態は、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１７１】
本開示は、絶縁性が高い容量素子、及び、当該容量素子を備える光検出装置又はイメージセンサなどに適用可能である。本開示に係る容量素子は、特に、高感度の撮影、又は、ＨＤＲ（Ｈｉｇｈ  Ｄｙｎａｍｉｃ  Ｒａｎｇｅ）の撮影が求められる場合において有用である。光検出装置又はイメージセンサは、例えば、デジタルカメラ、車両搭載用カメラなどに適用される。デジタルカメラは、例えば、人、動植物、風景、建造物などを被写体とし、日中の屋外での撮影、又は、照明の少ない屋外若しくは夜間での撮影に利用され得る。また、車両搭載用カメラは、例えば、車両が安全に走行するための、制御装置に対する入力装置として利用され得る。あるいは、車両が安全に走行するための、オペレータの支援に利用され得る。
【符号の説明】
【０１７２】
１０、２０  容量素子
１１、２１  下部電極
１２、２２  誘電体層
１３、２３  上部電極
１００  イメージセンサ
１１０  基板
１２０  多層配線構造
１３０  光電変換素子
１３１  画素電極
１３２  光電変換膜
１３３  透明電極
【図１】
2019054237.tif 000004
【図２】
2019054237.tif 000005
【図３】
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【図４】
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【図５】
2019054237.tif 000008
【図６】
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【図７】
2019054237.tif 000010
【図８】
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【図９】
2019054237.tif 000012
【図１０】
2019054237.tif 000013
【図１１】
2019054237.tif 000014
【図１２】
2019054237.tif 000015
【図１３】
2019054237.tif 000016
【図１４】
2019054237.tif 000017
【図１５】
2019054237.tif 000018