(57)【要約】【課題】構成の自由度を高めて静電破壊を抑制する。【解決手段】アレイ基板１１Ｂは、画素ＰＸと、ソース配線１６と、パネル側入力端子部１８と、第２配線２１と、ソース配線１６またはパネル側入力端子部１８に接続される第２低抵抗配線部２７と、パネル側入力端子部１８またはソース配線１６に接続されていて第２配線２１に占める配線長の比率が第２低抵抗配線部２７よりも高い第２高抵抗配線部２８と、第２低抵抗配線部２７と第２高抵抗配線部２８とを接続する第２接続部２９と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
画素と、
前記画素に接続される画素配線と、
前記画素配線に信号を入力するための信号入力部と、
前記画素配線と前記信号入力部とに接続される配線と、
前記配線を構成し一端側が前記画素配線または前記信号入力部に接続される低抵抗配線部と、
前記配線を構成し一端側が前記信号入力部または前記画素配線に接続されていて前記低抵抗配線部よりも高抵抗で且つ前記配線に占める配線長の比率が前記低抵抗配線部よりも高い高抵抗配線部と、
前記低抵抗配線部と前記高抵抗配線部との他端側同士を接続する接続部と、を備えるアクティブマトリクス基板。
【請求項２】
前記配線に対して端側に配され且つ前記配線よりも配線長が長い第２の配線を備えており、
前記第２の配線は、一端側が前記画素配線または前記信号入力部に接続される第２の低抵抗配線部と、一端側が前記信号入力部または前記画素配線に接続されていて前記第２の低抵抗配線部よりも高抵抗な第２の高抵抗配線部と、を有していて、前記第２の低抵抗配線部と前記第２の高抵抗配線部との他端側同士が第２の接続部により接続されている請求項１記載のアクティブマトリクス基板。
【請求項３】
前記第２の配線は、複数が並んで配されていて、前記画素配線に接続される前記第２の低抵抗配線部または前記第２の高抵抗配線部が、前記一端側に対して前記他端側が前記第２の配線の並び方向について中央側に偏在するよう前記並び方向に対する斜め方向に沿って引き回されるのに対し、前記信号入力部に接続される前記第２の高抵抗配線部または前記第２の低抵抗配線部が、前記他端側に対して前記一端側が前記並び方向について中央側に偏在するよう前記斜め方向に沿って引き回されており、
複数の前記第２の接続部は、その配列ピッチが複数の前記画素配線の配列ピッチよりも狭くされるとともに、前記並び方向について中央側に配されるものほど前記画素配線側にシフトするよう配されている請求項２記載のアクティブマトリクス基板。
【請求項４】
複数の前記第２の配線は、前記画素配線に接続されていて前記並び方向について隣り合う前記第２の低抵抗配線部または前記第２の高抵抗配線部の間の配列ピッチと、前記信号入力部に接続されていて前記並び方向について隣り合う前記第２の高抵抗配線部または前記第２の低抵抗配線部の間の配列ピッチと、が等しい請求項３記載のアクティブマトリクス基板。
【請求項５】
複数の前記第２の配線は、前記画素配線に接続される前記第２の低抵抗配線部または前記第２の高抵抗配線部が前記並び方向に対してなす角度と、前記信号入力部に接続される前記第２の高抵抗配線部または前記第２の低抵抗配線部が前記並び方向に対してなす角度と、が等しい請求項３または請求項４記載のアクティブマトリクス基板。
【請求項６】
前記高抵抗配線部及び前記第２の高抵抗配線部は、第１導電膜からなるのに対し、前記低抵抗配線部及び前記第２の低抵抗配線部は、前記第１導電膜に対して絶縁膜を介して異なる層に配されるとともに前記第１導電膜よりもシート抵抗が低い第２導電膜からなる請求項２から請求項５のいずれか１項に記載のアクティブマトリクス基板。
【請求項７】
前記配線は、複数が並んで配されるとともに、前記画素配線に接続される前記低抵抗配線部と前記信号入力部に接続される前記高抵抗配線部とが前記接続部により接続される一方の配線と、前記画素配線に接続される前記高抵抗配線部と前記信号入力部に接続される前記低抵抗配線部とが前記接続部により接続される他方の配線と、が含まれており、
複数の前記接続部は、複数の前記配線において前記画素配線からの延面距離と前記信号入力部からの延面距離とが等しくなる位置を通る基準仮想線に対して前記画素配線側に偏在する第１仮想線上と、前記基準仮想線に対して前記信号入力部側に偏在する第２仮想線上と、に配されている請求項１から請求項６のいずれか１項に記載のアクティブマトリクス基板。
【請求項８】
複数の前記配線は、自身の並び方向について中央側ほど配線長が短くなっており、
複数の前記接続部は、前記配線の配線長が短くなるほど前記配線の配線抵抗が高くなるよう前記第１仮想線上と前記第２仮想線上とに配されている請求項７記載のアクティブマトリクス基板。
【請求項９】
複数の前記配線は、自身の並び方向について中央側ほど配線長が短くなっており、
複数の前記接続部は、前記第１仮想線及び前記第２仮想線がそれぞれ直線となるよう配されている請求項７または請求項８記載のアクティブマトリクス基板。
【請求項１０】
複数の前記接続部は、前記第１仮想線及び前記第２仮想線がそれぞれ曲線となるよう配されている請求項７または請求項８記載のアクティブマトリクス基板。
【請求項１１】
複数の前記配線は、前記一方の配線と前記他方の配線とが交互に並ぶよう配されている請求項７から請求項１０のいずれか１項に記載のアクティブマトリクス基板。
【請求項１２】
複数の前記配線は、前記一方の配線または前記他方の配線が複数続けて並ぶよう配されている請求項７から請求項１０のいずれか１項に記載のアクティブマトリクス基板。
【請求項１３】
複数の前記配線には、前記一方の配線と前記他方の配線とが隣り合う配列が少なくとも一部に含まれており、
互いに隣り合う前記一方の配線及び前記他方の配線は、前記画素配線に接続される前記低抵抗配線部と、前記画素配線に接続される前記高抵抗配線部と、における前記一端側に対して前記他端側が複数の前記配線の並び方向について中央側にそれぞれ偏在するよう前記並び方向に対する斜め方向に沿ってそれぞれ引き回されるとともに、前記画素配線に接続される前記低抵抗配線部と、前記画素配線に接続される前記高抵抗配線部と、が互いに非重畳となるよう配されている請求項７から請求項１２のいずれか１項に記載のアクティブマトリクス基板。
【請求項１４】
複数の前記配線には、前記一方の配線と前記他方の配線とが隣り合う配列が少なくとも一部に含まれており、
互いに隣り合う前記一方の配線及び前記他方の配線は、前記画素配線に接続される前記低抵抗配線部と、前記画素配線に接続される前記高抵抗配線部と、における前記一端側に対して前記他端側が複数の前記配線の並び方向について中央側にそれぞれ偏在するよう前記並び方向に対する斜め方向に沿ってそれぞれ引き回されるとともに、前記画素配線に接続される前記低抵抗配線部と、前記画素配線に接続される前記高抵抗配線部と、が絶縁膜を介して互いに重畳するよう配されている請求項７から請求項１２のいずれか１項に記載のアクティブマトリクス基板。
【請求項１５】
前記配線は、複数が並んで配されていて、前記画素配線に接続される前記低抵抗配線部または前記高抵抗配線部が、前記一端側に対して前記他端側が前記配線の並び方向について中央側に偏在するよう前記並び方向に対する斜め方向に沿って引き回されるのに対し、前記信号入力部に接続される前記高抵抗配線部または前記低抵抗配線部が、前記他端側に対して前記一端側が前記並び方向について同じ位置に配されるよう前記並び方向と直交する方向に沿って直線的に引き回される請求項１から請求項１４のいずれか１項に記載のアクティブマトリクス基板。
【請求項１６】
請求項１から請求項１５のいずれか１項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対して貼り合わせられる対向基板と、を備える表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び表示パネルに関する。
【背景技術】
【０００２】
従来、表示装置の一例として下記特許文献１，２に記載されたものが知られている。特許文献１に記載された表示装置は、外部接続端子と駆動ＩＣと表示部とのうちの２つの間を接続する複数の配線が基板上に並行して形成された画像表示装置において、複数の配線は、異なる平面上に形成される複数の導体層と、該複数の導体層同士を電気的に接続するコンタクトホール導体とを有し、隣接する配線は、互いに異なる平面上に形成される導体層同士が隣接するように形成する。
一方、特許文献２に記載された表示装置は、第１及び第２の配線部と、第１及び第２の配線部を接続する内側接続部を有する複数の信号線と、を備える。隣接する２本の一方の信号線の第１及び第２の配線部を第１及び第２の導電層によりそれぞれ構成し、他方の信号線の第１及び第２の配線部を第１及び第２の導電層によりそれぞれ構成する。また、複数の各信号線では、信号線の配線領域での配線位置に応じて、当該信号線の接続部の位置を定める。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８６４７４号公報
【０００４】
【特許文献１】国際公開第２０１４／１１２５６０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記した特許文献１に記載された表示装置によれば、隣接する配線の各導体層の長さが略等しく設定されているので、各導体層のシート抵抗が異なった場合においても隣接する配線間の抵抗の均一化が図られている。また、上記した特許文献２に記載された表示装置によれば、複数の各信号線では、第１及び第２の配線部の長さが互いに等しくなるように、接続部の位置が定められており、それにより特許文献１と同様の効果が得られる。これら特許文献１，２は、配線の各導体層の長さや信号線における第１及び第２の配線部の長さが等しくなる構成であることから、配線や信号線の配線長が同じであれば配線抵抗が均一になるものの、配線や信号線の配線長が短くなれば配線抵抗が低下する傾向にある。このため、配線長が短い配線や信号線にＥＳＤ（Electro-Static Discharge）が入力された場合には、その配線や信号線に接続された画素などには静電破壊が生じるおそれがあった。上記した特許文献１，２は、配線の各導体層の長さや信号線における第１及び第２の配線部の長さが等しくなる構成が特徴であるため、配線や信号線の構成を変更する自由度が乏しく、静電破壊を抑制する対策を採るのが困難であった。
【０００６】
本発明は上記のような事情に基づいて完成されたものであって、構成の自由度を高めて静電破壊を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のアクティブマトリクス基板は、画素と、前記画素に接続される画素配線と、前記画素配線に信号を入力するための信号入力部と、前記画素配線と前記信号入力部とに接続される配線と、前記配線を構成し一端側が前記画素配線または前記信号入力部に接続される低抵抗配線部と、前記配線を構成し一端側が前記信号入力部または前記画素配線に接続されていて前記低抵抗配線部よりも高抵抗で且つ前記配線に占める配線長の比率が前記低抵抗配線部よりも高い高抵抗配線部と、前記低抵抗配線部と前記高抵抗配線部との他端側同士を接続する接続部と、を備える。
【０００８】
このようにすれば、信号入力部からの信号は、配線を介して画素配線に伝送されて画素に供給される。配線は、従来に比べて構成の自由度が高められていて、配線に占める高抵抗配線部の配線長の比率が、低抵抗配線部の同比率よりも高くされているので、配線の全体の配線長が短くなった場合でも、配線に係る配線抵抗が低くなり過ぎるのを防ぐことができる。従って、配線にＥＳＤが入力された場合でも、配線に画素配線を介して接続された画素などに静電破壊が生じ難くなる。配線に画素配線を介して接続された画素などに静電破壊が生じ難くなれば、例えば配線にＥＳＤ保護回路を接続せずに済み、また仮にＥＳＤ保護回路を接続するにしても簡易的で小型なＥＳＤ保護回路で済む。これにより、配線に係る配置スペースを削減することができるので、狭額縁化を図る上で好適となる。
【発明の効果】
【０００９】
本発明によれば、構成の自由度を高めて静電破壊を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る液晶表示装置を構成する液晶パネルの平面図
【図２】液晶パネルを構成するアレイ基板における配線構成を示す平面図
【図３】アレイ基板の配線領域における第１配線及び第２配線を示す平面図
【図４】主に第２配線を示す平面図
【図５】図３のＡ−Ａ線断面図
【図６】図３のＢ−Ｂ線断面図
【図７】図３のＣ−Ｃ線断面図
【図８】第２接続部（第１接続部）付近における一方の第２配線（一方の第１配線）の断面図
【図９】第２接続部（第１接続部）付近における他方の第２配線（他方の第１配線）の断面図
【図１０】第１配線を示す平面図
【図１１】図３のＤ−Ｄ線断面図
【図１２】図３のＥ−Ｅ線断面図
【図１３】従来技術における配線に占める低抵抗配線部及び高抵抗配線部の配線長の比率のグラフ
【図１４】従来技術における配線の配線抵抗のグラフ
【図１５】本実施形態における各配線に占める低抵抗配線部及び高抵抗配線部の配線長の比率のグラフ
【図１６】本実施形態における各配線の配線抵抗のグラフ
【図１７】本発明の実施形態２に係る主に第２配線を示す平面図
【図１８】本発明の実施形態３に係るアレイ基板の配線領域における第１配線及び第２配線を示す平面図
【図１９】第１配線を示す平面図
【図２０】本発明の実施形態４に係るアレイ基板の配線領域における第１配線及び第２配線を示す平面図
【図２１】主に第２配線を示す平面図
【図２２】本発明の他の実施形態（１）に係るアレイ基板における配線構成を示す平面図
【図２３】本発明の他の実施形態（２）に係るアレイ基板における配線構成を示す平面図
【図２４】本発明の他の実施形態（３）に係るアレイ基板における配線構成を示す平面図
【図２５】本発明の他の実施形態（４）に係るアレイ基板における配線構成を示す平面図
【図２６】本発明の他の実施形態（５）に係るアレイ基板における配線構成を示す平面図
【図２７】本発明の他の実施形態（６）に係るアレイ基板における配線構成を示す平面図
【図２８】本発明の他の実施形態（７）に係るアレイ基板における配線構成を示す平面図
【図２９】本発明の他の実施形態（８）に係るアレイ基板における配線構成を示す平面図
【図３０】本発明の他の実施形態（９）に係るアレイ基板における配線構成を示す平面図
【図３１】本発明の他の実施形態（１０）に係る液晶パネルの平面図
【図３２】本発明の他の実施形態（１１）に係る液晶パネルの平面図
【発明を実施するための形態】
【００１１】
＜実施形態１＞
本発明の実施形態１を図１から図１６によって説明する。本実施形態では、液晶表示装置（表示装置）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図５などの上側を表側とし、同図下側を裏側とする。
【００１２】
液晶表示装置１０は、図１に示すように、画像を表示可能な液晶パネル（電子デバイス、表示パネル）１１と、液晶パネル１１に対して表示に利用するための光を照射する外部光源である図示しないバックライト装置（照明装置）と、を典型的に備える。液晶パネル１１は、平面形状が長方形とされており、その長辺方向がＸ軸方向と、短辺方向がＹ軸方向と、厚さ方向（液晶パネル１１の板面の法線方向）がＺ軸方向と、それぞれ一致している。液晶パネル１１は、その画面の中央側が画像を表示可能な表示領域（アクティブエリア、画素領域）ＡＡとされるのに対し、外周端側が表示領域ＡＡを取り囲む非表示領域（ノンアクティブエリア、非画素領域）ＮＡＡとされる。なお、図１及び図２では、一点鎖線が表示領域ＡＡの外形を表しており、当該一点鎖線よりも外側の領域が非表示領域ＮＡＡとなっている。
【００１３】
液晶パネル１１は、図１に示すように、一対のほぼ透明な（透光性を有する）ガラス製の基板１１Ａ，１１Ｂを、所定の間隔を空けて貼り合わせてなる。両基板１１Ａ，１１Ｂ間には、電界印加に伴ってその配向が変化する物質である液晶分子を含む液晶層（光変調材）と、エポキシ樹脂などからなり両基板１１Ａ，１１Ｂ間のギャップを保持するとともに液晶層を取り囲んで液晶層をシールするシール部（液晶層共々図示せず）と、が介設されている。両基板１１Ａ，１１Ｂのうち表側（正面側）がＣＦ基板（対向基板）１１Ａとされ、裏側（背面側）がアレイ基板（アクティブマトリクス基板）１１Ｂとされる。両基板１１Ａ，１１Ｂは、共に長方形状とされる。なお、両基板１１Ａ，１１Ｂの外面側には、それぞれ偏光板（図示せず）が貼り付けられている。
【００１４】
ＣＦ基板１１Ａは、図１に示すように、短辺寸法がアレイ基板１１Ｂの同寸法よりも小さくされるとともに、アレイ基板１１Ｂに対してＹ軸方向についての一方（図１に示す上側）の短辺側端部を揃えた状態で貼り合わせられている。従って、アレイ基板１１ＢのうちＹ軸方向についての他方（図１に示す下側）の短辺側端部は、ＣＦ基板１１Ａが重なり合うことがないＣＦ基板非重畳部１１Ｂ１とされる。ＣＦ基板非重畳部１１Ｂ１は、表側の板面がＣＦ基板１１Ａにより覆われることなく外部に露出するとともに、後述するドライバ１２やフレキシブル基板（図示せず）などの部品が実装されている。ＣＦ基板非重畳部１１Ｂ１におけるドライバ１２やフレキシブル基板などの実装領域には、各種の端子類が形成されている。なお、ドライバ１２の実装領域及びそこに設けられる端子類に関しては後に詳しく説明する。ドライバ１２は、横長の方形状をなしており、ＣＦ基板非重畳部１１Ｂ１におけるドライバ１２の実装領域に対してＣＯＧ（Chip On Glass）実装されている。ドライバ１２は、内部に駆動回路を有するＬＳＩチップからなり、フレキシブル基板によって伝送される外部の信号供給源（コントロール基板）からの各種信号を処理する。ＣＦ基板非重畳部１１Ｂ１のうち、ドライバ１２の実装領域に対して表示領域ＡＡ側とは反対側の領域に対してフレキシブル基板が実装されている。ドライバ１２及びフレキシブル基板は、ＣＦ基板非重畳部１１Ｂ１に対して図示しない異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を介して電気的に且つ機械的に接続されている。
【００１５】
次に、液晶パネル１１における表示領域ＡＡの構成について説明する。アレイ基板１１Ｂの表示領域ＡＡには、図２に示すように、ＴＦＴ（薄膜トランジスタ、スイッチング素子）１３及び画素電極１４が少なくとも設けられている。ＴＦＴ１３及び画素電極１４は、液晶パネル１１における表示単位である画素ＰＸを構成しており、多数個ずつＸ軸方向及びＹ軸方向に沿って間隔を空けて並んでマトリクス状（行列状）に設けられている。これらＴＦＴ１３及び画素電極１４の周りには、互いに直交（交差）するゲート配線（走査線、画素配線）１５及びソース配線（信号線、画素配線）１６が配設されている。ゲート配線１５は、Ｘ軸方向に沿って延在しつつＹ軸方向に沿って多数本が所定の配列ピッチで並んで配されているのに対し、ソース配線１６は、Ｙ軸方向に沿って延在しつつＸ軸方向に沿って多数本が所定の配列ピッチで並んで配されている。ゲート配線１５は、次述する第２金属膜Ｍ２に対して下層側に配されてＴａ（タンタル）やＷ（タングステン）などの相対的にシート抵抗が高くて高融点の金属材料からなる第１金属膜（第１導電膜）Ｍ１をパターニングしてなる。これに対し、ソース配線１６は、第１金属膜Ｍ１に対して絶縁膜ＩＮを介して上層側に配されてＡｌ（アルミニウム）やＣｒ（クロム）などの相対的にシート抵抗が低くて低融点の金属材料からなる第２金属膜（第２導電膜）Ｍ２をパターニングしてなる。なお、これら各金属膜Ｍ１，Ｍ２及び絶縁膜ＩＮは、図５などに図示されている。ＴＦＴ１３は、ゲート配線１５に接続されるゲート電極と、ソース配線１６に接続されるソース電極と、画素電極１４に接続されるドレイン電極と、ソース電極及びドレイン電極に接続されて半導体材料からなるチャネル部と、を有する。チャネル部の半導体材料としては、アモルファスシリコン、酸化物半導体、低温多結晶シリコンなどを用いることが可能である。そして、ＴＦＴ１３は、ゲート配線１５に接続されたゲート電極供給される走査信号に基づいて駆動される。すると、ソース配線１６に接続されたソース電極に供給される画像信号（データ信号）に係る電位がチャネル部を介してドレイン電極に供給され、もって画素電極１４が画像信号に係る電位に充電される。画素電極１４は、透明電極材料（例えばＩＴＯなど）からなる。画素電極１４は、ゲート配線１５とソース配線１６とに取り囲まれた領域に配されている。ＣＦ基板１１Ａまたはアレイ基板１１Ｂのいずれかには、画素電極１４と同様の透明電極材料からなり、画素電極１４と重畳配置される共通電極（図示せず）が設けられており、この共通電極と各画素電極１４との間に生じる電位差に基づいて液晶層に所定の電界が印加され、それにより各画素ＰＸに所定の階調表示を行わせることが可能となる。なお、ＣＦ基板１１Ａの表示領域ＡＡにおける内面側には、図示は省略するが、各画素電極１４と重畳する形で配されて赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色のカラーフィルタや隣り合うカラーフィルタ間を仕切る遮光部（ブラックマトリクス）などが設けられている。
【００１６】
次に、アレイ基板１１Ｂにおけるドライバ１２の実装領域（端子領域）及びそこに設けられる端子類について説明する。アレイ基板１１Ｂにおけるドライバ１２の実装領域には、図２に示すように、ドライバ１２に信号を出力するためのパネル側出力端子部Ｔｅと、ドライバ１２からの信号が入力されるパネル側入力端子部（信号入力部）１８と、が設けられている。なお、図２では、ドライバ１２及びその実装領域（端子領域）を二点鎖線により図示している。パネル側出力端子部Ｔｅ及びパネル側入力端子部１８は、ドライバ１２の実装領域においてＹ軸方向について間に所定の間隔を空けて配されている。このうち、パネル側出力端子部Ｔｅは、ドライバ１２の実装領域のうち、Ｙ軸方向についてフレキシブル基板側（表示領域ＡＡ側とは反対側）に配されているのに対し、パネル側入力端子部１８は、Ｙ軸方向について表示領域ＡＡ側（フレキシブル基板側とは反対側）に配されている。パネル側出力端子部Ｔｅ及びパネル側入力端子部１８は、Ｘ軸方向、つまりドライバ１２の長辺方向（ソース配線１６の並び方向）に沿って多数個ずつがそれぞれ所定の間隔を空けて直線的に並んで配置されている。これに対して、ドライバ１２には、パネル側出力端子部Ｔｅに電気的に接続されるドライバ側入力端子部と、パネル側入力端子部１８に電気的に接続されるドライバ側出力端子部（ドライバ側入力端子部共々図示せず）とが設けられている。なお、フレキシブル基板の実装領域には、接続配線によってパネル側出力端子部Ｔｅに接続されていて、フレキシブル基板側から入力信号の供給を受ける外部接続端子部（接続配線共々図示せず）が形成されている。
【００１７】
アレイ基板１１Ｂの非表示領域ＮＡＡのうち、表示領域ＡＡとドライバ１２の実装領域（端子領域）との間には、図２に示すように、表示領域ＡＡのソース配線１６に接続されるソース回路部（列回路部）１７と、ソース回路部１７とパネル側入力端子部１８とを接続するための各配線２０，２１が配される配線領域ＷＡと、が配されている。ソース回路部１７は、ＴＦＴ１３と同じ半導体材料をベースとしてアレイ基板１１Ｂ上にモノリシックに形成されている。ソース回路部１７は、Ｙ軸方向について表示領域ＡＡに隣接する位置に配されていて各ソース配線１６の端部に接続されている。ソース回路部１７は、ドライバ１２側から供給される出力信号に含まれる画像信号を、各ソース配線１６に振り分けるスイッチ回路（ＲＧＢスイッチ回路）を有している。具体的には、ソース配線１６は、表示領域ＡＡにおいてＸ軸方向に沿って多数本が並んで配置されるとともに、赤色、緑色及び青色の各色の画素ＰＸをなす各ＴＦＴ１３にそれぞれ接続されているのに対して、ソース回路部１７は、スイッチ回路によってドライバ１２側から供給される画像信号を赤色、緑色及び青色の各ソース配線１６に振り分けて供給している。従って、ソース回路部１７は、全てのソース配線１６に接続されるよう、Ｘ軸方向についての形成範囲が表示領域ＡＡと同等とされており、ドライバ１２の実装領域よりも広くなっている。
【００１８】
配線領域ＷＡは、図２に示すように、アレイ基板１１Ｂの非表示領域ＮＡＡのうち、Ｙ軸方向についてソース回路部１７とドライバ１２の実装領域（パネル側入力端子部１８）との間に配されている。ここで、ソース回路部１７とドライバ１２の実装領域とを比べると、Ｘ軸方向についての形成範囲は前者が後者よりも広くなっている。従って、配線領域ＷＡは、Ｘ軸方向についての形成範囲がソース回路部１７側ほど広くなり、ドライバ１２の実装領域側ほど狭くなっている。そして、この配線領域ＷＡに形成される各配線２０，２１は、ソース回路部１７側からドライバ１２の実装領域側へ向けて略扇状に絞り込まれるように配索されている。配線領域ＷＡには、Ｘ軸方向（ソース配線１６の並び方向）について両端側に複数ずつ配される第１配線２０と、Ｘ軸方向について中央側に複数配されて第１配線２０よりも配線長が短い第２配線２１と、が設けられている。これら第１配線２０及び第２配線２１の設置数は、ソース配線１６の設置数の１／３程度とされる。第１配線２０及び第２配線２１は、ソース回路部１７からドライバ１２の実装領域に至る途中にＸ軸方向及びＹ軸方向に対する斜め方向に沿って延在する第１斜め延在部２２及び第２斜め延在部２３をそれぞれ有しているが、端側に配される第１配線２０の第１斜め延在部２２の方が中央側に配される第２配線２１の第２斜め延在部２３よりも配線長が長くなっている。これは、第１配線２０は、ソース回路部１７に対する接続位置と、パネル側入力端子部１８に対する接続位置と、の間のＸ軸方向についての距離が、第２配線２１に係る同距離よりも大きいためである。さらには、第１配線２０及び第２配線２１の配線長は、Ｘ軸方向についての配置が端側になるほど長くなり、逆にコネクタについての配置が中央側になるほど短くなる傾向にある。これは、第１配線２０及び第２配線２１において、ソース回路部１７側の接続位置と、パネル側入力端子部１８側の接続位置と、の間のＸ軸方向についての距離が、Ｘ軸方向について端側ほど大きくなり、逆にＸ軸方向について中央側ほど小さくなるためである。
【００１９】
そして、第１配線２０は、図３に示すように、第１低抵抗配線部２４と、第１低抵抗配線部２４よりも高抵抗な第１高抵抗配線部２５と、第１低抵抗配線部２４及び第１高抵抗配線部２５を接続する第１接続部２６と、から構成される。なお、図３及び図４では、第１高抵抗配線部２５を太線により、第１低抵抗配線部２４を細線により、それぞれ図示している。また、第１高抵抗配線部２５の線幅は、第１低抵抗配線部２４の線幅よりも太くなっている。第１低抵抗配線部２４は、一方の端部（一端側）がソース回路部１７を介してソース配線１６に間接的に接続されるか、若しくはパネル側入力端子部１８に直接的に接続されている。第１高抵抗配線部２５は、一方の端部（一端側）がパネル側入力端子部１８に直接的に接続されるか、若しくはソース回路部１７を介してソース配線１６に間接的に接続されている。第１低抵抗配線部２４及び第１高抵抗配線部２５は、他方の端部（他端側）同士が第１接続部２６により接続されている。第２配線２１は、第２低抵抗配線部２７と、第２低抵抗配線部２７よりも高抵抗な第２高抵抗配線部２８と、第２低抵抗配線部２７及び第２高抵抗配線部２８を接続する第２接続部２９と、から構成される。なお、図３及び図４では、第２高抵抗配線部２８を太線により、第２低抵抗配線部２７を細線により、それぞれ図示している。また、第２高抵抗配線部２８の線幅は、第２低抵抗配線部２７の線幅よりも太くなっている。第２低抵抗配線部２７は、一方の端部（一端側）がソース回路部１７を介してソース配線１６に間接的に接続されるか、若しくはパネル側入力端子部１８に直接的に接続されている。第２高抵抗配線部２８は、一方の端部（一端側）がパネル側入力端子部１８に直接的に接続されるか、若しくはソース回路部１７を介してソース配線１６に間接的に接続されている。第２低抵抗配線部２７及び第２高抵抗配線部２８は、他方の端部（他端側）同士が第２接続部２９により接続されている。なお、図３では、ソース回路部１７及びパネル側入力端子部１８のうちの左側半分を代表して図示しており、これらに接続される第１配線２０及び第２配線２１のうち、左端（最も端寄り）に位置する第１配線２０を「１番目」とし、右端（最も中央寄り）に位置する第２配線２１を「ｍ番目」としていてソース回路部１７上にその番号を付している。図３において第１配線２０の設置数は、「ｎ」本であり、第２配線２１の設置数は、「ｍ−ｎ」本である。従って、アレイ基板１１Ｂにおける第１配線２０の設置総数は、「２ｎ」本であり、第２配線２１の設置総数は、「２（ｍ−ｎ）」本である。
【００２０】
さて、第１配線２０は、図３に示すように、第１低抵抗配線部２４及び第１高抵抗配線部２５の配線長が等しくなる位置に第１接続部２６が配置された構成とされる。つまり、第１低抵抗配線部２４及び第１高抵抗配線部２５は、第１配線２０に占める配線長の比率がほぼ等しくされている。これに対し、第２配線２１は、第２低抵抗配線部２７及び第２高抵抗配線部２８の配線長が異なる位置に第２接続部２９が配置された構成とされており、その位置は、第２高抵抗配線部２８の配線長が第２低抵抗配線部２７の配線長よりも長くなるよう設定されている。つまり、第２高抵抗配線部２８は、第２配線２１に占める配線長の比率が第２低抵抗配線部２７に係る同比率よりも高くされており、従来に比べて構成の自由度が高められている。このようにすれば、第２配線２１の全体の配線長が第１配線２０より短くても、第２配線２１に係る配線抵抗が低くなり過ぎるのを防ぐことができる。従って、第２配線２１にＥＳＤ（Electro-Static Discharge）が入力された場合でも、第２配線２１にソース回路部１７及びソース配線１６を介して接続された画素ＰＸを構成するＴＦＴ１３などに静電破壊が生じ難くなる。第２配線２１にソース回路部１７及びソース配線１６を介して接続された画素ＰＸを構成するＴＦＴ１３などに静電破壊が生じ難くなれば、例えば第２配線２１にＥＳＤ保護回路を接続せずに済み、また仮にＥＳＤ保護回路を接続するにしても簡易的で小型なＥＳＤ保護回路で済む。これにより、第２配線２１に係る配置スペースを削減することができるので、配線領域ＷＡの小型化を図ることができ、それによりアレイ基板１１Ｂ並びに液晶パネル１１の狭額縁化を図ることができる。
【００２１】
詳しくは、Ｘ軸方向（ソース配線１６の並び方向）に沿って並ぶ複数の第２配線２１には、図３に示すように、ソース回路部１７を介してソース配線１６に接続される第２低抵抗配線部２７とパネル側入力端子部１８に接続される第２高抵抗配線部２８とが第２接続部２９により接続される一方の第２配線２１Ａと、ソース回路部１７を介してソース配線１６に接続される第２高抵抗配線部２８とパネル側入力端子部１８に接続される第２低抵抗配線部２７とが第２接続部２９により接続される他方の第２配線２１Ｂと、が含まれている。一方の第２配線２１Ａ及び他方の第２配線２１Ｂは、Ｘ軸方向に沿って交互に繰り返し並んで配されている。具体的には、一方の第２配線２１Ａは、（ｎ＋２）番目、（ｎ＋４）番目、（ｎ＋６）番目、・・・（ｍ−２）番目、ｍ番目に配されているのに対し、他方の第２配線２１Ｂは、（ｎ＋１）番目、（ｎ＋３）番目、（ｎ＋５）番目、・・・（ｍ−３）番目、（ｍ−１）番目に配されている。
【００２２】
そして、複数の第２配線２１に備わる複数の第２接続部２９は、図３に示すように、複数の第２配線２１においてソース配線１６に接続されたソース回路部１７からの延面距離とパネル側入力端子部１８からの延面距離とが等しくなる位置を通る基準仮想線ＢＬに対してＹ軸方向についてソース回路部１７側（ソース配線１６側）に偏在する第１仮想線ＶＬ１上と、基準仮想線ＢＬに対してＹ軸方向についてパネル側入力端子部１８側に偏在する第２仮想線ＶＬ２上と、に配されている。このようにすれば、第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配される複数の第２接続部２９は、上記した基準仮想線ＢＬに対してソース配線１６側と信号入力側とに交互に分散されることになる。これにより、仮に複数の第２接続部が上記した基準仮想線ＢＬに対してソース配線１６側またはパネル側入力端子部１８側に偏在する１本の第１仮想線ＶＬ１上または第２仮想線ＶＬ２上に集約して配された場合に比べると、複数の第２接続部２９に係る分布密度を低下させることができるので、狭額縁化を図る上でより好適となる。
【００２３】
より詳しくは、複数の第２配線２１に備わる複数の第２接続部２９は、図４に示すように、第２配線２１の配線長が短くなるほど第２配線２１の配線抵抗が高くなるよう第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配されている。具体的には、Ｘ軸方向について端側に配されて配線長が相対的に長い第２配線２１に備わる第２接続部２９は、相対的に基準仮想線ＢＬの近くに配されており、それにより第２高抵抗配線部２８が第２配線２１に占める配線長の比率が、中央側に配される第２配線２１に比べると、低くなっている。これに対し、Ｘ軸方向について中央側に配されて配線長が相対的に短い第２配線２１に備わる第２接続部２９は、相対的に基準仮想線ＢＬから遠くに配されており、それにより第２高抵抗配線部２８が第２配線２１に占める配線長の比率が、端側に配される第２配線２１に比べると、高くなっている。以上により、Ｘ軸方向について端側に配されて配線長が相対的に長い第２配線２１と、Ｘ軸方向について中央側に配されて配線長が相対的に短い第２配線２１と、を比較すると、前者よりも後者の方が配線抵抗が高くなっている。このようにすれば、ＥＳＤに起因する静電破壊の発生が懸念される配線長が短い第２配線２１ほど配線抵抗が高くなるよう複数の第２接続部２９が第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配されているから、静電破壊の発生をより好適に抑制することができる。そして、複数の第２接続部２９は、第１仮想線ＶＬ１及び第２仮想線ＶＬ２がそれぞれ直線となるよう配されている。このようにすれば、複数の第２配線２１は、第２配線２１に占める第２低抵抗配線部２７及び第２高抵抗配線部２８の各配線長の比率が、Ｘ軸方向についての配置に応じて変化する。つまり、複数の第２配線２１は、中央側に配されて配線長が短くなるほど、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が連続的に漸次高くなる。これにより、複数の第２配線２１の中でも配線長が短い第２配線２１にＥＳＤが入力された場合でも、その第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなる。
【００２４】
また、第２配線２１は、図４に示すように、ソース回路部１７を介してソース配線１６に接続される第２低抵抗配線部２７または第２高抵抗配線部２８が第２斜め延在部２３を有しているのに対し、パネル側入力端子部１８に接続される第２高抵抗配線部２８または第２低抵抗配線部２７が第２斜め延在部２３を有していない。第２斜め延在部２３は、ソース回路部１７を介してソース配線１６に接続される第２低抵抗配線部２７または第２高抵抗配線部２８における両端部を除いた中央部を構成している。これにより、ソース回路部１７を介してソース配線１６に接続される第２低抵抗配線部２７または第２高抵抗配線部２８は、ソース回路部１７に接続される一方の端部に対して第２接続部２９に接続される他方の端部がＸ軸方向について中央側に偏在している。一方、パネル側入力端子部１８に接続される第２高抵抗配線部２８または第２低抵抗配線部２７は、第２接続部２９に接続される他方の端部に対してパネル側入力端子部１８に接続される一方の端部がＸ軸方向について同じ位置に配されるようＹ軸方向（並び方向と直交する方向）に沿って直線的に引き回されている。このようにすれば、Ｘ軸方向について隣り合う第２接続部２９の間の配列ピッチＰＢｉを、Ｘ軸方向について隣り合うパネル側入力端子部１８の間の配列ピッチＰｔと同じにすることができる。
【００２５】
第２高抵抗配線部２８は、図５から図７に示すように、第１金属膜（第１導電膜）Ｍ１からなるのに対し、第２低抵抗配線部２７は、第１金属膜Ｍ１に対して絶縁膜ＩＮを介して異なる層に配されるとともに第１金属膜Ｍ１よりもシート抵抗が低い第２金属膜（第２導電膜）Ｍ２からなる。つまり、第２高抵抗配線部２８の材料は、ゲート配線１５と同一であるのに対し、第２低抵抗配線部２７の材料は、ソース配線１６と同一である。このようにすれば、仮に第２低抵抗配線部と第２高抵抗配線部とが同層に配される場合に比べると、第２低抵抗配線部２７及び第２高抵抗配線部２８の平面配置に係る自由度が高くなる。これにより、狭額縁化を図る上でより好適となる。また、第１金属膜Ｍ１と第２金属膜Ｍ２とのシート抵抗を異ならせているので、第２低抵抗配線部２７及び第２高抵抗配線部２８の幅寸法や厚みに係る自由度が高くなる。具体的には、本実施形態では、図４に示すように、一方の第２配線２１Ａと他方の第２配線２１Ｂとを交互に繰り返し配列しているが、第２斜め延在部２３を有する第２低抵抗配線部２７と、第２斜め延在部２３を有する第２高抵抗配線部２８と、がＸ軸方向について隣り合うとともに互いに非重畳となるよう配されている。このようにすれば、仮に第２斜め延在部２３を有する第２低抵抗配線部と、第２斜め延在部２３を有する第２高抵抗配線部と、が重畳するよう配された場合に比べると、第２斜め延在部２３を有する第２低抵抗配線部２７と、第２斜め延在部２３を有する第２高抵抗配線部２８と、の間に生じ得る寄生容量の低減を図ることができる。
【００２６】
第２配線２１は、図８及び図９に示すように、第２低抵抗配線部２７の他方の端部と、第２高抵抗配線部２８の他方の端部と、が互いに重畳するよう配されている。そして、第２接続部２９は、第２低抵抗配線部２７と第２高抵抗配線部２８との重畳箇所と、絶縁膜ＩＮに開口形成されて第２低抵抗配線部２７と第２高抵抗配線部２８との重畳箇所同士を接続する第２コンタクトホール３０と、により構成されている。第２コンタクトホール３０は、Ｙ軸方向に沿って２つが間隔を空けて並んで配されている。
【００２７】
続いて、第１配線２０について詳しく説明する。Ｘ軸方向に沿って並ぶ複数の第１配線２０には、図３に示すように、ソース回路部１７を介してソース配線１６に接続される第１低抵抗配線部２４とパネル側入力端子部１８に接続される第１高抵抗配線部２５とが第１接続部２６により接続される一方の第１配線２０Ａと、ソース回路部１７を介してソース配線１６に接続される第１高抵抗配線部２５とパネル側入力端子部１８に接続される第１低抵抗配線部２４とが第１接続部２６により接続される他方の第１配線２０Ｂと、が含まれている。一方の第１配線２０Ａ及び他方の第１配線２０Ｂは、Ｘ軸方向に沿って交互に繰り返し並んで配されている。具体的には、一方の第１配線２０Ａは、２番目、４番目、６番目、・・・（ｎ−２）番目、ｎ番目に配されているのに対し、他方の第１配線２０Ｂは、１番目、３番目、５番目、・・・（ｎ−３）番目、（ｎ−１）番目に配されている。
【００２８】
第１配線２０は、図３に示すように、ソース回路部１７を介してソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４と、がそれぞれ第１斜め延在部２２を有している。第１斜め延在部２２は、各第１低抵抗配線部２４または各第１高抵抗配線部２５における両端部を除いた中央部をそれぞれ構成している。これにより、ソース回路部１７を介してソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５は、ソース回路部１７を介してソース配線１６に接続される一方の端部に対して第１接続部２６に接続される他方の端部がＸ軸方向について中央側に偏在している。一方、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４は、第１接続部２６に接続される他方の端部に対してパネル側入力端子部１８に接続される一方の端部がＸ軸方向について中央側に偏在している。そして、複数の第１接続部２６は、その配列ピッチＰＡｉが引き出しのピッチＰよりも狭くされるとともに、Ｘ軸方向について中央側に配されるものほどＹ軸方向についてソース配線１６側にシフトするよう配されている。つまり、複数の第１接続部２６は、Ｘ軸方向について端側から中央側に向かってＹ軸方向についてソース配線１６に近づく（パネル側入力端子部１８から遠ざかる）よう傾斜した基準仮想線ＢＬ上に配されている。このようにすれば、複数の第１配線２０は、ソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４と、がそれぞれ斜め方向に沿って引き回されるとともに、複数の第１接続部２６の配列ピッチＰＡｉが引き出しのピッチＰよりも狭くされているので、複数の第１配線２０の配置スペースを小さくすることができる。これにより、狭額縁化を図る上で好適となる。その上で、複数の第１接続部２６は、図１０に示すように、Ｘ軸方向について中央側に配されるものほどソース配線１６側にシフトするよう配されているので、隣り合う第１配線２０の間の配列ピッチｄ１，ｄ２を調整したり、第１低抵抗配線部２４や第１高抵抗配線部２５の第１斜め延在部２２がＸ軸方向に対してなす角度θ１，θ２を調整したりする上で好適となる。
【００２９】
具体的には、図３及び図１０に示すように、まず、第１配線２０のうち、引き出しのピッチを「Ｐ」とし、ソース回路部１７を介してソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５の配列ピッチを「ｄ１」とし、ソース回路部１７を介してソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５が有する第１斜め延在部２２が、Ｘ軸方向に対してなす角度を「θ１」とする。このとき、「Ｓｉｎθ１＝ｄ１／Ｐ」の式（１）が成り立つ。一方、図１０に示すように、第１配線２０のうち、第１接続部２６の配列ピッチを「ＰＡｉ」とし、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４の配列ピッチを「ｄ２」とし、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４が有する第１斜め延在部２２が、Ｘ軸方向に対してなす角度を「θ２」とし、Ｘ軸方向について隣り合う第１接続部２６の間のＹ軸方向についての距離（シフト量）を「ΔＡ」とする。このとき、「Ｓｉｎθ２＝ｄ２／（ＰＡｉ＋ΔＡ）」の式（２）が成り立つ。これら式（１）及び式（２）によれば、仮にΔＡが０であれば、ｄ１とｄ２とを等しくしたとき、θ２＞θ１とならざるを得ず、そうなるとパネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４の配置スペースが大型化することになる。その点、ΔＡの値を適切に設定すれば、ｄ１とｄ２とを等しくした場合でも、θ１とθ２とを等しくすることが可能になる。このようにすれば、複数の第１配線２０におけるソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４と、が互いに並行することになるから、複数の第１配線２０を効率的に引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。また、ソース配線１６からパネル側入力端子部１８に至るまで隣り合う第１配線２０の間の配列ピッチｄ１，ｄ２が均等化されるので、複数の第１配線２０を効率的に引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。
【００３０】
第１高抵抗配線部２５は、図１１及び図１２に示すように、第１金属膜Ｍ１からなるのに対し、第１低抵抗配線部２４は、第１金属膜Ｍ１に対して絶縁膜ＩＮを介して異なる層に配されるとともに第１金属膜Ｍ１よりもシート抵抗が低い第２金属膜Ｍ２からなる。つまり、第１高抵抗配線部２５の材料は、ゲート配線１５及び第２高抵抗配線部２８と同一であるのに対し、第１低抵抗配線部２４の材料は、ソース配線１６及び第２低抵抗配線部２７と同一である。このようにすれば、仮に第１低抵抗配線部と第１高抵抗配線部とが同層に配される場合に比べると、第１低抵抗配線部２４及び第１高抵抗配線部２５の平面配置に係る自由度が高くなる。これにより、狭額縁化を図る上でより好適となる。また、第１金属膜Ｍ１と第２金属膜Ｍ２とのシート抵抗を異ならせているので、第１低抵抗配線部２４及び第１高抵抗配線部２５の幅寸法や厚みに係る自由度が高くなる。具体的には、本実施形態では、図１０に示すように、一方の第１配線２０Ａと他方の第１配線２０Ｂとを交互に繰り返し配列しているが、第１斜め延在部２２を有する第１低抵抗配線部２４と、第１斜め延在部２２を有する第１高抵抗配線部２５と、がＸ軸方向について隣り合うとともに互いに非重畳となるよう配されている。このようにすれば、仮に第１斜め延在部２２を有する第１低抵抗配線部と、第１斜め延在部２２を有する第１高抵抗配線部と、が重畳するよう配された場合に比べると、第１斜め延在部２２を有する第１低抵抗配線部２４と、第１斜め延在部２２を有する第１高抵抗配線部２５と、の間に生じ得る寄生容量の低減を図ることができる。
【００３１】
第１配線２０は、図８及び図９に示すように、第１低抵抗配線部２４の他方の端部と、第１高抵抗配線部２５の他方の端部と、が互いに重畳するよう配されている。そして、第１接続部２６は、第１低抵抗配線部２４と第１高抵抗配線部２５との重畳箇所と、絶縁膜ＩＮに開口形成されて第１低抵抗配線部２４と第１高抵抗配線部２５との重畳箇所同士を接続する第１コンタクトホール３１と、により構成されている。第１コンタクトホール３１は、Ｙ軸方向に沿って２つが間隔を空けて並んで配されている。なお、図８及び図９では、第１配線２０に係る符号を括弧書きで示している。
【００３２】
続いて、本実施形態と従来技術との対比説明を行う。この対比説明では、図１３から図１６を用いており、図１３及び図１４が従来技術に関するグラフであり、図１５及び図１６が本実施形態に関するグラフである。図１３及び図１５は、横軸が配線領域に配される各配線の番号を、縦軸が各配線に占める低抵抗配線部及び高抵抗配線部の配線長の比率（単位は「％」）を、それぞれ表しており、細線のグラフが低抵抗配線部を、太線のグラフが高抵抗配線部を、それぞれ表す。図１４及び図１６は、横軸が配線領域に配される各配線の番号を、縦軸が配線の配線抵抗（単位は「Ω」）を、それぞれ表す。
【００３３】
まず、従来技術は、図１３に示すように、配線に占める低抵抗配線部及び高抵抗配線部の配線長の比率が５０％で一定となっている。つまり、Ｘ軸方向について最も端寄りに位置していて配線長が最も長い１番目の配線と、Ｘ軸方向について最も中央寄りに位置していて配線長が最も短いｍ番目の配線と、で配線に占める低抵抗配線部及び高抵抗配線部の配線長の比率が５０％ずつで同一となっている。従って、従来技術では、図１４に示すように、配線の配線抵抗が配線の配線長と相関関係を有しており、配線の配線抵抗がＸ軸方向について端側から中央側に近づくのに従って一貫して低下する傾向となっている。特にＸ軸方向について中央寄りに配された配線には、配線抵抗が閾値Ｒｔｈを下回るもの（具体的には（ｎ＋２）番目からｍ番目までの配線）が含まれている。この閾値Ｒｔｈを下回る配線抵抗では、ＥＳＤが配線に入力された場合に、配線に接続されたＴＦＴが静電破壊される可能性が高くなっていることから、従来技術は、耐ＥＳＤ性能に問題がある、と言える。これに対し、本実施形態は、図１５に示すように、第１配線２０に占める第１低抵抗配線部２４及び第１高抵抗配線部２５の配線長の比率が５０％で一定とされるものの、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が第２低抵抗配線部２７の配線長の比率よりも高くなっている。つまり、Ｘ軸方向について最も端寄りに位置していて配線長が最も長い１番目の第１配線２０と、Ｘ軸方向について最も中央寄りに位置していて配線長が最も短いｎ番目の第１配線２０と、で第１配線２０に占める第１低抵抗配線部２４及び第１高抵抗配線部２５の配線長の比率が５０％ずつで同一となっている。これに対し、Ｘ軸方向について最も端寄りに位置していて配線長が最も長い（ｎ＋１）番目の第２配線２１は、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が５０％を超える値となっており、Ｘ軸方向について最も中央寄りに位置していて配線長が最も短いｍ番目の第２配線２１は、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が最も高い値（１００％弱）となっている。従って、本実施形態では、図１６に示すように、第１配線２０の配線抵抗が第１配線２０の配線長と相関関係を有しているものの、第２配線２１の配線抵抗は第２配線２１の配線長と逆相関関係を有している。すなわち、第１配線２０の配線抵抗はＸ軸方向について端側から中央側に近づくのに従って一貫して低下する傾向となるものの、第２配線２１の配線抵抗はＸ軸方向について端側から中央側に近づくのに従って増加する傾向となる。そして、第２配線２１は、第１配線２０に比べて配線長が短いものの、その配線抵抗が閾値Ｒｔｈを下回ることがない。これにより、第２配線２１にＥＳＤが入力された場合でも、第２配線２１に接続されたＴＦＴ１３が静電破壊される事態が生じ難くなっている。
【００３４】
以上説明したように本実施形態のアレイ基板（アクティブマトリクス基板）１１Ｂは、画素ＰＸと、画素ＰＸに接続されるソース配線（画素配線）１６と、ソース配線１６に信号を入力するためのパネル側入力端子部（信号入力部）１８と、ソース配線１６とパネル側入力端子部１８とに接続される第２配線（配線）２１と、第２配線２１を構成し一方の端部（一端側）がソース配線１６またはパネル側入力端子部１８に接続される第２低抵抗配線部（低抵抗配線部）２７と、第２配線２１を構成し一方の端部（一端側）がパネル側入力端子部１８またはソース配線１６に接続されていて第２低抵抗配線部２７よりも高抵抗で且つ第２配線２１に占める配線長の比率が第２低抵抗配線部２７よりも高い第２高抵抗配線部（高抵抗配線部）２８と、第２低抵抗配線部２７と第２高抵抗配線部２８との他方の端部（他端側）同士を接続する第２接続部（接続部）２９と、を備える。
【００３５】
このようにすれば、パネル側入力端子部１８からの信号は、配線２１を介してソース配線１６に伝送されて画素ＰＸに供給される。第２配線２１は、従来に比べて構成の自由度が高められていて、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が、第２低抵抗配線部２７の同比率よりも高くされているので、第２配線２１の全体の配線長が短くなった場合でも、第２配線２１に係る配線抵抗が低くなり過ぎるのを防ぐことができる。従って、第２配線２１にＥＳＤが入力された場合でも、第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなる。第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなれば、例えば第２配線２１にＥＳＤ保護回路を接続せずに済み、また仮にＥＳＤ保護回路を接続するにしても簡易的で小型なＥＳＤ保護回路で済む。これにより、第２配線２１に係る配置スペースを削減することができるので、狭額縁化を図る上で好適となる。
【００３６】
また、第２配線２１は、複数が並んで配されるとともに、ソース配線１６に接続される第２低抵抗配線部２７とパネル側入力端子部１８に接続される第２高抵抗配線部２８とが第２接続部２９により接続される一方の第２配線（一方の配線）２１Ａと、ソース配線１６に接続される第２高抵抗配線部２８とパネル側入力端子部１８に接続される第２低抵抗配線部２７とが第２接続部２９により接続される他方の第２配線（他方の配線）２１Ｂと、が含まれており、複数の第２接続部２９は、複数の第２配線２１においてソース配線１６からの延面距離とパネル側入力端子部１８からの延面距離とが等しくなる位置を通る基準仮想線ＢＬに対してソース配線１６側に偏在する第１仮想線ＶＬ１上と、基準仮想線ＢＬに対してパネル側入力端子部１８側に偏在する第２仮想線ＶＬ２上と、に配されている。このようにすれば、第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配される複数の第２接続部２９は、上記した基準仮想線ＢＬに対してソース配線１６側と信号入力側とに分散されることになる。これにより、仮に複数の第２接続部２９が上記した基準仮想線ＢＬに対してソース配線１６側またはパネル側入力端子部１８側に偏在する１本の仮想線上に集約して配された場合に比べると、複数の第２接続部２９に係る分布密度を低下させることができるので、狭額縁化を図る上でより好適となる。
【００３７】
また、複数の第２配線２１は、自身の並び方向について中央側ほど配線長が短くなっており、複数の第２接続部２９は、第２配線２１の配線長が短くなるほど第２配線２１の配線抵抗が高くなるよう第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配されている。このようにすれば、ＥＳＤに起因する静電破壊の発生が懸念される配線長が短い第２配線２１ほど配線抵抗が高くなるよう複数の第２接続部２９が第１仮想線ＶＬ１上と第２仮想線ＶＬ２上とに配されているから、静電破壊の発生をより好適に抑制することができる。
【００３８】
また、複数の第２配線２１は、自身の並び方向について中央側ほど配線長が短くなっており、複数の第２接続部２９は、第１仮想線ＶＬ１及び第２仮想線ＶＬ２がそれぞれ直線となるよう配されている。このようにすれば、複数の第２配線２１は、第２配線２１に占める第２低抵抗配線部２７及び第２高抵抗配線部２８の各配線長の比率が、並び方向についての配置に応じて変化する。つまり、複数の第２配線２１は、中央側に配されて配線長が短くなるほど、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が高くなる。これにより、複数の第２配線２１の中でも配線長が短い第２配線２１にＥＳＤが入力された場合でも、その第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなる。
【００３９】
また、複数の第２配線２１は、一方の第２配線２１Ａと他方の第２配線２１Ｂとが交互に並ぶよう配されている。このようにすれば、例えば第２低抵抗配線部２７と第２高抵抗配線部２８とが絶縁膜ＩＮを介して異なる層に配される場合は、隣り合う一方の第２配線２１Ａと他方の第２配線２１Ｂとの間の配列ピッチを狭くしても短絡が生じ難くなる。これにより、狭額縁化を図る上でより好適となる。
【００４０】
また、複数の第２配線２１には、一方の第２配線２１Ａと他方の第２配線２１Ｂとが隣り合う配列が少なくとも一部に含まれており、互いに隣り合う一方の第２配線２１Ａ及び他方の第２配線２１Ｂは、ソース配線１６に接続される第２低抵抗配線部２７と、ソース配線１６に接続される第２高抵抗配線部２８と、における一方の端部に対して他方の端部が複数の第２配線２１の並び方向について中央側にそれぞれ偏在するよう並び方向に対する斜め方向に沿ってそれぞれ引き回されるとともに、ソース配線１６に接続される第２低抵抗配線部２７と、ソース配線１６に接続される第２高抵抗配線部２８と、が互いに非重畳となるよう配されている。このようにすれば、一方の第２配線２１Ａと他方の第２配線２１Ｂとが互いに隣り合う配列にされると、ソース配線１６に接続される第２低抵抗配線部２７と、ソース配線１６に接続される第２高抵抗配線部２８と、が隣り合うとともに、パネル側入力端子部１８に接続される第２高抵抗配線部２８と、パネル側入力端子部１８に接続される第２低抵抗配線部２７と、が隣り合う位置関係となる。一方の第２配線２１Ａを構成していてソース配線１６に接続される第２低抵抗配線部２７と、他方の第２配線２１Ｂを構成していてソース配線１６に接続される第２高抵抗配線部２８と、は、一方の端部に対して他方の端部が並び方向について中央側にそれぞれ偏在するよう並び方向に対する斜め方向に沿ってそれぞれ引き回されている。そして、ソース配線１６に接続される第２低抵抗配線部２７と、ソース配線１６に接続される第２高抵抗配線部２８と、が互いに非重畳となるよう配されているので、仮に重畳する場合に比べると、両者間に生じ得る寄生容量の低減を図ることができる。
【００４１】
また、第２配線２１は、ソース配線１６に接続される第２低抵抗配線部２７または第２高抵抗配線部２８が、一方の端部に対して他方の端部が並び方向について中央側に偏在するよう並び方向に対する斜め方向に沿って引き回されるのに対し、パネル側入力端子部１８に接続される第２高抵抗配線部２８または第２低抵抗配線部２７が、他方の端部に対して一方の端部が並び方向について同じ位置に配されるよう並び方向と直交する方向に沿って直線的に引き回される。このようにすれば、並び方向について隣り合う第２接続部２９の間の配列ピッチＰＢｉを、並び方向について隣り合うパネル側入力端子部１８の間の配列ピッチＰｔと同じにすることができる。
【００４２】
また、第２配線２１に対して端側に配され且つ第２配線２１よりも配線長が長い第１配線（第２の配線）２０を備えており、第１配線２０は、一端側がソース配線１６またはパネル側入力端子部１８に接続される第１低抵抗配線部（第２の低抵抗配線部）２４と、一端側がパネル側入力端子部１８またはソース配線１６に接続されていて第１低抵抗配線部２４よりも高抵抗な第１高抵抗配線（第２の高抵抗配線部）２５と、を有していて、第１低抵抗配線部２４と第１高抵抗配線部２５との他端側同士が第１接続部（第２の接続部）２６により接続されている。このようにすれば、端側に配される第１配線２０は、中央側に配される第２配線２１に比べると、ソース配線１６からパネル側入力端子部１８に至るまでの配線長が長くなり、逆に第２配線２１は、第１配線２０に比べると、上記した配線長が短くなる傾向にある。一方、第１配線２０は、相対的に低抵抗な第１低抵抗配線部２４と、相対的に高抵抗な第１高抵抗配線部２５と、の他方の端部同士を第１接続部２６により接続した構成とされるのに対し、第２配線２１は、相対的に低抵抗な第２低抵抗配線部２７と、相対的に高抵抗な第２高抵抗配線部２８と、の他方の端部同士を第２接続部２９により接続した構成とされる。
【００４３】
ここで、仮に第１配線２０に占める第１低抵抗配線部２４と第１高抵抗配線部２５との配線長の比率を等しくし、第２配線２１に占める第２低抵抗配線部２７と第２高抵抗配線部２８との配線長の比率を等しくした場合には、第２配線２１は、第１配線２０よりも全体の配線長が短いことから、第１配線２０よりも全体の配線抵抗が低くなる。そうなると、例えば第１配線２０及び第２配線２１にＥＳＤ（Electro-Static Discharge）が入力された場合には、配線抵抗が高い第１配線２０に接続された画素ＰＸなどには静電破壊が生じ難くなっているのに対し、配線抵抗が低い第２配線２１に接続された画素ＰＸなどには静電破壊が生じ易くなってしまう。
【００４４】
その点、第２配線２１は、従来に比べて構成の自由度が高められていて、第２配線２１に占める第２高抵抗配線部２８の配線長の比率が、第２低抵抗配線部２７の同比率よりも高くされているので、第２配線２１の全体の配線長が第１配線２０より短くても、第２配線２１に係る配線抵抗が低くなり過ぎるのを防ぐことができる。従って、第２配線２１にＥＳＤが入力された場合でも、第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなる。第２配線２１にソース配線１６を介して接続された画素ＰＸなどに静電破壊が生じ難くなれば、例えば第２配線２１にＥＳＤ保護回路を接続せずに済み、また仮にＥＳＤ保護回路を接続するにしても簡易的で小型なＥＳＤ保護回路で済む。これにより、第２配線２１に係る配置スペースを削減することができるので、狭額縁化を図る上で好適となる。
【００４５】
また、第１配線２０は、複数が並んで配されていて、ソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５が、一方の端部に対して他方の端部が第１配線２０の並び方向について中央側に偏在するよう並び方向に対する斜め方向に沿って引き回されるのに対し、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４が、他方の端部に対して一方の端部が並び方向について中央側に偏在するよう斜め方向に沿って引き回されており、複数の第１接続部２６は、その配列ピッチＰＡｉが引き出しのピッチＰよりも狭くされるとともに、並び方向について中央側に配されるものほどソース配線１６側にシフトするよう配されている。このようにすれば、複数の第１配線２０は、ソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４と、がそれぞれ斜め方向に沿って引き回されるとともに、複数の第１接続部２６の配列ピッチＰＡｉが引き出しのピッチＰよりも狭くされているので、複数の第１配線２０の配置スペースを小さくすることができる。これにより、狭額縁化を図る上で好適となる。その上で、複数の第１接続部２６は、並び方向について中央側に配されるものほどソース配線１６側にシフトするよう配されているので、隣り合う第１配線２０の間の配列ピッチｄ１，ｄ２を調整したり、第１低抵抗配線部２４や第１高抵抗配線部２５が並び方向に対してなす角度θ１，θ２を調整したりする上で好適となる。
【００４６】
また、複数の第１配線２０は、ソース配線１６に接続されていて並び方向について隣り合う第１低抵抗配線部２４または第１高抵抗配線部２５の間の配列ピッチｄ１と、パネル側入力端子部１８に接続されていて並び方向について隣り合う第１高抵抗配線部２５または第１低抵抗配線部２４の間の配列ピッチｄ２と、が等しい。このようにすれば、ソース配線１６からパネル側入力端子部１８に至るまで隣り合う第１配線２０の間の配列ピッチｄ１，ｄ２を均等化することができ、複数の第１配線２０を効率的に引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。
【００４７】
また、複数の第１配線２０は、ソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５が並び方向に対してなす角度θ１と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４が並び方向に対してなす角度θ２と、が等しい。このようにすれば、複数の第１配線２０におけるソース配線１６に接続される第１低抵抗配線部２４または第１高抵抗配線部２５と、パネル側入力端子部１８に接続される第１高抵抗配線部２５または第１低抵抗配線部２４と、が互いに並行することになるから、複数の第１配線２０を効率的に引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。
【００４８】
また、第１高抵抗配線部２５及び第２高抵抗配線部２８は、第１金属膜（第１導電膜）Ｍ１からなるのに対し、第１低抵抗配線部２４及び第２低抵抗配線部２７は、第１金属膜Ｍ１に対して絶縁膜ＩＮを介して異なる層に配されるとともに第１金属膜Ｍ１よりもシート抵抗が低い第２金属膜（第２導電膜）Ｍ２からなる。このようにすれば、仮に第１高抵抗配線部及び第２高抵抗配線部と第１低抵抗配線部及び第２低抵抗配線部とが同層に配される場合に比べると、第１低抵抗配線部２４、第１高抵抗配線部２５、第２低抵抗配線部２７及び第２高抵抗配線部２８の平面配置に係る自由度が高くなる。これにより、狭額縁化を図る上でより好適となる。また、第１金属膜Ｍ１と第２金属膜Ｍ２とのシート抵抗を異ならせているので、第１低抵抗配線部２４、第１高抵抗配線部２５、第２低抵抗配線部２７及び第２高抵抗配線部２８の幅寸法や厚みに係る自由度が高くなる。
【００４９】
また、本実施形態に係る液晶パネル（表示パネル）１１は、上記記載のアレイ基板１１Ｂと、アレイ基板１１Ｂに対して貼り合わせられるＣＦ基板（対向基板）１１Ａと、を備える。このような構成の液晶パネル１１によれば、アレイ基板１１Ｂの狭額縁化が図られているので、高いデザイン性が得られる。
【００５０】
＜実施形態２＞
本発明の実施形態２を図１７によって説明する。この実施形態２では、第２接続部１２９の配置を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００５１】
本実施形態に係る複数の第２接続部１２９は、図１７に示すように、第１仮想線ＶＬ１及び第２仮想線ＶＬ２がそれぞれ曲線となるよう配されている。第１仮想線ＶＬ１及び第２仮想線ＶＬ２は、それぞれ基準仮想線ＢＬ側とは反対側に膨らむ緩やかな円弧状をなしており、それぞれの曲率中心が基準仮想線ＢＬ側に配される。このようにすれば、複数の第２配線１２１は、第２配線１２１に占める第２低抵抗配線部１２７及び第２高抵抗配線部１２８の各配線長の比率が、Ｘ軸方向についての配置に応じて自由に変化する。つまり、複数の第２配線１２１は、中央側に配されて配線長が短くなるほど、第２配線１２１に占める第２高抵抗配線部１２８の配線長の比率が高くなる。これにより、複数の第２配線１２１の中でも配線長が短い第２配線１２１にＥＳＤが入力された場合でも、その第２配線１２１にソース配線を介して接続された画素を構成するＴＦＴなどに静電破壊が生じ難くなる。
【００５２】
以上説明したように本実施形態によれば、複数の第２接続部１２９は、第１仮想線ＶＬ１及び第２仮想線ＶＬ２がそれぞれ曲線となるよう配されている。このようにすれば、複数の第２配線１２１は、第２配線１２１に占める第２低抵抗配線部１２７及び第２高抵抗配線部１２８の各配線長の比率が、並び方向についての配置に応じて自由に変化する。つまり、複数の第２配線１２１は、中央側に配されて配線長が短くなるほど、第２配線１２１に占める第２高抵抗配線部１２８の配線長の比率が高くなる。これにより、複数の第２配線１２１の中でも配線長が短い第２配線１２１にＥＳＤが入力された場合でも、その第２配線１２１にソース配線を介して接続された画素などに静電破壊が生じ難くなる。
【００５３】
＜実施形態３＞
本発明の実施形態３を図１８または図１９によって説明する。この実施形態３では、上記した実施形態１から第１配線２２０及び第２配線２２１の構成を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００５４】
本実施形態に係る複数の第２配線２２１を構成する一方の第２配線２２１Ａ及び他方の第２配線２２１Ｂは、図１８に示すように、それぞれソース入力部２１７を介してソース配線（本実施形態では図示せず）に接続される第２低抵抗配線部２２７及び第２高抵抗配線部２２８が絶縁膜を介して重畳するよう配されている。このようにすれば、仮に、一方の第２配線２２１Ａを構成していてソース入力部２１７を介してソース配線に接続される第２低抵抗配線部と、他方の第２配線２２１Ｂを構成していてソース入力部２１７を介してソース配線に接続される第２高抵抗配線部と、が非重畳とされる場合に比べると、第２配線２２１を一方の端部から他方の端部へ向けてより小さい角度でもって引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。同様に、複数の第１配線２２０を構成する一方の第１配線２２０Ａ及び他方の第１配線２２０Ｂは、図１８及び図１９に示すように、それぞれソース入力部２１７を介してソース配線に接続される第１低抵抗配線部２２４及び第１高抵抗配線部２２５が絶縁膜を介して重畳するよう配されている。従って、第１高抵抗配線部２２５や第１低抵抗配線部２２４が有する第１斜め延在部２２２がＸ軸方向に対してなす角度θ１，θ２をより小さくすることができる。なお、Ｘ軸方向について隣り合う第１接続部２２６の間のＹ軸方向についての距離（シフト量）ΔＡの値に関しては、調整し直すのが好ましい。また、第２配線２２１を構成していて互いに重畳する第２低抵抗配線部２２７及び第２高抵抗配線部２２８の配置構成は、図１９に示される第１配線２２０と概ね同様である。
【００５５】
以上説明したように本実施形態によれば、複数の第２配線２２１には、一方の第２配線２２１Ａと他方の第２配線２２１Ｂとが隣り合う配列が少なくとも一部に含まれており、互いに隣り合う一方の第２配線２２１Ａ及び他方の第２配線２２１Ｂは、ソース配線に接続される第２低抵抗配線部２２７と、ソース配線に接続される第２高抵抗配線部２２８と、における一方の端部に対して他方の端部が並び方向について中央側にそれぞれ偏在するよう並び方向に対する斜め方向に沿ってそれぞれ引き回されるとともに、ソース配線に接続される第２低抵抗配線部２２７と、ソース配線に接続される第２高抵抗配線部２２８と、が絶縁膜を介して互いに重畳するよう配されている。このようにすれば、一方の第２配線２２１Ａと他方の第２配線２２１Ｂとが互いに隣り合う配列にされると、ソース配線に接続される第２低抵抗配線部２２７と、ソース配線に接続される第２高抵抗配線部２２８と、が隣り合うとともに、パネル側入力端子部２１８に接続される第２高抵抗配線部２２８と、パネル側入力端子部２１８に接続される第２低抵抗配線部２２７と、が隣り合う位置関係となる。一方の第２配線２２１Ａを構成していてソース配線に接続される第２低抵抗配線部２２７と、他方の第２配線２２１Ｂを構成していてソース配線に接続される第２高抵抗配線部２２８と、は、一方の端部に対して他方の端部が並び方向について中央側にそれぞれ偏在するよう並び方向に対する斜め方向に沿ってそれぞれ引き回されている。そして、ソース配線に接続される第２低抵抗配線部２２７と、ソース配線に接続される第２高抵抗配線部２２８と、が絶縁膜を介して互いに重畳するよう配されているので、仮に非重畳とされる場合に比べると、一方の端部から他方の端部へ向けてより小さい角度でもって引き回すことができる。これにより、さらなる狭額縁化を図る上で好適となる。
【００５６】
＜実施形態４＞
本発明の実施形態４を図２０または図２１によって説明する。この実施形態４では、上記した実施形態３から第１配線３２０及び第２配線３２１の構成を変更したものを示す。なお、上記した実施形態３と同様の構造、作用及び効果について重複する説明は省略する。
【００５７】
本実施形態に係る複数の第１配線３２０には、図２０及び図２１に示すように、一方の第１配線３２０Ａ及び他方の第１配線３２０Ｂが２つずつ続けて並ぶ配列が含まれている。具体的には、一方の第１配線３２０Ａは、２番目、３番目、６番目、７番目・・・（ｎ−３）番目、ｎ番目に配されるのに対し、他方の第１配線３２０Ｂは、１番目、４番目、５番目、８番目・・・、（ｎ−２）番目、（ｎ−１）番目に配されている。同様に、複数の第２配線３２１には、一方の第２配線３２１Ａ及び他方の第２配線３２１Ｂが２つずつ続けて並ぶ配列が含まれている。具体的には、一方の第２配線３２１Ａは、（ｎ＋２）番目、（ｎ＋３）番目、・・・、（ｍ−２）番目、（ｍ−１）番目に配されるのに対し、他方の第２配線３２１Ｂは、（ｎ＋１）番目、（ｎ＋４）番目、（ｎ＋５）番目、・・・、（ｍ−４）番目、（ｍ−３）番目、ｍ番目に配されている。このようにすれば、複数ずつの第１配線３２０及び第２配線３２１の配列自由度が高いものとなる。
【００５８】
以上説明したように本実施形態によれば、複数の第２配線３２１は、一方の第２配線３２１Ａまたは他方の第２配線３２１Ｂが複数続けて並ぶよう配されている。このようにすれば、複数の第２配線３２１の配列自由度が高いものとなる。
【００５９】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）変形例１として、図２２に示すように、アレイ基板１１Ｂ−１の非表示領域ＮＡＡに、ゲート配線１５−１に走査信号を供給するゲート回路部３２が設けられていてもよい。ゲート回路部３２は、表示領域ＡＡに対してＸ軸方向について片側に隣り合うよう配されてＹ軸方向に沿って表示領域ＡＡの全長にわたって延在している。
（２）上記した変形例１の変形例２として、図２３に示すように、ソース回路部１７−２と端子領域ＷＡとの間にＥＳＤ保護回路を有するソース保護回路部３３が設けられていてもよい。ソース保護回路部３３により画素の静電破壊をより確実に防ぐことができる。ソース保護回路部３３には、第１配線２０−２及び第２配線２１−２における一方の端部がそれぞれ接続されている。ソース保護回路部３３とソース回路部１７−２との間には、両者を接続する接続配線３４が設けられている。第１配線２０−２及び第２配線２１−２は、ソース配線１６−２に対してソース保護回路部３３、接続配線３４及びソース回路部１７−２を介して間接的に接続される。
（３）上記した変形例２の変形例３として、図２４に示すように、ソース回路部１７−３と端子領域ＷＡとの間に、上記した変形例２に記載したソース保護回路部３３−３に加えて、ソース検査回路部３５が設けられていてもよい。ソース検査回路部３５は、ソース保護回路部３３−３とソース回路部１７−３との間に介在しており、両者に対してそれぞれ接続配線３６により接続される。第１配線２０−３及び第２配線２１−３は、ソース配線１６−３に対してソース保護回路部３３−３、接続配線３６、ソース検査回路部３５、接続配線３６及びソース回路部１７−３を介して間接的に接続される。
（４）上記した変形例２の変形例４として、図２５に示すように、ソース保護回路部３３に代えてソース検査回路部３５−４が設けられていてもよい。ソース検査回路部３５−４は、上記した変形例３に記載されたものと同様である。第１配線２０−４及び第２配線２１−４は、ソース配線１６−４に対してソース検査回路部３５−４、接続配線３６−４、及びソース回路部１７−４を介して間接的に接続される。
（５）上記した変形例３の変形例５として、図２６に示すように、変形例３に記載したソース回路部１７−３（図２４を参照）が省略されていてもよい。これに伴い、第１配線２０−５及び第２配線２１−５の設置数は、ソース配線１６−５の設置数と等しくなっている。第１配線２０−５及び第２配線２１−５は、ソース配線１６−５に対してソース保護回路部３３−５、接続配線３６−５、ソース検査回路部３５−５を介して間接的に接続される。
（６）上記した変形例５の変形例６として、図２７に示すように、変形例５に記載したソース保護回路部３３−５及び接続配線３６−５（図２６を参照）が省略されていてもよい。第１配線２０−６及び第２配線２１−６は、ソース配線１６−６に対してソース検査回路部３５−６を介して間接的に接続される。
（７）上記した変形例５の変形例７として、図２８に示すように、変形例５に記載したソース検査回路部３５−５及び接続配線３６−５（図２６を参照）が省略されていてもよい。第１配線２０−７及び第２配線２１−７は、ソース配線１６−７に対してソース保護回路部３３−７を介して間接的に接続される。
（８）上記した変形例５の変形例８として、図２９に示すように、変形例５に記載したソース保護回路部３３−５、ソース検査回路部３５−５及び接続配線３６−５（図２６を参照）が省略されていてもよい。第１配線２０−８及び第２配線２１−８は、ソース配線１６−８に対して直接的に接続される。
（９）上記した変形例８の変形例９として、図３０に示すように、ドライバ１２−９が２つ実装されていてもよい。２つのドライバ１２−９は、Ｘ軸方向について離間した位置に配されており、それぞれの実装領域には、第１配線２０−９及び第２配線２１−９に接続されたパネル側入力端子部１８−９が複数ずつ設けられている。第１配線２０−９及び第２配線２１−９が配される端子領域ＷＡは、Ｘ軸方向について離間した位置に２つ配される。
（１０）上記した変形例８の変形例１０として、図３１に示すように、アレイ基板１１Ｂ−１０の長辺部と短辺部とにそれぞれドライバ１２−１０が実装されていてもよい。アレイ基板１１Ｂ−１０の長辺部に実装されるものは、ソース配線に接続されるソースドライバ３７であり、アレイ基板１１Ｂ−１０の短辺部に実装されるものは、ゲート配線（ソース配線共々図示せず）に接続されるゲートドライバ３８である。ソースドライバ３７の実装領域に配されたパネル側入力端子部とソース配線とは、第１配線２０−１０及び第２配線２１−１０により接続される。同様に、ゲートドライバ３８の実装領域に配されたパネル側入力端子部とゲート配線とは、第１配線２０−１０及び第２配線２１−１０により接続される。
（１１）変形例１１として、図３２に示すように、複数の第２配線２１−１１が、ソース回路部１７−１１からパネル側入力端子部１８−１１に至るまでの間、途中で屈曲されることなく直線的に延在する構成であってもよい。このような構成の第２配線２１−１１に接続される複数のパネル側入力端子部１８−１１は、Ｘ軸方向について端側に配されるものほどＹ軸方向についてソース回路部１７−１１から遠い位置に配されるのに対し、Ｘ軸方向について中央側に配されるものほどＹ軸方向についてソース回路部１７−１１に近い位置に配される。複数のパネル側入力端子部１８−１１がこのような配置とされることで、複数の第２配線２１−１１は、Ｘ軸方向について中央側に配されるものほど配線長が短くなり、端側に配されるものほど配線長が長くなる傾向とされる。つまり、ソース回路部１７−１１とパネル側入力端子部１８−１１との間の距離がＸ軸方向についての配置に応じて変化する構成においては、複数の第２配線２１−１１の配線長は、途中でどのように屈曲されて配索されているかの経路に必ずしも依存しない。そして、Ｘ軸方向について中央側に配されて配線長が短い第２配線２１−１１ほど、第２高抵抗配線部２８−１１が第２配線２１−１１に占める配線長の比率が高くなり、逆にＸ軸方向について端側に配されて配線長が長い第２配線２１−１１ほど、第２高抵抗配線部２８−１１が第２配線２１−１１に占める配線長の比率が低くなるよう第２接続部２９−１１の配置が決定されている。好ましくは、第２高抵抗配線部２８−１１が第２配線２１−１１に占める配線長の比率は、Ｘ軸方向について最も中央側に配されて配線長が最も短い第２配線２１−１１において最高となり、逆にＸ軸方向について最も端側に配されて配線長が最も長い第２配線２１−１１において最低となるよう第２接続部２９−１１の配置が決定される。
（１２）上記した各実施形態では、第２接続部が第１仮想線上と第２仮想線上とにそれぞれ設けられる場合を示したが、第２接続部が第１仮想線と第２仮想線とのいずれかの上に設けられていても構わない。
（１３）上記した各実施形態での図示以外にも、第１仮想線及び第２仮想線の具体的な平面形状は適宜に変更可能である。
（１４）上記した各実施形態での図示以外にも、第２配線を構成する一方の第２配線と他方の第２配線との並び順や並び数などは適宜に変更可能である。同様に、第１配線を構成する一方の第１配線と他方の第１配線との並び順や並び数などは適宜に変更可能である。
（１５）上記した各実施形態での図示以外にも、ソース配線の配列ピッチ、第１接続部の配列ピッチ、第２接続部の配列ピッチ、第１配線の配列ピッチ、第２配線の配列ピッチ、パネル側入力端子部の配列ピッチなどの具体的な大小関係は適宜に変更可能である。
（１６）上記した各実施形態での図示以外にも、第１配線が有する第１斜め延在部がＸ軸方向に対してなす角度や第２配線が有する第２斜め延在部がＸ軸方向に対してなす角度は適宜に変更可能である。
（１７）上記した各実施形態での図示以外にも、第１配線や第２配線の具体的な配索経路を適宜に変更することも可能である。
（１８）上記した各実施形態での図示以外にも、各低抵抗配線部と各高抵抗配線部との線幅の比率は適宜に変更可能である。各低抵抗配線部と各高抵抗配線部とを同一幅とすることも可能である。
（１９）上記した各実施形態では、各低抵抗配線部と各高抵抗配線部とが異なる材料の金属膜からなる場合を示したが、各低抵抗配線部と各高抵抗配線部とを同じ材料の金属膜からなるようにしてもよい。その場合は、各低抵抗配線部と各高抵抗配線部との線幅や厚みを異ならせることで、抵抗値を高低異ならせることができる。また、各低抵抗配線部と各高抵抗配線部とを異なる層に配するのが好ましいが必ずしもその限りではない。
（２０）上記した各実施形態では、各低抵抗配線部と各高抵抗配線部とが異なる層に配される金属膜からなる場合を示したが、各低抵抗配線部と各高抵抗配線部とが同じ層に配される金属膜からなるようにしてもよい。その場合、同層に配される金属膜の材料を異ならせることもできるが、同一とすることも可能である。
（２１）上記した各実施形態では、ソース配線に接続されるドライバを１つまたは２つ実装する場合を示したが、ソース配線に接続されるドライバを３つ以上実装することも可能である。また、変形例１０に記載したゲートドライバの実装数を複数にすることも可能である。
（２２）上記した各実施形態では、ドライバがアレイ基板にＣＯＧ実装される場合を示したが、ドライバがフレキシブル基板にＣＯＦ（Chip On Film）実装される構成であっても構わない。その場合は、第１配線及び第２配線は、アレイ基板のうちのフレキシブル基板の実装領域に配された外部接続端子部（信号入力部）に接続されることになる。
（２３）上記した各実施形態では、横長な方形状をなす液晶パネルを例示したが、縦長な方形状をなす液晶パネルや正方形状をなす液晶パネルにも本発明は適用可能である。それ以外にも、円形状や楕円形状をなす液晶パネルにも本発明は適用可能である。
（２４）上記した各実施形態では、外部光源であるバックライト装置を備えた透過型の液晶表示装置を例示したが、本発明は、外光を利用して表示を行う反射型液晶表示装置にも適用可能であり、その場合はバックライト装置を省略することができる。また、半透過型の液晶表示装置にも本発明は適用可能である。
（２５）上記した各実施形態では、液晶表示装置のスイッチング素子としてＴＦＴを用いたが、ＴＦＴ以外のスイッチング素子（例えば薄膜ダイオード（ＴＦＤ））を用いた液晶表示装置にも適用可能であり、またカラー表示する液晶表示装置以外にも、白黒表示する液晶表示装置にも適用可能である。
（２６）上記した各実施形態では、表示パネルとして液晶パネルを用いた液晶表示装置を例示したが、他の種類の表示パネル（ＰＤＰ（プラズマディスプレイパネル）、有機ＥＬパネル、ＥＰＤ（マイクロカプセル型電気泳動方式のディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）を用いた表示装置にも本発明は適用可能である。
【符号の説明】
【００６０】
１１…液晶パネル（表示パネル）、１１Ａ…ＣＦ基板（対向基板）、１１Ｂ，１１Ｂ−１，１１Ｂ−１０…アレイ基板（アクティブマトリクス基板）、１６，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８…ソース配線（画素配線）、１８，１８−９，１８−１１…パネル側入力端子部（信号入力部）、２０，２０−２，２０−３，２０−４，２０−５，２０−６，２０−７，２０−８，２０−９，２０−１０，２２０，３２０…第１配線(第２の配線)、２１，２１−２，２１−３，２１−４，２１−５，２１−６，２１−７，２１−８，２１−９，２１−１０，２１−１１，１２１，２２１，３２１…第２配線（配線）、２１Ａ，２２１Ａ，３２１Ａ…一方の第２配線（一方の配線）、２１Ｂ，２２１Ｂ，３２１Ｂ…他方の第２配線（他方の配線）、２４，２２４…第１低抵抗配線部（第２の低抵抗配線部）、２５，２２５…第１高抵抗配線部（第２の高抵抗配線部）、２６，２２６…第１接続部（第２の接続部）、２７，２７−１１，１２７，２２７…第２低抵抗配線部（低抵抗配線部）、２８，２８−１１，１２８，２２８…第２高抵抗配線部（高抵抗配線部）、２９，２９−１１，１２９…第２接続部（接続部）、ＢＬ…基準仮想線、ｄ１，ｄ２…配列ピッチ、ＩＮ…絶縁膜、Ｍ１…第１金属膜（第１導電膜）、Ｍ２…第２金属膜（第２導電膜）、Ｐ…配列ピッチ、ＰＡｉ…配列ピッチ、ＰＸ…画素、ＶＬ１…第１仮想線、ＶＬ２…第２仮想線、θ１，θ２…角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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