(57)【要約】【課題】高速化および小型化を実現しつつ、入力範囲を広くする。【解決手段】ＡＤＣ１は、スイッチＳ１〜Ｓ４を介して入力されるアナログ信号をサンプルおよびホールドするサンプラ３、４、コンパレータ６、容量アレイがコンパレータ６の入力端子に接続される構成のＤＡＣ５、ＳＡＲ７、スイッチＳ１〜Ｓ４およびサンプラ３、４の動作を制御する制御回路８などを備える。制御回路８は、所定のサンプラがサンプル動作を行う期間、その所定のサンプラ回路とは異なる別のサンプラがホールド動作を行うように各動作を制御する。制御回路８は、ホールド動作が行われる際、サンプラ３、４のキャパシタＣＳ１、ＣＳ２の一方の端子を基準電圧ＶＲＨＰに接続するとともにキャパシタＣＳ１、ＣＳ２の他方の端子をコンパレータ６の入力端子に接続することによりアナログ信号をキャパシタＣＳ１、ＣＳ２とＤ／Ａ変換器５の容量との容量比で分圧するように各動作を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号である複数のアナログ信号の中から任意のアナログ信号を選択して入力するためのスイッチ（Ｓ１〜Ｓ６）と、
前記スイッチを介して入力される前記アナログ信号をサンプルおよびホールドする複数のサンプルホールド回路（３、４、２２）と、
サンプルおよびホールドされた前記アナログ信号を差動入力間で比較するためのコンパレータ（６、３２）と、
容量アレイ（１０）が前記コンパレータの入力端子に接続される構成のＤ／Ａ変換器（５）と、
前記コンパレータによる比較結果を表す信号を保持し、その保持結果に応じたデジタル値を出力する逐次比較レジスタ（７）と、
前記スイッチおよび前記サンプルホールド回路の動作を制御する動作制御部（８）と、
を備え、
前記サンプルホールド回路は、前記アナログ信号をサンプルするためのサンプリング容量（ＣＳ１、ＣＳ２、ＣＳ３）を含み、
前記動作制御部は、
所定の前記サンプルホールド回路がサンプル動作を行う期間、その所定の前記サンプルホールド回路とは異なる別の前記サンプルホールド回路がホールド動作を行うように前記サンプルホールド回路の動作を制御するとともに、
前記ホールド動作が行われる際、前記サンプリング容量の一方の端子を前記アナログ信号の電圧よりも高い基準電圧に接続するとともに前記サンプリング容量の他方の端子を前記コンパレータの入力端子に接続することにより、前記アナログ信号を前記サンプリング容量と前記Ｄ／Ａ変換器の容量との容量比で分圧するように、前記サンプルホールド回路の動作を制御する逐次比較Ａ／Ｄ変換回路。
【請求項２】
前記動作制御部は、所定の前記アナログ信号が、毎回同じ前記サンプルホールド回路によりサンプルおよびホールドされるように制御する請求項１に記載の逐次比較Ａ／Ｄ変換回路。
【請求項３】
さらに、前記逐次比較レジスタから出力されるデジタル値を補正する補正部（４２、５２）を備え、
前記補正部は、
前記アナログ信号に代えて基準信号を前記サンプルホールド回路に入力するように信号の入力経路を切り替える第１経路切替スイッチ（ＳＲＥＦ）と、
前記サンプルホールド回路のそれぞれに対応して設けられ、前記逐次比較レジスタから出力されるデジタル値を記憶するための複数の第１メモリ（４４、４５）と、
前記逐次比較レジスタから前記第１メモリへのデジタル値の書き込み経路を切り替える第２経路切替スイッチ（Ｓｒ１１、Ｓｒ２１、Ｓｒ３１）と、
前記第１メモリからのデジタル値の読み出し経路を切り替える第３経路切替スイッチ（Ｓｒ１２、Ｓｒ２２、Ｓｒ３２）と、
前記逐次比較レジスタから出力されるデジタル値から前記第３経路切替スイッチを介して前記第１メモリから読み出されるデジタル値を減算して出力する第１減算器（４６）と、
を備え、
前記動作制御部は、
前記基準信号が所定の前記サンプルホールド回路によりサンプルおよびホールドされるようにするとともに、それに伴い前記逐次比較レジスタから出力されるデジタル値が所定の前記サンプルホールド回路に対応する前記第１メモリに記憶されるように、前記第１経路切替スイッチおよび前記第２経路切替スイッチの動作を制御し、
前記アナログ信号が所定の前記サンプルホールド回路によりサンプルおよびホールドされることに伴い前記逐次比較レジスタから前記デジタル値が出力される際、所定の前記サンプルホールド回路に対応する前記第１メモリから読み出されるデジタル値が前記第１減算器へと与えられるように前記第３経路切替スイッチの動作を制御する請求項１または２に記載の逐次比較Ａ／Ｄ変換回路。
【請求項４】
前記補正部は、さらに、
特定の前記サンプルホールド回路に対応して設けられた前記第１メモリから読み出されたデジタル値と前記逐次比較レジスタから出力されるデジタル値との差分を保持する第２メモリ（５４）と、
前記第１減算器から出力されるデジタル値から前記第２メモリから読み出されるデジタル値を減算して出力する第２減算器（５５）と、
を備える請求項３に記載の逐次比較Ａ／Ｄ変換回路。
【請求項５】
前記サンプルホールド回路は、前記アナログ信号のサンプルを終了した後であり且つ次の前記アナログ信号のサンプルを開始する前に、前記サンプリング容量の両端子を回路の基準電位であるグランドに接続することにより前記サンプリング容量をリセットするようになっている請求項１から４のいずれか一項に記載の逐次比較Ａ／Ｄ変換回路。
【請求項６】
さらに、前記コンパレータの動作が終了したことを表す終了信号を生成する信号生成回路（３３）を備え、
前記Ｄ／Ａ変換器は、前記終了信号に基づいて動作を開始するように構成されている請求項１から５のいずれか一項に記載の逐次比較Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較Ａ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来、逐次比較Ａ／Ｄ変換回路としては、様々な構成が考えられている。例えば、特許文献１には、入力信号を減衰させることにより、Ａ／Ｄ変換回路内部の構成であるＤ／Ａ変換器、コンパレータなどに比較的耐圧の低いＭＯＳトランジスタを使用可能とし、回路面積の縮小を図る構成が開示されている。また、特許文献２には、２つのＡ／Ｄ変換部を備え、一方のＡ／Ｄ変換部がサンプルホールド処理を行うときに他方のＡ／Ｄ変換部がＡ／Ｄ変換処理を行うように制御する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６６２９８号公報
【特許文献２】特開２００７−２８８６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１および特許文献２の構成も含め、従来の逐次比較Ａ／Ｄ変換回路では、高速化、小型化および広入力範囲の全てを実現するようなものはなく、Ａ／Ｄ変換回路としての性能を向上させるという観点において改善の余地があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、高速化および小型化を実現しつつ、入力範囲を広くすることができる逐次比較Ａ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の逐次比較Ａ／Ｄ変換回路は、入力信号である複数のアナログ信号の中から任意のアナログ信号を選択して入力するためのスイッチ（Ｓ１〜Ｓ６）と、スイッチを介して入力されるアナログ信号をサンプルおよびホールドする複数のサンプルホールド回路（３、４、２２）と、サンプルおよびホールドされたアナログ信号を差動入力間で比較するためのコンパレータ（６、３２）と、容量アレイ（１０）がコンパレータの入力端子に接続される構成のＤ／Ａ変換器（５）と、コンパレータによる比較結果を表す信号を保持し、その保持結果に応じたデジタル値を出力する逐次比較レジスタ（７）と、スイッチおよびサンプルホールド回路の動作を制御する動作制御部（８）と、を備える。
【０００７】
上記構成において、サンプルホールド回路は、アナログ信号をサンプルするためのサンプリング容量（ＣＳ１、ＣＳ２、ＣＳ３）を含む。また、動作制御部は、所定のサンプルホールド回路がサンプル動作を行う期間、その所定のサンプルホールド回路とは異なる別のサンプルホールド回路がホールド動作を行うようにサンプルホールド回路の動作を制御する。
【０００８】
一般的な逐次比較Ａ／Ｄ変換回路において、アナログ信号がデジタル値へと変換されるまでには、少なくとも、アナログ信号をサンプルするサンプリング期間と、アナログ信号をホールドするとともにコンパレータによる比較動作などが行われるＡ／Ｄ変換期間と、を足し合わせた期間が必要となる。一方、上記構成では、所定のサンプルホールド回路により所定のアナログ信号がサンプリングされる期間に、別のサンプルホールド回路がホールド動作を行うとともにコンパレータによる比較動作が行われる。
【０００９】
すなわち、上記構成によれば、所定のアナログ信号のためのサンプリング期間と、別のアナログ信号のためのＡ／Ｄ変換期間と、が重複することになる。そのため、上記構成によれば、一般的な逐次比較Ａ／Ｄ変換回路に対し、１つのアナログ信号をデジタル値に変換するまでの所要時間を、上記したように重複期間が生じる分だけ、短縮することができる。言い換えると、上記構成によれば、一般的な逐次比較Ａ／Ｄ変換回路に対し、Ａ／Ｄ変換回路の動作速度を高めることができる。
【００１０】
また、この場合、動作制御部は、ホールド動作が行われる際、サンプリング容量の一方の端子をアナログ信号の電圧よりも高い基準電圧に接続するとともにサンプリング容量の他方の端子をコンパレータの入力端子に接続することにより、アナログ信号をサンプリング容量とＤ／Ａ変換器の容量との容量比で分圧するように、サンプルホールド回路の動作を制御する。
【００１１】
このような構成によれば、コンパレータの入力端子には、アナログ信号を、サンプリング容量とＤ／Ａ変換器の容量との容量比で分圧された分圧電圧が与えられることになる。そのため、上記構成によれば、サンプリング容量としては、入力されるアナログ信号の電圧値に応じた耐圧を有するものを採用する必要がある一方で、Ｄ／Ａ変換器の容量としては、アナログ信号の電圧値よりも低い電圧値となる分圧電圧に応じた比較的低い耐圧を有するものを採用することができる。
【００１２】
また、この場合、アナログ信号の電圧値が高い場合でも、コンパレータの入力端子には、そのアナログ信号の電圧値よりも低い電圧値となる分圧電圧が与えられることになるため、アナログ信号の入力範囲を拡大したとしても、コンパレータを比較的低い耐圧の素子により構成することができる。つまり、上記構成では、コンパレータおよびＤ／Ａ変換器などの内部回路を低耐圧の素子により構成することが可能であるため、その分だけ回路規模を小さく抑えることができる。このように、上記構成の逐次比較Ａ／Ｄ変換回路によれば、高速化および小型化を実現しつつ、入力範囲を広くすることができるという優れた効果が得られる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る逐次比較Ａ／Ｄ変換回路の構成を模式的に示す図
【図２】第１期間における各スイッチのオンオフ状態を説明するための構成図
【図３】第２期間における各スイッチのオンオフ状態を説明するための構成図
【図４】信号ＩＮ１〜ＩＮ４の順に繰り返しサンプリングする制御が行われる際における動作を説明するためのタイミングチャート
【図５】遷移期間に設けられるデッドタイムを説明するためのタイミングチャート
【図６】図２に対し、Ｄ／Ａ変換器の構成を具体的に表すよう変更が加えられた図
【図７】図３に対し、Ｄ／Ａ変換器の構成を具体的に表すよう変更が加えられた図
【図８】サンプリング回路の入出力電圧を模式的に示す図
【図９】各部の信号波形および各チャンネルの動作状態を示すタイミングチャート
【図１０】遷移期間の動作を含む動作の詳細を説明するための図その１
【図１１】遷移期間の動作を含む動作の詳細を説明するための図その２
【図１２】遷移期間の動作を含む動作の詳細を説明するための図その３
【図１３】遷移期間の動作を含む動作の詳細を説明するための図その４
【図１４】遷移期間の動作を含む動作の詳細を説明するための図その５
【図１５】遷移期間の動作を含む動作の詳細を説明するための図その６
【図１６】遷移期間の動作を含む動作の詳細を説明するための図その７
【図１７】第２実施形態に係る逐次比較Ａ／Ｄ変換回路の構成を模式的に示す図
【図１８】信号ＩＮ１〜ＩＮ６の順に繰り返しサンプリングする制御が行われる際における動作を説明するためのタイミングチャート
【図１９】第１および第２実施形態に係る逐次比較Ａ／Ｄ変換回路が備えるコンパレータの具体的な構成を示す図
【図２０】第１および第２実施形態に係るＤ／Ａ変換器およびコンパレータの動作を説明するためのタイミングチャート
【図２１】第３実施形態に係る逐次比較Ａ／Ｄ変換回路の構成を模式的に示す図
【図２２】第３実施形態に係るＤ／Ａ変換器およびコンパレータの動作を説明するためのタイミングチャート
【図２３】第４実施形態に係る逐次比較Ａ／Ｄ変換回路の構成を模式的に示す図
【図２４】第４実施形態に係る逐次比較Ａ／Ｄ変換回路の動作を説明するためのタイミングチャート
【図２５】第５実施形態に係る逐次比較Ａ／Ｄ変換回路の構成を模式的に示す図
【図２６】第５実施形態に係る逐次比較Ａ／Ｄ変換回路の動作を説明するためのタイミングチャート
【発明を実施するための形態】
【００１４】
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図１６を参照して説明する。
【００１５】
図１に示すＡ／Ｄ変換回路１は、例えば車両に搭載される電子制御装置に用いられるものであり、半導体集積回路、つまりＩＣとして構成されている。Ａ／Ｄ変換回路１は、スイッチＳ１〜Ｓ４、バッファ２、サンプルホールド回路３、４、Ｄ／Ａ変換器５、コンパレータ６、逐次比較レジスタ７、制御回路８などを備えている。なお、以下、Ａ／Ｄ変換回路のことをＡＤＣとも呼び、Ｄ／Ａ変換器のことをＤＡＣとも呼び、サンプルホールド回路のことをサンプラとも呼ぶこととする。
【００１６】
ＡＤＣ１は、端子Ｐ１〜Ｐ４を介して入力される複数のアナログ信号である入力信号ＩＮ１〜ＩＮ４を、それら入力信号ＩＮ１〜ＩＮ４に対応するデジタル値Ｄｏに変換して出力する逐次比較Ａ／Ｄ変換回路である。この場合、ＡＤＣ１は、差動入力の構成となっているが、図１などでは、２つの入力のうち一方（正側）に関連する構成だけを図示し、２つの入力のうち他方（負側）に関連する構成の図示は省略している。なお、以下では、ＡＤＣ１のうち正側に関連する構成について説明するが、負側に関連する構成も正側に関連する構成と同様のものとなっている。
【００１７】
スイッチＳ１〜Ｓ４は、４つの信号ＩＮ１〜ＩＮ４の中から任意の信号を選択して入力するためのスイッチであり、端子Ｐ１〜Ｐ４のそれぞれとバッファ２の入力端子との間を開閉する。バッファ２は、信号ＩＮ１〜ＩＮ４のレベル変換およびインピーダンス変換を行うために設けられている。なお、図１などでは、バッファ２の出力電圧を電圧ＶＩＮＰとして表す。
【００１８】
サンプラ３は、スイッチＳ１〜Ｓ４を介して入力される信号ＩＮ１〜ＩＮ４をサンプルおよびホールドするものであり、スイッチＳＳＨ１、ＳＨＨ１、ＳＲ１、ＳＳＬ１、ＳＨＬ１、ＳＲおよびキャパシタＣＳ１を備えている。なお、スイッチＳＲは、後述するサンプラ４と共用されるようになっている。
【００１９】
スイッチＳＳＨ１は、バッファ２の出力端子とノードＮ１との間を開閉する。キャパシタＣＳ１は、アナログ信号をサンプルするためのサンプリング容量に相当するものであり、その一方の端子はノードＮ１に接続され、その他方の端子はノードＮ２に接続されている。
【００２０】
スイッチＳＨＨ１は、ノードＮ１と基準電圧ＶＲＨＰが供給される基準電圧供給ラインＬ１との間を開閉する。スイッチＳＲ１は、ノードＮ１と基準電圧ＶＲＬＭが供給される基準電圧供給ラインＬ２との間を開閉する。スイッチＳＳＬ１は、ノードＮ２と基準電圧ＶＲＨＭが供給される基準電圧供給ラインＬ３との間を開閉する。スイッチＳＨＬ１は、ノードＮ２とＤＡＣ５の出力ノードが接続されるコモンラインＬ４との間を開閉する。スイッチＳＲは、基準電圧供給ラインＬ２と電圧供給ラインＬ４との間を開閉する。
【００２１】
サンプラ４は、スイッチＳ１〜Ｓ４を介して入力される信号ＩＮ１〜ＩＮ４をサンプルおよびホールドするものであり、スイッチＳＳＨ２、ＳＨＨ２、ＳＲ２、ＳＳＬ２、ＳＨＬ２、ＳＲおよびキャパシタＣＳ２を備えている。スイッチＳＳＨ２は、バッファ２の出力端子とノードＮ３との間を開閉する。キャパシタＣＳ２は、サンプリング容量に相当するものであり、その一方の端子はノードＮ３に接続され、その他方の端子はノードＮ４に接続されている。
【００２２】
スイッチＳＨＨ２は、ノードＮ３と基準電圧供給ラインＬ１との間を開閉する。スイッチＳＲ２は、ノードＮ３と基準電圧供給ラインＬ２との間を開閉する。スイッチＳＳＬ２は、ノードＮ４と基準電圧供給ラインＬ３との間を開閉する。スイッチＳＨＬ２は、ノードＮ４と電圧供給ラインＬ４との間を開閉する。
【００２３】
本実施形態では、基準電圧ＶＲＨＰ、ＶＲＬＭ、ＶＲＨＭは、それぞれ４Ｖ、０Ｖ、０Ｖに設定されている。この場合、基準電圧ＶＲＨＰの電圧値は、信号ＩＮ１〜ＩＮ４の電圧よりも高くなっている。したがって、本実施形態では、基準電圧ＶＲＨＰは、信号ＩＮ１〜ＩＮ４の電圧よりも高い基準電圧に相当する。
【００２４】
コンパレータ６は、サンプラ３、４によりサンプルおよびホールドされたアナログ信号を差動入力間で比較するためのものであり、全差動の構成となっている。コンパレータ６の正側入力端子は電圧供給ラインＬ４に接続されている。また、コンパレータ６の負側入力端子は、電圧ＶＩＮＣＭが与えられる負側の電圧供給ラインＬ５に接続されている。電圧供給ラインＬ４、Ｌ５間には、スイッチＳＲＰＭが接続されている。コンパレータ６の出力信号は、逐次比較レジスタ７に与えられる。
【００２５】
逐次比較レジスタ７は、ロジック回路などから構成されている。逐次比較レジスタ７は、コンパレータ６による比較結果を表す信号を保持し、その保持結果に応じたデジタル値Ｄｏを出力する。また、逐次比較レジスタ７は、上記デジタル値Ｄｏに基づいて、ＤＡＣ５の動作を制御するための信号を出力する。なお、以下、逐次比較レジスタのことをＳＡＲと省略する。
【００２６】
制御回路８は、ＡＤＣ１によるＡ／Ｄ変換の動作の全般を制御する。上述したスイッチＳ１〜Ｓ４、ＳＲＰＭおよびサンプラ３、４が備える各スイッチは、例えばアナログスイッチから構成されており、制御回路８からの信号によりオンオフされるようになっている。また、制御回路８は、ＳＡＲ７に対して、その動作を制御するための制御信号を出力する。本実施形態では、制御回路８は、スイッチＳ１〜Ｓ４およびサンプラ３、４の動作を制御する動作制御部に相当する。
【００２７】
制御回路８は、４つの端子Ｐ１〜Ｐ４を介して入力される４つの信号ＩＮ１〜ＩＮ４のうちのいずれかが、２つのサンプラ３、４のうちのいずれかに与えられるように、各スイッチの制御を行うことができる。また、制御回路８は、２つのサンプラ３、４のうちのいずれかのサンプリング電圧をホールドしコンパレータ６に入力するように、各スイッチの制御を行うことができる。したがって、制御回路８は、サンプラ３、４のうち一方がサンプル動作を行う期間、サンプラ３、４のうち他方がホールド動作を行うように各スイッチの制御を行うことができる。
【００２８】
上記構成のＡＤＣ１は、信号ＩＮ１〜ＩＮ４をサンプルおよびホールドするとともにＡ／Ｄ変換するための構成として、２系統のサンプラ３、４を有している。そして、上記構成では、これら２系統のサンプラ３、４のいずれを用いてサンプルまたはホールド（Ａ／Ｄ変換）を実行するか、を自在に切り替えることが可能となっている。以下では、サンプラ３の系統のことをチャンネルＣＨ１と称するとともに、サンプラ４の系統のことをチャンネルＣＨ２と称することとする。
【００２９】
本実施形態では、ＤＡＣ５は、容量アレイがコンパレータ６の入力端子に接続される構成となっている。図６および図７に示すように、具体的には、ＤＡＣ５は、容量アレイ１０およびスイッチＳＤＭ、ＳＤＰを備えている。容量アレイ１０は、それぞれ単位容量を持つ複数のキャパシタＣＵから構成されており、それら複数のキャパシタＣＵの一方の端子は、それぞれ電圧供給ラインＬ４に共通に接続されている。
【００３０】
複数のキャパシタＣＵの他方の端子は、それぞれスイッチＳＤＭ、ＳＤＰを介して基準電圧供給ラインＬ２または基準電圧ＶＲＬＰが供給される基準電圧供給ラインＬ６に選択的に接続されるようになっている。本実施形態では、基準電圧ＶＲＬＰは、１．８Ｖに設定されている。スイッチＳＤＭ、ＳＤＰは、例えばアナログスイッチから構成されており、ＳＡＲ７からの信号によりオンオフされるようになっている。つまり、ＤＡＣ５の出力ノードの電圧値は、ＳＡＲ７により制御される。
【００３１】
次に、上記構成の作用について説明する。
［１］動作全般について
制御回路８は、スイッチＳ１〜Ｓ４およびサンプラ３、４の動作を次のように制御する。すなわち、制御回路８は、信号ＩＮ１〜ＩＮ４のいずれかがサンプラ３、４のうち一方に与えられるとき、その一方のサンプラとは異なる別のサンプラ、つまりサンプラ３、４のうち他方のサンプリング電圧をホールドしコンパレータ６に入力するように制御を行う。
【００３２】
このような制御により、ＡＤＣ１では、チャンネルＣＨ１を用いて信号ＩＮ１〜ＩＮ４のいずれかの信号をサンプルするサンプル動作が行われる際、チャンネルＣＨ２を用いて信号ＩＮ１〜ＩＮ４のいずれかの信号をホールドするホールド動作が行われる。なお、ホールド動作が行われる際、逐次比較レジスタ７からホールドされたアナログ信号に対応したデジタル値Ｄｏが生成されるＡ／Ｄ変換動作も行われる。
【００３３】
以下、このような動作が行われる期間のことを第１期間と称する。また、ＡＤＣ１では、チャンネルＣＨ２を用いてサンプル動作が行われる際、チャンネルＣＨ１を用いてホールド動作が行われる。以下、このような動作が行われる期間のことを第２期間と称する。そして、ＡＤＣ１では、これら第１期間および第２期間が交互に繰り返されるように、各部の動作が行われる。
【００３４】
図２に示すように、第１期間では、スイッチＳＳＨ１がオン、スイッチＳＨＨ１がオフ、スイッチＳＲ１がオフ、スイッチＳＳＬ１がオン、スイッチＳＳＨ２がオフ、スイッチＳＨＨ２がオン、スイッチＳＲ２がオフ、スイッチＳＳＬ２がオフ、スイッチＳＨＬ１がオフ、スイッチＳＨＬ２がオン、スイッチＳＲがオフ、スイッチＳＲＰＭがオフ、となる。これにより、第１期間では、チャンネルＣＨ１を用いてサンプル動作が行われるとともに、チャンネルＣＨ２を用いてホールド動作（Ａ／Ｄ変換動作）が行われる。
【００３５】
なお、第１期間では、スイッチＳ１〜Ｓ４のうち、チャンネルＣＨ１を用いたサンプル動作の対象となる信号ＩＮ１〜ＩＮ４に対応したスイッチがオンされるとともに、他のスイッチがオフされる。図２では、スイッチＳ１がオンされるとともに、他のスイッチＳ２〜Ｓ４がオフされており、これにより、チャンネルＣＨ１を用いて信号ＩＮ１に対するサンプル動作が行われる。
【００３６】
図３に示すように、第２期間では、スイッチＳＳＨ１がオフ、スイッチＳＨＨ１がオン、スイッチＳＲ１がオフ、スイッチＳＳＬ１がオフ、スイッチＳＳＨ２がオン、スイッチＳＨＨ２がオフ、スイッチＳＲ２がオフ、スイッチＳＳＬ２がオン、スイッチＳＨＬ１がオン、スイッチＳＨＬ２がオフ、スイッチＳＲがオフ、スイッチＳＲＰＭがオフ、となる。これにより、第２期間では、チャンネルＣＨ２を用いてサンプル動作が行われるとともに、チャンネルＣＨ１を用いてホールド動作（Ａ／Ｄ変換動作）が行われる。
【００３７】
なお、第２期間では、スイッチＳ１〜Ｓ４のうち、チャンネルＣＨ２を用いたサンプル動作の対象となる信号ＩＮ１〜ＩＮ４に対応したスイッチがオンされるとともに、他のスイッチがオフされる。図３では、スイッチＳ２がオンされるとともに、他のスイッチＳ１、Ｓ３およびＳ４がオフされており、これにより、チャンネルＣＨ２を用いて信号ＩＮ２に対するサンプル動作が行われる。
【００３８】
制御回路８は、端子Ｐ１〜Ｐ４のうち所定の端子を介して入力されるアナログ信号、つまり信号ＩＮ１〜ＩＮ４のいずれかが、毎回同じチャンネルのサンプラによりサンプルおよびホールドされるように各スイッチの制御を行うようになっている。具体的には、制御回路８は、信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４が、この順でサンプルされるように、スイッチＳ１〜Ｓ４およびサンプラ３、４の動作を制御する。これにより、信号ＩＮ１およびＩＮ３は常にチャンネルＣＨ１を用いてサンプルおよびホールドされ、信号ＩＮ２およびＩＮ４は常にチャンネルＣＨ２を用いてサンプルおよびホールドされる。
【００３９】
上述したように、信号ＩＮ１〜ＩＮ４の順に繰り返しサンプルおよびホールドするような制御が行われる際におけるＡＤＣ１の動作全般について図４を参照して説明する。なお、図４などでは、信号ＩＮ１〜ＩＮ４のそれぞれに対するサンプル動作およびホールド動作（Ａ／Ｄ変換動作）を、ＳＰ１〜ＳＰ４およびＡＤ１〜ＡＤ４と表わし、信号ＩＮ１〜ＩＮ４のそれぞれに対応するデジタル値ＤｏをＯ１〜Ｏ４と表わしている。
【００４０】
期間Ｔ１では、スイッチＳ１がオンされるとともにスイッチＳ２〜Ｓ４がオフされ、他のスイッチは前述した第１期間と同様にオンオフされる。これにより、期間Ｔ１では、チャンネルＣＨ１を用いて信号ＩＮ１に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＩＮ４に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、期間Ｔ１では、信号ＩＮ３に対応するデジタル値Ｏ３の出力動作が行われる。
【００４１】
期間Ｔ２では、スイッチＳ２がオンされるとともにスイッチＳ１、Ｓ３およびＳ４がオフされ、他のスイッチは前述した第２期間と同様にオンオフされる。これにより、期間Ｔ２では、チャンネルＣＨ２を用いて信号ＩＮ２に対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ１に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、期間Ｔ２では、信号ＩＮ４に対応するデジタル値Ｏ４の出力動作が行われる。
【００４２】
期間Ｔ３では、スイッチＳ３がオンされるとともにスイッチＳ１、Ｓ２およびＳ４がオフされ、他のスイッチは前述した第１期間と同様にオンオフされる。これにより、期間Ｔ３では、チャンネルＣＨ１を用いて信号ＩＮ３に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＩＮ２に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、期間Ｔ３では、信号ＩＮ１に対応するデジタル値Ｏ１の出力動作が行われる。
【００４３】
期間Ｔ４では、スイッチＳ４がオンされるとともにスイッチＳ１〜Ｓ３がオフされ、他のスイッチは前述した第２期間と同様にオンオフされる。これにより、期間Ｔ４では、チャンネルＣＨ２を用いて信号ＩＮ４に対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ３に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、期間Ｔ４では、信号ＩＮ２に対応するデジタル値Ｏ２の出力動作が行われる。
【００４４】
このような期間Ｔ１〜期間Ｔ４が繰り返されることにより、信号ＩＮ１およびＩＮ３は常にチャンネルＣＨ１を用いてサンプルホールドされるとともにＡ／Ｄ変換され、信号ＩＮ２およびＩＮ４は常にチャンネルＣＨ２を用いてサンプルホールドされるとともにＡ／Ｄ変換される。
【００４５】
なお、この場合、図５に示すように、期間Ｔ１から期間Ｔ２への遷移期間、期間Ｔ２から期間Ｔ３への遷移期間、期間Ｔ３から期間Ｔ４への遷移期間および期間Ｔ４から期間Ｔ１への遷移期間には、スイッチＳ１〜Ｓ４の全てがオフする期間であるデッドタイムＴｄが設けられている。このようなデッドタイムＴｄを設けることにより、上記各遷移期間における入力の短絡が防止される。
【００４６】
［２］分圧機能について
上記構成のＡＤＣ１は、２系統のサンプラ３、４を有する点を除き、一般的な電荷再分配型の逐次比較Ａ／Ｄ変換回路に類似した構成となっており、Ａ／Ｄ変換に関する基本的な動作についても同様に類似している。しかし、ＡＤＣ１では、信号ＩＮ１〜ＩＮ４をサンプルするためのサンプリング容量が、キャパシタＣＳ１、ＣＳ２として、容量アレイ型のＤＡＣ５が備える容量アレイ１０（複数のキャパシタＣＵ）とは独立して設けられている。
【００４７】
そして、この場合、第１期間および第２期間において、前述したように各スイッチのオンオフが制御されることにより、コンパレータ６の入力端子に与えられる電圧を分圧する分圧機能が実現されるようになっている。以下、このような分圧機能について、図６〜図８を参照して説明する。なお、図６および図７は、それぞれ図２および図３に対し、ＤＡＣ５の構成を具体的に表すように変更を加えた図である。
【００４８】
チャンネルＣＨ２を用いてホールド動作が行われる第１期間では、図６に示すように、ＤＡＣ５の複数のキャパシタＣＵの一方の端子およびキャパシタＣＳ２の他方の端子が共通に接続されるとともにコンパレータ６の正側入力端子に接続される。また、この際、キャパシタＣＳ２の一方の端子は、基準電圧ＶＲＨＰが供給される基準電圧供給ラインＬ１に接続される。
【００４９】
チャンネルＣＨ１を用いてホールド動作が行われる第２期間では、図７に示すように、ＤＡＣ５の複数のキャパシタＣＵの一方の端子およびキャパシタＣＳ１の他方の端子が共通に接続されるとともにコンパレータ６の正側入力端子に接続される。また、この際、キャパシタＣＳ１の一方の端子は、基準電圧ＶＲＨＰが供給される基準電圧供給ラインＬ１に接続される。
【００５０】
なお、この場合、ＤＡＣ５では、容量アレイ１０のトータル容量ＣＤの半分の容量（＝ＣＤ／２）に相当する一方のキャパシタ群を構成するキャパシタＣＵの各他方の端子は基準電圧ＶＲＬＭが供給される基準電圧供給ラインＬ２に接続されるとともに、上記半分の容量に相当する他方のキャパシタ群を構成する複数のキャパシタＣＵの各他方の端子は基準電圧ＶＲＬＰが供給される基準電圧供給ラインＬ３に接続されるものとする。
【００５１】
ここで、第１期間におけるキャパシタＣＳ１の電荷ＱＳ１と、第２期間におけるキャパシタＣＳ１の電荷ＱＨ１とは、それぞれ下記（１）式と（２）式とにより表される。ただし、キャパシタＣＳ１、ＣＳ２の容量をＣｓとして表す。
【００５２】
【数１】
2019208100.tif 000003
【００５３】
また、第２期間におけるコンパレータ６の正側入力端子の電圧、つまり電圧供給ラインＬ４の電圧ＶＩＮＣＰと、第２期間におけるコンパレータ６の負側入力端子の電圧、つまり電圧供給ラインＬ５の電圧ＶＩＮＣＭとは、それぞれ下記（３）式と（４）式とにより表される。ただし、図示しない負側の構成のバッファの出力電圧を電圧ＶＩＮＭとして表す。
【００５４】
【数２】
2019208100.tif 000004
【００５５】
上記（３）式および（４）式から、下記（５）式を導出することができる。ただし、電圧ＶＩＮＣＰから電圧ＶＩＮＣＭを減算した電圧、つまりコンパレータ６に入力される差電圧をＶＣＰＭと表わし、電圧ＶＩＮＰから電圧ＶＩＮＭを減算した電圧、つまりバッファ２などから出力される差電圧をＶＩＮＰＭと表わす。
【００５６】
【数３】
2019208100.tif 000005
【００５７】
このように、上記構成によれば、コンパレータ６の入力端子には、サンプラ３、４に入力される電圧をサンプリング容量とＤＡＣ５の容量との容量比で分圧した分圧電圧が与えられる。この場合、分圧比は、「Ｃｓ／（Ｃｓ＋ＣＤ）」となる。そのため、キャパシタＣＳ１、ＣＳ２の容量Ｃｓ（例えば３．２ｐＦ）と容量アレイ１０のトータル容量ＣＤ（例えば３．２ｐＦ）との比が「１：１」となるように各容量を設定すると、電圧ＶＩＮＣＰ、電圧ＶＩＮＣＭ、電圧ＶＣＰＭ、電圧ＶＩＮＰおよび電圧ＶＩＮＭは、図８に示すような電圧となる。
【００５８】
［３］遷移期間の動作を含む動作の詳細について
続いて、ＡＤＣ１の動作の詳細な内容について図９〜図１６を参照して説明する。図９には、制御回路８から出力される各スイッチをオンオフするための２値の信号が、対応するスイッチと同じ符号を付して示されている。これらの信号は、いずれも、ハイレベルのときに対応するスイッチをオンするものとなっているとともに、ロウレベルのときに対応するスイッチをオフするものとなっている。
【００５９】
また、これらの信号は、図示しないクロック信号に基づいて生成されるようになっている。なお、図１０〜図１６は、ＡＤＣ１の構成のうち、動作説明に必要となる部分だけが図示されている。また、図１０〜図１６では、基準電圧供給ラインＬ２、Ｌ３は、回路の基準電位（０Ｖ）であるグランドのシンボルへと接続される共通のラインとして表されている。
【００６０】
本実施形態では、サンプラのチャンネルが切り替えられる遷移期間に、キャパシタＣＳ１、ＣＳ２のリセットが行われるようになっている。以下、この点について、期間Ｔ２から期間Ｔ３への遷移期間に着目して説明する。時刻ｔ１〜ｔ２では、ＡＤＣ１は図１０に示す回路状態となる。すなわち、時刻ｔ１〜ｔ２では、各スイッチは既述した第２期間と同様のオンオフ状態となる。時刻ｔ２において、ＡＤＣ１は図１１に示す回路状態となる。すなわち、時刻ｔ２において、スイッチＳＳＬ２がオンからオフに転じる。
【００６１】
時刻ｔ２と時刻ｔ３との間において、ＡＤＣ１は図１２に示す回路状態となる。すなわち、時刻ｔ２と時刻ｔ３との間において、スイッチＳＳＨ２、ＳＨＨ１およびＳＨＬ１がオンからオフに転じる。時刻ｔ３において、ＡＤＣ１は図１３に示す回路状態となる。すなわち、時刻ｔ３において、スイッチＳＳＬ１、ＳＲ１、ＳＲおよびＳＲＰＭがオフからオンに転じる。
【００６２】
これにより、キャパシタＣＳ１の両端子がＳＲ１およびＳＳＬ１を介してグランドに接続され、その電荷が初期化（リセット）される。また、このとき、コンパレータ６の各入力端子間がスイッチＳＲＰＭを介して短絡（ショート）されるとともにスイッチＳＲを介してグランドに接続されることにより、ＤＡＣ５のキャパシタＣＵの電荷のリセットおよびコンパレータ６の入力電位のリセットが行われる。
【００６３】
時刻ｔ４において、ＡＤＣ１は図１４に示す回路状態となる。すなわち、時刻ｔ４において、スイッチＳＲ１、ＳＲおよびＳＲＰＭがオンからオフに転じる。時刻ｔ４と時刻ｔ５との間において、ＡＤＣ１は図１５に示す回路状態となる。すなわち、時刻ｔ４と時刻ｔ５との間において、スイッチＳＳＨ１およびＳＨＬ２がオフからオンに転じる。時刻ｔ５において、ＡＤＣ１は図１６に示す回路状態となる。すなわち、時刻ｔ５においてスイッチＳＨＨ２がオフからオンに転じ、各スイッチは既述した第１期間と同様のオンオフ状態となる。
【００６４】
このように、本実施形態では、サンプラ３は、所定の信号（例えば信号ＩＮ１）のサンプルを終了した後であり且つ次の信号（例えば信号ＩＮ３）のサンプルを開始する前に、キャパシタＣＳ１の両端子をグランドに接続することによりキャパシタＣＳ１をリセットするようになっている。また、サンプラ４もサンプラ３と同様に、所定の信号のサンプルを終了した後であり且つ次の信号のサンプルを開始する前に、キャパシタＣＳ２の両端子をグランドに接続することによりキャパシタＣＳ２をリセットするようになっている。
【００６５】
以上説明した本実施形態によれば、次のような効果が得られる。
一般的な逐次比較Ａ／Ｄ変換回路において、アナログ信号がデジタル値へと変換されるまでには、少なくとも、アナログ信号をサンプリングするサンプリング期間と、コンパレータによる比較動作などが行われるＡ／Ｄ変換期間と、を足し合わせた期間が必要となる。これに対し、本実施形態のＡＤＣ１は、アナログ信号である信号ＩＮ１〜ＩＮ４をサンプルおよびホールドするとともにＡ／Ｄ変換するための構成として、２系統のサンプラ３、４を有している。ＡＤＣ１では、これら２系統のサンプラ３、４のいずれを用いてサンプルまたはホールドを実行するか、を自在に切り替えることが可能となっている。
【００６６】
このような構成のＡＤＣ１において、サンプラ３、４のうち一方を用いて所定のアナログ信号（信号ＩＮ１〜ＩＮ４）に対するサンプル動作が行われる期間に、サンプラ３、４のうち他方を用いて上記所定の信号とは別の信号に対するホールド動作およびＡ／Ｄ変換動作が行われる。すなわち、本実施形態のＡＤＣ１によれば、所定の信号のためのサンプリング期間と、別の信号のためのＡ／Ｄ変換期間と、が重複することになる。
【００６７】
そのため、本実施形態の構成によれば、一般的な逐次比較Ａ／Ｄ変換回路に対し、１つのアナログ信号をデジタル値に変換するまでの所要時間を、上記したように重複期間が生じる分だけ、短縮することができる。言い換えると、本実施形態の構成によれば、一般的な逐次比較Ａ／Ｄ変換回路に対し、Ａ／Ｄ変換回路としての動作速度を高めることができる。
【００６８】
一般的な電荷再分配型の逐次比較Ａ／Ｄ変換回路では、入力信号をサンプルするためのサンプリング容量は、ＤＡＣが有するキャパシタと共用化された構成となっている。このような構成では、ＤＡＣを構成する全てのキャパシタおよびスイッチとして、入力信号の電圧の上限値よりも高い耐圧を有するものが必要となる。そのため、上記構成では、入力信号の電圧の上限値が比較的高くなるような用途の場合、ＤＡＣの回路規模、ひいてはＡ／Ｄ変換回路全体の回路規模の増大を招くおそれがある。
【００６９】
これに対し、本実施形態ＡＤＣ１では、信号ＩＮ１〜ＩＮ４をサンプルするためのサンプリング容量が、キャパシタＣＳ１、ＣＳ２として、容量アレイ型のＤＡＣ５が備える容量アレイ１０（複数のキャパシタＣＵ）とは独立して設けられている。そして、ＡＤＣ１では、ホールド動作が行われる際、キャパシタＣＳ１またはＣＳ２の一方の端子がアナログ信号の電圧よりも高い基準電圧ＶＲＨＰに接続されるとともに、キャパシタＣＳ１またはＣＳ２の他方の端子がコンパレータ６の入力端子に接続されるようになっている。このような構成により、ＡＤＣ１では、コンパレータ６の入力端子に与えられる電圧を分圧する分圧機能が実現されるようになっている。
【００７０】
そのため、ＡＤＣ１では、コンパレータ６の入力端子には、サンプラ３または４に入力される電圧を、キャパシタＣＳ１またはＣＳ２とＤＡＣ５のトータル容量ＣＤとの容量比で分圧した分圧電圧が与えられることになる。そのため、本実施形態の構成によれば、キャパシタＣＳ１、ＣＳ２としては、入力される信号ＩＮ１〜ＩＮ４の電圧値に応じた耐圧を有するものを採用する必要があるものの、ＤＡＣ５のキャパシタＣＵ、スイッチＳＤＰ、ＳＤＭとしては、信号ＩＮ１〜ＩＮ４の電圧値よりも低い電圧値（例えば１／２程度の電圧値）となる分圧電圧に応じた比較的低い耐圧を有するものを採用することができる。
【００７１】
なお、キャパシタＣＵとしては、ミスマッチを無くすため、キャパシタＣＳ１、ＣＳ２と同じ種類の素子を使用する必要があるため、実際にはキャパシタＣＳ１、ＣＳ２と同様の耐圧を有するものを採用することになる。ただし、この場合、信号ＩＮ１〜ＩＮ４の電圧値が高い場合でも、コンパレータ６の入力端子には、信号ＩＮ１〜ＩＮ４の電圧値よりも低い電圧値となる分圧電圧が与えられることになるため、信号ＩＮ１〜ＩＮ４の入力範囲を拡大したとしても、コンパレータ６を比較的低い耐圧の素子により構成することができる。
【００７２】
つまり、本実施形態の構成では、コンパレータ６およびＤＡＣ５の内部回路（例えばスイッチＳＤＰ、ＳＤＭ）を低耐圧の素子により構成することが可能であるため、その分だけＡＤＣ１全体の回路規模を小さく抑えることができる。このように、本実施形態のＡＤＣ１によれば、高速化および小型化を実現しつつ、入力範囲を広くすることができるという優れた効果が得られる。
【００７３】
ＡＤＣ１において、サンプリング容量に相当するキャパシタＣＳ１、ＣＳ２は、サンプルが終了した後、次のサンプルが開始されるまでの間にリセットしておく必要がある。本実施形態の構成において、キャパシタＣＳ１、ＣＳ２のリセットは、それらの一方の端子を、基準電圧ＶＲＨＰ（例えば４Ｖ）が供給される基準電圧供給ラインＬ１に接続することにより行うことが可能である。
【００７４】
しかし、基準電圧ＶＲＨＰによるリセットでは、次のサンプルが開始された際、キャパシタＣＳ１、ＣＳ２の端子電圧に変動が生じ、その変動がスイッチを介して別のチャンネルを用いて行われているＡ／Ｄ変換動作に影響を及ぼすおそれがある。つまり、基準電圧ＶＲＨＰによるリセットでは、チャンネルＣＨ１およびチャンネルＣＨ２間での干渉が生じるおそれがある。
【００７５】
そこで、本実施形態のＡＤＣ１では、キャパシタＣＳ１、ＣＳ２の両端子を回路の基準電位であるグランドに接続するためのスイッチ（ＳＲ１、ＳＳＬ１、ＳＲ２、ＳＳＬ２）が設けられている。ＡＤＣ１では、信号ＩＮ１〜ＩＮ４のうち所定の信号のサンプルが終了した後であり且つ次の信号のサンプルが開始される前に、上記スイッチを用いてキャパシタＣＳ１、ＣＳ２の両端子をグランドに接続し、キャパシタＣＳ１、ＣＳ２をリセットするようになっている。このような構成によれば、上述したようなチャンネルＣＨ１およびチャンネルＣＨ２間での干渉の発生を防止することができる。
【００７６】
２系統のチャンネルＣＨ１、ＣＨ２は、差動間の誤差量が異なるため、同じ入力信号であっても、チャンネルＣＨ１を用いてサンプルホールドおよびＡ／Ｄ変換された場合に得られるデジタル値Ｄｏと、チャンネルＣＨ２を用いてサンプルホールドおよびＡ／Ｄ変換された場合に得られるデジタル値Ｄｏとでは、その値が異なる可能性がある。
【００７７】
そこで、本実施形態のＡＤＣ１は、上記した構成を備え、制御回路８は、端子Ｐ１〜Ｐ４を介して入力される信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４が、この順でサンプルホールドされるように、各スイッチの動作を制御する。これにより、本実施形態では、信号ＩＮ１およびＩＮ３は常にチャンネルＣＨ１を用いてサンプルホールドされ、信号ＩＮ２およびＩＮ４は常にチャンネルＣＨ２を用いてサンプルホールドされる。したがって、本実施形態によれば、チャンネルＣＨ１、ＣＨ２毎に異なるオフセットに起因したＡＤＣ１の出力変動の発生が抑えられる。
【００７８】
なお、ＡＤＣ１に対し、入力されるアナログ信号の数を２つに変更した場合、６つに変更した場合、８つに変更した場合などでも、同様の制御手法によって上述した出力変動を抑制する効果を得ることができる。つまり、本実施形態のように、２つのサンプラ３、４を備えたＡＤＣ１によれば、入力される複数のアナログ信号の数が２の倍数であれば、同様の制御手法によって上述した出力変動を抑制する効果が得られる。
【００７９】
（第２実施形態）
以下、第２実施形態について図１７および図１８を参照して説明する。
図１７に示すように、本実施形態のＡＤＣ２１は、第１実施形態のＡＤＣ１に対し、スイッチＳ５、Ｓ６が追加されている点、サンプラ２２が追加されている点などが異なる。ＡＤＣ２１は、端子Ｐ１〜Ｐ６を介して入力される入力信号ＩＮ１〜ＩＮ６を、それら入力信号ＩＮ１〜ＩＮ６に対応するデジタル値Ｄｏに変換して出力する逐次比較Ａ／Ｄ変換回路である。なお、以下、入力信号ＩＮ５、ＩＮ６のことを、単に信号ＩＮ５、ＩＮ６とも呼ぶ。
【００８０】
スイッチＳ５、Ｓ６は、端子Ｐ５、Ｐ６のそれぞれとバッファ２の入力端子との間を開閉する。サンプラ２２は、信号ＩＮ１〜ＩＮ６をサンプリングするものであり、他のサンプラ３、４と同様の構成となっている。すなわち、サンプラ２２は、スイッチＳＳＨ３、ＳＨＨ３、ＳＲ３、ＳＳＬ３、ＳＨＬ３、ＳＲおよびキャパシタＣＳ３を備えている。なお、この場合、スイッチＳＲがサンプラ３、４、２２毎、つまりチャンネル毎に３つ設けられているが、１つのスイッチＳＲを３つのチャンネルで共用化する構成でもよい。
【００８１】
スイッチＳＳＨ３は、バッファ２の出力端子とノードＮ２１との間を開閉する。キャパシタＣＳ３は、アナログ信号をサンプルするためのサンプリング容量に相当するものであり、その一方の端子はノードＮ２１に接続され、その他方の端子はノードＮ２２に接続されている。
【００８２】
スイッチＳＨＨ３は、ノードＮ２１と基準電圧ＶＲＨＰが供給される基準電圧供給ラインＬ１との間を開閉する。スイッチＳＲ３は、ノードＮ２１と基準電圧ＶＲＬＭが供給される基準電圧供給ラインＬ２との間を開閉する。スイッチＳＳＬ３は、ノードＮ２２と基準電圧ＶＲＨＭが供給される基準電圧供給ラインＬ３との間を開閉する。スイッチＳＨＬ３は、ノードＮ２２と電圧供給ラインＬ４との間を開閉する。スイッチＳＲは、基準電圧供給ラインＬ２と電圧供給ラインＬ４との間を開閉する。
【００８３】
本実施形態において追加された各スイッチは、スイッチＳ１〜Ｓ４などと同様、例えばアナログスイッチから構成されており、制御回路８からの信号によりオンオフされるようになっている。したがって、この場合、制御回路８は、スイッチＳ１〜６およびサンプラ３、４、２２の動作を制御する。
【００８４】
制御回路８は、６つの端子Ｐ１〜Ｐ６を介して入力される６つの信号ＩＮ１〜ＩＮ６のうちのいずれかが、３つのサンプラ３、４、２２のうちのいずれかに与えられるように、各スイッチの制御を行うことができる。また、制御回路８は、３つのサンプラ３、４、２２のうちのいずれかのサンプリング電圧をホールドしコンパレータ６に入力するように、各スイッチの制御を行うことができる。
【００８５】
上記構成のＡＤＣ２１は、信号ＩＮ１〜ＩＮ６をサンプルおよびホールドするとともにＡ／Ｄ変換するための構成として、３系統のサンプラ３、４、２２を有している。そして、上記構成では、これら３系統のサンプラ３、４、２２のいずれを用いてサンプルまたはホールド（Ａ／Ｄ変換）を実行するか、を自在に切り替えることが可能となっている。以下では、サンプラ２２の系統のことをチャンネルＣＨ３と称することとする。
【００８６】
次に、上記構成の作用について説明する。
この場合、制御回路８は、スイッチＳ１〜Ｓ６およびサンプラ３、４、２２の動作を次のように制御する。すなわち、制御回路８は、信号ＩＮ１〜ＩＮ６のいずれかがサンプラ３、４、２２のいずれか１つに与えられるとき、その１つのサンプラとは異なる別のサンプラのサンプリング電圧をホールドしコンパレータ６に入力するように制御を行う。
【００８７】
このような制御により、ＡＤＣ２１では、チャンネルＣＨ１を用いてサンプル動作が行われる際、チャンネルＣＨ２またはＣＨ３を用いてホールド動作が行われる。また、ＡＤＣ２１では、チャンネルＣＨ２を用いてサンプル動作が行われる際、チャンネルＣＨ１またはＣＨ３を用いてホールド動作が行われる。また、ＡＤＣ２１では、チャンネルＣＨ３を用いてサンプル動作が行われる際、チャンネルＣＨ１またはＣＨ２を用いてホールド動作が行われる。
【００８８】
また、この場合、制御回路８は、端子Ｐ１〜Ｐ６のうち所定の端子を介して入力されるアナログ信号、つまり信号ＩＮ１〜ＩＮ６のいずれかが、毎回同じチャンネルのサンプラによりサンプルおよびホールドされるように各スイッチの制御を行うようになっている。具体的には、制御回路８は、信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６が、この順でサンプルされるように、スイッチＳ１〜Ｓ６およびサンプラ３、４、２２の動作を制御する。
【００８９】
これにより、図１８に示すように、信号ＩＮ１およびＩＮ４は常にチャンネルＣＨ１を用いてサンプルおよびホールドされ、信号ＩＮ２およびＩＮ５は常にチャンネルＣＨ２を用いてサンプルおよびホールドされ、信号ＩＮ３およびＩＮ６は常にチャンネルＣＨ３を用いてサンプルおよびホールドされる。
【００９０】
なお、図１８では、信号ＩＮ５、ＩＮ６のそれぞれに対するサンプル動作およびホールド動作（Ａ／Ｄ変換動作）を、ＳＰ５、ＳＰ６およびＡＤ５、ＡＤ６と表わしている。また、この場合、サンプル動作およびホールド動作（Ａ／Ｄ変換動作）のいずれも実行されていないチャンネルでは、キャパシタなどのリセットが行われるリセット動作が実行されるようになっている。図１８では、このようなリセット動作を、Ｒと表わしている。
【００９１】
以上説明したように、本実施形態のＡＤＣ２１は、第１実施形態のＡＤＣ１に対し、サンプラの数が２から３に増加しているものの、その他は同様の構成であり、同様の動作を実行することができる。したがって、本実施形態によっても、第１実施形態と同様の効果を得ることができる。
【００９２】
この場合、ＡＤＣ２１は、６つのスイッチＳ１〜Ｓ６を備えるとともに、３つのサンプラ３、４、２２を備えている。このような構成において、制御回路８は、端子Ｐ１〜Ｐ６を介して入力される信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６が、この順でサンプリングされるように、スイッチＳ１〜Ｓ６およびサンプラ３、４、２２の動作を制御する。
【００９３】
これにより、本実施形態では、信号ＩＮ１およびＩＮ４は常にチャンネルＣＨ１を用いてサンプルホールドされ、信号ＩＮ２およびＩＮ５は常にチャンネルＣＨ２を用いてサンプルホールドされ、信号ＩＮ３およびＩＮ６は常にチャンネルＣＨ３を用いてサンプルホールドされる。したがって、本実施形態によれば、チャンネルＣＨ１、ＣＨ２、ＣＨ３毎に異なるオフセットに起因したＡＤＣ２１の出力変動の発生が抑えられる。
【００９４】
なお、ＡＤＣ２１に対し、入力されるアナログ信号の数を３つに変更した場合、９つに変更した場合などでも、同様の制御手法によって上述した出力変動を抑制する効果を得ることができる。つまり、本実施形態のように、３つのサンプラ３、４、２２を備えたＡＤＣ２１によれば、入力される複数のアナログ信号の数が３の倍数であれば、同様の制御手法によって上述した出力変動を抑制する効果が得られる。
【００９５】
（第３実施形態）
以下、第３実施形態について図１９〜図２２を参照して説明する。
上記各実施形態におけるコンパレータ６は、実際には、図１９に示すような構成となっている。すなわち、図１９に示すように、コンパレータ６は、前段部６ａおよび出力段部６ｂから構成される。出力段部６ｂは、ラッチ回路であり、前段部６ａの出力信号を入力し、それに基づいてデジタル値Ｄｏを生成して出力する。ＳＡＲ７は、出力段部６ｂから出力されるデジタル値Ｄｏに基づいて、ＤＡＣ５の動作を制御するための信号（指令信号）を生成して出力する。
【００９６】
この場合、ＳＡＲ７およびコンパレータ６には、その動作クロックとして、クロック信号ＭＣＬＫが与えられている。図２０に示すように、クロック信号ＭＣＬＫは、一般的なクロック信号と同様、デューティが５０％の信号となっている。ＳＡＲ７ひいてはＤＡＣ５の動作およびコンパレータ６の動作は、このようなクロック信号ＭＣＬＫに同期して実行される。
【００９７】
すなわち、図２０に示すように、ＳＡＲ７は、クロック信号ＭＣＬＫの立ち上がりに同期してＤＡＣ５の動作が開始するように、指令信号を出力する。また、コンパレータ６は、クロック信号ＭＣＬＫの立ち下がりに同期して動作を開始する。なお、図２０および後述する図２２では、コンパレータのことをＣｏｍｐと称している。したがって、上記各実施形態では、ＤＡＣ５の動作に割り当てられる時間と、コンパレータ６の動作に割り当てられる時間とが同じになっている。
【００９８】
しかし、コンパレータ６の実際の動作時間、つまりコンパレータ６の出力信号が最終値に収束するまでに要するセトリング時間は、ＤＡＣ５の実際の動作時間、つまりＤＡＣ５の出力電圧が目標値に収束するまでに要するセトリング時間に比べ、非常に短い時間となる。これは、ＤＡＣ５が多数のキャパシタＣＵを含む構成であることに起因している。したがって、図１９に示す構成では、コンパレータ６の動作に割り当てられた時間が必要以上に長いものとなっており、Ａ／Ｄ変換回路の動作速度を向上する、という観点において改善の余地がある。
【００９９】
本実施形態では、このような点を改善するため、コンパレータの構成に工夫が加えられている。すなわち、図２１に示すように、本実施形態のＡＤＣ３１が備えるコンパレータ３２は、コンパレータ６が備える構成に加え、ＥＸ−ＯＲ回路３３およびＯＲ回路３４を備えている。ＥＸ−ＯＲ回路３３は、前段部６ａの各出力信号を入力し、それらの排他的論理和を表す信号ＥＮＤを出力する。
【０１００】
信号ＥＮＤは、コンパレータ３２の動作が終了したことを表す終了信号に相当する信号であり、図２２に示すように、コンパレータ３２の動作が終了したタイミングで、ロウレベルからハイレベルに転じる２値の信号となる。本実施形態では、ＥＸ−ＯＲ回路３３は、コンパレータ３２の動作が終了したことを表す終了信号を生成する信号生成回路に相当する。
【０１０１】
ＯＲ回路３４は、クロック信号ＭＣＬＫと信号ＥＮＤとを入力し、それらの論理和を表すクロック信号ＣＣＬＫを出力する。この場合も、コンパレータ３２は、クロック信号ＭＣＬＫに同期して動作するようになっている。ただし、この場合、ＳＡＲ７は、ＯＲ回路３４から出力されるクロック信号ＣＣＬＫに同期して動作するようになっている。
【０１０２】
すなわち、図２２に示すように、ＳＡＲ７は、クロック信号ＣＣＬＫの立ち上がりに同期してＤＡＣ５の動作が開始するように、指令信号を出力する。また、コンパレータ３２は、クロック信号ＭＣＬＫの立ち下がりに同期して動作を開始する。このように、本実施形態では、ＤＡＣ５は、クロック信号ＣＣＬＫひいては信号ＥＮＤに基づいて動作を開始するように構成されている。
【０１０３】
このような構成によれば、コンパレータ３２の動作に割り当てられる時間が必要最小限に抑えられ、その分だけ、具体的には図２２に示す時間ｔｓだけＤＡＣ５の動作に割り当てられる時間が長くなる。したがって、本実施形態の構成によれば、Ａ／Ｄ変換回路の動作速度を一層向上させることができる。
【０１０４】
（第４実施形態）
以下、第４実施形態について図２３および図２４を参照して説明する。
図２３に示すように、本実施形態のＡＤＣ４１は、第１実施形態のＡＤＣ１に対し、スイッチＳＲＥＦおよび補正部４２が追加されている点、スイッチＳ３、Ｓ４が省かれている点などが異なる。なお、図２３では、ＡＤＣ１が備える構成のうちバッファ２より後段の構成をまとめてＡ／Ｄ変換部４３として表している。
【０１０５】
スイッチＳＲＥＦは、後述するオフセットの補正に用いられる基準信号である信号ＲＥＦを入力するための端子Ｐｒとバッファ２の入力端子との間を開閉する。信号ＲＥＦは、電圧レベルが一定の信号であり、例えば０Ｖの信号となっている。スイッチＳＲＥＦは、アナログ信号である信号ＩＮ１、ＩＮ２に代えて基準信号である信号ＲＥＦをサンプルホールド回路に入力するように信号の入力経路を切り替えるために設けられたものであり、第１経路切替スイッチに相当する。
【０１０６】
Ａ／Ｄ変換部４３が有する２つのチャンネルＣＨ１、ＣＨ２は、互いにサンプラが異なることから、それらから出力されるデジタル値のオフセット量も同様に異なることになる。補正部４２は、このようなデジタル値、つまりＳＡＲ７から出力されるデジタル値のオフセットを補正し、その補正後のデジタル値をデジタル値Ｄｏとして出力する。補正部４２は、補正用メモリ４４、４５、スイッチＳｒ１１、Ｓｒ１２、Ｓｒ２１、Ｓｒ２２および減算器４６を備えている。
【０１０７】
補正用メモリ４４は、チャンネルＣＨ１のオフセットを補正するための補正値ＲＥＦ１を格納するためのものである。補正用メモリ４４の入力端子は、スイッチＳｒ１１を介してＡ／Ｄ変換部４３の出力端子に接続されている。補正用メモリ４４の出力端子は、スイッチＳｒ１２を介して減算器４６の一方の入力端子（−）に接続されている。
【０１０８】
補正用メモリ４５は、チャンネルＣＨ２のオフセットを補正するための補正値ＲＥＦ２を格納するためのものである。補正用メモリ４５の入力端子は、スイッチＳｒ２１を介してＡ／Ｄ変換部４３の出力端子に接続されている。補正用メモリ４５の出力端子は、スイッチＳｒ２２を介して減算器４６の一方の入力端子（−）に接続されている。減算器４６の他方の入力端子は、Ａ／Ｄ変換部４３の出力端子に接続されている。減算器４６は、Ａ／Ｄ変換部４３から出力されるデジタル値から補正用メモリ４４または４５から出力されるデジタル値である補正値を減算し、その減算後の値をデジタル値Ｄｏとして出力する。
【０１０９】
上記構成において、補正用メモリ４４、４５は、サンプラ３、４のそれぞれに対応して設けられ、ＳＡＲ７から出力されるデジタル値を記憶するための複数の第１メモリに相当する。また、スイッチＳｒ１１、Ｓｒ２１は、ＳＡＲ７から第１メモリへのデジタル値の書き込み経路を切り替える第２経路切替スイッチに相当する。また、スイッチＳｒ１２、Ｓｒ２２は、第１メモリからのデジタル値の読み出し経路を切り替える第３経路切替スイッチに相当する。また、減算器４６は、ＳＡＲ７から出力されるデジタル値から第３経路切替スイッチを介して第１メモリから読み出されるデジタル値を減算して出力する第１減算器に相当する。
【０１１０】
スイッチＳＲＥＦ、Ｓｒ１１、Ｓｒ１２、Ｓｒ２１、Ｓｒ２２は、他のスイッチと同様の構成であり、Ａ／Ｄ変換部４３が有する制御回路８からの信号によりオンオフされる。制御回路８は、信号ＲＥＦが所定のサンプラによりサンプルおよびホールドされるようにするとともに、それに伴いＳＡＲ７から出力されるデジタル値が上記所定のサンプラに対応する第１メモリ（補正用メモリ４４または４５）に記憶されるように、スイッチＳＲＥＦ、Ｓｒ１１、Ｓｒ１２の動作を制御する。
【０１１１】
また、制御回路８は、アナログ信号が所定のサンプラによりサンプルおよびホールドされることに伴いＳＡＲ７からデジタル値が出力される際、上記所定のサンプラに対応する第１メモリ（補正用メモリ４４または４５）から読み出されるデジタル値が減算器４６へと与えられるようにスイッチＳｒ１２、Ｓｒ２２の動作を制御する。
【０１１２】
具体的には、スイッチＳｒ１１は、チャンネルＣＨ１を用いてサンプルおよびホールドされた信号ＲＥＦに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチＳｒ１２は、チャンネルＣＨ１を用いてサンプリングされた信号ＩＮ１に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。
【０１１３】
スイッチＳｒ２１は、チャンネルＣＨ２を用いてサンプルおよびホールドされた信号ＲＥＦに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチＳｒ２２は、チャンネルＣＨ２を用いてサンプルおよびホールドされた信号ＩＮ２に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。
【０１１４】
このような構成により、補正部４２は、チャンネルＣＨ１、ＣＨ２、つまりサンプラ３、４のそれぞれに対応する補正値ＲＥＦ１、ＲＥＦ２を取得し、Ａ／Ｄ変換部４３から出力されるデジタル値に対し、そのデジタル値に対応した信号（ＩＮ１またはＩＮ２）をサンプルおよびホールドしたサンプラ（３または４）に対応する補正値を用いてオフセットの補正を行う。また、この場合、補正値ＲＥＦ１、ＲＥＦ２の値は、常に更新されるようになっており、最新の値により上記補正が行われる。さらに、この場合、更新時、移動平均フィルタなどのデジタル回路によりノイズが除去されるようになっている。
【０１１５】
次に、上記構成の作用について説明する。
Ａ／Ｄ変換部４３では、信号ＩＮ１、ＩＮ２、ＲＥＦ、ＲＥＦが、この順で繰り返しサンプルホールドされるようになっている。これにより、信号ＩＮ１は常にチャンネルＣＨ１を用いてサンプルホールドされ、信号ＩＮ２は常にチャンネルＣＨ２を用いてサンプルホールドされる。また、信号ＲＥＦは、チャンネルＣＨ１、ＣＨ２の双方を用いてサンプルホールドされる。
【０１１６】
上述したように、信号ＩＮ１、ＩＮ２、ＲＥＦ、ＲＥＦの順に繰り返しサンプルホールドするような制御が行われる際におけるＡＤＣ４１の動作について図２４を参照して説明する。なお、図２４では、信号ＲＥＦに対するサンプル動作およびホールド動作（Ａ／Ｄ変換動作）を、ＳＰＲおよびＡＤＲと表わす。また、図２４では、信号ＩＮ１、ＩＮ２、ＲＥＦのそれぞれに対応してＡ／Ｄ変換部４３から出力されるデジタル値をＯ１、Ｏ２、ＲＥＦと表わしている。
【０１１７】
この場合、上述した繰り返しの周期が１シーケンスとなり、各信号に対応するサンプル動作またはホールド動作（Ａ／Ｄ変換動作）が行われる期間が１サイクルとなる。サイクルＣ１では、チャンネルＣＨ１を用いて信号ＩＮ１に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ１において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ１を減算した値となる。
【０１１８】
サイクルＣ２では、チャンネルＣＨ２を用いて信号ＩＮ２に対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ１に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ２において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ２を減算した値となる。
【０１１９】
サイクルＣ３では、チャンネルＣＨ１を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＩＮ２に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ３において出力されるデジタル値Ｄｏは、デジタル値Ｏ１から補正値ＲＥＦ１を減算した値となる。
【０１２０】
サイクルＣ４では、チャンネルＣＨ２を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ４において出力されるデジタル値Ｄｏは、デジタル値Ｏ２から補正値ＲＥＦ２を減算した値となる。
【０１２１】
以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。さらに、本実施形態のＡＤＣ４１は、Ａ／Ｄ変換部４３から出力されるデジタル値のオフセットを補正する補正部４２を備えている。補正部４２は、Ａ／Ｄ変換部４３が有するチャンネルＣＨ１、ＣＨ２のそれぞれに対応する補正値ＲＥＦ１、ＲＥＦ２を取得し、Ａ／Ｄ変換部４３から出力されるデジタル値に対し、そのデジタル値に対応した信号をサンプルホールドしたサンプラに対応する補正値を用いてオフセットの補正を行う。
【０１２２】
上記構成では、Ａ／Ｄ変換部４３が有する２つのチャンネルＣＨ１、ＣＨ２は、互いにサンプラが異なることから、それらから出力されるデジタル値のオフセット量も同様に異なる。本実施形態によれば、上述した補正部４２により、これらチャンネル毎に最適な補正値を用いてオフセットの補正が行われることになるため、オフセットに起因するＡＤＣ４１の出力変動の発生を確実に抑制することができるという効果が得られる。
【０１２３】
（第５実施形態）
以下、第５実施形態について図２５および図２６を参照して説明する。
図２５に示すように、本実施形態のＡＤＣ５１は、第４実施形態に対し、端子Ｐ３およびスイッチＳ３が追加されている点、補正部４２に代えて補正部５２を備えている点などが異なる。補正部５２は、補正部４２が備える構成に加え、減算器５３、補正用メモリ５４、減算器５５およびスイッチＳｒ３１、Ｓｒ３２を備えている。
【０１２４】
この場合、ＡＤＣ５１では、通常の動作が行われる通常シーケンスが開始される前に、オフセットを補正するための補正値ＲＥＦ１、ＲＥＦ２を取得するためのオフセット補正シーケンスが実行されるようになっている。このようなオフセット補正シーケンスが実行されることにより取得された補正値ＲＥＦ１、ＲＥＦ２は、それぞれ補正用メモリ４４、４５に格納される。
【０１２５】
減算器５３の一方の入力端子は、スイッチＳｒ３１を介してＡ／Ｄ変換部４３の出力端子に接続されている。減算器５３の他方の入力端子（−）は、補正用メモリ４５の出力端子に接続されている。減算器５３は、Ａ／Ｄ変換部４３から出力されるデジタル値から補正用メモリ４５から読み出されたデジタル値を減算したデジタル値を出力する。
【０１２６】
減算器５３から出力されるデジタル値は、チャンネルＣＨ１、ＣＨ２のオフセットを補正するための補正値ΔＲＥＦとして、補正用メモリ５４に入力される。つまり、補正用メモリ５４は、特定のサンプラであるサンプラ４に対応して設けられた第１メモリである補正用メモリ４５から読み出されたデジタル値とＳＡＲ７から出力されるデジタル値との差分を保持するものであり、第２メモリに相当する。
【０１２７】
補正用メモリ５４の出力端子は、スイッチＳｒ３２を介して減算器５５の一方の入力端子（−）に接続されている。減算器５５の他方の入力端子は、減算器４６の出力端子に接続されている。減算器５５は、減算器４６から出力されるデジタル値から補正用メモリ５４から読み出されるデジタル値である補正値ΔＲＥＦを減算し、その減算後の値をデジタル値Ｄｏとして出力する。つまり、この場合、減算器５５は、第２減算器に相当する。
【０１２８】
スイッチＳｒ３１は、チャンネルＣＨ２を用いてサンプルおよびホールドされた信号ＲＥＦに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチＳｒ３２は、チャンネルＣＨ１を用いてサンプルおよびホールドされた信号ＩＮ１に対応する出力動作およびチャンネルＣＨ２を用いてサンプルおよびホールドされた信号ＩＮ２に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。
【０１２９】
このような構成により、補正部５２は、オフセット補正シーケンスにおいて、チャンネルＣＨ１、ＣＨ２、つまりサンプラ３、４のそれぞれに対応する補正値ＲＥＦ１、ＲＥＦ２を取得する。そして、補正部５２は、通常シーケンスにおいて、チャンネルＣＨ１、ＣＨ２、つまりサンプラ３、４のうち特定のサンプラ４に対応する補正値ΔＲＥＦを取得し、Ａ／Ｄ変換部４３から出力されるデジタル値に対し、そのデジタル値に対応した信号（ＩＮ１またはＩＮ２）をサンプルおよびホールドしたサンプラ（３または４）に対応する補正値（ＲＥＦ１またはＲＥＦ２）と、補正値ΔＲＥＦと、を用いてオフセットの補正を行う。
【０１３０】
次に、上記構成の作用について説明する。
［１］オフセット補正シーケンスにおける動作
オフセット補正シーケンスでは、信号ＲＥＦが繰り返しサンプルおよびホールドされるようになっている。したがって、信号ＲＥＦは、チャンネルＣＨ１、ＣＨ２の双方を用いてサンプルおよびホールドされる。
【０１３１】
このようなオフセット補正シーケンスにおけるＡＤＣ５１の動作について図２６を参照して説明する。なお、図２６では、信号ＲＥＦに対するサンプル動作およびホールド動作（Ａ／Ｄ変換動作）を、ＳＰＲおよびＡＤＲと表わす。また、図２６では、信号ＩＮ１、ＩＮ２、ＩＮ３、ＲＥＦのそれぞれに対応してＡ／Ｄ変換部４３から出力されるデジタル値をＯ１、Ｏ２、Ｏ３、ＲＥＦと表わしている。
【０１３２】
サイクルＣ５１、Ｃ５３では、チャンネルＣＨ１を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ５１、Ｃ５３において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ１を減算した値となる。
【０１３３】
サイクルＣ５２、Ｃ５４では、チャンネルＣＨ２を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ５２、Ｃ５４において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ２を減算した値となる。
【０１３４】
［２］通常シーケンスにおける動作
通常シーケンスでは、信号ＩＮ１、ＩＮ２、ＩＮ３、ＲＥＦが、この順で繰り返しサンプルホールドされるようになっている。これにより、信号ＩＮ１、ＩＮ３は常にチャンネルＣＨ１を用いてサンプルホールドされ、信号ＩＮ２、ＲＥＦは常にチャンネルＣＨ２を用いてサンプルホールドされる。
【０１３５】
このような通常シーケンスにおけるＡＤＣ５１の動作について図２６を参照して説明する。サイクルＣ６１では、チャンネルＣＨ１を用いて信号ＩＮ１に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６１において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ１を減算した値となる。
【０１３６】
サイクルＣ６２では、チャンネルＣＨ２を用いて信号ＩＮ２に対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ１に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６２において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ２を減算した値となる。
【０１３７】
サイクルＣ６３では、チャンネルＣＨ１を用いて信号ＩＮ３に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＩＮ２に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６３において出力されるデジタル値Ｄｏは、デジタル値Ｏ１から補正値ＲＥＦ１を減算した値となる。
【０１３８】
サイクルＣ６４では、チャンネルＣＨ２を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ３に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６４において出力されるデジタル値Ｄｏは、デジタル値Ｏ２から補正値ＲＥＦ２を減算した値となる。
【０１３９】
サイクルＣ６５では、チャンネルＣＨ１を用いて信号ＩＮ１に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＲＥＦに対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６５において出力されるデジタル値Ｄｏは、デジタル値Ｏ３から補正値ＲＥＦ１を減算した値となる。
【０１４０】
サイクルＣ６６では、チャンネルＣＨ２を用いて信号ＩＮ２に対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ１に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６６において出力されるデジタル値Ｄｏは、デジタル値ＲＥＦから補正値ＲＥＦ２を減算した値となる。
【０１４１】
サイクルＣ６７では、チャンネルＣＨ１を用いて信号ＩＮ３に対するサンプル動作が行われるとともに、チャンネルＣＨ２を用いて信号ＩＮ２に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６７において出力されるデジタル値Ｄｏは、デジタル値Ｏ１から補正値ＲＥＦ１および補正値ΔＲＥＦを減算した値となる。
【０１４２】
サイクルＣ６８では、チャンネルＣＨ２を用いて信号ＲＥＦに対するサンプル動作が行われるとともに、チャンネルＣＨ１を用いて信号ＩＮ３に対するホールド動作（Ａ／Ｄ変換動作）が行われる。また、サイクルＣ６８において出力されるデジタル値Ｄｏは、デジタル値Ｏ２から補正値ＲＥＦ２および補正値ΔＲＥＦを減算した値となる。
【０１４３】
以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。さらに、本実施形態のＡＤＣ５１は、Ａ／Ｄ変換部４３から出力されるデジタル値のオフセットを行う補正部５２を備えている。本実施形態のＡＤＣ５１では、通常シーケンスにおいて、チャンネルＣＨ２に対応する補正値ＲＥＦ２は更新することができるものの、チャンネルＣＨ１に対応する補正値ＲＥＦ１は更新（取得）することができない。
【０１４４】
そこで、補正部５２は、通常シーケンスの前に実施されるオフセット補正シーケンスにおいて、チャンネルＣＨ１、ＣＨ２のそれぞれに対応する補正値ＲＥＦ１、ＲＥＦ２を取得する。そして、補正部５２は、通常シーケンスにおいて、チャンネルＣＨ１、ＣＨ２のうち特定のチャンネルＣＨ２に対応する補正値ΔＲＥＦを取得し、Ａ／Ｄ変換部４３から出力されるデジタル値に対し、そのデジタル値に対応した信号をサンプルおよびホールドしたサンプラに対応する補正値と補正値ΔＲＥＦとを用いてオフセットの補正を行う。
【０１４５】
この場合、補正値ΔＲＥＦは、オフセット補正シーケンスにおいて取得された補正値ＲＥＦ２と、通常シーケンスにおいて取得される補正値ＲＥＦ２との差分であり、チャンネルＣＨ２におけるドリフトに相当する。動作状態に伴って生じるドリフトは、チャンネルＣＨ１、ＣＨ２ともに概ね同一の値であると考えられる。そこで、本実施形態では、オフセット補正シーケンスにおいて予め取得された補正値ＲＥＦ１、ＲＥＦ２に加え、さらに、ドリフトに相当する補正値ΔＲＥＦを用いてオフセットの補正を行うようにしている。
【０１４６】
このようにすれば、通常シーケンスにおいて補正値を更新することができないチャンネルＣＨ１側も含め、２つのチャンネルＣＨ１、ＣＨ２毎に最適な補正値を用いてオフセットの補正が行われることになる。したがって、本実施形態によれば、オフセットに起因するＡＤＣ５１の出力変動の発生を確実に抑制することができるという効果が得られる。
【０１４７】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
【０１４８】
本発明は、車両に搭載される電子制御装置に用いられるＡ／Ｄ変換回路に限らず、逐次比較Ａ／Ｄ変換回路全般に適用することができる。
サンプリング容量（キャパシタＣＳ１、ＣＳ２、ＣＳ３）のリセットをする方法およびそのための構成については、上記実施形態において説明したものに限らずともよく、適宜変更可能である。
【０１４９】
上記各実施形態では、所定のアナログ信号（ＩＮ１〜ＩＮ６）が、毎回同じサンプルホールド回路（チャンネル）に与えられるような制御について説明をしたが、チャンネル毎のオフセットの違いが仕様上問題無いレベルである場合などには、所定のアナログ信号が、同じサンプルホールド回路に与えられないような制御としてもよい。
【０１５０】
Ａ／Ｄ変換回路に入力されるアナログ信号の数は、上記各実施形態で例示した数（例えば、第１実施形態では４つ、第２実施形態では６つなど）に限らずともよく、適宜変更することができる。なお、入力されるアナログ信号の数を変更する場合、その変更に合わせて、スイッチＳ１〜Ｓ６に相当するスイッチの数を変更すればよい。
【０１５１】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【０１５２】
１、２１、３１、４１、５１…Ａ／Ｄ変換回路、３、４、２２…サンプルホールド回路、５…Ｄ／Ａ変換器、６、３２…コンパレータ、７…逐次比較レジスタ、８…制御回路、１０…容量アレイ、３３…ＥＸ−ＯＲ回路、４２、５２…補正部、４４、４５、５４…補正用メモリ、４６、５５…減算器、ＣＳ１、ＣＳ２、ＣＳ３…キャパシタ、ＣＵ…キャパシタ、Ｓ１〜Ｓ６、ＳＲＥＦ、Ｓｒ１１、Ｓｒ２１、Ｓｒ３１、Ｓｒ１２、Ｓｒ２２、Ｓｒ３２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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