(57)【要約】      （修正有）【課題】温度変動に対する基準電圧の変動が抑制された基準電圧発生装置を提供する。【解決手段】基準電圧発生装置１００は、第１導電型のゲート電極、ソース領域、ドレイン領域およびチャネル不純物領域を備え第１のチャネルサイズを有する第１のＭＯＳトランジスタ１０を含む定電流回路１０１と、第２導電型のゲート電極、第１導電型のソース領域、ドレイン領域および第１のＭＯＳトランジスタ１０のチャネル不純物領域と異なる不純物濃度のチャネル不純物領域を備え第１のチャネルサイズと異なる第２のチャネルサイズを有する第２のＭＯＳトランジスタ２０を含む電圧生成回路１０２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に対し定電流を出力する定電流回路と、前記定電流に基づいた電圧を生成する電圧生成回路とを有する基準電圧発生装置であって、
前記定電流回路は、第１導電型の第１のゲート電極、第１導電型の第１のソース領域、第１導電型の第１のドレイン領域および第１導電型の第１のチャネル不純物領域を備え、第１のチャネルサイズを有する第１のＭＯＳトランジスタを含み、
前記電圧生成回路は、第２導電型の第２のゲート電極、第１導電型の第２のソース領域、第１導電型の第２のドレイン領域および第１導電型の第２のチャネル不純物領域を備え、第２のチャネルサイズを有する第２のＭＯＳトランジスタを含み、
前記第１のチャネルサイズと前記第２のチャネルサイズが異なり、前記第１のチャネル不純物領域の不純物濃度と前記第２のチャネル不純物領域の不純物濃度が異なることを特徴とする基準電圧発生装置。
【請求項２】
前記第１のＭＯＳトランジスタがデプレッション型ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタがエンハンスメント型ＭＯＳトランジスタであることを特徴とする請求項１に記載の基準電圧発生装置。
【請求項３】
前記第１のチャネル不純物領域の不純物濃度ＮＤに対する前記第２のチャネル不純物領域の不純物濃度ＮＥの第１の比ＮＥ／ＮＤが、前記第２のチャネルサイズＳＥに対する前記第１のチャネルサイズＳＤの第２の比ＳＤ／ＳＥと実質的に同じ値であることを特徴とする請求項１または２に記載の基準電圧発生装置。
【請求項４】
前記第１のチャネル不純物領域の不純物濃度ＮＤに対する前記第２のチャネル不純物領域の不純物濃度ＮＥの第１の比ＮＥ／ＮＤおよび前記第２のチャネルサイズＳＥに対する前記第１のチャネルサイズＳＤの第２の比ＳＤ／ＳＥがともに１より大きく、３以下であることを特徴とする請求項１乃至３のいずれか一項に記載の基準電圧発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生装置に関する。
【背景技術】
【０００２】
今後のＩｏＴの普及に伴い、様々な製品にＩＣが搭載されるようになるにつれ、ＩＣの動作温度範囲が拡大していく傾向にある。そのため、基準電圧発生装置を備えるＩＣにおいては、温度変動による誤動作を抑制するために、基準電圧発生装置が出力する基準電圧の温度変動に対する変化が小さいことが望まれている。
【０００３】
一般に、定電流回路が出力する定電流を電圧生成回路に入力し、その定電流値に基づいた一定の基準電圧を発生させる構成の基準電圧発生装置においては、定電流回路と電圧生成回路の温度変化に対する特性の変動（以下、温度変動と称す）を一致させ、それらの温度変動を相殺する回路構成とすることで、基準電圧の温度変動を抑制する。
【０００４】
特許文献１には、定電流を出力するデプレッション型ＭＯＳトランジスタと一定の電圧を生成するエンハンス型ＭＯＳトランジスタとを組み合わせ、仕様温度範囲内で基準電圧の温度変動を抑制するために、デプレッション型ＭＯＳトランジスタの構造を調整する技術が示されている。
【０００５】
また、特許文献２には、チャネルの不純物の条件が同一で、ゲート電極の極性がそれぞれＮ型とＰ型であるデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタで基準電圧発生装置を構成し、それぞれのトランジスタのチャネル長とチャネル幅に基づくチャネルサイズの比を調整することで基準電圧の温度変動を抑制する技術が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３１６７８号公報
【特許文献２】特開２００７−２０６９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に示されているように、半導体表面よりも深い部分にチャネルが形成される（以下、埋め込みチャネルと称す）デプレッション型ＭＯＳトランジスタと、半導体基板表面にチャネルが形成される（以下、表面チャネルと称す）エンハンス型ＭＯＳトランジスタとを組み合わせて構成する基準電圧発生装置が出力する基準電圧Ｖｒｅｆにおいては、仕様温度範囲内で図４のＶｒｅｆ１のような基準電圧の温度変動における直線成分の傾きを低減させることは可能である。しかしながら、ΔＶｒｅｆ１のような基準電圧Ｖｒｅｆの直線成分Ｖｒｅｆ１からのずれ（以下、直線成分ずれと称す）までを低減させることは困難である。これは主に、図３のΔＶＴＥ１やΔＶＴＤ１のような、それぞれのＭＯＳトランジスタの空乏層の伸びやフェルミ準位と関連した閾値電圧ＶＴＥ１、ＶＴＤ１の温度変動における直線成分ずれに基づく。
【０００８】
また、特許文献２のエンハンス型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタは、同じ埋め込みチャネルを採用するので、閾値電圧の温度変動における直線ずれ成分を一致させることができる。しかしながら、両者のゲート電極の極性の違いにより、フラットバンド電圧に関連した閾値電圧の温度変動の直線成分の傾きが一致しない。そして、その直線成分の傾きを一致させるためにチャネルサイズ比を変更すると、両者の閾値電圧の温度変動における直線成分ずれに基づく基準電圧の直線成分ずれが発生してしまう。従って、基準電圧発生装置が出力する基準電圧の温度変動の直線成分の傾きを抑制できるが、この直線成分ずれを低減させることは困難である。
【０００９】
本発明は、上記の点に鑑み、定電流回路と電圧生成回路を組み合わせ、温度変動に対する直線成分の傾きと直線成分ずれを抑制して基準電圧の温度変動を低減できる基準電圧発生装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は以下のような基準電圧発生装置とする。
すなわち、入力電圧に対し定電流を出力する定電流回路と、前記定電流に基づいた電圧を生成する電圧生成回路とを有する基準電圧発生装置であって、前記定電流回路は、第１導電型の第１のゲート電極、第１導電型の第１のソース領域、第１導電型の第１のドレイン領域および第１導電型の第１のチャネル不純物領域を備え、第１のチャネルサイズを有する第１のＭＯＳトランジスタを含み、前記電圧生成回路は、第２導電型の第２のゲート電極、第１導電型の第２のソース領域、第１導電型の第２のドレイン領域および第１導電型の第２のチャネル不純物領域を備え、第２のチャネルサイズを有する第２のＭＯＳトランジスタを含み、前記第１のチャネルサイズと前記第２のチャネルサイズが異なり、前記第１のチャネル不純物領域の不純物濃度と前記第２のチャネル不純物領域の不純物濃度が異なることを特徴とする基準電圧発生装置とする。
【発明の効果】
【００１１】
本発明によれば、基準電圧発生装置が出力する基準電圧の温度変動における直線成分の傾きを、エンハンス型ＭＯＳトランジスタのチャネルサイズとデプレッション型ＭＯＳトランジスタのチャネルサイズとの比を調整することで抑制する。また、基準電圧の温度変動における直線成分ずれを、エンハンス型ＭＯＳトランジスタのチャネル不純物濃度とデプレッション型ＭＯＳトランジスタのチャネル不純物領域の不純物濃度との比を調整することで抑制する。このような調整をすることで、温度変動が低減された基準電圧を出力する基準電圧発生装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る基準電圧発生装置を示す回路図である。
【図２】本発明の実施形態に係る基準電圧発生装置を示す断面図である。
【図３】ＭＯＳトランジスタの閾値電圧の温度特性を示す図である。
【図４】従来の基準電圧発生装置が出力する基準電圧の温度特性を示す図である。
【図５】本実施形態のエンハンス型ＮＭＯＳトランジスタの閾値電圧の温度特性を示す図である。
【図６】本実施形態の基準電圧発生装置におけるチャネル不純物濃度の比に対する基準電圧の温度変動を示す図である。
【図７】本発明の実施形態に係る基準電圧発生装置を示す別の回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、一部省略して示している場合があり、実際とは異なっていることがある。
【００１４】
図１は、本発明の実施形態の基準電圧発生装置１００を示す回路図である。
本実施形態の基準電圧発生装置１００は、定電流回路１０１と、電圧生成回路１０２を備える。電源端子１に接続され、電源電圧ＶＤＤを供給された定電流回路１０１は、電圧生成回路１０２に対し電源電圧ＶＤＤに依存しない定電流を出力する。定電流回路１０１から出力された定電流を入力された電圧生成回路１０２は、その定電流の値に基づいた基準電圧Ｖｒｅｆを、基準電圧端子３から出力する。
【００１５】
本実施形態においては、定電流回路１０１は、所定のチャネルサイズＳＤをもち、閾値電圧が０Ｖ未満であるデプレッション型ＮチャネルＭＯＳ（以下ＮＭＯＳ称す）トランジスタ１０で構成される。ここでチャネルサイズＳＤは、チャネル幅をＷＤとし、チャネル長をＬＤとしたときに、ＷＤ／ＬＤで表される値である。このデプレッション型ＮＭＯＳトランジスタ１０は、ゲートとソースとバックゲートが基準電圧端子３に接続され、ドレインが電源端子１に接続される。
【００１６】
また、電圧生成回路１０２は、所定のチャネルサイズＳＥをもち、閾値電圧が０Ｖ以上であるエンハンス型ＮＭＯＳトランジスタ２０で構成される。ここでチャネルサイズＳＥは、チャネル幅をＷＥとし、チャネル長をＬＥとしたときに、ＷＥ／ＬＥで表される値である。このエンハンス型ＮＭＯＳトランジスタ２０は、ゲートとドレインが基準電圧端子３に接続され、ソースとバックゲートが接地端子２に接続される。
【００１７】
次に、図１の基準電圧発生装置１００の回路動作について説明する。定電流回路１０１を構成するデプレッション型ＮＭＯＳトランジスタ１０は、第１の閾値電圧ＶＴＤと第１の相互コンダクタンスｇｍＤ（非飽和動作時）を有する。このデプレッション型ＮＭＯＳトランジスタ１０のドレイン電流ＩＤは、下式（１）の電圧・電流特性を示す。図１に示すように、デプレッション型ＮＭＯＳトランジスタ１０のゲートとソースが結線されているので、下式（１）において、ゲート・ソース間電圧ＶＧは、０Ｖとなる。そのため、ドレイン電流ＩＤは、第１の閾値電圧ＶＴＤに依存し、ドレイン電圧に依存しない飽和ドレイン電流となる。すなわち、この飽和ドレイン電流が定電流回路１０１の出力電流となる。このドレイン電流ＩＤは、式（１）のｇｍＤに含まれるチャネルサイズＳＤ（ＷＤ／ＬＤ）で調整できる。
【００１８】
ＩＤ＝１／２・ｇｍＤ・（ＶＧ−ＶＴＤ）2
＝１／２・ｇｍＤ・（｜ＶＴＤ｜）2  ・・・（１）
電圧生成回路１０２を構成するエンハンス型ＮＭＯＳトランジスタ２０は、第２の閾値電圧ＶＴＥと第２の相互コンダクタンスｇｍＥ（非飽和動作時）を有する。このエンハンス型ＮＭＯＳトランジスタ２０のドレイン電流ＩＥは、下式（２）の電圧・電流特性を示す。図１に示すように、エンハンス型ＮＭＯＳトランジスタ２０のゲートとドレインが結線され、基準電圧端子３に接続されているので、式（２）において、ゲート・ソース間電圧ＶＧは、基準電圧Ｖｒｅｆとなる。そのため、エンハンス型ＮＭＯＳトランジスタ２０のドレイン電流ＩＥは、第２の閾値電圧ＶＴＥと、基準電圧Ｖｒｅｆに依存し、基準電圧Ｖｒｅｆに対してダイオードの順方向特性と類似した電流となる。このドレイン電流ＩＥは、式（２）のｇｍＥに含まれるチャネルサイズＳＥ（ＷＥ／ＬＥ）で調整できる。
【００１９】
ＩＥ＝１／２・ｇｍＥ・（ＶＧ−ＶＴＥ）2
＝１／２・ｇｍＥ・（Ｖｒｅｆ−ＶＴＥ）2  ・・・（２）
以上より、基準電圧Ｖｒｅｆは、式（１）のＩＤが式（２）のＩＥに等しくなるとして導かれ、下式（３）のようになる。
【００２０】
Ｖｒｅｆ≒ＶＴＥ＋（ｇｍＤ／ｇｍＥ）1/2・｜ＶＴＤ｜  ・・・（３）
この式（３）から分るように、基準電圧Ｖｒｅｆの温度変動は、ＶＴＥとＶＴＤのそれぞれの温度変動に依存する。ここで、式（３）中のｇｍＤ／ｇｍＥには、デプレッション型ＮＭＯＳトランジスタ１０のチャネルサイズＳＤに対するエンハンス型ＮＭＯＳトランジスタ２０のチャネルサイズＳＥの比であるＳＤ／ＳＥが含まれる。これは、具体的には（ＷＤ/ＬＤ）／（ＷＥ／ＬＥ）であり、これらの温度に依存しないサイズを調整することで、基準電圧Ｖｒｅｆの温度変動を制御することができる。
【００２１】
図２は、図1における定電流回路１０１を構成するデプレッション型ＮＭＯＳトランジスタ１０と、電圧生成回路１０２を構成するエンハンス型ＮＭＯＳトランジスタ２０の構造を示す模式断面図である。各トランジスタの端子の結線については省略している。
【００２２】
デプレッション型ＮＭＯＳトランジスタ１０は、Ｎ型の半導体基板４内のＰ型ウェル領域１１内に形成された、Ｎ型のドレイン領域１３と、Ｎ型のソース領域１４と、ドレイン領域１３とソース領域１４との間に形成された不純物濃度ＮＤを有するＮ型のチャネル不純物領域１６と、チャネル不純物領域１６上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１５とで構成される。
【００２３】
ソース領域１４及びドレイン領域１３は、１×１０19／ｃｍ3以上の高濃度のＮ型（以下Ｎ＋型と称す）の不純物を含み、それぞれソース端子Ｓ１、ドレイン端子Ｄ１に接続されている。ゲート電極１５の極性は、Ｎ＋型であり、ゲート端子Ｇ１に接続されている。チャネル不純物領域１６の極性は、不純物濃度ＮＤが５×１０16〜１×１０18／ｃｍ3の低濃度のＮ型（以下Ｎ−型と称す）であるため、ゲート端子Ｇ1の電位が０Ｖでも、ドレイン電圧の印加に対してドレイン端子Ｄ1からソース端子Ｓ1に、チャネル不純物領域１６を介してドレイン電流が流れる。バックゲート端子Ｂ１は、高濃度のＰ型不純物を含む領域（不図示）を介してＰ型ウェル領域１１に接続される。本実施形態において、このバックゲート端子Ｂ１は、ソース端子Ｓ１に接続される。
【００２４】
エンハンス型ＮＭＯＳトランジスタ２０は、Ｎ型の半導体基板４内のＰ型ウェル領域２１内に形成された、Ｎ型のドレイン領域２３と、Ｎ型のソース領域２４と、ドレイン領域２３とソース領域２４との間に形成された不純物濃度ＮＥを有するＮ型のチャネル不純物領域２６と、チャネル不純物領域２６上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたゲート電極２５とで構成される。
【００２５】
ソース領域２４及びドレイン領域２３は、Ｎ＋型の不純物を含み、それぞれソース端子Ｓ２、ドレイン端子Ｄ２に接続されている。ゲート電極２５の極性は１×１０19／ｃｍ3以上の高濃度の不純物を含むＰ型（以下Ｐ＋型と称す）であり、ゲート端子Ｇ２に接続されている。エンハンス型ＮＭＯＳトランジスタ２０のチャネル不純物領域２６の極性は、チャネル不純物領域１６と同様のＮ−型であるが、チャネル不純物領域２６の不純物濃度ＮＥはチャネル不純物領域１６の不純物濃度ＮＤよりも高い。このＮ−型のチャネル不純物領域２６は、ゲート端子Ｇ２の電位が０Ｖの場合にＰ＋型のゲート電極２５との間の仕事関数差に基づき空乏化し、閾値電圧が０Ｖ以上の値になる。そのため、ゲート端子Ｇ２の電位が０Ｖの場合には、ドレイン電圧の印加に対してドレイン端子Ｄ２からソース端子Ｓ２にはドレイン電流が流れない。バックゲート端子Ｂ２は、高濃度のＰ型不純物を含む領域（不図示）を介してＰ型ウェル領域２１に接続される。本実施形態において、このバックゲート端子Ｂ２は、ソース端子Ｓ２に接続される。
【００２６】
図３は、デプレッション型ＮＭＯＳトランジスタの閾値電圧ＶＴＤとエンハンス型ＮＭＯＳトランジスタの閾値電圧ＶＴＥの、温度に対する振る舞いを模式的に示した図である。このように、どちらのトランジスタも、閾値電圧ＶＴＤ、ＶＴＥに含まれるフラットバンド電圧や空乏層の伸び、フェルミ準位などの温度特性の影響によって、実線で示されるように、温度の上昇に対しそれぞれの閾値電圧が低下する傾向をもつ。
【００２７】
デプレッション型ＮＭＯＳトランジスタの閾値電圧ＶＴＤの温度変動は、温度の上昇に対し一定の傾きを以って閾値電圧が直線的に低下する点線の直線成分ＶＴＤ１と、その直線成分からのずれである点線矢印に示される直線成分ずれΔＶＴＤ１からなる。また、エンハンス型ＮＭＯＳトランジスタＶＴＥの温度変動は、温度の上昇に対し一定の傾きを以って閾値電圧が直線的に低下する点線の直線成分ＶＴＥ１と、その直線成分からのずれである点線矢印で示される直線成分ずれΔＶＴＥ１からなる。どちらのトランジスタの閾値電圧も温度に対する振る舞いが完全に同じであれば、式（３）に基づきｇｍＤ／ｇｍＥ＝１の場合において両者の温度変動が相殺され、基準電圧発生装置１００の出力する基準電圧Ｖｒｅｆの温度変動は、発生しない。
【００２８】
デプレッション型ＮＭＯＳトランジスタ１０とエンハンス型ＮＭＯＳトランジスタ２０のチャネル不純物領域１６、２６はともにＮ型の極性であり、もし両者が同一の不純物濃度である場合、この領域に形成される空乏層の伸びやフェルミ準位の温度変動は、直線成分、直線成分ずれともに同様の傾向を示す。一方、Ｎ＋型のゲート電極１５とＰ＋型のゲート電極２５は、互いに逆極性であるので、デプレッション型ＮＭＯＳトランジスタ１０の第１の閾値電圧ＶＴＤとエンハンス型ＮＭＯＳトランジスタ２０の第２の閾値電圧ＶＴＥを構成するそれぞれのフラットバンド電圧Ｖｆｂｎ、Ｖｆｂｐの温度変動傾向は、逆になる。それによって、図３におけるデプレッション型ＮＭＯＳトランジスタの温度変動の直線成分ＶＴＤ１の傾きは、エンハンス型ＮＭＯＳトランジスタの温度変動の直線成分ＶＴＥの傾きよりも小さくなる。従って、ゲート電極以外が同条件であるデプレッション型ＮＭＯＳトランジスタとエンハンス型ＮＭＯＳトランジスタを組み合わせて基準電圧発生装置を構成しても、このようなフラットバンド電圧の温度変動に基づき、式（３）の基準電圧Ｖｒｅｆは、温度上昇に対し低下するような温度変動を示す。
【００２９】
本実施形態においては、まず第１に、このような基準電圧Ｖｒｅｆの温度変動のうち温度変動に対する直線成分の傾きを抑制するために、式（３）の、ｇｍＤ／ｇｍＥに含まれるチャネルサイズ比（ＳＤ／ＳＥ）を調整する。このチャネルサイズ比を、Ｎ＋型のゲート電極１５とＰ＋型のゲート電極２５のそれぞれに含まれる不純物の濃度にもよるが、１より大きく３以下の間の値で調整することで、式（３）の右辺第２項の温度変動成分を増加させ、基準電圧Ｖｒｅｆの温度変動における直線成分の傾きを抑制する。例えば、デプレッション型ＮＭＯＳトランジスタ１０のチャネル長を１００μｍ、エンハンス型ＮＭＯＳトランジスタ２０のチャネル長を２００μｍとし、両者のチャネル幅を同一とすることで、チャネルサイズ比（ＳＤ／ＳＥ）を２とする。
【００３０】
一方、このチャネルサイズ比（ＳＤ／ＳＥ）を増加させると、基準電圧Ｖｒｅｆの温度変動における直線成分ずれが増大する。これは、チャネルサイズ比を増加させることで、式（３）の右辺第２項の温度変動に対する直線成分ずれΔＶＴＤ１が増幅されるためである。このとき、基準電圧Vｒｅｆの温度特性は、例えば従来の温度変動を表す図４に示すように、−４０℃から１５０℃の範囲で補正され傾きが低減された直線成分Ｖｒｅｆ１と、チャネルサイズ比の調整によって増大した直線成分ずれΔＶｒｅｆ１を有する。
【００３１】
本発明者は、このような直線成分ずれΔＶｒｅｆ１は、エンハンス型ＮＭＯＳトランジスタのチャネル不純物領域の不純物濃度ＮＥを変更することで制御可能である事を見出した。図５は、Ｐ＋型のゲート電極を有するエンハンス型ＮＭＯＳトランジスタ２０のＮ型のチャネル不純物領域２６の不純物濃度ＮＥを変更したときの、閾値電圧の温度変動の様子を示したものある。実線の特性に対しＮ型のチャネル不純物濃度ＮＥを増加させると、点線に示されるように閾値電圧が低下するとともに、温度変動における直線成分ずれが増加する。ここからさらにＮ型のチャネル不純物濃度ＮＥを増加させると、一点鎖線に示されるように、さらに閾値電圧が低下するとともに、さらにこの直線成分ずれが増加する。
【００３２】
そこで、本実施形態においては、チャネルサイズ比（ＳＤ／ＳＥ）の変更に続いて第２に、Ｐ＋型のゲート電極を有するエンハンスメント型ＮＭＯＳトランジスタ２０のチャネル不純物領域２６の不純物濃度ＮＥを不純物濃度ＮＤに対して増加させることにより、式（３）の右辺第１項の温度変動における直線成分ずれを増大させる。そして、チャネルサイズ比（ＳＤ／ＳＥ）の調整により発生する式（３）の右辺第２項の温度変動における直線成分ずれの増大を、先に述べた式（３）の右辺第１項の直線成分ずれの増加によって相殺させる。このことにより、基準電圧Ｖｒｅｆの温度変動における直線成分ずれΔＶｒｅｆ１を抑制でき、基準電圧Ｖｒｅｆの温度変動における直線成分Ｖｒｅｆ１の傾きの低減と合わせ、温度変動を抑制した基準電圧発生装置を実現できる。
【００３３】
図６は、デプレッション型ＮＭＯＳトランジスタ１０とエンハンス型ＮＭＯＳトランジスタ２０とのチャネルサイズ比（ＳＤ／ＳＥ）を調整して基準電圧Ｖｒｅｆの温度変動における直線成分Ｖｒｅｆ１の傾きを最小にした上で、チャネル不純物領域１６の不純物濃度に対するチャネル不純物領域２６の不純物濃度比（ＮＥ／ＮＤ）を横軸に取り、基準電圧Ｖｒｅｆの温度変動における直線成分ずれΔＶｒｅｆ１の最大値を縦軸に取った場合の傾向を示した図である。この図に示されるように、両者のチャネル不純物領域の不純物濃度の比を制御することで、基準電圧Ｖｒｅｆの温度変動における直線成分ずれΔＶｒｅｆ１を抑制することができる。この直線成分ずれΔＶｒｅｆ１を充分抑制するためには、ゲート絶縁膜１２、２２の厚さやゲート電極１５、２５の不純物濃度などにもよるが、このチャネル不純物の不純物濃度比（ＮＥ／ＮＤ）を１より大きく３以下の間の値とすることが好ましい。図６の例においては、この不純物濃度比（ＮＥ／ＮＤ）を１より大きく２．３以下の間の値とすることで、不純物濃度比が１の従来の構造に比べて、基準電圧Ｖｒｅｆの温度変動における直線成分ずれΔＶｒｅｆ１を低減することが出来る。
【００３４】
以上のように、チャネルサイズ比（ＳＤ／ＳＥ）の調整と、チャネル不純物領域の不純物濃度比（ＮＥ／ＮＤ）の調整を組み合わせることで、基準電圧発生装置１００が出力する基準電圧Ｖｒｅｆの温度変動における直線成分Ｖｒｅｆ１の傾きと直線成分ずれΔＶｒｅｆ１とを抑制することができる。
【００３５】
基準電圧Ｖｒｅｆの温度変動における直線成分Ｖｒｅｆ１の傾きの変更のためのチャネルサイズ比（ＳＤ／ＳＥ）の調整量と、直線成分ずれの変更のためのチャネル不純物領域の不純物濃度比（ＮＥ／ＮＤ）の調整量は近い値となる。このチャネルサイズ比を１より大きい量に設定すると、チャネル不純物濃度の不純物濃度比もまた１より大きい値となる、というように、両者は相関する関係にあり、実質的に同じ値である。
【００３６】
チャネル不純物領域の不純物濃度を変更すると、その不純物濃度によって決まるフェルミ準位の温度依存性が変わるが、不純物濃度が半導体基板内において一定である場合には温度変動における直線成分ずれは少ない。しかしイオン注入法などによって形成するチャネル不純物領域においては、不純物濃度は一定ではなく、そのチャネル不純物領域内における濃度変化が大きい。そして、その不純物濃度の変化度合いは不純物注入量が大きいほど顕著になる。不純物濃度を大きくする事で、電圧の印加によって形成される空乏層内の不純物濃度の濃度変化が大きくなり、温度に対する空乏層の伸び方が非線形的になると考えられる。また、同時に不純物濃度によって決まるフェルミ準位の温度変動の非線形成分も増大すると考えられる。
【００３７】
特許文献１に示されている表面チャネルのエンハンス型ＭＯＳトランジスタは、Ｐ型ウェル領域と同極性のＰ型のチャネル不純物領域を有する。そして、Ｐ型ウェル領域上に逆極性のＮ型のチャネル不純物領域を安定的に形成するためにチャネル不純物領域の不純物濃度を高めた埋め込みチャネルのデプレッション型ＭＯＳトランジスタよりも、チャネル不純物領域の不純物濃度が１桁程度低い。そのため、温度変動に対する表面チャネルのエンハンス型ＭＯＳトランジスタの閾値電圧の直線成分ずれは、埋め込みチャネルのデプレッション型ＭＯＳトランジスタの閾値電圧の直線成分ずれよりもかなり小さい。従って、このような構成では基準電圧の温度変動における直線成分ずれを低減させることは難しい。
【００３８】
本発明については、上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【００３９】
例えば、本実施形態においては、図１の基準電圧発生装置１００を構成する定電流回路１０１を、ゲートとソースを結線し、ゲート・ソース間電圧ＶＧを０Vとするデプレッション型ＮＭＯＳトランジスタ１０としているが、ゲート・ソース間電圧ＶＧが０Vである必要はない。すなわち、一定の電圧がゲートに入力され、定電流を出力するＭＯＳトランジスタを採用した定電流回路の構成であっても構わない。
【００４０】
また、図２において本実施形態のデプレッション型ＮＭＯＳトランジスタ１０とエンハンス型ＮＭＯＳトランジスタ２０を、Ｎ型の半導体基板４内の別々のＰ型ウェル領域１１、２１に形成する構成としていたが、同一のＰ型ウェル領域内やＰ型の半導体基板内に形成する構成としてもよい。
【００４１】
また、定電流回路が出力する定電流を電圧生成回路に入力し、その定電流値に基づいた一定の基準電圧を発生させる構成の基準電圧発生装置であれば、定電流回路と電圧生成回路がそれぞれデプレッション型ＮＭＯＳトランジスタとエンハンス型ＮＭＯＳトランジスタでなくてもよく、例えばＰチャネルのＭＯＳ（ＰＭＯＳと称す）トランジスタを利用しても構わない。また、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタのうち一方がＮＭＯＳで、他方がＰＭＯＳであってもよい。
【００４２】
さらに、図７の基準電圧発生装置２００に示すように、定電流回路２０１が出力する定電流を、２つのＰＭＯＳトランジスタ３０、４０を組み合わせて構成するカレントミラー２０３を介して電圧生成回路２０２へ出力する回路構成であっても構わない。
【符号の説明】
【００４３】
１  電源端子
２  接地端子
３  基準電圧端子
４  半導体基板
１０  デプレッション型ＮＭＯＳトランジスタ
１１、２１  Ｐ型ウェル領域
１２、２２  ゲート絶縁膜
１３、２３  ドレイン領域
１４、２４  ソース領域
１５、２５  ゲート電極
１６、２６  チャネル不純物領域
２０  エンハンス型ＮＭＯＳトランジスタ
３０、４０  ＰＭＯＳトランジスタ
１０１、２０１  定電流回路
１０２、２０２  電圧生成回路
２０３  カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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