(57)【要約】【課題】簡便な回路を用いながら、画像の劣化を抑えつる、撮像素子から出力されるデータ量（ビット数）を減少させることのできる信号処理回路を提供する。【解決手段】信号処理回路は、受光した光の量に応じたアナログ電気信号をＮビット（Ｎは自然数）の画素値のデジタル信号に変換するアナログ−デジタル変換回路と、アナログ−デジタル変換回路から出力されるデジタル信号の上位ビットの値に応じたシフト量を表すビットシフト量の信号を出力する信号レベル判定部と、信号レベル判定部から出力されるビットシフト量に応じてデジタル信号をシフトさせるビットシフト処理部と、上位ビットの値に応じた識別信号を生成する識別信号発生部と、識別信号発生部によって生成された識別信号と、ビットシフト処理部によってシフトされたデジタル信号とを合わせてＭビット（Ｍは自然数であり、Ｎ＞Ｍ）の出力信号として出力する出力部とを備える。【選択図】図１
2019140543.tif 000002
【特許請求の範囲】
【請求項１】
受光した光の量に応じたアナログ電気信号をＮビット（Ｎは自然数）の画素値のデジタル信号に変換するアナログ−デジタル変換回路と、
前記アナログ−デジタル変換回路から出力される前記デジタル信号の上位ビットの値に応じたシフト量を表すビットシフト量の信号を出力する信号レベル判定部と、
前記信号レベル判定部から出力される前記ビットシフト量に応じて前記デジタル信号をシフトさせるビットシフト処理部と、
前記上位ビットの値に応じた識別信号を生成する識別信号発生部と、
前記識別信号発生部によって生成された前記識別信号と、前記ビットシフト処理部によってシフトされたデジタル信号とを合わせてＭビット（Ｍは自然数であり、Ｎ＞Ｍ）の出力信号として出力する出力部と、
を備えることを特徴とする信号処理回路。
【請求項２】
前記出力部は、前記ビットシフト処理部によってシフトされたデジタル信号のビットの上位に、前記識別信号のビットを付加して出力する、
ことを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記識別信号発生部は、前記デジタル信号の値が小さい光量を表す場合ほど短いビット長の前記識別信号を生成し、前記デジタル信号の値が大きい光量を表す場合ほど長いビット長の前記識別信号を生成する、
ことを特徴とする請求項２に記載の信号処理回路。
【請求項４】
Ｎは１０であり、
Ｍは８であり、
前記信号レベル判定部は、
（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記ビットシフト量が０であることを示す信号を出力し、
（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記ビットシフト量が１であることを示す信号を出力し、
（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記ビットシフト量が４であることを示す信号を出力し、
前記識別信号発生部は、
（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記識別信号として１ビットの「０」を出力し、
（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記識別信号として２ビットの「１０」を出力し、
（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記識別信号として２ビットの「１１」を出力し、
前記出力部は、
（ａ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「０」の場合には、当該識別信号「０」を最上位ビットとして、前記デジタル信号の下位７ビットと合わせて、８ビットの前記出力信号を出力し、
（ｂ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「１」の場合には、当該識別信号「１０」または「１１」を上位２ビットとして、前記デジタル信号のシフト後の下位６ビットと合わせて、８ビットの前記出力信号を出力する、
ことを特徴とする請求項３に記載の信号処理回路。
【請求項５】
１０ビットの前記画素値のデジタル信号を、最上位ビットから順に、第９入力ビット、第８入力ビット、第７入力ビット、第６入力ビット、第５入力ビット、第４入力ビット、第３入力ビット、第２入力ビット、第１入力ビット、第０入力ビットとし、
８ビットの前記出力信号を、最上位ビットから順に、第７出力ビット、第６出力ビット、第５出力ビット、第４出力ビット、第３出力ビット、第２出力ビット、第１出力ビット、第０出力ビットとして、
前記信号レベル判定部は、
第９入力ビットと第８入力ビットとの論理和を信号ＳＨとして出力する第１論理和回路と、
第９入力ビットと第８入力ビットと第７入力ビットとの論理和を第７出力ビットとして出力する第２論理和回路と、
を備え、
前記ビットシフト処理部は、
第ｉ出力ビット（ｉ＝０，１，２，３，４，５）を出力するための回路として、
前記第７入力ビットが１のときには第（ｉ＋１）入力ビットを出力し、前記第７入力ビットが０のときには第ｉ入力ビットを出力する、第１マルチプレクサー回路と、
前記信号ＳＨが１のときには第（ｉ＋４）入力ビットを第ｉ出力ビットとして出力し、前記信号ＳＨが０のときには前記第１マルチプレクサー回路からの出力値を第ｉ出力ビットとして出力する、第２マルチプレクサー回路と、
を備え、
前記識別信号発生部は、
前記第２論理和回路からの出力値を第７出力ビットとして出力するとともに、
前記第２論理和回路からの出力値が１のときには前記信号ＳＨを第６出力ビットとして出力し、前記第２論理和回路からの出力値が０のときには第６入力ビットを第６出力ビットとして出力する第３マルチプレクサー回路を備える、
ことを特徴とする請求項４に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関する。
【背景技術】
【０００２】
典型的な撮像素子は、光を電気信号（例えば、電荷量）に変換し、アナログ−デジタル変換回路（以下、「ＡＤＣ」とも呼ぶ）によりアナログ電気信号をデジタル信号に変換し、複数のチャンネルを用いてそのデジタル信号を出力する構成を有する。この構成では、撮像素子から外部への信号の受け渡しにデジタル信号を用いるため、信号の劣化を防ぐことができることなどから、非常に有用である。
【０００３】
近年の、画像の高解像度化や、フレーム種は数の高周波数化に伴い、撮像素子からの出力データ量（単位時間当たりの出力データ量）は増加してきている。下の表１は、４Ｋ用および８Ｋ用の撮像素子における画素数、フレーム周波数、１画素あたりのビット数（ビット深度）に対する、総データ量、および所定の出力速度の際に必要となるチャンネル数の組み合わせの例を示す。
【０００４】
【表１】
2019140543.tif 000003
【０００５】
例えば、４Ｋ用（横画素数が３８４０で、縦画素数が２１６０。）撮像素子で、フレーム周波数が６０Ｈｚ、１画素あたりのビット数が１６ビットのとき、１秒あたりの総データ量は約８．０Ｇｂｐｓ（ギガビット毎秒）である。この場合、１チャンネルあたりの出力速度が１Ｇｂｐｓの場合には必要なチャンネル数は８チャンネル、１チャンネルあたりの出力速度が３Ｇｂｐｓの場合には必要なチャンネル数は３チャンネルである。
また、４Ｋ用撮像素子で、フレーム周波数が４８０Ｈｚ（スローモーションへの対応等）、１画素あたりのビット数が１２ビットのとき、１秒あたりの総データ量は約４７．８Ｇｂｐｓである。この場合、１チャンネルあたりの出力速度が１Ｇｂｐｓの場合には必要なチャンネル数は４８チャンネル、１チャンネルあたりの出力速度が３Ｇｂｐｓの場合には必要なチャンネル数は１６チャンネルである。
【０００６】
また、８Ｋ用（横画素数が７６８０で、縦画素数が４３２０。）撮像素子で、フレーム周波数が１２０Ｈｚ、１画素あたりのビット数が１６ビットのとき、１秒あたりの総データ量は約６３．７Ｇｂｐｓである。この場合、１チャンネルあたりの出力速度が１Ｇｂｐｓの場合には必要なチャンネル数は６４チャンネル、１チャンネルあたりの出力速度が３Ｇｂｐｓの場合には必要なチャンネル数は２２チャンネルである。
また、８Ｋ用撮像素子で、フレーム周波数が４８０Ｈｚ、１画素あたりのビット数が１２ビットのとき、１秒あたりの総データ量は約１９１．１Ｇｂｐｓである。この場合、１チャンネルあたりの出力速度が１Ｇｂｐｓの場合には必要なチャンネル数は１９２チャンネル、１チャンネルあたりの出力速度が３Ｇｂｐｓの場合には必要なチャンネル数は６４チャンネルである。
【０００７】
このように、撮像素子から出力する信号数は多くなる。また、雑音への耐性を高めるために差動信号が採用されることも多く、そのような場合には実際に必要な信号端子数は、各チャンネル数の２倍となる。
【０００８】
一方で、撮像素子に設けることの可能な端子数には制約がある。下の表２は、現在の微小画素の主流である１．１μｍサイズの画素を用いた場合の、４Ｋ用および８Ｋ用の受光面サイズと、想定される撮像素子のパッケージサイズと、配置可能なピン数（端子数）の組み合わせの例を示している。
【０００９】
【表２】
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【００１０】
表２において、今後は積層構造が主流となり、チップサイズが受光面サイズとほぼ同じになると想定して、パッケージサイズは、受光面サイズに約２ｍｍ程度のマージンを取ったサイズとしている。これにより、４Ｋ用の撮像素子のパッケージサイズは例えば６ｍｍ×４ｍｍ、８Ｋ用の撮像素子のパッケージサイズは例えば１０ｍｍ×６ｍｍと想定される。また、配置可能なピン数は、現在一般的に用いられる最小ピッチである０．５ｍｍを前提として、パッケージ裏面（受光面の反対側）の全面にグリッド状にピンを並べた場合を想定している。これにより、４Ｋ用の撮像素子のピン数は例えば９６ピン、８Ｋ用の撮像素子のピン数は例えば２４０ピンと想定される。
【００１１】
例えば、特許文献１には、４Ｋあるいは８Ｋといった高解像の動画を撮影することも可能な撮像装置において、圧縮データ部を設けることによって撮像データを圧縮する技術が示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１５−２２０５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
表１および表２で示した数値に基づいて検討する。表１の８Ｋ用、４８０Ｈｚ、１画素あたり１２ビットの場合に注目すると、１チャンネルあたり１Ｇｂｐｓの出力速度では必要な１９２チャンネル（差動信号では、３８４ピン）は、表２に示した配置可能なピン数を超えてしまう。１チャンネルあたり３Ｇｂｐｓの出力速度とすることにより、６４チャンネル（差動信号では、１２８ピン）の出力ピンを配置することは計算上可能ではある。しかしながら、実際には電源や撮像素子制御などに割り当てるピン数が相当数必要であることから、データ出力に用いるピンの数は可能な限り減らすことが望ましい。
【００１４】
また、出力速度の増大（例えば、１チャンネルあたり３Ｇｂｐｓ）は、基板や信号受信回路への要求が高まり、コストの増大につながることが懸念される。
また、出力チャンネル数の増大は、撮像素子の製造や基板への実装における歩留まりの低下につながることが懸念される。
【００１５】
また、撮像素子内でデータを圧縮する手法や、一次元のルックアップテーブルを用いて撮像素子内で非線形変換を行うことも可能であるが、回路規模が増大するというデメリットがある。
【００１６】
本発明は、上記のような事情を考慮して為されたものであり、簡便な回路を用いながら、且つ画像の劣化を抑えながら、撮像素子から出力される１画素あたりのデータ量（ビット数）を減少させることのできる信号処理回路を提供しようとするものである。
【課題を解決するための手段】
【００１７】
［１］上記の課題を解決するため、本発明の一態様による信号処理回路は、受光した光の量に応じたアナログ電気信号をＮビット（Ｎは自然数）の画素値のデジタル信号に変換するアナログ−デジタル変換回路と、前記アナログ−デジタル変換回路から出力される前記デジタル信号の上位ビットの値に応じたシフト量を表すビットシフト量の信号を出力する信号レベル判定部と、前記信号レベル判定部から出力される前記ビットシフト量に応じて前記デジタル信号をシフトさせるビットシフト処理部と、前記上位ビットの値に応じた識別信号を生成する識別信号発生部と、前記識別信号発生部によって生成された前記識別信号と、前記ビットシフト処理部によってシフトされたデジタル信号とを合わせてＭビット（Ｍは自然数であり、Ｎ＞Ｍ）の出力信号として出力する出力部と、を備えることを特徴とする。
【００１８】
［２］また、本発明の一態様は、上記の信号処理回路において、前記出力部は、前記ビットシフト処理部によってシフトされたデジタル信号のビットの上位に、前記識別信号のビットを付加して出力することを特徴とする。
【００１９】
［３］また、本発明の一態様は、上記の信号処理回路において、前記識別信号発生部は、前記デジタル信号の値が小さい光量を表す場合ほど短いビット長の前記識別信号を生成し、前記デジタル信号の値が大きい光量を表す場合ほど長いビット長の前記識別信号を生成することを特徴とする。
【００２０】
［４］また、本発明の一態様は、上記の信号処理回路において、Ｎは１０であり、Ｍは８であり、前記信号レベル判定部は、（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記ビットシフト量が０であることを示す信号を出力し、（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記ビットシフト量が１であることを示す信号を出力し、（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記ビットシフト量が４であることを示す信号を出力し、前記識別信号発生部は、（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記識別信号として１ビットの「０」を出力し、（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記識別信号として２ビットの「１０」を出力し、（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記識別信号として２ビットの「１１」を出力し、前記出力部は、（ａ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「０」の場合には、当該識別信号「０」を最上位ビットとして、前記デジタル信号の下位７ビットと合わせて、８ビットの前記出力信号を出力し、（ｂ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「１」の場合には、当該識別信号「１０」または「１１」を上位２ビットとして、前記デジタル信号のシフト後の下位６ビットと合わせて、８ビットの前記出力信号を出力する、ことを特徴とする。
【００２１】
［５］また、本発明の一態様は、上記の信号処理回路において、１０ビットの前記画素値のデジタル信号を、最上位ビットから順に、第９入力ビット、第８入力ビット、第７入力ビット、第６入力ビット、第５入力ビット、第４入力ビット、第３入力ビット、第２入力ビット、第１入力ビット、第０入力ビットとし、８ビットの前記出力信号を、最上位ビットから順に、第７出力ビット、第６出力ビット、第５出力ビット、第４出力ビット、第３出力ビット、第２出力ビット、第１出力ビット、第０出力ビットとして、前記信号レベル判定部は、第９入力ビットと第８入力ビットとの論理和を信号ＳＨとして出力する第１論理和回路と、第９入力ビットと第８入力ビットと第７入力ビットとの論理和を第７出力ビットとして出力する第２論理和回路と、を備え、前記ビットシフト処理部は、第ｉ出力ビット（ｉ＝０，１，２，３，４，５）を出力するための回路として、前記第７入力ビットが１のときには第（ｉ＋１）入力ビットを出力し、前記第７入力ビットが０のときには第ｉ入力ビットを出力する、第１マルチプレクサー回路と、前記信号ＳＨが１のときには第（ｉ＋４）入力ビットを第ｉ出力ビットとして出力し、前記信号ＳＨが０のときには前記第１マルチプレクサー回路からの出力値を第ｉ出力ビットとして出力する、第２マルチプレクサー回路と、を備え、前記識別信号発生部は、前記第２論理和回路からの出力値を第７出力ビットとして出力するとともに、前記第２論理和回路からの出力値が１のときには前記信号ＳＨを第６出力ビットとして出力し、前記第２論理和回路からの出力値が０のときには第６入力ビットを第６出力ビットとして出力する第３マルチプレクサー回路を備える、ことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、画質への影響なく、あるいは画質への影響を最小限としながら、撮像素子から出力するデータのビット数を削減することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態による信号処理回路の機能構成を示すブロック図である。
【図２】同実施形態による信号処理回路における、符号変換部の入力信号と出力信号との対応関係を示す概略図である。
【図３】同実施形態によりビットをシフトさせる処理の内容を示す概略図である。
【図４】同実施形態による符号変換部における、入力符号（１０ビットコード）と出力符号（８ビット変換コード）との関係をプロットしたグラフである。
【図５】同実施形態において、入力符号（１０ビットコード）とショット雑音との関係を示し、且つ入力符号と最小ステップ幅との関係を示すグラフである。
【図６】同実施形態において、リニアな１０ビット信号（Ｌ）をＨＬＧ方式によって１０ビットの信号値（Ｅ）に変換した場合の、ΔＥ/ΔＬの逆数を示し、且つ最小ステップ幅を示すグラフである。
【図７】同実施形態による符号変換部を実現する回路の一例を示す概略図である。
【発明を実施するための形態】
【００２４】
次に、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本実施形態による信号処理回路の機能構成を示すブロック図である。この信号処理回路１は、撮像素子内に含まれ、１画素分の画素値に対応する信号を処理する。図示するように、信号処理回路１は、Ａ／Ｄ変換回路１０（アナログ−デジタル変換回路）と、信号レベル判定部１５と、ビットシフト処理部１６と、識別信号発生部１７と、出力部１８と、を含んで構成される。なお、信号レベル判定部１５と、ビットシフト処理部１６と、識別信号発生部１７と、出力部１８とを含む部分を、符号変換部１１と呼ぶ。この信号処理回路１は、例えば、電子回路を用いて実現される。例えば、符号変換部１１は、論理素子を組み合わせて実現される。各部の機能等は、次の通りである。
【００２５】
Ａ／Ｄ変換回路１０は、入力されるアナログ信号を、デジタル信号に変換して出力する。具体的には、Ａ／Ｄ変換回路１０は、ある画素の光量に対応するアナログ信号（例えば、電荷量の信号）をデジタル信号に変換する。ここでは、Ａ／Ｄ変換回路１０から出力されるデジタル信号は、Ｎビットの数値（画素値）に対応する信号である。なお、Ｎは正整数である。つまり、Ａ／Ｄ変換回路１０は、受光した光の量に応じたアナログ電気信号をＮビット（Ｎは自然数）の画素値のデジタル信号に変換する。
符号変換部１１は、Ａ／Ｄ変換回路１０から渡されるＮビットのデジタル信号を変換し、Ｍビットの出力信号として出力する。なお、Ｍは正整数であり、Ｍ＜Ｎである。例えば、Ｎ＝１０、Ｍ＝８としてよい。ただし、ＭとＮを他の値としてもよい。
符号変換部１１の内部における各部の機能は、次の通りである。
【００２６】
符号変換部１１に入力された信号（Ｎビット）は、ビットシフト処理部１６に渡される。また、符号変換部１１に入力された信号のうちの所定ビット数の上位ビットのみが、信号レベル判定部１５に渡される。
【００２７】
信号レベル判定部１５は、入力信号の上位ビットを用いて、予め決められた所定の基準に基づいて、入力信号のレベルを判定する。つまり、信号レベル判定部１５は、入力信号のレベルがどの信号範囲に属するかを判定する。信号レベル判定部１５は、このレベル判定結果を、ビットシフト処理部１６と識別信号発生部１７とに渡す。信号レベル判定部１５が出力する判定結果は、ビットシフト処理部１６におけるビットシフト量を表す信号である。なお、ビットシフト量は、シフトすべき桁数を表す値であり、０または正整数である。つまり、信号レベル判定部１５は、Ａ／Ｄ変換回路１０から出力される前記デジタル信号の上位ビットの値に応じたシフト量を表すビットシフト量の信号を出力する。
【００２８】
ビットシフト処理部１６は、信号レベル判定部１５による判定結果（ビットシフト量）に応じて、入力された信号にビットシフト処理を施す。なお、上記の通り、ビットシフト量が０の場合もあり得る。具体的には、最上位ビットが左端、最下位ビットが右端であるとき、ビットシフト処理部１６は、入力信号（Ｎビット）を右シフトさせる。つまり、ビットシフト処理部１６は、信号レベル判定部１５から渡されるビットシフト量に応じて、信号の精度を低下させるとともに、不要ビットの切り捨てを行う。即ち、ビットシフト処理部１６は、ビット数を削減する。ビットシフト処理部１６は、このビットシフト処理によってビット長を削減した信号を出力する。より具体的なビットシフト処理の例については、後述する。
【００２９】
識別信号発生部１７は、信号レベル判定部１５の判定結果に基づき、ビットシフト処理部１６から出力される符号の種類を表す識別信号を発生させる。つまり、識別信号発生部１７は、上位ビットの値に応じた識別信号を生成する。この識別信号は、少なくとも、ビットシフト処理部１６において処理されたシフト量に相当する情報を持つ。なお、識別信号発生部１７は、この識別信号を発生させるために必要な情報を、信号レベル判定部１５またはビットシフト処理部１６の少なくともいずれか一方から出力される信号から得る。つまり、識別信号発生部１７は、信号レベル判定部１５による判定結果に基づき、予め決められた識別信号（識別コード）を発生させる。識別コードのビット数は可変長であってもよい。
なお、識別信号発生部１７は、入力されるデジタル信号の値が小さい光量を表す場合ほど短いビット長の識別信号を生成し、デジタル信号の値が大きい光量を表す場合ほど長いビット長の識別信号を生成するようにしてよい。一例として、識別信号発生部１７は、入力されるデジタル信号の値が所定の閾値以下である場合には１ビットの長さを有する識別信号を生成し、入力されるデジタル信号の値が前記閾値より大きい場合には２ビットの長さを有する識別信号を生成する。これにより、画素値が小さいほど（即ち、光量が低い（暗い）ほど、短い符号長の識別信号を出力する。よって、出力信号を固定長とする場合に、画素値が小さい領域で、識別信号以外の符号を長く取ることができ、即ち、出力信号の階調ステップを小さくすることができる。
【００３０】
出力部１８は、識別信号発生部１７から出力される識別信号が表す符号と、ビットシフト処理部１６から出力される信号が表す符号とを、連結することにより合成し、出力する。出力部１８は、Ｍビットの出力信号を出力する。ただし、出力信号のＭビットのうちの、識別信号のビット数とビットシフト処理部１６からの出力のビット数との内訳は、可変であってもよい。即ち、出力部１８は、所定のビット長（可変であってもよい）の識別信号と、有効ビット長（可変であってもよい）を有するビットシフト済の信号とを出力する。つまり、出力部１８は、識別信号発生部１７によって生成された識別信号と、ビットシフト処理部１６によってシフトされたデジタル信号とを合わせて、Ｍビット（Ｍは自然数であり、Ｎ＞Ｍ）の出力信号として出力する。
なお、出力部１８は、ビットシフト処理部１６によってシフトされたデジタル信号のビットの上位に、識別信号のビットを付加して出力するようにしてよい。この場合、入力符号が表す値に対して、出力符号が表す値が単調増加となるように識別信号を設定することが可能であり、識別信号をそのように設定すれば信号値の処理がしやすくなる。
【００３１】
次に、符号変換部１１における入力信号（Ｎビット）と出力信号（Ｍビット）との対応関係を説明する。
図２は、符号変換部１１への入力信号と出力信号との対応関係を示す概略図である。同図に示す例では、符号変換部１１への入力信号は１０ビット（Ｎ＝１０）、符号変換部１１からの出力信号は８ビット（Ｍ＝８）である。同図では、画素値（０から１０２３まで）に対応する入力符号のビットパターンと、対応する出力符号のビットパターンとの関係を示している。１０ビットの入力符号は、画素値（０から１０２３まで）を２進数で表したビットパターンと一致する。なお、最下位ビットをＢ［０］と表し、順次、Ｂ［１］、Ｂ［２］、・・・としている。入力符号の最上位ビットはＢ［９］であり、出力符号の最上位ビットはＢ［７］である。
【００３２】
図にも示すように、０から１０２３までの画素値は、３つの領域に大別される。第１の領域では、画素値が０以上、且つ１２７以下である。第１の領域において、入力符号の上位３ビットのＢ［９］，Ｂ［８］，Ｂ［７］は「０００」である。第２の領域では、画素値が１２８以上、且つ２５５以下である。第２の領域において、入力符号の上位３ビットのＢ［９］，Ｂ［８］，Ｂ［７］は「００１」である。第３の領域では、画素値が２５６以上、且つ１０２３以下である。第３の領域において、入力符号の上位３ビットのＢ［９］，Ｂ［８］，Ｂ［７］は「０１０」，「０１１」，「１００」，「１０１」，「１１０」，または「１１１」である。
【００３３】
図２に示す入出力の対応関係において、信号レベル判定部１５は、入力符号の上位３ビットであるＢ［９］，Ｂ［８］，Ｂ［７］に基づく判定を行う。つまり、信号レベル判定部１５は、Ｂ［９］，Ｂ［８］，Ｂ［７］が、「０００」である（入力信号が第１の領域に属する）か、「００１」である（入力信号が第２の領域に属する）か、その他である（入力信号が第３の領域に属する）かを判定する。また、入力符号が第１の領域に属するとき、信号レベル判定部１５は、シフト量「０」に相当する信号を出力する。また、入力符号が第２の領域に属するとき、信号レベル判定部１５は、シフト量「１」に相当する信号を出力する。入力符号が第３の領域に属するとき、信号レベル判定部１５は、シフト量「４」に相当する信号を出力する。
【００３４】
画素値が０以上且つ１２７以下のとき（即ち、第１の領域に属するとき）、ビットシフト処理部１６は、Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］を、シフト量「０」で右にシフト処理する。言い換えれば、この場合、ビットシフト処理部１６は、Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］のビット列符号をシフトしない。また、この場合、識別信号発生部１７は、識別信号として「０」を出力する。そして、出力部１８は、識別信号発生部１７からの識別信号「０」をＢ［７］として、また、ビットシフト処理部１６からのＢ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］をそのまま維持して、両者を連結する。このようにして、出力部１８は、８ビットの出力符号を出力する。なお、入力符号側の（Ａ）の区域と、出力符号側の（Ａ）の区域とは、同じ符号値を持っている。
【００３５】
画素値が１２８以上且つ２５５以下のとき（即ち、第２の領域に属するとき）、ビットシフト処理部１６は、Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］を、シフト量「１」で右にシフト処理する。この右シフト処理により、入力符号側のＢ［０］の情報は失われる。そして、入力符号側のＢ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］が、出力符号側のＢ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］に格納される。また、この場合、識別信号発生部１７は、識別信号として「１０」を出力する。そして、出力部１８は、識別信号発生部１７からの識別信号「１０」を出力符号側のＢ［７］，Ｂ［６］とし、ビットシフト処理部１６からのＢ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］と連結する。このようにして、出力部１８は、８ビットの出力符号を出力する。なお、入力符号側の（Ｂ）の区域と、出力符号側の（Ｂ）の区域とは、同じ符号値を持っている。
【００３６】
画素値が２５６以上且つ１０２３以下のとき（即ち、第３の領域に属するとき）、ビットシフト処理部１６は、Ｂ［９］，Ｂ［８］，Ｂ［７］，Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］を、シフト量「４」で右にシフト処理する。この右シフト処理により、入力符号側のＢ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］の情報は失われる。そして、入力符号側のＢ［９］，Ｂ［８］，Ｂ［７］，Ｂ［６］，Ｂ［５］，Ｂ［４］が、出力符号側のＢ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］に格納される。また、この場合、識別信号発生部１７は、識別信号として「１１」を出力する。そして、出力部１８は、識別信号発生部１７からの識別信号「１１」を出力符号側のＢ［７］，Ｂ［６］とし、ビットシフト処理部１６からのＢ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］と連結する。このようにして、出力部１８は、８ビットの出力符号を出力する。なお、入力符号側の（Ｃ）の区域と、出力符号側の（Ｃ）の区域とは、同じ符号値を持っている。
【００３７】
上記のように入力符号と出力符号とを対応付けた場合、出力符号における画素値の精度が、入力符号におけるそれと異なる場合もある。
入力符号で表される画素値が０以上且つ１２７以下のとき（即ち、第１の領域に属するとき）、ビットシフト処理部１６によるシフト量は０である。つまり、出力符号は、入力符号と同じ精度（１０ビット）の情報を表す。
入力符号で表される画素値が１２８以上且つ２５５以下のとき（即ち、第２の領域に属するとき）、ビットシフト処理部１６によるシフト量は１である。つまり、入力符号における最下位ビットの情報が失われる。つまり、出力符号は、９ビットの精度の情報を表す。
入力符号で表される画素値が２５６以上且つ１０２３以下のとき（即ち、第３の領域に属するとき）、ビットシフト処理部１６によるシフト量は４である。つまり、入力符号における下方４ビットの情報が失われる。つまり、出力符号は、６ビットの精度の情報を表す。
【００３８】
つまり、各領域における出力値の最小ステップ幅は、１０ビットの入力符号のうちの、それぞれ、１０ビット、９ビット、６ビットの精度に相当する。８ビットの出力符号のうちの、上位の１ビットまたは２ビットが識別コードとして割り当てられ、残りの７ビットまたは６ビットが値を表す有効桁として割り当てられる。
【００３９】
図２に示した入出力の対応関係を整理すると、次の通りである。即ち、Ｎは１０である。また、Ｍは８である。また、信号レベル判定部１５は、
（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記ビットシフト量が０であることを示す信号を出力し、
（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記ビットシフト量が１であることを示す信号を出力し、
（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記ビットシフト量が４であることを示す信号を出力する。
また、識別信号発生部１７は、
（ａ）前記デジタル信号の上位３ビットが「０００」の場合には、前記識別信号として１ビットの「０」を出力し、
（ｂ）前記デジタル信号の上位３ビットが「００１」の場合には、前記識別信号として２ビットの「１０」を出力し、
（ｃ）前記デジタル信号の上位３ビットが「０００」でも「００１」でもない場合には、前記識別信号として２ビットの「１１」を出力する。
また、出力部１８は、
（ａ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「０」の場合には、当該識別信号「０」を最上位ビットとして、前記デジタル信号の下位７ビットと合わせて、８ビットの前記出力信号を出力し、
（ｂ）前記識別信号発生部によって生成された前記識別信号の上位ビットが「１」の場合には、当該識別信号「１０」または「１１」を上位２ビットとして、前記デジタル信号のシフト後の下位６ビットと合わせて、８ビットの前記出力信号を出力する。
【００４０】
図３は、上記のシフト処理の内容を示す概略図である。
図３（Ａ）の入力符号の上位３ビットが「０００」のとき、即ち、画素値が０以上、且つ１２７以下のとき、ビットシフトは行われない（ビットシフト量が０）。つまり、入力符号の下方７ビットが、そのまま出力符号の下方７ビットとなる。出力符号の最上位ビットＢ［７］には、識別信号として「０」が格納される。
図３（Ｂ）の入力符号の上位３ビットが「００１」のとき、即ち、画素値が１２７以上、且つ２５５以下のとき、１ビットの右シフトが行われる。つまり、入力符号のＢ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］が、出力符号の下方６ビットとなる。出力符号のＢ［７］，Ｂ［６］には、識別信号として「１０」が格納される。
図３（Ｃ）の入力符号の上位３ビットが「０００」，「００１」以外のとき、即ち、画素値が２５６以上、且つ１０２３以下のとき、４ビットの右シフトが行われる。つまり、入力符号のＢ［９］，Ｂ［８］，Ｂ［７］，Ｂ［６］，Ｂ［５］，Ｂ［４］が、出力符号の下方６ビットとなる。出力符号のＢ［７］，Ｂ［６］には、識別信号として「１１」が格納される。
【００４１】
図４は、図２に示した対応関係をとるときの、入力符号（１０ビットコード）と出力符号（８ビット変換コード）との関係をプロットしたグラフである。同図において、横軸は入力符号に対応し、縦軸は出力符号に対応する。このグラフは、横軸と縦軸のそれぞれにおいて、入力符号および出力符号を２進数として捉えたときの数値の対応を示している。
図示するように、横軸の３つの領域において、プロットされた直線状のグラフの傾きが互いに異なる。つまり、横軸における画素値（入力値）が１２７と１２８との間でグラフの傾きが変わり、また、２５５と２５６との間でグラフの傾きが変わる。また、これらの箇所以外ではグラフの傾きは変わらない。図示するように、このグラフにおいて、傾きが不連続に変化するポイントが２箇所ある。また、このグラフでは、横軸の値の変化に対して、縦軸の値の変化は単調増加である。即ち、入力符号Ｉ１，Ｉ２にそれぞれ出力符号Ｏ１，Ｏ２が対応するとき、Ｉ１＜Ｉ２ならばＯ１＜Ｏ２であり、Ｏ１＜Ｏ２ならばＩ１＜Ｉ２である。したがって、例えば、符号変換部１１からの出力信号のクリップ処理など、簡易な処理を行う場合に、８ビットの出力信号から１０ビットの入力信号へのデコード等を必要としない。
【００４２】
図４に示したグラフ（線分）の傾きは、入力符号が変化するときの出力符号の変化の度合いを表す。
【００４３】
撮像素子は、レンズによって集光された光信号の強度（フォトン数）を、電気信号による信号値に変換する。このとき、光の粒子性によって発生する光ショット雑音と呼ばれるランダムな雑音が不可避である。光ショット雑音は、Ｎ個のフォトンが撮像素子によって観測される場合に、Ｎの分散を持つ正規分布として信号値に加算される。従って、信号値の大きな領域では、光ショット雑音による信号値の揺らぎが大きくなる為に、量子化の精度（ステップ幅）への要求は緩和される。一方で、撮像素子の画素において１回の露光で観測できるフォトン数の上限は、光電変換によってフォトダイオード内に蓄積できる電荷数の上限で制限される。一般的には画素サイズが大きいほど、蓄積できる電荷量が大きくなる。本実施形態が想定する多画素の撮像素子では、受光エリアの大きさの制約から、画素のサイズは１μｍ〜３μｍ程度であると考えられる。このサイズにおいて、一般的に用いられるシリコンによるフォトダイオードで蓄積できる最大の電荷量は、１画素あたり、１００００〜４００００個程度の範囲の電子に相当する。撮像素子では、この電荷量を最大に活用できるようにダイナミックレンジが設定される。そのため、Ａ／Ｄ変換回路１０からの出力が１０ビットのデジタル信号である場合には、フルビット（画素値が、１０２３）が最大電荷量を観測する設定となっている。この前提に基づき、次の図５のグラフが得られる。
【００４４】
図５は、信号値（画素値）に対応するショット雑音の大きさと、符号変換部１１による変換後の符号における量子化単位（最小ステップ幅）との関係を示すグラフである。このグラフにおいて、横軸は画素値（符号変換部１１への入力となる１０ビットの符号値）であり、縦軸はショット雑音の大きさ（標準偏差）である。なお、縦軸は、対数軸である。実線のグラフは、画素の飽和電子数がそれぞれ１００００、２００００、４００００の場合の光ショット雑音の大きさを示す。また、破線のグラフは、図２に示した符号変換を行ったときの変換後の符号が表す画素値の最小ステップ幅を示す。このグラフが示すように、符号変換部１１が行う符号変換では、ビット数を削減しつつ、画素のショット雑音の大きさに応じた最小ステップ幅が得られる。特に、画素値の下１／４の領域（０以上、且つ２５５以下）においては、飽和電子数４００００を仮定しても、量子化のステップ幅はほぼ光ショット雑音以下となっている。つまり、ビットシフトしたことによる信号の精度の低下の影響（即ち、映像への影響）は少ないと考えられる。
【００４５】
光ショット雑音と並んで映像信号に影響を与える要素の一つは、ＯＥＴＦ（光電気伝達関数，Opto-Electronic Transfer Function）である。これは、ガンマ補正とも呼ばれていた処理であり、高輝度側で信号値の変化への感受性が低くなる人間の視覚特性を考慮して、低輝度側に多くの信号値を割り当て、高輝度側の精度を相対的に低くするものである。現在の４Ｋおよび８Ｋの映像においては、ＨＤＲ（High Dynamic Range）に対応したＯＥＴＦが使用されている。放送において使用されるＨＬＧ（Hybrid Log Gamma）方式では、高輝度側では対数関数によって変換された信号が記録・伝送される。
【００４６】
図６は、リニアな１０ビット信号（Ｌ）をＨＬＧ方式によって１０ビットの信号値（Ｅ）に変換した場合の、ΔＥ/ΔＬの逆数を示すグラフである。ここで、ＬはＯＥＴＦ適用前の１０ビットコードが表す値であり、ＥはＯＥＴＦ適用後の１０ビットコードが表す値である。このグラフにおいて、横軸はＬ信号の値、縦軸はΔＥ/ΔＬの逆数の値（ΔＬ/ΔＥ）である。Ｌ信号およびＥ信号の信号値は、共に、０から１０２３までの範囲である。実線で示すグラフは、Ｅ信号が１変化するのに必要なＬ信号の変化量を表すものであり、ダイナミックレンジが、それぞれ、４００％、８００％、１２００％の場合である。つまり、この値が１０である場合、Ｌ信号の変化幅１０に渡ってＥは同じ値を取り続ける、即ち階調の精度が失われていることを示す。また、破線で示すグラフは、図２に示した符号変換を行ったときの変換後の符号が表す画素値の最小ステップ幅を示す。
【００４７】
破線のグラフと、ダイナミックレンジ１２００％のＨＬＧ信号を用いた場合のグラフとを比較すると、ＯＥＴＦによる精度の低下が、本実施形態の符号変換部１１による精度の低下を上回っていることがわかる。即ち、本実施形態の方法での精度の低下による画質への影響は、相対的に少ないと言える。また、ダイナミックレンジが４００％あるいは８００％のＨＬＧ信号を用いた場合にも、本実施形態の方法での精度の低下による画質への影響は、限定的であると言える。
【００４８】
次に、図１および図２で説明した信号処理装置の、より具体的な構成例について説明する。
図７は、符号変換部１１の一構成例を示す回路図である。同図において、Ｂ［９］，Ｂ［８］，Ｂ［７］，Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］は、１０ビットの入力符号である。ただし、Ｂ［９］が上位側であり、Ｂ［０］が下位側である。また、Ｂ´［７］，Ｂ´［６］，Ｂ´［５］，Ｂ´［４］，Ｂ´［３］，Ｂ´［２］，Ｂ´［１］，Ｂ´［０］は、８ビットの出力符号である。ただし、Ｂ´［７］が上位側であり、Ｂ´［０］が下位側である。
【００４９】
信号レベル判定部１５は、入力符号の上位３ビット、即ち、Ｂ［９］，Ｂ［８］，Ｂ［７］に基づいて、ビットシフト量の信号を生成し、ビットシフト処理部１６に供給する。ＳＨおよびＢ［７］の組み合わせにより、シフト量が表される。なお、図７では、信号レベル判定部１５からビットシフト処理部１６へのＢ［７］の信号線を省略して記載している。信号レベル判定部１５は、論理和回路１０１および１０２を備える。論理和回路１０１は、Ｂ［９］とＢ［８］との論理和を求め、ＳＨとして出力する。論理和回路１０２は、ＳＨとＢ［７］との論理和を求め、出力する。つまり、論理和回路１０１および１０２の出力は、それぞれ、下の式（１）および式（２）で表される。ただし、これらの式において、「＋」は論理和演算子である。
【００５０】
ＳＨ＝論理和回路１０１の出力＝Ｂ［９］＋Ｂ［８］・・・（１）
論理和回路１０２の出力＝ＳＨ＋Ｂ［７］＝Ｂ［９］＋Ｂ［８］＋Ｂ［７］・・・（２）
【００５１】
ビットシフト処理部１６は、入力符号Ｂ［９］，Ｂ［８］，Ｂ［７］，Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］を受け取る。また、ビットシフト処理部１６は、ビットシフト量を受け取る。前述の通り、ビットシフト量は、ＳＨとＢ［７］とで表される。ビットシフト処理部１６は、ＳＨおよびＢ［７］を信号レベル判定部１５から受け取る。ただし信号レベル判定部１５から受け取る代わりに、ビットシフト処理部１６が、入力符号のうちのＢ［７］を用いてもよい。
【００５２】
ビットシフト処理部１６は、Ｂ´［５］，Ｂ´［４］，Ｂ´［３］，Ｂ´［２］，Ｂ´［１］，Ｂ´［０］を求めるためのシフト回路１１５，１１４，１１３，１１２，１１１，１１０を、それぞれ、有する。このうち、例えば、シフト回路１１０は、マルチプレクサー回路１１０１および１１０２を備える。マルチプレクサー回路１１０１は、Ｂ［７］の値に応じて、Ｂ［１］（Ｂ［７］＝１のとき）、またはＢ［０］（Ｂ［７］＝０のとき）を選択して出力する。また、マルチプレクサー回路１１０２は、ＳＨの値に応じて、Ｂ［４］（ＳＨ＝１のとき）、またはマルチプレクサー回路１１０１の出力（ＳＨ＝０のとき）を選択して出力する。つまり、マルチプレクサー回路１１０２の出力は、下の式（３）で表される。
【００５３】
Ｂ´［０］＝マルチプレクサー回路１１０２の出力＝
Ｂ［０］（ＳＨ＝０且つＢ［７］＝０のとき）
Ｂ［１］（ＳＨ＝０且つＢ［７］＝１のとき）
Ｂ［４］（ＳＨ＝１のとき）
・・・（３）
【００５４】
即ち、シフト回路１１０は、ＳＨおよびＢ［７］の値に応じて、所定のシフト量の右シフト処理の結果を出力する。
【００５５】
以下、図７においては詳細な記載を省略しているが、シフト回路１１１，１１２，１１３，１１４，１１５も、下記の通り、シフト回路１１０と同様に動作する。
即ち、シフト回路１１１は、Ｂ［１］、Ｂ［２］、およびＢ［５］を入力する。そして、シフト回路１１１は、ＳＨおよびＢ［７］の値に応じて、Ｂ´［１］の値として、Ｂ［１］、Ｂ［２］、あるいはＢ［５］のいずれかを出力する。つまり、ＳＨが１のとき、シフト回路１１１はＢ［５］を出力する。また、ＳＨが０、且つＢ［７］が１のとき、シフト回路１１１はＢ［２］を出力する。また、ＳＨが０、且つＢ［７］が０のとき、シフト回路１１１はＢ［１］を出力する。
また、シフト回路１１２は、Ｂ［２］、Ｂ［３］、およびＢ［６］を入力する。そして、シフト回路１１２は、ＳＨおよびＢ［７］の値に応じて、Ｂ´［２］の値として、Ｂ［２］、Ｂ［３］、あるいはＢ［６］のいずれかを出力する。つまり、ＳＨが１のとき、シフト回路１１２はＢ［６］を出力する。また、ＳＨが０、且つＢ［７］が１のとき、シフト回路１１２はＢ［３］を出力する。また、ＳＨが０、且つＢ［７］が０のとき、シフト回路１１２はＢ［２］を出力する。
また、シフト回路１１３は、Ｂ［３］、Ｂ［４］、およびＢ［７］を入力する。そして、シフト回路１１３は、ＳＨおよびＢ［７］の値に応じて、Ｂ´［３］の値として、Ｂ［３］、Ｂ［４］、あるいはＢ［７］のいずれかを出力する。つまり、ＳＨが１のとき、シフト回路１１３はＢ［７］を出力する。また、ＳＨが０、且つＢ［７］が１のとき、シフト回路１１３はＢ［４］を出力する。また、ＳＨが０、且つＢ［７］が０のとき、シフト回路１１３はＢ［３］を出力する。
また、シフト回路１１４は、Ｂ［４］、Ｂ［５］、およびＢ［８］を入力する。そして、シフト回路１１４は、ＳＨおよびＢ［７］の値に応じて、Ｂ´［４］の値として、Ｂ［４］、Ｂ［５］、あるいはＢ［８］のいずれかを出力する。つまり、ＳＨが１のとき、シフト回路１１４はＢ［８］を出力する。また、ＳＨが０、且つＢ［７］が１のとき、シフト回路１１４はＢ［５］を出力する。また、ＳＨが０、且つＢ［７］が０のとき、シフト回路１１４はＢ［４］を出力する。
また、シフト回路１１５は、Ｂ［５］、Ｂ［６］、およびＢ［９］を入力する。そして、シフト回路１１５は、ＳＨおよびＢ［７］の値に応じて、Ｂ´［５］の値として、Ｂ［５］、Ｂ［６］、あるいはＢ［９］のいずれかを出力する。つまり、ＳＨが１のとき、シフト回路１１５はＢ［９］を出力する。また、ＳＨが０、且つＢ［７］が１のとき、シフト回路１１５はＢ［６］を出力する。また、ＳＨが０、且つＢ［７］が０のとき、シフト回路１１５はＢ［５］を出力する。
【００５６】
識別信号発生部１７は、マルチプレクサー回路１２１を備える。マルチプレクサー回路１２１は、論理和回路１０２の出力値に応じて、ＳＨ（論理和回路１０２の出力値が１のとき）またはＢ［６］（論理和回路１０２の出力値が０のとき）のいずれかを選択して、識別信号の一部として出力する。
また、識別信号発生部１７は、論理和回路１０２の出力値を、そのまま、識別信号の一部として出力する。
【００５７】
つまり、識別信号発生部１７が発生させる識別信号は、次の通りである。
論理和回路１０２の出力が０のとき、識別信号発生部１７は、１ビットの識別信号「０」を出力する（第１の領域）。
論理和回路１０２の出力が１、且つＳＨが０のとき、識別信号発生部１７は、２ビットの識別信号「１０」を出力する（第２の領域）。
論理和回路１０２の出力が１、且つＳＨが１のとき、識別信号発生部１７は、２ビットの識別信号「１１」を出力する（第３の領域）。
【００５８】
出力部１８は、識別信号発生部１７から出力された１ビットまたは２ビットの識別信号と、識別信号の値に対応して所定のシフト処理が施された７ビットまたは６ビットの画素値の信号とを、まとめて８ビットの信号として出力する。
具体的には、識別信号が「０」（１ビット）のとき、出力部１８は、その識別信号をＢ´［７］とし、Ｂ［６］（マルチプレクサー回路１２１からの出力）をＢ´［６］とし、ビットシフト処理部１６からの出力である下方６ビットをＢ´［５］，Ｂ´［４］，Ｂ´［３］，Ｂ´［２］，Ｂ´［１］，Ｂ´［０］として出力する。
また、識別信号が「１０」（２ビット）または「１１」（２ビット）のとき、出力部１８は、その識別信号をＢ´［７］，Ｂ´［６］とし、ビットシフト処理部１６からの出力である下方６ビットをＢ´［５］，Ｂ´［４］，Ｂ´［３］，Ｂ´［２］，Ｂ´［１］，Ｂ´［０］として出力する。なお、この場合、マルチプレクサー回路１２１は、論理和回路１０１の出力値（即ち、ＳＨの値）を選択して、Ｂ´［６］として出力する。
【００５９】
つまり、符号変換部１１を実現する回路の一構成例は、下記の通りである。なお、ここでは、１０ビットの画素値のデジタル信号を、最上位ビットから順に、第９入力ビット、第８入力ビット、第７入力ビット、第６入力ビット、第５入力ビット、第４入力ビット、第３入力ビット、第２入力ビット、第１入力ビット、第０入力ビットと呼ぶ。また、８ビットの出力信号を、最上位ビットから順に、第７出力ビット、第６出力ビット、第５出力ビット、第４出力ビット、第３出力ビット、第２出力ビット、第１出力ビット、第０出力ビットと呼ぶ。
信号レベル判定部１５は、第９入力ビットと第８入力ビットとの論理和を信号ＳＨとして出力する第１論理和回路（論理和回路１０１）と、第９入力ビットと第８入力ビットと第７入力ビットとの論理和を第７出力ビットとして出力する第２論理和回路（論理和回路１０２）とを備える。なお、第２論理和回路は、第１論理和回路の出力を用いて演算を行ってもよい。
ビットシフト処理部１６は、第ｉ出力ビット（ｉ＝０，１，２，３，４，５）を出力するための回路として、前記第７入力ビットが１のときには第（ｉ＋１）入力ビットを出力し、前記第７入力ビットが０のときには第ｉ入力ビットを出力する、第１マルチプレクサー回路（マルチプレクサー回路１１０１）と、前記信号ＳＨが１のときには第（ｉ＋４）入力ビットを第ｉ出力ビットとして出力し、前記信号ＳＨが０のときには前記第１マルチプレクサー回路からの出力値を第ｉ出力ビットとして出力する、第２マルチプレクサー回路（マルチプレクサー回路１１０２）とを備える。シフト回路１１０，１１１，１１２，１１３，１１４，１１５が、それぞれ、第ｉ出力ビット（ｉ＝０，１，２，３，４，５）を出力する。
識別信号発生部１７は、前記第２論理和回路からの出力値を第７出力ビットとして出力するとともに、前記第２論理和回路からの出力値が１のときには前記信号ＳＨを第６出力ビットとして出力し、前記第２論理和回路からの出力値が０のときには第６入力ビットを第６出力ビットとして出力する第３マルチプレクサー回路（マルチプレクサー回路１２１）を備える。
この第３マルチプレクサー回路は、第６出力ビットを出力する出力部１８としても機能している。
【００６０】
以上、説明したように、図７に示す回路では、信号レベル判定部１５は２個の論理和回路の組み合わせにより実現される。また、ビットシフト処理部１６は、各出力ビットにつき、２段のマルチプレクサー回路を用いて実現される。そして、識別信号発生部１７は、１個のマルチプレクサー回路で実現される。このように、図２に示した符号変換は、小規模で簡易な論理回路の組み合わせにより実現することが可能である。なお  他の回路を用いて、図７に示した回路と等価な論理を実現するようにしてもよい。
【００６１】
以上説明したように、本実施形態によれば、画素値の信号のビット数を削減することができる。一例として、１０ビットのＨＤＲ撮影に使用される小型の撮像素子においては、１０ビットのデータを８ビットに削減することが可能となる。
また、これを、簡易な回路で実現することが可能である。
また、図５および図６を参照しながら説明したように、本実施形態による量子化の精度低下は、光ショット雑音もしくはＯＥＴＦによる精度の低下とほぼ同程度に留まる。つまり、精度低下による画質への影響は少ない。即ち、画質への影響は限定的なものでありながら、１画素分の符号のビット長を減少させることが可能となる。本実施形態を用いて撮像素子を実現することにより、著しい画質の劣化を起こすことなく、撮像素子内において簡便な回路を用いて１画素あたりのビット数を短縮し、出力データ量を削減することが可能となる。
また、これにより、撮像素子における配線数を削減することが可能となり、限られたスペース内に比較的余裕をもって配線を行うことが可能となる。
【００６２】
なお、上述した実施形態における符号変換部１１の機能をコンピューターで実現するようにしても良い。その場合、この機能を実現するためのプログラム（いわゆるマイクロプログラムを含む）をコンピューター読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピューターシステムに読み込ませ、実行することによって実現しても良い。なお、ここでいう「コンピューターシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピューター読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＵＳＢメモリー等の可搬媒体、コンピューターシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピューター読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、一時的に、動的にプログラムを保持するもの、その場合のサーバーやクライアントとなるコンピューターシステム内部の揮発性メモリーのように、一定時間プログラムを保持しているものも含んでも良い。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピューターシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００６３】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【産業上の利用可能性】
【００６４】
本発明は、例えば、画像（例えば、動画）を取得するための装置に利用可能である。ただし、本発明の利用範囲はここに例示したものには限られない。
【符号の説明】
【００６５】
１  信号処理回路（撮像素子）
１０  Ａ／Ｄ変換回路（アナログ−デジタル変換回路）
１１  符号変換部
１５  信号レベル判定部
１６  ビットシフト処理部
１７  識別信号発生部
１８  出力部
１０１，１０２  論理和回路
１１０，１１１，１１２，１１３，１１４，１１５  シフト回路
１２１  マルチプレクサー回路
１１０１，１１０２  マルチプレクサー回路
【図１】
2019140543.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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