(57)【要約】【課題】リセットノイズを効果的に抑制できる撮像装置を提供する。【解決手段】撮像セル４１１Ａと、撮像セル４１１Ａと同じ列に位置する撮像セル４１１Ｂと、を備える撮像装置３００Ａであって、撮像セル４１１Ａと撮像セル４１１Ｂとのそれぞれは、光電変換部４１１２Ａ又は４１１２Ｂと、増幅トランジスタ４１２１Ａ又は４１２２Ａと、選択トランジスタ４１２２Ａ又は４１２２Ｂと、帯域制御トランジスタ４１１１Ａ又は４１１１Ｂと、を備え、選択トランジスタ４１２２Ａのソースおよびドレインの一方に接続された出力信号線３１４Ａと、選択トランジスタ４１２２Ｂのソースおよびドレインの一方に接続された出力信号線３１４Ｂと、増幅トランジスタ４１２１Ａのソースおよびドレインの他方と、増幅トランジスタ４１２１Ａのソースおよびドレインの他方と、に接続されたバイアス信号線３１３と、を備える。【選択図】図３
2019140450.tif 000002
【特許請求の範囲】
【請求項１】
第１画素と、前記第１画素と同じ列に位置し、前記第１画素とは異なる第２画素と、を備える撮像装置であって、
前記第１画素と前記第２画素とのそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にゲートが接続された第１トランジスタと、前記第１トランジスタのソースおよびドレインの一方に、ソースおよびドレインの一方が接続された第２トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に接続され、他方が前記第１トランジスタのソースおよびドレインの前記一方に接続された第３トランジスタと、を備え、
前記第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第１信号線と、
前記第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第２信号線と、
前記第１画素の前記第１トランジスタのソースおよびドレインの他方と、前記第２画素の前記第１トランジスタのソースおよびドレインの他方と、に接続された第３信号線と、
前記第１信号線に接続され、前記第１信号線に第１電流と、前記第１電流とは向きの異なる第２電流と、を出力する第１電流源と、
前記第３信号線に接続され、前記第３信号線に第１電圧と、前記第１電圧とは異なる第２電圧と、を印加する第１電圧源と、
を備える撮像装置。
【請求項２】
前記第１電圧源は、前記第１画素の画素信号を読み出す第１期間に前記第１電圧を前記第３信号線に印加し、前記第１画素をリセットする第２期間に前記第２電圧を前記第３信号線に印加する、
請求項１に記載の撮像装置。
【請求項３】
前記第１電流源は、前記第１画素の画素信号を読み出す第１期間に前記第１電流を前記第１信号線に出力し、前記第１画素をリセットする第２期間に前記第２電流を前記第１信号線に出力する、
請求項１または請求項２に記載の撮像装置。
【請求項４】
前記第２画素の画素信号は、前記第１期間に読み出される、
請求項２または請求項３に記載の撮像装置。
【請求項５】
前記第１電圧源は、前記第１画素の画素信号を読み出す第１期間と、前記第１画素をリセットする第２期間と、において、前記第１電圧を前記第３信号線に印加する、
請求項１に記載の撮像装置。
【請求項６】
前記第１電流源は、前記第１画素の画素信号を読み出す第１期間と、前記第１画素をリセットする第２期間と、において、前記第１電流を前記第１信号線に出力する、
請求項１または請求項５に記載の撮像装置。
【請求項７】
前記画素は、前記電荷蓄積部をリセットし、前記電荷蓄積部にソースおよびドレインの一方が接続された第４トランジスタを備える、
請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項８】
前記第１画素と前記第２画素とは隣接している、
請求項１から請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記第１信号線と、前記第２信号線と、を含み、列ごとに配置されたＬ（Ｌは２以上の整数）本の出力信号線と、
前記第３信号線を含み、列ごとに配置されたＭ（Ｍは１以上の整数）本のバイアス信号線と、を備え、
前記Ｌは前記Ｍの整数倍である、
請求項１から請求項８のいずれか一項に記載の撮像装置。
【請求項１０】
前記第１の画素と、前記第２の画素と、を含み、同じ列に配置されたｎ（ｎは２以上の整数）個の画素を備え、
前記ｎ個の画素は、２行ごとに異なる前記バイアス信号線に接続される、
請求項９に記載の撮像装置。
【請求項１１】
前記第１の画素と、前記第２の画素と、を含み、同じ列に配置されたｎ（ｎは４以上の整数）個の画素を備え、
前記ｎ個の画素は、４行ごとに異なる前記バイアス信号線に接続される、
請求項９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。
【０００３】
また、撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷のリセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要求がある。特許文献１は、撮像領域における単位画素セルごとに帰還経路を形成し、負帰還によってリセットノイズをキャンセルする撮像装置を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１２７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の限定的ではないある例示的な一実施形態は、リセットノイズを効果的に抑制できる撮像装置を提供する。
【課題を解決するための手段】
【０００６】
本開示の一態様に係る撮像装置は、第１画素と、前記第１画素と同じ列に位置し、前記第１画素とは異なる第２画素と、を備える撮像装置であって、前記第１画素と前記第２画素とのそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にゲートが接続された第１トランジスタと、前記第１トランジスタのソースおよびドレインの一方に、ソースおよびドレインの一方が接続された第２トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に接続され、他方が前記第１トランジスタのソースおよびドレインの前記一方に接続された第３トランジスタと、を備え、前記第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第１信号線と、前記第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第２信号線と、前記第１画素の前記第１トランジスタのソースおよびドレインの他方と、前記第２画素の前記第１トランジスタのソースおよびドレインの他方と、に接続された第３信号線と、前記第１信号線に接続され、前記第１信号線に第１電流と、前記第１電流とは向きの異なる第２電流と、を出力する第１電流源と、前記第３信号線に接続され、前記第３信号線に第１電圧と、前記第１電圧とは異なる第２電圧と、を印加する第１電圧源と、を備える。
【発明の効果】
【０００７】
本開示の一実施形態によれば、リセットノイズを効果的に抑制できる撮像装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、行単位での読み出しを行う撮像素子におけるタイミングチャートである。
【図２】図２は、第１の実施形態における撮像装置の全体構成を模式的に表した図である。
【図３】図３は、第１の実施形態における画素アレイ、バイアス制御回路、及び定電流源回路の構成例を示す図である。
【図４】図４は、第１の実施形態におけるカラム信号処理回路の構成例を示す図である。
【図５】図５は、第１の実施形態における撮像装置の動作例を示すタイミングチャートである。
【図６Ａ】図６Ａは、第１の実施形態における画素アレイ、バイアス制御回路、及び定電流源回路の信号電荷読み出し期間における状態を示す図である。
【図６Ｂ】図６Ｂは、第１の実施形態における画素アレイ、バイアス制御回路、及び定電流源回路のリセット期間における状態を示す図である。
【図７】図７は、第１の実施形態の変形例１における撮像装置の動作例を示すタイミングチャートである。
【図８】図８は、第２の実施形態における画素アレイ、バイアス制御回路、及び定電流源回路の構成例を示す図である。
【図９】図９は、第２の実施形態における撮像装置の動作例を示すタイミングチャートである。
【図１０】図１０は、第３の実施形態における撮像装置の構成例を示す図である。
【図１１】図１１は、第３の実施形態におけるバイアス制御回路の構成例を示す図である。
【図１２】図１２は、第３の実施形態における定電流源回路の構成例を示す図である。
【図１３】図１３は、第３の実施形態におけるカラム信号処理回路の構成例を示す図である。
【図１４】図１４は、第３の実施形態における撮像装置の動作例を示すタイミングチャートである。
【図１５】図１５は、第３の実施形態の変形例１における撮像装置の構成例を示す図である。
【図１６】図１６は、第４の実施形態における撮像装置の構成例を示す図である。
【図１７】図１７は、第４の実施形態における撮像装置の動作例を示すタイミングチャートである。
【図１８】図１８は、第５の実施形態におけるカメラシステムの構成例を示す図である。
【発明を実施するための形態】
【０００９】
（本開示の一態様を得るに至った知見）
撮像素子における露光制御の手段として電子シャッター制御が知られている。電子シャッター動作とは、撮像素子の各画素の信号読み出しから次の信号読み出しを行うまでのある時刻に、リセット信号読み出し用のリセット動作とは別に、各画素の電荷蓄積部に対してリセット動作を行うことである。電子シャッター動作により、電荷蓄積部から蓄積電荷が排出される。その結果、画素から読み出される信号は、電子シャッター動作時点から読み出し時点までに蓄積された電荷に応じたものとなる。電子シャッター動作を行う時刻を変更することで、露光時間を変更することができる。換言すると、電子シャッター動作を行う時刻を変更することで、画素の出力信号レベルを制御することが可能になる。
【００１０】
動画像の用途における撮像装置においては、電子シャッターを２系統走査することがある。ここで、「電子シャッターが１系統である」とは、電子シャッター開始信号が１種類であることを指し、「電子シャッターが２系統である」、または「電子シャッターを２系統走査する」とは、電子シャッター開始信号が２種類であることを指す。電子シャッターが１系統である場合と２系統である場合の差異について、図１を用いて説明する。
【００１１】
図１は、行単位での読み出しを行うフォーカルプレーンシャッターの撮像素子におけるタイミングチャートを示す。図１に示される読み出し開始信号および電子シャッター開始信号が発行された時点で読み出し走査および電子シャッター走査が開始される。つまり、電子シャッター時刻の変更、言い換えると露光時間の変更は、電子シャッター開始信号の発行時刻を変更することによって行われる。図１中で斜め方向に引かれた実線、破線、および一点鎖線は、各時刻における走査アドレスをプロットしたものである。実線は、読み出し開始信号の発行後、アドレス０から順に画素が走査され、各画素から信号が読み出される様子を示している。同様に、斜め方向に引かれた破線は、電子シャッター開始信号１の発行後、各画素の電荷蓄積部が順にリセットされる様子を示している。斜め方向に引かれた一点鎖線は、電子シャッター開始信号２の発行後、各画素の電荷蓄積部が順にリセットされる様子を示している。
【００１２】
図１の（ａ）は電子シャッターが１系統の場合を示した図である。第１フレーム期間、第２フレーム期間および第３フレーム期間においては時刻ｔ１００において電子シャッター開始信号１が発行される。例えば、第３フレーム期間中の露光時間を長くしたい場合には、第３フレーム期間においては時刻ｔ１００よりも早い時刻ｔ１０１において電子シャッター開始信号１が発行される。この場合、第２フレーム期間における電子シャッター開始信号１の発行後のシャッター動作が全撮像領域で完了する前に次の電子シャッター開始信号１が発行されることになる。つまり、撮像領域内の一部の画素（図１の（ａ）の点線の丸で示した部分）にシャッター動作がなされないまま、次の電子シャッター走査が走査アドレス０から開始される。この場合、電子シャッター動作がなされた行の画素と、電子シャッター動作がなされなかった行の画素とでは、露光時間が異なってしまう。
【００１３】
これに対し、図１の（ｂ）では電子シャッターが２系統である場合を示している。図１の（ｂ）に示す撮像装置では、２系統のシャッターが交互に走査している。例えば、第１フレーム期間および第３フレーム期間では電子シャッター開始信号２の発行によって各行の電子シャッター動作が行われ、第２フレーム期間および第４フレーム期間では電子シャッター開始信号１の発行によって各行の電子シャッター動作が行われる。この場合は、例えば第３フレーム期間の時刻ｔ１０１において、第２フレーム期間で電子シャッター開始信号１が発行された後の電子シャッター動作が終了していなくても、電子シャッター開始信号２を発行することにより、電子シャッター動作を独立に開始することができる。これにより、電子シャッター開始信号の発行時刻をフレーム期間ごとに変更しても、全撮像領域で最後の行まで電子シャッター動作を行うことができる。したがって、撮像領域中のすべての行で、同一フレーム期間内における露光時間を等しくすることができる。
【００１４】
一方で、２系統の電子シャッター走査を行う場合、２系統の電子シャッター同士でノイズ低減性能もしくは電荷排出性能が互いに揃っている必要がある。言い換えると、リセット信号読み出しのためのリセットと、電子シャッターのためのリセットとで、電荷排出性能が同様であることが求められる。２系統の電子シャッターの電荷排出性能に差があれば、図１に示されるようなフレームごとの電子シャッター切り替えを行う構成としたときに、フレームごとに電子シャッター性能に差が現れる。そのことにより、画質が劣化する可能性がある。
【００１５】
このような課題に鑑み、本願発明者は、新規な構造を備えた撮像装置に想到した。本開示の一態様の概要は以下の項目に記載のとおりである。
【００１６】
本開示の一態様に係る撮像装置は、第１画素と、前記第１画素と同じ列に位置し、前記第１画素とは異なる第２画素と、を備える撮像装置であって、前記第１画素と前記第２画素とのそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にゲートが接続された第１トランジスタと、前記第１トランジスタのソースおよびドレインの一方に、ソースおよびドレインの一方が接続された第２トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に接続され、他方が前記第１トランジスタのソースおよびドレインの前記一方に接続された第３トランジスタと、を備え、前記第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第１信号線と、前記第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続された第２信号線と、前記第１画素の前記第１トランジスタのソースおよびドレインの他方と、前記第２画素の前記第１トランジスタのソースおよびドレインの他方と、に接続された第３信号線と、前記第１信号線に接続され、前記第１信号線に第１電流と、前記第１電流とは向きの異なる第２電流と、を出力する第１電流源と、前記第３信号線に接続され、前記第３信号線に第１電圧と、前記第１電圧とは異なる第２電圧と、を印加する第１電圧源と、を備える。
【００１７】
例えば、前記第１電圧源は、前記第１画素の画素信号を読み出す第１期間に前記第１電圧を前記第３信号線に印加し、前記第１画素をリセットする第２期間に前記第２電圧を前記第３信号線に印加してもよい。
【００１８】
例えば、前記第１電流源は、前記第１画素の画素信号を読み出す第１期間に前記第１電流を前記第１信号線に出力し、前記第１画素をリセットする第２期間に前記第２電流を前記第１信号線に出力してもよい。
【００１９】
例えば、前記第２画素の画素信号は、前記第１期間に読み出されてもよい。
【００２０】
例えば、前記第１電圧源は、前記第１画素の画素信号を読み出す第１期間と、前記第１画素をリセットする第２期間と、において、前記第１電圧を前記第３信号線に印加してもよい。
【００２１】
例えば、前記第１電流源は、前記第１画素の画素信号を読み出す第１期間と、前記第１画素をリセットする第２期間と、において、前記第１電流を前記第１信号線に出力してもよい。
【００２２】
例えば、前記画素は、前記電荷蓄積部をリセットし、前記電荷蓄積部にソースおよびドレインの一方が接続された第４トランジスタを備えてもよい。
【００２３】
例えば、前記第１画素と前記第２画素とは隣接していてもよい。
【００２４】
例えば、前記第１信号線と、前記第２信号線と、を含み、列ごとに配置されたＬ（Ｌは２以上の整数）本の出力信号線と、前記第３信号線を含み、列ごとに配置されたＭ（Ｍは１以上の整数）本のバイアス信号線と、を備え、前記Ｌは前記Ｍの整数倍であってもよい。
【００２５】
例えば、前記第１の画素と、前記第２の画素と、を含み、同じ列に配置されたｎ（ｎは２以上の整数）個の画素を備え、前記ｎ個の画素は、２行ごとに異なる前記バイアス信号線に接続されてもよい。
【００２６】
例えば、前記第１の画素と、前記第２の画素と、を含み、同じ列に配置されたｎ（ｎは４以上の整数）個の画素を備え、前記ｎ個の画素は、４行ごとに異なる前記バイアス信号線に接続されてもよい。
【００２７】
以下本開示の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００２８】
（第１の実施形態）
図２は、本開示の第１の実施形態における撮像装置３００Ａの全体構成を模式的に表した図である。撮像装置３００Ａは、画素アレイ３１０と、周辺回路とを備える。
【００２９】
図示する例では、複数の撮像セル３１１は、行方向および列方向に配列されている。本開示において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面において、垂直方向（上下方向）が列方向であり、水平方向（左右方向）が行方向である。
【００３０】
図２において、本実施形態における撮像装置３００Ａの画素アレイ３１０は、撮像セル３１１、バイアス信号線３１３、出力信号線３１４Ａ、および出力信号線３１４Ｂを含む。画素アレイ３１０を構成する複数の撮像セル３１１は、複数の行および複数の列を有するマトリクス状に配列されている。撮像セル３１１は、信号検出回路３１２を含む。
【００３１】
画素アレイ３１０中の撮像セル３１１の数は、例えば、数百万〜数千万個程度であり得る。図２では、図が過度に複雑になることを避けるために、行方向に沿って２個、列方向に沿って４個並んだ合計８個の撮像セル３１１の群を代表的に示している。なお、図２は、撮像セル３１１の配列をあくまで模式的に示しており、列方向に沿って並ぶ複数の撮像セル３１１が厳密に直線状に並んでいる必要はない。例えば、列方向に沿って互いに隣接する２つの撮像セルの間で、一方の中心が他方の中心に対して行方向に沿って画素ピッチの半分程度ずれていてもよい。行方向に沿って並ぶ複数の撮像セル３１１についても同様に、行方向に沿って厳密に直線状に並んでいる必要はない。
【００３２】
図２において、撮像セル３１１Ａは４ｎ行目（ｎは０以上の整数）に、撮像セル３１１Ｂは（４ｎ＋１）行目に、撮像セル３１１Ｃは（４ｎ＋２）行目に、撮像セル３１１Ｄは（４ｎ＋３）行目に位置する。各撮像セル３１１Ａから撮像セル３１１Ｄは、２つの入出力端子を有する信号検出回路３１２Ａから信号検出回路３１２Ｄをそれぞれ備える。信号検出回路３１２Ａおよび信号検出回路３１２Ｃにおいて、一方の端子は出力信号線３１４Ａに接続され、他方の端子はバイアス信号線３１３に接続されている。信号検出回路３１２Ｂおよび信号検出回路３１２Ｄにおいて、一方の端子は出力信号線３１４Ｂに接続され、他方の端子はバイアス信号線３１３に接続されている。
【００３３】
つまり、４ｎ行目の撮像セル３１１Ａおよび４ｎ＋１行目の撮像セル３１１Ｂ、ならびに４ｎ＋２行目の撮像セル３１１Ｃおよび４ｎ＋３行目の撮像セル３１１Ｄは、それぞれ互いに異なる出力信号線３１４Ａおよび出力信号線３１４Ｂに接続されている。すなわちこの構成においては、撮像セル３１１Ａおよび３１１Ｃと、撮像セル３１１Ｂおよび３１１Ｄとが、それぞれ独立の経路で読み出されるため、撮像セル３１１Ａと３１１Ｂの同時読み出し、ならびに撮像セル３１１Ｃと３１１Ｄの同時読み出しがそれぞれ可能である。
【００３４】
周辺回路は、バイアス制御回路３２０と、定電流源回路３３０と、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）３４０と、垂直走査回路（「行走査回路」とも呼ばれる）３５０と、水平信号読み出し回路（「列走査回路」とも呼ばれる）３６０とを含む。バイアス制御回路３２０および定電流源回路３３０、カラム信号処理回路３４０は、２次元に配列された撮像セル３１１の列毎に配置されてもよい。
【００３５】
以下、周辺回路の構成の一例を説明する。
【００３６】
垂直走査回路３５０は、後述する選択制御信号線（アドレス信号線）Ｌｓｅｌおよび帯域制御信号線Ｌｆｂに接続されている。垂直走査回路３５０は、選択制御信号線Ｌｓｅｌに所定の電圧を印加することにより、各行に配置された複数の単位撮像セル３１１を行単位で選択する。これにより、選択された単位撮像セル３１１の信号電圧の読み出しと、後述する画素のリセットが実行される。
【００３７】
各列に配置された撮像セル３１１は、出力信号線３１４Ａまたは出力信号線３１４Ｂを介して、カラム信号処理回路３４０に電気的に接続されている。カラム信号処理回路３４０は、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；ＣＤＳ）に代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。複数のカラム信号処理回路３４０は、水平信号読み出し回路３６０に接続されている。水平信号読み出し回路３６０は、複数のカラム信号処理回路３４０から信号を読み出し、水平共通信号線３６１に信号を出力する。なお、図２において、出力信号線３１４Ａと出力信号線３１４Ｂとが一つのカラム信号処理回路３４０に接続されているが、本開示はこの構成に限定されるものではない。例えば出力信号線３１４Ａと出力信号線３１４Ｂのそれぞれに別のカラム信号処理回路３４０を接続する構成としてもかまわない。
【００３８】
また、図２ではバイアス制御回路３２０が画素アレイ３１０に対して上側に配置され、定電流源回路３３０、にカラム信号処理回路３４０、および水平信号読み出し回路３６０が画素アレイ３１０に対して下側に配置されているが、これは本開示にて図示する上の一例であり、実構成における物理的な配置を限定するものではない。バイアス制御回路３２０、定電流源回路３３０、カラム信号処理回路３４０、および水平信号読み出し回路３６０をすべて画素アレイ３１０の上側および下側の一方に配置してもよいし、一部の回路を画素アレイ３１０の上側に配置し、残りの回路を画素アレイ３１０の下側に配置してもかまわない。あるいは、少なくとも一部の回路を画素アレイ３１０の上下両側に配置してもよい。図２において、垂直走査回路３５０は画素アレイ３１０の左側に配置されているが、この配置に限定されるものではない。垂直走査回路３５０を画素アレイ３１０の右側に配置してもよいし、画素アレイ３１０の左右両側に配置してもよい。
【００３９】
図３に、図２の構成を備える画素アレイ３１０ならびにバイアス制御回路３２０、定電流源回路３３０のより具体的な例を示す。図２に示される撮像セル３１１は、例えば図３中の撮像セル４１１Ａおよび４１１Ｂ、４１１Ｃ、４１１Ｄのような回路構成にすることができる。図３は、行方向に１個、列方向に４個の撮像セル４１１を取り出して記載している。撮像セル４１１Ａは４ｎ行目（ｎは０以上の整数）に、撮像セル４１１Ｂは（４ｎ＋１）行目に、撮像セル４１１Ｃは（４ｎ＋２）行目に、撮像セル４１１Ｄは（４ｎ＋３）行目に位置する。
【００４０】
撮像セル４１１Ａから撮像セル４１１Ｄは同様の構成を有する。以下、撮像セル４１１Ａについて構成を説明する。撮像セル４１１Ａは、帯域制御トランジスタ４１１１Ａ、光電変換部４１１２Ａ、信号検出回路４１２Ａ、および電荷蓄積部ＦＤを含む。
【００４１】
光電変換部４１１２Ａは光を検出し、信号電荷を生成する。光電変換部４１１２Ａは、上部電極、下部電極、および両電極に挟まれる受光層で構成されるものであってもよい。光電変換部４１１２Ａは、埋め込みフォトダイオードであってもよい。
【００４２】
電荷蓄積部は、光電変換部４１１２Ａによって生成された信号電荷を蓄積する。以下、この電荷蓄積部を「ＦＤ」と称する。電荷蓄積部ＦＤは、拡散層によって形成されてもよいし、配線によって形成されてもよい。
【００４３】
信号検出回路４１２Ａは、増幅トランジスタ４１２１Ａと、選択トランジスタ４１２２Ａとを含む。増幅トランジスタのゲートは電荷蓄積部ＦＤに接続されている。増幅トランジスタ４１２１Ａのソースおよびドレインの一方は、帯域制御トランジスタ４１１１Ａのソースおよびドレインの一方と、選択トランジスタ４１２２Ａのソースおよびドレインの一方とに接続されている。増幅トランジスタ４１２１Ａのソースおよびドレインの他方は、バイアス信号線３１３に接続されている。選択トランジスタ４１２２Ａのソースおよびドレインの他方は、出力信号線３１４Ａに接続されている。帯域制御トランジスタ４１１１Ａのソースおよびドレインの他方は電荷蓄積部ＦＤに接続されている。
【００４４】
帯域制御トランジスタ４１１１Ａのゲートには、帯域制御信号線Ｌｆｂが接続されている。帯域制御信号線Ｌｆｂの電圧Ｖｆｂにより帯域制御トランジスタ４１１１Ａの状態が決定される。例えば、電圧Ｖｆｂがハイレベルのとき、帯域制御トランジスタ４１１１Ａがオンとなる。その結果、電荷蓄積部ＦＤと、増幅トランジスタ４１２１Ａと、帯域制御トランジスタ４１１１Ａとによって帰還経路が形成される。
【００４５】
電圧Ｖｆｂがハイレベルよりも低い電圧になると、帯域制御トランジスタ４１１１Ａの抵抗成分が大きくなる。そのため、帯域制御トランジスタ４１１１Ａの帯域は狭くなり、帰還する信号の周波数範囲は狭くなる。電圧Ｖｆｂがさらに低くなり、ローレベルになると、帯域制御トランジスタ４１１１Ａはオフとなる。その場合、帰還経路は形成されない。
【００４６】
選択トランジスタ４１２１Ａのゲートは選択制御信号線Ｌｓｅｌの電圧Ｖｓｅｌによって制御される。電圧Ｖｓｅｌにより、選択トランジスタ４１２２Ａの状態が決定される。例えば、電圧Ｖｓｅｌがハイレベルのとき、選択トランジスタ４１２２Ａはオンする。その結果、増幅トランジスタ４１２１Ａと、出力信号線３１４Ａとは電気的に接続される。電圧Ｖｓｅｌがローレベルのとき、選択トランジスタ４１２２Ａはオフする。その結果、増幅トランジスタ４１２１Ａと、出力信号線３１４Ａとは電気的に分離される。
【００４７】
電圧Ｖｆｂと、電圧Ｖｓｅｌとは、例えば図２における垂直走査回路３５０により供給される。
【００４８】
増幅トランジスタ４１２１Ａのソースおよびドレインの他方には、バイアス信号線３１３を介してバイアス制御回路３２０が接続される。以下、バイアス制御回路３２０の内部構成を含めて詳細に説明する。
【００４９】
増幅トランジスタ４１２１Ａのソースおよびドレインの他方は、バイアス信号線３１３を介して、スイッチ素子４２１およびスイッチ素子４２２に接続される。スイッチ素子４２１は、制御信号Ｒ１によってオンオフが制御される。スイッチ素子４２２は、制御信号Ｒ１ｂによってオンオフが制御される。スイッチ素子４２１がオンの場合、バイアス信号線３１３は第１の電圧Ｖａ１に接続される。スイッチ素子４２２がオンの場合、バイアス信号線３１３は第２の電圧Ｖａ２に接続される。すなわち、制御信号Ｒ１およびＲ１ｂによってスイッチ素子４２１およびスイッチ素子４２２を制御することにより、増幅トランジスタ４１２１Ａのソースおよびドレインの他方に印加する電圧を、第１の電圧Ｖａ１または第２の電圧Ｖａ２に切り替えることができる。第１の電圧Ｖａ１は、例えば接地電位ＧＮＤである。第２の電圧Ｖａ２は、例えば電源電圧ＶＤＤである。
【００５０】
撮像セル４１１Ｂ、撮像セル４１１Ｃ、および撮像セル４１１Ｄも撮像セル４１１Ａと同様の構成を含む。ただし、撮像セル４１１Ｂの第１の選択トランジスタ４１２２Ｂのソースおよびドレインの一方、および、撮像セル４１１Ｄの選択トランジスタ４１２２Ｄのソースおよびドレインの一方が出力信号線３１４Ｂに接続されている点が異なる。
【００５１】
出力信号線３１４Ａおよび出力信号線３１４Ｂには、定電流源回路３３０が接続されている。図３において、定電流源回路３３０は、出力信号線３１４Ａに接続される要素回路４３０Ａと、出力信号線３１４Ｂに接続される要素回路４３０Ｂとを備える。要素回路４３０Ａは、電流源４３３Ａと電流源４３４Ａとを備える。電流源４３３Ａは、スイッチ素子４３１Ａを介して出力信号線３１４Ａに接続される。電流源４３４Ａは、スイッチ素子４３２Ａを介して出力信号線３１４Ａに接続される。第１の電流源４３３Ａは、選択トランジスタ４１２２Ａに向かって電流を流し込む方向（紙面上方向）の電流源である。第２の電流源４３４Ａは、選択トランジスタ４１２２Ａから電流を引き抜く方向（紙面下方向）の電流源である。選択トランジスタ４１２２Ａ、スイッチ素子４２２、およびスイッチ素子４３２Ａがオン状態のとき、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａ、および第２の電流源４３４Ａによってソースフォロワ回路が形成される。このとき、電荷蓄積部ＦＤに蓄積された信号電荷に応じた信号が出力信号線３１４Ａに出力され、カラム信号処理回路３４０に伝達される。一方、選択トランジスタ４１２２Ａ、スイッチ素子４２１、およびスイッチ素子４３１Ａがオン状態のとき、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａ、および第１の電流源４３３Ａによってソース接地増幅回路が形成される。このとき、帰還経路が形成される。電荷蓄積部ＦＤの電位に重畳されたｋＴＣノイズがこのソース接地増幅回路により増幅され、帰還経路に伝達される。
【００５２】
要素回路４３０Ｂも要素回路４３０Ａと同様の構成である。すなわち、要素回路４３０Ｂは、電流源４３３Ｂと電流源４３４Ｂとを備える。電流源４３３Ｂは、スイッチ素子４３１Ｂを介して出力信号線３１４Ｂに接続される。電流源４３４Ｂは、スイッチ素子４３２Ｂを介して出力信号線３１４Ｂに接続される。なお、定電流源回路３３０の構成として、図３の構成のように出力信号線ごとに要素回路が設けられていてもよいし、１画素あたりの素子数を削減するために、複数の出力信号線が一つの要素回路を共有していてもよい。
【００５３】
図４に、本実施形態におけるカラム信号処理回路３４０の内部構成の一例を示す。図４において、カラム信号処理回路３４０は、サンプリング回路５４０Ａと、サンプリング回路５４０Ｂと、ＡＤ変換回路５４１とを備える。サンプリング回路５４０Ａは、スイッチ素子５４０１Ａ、スイッチ素子５４０２Ａ、容量素子５４０３Ａ、容量素子５４０４Ａ、スイッチ素子５４０５Ａ、およびスイッチ素子５４０６Ａを備える。サンプリング回路５４０Ｂは、スイッチ素子５４０１Ｂ、スイッチ素子５４０２Ｂ、容量素子５４０３Ｂ、容量素子５４０４Ｂ、スイッチ素子５４０５Ｂ、およびスイッチ素子５４０６Ｂを備える。本明細書において、「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。電極は、半導体基板の一部分であってもよい。スイッチ素子５４０１Ａのオンオフは制御信号ＳＳｉ１によって制御される。スイッチ素子５４０２Ａのオンオフは制御信号ＳＲｉ１によって制御される。スイッチ素子５４０５Ａのオンオフは制御信号ＳＳｏ１によって制御される。スイッチ素子５４０６Ａのオンオフは制御信号ＳＲｏ１によって制御される。スイッチ素子５４０１Ｂのオンオフは制御信号ＳＳｉ２によって制御される。スイッチ素子５４０２Ｂのオンオフは制御信号ＳＲｉ２によって制御される。スイッチ素子５４０５Ｂのオンオフは制御信号ＳＳｏ２によって制御される。スイッチ素子５４０６Ｂのオンオフは制御信号ＳＲｏ２によって制御される。
【００５４】
出力信号線３１４Ａに出力された撮像セル３１１Ａの信号電圧は、スイッチ素子５４０１Ａがオンすることにより、容量素子５４０３Ａにサンプリングされる。ここで、信号電圧とは、増幅トランジスタ４１２１Ａを介して出力信号線３１４Ａに出力される、電荷蓄積部ＦＤに蓄積された電荷に応じた電圧を指す。その後、スイッチ素子５４０５Ａがオンすることにより、容量素子５４０３Ａにサンプリングされた信号電圧はＡＤ変換回路５４１に伝達され、デジタルデータに変換される。一方、出力信号線３１４Ａに出力された撮像セル３１１のリセット電圧は、スイッチ素子５４０２Ａがオンすることにより、容量素子５４０４Ａにサンプリングされる。ここで、リセット電圧とは、増幅トランジスタ４１２１Ａを介して出力信号線３１４Ａに出力される、電荷蓄積部ＦＤがリセットされた状態に応じた電圧を指す。その後、スイッチ素子５４０６Ａがオンすることにより、容量素子５４０４Ａにサンプリングされたリセット電圧はＡＤ変換回路５４１に伝達され、デジタルデータに変換される。なお、撮像セル３１１Ｃの出力についても同様にデジタルデータへの変換が行われる。ＡＤ変換回路５４１としては、公知のものを使用することができる。
【００５５】
出力信号線３１４Ｂに出力された撮像セル３１１の信号電圧は、５４０１Ｂがオンすることにより、容量素子５４０３Ｂにサンプリングされる。その後、スイッチ素子５４０５Ｂがオンすることにより、容量素子５４０３Ｂにサンプリングされた信号電圧はＡＤ変換回路５４１に伝達され、デジタルデータに変換される。一方、出力信号線３１４Ｂに出力された撮像セル３１１のリセット電圧は、スイッチ素子５４０２Ｂがオンすることにより、容量素子５４０４Ｂにサンプリングされる。その後、スイッチ素子５４０６Ｂがオンすることにより、容量素子５４０４Ｂにサンプリングされたリセット電圧はＡＤ変換回路５４１に伝達され、デジタルデータに変換される。
【００５６】
次に、図５、図６Ａおよび図６Ｂを参照しながら、本実施形態における撮像装置３００Ａの動作フローを説明する。
【００５７】
図５は、撮像装置３００Ａの動作の一例を示すタイミングチャートである。図５中、Ｖｓｅｌ（Ａ）のグラフおよびＶｆｂ（Ａ）のグラフは、それぞれ、撮像セル４１１Ａに接続されている選択制御信号線Ｌｓｅｌの電圧Ｖｓｅｌ（Ａ）および帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）の電圧レベルの変化を表す。換言すれば、Ｖｓｅｌ（Ａ）のグラフおよびＶｆｂ（Ａ）のグラフは、撮像セル４１１Ａの選択トランジスタおよび帯域制御トランジスタのオンおよびオフのタイミングをそれぞれ表現している。Ｒ１のグラフおよびＲ１ｂのグラフは、それぞれバイアス制御回路３２０内のスイッチ素子４２１の制御信号Ｒ１およびスイッチ素子４２２の制御信号Ｒ１ｂの変化を表す。換言すれば、Ｒ１のグラフおよびＲ１ｂのグラフは、それぞれスイッチ素子４２１およびスイッチ素子４２２のオンおよびオフのタイミングをそれぞれ表現している。Ｓ１およびＳ１ｂのグラフは、それぞれ定電流源回路３３０内のスイッチ素子４３２Ａおよび４３２Ｂの制御信号Ｓ１、ならびにスイッチ素子４３１Ａおよび４３１Ｂの制御信号Ｓ１ｂの変化を表す。換言すれば、Ｓ１およびＳ１ｂのグラフは、それぞれスイッチ素子４３２Ａおよび４３２Ｂ、ならびにスイッチ素子４３１Ａおよび４３１Ｂのオンおよびオフのタイミングをそれぞれ表現している。Ｖ３１３のグラフは、バイアス信号線３１３の電位の変化を表す。ＶＳ（Ａ）、ＶＳ（Ｂ）、ＶＳ（Ｃ）、およびＶＳ（Ｄ）のグラフは、それぞれ撮像セル４１１Ａの増幅トランジスタ４１２１Ａのソースまたはドレインの他方、撮像セル４１１Ｂの増幅トランジスタ４１２１Ｂのソースまたはドレインの他方、撮像セル４１１Ｃの増幅トランジスタ４１２１Ｃのソースまたはドレインの他方、および撮像セル４１１Ｄの増幅トランジスタ４１２１Ｄのソースまたはドレインの他方の電圧レベルの変化を表す。ＳＳｉ１およびＳＲｉ１のグラフは、それぞれスイッチ素子５４０１Ａの制御信号ＳＳｉ１およびスイッチ素子５４０２Ａの制御信号ＳＲｉ１の変化を示す。換言すれば、ＳＳｉ１およびＳＲｉ１のグラフは、スイッチ素子５４０１Ａおよびスイッチ素子５４０２Ａのオンおよびオフのタイミングをそれぞれ表現している。ＳＳｉ２およびＳＲｉ２のグラフは、それぞれスイッチ素子５４０１Ｂの制御信号ＳＳｉ２およびスイッチ素子５４０２Ｂの制御信号ＳＲｉ２の変化を示す。換言すれば、ＳＳｉ２およびＳＲｉ２のグラフは、スイッチ素子５４０１Ｂおよびスイッチ素子５４０２Ｂのオンおよびオフのタイミングをそれぞれ表現している。ＳＳｏ１およびＳＲｏ１のグラフは、それぞれスイッチ素子５４０５Ａの制御信号ＳＳｏ１およびスイッチ素子５４０６Ａの制御信号ＳＲｏ１の変化を示す。換言すれば、ＳＳｏ１およびＳＲｏ１のグラフは、スイッチ素子５４０５Ａおよびスイッチ素子５４０６Ａのオンおよびオフのタイミングをそれぞれ表現している。ＳＳｏ２およびＳＲｏ２のグラフは、それぞれスイッチ素子５４０５Ｂの制御信号ＳＳｏ２およびスイッチ素子５４０６Ｂの制御信号ＳＲｏ２の変化を示す。換言すれば、ＳＳｏ２およびＳＲｏ２のグラフは、スイッチ素子５４０５Ｂおよびスイッチ素子５４０６Ｂのオンおよびオフのタイミングをそれぞれ表現している。
【００５８】
撮像セル４１１Ｂおよび４１１Ｃ、４１１Ｄの読み出し動作は、撮像セル４１１Ａの読み出し動作と比較して、読み出し動作にかかわる構成要素の符号を除いて同一である。したがって、以下では撮像セル４１１Ａの読み出し動作について詳細な説明を行う。
【００５９】
（信号電荷読み出し期間）
時刻ｔ１において、選択制御信号線Ｌｓｅｌの電圧Ｖｓｅｌ（Ａ）をハイレベルにして第１の選択トランジスタ４１２２Ａをオンにする。このとき、増幅トランジスタ４１２１Ａのソースおよびドレインの他方の電圧がＶａ２（例えば電源電圧ＶＤＤ）になるように、バイアス制御回路３２０が制御される。すなわち、制御信号Ｒ１ｂがハイレベルであるため、第２のスイッチ素子４２２がオンとなっている。また、制御信号Ｒ１がローレベルであるため、スイッチ素子４２１がオフとなっている。これにより、増幅トランジスタ４１２１Ａのソースおよびドレインの他方には、電圧Ｖａ２が印加される。同時に、制御信号Ｓ１をハイレベルにする。すなわち、定電流源要素回路４３０Ａの第４のスイッチ素子４３２Ａをオン状態にする。時刻ｔ１における各スイッチ素子およびトランジスタのオン／オフ状態を図６Ａに示す。時刻ｔ１においては、第１の選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａ、および電流源４３４Ａがソースフォロワ回路を形成する。これにより、出力信号線３１４Ａの電位は、電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧ＶＳＩＧ（Ａ）となる。このソースフォロワ回路の増幅率は１倍程度である。
【００６０】
電荷蓄積部ＦＤの電圧は、後述するリセット電圧ＶＲＳＴを基準として、撮像セル４１１Ａの直前のリセット動作から時刻ｔ１までの期間に、光電変換部４１１２Ａにおいて生成された信号電荷に応じた電圧分だけ変化している。電荷蓄積部ＦＤの電圧は、１倍程度の増幅率で前記ソースフォロワ回路により増幅されて、出力信号線３１４Ａに出力される。
【００６１】
同時に、時刻ｔ１においてスイッチ素子５４０１Ａの制御信号ＳＳｉ１をハイレベルにすることにより、スイッチ素子５４０１Ａをオン状態にする。出力信号線３１４Ａに出力された撮像セル４１１Ａの信号電圧は、オン状態になったスイッチ素子５４０１Ａを介して、容量素子５４０３Ａにサンプリングされる。
【００６２】
（リセット期間）
図５の時刻ｔ２において、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）をハイレベルにして、帯域制御トランジスタ４１１１Ａをオン状態にする。また、時刻ｔ２において、制御信号Ｒ１をハイレベルにし、制御信号Ｒ１ｂをローレベルにする。すなわち、バイアス制御回路３２０の第１のスイッチ素子４２１をオン状態とし、スイッチ素子４２２をオフ状態にする。これにより、増幅トランジスタ４１２１Ａのソースおよびドレインの他方には電圧Ｖａ１（例えば接地電位ＧＮＤ）が印加される。さらに、時刻ｔ２において、制御信号Ｓ１ｂをハイレベルにし、制御信号Ｓ１をローレベルにする。すなわち、スイッチ素子４３１Ａをオン状態にし、スイッチ素子４３２Ａをオフ状態にする。このことにより、選択トランジスタ４１２２Ａのソースまたはドレインの一方に電流源４３３Ａが接続される。時刻ｔ２おいては、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａ、および定電流源４３３Ａによってソース接地増幅回路が形成される。加えて第１の帯域制御トランジスタ４１１１Ａがオンの状態であるために、ソース接地増幅回路の入出力端が短絡された状態になる。これにより、ソース接地増幅回路はリセットされた状態になる。このときの各スイッチ素子ならびにトランジスタのオン／オフ状態を図６Ｂに示す。リセットされた状態におけるソース接地増幅回路の出力をＶＲＳＴとすると、電荷蓄積部ＦＤの電圧はＶＲＳＴと等しくなる。
【００６３】
前述の通り、時刻ｔ２において、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）はハイレベルに設定される。このことにより、第１の帯域制御トランジスタ４１１１Ａの動作帯域が、広帯域である第１の帯域となる。これにより、高速に、電荷蓄積部ＦＤの電圧をリセット電圧ＶＲＳＴにすることができる。第１の帯域は、ゲート電圧がハイレベルである場合の、第１の帯域制御トランジスタ４１１１Ａの動作帯域を意味する。
【００６４】
本実施形態では、電荷蓄積部ＦＤを高速にリセット電圧ＶＲＳＴに設定するために、このリセット期間を設けている。ただし、駆動時間に余裕があれば、この期間を設けずに、後述するノイズ抑制期間内で、電荷蓄積部ＦＤをリセット電圧に設定する動作をしても構わない。
【００６５】
（ノイズ抑制期間）
次に、図５における時刻ｔ３から時刻ｔ４の期間では、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）を、ハイレベルとローレベルとの間、例えばハイレベルとローレベルとの中間の電圧に設定する。その場合、帯域制御トランジスタ４１１１Ａの動作帯域は、第１の帯域よりも狭い第２の帯域となる。第２の帯域は、ゲート電圧が中間の電圧であるときの、帯域制御トランジスタ４１１１Ａの動作帯域を意味する。
【００６６】
第２の帯域を、増幅トランジスタ４１２１Ａの動作帯域よりも十分に狭くすることにより、ノイズ抑制効果は大きくなる。しかしその一方で、時刻ｔ３から時刻ｔ４までの時間は長くなる。なお、第２の帯域が増幅トランジスタ４１２１Ａの動作帯域よりも広くても、ノイズ抑制効果は得られる。よって、時刻ｔ４から時刻ｔ５までの許容できる時間に応じて、設計者は第２の帯域を任意に設計することができる。以下、第２の帯域を、増幅トランジスタ４１２１Ａの動作帯域よりも十分に狭い帯域として説明する。
【００６７】
第２の帯域が、増幅トランジスタ４１２１Ａの動作帯域よりも狭い状態においては、帯域制御トランジスタ４１１１Ａにおいて発生する熱ノイズは、帰還回路により抑制される。選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａおよび定電流源４３３Ａによって形成されるソース接地増幅回路の増幅率を（−Ａ）倍とすると、熱ノイズは、１／（１＋Ａ）＾（１／２）倍に抑制される。典型的には、Ａは１よりも大きく、数１０から数１００程度の数値に設定され得る。
【００６８】
次に、時刻ｔ５において帯域制御信号線Ｌｆｂの電圧Ｖｆｂをローレベルにし第１の帯域制御トランジスタ４１１１Ａをオフにすると、このオフした時にＦＤに残存するｋＴＣノイズも、帰還がない場合と比較して、１／（１＋Ａ）＾（１／２）倍に抑制される。
【００６９】
（リセット電圧読み出し期間）
撮像セル４１１Ａのリセット動作並びにノイズ抑制動作が完了したのちに、時刻ｔ４において再度制御信号Ｒ１ｂと制御信号Ｓ１とをハイレベルにする。すなわち、バイアス制御回路３２０のスイッチ素子４２２と、要素回路４３０Ａのスイッチ素子４３２Ａとをオン状態にし、図６Ａに示すソースフォロワ回路を形成する。これにより、リセット電圧ＶＲＳＴを読み出す。同時に、制御信号ＳＲｉ１をハイレベルにする。すなわち、スイッチ素子５４０２Ａをオン状態にする。これにより、出力信号線３１４Ａに出力された撮像セル４１１Ａのリセット電圧ＶＲＳＴは、オン状態になったスイッチ素子５４０２Ａを介して、容量素子５４０４Ａにサンプリングされる。
【００７０】
本実施形態の撮像装置３００Ａにより、ｋＴＣノイズは、ノイズ抑制期間に１／（１＋Ａ）＾（１／２）倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で出力信号線３１４Ａに出力される。従って、本実施形態によれば、ｋＴＣノイズが抑制された良好な画像データを取得することができる。
【００７１】
図５において、選択制御信号線の電圧Ｖｓｅｌ（Ａ）およびＶｓｅｌ（Ｂ）、帯域制御信号線の電圧Ｖｆｂ（Ａ）およびＶｆｂ（Ｂ）はそれぞれ同じタイミングでハイレベル／ローレベルに変化される。すなわち、撮像セル４１１Ａと４１１Ｂは同じタイミングで読み出される。撮像セル４１１Ｂについても、撮像セル４１１Ａと同様に、出力信号線３１４Ｂを介して、電荷蓄積部ＦＤの信号電圧およびリセット電圧ＶＲＳＴが、それぞれ、容量素子５４０３Ｂと容量素子５４０４Ｂとにサンプリングされる。なお、撮像セル４１１Ｃと撮像セル４１１Ｄについては、撮像セル４１１Ａと撮像セル４１１Ｂの読み出し期間の後、同時に読み出される。
【００７２】
信号電荷読み出し期間が終了した後の時刻ｔ５に、制御信号ＳＳｏ１をハイレベルにすることにより、スイッチ素子５４０５Ａをオン状態にする。このことにより、図５の時刻ｔ１において容量素子５４０３Ａにサンプリングされた撮像セル４１１Ａの信号電圧は、ＡＤ変換回路５４１に伝達される。リセット電圧読み出し期間が終了した後の時刻ｔ６に、制御信号ＳＲｏ１をハイレベルにすることにより、スイッチ素子５４０６Ａをオン状態にする。これにより、容量素子５４０４Ａにサンプリングされたリセット電圧ＶＲＳＴがＡＤ変換回路５４１に伝達される。電荷蓄積部ＦＤの信号電圧と、リセット電圧ＶＲＳＴとをそれぞれＡＤ変換回路５４１でデジタルデータに変換し、それらの差分を取ることにより、ＣＤＳを実施する。このＣＤＳ動作を行うことにより、ＡＤ変換をはじめとする信号処理の過程で発生するオフセット成分をキャンセルできる。例えば、複数のＡＤ変換回路５４１の性能が異なる場合、オフセット成分が列によって異なる可能性がある。このオフセット成分は、出力画像に固定パターンノイズとして現れてしまう。つまり、画質が低下する。一方、ＣＤＳ動作を行うことにより、各列のオフセット成分をそれぞれキャンセルできる。したがって、複数の周辺回路間の性能が一定でなくとも、画質の低下を抑制することができる。
【００７３】
本開示の本実施形態における撮像装置は、複数の撮像セル、特に同時に読み出し動作を行う撮像セル４１１Ａと４１１Ｂとでバイアス信号線３１３を共有する。この構成とすることで、リセット動作およびノイズ抑制動作におけるバイアス制御のタイミングを、同時に読み出し動作を行う複数の撮像セル間で揃えることが可能になる。ここで、バイアス制御とは、バイアス信号線３１３を介して各撮像セルに電圧Ｖａ１または電圧Ｖａ２が入力されることを指す。具体的には、図５に示される動作フローにおいて、信号電荷読み出し期間からリセット期間への移行時（時刻ｔ３）およびノイズ抑制期間からリセット電圧読み出し期間への移行時（時刻ｔ４）において、バイアス信号線３１３に接続される電圧の接続が変更され、バイアス信号線３１３の電位が大きく変動する。仮に撮像セル４１１Ａと撮像セル４１１Ｂとが異なるバイアス信号線に接続されている場合、２本のバイアス信号線間で電位変動のタイミングにずれがあると、２本のバイアス信号線間に電位差が生じる。その場合、バイアス信号線間の容量結合が生じ、それぞれのバイアス信号線の電位が所望の値からずれてしまう可能性がある。このことにより、ノイズ抑制効果が減少してしまう可能性がある。一方、本開示における撮像装置の構成をとることで、バイアス信号線を所望の値に設定することができ、より大きなリセットノイズ抑制効果が期待できる。
【００７４】
また、本実施形態によれば、同時に読み出しを行う複数の撮像セル４１１Ａと４１１Ｂとでバイアス信号線３１３を共有することにより、配線の本数を削減している。例えば、撮像セル４１１Ａと４１１Ｂとがそれぞれ異なるバイアス信号線に接続される場合、バイアス信号線３１３は各列に２本必要である。本実施形態によれば、画素アレイの各列に配置される信号線の本数を削減できるため、配線の配置が容易になる。また、信号線の本数を削減することで、配線が位置している領域の面積を増加させることなく配線間の距離を増大させることができる。このことにより、配線間の容量結合による、各配線で伝播される信号の干渉を低減することができる。また、配線が位置している領域の面積を増加させることなく、配線の幅を拡大し、配線抵抗の低減を図ることができる。
【００７５】
本実施形態における撮像装置３００Ａの構成では、電子シャッターを２系統走査させる駆動方法を用いることができる。電子シャッターを２系統動作させる場合、ある時刻において、画素アレイ３１０のある行の画素についてはリセット信号読み出しのためのリセットが行われ、別の行の画素については電子シャッターのためのリセットが行われる。図３に示すとおり、本実施形態における撮像装置３００Ａにおいて、画素アレイ３０１内の同一の列に配置された撮像セル３１１は、同一のバイアス信号線３１３に接続されている。すなわち、同一の列に配置されたすべての撮像セル３１１に、バイアス制御回路３２０によって制御された同一のバイアス信号が入力される。つまり、本実施形態においては、信号読み出しのためのリセットと、電子シャッターのためのリセットとが、同一のバイアス信号に基づいて行われる。これにより、信号排出のためのリセットと、電子シャッターのためのリセットとの電荷排出性能の差が小さくなる。このことにより、画質の低下が生じにくくなる。
【００７６】
（第１の実施形態の変形例１）
図７は、撮像装置３００Ａの動作の他の一例を示すタイミングチャートである。以下、図６との相違点のみ説明する。図７では、帯域制御信号線の電圧Ｖｆｂのグラフが図６と異なっている。具体的には、時刻ｔ３から時刻ｔ９にかけて、電圧Ｖｆｂ（Ａ）が第１の帯域制御トランジスタ４１１１Ａの閾値電圧Ｖｔｆｂａおよび帯域制御トランジスタ４１１１Ｂのしきい値電圧Ｖｔｆｂｂを跨いで徐々に変化している。すなわち、帯域制御トランジスタ４１１１Ａおよび帯域制御トランジスタ４１１１Ｂがオン状態からオフ状態に徐々に変化している。本願明細書では、ノイズ抑制期間において帯域制御トランジスタにこのような電圧を印加することを「テーパリセット」と称する。
【００７７】
これにより、撮像セル４１１Ａと撮像セル４１１Ｂとの間で、帯域制御トランジスタ４１１１Ａと帯域制御トランジスタ４１１１Ｂのしきい値電圧にばらつきがあっても、両画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線Ｌｆｂに印加する電圧の変化幅は、第１の帯域制御トランジスタ４１１１Ａと４１１１Ｂのしきい値電圧のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。
【００７８】
（第１の実施形態の変形例２）
本実施形態における撮像装置において、信号電荷読み出し期間ならびにリセット電圧読み出し期間においても、制御信号Ｒ１をハイレベルにし、制御信号Ｒ１ｂをローレベルにし、制御信号Ｓ１ｂをハイレベルにし、かつ制御信号Ｓ１をローレベルとする動作方法も可能である。すなわち、信号電荷読み出し期間ならびにリセット電圧読み出し期間において、第１のスイッチ素子４２１と第３のスイッチ素子４３１Ａをオン状態にし、第２のスイッチ素子４２２および第４のスイッチ素子４３２Ａをオフ状態にする。これは、図５に示した動作フロー中のリセット期間ならびにノイズ抑制期間と同様に、増幅トランジスタ４１２１Ａ、選択トランジスタ４１２２Ａ、および定電流源４３３Ａによってソース接地増幅回路を形成することに相当する。前述の通りソース接地増幅回路の増幅率は数１０から数１００倍であるため、撮像セル４１１Ａから大きく増幅された信号が出力される。この場合は、信号電荷ならびにリセット電圧の読み出し信号が増幅されることにより、光電変換部４１１２Ａから微小な信号しか得られないような暗いシーンの撮像時にも、良好な信号対雑音比を有する出力信号を得ることができる。
【００７９】
（第１の実施形態の変形例３）
本実施形態においてカラム信号処理回路３４０内の単位サンプリング回路５４０Ａおよび５４０Ｂからの出力を時分割でＡＤ変換回路５４１に順次入力しているが、ＡＤ変換回路５４１を２個設け、サンプリング回路５４０Ａおよび５４０Ｂからの出力を２個のＡＤ変換回路で同時に処理する構成にしてもよい。さらに、単位サンプリング回路５４０Ａおよび５４０Ｂの中に第１または第２のサンプリング容量素子を設けず、出力信号線３１４Ａおよび出力信号線３１４Ｂが直接ＡＤ変換回路５４１に接続される構成をとることもできる。さらに、ＡＤ変換回路５４１におけるＡＤ変換処理の前処理として、サンプリング回路５４０Ａまたは５４０Ｂの出力に対しアナログ増幅が行われていてもよい。
【００８０】
（第２の実施形態）
本実施形態において、撮像セル８１１の構成が第１の実施形態の撮像セル４１１の構成と異なる。以下、第１の実施形態との相違点のみを説明する。
【００８１】
図８は、本実施形態による撮像装置３００Ｂの、回路構成の一例を模式的に示している。本実施形態における撮像セル８１１Ａは、リセットトランジスタ８１１３Ａを含んでいる点で第１の実施形態と異なる。また、第１の容量素子８１１４Ａおよび第２の容量素子８１１５Ａを含んでいる点でも第１の実施形態と異なる。第１の容量素子８１１４Ａおよび第２の容量素子８１１５Ａは、例えばＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量またはＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量であってもよい。なお、図８では記載を省略しているが、本実施形態における撮像装置３００Ｂも、前記第１の実施形態と同様、垂直走査回路３５０、水平信号読み出し回路３６０、および水平共通信号線３６１を構成要素として含む。本実施形態におけるカラム信号処理回路３４０の構成および動作は、第１の実施形態と同様である。
【００８２】
本実施形態における撮像セル８１１Ａは、増幅トランジスタ８１２１Ａと選択トランジスタ８１２２Ａと、により構成される信号検出回路８１２Ａと、帯域制御トランジスタ８１１１Ａと、光電変換部８１１２Ａと、を含んでいる。以下、本実施形態における撮像セル８１１Ａの電気的な接続関係を説明する。なお、図８に示される撮像セル８１１Ｂ、８１１Ｃ、８１１Ｄについては、撮像セル８１１Ａと構成要素の符号が異なるのみで接続関係は同様であるため、詳細な説明は省略する。
【００８３】
光電変換部８１１２Ａは、第１の実施形態の光電変換部４１１２Ａと同様である。電荷蓄積部ＦＤは、光電変換部８１１２Ａによって生成された信号電荷を蓄積する。
【００８４】
増幅トランジスタ８１２１Ａのゲートは、電荷蓄積部ＦＤに接続されている。増幅トランジスタ８１２１Ａのソースおよびドレインの一方は、帯域制御トランジスタ８１１１Ａのソースおよびドレインの一方と接続されている。第１の増幅トランジスタ８１２１Ａのソースおよびドレインの一方は、選択トランジスタ８１２２Ａのソースおよびドレインの一方にも接続されている。また、帯域制御トランジスタ８１１１Ａのソースおよびドレインの他方は、第２の容量素子８１１５Ａの一端に接続されている。また、第２の容量素子８１１５Ａの他端には、基準電圧Ｖｔｐが印加される。これにより、帯域制御トランジスタ８１１１Ａと第２の容量素子８１１５ＡとによってＲＣフィルタ回路が形成される。ＲＣフィルタ回路はローパスフィルタとして機能するため、帯域制御トランジスタ８１１１Ａの動作帯域は狭くなる。このことにより、後述のノイズ抑制期間でフィードバックされるノイズ帯域をより狭くすることができる。基準電圧Ｖｔｐは、例えば接地電位ＧＮＤである。
【００８５】
帯域制御トランジスタ８１１１Ａのソースおよびドレインの他方は、第１の容量素子８１１４Ａの一端にも接続されている。第１の容量素子８１１４Ａの他端は、電荷蓄積部ＦＤに接続されている。本明細書において、帯域制御トランジスタ８１１１Ａのソースおよびドレインの他方、第１の容量素子８１１４Ａの一端、および第２の容量素子８１１５Ａの一端の間に形成されたノードを「ノードＲＤ」と称する。ノードＲＤは、リセットドレインノードとも呼ばれる。
【００８６】
帯域制御トランジスタ８１１１Ａのゲートは、帯域制御信号線Ｌｆｂに接続されている。帯域制御信号線Ｌｆｂの電圧Ｖｆｂにより、帯域制御トランジスタ８１１１Ａの状態が決定される。例えば、電圧Ｖｆｂがハイレベルのとき、帯域制御トランジスタ８１１１Ａはオンとなる。このとき、電荷蓄積部ＦＤと、増幅トランジスタ８１２１Ａと、帯域制御トランジスタ８１１１Ａと、第１の容量素子８１１４Ａと、によって帰還経路が形成される。
【００８７】
電圧Ｖｆｂがハイレベルよりも低い電圧になると、帯域制御トランジスタ８１１１Ａの抵抗成分が大きくなる。そのため、帯域制御トランジスタ８１１１Ａの帯域は狭くなり、帰還する信号の周波数領域は狭くなる。
【００８８】
帰還経路が形成されているとき、帯域制御トランジスタ８１１１Ａが出力する信号は、第１の容量素子８１１４Ａおよび電荷蓄積部ＦＤの寄生容量によって形成される減衰回路で減衰されて、電荷蓄積部ＦＤに帰還される。第１の容量素子８１１４Ａの容量をＣｃ、電荷蓄積部ＦＤの寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
【００８９】
電圧Ｖｆｂがさらに低くなり、ローレベルになると、帯域制御トランジスタ８１１１Ａはオフとなる。その場合、帰還経路は形成されない。
【００９０】
電荷蓄積部ＦＤは、リセットトランジスタ８１１３Ａのソースおよびドレインの一方にも接続される。リセットトランジスタ８１１３Ａのソースおよびドレインの他方には、ノードＲＤが接続される。リセットトランジスタ８１１３Ａのゲートは、リセット制御信号線Ｌｒｓに接続される。リセット制御信号線Ｌｒｓの電圧Ｖｒｓにより、リセットトランジスタ８１１３Ａの状態が決定される。例えば、電圧Ｖｒｓがハイレベルのとき、リセットトランジスタ８１１３Ａはオンする。その結果、第１の容量素子８１１４Ａの両端、すなわち電荷蓄積部ＦＤとノードＲＤとが電気的に接続される。
【００９１】
選択トランジスタ８１２２Ａのソースおよびドレインの他方は、出力信号線８１４Ａに接続される。選択トランジスタ８１２２Ａのゲートは、選択制御信号線Ｌｓｅｌに接続される。選択制御信号線Ｌｓｅｌの電圧Ｖｓｅｌにより、選択トランジスタ８１２２Ａの状態が決定される。例えば、電圧Ｖｓｅｌがハイレベルのとき、第１の選択トランジスタ８１２２Ａはオンする。その結果、第１の増幅トランジスタ８１２１Ａと出力信号線８１４Ａとは電気的に接続される。電圧Ｖｓｅｌがローレベルのとき、第１の選択トランジスタ８１２２Ａはオフする。その結果、第１の増幅トランジスタ８１２１Ａと出力信号線８１４Ａとは電気的に分離される。
【００９２】
増幅トランジスタ８１２１Ａのソースおよびドレインの他方には、バイアス信号線８１３を介してバイアス制御回路８２０が接続される。本実施形態におけるバイアス制御回路８２０は、第１の実施形態におけるバイアス制御回路３２０と同一の構成で実現することができる。
【００９３】
出力信号線８１４Ａおよび８１４Ｂには、定電流源回路８３０が接続されている。本実施形態における定電流源回路８３０は、第１の実施形態における定電流源回路３３０と同一の構成で実現できる。
【００９４】
次に、図９を参照しながら、本実施形態における撮像装置３００Ｂの動作フローを説明する。
【００９５】
図９は、撮像装置３００Ｂの動作の一例を示すタイミングチャートである。各グラフが示す内容は、図５と同様である。Ｖｒｓ（Ａ）、Ｖｒｓ（Ｂ）、Ｖｒｓ（Ｃ）、およびＶｒｓ（Ａ）のグラフは、それぞれ、撮像セル８１１Ａに接続されるリセット制御信号線Ｌｒｓ（Ａ）の電圧レベル、撮像セル８１１Ｂに接続されるリセット制御信号線Ｌｒｓ（Ｂ）の電圧レベル、撮像セル８１１Ｃに接続されるリセット制御信号線Ｌｒｓ（Ｃ）の電圧レベル、および、撮像セル８１１Ｄに接続されるリセット制御信号線Ｌｒｓ（Ｄ）の電圧レベルの変化を表す。換言すれば、Ｖｒｓ（Ａ）、Ｖｒｓ（Ｂ）、Ｖｒｓ（Ｃ）、およびＶｒｓ（Ａ）のグラフは、それぞれ、リセットトランジスタ８１１３Ａ、リセットトランジスタ８１１３Ｂ、リセットトランジスタ８１１３Ｃ、およびリセットトランジスタ８１１３Ｄのオンおよびオフのタイミングを表現している。
【００９６】
以下、４ｎ行目の撮像セル８１１Ａを例にとって詳細な動作フローを説明する。なお、図５で示される動作フローと共通する点については説明を省略する。図８中の他の撮像セルにおいても、構成する要素の符号が異なるのみで動作は同様に説明される。
【００９７】
（信号電荷読み出し期間）
図５で示される動作フローと同様である。なお、時刻ｔ１において電圧Ｖｒｓ（Ａ）はローレベルである。すなわち、リセットトランジスタ８１１３Ａはオフである。
【００９８】
（リセット期間）
図９の時刻ｔ２において、電圧Ｖｓｅｌ（Ａ）はハイレベルである。従って、選択トランジスタ８１２２Ａはオン状態である。また、時刻ｔ２において、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）をハイレベルにして、帯域制御トランジスタ８１１１Ａをオン状態にする。同時に、時刻ｔ２において、電圧Ｖｒｓ（Ａ）をハイレベルにし、リセットトランジスタ８１１３Ａをオン状態にする。また、時刻ｔ２において、制御信号Ｒ１をハイレベルにし、制御信号Ｒ１ｂをローレベルにする。すなわち、バイアス制御回路８２０のスイッチ素子４２１をオン状態とし、スイッチ素子４２２をオフ状態とする。これにより、増幅トランジスタ８１２１Ａのソースおよびドレインの他方には電圧Ｖａ１（例えば接地電位ＧＮＤ）が印加される。さらに、時刻ｔ２において、制御信号Ｓ１ｂをハイレベルにし、制御信号Ｓ１をローレベルにする。すなわち、スイッチ素子４３１Ａをオン状態とし、スイッチ素子４３２Ａをオフ状態とする。このことにより、選択トランジスタ８１２２Ａのソースまたはドレインの一方に電流源４３３Ａが接続される。時刻ｔ２において、選択トランジスタ８１２２Ａ、増幅トランジスタ８１２１Ａおよび電流源４３３Ａによってソース接地増幅回路が形成される。加えて、帯域制御トランジスタ８１１１Ａおよびリセットトランジスタ８１１３Ａがオンの状態であるため、ソース接地増幅回路の入出力端が短絡された状態になる。これにより、ソース接地増幅回路はリセット状態となる。リセットされた状態におけるソース接地増幅回路の出力をＶＲＳＴとすると、電荷蓄積部ＦＤの電圧はＶＲＳＴと等しくなる。
【００９９】
時刻ｔ３において，電圧Ｖｒｓ（Ａ）をローレベルにし、リセットトランジスタ８１１３Ａをオフにする。帯域制御トランジスタ８１１１Ａがオンであり、リセットトランジスタ８１１３Ａがオフであるとき、撮像セル８１１Ａでは、増幅率が−Ａ×Ｂ倍の帰還回路が形成される。そのため、リセットトランジスタ８１１３Ａをオフしたときに発生する、電荷蓄積部ＦＤにおけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。
【０１００】
前述の通り、時刻ｔ２において、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）はハイレベルに設定される。このことにより、帯域制御トランジスタ８１１１Ａの動作帯域が、広帯域である第１の帯域となる。これにより、高速に、電荷蓄積部ＦＤの電圧をリセット電圧ＶＲＳＴにすることができる。第１の帯域は、ゲート電圧がハイレベルである場合の、帯域制御トランジスタ８１１１Ａの動作帯域を意味する。
【０１０１】
本実施形態では、電荷蓄積部ＦＤを高速にリセット電圧ＶＲＳＴに設定するために、このリセット期間を設けている。ただし、駆動時間に余裕があれば、この期間を設けずに、後述するノイズ抑制期間内で、電荷蓄積部ＦＤをリセット電圧に設定する動作をしても構わない。
【０１０２】
（ノイズ抑制期間）
次に、時刻ｔ４から時刻ｔ５の期間に、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）を、ハイレベルとローレベルとの間、例えばハイレベルとローレベルの中間の電圧に設定する。その場合、帯域制御トランジスタ８１１１Ａの動作帯域は、第１の帯域よりも狭い第２の帯域となる。第２の帯域は、ゲート電圧が中間の電圧であるときの、帯域制御トランジスタ８１１１Ａの動作帯域を意味する。
【０１０３】
第２の帯域を増幅トランジスタ８１２１Ａの動作帯域よりも充分に狭くすることにより、ノイズ抑制効果は大きくなる。一方で、ｔ４からｔ５までの時間も長くなる。なお、第２の帯域が増幅トランジスタ８１２１Ａの動作帯域より広くても、ノイズ抑制効果は得られる。よって、時刻ｔ４から時刻ｔ５までの許容できる時間に応じて、設計者は第２の帯域を任意に設計することができる。以下、第２の帯域を、増幅トランジスタ８１２１Ａの動作帯域よりも十分に狭い帯域として扱う。
【０１０４】
第２の帯域が、増幅トランジスタ８１２１Ａの動作帯域よりも狭い状態においては、帯域制御トランジスタ８１１１Ａで発生する熱ノイズは、撮像セル８１１Ａにおいて形成される帰還回路により、１／（１＋Ａ×Ｂ）＾（１／２）倍に抑制される。この状態で、時刻ｔ５において帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）をローレベルにし、帯域制御トランジスタ８１１１Ａをオフする。このとき、電荷蓄積部ＦＤに残存するｋＴＣノイズは、リセットトランジスタ８１１３Ａに起因したｋＴＣノイズと、帯域制御トランジスタ８１１１Ａに起因したｋＴＣノイズとを二乗和した値となる。
【０１０５】
第２の容量素子８１１５Ａの容量をＣｓとすると、帰還による抑制がない状態において発生する帯域制御トランジスタ８１１１ＡのｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ８１１３ＡのｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）＾（１／２）倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝＾（１／２）／（１＋Ａ×Ｂ）倍に抑制される。
【０１０６】
また、本実施形態においても、第１の実施形態の変形例１と同様に、テーパリセットを行ってもよい。すなわち、電圧Ｖｆｂを、帯域制御トランジスタ８１１１Ａおよび帯域制御トランジスタ８１１１Ｂのしきい値電圧を跨いで徐々に変化させてもよい。すなわち、帯域制御トランジスタ８１１１Ａおよび帯域制御トランジスタ８１１１Ｂを、オン状態からオフ状態に徐々に変化させてもよい。
【０１０７】
（リセット電圧読み出し期間）
撮像セル８１１Ａのリセット動作並びにノイズ抑制動作が完了したのちに、図９の時刻ｔ５において再度制御信号Ｒ１ｂと制御信号Ｓ１とをハイレベルにする。すなわち、バイアス制御回路８２０のスイッチ素子４２２と、要素回路４３０Ａのスイッチ素子４３２Ａとをオン状態にし、ソースフォロワ回路を形成する。これにより、リセット電圧ＶＲＳＴを読み出す。以下、図５に示される動作フローと同様である。電荷蓄積部ＦＤの信号電圧と、リセット電圧ＶＲＳＴとの差分を取ることにより、ＣＤＳを実施できる。このＣＤＳ動作を行うことにより、周辺回路のばらつきの影響を低減することができる。
【０１０８】
本実施形態における撮像装置３００Ｂにより、ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝＾（１／２）／（１＋Ａ×Ｂ）倍に抑制され、さらに、読み出し期間において、１倍程度の増幅率で出力信号線８１４Ａまたは８１４Ｂに出力される。その結果、ｋＴＣノイズが抑制された良好な画像データを取得することができる。
【０１０９】
第２の容量素子８１１５Ａの容量Ｃｓは、第１の容量素子８１１４Ａの容量Ｃｃよりも大きいことが望ましい。典型的には、第２の容量素子８１１５Ａの容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積部ＦＤにおいて電荷信号を電圧信号に変換する際、信号レベルが小さくなってしまうので、結果としてＳ／Ｎは改善されない。しかし、本実施形態によれば、電荷蓄積部ＦＤとノードＲＤとが第１の容量素子８１１４Ａによって分離されているので、第２の容量素子８１１５Ａの容量を大きくしても信号レベルの低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、Ｓ／Ｎが改善されるという効果が得られる。
【０１１０】
本実施形態においても、撮像セル８１１Ａと撮像セル８１１Ｂとでバイアス信号線８１３を共有できる。このことにより、第１の実施形態と同様のノイズ抑制効果が得られる。
【０１１１】
（第３の実施形態）
図１０は、本実施形態における撮像装置３００Ｃの構成を示した図である。本実施形態にかかる撮像装置３００Ｃは、１列に配置されるバイアス信号線の本数を２本、出力信号線の本数を８本としている点で第１の実施形態の撮像装置３００Ａおよび第２の実施形態の撮像装置３００Ｂと異なる。以下、第１の実施形態および第２の実施形態との差異について説明し、同様の構成については説明を省略する。本実施形態における撮像装置３００Ｃは、画素アレイ１０１０およびバイアス制御回路１０２０、定電流源回路１０３０およびカラム信号処理回路１０４０を含む。画素アレイ１０１０には、行方向および列方向に配置された複数の撮像セル１０１１が配置されている。ここで撮像セル１０１１の内部構成は、例えば第２の実施形態に記載した撮像セル８１１と同様である。また、図１０では記載を省略しているが、本実施形態における撮像装置３００Ｃも、第１および第２の実施形態と同様、垂直走査回路３５０、水平信号読み出し回路３６０、および水平共通信号線３６１を構成要素として含む。
【０１１２】
本実施形態における撮像装置３００Ｃは、画素アレイ１０１０の各列において、８本の出力信号線１０１４Ａ〜１０１４Ｈが配置されている。出力信号線１０１４Ａには、画素アレイ１０１１において８ｎ行目（ｎは０以上の整数）に配置された撮像セル１０１１Ａが接続されている。出力信号線１０１４Ｂには、画素アレイ１０１１において（８ｎ＋１）行目に配置された撮像セル１０１１Ｂが接続されている。出力信号線１０１４Ｃには、画素アレイ１０１１において（８ｎ＋２）行目に配置された撮像セル１０１１Ｃが接続されている。出力信号線１０１４Ｄには、画素アレイ１０１１において（８ｎ＋３）行目に配置された撮像セル１０１１Ｄが接続されている。出力信号線１０１４Ｅには、画素アレイ１０１１において（８ｎ＋４）行目に配置された撮像セル１０１１Ｅが接続されている。出力信号線１０１４Ｆには、画素アレイ１０１１において（８ｎ＋５）行目に配置された撮像セル１０１１Ｆが接続されている。出力信号線１０１４Ｇには、画素アレイ１０１１において（８ｎ＋６）行目に配置された撮像セル１０１１Ｇが接続されている。出力信号線１０１４Ｈには、画素アレイ１０１１において（８ｎ＋７）行目に配置された撮像セル１０１１Ｈが接続されている。また、画素アレイ１０１０の各列において、２本のバイアス信号線１０１３Ａおよびバイアス信号線１０１３Ｂが配置されている。バイアス信号線１０１３Ａには、撮像セル１０１１Ａ、撮像セル１０１１Ｂ、撮像セル１０１１Ｃ、および撮像セル１０１１Ｄが接続されている。バイアス信号線１０１３Ｂには、撮像セル１０１１Ｅ、撮像セル１０１１Ｆ、撮像セル１０１１Ｇ、および撮像セル１０１１Ｈが接続されている。
【０１１３】
本実施形態におけるバイアス制御回路１０２０の構成を図１１に示す。２本のバイアス信号線１０１３Ａおよび１０１３Ｂは、１つのバイアス制御回路１０２０に接続される。バイアス制御回路１０２０の内部には、要素回路１０２０Ａと１０２０Ｂが配置されている。バイアス信号線１０１３Ａが要素回路１０２０Ａに、バイアス信号線１０１３Ｂが要素回路１０２０Ｂにそれぞれ接続される。要素回路１０２０Ａは、スイッチ素子１０２１Ａおよびスイッチ素子１０２２Ａを含む。要素回路１０２０Ｂは、スイッチ素子１０２１Ｂおよびスイッチ素子１０２２Ｂを含む。スイッチ素子１０２１Ａはバイアス電位Ｖａ１に、スイッチ素子１０２２Ａはバイアス電位Ｖａ２にそれぞれ接続されている。同様に、スイッチ素子１０２１Ｂはバイアス電位Ｖａ１に、素子１０２２Ｂはバイアス電位Ｖａ２にそれぞれ接続されている。スイッチ素子１０２１Ａおよび１０２２ＡＢの開閉は、それぞれ制御信号Ｒ１およびＲ１ｂにより制御される。スイッチ素子１０２１Ｂおよび１０２２Ｂの開閉は、それぞれ制御信号Ｒ２およびＲ２ｂにより制御される。
【０１１４】
本実施形態における定電流源回路１０３０の構成を図１２に示す。第１および第２の実施形態と同様に、出力信号線１０１４Ａから１０１４Ｈのそれぞれに要素回路４３０Ａから４３０Ｈが接続される。要素回路４３０Ａは、スイッチ素子４３１Ａ、スイッチ素子４３２Ａ、定電流源４３３Ａ、および定電流源４３４Ａを含む。スイッチ素子４３１Ａの開閉は制御信号Ｓ１ｂによって制御される。スイッチ素子４３２Ａの開閉は、制御信号Ｓ１によって制御される。スイッチ素子４３１Ａが閉のとき、出力信号線１０１４Ａは定電流源４３３Ａに接続される。スイッチ素子４３２Ａが閉のとき、出力信号線１０１４Ａは定電流源４３４Ａに接続される。定電流源４３３Ａおよび定電流源４３４Ａは、第１の実施形態で示す定電流源４３３Ａおよび定電流源４３４Ａと同様である。要素回路４３０Ｂから要素回路４３０Ｈについても、要素回路４３０Ａと同様の構成であるため、説明を省略する。
【０１１５】
本実施形態におけるカラム信号処理回路１０４０の構成を図１３に示す。カラム信号処理回路１０４０は、サンプリング回路５４０Ａから５４０Ｄと、ＡＤ変換回路５４１０Ａと、ＡＤ変換回路５４１０Ｂと、を備える。出力信号線１０１４Ａは、スイッチ素子５４０８Ａを介してサンプリング回路５４０Ａに接続される。出力信号線１０１４Ａにおいて、スイッチ素子５４０８Ａとサンプリング回路５４０Ａとの間に、スイッチ素子５４０８Ｅを介して出力信号線１０１４Ｅが接続される。他の出力信号線およびサンプリング回路についても同様である。サンプリング回路の構成は、第１の実施形態に記載のサンプリング回路５４０Ａと同様である。サンプリング回路５４０Ａおよびサンプリング回路５４０Ｂは、ＡＤ変換回路５４１０Ａに接続される。サンプリング回路５４０Ａの出力とサンプリング回路５４０Ｂの出力は、短絡された上でＡＤ変換回路５４１０Ａに入力される。同様に、サンプリング回路５４０Ｃおよびサンプリング回路５４０Ｄは、ＡＤ変換回路５４１０Ｂに接続される。サンプリング回路５４０Ｃの出力とサンプリング回路５４０Ｄの出力は、短絡された上でＡＤ変換回路５４１０Ｂに入力される。
【０１１６】
図１４は、本実施形態における撮像装置３００Ｃの動作フローを示す。図１４中、Ｖｓｅｌ（Ａ）〜（Ｄ）のグラフおよびＶｆｂ（Ａ）〜（Ｄ）のグラフは、それぞれ、撮像セル１０１１Ａから撮像セル１０１１Ｄに接続されている選択制御信号線および帯域制御信号線の電圧レベルの変化を表す。換言すれば、Ｖｓｅｌ（Ａ）〜（Ｄ）のグラフおよびＶｆｂ（Ａ）〜（Ｄ）のグラフは、撮像セル１０１１Ａから撮像セル１０１１Ｄの選択トランジスタおよび帯域制御トランジスタのオンおよびオフのタイミングをそれぞれ表現している。Ｖｓｅｌ（Ｅ）〜（Ｈ）のグラフおよびＶｆｂ（Ｅ）〜（Ｈ）のグラフは、それぞれ、撮像セル１０１１Ｅから撮像セル１０１１Ｈに接続されている選択制御信号線および帯域制御信号線の電圧レベルの変化を表す。換言すれば、Ｖｓｅｌ（Ｅ）〜（Ｈ）のグラフおよびＶｆｂ（Ｅ）〜（Ｈ）のグラフは、撮像セル１０１１Ｅから撮像セル１０１１Ｈの選択トランジスタおよび帯域制御トランジスタのオンおよびオフのタイミングをそれぞれ表現している。Ｖｒｓ（Ａ）〜（Ｄ）およびＶｒｓ（Ｅ）〜（Ｈ）のグラフは、それぞれ、撮像セル１０１１Ａから撮像セル１０１１Ｄ、および撮像セル１０１１Ｅから撮像セル１０１１Ｈに接続されているリセット制御信号線の電圧レベルの変化を表す。換言すれば、Ｖｒｓ（Ａ）〜（Ｄ）およびＶｒｓ（Ｅ）〜（Ｈ）のグラフは、それぞれ、撮像セル１０１１Ａから撮像セルＥのリセットトランジスタ、および、撮像セル１０１１Ｅから撮像セル１０１１Ｈのリセットトランジスタのオンおよびオフのタイミングを表現している。すなわち、本実施形態においては、４つの撮像セル１０１１Ａから１０１１Ｄにおいて、同時に読み出し動作が行われる。同様に、４つの撮像セル１０１１Ｅから撮像セル１０１１Ｈにおいて、同時に読み出し動作が行われる。ＳＳｉ１〜ＳＳｉ４のグラフは、スイッチ素子５４０１Ａの制御信号ＳＳｉ１〜ＳＳｉ４の変化を示す。換言すれば、ＳＳｉ１〜ＳＳｉ４のグラフは、スイッチ素子５４０１Ａからスイッチ素子５４０１Ｄのオンおよびオフのタイミングをそれぞれ表現している。ＳＲｉ１〜ＳＲｉ４のグラフは、スイッチ素子５４０２Ａからスイッチ素子５４０２Ｄの制御信号ＳＲｉ１〜ＳＲｉ４の変化を示す。換言すれば、ＳＲｉ１〜ＳＲｉ４のグラフは、スイッチ素子５４０２Ａからスイッチ素子５４０２Ｄのオンおよびオフのタイミングをそれぞれ表現している。ＳＳｏ１、ＳＳｏ３のグラフは、スイッチ素子５４０５Ａの制御信号ＳＳｏ１およびスイッチ素子５４０５Ｃの制御信号ＳＳｏ３の変化を示す。換言すれば、ＳＳｏ１、ＳＳｏ３のグラフは、スイッチ素子５４０５Ａおよびスイッチ素子５４０５Ｃのオンおよびオフのタイミングを表現している。ＳＲｏ１、ＳＲｏ３のグラフは、スイッチ素子５４０６Ａの制御信号ＳＲｏ１およびスイッチ素子５４０６Ｃの制御信号ＳＲｏ３の変化を示す。換言すれば、ＳＲｏ１、ＳＲｏ３のグラフは、スイッチ素子５４０６Ａおよびスイッチ素子５４０６Ｃのオンおよびオフのタイミングを表現している。ＳＳｏ２、ＳＳｏ４のグラフは、スイッチ素子５４０５Ｂの制御信号ＳＳｏ２およびスイッチ素子５４０５Ｄの制御信号ＳＳｏ４の変化を示す。換言すれば、ＳＳｏ２、ＳＳｏ４のグラフは、スイッチ素子５４０５Ｂおよびスイッチ素子５４０５Ｄのオンおよびオフのタイミングを表現している。ＳＲｏ２、ＳＲｏ４のグラフは、スイッチ素子５４０６Ｂの制御信号ＳＲｏ２およびスイッチ素子５４０６Ｄの制御信号ＳＲｏ４の変化を示す。換言すれば、ＳＲｏ２、ＳＲｏ４のグラフは、スイッチ素子５４０６Ｂおよびスイッチ素子５４０６Ｄのオンおよびオフのタイミングを表現している。
【０１１７】
また、ＳＬ１のグラフおよびＳＬ１ｂのグラフは、スイッチ素子群５４０７Ａの制御信号ＳＬ１およびスイッチ素子群５４０７Ｂの制御信号ＳＬ１ｂの変化を示す。換言すれば、ＳＬ１のグラフおよびＳＬ１ｂのグラフは、スイッチ素子群５４０７Ａに属するスイッチおよびスイッチ素子群５４０７Ｂに属するスイッチのオンおよびオフのタイミングをそれぞれ表現している。スイッチ素子群５４０７Ａは、スイッチ素子５４０８Ａからスイッチ素子５４０８Ｄを含む。スイッチ素子群５４０７Ｂは、スイッチ素子５４０８Ｅからスイッチ素子５４０８Ｈを含む。
【０１１８】
図１４に示されるように、本実施形態においては、４つの撮像セル１０１１Ａから１０１１Ｄと、４つの撮像セル１０１１Ｅから１０１１Ｈに対し、それぞれ同時に、第２の実施形態と同様に信号電荷読み出し動作、リセット動作、ノイズ抑制動作、およびリセット読み出し動作が行われる。４つの撮像セル１０１１Ａから１０１１Ｄに対しては、図１４に示すタイミングチャートの時刻ｔ１からｔ２の期間が信号読み出し期間、時刻ｔ２からｔ４がリセット期間、時刻ｔ４からｔ５がノイズ抑制期間、時刻ｔ５からｔ６がリセット読み出し期間にそれぞれ対応する。４つの撮像セル１０１１Ｅから１０１１Ｈに対しては、図１４に示すタイミングチャートの時刻ｔ７からｔ８の期間が信号読み出し期間、時刻ｔ８からｔ１０がリセット期間、時刻ｔ１０からｔ１１がノイズ抑制期間、時刻ｔ１１からｔ１２がリセット読み出し期間にそれぞれ対応する。また、図１４に示すタイミングチャートの時刻ｔ１から時刻ｔ６の期間において、４つの撮像セル１０１１Ａから１０１１Ｄの読み出しを行う間は制御信号ＳＬ１をハイレベルにし、スイッチ素子群５４０７Ａに属するスイッチを導通させる。このことにより、サンプリング回路５４０Ａから５４０Ｄに、出力信号線１０１４Ａから出力信号線１０１４Ｄを介して信号を選択的に伝達する。一方で、時刻ｔ７から時刻ｔ１２の期間において４つの撮像セル１０１１Ｅから１０１１Ｈの読み出しを行う間は、制御信号ＳＬ１ｂをハイレベルにし、スイッチ素子群５４０７Ｂに属するスイッチを導通させる。このようにして、サンプリング回路５４０Ａから５４０Ｄに、出力信号線１０１４Ｅから１０１３Ｈの信号を選択的に伝達する。
【０１１９】
また、本実施形態においては、各列に２個のＡＤ変換回路５４１Ａおよび５４１Ｂを設けている。制御信号ＳＳｏ１およびＳＳｏ３、または制御信号ＳＲｏ１およびＳＲｏ３を同時にハイレベルにすることにより、サンプリング回路５４０Ａにサンプリングされた信号をＡＤ変換回路５４１０Ａに、サンプリング回路５４０Ｃにサンプリングされた信号をＡＤ変換回路５４１０Ｂに、同時に伝達する。同様に、制御信号ＳＳｏ２およびＳＳｏ２、または制御信号ＳＲｏ２およびＳＲｏ４を同時にハイレベルにすることにより、サンプリング回路５４０Ｂにサンプリングされた信号をＡＤ変換回路５４１０Ａに、サンプリング回路５４０Ｄにサンプリングされた信号をＡＤ変換回路５４１０Ｂに、同時に伝達する。なお、本実施形態においても、第１の実施形態と同様、ＡＤ変換回路の配置される個数、およびサンプリング回路内のサンプリング容量素子の有無については、本開示に記載のものに限定されない。
【０１２０】
本実施形態においては、各列に配置される出力信号線の本数を８本としている。このことにより、４つの撮像セル１０１１Ａから撮像セル１０１１Ｄを同時に読み出すことができる。したがって、撮像装置３００Ｃをより高速に動作させることができる。
【０１２１】
また、本実施形態においては、同時に読み出しを行う撮像セル１０１１Ａから１０１１Ｄ、および、撮像セル１０１１Ｅから１０１１Ｈが、それぞれ共通のバイアス信号線１０１３Ａおよび１０１３Ｂに接続されている。つまり、第１および第２の実施形態と同様に、同時に読み出し動作を行う撮像セル間でバイアス信号線を共有している。このことにより、第１の実施形態および第２の実施形態と同様に、より大きなノイズ抑制効果を得ることができる。
【０１２２】
（第３の実施形態の変形例１）
また、本実施形態に記載の撮像装置３００Ｃにおいて、バイアス信号線１０１３Ａおよび１０１３Ｂが、それぞれ列方向に隣接する４つの撮像セルによって共有されていたが、同時に読み出し動作を行う撮像セルの数を変更する場合には、バイアス信号線を共有する撮像セルの数を変更してもよい。例えば、図１５に示す撮像装置３００Ｄのように構成することもできる。撮像装置３００Ｄにおいて、列方向に隣接する２つの撮像セルによってバイアス信号線１２１３Ａおよび１２１３Ｂが共有されている。具体的には、撮像セル１０１１Ａ、撮像セル１０１１Ｂがバイアス信号線１２１３Ａに接続されており、撮像セル１０１１Ｃ、撮像セル１０１１Ｄがバイアス信号線１２１４Ｂに接続されている。同様に、撮像セル１０１１Ｅ、撮像セル１０１１Ｆがバイアス信号線１２１３Ａに接続されており、撮像セル１０１１Ｇ、撮像セル１０１１Ｈがバイアス信号線１２１３Ｂに接続されている。撮像装置３００Ｄにおいて、撮像セル１０１１Ａおよび撮像セル１０１１Ｂ、ならびに、撮像セル１０１１Ｃおよび撮像セル１０１１Ｄが、それぞれ同時に読み出される。同様に、撮像セル１０１１Ｅおよび撮像セル１０１１Ｆ、ならびに、撮像セル１０１１Ｇおよび撮像セル１０１１Ｈが、それぞれ同時に読み出される。
【０１２３】
あるいは、より多くの撮像セルを同時に読み出す構成とすることもできる。例えば、同じ列に属する６つの撮像セルから同時に読み出し動作を行う場合には、６つの撮像セルでバイアス信号線を共有し、それぞれの撮像セルを異なる出力信号線に接続する構成とすればよい。この場合においても、図１４に示すものと同様の動作フローで撮像装置３００Ｄを動作させることにより、同様の効果を得ることができる。
【０１２４】
（実施の形態４）
図１６に、本実施形態における撮像装置３００Ｄの構成を示す。図１６に記載されるように、本実施形態において、撮像セル１６１１の構成が第２の実施形態における撮像セル８１１の構成と異なっている、以下、第２の実施形態との差異について説明し、同様の構成については説明を省略する。
【０１２５】
撮像セル１６１１Ａにおいて、帯域制御トランジスタ１６１１１Ａのソースまたはドレインの一方は、増幅トランジスタ１６１２１Ｄのソースおよびドレインの一方ではなく、選択制御トランジスタ１６１２２Ａのソースおよびドレインの他方に接続されている。
【０１２６】
次に、図１７を参照しながら、本実施形態における撮像装置３００Ｄの動作フローを説明する。以下、４ｎ行目の撮像セル１６１１Ａを例にとって詳細な動作フローを説明する。図１６中の他の撮像セルにおいても、構成する要素の符号が異なるのみで、動作は同様に説明される。なお、図９と共通する動作については説明を省略する。
【０１２７】
（信号電荷読み出し期間）
図９で示される動作フローと同様である。
【０１２８】
（リセット期間）
時刻ｔ２において、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）をハイレベルに、リセット制御信号線Ｌｒｓの電圧Ｖｒｓ（Ａ）をハイレベルにそれぞれ設定する。これにより、帯域制御トランジスタ１６１１１Ａおよびリセットトランジスタ１６１１３Ａがオン状態になる。同時に、選択制御信号線Ｌｓｅｌの電圧Ｖｓｅｌを電圧Ｖｃａｓに設定する。これにより、選択トランジスタ１６１２２Ａと増幅トランジスタ１６１２１Ａとがカスコード接続されたソース接地増幅回路が形成される。このソース接地増幅回路の増幅率を−Ａ‘としたとき、Ａ’は第２の実施形態におけるソース接地増幅回路の増幅率の絶対値Ａよりもさらに大きな値になる。具体的には、Ａ’はＡの数１０から数１００倍となる。加えて、帯域制御トランジスタ１６１１１Ａおよびリセットトランジスタ１６１１３Ａがオンの状態であるため、ソース接地増幅回路の入出力端が短絡された状態になり、ソース接地増幅回路はリセットされた状態になる。このリセット状態におけるソース接地増幅回路の出力をＶＲＳＴとすると、電荷蓄積部ＦＤの電圧はＶＲＳＴと等しくなる。
【０１２９】
時刻ｔ３において，リセット制御信号線Ｌｒｓの電圧Ｖｒｓ（Ａ）をローレベルにし、リセットトランジスタ１６１１３Ａをオフにする。このとき、撮像セル１６１１Ａでは、増幅率が−Ａ‘×Ｂ倍の帰還回路が形成されている。そのため、リセットトランジスタ１６１１３Ａをオフしたときに発生する、電荷蓄積部ＦＤにおけるｋＴＣノイズは、１／（１＋Ａ’×Ｂ）倍に抑制される。本実施形態においては、ソース接地増幅回路の増幅率の絶対値Ａ‘を第２の実施形態に比べさらに大きな値にすることができるため、ｋＴＣノイズの抑制倍率をさらに小さくすることができる。
【０１３０】
（ノイズ抑制期間）
時刻ｔ２４から時刻ｔ２５の期間には、帯域制御信号線Ｌｆｂの電圧Ｖｆｂ（Ａ）をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その結果、帯域制御トランジスタ１６１１１Ａで発生するｋＴＣノイズは、撮像セル１６１１Ａにおいて形成される帰還回路により、｛１＋（１＋Ａ’×Ｂ）×Ｃｆｄ／Ｃｓ｝＾（１／２）／（１＋Ａ’×Ｂ）倍に抑制される。
【０１３１】
また、本実施形態においても、帯域制御トランジスタ１６１１１Ａが、帯域制御トランジスタ１６１１１Ａのしきい値電圧を跨いでオン状態からオフ状態に徐々に変化するように帯域制御信号Ｖｆｂを制御する、テーパリセットを行ってもよい。
【０１３２】
（リセット電圧読み出し期間）
続いて、時刻ｔ２５において再度選択トランジスタ１６１２２Ａと、スイッチ素子４２２と、スイッチ素子４３２Ａとをオン状態にし、ソースフォロワ回路を形成する。これにより、リセット電圧ＶＲＳＴを読み出す。第２の実施形態と同様に、時刻ｔ１に読み出された光電変換部１６１１２Ａの出力信号と、時刻ｔ５に読み出されたリセット電圧との差分をとることで、ＣＤＳを行うことができる。
【０１３３】
本実施形態においても、撮像セル１６１１Ａと撮像セル１６１１Ｂとでバイアス信号線１６１３を共有できる。このことにより、第１の実施形態と同様のノイズ抑制効果が得られる。また、本実施形態において、リセット期間およびノイズ抑制期間に、増幅トランジスタ１６１２１Ａと選択トランジスタ１６１２２Ａとがカスコード接続されたソース接地増幅回路が形成される。カスコード接続によってソース接地増幅回路の増幅率の絶対値を大きくすることができ、より大きなノイズ抑制効果を得ることができる。
【０１３４】
（第５の実施形態）
図１８は、本開示における撮像装置によるカメラシステム１９００の構成例を模式的に示す。カメラシステム１９００は、レンズ光学系１９０１と、撮像装置３００と、システムコントローラ１９０３と、カメラ信号処理部１９０４とを備えている。
【０１３５】
レンズ光学系１９０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系１９０１は、撮像装置３００の撮像面に光を集光する。撮像装置３００として、上述した第１から第４の実施形態による撮像装置３００Ａ〜３００Ｄのいずれかを用いることができる。
【０１３６】
システムコントローラ１９０３は、カメラシステム１９００全体を制御する。システムコントローラ１９０３は、例えばマイクロコンピュータによって実現され得る。
【０１３７】
カメラ信号処理部１９０４は、撮像装置３００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部１９０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部１９０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
【０１３８】
本実施形態においても、第１の実施形態から第４の実施形態と同様の効果が得られる。
【０１３９】
なお、本開示におけるトランジスタは、ＦＥＴであってもよく、バイポーラトランジスタであってもよい。トランジスタとしてＦＥＴを用いる場合、トランジスタはＮチャンネルＭＯＳＦＥＴであってもよく、ＰチャンネルＭＯＳＦＥＴであってもよい。すべてのトランジスタがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴであってもよいし、一部のトランジスタがＮチャンネルＭＯＳＦＥＴで、他のトランジスタがＰチャンネルＭＯＳＦＥＴであってもよい。
【０１４０】
なお、第１の実施形態から第５の実施形態において、光電変換部と電荷蓄積部ＦＤとは直接接続されているが、光電変換部と電荷蓄積部ＦＤとが転送トランジスタを介して接続されていてもよい。
【０１４１】
以上、本開示の実施の形態に係る撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
【０１４２】
例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
【０１４３】
また、上記実施形態に係る各装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１４４】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１４５】
また、上記各実施の形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
【産業上の利用可能性】
【０１４６】
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラなど、様々なカメラシステムおよびセンサシステムに適用できる。
【符号の説明】
【０１４７】
３００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ  撮像装置
３１０、８１０、１０１０、１５１０  画素アレイ
３１１Ａ、３１１Ｂ、３１１Ｃ、３１１Ｄ、４１１Ａ、４１１Ｂ、４１１Ｃ、４１１Ｄ、８１１Ａ、８１１Ｂ、８１１Ｃ、８１１Ｄ、１０１１Ａ、１０１１Ｂ、１０１１Ｃ、１０１１Ｄ、１０１１Ｅ、１０１１Ｆ、１０１１Ｇ、１０１１Ｈ  撮像セル
３１２Ａ、３１２Ｂ、３１２Ｃ、３１２Ｄ、８１２Ａ、８１２Ｂ、８１２Ｃ、８１２Ｄ、１０１２Ａ、１０１２Ｂ、１０１２Ｃ、１０１２Ｄ、１０１２Ｅ、１０１２Ｆ、１０１２Ｇ、１０１２Ｈ  信号検出回路
３１３、８１３、１０１３Ａ、１０１３Ｂ  バイアス信号線
３１４Ａ、３１４Ｂ、８１４Ａ、８１４Ｂ、１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、１０１４Ｆ、１０１４Ｇ、１０１４Ｈ  出力信号線
３２０、８２０、１０２０  バイアス制御部
３３０、８３０、１０３０  定電流源回路
３４０、８４０、１０４０  カラム信号処理回路
３５０  垂直走査回路
３６０  水平信号読み出し回路
３６１  水平共通信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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