(57)【要約】【課題】装置全体を高速に起動できる状態にする。【解決手段】本発明の電子機器は、サブコントローラを有するサブユニットと、サブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、メインコントローラは、サブコントローラに供給される電力状態を制御する電力制御手段と、リセット制御信号により、サブコントローラのリセット状態を制御するリセット制御手段とを有し、サブユニットは、電力制御手段により供給される電圧値に基づき、電源リセット信号を出力する電源リセット信号出力手段と、リセット制御信号と電源リセット信号の両方がサブコントローラのリセットの解除を示す状態にある場合に、サブコントローラのリセットを解除する信号を出力するリセット解除信号出力手段とをさらに有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のサブコントローラを有する第１のサブユニット及び第２のサブコントローラを有する第２のサブユニットと、前記第１及び第２のサブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、
前記メインコントローラは、
前記第１及び第２のサブコントローラに供給される電力状態を制御する電力制御手段と、
リセット制御信号により、前記第１及び第２のサブコントローラのリセット状態を制御するリセット制御手段と
を有し、
前記第１のサブユニットは、
前記電力制御手段の制御により供給される電圧値に基づき、第１の電源リセット信号を出力する第１の電源リセット信号出力手段と、
前記リセット制御信号と前記第１の電源リセット信号の両方が、前記第１のサブコントローラのリセットの解除を示す状態にある場合に、前記第１のサブコントローラのリセットを解除する信号を出力する第１のリセット解除信号出力手段と
をさらに有し、
前記第２のサブユニットは、
前記電力制御手段の制御により供給される電圧値に基づき、第２の電源リセット信号を出力する第２の電源リセット信号出力手段と、
前記リセット制御信号と前記第２の電源リセット信号の両方が前記第２のサブコントローラのリセットの解除を示す状態にある場合に、前記第２のサブコントローラのリセットを解除する信号を出力する第２のリセット解除信号出力手段と
をさらに有することを特徴とする電子機器。
【請求項２】
前記第１のサブユニットは、前記第１のサブコントローラに接続され、前記第１のサブコントローラを起動するための第１のプログラムを記憶した第１の記憶手段をさらに有し、
前記第１のサブコントローラは、前記第１のサブコントローラのリセットを解除する信号に基づいて、前記第１のプログラムにより起動し、
前記第２のサブユニットは、前記第２のサブコントローラに接続され、前記第２のサブコントローラを起動するための第２のプログラムを記憶した第２の記憶手段をさらに有し、
前記第２のサブコントローラは、前記第２のサブコントローラのリセットを解除する信号に基づいて、前記第２のプログラムにより起動することを特徴とする請求項１に記載の電子機器。
【請求項３】
前記第１のサブコントローラ及び前記第２のサブコントローラは、互いに異なるタイミングで、独立して起動可能であることを特徴とする請求項１又は２に記載の電子機器。
【請求項４】
前記メインコントローラは、前記電子機器の通常動作状態よりも消費電力の低い省電力状態においても動作することを特徴とする請求項１から３のいずれか１項に記載の電子機器。
【請求項５】
前記第１の電源リセット信号出力手段は、第１の所定の条件を充足するまでは、第１の状態の前記第１の電源リセット信号を出力し、前記第１の所定の条件を充足したら、前記第１の電源リセット信号を前記第１のサブコントローラのリセットの解除を示す状態とし、
前記第２の電源リセット信号出力手段は、第２の所定の条件を充足するまでは、第２の状態の前記第２の電源リセット信号を出力し、前記第２の所定の条件を充足したら、前記第２の電源リセット信号を前記第２のサブコントローラのリセットの解除を示す状態とすることを特徴とする請求項１から４のいずれか１項に記載の電子機器。
【請求項６】
前記第１の所定の条件は、前記第１のサブユニットに供給される電圧値が第１の閾値を超えてから、第１の所定の期間が経過することであり、
前記第２の所定の条件は、前記第２のサブユニットに供給される電圧値が第２の閾値を超えてから、第２の所定の期間が経過することである請求項５に記載の電子機器。
【請求項７】
前記第１及び第２のサブコントローラは、前記リセット制御信号に対して並列に接続され、
前記第１のサブユニットは、前記第１の電源リセット信号出力手段により出力される第１の電源リセット信号を、前記第２のサブコントローラに伝搬しないように遮断する第１の遮断手段をさらに有し、
前記第２のサブユニットは、前記第２の電源リセット信号出力手段により出力される第２の電源リセット信号を、前記第１のサブコントローラに伝搬しないように遮断する第２の遮断手段をさらに有することを特徴とする請求項１から６のいずれか１項に記載の電子機器。
【請求項８】
前記メインコントローラ、並びに、前記第１及び第２のサブコントローラは、互いに縦列接続され、かつ、各々、通信制御手段をさらに有し、
前記通信制御手段は、所定の通信方式により、他の通信制御手段との接続が完了すると、当該接続が完了したことを示す割り込み信号を発行することを特徴とする請求項１から７のいずれか１項に記載の電子機器。
【請求項９】
前記通信制御手段における所定の通信方式は、シリアル通信方式であることを特徴とする請求項８に記載の電子機器。
【請求項１０】
前記通信制御手段におけるシリアル通信方式は、ＰＣＩ Ｅｘｐｒｅｓｓ規格（登録商標）の通信方式であることを特徴とする請求項９に記載の電子機器。
【請求項１１】
前記通信制御手段により、他の通信制御手段との接続が完了するまで、当該接続に関する通信制御とは異なるタスクの実行が可能であることを特徴とする請求項８から１０のいずれか１項に記載の電子機器。
【請求項１２】
前記電子機器は、記録ヘッドを駆動して画像を記録する記録装置であることを特徴とする請求項１から１１のいずれか１項に記載の電子機器。
【請求項１３】
サブコントローラを有するサブユニットと、前記サブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、
前記メインコントローラは、
前記サブコントローラに供給される電力状態を制御する電力制御手段と、
リセット制御信号により、前記サブコントローラのリセット状態を制御するリセット制御手段と
を有し、
前記サブユニットは、
前記電力制御手段の制御により供給される電圧値に基づき、電源リセット信号を出力する電源リセット信号出力手段と、
前記リセット制御信号と前記電源リセット信号の両方が前記サブコントローラのリセットの解除を示す状態にある場合に、前記サブコントローラのリセットを解除する信号を出力するリセット解除信号出力手段と
をさらに有することを特徴とする電子機器。
【請求項１４】
前記メインコントローラ及び前記サブコントローラは、各々、通信制御手段をさらに有し、
前記通信制御手段は、ＰＣＩ Ｅｘｐｒｅｓｓ規格（登録商標）の通信方式により、他の通信制御手段との接続が完了すると、当該接続が完了したことを示す割り込み信号を発行することを特徴とする請求項１３に記載の電子機器。
【請求項１５】
コンピュータを、請求項１から１４のいずれか１項に記載の電子機器の各手段として機能させるためのプログラム。
【請求項１６】
第１のサブコントローラを有する第１のサブユニット及び第２のサブコントローラを有する第２のサブユニットと、前記第１及び第２のサブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器の制御方法であって、
前記メインコントローラにより、前記第１及び第２のサブコントローラに供給される電力状態を制御する電力制御ステップと、
前記メインコントローラにより、リセット制御信号を用いて、前記第１及び第２のサブコントローラにおけるリセット状態を制御するリセット制御ステップと、
前記第１のサブユニットにより、前記電力制御ステップにおいて供給される電圧値に基づき、第１の電源リセット信号を出力する第１の電源リセット信号出力ステップと、
前記第１のサブユニットにより、前記リセット制御信号と前記第１の電源リセット信号の両方が、前記第１のサブコントローラのリセットの解除を示す状態にある場合に、前記第１のサブコントローラのリセットを解除する信号を出力する第１のリセット解除信号出力ステップと、
前記第２のサブユニットにより、前記電力制御ステップにおいて供給される電圧値に基づき、第２の電源リセット信号を出力する第２の電源リセット信号出力ステップと、
前記第２のサブユニットにより、前記リセット制御信号と前記第２の電源リセット信号の両方が、前記第２のサブコントローラのリセットの解除を示す状態にある場合に、前記第２のサブコントローラのリセットを解除する信号を出力する第２のリセット解除信号出力ステップと、
を含むことを特徴とする電子機器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器、電子機器の制御方法、及びプログラムに関する。
【背景技術】
【０００２】
従来、複数の集積回路チップを搭載した電子機器（装置）、例えば、記録装置であって、記録装置の全体制御、画像処理、メカ制御等を分担して行う記録装置が、製品化されている。
【０００３】
ここで、例えば、特許文献１には、複数の集積回路チップが接続された構成において、メインコントローラからサブコントローラに起動用のプログラムを転送して、サブコントローラを起動する情報処理装置が開示されている。具体的には、この特許文献１の情報処理装置では、先ず、メインコントローラから第１のサブコントローラに起動用プログラムを転送し、その起動用プログラムの転送後に、メインコントローラは、第１のサブコントローラのリセットを解除する。次に、第１のサブコントローラは、リセットが解除されると、第１のサブコントローラを起動する。同様に、メインコントローラから、第１のサブコントローラを介して、第１のサブコントローラに接続される第２のサブコントローラに起動用プログラムを転送することで、第２のサブコントローラを起動する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２１８９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の情報処理装置では、複数のサブコントローラを相互に縦列接続し、プログラムの転送を受けた後に起動するので（即ち、順次下流側に起動するので）、装置全体が起動するまでに時間を要するという問題がある。
【０００６】
そこで、本発明は、前記従来の問題に鑑みてなされたものであって、装置全体を高速に起動できる状態にすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、第１のサブコントローラを有する第１のサブユニット及び第２のサブコントローラを有する第２のサブユニットと、前記第１及び第２のサブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、前記メインコントローラは、前記第１及び第２のサブコントローラに供給される電力状態を制御する電力制御手段と、リセット制御信号により、前記第１及び第２のサブコントローラのリセット状態を制御するリセット制御手段とを有し、前記第１のサブユニットは、前記電力制御手段の制御により供給される電圧値に基づき、第１の電源リセット信号を出力する第１の電源リセット信号出力手段と、前記リセット制御信号と前記第１の電源リセット信号の両方が、前記第１のサブコントローラのリセットの解除を示す状態にある場合に、前記第１のサブコントローラのリセットを解除する信号を出力する第１のリセット解除信号出力手段とをさらに有し、前記第２のサブユニットは、前記電力制御手段の制御により供給される電圧値に基づき、第２の電源リセット信号を出力する第２の電源リセット信号出力手段と、前記リセット制御信号と前記第２の電源リセット信号の両方が前記第２のサブコントローラのリセットの解除を示す状態にある場合に、前記第２のサブコントローラのリセットを解除する信号を出力する第２のリセット解除信号出力手段とをさらに有する。
【発明の効果】
【０００８】
本発明によれば、装置全体を高速に起動できる状態にすることができる。
【図面の簡単な説明】
【０００９】
【図１】インクジェット記録装置の内部構成図である。
【図２】インクジェット記録装置の制御構成図である。
【図３】インクジェット記録装置のリセット構成図である。
【図４】インクジェット記録装置の起動処理を示すフローチャートである。
【図５】インクジェット記録装置の起動時におけるタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態に係る記録装置について説明する。なお、以下の実施形態は、本発明を限定するものではなく、また、本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１１】
図１は、インクジェット記録装置１（以下、記録装置１）の内部構成図である。図において、ｘ方向は水平方向、ｙ方向（紙面垂直方向）は後述する記録ヘッド８において吐出口が配列される方向、ｚ方向は鉛直方向をそれぞれ示す。
【００１２】
記録装置１は、プリント部２とスキャナ部３を備える複合機であり、記録動作と読取動作に関する様々な処理を、プリント部２とスキャナ部３で個別にあるいは連動して実行することができる。スキャナ部３は、ＡＤＦ（オートドキュメントフィーダ）とＦＢＳ（フラットベッドスキャナ）を備えており、ＡＤＦで自動給紙される原稿の読み取りと、ユーザによってＦＢＳの原稿台に置かれた原稿の読み取り（スキャン）を行うことができる。なお、ここでは、プリント部２とスキャナ部３を併せ持った複合機であるが、スキャナ部３を備えない形態であってもよい。また、図１では、記録装置１が記録動作も読取動作も行っていない待機状態にあるときを示す。
【００１３】
プリント部２において、筐体４の鉛直方向下方の底部には、記録媒体（カットシート）Ｓを収容するための第１カセット５Ａと第２カセット５Ｂが着脱可能に設置されている。第１カセット５ＡにはＡ４サイズまでの比較的小さな記録媒体が、第２カセット５ＢにはＡ３サイズまでの比較的大きな記録媒体が、平積みに収容されている。第１カセット５Ａ近傍には、収容されている記録媒体を１枚ずつ分離して給送するための第１給送ユニット６Ａが設けられている。同様に、第２カセット５Ｂ近傍には、第２給送ユニット６Ｂが設けられている。記録動作が行われる際にはいずれか一方のカセットから選択的に記録媒体Ｓが給送される。
【００１４】
搬送ローラ７、排出ローラ１２、ピンチローラ７ａ、拍車７ｂ、ガイド１８、インナーガイド１９およびフラッパ１１は、記録媒体Ｓを所定の方向に導くための搬送機構である。搬送ローラ７は、記録ヘッド８の上流側および下流側に配され、不図示の搬送モータによって駆動される駆動ローラである。ピンチローラ７ａは、搬送ローラ７と共に記録媒体Ｓをニップして回転する従動ローラである。排出ローラ１２は、搬送ローラ７の下流側に配され、不図示の搬送モータによって駆動される駆動ローラである。拍車７ｂは、記録ヘッド８の下流側に配される搬送ローラ７及び排出ローラ１２と共に記録媒体Ｓを挟持して搬送する。
【００１５】
ガイド１８は、記録媒体Ｓの搬送経路に設けられ、記録媒体Ｓを所定の方向に案内する。インナーガイド１９は、ｙ方向に延在する部材で湾曲した側面を有し、当該側面に沿って記録媒体Ｓを案内する。フラッパ１１は、両面記録動作の際に、記録媒体Ｓが搬送される方向を切り替えるための部材である。排出トレイ１３は、記録動作が完了し、排出ローラ１２によって排出された記録媒体Ｓを積載保持するためのトレイである。
【００１６】
記録ヘッド８は、ラインヘッドタイプのカラーインクジェット記録ヘッドであり、記録データに従ってインクを吐出する吐出口が、図１におけるｙ方向に沿って記録媒体Ｓの幅に相当する分だけ複数、配列されている。記録ヘッド８が待機位置にあるとき、記録ヘッド８の吐出口面８ａは、図１のように鉛直下方を向きキャップユニット１０によってキャップされている。記録動作を行う際は、後述するプリントエンジンユニット９４０によって、吐出口面８ａがプラテン９と対向するように記録ヘッド８の向きが変更される。プラテン９は、ｙ方向に延在する平板によって構成され、記録ヘッド８によって記録動作が行われる記録媒体Ｓを背面から支持する。
【００１７】
インクタンクユニット１４は、記録ヘッド８に供給される４色のインクをそれぞれ貯留する。インク供給ユニット１５は、インクタンクユニット１４と記録ヘッド８を接続する流路の途中に設けられ、記録ヘッド８内のインクの圧力及び流量を適切な範囲に調整する。記録装置１は、循環型のインク供給系を有し、インク供給ユニット１５は記録ヘッド８に供給されるインクの圧力と記録ヘッド８から回収されるインクの流量を適切な範囲に調整する。メンテナンスユニット１６は、キャップユニット１０とワイピングユニット１７を備え、所定のタイミングにこれらを作動させて、記録ヘッド８に対するメンテナンス動作を行う。
【００１８】
次に、記録装置１の制御構成について説明する。記録装置１は、主にプリント部２を統括するプリントエンジンユニット９４０と、スキャナ部３を統括するスキャナエンジンユニット３００と、記録装置１全体を統括するコントローラユニット９００によって構成されている。プリントエンジンユニット９４０は、コントローラユニット（メインコントローラ）９００の指示に従って、各種機構を制御する。プリントエンジンユニット９４０は、複数の画像処理コントローラと記録制御コントローラを備え、コントローラユニットで生成された画像データを分割して、当該複数の画像処理コントローラの各々により並列に画像処理を実行する。以下、図２を用いて、記録装置１の制御構成を説明する。
【００１９】
図２は、記録装置１の制御構成を示すブロック図である。記録装置１は、コントローラユニット９００、並びに、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０、及び記録制御コントローラユニット９３０から構成されるプリントエンジンユニット９４０を備える。即ち、記録装置１は、４つのコントローラユニットを備え、それらのコントローラユニットは、縦列接続される。なお、本実施形態では、第１画像処理コントローラユニット９１０と第２画像処理コントローラユニット９２０に関して、同様の構成を有するものとして説明するが、その構成が異なるものを用いてもよい。
【００２０】
コントローラユニット９００は、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０で画像処理する画像データを生成するメインユニットとして機能する。他方、第１画像処理コントローラユニット９１０及び第２画像処理コントローラユニット９２０は、コントローラユニット９００に対するサブユニットとして機能する。以下、これらのユニットに関して、説明を補足する。
【００２１】
コントローラユニット９００は、上述のように、入力された印刷ジョブに基づいて、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０で画像処理する画像データを生成する。
【００２２】
コントローラユニット９００のＣＰＵ（Central Processing Unit）９０１は、ＲＯＭ９０７に格納されたプログラム等に従って、コントローラユニット全体を制御する演算装置である。レンダラ処理部９０２は、ホスト装置４００からホストＩＦ制御部９０４を介して送信されたページ記述言語（以下、ＰＤＬ）データに基づいて、１ページ分の画像データを生成する。スキャナ画像処理部９０３は、スキャナエンジンユニット３００からスキャナＩＦ制御部９０５を介して送信されたスキャンデータに基づいて、１ページ分の画像データを生成する。
【００２３】
レンダラ処理部９０２又はスキャナ画像処理部９０３で生成された画像データは、コントローラユニット９００のＲＡＭ９０８に一時的に格納され、第１画像処理コントローラユニット９１０又は第２画像処理コントローラユニット９２０に送信される。なお、以降において、送信対象とする画像データが格納されるＲＡＭの領域を、送信バッファ領域と称する。
【００２４】
送信バッファ領域に格納された画像データは、ＡＳＩＣ間ＩＦ制御部９０６を介して第１画像処理コントローラユニット９１０に送信され、第１画像処理コントローラユニット９１０のＲＡＭ９１８に格納される。なお、以降において、受信した画像データが格納されるＲＡＭの領域を、受信バッファ領域と称する。なお、本実施形態では、ＡＳＩＣ間ＩＦとしてＰＣＩ Ｅｘｐｒｅｓｓ規格（登録商標）の通信方式（即ち、シリアル通信方式）を用いる。また、ＰＣＩ Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅ）におけるプロトコル処理及びＤＭＡ制御をＡＳＩＣ間ＩＦ制御部９０６（９１３）で実行する。
【００２５】
第１画像処理コントローラユニット９１０のＣＰＵ９１１は、ＲＡＭ９１８の受信バッファ領域に格納された画像データに関して、第１画像処理コントローラユニット９１０において処理の対象とする画像データであるか判定する。即ち、第１画像処理コントローラユニット９１０のＣＰＵ９１１は、第１画像処理コントローラユニット９１０において記録データ生成処理の対象とする画像データであるか判定する。
【００２６】
その判定の結果、その画像データが記録データ生成処理の対象とする画像データであると判定されると、ＣＰＵ９１１は、ＲＡＭ９１８の受信バッファ領域に格納されている画像データに基づいて、画像処理部９１２に記録データを生成するように命令する。
【００２７】
画像処理部９１２は、上述のＣＰＵ９１１の命令に従って、ＲＡＭ９１８の受信バッファ領域に格納された画像データに基づいて、記録データを生成し、その生成した記録データをＲＡＭ９１８に格納する。なお、以降において、記録データが格納されるＲＡＭの領域を、プリントバッファ領域と称する。
【００２８】
ＲＡＭ９１８のプリントバッファ領域に格納された記録データは、ＡＳＩＣ間ＩＦ制御部９１４を介して第２画像処理コントローラユニット９２０に送信され、ＲＡＭ９２８のプリントバッファ領域に格納される。
【００２９】
他方、その画像データが記録データ生成処理の対象とする画像データではないと判定されると、ＲＡＭ９１８の受信バッファ領域に格納されている画像データを、ＡＳＩＣ間ＩＦ制御部９１４を介して第２画像処理コントローラユニット９２０に転送する。そして、この転送された画像データは、第２画像処理コントローラユニット９２０のＲＡＭ９２８の受信バッファ領域に格納される。
【００３０】
第２画像処理コントローラユニット９２０の画像処理部９２２は、ＲＡＭ９２８の受信バッファ領域に格納されている画像データに基づいて記録データを生成する。画像処理部９２２で生成された記録データは、ＲＡＭ９２８のプリントバッファ領域に格納される。なお、ＲＡＭ９２８のプリントバッファ領域には、第１画像処理コントローラユニット９１０で生成された記録データも格納されるので、最終的に、ＲＡＭ９２８のプリントバッファ領域において、１ページ分の記録データが生成されることとなる。
【００３１】
ＲＡＭ９２８のプリントバッファ領域において、１ページ分の記録データの生成が完了すると、ＣＰＵ９２１は、当該１ページ分の記録データに基づく記録開始通知を、記録制御コントローラユニット９３０に通知する。この記録開始通知の後に、ＣＰＵ９２１は、ＲＡＭ９２８のプリントバッファ領域に格納されている記録データを、ＡＳＩＣ間ＩＦ制御部９２４を介して記録制御コントローラユニット９３０に送信する。そして、この送信された記録データは、記録制御コントローラユニット９３０のＲＡＭ９３８に格納される。
【００３２】
記録制御コントローラユニット９３０は、第２画像処理コントローラユニット９２０から記録開始通知が通知されると、記録データを受信し、その受信した記録データをＲＡＭ９３８に格納する。その後、ＨＶ処理部９３１は、ＲＡＭ９３８に格納された記録データに対してＨＶ変換処理を実行する。ＨＶ処理部９３１は、そのＨＶ変換処理によって並び替えた記録データを、再びＲＡＭ９３８に格納する。記録制御部９３４は、ＲＡＭ９３８に格納されたＨＶ変換処理後の記録データを記録ヘッド８に送信することで、用紙等の記録媒体に画像を記録する記録動作を制御する。
【００３３】
図３は、記録装置１のリセット構成図である。以下、図３を用いて、コントローラユニット９００、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０、記録制御コントローラユニット９３０のリセット構成に関して、詳細に説明する。なお、図３において、図２で図示している構成（ブロック）と同じ構成には同じ符号を付しており、当該構成に関して、ここではその説明を省略する。
【００３４】
メインコントローラＡＳＩＣ１００１は、図２のＣＰＵ９０１、レンダラ処理部９０２、スキャナ画像処理部９０３、ホストＩＦ制御部９０４、スキャナＩＦ制御部９０５、及びＡＳＩＣ間ＩＦ制御部９０６を内部に実装したＡＳＩＣである。メインコントローラＡＳＩＣ１００１にはＲＯＭ９０７、ＲＡＭ９０８が接続され、メインコントローラＡＳＩＣ１００１は、ＲＯＭ９０７に格納された動作用プログラムを読み出すことで、各種動作を制御する。
【００３５】
メインコントローラＡＳＩＣ１００１は、プログラム制御可能な端子としてＰ０１端子、Ｐ０２端子を備え、Ｐ０１端子によりＰ＿ＰＷ＿ＯＮ信号、Ｐ０２端子によりＰ＿ＲＳＴ＿Ｌ信号（リセット制御信号）を駆動する。加えて、これらの信号は、プリントエンジンユニット９４０に配線接続される。
【００３６】
それ以外の端子として、メインコントローラＡＳＩＣ１００１（より詳細には、ＡＳＩＣ間ＩＦ制御部９０６）は、ＰＣＩｅの端子としてＴＸ端子とＲＸ端子を備える。メインコントローラＡＳＩＣ１００１のＴＸ端子から出力される信号ＳＧ＿ＤＷ＿１は、第１画像処理コントローラＡＳＩＣ１０１１のＲＸ１端子に接続される。また、第１画像処理コントローラＡＳＩＣ１０１１のＴＸ１端子から出力される信号ＳＧ＿ＵＰ＿１は、メインコントローラＡＳＩＣ１００１のＲＸ端子に接続される。
【００３７】
補足として、ＰＣＩｅのＴＸ信号、ＲＸ信号は差動信号として規格化されており、図３に示す各々のＡＳＩＣに関して、正極性信号ＴＸ＿Ｐ、その反転信号である負極性信号ＴＸ＿Ｎ、同様にＲＸ＿Ｐ、ＲＸ＿Ｎが組になって差動信号を形成する。なお、以降の説明において、表記を簡便にするため、差動信号としての表記を省略する。
【００３８】
第１画像処理コントローラＡＳＩＣ１０１１は、図２のＣＰＵ９１１、画像処理部９１２、ＡＳＩＣ間ＩＦ制御部９１３、及びＡＳＩＣ間ＩＦ制御部９１４を内部に実装したＡＳＩＣである。第１画像処理コントローラＡＳＩＣ１０１１にはＲＯＭ９１７、ＲＡＭ９１８が接続され、第１画像処理コントローラＡＳＩＣ１０１１は、ＲＯＭ９１７に格納された動作用プログラムを読み出すことで、各種動作を制御する。
【００３９】
第１画像処理コントローラＡＳＩＣ１０１１において、ＡＳＩＣ間ＩＦ制御部９１３は、通信制御部であり、ＰＣＩｅの端子としてＴＸ１端子とＲＸ１端子を備える。また、ＡＳＩＣ間ＩＦ制御部９１３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、メインコントローラＡＳＩＣ１００１との接続は、上述のとおりである。
【００４０】
また、ＡＳＩＣ間ＩＦ制御部９１４はＰＣＩｅの端子としてＴＸ２端子とＲＸ２端子を備え、ＡＳＩＣ間ＩＦ制御部９１４の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。第１画像処理コントローラＡＳＩＣ１０１１のＴＸ２端子から出力される信号ＳＧ＿ＤＷ＿２は、第２画像処理コントローラＡＳＩＣ１０２１のＲＸ１端子に接続される。また、第２画像処理コントローラＡＳＩＣ１０２１のＴＸ１端子から出力される信号ＳＧ＿ＵＰ＿２は、第１画像処理コントローラＡＳＩＣ１０１１のＲＸ２端子に接続される。
【００４１】
第２画像処理コントローラＡＳＩＣ１０２１は、図２のＣＰＵ９２１、画像処理部９２２、ＡＳＩＣ間ＩＦ制御部９２３、ＡＳＩＣ間ＩＦ制御部９２４を内部に実装したＡＳＩＣである。第２画像処理コントローラＡＳＩＣ１０２１にはＲＯＭ９２７、ＲＡＭ９２８が接続され、第２画像処理コントローラＡＳＩＣ１０２１は、ＲＯＭ９２７に格納された動作用プログラムを読み出すことで、各種動作を制御する。
【００４２】
第２画像処理コントローラＡＳＩＣ１０２１は、プログラム制御可能な端子としてＰ２０端子、Ｐ２１端子、Ｐ２２端子を備え、Ｐ２０端子によりＨ＿ＶＨ＿ＯＮ信号、Ｐ２１端子によりＨ＿ＰＷ＿ＯＮ信号、Ｐ２２端子によりＨ＿ＲＳＴ＿Ｌ信号を駆動する。加えて、Ｈ＿ＶＨ＿ＯＮ信号はＦＥＴ１０４３、Ｈ＿ＰＷ＿ＯＮ信号はＦＥＴ１０４２、Ｈ＿ＲＳＴ＿Ｌ信号はオープンドレインバッファ１０３３に配線接続される。
【００４３】
それ以外の端子として、第２画像処理コントローラユニット９２０（より詳細には、ＡＳＩＣ間ＩＦ制御部９２３及びＡＳＩＣ間ＩＦ制御部９２４）は、ＰＣＩｅの端子を備える。第２画像処理コントローラにおいて、ＡＳＩＣ間ＩＦ制御部９２３は、ＰＣＩｅの端子としてＴＸ１端子とＲＸ１端子を備え、ＡＳＩＣ間ＩＦ制御部９２３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、第１画像処理コントローラＡＳＩＣ１０１１との接続は、上述のとおりである。
【００４４】
ＡＳＩＣ間ＩＦ制御部９２４は、ＰＣＩｅの端子としてＴＸ２端子とＲＸ２端子を備え、ＡＳＩＣ間ＩＦ制御部９２４の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。第２画像処理コントローラＡＳＩＣ１０２１のＴＸ２端子から出力される信号ＳＧ＿ＤＷ＿３は、記録制御コントローラＡＳＩＣ１０３１のＲＸ端子に接続される。また、記録制御コントローラＡＳＩＣ１０３１のＴＸ端子から出力される信号ＳＧ＿ＵＰ＿３は、第２画像処理コントローラＡＳＩＣ１０２１のＲＸ２端子に接続される。
【００４５】
記録制御コントローラＡＳＩＣ１０３１は、図２のＨＶ処理部９３１、ＡＳＩＣ間ＩＦ制御部９３３、及び記録制御部９３４を内部に実装したＡＳＩＣである。記録制御コントローラＡＳＩＣ１０３１にはＲＯＭ９３７、ＲＡＭ９３８が接続され、記録制御コントローラＡＳＩＣ１０３１は、ＲＯＭ９３７に格納された動作用プログラムを読み出すことで、各種動作を制御する。
【００４６】
記録制御コントローラＡＳＩＣ１０３１において、ＡＳＩＣ間ＩＦ制御部９３３は、ＰＣＩｅの端子としてＴＸ端子とＲＸ端子を備え、ＡＳＩＣ間ＩＦ制御部９３３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、第２画像処理コントローラＡＳＩＣ１０１１との接続は、上述のとおりである。
【００４７】
次に、第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１を動作させる電源供給（電力制御）系と、初期化動作を制御するリセット信号系に関して説明する。
【００４８】
電源ユニット１０５１は、不図示の商用電源から供給される電力を記録装置１の動作用電源として供給する。具体的には、電源ユニット１０５１は、図３に示されるように、電源ＶＣ、ＶＭ、ＶＨの３系統で供給する。
【００４９】
電源ＶＣは、常夜電源であり、商用電源から電源が供給される間、出力される。電源ＶＣは、メインコントローラＡＳＩＣ１００１の動作用電源として使用される。メインコントローラＡＳＩＣ１００１は、記録装置１の全ての動作モードにおいて通電状態で動作し、省電力モードへの移行、省電力モードからの復帰時にプリントエンジンユニット９４０の電源状態と電源の遮断状態を解除するリセットを制御する。なお、省電力モードとは、本実施形態の記録装置のような電子機器において、一般に行われているモードである。例えば、記録装置において、印刷ジョブの待ち状態にあるとき、印刷制御部等の使用していない部分の電源をオフし省電力状態とする。省電力モードの状態で印刷ジョブを受けると、直ちに通常動作状態に復帰させることができる。このように、電源の状態を遷移させることによって、省電力化を図ることができる。
【００５０】
電源ＶＭはプリントエンジンユニットに、電源ＶＨは記録ヘッド８に供給される。電源ＶＭに関して、電源ＶＭ＿ＳＷとして第１画像処理コントローラ及び第２画像処理コントローラに供給され、電源ＶＭ＿ＳＷ１として記録制御コントローラに供給される。
【００５１】
以下、先ず、電源ＶＭ＿ＳＷに関して、説明を補足する。メインコントローラＡＳＩＣ１００１は、ＦＥＴ１０４１をＰ＿ＰＷ＿ＯＮ信号によりスイッチング制御することで、第１及び第２画像処理コントローラ内部に供給する電源ＶＭ＿ＳＷのオン又はオフを制御する。具体的には、メインコントローラＡＳＩＣ１００１は、Ｐ＿ＰＷ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＭ＿ＳＷをオン、Ｌｏｗレベルに制御することで電源ＶＭ＿ＳＷをオフにする。
【００５２】
第１電源部１０１２は、供給される電源ＶＭ＿ＳＷを、第１画像処理コントローラＡＳＩＣ１０１１、ＲＯＭ９１７、ＲＡＭ９１８、オープンドレインバッファ１０１３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ１に変換する。また、第１電源部１０１２は、リセット端子ＲＳＴ１＿Ｏ＿Ｌを有し、所定の条件を充足するまで、リセット信号を出力する（即ち、電源リセット信号出力手段としても機能する）。具体的には、ＶＤＤ１電源電圧（ＶＤＤ１の電圧値）が所定の閾値を越えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。
【００５３】
オープンドレインバッファ１０１３は、メインコントローラＡＳＩＣ１００１のＰ０２端子から入力されるＰ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ１＿Ｌ信号として第１画像処理コントローラＡＳＩＣ１０１１のリセット端子ＲＳＴ＿Ｌに出力する。
【００５４】
なお、ＲＳＴ１＿Ｌ信号は、上述の第１電源部１０１２のリセット端子ＲＳＴ１＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ１にも接続される。
【００５５】
このような構成により、ＲＳＴ１＿Ｌ信号は、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号（電源リセット信号）の論理積（ＡＮＤ）となる。即ち、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ１＿Ｌ信号はＬｏｗレベルとなる。また、Ｐ＿ＲＳＴ＿Ｌ信号がＨｉｇｈレベル、ＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号がハイ・インピーダンス状態となった場合、上述のプルアップ抵抗によってＲＳＴ１＿Ｌ信号はＨｉｇｈレベルとなる。詰まるところ、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、論理積の構成はリセット解除信号出力手段として機能し、リセット解除信号が出力される。
【００５６】
第２電源部１０２２は、供給される電源ＶＭ＿ＳＷを、第２画像処理コントローラＡＳＩＣ１０２１、ＲＯＭ９２７、ＲＡＭ９２８、オープンドレインバッファ１０２３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ２に変換する。また、第２電源部１０２２は、リセット端子ＲＳＴ２＿Ｏ＿Ｌを有し、所定の条件を充足するまで、リセット信号を出力する。具体的には、ＶＤＤ２電源電圧（ＶＤＤ２の電圧値）が所定の閾値を越えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。
【００５７】
オープンドレインバッファ１０２３は、メインコントローラＡＳＩＣ１００１のＰ０２端子から入力されるＰ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ２＿Ｌ信号として第２画像処理コントローラＡＳＩＣ１０２１のリセット端子ＲＳＴ＿Ｌに出力する。
【００５８】
なお、ＲＳＴ２＿Ｌ信号は、上述の第２電源部１０２２のリセット端子ＲＳＴ２＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ２にも接続される。
【００５９】
このような構成により、ＲＳＴ２＿Ｌ信号は、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号の論理積（ＡＮＤ）となる。即ち、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ２＿Ｌ信号はＬｏｗレベルとなる。また、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、上述のプルアップ抵抗によってハイレベルとなる。
【００６０】
なお、ＲＳＴ１＿Ｌ信号及びＲＳＴ２＿Ｌ信号を上述したような構成としたことで、メインコントローラＡＳＩＣ１００１は何等かのエラー状態に陥った場合等に、２つの画像処理コントローラＡＳＩＣの両方に対して、同時にリセットをかけることができる。即ち、メインコントローラＡＳＩＣ１００１は、Ｐ０２端子のＰ＿ＲＳＴ＿Ｌ信号をＬｏｗレベルに駆動することで、第１画像処理コントローラユニット９１０と第２画像処理コントローラユニット９２０の動作を停止することができる。
【００６１】
また、メインコントローラＡＳＩＣ１００１は、記録装置１を省電力モードや電源オフ状態に遷移させる場合、プリントエンジンユニット９４０に対して終了処理を指示し、終了準備が完了した通知を受け取ると、Ｐ＿ＲＳＴ＿Ｌ信号を使ってリセットをかける。第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１がリセット状態になった後、Ｐ＿ＰＷ＿ＯＮ信号を用いて電源ＶＭ＿ＳＷを遮断する。このように、リセット状態にした後に電源をオフにすることで、電源が低下する過渡状態においても、異常な状態が発生することを防止することができる。
【００６２】
次に、電源ＶＭ＿ＳＷ＿１に関して、説明を補足する。第２画像処理コントローラＡＳＩＣ１０２１は、ＦＥＴ１０４２をＨ＿ＰＷ＿ＯＮ信号によりスイッチング制御することで、記録制御コントローラ内部に供給する電源ＶＭ＿ＳＷ＿１のオン又はオフを制御する。具体的には、第２画像処理コントローラＡＳＩＣ１０２１は、Ｈ＿ＰＷ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＭ＿ＳＷ＿１をオン、Ｌｏｗレベルに制御することで電源ＶＭ＿ＳＷ＿１をオフする。
【００６３】
第３電源部１０３２は、供給される電源ＶＭ＿ＳＷ＿１を、記録制御コントローラＡＳＩＣ１０３１、ＲＯＭ９３７、ＲＡＭ９３８、オープンドレインバッファ１０３３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ３に変換する。また、第３電源部１０３２は、リセット端子ＲＳＴ３＿Ｏ＿Ｌを有し、所定の条件を充足するまで、リセット信号を出力する。具体的には、例えば、ＶＤＤ３電源電圧（ＶＤＤ３の電圧値）が所定の閾値を越えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。
【００６４】
オープンドレインバッファ１０３３は、第２画像処理コントローラＡＳＩＣ１０２１のＰ２２端子から入力されるＨ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ３＿Ｌ信号として記録制御コントローラＡＳＩＣ１０３１のリセット端子ＲＳＴ＿Ｌに出力する。
【００６５】
なお、ＲＳＴ３＿Ｌ信号は、上述の第３電源部１０３２のリセット端子ＲＳＴ３＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ３にも接続される。
【００６６】
このような構成により、ＲＳＴ３＿Ｌ信号は、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号の論理積（ＡＮＤ）となる。即ち、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ３＿Ｌ信号はＬｏｗレベルとなる。また、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、上述のプルアップ抵抗によってＨｉｇｈレベルとなる。
【００６７】
なお、ＲＳＴ３＿Ｌ信号を上述したような構成としたことで、第２画像処理コントローラＡＳＩＣ１０２１は何等かのエラー状態に陥った場合等に、記録制御コントローラＡＳＩＣ１０３１にリセットをかけることができる。即ち、第２画像処理コントローラＡＳＩＣ１０２１は、Ｐ２２端子のＨ＿ＲＳＴ＿Ｌ信号をＬｏｗレベルに駆動することで、記録制御コントローラユニット９３０の動作を停止することができる。
【００６８】
また、電源ＶＨに関して、電源ＶＨ＿ＳＷとして記録ヘッド８に供給される。以下、電源ＶＨ＿ＳＷに関して、説明を補足する。第２画像処理コントローラＡＳＩＣ１０２１は、ＦＥＴ１０４３を、Ｐ２０端子から出力するＨ＿ＶＨ＿ＯＮ信号によりスイッチング制御することで、記録ヘッド８内部に供給する電源ＶＨ＿ＳＷのオン又はオフを制御する。具体的には、第２画像処理コントローラユニット９２０は、Ｈ＿ＶＨ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＨ＿ＳＷをオン、Ｌｏｗレベルに制御することで電源ＶＨ＿ＳＷをオフにする。
【００６９】
その他、オープンドレインバッファについて説明を補足する。第１電源部１０１２又は第２電源部１０２２において、電源電圧が一時的に低下する等の状態が発生すると、リセット信号（ＲＳＴ１＿Ｌ信号又はＲＳＴ２＿Ｌ信号）をＬｏｗレベルに駆動する。そして、リセット信号がＬｏｗレベルに駆動されると、画像処理コントローラＡＳＩＣにリセットがかかる。その一方で、リセット構成として、オープンドレインバッファ１０１３、１０２３が各々、組み込まれていることから、電源部で駆動されるリセット信号の状態は、他方の画像処理コントローラＡＳＩＣに伝搬しない。即ち、この場合、電源に何らかの異常が発生した画像処理コントローラＡＳＩＣにのみリセットがかかることになり、正常な電源状態の画像処理コントローラＡＳＩＣは、動作を継続することができる。また、これにより正常な電源状態で動作を継続できる画像処理コントローラＡＳＩＣは、他方のコントローラＡＳＩＣで電源異常が発生した場合のエラーログを取得する等、適切なエラー処理を実行することができる。
【００７０】
図４は、記録装置１の起動処理を示すフローチャートである。より詳細には、記録装置１のコントローラユニット９００とプリントエンジンユニット９４０（即ち、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０）の起動時における処理の手順を示すフローチャートである。以下、図４のフローチャートに従って、処理を説明する。
【００７１】
コントローラユニット９００のメインコントローラＡＳＩＣ１００１は、記録装置１の電源がオンされると処理を開始し、ステップＳ１１０１において、ＲＯＭ９０７からプログラムを読み込み、初期化処理を実行する。
【００７２】
上述の図３で説明したように、メインコントローラＡＳＩＣ１００１は、記録装置１の全ての動作モードにおいてオン状態で動作し、省電力モードへの移行、省電力モードからの復帰時にプリントエンジンユニット９４０の電源とリセットを制御する。なお、図４では、メインコントローラＡＳＩＣ１００１の電源をオンにする処理から説明しているが、省電力モードから復帰させる処理では、復帰イベントを受けると、プリントエンジンユニット９４０の電源をオンにする処理から開始する。
【００７３】
ステップＳ１１０２において、Ｐ０１端子の出力レベル（即ち、Ｐ＿ＰＷ＿ＯＮ信号）をＬｏｗレベルからＨｉｇｈレベルに遷移させ、プリントエンジンユニット９４０の電源をオンに制御する。即ち、Ｐ＿ＰＷ＿ＯＮ信号をＬｏｗレベルからＨｉｇｈレベルに遷移させることによって、上述のようにＦＥＴ１０４１をオンに制御し、電源ＶＭ＿ＳＷをオンにする。電源ＶＭ＿ＳＷをオンにすることによって、第１電源部１０１２から第１画像処理コントローラＡＳＩＣ１０１１に電源ＶＤＤ１が供給される。同様に、第２電源部１０２２から第２画像処理コントローラＡＳＩＣ１０２１に電源ＶＤＤ２が供給される。
【００７４】
ステップＳ１１０３において、Ｐ０２端子の出力レベルをＬｏｗレベルからＨｉｇｈレベルに遷移させ、第１画像処理コントローラＡＳＩＣ１０１１、及び第２画像処理コントローラＡＳＩＣ１０２１のリセット解除処理を実行する。第１画像処理コントローラＡＳＩＣ１０１１のリセット端子ＲＳＴ＿Ｌは、オープンドレインバッファ１０１３の出力と第１電源部１０１２のリセット端子ＲＳＴ１＿Ｏ＿Ｌの出力の論理積（ＡＮＤ）となる。上述のように、これら２つの信号は、共にＬｏｗレベル駆動を停止するとＲＳＴ１＿Ｌ信号はＨｉｇｈレベルとなり、第１画像処理コントローラＡＳＩＣ１０１１のリセットが解除される。
【００７５】
第２画像処理コントローラＡＳＩＣ１０２１のリセットに関しても、第１画像処理コントローラＡＳＩＣ１０１１のリセットと同様である。即ち、オープンドレインバッファ１０２３の出力と第２電源部１０２２のリセット端子ＲＳＴ２＿Ｏ＿Ｌが共にローレベル駆動を停止するとＲＳＴ２＿Ｌ信号はＨｉｇｈレベルとなり、第２画像処理コントローラＡＳＩＣ１０２１のリセットが解除される。
【００７６】
ステップＳ１１０４において、ＡＳＩＣ間ＩＦ制御部９０６を起動する。ステップＳ１１０５において、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１間の通信路であるＰＣＩｅの接続（ここでは、接続１と称する）が完了したか否かを判定する。
【００７７】
具体的には、ＡＳＩＣ間ＩＦ制御部９０６は、ハードウェアレベルで動作する通信条件を対向チップとやり取りするリンクトレーニングで通信ネゴシエーションを実行する。メインコントローラＡＳＩＣ１００１は、ＳＧ＿ＤＷ＿１信号を用いてネゴシエーション条件を送信し、ＳＧ＿ＵＰ＿１信号で第１画像処理コントローラＡＳＩＣ１０１１からネゴシエーション条件を受信し、条件が一致して接続が完了すると割り込みを発行する。即ち、ＰＣＩｅにおけるリンク確立状態となる。メインコントローラＡＳＩＣ１００１のＣＰＵ９０１は、この割り込みを受信すると、接続１が完了したことを認識する。
【００７８】
メインコントローラＡＳＩＣ１００１は、接続１が完了すると、処理をステップＳ１１０７に移行させる。このように、ＰＣＩｅをチップ間通信手段として用いることで、リンク確立状態に遷移したことを割り込み通知で認識することができる。そのため、通信可能状態を判定する上で、ＰＣＩｅ信号以外の信号を別途、用いる必要がないため（実装する必要がないため）、チップの端子数やプリント基板における配線数を削減することができる。
【００７９】
他方、メインコントローラＡＳＩＣ１００１は、接続１が完了していないと（Ｓ１１０５ Ｎｏ）、ステップＳ１１０６において、接続１が予め設定された所定時間内に完了するか否かを判定する。ここで、接続１が完了しない場合はタイムアウトとなり、エラーと判定される。
【００８０】
ステップＳ１１０７において、メインコントローラＡＳＩＣ１００１は、通信接続１の各種初期化処理を実行する。具体的には、例えば、対向ＡＳＩＣをメモリマップに配置する初期設定等を実行する。そして、この通信接続１の各種初期化処理が実行されると、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１は、ＰＣＩｅを経由してチップ間通信が可能となる。
【００８１】
なお、ステップＳ１１０５、Ｓ１１０６では接続１が完了するまで待機するように図示しているが、実際には、接続１の完了を割り込み通知で認識することができるので、この期間に他のタスクを実行することができる。そのため、無駄なウェイト状態を設定することなく、動作させることができる。
【００８２】
次に、プリントエンジンユニット９４０の第１画像処理コントローラＡＳＩＣ１０１１の起動時における処理の手順について説明する。プリントエンジンユニット９４０の第１画像処理コントローラＡＳＩＣ１０１１は、メインコントローラＡＳＩＣ１００１により電源がオンされ、上述したようにＲＳＴ１＿Ｌ信号がＨｉｇｈレベルに遷移すると、リセット解除状態となって処理を開始する。
【００８３】
ステップＳ１１１１において、第１画像処理コントローラＡＳＩＣ１０１１は、ＲＯＭ９１７からプログラムを読み込み、初期化処理を実行する。ステップＳ１１１２において、第１画像処理コントローラＡＳＩＣ１０１１は、ＡＳＩＣ間ＩＦ制御部９１３、９１４を起動する。
【００８４】
ステップＳ１１１３において、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１間の通信路であるＰＣＩｅの接続（接続１）が完了したか否かを判定する。
【００８５】
具体的には、ＡＳＩＣ間ＩＦ制御部９１３は、ハードウェアレベルで動作する通信条件を対向チップとやり取りするリンクトレーニングで通信ネゴシエーションを実行する。第１画像処理コントローラＡＳＩＣ１０１１は、ＳＧ＿ＵＰ＿１信号を用いてネゴシエーション条件を送信し、ＳＧ＿ＤＷ＿１信号でメインコントローラＡＳＩＣ１００１からネゴシエーション条件を受信し、条件が一致して接続が完了すると割り込みを発行する。即ち、ＰＣＩｅにおけるリンク確立状態となる。第１画像処理コントローラＡＳＩＣ１０１１のＣＰＵ９１１は、この割り込みを受信すると、接続１が完了したことを認識する。
【００８６】
第１画像処理コントローラＡＳＩＣ１０１１は、接続１が完了すると、処理をステップＳ１１１５に移行させる。他方、第１画像処理コントローラＡＳＩＣ１０１１は、接続１が完了していないと（Ｓ１１１３ Ｎｏ）、ステップＳ１１１４において、接続１が予め設定された所定時間内に完了するか否かを判定する。ここで、接続１が完了しない場合はタイムアウトとなり、エラーと判定される。
【００８７】
ステップＳ１１１５において、第１画像処理コントローラＡＳＩＣ１０１１は、通信接続１の各種初期化処理を実行する。具体的には、例えば、ＡＳＩＣ間ＩＦ制御部９１３の初期設定等を実行する。そして、この通信接続１の各種初期化処理が実行されると、第１画像処理コントローラＡＳＩＣ１０１１とメインコントローラＡＳＩＣ１００１は、ＰＣＩｅを経由してチップ間通信が可能となる。
【００８８】
なお、ステップＳ１１１３、Ｓ１１１４では接続１が完了するまで待機するように図示しているが、実際には、この期間に他のタスクを実行し、無駄なウェイト状態を設定することなく動作させることができる。
【００８９】
また、第１画像処理コントローラＡＳＩＣ１０１１におけるステップＳ１１１６−Ｓ１１１８の処理は、第２画像処理コントローラＡＳＩＣ１０２１とのチップ間通信をＡＳＩＣ間ＩＦ制御部９１４によりステップＳ１１１３−Ｓ１１１５と同様に実行される。
【００９０】
次に、プリントエンジンユニット９４０の第２画像処理コントローラＡＳＩＣ１０２１の起動時における処理の手順について説明する。プリントエンジンユニット９４０の第２画像処理コントローラＡＳＩＣ１０２１は、メインコントローラＡＳＩＣ１００１により電源がオンされ、上述したようにＲＳＴ２＿Ｌ信号がＨｉｇｈレベルに遷移すると、リセット解除状態となって処理を開始する。
【００９１】
ステップＳ１１２１において、第２画像処理コントローラＡＳＩＣ１０２１は、ＲＯＭ９２７からプログラムを読み込み、初期化処理を実行する。なお、その後の処理（即ち、ステップＳ１１２２−Ｓ１１２５の処理）に関して、第１画像処理コントローラＡＳＩＣ１１０１におけるステップＳ１１１２-Ｓ１１１５の処理と同様であることから、ここでは、その詳細な説明を省略する。また、記録制御コントローラユニット９３０を起動する処理についても、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１間の起動処理とおおよそ同様であることから、その説明を省略する。
【００９２】
このように、図４に示すフローチャートに従って処理を実行することで、記録装置１を起動することができる。また、このように起動することで、コントローラユニット９００から、第１画像処理コントローラＡＳＩＣ１０１１用のプログラムを、第１画像処理コントローラユニット９１０のＲＡＭ９１８に転送する処理が不要となることがわかる。加えて、第１画像処理コントローラＡＳＩＣ１０１１においても、転送されたプログラムをＲＡＭ９１８に格納する等の処理が不要となることがわかる。
【００９３】
さらに、上述のようにプログラムを転送する必要がないため、チップ数が３チップ、４チップと増加した場合であっても、各チップを順次起動することなく、同時並列に独立して起動可能であるため、起動時間がチップ数と共に長くなることはない。
【００９４】
その他、各チップ間をＰＣＩｅで接続することにより、通信可能な状態に遷移したことを割り込みで検出するため、ソフトウェア・ウェイト処理が不要となり、無駄な待ち時間を抑制することができる。
【００９５】
なお、ソフトウェア・ウェイト処理とは、例えば、省電力状態から通常動作状態に復帰させる場合等に行われ得る処理である。電源の状態の制御対象とするサブコントローラにおいては、電源が安定した後、充分なリセット期間が経過してから、リセットを解除する必要がある。このリセット期間は、実装する部品の動作を保障するために、当該部品の規格に周囲温湿度環境の影響による時定数の変化や部品定数の製造ばらつきを考慮したマージンを含めて設定されている。但し、リセット期間を、ソフトウェアタイマを用いて実現する（つまりソフトウェア・ウェイト処理にて実現する）と、常に固定の期間が経過してからリセットが解除されるため、場合によっては、装置全体を高速に起動する上で、妨げとなっていた。
【００９６】
しかしながら、本実施形態では、使用される各部品のばらつきや周囲温湿度環境の影響で時定数に変化があっても、図３の電気回路ハードウェアにより、その時の動作環境条件で最適に動作する。よって、ソフトウェア・ウェイト処理が不要となり、無駄な待ち時間を抑制することができる。なお、図３の電気回路ハードウェアとは、特に、第１電源部１０１２及び第２電源部１０２２の動作や、ＰＣＩｅでの接続のことである。
【００９７】
以上の構成及び処理により、メインコントローラＡＳＩＣ１００１は、省電力時の消費電力を低減した上で、プリントエンジンユニット９４０を電源オフの状態から高速に起動（即ち、通常動作状態に復帰）させることができる。
【００９８】
図５は、記録装置１の起動時におけるタイミングを示すタイミングチャートである。メインコントローラＡＳＩＣ１００１は、時刻ｔ０においてＰ＿ＰＷ＿ＯＮ信号をＬｏｗレベルからＨｉｇｈレベルに遷移させ、プリントエンジンユニット９４０のＶＭ＿ＳＷ電源をオンに制御する。これにより、第１電源部１０１２、第２電源部１０２２へのＶＭ＿ＳＷ電源の供給が開始され、さらに、第１電源部からＶＤＤ１、第２電源部からＶＤＤ２電源の供給が開始され、結果、電圧が上昇する。
【００９９】
また、メインコントローラＡＳＩＣ１００１は、時刻ｔ０でＰ＿ＲＳＴ＿Ｌ信号をＬｏｗレベルからＨｉｇｈレベルに遷移させ、プリントエンジンユニット９４０に対するリセット信号を解除する。さらに、ＡＳＩＣ間ＩＦ制御部９０６は、ＰＣＩｅ信号ＳＧ＿ＤＷ＿１により通信ネゴシエーションを開始する。
【０１００】
なお、図５のタイミングチャートでは、時刻ｔ０において、プリントエンジンユニット電源オン制御、画像処理コントローラＡＳＩＣリセット解除、ＡＳＩＣ間ＩＦ制御部起動が同時に実行されているように図示している。但し、これらの処理は、図４のフローチャートで示したように、ステップＳ１１０２、Ｓ１１０３、Ｓ１１０４の順に、即ち、プリントエンジンユニット電源オン制御、画像処理コントローラＡＳＩＣリセット解除、ＡＳＩＣ間ＩＦ制御部起動の順に実行される。
【０１０１】
第１電源部１０１２は、ＶＤＤ１電源の出力開始時からリセット端子ＲＳＴ１＿Ｏ＿ＬをＬｏｗレベルに駆動する。そして、時刻ｔ１でＶＤＤ１電源の電圧が安定すると判定される閾値を越え、この時刻から時刻ｔ３まで第１電源部１０１２は、リセット端子ＲＳＴ１＿Ｏ＿ＬをＬｏｗレベルに維持する。即ち、図５に示されるように、時刻ｔ１から時刻ｔ３までの期間が、第１電源部１０１２のリセット期間である。
【０１０２】
なお、このリセット期間は、第１画像処理コントローラＡＳＩＣ１０１１をはじめとする各デバイス、電気回路を安定して動作させるために予め設定される。第１電源部１０１２は、時刻ｔ３でリセット端子ＲＳＴ１＿Ｏ＿ＬのＬｏｗレベル駆動を停止する。
【０１０３】
時刻ｔ３において、第１画像処理コントローラＡＳＩＣ１０１１に接続されるリセット信号ＲＳＴ１＿Ｌは、Ｐ＿ＲＳＴ＿Ｌ信号、ＲＳＴ１＿Ｏ＿Ｌ端子から出力される信号が共にＨｉｇｈレベルとなるため、ＡＮＤ論理によってＨｉｇｈレベルとなる。即ち、第１画像処理コントローラＡＳＩＣ１０１１において、リセットが解除される。
【０１０４】
第１画像処理コントローラＡＳＩＣ１０１１は、リセットが解除された時刻ｔ３から初期化動作（即ち、ＲＯＭ９１７から動作用プログラムを読み込む処理）を開始する。
【０１０５】
そして、時刻ｔ５において、第１画像処理コントローラＡＳＩＣ１０１１は、ＡＳＩＣ間ＩＦ制御部９１３を起動し、ＰＣＩｅ信号ＳＧ＿ＵＰ＿１を用いて通信ネゴシエーションを開始する。また、第１画像処理コントローラＡＳＩＣ１０１１は、同時に、ＡＳＩＣ間ＩＦ制御部９１４を起動し、ＰＣＩｅ信号ＳＧ＿ＤＷ＿２を用いて通信ネゴシエーションを開始する。
【０１０６】
時刻ｔ７において、通信ネゴシエーションの結果、通信路１の接続が完了すると、ＰＣＩｅリンクが確立され、以降、通常の通信動作が可能となる。メインコントローラＡＳＩＣ１００１においても、通信路１の接続が完了したことを割り込み通知で検知し、以降、通常の通信動作を必要に応じて実行する。
【０１０７】
第２電源部１０２２は、ＶＤＤ２電源の出力開始時からリセット端子ＲＳＴ２＿Ｏ＿ＬをＬｏｗレベルに駆動する。そして、時刻ｔ２でＶＤＤ２電源の電圧が安定すると判定される閾値を越え、この時刻から時刻ｔ４まで第２電源部１０２２は、リセット端子ＲＳＴ２＿Ｏ＿ＬをＬｏｗレベルに維持する。即ち、図５に示されるように、時刻ｔ２から時刻ｔ４までの期間が、第２電源部１０２２のリセット期間である。
【０１０８】
なお、このリセット期間は、第２画像処理コントローラＡＳＩＣ１０２１をはじめとする各デバイス、電気回路を安定して動作させるために予め設定される。第２電源部１０２２は、時刻ｔ４でリセット端子ＲＳＴ２＿Ｏ＿ＬのＬｏｗレベル駆動を停止する。
【０１０９】
時刻ｔ４において、第２画像処理コントローラＡＳＩＣ１０２１に接続されるリセット信号ＲＳＴ２＿Ｌは、Ｐ＿ＲＳＴ＿Ｌ信号、ＲＳＴ２＿Ｏ＿Ｌ端子から出力される信号が共にＨｉｇｈレベルとなるため、ＡＮＤ論理によってＨｉｇｈレベルとなる。即ち、第２画像処理コントローラＡＳＩＣ１０２１において、リセットが解除される。
【０１１０】
第２画像処理コントローラＡＳＩＣ１０２１は、リセットが解除された時刻ｔ４から初期化動作（即ち、ＲＯＭ９２７から動作用プログラムを読み込み処理）を開始する。
【０１１１】
そして、時刻ｔ６において、第２画像処理コントローラＡＳＩＣ１０２１は、ＡＳＩＣ間ＩＦ制御部９２３を起動し、ＰＣＩｅ信号ＳＧ＿ＵＰ＿２を用いて通信ネゴシエーションを開始する。
【０１１２】
時刻ｔ８において、通信ネゴシエーションの結果、通信路２の接続が完了すると、ＰＣＩｅリンクが確立され、以降、通常の通信動作が可能となる。第１画像処理コントローラＡＳＩＣ１０１１においても、通信路２の接続が完了したことを割り込み通知で検知し、以降、通常の通信動作を必要に応じて実行する。
【０１１３】
なお、図５において、Ｔ１は、時刻ｔ１と時刻ｔ２の差分であり、具体的には、第１電源部１０１２の出力する電源電圧ＶＤＤ１が安定する時間と第２電源部１０２２の出力する電源電圧ＶＤＤ２が安定する時間の差分（時間差）である。補足として、ここでは、第１電源部の方が先に安定する例を示しているが、第２電源部の方が先に安定する場合もあり得る。
【０１１４】
また、Ｔ２は、時刻ｔ３と時刻ｔ４の差分であり、具体的には、第１画像処理コントローラＡＳＩＣ１０１１のリセットが解除される時間と、第２画像処理コントローラＡＳＩＣ１０２１のリセットが解除される時間の差分（時間差）である。補足として、ここでは、第１画像処理コントローラＡＳＩＣ１０１１の方が先にリセットが解除される例を示しているが、第２画像処理コントローラＡＳＩＣ１０２１の方が先にリセットが解除される場合もあり得る。
【０１１５】
即ち、この図５のＴ１、Ｔ２に示されるように、電源電圧が安定するまでの時間、リセットが解除される時間に時間差が生じることがわかる。そこで、上述のように、本実施形態に係る記録装置１では、図３のような構成（より具体的には、ＰＣＩｅでチップ間を接続する構成）とすることで、Ｔ１、Ｔ２の時間差が生じる場合であっても、ソフトウェア・ウェイト処理等の実装を不要としている。加えて、実装する各素子に関して、例えば、周囲温湿度環境の影響で時定数に変化（ばらつき）が生じる場合であっても、電気回路をその時の動作環境に応じて最適に動作させるために、ソフトウェア・ウェイト処理においてマージンを含める必要がない。そのため、最短時間で起動することが可能となる。
【０１１６】
また、図３のような構成とすることで、２つの画像処理コントローラＡＳＩＣ（第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１）のリセット解除のタイミングに関して、どちらが先に解除されてもよい。
【０１１７】
以上、説明したように、第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１には各々ＲＯＭを接続しており、動作用プログラムを転送した後に起動し、初期化を行う必要がなくなるため、その分、起動時間を速くできる。
【０１１８】
また、ハードウェア動作で決定されるリセット期間での起動が可能なため、ソフトウェア・ウェイトが不要となり、最適な起動時間で起動させることができる。
【０１１９】
さらに、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１は別電源であることから、上述したように、個別に独立して制御することができる。即ち、第１電源部１０１２、第２電源部１０２２に供給する電源を個別に制御可能な構成とすることで、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０の電源を個別に制御することができる。具体的には、第２電源部１０２２の前段にＦＥＴを組み込み、そのＦＥＴにおけるスイッチング制御（電源供給の制御）を、メインコントローラＡＳＩＣ１００１又は第１画像処理コントローラＡＳＩＣのいずれかで行うことで、個別に制御することができる。
【０１２０】
なお、上述の実施形態において、第１及び第２画像処理コントローラＡＳＩＣが、各々の受信バッファに格納された画像データに関して各々のユニットにおいて処理すべき画像データであるか否かを判定する構成を示したが、この構成は必須ではない。例えば、受信バッファ領域を２種類用意しておき、片方を自ユニット内で画像処理を行うデータ、他方を自ユニット内で画像処理を行わないデータに割り当てておけば良い。このように構成することで判定処理を行う必要がない。
【０１２１】
また、上述した実施形態において、ＰＣＩｅ通信におけるリンク確立状態へ遷移したことを割り込みでＣＰＵへ通知する構成を示したが、この構成は必須ではない。例えばＡＳＩＣ間ＩＦ制御部において、ＰＣＩｅのリンク状態を示すステータスレジスタとして実装し、レジスタ値の変化をＣＰＵが読み取って検出する手法を用いても実現可能である。
【０１２２】
さらに、上述した実施形態において、各コントローラユニット内のリセット信号経路上にオープンドレインバッファを使用する構成を示したが、この構成は必須ではない。論理的に等価となるＡＮＤゲート回路を用いても実現可能である。
（その他の実施形態）
上述の実施形態では、画像処理コントローラを２個、実装する構成として説明したが、本実施形態では、画像処理コントローラを１個、実装する構成とする。なお、具体的な処理に関して、上述の実施形態におけるメインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１との処理と同様である。
【０１２３】
そのため、画像処理コントローラが１個の構成であっても、実施形態１と同様に、起動時において、画像処理コントローラＡＳＩＣの動作用プログラムを転送してから起動する必要がなく、高速な起動処理が可能である。また、ハードウェア動作で決定されるリセット期間での起動が可能なため（ハードウェア制御で起動することができるため）、ソフトウェア・ウェイトが不要となり、最適な起動時間で起動させることができる。さらに、実装する画像処理コントローラを１個で構成することで、製造コストを削減することができる。
【０１２４】
その他、上述では、画像処理コントローラＡＳＩＣの数を２個、１個とする場合を例に説明したが、画像処理コントローラＡＳＩＣの数は必ずしもこれに限定されず、３個以上でもよい。また、画像処理コントローラＡＳＩＣの数が増加すれば増加するほど、起動時間の短縮をより図ることができる。
【０１２５】
なお、上述の実施形態において、メインコントローラＡＳＩＣと接続されるＡＳＩＣを画像処理コントローラＡＳＩＣとして説明したが、必ずしも、画像処理コントローラである必要はない（即ち、画像処理という機能は、必須ではない）。したがって、他の機能、例えば、モータ制御を行うメカトロニクスコントローラＡＳＩＣを用いても、同様の効果を奏することができる。即ち、上述の実施形態では、その一例として、記録装置を例に説明した。しかしながら、少なくとも上述の電源制御構成及びリセット制御構成を有する装置（電子機器）であれば、本発明を適用することができる。
【０１２６】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。
【符号の説明】
【０１２７】
９００  コントローラユニット
９１０  第１画像処理コントローラユニット
９２０  第２画像処理コントローラユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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