(57)【要約】【課題】絶縁トランスの一次側回路及び二次側回路を有するデジタルアイソレータにおいて、二次側回路での内蔵情報の読出指示の入力端子を二次側回路に追加することなく、当該内蔵情報をデジタルアイソレータの外部に読出すための構成を提供する。【解決手段】一次側回路１０の制御入力端子１５に、二次側回路３０の情報記憶部２４０の内蔵情報の読出指示が入力されると、読出命令出力回路１００から読出命令信号Ｓｃｍが出力される。読出命令信号Ｓｃｍは、主入力信号ＳＧｉｎの使用周波数に対応するパルス幅範囲から外れたパルス幅を有する信号として生成される。送信回路９０は、選択回路８０によって選択された、主入力信号ＳＧｉｎ又は読出命令信号Ｓｃｍを絶縁トランス２０の一次巻線２１へ出力する。読出制御回路２３０は、絶縁トランス２０を経由した受信信号ＳＲ１のパルス幅によって読出指示の入力を検知する。【選択図】図１
2019140641.tif 000002
【特許請求の範囲】
【請求項１】
デジタルアイソレータであって、
第１の一次巻線及び第１の二次巻線を有する第１の絶縁トランスと、
主入力信号が入力される第１の信号入力端子と、前記第１の一次巻線へ第１の送信信号を出力する第１の送信回路とを含む一次側回路と、
前記主入力信号に従った主出力信号を出力する第１の信号出力端子と、前記第１の二次巻線及び前記第１の信号出力端子の間の経路に接続される第１の受信回路と、内蔵情報を予め記憶する記憶部とを含む二次側回路とを備え、
前記一次側回路は、
前記内蔵情報を前記デジタルアイソレータの外部へ読み出すための読出指示を入力するための制御入力端子と、
前記読出指示が入力された第１の期間において、前記主入力信号が使用する周波数領域に対応する第１のパルス幅範囲とは異なる第２のパルス幅範囲内のパルス幅を生成するための読出命令信号を生成する読出命令出力回路と、
前記読出命令出力回路及び前記第１の信号入力端子と前記第１の送信回路との間に配置された第１の選択回路とをさらに含み、
前記第１の選択回路は、前記第１の期間では、前記読出命令出力回路からの前記読出命令信号を前記第１の送信回路へ伝送する一方で、前記読出指示が非入力である第２の期間では、前記第１の信号入力端子に入力された前記主入力信号を前記第１の送信回路へ伝送するように構成され、
前記第１の送信回路は、前記第１の選択回路から伝送された信号に従って前記第１の送信信号を出力し、
前記第１の受信回路は、前記第１の二次巻線の電圧に応じた第１の受信信号を出力し、
前記二次側回路は、
前記第１の受信信号が前記第２のパルス幅範囲内のパルス幅を有することを検知すると、前記記憶部に対して前記内蔵情報の出力を指示する読出制御回路と、
前記第１の受信回路及び前記第１の信号出力端子の間に配置された主信号出力回路とをさらに含み、
前記主信号出力回路は、前記第１の受信信号が前記第１のパルス幅範囲内のパルス幅を有するときに前記第１の受信信号に従って前記主出力信号を生成して前記第１の信号出力端子へ出力する一方で、前記第１の受信信号のパルス幅が前記第１のパルス幅範囲外のパルス幅を有するときには、前記主出力信号の生成を停止するように構成され、
前記デジタルアイソレータは、
前記一次側回路又は前記二次側回路において前記デジタルアイソレータの外部からコンタクト可能に設けられた、前記記憶部から出力された前記内蔵情報が伝達される情報出力端子をさらに備える、デジタルアイソレータ。
【請求項２】
第２の一次巻線及び第２の二次巻線を有する第２の絶縁トランスをさらに備え、
前記二次側回路は、
第２の信号入力端子と、
前記第２の信号入力端子への入力に応じて異常検出信号を生成する異常検出回路と、
前記異常検出回路及び前記記憶部と前記第２の二次巻線との間に配置された第２の選択回路と、
前記第２の選択回路からの入力に従って前記第２の二次巻線へ第２の送信信号を出力する第２の送信回路とをさらに含み、
前記第２の選択回路は、前記読出制御回路が前記記憶部に対して前記内蔵情報の出力を指示する第３の期間では、前記記憶部から読出された前記内蔵情報を前記第２の送信回路へ入力する一方で、前記記憶部に対して前記内蔵情報の出力を指示されない第４の期間では、前記異常検出回路の出力を前記第２の送信回路へ入力するように構成され、
前記一次側回路は、
前記第２の一次巻線の電圧に応じた第２の受信信号を出力する第２の受信回路と、
前記第２の受信信号が伝達されるように構成された第２の信号出力端子とをさらに含み、
前記情報出力端子は、前記第２の信号出力端子と共用される、請求項１記載のデジタルアイソレータ。
【請求項３】
前記情報出力端子は、前記二次側回路に設けられて、前記記憶部から出力された前記内蔵情報が伝達されるように配置される、請求項１記載のデジタルアイソレータ。
【請求項４】
前記二次側回路は、
前記主信号出力回路及び前記記憶部と前記第１の信号出力端子との間に配置された第３の選択回路をさらに含み、
前記第３の選択回路は、前記読出制御回路が前記記憶部に対して前記内蔵情報の出力を指示する第３の期間では、前記記憶部から読出された前記内蔵情報を前記第１の信号出力端子に対して出力する一方で、前記記憶部に対して前記内蔵情報の出力を指示されない第４の期間では、前記主信号出力回路からの前記主出力信号を前記第１の信号出力端子に対して出力するように構成され、
前記情報出力端子は、前記第１の信号出力端子と共用される、請求項１記載のデジタルアイソレータ。
【請求項５】
前記二次側回路は、
前記記憶部及び前記第１の二次巻線の間に接続されて、前記第１の一次巻線へ第２の送信信号を出力する第２の送信回路をさらに含み、
前記読出制御回路が前記記憶部に対して前記内蔵情報の出力を指示する第３の期間では、前記第１の受信回路が停止するとともに前記第２の送信回路が作動して前記内蔵情報に従った前記第２の送信信号を出力する一方で、前記記憶部に対して前記内蔵情報の出力が指示されない第４の期間では、前記第１の受信回路が作動するとともに前記第２の送信回路が停止し、
前記一次側回路は、
前記第１の一次巻線の電圧に応じた第２の受信信号を出力する第２の受信回路をさらに含み、
前記読出命令出力回路は、前記第１の期間の開始に応じて前記読出命令信号を生成し、
前記第２の期間においては、前記第１の送信回路及び前記第１の受信回路が作動するとともに、前記第２の送信回路及び前記第２の受信回路が停止し、
前記第１の期間においては、一部の期間で前記第２の受信回路が作動するとともに前記第１の送信回路が停止する一方で、前記一部の期間以外では前記第２の受信回路が停止するとともに前記第１の送信回路が作動し、
前記一部の期間は、前記第１の期間の開始に応じて、前記第１の送信回路による前記読出命令信号に従った前記第１の送信信号の出力完了後に開始されるとともに、前記第２の受信回路による前記第２の送信信号に従った前記第２の受信信号の出力完了後に終了するように設定され、
前記情報出力端子は、前記一次側回路に設けられて、前記第２の受信信号が伝達されるように配置される、請求項１記載のデジタルアイソレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタルアイソレータに関し、より特定的には、デジタルアイソレータの二次側回路に内蔵された情報の読出に関する。
【背景技術】
【０００２】
高電圧パワーデバイスの駆動回路等において、異電源系統間の信号伝送に電気的絶縁を有した信号伝送が広く用いられている。産業機器においても、機器を取り扱うオペレータの感電事故を防ぐため、機器内部の高電圧部とオペレータが接触する低電圧部が電気的に絶縁されている。
【０００３】
従来、電気的絶縁が必要な信号伝送回路にはフォトカプラが使用されていたが、フォトカプラに替えて、デジタルアイソレータが普及し始めている。デジタルアイソレータは、コンデンサやトランス（パルストランス）といった交流結合素子を介して、電気的絶縁を確保した信号伝送を実現する。デジタルアイソレータは、フォトカプラに比べ経年劣化が小さく、かつ、ＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）プロセスといった汎用性の高い半導体プロセスにおいて実現可能である。
【０００４】
トランスを用いた信号伝送では、入力信号を交流信号に変換してトランスの一次側コイルへ入力する送信回路を含む一次側回路と、トランスの二次側コイルから出力される交流信号を出力信号へ変換する受信回路を含む二次側回路とが必要となる。電気的絶縁を確保するためには、トランスの一次側と二次側が電気的に分離している必要があるので、ＣＭＯＳプロセスにおいて、一次側回路及び二次側回路は、別個の半導体集積回路として製造する必要がある。
【０００５】
近年、不具合発生時の解析・原因特定や不具合品の流出防止のために、個々の半導体集積回路に対して、製造履歴などのトレーサビリティを目的とした識別番号の付与が必要となっている。識別番号は、半導体集積回路の内部に情報として記憶されており、必要に応じて、外部へ読出される。
【０００６】
特許第３７３６５２５号公報（特許文献１）では、プリント基板への実装後の半導体集積回路装置に内蔵された半導体情報（シリアルナンバー）を、実装された状態のままで外部から読み出すための技術が記載されている。具体的には、半導体情報を予め記憶する半導体情報記憶手段と、半導体情報手段とを内蔵した半導体集積回路装置に対して、半導体情報の読出処理を実行させるためのプログラムを記憶する外部記憶手段を接続することによって、当該外部記憶手段のプログラムに基づき、半導体情報出力手段が半導体情報を読み出して外部出力する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３７３６５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の構成では、半導体情報を読み出すために、上記外部記憶手段を接続する端子、すなわち、半導体情報の読出指令を入力する端子を設けることが必要である。しかしながら、デジタルアイソレータでは、一次側回路及び二次側回路が１つのパッケージ内に集積化される場合等、上記のような入力端子の確保が困難となることが懸念される。特に、デジタルアイソレータの受信回路が含まれる二次側回路は、ＭＯＳ−ＦＥＴ（Field  Effect  Transistor）やＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）といった被制御素子を駆動するための出力端子が多数必要となるため、半導体情報の読出を外部から制御するための入力端子の確保が困難となる。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、本発明の目的は、絶縁トランスの一次側回路及び二次側回路を有するデジタルアイソレータにおいて、二次側回路での内蔵情報の読出指示の入力端子を二次側回路に追加することなく、当該内蔵情報をデジタルアイソレータの外部に読出すための構成を提供することである。
【課題を解決するための手段】
【００１０】
本発明のある局面では、デジタルアイソレータは、第１の絶縁トランス、一次側回路、及び、二次側回路、情報出力端子を備える。第１の絶縁トランスは、第１の一次巻線及び第１の二次巻線を有する。一次側回路は、第１の信号入力端子と、第１の送信回路と、制御入力端子と、読出命令出力回路と、第１の選択回路とを含む。二次側回路は、第１の信号出力端子と、第１の受信回路と、読出制御回路と、主信号出力回路とを含む。第１の信号入力端子には、主入力信号が入力される。第１の送信回路は、第１の一次巻線へ第１の送信信号を出力する。制御入力端子には、内蔵情報をデジタルアイソレータの外部へ読み出すための読出指示が入力される。読出命令出力回路は、読出指示が入力された第１の期間において、主入力信号が使用する周波数領域に対応する第１のパルス幅範囲とは異なる第２のパルス幅範囲内のパルス幅を生成するための読出命令信号を生成する。第１の選択回路は、読出命令出力回路及び第１の信号入力端子と第１の送信回路との間に配置される。第１の選択回路は、第１の期間では、読出命令出力回路からの読出命令信号を第１の送信回路へ伝送する一方で、読出指示が非入力である第２の期間では、第１の信号入力端子に入力された主入力信号を第１の送信回路へ伝送するように構成される。第１の信号出力端子は、主入力信号に従った主出力信号を出力する。第１の受信回路は、第１の二次巻線及び第１の信号出力端子の間の経路に接続される。記憶部は、内蔵情報を予め記憶する、第１の送信回路は、第１の選択回路から伝送された信号に従って第１の送信信号を出力する。第１の受信回路は、第１の二次巻線の電圧に応じた第１の受信信号を出力する。読出制御回路は、第１の受信信号が第２のパルス幅範囲内のパルス幅を有することを検知すると、記憶部に対して前記内蔵情報の出力を指示する。主信号出力回路は、第１の受信回路及び第１の信号出力端子の間に配置される。主信号出力回路は、第１の受信信号が第１のパルス幅範囲内のパルス幅を有するときに第１の受信信号に従って主出力信号を生成して第１の信号出力端子へ出力する一方で、第１の受信信号のパルス幅が第１のパルス幅範囲外のパルス幅を有するときには、主出力信号の生成を停止するように構成される。情報出力端子は、一次側回路又は二次側回路においてデジタルアイソレータの外部からコンタクト可能に設けられて、記憶部から出力された内蔵情報が伝達される。
【００１１】
上記デジタルアイソレータによれば、一次側回路の制御入力端子への読出指示に応じて発生される読出命令信号を、主入力信号とは異なる周波数領域の信号として、第１の絶縁トランスを経由する主信号経路と共通の経路で一次側回路から二次側回路へ伝送することができる。この結果、二次側回路での内蔵情報の読出指示の入力端子を二次側回路に追加することなく、デジタルアイソレータの外部からの入力に応じて当該内蔵情報をデジタルアイソレータの外部に出力することができる。
【発明の効果】
【００１２】
本発明によれば、絶縁トランスの一次側回路及び二次側回路を有するデジタルアイソレータにおいて、二次側回路における内蔵情報の読出指示の入力端子を追加することなく、デジタルアイソレータの外部からの入力に応じて当該内蔵情報をデジタルアイソレータの外部に出力することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係るデジタルアイソレータの構成を説明するブロック図である。
【図２】図１に示されたアイソレータの動作例を説明する波形図が示される。
【図３】図１に示された主信号制御回路の構成例を説明する回路図である。
【図４】図１に示された主信号出力回路の動作を説明するためのフローチャートである。
【図５】図１に示された二次側回路中の読出制御回路の動作を説明するためのフローチャートである。
【図６】実施の形態２に係るデジタルアイソレータの構成を説明するブロック図である。
【図７】実施の形態３に係るデジタルアイソレータの構成を説明するブロック図である。
【図８】実施の形態４に係るデジタルアイソレータの構成を説明するブロック図である。
【図９】図８に示された一次側回路の送信回路及び受信回路の制御信号の波形図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１に係るデジタルアイソレータの構成を説明するブロック図である。
【００１６】
図１を参照して、実施の形態１に係るデジタルアイソレータ１０ａは、絶縁トランス２０及び４０と、一次側回路１０と、二次側回路３０とを備える。絶縁トランス２０は一次巻線２１及び二次巻線２２を有する。絶縁トランス４０は一次巻線４１及び二次巻線４２を有する。
【００１７】
一次側回路１０は、信号伝送の対象となる主入力信号ＳＧｉｎを受ける信号入力端子１１と、信号出力端子１２とを含む。一次側回路１０及び二次側回路３０は異なる半導体回路を構成しており、一次側回路１０のグラウンド５と、二次側回路３０のグラウンド６とは電気的に絶縁されている。すなわち、一次側回路１０及び二次側回路３０は、異なるグラウンド５及び６を用いるとともに、絶縁トランス２０，４０によって電気的に絶縁されている。
【００１８】
二次側回路３０は、一次側回路からの伝送信号に従う主出力信号ＳＧｏｕｔを出力するための信号出力端子３１と、センサ１３と接続された信号入力端子３２とを含む。主出力信号ＳＧｏｕｔは、ＩＧＢＴやＭＯＳＦＥＴで構成される被制御対象７に対して出力される。これにより、電気的な絶縁を確保した上で、主入力信号ＳＧｉｎに従って被制御対象７を制御することが可能となる。信号入力端子３２には、センサ出力信号Ｓｎが入力される。
【００１９】
一次側回路１０は、主信号制御回路７０と、選択回路８０と、送信回路９０と、読出命令出力回路１００と、読出制御回路１１０と、受信回路１７０と、選択回路１８０と、情報出力部１９０と、情報記憶部２２０とをさらに含む。
【００２０】
二次側回路３０は、受信回路１２０と、主信号出力回路１３０と、異常検出回路１４０と、選択回路１５０と、送信回路１６０と、読出制御回路２３０と、情報記憶部２４０とをさらに含む。
【００２１】
情報記憶部２２０には、一次側回路１０に関する内蔵情報ＭＭ１が予め記憶される。同様に、情報記憶部２４０には、内蔵情報ＭＭ２が予め記憶される。例えば、内蔵情報ＭＭ１は、一次側回路１０の製造履歴に係る情報である。代表的には、内蔵情報ＭＭ１は、一次側回路１０が生成された半導体回路装置のウェハナンバーやウェハ上のチップ位置等の情報を有する。同様に、内蔵情報ＭＭ２は、例えば、二次側回路３０の製造履歴に係る情報である。
【００２２】
さらに、一次側回路１０には、情報記憶部２２０，２４０に保持された内蔵情報の読出を指示するための読出制御入力ＣＴｉｎを入力するための制御入力端子１５が設けられる。読出制御入力ＣＴｉｎは、２ビットの信号であり、一次側回路１０の情報記憶部２２０からの情報読出を指示する第１ビットＣＴｉｎ（１）と、二次側回路３０の情報記憶部２４０からの情報読出を指示する第２ビットＣＴｉｎ（２）とを有する。以下では、ＣＴｉｎ（１）及びＣＴｉｎ（２）についても、「読出制御入力」と表記する。
【００２３】
図２には、図１に示されたデジタルアイソレータ１０ａの動作例を説明する波形図が示される。
【００２４】
図２を参照して、ＣＴｉｎ（１）は、通常時は“０”であり、デジタルアイソレータ１０ａに対して一次側回路１０の内蔵情報ＭＭ１の読出を指示するときに“１”に設定される。同様に、ＣＴｉｎ（２）は、通常時は“０”であり、デジタルアイソレータ１０ａに対して二次側回路３０の内蔵情報ＭＭ２の読出を指示するときに“１”に設定される。
【００２５】
従って、デジタルアイソレータ１０ａが、通常の信号伝送動作、すなわち、信号入力端子１１に入力された主入力信号ＳＧｉｎを、絶縁トランス２０を経由して二次側回路３０へ伝送して、信号出力端子３１から主出力信号ＳＧｏｕｔを出力する動作を実行する際には、ＣＴｉｎ（１）＝ＣＴｉｎ（２）＝０に設定されている。従って、図２の動作例では、時刻ｔａまでの期間では、通常動作（信号伝送）が実行され、時刻ｔａ〜ｔｂ（ＣＴｉｎ（１）＝１，ＣＴｉｎ（２）＝“０”）では、内蔵情報ＭＭ１（一次側情報）の読出動作が実行され、時刻ｔｂ〜の期間（ＣＴｉｎ（１）＝“０”，ＣＴｉｎ（２）＝“１”）では、内蔵情報ＭＭ２（二次側情報）の読出動作が実行される。
【００２６】
再び図１を参照して、実施の形態１に係るデジタルアイソレータ１０ａでは、読出制御入力ＣＴｉｎを入力するための端子（制御入力端子１５）が二次側回路３０に設けられることなく、二次側回路３０の情報記憶部２４０からの内蔵情報の読出を可能とするための構成を有する。
【００２７】
図１の構成において、主信号制御回路７０は、信号入力端子１１に入力された主入力信号ＳＧｉｎに基づいて、主信号パルスＳＧＰｉを生成する。図３には、主信号制御回路７０の構成例を説明する回路図が示される。
【００２８】
図３を参照して、主信号制御回路７０は、遅延回路７５と、反転回路７６と、ＮＯＲ回路７７と、ＡＮＤ回路７８とを有する。信号入力端子１１に入力された主入力信号ＳＧｉは、遅延回路７５及び反転回路７６に入力される。遅延回路７５は、主入力信号ＳＧｉをＴｄ遅延して出力する。反転回路７６は、主入力信号ＳＧｉの反転信号を生成する。
【００２９】
遅延回路７５の出力信号及び反転回路７６の出力信号は、ＮＯＲ回路７７及びＡＮＤ回路７８の各々に入力される。
【００３０】
従って、ＮＯＲ回路７８からは、主入力信号ＳＧｉの立上りエッジ（“０”から“１”への遷移エッジ）において、Ｔｄのパルス幅を有するパルス信号が出力される。一方で、ＮＯＲ回路７９からは、主入力信号ＳＧｉの立下りエッジ（“１”から“０”への遷移エッジ）において、Ｔｄのパルス幅を有するパルス信号が出力される。
【００３１】
図２に示されるように、主信号制御回路７０からの主信号パルスＳＧＰｉは、主入力信号ＳＧｉの立上りエッジでは正パルスとなり、主入力信号ＳＧｉの立上りエッジでは負パルスとなるように出力される。
【００３２】
読出制御回路１１０は、制御入力端子１５への読出制御入力ＣＴｉｎに従って、制御信号ＣＴ１及び読出指示信号Ｓｍｍ１を生成する。制御信号ＣＴ１は、内蔵情報ＭＭ２の読出を指示する読出制御入力ＣＴｉｎ（２）と同じ信号レベルに設定される。制御信号ＣＴ１は、図１に示すように、選択回路８０へ伝達される。さらに、読出指示信号Ｓｍｍ１は、内蔵情報ＭＭ１の読出を指示する読出制御入力ＣＴｉｎ（１）と同じ信号レベルに設定される。読出指示信号Ｓｍｍ１は、図１に示すように、選択回路１８０及び情報記憶部２２０へ伝達される。
【００３３】
さらに、読出制御回路１１０は、ＣＴｉｎ（２）が“０”から“１”に変化すると、読出命令出力回路１００に対して、読出命令信号Ｓｃｍの出力を指示する。図２の動作例において、読出命令信号Ｓｃｍは、時刻ｔｂにおいて生成される。読出命令信号Ｓｃｍは、主入力信号ＳＧｉｎが使用する周波数領域に相当するパルス幅範囲から外れた読出命令用パルス幅を生成するための交流信号であり、正パルス及び負パルスを有する。すなわち、正パルス及び負パルスの間の時間差が、上記読出命令用パルス幅に相当する。例えば、図２のように、読出命令信号Ｓｃｍにおける上記時間差は、主入力信号ＳＧｉｎの使用周波数領域に相当するパルス幅範囲よりも短く設定される。なお、周波数からパルス幅への換算は、周波数の逆数（１／ｆ）に対する、パルス信号のデューティに相当する係数（例えば、１／２）の乗算によって定義することができる。
【００３４】
再び図１を参照して、選択回路８０は、主信号制御回路７０及び読出命令出力回路１００と、一次巻線２１と接続された送信回路９０との間に接続される。
【００３５】
選択回路８０は、制御信号ＣＴ１＝“０”の期間では、主信号制御回路７０からの主信号パルスＳＧＰｉを送信回路９０へ伝送する。一方で、選択回路８０は、制御信号ＣＴ１＝“１”の期間では、読出命令出力回路１００からの読出命令信号Ｓｃｍを送信回路９０へ伝送する。
【００３６】
送信回路９０は、選択回路８０から伝送された信号の正パルスに応じて、一次巻線２１に正方向の電流を駆動する。さらに、送信回路９０は、選択回路８０から伝送された信号の負パルスに応じて、一次巻線２１に負方向の電流を駆動する。これにより、送信回路９０によって、一次巻線２１には、図２に示された電圧波形の送信信号ＳＴ１が等価的に入力される。
【００３７】
絶縁トランス２０の一次巻線２１及び二次巻線２２間の磁気結合により、一次巻線２１に生じた電圧変化は、二次巻線２２に伝達される。この結果、絶縁トランス２０の二次巻線２２には、送信信号ＳＴ１と同等の電圧波形が生じる。受信回路１２０は、二次巻線２２に伝達された正パルス及び負パルスに従って、受信信号ＳＲ１を生成する。図２に示されるように、受信信号ＳＲ１は、正パルスに応じて“０”から“１”に遷移し、負パルスに応じて“１”から“０”に遷移するように生成される。受信信号ＳＲ１は、主信号出力回路１３０及び読出制御回路２３０へ入力される。
【００３８】
図４は、主信号出力回路１３０の動作を説明するためのフローチャートである。
主信号出力回路１３０は、ステップＳ１１０により、受信信号ＳＲ１のパルス幅ＰＷ（ＳＲ１）を検知すると、ステップＳ１２０により、検知したパルス幅ＰＷ（ＳＲ１）を、予め定められた主入力信号ＳＧｉｎの使用周波数範囲に対応する使用パルス幅範囲ＰＷｒｇと比較する。
【００３９】
主信号出力回路１３０は、パルス幅ＰＷ（ＳＲ１）がＰＷｒｇの範囲内である場合（Ｓ１２０のＹＥＳ判定時）には、受信信号ＳＲ１に従った主出力信号ＳＧｏｕｔを生成して、信号出力端子３１へ出力する。主出力信号ＳＧｏｕｔは、被制御対象７を駆動するために必要な電圧レベルを有するように生成される。
【００４０】
一方で、主信号出力回路１３０は、パルス幅ＰＷ（ＳＲ１）がｆｒｇの範囲外である場合（Ｓ１２０のＮＯ判定時）には、主出力信号ＳＧｏｕｔの生成を停止する。例えば、この場合には、ＳＧｏｕｔ＝“０”に固定される。
【００４１】
図５は、二次側回路３０の読出制御回路２３０の動作を説明するフローチャートである。
【００４２】
図５を参照して、読出制御回路２３０は、ステップＳ１１０，Ｓ１２０と同様のステップＳ２１０，Ｓ２２０により、受信信号ＳＲ１のパルス幅ＰＷ（ＳＲ１）を主入力信号ＳＧｉｎの使用パルス幅範囲ＰＷｒｇと比較する。使用パルス幅範囲ＰＷｒｇは、主入力信号ＳＧｉｎの使用周波数領域の上限周波数を換算したパルス幅を最小値とし、下限周波数を換算したパルス幅を最大値とする範囲に定義することが可能である。
【００４３】
読出制御回路２３０は、パルス幅ＰＷ（ＳＲ１）がＰＷｒｇの範囲外である場合（Ｓ２２０のＮＯ判定時）には、ステップＳ２３０により、パルス幅ＰＷ（ＳＲ１）が取込パルス幅範囲（ＰＷｃｍ）内であるか否かを判定する。取込パルス幅範囲（ＰＷｃｍ）は、一次側回路１０の読出命令出力回路１００により生成される読出命令信号Ｓｃｍによる上記読出命令用パルス幅を含むように予め定められる。
【００４４】
読出制御回路２３０は、パルス幅ＰＷ（ＳＲ１）が取込パルス幅範囲（ＰＷｃｍ）内であるときは、ステップＳ２４０により、制御信号ＣＴ２＝“１”、かつ、読出指示信号Ｓｍｍ１＝“１”に設定する。一方で、読出制御回路２３０は、パルス幅ＰＷ（ＳＲ１）がＰＷｒｇの範囲内である場合（Ｓ２２０のＹＥＳ判定時）、又は、パルス幅ＰＷ（ＳＲ１）が取込パルス幅範囲（ＰＷｃｍ）の外であるときには（Ｓ２３０のＮＯ判定時）、ステップＳ２５０により、制御信号ＣＴ２＝“０”、かつ、読出指示信号Ｓｍｍ２＝“０”に設定する。
【００４５】
なお、図４及び図５では、パルス幅ＰＷ（ＳＲ１）の検知（Ｓ１１０，Ｓ２１０）の後に、パルス幅範囲の内／外いずれであるかを判定する例を説明したが、受信信号ＳＲ１のエッジ（立上り／立下り）検出器とタイマとの組み合わせによって、パルス幅そのものを検知しなくても同様の判定を行うことができる。例えば、本実施の形態のように、読出命令信号Ｓｃｍによる読出命令用パルス幅が、使用パルス幅範囲ＰＷｒｇよりも短パルス幅に設定されている場合には、受信信号ＳＲ１の立上りエッジの検出に応じてタイマを作動させて、ＰＷｒｇの最小値（上限周波数に相当）に相当するタイマー設定時間の経過迄に受信信号ＳＲ１の立下りエッジが検出されるか否かに従って、ステップＳ１２０，Ｓ２２０の判定を実行することができる。ステップＳ２３０による判定も、タイマー設定時間の調整により、ステップＳ１２０，Ｓ２２０と同様に実行することができる。
【００４６】
再び図２を参照して、制御信号ＣＴ２は、二次巻線２２に主信号パルスＳＧＰｉが伝達される期間では“０”に設定される一方で、二次巻線２２に読出命令信号Ｓｃｍが伝達されると“１”に設定される。従って、制御信号ＣＴ２は、制御信号ＣＴ１と同様に、内蔵情報ＭＭ２の情報読出を指示する読出制御入力ＣＴｉｎ（２）と同じ信号レベルを有するように生成される。
【００４７】
このように、デジタルアイソレータ１０ａによれば、入力信号ＳＧｉｎ又は読出命令信号Ｓｃｍが伝送された受信信号ＳＲ１が生成されることにより、絶縁トランス２０を共用して、一次側回路１０から二次側回路３０へ、主入力信号ＳＧｉｎ及び読出命令信号Ｓｃｍの両方を伝達することができる。
【００４８】
絶縁トランス４０は、一次側回路１０及び二次側回路３０を電気的に絶縁した上で、二次側回路３０から一次側回路１０に対して、センサ１３からの入力信号を伝達するために配置される。
【００４９】
異常検出回路１４０は、センサ１３から信号入力端子３２に入力されたセンサ出力信号Ｓｎに応じて、異常検出信号Ｓａｂｎを生成する。センサ１３は、例えば過電流や過熱等の異常を検出したときに、ワンショットパルス状のセンサ出力信号Ｓｎを生成する。図２では、動作比較のために、通常動作、一次側内蔵情報読出、及び、二次側内蔵情報読出の各々において、センサ出力信号Ｓｎが発生されている。異常検出信号Ｓａｂｎは、センサ出力信号Ｓｎに同期して出力される。
【００５０】
図１に示されるように、読出制御回路２３０からの制御信号ＣＴ２は、選択回路１５０へ入力される。読出制御回路２３０からの読出指示信号Ｓｍｍ２は、情報記憶部２４０へ入力される。情報記憶部２４０は、読出指示信号Ｓｍｍ２が“１”に設定されると、内蔵情報ＭＭ２を読出して選択回路１５０へ出力するように構成される。
【００５１】
図２に示されるように、一例として、内蔵情報ＭＭ２は３ビットの情報“１０１”である。このとき、情報記憶部２４０は、読出指示信号Ｓｍｍ２の立上りエッジ（時刻ｔｂ）を起点に、Ｔ１経過後に第１ビット“１”を出力する。さらに、情報記憶部２４０は、第１ビットの出力からＴ２が経過する毎に後続のビット“０”、“１”を順次出力する。
【００５２】
図１に示されるように、選択回路１５０は、異常検出回路１４０及び情報記憶部２４０と、二次巻線４２と接続された送信回路１６０との間に接続される。選択回路１５０は、制御信号ＣＴ２＝“０”の期間では、異常検出回路１４０の出力信号を送信回路１６０へ伝送する。一方で、選択回路１５０は、制御信号ＣＴ２＝“１”の期間では、情報記憶部２４０から出力された内蔵情報ＭＭ２に応じた信号を送信回路１６０へ伝送する。
【００５３】
送信回路１６０は、選択回路１５０から伝送されたパルス信号の立上りエッジに応答して、二次巻線４２に正方向の電流を駆動する。一方で、さらに、送信回路１６０は、選択回路１５０から伝送されたパルス信号の立下りエッジに応じて、二次巻線４２に負方向の電流を駆動する。これにより、送信回路９０によって、一次巻線２１には、図２に示された電圧波形の送信信号ＳＴ１が等価的に入力される。すなわち、異常検出信号Ｓａｂｎ及び内蔵情報ＭＭ２の“１”のビットに対応したパルス信号を送付するように、正パルス及び負パルスが、二次巻線４２に入力される。
【００５４】
絶縁トランス４０の一次巻線４１及び二次巻線４２間の磁気結合により、二次巻線４２に生じた電圧変化は、一次巻線４１に伝達される。この結果、絶縁トランス４０の一次巻線４１には、送信信号ＳＴ２と同等の電圧波形が生じる。受信回路１７０は、一次巻線４１に伝達された正パルス及び負パルスに従って、受信信号ＳＲ２を生成する。
【００５５】
図２に示されるように、受信信号ＳＲ２は、一次巻線４１に伝達された正パルスに応じて“０”から“１”に遷移し、負パルスに応じて“１”から“０”に遷移するように生成される。受信信号ＳＲ２は、選択回路１８０へ入力される。
【００５６】
選択回路１８０は、受信回路１７０及び情報記憶部２２０と、情報出力部１９０の間に接続される。選択回路１８０は、読出指示信号Ｓｍｍ１＝“０”の期間では、受信回路１７０からの受信信号ＳＲ２を情報出力部１９０へ伝送する。一方で、選択回路１８０は、読出指示信号Ｓｍｍ１＝“１”の期間では、情報記憶部２２０からの出力信号を情報出力部１９０へ伝送する。
【００５７】
情報記憶部２２０は、読出指示信号Ｓｍｍ１が “１”に設定されると、内蔵情報ＭＭ１を読出して選択回路１８０へ出力するように構成される。図２に示されるように、一例として、内蔵情報ＭＭ１は３ビットの情報“０１０”である。このとき、情報記憶部２２０は、読出指示信号Ｓｍｍ１の立上りエッジ（時刻ｔａ）を起点に、Ｔ１経過後に第１ビット“０”を出力する。さらに、情報記憶部２４０は、第１ビットの出力からＴ２が経過毎に後続のビット“１”及び“０”を順次出力する。
【００５８】
情報出力部１９０は、選択回路１８０からの出力信号に従って、信号出力端子１２へ出力信号ＳＩｏｕｔを出力するための信号バッファ機能を有する。これにより、図２から理解されるように、読出指示信号Ｓｍｍ１＝“１”の期間では、情報記憶部２２０からの内蔵情報ＭＭ１に従った出力信号ＳＩｏｕｔが、信号出力端子１２を経由して、デジタルアイソレータ１０ａの外部に出力される。一方で、読出指示信号Ｓｍｍ１＝“０”の期間では、絶縁トランス４０によって二次側回路３０から伝達された信号（送信信号ＳＴ２）に従った、出力信号ＳＩｏｕｔが出力される。
【００５９】
すなわち、通常動作期間（時刻ｔａ以前）では、出力信号ＳＩｏｕｔは、異常検出信号Ｓａｂｎを出力するように生成され、一次側内蔵情報読出（時刻ｔａ〜ｔｂ）では、内蔵情報ＭＭ１に従ったパルス列を有するように生成され、二次側内蔵情報読出（時刻ｔｂ以降）では、内蔵情報ＭＭ２に従ったパルス列を有するように生成される。
【００６０】
このように実施の形態１に係るデジタルアイソレータ１０ａによれば、一次側回路１０から二次側回路３０へ主入力信号ＳＧｉｎを伝達するための絶縁トランス２０を時分割で共用して、読出制御入力ＣＴｉｎ（２）に従って発生される読出命令信号Ｓｃｍを二次側回路３０へ伝達することができる。これにより、二次側回路３０に、読出制御入力ＣＴｉｎ（２）を入力するための端子を設けることなく、二次側回路３０の内蔵情報ＭＭ２の出力を指示することができる。
【００６１】
又、異常検出信号Ｓａｂｎを二次側回路３０から一次側回路１０へ伝達する機能を具備するデジタルアイソレータ１０ａでは、異常検出信号Ｓａｂｎを伝達するための絶縁トランス４０を時分割で共用して、二次側回路３０での内蔵読出情報ＭＭ２を一次側回路１０へ伝達して、一次側回路１０の端子からデジタルアイソレータ１０ａの外部へ出力することができる。すなわち、実施の形態１に係るデジタルアイソレータ１０ａでは、二次側回路の内蔵情報ＭＭ２の読出指示を入力する端子、及び、内蔵情報ＭＭ２を出力入力するための端子の両方を二次側回路３０に設けることなく、デジタルアイソレータ１０ａの外部から、二次側回路３０の内蔵情報ＭＭ２を取得することができる。
【００６２】
さらに、選択回路１８０の配置により、異常検出信号Ｓａｂｎ、一次側回路の内蔵情報ＭＭ１、及び、二次側回路の内蔵情報ＭＭ２を、共通の信号出力端子１２によって、デジタルアイソレータ１０ａの外部へ出力することが可能となる。
【００６３】
なお、実施の形態１に係るデジタルアイソレータ１０ａにおいて、一次側回路１０から二次側回路３０への主入力信号ＳＧｉｎ及び読出命令信号Ｓｃｍの伝送に係る構成のうち、絶縁トランス２０は「第１の絶縁トランス」の一実施例に対応し、一次巻線２１は「第１の一次巻線」の一実施例に対応し、二次巻線２２は「第１の二次巻線」の一実施例に対応する。さらに、信号入力端子１１は「第１の信号入力端子」の一実施例に対応し、信号出力端子３１は「第１の信号出力端子」の一実施例に対応し、制御入力端子１５は「制御入力端子」の一実施例に対応する。
【００６４】
又、送信回路９０は「第１の送信回路」の一実施例に対応し、受信回路１２０は「第１の受信回路」の一実施例に対応し、選択回路８０は「第１の選択回路」の一実施例に対応する。送信信号ＳＴ１は「第１の送信信号」に対応し、受信信号ＳＲ１は「第１の受信信号」に対応し、読出制御入力ＣＴｉｎ（２）は「読出指示」に対応する。すなわち、ＣＴｉｎ（２）＝“１”の期間は「第１の期間」に対応し、ＣＴｉｎ（２）＝“０”の期間は「第２の期間」に対応する。
【００６５】
さらに、二次側回路３０から一次側回路１０への伝送機能に係る構成のうち、絶縁トランス４０は「第２の絶縁トランス」の一実施例に対応し、一次巻線４１は「第２の一次巻線」の一実施例に対応し、二次巻線４２は「第２の二次巻線」の一実施例に対応する。さらに、信号入力端子３２は「第２の信号入力端子」の一実施例に対応し、選択回路１５０は「第１の選択回路」の一実施例に対応し、送信回路１６０は「第２の送信回路」の一実施例に対応し、選択回路１８０は「第２の選択回路」の一実施例に対応する。
【００６６】
又、制御信号ＣＴ２＝“１”の期間は「第３の期間」に対応し、ＣＴ２＝“０”の期間は「第４の期間」に対応する。又、受信回路１７０は「第２の受信回路」の一実施例に対応し、信号出力端子１２は「第２の信号出力端子」の一実施例に対応する。又、実施の形態１に係るデジタルアイソレータ１０ａでは、一次側回路１０に設けられた信号出力端子１２によって「情報出力端子」が構成される。
【００６７】
実施の形態２．
図６は実施の形態２に係るデジタルアイソレータ１０ｂの構成を示すブロック図である。
【００６８】
図６を参照して実施の形態２に係るデジタルアイソレータ１０ｂは、実施の形態１に係るデジタルアイソレータ１０ａ（図１）と比較して、絶縁トランス４０の配置が省略されて、二次側回路３０から一次側回路１０への信号伝送機能（異常検出信号Ｓａｂｎ）を具備しないシンプルな構成となっている。
【００６９】
デジタルアイソレータ１０ｂの一次側回路１０では、図１において絶縁トランス４０に接続された受信回路１７０と、選択回路１８０との構成が省略される。情報出力部１９０は、情報記憶部２２０から出力された内蔵情報ＭＭ１を、信号出力端子１２から出力するための信号バッファ機能を有する。すなわち、デジタルアイソレータ１０ｂでは、信号出力端子１２は、情報記憶部２２０からの内蔵情報ＭＭ１の専用出力端子とされる。
【００７０】
デジタルアイソレータ１０ｂの二次側回路３０においても、図１において絶縁トランス４０に接続された送信回路１６０と、選択回路１８０との構成が省略される。従って、読出制御回路２３０からは、実施の形態１での制御信号ＣＴ２は出力する必要が無い。
【００７１】
実施の形態２に係るデジタルアイソレータ１０ｂにおいて、主入力信号ＳＧｉｎ及び読出制御入力ＣＴｉｎは、絶縁トランス２０を用いて、実施の形態１と同様に、一次側回路１０から二次側回路３０へ伝達される。すなわち、一次側回路１０における送信信号ＳＴ１の生成と、二次側回路３０での受信信号ＳＲ１に従った主信号出力回路１３０及び読出制御回路２３０の動作は、実施の形態１と同様であるので詳細な説明は繰り返さない。
【００７２】
さらに、二次側回路３０において、信号出力端子３３及び情報出力部２９０がさらに配置される。情報出力部２９０は、情報出力部１９０と同様の信号バッファ機能を有しており、情報記憶部２４０が読出指示信号Ｓｍｍ２に応じて出力された内蔵情報ＭＭ２を出力するために、信号出力端子３３が新たに設けられる。
【００７３】
実施の形態２では、情報記憶部２４０は、読出指示信号Ｓｍｍ２の立上りエッジを起点に、図２における時刻ｔｂ以降での受信信号ＳＲ２と同様の電圧波形を出力するように構成される。
【００７４】
このように、実施の形態２に係るデジタルアイソレータ１０ｂでは、絶縁トランスが１個のみ配置される構成においても、実施の形態１と同様に、読出制御入力ＣＴｉｎを入力するための端子を二次側回路３０に設けることなく、二次側回路３０の内蔵情報ＭＭ２の出力を指示することができる。さらに、デジタルアイソレータ１０ａでは、二次側回路３０に信号出力端子３３を設けることで、二次側回路の内蔵情報ＭＭ２をデジタルアイソレータ１０ｂの外部へ出力することが可能となる。
【００７５】
実施の形態２に係るデジタルアイソレータ１０ｂにおいても、絶縁トランス２０は「第１の絶縁トランス」の一実施例に対応し、一次巻線２１は「第１の一次巻線」の一実施例に対応し、二次巻線２２は「第１の二次巻線」の一実施例に対応する。さらに、信号入力端子１１は「第１の信号入力端子」の一実施例に対応し、信号出力端子３１は「第１の信号出力端子」の一実施例に対応し、制御入力端子１５は「制御入力端子」の一実施例に対応する。又、送信回路９０は「第１の送信回路」の一実施例に対応し、受信回路１２０は「第１の受信回路」の一実施例に対応し、選択回路８０は「第１の選択回路」の一実施例に対応する。さらに、送信信号ＳＴ１は「第１の送信信号」に対応し、受信信号ＳＲ１は「第１の受信信号」に対応する。そして、実施の形態２に係るデジタルアイソレータ１０ｂでは、二次側回路３０に設けられた信号出力端子３３によって「情報出力端子」が構成される。
【００７６】
実施の形態３．
図７は、実施の形態３に係るデジタルアイソレータ１０ｃの回路構成を説明するブロック図である。
【００７７】
図７を参照して、実施の形態３に係るデジタルアイソレータ１０ｃについても、実施の形態２に係るデジタルアイソレータ１０ｂと同様に、図１の絶縁トランス４０は配置されず、絶縁トランス２０のみが配置されている。
【００７８】
図７を参照して、実施の形態３に係るデジタルアイソレータ１０ｃは、実施の形態２に係るデジタルアイソレータ１０ｂ（図６）と比較して、二次側回路３０において、出力選択回路２９５をさらに含む点で異なる。デジタルアイソレータ１０ｃの一次側回路１０の構成は、図６のデジタルアイソレータ１０ｂと同様であるので、詳細な説明は繰返さない。
【００７９】
出力選択回路２９５は、情報記憶部２４０及び主信号出力回路１３０と、信号出力端子３１との間に接続される。出力選択回路２９５の出力は、実施の形態１で説明した、読出制御回路２３０からの制御信号ＣＴ２に従って制御される。具体的には、出力選択回路２９５は、制御信号ＣＴ２＝“０”の期間では、主信号出力回路１３０からの主出力信号ＳＧｏｕｔを信号出力端子３１へ出力する。一方で、出力選択回路２９５は、制御信号ＣＴ２＝“１”の期間では、情報記憶部２４０からの出力信号（内蔵情報ＭＭ２）を信号出力端子３１へ出力する。すなわち、出力選択回路２９５は「第３の選択回路」の一実施例に対応する。
【００８０】
実施の形態３に係るデジタルアイソレータ１０ｃでは、二次側回路の内蔵情報ＭＭ２の出力経路のみが、実施の形態２に係るデジタルアイソレータ１０ｂと異なっており、主入力信号ＳＧｉｎ及び読出制御入力ＣＴｉｎは、絶縁トランス２０を用いて、実施の形態１と同様に、一次側回路１０から二次側回路３０へ伝達される。従って、実施の形態１及び２と同様に、二次側回路３０に、読出制御入力ＣＴｉｎを入力するための端子を設けることなく、二次側回路３０の内蔵情報ＭＭ２の出力を指示することができる。
【００８１】
さらに、実施の形態３に係るデジタルアイソレータ１０ｃによれば、絶縁トランスが１個のみの構成において、主出力信号ＳＧｏｕｔの信号出力端子を共用して、二次側回路の内蔵情報ＭＭ２をデジタルアイソレータ１０ｂの外部入出力することができる。すなわち、実施の形態２と比較して、二次側回路３０の出力端子数を削減することができる。
【００８２】
実施の形態３に係るデジタルアイソレータ１０ｂにおいても、絶縁トランス２０は「第１の絶縁トランス」の一実施例に対応し、一次巻線２１は「第１の一次巻線」の一実施例に対応し、二次巻線２２は「第１の二次巻線」の一実施例に対応する。さらに、信号入力端子１１は「第１の信号入力端子」の一実施例に対応し、信号出力端子３１は「第１の信号出力端子」の一実施例に対応し、制御入力端子１５は「制御入力端子」の一実施例に対応する。又、送信回路９０は「第１の送信回路」の一実施例に対応し、受信回路１２０は「第１の受信回路」の一実施例に対応し、選択回路８０は「第１の選択回路」の一実施例に対応する。さらに、送信信号ＳＴ１は「第１の送信信号」に対応し、受信信号ＳＲ１は「第１の受信信号」に対応する。又、実施の形態３に係るデジタルアイソレータ１０ｃでは、二次側回路３０に設けられた信号出力端子３１によって「情報出力端子」が構成される。
【００８３】
実施の形態４．
図８は、実施の形態４に係るデジタルアイソレータ１０ｄの構成を説明するブロック図である。デジタルアイソレータ１０ｄについても、デジタルアイソレータ１０ｂ，１０ｃと同様に、絶縁トランス２０のみが配置されている。デジタルアイソレータ１０ｄでは、二次側回路の内蔵情報ＭＭ２の出力経路が、実施の形態２及び３とは異なる。
【００８４】
実施の形態４に係るデジタルアイソレータ１０ｄにおいて、一次側回路１０は、デジタルアイソレータ１０ｂ（図６）の構成と比較して、受信回路１７０及び選択回路１８０をさらに含む。一方で、二次側回路３０では、デジタルアイソレータ１０ｂ（図６）の構成と比較して、情報出力部１９０の配置が省略される一方で、送信回路１６０が配置される。受信回路１７０は「第２の受信回路」に対応し、送信回路１６０は「第２の送信回路」に対応する。
【００８５】
実施の形態４に係るデジタルアイソレータ１０ｄでは、一次側回路１０において、一次巻線２１と共通に接続された送信回路９０及び受信回路１７０は相補的に作動／停止する。同様に、二次側回路３０において、二次巻線２２と共通に接続された受信回路１２０及び送信回路１６０も相補的に作動／停止する。
【００８６】
一次側回路１０において、受信回路１７０及び送信回路９０は、読出制御回路１１０からの制御信号ＣＴｘに応じて相補的に動作する。具体的には、制御信号ＣＴｘ＝“０”の期間では、送信回路９０が動作する一方で、受信回路１７０が停止する。反対に、制御信号ＣＴｘ＝“１”の期間では、受信回路１７０が作動する一方で送信回路９０が停止する。
【００８７】
図９には、制御信号ＣＴｘの波形図が示される。
図９を参照して、制御信号ＣＴｘ＝“１”となる期間（ｔｘ〜ｔｙ）は、制御信号ＣＴ１の立上りエッジ（“０”から“１”）からの経過時間に基づいて設定することができる。この際に、当該期間の開始時刻ｔｘは、読出制御回路１１０からの指示に応じて読出命令出力回路１００から出力され、かつ、選択回路８０を経由して送信回路９０に入力された読出命令信号Ｓｃｍに従った送信信号ＳＴ１の出力完了後となるように設定される。制御信号ＣＴｘ＝“１”の期間は、終了時刻ｔｙまで継続される。
【００８８】
実施の形態１で説明したように、二次側回路３０では、受信回路１２０が読出命令信号Ｓｃｍに従った送信信号ＳＴ１を受信することで受信信号ＳＲ１のパルス幅が変化すると、読出制御回路２３０は、制御信号ＣＴ２を“０”から“１”へ変化させる。すなわち、図２では、簡易化のために制御信号ＣＴ１及びＣＴ２を同一タイミングの信号で表記していたが、実際には、制御信号ＣＴ１及びＣＴ２の立上りエッジ及び立下りエッジの間には、タイムラグが存在している。従って、上記の開始時刻ｔｘは、制御信号ＣＴ２の立上りエッジと同等となるように設定することが好ましい。
【００８９】
このように、実施の形態４に係るデジタルアイソレータ１０ｄにおいても、読出命令信号Ｓｃｍは、実施の形態１と同様に、選択回路８０、送信回路９０、絶縁トランス２０、及び、受信回路１２０を用いて、主入力信号ＳＧｉｎと共有された経路によって、一次側回路１０から二次側回路３０へ伝送される。
【００９０】
再び図８を参照して、二次側回路３０では、受信回路１２０及び送信回路１６０は、読出制御回路２３０からの制御信号ＣＴ２に応じて相補的に動作する。具体的には、制御信号ＣＴ２＝“０”の期間では、受信回路１２０が動作する一方で、送信回路１６０が停止される。反対に、制御信号ＣＴ２＝“１”の期間では、送信回路１６０が作動する一方で受信回路１２０が停止される。
【００９１】
従って、二次側回路３０において、制御信号ＣＴ２と同タイミングの読出指示信号Ｓｍｍ２の立上りエッジに応じて、情報記憶部２４０が内蔵情報ＭＭ２を出力するタイミングでは、送信回路１６０が作動している。従って、送信回路１６０は、内蔵情報ＭＭ２に従った送信信号ＳＴ２を二次巻線２２へ出力する。
【００９２】
送信信号ＳＴ２によって二次巻線２２に生じた電圧変化は、磁気結合により、一次巻線２１へ伝達される。このタイミングで、一次側回路１０では、受信回路１７０が作動しているので、受信回路１７０からは、内蔵情報ＭＭ２に従った受信信号ＳＲ２が出力される。受信信号ＳＲ２は、選択回路１８０へ入力される。
【００９３】
選択回路１８０は、受信回路１７０及び情報記憶部２２０と、情報出力部１９０の間に配置される。選択回路１８０は、受信回路１７０からの受信信号ＳＲ２と、情報記憶部２２０からの出力信号（内蔵情報ＭＭ１）との一方を、情報出力部１９０に対して選択的に出力する。選択回路１８０は、受信回路１７０の作動期間には、受信回路１７０からの受信信号ＳＲ２を情報出力部１９０へ出力する。
【００９４】
これにより、二次側回路３０の情報記憶部２４０から読出された内蔵情報ＭＭ２は、送信回路１６０、絶縁トランス２０、受信回路１７０、選択回路１８０、及び、情報出力部１９０を経由して、一次側回路１０に設けられた信号出力端子１２から、デジタルアイソレータ１０ｄの外部に対して出力することができる。
【００９５】
再び、図９を参照して、制御信号ＣＴｘにおける受信回路１７０を作動されるための“１”の設定期間の終了時刻ｔｙは、上述した、例えば、内蔵情報ＭＭ２に従った受信信号ＳＲ２の出力完了後となるように設定される。開始時刻ｔｘ及び終了時刻ｔｙは、読出制御回路１１０に内蔵されたタイマによる、読出制御入力ＣＴｉｎ（２）又は制御信号ＣＴ１の立上りエッジ（“０”から“１”）を起点とする計時に従って設定することができる。この場合には、事前のシミュレーションや実機試験の結果に従って、ｔｘ、ｔｙを規定するタイマ値を予め定めることができる。あるいは、読出制御回路１１０が、送信回路９０及び受信回路１７０の動作をモニタして、読出命令信号Ｓｃｍに従った送信信号ＳＴ１の出力、及び、内蔵情報ＭＭ２に従った受信信号ＳＲ２の出力に応じて、制御信号ＣＴｘのレベルを変化させてもよい。
【００９６】
再び図８を参照して、選択回路１８０は、読出指示信号Ｓｍｍ１に応じた情報記憶部２２０からの内蔵情報ＭＭ１の出力期間には、情報記憶部２２０からの内蔵情報ＭＭ１を情報出力部１９０へ出力する。これにより、内蔵情報ＭＭ１についても、信号出力端子１２から、デジタルアイソレータ１０ｄの外部に対して出力することができる。従って、選択回路１８０は、制御信号ＣＴｘ又は読出指示信号Ｓｍｍ１を用いて制御することができる。
【００９７】
デジタルアイソレータ１０ｄの通常動作時（ＣＴｉｎ（１）＝０、かつ、ＣＴｉｎ（２）＝０）には、実施の形態１と同様に、主入力信号ＳＧｉｎが、主信号制御回路７０、選択回路８０、送信回路９０、絶縁トランス２０、受信回路１２０、及び、主信号出力回路１３０の経路で伝送されて、信号出力端子３１からは、主入力信号ＳＧｉｎに従った主出力信号ＳＧｏｕｔが出力される。
【００９８】
このように、実施の形態４に係るデジタルアイソレータ１０ｄによれば、実施の形態１〜３と同様に、二次側回路３０に、読出制御入力ＣＴｉｎを入力するための端子を設けることなく、読出命令信号Ｓｃｍを、主入力信号ＳＧｉｎと共有された経路によって、一次側回路１０から二次側回路３０へ伝送することによって、二次側回路３０の内蔵情報ＭＭ２の出力を指示することができる。
【００９９】
さらに、デジタルアイソレータ１０ｄでは、内蔵情報ＭＭ２は、絶縁トランス２０を用いて、二次側回路３０から一次側回路１０へ伝送される。従って、実施の形態２と比較して、二次側回路３０の出力端子数を削減することができる。
【０１００】
さらに、選択回路１８０の配置により、実施の形態１と同様に、一次側回路の内蔵情報ＭＭ１、及び、二次側回路の内蔵情報ＭＭ２を、共通の信号出力端子１２によって、デジタルアイソレータ１０ｄの外部へ出力することが可能となる。
【０１０１】
実施の形態４に係るデジタルアイソレータ１０ｄにおいても、絶縁トランス２０は「第１の絶縁トランス」の一実施例に対応し、一次巻線２１は「第１の一次巻線」の一実施例に対応し、二次巻線２２は「第１の二次巻線」の一実施例に対応する。さらに、信号入力端子１１は「第１の信号入力端子」の一実施例に対応し、信号出力端子３１は「第１の信号出力端子」の一実施例に対応し、制御入力端子１５は「制御入力端子」の一実施例に対応する。又、送信回路９０は「第１の送信回路」の一実施例に対応し、受信回路１２０は「第１の受信回路」の一実施例に対応し、選択回路８０は「第１の選択回路」の一実施例に対応する。さらに、送信信号ＳＴ１は「第１の送信信号」に対応し、受信信号ＳＲ１は「第１の受信信号」に対応する。又、実施の形態４に係るデジタルアイソレータ１０ｄでは、一次側回路１０に設けられた信号出力端子１２によって「情報出力端子」が構成される。
【０１０２】
上述のように、実施の形態１〜４に係るデジタルアイソレータに共通して、読出命令信号Ｓｃｍを、主入力信号ＳＧｉｎと共有された経路によって、一次側回路１０から二次側回路３０へ伝送することができる。これにより、読出制御入力ＣＴｉｎを入力するための端子を二次側回路３０に設けることなく、二次側回路３０の内蔵情報ＭＭ２の出力を指示することが可能となっている。一方で、実施の形態１〜４で説明したように、二次側回路３０の内蔵情報ＭＭ２の出力経路は、一次側回路１０及び二次側回路３０のいずれに設けることも可能である。
【０１０３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０４】
５，６  グラウンド、７  被制御対象、１０  一次側回路、１０ａ〜１０ｄ  デジタルアイソレータ、１１，３２  信号入力端子、１２，３１，３３  信号出力端子、１３  センサ、１５  制御入力端子、２０，４０  絶縁トランス、２１，４１  一次巻線、２２，４２  二次巻線、３０  二次側回路、７０  主信号制御回路、７５  遅延回路、７６  反転回路、７７  ＮＯＲ回路、７８  ＡＮＤ回路、８０，１５０，１８０  選択回路、９０，１６０  送信回路、１００  読出命令出力回路、１１０，２３０  読出制御回路、１２０，１７０  受信回路、１３０  主信号出力回路、１４０  異常検出回路、１９０，２９０  情報出力部、２２０，２４０  情報記憶部、２９５  出力選択回路、ＣＴ１，ＣＴ２，ＣＴｘ  制御信号、ＭＭ１，ＭＭ２  内蔵情報、ＳＧＰｉ  主信号パルス、ＳＧｉｎ  主入力信号、ＳＧｏｕｔ  主出力信号、ＳＩｏｕｔ  出力信号、ＳＲ１，ＳＲ２  受信信号、ＳＴ１，ＳＴ２  送信信号、Ｓａｂｎ  異常検出信号、Ｓｍｍ１，Ｓｍｍ２  読出指示信号、Ｓｎ  センサ出力信号。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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