(57)【要約】【課題】半導体装置を薄型化し、かつ、歩留まりを向上させることができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法において、厚さ方向において互いに反対側を向く表面１１０および裏面１２０を有する基板材料１００に、配線部２０を形成する工程と、配線部２０に、厚さ方向において互いに反対側を向く素子主面３１２および素子裏面を有する半導体素子３１を、素子主面３１２を表面１１０に向けて搭載する工程と、表面１１０と素子主面３１２との間にアンダーフィル５を形成する工程と、素子裏面を露出させたレジスト層８０５を形成する工程と、素子裏面にエッチングを施すことで、湾曲した素子裏面３１３にする工程と、レジスト層８０５を除去する工程と、半導体素子３１を覆う封止樹脂を形成する工程とを備えた。【選択図】図１５
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を備えており、
前記半導体素子は、前記素子裏面が湾曲している、
ことを特徴とする半導体装置。
【請求項２】
前記半導体素子の厚さ方向の寸法は、前記素子裏面の中心部の方が周縁部より小さい、
請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、前記素子裏面を構成する素子基板を備えており、
前記素子基板は、ＧａＡｓからなる、
請求項１または２に記載の半導体装置。
【請求項４】
厚さ方向において互いに反対側を向く搭載面および実装面を有する基板をさらに備えており、
前記半導体素子は、前記素子主面を前記搭載面に向けて、前記搭載面に搭載されている、
請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記素子主面と前記搭載面との間に介在するアンダーフィルをさらに備えている、
請求項４に記載の半導体装置。
【請求項６】
前記基板は、厚さ方向において前記実装面の反対側を向く基板主面と、前記基板主面から窪むように形成された凹部とをさらに備えており、
前記搭載面は、前記凹部に配置されている、
請求項４または５に記載の半導体装置。
【請求項７】
前記基板に形成され、前記半導体素子に導通する配線部と、
前記配線部から起立して形成され、前記配線部に導通する柱状体と、
前記柱状体に導通する電極パッドと、
をさらに備えている、
請求項４ないし６のいずれかに記載の半導体装置。
【請求項８】
前記柱状体はＣｕからなる、
請求項７に記載の半導体装置。
【請求項９】
前記基板に形成され、前記半導体素子に導通する配線部をさらに備えており、
前記基板は、厚さ方向に貫通する貫通孔を有しており、
前記配線部は、前記貫通孔の内部に形成される貫通配線を備えている、
請求項４ないし６のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子の少なくとも一部を覆う封止樹脂をさらに備えている、
請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記素子裏面は、前記封止樹脂から露出している、
請求項１０に記載の半導体装置。
【請求項１２】
前記素子裏面を覆う樹脂膜をさらに備えている、
請求項１１に記載の半導体装置。
【請求項１３】
厚さ方向において互いに反対側を向く表面および裏面を有する基板材料に、配線部を形成する工程と、
前記配線部に、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面を前記表面に向けて搭載する工程と、
前記表面と前記素子主面との間にアンダーフィルを形成する工程と、
前記素子裏面を露出させたレジスト層を形成する工程と、
前記素子裏面にエッチングを施すことで、湾曲した面にする工程と、
前記レジスト層を除去する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、
を備える、
ことを特徴とする、半導体装置の製造方法。
【請求項１４】
前記封止樹脂を形成する工程の後に、前記表面側から前記封止樹脂を研削する工程をさらに備えている、
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
厚さ方向において互いに反対側を向く表面および裏面を有する基板材料に、配線部を形成する工程と、
前記配線部に、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面を前記表面に向けて搭載する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、
前記表面側から前記封止樹脂を研削して、前記素子裏面を露出させる工程と、
前記素子裏面にエッチングを施すことで、湾曲した面にする工程と、
前記表面側から前記封止樹脂をさらに研削する工程と、
を備える、
ことを特徴とする、半導体装置の製造方法。
【請求項１６】
前記半導体素子は、前記素子裏面を構成し、かつ、ＧａＡｓからなる素子基板を備えており、
前記湾曲した面にする工程では、Ｈ3ＰＯ4およびＨ2Ｏ2を含むエッチング液を用いる、
請求項１３ないし１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記配線部を形成する工程の前に、前記表面に凹部を形成する工程をさらに備えており、
前記半導体素子を搭載する工程では、前記半導体素子を、前記凹部に搭載する、
請求項１３ないし１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記配線部を形成する工程の後に、
前記表面から起立し、前記配線部に導通する柱状体を形成する工程をさらに備えており、
前記封止樹脂を研削する工程では、前記柱状体の一部を前記封止樹脂から露出させる、
請求項１３ないし１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記封止樹脂を形成する工程の後に、前記裏面側から前記基板材料を研削する工程をさらに備えている、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記配線部を形成する工程の前に、前記表面に配線用凹部を形成する工程をさらに備えており、
前記配線部を形成する工程には、前記配線用凹部の内部に配置される貫通配線を形成する工程が含まれており、
前記裏面側から前記基板材料を研削して、前記貫通配線の一部を露出させる工程をさらに備えている、
請求項１３ないし１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に半導体素子を搭載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ製造技術を応用することで、微細加工したＳｉ基板（シリコンウエハ）に様々な半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンにおいては、さらなる薄型化が望まれている。たとえば特許文献１には、基板上に半導体素子を搭載し半導体素子を封止樹脂で覆ってから、封止樹脂とともに半導体素子を研削することで薄型化する半導体装置が記載されている。
【０００３】
研削においては、半導体素子の基板部分のみを研削するので、半導体素子の機能に影響することなく、半導体装置を薄型化することができる。しかし、研削によって、半導体素子にクラックが入ってしまう場合がある。この場合、半導体装置は不良品となり、使用することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−６０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記事情に鑑み、半導体装置を薄型化し、かつ、歩留まりを向上させることができる半導体装置およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本発明の第１の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を備えており、前記半導体素子は、前記素子裏面が湾曲していることを特徴とする。
【０００７】
本発明の好ましい実施の形態においては、前記半導体素子の厚さ方向の寸法は、前記素子裏面の中心部の方が周縁部より小さい。
【０００８】
本発明の好ましい実施の形態においては、前記半導体素子は、前記素子裏面を構成する素子基板を備えており、前記素子基板は、ＧａＡｓからなる。
【０００９】
本発明の好ましい実施の形態においては、前記半導体装置は、厚さ方向において互いに反対側を向く搭載面および実装面を有する基板をさらに備えており、前記半導体素子は、前記素子主面を前記搭載面に向けて、前記搭載面に搭載されている。
【００１０】
本発明の好ましい実施の形態においては、前記半導体装置は、前記素子主面と前記搭載面との間に介在するアンダーフィルをさらに備えている。
【００１１】
本発明の好ましい実施の形態においては、前記基板は、厚さ方向において前記実装面の反対側を向く基板主面と、前記基板主面から窪むように形成された凹部とをさらに備えており、前記搭載面は、前記凹部に配置されている。
【００１２】
本発明の好ましい実施の形態においては、前記基板に形成され、前記半導体素子に導通する配線部と、前記配線部から起立して形成され、前記配線部に導通する柱状体と、前記柱状体に導通する電極パッドとを、前記半導体装置はさらに備えている。
【００１３】
本発明の好ましい実施の形態においては、前記柱状体はＣｕからなる。
【００１４】
本発明の好ましい実施の形態においては、前記基板に形成され、前記半導体素子に導通する配線部を、前記半導体装置はさらに備えており、前記基板は、厚さ方向に貫通する貫通孔を有しており、前記配線部は、前記貫通孔の内部に形成される貫通配線を備えている。
【００１５】
本発明の好ましい実施の形態においては、前記半導体装置は、前記半導体素子の少なくとも一部を覆う封止樹脂をさらに備えている。
【００１６】
本発明の好ましい実施の形態においては、前記素子裏面は、前記封止樹脂から露出している。
【００１７】
本発明の好ましい実施の形態においては、前記半導体装置は、前記素子裏面を覆う樹脂膜をさらに備えている。
【００１８】
本発明の第２の側面によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く表面および裏面を有する基板材料に、配線部を形成する工程と、前記配線部に、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面を前記表面に向けて搭載する工程と、前記表面と前記素子主面との間にアンダーフィルを形成する工程と、前記素子裏面を露出させたレジスト層を形成する工程と、前記素子裏面にエッチングを施すことで、湾曲した面にする工程と、前記レジスト層を除去する工程と、前記半導体素子を覆う封止樹脂を形成する工程とを備えることを特徴とする。
【００１９】
本発明の好ましい実施の形態においては、前記封止樹脂を形成する工程の後に、前記表面側から前記封止樹脂を研削する工程をさらに備えている。
【００２０】
本発明の第３の側面によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く表面および裏面を有する基板材料に、配線部を形成する工程と、前記配線部に、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面を前記表面に向けて搭載する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、前記表面側から前記封止樹脂を研削して、前記素子裏面を露出させる工程と、前記素子裏面にエッチングを施すことで、湾曲した面にする工程と、前記表面側から前記封止樹脂をさらに研削する工程とを備えることを特徴とする。
【００２１】
本発明の好ましい実施の形態においては、前記半導体素子は、前記素子裏面を構成し、かつ、ＧａＡｓからなる素子基板を備えており、前記湾曲した面にする工程では、Ｈ3ＰＯ4およびＨ2Ｏ2を含むエッチング液を用いる。
【００２２】
本発明の好ましい実施の形態においては、前記配線部を形成する工程の前に、前記表面に凹部を形成する工程をさらに備えており、前記半導体素子を搭載する工程では、前記半導体素子を、前記凹部に搭載する。
【００２３】
本発明の好ましい実施の形態においては、前記配線部を形成する工程の後に、前記表面から起立し、前記配線部に導通する柱状体を形成する工程をさらに備えており、前記封止樹脂を研削する工程では、前記柱状体の一部を前記封止樹脂から露出させる。
【００２４】
本発明の好ましい実施の形態においては、前記封止樹脂を形成する工程の後に、前記裏面側から前記基板材料を研削する工程をさらに備えている。
【００２５】
本発明の好ましい実施の形態においては、前記配線部を形成する工程の前に、前記表面に配線用凹部を形成する工程をさらに備えており、前記配線部を形成する工程には、前記配線用凹部の内部に配置される貫通配線を形成する工程が含まれており、前記裏面側から前記基板材料を研削して、前記貫通配線の一部を露出させる工程をさらに備えている。
【発明の効果】
【００２６】
本発明によれば、半導体素子を基板に搭載した後、素子裏面にエッチングを施して、湾曲した面にする。半導体素子は、エッチングにより薄型化され、研削されない。したがって、半導体素子を研削することで生じるクラックが発生しない。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。
【００２７】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態にかかる半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１に示す半導体装置の製造工程を説明する断面図である。
【図４】図１に示す半導体装置の製造工程を説明する断面図である。
【図５】図１に示す半導体装置の製造工程を説明する断面図である。
【図６】図１に示す半導体装置の製造工程を説明する断面図である。
【図７】図１に示す半導体装置の製造工程を説明する断面図である。
【図８】図１に示す半導体装置の製造工程を説明する断面図である。
【図９】図１に示す半導体装置の製造工程を説明する断面図である。
【図１０】図１に示す半導体装置の製造工程を説明する断面図である。
【図１１】図１に示す半導体装置の製造工程を説明する断面図である。
【図１２】図１に示す半導体装置の製造工程を説明する断面図である。
【図１３】図１に示す半導体装置の製造工程を説明する断面図である。
【図１４】図１に示す半導体装置の製造工程を説明する断面図である。
【図１５】図１に示す半導体装置の製造工程を説明する断面図である。
【図１６】図１に示す半導体装置の製造工程を説明する断面図である。
【図１７】図１に示す半導体装置の製造工程を説明する断面図である。
【図１８】図１に示す半導体装置の製造工程を説明する断面図である。
【図１９】本発明の第２実施形態にかかる半導体装置の平面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図である。
【図２１】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２２】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２３】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２４】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２５】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２６】図１９に示す半導体装置の製造工程を説明する断面図である。
【図２７】本発明の第３実施形態にかかる半導体装置の平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
【図２９】本発明の第４実施形態にかかる半導体装置の平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。
【図３１】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３２】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３３】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３４】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３５】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３６】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３７】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３８】図２８に示す半導体装置の製造工程を説明する断面図である。
【図３９】図２８に示す半導体装置の製造工程を説明する断面図である。
【図４０】本発明の第５実施形態にかかる半導体装置の平面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００３０】
〔第１実施形態〕
図１〜図２に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１、絶縁層１５、配線部２０、柱状体２５、電極パッド２６、半導体素子３１、接合層３２、封止樹脂４、およびアンダーフィル５を備える。
【００３１】
図１は、半導体装置Ａ１０の平面図であり、理解の便宜上、封止樹脂４を透過している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００３２】
これらの図に示す半導体装置Ａ１０は、様々な機器の回路基板に表面実装される装置である。本実施形態では、半導体装置Ａ１０は、ホール素子である半導体素子３１を搭載した磁気センサである。図１に示すように、半導体装置Ａ１０の基板１の厚さ方向Ｚ視（以下「平面視」という。）の形状は矩形状である。ここで、説明の便宜上、基板１の厚さ方向Ｚに対して直角である半導体装置Ａ１０の長辺方向（平面図の左右方向）を第１方向Ｘと定義する。また、基板１の厚さ方向Ｚおよび第１方向Ｘに対していずれも直角である半導体装置Ａ１０の短辺方向（平面図の上下方向）を第２方向Ｙと定義する。本実施形態においては、半導体装置Ａ１０の厚さ方向Ｚの寸法は１４０〜２００μｍ程度であり、第１方向Ｘの寸法は７００〜１２００μｍ程度であり、第２方向Ｙの寸法は３５０〜６００μｍ程度である。なお、各寸法は限定されない。
【００３３】
基板１は、半導体素子３１を搭載し、かつ半導体装置Ａ１０を回路基板に実装するための部材である。基板１の平面視の形状は、長辺が第１方向Ｘに沿った矩形状である。基板１の厚さ方向Ｚの寸法は、１００〜１５０μｍ程度である。なお、基板１の形状および寸法は限定されない。基板１は、単結晶の真性半導体材料を主成分とし、本実施形態においては、Ｓｉを主成分としている。なお、基板１の材質は限定されない。基板１は、主面１１、実装面１２および凹部１４を有する。
【００３４】
図２に示すように、主面１１および実装面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向く面である。また、主面１１および実装面１２は、ともに基板１の厚さ方向Ｚに対して直交する平坦面である。主面１１は、図２の上方を向く面である。主面１１の形状は矩形状である。実装面１２は、図２の下方を向く面である。実装面１２の形状は矩形状である。本実施形態においては、主面１１として、基板１の結晶方位が（１００）である（１００）面を採用している。また、本実施形態においては、基板１には、主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように、平面視において主面１１は、凹部１４を囲む枠状となっている。
【００３５】
凹部１４は、主面１１から窪むように形成されている。凹部１４は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。本実施形態においては、凹部１４は平面視矩形状である。凹部１４は、底面１４１および連絡面１４２を有する。底面１４１は、半導体素子３１が搭載される面である。底面１４１は、基板１の厚さ方向Ｚに対して直交し、かつ底面１４１の平面視形状は矩形状である。底面１４１は平たんである。本実施形態における底面１４１が、本発明の「搭載面」に相当する。
【００３６】
図１〜図２に示すように、連絡面１４２は、主面１１および底面１４１につながる面である。基板１の厚さ方向Ｚにおいて、図２に示す連絡面１４２の上端が主面１１につながり、図２に示す連絡面１４２の下端が底面１４１につながっている。連絡面１４２は、底面１４１に対して傾斜している。本実施形態においては、連絡面１４２は４つの複数面からなり、複数の連絡面１４２が底面１４１の四辺に沿って形成されている。ここで、本実施形態においては、主面１１を（１００）面としているため、複数の連絡面１４２はいずれも（１１１）面からなる。したがって、複数の連絡面１４２の底面１４１に対するそれぞれの傾斜角はいずれも同一であり、その角度は５４．７４°である。本実施形態において、凹部１４は異方性エッチングにより形成される。
【００３７】
絶縁層１５は、図２に示すように、基板１の主面１１、底面１４１および連絡面１４２の全体を覆うように形成された、電気絶縁性を有する被膜である。本実施形態では、絶縁層１５は、ＳｉＯ2からなり、基板１を熱酸化することによって形成されている。絶縁層１５は、基板１と配線部２０とを電気的に絶縁する。本実施形態において、絶縁層１５の厚さ（厚さ方向Ｚの寸法）は、たとえば０．７〜１．０μｍ程度である。
【００３８】
配線部２０は、図１〜図２に示すように、基板１に形成され、かつ半導体素子３１に導通する導電体である。配線部２０は、互いに積層された下地層２０１およびめっき層２０２から構成される。下地層２０１は、基板１に形成され、絶縁層１５によって、基板１に対して電気的に絶縁されている。下地層２０１は互いに積層されたＴｉ層およびＣｕ層から構成され、その厚さは２００〜８００ｎｍ程度である。めっき層２０２は、下地層２０１の外側（基板１とは反対側）に下地層２０１に接するように形成されている。めっき層２０２はＣｕから構成され、その厚さは、下地層２０１より厚く設定されており、３〜１０μｍ程度である。本実施形態においては、下地層２０１は、スパッタリング法により形成される。また、めっき層２０２は、電解めっきにより形成される。なお、配線部２０の材質や膜厚、形成方法は限定されない。本実施形態にかかる配線部２０は、主面配線２１、連絡面配線２２、および底面配線２３を含む。
【００３９】
主面配線２１は、基板１の主面１１に形成された配線部２０の一部である。主面配線２１は、第２方向Ｙに沿った主面１１と連絡面１４２との交線において連絡面配線２２につながり、該交線から第１方向Ｘに沿って延出している。そして、主面配線２１は、柱状体２５につながっている。連絡面配線２２は、基板１の連絡面１４２に形成された配線部２０の一部である。連絡面配線２２は、第１方向Ｘに離間した一対の連絡面１４２に形成され、平面視矩形状をなす。本実施形態においては、連絡面配線２２は、第１方向Ｘに平行となるように形成されている。また、基板１の厚さ方向Ｚにおいて、連絡面配線２２の図２に示す上端が主面配線２１につながり、連絡面配線２２の図２に示す下端が底面配線２３につながっている。底面配線２３は、基板１の底面１４１に形成された配線部２０の一部である。本実施形態においては、底面配線２３は、第２方向Ｙに沿った底面１４１と連絡面１４２との交線において連絡面配線２２につながり、該交線から底面１４１の内側に向かって延出している。図２に示すように、底面配線２３に半導体素子３１が搭載されている。
【００４０】
柱状体２５は、配線部２０と電極パッド２６とを接続する導電体である。本実施形態では、柱状体２５は、ＸＹ平面での断面が矩形の角柱形状である。なお、柱状体２５の形状は限定されず、たとえば円柱形状などであってもよい。柱状体２５の厚さ方向Ｚの一方端（図２に示す下端）は、配線部２０の主面配線２１につながっている。また、柱状体２５の厚さ方向Ｚの他方端（図２に示す上端）は、封止樹脂４から露出しており、電極パッド２６に接続している。本実施形態では、柱状体２５は、たとえばＣｕから構成され、電解めっきにより形成される。なお、柱状体２５の材質や形成方法は限定されない。
【００４１】
電極パッド２６は、封止樹脂４から露出している柱状体２５の他方端の全体に接するように形成された、平面視矩形状の導電体である。電極パッド２６は、平面視において主面配線２１および封止樹脂４のそれぞれの一部ずつと重なっている。本実施形態では、電極パッド２６は、たとえば互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。本実施形態において、電極パッド２６の厚さ（厚さ方向Ｚの寸法）は、たとえば３〜１５μｍ程度である。本実施形態では、電極パッド２６は、無電解めっきにより形成される。なお、電極パッド２６の厚さ、材質、形状、および形成方法は限定されない。電極パッド２６は、半導体装置Ａ１０をたとえば図示しない電子機器の回路基板に面実装するために用いられる。
【００４２】
配線部２０、柱状体２５および電極パッド２６は、半導体素子３１と半導体装置Ａ１０が実装される回路基板との導電経路を構成する。なお、図１〜図２に示す配線部２０、柱状体２５および電極パッド２６の配置形態は一例であり、実際の半導体装置Ａ１０における配線部２０、柱状体２５および電極パッド２６の配置形態はこれに限定されない。
【００４３】
半導体素子３１は、底面１４１に形成された底面配線２３に、接合層３２を介して搭載されている。半導体素子３１は、平面視矩形状の板状であり、素子主面３１２および素子裏面３１３を有する。図２に示すように、素子主面３１２および素子裏面３１３は、厚さ方向Ｚにおいて互いに反対側を向く面である。素子裏面３１３は、図２の上方を向く面である。素子主面３１２は、図２の下方を向く面であり、半導体素子３１を基板１に搭載する際に利用される面である。素子主面３１２には、電極バンプ３１１が形成されている。電極バンプ３１１は、たとえばＳｎを含む合金はんだまたはＮｉ／Ｐｄ／Ａｕから構成される。電極バンプ３１１は、底面配線２３に接する接合層３２に接している。つまり、本実施形態にかかる半導体素子３１は、いわゆるフリップチップ型の素子である。
【００４４】
本実施形態において、半導体素子３１は、ＧａＡｓ型ホール素子である。半導体素子３１は、素子基板３１４および機能層３１５を備えている。素子基板３１４は、矩形板状であり、ＧａＡｓからなる。機能層３１５は、ホール素子としての機能を果たす層であり、図示しない導電層、表面層、絶縁層および電極層を備えている。半導体素子３１は、素子基板３１４の一方の面に機能層３１５の各層を積層することで形成されている。機能層３１５が素子主面３１２を構成する。また、素子基板３１４の他方の面が、素子裏面３１３になる。つまり、素子基板３１４が素子裏面３１３を構成する。本実施形態において、素子裏面３１３は湾曲しており、平面視における中心部が周縁部より窪んでいる。つまり、半導体素子３１のＺ方向の寸法は、中心部の方が周縁部より小さい。これは、後述する様に、製造工程において、素子基板３１４の一部を、Ｈ3ＰＯ4（リン酸）およびＨ2Ｏ2（過酸化水素）を含むエッチング液でウェットエッチングしたことによる。エッチングにより、半導体素子３１の厚さ（厚さ方向Ｚの寸法）は、たとえば４０〜７０μｍ程度になっている。なお、素子基板３１４はＧａＡｓに限定されない。素子基板３１４の材質に応じて、エッチング溶液を変更すればよい。また、半導体素子３１は、ホール素子に限定されず、その他の半導体素子であってもよい。
【００４５】
接合層３２は、図２に示すように、半導体素子３１の電極バンプ３１１と底面配線２３との間に介在する導電体である。接合層３２によって、半導体素子３１は底面配線２３に固着により接続され、かつ半導体素子３１と底面配線２３との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ａｇ系合金またはＳｎ−Ｓｂ系合金などの鉛フリーはんだである。なお、接合層３２の材質は限定されない。
【００４６】
封止樹脂４は、電気絶縁性を有する、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。封止樹脂４は、図２に示すように、凹部１４内に充填され、かつ平面視において柱状体２５が形成された部位を除いた主面１１を覆っている。半導体素子３１は、封止樹脂４に覆われている。本実施形態では、封止樹脂４は平面視において基板１と重なっているので、平面視の形状は矩形状である。なお、封止樹脂４の材質および形状は限定されない。本実施形態においては、封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。樹脂主面４１および樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。図２に示すように、樹脂主面４１は主面１１と同方向を向く面である。樹脂主面４１は平たんである。樹脂主面４１は、複数の柱状体２５の図２に示すそれぞれの上端と面一である。また、樹脂側面４３は、樹脂主面４１と絶縁層１５との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。複数の樹脂側面４３は、いずれも平たんである。本実施形態においては、複数の樹脂側面４３はそれぞれ、基板１の側面と面一である。
【００４７】
アンダーフィル５は、電気絶縁性を有する、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。つまり、本実施形態では、封止樹脂４と同じ合成樹脂を用いている。なお、アンダーフィル５は、封止樹脂４と異なる合成樹脂を用いてもよい。アンダーフィル５の材質は限定されない。アンダーフィル５は、図２に示すように、凹部１４内で、基板１と半導体素子３１との間に充填されている。より具体的には、基板１の底面１４１と半導体素子３１の素子主面３１２との間の隙間に充填されている。アンダーフィル５は、後述する製造工程において、レジスト層８０５を形成する際に、感光性レジストが当該隙間に入り込まないようにするために、レジスト層８０５を形成する前の工程で形成される。
【００４８】
次に、図３〜図１８に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、これらの図においては、図１のＩＩ−ＩＩ線に沿うＸＺ平面における断面を示している。また、これらの図において示される後述する基板材料１００の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙは、図１〜図２に示される基板１の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙが示す方向と同一である。
【００４９】
まず、基板材料１００を用意する。基板材料１００は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板材料１００は、上述した半導体装置Ａ１０の基板１が複数個取りできるサイズである。すなわち、以降の製造工程においては、複数の半導体装置Ａ１０を一括して製造する手法を前提としている。基板材料１００は、厚さ方向Ｚにおいて互いに反対側を向く表面１１０および裏面１２０を有している。本実施形態においては、表面１１０として結晶方位が（１００）である（１００）面を採用する。表面１１０は後に主面１１となる部分であり、裏面１２０は後に実装面１２となる部分である。
【００５０】
次いで、図３に示すように、表面１１０をたとえば熱酸化させることによりＳｉＯ2からなるマスク層８０１を形成する。マスク層８０１の厚さは、たとえば０．７〜１．０μｍ程度である。
【００５１】
次いで、図４に示すように、マスク層８０１に対してエッチングによるパターニングを行う。具体的には、マスク層８０１にフォトリソグラフィによりレジストを形成して、マスク層８０１をエッチングし、その後、レジストを剥離する。これにより、マスク層８０１に開口が形成される。この開口の形状および大きさは、最終的に得ようとする凹部１４の形状および大きさに応じて設定する。本実施形態では、開口は矩形状である。
【００５２】
次いで、図５に示すように、凹部１４を形成する。凹部１４の形成は、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。この異方性エッチングを行うことにより、底面１４１および連絡面１４２を有する凹部１４が形成される。本実施形態においては、表面１１０として（１００）面を採用しているので、各連絡面１４２は（１１１）面になり、連絡面１４２が表面１１０（ＸＹ平面）に対してなす角度は、５４．７４°となる。本実施形態では、凹部１４の深さ（厚さ方向Ｚの寸法）は、４０〜８０μｍ程度である。なお、エッチング溶液はＫＯＨに限定されず、ＴＭＡＨ（水酸化テトラメチルアンモニウム）やＥＤＰ（エチレンジアミンピロカテール）などのアルカリ溶液であってもよい。また、フッ硝酸（ＨＦとＨＮＯ3の混酸）溶液をエッチング溶液として、等方性エッチングを行ってもよい。本工程により、マスク層８０１に形成された各開口に凹部１４が形成される。次いで、マスク層８０１を除去する。マスク層８０１の除去は、たとえばＨＦを用いたエッチングによって行う。
【００５３】
次いで、図６に示すように、たとえばＳｉＯ2からなる絶縁層１５を形成する。絶縁層１５の形成は、基板材料１００のうち表面１１０および凹部１４の内面（底面１４１および連絡面１４２）を熱酸化させることにより行う。これにより、厚さがたとえば０．７〜１．０μｍ程度の絶縁層１５が得られる。
【００５４】
次いで、図７〜図１１に示すように、配線部２０、柱状体２５および接合層３２を形成する。
【００５５】
まず、図７に示すように、基板材料１００の表面１１０側に、下地層２０１を形成する。下地層２０１は、絶縁層１５を覆っている。下地層２０１はスパッタリング法により形成される。本実施形態にかかる下地層２０１は、互いに積層されたＴｉ層およびＣｕ層から構成され、その厚さは２００〜８００ｎｍ程度である。下地層２０１の形成にあたっては、絶縁層１５に接するＴｉ層を形成した後に当該Ｔｉ層に接するＣｕ層を形成する。
【００５６】
次いで、図８に示すように、めっき層２０２を形成するためのレジスト層８０２を、フォトリソグラフィにより形成する。下地層２０１の全面を覆うように感光性レジストを基板材料１００に塗布した後、感光性レジストに対して露光・現像を行うことによって、パターニングを行う。これにより、レジスト層８０２が得られる。感光性レジストは、たとえばスピンコータ（回転式塗布装置）を用いて基板材料１００に塗布される。本実施形態にかかる感光性レジストは、ポジ型であるため、露光された部分が現像液により除去される。露光により除去されたレジスト層８０２の部分から下地層２０１が露出する。レジスト層８０２は、最終的に配線部２０として残す部分が除去されている。そして、レジスト層８０２から露出した下地層２０１に接するめっき層２０２を形成する。めっき層２０２は、Ｃｕから構成され、下地層２０１を導電経路とした電解めっきにより形成される。本実施形態では、めっき層２０２の厚さは、３〜１０μｍ程度である。次いで、レジスト層８０２を除去する。
【００５７】
次いで、図９に示すように、柱状体２５を形成する。まず、柱状体２５を形成するためのレジスト層８０３を、フォトリソグラフィにより形成する。レジスト層８０３の構成および形成方法は、レジスト層８０２と同一である。下地層２０１およびめっき層２０２の全面を覆うように感光性レジストを基板材料１００に塗布した後、感光性レジストに対して露光・現像を行うことによって、パターニングを行う。これにより、レジスト層８０３が得られる。ただし、レジスト層８０３の厚さは、柱状体２５の高さに応じて、レジスト層８０２より厚く設定される。このとき、露光によりレジスト層８０３に開口部８０３ａが形成される。開口部８０３ａからめっき層２０２が露出する。本実施形態にかかる開口部８０３ａの形状は直方体状（図示略）である。次いで、めっき層２０２に接する柱状体２５を形成する。本実施形態にかかる柱状体２５は、レジスト層８０３の開口部８０３ａから露出するめっき層２０２に接して形成される。柱状体２５は、下地層２０１およびめっき層２０２を導電経路とした電解めっきによって、レジスト層８０３の開口部８０３ａを埋めるように形成される。また、本実施形態にかかる柱状体２５は、Ｃｕから構成される。次いで、レジスト層８０３を除去する。
【００５８】
次いで、図１０に示すように、接合層３２を形成する。まず、接合層３２を形成するためのレジスト層８０４を、フォトリソグラフィにより形成する。レジスト層８０４の構成および形成方法は、レジスト層８０２と同一である。下地層２０１およびめっき層２０２の全面を覆うように感光性レジストを基板材料１００に塗布した後、感光性レジストに対して露光・現像を行うことによって、パターニングを行う。これにより、レジスト層８０４が得られる。このとき、露光によりレジスト層８０４に開口部８０４ａが形成される。開口部８０４ａからめっき層２０２が露出する。本実施形態にかかる開口部８０３ａの形状は直方体状（図示略）である。次いで、めっき層２０２に接する接合層３２を形成する。本実施形態にかかる接合層３２は、レジスト層８０４の開口部８０４ａから露出するめっき層２０２に接して形成される。接合層３２は、下地層２０１およびめっき層２０２を導電経路とした電解めっきによって、レジスト層８０４の開口部８０４ａを埋めるように形成される。また、本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ａｇ系合金またはＳｎ−Ｓｂ系合金などの鉛フリーはんだである。次いで、レジスト層８０４を除去する。
【００５９】
次いで、図１１に示すように、基板材料１００においてめっき層２０２に覆われていない不要な下地層２０１を全て除去する。不要な下地層２０１は、たとえばウェットエッチングにより除去される。当該ウェットエッチングでは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液が用いられる。下地層２０１が除去された部分から、絶縁層１５が露出する。以上の工程により、配線部２０、柱状体２５および接合層３２が形成される。
【００６０】
次いで、図１２に示すように、凹部１４の底面１４１に形成された配線部２０（底面配線２３）に半導体素子３１を搭載する。半導体素子３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子３１の電極バンプ３１１にフラックスを塗布した後、フリップチップボンダを用いて、半導体素子３１を底面１４１に形成された底面配線２３に接する接合層３２に仮付けする。このとき、接合層３２は、底面配線２３と半導体素子３１との双方に挟まれた状態となる。次いで、リフローにより接合層３２を溶融させた後、冷却により接合層３２を固化させることによって、半導体素子３１の搭載が完了する。
【００６１】
次いで、図１３に示すように、凹部１４内で基板材料１００と半導体素子３１との隙間にアンダーフィル５を形成する。
【００６２】
次いで、図１４に示すように、レジスト層８０５を、フォトリソグラフィにより形成する。レジスト層８０５の構成および形成方法は、レジスト層８０２と同一である。下地層２０１およびめっき層２０２の全面を覆うように感光性レジストを基板材料１００に塗布した後、感光性レジストに対して露光・現像を行うことによって、パターニングを行う。これにより、レジスト層８０５が得られる。このとき、基板材料１００と半導体素子３１との隙間にはアンダーフィル５が形成されているので、レジスト層８０５を形成するための感光性レジストが当該隙間に入り込むことはない。図１４に示すように、半導体素子３１の上面３１６（素子主面３１２とは反対側の面）および柱状体２５の上面は、レジスト層８０５から露出している。
【００６３】
次いで、ウェットエッチングにより、半導体素子３１および柱状体２５をエッチングする。当該ウェットエッチングでは、たとえばＨ3ＰＯ4（リン酸）およびＨ2Ｏ2（過酸化水素）を含むエッチング液が用いられる。当該エッチング液は、Ｃｕからなる柱状体２５およびＧａＡｓからなる素子基板３１４をエッチングするが、レジスト層８０５および基板材料１００を侵食しない。エッチング液は限定されず、素子基板３１４の材質に応じたエッチング液が用いられる。本工程により、図１５に示すように、半導体素子３１および柱状体２５がエッチングされる。半導体素子３１において、素子基板３１４がエッチングされて形成された面が、素子裏面３１３になる。素子基板３１４のうちレジスト層８０５に近い部分は、レジスト層８０５から離れている部分と比較して、エッチング液が循環しにくく滞留しやすいので、エッチング量が小さい。したがって、素子裏面３１３は、平面視における中心部が周縁部より窪んで湾曲している。柱状体２５の上面も同様である。なお、柱状体２５を形成する工程（図９参照）において柱状体２５を低く形成しておき、ウェットエッチングの工程では、柱状体２５をエッチングしないように、柱状体２５の上面もレジスト層８０５で覆ってもよい。次いで、レジスト層８０５を除去する。
【００６４】
次いで、図１６に示すように、半導体素子３１を覆う封止樹脂４を形成する。本実施形態においては、配線部２０も封止樹脂４により覆われる。本実施形態にかかる封止樹脂４は、電気絶縁性を有する、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。封止樹脂４は、基板材料１００の凹部１４を充填し、半導体素子３１、配線部２０および柱状体２５を露出させることなく覆うように形成される。
【００６５】
次いで、図１７に示すように、基板材料１００の表面１１０側から、たとえば機械研削により研削する。本工程により、封止樹脂４および柱状体２５が研削されて、柱状体２５の露出面２５ａが封止樹脂４から露出する。研削後の封止樹脂４の上面が樹脂主面４１になる。柱状体２５の露出面２５ａおよび封止樹脂４の樹脂主面４１は、いずれも平たんであり、面一になっている。一方、半導体素子３１の素子裏面３１３は、封止樹脂４から露出せず、研削されない。なお、基板材料１００の裏面１２０側からも研削を行ってもよい。
【００６６】
次いで、図１８に示すように、柱状体２５の露出面２５ａに接する電極パッド２６を形成する。本実施形態にかかる電極パッド２６は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。電極パッド２６は、無電解めっきによりＮｉ層、Ｐｄ層、Ａｕ層の順に各々を析出させることにより形成される。
【００６７】
次いで、第１方向Ｘに沿って基板材料１００および封止樹脂４を切断し、第２方向Ｙに沿って基板材料１００および封止樹脂４を切断することによって、半導体装置Ａ１０の基板１に対応する範囲ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより切断線に沿って基板材料１００および封止樹脂４を切断する。当該工程において分割された個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
【００６８】
次に、半導体装置Ａ１０およびその製造方法の作用効果について説明する。
【００６９】
本実施形態によると、半導体素子３１は、基板１（基板材料１００）に搭載された後で薄型化されている。したがって、製造工程において、ハンドリングしやすい厚さで搭載を行うことができ、かつ、半導体装置Ａ１０を薄型化できる。また、半導体素子３１は、素子基板３１４がウェットエッチングされることで薄型化され、研削されない。したがって、半導体素子３１を研削する場合と比較して、クラックを抑制可能である。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。
【００７０】
また、本実施形態によると、基板１に凹部１４が形成され、半導体素子３１が凹部１４の底面１４１に搭載されている。したがって、半導体素子３１が主面１１に搭載される場合と比較して、薄型化を図ることができる。
【００７１】
本実施形態によると、素子基板３１４はＧａＡｓからなり、Ｈ3ＰＯ4およびＨ2Ｏ2を含むエッチング液でウェットエッチングされる。これにより、レジスト層８０５および基板材料１００を侵食することなく、素子基板３１４をエッチングできる。
【００７２】
本実施形態によると、主面配線２１と電極パッド２６とを接続する柱状体２５が形成されている。したがって、製造などの都合で凹部１４を深く形成できず、半導体素子３１が主面１１から突出する場合でも、半導体素子３１を封止樹脂４によって完全に覆い、かつ、主面配線２１と電極パッド２６とを導通させることができる。
【００７３】
〔第２実施形態〕
図１９〜図２６に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【００７４】
図１９は、半導体装置Ａ２０の平面図であり、理解の便宜上、封止樹脂４および樹脂膜６を透過している。図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。
【００７５】
本実施形態にかかる半導体装置Ａ２０は、半導体素子３１の素子裏面３１３が封止樹脂４から露出し、樹脂膜６で覆われている点で半導体装置Ａ１０と異なる。樹脂膜６は、封止樹脂４の樹脂主面４１および半導体素子３１の素子裏面３１３を覆うように形成されている。樹脂膜６は、半導体素子３１の素子裏面３１３を保護し、絶縁するために設けられている。また、樹脂膜６は、後述する製造工程において、電極パッド２６を無電解めっきにより形成する際に、素子裏面３１３に電極パッド２６の材料が析出することを防止する役割も果たす。樹脂膜６は、たとえばポリイミド樹脂などの絶縁材料によって、たとえばフォトリソグラフィにより形成されている。本実施形態において、樹脂膜６の厚さ（厚さ方向Ｚの寸法）は、たとえば３〜１０μｍ程度である。なお、樹脂膜６の厚さ、材質および形成方法は限定されない。
【００７６】
次に、図２１〜図２６に基づき、半導体装置Ａ２０の製造方法の一例について説明する。なお、第１実施形態にかかる半導体装置Ａ１０の製造方法と共通する部分は説明を省略する。図２１〜図２６は、半導体装置Ａ２０の製造工程を説明する断面図であり、図１９のＸＸ−ＸＸ線に沿うＸＺ平面における断面を示している。
【００７７】
まず、基板材料１００を用意し、凹部１４を形成してから絶縁層１５を形成する。そして、配線部２０、柱状体２５および接合層３２を形成し、半導体素子３１を搭載する。以上の工程は、第１実施形態にかかる半導体装置Ａ１０の製造方法（図３〜図１２参照）と共通する。
【００７８】
次いで、図２１に示すように、半導体素子３１を覆う封止樹脂４を形成する。封止樹脂４は、基板材料１００の凹部１４を充填し、半導体素子３１、配線部２０および柱状体２５を露出させることなく覆うように形成される。
【００７９】
次いで、図２２に示すように、基板材料１００の表面１１０側から、たとえば機械研削により、半導体素子３１の上面３１６が露出するまで研削する。このとき、半導体素子３１は、上面３１６を露出させるために、少し（例えば５μｍ程度）研削される。本工程により、封止樹脂４および柱状体２５が研削されて、柱状体２５の上面が封止樹脂４から露出する。
【００８０】
次いで、半導体素子３１をエッチングする。まず、図２３に示すように、レジスト層８０６を、柱状体２５の上面を覆うように、フォトリソグラフィにより形成する。半導体素子３１の上面３１６は、レジスト層８０６から露出している。次いで、ウェットエッチングにより、半導体素子３１をエッチングする。エッチング液は、ＧａＡｓからなる素子基板３１４をエッチングするが、封止樹脂４、レジスト層８０６および基板材料１００を侵食しない。また、レジスト層８０６に覆われている柱状体２５もエッチングされない。レジスト層８０６を形成するのは、柱状体２５がエッチングされて、柱状体２５の上面が半導体素子３１の素子裏面３１３より低くなってしまうことを防ぐためである。本工程により、図２３に示すように、半導体素子３１の素子基板３１４がエッチングされて、素子裏面３１３が形成される。素子裏面３１３は、平面視における中心部が周縁部より窪んで湾曲している。次いで、レジスト層８０６を除去する。
【００８１】
次いで、図２４に示すように、基板材料１００の表面１１０側から、たとえば機械研削により研削する。本工程により、封止樹脂４および柱状体２５が研削されて、柱状体２５の露出面２５ａが封止樹脂４から露出する。研削後の封止樹脂４の上面が樹脂主面４１になる。柱状体２５の露出面２５ａおよび封止樹脂４の樹脂主面４１は、いずれも平たんであり、面一になっている。一方、半導体素子３１の素子裏面３１３は、研削されず、平面視における中心部が周縁部より窪んで湾曲した形状のままで、封止樹脂４から露出する。なお、基板材料１００の裏面１２０側からも研削を行ってもよい。
【００８２】
次いで、図２５に示すように、封止樹脂４の樹脂主面４１および半導体素子３１の素子裏面３１３を覆うように、樹脂膜６を形成する。本実施形態にかかる樹脂膜６は、フォトリソグラフィにより形成される。まず、封止樹脂４の樹脂主面４１、半導体素子３１の素子裏面３１３、および柱状体２５の露出面２５ａの全体を覆うように、たとえば感光性ポリイミド樹脂を塗布する。感光性ポリイミド樹脂は、たとえばスピンコータ（回転式塗布装置）を用いて塗布される。次いで、塗布された感光性ポリイミド樹脂に対して露光・現像を行うことによって、パターニングを行う。これにより、樹脂膜６が得られる。露光・現像により、樹脂膜６には、柱状体２５の露出面２５ａを囲む開口が形成される。
【００８３】
次いで、図２６に示すように、樹脂膜６の開口に、柱状体２５の露出面２５ａに接する電極パッド２６を形成する。次いで、基板材料１００および封止樹脂４を第１方向Ｘおよび第２方向Ｙに沿って切断することによって、半導体装置Ａ２０の基板１に対応する範囲ごとの個片に分割する。以上の工程を経ることによって、半導体装置Ａ２０が製造される。
【００８４】
本実施形態によると、半導体素子３１は、基板１（基板材料１００）に搭載された後で薄型化されている。したがって、製造工程において、ハンドリングしやすい厚さで搭載を行うことができ、かつ、半導体装置Ａ１０を薄型化できる。また、本実施形態によると、半導体素子３１は、エッチング工程の前の研削工程で、上面３１６を露出させるために、研削される。しかし、研削量は、ウエストエッチングによるエッチング量と比較してごくわずかである。したがって、ウエストエッチングを行わず研削だけで薄型化する場合と比較して、研削によって生じるクラックを抑制できる。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。本実施形態においても、第１実施形態と同様の効果を奏することができる。
【００８５】
また、本実施形態によると、素子裏面３１３は封止樹脂４によって覆われていない。したがって、素子裏面３１３が封止樹脂４によって覆われている場合と比較して、薄型化を図ることができる。さらに、本実施形態によると、樹脂膜６が封止樹脂４から露出する素子裏面３１３を覆っている。これにより、素子裏面３１３を保護し、絶縁できる。
【００８６】
〔第３実施形態〕
図２７〜図２８に基づき、本発明の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【００８７】
図２７は、半導体装置Ａ３０の平面図であり、理解の便宜上、封止樹脂４を透過している。図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
【００８８】
本実施形態にかかる半導体装置Ａ３０は、基板１に凹部１４が形成されていない点で半導体装置Ａ１０と異なる。本実施形態においては、主面１１が、本発明の「搭載面」に相当する。半導体装置Ａ３０は、半導体装置Ａ１０の製造方法の一例（図３〜図１８参照）において、図３〜図５に示す凹部１４の形成工程を省略することで、製造される。
【００８９】
本実施形態においても、半導体素子３１は、基板１（基板材料１００）に搭載された後で、素子基板３１４がウェットエッチングされることで薄型化され、研削されない。したがって、半導体素子３１を研削する場合と比較して、クラックを抑制可能である。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。
【００９０】
また、本実施形態によると、基板１には凹部１４が形成されていない。したがって、製造工程の簡略化を図ることができる。
【００９１】
〔第４実施形態〕
図２９〜図３９に基づき、本発明の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【００９２】
図２９は、半導体装置Ａ４０の平面図であり、理解の便宜上、封止樹脂４を透過している。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。
【００９３】
本実施形態にかかる半導体装置Ａ４０は、基板１に凹部１４が形成されておらず、電極パッド２６が基板１の実装面１２側に形成されている点で、半導体装置Ａ１０と異なる。本実施形態においては、主面１１が、本発明の「搭載面」に相当する。
【００９４】
基板１は、貫通孔１３を有する。貫通孔１３は、図３０に示すように、基板１の主面１１から実装面１２まで、厚さ方向Ｚに貫通する孔である。本実施形態では、貫通孔１３は、図２９に示すように、基板１の４つの角の近辺にそれぞれ１つずつ、合計４つ設けられている。本実施形態では、貫通孔１３の平面視の形状は矩形状である。貫通孔１３の主面１１側の開口の各寸法は、１２０〜１８０μｍ程度である。なお、貫通孔１３の個数、配置、形状および寸法は限定されない。絶縁層１５は、図３０に示すように、貫通孔１３の内面にも形成されている。
【００９５】
本実施形態においては凹部１４が形成されていないので、連絡面配線２２および底面配線２３は形成されておらず、半導体素子３１は主面配線２１に搭載されている。また、配線部２０は、貫通配線２４を含んでいる。貫通配線２４は、基板１を貫通するように形成された、配線部２０の一部である。貫通配線２４は、貫通孔１３に充填されるように、貫通孔１３の内部に形成されている。貫通配線２４は、基板１の主面１１および実装面１２からそれぞれ露出している。主面１１から露出する貫通配線２４の一端は、主面配線２１に接続している。また、実装面１２から露出する貫通配線２４の他端は、電極パッド２６に接続している。本実施形態では、貫通配線２４は、角柱状であり、露出面２４ａを有している。露出面２４ａは、実装面１２から露出する貫通配線２４の他端側の面であり、実装面１２と面一状である。なお、貫通配線２４の形状は限定されず、たとえば円柱形状などであってもよい。本実施形態では、主面配線２１と貫通配線２４とは、同じ材料により一体として形成されている。なお、主面配線２１と貫通配線２４とは、異なる材料で別々に形成されていてもよい。本実施形態では、柱状体２５は形成されない。
【００９６】
電極パッド２６は、実装面１２から露出している貫通配線２４の露出面２４ａの全体に接するように形成されている。
【００９７】
また、本実施形態では、第２実施形態と同様の樹脂膜６が、基板１の実装面１２に形成されている。樹脂膜６は、実装面１２の全面を覆っており、半導体装置Ａ４０における、実装面１２側の面のうち、電極パッド２６が形成された部分以外の全面を覆っている。樹脂膜６は、各電極パッド２６を互いに電気的に絶縁する役割を果たす。
【００９８】
次に、図３１〜図３９に基づき、半導体装置Ａ４０の製造方法の一例について説明する。なお、第１実施形態にかかる半導体装置Ａ１０の製造方法と共通する部分は説明を省略する。図３１〜図３９は、半導体装置Ａ４０の製造工程を説明する断面図であり、図２９のＸＸＸ−ＸＸＸ線に沿うＸＺ平面における断面を示している。
【００９９】
まず、基板材料１００を用意し、表面１１０に凹部１３０を形成する。凹部１３０は、後に貫通孔１３になる部分であり、第１実施形態にかかる凹部１４と同様の方法で形成される（図３〜図５参照）。凹部１３０は、本発明の「配線用凹部」に相当する。次いで、図３１に示すように、絶縁層１５を形成する。
【０１００】
次いで、図３２に示すように、下地層２０１を形成する。
【０１０１】
次いで、図３３に示すように、めっき層２０２を形成する。このとき、めっき液には抑制剤および促進剤が添加されているので、下地層２０１のうち表面１１０に位置する部分より凹部１３０に位置する部分に、優先的にめっきが析出して成長する。これにより、表面１１０に位置する部分には薄く、凹部１３０に位置する部分には厚く、めっき層２０２が形成される。凹部１３０に形成された厚いめっき層２０２が、貫通配線２４になる。
【０１０２】
次いで、接合層３２を形成し、基板材料１００においてめっき層２０２に覆われていない不要な下地層２０１を全て除去する。次いで、図３４に示すように、半導体素子３１を搭載して、基板材料１００と半導体素子３１との隙間にアンダーフィル５を形成する。
【０１０３】
次いで、図３５に示すように、レジスト層８０７を、フォトリソグラフィにより形成する。半導体素子３１の上面３１６は、レジスト層８０７から露出している。
【０１０４】
次いで、ウェットエッチングにより、半導体素子３１をエッチングする。本工程により、図３６に示すように、半導体素子３１の素子基板３１４がエッチングされて、素子裏面３１３が形成される。素子裏面３１３は、平面視における中心部が周縁部より窪んで湾曲している。次いで、レジスト層８０７を除去する。
【０１０５】
次いで、図３７に示すように、半導体素子３１を覆う封止樹脂４を形成する。封止樹脂４は、半導体素子３１および配線部２０を露出させることなく覆うように形成される。
【０１０６】
次いで、基板材料１００の裏面１２０側を、たとえば機械研削により研削する。図３８に示すように、研削後の基板材料１００の表面１１０とは反対側の面が実装面１２になる。本実施形態では、全体の厚さ方向Ｚの寸法（実装面１２から封止樹脂４の上面までの寸法）が所望の寸法（たとえば１３０〜１９０μｍ程度）になるまで研削を行う。研削により、貫通配線２４は、基板材料１００の実装面１２から露出する露出面２４ａを有するようになる。また、凹部１３０は、底面部分が研削されることにより貫通して、貫通孔１３になる。本実施形態では、５０〜８０μｍ程度の深さの凹部１３０が研削により、基板材料１００の厚さ（３０〜５０μｍ程度）の貫通孔１３になる。つまり、貫通配線２４も２０〜３０μｍ程度研削される。また、貫通配線２４の露出面２４ａおよび基板材料１００の実装面１２は、いずれも平たんであり、面一になっている。なお、基板材料１００の表面１１０側からも、半導体素子３１を研削しない程度まで、研削を行ってもよい。
【０１０７】
次いで、図３９に示すように、基板材料１００の実装面１２を覆うように、樹脂膜６を形成する。樹脂膜６には、貫通配線２４の露出面２４ａを囲む開口が形成される。次いで、樹脂膜６の開口に、貫通配線２４の露出面２４ａに接する電極パッド２６を形成する。
【０１０８】
次いで、基板材料１００および封止樹脂４を第１方向Ｘおよび第２方向Ｙに沿って切断することによって、半導体装置Ａ４０の基板１に対応する範囲ごとの個片に分割する。以上の工程を経ることによって、半導体装置Ａ４０が製造される。
【０１０９】
本実施形態においても、半導体素子３１は、基板１（基板材料１００）に搭載された後で、素子基板３１４がウェットエッチングされることで薄型化され、研削されない。したがって、半導体素子３１を研削する場合と比較して、クラックを抑制可能である。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。
【０１１０】
また、本実施形態よると、基板１が貫通孔１３を有し、貫通配線２４が貫通孔１３の内部に形成されている。貫通配線２４の一端は主面配線２１に接続し、他端は実装面１２から露出している。したがって、電極パッド２６を貫通配線２４の他端に接続することで、電極パッド２６を実装面１２側に配置し、かつ、主面配線２１に導通させることができる。さらに、本実施形態よると、貫通配線２４は、めっき層２０２の形成工程で形成され、柱状体２５の形成のように別の工程とする必要がない。したがって、柱状体２５を備える場合と比較して、製造工程の簡略化を図ることができる。
【０１１１】
〔第５実施形態〕
図４０に基づき、本発明の第５実施形態にかかる半導体装置Ａ５０について説明する。図４０において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【０１１２】
図４０は、半導体装置Ａ５０の平面図であり、理解の便宜上、封止樹脂４を透過している。
【０１１３】
本実施形態にかかる半導体装置Ａ５０は、配線部２０の形状が半導体装置Ａ１０と異なる。本実施形態にかかる半導体素子３１は、電極バンプ３１１の配置が第１実施形態にかかる半導体素子３１と異なっており、４つの電極バンプ３１１が半導体素子３１の素子主面３１２の中央付近に配置されている。基板１の底面１４１に形成された底面配線２３は、これらの電極バンプ３１１にそれぞれ接続できるように、底面１４１の中央付近まで延出している。また、基板１の連絡面１４２に形成された連絡面配線２２は、主面１１から底面１４１に近付くにしたがって、幅（第２方向Ｙの寸法）が大きくなっている。本実施形態では、連絡面配線２２の内側（半導体装置Ａ５０の第２方向Ｙの中心側）の辺は、第１方向Ｘに平行であるが、連絡面配線２２の外側（半導体装置Ａ５０の第２方向Ｙの中心側とは反対側）の辺は、第１方向Ｘに対して傾斜している。
【０１１４】
本実施形態においても、半導体素子３１は、基板１（基板材料１００）に搭載された後で、素子基板３１４がウェットエッチングされることで薄型化され、研削されない。したがって、半導体素子３１を研削する場合と比較して、クラックを抑制可能である。これにより、不良品の発生を抑制し、歩留まりを向上させることができる。
【０１１５】
なお、連絡面配線２２の形状は、上記したものに限定されない。連絡面配線２２の外側の辺が第１方向Ｘに平行であり、連絡面配線２２の内側の辺が第１方向Ｘに対して傾斜していてもよい。また、連絡面配線２２の内側の辺も外側の辺も、第１方向Ｘに対して傾斜していてもよい。また、主面１１から底面１４１に近付くにしたがって、連絡面配線２２の幅が小さくなっていてもよい。
【０１１６】
なお、本発明にかかる半導体装置およびその製造方法は、第１ないし第５実施形態にかかる半導体装置Ａ１０〜Ａ５０およびその製造方法に限定されない。本発明は、半導体素子３１を基板１に搭載した後に、半導体素子３１をウェットエッチングにより薄型化したあらゆる半導体装置およびその製造方法を含んでいる。また、本発明は、基板１を必ずしも備えている必要はなく、ウェットエッチングにより薄型化した半導体素子３１を備えるあらゆる半導体装置およびその製造方法を含んでいる。
【０１１７】
本発明にかかる半導体装置およびその製造方法は、先述した実施形態に限定されるものではない。本発明にかかる半導体装置およびその製造方法の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【０１１８】
Ａ１０，Ａ２０，Ｓ３０，Ａ４０，Ａ５０：半導体装置
１：基板
１１：主面
１２：実装面
１３：貫通孔
１４：凹部
１４１：底面
１４２：連絡面
１５：絶縁層
２０：配線部
２０１：下地層
２０２：めっき層
２１：主面配線
２２：連絡面配線
２３：底面配線
２４：貫通配線
２４ａ：露出面
２５：柱状体
２５ａ：露出面
２６：電極パッド
３１：半導体素子
３１１：電極バンプ
３１２：素子主面
３１３：素子裏面
３１４：素子基板
３１５：機能層
３１６：上面
３２：接合層
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
５：アンダーフィル
６：樹脂膜
１００：基板材料
１１０：表面
１２０：裏面
１３０：凹部
８０１：マスク層
８０２〜８０７：レジスト層
８０３ａ、８０４ａ：開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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