(57)【要約】【課題】  集積度が向上された３次元半導体メモリ素子を提供する。【解決手段】  本発明は半導体素子に係り、さらに詳細には、基板の上の第１積層構造体及び第２積層構造体と、前記第１及び第２積層構造体上の第１配線及び第２配線と、を含む。前記第１及び第２積層構造体の各々は、垂直方向に積層された半導体パターンと、前記半導体パターンと連結され、水平方向に延在される導電ラインと、前記半導体パターンと隣接して垂直方向に延在されるゲート電極と、を含む。前記第１積層構造体の前記導電ラインは第１導電ラインを含み、前記第２積層構造体の前記導電ラインは前記第１導電ラインと同一なレベルに位置する第２導電ラインを含み、前記第１配線は前記第１及び第２導電ラインのうちの少なくとも１つと電気的に連結され、前記第２配線は前記第１及び第２積層構造体の前記ゲート電極のうちの少なくとも１つと電気的に連結される。【選択図】      図５
2019140382.tif 000002
【特許請求の範囲】
【請求項１】
基板の上の第１積層構造体及び第２積層構造体と、
前記第１及び第２積層構造体上の第１配線及び第２配線と、を含み、
前記第１及び第２積層構造体の各々は、
垂直方向に積層された半導体パターンと、
前記半導体パターンと連結され、水平方向に延在される導電ラインと、
前記半導体パターンと隣接して垂直方向に延在されるゲート電極と、を含み、
前記第１積層構造体の前記導電ラインは、第１導電ラインを含み、
前記第２積層構造体の前記導電ラインは、前記第１導電ラインと同一なレベルに位置する第２導電ラインを含み、
前記第１配線は、前記第１及び第２導電ラインのうちの少なくとも１つと電気的に連結され、
前記第２配線は、前記第１及び第２積層構造体の前記ゲート電極のうちの少なくとも１つと電気的に連結される、半導体メモリ素子。
【請求項２】
前記第１及び第２積層構造体上の第３配線をさらに含み、
前記第１配線は、前記第１導電ラインと電気的に連結され、
前記第３配線は、前記第２導電ラインと電気的に連結され、
前記第２配線は、前記第１及び第２積層構造体の前記ゲート電極と共通に連結される、請求項１に記載の半導体メモリ素子。
【請求項３】
前記第２配線は、一方向に延在され、
前記第２配線と共通に連結される前記ゲート電極は、前記一方向に整列される、請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１及び第２積層構造体上の第３配線をさらに含み、
前記第１配線は、前記第１及び第２導電ラインと共通に連結され、
前記第２配線は、前記第１積層構造体の前記ゲート電極と電気的に連結され、
前記第３配線は、前記第２積層構造体の前記ゲート電極と電気的に連結される、請求項１に記載の半導体メモリ素子。
【請求項５】
前記第１及び第２導電ラインと共通に接触する共通コンタクトをさらに含み、
前記第１配線は、前記共通コンタクトと電気的に連結される、請求項４に記載の半導体メモリ素子。
【請求項６】
前記半導体パターンの各々は、第１不純物領域、第２不純物領域、及び前記第１及び第２不純物領域の間に介在されたチャネル領域を含み、
前記導電ラインの各々は、前記半導体パターンの各々の前記第１不純物領域と電気的に連結され、
前記ゲート電極の各々は、前記半導体パターンの前記チャネル領域に隣接する、請求項１に記載の半導体メモリ素子。
【請求項７】
前記半導体パターンの各々は、第１不純物領域と前記導電ラインとの間に介在された終端膜をさらに含み、
前記終端膜は、前記チャネル領域の半導体元素より狭いバンドギャップを有する半導体元素を含む、請求項６に記載の半導体メモリ素子。
【請求項８】
前記第１及び第２積層構造体は、互いに平行に第１方向に延在され、
前記第１及び第２積層構造体の各々の前記導電ラインは、前記第１方向に延在され、
前記第１及び第２積層構造体の各々の前記半導体パターンは、前記第１方向と交差する第２方向に延在される、請求項１に記載の半導体メモリ素子。
【請求項９】
前記基板は、第１周辺回路領域及び第２周辺回路領域を含み、
前記第１配線は、第１方向に前記第１周辺回路領域に向かって延長されて、前記第１周辺回路領域上の第１周辺トランジスタと電気的に連結され、
前記第２配線は、前記第１方向と交差する第２方向に前記第２周辺回路領域に向かって延長されて、前記第２周辺回路領域上の第２周辺トランジスタと電気的に連結される、請求項１に記載の半導体メモリ素子。
【請求項１０】
前記第１及び第２導電ラインのうちの少なくとも１つと接触するコンタクトをさらに含み、
前記基板は、セル領域及びコンタクト領域を含み、
前記第１及び第２積層構造体の前記導電ラインは、前記セル領域から前記コンタクト領域に延長され、
前記コンタクトは、前記コンタクト領域上に配置され、
前記第１配線は、前記コンタクトと電気的に連結される、請求項１に記載の半導体メモリ素子。
【請求項１１】
前記基板は、セル領域及びコンタクト領域を含み、
前記第１及び第２積層構造体の前記導電ラインの各々は、
前記セル領域から前記コンタクト領域に水平方向に延在される配線部と、
前記コンタクト領域上で前記配線部から垂直方向に延在されるコンタクト部と、を含み、
前記第１配線は、前記第１及び第２導電ラインの前記コンタクト部のうちの少なくとも１つと電気的に連結される、請求項１に記載の半導体メモリ素子。
【請求項１２】
セル領域及びコンタクト領域を含む基板と、
各々が第１不純物領域、第２不純物領域、及び前記第１及び第２不純物領域の間のチャネル領域を含む、前記セル領域上で垂直方向に積層された半導体パターンと、
前記セル領域から前記コンタクト領域に水平方向に延長され、前記半導体パターンの前記第１不純物領域と連結される第１導電ラインと、
前記半導体パターンの前記第２不純物領域と連結されるキャパシターと、
前記コンタクト領域上の前記第１導電ラインと接触するコンタクトと、を含み、
前記コンタクトは、第１コンタクト及び前記第１コンタクトより前記セル領域にさらに近い第２コンタクトを含み、
前記第２コンタクトの底面のレベルは、前記第１コンタクトの底面のレベルより高い半導体メモリ素子。
【請求項１３】
前記第１コンタクトと接触する前記第１導電ラインは、前記コンタクト領域上で第１長さを有し、
前記第２コンタクトと接触する前記第１導電ラインは、前記コンタクト領域上で第２長さを有し、
前記第１長さは、前記第２長さより大きい、請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記第１及び第２コンタクトと各々電気的に連結される第１配線及び第２配線と、
前記基板の周辺回路領域上の第１下部配線及び第２下部配線と、をさらに含み、
前記第１及び第２下部配線は、前記第１及び第２配線と各々電気的に連結され、
前記第１及び第２下部配線は、各々第１端及び第２端を含み、
前記第２端は、前記第１端より前記コンタクト領域に近い、請求項１２に記載の半導体メモリ素子。
【請求項１５】
前記半導体パターンの前記チャネル領域と隣接して垂直方向に延在される第２導電ラインと、
前記第１コンタクトと電気的に連結される第１配線と、
前記第２導電ラインと電気的に連結される第２配線と、をさらに含み、
前記基板は、第１及び第２周辺回路領域をさらに含み、
前記第１及び第２配線は、前記第１及び第２周辺回路領域の上に各々延長される、請求項１２に記載の半導体メモリ素子。
【請求項１６】
前記半導体パターンは、第１方向に延在され、
前記第１導電ラインは、前記第１方向と交差する第２方向に延在される、請求項１２に記載の半導体メモリ素子。
【請求項１７】
基板の上の第１積層構造体及び第２積層構造体と、
前記第１及び第２積層構造体上の第１配線及び第２配線と、を含み、
前記第１配線は、第１方向に延在され、前記第２配線は、前記第１方向と交差する第２方向に延在され、
前記第１及び第２積層構造体の各々は、
３次元的に配列されたメモリセルトランジスタと、
水平方向に配列された前記メモリセルトランジスタと連結されるビットラインと、
垂直方向に配列された前記メモリセルトランジスタと連結されるワードラインと、を含み、
前記基板は、セル領域及びコンタクト領域を含み、
前記コンタクト領域上で、前記第１配線は、前記第１及び第２積層構造体の前記ビットラインうちの少なくとも１つと電気的に連結され、
前記セル領域上で、前記第２配線は、前記第１及び第２積層構造体の前記ワードラインのうちの少なくとも１つと電気的に連結される、半導体メモリ素子。
【請求項１８】
前記ビットラインは、前記基板の上面に平行に延在され、
前記ワードラインは、前記基板の上面に垂直に延在される、請求項１７に記載の半導体メモリ素子。
【請求項１９】
前記第１積層構造体の前記ビットラインと前記第２積層構造体の前記ビットラインとは、互いに実質的に同一なレベルに位置する、請求項１７に記載の半導体メモリ素子。
【請求項２０】
前記基板は、第１周辺回路領域及び第２周辺回路領域をさらに含み、
前記第１配線は、前記コンタクト領域から前記第１周辺回路領域まで延長され、
前記第２配線は、前記セル領域から前記第２周辺回路領域まで延長される、請求項１７に記載の半導体メモリ素子。
【請求項２１】
前記第１及び第２積層構造体の各々は、前記メモリセルトランジスタと連結された情報格納要素をさらに含む、請求項１７に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに詳細には集積度が向上された３次元半導体メモリ素子に係る。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体素子の集積度を増加させることが要求されている。半導体素子の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的な半導体素子の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体素子の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ素子が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／００５３９０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は集積度が向上された３次元半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の概念に係る、半導体メモリ素子は、基板の上の第１積層構造体及び第２積層構造体と、前記第１及び第２積層構造体上の第１配線及び第２配線と、を含むことができる。前記第１及び第２積層構造体の各々は、垂直方向に積層された半導体パターンと、前記半導体パターンと連結され、水平方向に延在される導電ラインと、前記半導体パターンと隣接して垂直方向に延在されるゲート電極と、を含むことができる。前記第１積層構造体の前記導電ラインは第１導電ラインを含み、前記第２積層構造体の前記導電ラインは前記第１導電ラインと同一レベルに位置する第２導電ラインを含み、前記第１配線は前記第１及び第２導電ラインのうちの少なくとも１つと電気的に連結され、前記第２配線は前記第１及び第２積層構造体の前記ゲート電極のうちの少なくとも１つと電気的に連結されることができる。
【０００６】
本発明の他の概念に係る、半導体メモリ素子は、セル領域及びコンタクト領域を含む基板と、各々が第１不純物領域、第２不純物領域、及び前記第１及び第２不純物領域の間のチャネル領域と、を含む、前記セル領域上で垂直方向に積層された半導体パターンと、前記セル領域から前記コンタクト領域に水平方向に延長され、前記半導体パターンの前記第１不純物領域と連結される第１導電ラインと、前記半導体パターンの前記第２不純物領域と連結されるキャパシターと、前記コンタクト領域上の前記第１導電ラインと接触するコンタクトと、を含むことができる。前記コンタクトは、第１コンタクト及び前記第１コンタクトより前記セル領域にさらに近い第２コンタクトを含み、前記第２コンタクトの底面のレベルは前記第１コンタクトの底面のレベルよりさらに高い。
【０００７】
本発明のその他の概念に係る、半導体メモリ素子は、基板の上の第１積層構造体及び第２積層構造体と、前記第１及び第２積層構造体上の第１配線及び第２配線と、を含むことができる。前記第１配線は第１方向に延在され、前記第２配線は前記第１方向と交差する第２方向に延在され、前記第１及び第２積層構造体の各々は、３次元的に配列されたメモリセルトランジスタと、水平方向に配列された前記メモリセルトランジスタと連結されるビットラインと、垂直方向に配列された前記メモリセルトランジスタと連結されるワードラインと、を含むことができる。前記基板のコンタクト領域上で、前記第１配線は前記第１及び第２積層構造体の前記ビットラインのうちの少なくとも１つと電気的に連結され、前記基板のセル領域上で、前記第２配線は前記第１及び第２積層構造体の前記ワードラインのうちの少なくとも１つと電気的に連結されることができる。
【発明の効果】
【０００８】
本発明の実施形態に係る３次元半導体メモリ素子は、メモリセルが３次元的に基板上に配列されることができる。ビットライン及びワードラインがメモリセル上の配線を通じて周辺回路領域と効率的に連結されることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る３次元半導体メモリ素子のセルアレイを示す簡略回路図である。
【図２】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図３Ａ】図２のＡ−Ａ’線に沿う断面図である。
【図３Ｂ】図２のＢ−Ｂ’線に沿う断面図である。
【図３Ｃ】図２のＣ−Ｃ’線に沿う断面図である。
【図３Ｄ】図３ＡのＭ領域を拡大した断面図である。
【図４】本発明の一実施形態に係る３次元半導体メモリ素子を説明するための図面であって、図２のＡ−Ａ’線に沿う断面図である。
【図５】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図６Ａ】図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図６Ｂ】図５のＣ−Ｃ’線に沿う断面図である。
【図７Ａ】図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図７Ｂ】図５のＣ−Ｃ’線に沿う断面図である。
【図８Ａ】図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図８Ｂ】図５のＣ−Ｃ’線に沿う断面図である。
【図９】図５のＣ−Ｃ’線に沿う断面図である。
【図１０】図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１１】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図１２】図５のＡ−Ａ’線に沿う断面図である。
【図１３】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図１４】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図１５】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図１６】図１５のＡ−Ａ’線に沿う断面図である。
【図１７】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図１８】図１７のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【発明を実施するための形態】
【００１０】
図１は本発明の実施形態に係る３次元半導体メモリ素子のセルアレイを示す簡略回路図である。図１を参照すれば、本発明の実施形態に係る３次元半導体メモリ素子のセルアレイは複数のサブセルアレイＳＣＡを含む。サブセルアレイＳＣＡは第２方向Ｄ２に沿って配列される。
【００１１】
各々のサブセルアレイＳＣＡは複数のビットラインＢＬ、複数のワードラインＷＬ、及び複数のメモリセルトランジスタＭＣＴを含む。１つのワードラインＷＬと１つのビットラインＢＬとの間に１つのメモリセルトランジスタＭＣＴが配置される。
【００１２】
ビットラインＢＬは基板から離隔されて、前記基板上に配置される導電性パターン（例えば、金属ライン）である。ビットラインＢＬは第１方向Ｄ１に延在される。１つのサブセルアレイＳＣＡ内のビットラインＢＬは垂直方向（即ち、第３方向Ｄ３）に互いに離隔される。
【００１３】
ワードラインＷＬは基板から垂直方向（即ち、第３方向Ｄ３）に延在される導電性パターン（例えば、金属ライン）である。１つのサブセルアレイＳＣＡ内のワードラインＷＬは第１方向Ｄ１に互いに離隔される。
【００１４】
メモリセルトランジスタＭＣＴのゲートはワードラインＷＬに連結され、メモリセルトランジスタＭＣＴのソースはビットラインＢＬに連結される。各々のメモリセルトランジスタＭＣＴは情報格納要素ＤＳを含む。例えば、情報格納要素ＤＳはキャパシターであり、メモリセルトランジスタＭＣＴのドレインは前記キャパシターの第１電極に連結される。前記キャパシターの第２電極は接地配線ＰＰと連結される。
【００１５】
図２は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図３Ａ、図３Ｂ、及び図３Ｃは各々図２のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿う断面図である。図３Ｄは図３ＡのＭ領域を拡大した断面図である。
【００１６】
図１、図２、及び図３Ａ乃至図３Ｄを参照すれば、セル領域ＣＡＲ及びコンタクト領域ＣＴＲを含む基板１００が提供される。基板１００上に第１層間絶縁膜ＩＬＤ１が提供される。基板１００はシリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。
【００１７】
基板１００上に第１乃至第４積層構造体ＳＳ１−ＳＳ４が提供される。第１乃至第４積層構造体ＳＳ１−ＳＳ４は第１層間絶縁膜ＩＬＤ１を介して基板１００と垂直方向に離隔される。第１乃至第４積層構造体ＳＳ１−ＳＳ４は互いに平行に第１方向Ｄ１に延在される。第１乃至第４積層構造体ＳＳ１−ＳＳ４は第２方向Ｄ２に沿って配列される。第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々は、先に図１を参照して説明したサブセルアレイＳＣＡを含む。
【００１８】
各々の第１乃至第４積層構造体ＳＳ１−ＳＳ４は、第１層間絶縁膜ＩＬＤ１上に互いに交互に積層された半導体パターンＳＰ及び絶縁膜ＩＬを含む。垂直方向に積層された半導体パターンＳＰは絶縁膜ＩＬによって互いに垂直方向に離隔される。互いに垂直方向に隣接する一対の半導体パターンＳＰの間に絶縁膜ＩＬが介在される。絶縁膜ＩＬはシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、炭素含有シリコン窒化膜、及び炭素含有シリコン酸窒化膜からなる群から選択されることができる。
【００１９】
各々の半導体パターンＳＰは第２方向Ｄ２に延在されるライン形状、バー（ｂａｒ）形状、又は柱形状を有する。一例として、半導体パターンＳＰはシリコン、ゲルマニウム、シリコン−ゲルマニウム又はＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含む。各々の半導体パターンＳＰは第１不純物領域ＳＤ１、第２不純物領域ＳＤ２、及びチャネル領域ＣＨを含む。
【００２０】
チャネル領域ＣＨは第１及び第２不純物領域ＳＤ１、ＳＤ２の間に配置される。第１及び第２不純物領域ＳＤ１、ＳＤ２は第１導電型（例えば、ｎ型）を有する。チャネル領域ＣＨはドーピングされないか、或いは第１導電型とは異なる第２導電型（例えば、ｐ型）を有する。
【００２１】
チャネル領域ＣＨは、図１のメモリセルトランジスタＭＣＴのチャネルに該当する。第１及び第２不純物領域ＳＤ１、ＳＤ２は、図１のメモリセルトランジスタＭＣＴのソース及びドレインに各々該当する。
【００２２】
半導体パターンＳＰは基板１００のセル領域ＣＡＲ上に提供される。第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々は、第１乃至第４列Ｒ１−Ｒ４の半導体パターンＳＰを含む。第１乃至第４列Ｒ１−Ｒ４の各々は、垂直方向に積層されて互いに重畳される半導体パターンＳＰを含む。一例として、第１乃至第４列Ｒ１−Ｒ４の各々の半導体パターンＳＰの数は６つに例示されるが、これに特別に制限されることではない。第１乃至第４列Ｒ１−Ｒ４は第１方向Ｄ１に沿って互いに離隔されて配列される。
【００２３】
各々の第１乃至第４積層構造体ＳＳ１−ＳＳ４は、垂直方向に積層された第１導電ラインＣＬ１をさらに含む。垂直方向に積層された第１導電ラインＣＬ１は絶縁膜ＩＬによって互いに垂直方向に離隔される。互いに垂直方向に隣接する一対の第１導電ラインＣＬ１の間に絶縁膜ＩＬが介在される。
【００２４】
第１導電ラインＣＬ１は第１方向Ｄ１に延在されるライン形状又はバー形状を有する。第１導電ラインＣＬ１は基板１００のセル領域ＣＡＲからコンタクト領域ＣＴＲまで延長される。
【００２５】
各々の第１導電ラインＣＬ１は半導体パターンＳＰと直接接触する。一例として、各々の第１導電ラインＣＬ１は半導体パターンＳＰと実質的に同一なレベルに位置する。各々の第１導電ラインＣＬ１は半導体パターンＳＰの第１不純物領域ＳＤ１と連結される。各々の第１導電ラインＣＬ１から、それと同一なレベルに位置する第１乃至第４列Ｒ１−Ｒ４の半導体パターンＳＰが第２方向Ｄ２に延在される。
【００２６】
図３Ｃを参照すれば、基板１００のコンタクト領域ＣＴＲ上の第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々は階段式構造を有する。コンタクト領域ＣＴＲ上に積層された第１導電ラインＣＬ１の第１方向Ｄ１への長さは、基板１００の上面から遠くなるほど、減少される。例えば、積層された第１導電ラインＣＬ１の中で最下部の第１導電ラインＣＬ１の長さが残りの第１導電ラインＣＬ１の各々の長さよりさらに長い。積層された第１導電ラインＣＬ１の中で最上部の第１導電ラインＣＬ１の長さが残りの第１導電ラインＣＬ１の各々の長さよりさらに短い。
【００２７】
第１導電ラインＣＬ１は導電物質を含む。一例として、前記導電物質はドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）の中でいずれか１つである。第１導電ラインＣＬ１は図１を参照して説明したビットラインＢＬである。
【００２８】
各々の第１乃至第４積層構造体ＳＳ１−ＳＳ４は、垂直方向に積層された情報格納要素ＤＳをさらに含む。垂直方向に積層された情報格納要素ＤＳは絶縁膜ＩＬによって互いに垂直方向に離隔される。各々の情報格納要素ＤＳは、各々の半導体パターンＳＰから第２方向Ｄ２に延在される。
【００２９】
各々の情報格納要素ＤＳは各々の半導体パターンＳＰと直接接触する。一例として、各々の情報格納要素ＤＳは各々の半導体パターンＳＰと実質的に同一なレベルに位置する。各々の情報格納要素ＤＳは半導体パターンＳＰの各々の第２不純物領域ＳＤ２と連結される。
【００３０】
図３Ｄを参照すれば、各々の情報格納要素ＤＳは第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２を含む。再び言えば、本発明の実施形態に係る情報格納要素ＤＳはキャパシターである。
【００３１】
第１電極ＥＬ１は半導体パターンＳＰの第２不純物領域ＳＤ２に直接連結される。第１電極ＥＬ１は中が空いたシリンダー（ｃｙｌｉｎｄｅｒ）形状を有する。第１電極ＥＬ１は金属物質、金属窒化膜、及び金属シリサイドの中で少なくとも１つを含む。例えば、第１電極ＥＬ１はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属膜を含む。第１電極ＥＬ１はチタニウム窒化膜、チタニウムシリコン窒化膜、チタニウムアルミニウム窒化膜、タンタル窒化膜、タンタルシリコン窒化膜、タンタルアルミニウム窒化膜、及びタングステン窒化膜のような金属窒化膜を含む。
【００３２】
誘電膜ＤＬは第１電極ＥＬ１と第２電極ＥＬ２との間に介在される。誘電膜ＤＬは第１電極ＥＬ１の内側壁を直接覆う。例えば、誘電膜ＤＬはハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、ランタン酸化物、タンタル酸化物、及びチタニウム酸化物のような金属酸化物及びＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質の中で少なくとも１つを含む。
【００３３】
第２電極ＥＬ２は誘電膜ＤＬ上に提供される。第２電極ＥＬ２はシリンダー形状の第１電極ＥＬ１の内部を満たす。第２電極ＥＬ２は後述する第３導電ラインＣＬ３と連結される。第２電極ＥＬ２は不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。一例として、第２電極ＥＬ２は第１電極ＥＬ１と実質的に同一な物質を含む。
【００３４】
基板１００のセル領域ＣＡＲ上に、第１乃至第４積層構造体ＳＳ１−ＳＳ４を貫通する第２導電ラインＣＬ２が提供される。第２導電ラインＣＬ２は基板１００の上面に垂直な方向（即ち、第３方向Ｄ３）に延在される柱形状又はバー形状を有する。第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々の第２導電ラインＣＬ２は、第１方向Ｄ１に配列される。第２導電ラインＣＬ２は半導体パターンＳＰの第１乃至第４列Ｒ１−Ｒ４に各々隣接して配置される。
【００３５】
一例として、第３積層構造体ＳＳ３を貫通する第１番目の第２導電ラインＣＬ２は、第１列Ｒ１の半導体パターンＳＰの側壁と隣接する。第１番目の第２導電ラインＣＬ２は、第１列Ｒ１の半導体パターンＳＰの側壁上で垂直方向に延在される。第３積層構造体ＳＳ３を貫通する第２番目の第２導電ラインＣＬ２は、第２列Ｒ２の半導体パターンＳＰの側壁と隣接する。第２番目の第２導電ラインＣＬ２は、第２列Ｒ２の半導体パターンＳＰの側壁上で垂直方向に延在される。第１番目の第２導電ラインＣＬ２と第２列Ｒ２の半導体パターンＳＰとの間に垂直絶縁パターンＶＩＰが介在される。垂直絶縁パターンＶＩＰはシリコン酸化膜を含む。
【００３６】
各々の第２導電ラインＣＬ２は、それと隣接する半導体パターンＳＰのチャネル領域ＣＨ上に配置される。第２導電ラインＣＬ２はゲート電極である。再び言えば、第２導電ラインＣＬ２は図１のメモリセルトランジスタＭＣＴのゲートである。第２導電ラインＣＬ２と半導体パターンＳＰのチャネル領域ＣＨとの間にゲート絶縁膜ＧＩが配置される。ゲート絶縁膜ＧＩは高誘電膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中で選択された１つの単一膜又はこれらの組み合わせを含む。一例として、前記高誘電膜はハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含む。
【００３７】
第２導電ラインＣＬ２は導電物質を含み、前記導電物質はドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属−半導体化合物の中でいずれか１つである。第２導電ラインＣＬ２は図１を参照して説明したワードラインＷＬである。
【００３８】
基板１００のセル領域ＣＡＲ上に、第１乃至第４積層構造体ＳＳ１−ＳＳ４と平行に第１方向Ｄ１に延在される第３導電ラインＣＬ３が提供される。第１番目の第３導電ラインＣＬ３は第１及び第２積層構造体ＳＳ１、ＳＳ２の間に配置され、第２番目の第３導電ラインＣＬ３は第３及び第４積層構造体ＳＳ３、ＳＳ４の間に配置される。
【００３９】
第３導電ラインＣＬ３は、先に図３Ｄで説明した情報格納要素ＤＳの第２電極ＥＬ２と直接連結される。第１番目の第３導電ラインＣＬ３は第１及び第２積層構造体ＳＳ１、ＳＳ２のキャパシターの第２電極ＥＬ２と共通に連結され、第２番目の第３導電ラインＣＬ３は第３及び第４積層構造体ＳＳ３、ＳＳ４のキャパシターの第２電極ＥＬ２と共通に連結される。
【００４０】
第３導電ラインＣＬ３は導電物質を含み、前記導電物質はドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属−半導体化合物の中でいずれか１つである。第３導電ラインＣＬ３は図１を参照して説明した接地配線ＰＰである。
【００４１】
第１層間絶縁膜ＩＬＤ１上に第１乃至第４積層構造体ＳＳ１−ＳＳ４を覆う第２層間絶縁膜ＩＬＤ２が提供される。第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２の各々はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中で少なくとも１つを含む。
【００４２】
本発明の一実施形態において、第１及び第２積層構造体ＳＳ１、ＳＳ２と第３及び第４積層構造体ＳＳ３、ＳＳ４とは互いに実質的に同一な構造を有する。第１及び第２積層構造体ＳＳ１、ＳＳ２と第３及び第４積層構造体ＳＳ３、ＳＳ４は互いに対称である。第１及び第２積層構造体ＳＳ１、ＳＳ２は第３導電ラインＣＬ３を基準に互いにミラー対称である。第３及び第４積層構造体ＳＳ３、ＳＳ４は第３導電ラインＣＬ３を基準に互いにミラー対称である。第２及び第３積層構造体ＳＳ２、ＳＳ３は、その間に満たされた第２層間絶縁膜ＩＬＤ２を基準に互いにミラー対称である。
【００４３】
図４は本発明の一実施形態に係る３次元半導体メモリ素子を説明するための図面であって、図２のＡ−Ａ’線に沿う断面図である。本実施形態では、先に図１、図２、図３Ａ乃至図３Ｄを参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００４４】
図４を参照すれば、各々の半導体パターンＳＰは第１導電ラインＣＬ１と第１不純物領域ＳＤ１との間に介在された終端膜（ＳＧ、ｅｎｄ  ｌａｙｅｒ）をさらに含む。一例として、終端膜ＳＧは半導体パターンＳＰの一領域である。他の例として、終端膜ＳＧは半導体パターンＳＰと第１導電ラインＣＬ１との間に追加に形成された膜である。
【００４５】
終端膜ＳＧは相対的に狭いバンドギャップを有する半導体元素を含む。半導体パターンＳＰがシリコンを含む場合、終端膜ＳＧはゲルマニウムを追加に含む。例えば、半導体パターンＳＰの第１及び第２不純物領域ＳＤ１、ＳＤ２及びチャネル領域ＣＨはシリコンを含み、終端膜ＳＧはシリコン−ゲルマニウムを含む。
【００４６】
第１導電ラインＣＬ１と終端膜ＳＧとの間にシリサイド膜ＳＣが介在される。シリサイド膜ＳＣは金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）を含む。
【００４７】
一実施形態として、終端膜ＳＧを形成することは、半導体パターンＳＰの第１不純物領域ＳＤ１にプラズマドーピング工程（ＰＬＡＤ、ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ  ｄｏｐｉｎｇ）を遂行して、狭いバンドギャップを有する半導体元素（例えば、ゲルマニウム）を第１不純物領域ＳＤ１の一部にドーピングすることを含む。終端膜ＳＧを形成した後，金属−シリサイド工程を遂行してシリサイド膜ＳＣが形成される。シリサイド膜ＳＣを形成した後，第１導電ラインＣＬ１が形成される。
【００４８】
メモリ素子の動作の時、フローティングボディー効果によって正孔（Ｈｏｌｅ）が半導体パターンＳＰ内に蓄積される。蓄積された正孔がメモリセルのキャパシターの電子と再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）してキャパシターのデータが損失されることがある。
【００４９】
本実施形態において、終端膜ＳＧは第１及び第２不純物領域ＳＤ１、ＳＤ２及びチャネル領域ＣＨに比べて狭いバンドギャップを有する。終端膜ＳＧは半導体パターンＳＰ内に蓄積された正孔が第１導電ラインＣＬ１を通じて排出されるように正孔バリアー（Ｈｏｌｅ  ｂａｒｒｉｅｒ）を除去することができる。結果的に、本実施形態に係る半導体メモリ素子は終端膜ＳＧを追加に含むことによって蓄積された正孔を第１導電ラインＣＬ１を通じて除去することができる。
【００５０】
図５は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図６Ａは図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図６Ｂは図５のＣ−Ｃ’線に沿う断面図である。本実施形態では、先に図１、図２、及び図３Ａ乃至図３Ｄを参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００５１】
図５、図６Ａ、及び図６Ｂを参照すれば、基板１００はセル領域ＣＡＲ、コンタクト領域ＣＴＲ、第１周辺回路領域ＰＥＲ１、及び第２周辺回路領域ＰＥＲ２を含む。コンタクト領域ＣＴＲはセル領域ＣＡＲと第１周辺回路領域ＰＥＲ１との間に介在される。
【００５２】
第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２はメモリセルアレイと電気的に連結される周辺トランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。一例として、第１周辺回路領域ＰＥＲ１はセル領域ＣＡＲのビットラインＢＬと連結されるセンス増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）を含む。第２周辺回路領域ＰＥＲ２はセル領域ＣＡＲのワードラインＷＬと連結されるローデコーダー（ｒｏｗ  ｄｅｃｏｄｅｒ）及び／又はサブワードラインドライバー（ｓｕｂ−ｗｏｒｄ  ｌｉｎｅ  ｄｒｉｖｅｒ）を含む。
【００５３】
図６Ａを参照すれば、基板１００の第１周辺回路領域ＰＥＲ１上に活性領域ＡＣＴを定義する素子分離膜ＳＴが提供される。活性領域ＡＣＴ上に、活性領域ＡＣＴを横切る周辺ゲート電極ＰＧが提供される。周辺ゲート電極ＰＧの両側の活性領域ＡＣＴの上部にソース／ドレイン領域ＩＲが提供される。周辺ゲート電極ＰＧと活性領域ＡＣＴとの間に周辺ゲート絶縁膜ＰＧＩが介在される。周辺ゲート電極ＰＧ上にゲートキャッピング膜ＰＧＰが提供される。周辺ゲート電極ＰＧの両側壁上に一対のスペーサーＰＳＰが提供される。第１層間絶縁膜ＩＬＤ１が活性領域ＡＣＴ、スペーサーＰＳＰ、及びゲートキャッピング膜ＰＧＰを覆う。
【００５４】
第１層間絶縁膜ＩＬＤ１上にセル領域ＣＡＲに向かう方向に延長される下部配線ＬＭＬが提供される。第１層間絶縁膜ＩＬＤ１を貫通する下部コンタクトＬＣＮＴを通じて、下部配線ＬＭＬは活性領域ＡＣＴのソース／ドレイン領域ＩＲと電気的に連結される。図示しなかったが、下部配線ＬＭＬは第１層間絶縁膜ＩＬＤ１及びゲートキャッピング膜ＰＧＰを貫通する下部コンタクトＬＣＮＴを通じて周辺ゲート電極ＰＧと電気的に連結されてもよい。第２周辺回路領域ＰＥＲ２上の周辺トランジスタの構造は図６Ａに図示された第１周辺回路領域ＰＥＲ１上の周辺トランジスタの構造と実質的に同一である。
【００５５】
基板１００のセル領域ＣＡＲ及びコンタクト領域ＣＴＲ上に第１乃至第４積層構造体ＳＳ１−ＳＳ４が提供される。第１乃至第４積層構造体ＳＳ１−ＳＳ４は第１層間絶縁膜ＩＬＤ１上に提供される。第１乃至第４積層構造体ＳＳ１−ＳＳ４は第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２の周辺トランジスタよりさらに高いレベルに位置する。図面を単純化するために、先に図２に図示して説明した半導体パターンＳＰは省略したまま、第１乃至第４積層構造体ＳＳ１−ＳＳ４を図示した。
【００５６】
第１乃至第４積層構造体ＳＳ１−ＳＳ４を覆う第２層間絶縁膜ＩＬＤ２を貫通して、コンタクト領域ＣＴＲ上の第１導電ラインＣＬ１と接触するコンタクトＣＮＴが提供される。第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２上の第２層間絶縁膜ＩＬＤ２を貫通して、下部配線ＬＭＬと接触するコンタクトＣＮＴが提供される。
【００５７】
コンタクト領域ＣＴＲの第１導電ラインＣＬ１と接触するコンタクトＣＮＴは、第１方向Ｄ１に配列される。コンタクト領域ＣＴＲのコンタクトＣＮＴは第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々の階段式構造上に配置される。したがって、コンタクト領域ＣＴＲのコンタクトＣＮＴはセル領域ＣＡＲに近くなるほど、その底面のレベルが上昇する。例えば、第１周辺回路領域ＰＥＲ１に近いコンタクトＣＮＴの底面は第１レベルＬＥＶ１に位置し、セル領域ＣＡＲに近いコンタクトＣＮＴの底面は第２レベルＬＥＶ２に位置する。第２レベルＬＥＶ２は第１レベルＬＥＶ１より高い。
【００５８】
第１周辺回路領域ＰＥＲ１の下部配線ＬＭＬと接触するコンタクトＣＮＴは、第２方向Ｄ２にジグザグ形状に配列される。第１周辺回路領域ＰＥＲ１上のコンタクトＣＮＴがジグザグ形状に配列されることによって、互いに隣接するコンタクトＣＮＴの間の工程マージンを十分に確保することができる。例えば、第１周辺回路領域ＰＥＲ１の第１番目の下部配線ＬＭＬは第１端ＥＮ１を有する。第１周辺回路領域ＰＥＲ１の第２番目の下部配線ＬＭＬは第２端ＥＮ２を有する。第２端ＥＮ２は第１端ＥＮ１に比べてコンタクト領域ＣＴＲにさらに近い。第２層間絶縁膜ＩＬＤ２上に第３及び第４層間絶縁膜ＩＬＤ３、ＩＬＤ４が提供される。第３層間絶縁膜ＩＬＤ３内にビアＶＩが提供される。第４層間絶縁膜ＩＬＤ４内に第１乃至第６配線ＭＬ１−ＭＬ６が提供される。第１乃至第６配線ＭＬ１−ＭＬ６はビアＶＩと接触する。
【００５９】
コンタクト領域ＣＴＲ上で第１乃至第４配線ＭＬ１−ＭＬ４はコンタクトＣＮＴ及びビアＶＩを通じて第１乃至第４積層構造体ＳＳ１−ＳＳ４の第１導電ラインＣＬ１と電気的に連結される。
【００６０】
コンタクト領域ＣＴＲ上で第１配線ＭＬ１が第１積層構造体ＳＳ１の第１導電ラインＣＬ１と各々接続される。コンタクト領域ＣＴＲ上で第２配線ＭＬ２が第２積層構造体ＳＳ２の第１導電ラインＣＬ１と各々接続される。コンタクト領域ＣＴＲ上で第３配線ＭＬ３が第３積層構造体ＳＳ３の第１導電ラインＣＬ１と各々接続される。コンタクト領域ＣＴＲ上で第４配線ＭＬ４が第４積層構造体ＳＳ４の第１導電ラインＣＬ１と各々接続される。
【００６１】
第１配線ＭＬ１の数は第１積層構造体ＳＳ１の第１導電ラインＣＬ１の数と同一である。第２配線ＭＬ２の数は第２積層構造体ＳＳ２の第１導電ラインＣＬ１の数と同一である。第３配線ＭＬ３の数は第３積層構造体ＳＳ３の第１導電ラインＣＬ１の数と同一である。第４配線ＭＬ４の数は第４積層構造体ＳＳ４の第１導電ラインＣＬ１の数と同一である。
【００６２】
第１乃至第４配線ＭＬ１−ＭＬ４の各々は第１方向Ｄ１に延在される第１部分と、第２方向Ｄ２に延在される第２部分とを含む。例えば、第１配線ＭＬ１の第１部分は第２方向Ｄ２に一定間隔離隔されて配置される。第１配線ＭＬ１の第２部分は第１導電ラインＣＬ１上のコンタクトＣＮＴと連結される。
【００６３】
第１乃至第４配線ＭＬ１−ＭＬ４はコンタクト領域ＣＴＲから第１周辺回路領域ＰＥＲ１まで延長される。第１周辺回路領域ＰＥＲ１上で第１乃至第４配線ＭＬ１−ＭＬ４はコンタクトＣＮＴ及びビアＶＩを通じて下部配線ＬＭＬと電気的に連結される。
【００６４】
セル領域ＣＡＲ上で第５配線ＭＬ５はビアＶＩを通じて第２導電ラインＣＬ２と電気的に連結される。第５配線ＭＬ５は第２方向Ｄ２に延在される。第５配線ＭＬ５はセル領域ＣＡＲから第２周辺回路領域ＰＥＲ２まで延長される。第２周辺回路領域ＰＥＲ２上で第５配線ＭＬ５はコンタクトＣＮＴ及びビアＶＩを通じて下部配線ＬＭＬと電気的に連結される。
【００６５】
第５配線ＭＬ５の各々は、第１乃至第４積層構造体ＳＳ１−ＳＳ４の第２導電ラインＣＬ２と共通に連結される。一例として、第２積層構造体ＳＳ２の第１方向Ｄ１に配列された第２導電ラインＣＬ２は第１行Ｃ１をなす。第３積層構造体ＳＳ３の第１方向Ｄ１に配列された第２導電ラインＣＬ２は第２行Ｃ２をなす。
【００６６】
第１行Ｃ１の第１番目の第２導電ラインＣＬ２と第２行Ｃ２の第１番目の第２導電ラインＣＬ２とは第２方向Ｄ２に整列される。第１行Ｃ１の第１番目の第２導電ラインＣＬ２と第２行Ｃ２の第１番目の第２導電ラインＣＬ２とは、第１番目の第５配線ＭＬ５に共通に連結される。第１行Ｃ１の第２番目の第２導電ラインＣＬ２と第２行Ｃ２の第２番目の第２導電ラインＣＬ２とは第２方向Ｄ２に整列される。第１行Ｃ１の第２番目の第２導電ラインＣＬ２と第２行Ｃ２の第２番目の第２導電ラインＣＬ２とは、第２番目の第５配線ＭＬ５に共通に連結される。
【００６７】
第１番目の第５配線ＭＬ５はセル領域ＣＡＲの一側に隣接する第２周辺回路領域ＰＥＲ２の上に延長される。第２番目の第５配線ＭＬ５はセル領域ＣＡＲの他側に隣接する第２周辺回路領域ＰＥＲ２の上に延長される。
【００６８】
セル領域ＣＡＲ上で第６配線ＭＬ６はビアＶＩを通じて第３導電ラインＣＬ３と電気的に連結される。第６配線ＭＬ６は第２方向Ｄ２に延在される。第６配線ＭＬ６は上部ビアＵＶＩを通じて、上位配線（図示せず）と連結される。
【００６９】
下部配線ＬＭＬ、下部コンタクトＬＣＮＴ、コンタクトＣＮＴ、ビアＶＩ、及び第１乃至第６配線ＭＬ１−ＭＬ６の各々はアルミニウム、銅、タングステン、モリブデン、及びコバルトの中から選択された少なくとも１つの金属物質を含む。
【００７０】
以下、本発明の多様な実施形態に対して説明する。後述する実施形態では、先に図１乃至図６Ｂを参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００７１】
図７Ａは図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図７Ｂは図５のＣ−Ｃ’線に沿う断面図である。図７Ａ及び図７Ｂを参照すれば、第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２上に第１周辺トランジスタＰＴＲ１が配置される。さらにコンタクト領域ＣＴＲ上に少なくとも１つの第２周辺トランジスタＰＴＲ２が配置され、セル領域ＣＡＲ上に少なくとも１つの第３周辺トランジスタＰＴＲ３が配置される。
【００７２】
第２及び第３周辺トランジスタＰＴＲ２、ＰＴＲ３は第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２の第１周辺トランジスタＰＴＲ１と同一な機能を遂行するトランジスタである。一例として、第２及び第３周辺トランジスタＰＴＲ２、ＰＴＲ３は第１周辺トランジスタＰＴＲ１と共にメモリセルを駆動するための周辺回路を構成することができる。本実施形態によれば、周辺回路を構成する周辺トランジスタを第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２のみならず、コンタクト領域ＣＴＲ及びセル領域ＣＡＲ上にも配置して、周辺トランジスタが形成される面積を相対的に大きく確保することができる。
【００７３】
基板１００の素子分離膜ＳＴ上に第１下部配線ＬＭＬ１が提供される。第１下部配線ＬＭＬ１はコンタクト領域ＣＴＲ及びセル領域ＣＡＲ上に配置される。
【００７４】
第１層間絶縁膜ＩＬＤ１が第１乃至第３周辺トランジスタＰＴＲ１、ＰＴＲ２、ＰＴＲ３及び第１下部配線ＬＭＬ１を覆う。第１層間絶縁膜ＩＬＤ１と第２層間絶縁膜ＩＬＤ２との間に追加層間絶縁膜ＩＬＤａが提供される。追加層間絶縁膜ＩＬＤａ内に第２下部配線ＬＭＬ２が提供される。
【００７５】
一例として、第２下部配線ＬＭＬ２は第１層間絶縁膜ＩＬＤ１を貫通する下部コンタクトＬＣＮＴを通じて第２周辺トランジスタＰＴＲ２と連結される。結果的に、第１導電ラインＣＬ１が第２周辺トランジスタＰＴＲ２と電気的に連結される。
【００７６】
第１及び第２下部配線ＬＭＬ１、ＬＭＬ２を第１及び第２周辺回路領域ＰＥＲ１、ＰＥＲ２のみならず、コンタクト領域ＣＴＲ及びセル領域ＣＡＲ上にも配置して、メモリ素子のルーティング自由度を向上させることができる。さらに、配線が形成される面積を相対的に大きく確保することができる。
【００７７】
図８Ａは図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図８Ｂは図５のＣ−Ｃ’線に沿う断面図である。図８Ａ及び図８Ｂを参照すれば、第４層間絶縁膜ＩＬＤ４上に第５層間絶縁膜ＩＬＤ５及び第６層間絶縁膜ＩＬＤ６が提供される。第５層間絶縁膜ＩＬＤ５内に上部ビアＵＶＩが提供される。第６層間絶縁膜ＩＬＤ６内に上部配線ＵＭＬが提供される。上部配線ＵＭＬは上部ビアＵＶＩと接触する。上部ビアＵＶＩは上部配線ＵＭＬと第１乃至第６配線ＭＬ１−ＭＬ６を互いに垂直方向で連結する。
【００７８】
図８Ａを参照すれば、第１番目の第４配線ＭＬ４は上部配線ＵＭＬと電気的に連結される。第１番目の第４配線ＭＬ４と連結された上部配線ＵＭＬは第１周辺回路領域ＰＥＲ１に延長される。第２番目の第４配線ＭＬ４は上部配線ＵＭＬと連結されずに、第１周辺回路領域ＰＥＲ１に延長される。第３番目の第４配線ＭＬ４は上部配線ＵＭＬと電気的に連結される。第３番目の第４配線ＭＬ４と連結された上部配線ＵＭＬは第１周辺回路領域ＰＥＲ１に延長される。第４番目の第４配線ＭＬ４は上部配線ＵＭＬと連結されずに、第１周辺回路領域ＰＥＲ１に延長される。
【００７９】
図８Ｂを参照すれば、第１番目の第５配線ＭＬ５は上部配線ＵＭＬと電気的に連結される。第１番目の第５配線ＭＬ５と連結された上部配線ＵＭＬは第２周辺回路領域ＰＥＲ２に延長される。第２番目の第５配線ＭＬ５は上部配線ＵＭＬと連結されずに、第２周辺回路領域ＰＥＲ２に延長される。
【００８０】
本実施形態によれば、第１乃至第６配線ＭＬ１−ＭＬ６上に上位配線である上部配線ＵＭＬを追加に配置して、ルーティング自由度を向上させることができる。さらに、配線が形成される面積を相対的に大きく確保することができる。
【００８１】
図９は図５のＣ−Ｃ’線に沿う断面図である。図７Ａ及び図９を参照すれば、第１列Ｒ１の半導体パターンＳＰと第２列Ｒ２の半導体パターンＳＰとの間に第２導電ラインＣＬ２及び追加導電ラインＣＬ２ａが提供される。再び言えば、垂直方向に積層された半導体パターンＳＰの両側に第２導電ラインＣＬ２及び追加導電ラインＣＬ２ａが配置される。追加導電ラインＣＬ２ａは第２導電ラインＣＬ２と平行に第３方向Ｄ３に延在される。
【００８２】
一例として、追加導電ラインＣＬ２ａはメモリセルトランジスタＭＣＴのバックゲート（Ｂａｃｋ  Ｇａｔｅ）である。他の例として、追加導電ラインＣＬ２ａは第２導電ラインＣＬ２と共に１つのワードラインＷＬを構成する。その他の例として、追加導電ラインＣＬ２ａは半導体パターンＳＰに直接接触して、ボディーコンタクトの機能を遂行することができる。追加導電ラインＣＬ２ａは第１及び第２下部配線ＬＭＬ１、ＬＭＬ２を通じて他の領域と連結される。
【００８３】
図１０は図５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１０を参照すれば、第１周辺回路領域ＰＥＲ１の第２層間絶縁膜ＩＬＤ２上に半導体膜ＳＬが提供される。半導体膜ＳＬは第１乃至第４積層構造体ＳＳ１−ＳＳ４より高く位置する。半導体膜ＳＬ上に周辺トランジスタＰＴＲが形成される。第２周辺回路領域ＰＥＲ２上の周辺トランジスタの構造は図１０に図示された第１周辺回路領域ＰＥＲ１上の周辺トランジスタの構造と実質的に同一である。
【００８４】
半導体膜ＳＬ上に周辺トランジスタＰＴＲを覆う追加層間絶縁膜ＩＬＤａが提供される。追加層間絶縁膜ＩＬＤａの上面は、コンタクト領域ＣＴＲ及びセル領域ＣＡＲ上の第２層間絶縁膜ＩＬＤ２の上面と実質的に共面をなす。半導体膜ＳＬ上の周辺トランジスタＰＴＲは、第１乃至第５配線ＭＬ１−ＭＬ５を通じて第１及び第２導電ラインＣＬ１、ＣＬ２と電気的に連結される。
【００８５】
図１１は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図１２は図５のＡ−Ａ’線に沿う断面図である。図１１及び図１２を参照すれば、第１周辺回路領域ＰＥＲ１は第１サブ領域ＰＥＲ１ａ及び第２サブ領域ＰＥＲ１ｂを含む。第２サブ領域ＰＥＲ１ｂは第１サブ領域ＰＥＲ１ａと第１方向Ｄ１に離隔される。第１及び第２サブ領域ＰＥＲ１ａ、ＰＥＲ１ｂ上に第１及び第２周辺トランジスタＰＴＲ１、ＰＴＲ２が各々提供される。
【００８６】
例えば、第１番目の第４配線ＭＬ４は第１サブ領域ＰＥＲ１ａに延長される。第２番目の第４配線ＭＬ４は第２サブ領域ＰＥＲ１ｂに延長される。第３番目の第４配線ＭＬ４は第１サブ領域ＰＥＲ１ａに延長される。第４番目の第４配線ＭＬ４は第２サブ領域ＰＥＲ１ｂに延長される。
【００８７】
本実施形態によれば、第１周辺回路領域ＰＥＲ１を２つの区域に分割して第１及び第２サブ領域ＰＥＲ１ａ、ＰＥＲ１ｂを構成する。したがって、第１周辺回路領域ＰＥＲ１の周辺回路を構成する第１及び第２周辺トランジスタＰＴＲ１、ＰＴＲ２を各々第１及び第２サブ領域ＰＥＲ１ａ、ＰＥＲ１ｂに分けて配置する。結果的に、周辺トランジスタが形成される面積を相対的に大きく確保することができ、隣接するコンタクトＣＮＴの間の間隔も相対的に大きく確保することができる。
【００８８】
図１３は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図１３を参照すれば、第１周辺回路領域ＰＥＲ１が複数に提供される。例えば、第１周辺回路領域ＰＥＲ１はセンス増幅器を含む。
【００８９】
セル領域ＣＡＲの一側に隣接して、第１周辺回路領域ＰＥＲ１と第２周辺回路領域ＰＥＲ２とが第１方向Ｄ１に沿って互いに交互に配列される。セル領域ＣＡＲの他側に隣接して、第１周辺回路領域ＰＥＲ１と第２周辺回路領域ＰＥＲ２とが第１方向Ｄ１に沿って互いに交互に配列される。
【００９０】
図１４は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図１４を参照すれば、第１周辺回路領域ＰＥＲ１は第２方向Ｄ２に延在される第１部分ＰＡ１及び第１部分ＰＡ１から第１方向Ｄ１に延在される第２部分ＰＡ２を含む。
【００９１】
図１３及び図１４を参照して説明した実施形態によれば、先に図５を参照して説明した第１周辺回路領域ＰＥＲ１の面積に比べて第１周辺回路領域ＰＥＲ１の面積をより広く確保する。
【００９２】
図１５は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図１６は図１５のＡ−Ａ’線に沿う断面図である。図１５及び図１６を参照すれば、コンタクト領域ＣＴＲ上に第１導電ラインＣＬ１と接触する共通コンタクトＣＣＮＴが提供される。共通コンタクトＣＣＮＴの各々は互いに同一なレベルに位置する一対の第１導電ラインＣＬ１と共通に接触する。
【００９３】
例えば、第２積層構造体ＳＳ２の最下部の第１導電ラインＣＬ１と第３積層構造体ＳＳ３の最下部の第１導電ラインＣＬ１は、１つの共通コンタクトＣＣＮＴに共通に連結される。第２積層構造体ＳＳ２の最上部の第１導電ラインＣＬ１と第３積層構造体ＳＳ３の最上部の第１導電ラインＣＬ１は、１つの共通コンタクトＣＣＮＴに共通に連結される。
【００９４】
先に図５の第１乃至第４配線ＭＬ１−ＭＬ４の代わりに共通配線ＣＭＬが提供される。共通配線ＣＭＬはビアＶＩを通じて共通コンタクトＣＣＮＴと電気的に連結される。共通配線ＣＭＬの各々は互いに同一なレベルに位置する一対の第１導電ラインＣＬ１と電気的に連結される。
【００９５】
図示しなかったが、本発明の他の実施形態において、共通コンタクトＣＣＮＴは、第１積層構造体ＳＳ１の第１導電ラインＣＬ１及び第２積層構造体ＳＳ２の第１導電ラインＣＬ１と共通に接触するように提供される。共通コンタクトＣＣＮＴは、第３積層構造体ＳＳ３の第１導電ラインＣＬ１及び第４積層構造体ＳＳ４の第１導電ラインＣＬ１と共通に接触するように提供される。
【００９６】
第５配線ＭＬ５は第１サブ配線ＭＬ５ａ及び第２サブ配線ＭＬ５ｂを含む。第１サブ配線ＭＬ５ａ及び第２サブ配線ＭＬ５ｂは第１方向Ｄ１に沿って互いに交互に配列される。各々の第１サブ配線ＭＬ５ａは第２及び第４積層構造体ＳＳ２、ＳＳ４の第２導電ラインＣＬ２と共通に連結される。各々の第１サブ配線ＭＬ５ａは第１及び第３積層構造体ＳＳ１、ＳＳ３の第２導電ラインＣＬ２とは連結されない。各々の第２サブ配線ＭＬ５ｂは第１及び第３積層構造体ＳＳ１、ＳＳ３の第２導電ラインＣＬ２と共通に連結される。各々の第２サブ配線ＭＬ５ｂは第２及び第４積層構造体ＳＳ２、ＳＳ４の第２導電ラインＣＬ２とは連結されない。
【００９７】
一例として、第２積層構造体ＳＳ２の第２導電ラインＣＬ２は第１行Ｃ１をなし、第３積層構造体ＳＳ３の第２導電ラインＣＬ２は第２行Ｃ２をなす。第１行Ｃ１の第１番目の第２導電ラインＣＬ２と第２行Ｃ２の第１番目の第２導電ラインＣＬ２は第２方向Ｄ２に整列されず、互いにオフセットされる。第１行Ｃ１の第１番目の第２導電ラインＣＬ２は第１サブ配線ＭＬ５ａと電気的に連結され、第２行Ｃ２の第１番目の第２導電ラインＣＬ２は第２サブ配線ＭＬ５ｂと電気的に連結される。第１行Ｃ１の第２番目の第２導電ラインＣＬ２と第２行Ｃ２の第２番目の第２導電ラインＣＬ２とは第２方向Ｄ２に整列されず、互いにオフセットされる。第１行Ｃ１の第２番目の第２導電ラインＣＬ２は第１サブ配線ＭＬ５ａと電気的に連結され、第２行Ｃ２の第２番目の第２導電ラインＣＬ２は第２サブ配線ＭＬ５ｂと電気的に連結される。
【００９８】
第１サブ配線ＭＬ５ａはセル領域ＣＡＲからセル領域ＣＡＲの一側に隣接する第２周辺回路領域ＰＥＲ２の上に延長される。第２サブ配線ＭＬ５ｂはセル領域ＣＡＲからセル領域ＣＡＲの他側に隣接する第２周辺回路領域ＰＥＲ２の上に延長される。
【００９９】
第２周辺回路領域ＰＥＲ２の下部配線ＬＭＬと接触するコンタクトＣＮＴは、第２方向Ｄ２にジグザグ形状に配列される。第２周辺回路領域ＰＥＲ２上のコンタクトＣＮＴがジグザグ形状に配列されることによって、互いに隣接するコンタクトＣＮＴの間の工程マージンを十分に確保することができる。例えば、第２周辺回路領域ＰＥＲ２の第１番目の下部配線ＬＭＬは第１端ＥＮ１を有する。第２周辺回路領域ＰＥＲ２の第２番目の下部配線ＬＭＬは第２端ＥＮ２を有する。第２端ＥＮ２は第１端ＥＮ１に比べてコンタクト領域ＣＴＲにさらに近い。
【０１００】
図１７は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図１８は図１７のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１７及び図１８を参照すれば第１導電ラインＣＬ１の各々は第１方向Ｄ１に延在される配線部ＬＰ及び配線部ＬＰから第３方向Ｄ３に延在されるコンタクト部ＣＮＰを含む。
【０１０１】
第１導電ラインＣＬ１のコンタクト部ＣＮＰはコンタクト領域ＣＴＲ上に配置される。第１乃至第４積層構造体ＳＳ１−ＳＳ４の各々のコンタクト部ＣＮＰは、第１方向Ｄ１に配列される。コンタクト部ＣＮＰの上面は第２層間絶縁膜ＩＬＤ２の上面と実質的に共面をなす。コンタクト部ＣＮＰの上面上にビアＶＩが配置される。コンタクト部ＣＮＰはビアＶＩを通じて第１乃至第４配線ＭＬ１−ＭＬ４と電気的に連結される。
【０１０２】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【０１０３】
１００    基板
ＡＣＴ    活性領域
ＣＡＲ    セル領域
ＣＨ      チャネル領域
ＣＬ１、ＣＬ２  導電ライン
ＣＮＴ    コンタクト
ＣＴＲ    コンタクト領域
ＤＬ      誘電膜
ＤＳ      情報格納要素
ＥＬ１、ＥＬ２  電極
ＧＩ      ゲート絶縁膜
ＩＬ      絶縁膜
ＩＬＤ１〜ＩＬＤ６  層間絶縁膜
ＩＲ      ソース／ドレイン領域
ＬＣＮＴ  下部コンタクト
ＭＣＴ    メモリセルトランジスタ
ＭＬ１〜ＭＬ６  配線
ＰＥＲ１、ＰＥＲ２  周辺回路領域
ＰＧ      周辺ゲート電極
ＰＧＩ    周辺ゲート絶縁膜
ＰＧＰ    ゲートキャッピング膜
ＰＰ      接地配線
ＰＳＰ    スペーサー
ＰＴＲ１〜ＰＴＲ４  周辺トランジスタ
ＳＣ      シリサイド膜
ＳＣＡ    サブセルアレイ
ＳＤ１、ＳＤ２  不純物領域
ＳＧ      終端膜
ＳＬ      半導体膜
ＳＰ      半導体パターン
ＳＳ１−ＳＳ４  積層構造体
ＳＴ      素子分離膜
ＶＩ      ビア
ＶＩＰ    垂直絶縁パターン
ＷＬ      ワードライン
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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