(57)【要約】【課題】選択ゲート電極とフローティングゲート電極との間の距離を保つことが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】フローティングゲート電極ＦＧの側壁を覆い、フローティングゲート絶縁層ＩＬの側壁に接し、第１表面領域ＭＳ１に接し、かつコアトランジスタ領域における第２表面領域ＭＳ２に接する絶縁層ＩＬが形成される。第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上に絶縁層ＩＬが残存するように第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上に位置する絶縁層ＩＬの厚みを減ずる異方性エッチングが行なわれる。第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々が露出するように絶縁層ＩＬに等方性エッチングが行なわれる。この後、第１表面領域ＭＳ１の上に選択ゲート電極ＷＧが形成される。【選択図】図８
2019140328.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域と第１トランジスタ領域とを有する半導体装置の製造方法であって、
前記メモリ領域において半導体基板の主表面に接するフローティングゲート絶縁層と、前記フローティングゲート絶縁層に接するフローティングゲート電極とを形成する工程と、
前記フローティングゲート電極の側壁を覆い、前記フローティングゲート絶縁層の側壁に接し、前記フローティングゲート絶縁層に隣接する前記主表面の第１表面領域に接し、かつ前記第１トランジスタ領域における前記主表面の第２表面領域に接する絶縁層を形成する工程と、
前記第１表面領域および前記第２表面領域の各々の上に前記絶縁層が残存するように、前記第１表面領域および前記第２表面領域の各々の上に位置する前記絶縁層の厚みを減ずる第１異方性エッチングを行なう工程と、
前記第１表面領域および前記第２表面領域の各々が露出するように前記絶縁層に第１等方性エッチングを行なう工程と、
前記第１表面領域上に選択ゲート電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１異方性エッチング後における前記第１表面領域上の前記絶縁層の厚みが前記第１異方性エッチング前における前記第１表面領域上の前記絶縁層の厚みの半分以下となるように前記第１異方性エッチングが行われる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１異方性エッチングは、前記第１表面領域上の前記絶縁層の厚みを１０ｎｍ以上減ずるように行われる、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１異方性エッチングはドライエッチングであり、
前記ドライエッチングに用いられるエッチングガスは臭化水素を含む、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１等方性エッチングはウェットエッチングであり、
前記ウェットエッチングに用いられる薬液はフッ化水素酸を含む、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、第２トランジスタ領域を有し、
前記第２トランジスタ領域には、前記第１トランジスタ領域に配置される第１トランジスタよりも高い耐圧を有する第２トランジスタが配置され、
前記絶縁層は、前記第２トランジスタのゲート絶縁層の少なくとも一部として形成される、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記絶縁層は、シリコン酸化層と、前記シリコン酸化層の上に形成されたシリコン窒化層とを有し、
前記第１異方性エッチングは前記第１表面領域上において前記シリコン酸化層が露出するまで前記シリコン窒化層を除去する、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記シリコン窒化層は、前記シリコン酸化層の表面をプラズマ窒化することにより形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁層を形成する工程において、前記フローティングゲート電極の前記側壁を覆う部分の前記絶縁層の厚みが前記第１表面領域を覆う部分の前記絶縁層の厚みよりも厚くなるように前記絶縁層は形成される、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記フローティングゲート電極の上に制御ゲート電極を形成する工程をさらに備え、
前記フローティングゲート電極は、前記制御ゲート電極の側壁よりも側方へ突き出した突出部を有するように形成され、
前記絶縁層を形成する工程は、
前記フローティングゲート電極と前記制御ゲート電極との双方の前記側壁を覆い、前記フローティングゲート電極の前記突出部の上面および側面の双方に接し、前記フローティングゲート絶縁層に隣接する前記第１表面領域に接する第１シリコン酸化層を形成する工程と、
前記フローティングゲート電極と前記制御ゲート電極との双方の前記側壁を覆う部分の前記第１シリコン酸化層を残し、かつ前記突出部および前記第１表面領域の各々の上に前記絶縁層が残存するように前記突出部および前記第１表面領域の各々の上に位置する前記絶縁層の厚みを減ずる第２異方性エッチングを行なう工程と、
前記フローティングゲート電極と前記制御ゲート電極との双方の前記側壁を覆う部分の前記第１シリコン酸化層を残し、かつ前記突出部および前記第１表面領域の各々が露出するように前記第１シリコン酸化層に第２等方性エッチングを行なう工程と、
前記フローティングゲート電極と前記制御ゲート電極との双方の前記側壁上の前記第１シリコン酸化層を覆い、かつ前記突出部および前記第１表面領域の各々に接するように第２シリコン酸化層を形成する工程とを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に接するフローティングゲート絶縁層と、
前記フローティングゲート絶縁層に接するフローティングゲート電極と、
前記フローティングゲート電極の側壁を覆う第１絶縁層と、
前記第１絶縁層の側壁および前記フローティングゲート絶縁層の側壁の双方に接する選択ゲート電極とを備え、
前記選択ゲート電極と前記第１絶縁層とが接する部分は、前記選択ゲート電極と前記フローティングゲート絶縁層とが接する部分の真上に位置する、半導体装置。
【請求項１２】
前記フローティングゲート電極の上に配置された制御ゲート電極をさらに備え、
前記フローティングゲート電極は、前記制御ゲート電極の側壁よりも側方へ突き出した突出部を有し、
前記突出部を覆う第２絶縁層と、
前記第２絶縁層を介在して前記フローティングゲート電極と対向する消去ゲート電極とをさらに備え、
前記第２絶縁層は、前記突出部に接するシリコン酸化層と、前記消去ゲート電極に接するシリコン窒化層とを有する、請求項１１に記載の半導体装置。
【請求項１３】
前記フローティングゲート電極の上に配置された制御ゲート電極をさらに備え、
前記フローティングゲート電極は、前記制御ゲート電極の側壁よりも側方へ突き出した突出部を有し、
前記突出部の上面と側面との双方を覆う第２絶縁層と、
前記第２絶縁層を介在して前記突出部の前記上面および前記側面の双方と対向する消去ゲート電極とをさらに備え、
前記突出部の前記上面を覆う部分の前記第２絶縁層の厚みは、前記フローティングゲート電極の前記側面を覆う部分の前記第２絶縁層の厚みよりも薄い、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
マイコン（マイクロコンピュータ）等の半導体装置では、不揮発性の半導体メモリが搭載されている。その不揮発性の半導体メモリとして、選択ゲート電極、フローティングゲート電極、制御ゲート電極、消去ゲート電極、ソース領域およびドレイン領域を備えたフラッシュメモリがある。このような半導体装置を開示した特許文献として、たとえば特開２００９−４４１６４号公報（特許文献１）がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載されたようなフラッシュメモリの特性は、選択ゲート電極とフローティングゲート電極との間の距離に敏感である。たとえばフローティングゲート電極とその後に形成される選択ゲート電極とが極端に近くなると、フローティングゲート電極と選択ゲート電極との間のリーク電流が増大し、不揮発性メモリの書込み／消去特性が著しく劣化する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態の半導体装置の製造方法は、メモリ領域と第１トランジスタ領域とを有する半導体装置の製造方法であって、以下の工程を備えている。
【０００７】
メモリ領域において半導体基板の主表面に接するフローティングゲート絶縁層と、そのフローティングゲート絶縁層に接するフローティングゲート電極とが形成される。フローティングゲート電極の側壁を覆い、フローティングゲート絶縁層の側壁に接し、フローティングゲート絶縁層に隣接する主表面の第１表面領域に接し、かつ第１トランジスタ領域における主表面の第２表面領域に接する絶縁層が形成される。第１表面領域および第２表面領域の各々の上に絶縁層が残存するように第１表面領域および第２表面領域の各々の上に位置する絶縁層の厚みを減ずる第１異方性エッチングが行なわれる。第１表面領域および第２表面領域の各々が露出するように絶縁層に第１等方性エッチングが行なわれる。第１表面領域上に選択ゲート電極が形成される。
【０００８】
一実施の形態の半導体装置は、半導体基板と、フローティングゲート絶縁層と、フローティングゲート電極と、第１絶縁層と、選択ゲート電極とを備えている。半導体基板は、主表面を有している。フローティングゲート絶縁層は、半導体基板の主表面に接している。フローティングゲート電極は、フローティングゲート絶縁層に接している。第１絶縁層は、フローティングゲート電極の側壁を覆っている。選択ゲート電極は、第１絶縁層の側壁およびフローティングゲート絶縁層の側壁の双方に接している。選択ゲート電極と第１絶縁層とが接する部分は、選択ゲート電極とフローティングゲート絶縁層とが接する部分の真上に位置している。
【発明の効果】
【０００９】
前記実施の形態によれば、選択ゲート電極とフローティングゲート電極との間の距離を保つことが可能な半導体装置の製造方法および半導体装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を示す平面図である。
【図２】図１中の半導体装置の不揮発性メモリ領域の一部を示す平面図である。
【図３】図２のＩＩＩＡ−ＩＩＩＡ線に沿う断面図（Ａ）、ＩＩＩＢ−ＩＩＩＢ線に沿う断面図（Ｂ）、ＨＶトランジスタの断面図（Ｃ）およびコアトランジスタの断面図（Ｄ）である。
【図４】実施の形態１における半導体装置の構成を説明するための一部拡大断面図（Ａ）、および実施の形態１における半導体装置においてサイドエッチングがないフローティングゲート絶縁層の構成を説明するための一部拡大断面図（Ｂ）である。
【図５】実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。
【図６】実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。
【図７】実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。
【図８】実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。
【図９】実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。
【図１３】比較例の製造方法を説明するための図である。
【図１４】ウェットエッチングにおけるオーバーエッチング量の変化に対するコアトランジスタのオン電流Ｉｏｎの変化を示す図である。
【図１５】ウェットエッチングにおけるオーバーエッチング量の変化に対するコアトランジスタのオン電流Ｉｏｎのバラツキの変化を示す図である。
【図１６】ウェットエッチングにおけるオーバーエッチング量の変化に対するフラッシュメモリの歩留まり率の変化を示す図である。
【図１７】実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。
【図１８】実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。
【図２０】実施の形態２における半導体装置の製造方法の第４工程を示す断面図である。
【図２１】実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。
【図２２】実施の形態３における半導体装置の製造方法の第２工程を示す断面図である。
【図２３】実施の形態３における半導体装置の製造方法の第３工程を示す断面図である。
【図２４】実施の形態３における半導体装置の製造方法の第４工程を示す断面図である。
【図２５】実施の形態３における半導体装置の製造方法の第５工程を示す断面図である。
【図２６】実施の形態３における半導体装置の製造方法の第６工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、実施の形態１に係る半導体装置ＭＣＰは、たとえばチップとして構成されている。半導体装置ＭＣＰは、平面視において、半導体基板ＳＵＢの主表面ＭＳに配置された中央演算処理ユニット領域ＬＯＧＩＣと、アナログ回路領域ＡＤＣと、ランダムアクセスメモリ領域ＳＲＡＭと、不揮発性メモリ領域ＦＬＡＳＨと、電源回路領域ＰＳＲとを主に有している。
【００１２】
半導体装置ＭＣＰは、たとえば複数の不揮発性メモリ領域ＦＬＡＳＨを有している。中央演算処理ユニット領域ＬＯＧＩＣは、高電圧トランジスタ配置領域と、低電圧トランジスタ配置領域とを有している。
【００１３】
高電圧トランジスタ配置領域（第２トランジスタ領域）は高電圧トランジスタ（第２トランジスタ）を含んでおり、低電圧トランジスタ配置領域は低電圧トランジスタを含んでいる。中央演算処理ユニット領域ＬＯＧＩＣおよびランダムアクセスメモリ領域ＳＲＡＭの各々の領域（第１トランジスタ領域）は、コアトランジスタ（第１トランジスタ）を含んでいる。コアトランジスタとは、半導体装置ＭＣＰ内において最も駆動能力の高いトランジスタである。高電圧トランジスタは、低電圧トランジスタおよびコアトランジスタよりも高い耐圧を有している。
【００１４】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１５】
次に、本実施の形態の半導体装置の具体的構成について図２〜図４を用いて説明する。
図２に示されるように、不揮発性メモリ領域ＦＬＡＳＨには、複数個のメモリセルが行列状に配置されている。複数個のメモリセルの各々は、フローティングゲート電極ＦＧと、制御ゲート電極ＣＧと、選択ゲート電極ＷＧと、消去ゲート電極ＥＧとを有している。
【００１６】
制御ゲート電極ＣＧ、選択ゲート電極ＷＧおよび消去ゲート電極ＥＧの各々は、平面視において互いに並走している。フローティングゲート電極ＦＧは、平面視において制御ゲート電極ＣＧと重畳している。フローティングゲート電極ＦＧの一部（平面視において制御ゲート電極ＣＧから突き出した突出部）は、平面視において消去ゲート電極ＥＧと重畳している。
【００１７】
図３（Ａ）に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおける複数個のメモリセルの各々は、ソース領域ＳＲ、ドレイン領域ＤＲ、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、選択ゲート電極ＷＧ、および消去ゲート電極ＥＧを有している。
【００１８】
このメモリセルの配置領域においては、半導体基板ＳＵＢは基板領域ＳＢを有している。この基板領域ＳＢの主表面ＭＳ側には、ウエル領域ＷＲが配置されている。このウエル領域ＷＲは、たとえばｐ型導電型（第１導電型）を有している。
【００１９】
半導体基板ＳＵＢの主表面ＭＳには、ソース領域ＳＲと、ドレイン領域ＤＲとが配置されている。ソース領域ＳＲおよびドレイン領域ＤＲの各々は、たとえばｎ型導電型（第２導電型）を有している。ドレイン領域ＤＲは、たとえばＬＤＤ（Lightly  Doped  Drain）構造を有していてもよい。ソース領域ＳＲおよびドレイン領域ＤＲの各々は、ウエル領域ＷＲとｐｎ接合を構成している。ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面ＭＳには、ウエル領域ＷＲが位置している。
【００２０】
半導体基板ＳＵＢの主表面ＭＳ上にフローティングゲート絶縁層ＧＩ１を介在してフローティングゲート電極ＦＧが配置されている。フローティングゲート電極ＦＧの上に、ゲート絶縁層ＧＩ２を介在して制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧの上には、製造時にハードマスクとして機能する絶縁層ＨＭが配置されている。
【００２１】
フローティングゲート絶縁層ＧＩ１は、たとえばシリコン酸化層よりなっている。またゲート絶縁層ＧＩ２は、たとえば、シリコン酸化層、シリコン窒化層およびシリコン酸化層が順次積層された積層膜である。絶縁層ＨＭは、たとえばシリコン窒化層よりなっている。フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧの各々は、たとえば不純物がドープされた多結晶シリコン層（ドープドポリシリコン層）よりなっている。
【００２２】
図３（Ｂ）に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおいて半導体基板ＳＵＢの主表面ＭＳはＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。ＳＴＩは、主表面ＭＳに形成された溝ＳＴＲと、その溝ＳＴＲを埋め込む埋め込み絶縁層ＢＩとを有している。
【００２３】
フローティングゲート電極ＦＧは、このＳＴＩにより分離された主表面ＭＳ上にフローティングゲート絶縁層ＧＩ１を介在して配置されている。ゲート絶縁層ＧＩ２および制御ゲート電極ＣＧの各々は、複数個のフローティングゲート電極ＦＧの上を延在している。
【００２４】
図３（Ａ）に示されるように、制御ゲート電極ＣＧの延在方向とほぼ直交する方向の一方側に、消去ゲート電極ＥＧが配置されている。消去ゲート電極ＥＧは、半導体基板ＳＵＢの主表面ＭＳ上に絶縁層ＳＷ２を介在して配置されている。消去ゲート電極ＥＧは、絶縁層ＳＷ２を介在してソース領域ＳＲの真上に配置されている。
【００２５】
フローティングゲート電極ＦＧの下端部は、制御ゲート電極ＣＧの側面に対して側方に突き出した突出部を有している。この突出部の側面および上面には、絶縁層ＳＷ２が配置されている。消去ゲート電極ＥＧは、フローティングゲート電極ＦＧの上記突出部と絶縁層ＳＷ２を挟んで対向している。この絶縁層ＳＷ２は、トンネル絶縁層として機能する。
【００２６】
制御ゲート電極ＣＧの一方側の側面と消去ゲート電極ＥＧとの間には、絶縁層ＳＷ１ｂと絶縁層ＳＷ２とが挟まれている。絶縁層ＳＷ１ｂは、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の一方側壁に接している。絶縁層ＳＷ２は、絶縁層ＳＷ１ｂに接している。絶縁層ＳＷ１ｂはたとえばシリコン窒化層よりなり、絶縁層ＳＷ２はたとえばシリコン酸化層よりなっている。消去ゲート電極ＥＧはたとえばドープドポリシリコン層よりなっている。
【００２７】
制御ゲート電極ＣＧの延在方向とほぼ直交する方向の他方側に、選択ゲート電極ＷＧが配置されている。選択ゲート電極ＷＧは、半導体基板ＳＵＢの主表面ＭＳ上に、絶縁層ＧＩ５を介在して配置されている。
【００２８】
フローティングゲート電極ＦＧの他方側の側面および制御ゲート電極ＣＧの他方側の側面の各々と選択ゲート電極ＷＧとの間には、絶縁層ＳＷ１ａが挟まれている。絶縁層ＳＷ１ａは、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁に接している。絶縁層ＳＷ１ａはたとえばシリコン窒化層よりなり、絶縁層ＧＩ５はたとえばシリコン酸化層よりなっている。選択ゲート電極ＷＧはたとえばドープドポリシリコン層よりなっている。
【００２９】
選択ゲート電極ＷＧの側壁には絶縁層ＳＷ３が配置されている。この絶縁層ＳＷ３は、絶縁層ＧＩ５の上に配置されている。絶縁層ＳＷ３はたとえばシリコン酸化層よりなっている。
【００３０】
不揮発性メモリ領域ＦＬＡＳＨにおける複数個のメモリセルの各々を覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩは、たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）を原料として製造されたシリコン酸化層である。
【００３１】
この層間絶縁層ＩＩには、層間絶縁層ＩＩの上面から層間絶縁層ＩＩおよび絶縁層ＧＩ５の各々を貫通してドレイン領域ＤＲに達するコンタクトホールＣＨ１が設けられている。コンタクトホールＣＨ１内にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してドレイン領域ＤＲと電気的に接続されている。
【００３２】
図３（Ｃ）に示されるように、高電圧トランジスタの配置領域においては、ウエル領域ＷＲに高電圧トランジスタが配置されている。高電圧トランジスタは、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタである。高電圧トランジスタは、ソース領域ＳＲ１、ドレイン領域ＤＲ１、ゲート絶縁層ＧＩ３、ＧＩ４およびゲート電極ＧＥ１を有している。
【００３３】
ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、半導体基板ＳＵＢの主表面ＭＳに互いに間隔をあけて配置されている。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、たとえばＬＤＤ構造を有していてもよい。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、たとえばｎ型導電型であり、ウエル領域ＷＲとｐｎ接合を構成している。
【００３４】
ゲート電極ＧＥ１は、ソース領域ＳＲ１およびドレイン領域ＤＲ１に挟まれる主表面ＭＳ上にゲート絶縁層ＧＩ３、ＧＩ４を介在して配置されている。ゲート電極ＧＥ１は、たとえばドープドポリシリコン層である。ゲート絶縁層ＧＩ３、ＧＩ４は、たとえばシリコン酸化層である。
【００３５】
高電圧トランジスタを覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。この層間絶縁層ＩＩには、層間絶縁層ＩＩの上面からソース領域ＳＲ１およびドレイン領域ＤＲ１の各々に達するコンタクトホールＣＨ２、ＣＨ３が設けられている。コンタクトホールＣＨ２、ＣＨ３の各々の内部にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してソース領域ＳＲ１およびドレイン領域ＤＲ１の各々と電気的に接続されている。
【００３６】
図３（Ｄ）に示されるように、コアトランジスタの配置領域においては、ウエル領域ＷＲにコアトランジスタが配置されている。コアトランジスタは、ＭＯＳトランジスタである。コアトランジスタは、ソース領域ＳＲ２、ドレイン領域ＤＲ２、ゲート絶縁層ＧＩ５およびゲート電極ＧＥ２を有している。
【００３７】
ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、半導体基板ＳＵＢの主表面ＭＳに互いに間隔をあけて配置されている。ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、たとえばＬＤＤ構造を有していてもよい。ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、たとえばｎ型導電型であり、ウエル領域ＷＲとｐｎ接合を構成している。
【００３８】
ゲート電極ＧＥ２は、ソース領域ＳＲ２およびドレイン領域ＤＲ２に挟まれる主表面ＭＳ上にゲート絶縁層ＧＩ５を介在して配置されている。ゲート電極ＧＥ２は、たとえばドープドポリシリコン層である。ゲート絶縁層ＧＩ５は、たとえばシリコン酸化層である。
【００３９】
コアトランジスタを覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。この層間絶縁層ＩＩには、コンタクトホールＣＨ４、ＣＨ５が設けられている。コンタクトホールＣＨ４、ＣＨ５は、それぞれ層間絶縁層ＩＩの上面からソース領域ＳＲ２およびドレイン領域ＤＲ２の各々に達している。コンタクトホールＣＨ４、ＣＨ５の各々の内部にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してソース領域ＳＲ２およびドレイン領域ＤＲ２の各々と電気的に接続されている。
【００４０】
なお図３（Ｃ）に示される高電圧トランジスタのゲート絶縁層ＧＩ３、ＧＩ４の厚みの合計は、図３（Ｄ）に示されるコアトランジスタのゲート絶縁層ＧＩ５の厚みよりも厚い。
【００４１】
図４（Ａ）に示されるように、絶縁層ＧＩ５の厚みは、フローティングゲート絶縁層ＧＩ１の厚みよりも薄い。このため選択ゲート電極ＷＧは、絶縁層ＳＷ１ａの側面に接するとともに、フローティングゲート絶縁層ＧＩ１の選択ゲート電極ＷＧ側の端面ＧＩＥの一部と接している。
【００４２】
本実施の形態においては、フローティングゲート絶縁層ＧＩ１のサイドエッチング量は抑制されている。ここでフローティングゲート絶縁層ＧＩ１のサイドエッチング量とは、絶縁層ＳＷ１ａのフローティングゲート電極ＦＧとは反対側の側面の位置ＳＥ２からフローティングゲート電極ＦＧ側に向けてフローティングゲート絶縁層ＧＩ１が退行する横方向の寸法である。具体的にはフローティングゲート絶縁層ＧＩ１のサイドエッチング量とは、図４（Ａ）に示されるように、絶縁層ＳＷ１ａが選択ゲート電極ＷＧと接する側面の下端位置ＳＥ２とフローティングゲート絶縁層ＧＩ１が選択ゲート電極ＷＧと接する側面の位置ＳＥ１との間の横方向の寸法である。本実施の形態においてフローティングゲート絶縁層ＧＩ１のサイドエッチング量は、たとえば０ｎｍ以上５ｎｍ以下である。
【００４３】
本実施の形態においては、後述する製造方法における条件（たとえば等方性エッチングの条件）を適宜に設定することによりフローティングゲート絶縁層ＧＩ１のサイドエッチング量を０ｎｍにすることも可能である。この場合、図４（Ｂ）に示されるように、フローティングゲート絶縁層ＧＩ１の選択ゲート電極ＷＧ側の端面ＧＩＥは、絶縁層ＳＷ１ａの選択ゲート電極ＷＧ側の側面と略同一の平面ＳＥを構成している。言い換えると、選択ゲート電極ＷＧと絶縁層ＳＷ１ａとが接する部分は、選択ゲート電極ＷＧとフローティングゲート絶縁層ＧＩ１とが接する部分の真上に位置している。
【００４４】
次に、本実施の形態の半導体装置の製造方法について図５〜図１２を用いて説明する。
図５に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおいて、半導体基板ＳＵＢの主表面ＭＳ上に、フローティングゲート絶縁層ＧＩ１、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの積層構造が形成される。この積層構造において、フローティングゲート電極ＦＧの下端部は、制御ゲート電極ＣＧの側面よりも突き出す突出部を有するように形成される。
【００４５】
上記積層構造の側面を覆う絶縁層ＳＷ１ａ、ＳＷ１ｂが、たとえばシリコン窒化層から形成される。絶縁層ＳＷ１ｂは、フローティングゲート電極ＦＧの上記突出部側におけるゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの一方側壁を覆うように形成される。また絶縁層ＳＷ１ａは、フローティングゲート電極ＦＧの上記突出部とは反対側におけるフローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの他方側壁を覆うように形成される。
【００４６】
この後、絶縁層ＩＬが形成される。この絶縁層ＩＬは、不揮発性メモリ領域ＦＬＡＳＨにおいては上記積層構造を覆うように形成される。具体的には絶縁層ＩＬは、不揮発性メモリ領域ＦＬＡＳＨにおいては絶縁層ＩＬは、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の一方側壁を絶縁層ＳＷ１ｂを介在して覆う。またフローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁を絶縁層ＳＷ１ａを介在して覆う。また絶縁層ＩＬは、フローティングゲート電極ＦＧの突出部の上面および側面を覆う。
【００４７】
また絶縁層ＩＬは、不揮発性メモリ領域ＦＬＡＳＨにおいては、フローティングゲート絶縁層ＧＩ１に隣接する主表面ＭＳの第１表面領域ＭＳ１を覆うように形成される。絶縁層ＩＬは、フローティングゲート絶縁層ＧＩ１の側壁に接するように形成される。この絶縁層ＩＬは、フローティングゲート絶縁層ＧＩ１と同じ材質よりなっている。
【００４８】
具体的には絶縁層ＩＬは、絶縁層ＩＬ１、ＩＬ２を有するように形成される。絶縁層ＩＬ１、ＩＬ２の各々は、たとえばシリコン酸化層から形成される。絶縁層ＩＬ１は、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁を絶縁層ＳＷ１ａを介在して覆い、かつ第１表面領域ＭＳ１にて主表面ＭＳに接している。
【００４９】
絶縁層ＩＬ２は、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁を絶縁層ＳＷ１ａおよび絶縁層ＩＬ１を介在して覆っている。また絶縁層ＩＬ２は、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の一方側壁を絶縁層ＳＷ１ｂを介在して覆っている。また絶縁層ＩＬ２は、第１表面領域ＭＳ１において絶縁層ＩＬ１上に形成される。
【００５０】
また絶縁層ＩＬは、コアトランジスタ領域における主表面ＭＳの第２表面領域ＭＳ２に接するように形成される。また絶縁層ＩＬは、高電圧トランジスタ領域における主表面ＭＳの第３表面領域ＭＳ３に接するように形成される。この絶縁層ＩＬは、高電圧トランジスタのゲート絶縁層の少なくとも一部として形成される。
【００５１】
具体的には、絶縁層ＩＬ１は第２表面領域ＭＳ２および第３表面領域ＭＳ３の双方において主表面ＭＳに接するように形成される。絶縁層ＩＬ２は、第２表面領域ＭＳ２および第３表面領域ＭＳ３の双方において絶縁層ＩＬ１上に形成される。
【００５２】
この後、フォトレジスト（感光体）ＰＲ１が半導体基板ＳＵＢの主表面ＭＳの全面上に塗布される。
【００５３】
図６に示されるように、フォトレジストＰＲ１が露光・現像されることによってパターニングされる。これによりフォトレジストＰＲ１のパターンは、不揮発性メモリ領域ＦＬＡＳＨにおいてはフローティングゲート電極ＦＧの突出部側上に残存され、高電圧トランジスタの配置領域においては全面上に残存され、かつコアトランジスタの配置領域においては除去される。これにより第１表面領域ＭＳ１上の絶縁層ＩＬおよび第２表面領域ＭＳ２上の絶縁層ＩＬの表面がフォトレジストＰＲ１から露出する。
【００５４】
この状態において絶縁層ＳＷ１ａの側壁を覆う部分の絶縁層ＩＬの厚みＴ１ａはたとえば２０ｎｍ程度である。また第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ａはたとえば２０ｎｍである。
【００５５】
この後、Ｏ2（酸素）プラズマを用いたエッチングが行われる。このＯ2プラズマエッチングにより、フォトレジストＰＲ１の裾引きが改善される。また上記Ｏ2プラズマエッチングにより、この後に行われるウェットエッチングの薬液にフォトレジストＰＲ１が曝されたときにその薬液とフォトレジストＰＲ１とが反応して生じる副生成物の発生が抑制される。なお、このＯ2プラズマエッチングにより、フォトレジストＰＲ１は若干シュリンクする。
【００５６】
図７に示されるように、フォトレジストＰＲ１を残した状態で、異方性エッチングが行われる。この異方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上に絶縁層ＩＬが残存するように、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上の絶縁層ＩＬの厚みを減ずる。この異方性エッチングは、たとえばドライエッチングである。
【００５７】
この異方性エッチング後の第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みがこの異方性エッチング前の絶縁層ＩＬの厚みＴ１ｂの半分以下となるように、上記異方性エッチングは行われる。また上記異方性エッチングは、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みを１０ｎｍ以上減ずるように行われる。この異方性エッチングによる第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬのエッチング量は、たとえば１０ｎｍに設定される。
【００５８】
上記異方性エッチング（ドライエッチング）は、臭化水素（ＨＢｒ）を１つのガス材料として含む。臭化水素が用いられることにより、エッチングレートを遅くすることができる。たとえば第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬを１０ｎｍの厚みだけエッチング除去するためには、２０秒程度の時間を確保することができる。このため、１０ｎｍのエッチングを制御性良く行なうことができ、また面内均一性も良好となる。
【００５９】
上記のドライエッチングにより、上記積層構造を覆う部分の絶縁層ＩＬの厚みＴ１ｂはたとえば１８ｎｍ程度となる。また第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ｂはたとえば１０ｎｍとなる。
【００６０】
上記異方性エッチングにより残渣が生じる場合には水洗が行われる。
図８に示されるように、この後、等方性エッチングが行われる。この等方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々において主表面ＭＳが露出するように絶縁層ＩＬを除去する。
【００６１】
この等方性エッチングは、たとえばウェットエッチングである。このウェットエッチングに用いられる薬液はフッ化水素酸（ＨＦ）を含む。たとえばウェットエッチングに用いられる薬液は、ＨＦ：Ｈ2Ｏ＝１：３０の割合でフッ化水素酸と水とを含む。また、このウェットエッチングの薬液として、界面活性剤が入ったバッファードフッ酸溶液が用いられる場合もある。
【００６２】
上記割合でフッ化水素酸と水とを含む薬液を用いることにより、上記異方性エッチング後に残っていた１０ｎｍの厚みＴ１ｂの絶縁層ＩＬと、１８ｎｍの厚みＴ１ａの絶縁層ＩＬとを６０秒程度で除去することができる。この時間は、２０ｎｍのシリコン酸化層を除去できる条件である。このため上記条件は、第１表面領域ＭＳ１および第２表面領域ＭＳ２に残存していた１０ｎｍの厚みＴ１ｂの絶縁層に対しては１００％のオーバーエッチング量に相当する。
【００６３】
等方性エッチングの前には、上記積層構造の側壁には、１８ｎｍの厚みＴ１ａの絶縁層ＩＬが残っていた。したがって、この上記等方性エッチングにより横方向に２０ｎｍの厚み分の絶縁層が除去されても、この絶縁層ＩＬの側壁に接しているフローティングゲート絶縁層ＧＩ１のサイドエッチング量は２ｎｍ程度に抑制される。ここでフローティングゲート絶縁層ＧＩ１のサイドエッチング量とは、上記のとおり絶縁層ＳＷ１ａのフローティングゲート電極ＦＧとは反対側の側面の位置からフローティングゲート電極ＦＧ側に向けてフローティングゲート絶縁層ＧＩ１が退行する横方向の寸法である。
【００６４】
図９に示されるように、上記の等方性エッチングにより、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々において絶縁層ＩＬが除去される。これにより第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々において主表面ＭＳが露出する。
【００６５】
この後、フォトレジストＰＲ１の剥離処理が行われる。この剥離処理はたとえばウェット条件で行われる。具体的には、この剥離処理にはＳＰＭ（硫酸と過酸化水素水と水との混合）の薬液が使用される。また、ここではＡＰＭ（ＮＨ4ＯＨと過酸化水素水と水との混合）の薬液は使用されない。ＡＰＭはシリコン酸化層をエッチングしてしまう。このためＡＰＭを用いると、フローティングゲート絶縁層ＧＩ１のサイドエッチング量が増大する可能性がある。
【００６６】
上記により不揮発性メモリ領域ＦＬＡＳＨに残存された絶縁層ＩＬ２が絶縁層ＳＷ２となる。また高電圧トランジスタ配置領域に残存された絶縁層ＩＬ１、ＩＬ２のそれぞれが絶縁層ＧＩ３、ＧＩ４となる。
【００６７】
図１０に示されるように、上記のフォトレジストＰＲ１の剥離により、不揮発性メモリ領域ＦＬＡＳＨにおいて絶縁層ＳＷ２の上面が露出する。また高電圧トランジスタ配置領域において絶縁層ＧＩ４の上面が露出する。
【００６８】
図１１に示されるように、露出している主表面ＭＳがたとえば熱酸化により酸化される。これにより第１表面領域ＭＳ１と第２表面領域ＭＳ２との双方において主表面ＭＳに、たとえばシリコン酸化層よりなる絶縁層ＧＩ５が形成される。
【００６９】
図１２に示されるように、半導体基板ＳＵＢの主表面ＭＳの全面上に、たとえば導電層ＣＬとなる多結晶シリコンが形成される。そして、導電層ＣＬが通常の写真製版技術およびエッチング技術によりパターニングされる。
【００７０】
図３に示されるように、上記導電層ＣＬのパターニングにより、不揮発性メモリ領域ＦＬＡＳＨの第１表面領域ＭＳ１には選択ゲート電極ＷＧが導電層ＣＬから形成される。また不揮発性メモリ領域ＦＬＡＳＨにおいてフローティングゲート電極ＦＧの突出部と対向するように消去ゲート電極ＥＧが導電層ＣＬから形成される。また高電圧トランジスタ配置領域の第３表面領域ＭＳ３にはゲート電極ＧＥ１が導電層ＣＬから形成される。またコアトランジスタ配置領域の第２表面領域ＭＳ２にはゲート電極ＧＥ２が導電層ＣＬから形成される。
【００７１】
この後、絶縁層ＳＷ３、ドレイン領域ＤＲ、ＤＲ１、ＤＲ２、ソース領域ＳＲ１、ＳＲ２、層間絶縁層ＩＩ、プラグ導電層ＰＬ、配線層ＩＮＴなどが形成されることにより本実施の形態の半導体装置が製造される。
【００７２】
なお上記の例では図６に示される工程で、Ｏ2プラズマアッシングが用いられているが、Ｏ2プラズマアッシングに代えて、同様な効果が認められているＵＶ（Ultra  Violet）キュアが追加されてもよい。またＯ2プラズマアッシングおよびＵＶキュアの各々の条件は、用いるフォトレジストＰＲ１にも依存するが、寸法制御性、レジスト被覆性および裾引き形状の度合いさえ実現できれば特に限定されるものではない。
【００７３】
また図７の工程で行われる異方性エッチングでは臭化水素ガスを用いたエッチングのみに言及しているが、シリコン酸化層をエッチングできるガス種・混合比は様々に存在し、上記異方性エッチングの条件は上記条件に限定されるものではない。むしろ、異方性を有する低レートが実現できる条件であれば上記異方性エッチングの条件として用いることができる。
【００７４】
加えて図８の工程で行われる等方性エッチングの条件も、ＨＦ：Ｈ2Ｏ＝１：３０の薬液および上記処理時間の条件に限定されるものではない。この等方性エッチングの条件は、薬液の混合比が量産実現可能な時間設定(たとえばバッチ式処理であれば５〜６０分、枚葉式処理であればウェットレートが安定する１０秒以上２分以内）であれば、適用することが可能である。
【００７５】
次に、本実施の形態の効果について比較例と対比して説明する。
図１３は、比較例における半導体装置の製造方法を説明するための図である。この比較例における製造方法では、図６に示す状態からウェットエッチングにより絶縁層ＩＬが除去される。これにより図１３に示されるように、第１表面領域ＭＳ１および第２表面領域ＭＳ２における主表面ＭＳが露出する。
【００７６】
この比較例の製造方法では、フォトレジストＰＲ１から露出した絶縁層ＩＬの全体を除去するために、絶縁層の厚みＴ１ａ、Ｔ２ａのたとえば５０〜１００％のオーバーエッチングが行われる。このため上記厚みＴ１ａ、Ｔ２ａがたとえば２０ｎｍであるとすると、フローティングゲート絶縁層ＧＩ１のサイドエッチング量ＳＥＡは１０ｎｍ〜２０ｎｍとなる。ここでフローティングゲート絶縁層ＧＩ１のサイドエッチング量ＳＥＡとは、絶縁層ＳＷ１ａのフローティングゲート電極ＦＧ側とは反対側の側面の位置からフローティングゲート電極ＦＧ側へ横方向にエッチングされた量（寸法）を意味する。
【００７７】
上記のようにフローティングゲート絶縁層ＧＩ１のサイドエッチング量ＳＥＡが大きくなると、フローティングゲート電極ＦＧとその後に形成される選択ゲート電極ＷＧとが極端に近くなる。これによりフローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間のリーク電流が増大し、不揮発性メモリの書込み／消去特性が著しく劣化する。
【００７８】
また上記サイドエッチング量ＳＥＡが大きくなると、その後のメガソニック洗浄時の振動などにより、フローティングゲート電極ＦＧを含む積層構造が倒れやすくなる。
【００７９】
一方、ウェットエッチングのオーバーエッチング量を極力小さくすると、ウェットエッチングのバラツキなどにより絶縁層ＩＬを完全に除去することが難しくなる。具体的にはオーバーエッチング量を絶縁層の厚みＴ１ａ、Ｔ２ａのたとえば１０〜２５％とすると、ウェットエッチングによるバラツキが最大で２０％であること、および絶縁層ＩＬ（シリコン酸化層）の成膜のバラツキが約１０％であることなどを考慮するとプロセスマージンがなくなる。上記により絶縁層ＩＬを完全に除去しきれない場合には、たとえばコアトランジスタの配置領域において主表面ＭＳ上に絶縁層が残存する。この場合、コアトランジスタのゲート絶縁層の厚みが変動し、オン電流、しきい値などの特性のバラツキが大きくなる。
【００８０】
これに対して本実施の形態においては、図７に示されるように異方性エッチングにより絶縁層ＩＬが残存するように絶縁層ＩＬの厚みが減ぜられる。その後、図８に示されるように等方性エッチングにより第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々が露出するように絶縁層ＩＬは除去される。
【００８１】
このように予め異方性エッチングにて絶縁層ＩＬの厚みが減ぜられた後に等方性エッチングで絶縁層ＩＬが除去される。このため、等方性エッチングのみで絶縁層ＩＬを除去する場合と比較して、フローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑制することができる。
【００８２】
具体的には、図６に示されるように異方性エッチング前には絶縁層ＩＬの厚みＴ１ａ、Ｔ２ａの各々はたとえば２０ｎｍである。この状態から、図７に示されるように異方性エッチングが行われる。この異方性エッチングにより、絶縁層ＩＬの厚みＴ１ｂをたとえば１８ｎｍ残しつつ、絶縁層ＩＬの厚みＴ２ｂをたとえば１０ｎｍにすることができる。この状態から、図８に示されるように等方性エッチングが行われる。この等方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２上の絶縁層ＩＬを確実に除去するために、たとえば絶縁層ＩＬの厚みＴ２ｂ（たとえば１０ｎｍ）の１００％のオーバーエッチング量の条件で行われる。つまり絶縁層ＩＬの厚み１０ｎｍに対して２０ｎｍ分のエッチングが行われる。このとき絶縁層ＩＬの厚みＴ１ｂは上記のとおりたとえば１８ｎｍである。このため、結果としてフローティングゲート絶縁層ＧＩ１のサイドエッチング量はわずか２ｎｍ程度に抑制することができる。
【００８３】
上記の比較例において等方性エッチングのオーバーエッチング量が１００％の場合には、上記のとおりフローティングゲート絶縁層ＧＩ１のサイドエッチング量は２０ｎｍである。このため、同じオーバーエッチングの条件では本実施の形態では比較例と比べてサイドエッチング量を約１／１０にすることができる。
【００８４】
上記により第１表面領域ＭＳ１および第２表面領域ＭＳ２上の絶縁層ＩＬを確実に除去しながら、フローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑制することができる。フローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑制できるため、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間の距離が極端に近くなることはない。このため、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間のリーク電流を抑制でき、不揮発性メモリの書込み／消去特性の劣化を抑制することができる。
【００８５】
また上記サイドエッチング量を抑制できるため、その後のメガソニック洗浄時の振動などにより、フローティングゲート電極ＦＧを含む積層構造の倒れも抑制できる。
【００８６】
また第２表面領域ＭＳ２上の絶縁層ＩＬを確実に除去できるため、コアトランジスタのゲート絶縁層ＧＩ５の厚みが変動することを抑制できる。よってコアトランジスタのオン電流、しきい値電圧などのトランジスタ特性のバラツキを抑えることもできる。
【００８７】
本発明者は、本実施の形態と上記比較例との各々の方法で製造した半導体装置について、コアトランジスタのオン電流Ｉｏｎの変化とバラツキ、およびフラッシュメモリの歩留まりについて調べた。その結果を図１４〜図１６に示す。
【００８８】
図１４は、ウェットエッチングにおけるオーバーエッチング量の変化に対するコアトランジスタのオン電流Ｉｏｎの変化を示している。図１５は、ウェットエッチングにおけるオーバーエッチング量の変化に対するコアトランジスタのオン電流Ｉｏｎのバラツキの変化を示している。図１６は、ウェットエッチングにおけるオーバーエッチング量の変化に対するフラッシュメモリの歩留まり率の変化を示している。
【００８９】
図１４に示されるように、コアトランジスタのトランジスタ特性（たとえばオン電流Ｉｏｎ）は、本実施の形態および比較例のいずれにおいても等方性エッチングのオーバーエッチング量が多くなるほど良好となっている（高いＩｏｎが得られる）。
【００９０】
また図１５に示されるように、コアトランジスタのトランジスタ特性のバラツキは、本実施の形態および比較例のいずれにおいても等方性エッチングのオーバーエッチング量が多くなるほど小さくなって安定している。
【００９１】
図１４および図１５の結果から、本実施の形態および比較例のいずれもトランジスタ特性およびそのバラツキに関して同様な傾向を持っていることがわかる。このことから、等方性エッチングによるオーバーエッチング量が、トランジスタ特性およびそのバラツキに関して支配的なパラメータであることが分かる。
【００９２】
一方、図１６に示されるように、フラッシュメモリの歩留まりに関しては、比較例ではオーバーエッチング量が２０％程度で最大となっているが、本実施の形態では１００％程度で良好になっていることがわかる。これは、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間隔で決まる特性が歩留まりに大きく影響すること示唆している。
【００９３】
図１４〜図１６の結果から、オーバーエッチング量が１００％の場合に、コアトランジスタのトランジスタ特性と不揮発性メモリの歩留まりとの双方を両立できるのは、比較例ではなく本実施の形態であることは明らかである。さらにプロセスばらつきを考慮すると、本実施の形態では、比較例に比べて、オーバーエッチング量の変動に対してトランジスタ特性および歩留まり率の変動が小さくプロセスマージンを広く確保できることが分かった。
【００９４】
なお図６の状態から、ドライエッチングだけで絶縁層ＩＬを除去することも考えられる。しかし、この場合、ドライエッチングにより主表面ＭＳもエッチングされることになる。主表面ＭＳにドライエッチングが行われると、主表面ＭＳが荒れて表面粗度が増加したり、そのドライエッチング時に不純物（たとえば炭素（Ｃ））が半導体基板ＳＵＢに直接打ち込まれる。これによりトランジスタの特性が劣化したり、その主表面ＭＳ上に形成されるゲート絶縁層の信頼性が著しく劣化することがわかっている。それらが抑制できるように保護膜としての最低５ｎｍ程度の絶縁層を上記ドライエッチング時に残す必要があり、その絶縁層の除去には最終ステップとして等方性エッチングが行われる。
【００９５】
また本実施の形態によれば、図７に示す異方性エッチング後における第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ｂが図６に示す異方性エッチング前における第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ａの半分以下となるように異方性エッチングが行われる。このように異方性エッチングによって絶縁層ＩＬの厚みＴ２ｂを薄くするほど、フローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑えることが可能となる。
【００９６】
また本実施の形態によれば、図７に示す異方性エッチングは、第１表面領域ＭＳ１上の絶縁層ＩＬの厚みを１０ｎｍ以上減ずるように行われる。これによりフローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑えることが可能となる。
【００９７】
また本実施の形態によれば、図７に示す異方性エッチングはドライエッチングであり、そのドライエッチングに用いられるエッチングガスは臭化水素を含む。臭化水素を含むエッチングガスを用いることにより、上記異方性エッチングにおけるエッチングレートを遅くすることが可能となる。たとえば１０ｎｍの厚みの絶縁層ＩＬをエッチングするに際し２０秒程度の時間を確保することができる。そのため、１０ｎｍの厚みの絶縁層ＩＬのエッチングを制御良く、また面内均一性も良く実現することが可能となる。
【００９８】
また本実施の形態によれば、図８に示す等方性エッチングはウェットエッチングであり、そのウェットエッチングに用いられる薬液はフッ化水素酸を含む。フッ化水素酸を含む薬液を用いることにより、短時間で絶縁層を除去することが可能となる。
【００９９】
また本実施の形態によれば、図４に示すように、選択ゲート電極ＷＧと絶縁層ＳＷ１ａとが接する部分が、選択ゲート電極ＷＧとフローティングゲート絶縁層ＧＩ１とが接する部分の真上に位置する構成を得ることができる。つまりフローティングゲート絶縁層ＧＩ１のサイドエッチング量がない構成を得ることができる。
【０１００】
このような構成は、たとえば図７に示す絶縁層ＩＬの厚みＴ１ｂが１８ｎｍ、絶縁層ＩＬの厚みＴ２ｂが１０ｎｍの状態で、オーバーエッチング量が８０％以下の等方性エッチングを行なうことによって得ることができる。
【０１０１】
上記の構成により、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間の距離が保たれるため、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間のリーク電流を抑制でき、不揮発性メモリの書込み／消去特性の劣化を抑制することができる。また上記等方性エッチング後のメガソニック洗浄時の振動などによりフローティングゲート電極ＦＧを含む積層構造が倒れることも抑制できる。
【０１０２】
（実施の形態２）
次に、本実施の形態の半導体装置の製造方法について図１７〜図２０を用いて説明する。
【０１０３】
本実施の形態の製造方法においては、図５に示すフォトレジストＰＲ１が塗布される前に絶縁層ＩＬの表面が窒化される。これにより絶縁層ＩＬ２の表面上にシリコン窒化層よりなる絶縁層ＩＬ３が形成される。シリコン酸化層よりなる絶縁層ＩＬ１、ＩＬ２とシリコン窒化層よりなる絶縁層ＩＬ３とにより絶縁層ＩＬが構成される。この後、本実施の形態の製造方法は、図５および図６と同様の工程を経る。
【０１０４】
図１８に示されるように、上記によりフォトレジストＰＲ１のパターンが形成される。この状態において絶縁層ＳＷ１ａの横に位置する絶縁層ＩＬの厚みＴ１ｃはたとえば２０ｎｍ程度である。また第１表面領域ＭＳ１の上に位置する絶縁層ＩＬの厚みＴ２ｃはたとえば２０ｎｍである。この状態で、異方性エッチングが行われる。
【０１０５】
図１９に示されるように、上記異方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２（図１９には示さず）の各々の上に絶縁層ＩＬが残存するように、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上の絶縁層ＩＬの厚みを減ずる。この異方性エッチングは、たとえばドライエッチングである。
【０１０６】
シリコン窒化層ＩＬ３は、ウェットエッチングの薬液に対して耐性がある一方、ドライエッチングではエッチング選択比がシリコン酸化層ＩＬ１、ＩＬ２と同程度になる条件を選択することができる。このため、シリコン窒化層ＩＬ３を形成しておけば、実施の形態１と同じように異方性のドライエッチング時には、第１表面領域ＭＳ１上のシリコン窒化層ＩＬ３は十分に除去され得る。
【０１０７】
これにより上記異方性エッチング後の第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ｄが１０ｎｍとなるように、かつ絶縁層ＳＷ１ａの横に位置する絶縁層ＩＬの厚みＴ１ｄが１８ｎｍとなるように絶縁層Ｉｌを除去することができる。この時、第１表面領域ＭＳ１上のシリコン窒化層ＩＬ３は完全に除去され、一方で絶縁層ＳＷ１ａの横に位置するシリコン窒化層ＩＬ３はある程度残存される。この状態で等方性エッチングが行われる。
【０１０８】
図２０に示されるように、上記等方性エッチングはたとえばウェットエッチングである。この等方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２（図１９には示さず）の各々の上の絶縁層ＩＬを除去して主表面ＭＳを露出させる。
【０１０９】
シリコン窒化層ＩＬ３はウェットエッチングの薬液に対してシリコン酸化層ＩＬ１、ＩＬ２よりも耐性を有している。このため、このシリコン窒化層ＩＬ３によって横方向のエッチングが抑制される一方で、第１表面領域ＭＳ１上のシリコン酸化層ＩＬは十分にエッチング除去され得る。
【０１１０】
もっとも、実際のウェットエッチング時には第１表面領域ＭＳ１上の絶縁層ＩＬはシリコン酸化層のみであるため、ウェットエッチングは横方向へも進行する。しかし、主表面ＭＳとシリコン窒化層ＩＬ３との間の開口部の寸法は１０ｎｍ程度しかない。このため、実施の形態１と比較してウェットエッチングの薬液の横方向への侵入は遅い。よって第１表面領域ＭＳ１上の絶縁層ＩＬをウェットエッチングする際に、オーバーエッチング量を１００％にしても、フローティングゲート絶縁層ＧＩ１のサイドエッチングは実施の形態１よりもさらに抑制される。これによりフローティングゲート絶縁層ＧＩ１のサイドエッチング量をほぼ０ｎｍにすることができる。
【０１１１】
この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより本実施の形態の半導体装置が製造される。
【０１１２】
上記の製造方法によって製造された本実施の形態の半導体装置は、図２０に示されるようにトンネル絶縁層として機能する絶縁層ＩＬを有している。この絶縁層ＩＬは、シリコン酸化層ＩＬ１、ＩＬ２と、シリコン窒化層ＩＬ３とを有している。シリコン酸化層ＩＬ１はフローティングゲート電極ＦＧの突出部の上面に接している。またシリコン酸化層ＩＬ２はフローティングゲート電極ＦＧの突出部の上面および側面の双方に接している。つまりフローティングゲート電極ＦＧの突出部の上面および側面は、シリコン酸化層ＩＬ１、ＩＬ２に覆われている。またシリコン窒化層ＩＬ３は、消去ゲート電極ＥＧに接しており、フローティングゲート電極ＦＧに接していない。
【０１１３】
なお上記以外の本実施の形態の半導体装置の構成は実施の形態１の構成とほぼ同じであるためその説明を繰り返さない。
【０１１４】
本実施の形態において、第１表面領域ＭＳ１上の絶縁層ＩＬをドライエッチングで除去するため、かつウェットエッチングで除去するためには、絶縁層ＩＬの上面側のみにシリコン窒化層ＩＬ３が形成されている必要がある。逆に絶縁層ＩＬの下面側（半導体基板ＳＵＢの主表面ＭＳ側）にシリコン窒化層が形成されていてはならない。これは、フラッシュメモリのメモリセルの消去をつかさどるフローティングゲート電極の突出部先端の絶縁層(トンネル絶縁層)ＩＬについても同様である。フローティングゲート電極ＦＧから電子が引き抜かれることにより消去動作が行われる場合、その引き抜かれる側の界面（フローティングゲート電極に接する部分）には、バリアハイト（電子に対する障壁）が高いシリコン酸化層を用いることが好ましいからである。
【０１１５】
絶縁層ＩＬの上面にシリコン窒化層をつくる方法として、窒素（Ｎ2）を原材料としたプラズマ窒化が実施される。プラズマ窒化であれば、アンモニア（ＮＨ3）を使った熱窒化の様に界面にシリコン窒化層が形成されることがなく、シリコン酸化層の表面のみにシリコン窒化層を形成することができる。
【０１１６】
このプラズマ窒化の主な条件は、圧力：５０ｍＴｏｒｒ、パワー：２０００Ｗ、ガス：Ｎ2／Ａｒ＝１００／１０００ｓｃｃｍ、時間：６０秒である。この条件ではシリコン酸化層は２０％程度窒化される。
【０１１７】
本実施の形態のプラズマ窒化の条件は、この条件のみに制限されるものではない。たとえば窒化量が１５％〜５０％程度であっても、ドライエッチングのエッチングレートは変わらないし、ウェットエッチングの薬液に対する十分なエッチング耐性も得られる。
【０１１８】
またシリコン窒化層ＩＬ３の厚みはドライエッチングで除去できる範囲であることが望ましい。たとえばシリコン窒化層ＩＬ３の厚みは、最大１０ｎｍ程度である。一方、シリコン窒化層ＩＬ３の厚みが１０ｎｍを超える場合、ウェットエッチングに対する耐性が強くなりすぎるため、ウェットエッチングの量を多くする必要がある。その際、サイドエッチングが大きくなることに注意が必要である。
【０１１９】
ちなみに、このプラズマ窒化プロセスにおける窒素量の制御は、上述の圧力、パワー、ガス比、時間を変えることによって実現可能である。確認できている範囲では、圧力：３５ｍＴｏｒｒ〜１００ｍＴｏｒｒ、パワー：１５００Ｗ〜３０００Ｗ、ガス：Ｎ2／Ａｒ＝２０／１０００ｓｃｃｍ〜１８０／１０００ｓｃｃｍの範囲の条件でプラズマ窒化を制御することができる。しかし、この範囲にもプラズマ装置固有の制約があるので、プラズマ窒化の条件はこの範囲に限定されるものではない。
【０１２０】
本実施の形態においては、実施の形態１と同様、絶縁層ＩＬに異方性エッチングが行われた後に等方性エッチングが行われる。これにより異方性エッチング後において第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ｄを、絶縁層ＳＷ１ａの横に位置する絶縁層ＩＬの厚みＴ１ｄよりも薄くすることができる。よって、この後で等方性エッチングをすることによりフローティングゲート絶縁層ＧＩ１のサイドエッチングの量を抑制することができる。
【０１２１】
また本実施の形態では、シリコン窒化層ＩＬ３が、シリコン酸化層ＩＬ１、ＩＬ２の上に形成される。そして上記異方性エッチングは、第１表面領域ＭＳ１上においてシリコン酸化層ＩＬ１、ＩＬ２が露出するまでシリコン窒化層ＩＬ３を除去するとともに、絶縁層ＳＷ１ａの横に位置するシリコン窒化層ＩＬ３を残存させるように行われる。これにより絶縁層ＳＷ１ａの横に位置するシリコン窒化層ＩＬ３と主表面ＭＳとの間の隙間が小さくなり、ウェットエッチングの薬液が実施の形態１よりもフローティングゲート絶縁層ＧＩ１側へ侵入しにくくなる。このため本実施の形態では、実施の形態１よりもフローティングゲート絶縁層ＧＩ１のサイドエッチングの量を減ずることができる。したがって実施の形態１で実現したサイドエッチング抑制の効果をより大きなマージンをもって実現することが可能となる。
【０１２２】
（実施の形態３）
次に、本実施の形態の半導体装置の製造方法について図２１〜図２６を用いて説明する。
【０１２３】
図２１に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおいて、半導体基板ＳＵＢの主表面ＭＳ上に、フローティングゲート絶縁層ＧＩ１、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの積層構造が形成される。この積層構造において、フローティングゲート電極ＦＧの下端部は、制御ゲート電極ＣＧの側面よりも突き出す突出部を有するように形成される。
【０１２４】
上記積層構造の側面を覆う絶縁層ＳＷ１ａ、ＳＷ１ｂが、たとえばシリコン窒化層から形成される。絶縁層ＳＷ１ｂは、フローティングゲート電極ＦＧの上記突出部側におけるゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの一方側壁を覆うように形成される。また絶縁層ＳＷ１ａは、フローティングゲート電極ＦＧの上記突出部とは反対側におけるフローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの他方側壁を覆うように形成される。
【０１２５】
この後、絶縁層ＩＬａ（第１絶縁層）が形成される。この絶縁層ＩＬａは、たとえばＨＴＯ（High  Temperature  Oxide）により形成されたシリコン酸化層である。
【０１２６】
絶縁層ＩＬａは、不揮発性メモリ領域ＦＬＡＳＨにおいては上記積層構造を覆うように形成される。具体的には絶縁層ＩＬａは、不揮発性メモリ領域ＦＬＡＳＨにおいてはゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の一方側壁を絶縁層ＳＷ１ｂを介在して覆う。また絶縁層ＩＬａは、不揮発性メモリ領域ＦＬＡＳＨにおいてはフローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁を絶縁層ＳＷ１ａを介在して覆う。また絶縁層ＩＬａは、フローティングゲート電極ＦＧの突出部の上面および側面を覆う。
【０１２７】
また絶縁層ＩＬａは、不揮発性メモリ領域ＦＬＡＳＨにおいてはフローティングゲート絶縁層ＧＩ１に隣接する主表面ＭＳの第１表面領域ＭＳ１に接するように形成される。
【０１２８】
この状態において絶縁層ＳＷ１ａの横に位置する部分の絶縁層ＩＬａの厚みＴ１ｅはたとえば２０ｎｍ程度であり、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬａの厚みＴ２ｅはたとえば２０ｎｍ程度である。
【０１２９】
図２２に示されるように、絶縁層ＩＬａに異方性エッチングが行なわれる。この異方性エッチングは、第１表面領域ＭＳ１において主表面ＭＳが露出するまで行われる。この異方性エッチングにより、上記積層構造の上面（絶縁層ＨＭの上面）とソース領域ＳＲの上面も露出する。またこの異方性エッチングにより、フローティングゲート電極ＦＧの突出部における上面先端部も露出する。
【０１３０】
この異方性エッチングにおいては、絶縁層ＳＷ１ａの側部、絶縁層ＳＷ１ｂの側部およびフローティングゲート電極ＦＧの突出部の側部の各々を覆うように絶縁層ＩＬａは残存される。
【０１３１】
図２３に示されるように、たとえばＨＴＯが再度行われる。これによりシリコン酸化層よりなる絶縁層ＩＬｂ（第２絶縁層）が全面に形成される。特に絶縁層ＩＬｂは、フローティングゲート電極ＦＧの突出部の上面および側面の双方に接するように（覆うように）形成される。この絶縁層ＩＬｂと、先に形成された絶縁層ＩＬａとにより絶縁層ＩＬが構成される。
【０１３２】
この再度のＨＴＯが行われた後の状態において、絶縁層ＳＷ１ａの横に位置する部分の絶縁層ＩＬの厚みＴ１ｆはたとえば４０ｎｍ程度であり、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ｆはたとえば２０ｎｍである。つまり、絶縁層ＳＷ１ａの横に位置する部分の絶縁層ＩＬの厚みＴ１ｆは、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ｆよりも厚くなる。
【０１３３】
図２４に示されるように、フォトレジストＰＲ１のパターンが形成される。このフォトレジストＰＲ１のパターンは、図５および図６に示す実施の形態１の工程と同様の工程により形成される。
【０１３４】
この状態においても絶縁層ＳＷ１ａの横に位置する部分の絶縁層ＩＬの厚みＴ１ｆはたとえば４０ｎｍ程度であり、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ｆはたとえば２０ｎｍである。
【０１３５】
図２５に示されるように、フォトレジストＰＲ１を残した状態で、異方性エッチングが行われる。この異方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２の各々の上に絶縁層ＩＬが残存するように絶縁層ＩＬの厚みを減ずる。この異方性エッチングは、たとえばドライエッチングであり、実施の形態１と同様の条件で行われる。
【０１３６】
上記のドライエッチングにより、絶縁層ＳＷ１ａの横に位置する部分の絶縁層ＩＬの厚みＴ１ｇはたとえば３８ｎｍ程度となり、第１表面領域ＭＳ１を覆う部分の絶縁層ＩＬの厚みＴ２ｇはたとえば１０ｎｍとなる。
【０１３７】
上記異方性エッチングにより残渣が生じる場合には、たとえば水洗が行われる。
図２６に示されるように、この後、等方性エッチングが行われる。この等方性エッチングは、第１表面領域ＭＳ１および第２表面領域ＭＳ２（図２６には示さず）の各々において主表面ＭＳが露出するように絶縁層ＩＬを除去する。この等方性エッチングは、たとえばウェットエッチングであり、実施の形態１と同様の条件で行われる。
【０１３８】
ここで、上記積層構造の側壁には、３８ｎｍの厚みＴ１ｇの絶縁層ＩＬが残っている。このため、上記等方性エッチングにより横方向に２０ｎｍの厚み分の絶縁層が除去されても、この絶縁層ＩＬの側壁に接しているフローティングゲート絶縁層ＧＩ１がサイドエッチングされることはない。
【０１３９】
この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより本実施の形態の半導体装置が製造される。
【０１４０】
上記の製造方法によって製造された本実施の形態の半導体装置は、図２３に示されるようにトンネル絶縁層として機能する絶縁層ＩＬ（第２絶縁層）を有している。この絶縁層ＩＬは、フローティングゲート電極ＦＧの突出部の上面および側面の双方を覆っている。この絶縁層ＩＬを介在してフローティングゲート電極ＦＧの突出部の上面および側面の双方と対向するように消去ゲート電極ＥＧが配置されている。
【０１４１】
絶縁層ＩＬは、上記のとおり絶縁層ＩＬａと、絶縁層ＩＬｂとから構成されている。フローティングゲート電極ＦＧの突出部の上面と消去ゲート電極ＥＧとの間には、絶縁層ＩＬｂのみが挟まれている。フローティングゲート電極ＦＧの突出部の側面と消去ゲート電極ＥＧとの間には、絶縁層ＩＬａと絶縁層ＩＬｂとの双方が挟まれている。
【０１４２】
この絶縁層ＩＬの厚みに関して、フローティングゲート電極ＦＧの突出部の上面を覆う部分の絶縁層ＩＬの厚みＴｏは、フローティングゲート電極ＦＧの突出部の側面を覆う部分の絶縁層ＩＬの厚みＴｓよりも薄い。
【０１４３】
なお上記以外の本実施の形態の半導体装置の構成は実施の形態１の構成とほぼ同じであるためその説明を繰り返さない。
【０１４４】
本実施の形態においては、実施の形態１と同様、図２５に示されるように絶縁層ＩＬに異方性エッチングが行われた後に図２６に示されるように等方性エッチングが行われる。これにより異方性エッチング後において、第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ｇを、絶縁層ＳＷ１ａの横に位置する絶縁層ＩＬの厚みＴ１ｇよりも薄くすることができる。よって、この後で等方性エッチングをすることによりフローティングゲート絶縁層ＧＩ１のサイドエッチングの量を抑制することができる。
【０１４５】
また本実施の形態においては、図２１および図２３に示されるように、たとえばＨＴＯによりシリコン酸化層が２回成膜されることにより絶縁層ＩＬの膜厚が部分的に厚くされている。ここで仮にフローティングゲート電極ＦＧの突出部における先端部を覆う絶縁層ＩＬの膜厚が厚くなると、フローティングゲート電極ＦＧから電子を引き抜くことが難しくなる。
【０１４６】
しかし本実施の形態においては、図２２に示されるように異方性エッチングにより、フローティングゲート電極ＦＧの突出部における先端上部が露出するまで絶縁層ＩＬが除去される。このため図２３に示すように再度のＨＴＯによりシリコン酸化層が再度成膜されても、フローティングゲート電極ＦＧの突出部における先端上部を覆う絶縁層ＩＬの厚みＴｏは、フローティングゲート電極ＦＧの突出部における側部を覆う絶縁層ＩＬの厚みＴｓよりも薄くすることができる。このためトンネル膜として機能する絶縁層ＩＬを通じてフローティングゲート電極ＦＧの突出部先端から消去ゲート電極ＥＧへ電子を引き抜くことは容易である。
【０１４７】
またフローティングゲート電極ＦＧの突出部における側部を覆う絶縁層ＩＬの厚みＴｓはフローティングゲート電極ＦＧの突出部における先端上部を覆う絶縁層ＩＬの厚みＴｏよりも厚い。このため、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間の耐圧を確保することも容易である。
【０１４８】
なお本実施の形態においては、図２２において異方性エッチングにより、フローティングゲート電極ＦＧの突出部における先端上部が露出するまで絶縁層ＩＬが除去される。ドライエッチングによりフローティングゲート電極ＦＧの突出部における先端上部を露出させることは不揮発性メモリの特性および信頼性の上で好ましくない場合もある。
【０１４９】
そこで図２２においてフローティングゲート電極ＦＧの突出部における先端上部を露出させる工程が、ドライエッチングとウェットエッチングとの組合せにより行われることが好ましい。たとえば上記先端上部の絶縁層ＩＬの厚み２０ｎｍのうち１５ｎｍの絶縁層ＩＬがドライエッチングにより除去された後に、残り５ｎｍの絶縁層ＩＬがウェットエッチングにより除去される。この時、必ずしもウェットエッチングのオーバーエッチング量を１００％にする必要はない。このオーバーエッチング量は、ウェットエッチングのプロセスまたは絶縁層ＩＬの成膜ばらつきの範囲内の２０％程度であればよい。これは、最終的に図２６のウェットエッチングにより絶縁層ＩＬが除去されればよいからである。上記ウェットエッチングのオーバーエッチング量の範囲内であれば、絶縁層ＳＷ１ａの横の絶縁層ＩＬは十分に残っているため、本実施の形態の効果は十分に得られる。
【０１５０】
なお本実施の形態の場合、図２４の状態で絶縁層ＳＷ１ａの横に十分な厚みＴ１ｆの絶縁層ＩＬを残すことができる。このため、図２５に示す２回目の異方性エッチングを省略することも可能である。図２４に示されるように、絶縁層ＳＷ１ａの横の絶縁層ＩＬの厚みＴ１ｆが４０ｎｍであり、第１表面領域ＭＳ１上の絶縁層ＩＬの厚みＴ２ｆが２０ｎｍの場合、２０ｎｍに対する１００％のオーバーエッチング量でのウェットエッチングにより、絶縁層ＳＷ１ａの横の絶縁層ＩＬを除去しきることができる。
【０１５１】
また上記実施の形態１〜３は適宜組み合わせられてもよい。
次に、フローティングゲート絶縁層ＧＩ１のサイドエッチング量の最適値について説明する。
【０１５２】
前述したように、サイドエッチング量はフローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間の距離を決める重要なパラメータである。このサイドエッチング量は、フラッシュメモリセルのリーク特性に影響するだけでなく、書き込み特性および消去特性、さらにはEndurance特性およびRetention特性にも影響する。サイドエッチング量が大きくなると、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間の距離が小さくなり、上記特性が劣化することは自明である。一方、フローティングゲート電極ＦＧと選択ゲート電極ＷＧとの間の距離が大きくなりすぎると書き込み特性が劣化するなどの弊害が生じる。これらフラッシュメモリのメモリセルの特性についてはプログラミングでの調整も可能であり、結局のところ安定的にプロセスを構築できること、およびプロセスのマージンに対して特性が安定であることが重要となる。
【０１５３】
本開示においては、コアトランジスタなどの特性の安定のために第２表面領域ＭＳ２上の絶縁層ＩＬを十分なオーバーエッチング量で除去することと、フローティングゲート絶縁層ＧＩ１のサイドエッチング量を抑制することとの両立が重要である。しかしであるが、図１４および図１５で示したように、オーバーエッチング量が現実的な範囲内で多くなる場合、オン電流（Ｉｏｎ）およびオン電流のバラツキに変動はほとんどなく、これらの特性は安定である。言い換えれば、ウェットエッチングにおけるオーバーエッチング量が５０％以上であれば、フラッシュ特性を考慮して、ウェットエッチングの時間（強いてはエッチング量）を選択できる。実施の形態２および３でさらにマージンが広がるのは、ウェットエッチングの時間（エッチング量）の選択肢が広がることを意味している。実際に絶縁層ＳＷ１ａの横の絶縁層ＩＬの厚みが厚くなる場合には、ウェットエッチングのオーバーエッチング量を１００％よりも大きくして、フローティングゲート絶縁層ＧＩ１のサイドエッチング量を０ｎｍ〜５ｎｍにすることが重要である。
【０１５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５５】
ＡＤＣ  アナログ回路領域、ＢＩ，ＧＩ３，ＧＩ４，ＧＩ５，ＨＭ，ＩＬ，ＩＬ１，ＩＬ２，ＩＬ３，ＩＬａ，ＩＬｂ，Ｉｌ，ＳＷ１ｂ，ＳＷ１ａ，ＳＷ２，ＳＷ３  絶縁層、ＣＧ  制御ゲート電極、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５  コンタクトホール、ＣＬ  導電層、ＤＲ，ＤＲ１，ＤＲ２  ドレイン領域、ＥＧ  消去ゲート電極、ＦＬＡＳＨ  不揮発性メモリ領域、ＧＥ１，ＧＥ２  ゲート電極、ＧＩ１  フローティングゲート絶縁層、ＧＩ２，ＧＩ３，ＧＩ５  ゲート絶縁層、ＧＩＥ  端面、ＩＩ  層間絶縁層、ＩＮＴ  配線層、ＬＯＧＩＣ  中央演算処理ユニット領域、ＭＣＰ  半導体装置、ＭＳ  主表面、ＭＳ１  第１表面領域、ＭＳ２  第２表面領域、ＭＳ３  第３表面領域、ＰＬ  プラグ導電層、ＰＲ１  フォトレジスト、ＰＳＲ  電源回路領域、ＳＢ  基板領域、ＳＥ  平面、ＳＥＡ  サイドエッチング量、ＳＲ，ＳＲ１，ＳＲ２  ソース領域、ＳＴＲ  溝、ＳＵＢ  半導体基板、ＷＧ  選択ゲート電極、ＷＲ  ウエル領域。
【図１】
2019140328.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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