(57)【要約】【課題】半導体素子をフリップチップボンディングする際のリフローにおいて、導電性接合材が流れ出てしまうことを抑制された半導体装置およびその製造方法を提供する。【解決手段】半導体装置Ａ１０は、半導体素子５と、半導体素子５に導通する導電層２０と、導電層２０上に形成され、かつ、導電性を有する第１土台層３１と、第１土台層３１と半導体素子５との間に介在する導電性接合材３３と、導電層２０を覆う導電層被覆部４１および第１土台層３１の側面（第１土台層側面３１３）を覆う第１土台層被覆部４２を有する金属膜（酸化金属膜４）と、半導体素子５を覆う封止樹脂６とを備える。【選択図】図５
2019140343.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に導通する導電層と、
前記導電層上に形成され、かつ、導電性を有する第１土台層と、
前記第１土台層と前記半導体素子との間に介在する導電性接合材と、
前記導電層を覆う導電層被覆部および前記第１土台層の側面を覆う第１土台層被覆部を有する金属膜と、
前記半導体素子を覆う封止樹脂と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１土台層と前記導電性接合材との間に挟まれた第２土台層をさらに備えている、
請求項１に記載の半導体装置。
【請求項３】
前記第２土台層は、前記第１土台層に対向する対向面を有しており、
前記対向面は、前記第１土台層および前記封止樹脂に接する、
請求項２に記載の半導体装置。
【請求項４】
前記第２土台層は、Ｎｉを含む金属からなる、
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記導電層の表層および前記第１土台層は、同じ材質からなる、
請求項１ないし請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記材質は、Ｃｕである、
請求項５に記載の半導体装置。
【請求項７】
前記金属膜は、ＣｕＯを含む酸化金属からなる、
請求項６に記載の半導体装置。
【請求項８】
前記導電性接合材は、Ｓｎを含む合金からなる、
請求項１ないし請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１土台層は、前記導電層に当接する当接面を有し、
前記第１土台層の前記側面は、前記当接面に対して傾斜している、
請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１土台層の前記側面は、窪んでいる、
請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項１１】
半導体材料からなる基板をさらに備えており、
前記導電層は、前記基板上に形成されている、
請求項１ないし請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体材料は、Ｓｉである、
請求項１１に記載の半導体装置。
【請求項１３】
前記基板と前記導電層との間に介在する絶縁膜をさらに備える、
請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
前記導電層は、互いに積層されたバリア層、シード層およびめっき層を有し、
前記バリア層は、前記絶縁膜に接しており、
前記シード層は、前記バリア層と前記めっき層との間に介在している、
請求項１３に記載の半導体装置。
【請求項１５】
前記バリア層は、Ｔｉからなり、
前記シード層および前記めっき層は、ともにＣｕからなる、
請求項１４に記載の半導体装置。
【請求項１６】
前記基板は、主面および当該主面から窪むように形成された凹部を備えており、
前記半導体素子は、前記凹部に搭載されている、
請求項１１ないし請求項１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記凹部は、前記半導体素子を搭載する底面と、前記主面および前記底面に繋がる連絡面とを有し、
前記底面は、前記基板の厚さ方向に対して直交し、
前記連絡面は、前記底面に対して傾斜している、
請求項１６に記載の半導体装置。
【請求項１８】
前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、
前記第１土台層および前記導電性接合材は、前記底面導電部上に形成されている、
請求項１７に記載の半導体装置。
【請求項１９】
前記主面導電部に導通し、かつ前記封止樹脂から露出する柱状体をさらに備える、
請求項１８に記載の半導体装置。
【請求項２０】
前記柱状体は、Ｃｕを含む金属からなる、
請求項１９に記載の半導体装置。
【請求項２１】
前記金属膜は、前記柱状体の側面を覆う柱状体被覆部をさらに有する、
請求項１９または請求項２０に記載の半導体装置。
【請求項２２】
前記半導体素子は、ホール素子である、
請求項１ないし請求項２１のいずれか一項に記載の半導体装置。
【請求項２３】
基板を用意する工程と、
前記基板上に導電層を形成する導電層形成工程と、
前記導電層上に導電性接合材を配置する導電性接合材配置工程と、
少なくとも前記導電層を酸化させる酸化処理工程と、
前記酸化処理工程の後に、前記導電性接合材を介して、前記導電層に半導体素子を載置する工程と、
前記導電性接合材を溶融させた後に硬化させることで、前記半導体素子を前記導電層に導通接合する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、
を有することを特徴とする製造方法。
【請求項２４】
前記導電層形成工程の後、前記導電性接合材配置工程の前に、前記導電層上に導電性を有する第１土台層を形成する工程と、をさらに有しており、
前記導電性接合材配置工程においては、前記導電性接合材を、前記第１土台層上に形成し、
前記酸化処理工程においては、さらに前記第１土台層の側面を酸化させる、
請求項２３に記載の製造方法。
【請求項２５】
前記酸化処理工程は、酸素プラズマを用いて行う、
請求項２４に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、各種半導体素子を搭載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、このシリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンの製造にあたって、シリコン基板に形成されたＣｕなどの導電層と半導体素子との導通経路の形成には、はんだなどの導電性接合材を用いたフリップチップボンディング（ＦＣＢ：Flip Chip Bonding）による手法が用いられることがある。たとえば特許文献１には、はんだを用いたＦＣＢによって、シリコン基板に形成された導電層に半導体素子を搭載する方法が開示されている。この搭載方法においては、リフローによってはんだ付けが行われている。このリフローでは、電解めっきによって導電層側に形成されたはんだを溶融させるための加熱を行い、はんだを液相状態にする。そして、液相状態であるはんだを冷却して、はんだを固相状態に戻し、半導体素子をシリコン基板に接合（搭載）させる。
【０００３】
このような半導体素子の搭載方法において、導電層の表層に、はんだの濡れを良好にさせる材質（例えばＣｕ）が用いられている場合、リフロー時の加熱によって液相状態になったはんだが、導電層に沿って広い範囲に流れ出すことがあった。その結果、たとえばはんだの厚みが小さくなり、半導体素子の接合強度が低下する問題が生じる。また、はんだの厚みにばらつきが生じて、半導体素子が傾くこともある。さらに、はんだが意図せぬ方向に流れ出すことで、短絡不良の問題が生じることもある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−３５１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、上記事情に鑑みて考え出されたものであって、その目的は、半導体素子をフリップチップボンディングする際のリフローにおいて、導電性接合材が流れ出てしまうことを抑制された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本開示の第１の側面によって提供される半導体装置は、半導体素子と、前記半導体素子に導通する導電層と、前記導電層上に形成され、かつ、導電性を有する第１土台層と、前記第１土台層と前記半導体素子との間に介在する導電性接合材と、前記導電層を覆う導電層被覆部および前記第１土台層の側面を覆う第１土台層被覆部を有する金属膜と、前記半導体素子を覆う封止樹脂と、を備えることを特徴とする。
【０００７】
前記半導体装置の好ましい実施の形態においては、前記第１土台層と前記導電性接合材との間に挟まれた第２土台層をさらに備えている。
【０００８】
前記半導体装置の好ましい実施の形態においては、前記第２土台層は、前記第１土台層に対向する対向面を有しており、前記対向面は、前記第１土台層および前記封止樹脂に接する。
【０００９】
前記半導体装置の好ましい実施の形態においては、前記第２土台層は、Ｎｉを含む金属からなる。
【００１０】
前記半導体装置の好ましい実施の形態においては、前記導電層の表層および前記第１土台層は、同じ材質からなる。
【００１１】
前記半導体装置の好ましい実施の形態においては、前記材質は、Ｃｕである。
【００１２】
前記半導体装置の好ましい実施の形態においては、前記金属膜は、ＣｕＯを含む酸化金属からなる。
【００１３】
前記半導体装置の好ましい実施の形態においては、前記導電性接合材は、Ｓｎを含む合金からなる。
【００１４】
前記半導体装置の好ましい実施の形態においては、前記第１土台層は、前記導電層に当接する当接面を有し、前記第１土台層の前記側面は、前記当接面に対して傾斜している。
【００１５】
前記半導体装置の好ましい実施の形態においては、前記第１土台層の前記側面は、窪んでいる。
【００１６】
前記半導体装置の好ましい実施の形態においては、半導体材料からなる基板をさらに備えており、前記導電層は、前記基板上に形成されている。
【００１７】
前記半導体装置の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
【００１８】
前記半導体装置の好ましい実施の形態においては、前記基板と前記導電層との間に介在する絶縁膜をさらに備える。
【００１９】
前記半導体装置の好ましい実施の形態においては、前記導電層は、互いに積層されたバリア層、シード層およびめっき層を有し、前記バリア層は、前記絶縁膜に接しており、前記シード層は、前記バリア層と前記めっき層との間に介在している。
【００２０】
前記半導体装置の好ましい実施の形態においては、前記バリア層は、Ｔｉからなり、前記シード層および前記めっき層は、ともにＣｕからなる。
【００２１】
前記半導体装置の好ましい実施の形態においては、前記基板は、主面および当該主面から窪むように形成された凹部を備えており、前記半導体素子は、前記凹部に搭載されている。
【００２２】
前記半導体装置の好ましい実施の形態においては、前記凹部は、前記半導体素子を搭載する底面と、前記主面および前記底面に繋がる連絡面とを有し、前記底面は、前記基板の厚さ方向に対して直交し、前記連絡面は、前記底面に対して傾斜している。
【００２３】
前記半導体装置の好ましい実施の形態においては、前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記第１土台層および前記導電性接合材は、前記底面導電部上に形成されている。
【００２４】
前記半導体装置の好ましい実施の形態においては、前記主面導電部に導通し、かつ前記封止樹脂から露出する柱状体をさらに備える。
【００２５】
前記半導体装置の好ましい実施の形態においては、前記柱状体は、Ｃｕを含む金属からなる。
【００２６】
前記半導体装置の好ましい実施の形態においては、前記金属膜は、前記柱状体の側面を覆う柱状体被覆部をさらに有する。
【００２７】
前記半導体装置の好ましい実施の形態においては、前記半導体素子は、ホール素子である。
【００２８】
本開示の第２の側面によって提供される半導体装置の製造方法は、基板を用意する工程と、前記基板上に導電層を形成する導電層形成工程と、前記導電層上に導電性接合材を配置する導電性接合材配置工程と、少なくとも前記導電層を酸化させる酸化処理工程と、前記酸化処理工程の後に、前記導電性接合材を介して、前記導電層に半導体素子を載置する工程と、前記導電性接合材を溶融させた後に硬化させることで、前記半導体素子を前記導電層に導通接合する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、を有する。
【００２９】
前記製造方法の好ましい実施の形態においては、前記導電層形成工程の後、前記導電性接合材配置工程の前に、前記導電層上に導電性を有する第１土台層を形成する工程と、をさらに有しており、前記導電性接合材配置工程においては、前記導電性接合材を、前記第１土台層上に形成し、前記酸化処理工程においては、さらに前記第１土台層の側面を酸化させる。
【００３０】
前記製造方法の好ましい実施の形態においては、前記酸化処理工程は、酸素プラズマを用いて行う。
【発明の効果】
【００３１】
本開示の半導体装置およびその製造方法によれば、導電性接合材が流れ出すことを抑制することができる。
【００３２】
本開示に係る半導体装置およびその製造方法のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置を示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図１のＩＶ−ＩＶ線に沿う断面図である。
【図５】図４に示す断面の要部拡大図である。
【図６】半導体素子を示す底面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】図７に示す断面の要部拡大図である。
【図９】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１０】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１１】図１０に示す工程を経たときの基板の状態を示す斜視図である。
【図１２】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１３】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１４】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１５】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１６】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１７】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１８】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図１９】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図２０】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図２１】図１の半導体装置の製造方法に係る工程を示す断面図である。
【図２２】図１の半導体装置の製造方法に係る工程を示す平面図である。
【図２３】第１実施形態の変形例に係る半導体装置を示す要部拡大断面図である。
【図２４】第１実施形態の変形例に係る半導体装置を示す平面図である。
【図２５】第２実施形態に係る半導体装置を示す平面図である。
【図２６】第２実施形態に係る半導体装置を示す底面図である。
【図２７】図２５におけるＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。
【図２８】第３実施形態に係る半導体装置を示す平面図である。
【図２９】第３実施形態に係る半導体装置を示す底面図である。
【図３０】図２８におけるＸＸＸ−ＸＸＸ線に沿う断面図である。
【図３１】変形例に係る半導体装置を示す要部拡大断面図である。
【図３２】変形例に係る半導体装置を示す要部拡大断面図である。
【図３３】変形例に係る半導体装置を示す要部拡大断面図である。
【図３４】第４実施形態に係る半導体装置を示す断面図である。
【図３５】図３５に示す断面の要部拡大図である。
【図３６】図３４の半導体装置の製造方法に係る工程を示す断面図である。
【図３７】図３４の半導体装置の製造方法に係る工程を示す断面図である。
【図３８】図３４の半導体装置の製造方法に係る工程を示す断面図である。
【図３９】図３４の半導体装置の製造方法に係る工程を示す断面図である。
【図４０】図３４の半導体装置の製造方法に係る工程を示す断面図である。
【図４１】第５実施形態に係る半導体装置を示す断面図である。
【図４２】図４１に示す断面の要部拡大図である。
【発明を実施するための形態】
【００３４】
以下、本開示の半導体装置および本開示の半導体装置の製造方法の好ましい実施の形態について、図面を参照して具体的に説明する。
【００３５】
図１〜図５は、本開示の第１実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ１０は、基板１０、絶縁膜１５、複数の導電層２０、複数の端子２４、複数の第１土台層３１、複数の第２土台層３２、複数の導電性接合材３３、複数の酸化金属膜４、半導体素子５、および、封止樹脂６を備えている。
【００３６】
図１は、半導体装置Ａ１０を示す要部平面図である。なお、理解の便宜上、図１において、絶縁膜１５、酸化金属膜４および封止樹脂６を省略する。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図４に示す断面の要部拡大図である。なお、図２〜図４において、理解の便宜上、一部の構成（たとえば導電性接合材３３）の形状を簡略化している。また、これらの図において、平面図の左右方向を第１方向ｘ、第１方向対して直交する、平面図の上下方向を第２方向ｙ、第１方向ｘおよび第２方向ｙの両方に直交する方向を厚さ方向ｚと定義する。
【００３７】
半導体装置Ａ１０は、各種電子機器の回路基板に表面実装される形式のものである。半導体装置Ａ１０の形状は、図１に示すように、厚さ方向ｚ視である平面視において矩形状であるが、これに限定されない。本実施形態においては、半導体装置Ａ１０は、図２〜図４に示すように装置主面ｆ１および装置裏面ｆ２を有する。装置主面ｆ１および装置裏面ｆ２は、厚さ方向ｚにおいて互いに反対側を向き、かつ、厚さ方向ｚにおいて離間する。本実施形態においては、半導体装置Ａ１０を回路基板に実装するとき、装置主面ｆ１が実装面となる。
【００３８】
基板１０は、半導体素子５を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１０は、単結晶材料である半導体材料からなる。本実施形態における半導体材料はシリコンであるが、これに限定されない。基板１０は、図１に示すように、平面視矩形状である。基板１０は、主面１１、裏面１２、複数の側面１３、および、凹部１４を有する。
【００３９】
主面１１は、図２〜図４に示す基板１０の上面である。半導体装置Ａ１０が回路基板に実装された際、主面１１は回路基板に対向する。裏面１２は、図２〜図４に示す基板１０の下面である。半導体装置Ａ１０が回路基板に実装された際、裏面１２は上方を向く。図２〜図４に示すように、主面１１および裏面１２は、ともに基板１０の厚さ方向ｚに対して直交している。主面１１および裏面１２は、基板１０の厚さ方向ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平坦である。本実施形態においては、主面１１は（１００）面である。また、本実施形態においては、図１〜図４に示すように、基板１０には主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように、平面視において主面１１は、凹部１４を囲む枠状となっている。
【００４０】
複数の側面１３の各々は、図２〜図４に示すように、主面１１と裏面１２との間に挟まれた、第１方向ｘまたは第２方向ｙの外側を向く面である。本実施形態においては、各側面１３は、いずれも平坦であり、かつ、いずれも主面１１および裏面１２に対して直交している。
【００４１】
凹部１４は、図１〜図４に示すように、主面１１から窪むように形成された、半導体素子５の少なくとも一部を収容する部位である。凹部１４は、厚さ方向ｚにおいて基板１０を貫通していない。本実施形態においては、凹部１４は平面視矩形状である。凹部１４は、底面１４１および複数の連絡面１４２を有する。
【００４２】
底面１４１は、半導体素子５が搭載される面である。底面１４１は、基板１０の厚さ方向ｚに対して直交している。底面１４１の平面視形状は矩形状であり、かつ、平坦である。
【００４３】
複数の連絡面１４２の各々は、図１〜図４に示すように、主面１１および底面１４１につながる面である。各連絡面１４２は、図２〜図４に示すように、厚さ方向ｚにおいて、上端が主面１１につながり、下端が底面１４１につながっている。各連絡面１４２は、底面１４１に対して傾斜している。本実施形態においては、凹部１４は、４つの連絡面１４２を有する。各連絡面１４２が、底面１４１の四辺に沿ってそれぞれ形成されている。本実施形態においては、主面１１が（１００）面であるため、複数の連絡面１４２はいずれも（１１１）面からなる。したがって、複数の連絡面１４２の底面１４１に対するそれぞれの傾斜角はいずれも同じであり、その角度はおよそ５５°である。
【００４４】
絶縁膜１５は、図２〜図４に示すように、主面１１、底面１４１および複数の連絡面１４２の全体を覆うように形成された被膜である。絶縁膜１５は、電気絶縁性を有する。絶縁膜１５は、基板１０と導電層２０との間に介在している。よって、絶縁膜１５は、半導体材料からなる基板１０と後述する導電体からなる導電層２０とを絶縁するためのものである。本実施形態においては、絶縁膜１５はＳｉＯ2からなる。なお、絶縁膜１５の素材は限定されない。また、本実施形態においては、絶縁膜１５の厚さは１〜２μｍである。
【００４５】
複数の導電層２０は、複数の端子２４とともに、半導体装置Ａ１０と各種電子機器の回路基板との導電経路を構成する部材である。複数の導電層２０は、互いに離間している。図１に示すように、各導電層２０は、基板１０の主面１１、底面１４１および複数の連絡面１４２に形成されている。また、図２〜図５に示すように、各導電層２０は、第１土台層３１、第２土台層３２および導電性接合材３３を介して半導体素子５に導通している。なお、図１に示すように、本実施形態においては、複数の連絡面１４２のうち導電層２０が形成されている面は第１方向ｘに離間した一対の連絡面１４２であり、第２方向ｙに離間した一対の連絡面１４２には導電層２０が形成されていない。
【００４６】
複数の導電層２０は、図２〜図５に示すように、絶縁膜１５に接している。各導電層２０は、互いに積層された複数の層からなる。各導電層２０は、その積層構造として、バリア層２０１、シード層２０２およびめっき層２０３を有する。各導電層２０において、図５に示すように、バリア層２０１が絶縁膜１５に接して形成されている。本実施形態においては、バリア層２０１はＴｉからなる。また、図５に示すように、シード層２０２がバリア層２０１に接して形成され、めっき層２０３がシード層２０２に接して形成されている。よって、シード層２０２がバリア層２０１とめっき層２０３との間に介在している。本実施形態においては、シード層２０２およびめっき層２０３は、ともにＣｕからなる。シード層２０２およびめっき層２０３がＣｕであることから、バリア層２０１は絶縁膜１５へのＣｕ拡散防止のために形成される。本実施形態においては、バリア層２０１の厚さは５０〜２００ｎｍである。シード層２０２は、めっき層２０３の円滑な形成を図る目的で形成される。本実施形態においては、シード層２０２の厚さは１５０〜８００ｎｍであり、めっき層２０３の厚さは３〜３０μｍである。したがって、めっき層２０３の厚さは、シード層２０２の厚さよりも厚い。
【００４７】
複数の導電層２０の各々は、主面導電部２１、連絡面導電部２２および底面導電部２３を含む。
【００４８】
各主面導電部２１は、図１に示すように、主面１１に形成された部位である。本実施形態においては、各主面導電部２１は、平面視矩形状である。各主面導電部２１は、第２方向ｙに延出した主面１１と連絡面１４２との交線に沿って形成されている。各主面導電部２１は、当該交線において各連絡面導電部２２につながっている。
【００４９】
各連絡面導電部２２は、図１に示すように、第１方向ｘに離間した一対の連絡面１４２に形成された部位である。各連絡面導電部２２は、図４に示すように、厚さ方向ｚにおいて、上端が各主面導電部２１にそれぞれつながり、下端が各底面導電部２３にそれぞれつながっている。
【００５０】
各底面導電部２３は、図１に示すように、底面１４１に形成された部位である。本実施形態においては、各底面導電部２３は、第１方向ｘに離間した一対の連絡面１４２のいずれかと底面１４１との交線において連絡面導電部２２につながっている。図２〜図５に示すように、各底面導電部２３には、各第１土台層３１、各第２土台層３２および各導電性接合材３３をそれぞれ介して、半導体素子５が搭載されている。
【００５１】
複数の端子２４は、半導体装置Ａ１０を各種電子機器の回路基板に実装するために用いられる部材である。各端子２４は、各主面導電部２１にそれぞれつながっている。各端子２４は、導電層２０、第１土台層３１、第２土台層３２、および、導電性接合材３３をそれぞれ介して半導体素子５に導通している。本実施形態においては、複数の端子２４はそれぞれ、柱状体２４１および電極パッド２４２を有する。
【００５２】
各柱状体２４１は、図４に示すように、各主面導電部２１に導通する部位である。各柱状体２４１は、図４に示すように、厚さ方向ｚにおいて、下端が主面導電部２１につながり、上端が封止樹脂６から露出している。本実施形態においては、各柱状体２４１は、Ｃｕを含む金属からなるが、これに限定されない。また、本実施形態においては、各柱状体２４１の形状は四角柱である。なお、四角柱に限らず、円柱あるいは他の角柱などであってもよい。
【００５３】
各電極パッド２４２は、図１に示すように、平面視矩形状の部位である。各電極パッド２４２は、厚さ方向ｚにおいて、封止樹脂６から露出している。電極パッド２４２は、図４に示す柱状体２４１の上端に形成され、かつ柱状体２４１の該上端の全体に接している。また、各電極パッド２４２は、平面視において主面導電部２１および封止樹脂６のそれぞれの一部ずつと重なっている。本実施形態においては、各電極パッド２４２は、たとえばＮｉ層、Ｐｄ層およびＡｕ層からなり、この順序で互いに積層されている。なお、各電極パッド２４２において、Ｎｉ層が各柱状体２４１に接する。
【００５４】
半導体装置Ａ１０においては、複数の導電層２０および複数の端子２４により、装置主面ｆ１が実装面となる。なお、図１に示す複数の導電層２０および複数の端子２４の配置形態は一例であり、実際の半導体装置Ａ１０における複数の導電層２０および複数の端子２４の配置形態は、これに限定されない。
【００５５】
複数の第１土台層３１はそれぞれ、図２〜図５に示すように、導電層２０（底面導電部２３）上に形成されている。各第１土台層３１は、Ｃｕを含む金属からなる。各第１土台層３１の厚さはそれぞれ、３〜５μｍである。本実施形態においては、各第１土台層３１はいずれも、第１土台層主面３１１、第１土台層裏面３１２、および、複数の第１土台層側面３１３を有している。
【００５６】
第１土台層主面３１１および第１土台層裏面３１２は、図５に示すように、厚さ方向ｚにおいて離間しており、互いに反対側を向く。第１土台層主面３１１は第２土台層３２に対向し、第１土台層裏面３１２は導電層２０（底面導電部２３）に対向する。第１土台層裏面３１２は、底面導電部２３に当接する。よって、第１土台層裏面３１２が、本発明の「当接面」に相当する。複数の第１土台層側面３１３は、各々が第１土台層主面３１１および第１土台層裏面３１２に繋がる。また、複数の第１土台層側面３１３の各々は、図５に示すように、底面導電部２３に対して直立している。
【００５７】
複数の第２土台層３２は、図２〜図５に示すように、各第１土台層３１上にそれぞれ形成されている。各第２土台層３２は、Ｎｉを含む金属からなる。各第２土台層３２の厚さはそれぞれ、およそ１〜５μｍである。各第２土台層３２は、第２土台層主面３２１、第２土台層裏面３２２、および、複数の第２土台層側面３２３を有している。
【００５８】
第２土台層主面３２１および第２土台層裏面３２２は、図５に示すように、厚さ方向ｚにおいて離間しており、互いに反対側を向く。第２土台層主面３２１は導電性接合材３３に対向し、第２土台層裏面３２２は第１土台層３１に対向する。よって、第２土台層裏面３２２が、本発明の「対向面」に相当する。第２土台層裏面３２２は、図５に示すように、第１土台層３１（第１土台層主面３１１）および封止樹脂６に接する。複数の第２土台層側面３２３の各々は、第２土台層主面３２１および第２土台層裏面３２２に繋がる。本実施形態における各第２土台層側面３２３は、平面視において、各第１土台層側面３１３のそれぞれよりも外側に位置する。よって、第２土台層３２は、図５に示すように、ｘ方向およびｙ方向の両方において、第１土台層３１よりも突き出ている。また、第１土台層３１は、平面視において、そのすべてが第２土台層３２に重なる。なお、半導体装置Ａ１０は第２土台層３２を備えていなくてもよい。ただし、第２土台層３２を備えておくことで、導電性接合材３３が第１土台層３１に浸透することを防ぐことができる。
【００５９】
複数の導電性接合材３３は、図２〜図５に示すように、各第２土台層３２上に形成されている。各導電性接合材３３は、半導体素子５と各導電層２０の各底面導電部２３との間にそれぞれ介在する。各導電性接合材３３は、導電性を有した部材であり、たとえば、Ｓｎを含む合金からなる。このような合金を例示すると、Ｓｎ―Ｓｂ系合金、またはＳｎ―Ａｇ系合金などの鉛フリーはんだあるいは鉛含有のはんだなどがある。複数の導電性接合材３３により、半導体素子５は各底面導電部２３に固着によって搭載され、かつ半導体素子５と各底面導電部２３との導通が確保される。各導電性接合材３３は、接合材主面３３１、接合材裏面３３２、および、接合材側面３３３を有している。
【００６０】
接合材主面３３１および接合材裏面３３２は、図５に示すように、厚さ方向ｚにおいて離間しており、互いに反対側を向く。接合材主面３３１および接合材裏面３３２は、ともに平坦であり、かつ、平面視矩形状である。なお、接合材主面３３１および接合材裏面３３２の平面視における形状は、矩形状に限定されず、円形状であってもよい。接合材主面３３１は、半導体素子５に接する。接合材裏面３３２は、第２土台層３２に接する。厚さ方向ｚから見て、接合材主面３３１は、接合材裏面３３２に重なり、かつ、接合材裏面３３２よりも小さい。接合材側面３３３は、図５に示す上端が接合材主面３３１に繋がり、図５に示す下端が接合材裏面３３２に繋がる。接合材側面３３３は、封止樹脂６に接する。本実施形態においては、接合材側面３３３は、導電性接合材３３の外側に盛り上がった曲面である。なお、各導電性接合材３３は、図５に示す形状に限定されない。
【００６１】
複数の酸化金属膜４は、後述する酸化処理工程において形成される被膜である。酸化金属膜４が、本発明の「金属膜」に相当する。本実施形態においては、各酸化金属膜４の厚みは、４０〜１００Å程度である。各酸化金属膜４は、導電層被覆部４１、第１土台層被覆部４２、および、柱状体被覆部４３を有している。
【００６２】
各導電層被覆部４１は、図２〜図５に示すように各導電層２０をそれぞれ覆う部分である。本実施形態においては、各導電層２０の表層（めっき層２０３）がＣｕであることより、各導電層被覆部４１はＣｕＯを含む酸化金属からなる。
【００６３】
各第１土台層被覆部４２は、図２〜図５に示すように第１土台層３１を覆う部分である。本実施形態においては、第１土台層被覆部４２は、複数の第１土台層側面３１３をそれぞれ覆っている。本実施形態においては、各第１土台層３１がＣｕであることより、各第１土台層被覆部４２はＣｕＯを含む酸化金属からなる。
【００６４】
各柱状体被覆部４３は、図４に示すように各柱状体２４１をそれぞれ覆う部分である。本実施形態における各柱状体被覆部４３は、各柱状体２４１の側面をそれぞれ覆っている。本実施形態においては、各柱状体２４１がＣｕであることより、各柱状体被覆部４３はＣｕＯを含む酸化金属からなる。
【００６５】
半導体素子５は、図２〜図５に示すように、底面１４１に形成された複数の底面導電部２３に複数の第１土台層３１、複数の第２土台層３２、および、複数の導電性接合材３３を介して搭載されている。本実施形態においては、半導体素子５は、たとえばホール素子である。なお、半導体素子５は、ホール素子に限定されず、ＬＥＤあるいは集積回路（ＩＣ）などであってもよい。本実施形態においては、半導体素子５は、素子基板５１、感磁層５２、第１絶縁層５３、複数の下地導電部５４、第２絶縁層５５および複数の端子導電部５６を備えている。図６〜図８は、本実施形態における半導体素子５を示している。
【００６６】
図６は、半導体素子５を示す底面図である。図７は、図６におけるＶＩＩ−ＶＩＩ線に沿う断面図である。図８は、図６に示す断面図の要部拡大図である。
【００６７】
素子基板５１は、半導体素子５の土台をなすものである。素子基板５１としては、Ｓｉ基板、ＳｉＣ基板、サファイア単結晶基板、化合物半導体基板、比較的大きい抵抗値の半絶縁性基板等を採用できる。素子基板５１は、化合物半導体基板の場合、ＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。本実施形態では、素子基板５１は、ＧａＡｓを含む半絶縁性の化合物半導体基板である。素子基板５１の形状および大きさは特に限定されず、その一例として、厚さ方向ｚ視で０．２７ｍｍ×０．２７ｍｍの略直方体形状のものが挙げられる。
【００６８】
感磁層５２は、ｎ型不純物が添加された化合物半導体を含む。感磁層５２は、化合物半導体としてのＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。感磁層５２は、ｎ型不純物としてのＳｉを含んでいてもよい。本実施形態では、感磁層５２は、ＧａＡｓを含み、正の抵抗温度係数を有している。「抵抗温度係数」とは、１℃あたりの抵抗値の変化量の百万分率で定義される。感磁層５２の厚さは、たとえば２０００Å以上１５０００Å以下であってもよい。
【００６９】
図６に示すように、本実施形態の感磁層５２は、一対の入力側領域５２１および一対の出力側領域５２２を有している。一対の入力側領域５２１は、素子基板５１および感磁層５２の厚さ方向ｚ視中央から、ｘ方向およびｙ方向に対して交差する方向に、それぞれ反対側に延びている。一対の出力側領域５２２は、ｘ方向およびｙ方向に対して交差する方向に、それぞれ反対側に延びており、一対の入力側領域５２１とは、略線対称の関係となっている。すなわち、一対の入力側領域５２１と一対の出力側領域５２２とは、厚さ方向ｚ視略矩形状の素子基板５１の一対の対角線に沿って延びる配置とされている。
【００７０】
第１絶縁層５３は、素子基板５１および感磁層５２の一部ずつを覆っている。第１絶縁層５３は、たとえばＳｉＮ、ＳｉＯ2またはＳｉＯＮからなる。以下の説明においては、第１絶縁層５３がＳｉＮからなる場合を例に説明する。第１絶縁層５３の厚さは、たとえば１０００Å〜３０００Åである。第１絶縁層５３は、４つの第１開口５３１を有している。第１開口５３１は、感磁層５２の一部を露出させている。本実施形態においては、２つの第１開口５３１が、一対の入力側領域５２１の一部をそれぞれ露出させており、２つの第１開口５３１が、一対の出力側領域５２２の一部をそれぞれ露出されている。また、本実施形態においては、第１開口５３１は、感磁層５２から露出した素子基板５１の一部を露出させている。なお、第１開口５３１は、素子基板５１および感磁層５２の一部ずつを露出させるものに限定されず、たとえば、感磁層５２のみを露出させるものであってもよい。この場合、仮に厚さ方向ｚ視において素子基板５１、感磁層５２および第１絶縁層５３のみを観察した場合、第１開口５３１の内側には、感磁層５２のみが表れる。
【００７１】
本実施形態においては、図６に示すように、第１開口５３１の厚さ方向ｚ視形状は、ｘ方向に沿う一対の辺、ｙ方向に沿う一対の辺、およびｘ方向に沿う辺とｙ方向に沿う辺との間に介在する斜辺、の５辺を有する形状である。前記斜辺は、感磁層５２（入力側領域５２１または出力側領域５２２）と交差している。
【００７２】
４つの下地導電部５４は、感磁層５２とオーミックコンタクトを形成するためのものであり、感磁層５２のうち４つの第１開口５３１から露出した部分にそれぞれ積層されている。図８に示すように、本実施形態においては、下地導電部５４は、感磁層被覆部５４１、基板被覆部５４２および延出部５４３を有する。
【００７３】
感磁層被覆部５４１は、感磁層５２を覆う部分である。基板被覆部５４２は、素子基板５１のうち第１開口５３１から露出した部分を覆う部分である。延出部５４３は、第１開口５３１から延出して、第１絶縁層５３を覆う部分である。図示された例においては、感磁層被覆部５４１および基板被覆部５４２によって第１開口５３１の全てが占められている。すなわち、下地導電部５４は、厚さ方向ｚ視において第１開口５３１のすべてを内包している。
【００７４】
下地導電部５４は、感磁層５２とオーミックコンタクトを形成可能な材質からなり、その一例としてＡｕを主成分とするＧｅおよびＮｉとの合金が挙げられる。下地導電部５４の厚さは、たとえば１０００Å〜３０００Åである。本実施形態においては、図６に示すように、下地導電部５４の厚さ方向ｚ視形状は、第１開口５３１と略相似形状の５辺を有する形状である。
【００７５】
第２絶縁層５５は、第１絶縁層５３および下地導電部５４の少なくとも一部を覆っており、絶縁性材料からなる。第２絶縁層５５の材質としては、たとえばＳｉＮ、ＳｉＯ2、ＳｉＯＮ、ポリイミド樹脂またはフェノール樹脂が挙げられる。以降の説明においては、第２絶縁層５５がＳｉＮからなる場合を例に説明する。第２絶縁層５５の厚さは、たとえば０．８μｍ〜５．０μｍであり、好ましくは、第１絶縁層５３の厚さよりも大である。
【００７６】
第２絶縁層５５は、４つの第２開口５５１を有する。第２開口５５１は、各々が下地導電部５４の少なくとも一部を露出させている。第２開口５５１は、厚さ方向ｚ視において第１開口５３１に内包されている。本実施形態においては、図６に示すように、第２開口５５１の厚さ方向ｚ視形状は、第１開口５３１と略相似形状の５辺を有する形状である。本実施形態においては、第２開口５５１は、その内部のすべてが下地導電部５４によって占められている。
【００７７】
４つの端子導電部５６は、半導体素子５と外部との導通を図るための部位である。端子導電部５６は、第２開口５５１から露出した下地導電部５４に積層されている。端子導電部５６は、主成分としてたとえばＮｉを含む。また、端子導電部５６は、ＰｄおよびＡｕをさらに含む。なお、ＰｄおよびＡｕは、典型的には、主成分としてＮｉの表層にごく薄い層として積層された形態とされる。端子導電部５６の厚さとしては、たとえばＮｉからなる層が、０．８μｍ〜５．０μｍであり、Ｐｄからなる層が０．０８μ〜０．２μｍであり、Ａｕからなる層が０．０２μｍ〜０．０５μｍである。図７および図８に示すように、端子導電部５６の厚さは、第２絶縁層５５の厚さよりも大であり、端子導電部５６は、第２絶縁層５５からｚ方向に突出している。
【００７８】
図８に示すように、本実施形態の端子導電部５６は、充填部５６１および延出部５６２を有する。充填部５６１は、第２開口５５１を埋める部分である。図示された例においては、第２開口５５１によって形成される空間のすべてが、充填部５６１によって埋められている。延出部５６２は、厚さ方向ｚ視において第２開口５５１から延出する部分である。図６および図８に示すように、端子導電部５６は、延出部５６２を有するものの、厚さ方向ｚ視において第１開口５３１および下地導電部５４に内包されている。なお、図８に示す一点鎖線は、端子導電部５６（充填部５６１）の外縁からｚ方向下方に延ばした補助線である。また、端子導電部５６の厚さ方向ｚ視形状は、第２開口５５１と略相似形状の５辺を有する形状である。
【００７９】
封止樹脂６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図２〜図４に示すように、封止樹脂６は凹部１４内に充填され、かつ平面視において複数の柱状体２４１が形成された部分を除いた主面１１を覆っている。あわせて、封止樹脂６は半導体素子５を覆っている。封止樹脂６は、樹脂主面６１および複数の樹脂側面６３を有する。樹脂主面６１および複数の樹脂側面６３は、半導体装置Ａ１０においていずれも露出した面である。
【００８０】
図２〜図４に示すように、樹脂主面６１は主面１１と同方向を向く面である。樹脂主面６１は平坦である。本実施形態においては、樹脂主面６１は、図４に示す複数の柱状体２４１のそれぞれの上端と面一である。また、各樹脂側面６３は、樹脂主面６１と絶縁膜１５との間に挟まれた、第１方向ｘ、または第２方向ｙの外側を向く面である。本実施形態においては、封止樹脂６は４つの樹脂側面６３を有する。各樹脂側面６３は、いずれも平坦である。本実施形態においては、複数の樹脂側面６３はそれぞれ、基板１０の側面１３と面一である。
【００８１】
次に、図９〜図２２に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図９〜図２２のうち、図１１および図２２を除く図は、半導体装置Ａ１０の製造方法に係る工程を示す断面図である。該断面は、図４に示す断面と同一である。図１１は、図１０に示す工程を経たときの後述する基板８１０の状態を示す斜視図である。図２２は、半導体装置Ａ１０の製造方法に係る工程を示す平面図である。なお、図９〜図２２において、理解の便宜上、一部の構成の形状を簡略化している。
【００８２】
最初に、図９に示すように、厚さ方向ｚを向く主面８１１を有する基板８１０を用意し、基板８１０に主面８１１から窪む凹部８１４を形成する。基板８１０は、単結晶の真性半導体材料からなる。本実施形態における真性半導体材料はシリコンである。基板８１０は、半導体装置Ａ１０の基板１０に相当する部分の集合体であり、例えばシリコンウエハである。凹部８１４は、次の手順により形成される。
【００８３】
まず、図９に示すように、基板８１０の主面８１１に対して第１絶縁膜８０２を形成する。本実施形態に係る第１絶縁膜８０２は、たとえばＳｉ3Ｎ4からなる薄膜であり、プラズマＣＶＤにより形成される。この場合において、主面８１１は（１００）面であり、かつ、第１絶縁膜８０２により全面が覆われた状態になる。そして、形成した第１絶縁膜８０２に対してフォトリソグラフィによりマスクを形成した後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により第１絶縁膜８０２を部分除去する。第１絶縁膜８０２がＳｉ3Ｎ4から構成される場合は、たとえばＣＦ4をエッチングガスとする。これにより、図９に示すように、第１絶縁膜８０２には、開口部８０３が形成され、開口部８０３から主面８１１が露出する。本実施形態においては、開口部８０３は平面視において矩形状である。
【００８４】
次いで、図１０および図１１に示すように、開口部８０３から露出する主面８１１から窪む凹部８１４を基板８１０に形成する。凹部８１４が半導体装置Ａ１０の基板１０の凹部１４に相当する。凹部８１４は、主面８１１と平行であり、かつ矩形状の底面８１４ａと、底面８１４ａおよび主面８１１の双方につながり、かつ底面８１４ａに対して傾斜している４つの連絡面８１４ｂとを有する。凹部８１４は、アルカリ性の溶液を用いた異方性エッチングにより形成される。当該溶液は、たとえばＫＯＨ（水酸化カリウム）溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。この場合において、各々の連絡面８１４ｂは、いずれも（１１１）面である。凹部８１４を形成した後、基板８１０に形成された第１絶縁膜８０２を全て除去する。第１絶縁膜８０２がＳｉ3Ｎ4から構成される場合は、たとえばＣＦ4をエッチングガスとした反応性イオンエッチングまたは加熱リン酸溶液を用いたウェットエッチングにより除去される。このとき、図１１に示すように、基板８１０において互いに離間する複数の凹部８１４と、各々の凹部８１４を囲む主面８１１とが現れる。図１１において、半導体装置Ａ１０の基板１０に相当する範囲を想像線（二点鎖線）で示す。以上の手順により凹部８１４が形成される。
【００８５】
次いで、図１２に示すように、主面８１１および凹部８１４に接する第２絶縁膜８１５を形成する。第２絶縁膜８１５が半導体装置Ａ１０の絶縁膜１５に相当する。第２絶縁膜８１５は、ＳｉＯ2からなり、その厚さは、１〜２μｍである。第２絶縁膜８１５は、主面８１１に加え、凹部８１４を構成する底面８１４ａおよび連絡面８１４ｂを熱酸化法により酸化させることで形成される。
【００８６】
次いで、図１３および図１４に示すように、凹部８１４を含む基板８１０に、第２絶縁膜８１５に接する導電層８２０を形成する。当該導電層８２０を形成する工程が、本発明の「導電層形成工程」に相当する。導電層８２０を形成する工程では、バリア層８２１およびシード層８２２を形成する工程と、めっき層８２３を形成する工程とを含む。導電層８２０が半導体装置Ａ１０の導電層８２０に相当する。また、バリア層８２１、シード層８２２、および、めっき層８２３が半導体装置Ａ１０のバリア層２０１、シード層２０２、および、めっき層２０３にそれぞれ相当する。
【００８７】
まず、図１３に示すように、第２絶縁膜８１５に接するバリア層８２１およびシード層８２２をそれぞれ形成する。バリア層８２１およびシード層８２２の形成範囲は、第２絶縁膜８１５の形成範囲と同一である。先に、第２絶縁膜８１５に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリング法により形成される。本実施形態においては、バリア層８２１は、Ｔｉからなり、その厚さは５０〜２００ｎｍである。また、本実施形態においては、シード層８２２は、Ｃｕからなり、その厚さは１５０〜８００ｎｍである。
【００８８】
続いて、図１４に示すように、シード層８２２に接するめっき層８２３を形成する。めっき層８２３は、フォトリソグラフフィによりパターンを形成した後、電解めっきにより形成される。めっき層８２３は、パターンを構成するレジスト層（図示略）から露出したシード層８２２に形成される。めっき層８２３を形成した後、当該レジスト層を除去する。本実施形態においては、めっき層８２３は、Ｃｕからなり、その厚さは３〜３０μｍである。以上に示す工程（導電層形成工程）を経て、基板８１０に導電層８２０が形成される。
【００８９】
次いで、図１５に示すように、導電層８２０上に第１土台層８３１を形成する。本実施形態における第１土台層８３１は、凹部８１４の底面８１４ａ上に形成された導電層８２０の一部に形成される。本実施形態においては、第１土台層８３１は、平面視矩形状である。
【００９０】
次いで、図１５に示すように、第１土台層８３１上に第２土台層８３２を形成する。本実施形態における第２土台層８３２の形成範囲は、第１土台層８３１の形成範囲と同一である。したがって、この時点では、平面視において、第１土台層８３１と第２土台層８３２とはすべてが重なっている。
【００９１】
次いで、図１５に示すように、第２土台層８３２上に導電性接合材８３３を配置する。本実施形態における導電性接合材８３３は、シード層８２２を活用した電解めっきによって、析出されたＳｎを含む合金からなる。この合金としては、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。この導電性接合材配置工程により、第２土台層８３２上に導電性接合材８３３が配置される。
【００９２】
次いで、図１６に示すように、主面８１１に形成された導電層８２０に導通する複数の柱状体８２４ａを形成する。柱状体８２４ａが、半導体装置Ａ１０の端子２４の柱状体２４１に相当する。本実施形態における柱状体８２４ａは、Ｃｕから構成される。柱状体８２４ａは、フォトリソグラフィによりパターンを構成するレジスト層（図示略）を形成した後、シード層８２２を活用した電解めっきにより形成される。柱状体８２４ａは、パターンを構成するレジスト層（図示略）から露出しためっき層８２３に形成される。柱状体８２４ａを形成した後、当該レジスト層を除去する。
【００９３】
次いで、図１７に示すように、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を除去する。まず、リン酸および過酸化水素水の混合溶液を用いたウェットエッチングによりシード層８２２を除去する。このとき、シード層８２２と同質である部分（めっき層８２３、第１土台層８３１、柱状体８２４ａ）であって、上記混合溶液にさらされる部分も、シード層８２２の層厚に相当する厚さ分だけウェットエッチングにより除去される。この結果、図１７に示すように、第１土台層３１のｘ方向寸法およびｙ方向寸法が、第２土台層３２よりも小さくなる。続いて、ＫＯＨおよび過酸化水素水の混合溶液を用いたウェットエッチングによりバリア層８２１を除去する。
【００９４】
次いで、酸化処理によって、図１８に示すように、酸化金属膜８４を形成する。本実施形態における酸化処理においては、図１７に示す基板８１０を酸素プラズマ雰囲気に曝露させる。これにより、導電層８２０、第１土台層８３１、および、柱状体８２４ａにおいて、表面が露出した部分が酸化する。本実施形態においては、導電層８２０、第１土台層８３１、および、柱状体８２４ａはすべてＣｕを含む金属であるので、形成される酸化金属膜８４はＣｕＯを含む酸化金属である。この酸化処理工程を経た酸化金属膜８４が、半導体装置Ａ１０の酸化金属膜４に相当する。
【００９５】
次いで、図１９に示すように、凹部８１４に収容されるように、半導体素子８５を基板８１０（底面８１４ａ）に搭載する。半導体素子８５が、半導体装置Ａ１０の半導体素子５に相当する。半導体素子８５の搭載はＦＣＢにより行う。具体的には、たとえばスピンコータ（回転式塗布装置）を用いて、基板８１０の全面にフラックス（図示略）を塗布する。その後、たとえばフリップチップボンダ（図示略）を用いて半導体素子８５を導電性接合材８３３上に載置する。これにより、半導体素子８５は、導電性接合材８３３に仮付けされる。このとき、導電性接合材８３３は、底面８１４ａに形成された導電層８２０と半導体素子８５との間に介在した状態となる。そして、リフローによって、導電性接合材８３３を加熱し溶融させた後に、導電性接合材８３３を冷却し固化させる。この過程を経ることで、半導体素子８５が基板８１０（底面８１４ａ）に搭載される。これにより、半導体素子８５と導電層８２０とが、第１土台層８３１、第２土台層８３２、および、導電性接合材８３３を介して、導通接合される。
【００９６】
上述する半導体素子８５を基板８１０に搭載する工程において、リフローによって導電性接合材８３３を加熱し溶融させたとき、導電性接合材８３３が液相状態となるので、流動性が高くなる。液相状態となった導電性接合材８３３は、表面張力に起因した応力が作用する。このとき、液相状態である導電性接合材８３３は、第１土台層８３１および導電層８２０の表面に形成された酸化金属膜８４に対する接触角が第１土台層８３１や導電層８２０に対する接触角よりも大きい。すなわち、導電性接合材８３３は、第１土台層８３１および導電層８２０の表面に形成された酸化金属膜８４に対して濡れにくい。したがって、導電性接合材８３３がリフロー時の加熱によって液相状態となっても、酸化金属膜８４に流れ出すことなく、第２土台層８３２上に留まる。そして、導電性接合材８３３を冷却することで、導電性接合材８３３は、図１９に示すように、第２土台層８３２上に留まったまま固化する。
【００９７】
次いで、図２０に示すように、基板８１０に半導体素子８５を覆う封止樹脂８６を形成する。封止樹脂８６が、半導体装置Ａ１０の封止樹脂６に相当する。封止樹脂８６は、基板８１０に形成された凹部８１４を充填し、かつ複数の柱状体８２４ａおよび半導体素子８５を完全に覆うように形成する。封止樹脂８６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。
【００９８】
次いで、図２１に示すように、封止樹脂８６の上部から研削し、複数の柱状体８２４ａの上端を封止樹脂８６から露出させる。このとき、複数の柱状体８２４ａの上部に形成されていた酸化金属膜８４も同時に削り取られる。そして、図２１に示す封止樹脂８６の上面が樹脂主面８６１となり、複数の柱状体８２４ａの上端はそれぞれ、樹脂主面８６１と面一となる。その後、図２１に示すように、樹脂主面８６１から露出した複数の柱状体８２４ａのそれぞれに接する電極パッド８２４ｂを形成する。電極パッド８２４ｂが、半導体装置Ａ１０の端子２４の電極パッド２４２に相当する。本実施形態においては、電極パッド８２４ｂは、無電解めっきによりＮｉめっき層、Ｐｄめっき層およびＡｕめっき層の順に各めっき層を析出させることで形成される。よって、電極パッド８２４ｂの表層はＡｕめっき層である。
【００９９】
次いで、図２２に示すように、基板８１０を第１方向ｘおよび第２方向ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８５ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
【０１００】
次に、本実施形態に係る半導体装置Ａ１０の作用効果について説明する。
【０１０１】
本実施形態によれば、半導体装置Ａ１０において、導電性接合材３３と導電層２０との間に、第１土台層３１が介在する。また、半導体装置Ａ１０は酸化金属膜４を備えており、酸化金属膜４は、第１土台層側面３１３を覆う第１土台層被覆部４２および導電層２０を覆う導電層被覆部４１を有する。この構成をとることで、基板８１０（基板１０と同質）に半導体素子８５（半導体素子５と同質）を搭載する工程において、リフロー時の加熱によって、導電性接合材８３３（導電性接合材３３と同質）が液相状態となっても、上記するように、導電性接合材８３３は、酸化金属膜８４の表面に流れ出さずに、第２土台層８３２（第２土台層３２と同質）上に留まる。したがって、導電性接合材８３３が流れ出てしまうことを抑制できる。これにより、半導体装置Ａ１０において、半導体素子５の接合強度の低下を抑制することができる。また、導電性接合材３３が第２土台層３２上に均一に配置されるので、半導体素子５が傾くことを抑制できる。したがって、半導体素子５の機能低下を抑制できる。たとえば、本実施形態のように、半導体素子５がホール素子である場合、ホール素子の感磁面が傾くことを抑制できる。よって、適切に磁場を検出することができる。なお、半導体素子５がＬＥＤである場合では、照射方向が傾くことを抑制できる。よって、適切な方向に光を照射することができる。さらには、半導体装置Ａ１０において、導電性接合材８３３が意図せぬ方向に流れ出すことを抑制できるので、短絡不良を抑制することができる。
【０１０２】
本実施形態によれば、半導体装置Ａ１０は、導電性接合材３３と導電層２０との間に、第１土台層３１が介在している。この構成をとることで、導電性接合材３３と導電層２０との距離を大きくすることができる。したがって、リフロー時の加熱により液相状態となった導電性接合材８３３が導電層８２０に接触しにくくなる。
【０１０３】
本実施形態によれば、酸化金属膜４は柱状体被覆部４３を有している。すなわち、柱状体２４１の側面が酸化金属膜４で覆われている。たとえば、半導体装置Ａ１０を回路基板に実装するときに、はんだを用いる。このはんだは半導体装置Ａ１０の内部に浸入してくることがある。たとえば、電極パッド２４２と封止樹脂６の界面を伝って浸入する。このとき、柱状体２４１が酸化金属膜４で覆われていなければ（柱状体被覆部４３を有していなければ）、はんだは柱状体２４１を伝ってさらに拡散する恐れがある。なぜならば、Ｃｕからなる柱状体２４１ははんだが濡れやすいからである。しかしながら、本実施形態においては、はんだが濡れにくい酸化金属膜４（柱状体被覆部４３）が柱状体２４１を覆っているため、内部に浸入してきたはんだが酸化金属膜４を伝ってさらに拡散することを抑制できる。
【０１０４】
本実施形態によれば、半導体素子８５をＦＣＢするときに、フラックスを基板８１０に対して、全面塗布している。半導体装置Ａ１０の製造工程において、導電層８２０は自然酸化によって表面に酸化膜が形成されるが、フラックスが塗布されることで、自然酸化による酸化膜が除去される。そのため、導電層８２０が露出するので、その後のリフローによって導電性接合材８３３が導電層８２０に流れ出しやすくなってしまう。なお、自然酸化による酸化膜が完全に除去されなくても、酸化膜が薄くなるので、導電性接合材８３３が流れやすくなる。しかしながら、本実施形態においては、酸化処理を行うことで、導電層８２０を覆う酸化膜（酸化金属膜８４）の膜厚を厚くしている。これにより、フラックスが塗布された場合であっても、酸化膜が完全に除去されず、酸化金属膜８４（導電層被覆部４１）が残るため、リフロー時に導電性接合材８３３が流れ出すことを抑制することができる。なお、フラックスを全面塗布せずに、必要な部分に対してだけ塗布すればよいが、半導体装置Ａ１０の小型化や基板１０に凹凸（本実施形態においては凹部１４）がある場合、部分的にフラックスを塗布することが困難である。したがって、フラックスを基板８１０に対して全面塗布する必要がある。以上のことから、フラックスを全面塗布しなければならない場合において、酸化処理により導電層８２０および第１土台層８３１を覆う酸化金属膜８４を形成することは、リフロー時に導電性接合材８３３が流れ出ることを抑制するのに有効である。
【０１０５】
本実施形態によれば、酸化金属膜４を形成することで液相状態であるはんだが流れ出すことを抑制している。発明者の研究によれば、酸化金属膜４の代わりに、たとえば窒化膜などの他の保護膜で覆うことも可能であるが、この場合、半導体装置Ａ１０の使用時において、他の保護膜の影響（例えば熱応力など）により、基板１０にクラックが発生し、パッケージ割れが生じうることが判明した。また、酸化金属膜４で覆う場合には、このようなことが発生しないことを判明した。したがって、本実施形態によれば、酸化金属膜４を用いることで、半導体装置Ａ１０の信頼性を向上させることができる。
【０１０６】
本実施形態によれば、図４に示すように、柱状体２４１を有した端子２４を形成することで、基板１０の主面１１に対して封止樹脂６が突出した形態となっている。ここで、凹部１４は、半導体装置Ａ１０の製造などの都合上、その形状が制限されやすく、条件によっては凹部１４内に搭載される半導体素子５が主面１１から突出することがある。このような場合であっても、半導体素子５の設計変更を行わずに半導体素子５を封止樹脂６によって完全に覆い、半導体装置Ａ１０のパッケージを適切に行うことができる。
【０１０７】
本実施形態では、柱状体８２４ａを形成する工程（図１６参照）を、導電性接合材８３３を形成する工程（図１５参照）の後であり、かつ、バリア層８２１およびシード層８２２を除去する工程（図１７参照）の前に行う場合を示したが、これに限定されない。例えば、柱状体８２４ａを形成する工程を、酸化金属膜８４を形成する工程（図１８参照）の後であり、かつ、半導体素子８５を搭載する工程（図１９参照）の前に行ってもよい。この場合、柱状体８２４ａの側面には、酸化金属膜８４は形成されない。すなわち、半導体装置Ａ１０における酸化金属膜４は、柱状体被覆部４３を有していない。なお、当該変形例においては、柱状体８２４ａを形成する前に、当該柱状体８２４ａを形成する部分における酸化金属膜８４を除去する必要がある。また、柱状体８２４ａを形成する工程を、バリア層８２１およびシード層８２２を除去する工程の後であり、かつ、酸化金属膜８４を形成する工程の前に行ってもよい。
【０１０８】
本実施形態では、各導電性接合材３３において、接合材側面３３３が曲面である場合を示したが、これに限定されず、接合材側面３３３が平坦であってもよい。なお、この場合、接合材側面３３３が、接合材主面３３１および接合材裏面３３２の両方に直交していてもよいし、導電性接合材３３の厚さ方向ｚに直交する断面が接合材主面３３１から接合材裏面３３２に向かうほど大きく（あるいは小さく）なるように傾斜していてもよい。例えば、図２３は、接合材側面３３３が、平坦であり、かつ、接合材主面３３１および接合材裏面３３２の両方に直交している場合の変形例を示している。
【０１０９】
本実施形態では、各導電層２０（主面導電部２１、連絡面導電部２２および底面導電部２３）の平面視形状は、図１に示すものに限定されない。例えば、図２４のように構成してもよい。図２４は、第１実施形態（図１参照）と比較して、連絡面導電部２２が平面視矩形状である点で異なる。なお、図２４は一例である。
【０１１０】
以下に、本開示の他の実施形態について説明する。なお、これらの図において、上記第１実施形態と同一または類似の要素には、上記第１実施形態と同一の符号を付している。
【０１１１】
図２５〜図２７は、本開示の第２実施形態に基づく半導体装置を示している。第２実施形態の半導体装置Ａ２０は、上述する半導体装置Ａ１０と比較して、装置裏面ｆ２が回路基板に実装するときの実装面となる点で異なる。そのために、半導体装置Ａ２０は、半導体装置Ａ１０と比較して、主に、基板１０、複数の導電層２０および複数の端子２４の構成が異なる。また、半導体装置Ａ２０は、半導体装置Ａ１０と比較して、樹脂層７１および絶縁膜７２をさらに備えている点で異なる。
【０１１２】
図２５は、半導体装置Ａ２０の平面図であり、理解の便宜上、酸化金属膜４および封止樹脂６を省略する。図２６は、半導体装置Ａ２０の底面図である。図２７は、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図であり、理解の便宜上、一部の構成を簡略化している。なお、理解の便宜上、図２５において、酸化金属膜４および封止樹脂６を省略する。また、図２５および図２６において、一部の構成要素を隠れ線（破線）で示している。
【０１１３】
本実施形態における基板１０は、図２７に示すように、主面１１、裏面１２、および、貫通孔１６を有する。
【０１１４】
貫通孔１６は、図２７に示すように、基板１０の主面１１から裏面１２まで、厚さ方向ｚに貫通する孔である。本実施形態では、貫通孔１６は、基板１０の４つの角の近辺にそれぞれ１つずつ、合計４つ設けられている。本実施形態では、貫通孔１６の平面視の形状は矩形状である。貫通孔１６は、基板１０の（１００）面に、ＫＯＨを用いた異方性エッチングで形成されている。なお、貫通孔１６は、以下のようにして形成される。それは、ＫＯＨを用いた異方性エッチングにより基板１０に凹部を形成する。そして、上記第１実施形態と同様の手順により封止樹脂６を形成した後に、裏面１２側から主面１１側に向けて、形成した凹部に繋がるまで、基板１０を研削することで、貫通孔１６が形成される。貫通孔１６の内壁１６１は、厚さ方向ｚに対して傾斜しており、裏面１２と内壁１６１とがなす角度は約５５°である。したがって、貫通孔１６の、裏面１２に平行な断面の各寸法は、裏面１２に向かうほど小さくなる。よって、貫通孔１６の、裏面１２に平行な断面の面積も、裏面１２に向かうほど小さくなる。なお、貫通孔１６の個数、配置、形状および寸法は限定されない。
【０１１５】
樹脂層７１は、基板１０と複数の導電層２０との間に介在している。樹脂層７１は、たとえばポリイミド樹脂からなるが、これに限定されない。たとえば、感光性樹脂であればよく、エポキシ樹脂やソルダーレジストなどであってもよい。樹脂層７１は、樹脂層主面部７１１および樹脂層貫通部７１２を有している。なお、半導体装置Ａ２０は、樹脂層７１を備えていなくてもよい。
【０１１６】
樹脂層主面部７１１は、樹脂層７１のうち主面１１に形成された部分であり、均一な厚さになっている。本実施形態において、樹脂層主面部７１１の厚さ（厚さ方向ｚの寸法）は、たとえば５〜１０μｍ程度である。樹脂層貫通部７１２は、樹脂層７１のうち貫通孔１６の内部に形成された部分である。樹脂層貫通部７１２は、貫通孔１６の内壁１６１と、導電層２０の後述する連接部２５との間に介在している。
【０１１７】
本実施形態における導電層２０は、図２５〜図２７に示すように、主面導電部２１および連接部２５を有している。主面導電部２１は、図２５〜図２７に示すように、基板１０の主面１１側に形成された導電層２０の一部である。本実施形態においては、半導体素子５は、主面導電部２１に接続されている。連接部２５は、貫通孔１６の内部において、樹脂層貫通部７１２に囲まれた部分に充填されるようにして形成されている。連接部２５は、基板１０の主面１１および裏面１２からそれぞれ露出している。主面１１から露出する連接部２５の一端は、主面導電部２１に接続している。また、裏面１２から露出する連接部２５の他端は、端子２４（電極パッド２４２）に接続している。本実施形態においては、連接部２５は、角柱状であるが、これに限定されず、円柱状であってもよい。
【０１１８】
本実施形態における端子２４は、柱状体２４１を有しておらず、電極パッド２４２のみを有する。電極パッド２４２は、連接部２５に接している。これにより、導電層２０と端子２４とが導通している。本実施形態における電極パッド２４２は、装置裏面ｆ２に設けられている。したがって、装置裏面ｆ２が、半導体装置Ａ２０を他の回路基板などに実装するときの実装面となる。
【０１１９】
絶縁膜７２は、基板１０の裏面１２に形成されており、各電極パッド２４２を互いに電気的に絶縁するために設けられている。絶縁膜７２は、裏面１２の全面を覆っており、半導体装置Ａ２０における、裏面１２側の面のうち、電極パッド２４２が形成された部分以外の全面を覆っている。絶縁膜７２は、裏面１２の全面を覆っていればよく、裏面１２から露出する連接部２５の一部を覆っていてもよい。絶縁膜７２は、電極パッド２４２を無電解めっきにより形成する際に、裏面１２に電極パッド２４２の材料が析出することを防止する役割も果たす。絶縁膜７２は、たとえばポリイミド樹脂などの絶縁材料によって、たとえばフォトリソグラフィにより形成されている。本実施形態において、絶縁膜７２の厚さ（厚さ方向ｚの寸法）は、たとえば３〜１０μｍ程度である。なお、絶縁膜７２の厚さ、材質および形成方法は限定されない。
【０１２０】
以上のように構成された半導体装置Ａ２０においても、半導体素子５と導電層２０との間に、第１土台層３１が介在し、かつ、当該第１土台層３１の第１土台層側面３１３には酸化金属膜４（第１土台層被覆部４２）が形成されている。これにより、上述する半導体装置Ａ１０と同様に、導電性接合材３３が流れ出すことを抑制できる。
【０１２１】
図２８〜図３０は、本開示の第３実施形態に基づく半導体装置を示している。第３実施形態の半導体装置Ａ３０は、上述する半導体装置Ａ１０，Ａ２０と比較して、主に基板１０を備えていない点で異なる。
【０１２２】
図２８は、半導体装置Ａ３０の平面図である。図２９は、半導体装置Ａ３０の底面図である。図３０は、図２８のＸＸＸ−ＸＸＸ線に沿う断面図であり、理解の便宜上、一部の構成を簡略化している。なお、図２８および図２９において、封止樹脂６を想像線（二点鎖線）で示しており、また、一部の構成要素を隠れ線（破線）で示している。理解の便宜上、図２８および図２９において、酸化金属膜４を省略している。
【０１２３】
本実施形態における導電層２０は、板状である。導電層２０のうち、厚さ方向ｚにおいて一方（図３０の上方）を向く面には、半導体素子５が、複数の第１土台層３１、複数の第２土台層３２、および、複数の導電性接合材３３を介して、搭載されている。また、導電層２０のうち、厚さ方向ｚにおいて他方（図３０の下方）を向く面は、封止樹脂６から露出している。
【０１２４】
本実施形態における封止樹脂６は、樹脂主面６１、樹脂裏面６２、および、複数の樹脂側面６３を有する。樹脂裏面６２は、厚さ方向ｚにおいて樹脂主面６１と離間しており、互いに反対側を向く。樹脂裏面６２は、露出している。各樹脂側面６３は、樹脂主面６１および樹脂裏面６２に繋がる。本実施形態においては、樹脂主面６１、樹脂裏面６２、および、複数の樹脂側面６３はすべて、平坦である。
【０１２５】
半導体装置Ａ３０は、用意した基板８１０に凹部８１４を設けずに、第２絶縁膜８１５、導電層８２０、柱状体８２４ａ、第１土台層８３１、第２土台層８３２、導電性接合材８３３、および、酸化金属膜８４を形成する。これらの形成方法は、第１実施形態と同様であり、図２８〜図３０に基づいて、適切な位置に配置すればよい。そして、半導体素子５をＦＣＢにより導電層８２０上に搭載した後、封止樹脂６を形成し、柱状体８２４ａが露出するまで、封止樹脂６を樹脂主面６１側から研削する。次いで、露出した柱状体８２４ａに接する電極パッド８２４ｂを形成する。次いで、導電層８２０が露出するまで、基板８１０および第２絶縁膜８１５を装置裏面ｆ２側から研削する。以上のような製造工程を経ることで、半導体装置Ａ３０が形成される。
【０１２６】
以上のように構成された半導体装置Ａ３０においても、半導体素子５と導電層２０との間に、第１土台層３１が介在し、かつ、当該第１土台層３１の第１土台層側面３１３には酸化金属膜４（第１土台層被覆部４２）が形成されている。これにより、上述する半導体装置Ａ１０と同様に、導電性接合材３３が流れ出すことを抑制できる。
【０１２７】
第３実施形態では、装置主面ｆ１が回路基板への実装面となるように構成した場合を示したが、これに限定されない。装置裏面ｆ２が回路基板への実装面となるように構成してもよい。この場合、半導体装置Ａ３０において、封止樹脂６から露出した導電層２０（図３０における下面）に、電極パッド２４２が形成され、かつ、各電極パッド２４２を互いに電気的に絶縁するための絶縁膜が形成されている。なお、柱状体２４１は形成されていなくてもよい。
【０１２８】
第１実施形態ないし第３実施形態では、第１土台層３１の側面（第１土台層側面３１３）が、平坦であり、かつ、導電層２０（底面導電部２３）に対して直立している場合を示したが、これに限定されない。例えば、第１土台層側面３１３は、図３１および図３２に示す形状であってもよい。図３１に示す変形例においては、複数の第１土台層側面３１３は、各々が第１土台層裏面３１２（当接面）に対して傾斜している。また、図３１に示す変形例においては、複数の第１土台層側面３１３が、第１土台層３１の厚さ方向ｚに直交する断面が第１土台層主面３１１から第１土台層裏面３１２に向かうほど小さくなるように、傾斜している。なお、反対に傾斜していてもよい。図３２に示す変形例においては、複数の第１土台層側面３１３は、各々が窪んでいる。図３２に示す変形例においては、各第１土台層側面３１３の厚さ方向ｚ中央付近が窪んでいる。なお、この窪みは、厚さ方向ｚ中央付近に限られず、第１土台層主面３１１側あるいは第１土台層裏面３１２側のいずれか側に配置されていてもよい。また、複数箇所が窪んでいてもよい。これらは、上述する製造工程において、シード層８２２を除去する際のエッチング条件（たとえばエッチング液の種類や処理時間など）により、多様な形状となる。
【０１２９】
第１実施形態ないし第３実施形態では、第２土台層裏面３２２が封止樹脂６に接している場合を示したが、接していなくてもよい。例えば、第２土台層裏面３２２がすべて、第１土台層主面３１１に接するように構成されていてもよい。また、第２土台層裏面３２２が、第１土台層主面３１１および第１土台層被覆部４２（酸化金属膜４）に接するように構成されていてもよい。図３３は、半導体装置Ａ１０において、第２土台層裏面３２２が、第１土台層主面３１１および第１土台層被覆部４２（酸化金属膜４）に接するように構成された場合を示している。
【０１３０】
第１実施形態ないし第３実施形態では、第２土台層３２の第２土台層側面３２３が、平坦であり、かつ、厚さ方向ｚに沿って直立している場合を示したが、これに限定されない。たとえば、傾斜していてもよいし、湾曲していてもよいし、少なくとも一部が窪んでいても突出していてもよい。
【０１３１】
第１実施形態ないし第３実施形態では、上述した酸化処理によって、導電層被覆部４１、第１土台層被覆部４２、および、柱状体被覆部４３を有する酸化金属膜４が形成される場合を示したが、酸化金属膜４の形成領域はこれに限定されない。例えば、第２土台層３２の側面（第２土台層側面３２３）にも酸化金属膜４が形成されてもよい。本実施形態においては、第２土台層３２がＮｉであることより、第２土台層被覆部４４はＮｉＯを含む金属からなる。当該第２土台層被覆部４４は、酸化処理工程における各種条件（酸化処理の種類、温度管理および加熱にかける時間など）を調整することで、形成することができる。
【０１３２】
第１実施形態ないし第３実施形態では、導電性接合材３３は、第２土台層３２の第２土台層主面３２１に接する場合を示したが、第２土台層側面３２３の少なくとも一部を覆っていてもよい。たとえば、上述した製造方法において、リフロー時の加熱によって液相状態になった導電性接合材８３３が、第２土台層８３２の側面まで垂れ下がることもある。このように垂れ下がった場合に、導電性接合材８３３が冷却されると、導電性接合材３３は第２土台層側面３２３の少なくとも一部を覆うように形成される。
【０１３３】
第１実施形態ないし第３実施形態では、半導体装置Ａ１０，Ａ２０，Ａ３０が第１土台層３１を備えた場合を示したが、これを備えていなくてもよい。この場合、第２土台層３２が導電層２０上に形成され、第２土台層裏面３２２が底面導電部２３に当接する。この場合であっても、導電層２０は酸化金属膜４の導電層被覆部４１に覆われているため、リフロー時の加熱によって液相状態になった導電性接合材８３３（導電性接合材３３）が流れ出すことを抑制できる。
【０１３４】
図３４および図３５は、本開示の第４実施形態に基づく半導体装置を示している。第４実施形態の半導体装置Ａ４０は、上述する半導体装置Ａ１０と比較して、酸化金属膜４の代わりに、Ｎｉ膜４’を備えている点で異なる。
【０１３５】
図３４は、半導体装置Ａ４０の断面図であり、第１実施形態の図４に対応する断面を示している。なお、理解の便宜上、図３４において、一部の構成を簡略化している。図３５は、図３４に示す断面の要部拡大図である。
【０１３６】
Ｎｉ膜４’は、上記酸化金属膜４と同様に、導電層２０を覆う。Ｎｉ膜４’は、Ｎｉを含む金属からなる。Ｎｉ膜４’が、本発明の「金属膜」に相当する。Ｎｉ膜４’は、たとえばめっき処理によって形成される。Ｎｉ膜４’は、導電層被覆部４１を含み、第１土台層被覆部４２および柱状体被覆部４３を含んでいない。また、Ｎｉ膜４’は、導電層被覆部４１において、第１開口部４１１および第２開口部４１２を有する。
【０１３７】
第１開口部４１１は、図３４および図３５に示すように、底面導電部２３を覆うＮｉ膜４’（導電層被覆部４１）に形成されている。第１開口部４１１は、平面視矩形状である。なお、第１開口部４１１の平面視形状は、円形状であってもよい。第２開口部４１２は、図３４に示すように、主面導電部２１を覆うＮｉ膜４’（導電層被覆部４１）に形成されている。第２開口部４１２は、平面視矩形状である。なお、第２開口部４１２の平面視形状は、円形状であってもよい。第１開口部４１１および第２開口部４１２から、めっき層２０３が露出している。
【０１３８】
本実施形態においては、第１土台層３１の一部は、第１開口部４１１に充填され、第１土台層裏面３１２が導電層２０（底面導電部２３）に接している。また、本実施形態においては、柱状体２４１の一部は、第２開口部４１２に充填され、図３４に示す柱状体２４１の下端が導電層２０（主面導電部２１）に接している。
【０１３９】
また、本実施形態においては、第１土台層側面３１３は、図３５に示すように、Ｎｉ膜４’から露出する部分（封止樹脂６に接する部分）がＮｉ膜４’に接する部分よりも平面視内側に凹んでいる。
【０１４０】
次に、図３６〜図４０に基づき、半導体装置Ａ４０の製造方法の一例について説明する。なお、第１実施形態にかかる半導体装置Ａ１０の製造方法と共通する部分は説明を省略する。これらの図は、半導体装置Ａ４０の製造方法に係る工程を示す断面図であり、図３１に示す断面と同一である。
【０１４１】
まず、第１実施形態にかかる半導体装置Ａ１０の製造方法と同様に、基板８１０を用意し、凹部８１４を形成してから第２絶縁膜８１５および導電層８２０（バリア層８２１，シード層８２２およびめっき層８２３）を形成する（図９〜図１４参照）。
【０１４２】
次に、第１開口部８４ａおよび第２開口部８４ｂを有するＮｉ膜８４’を形成する。Ｎｉ膜８４’、第１開口部８４１ａおよび第２開口部８４１ｂが、半導体装置Ａ４０のＮｉ膜４’、第１開口部４１１および第２開口部４１２にそれぞれ相当する。
【０１４３】
Ｎｉ膜８４’の形成においては、まず、図３６に示すように、導電層８２０を覆うＮｉ膜８４’を形成する。図３６に示す状態においては、Ｎｉ膜８４’は、導電層８２０の表面全体を覆う。Ｎｉ膜８４’は、たとえばＮｉを含む金属材料を用いためっき処理により形成される。なお、めっき処理は、電解めっきあるいは無電解めっきのどちらでもよい。次に、図３７に示すように、Ｎｉ膜８４’に第１開口部８４１ａおよび第２開口部８４１ｂを形成する。第１開口部８４１ａおよび第２開口部８４１ｂは、たとえばＮｉ膜８４’に対してフォトリソグラフィによりマスク層を形成した後、エッチングによりＮｉ膜８４’の一部を除去することで形成される。以上の工程を経ることで、第１開口部８４１ａおよび第２開口部８４１ｂを有するＮｉ膜８４’が形成される。なお、Ｎｉ膜８４’の形成は、上記したものに限定されず、たとえば次のようにしてもよい。それは、Ｎｉ膜８４’を形成する前に、導電層８２０上にフォトリソグラフィによりレジスト層をパターニングし、そして、めっき処理により、当該レジスト層から露出する部分にＮｉ膜８４’を形成してもよい。
【０１４４】
次に、図３８に示すように、第１土台層８３１および第２土台層８３２を形成する。第１土台層８３１は、第１開口部８４１ａから露出するめっき層８２３に接するように配置される。そして、第２土台層８３２は、第１土台層８３１上に配置される。その後、導電性接合材８３３を配置する。導電性接合材８３３は、第２土台層８３２上に配置される。第１土台層８３１、第２土台層８３２および導電性接合材８３３の形成方法は、半導体装置Ａ１０の製造方法における工程と同様である（図１５参照）。
【０１４５】
次に、図３９に示すように、柱状体８２４ａを形成する。柱状体８２４ａは、第２開口部８４１ｂから露出するめっき層８２３に接するように配置される。柱状体８２４ａの形成方法は、半導体装置Ａ１０の製造方法における工程と同様である（図１６参照）。
【０１４６】
次に、図４０に示すように、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を除去した後、半導体素子８５を基板８１０（底面８１４ａ）に搭載する。バリア層８２１およびシード層８２２の除去および半導体素子８５の搭載は、半導体装置Ａ１０の製造方法における工程と同様である（図１７および図１９参照）。なお、シード層８２２を除去する際のエッチングにより、第１土台層８３１の側面において、Ｎｉ膜４’から露出する部分が、少し（シード層８２２の厚さ分）除去されて、Ｎｉ膜８４’に覆われた部分よりも平面視内側に凹んだ形状になる。
【０１４７】
次に、半導体装置Ａ１０の製造方法と同様に、封止樹脂８６および電極パッド８２４ｂを形成し、その後、プラズマダイシングによって半導体素子８５ごとの個片に分割する（図２０〜図２２参照）。以上の工程を経ることにより、図３４および図３５に示す半導体装置Ａ４０が製造される。
【０１４８】
半導体装置Ａ４０は、上記するように、酸化金属膜４の代わりにＮｉ膜４’を備えている。また、半導体装置Ａ４０の製造方法においては、酸化金属膜８４を形成する代わりに、Ｎｉ膜８４’を形成している。本実施形態におけるＮｉ膜８４’はＮｉを含む金属であり、Ｎｉ膜８４’は、第１実施形態にかかる酸化金属膜８４（ＣｕＯを含む酸化金属）と同様に、半導体素子８５を搭載する工程において液相状態となった導電性接合材８３３が濡れにくい。したがって、液相状態となった導電性接合材８３３は、Ｎｉ膜８４’の表面に流れ出さずに、第１土台層８３１および第２土台層８３２上に留まり、半導体装置Ａ４０の製造工程において導電性接合材８３３が流れ出すことを抑制できる。また、半導体装置Ａ４０は、導電性接合材３３が第１土台層３１および第２土台層３２上に形成されているため、半導体素子５の接合強度が低下することおよび半導体素子５が傾くことなどを抑制されている。
【０１４９】
図４１および図４２は、本開示の第５実施形態に基づく半導体装置を示している。第５実施形態の半導体装置Ａ５０は、上述する半導体装置Ａ４０と比較して、Ｎｉ膜４’が第１開口部４１ａおよび第２開口部４１ｂを有していない点で異なる。
【０１５０】
図４１は、半導体装置Ａ５０の断面図であり、第４実施形態の図３４に対応する断面を示している。図４２は、図４１に示す断面の要部拡大図である。
【０１５１】
本実施形態におけるＮｉ膜４’は、導電層２０の表面すべてにわたって形成されている。本実施形態に係る半導体装置も、導電層被覆部４１を含み、第１土台層被覆部４２および柱状体被覆部４３を含んでいない。
【０１５２】
本実施形態においては、第１土台層３１は、底面導電部２３を覆うＮｉ膜４’に第１土台層裏面３１２が接するように形成されている。また、柱状体２４１は、主面導電部２１を覆うＮｉ膜４’に図４１に示す柱状体２４１の下端が接するように形成されている。
【０１５３】
以上のように構成された半導体装置Ａ５０は、半導体装置Ａ４０の製造方法において、第１開口部８４ａおよび第２開口部８４ｂを形成する工程（図３７参照）を行わないことで、製造される。具体的には、半導体装置Ａ４０の製造方法において、図３６に示すように導電層８２０を覆うＮｉ膜８４’を形成した後、第１開口部８４ａおよび第２開口部８４ｂを形成せずに、第１土台層８３１を形成する。よって、第１土台層８３１は、Ｎｉ膜８４’上に配置される。その後、第１土台層８３１上に第２土台層８３２を配置し、そして、第２土台層８３２上に導電性接合材８３３を配置する。次いで、Ｎｉ膜８４’上に柱状体８２４ａを形成する。その後の工程は、半導体装置Ａ４０の製造方法にかかる工程と同様である。以上の工程を経ることにより、図４１および図４２に示す半導体装置Ａ５０が製造される。
【０１５４】
半導体装置Ａ５０は、上記半導体装置Ａ４０と同様に、導電層２０を覆うＮｉ膜４’を備えている。また、半導体装置Ａ５０の製造方法において、半導体装置Ａ４０の製造方法と同様に、導電層８２０を覆うＮｉ膜８４’を形成している。したがって、半導体装置Ａ５０は、半導体装置Ａ４０と同様に、導電性接合材８３３が流れ出すことを抑制できる。また、半導体装置Ａ５０は、半導体装置Ａ４０と同様に、導電性接合材３３が第１土台層３１および第２土台層３２上に形成されているため、半導体素子５の接合強度が低下することおよび半導体素子５が傾くことなどを抑制されている。
【０１５５】
第４実施形態および第５実施形態では、第１実施形態に係る半導体装置Ａ１０において酸化金属膜４をＮｉ膜４’に置き換えた場合を示したが、これに限定されず、第２実施形態に係る半導体装置Ａ２０および第３実施形態に係る半導体装置Ａ３０においても、それぞれ同様に、酸化金属膜４をＮｉ膜４’に置き換えることができる。
【０１５６】
第４実施形態および第５実施形態では、酸化金属膜４の代わりにＮｉ膜４’を備えた場合を説明したが、これに限定されない。例えば、Ｎｉ膜４’の代わりに他の金属膜を備えていてもよい。ただし、当該他の金属膜は、酸化金属膜４およびＮｉ膜４’と同様に、液相状態になった導電性接合材８３３が、導電層８２０（めっき層８２３）よりも濡れにくい素材であるものとする。
【０１５７】
本開示に係る半導体装置およびその製造方法は、先述した実施の形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。また、本開示に係る半導体装置の製造方法の各部の具体的な工程は、種々に設計変更自在である。
【符号の説明】
【０１５８】
Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０：半導体装置
ｆ１      ：装置主面
ｆ２      ：装置裏面
１０      ：基板
１１      ：主面
１２      ：裏面
１３      ：側面
１４      ：凹部
１４１    ：底面
１４２    ：連絡面
１５      ：絶縁膜
１６      ：貫通孔
１６１    ：内壁
２０      ：導電層
２０１    ：バリア層
２０２    ：シード層
２０３    ：めっき層
２１      ：主面導電部
２２      ：連絡面導電部
２３      ：底面導電部
２４      ：端子
２４１    ：柱状体
２４２    ：電極パッド
２５      ：連接部
３１      ：第１土台層
３１１    ：第１土台層主面
３１２    ：第１土台層裏面
３１３    ：第１土台層側面
３２      ：第２土台層
３２１    ：第２土台層主面
３２２    ：第２土台層裏面
３２３    ：第２土台層側面
３３      ：導電性接合材
３３１    ：接合材主面
３３２    ：接合材裏面
３３３    ：接合材側面
４        ：酸化金属膜
４’      ：Ｎｉ膜
４１      ：導電層被覆部
４１１    ：第１開口部
４１２    ：第２開口部
４２      ：第１土台層被覆部
４３      ：柱状体被覆部
４４      ：第２土台層被覆部
５        ：半導体素子
５１      ：素子基板
５２      ：感磁層
５２１    ：入力側領域
５２２    ：出力側領域
５３      ：第１絶縁層
５３１    ：第１開口
５４      ：下地導電部
５４１    ：感磁層被覆部
５４２    ：基板被覆部
５４３    ：延出部
５５      ：第２絶縁層
５５１    ：第２開口
５６      ：端子導電部
５６１    ：充填部
５６２    ：延出部
６        ：封止樹脂
６１      ：樹脂主面
６３      ：樹脂側面
７１      ：樹脂層
７１１    ：樹脂層主面部
７１２    ：樹脂層貫通部
７２      ：絶縁膜
８０２    ：第１絶縁膜
８０３    ：開口部
８１０    ：基板
８１１    ：主面
８１４    ：凹部
８１４ａ  ：底面
８１４ｂ  ：連絡面
８１５    ：第２絶縁膜
８２０    ：導電層
８２１    ：バリア層
８２２    ：シード層
８２３    ：めっき層
８２４ａ  ：柱状体
８２４ｂ  ：電極パッド
８３１    ：第１土台層
８３２    ：第２土台層
８３３    ：導電性接合材
８４      ：酸化金属膜
８４’    ：Ｎｉ膜
８４１ａ  ：第１開口部
８４１ｂ  ：第２開口部
８５      ：半導体素子
８６      ：封止樹脂
８６１    ：樹脂主面
ＣＬ      ：切断線
【図１】
2019140343.tif 000003
【図２】
2019140343.tif 000004
【図３】
2019140343.tif 000005
【図４】
2019140343.tif 000006
【図５】
2019140343.tif 000007
【図６】
2019140343.tif 000008
【図７】
2019140343.tif 000009
【図８】
2019140343.tif 000010
【図９】
2019140343.tif 000011
【図１０】
2019140343.tif 000012
【図１１】
2019140343.tif 000013
【図１２】
2019140343.tif 000014
【図１３】
2019140343.tif 000015
【図１４】
2019140343.tif 000016
【図１５】
2019140343.tif 000017
【図１６】
2019140343.tif 000018
【図１７】
2019140343.tif 000019
【図１８】
2019140343.tif 000020
【図１９】
2019140343.tif 000021
【図２０】
2019140343.tif 000022
【図２１】
2019140343.tif 000023
【図２２】
2019140343.tif 000024
【図２３】
2019140343.tif 000025
【図２４】
2019140343.tif 000026
【図２５】
2019140343.tif 000027
【図２６】
2019140343.tif 000028
【図２７】
2019140343.tif 000029
【図２８】
2019140343.tif 000030
【図２９】
2019140343.tif 000031
【図３０】
2019140343.tif 000032
【図３１】
2019140343.tif 000033
【図３２】
2019140343.tif 000034
【図３３】
2019140343.tif 000035
【図３４】
2019140343.tif 000036
【図３５】
2019140343.tif 000037
【図３６】
2019140343.tif 000038
【図３７】
2019140343.tif 000039
【図３８】
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【図３９】
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【図４０】
2019140343.tif 000042
【図４１】
2019140343.tif 000043
【図４２】
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