(57)【要約】【課題】本明細書は、ＳｉＣ基板と電極の間にオーミック特性を得るためのＮｉＳｉ層を有している半導体装置に関し、ＳｉＣ基板の抗析強度を固める技術を提供する。【解決手段】半導体装置２は、ＳｉＣ基板１０と、ＳｉＣ基板１０の一方の面に接しているＮｉＳｉ層３と、ＮｉＳｉ層３の基板１０とは反対側の面に接しているＭｏ層４と、Ｍｏ層４のＮｉＳｉ層とは反対側の面に接している電極１６を備えている。モリブデン（Ｍｏ）は、引張強度が比較的大きく、かつ、電気抵抗が小さい。そのような特性を有するＭｏ層４を備えることで、電気特性を損なうことなく、抗折強度を高めることができる。【選択図】図１
2019140234.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイトの基板と、
前記基板の一方の面に接しているニッケルシリサイド層と、
前記ニッケルシリサイド層の前記基板とは反対側の面に接しているタングステン層またはモリブデン層と、
前記タングステン層または前記モリブデン層の前記ニッケルシリサイド層とは反対側の面に接している電極と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。特に、シリコンカーバイト（炭化珪素）の基板を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、シリコンカーバイトの基板を用いた半導体装置が注目を集めている。以下、説明の便宜上、シリコンカーバイトを「ＳｉＣ」と表記する。ＳｉＣ基板は、絶縁破壊電界強度がシリコン基板の約１０倍であり、バンドギャップがシリコン基板の約３倍であり、大出力インバータなどへの応用が期待されている。
【０００３】
半導体装置の製造過程では、１枚のウエハ（ＳｉＣ基板）に複数の半導体装置が形成された後、ダイシングによってウエハから個々の半導体装置が切り出される。ダイシングには、ブレードによる物理的なダイシングだけでなく、電気化学的なダイシングも利用される（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２１６２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、ＳｉＣはＳｉ（シリコン）と比較するとオーミック特性を得難いため、裏面電極を形成する前にＳｉＣの基板上にＮｉＳｉ層（ニッケルシリサイド層）を形成し、ＳｉＣ基板と電極の間に良好なオーミック特性を得ている。しかし、基板上のＳｉとＮｉ（ニッケル）を反応させてＮｉＳｉを形成するためにアニール処理を行うと、ＮｉＳｉ層の抗析強度が低下する。これは、ＮｉＳｉ層が、熱反応の過程で表面の凹凸が大きくなり、その結果、層が脆弱になってしまうからであると推測される。抗析強度が低下すると、たとえばダイシング時にクラックが発生し易くなってしまう。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置は、シリコンカーバイト（ＳｉＣ）の基板と、基板の一方の面に接しているニッケルシリサイド層（ＮｉＳｉ層）と、ＮｉＳｉ層の基板とは反対側の面に接しているタングステン層（Ｗ層）またはモリブデン層（Ｍｏ層）と、Ｗ層またはＭｏ層のＮｉＳｉ層とは反対側の面に接している電極を備えている。モリブデン（Ｍｏ）は、引張強度が比較的大きく、かつ、電気抵抗が小さい。そのような特性を有するＭｏ層を備えることで、電気特性を損なうことなく、抗折強度を高めることができる。即ち、電気特性を損なうことなく、クラックの生じ難い半導体装置を提供することができる。Ｍｏ層に代えてＷ層を備えることでも同様の効果を得ることができる。
【０００７】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【０００８】
【図１】第１実施例の半導体装置の断面図である。
【図２】第１実施例の半導体装置の製造工程を説明する図である（１）。
【図３】第１実施例の半導体装置の製造工程を説明する図である（２）。
【図４】第１実施例の半導体装置の製造工程を説明する図である（３）。
【図５】いくつかの金属の物性比較表である。
【図６】Ｍｏ膜厚と抗折強度の関係を示すグラフである。
【図７】第２実施例の半導体装置の製造工程を説明する図である（１）。
【図８】第２実施例の半導体装置の製造工程を説明する図である（２）。
【図９】第２実施例の半導体装置の製造工程を説明する図である（３）。
【図１０】第２実施例の半導体装置の製造工程を説明する図である（４）。
【発明を実施するための形態】
【０００９】
図面を参照して実施例の半導体装置を説明する。図１に半導体装置２の断面図を示す。半導体装置２は、ＳｉＣ基板（シリコンカーバイト基板）に形成されたトランジスタであり、具体的には、ＭＯＳＦＥＴ（Metal Oxide Surface Field Effect Transistor）である。
【００１０】
以下では説明を簡便にするため幾つかの原子記号を用いるが、各原子記号の意味は次の通りである。Ｓｉはシリコンを表しており、ＳｉＣはシリコンカーバイト（炭化珪素）を表しており、Ｍｏはモリブデンを表しており、Ｎｉはニッケルを表しており、Ｗはタングステンを表しており、Ｃは炭素を表している。また、Ａｕは金を表しており、Ｔｉはチタンを表している。
【００１１】
半導体装置２は、ＳｉＣ基板１０の一方の面（おもて面）に設けられた表面電極３１と、ＳｉＣ基板１０の他方の面（裏面）に設けられた裏面電極１６を備えている。ＳｉＣ基板１０は、ｎ型の不純物がドープされたｎ型の半導体であり、一部にｐ型の不純物を含むボディ層１２を含んでいる。ＳｉＣ基板１０は、より詳細には、ボディ層１２、ドリフト層１３、バッファ層１４、ドレイン層１５に分かれている。ボディ層１２、ドリフト層１３、バッファ層１４、ドレイン層１５は、表面電極３１の側から裏面電極１６の側に向かってこの順に層状に形成されている。
【００１２】
ボディ層１２は、ＳｉＣ基板１０の表層に設けられた層であり、ｐ型の不純物がドープされた半導体領域である。ボディ層１２は、表面電極３１に接している。ドリフト層１３、バッファ層１４、ドレイン層１５は、同じｎ型の半導体層であるが、不純物濃度が異なる。バッファ層１４の不純物濃度はドリフト層１３の不純物濃度よりも高く、ドレイン層１５の不純物濃度はバッファ層１４の不純物濃度よりも高い。
【００１３】
表面電極３１の側からドリフト層１３まで、ボディ層１２を貫通するように、複数のトレンチが形成されており、そのトレンチの中にゲート電極３２が設けられている。ゲート電極３２と表面電極３１の間は、層間絶縁膜３４によって絶縁されている。
【００１４】
ボディ層１２の表層にソース領域３３が設けられている。ソース領域３３は、ゲート電極３２の両側に設けられているとともに、表面電極３１に接するように設けられている。ソース領域３３は、ｎ型不純物がドープされたｎ型の半導体領域である。ソース領域３３におけるｎ型不純物の濃度は十分に高く、表面電極３１はソース領域３３にオーミック接触している。
【００１５】
ＳｉＣ基板１０と裏面電極１６の間には、ＮｉＳｉ層３、Ｍｏ層４が挟まれている。ＳｉＣ基板１０の裏面にＮｉＳｉ層３が接している。ＮｉＳｉ層３のＳｉＣ基板１０とは反対側の面にＭｏ層４が接している。Ｍｏ層４のＮｉＳｉ層３とは反対側の面に裏面電極１６が接している。
【００１６】
ＳｉＣはＳｉと比較してオーミック特性を得難いため、Ｎｉと、ＳｉＣ中のＳｉとの反応によりＮｉＳｉ層３を形成する。ＮｉＳｉ層３を設けることで、ＳｉＣ基板１０と裏面電極１６の間でオーミック特性を得ている。一方、ＮｉＳｉ層３は脆弱であり、ＳｉＣ基板１０の抗析強度を下げてしまう。
【００１７】
Ｍｏ層４は、ＮｉＳｉ層３と裏面電極１６に挟まれている。Ｍｏは引張強度が高く、かつ、電気抵抗が比較的に低い。Ｍｏ層４は、半導体装置２の電気的特性に影響を与えることなく、ＳｉＣ基板１０の抗析強度を補強する。Ｍｏ層４を備えることで、複数の半導体装置２が形成されたウエハから個々の半導体装置２をダイシングする際に、クラックの発生を抑えることができる。
【００１８】
図２から図４を参照して半導体装置２の製造工程を説明する。以下では、主に、ＳｉＣ基板１０に裏面電極１６を形成する工程を説明する。ＳｉＣ基板１０にボディ層１２、ドリフト層１３、バッファ層１４、ドレイン層１５を形成する工程や、トレンチやゲート電極３２、表面電極３１を形成する工程は従来と同じであるので説明は省略する。また、以下の図では、ＳｉＣ基板１０に設けられた各領域（ボディ層１２やドリフト層１３など）は図示を省略している。以下の図では、ＳｉＣ基板１０の裏面側が図中の上に位置するように、図１とは上下を反転させて描いてある。
【００１９】
（第１工程）まず、ＳｉＣ基板１０を所定の厚みに研削した後、一方の面（完成時に裏面となる面）に、第１Ｍｏ層８、Ｎｉ層７、第２Ｍｏ層４の積層膜を形成する（図２）。Ｍｏ層でＮｉ層を挟んだ積層膜を形成することで、後の工程におけるシリサイド反応の際、ＮｉＳｉ層の表面にＭｏＣやＣが偏析することを防止できる。ＮｉＳｉ層の表面にＭｏＣやＣが偏析していると、ＭｏＣやＣを除去するドライクリーニング工程が必要となる。しかし本明細書が開示する製造方法においては、Ｎｉ層をＭｏ層で挟んだ積層膜を形成することで、ドライクリーニング工程を省くことができる。ＳｉＣ基板１０に接する第１Ｍｏ層８と、Ｎｉ層７の膜厚は、所望のＮｉＳｉ層の厚み、及び、ＮｉＳｉ層の中のカーボンの偏析を評価した上で決定する。
【００２０】
複数の半導体装置２が形成されたウエハをダイシングする際にクラックができるだけ生じないようにするには、第２Ｍｏ層４の膜厚は３００［ｎｍ］以上が好ましい。第１工程で得られたＳｉＣ基板を第１半製品２ａと称する。
【００２１】
（第２工程）第１工程で得られた第１半製品２ａにＮｉＳｉ層３を形成するため、第１半製品２ａをアニール処理する（図３）。アニール処理では、波長が３５５［ｎｍ］のレーザを使ったレーザアニールを採用する。ＳｉＣ基板１０と第１Ｍｏ層８の界面でレーザ光が吸収され、界面が加熱されることで、ＮｉＳｉ層３が形成されるとともに、ＭｏＣ９が形成される、ＭｏＣ９は、ＮｉＳｉ層３、及び、第２Ｍｏ層４の中に分布する。ＭｏＣ９は、ＮｉＳｉ層３から第２Ｍｏ層４の中へと分布するので、ＮｉＳｉ層３の表面に集中して偏析することがない。なお、以下では、第２Ｍｏ層４を単にＭｏ層４と称する。第２工程で得られたＳｉＣ基板を第２半製品２ｂと称する。
【００２２】
（第３工程）Ｍｏ層４の上にＮｉ層５を形成し、その上にＡｕ層６を形成する。Ｎｉ層５とＡｕ層６は、スパッタリングで形成される。Ｎｉ層５とＡｕ層６が裏面電極１６に相当する。Ｎｉ層５とＡｕ層６は、半導体装置２に端子をハンダ接合するのに必要とされる。以上でＳｉＣ基板１０の裏面に裏面電極１６が形成された半導体装置２が完成する。なお、前述したように、ここでは、ＳｉＣ基板１０の表層に形成されるボディ層１２やドリフト層１３、及び、ゲート電極３２（図１参照）などの製造工程については省略した。
【００２３】
Ｍｏ層４を備えることで、ＳｉＣ基板１０の抗析強度が向上する。その結果、複数の半導体装置２が形成されたウエハから個々の半導体装置２をダイシングする際に、クラックの発生を抑えることができる。
【００２４】
Ｍｏ層４を備える利点を説明する。図５にいくつかの金属の物性を示す。図５に示されているように、Ｍｏ（モリブデン）は、引張強度が他の金属と比較して各段に高い。一方、Ｍｏは、他の金属と比較して電気抵抗が大きくない。Ｍｏは、半導体装置２の電気特性に大きな影響を与えることなく、ＳｉＣ基板の抗析強度の向上に貢献する。
【００２５】
図６に、Ｍｏ層４の膜厚とＳｉＣ基板１０の抗析強度の関係を示す。横軸はＭｏ層４の膜厚を示しており、縦軸は抗析強度を示している。縦軸は、Ｍｏ層４を備えない場合の強度を１としたときの比率で強さを表している。Ｍｏ層４の厚みが３００［ｎｍ］のとき、抗析強度は、Ｍｏ層４を備えない場合の１．２倍となっている。
【００２６】
Ｍｏ層４にはその他にも利点がある。ＮｉＳｉ層３と裏面電極１６との間には、それらを密着させる密着層が必要であり、通常はＴｉが密着層として用いられる。Ｍｏ層４は、ＮｉＳｉ層３と裏面電極１６の間の密着層として用いられるＴｉ層の代替層にもなる。それゆえ、Ｍｏ層４を備えない半導体装置と比較して、裏面電極構造として層の数が増えることがない。即ち、実施例の半導体装置１０は、裏面電極構造の層の数を増やすことなく、抗析強度を高めている。
【００２７】
また、一般に、ＮｉＳｉ層を形成する際、ＭｏとＮｉの積層膜をアニールすることでＭｏＣを形成し、ＮｉＳｉ層の中のカーボンの偏析を軽減させる技術が知られている。このとき、ＮｉＳｉ層の表面にＭｏＣや未反応Ｃが層状に析出してしまうことがある。この層は、裏面電極の剥離を引き起す要因となり得るので、裏面電極を形成する前にＮｉＳｉ層の表層をドライクリーニング（ＲＦエッチング）により物理的に除去する必要がある。上記した製造方法では、Ｎｉ層７を第１Ｍｏ層８と第２Ｍｏ層４で挟んだ積層膜を形成し、アニールすることで、ＳｉＣ基板１０の上にＮｉＳｉ層３を形成する。ＮｉＳｉ層３の上には未反応のＭｏで構成される第２Ｍｏ層４が残る。ＭｏＣや未反応のＣは、ＮｉＳｉ層３の表面に層状に抗析することがなく、第２Ｍｏ層４の中に分散する。そのため、ＮｉＳｉ層の表層のドライクリーニング（ＲＦエッチング）の工程が不要となる。
【００２８】
ＮｉＳｉ層の上に成膜する抗析強度を補強する膜は、引張強度と電気抵抗の特性から、Ｗ（タングステン）で代用可能である。ただし、Ｍｏ層４を有する半導体装置の製造方法と比較して、シリサイド反応で生じるＭｏＣを除去するドライクリーニング工程が必要となる。以下、ＮｉＳｉ層の上にＷ層を有する半導体装置２０の製造方法を説明する。
【００２９】
まず、ＳｉＣ基板１０を所定の厚みに研削した後、一方の面（完成時に裏面となる面）に、Ｍｏ層２１とＮｉ層２２の積層膜を形成する（図７）。次に、ＮｉＳｉ層を形成するため、Ｍｏ層２１とＮｉ層２２の積層膜が形成されたＳｉＣ基板１０に対してレーザアニールによる熱処理を行う。このとき使用するレーザの波長は３５５［ｎｍ］である。ＳｉＣ基板１０とＭｏ層２１の界面でレーザ光が吸収され、界面が加熱されることで、ＮｉＳｉ層２３が形成される。同時にＭｏＣ２４が形成される、ＭｏＣ２４は、ＮｉＳｉ層２３の中に分布するとともに、ＮｉＳｉ層２３の表層に偏析する（図８）。
【００３０】
ドライクリーニング（ＲＦエッチング）によりＮｉＳｉ層２３の表層に偏析しているＭｏＣ２４を除去する。続いて、ＭｏＣ２４が除去されたＮｉＳｉ層２３の表面にＷ層２５を成膜する（図９）。Ｗ層２５の厚みは、先のＭｏ層４と同様に、３００［ｎｍ］以上であることが望ましい。
【００３１】
Ｗ層２５の上にＮｉ層５を形成し、その上にＡｕ層６を形成する。Ｎｉ層５とＡｕ層６は、スパッタリングで形成される。Ｎｉ層５とＡｕ層６が裏面電極１６となる。Ｎｉ層５とＡｕ層６は、半導体装置２に端子をハンダ接合するのに必要とされる。以上でＳｉＣ基板１０の裏面に裏面電極１６が形成された半導体装置２０が完成する。なお、ここでも、ＳｉＣ基板１０の表層に形成されるボディ層１２やドリフト層１３、及び、ゲート電極３２（図１参照）などの製造工程については省略した。
【００３２】
Ｗ層２５を備えることで、ＳｉＣ基板１０の抗析強度が向上する。それゆえ、複数の半導体装置２０が形成されたウエハから個々の半導体装置２０をダイシングする際に、クラックの発生を抑えることができる。
【００３３】
実施例の半導体装置２は、ＳｉＣ基板１０と、ＳｉＣ基板１０の一方の面（裏面）に接しているＮｉＳｉ層３と、ＮｉＳｉ層３のＳｉＣ基板１０とは反対側の面に接しているＭｏ層４を備えている。Ｍｏ層４のＮｉＳｉ層３とは反対側の面に電極（裏面電極１６）が接している。ＮｉＳｉ層３によって、ＳｉＣ基板１０と裏面電極１６との間のオーミック特性を確保するとともに、Ｍｏ層４によって抗析強度が向上する。また、実施例の半導体装置２０は、Ｍｏ層４の代わりにＷ層２５を備えている。この半導体装置２０も、ＳｉＣ基板１０と裏面電極１６との間のオーミック特性を確保するとともに、Ｗ層２５によって抗析強度が向上する。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
２、２０：半導体装置
３、２３：ＮｉＳｉ層
４：第２Ｍｏ層（Ｍｏ層）
５、７、２２：Ｎｉ層
６：Ａｕ層
８：第１Ｍｏ層
１０：ＳｉＣ基板
１２：ボディ層
１３：ドリフト層
１４：バッファ層
１５：ドレイン層
１６：裏面電極
２１：Ｍｏ層
２５：Ｗ層
３１：表面電極
３２：ゲート電極
３３：ソース領域
３４：層間絶縁膜
【図１】
2019140234.tif 000003
【図２】
2019140234.tif 000004
【図３】
2019140234.tif 000005
【図４】
2019140234.tif 000006
【図５】
2019140234.tif 000007
【図６】
2019140234.tif 000008
【図７】
2019140234.tif 000009
【図８】
2019140234.tif 000010
【図９】
2019140234.tif 000011
【図１０】
2019140234.tif 000012