(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】  ｐ型のウェル領域（ＰＷ）の一部である給電領域ＳＲ１および活性領域ＡＲ１は、素子分離部ＳＴＩによって区画されている。活性領域ＡＲ１上には、それぞれゲート駆動回路ＤＲａ〜ＤＲｃに電気的に接続されている複数のゲート電極Ｇａ〜Ｇｃが形成され、活性領域ＡＲ１内には、ｎ型のドレイン領域ＮＤおよびｎ型のソース領域ＮＳが形成されている。ここで、同じゲート駆動回路ＤＲａに接続されている数が最も多いゲート電極Ｇａを、ゲート電極Ｇｂおよびゲート電極Ｇｃよりも、給電領域ＳＲ１から遠い位置に配置する。【選択図】図２
2019140282.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域内に形成された第１素子分離部と、
前記第１ウェル領域の一部であり、且つ、平面視において、前記第１素子分離部によって区画された第１給電領域および第１活性領域と、
前記第１活性領域上に形成された複数の第１ゲート電極と、
前記複数の第１ゲート電極の横の前記第１活性領域内にそれぞれ形成され、且つ、前記第１導電型と反対の第２導電型である複数の第１不純物領域と、
前記複数の第１ゲート電極の一部である複数の第２ゲート電極に電気的に接続される第１ゲート駆動回路と、
前記複数の第１ゲート電極の一部である１つまたは複数の第３ゲート電極に電気的に接続される第２ゲート駆動回路と、
を有し、
平面視において、前記第１給電領域は、第１方向に延在し、
平面視において、前記複数の第１ゲート電極は、それぞれ前記第１方向に延在し、且つ、前記第１方向と直交する第２方向で互いに隣接して配置され、
前記複数の第２ゲート電極の数は、前記１つまたは複数の第３ゲート電極の数よりも多く、
前記第２方向において、前記複数の第２ゲート電極は、前記１つまたは複数の第３ゲート電極よりも、前記第１給電領域から遠い位置に配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上に形成された多層配線と、
前記多層配線のうち最上層の配線の一部である端子と、
前記端子に電気的に接続された静電気用の保護回路と、
を更に有し、
前記端子は、前記複数の第１不純物領域の一部に電気的に接続されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の第１ゲート電極は、前記第１ゲート駆動回路および前記第２ゲート駆動回路に接続されていないダミーゲート電極を含み、
前記ダミーゲート電極は、前記第１給電領域と、前記１つまたは複数の第３ゲート電極との間に配置されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された複数の溝と、
を更に有し、
前記複数の第１ゲート電極および前記ダミーゲート電極は、それぞれ、前記複数の溝内に埋め込まれている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ウェル領域の一部であり、平面視において、前記第１素子分離部によって前記第１活性領域と区画され、且つ、前記第１方向に延在する第２給電領域と、
前記複数の第１ゲート電極の一部である１つまたは複数の第４ゲート電極に電気的に接続される第３ゲート駆動回路と、
を更に有し、
前記第２方向において、前記第１活性領域は、前記第１給電領域および前記第２給電領域に挟まれる位置に配置され、
前記複数の第２ゲート電極の数は、前記１つまたは複数の第４ゲート電極の数よりも多く、
前記第２方向において、前記複数の第２ゲート電極は、前記１つまたは複数の第４ゲート電極よりも、前記第２給電領域から遠い位置に配置されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２方向において、前記第１給電領域および前記第２給電領域に挟まれる位置には、前記第１活性領域が複数配置されており、
前記複数の第１活性領域の各々には、前記複数の第１ゲート電極および前記複数の第１不純物領域が形成されている、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数の第１ゲート電極は、前記第１、第２および第３ゲート駆動回路に接続されていない第１ダミーゲート電極および第２ダミーゲート電極を含み、
前記第１ダミーゲート電極および前記第２ダミーゲート電極は、前記複数の第１活性領域のうち、前記第１方向において最も端部に位置する前記第１活性領域に配置され、
前記第１ダミーゲート電極は、前記第１給電領域と、前記１つまたは複数の第３ゲート電極との間に配置され、
前記第２ダミーゲート電極は、前記第２給電領域と、前記１つまたは複数の第４ゲート電極との間に配置されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された複数の溝と、
を更に有し、
前記複数の第１ゲート電極、前記第１ダミーゲート電極および前記第２ダミーゲート電極は、それぞれ、前記複数の溝内に埋め込まれている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１ウェル領域の一部であり、平面視において、前記第１素子分離部によって前記第１活性領域と区画され、且つ、前記第２方向に延在する第３給電領域および第４給電領域と、
を更に有し、
前記第１方向において、前記第１活性領域は、前記第３給電領域および前記第４給電領域に挟まれる位置に配置され、
平面視において、前記第１、第２、第３および第４給電領域は、前記第１活性領域を囲むように、一体化して繋がっている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１給電領域と前記第１活性領域との間の距離は、前記第３給電領域と前記第１活性領域との間の距離よりも短い、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第２方向における前記第１給電領域の幅は、前記第１方向における前記第３給電領域の幅よりも大きい、半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記半導体基板に形成された前記第２導電型の第２ウェル領域と、
前記第２ウェル領域内に形成された第２素子分離部と、
前記第２ウェル領域の一部であり、且つ、平面視において、前記第２素子分離部によって区画された第５給電領域および第２活性領域と、
前記第２活性領域上に形成された複数の第５ゲート電極と、
前記複数の第５ゲート電極の横の前記第２活性領域内にそれぞれ形成され、且つ、前記第１導電型である複数の第２不純物領域と、
前記複数の第５ゲート電極の一部である複数の第６ゲート電極に電気的に接続される第４ゲート駆動回路と、
前記複数の第５ゲート電極の一部である１つまたは複数の第７ゲート電極に電気的に接続される第５ゲート駆動回路と、
を更に有し、
平面視において、前記第２給電領域は、前記第１方向に延在し、
平面視において、前記複数の第５ゲート電極は、それぞれ前記第１方向に延在し、且つ、前記第２方向で互いに隣接して配置され、
前記複数の第６ゲート電極の数は、前記１つまたは複数の第７ゲート電極の数よりも多く、
前記第２方向において、前記複数の第６ゲート電極は、前記１つまたは複数の第７ゲート電極よりも、前記第２給電領域から遠い位置に配置されている、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体基板上に形成された多層配線と、
前記多層配線のうち最上層の配線の一部である端子と、
前記端子に電気的に接続された静電気用の保護回路と、
を更に有し、
前記端子は、前記複数の第１不純物領域の一部、および、前記複数の第２不純物領域の一部に電気的に接続されている、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記複数の第１不純物領域上に、それぞれ形成された複数の第１シリサイド層と、
前記複数の第２不純物領域上に、それぞれ形成された複数の第２シリサイド層と、
を更に有し、
前記第２方向において、前記複数の第１ゲート電極の各々の端部と、前記複数の第１シリサイド層の各々との間の距離は、前記複数の第５ゲート電極の各々の端部と、前記複数の第２シリサイド層の各々との間の距離よりも長い、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記複数の第１シリサイド層および前記複数の第２シリサイド層は、それぞれ、コバルトシリサイドまたはニッケルシリサイドからなる、半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば静電気（ＥＳＤ：Electro-Static Discharge）用の保護回路を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置を静電気などによる破壊から保護する方法は、従来から様々な提案がなされている。一方で、半導体チップのサイズを縮小させる目的から、ＥＳＤ保護回路に含まれる複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極を繋げ、これらを並列に配置したフィンガー構造または櫛歯構造と呼ばれるレイアウトが適用されている。
【０００３】
下記の特許文献１には、フィンガー構造を用いたＥＳＤ保護回路が開示されており、複数のドレイン領域のうち、ウェル領域へのコンタクト部から最も離れたドレイン領域へのコンタクト部を、ゲート電極から遠ざける技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１８１１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フィンガー構造を用いた回路では、静電気耐性を向上させるデバイス構造が求められ、更に、半導体チップの微細化を目的として、回路のレイアウト面積を縮小させることが求められる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
一実施の形態である半導体装置は、半導体基板と、半導体基板に形成された第１導電型の第１ウェル領域と、第１ウェル領域内に形成された第１素子分離部と、第１ウェル領域の一部であり、且つ、平面視において、第１素子分離部によって区画された第１給電領域および第１活性領域と、第１活性領域上に形成された複数の第１ゲート電極と、を有する。また、半導体装置は、第１活性領域内にそれぞれ形成された第２導電型である複数の第１不純物領域と、複数の第１ゲート電極の一部である複数の第２ゲート電極に電気的に接続される第１ゲート駆動回路と、複数の第１ゲート電極の一部である１つまたは複数の第３ゲート電極に電気的に接続される第２ゲート駆動回路と、を有する。ここで、複数の第２ゲート電極の数は、１つまたは複数の第３ゲート電極の数よりも多く、複数の第２ゲート電極は、１つまたは複数の第３ゲート電極よりも、第１給電領域から遠い位置に配置されている。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１の半導体装置の回路図である。
【図２】実施の形態１の半導体装置の要部平面図である。
【図３】実施の形態１の半導体装置の断面図である。
【図４】実施の形態２の半導体装置の要部平面図である。
【図５】実施の形態３の半導体装置の要部平面図である。
【図６】実施の形態４の半導体装置の要部平面図である。
【図７】実施の形態５の半導体装置の要部平面図である。
【図８】実施の形態６の半導体装置の要部平面図である。
【図９】実施の形態７の半導体装置の要部平面図である。
【図１０】実施の形態７の半導体装置の断面図である。
【図１１】実施の形態８の半導体装置の要部平面図である。
【図１２】実施の形態８の半導体装置の断面図である。
【図１３】検討例の半導体装置の要部平面図である。
【図１４】検討例の半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１４】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１５】
また、本実施の形態において、ｐ型とは、半導体に、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などの不純物が導入された際に示される導電型を意味し、ｎ型とは、半導体に、ヒ素（Ａｓ）またはリン（Ｐ）などの不純物が導入された際に示される導電型を意味する。
【００１６】
（実施の形態１）
本実施の形態の半導体装置を、図１〜図３を用いて、以下に説明する。
【００１７】
図１は、本実施の形態の半導体装置の主要部分の回路図を示している。図２は、出力回路ＯＰ１の要部平面図を示している。図３は、図２に示されるＡ−Ａ線に沿った断面図である。
【００１８】
図１に示されるように、本実施の形態の半導体装置である半導体チップは、端子（パッド電極）ＰＡＤと、保護回路ＰＣと、出力回路ＯＰ１と、出力回路ＯＰ２と、ゲート駆動回路ＤＲａ〜ＤＲｆと、を有する。端子ＰＡＤは、保護回路ＰＣ、出力回路ＯＰ１および出力回路ＯＰ２に接続されている。本実施の形態において、端子ＰＡＤは、出力回路ＯＰ１および出力回路ＯＰ２からの信号を、半導体チップ外部へ出力するための出力用端子として機能する。電源電圧線ＶＣＣは、電源電位Ｖｃｃを供給するための配線であり、接地電圧線ＶＳＳは、接地電位Ｖｓｓを供給するための配線である。
【００１９】
静電気用の保護回路ＰＣは、ダイオードＤ１と、ダイオードＤ２と、クランプ素子ＣＬと、を有する。ダイオードＤ１は、端子ＰＡＤと電源電圧線ＶＣＣとの間に接続され、ダイオードＤ１のアノードが端子ＰＡＤに接続され、ダイオードＤ１のカソードが電源電圧線ＶＣＣに接続されている。ダイオードＤ２は、端子ＰＡＤと接地電圧線ＶＳＳとの間に接続され、ダイオードＤ２のカソードが端子ＰＡＤに接続され、ダイオードＤ２のアノードが接地電圧線ＶＳＳに接続されている。電源電圧線ＶＣＣと接地電圧線ＶＳＳとの間には、クランプ素子ＣＬが設けられている。クランプ素子ＣＬは、例えば端子ＰＡＤに大きな静電気が加えられた時に、ダイオードＤ２を逆方向ブレイクダウンさせない目的で設けられ、これにより静電気を安全に放出させることができる。クランプ素子ＣＬは、サイリスタなどから構成される。
【００２０】
図１に示される電流経路Ｉ１は、端子ＰＡＤに加えられた静電気が、保護回路ＰＣによって放出される経路を示している。この時、出力回路ＯＰ１内のｎ型のＭＩＳＦＥＴ群１ＱＡにおいても、ＮＰＮバイポーラ動作によって、電流が流れる。電流経路Ｉ２は、この電流の経路を示している。この電流経路Ｉ２に関する説明は、後の検討例の欄、および、本実施の形態の主な特徴の欄で、詳細に記載する。
【００２１】
出力回路ＯＰ１は、ｎ型のＭＩＳＦＥＴ群１ＱＡ〜１ＱＣによって構成されている。これらのＭＩＳＦＥＴ群１ＱＡ〜１ＱＣは、それぞれ、１つのｎ型のＭＩＳＦＥＴ、または、互いに並列接続された複数のｎ型のＭＩＳＦＥＴによって構成されている。図１に示されるように、例えば、本実施の形態のＭＩＳＦＥＴ群１ＱＡは、互いに並列接続された４つのｎ型のＭＩＳＦＥＴ１Ｑａによって構成されている。同様に、ＭＩＳＦＥＴ群１ＱＢおよびＭＩＳＦＥＴ群１ＱＣは、それぞれ、図２に示されるようなｎ型のＭＩＳＦＥＴ１Ｑｂおよびｎ型のＭＩＳＦＥＴ１Ｑｃによって構成されている。
【００２２】
なお、本実施の形態において、ＭＩＳＦＥＴ群１ＱＡのゲート、ドレインまたはソースと表現した時は、それらは、複数のｎ型のＭＩＳＦＥＴ１Ｑａの各々のゲート電極Ｇａ、ドレイン領域（不純物領域）ＮＤまたはソース領域（不純物領域）ＮＳを意味する。このような表現については、他のＭＩＳＦＥＴ群でも同様である。
【００２３】
図１および図２に示されるように、ＭＩＳＦＥＴ群１ＱＡ〜１ＱＣのドレインは、端子ＰＡＤに接続され、ＭＩＳＦＥＴ群１ＱＡ〜１ＱＣのソースは、接地電圧線ＶＳＳに接続され、ＭＩＳＦＥＴ群１ＱＡ〜１ＱＣのゲートは、それぞれ、ゲート駆動回路ＤＲａ〜ＤＲｃに接続されている。すなわち、ｎ型のＭＩＳＦＥＴ１Ｑａ〜１Ｑｃにおいて、各々のドレイン領域ＮＤは、端子ＰＡＤに電気的に接続され、各々のソース領域ＮＳは、接地電圧線ＶＳＳに電気的に接続され、各々のゲート電極Ｇａ〜Ｇｃは、それぞれ、ゲート駆動回路ＤＲａ〜ＤＲｃに電気的に接続されている。なお、ドレイン領域ＮＤおよびソース領域ＮＳは、半導体基板ＳＢにｎ型の不純物が導入された半導体領域である。
【００２４】
出力回路ＯＰ２は、ｐ型のＭＩＳＦＥＴ群２ＱＤ〜２ＱＦによって構成されている。これらのＭＩＳＦＥＴ群２ＱＤ〜２ＱＦは、それぞれ、単数のｐ型のＭＩＳＦＥＴ、または、互いに並列接続された複数のｐ型のＭＩＳＦＥＴによって構成されている。
【００２５】
図１に示されるように、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのドレインは、電源電圧線ＶＣＣに接続され、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのソースは、端子ＰＡＤに接続され、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのゲートは、それぞれ、ゲート駆動回路ＤＲｄ〜ＤＲｆに接続されている。
【００２６】
ゲート駆動回路ＤＲａ〜ＤＲｆは、ＭＩＳＦＥＴ群１ＱＡ〜１ＱＣおよびＭＩＳＦＥＴ群２ＱＤ〜２ＱＦの各々のゲートへ供給する電圧、および、そのタイミングを制御するため回路であり、互いに独立して制御することが可能な回路である。
【００２７】
次に、図２および図３を用いて、出力回路ＯＰ１の平面構造および断面構造について、詳しく説明する。なお、図２は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃにハッチングを付している。また、図２では、本実施の形態の主な特徴部分を構成する、ゲート駆動回路ＤＲａ〜ＤＲｃ、活性領域ＡＲ１、給電領域ＳＲ１、素子分離部ＳＴＩ、ゲート電極Ｇａ〜Ｇｃ、ドレイン領域ＮＤ、ソース領域ＮＳおよびボディ領域（不純物領域）ＰＢを図示しており、その他の部分は、図示を省略している。
【００２８】
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。半導体基板ＳＢの表面側には、ｐ型のウェル領域ＰＷが形成され、ウェル領域ＰＷ内には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、例えば、ウェル領域ＰＷに溝を形成し、その溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで形成される。また、ウェル領域ＰＷの深さは、素子分離部ＳＴＩの深さよりも深い。このため、ウェル領域ＰＷは、素子分離部ＳＴＩの底部を囲むように形成されている。
【００２９】
図２に示されるように、活性領域ＡＲ１および給電領域ＳＲ１は、平面視において、素子分離部ＳＴＩによって区画されているが、図３に示されるように、活性領域ＡＲ１および給電領域ＳＲ１は、断面視において、一体化した領域である。すなわち、活性領域ＡＲ１および給電領域ＳＲ１は、それぞれウェル領域ＰＷの一部である。
【００３０】
給電領域ＳＲ１は、平面視において、Ｙ方向に延在している。すなわち、Ｙ方向における給電領域ＳＲ１の長さは、Ｘ方向における給電領域ＳＲ１の長さよりも大きい。給電領域ＳＲ１のウェル領域ＰＷの表面には、ｐ型のボディ領域ＰＢが形成されており、ボディ領域ＰＢ上には、例えばコバルトシリサイドまたはニッケルシリサイドからなるシリサイド層ＳＩが形成されている。
【００３１】
また、図２では図示を省略しているが、ボディ領域ＰＢの上面には、複数のプラグＰＧが形成されている。ボディ領域ＰＢは、シリサイド層ＳＩおよびプラグＰＧを介して、配線Ｍ１に電気的に接続されている。この配線Ｍ１は、例えば接地電圧線ＶＳＳに電気的に接続されており、これにより、ボディ領域ＰＢおよびウェル領域ＰＷには接地電位Ｖｓｓが印加される。
【００３２】
活性領域ＡＲ１は、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃが形成される領域であり、Ｘ方向において、２つの給電領域ＳＲ１に挟まれる位置に配置されている。ゲート電極Ｇａ〜Ｇｃは、それぞれゲート絶縁膜ＧＩａ〜ＧＩｃを介して、ウェル領域ＰＷ上に形成されており、平面視において、Ｙ方向に延在している。
【００３３】
ゲート絶縁膜ＧＩａ〜ＧＩｃは、ウェル領域ＰＷ上、および、層間絶縁膜ＩＬ１に形成された溝の側面上に形成されている。ゲート絶縁膜ＧＩａ〜ＧＩｃを構成する材料は、例えば、酸化シリコン膜と、この酸化シリコン膜上に形成された、酸化ハフニウム膜または酸化タンタル膜などの金属酸化膜（高誘電率膜）と、を含む積層膜である。
【００３４】
ゲート電極Ｇａ〜Ｇｃは、ゲート絶縁膜ＧＩａ〜ＧＩｃを介して、層間絶縁膜ＩＬ１に形成された溝内に埋め込まれている。また、ゲート電極Ｇａ〜Ｇｃを構成する材料は、窒化チタン膜、若しくは、タングステン膜などの金属膜、または、これらの金属膜を適宜積層させた積層膜である。
【００３５】
このように、本実施の形態において、ゲート絶縁膜ＧＩａ〜ＧＩｃおよびゲート電極Ｇａ〜Ｇｃは、所謂、Ｈｉｇｈ−ｋラスト構造およびゲートラスト構造と呼ばれる手法で形成されている。
【００３６】
また、図２および図３では図示を省略しているが、ゲート電極Ｇａ〜Ｇｃの各々の上面には、プラグＰＧが形成されている。各ゲート電極Ｇａ〜Ｇｃは、プラグＰＧを介して配線Ｍ１に接続され、この配線Ｍ１および他の配線を介して、各ゲート駆動回路ＤＲａ〜ＤＲｃに電気的に接続されている。
【００３７】
また、４つのゲート電極Ｇａは、同じゲート駆動回路ＤＲａに接続されているので、４つのゲート電極Ｇａは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。同様に、２つのゲート電極Ｇｂは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。また、２つのゲート電極Ｇｃは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。このように、同電位となる複数のゲート電極を、互いに隣接するように配置した構造を、フィンガー構造または櫛歯構造と呼ぶこともある。
【００３８】
ゲート電極Ｇａ〜Ｇｃの各々の両側面には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【００３９】
活性領域ＡＲ１のウェル領域ＰＷの表面には、ｎ型のドレイン領域ＮＤおよびｎ型のソース領域ＮＳが形成されている。ドレイン領域ＮＤおよびソース領域ＮＳは、各ゲート電極Ｇａ〜Ｇｃの横のウェル領域ＰＷに形成されており、各ゲート電極Ｇａ〜Ｇｃ毎に交互に配置されている。すなわち、互いに隣接する２つのＭＩＳＦＥＴは、１つのドレイン領域ＮＤ、または、１つのソース領域ＮＳを共有するように配置されている。
【００４０】
ドレイン領域ＮＤ上の一部、および、ソース領域ＮＳ上の一部には、ボディ領域ＰＢ上と同様に、シリサイド層ＳＩが形成されている。ドレイン領域ＮＤ上およびソース領域ＮＳ上に形成されるシリサイド層ＳＩは、各ゲート電極Ｇａ〜Ｇｃの端部から、サイドウォールスペーサＳＷの幅の分だけ離れて形成されている。
【００４１】
また、図２および図３では図示を省略しているが、ドレイン領域ＮＤおよび各ソース領域ＮＳの各々の上面には、複数のプラグＰＧが形成されている。各ドレイン領域ＮＤおよび各ソース領域ＮＳは、シリサイド層ＳＩおよびプラグＰＧを介して配線Ｍ１に接続される。この配線Ｍ１および他の配線によって、各ドレイン領域ＮＤは端子ＰＡＤに電気的に接続され、各ソース領域ＮＳは接地電圧線ＶＳＳに電気的に接続されている。
【００４２】
半導体基板ＳＢ上には、層間絶縁膜ＩＬ１が形成されており、層間絶縁膜ＩＬ１に形成された溝内には、ゲート電極Ｇａ〜Ｇｃが埋め込まれている。層間絶縁膜ＩＬ１は、例えば酸化シリコンからなる絶縁膜である。なお、半導体基板ＳＢと層間絶縁膜ＩＬ１との間に、例えば窒化シリコン膜のような、エッチングストッパ膜となる絶縁膜を設けてもよい。ゲート電極Ｇａ〜Ｇｃ上および層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコンからなる絶縁膜である。層間絶縁膜ＩＬ１中および層間絶縁膜ＩＬ２中には、上記の複数のプラグＰＧが形成されている。プラグＰＧは、層間絶縁膜ＩＬ１中および層間絶縁膜ＩＬ２中にコンタクトホールを形成し、このコンタクトホール内にタングステンなどを主体とする導電性膜を埋め込むことにより、形成することができる。
【００４３】
プラグＰＧ上および層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３は、例えばＳｉＯＣ膜のような酸化シリコンよりも誘電率の低い絶縁膜である。層間絶縁膜ＩＬ３中には、上記の複数の配線Ｍ１が形成されている。配線Ｍ１は、層間絶縁膜ＩＬ３に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、形成することができる。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。図１に示される電源電圧線ＶＣＣおよび接地電圧線ＶＳＳは、これらの配線の一部である。
【００４４】
また、配線Ｍ１および２層目以降の配線を含む多層配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【００４５】
また、図１に示される端子ＰＡＤは、多層配線のうちの最上層の配線の一部からなり、ワイヤボンディングまたはバンプ電極などにより、半導体チップの外部と接続するための領域として機能する。
【００４６】
本実施の形態の特徴の１つは、活性領域ＡＲ１内において、相対的に多くのＭＩＳＦＥＴ１Ｑａを含むＭＩＳＦＥＴ群１ＱＡが、相対的に少ないＭＩＳＦＥＴ１Ｑｂを含むＭＩＳＦＥＴ群１ＱＢ、または、相対的に少ないＭＩＳＦＥＴ１Ｑｃを含むＭＩＳＦＥＴ群１ＱＣよりも、給電領域ＳＲ１から遠い位置に配置されることである。言い換えれば、活性領域ＡＲ１内において、ゲート駆動回路ＤＲａに接続される４つのゲート電極Ｇａは、ゲート駆動回路ＤＲｂに接続される２つのゲート電極Ｇｂ、または、ゲート駆動回路ＤＲｃに接続される２つのゲート電極Ｇｃよりも、給電領域ＳＲ１から遠い位置に配置される。このような配置にすることの効果については、後で詳細に説明する。
【００４７】
＜検討例について＞
以下に、図１３および図１４を用いて、本願発明者が検討した検討例の半導体装置、および、その問題点を説明する。
【００４８】
検討例の半導体装置は、本実施の形態の図１に示したような出力用端子ＰＡＤおよび保護回路ＰＣなどを有するが、本実施の形態の出力回路ＯＰ１とは異なる出力回路ＯＰ３を有している。
【００４９】
図１３は、検討例の出力回路ＯＰ３の要部平面図であり、図１４は、図１３に示されるＣ−Ｃ線に沿った断面図である。なお、図１３は平面図であるが、図面を見易くするため、ゲート電極Ｇａにハッチングを付している。また、図１４は断面図であるが、検討例の問題点を説明するための等価回路も付しており、その説明を容易にするため、ハッチングを省略し、その説明に必要な構成以外の図番も省略している。
【００５０】
検討例の出力回路ＯＰ３は、本実施の形態の出力回路ＯＰ１に対応する回路であり、ゲート駆動回路ＤＲａに電気的に接続された複数のゲート電極Ｇａを有する複数のｎ型のＭＩＳＦＥＴ１Ｑａを含む。検討例では、活性領域ＡＲ１に複数のＭＩＳＦＥＴ１Ｑａが形成されているが、本実施の形態のように、活性領域ＡＲ１にＭＩＳＦＥＴ１ＱｂおよびＭＩＳＦＥＴ１Ｑｃなどの他のＭＩＳＦＥＴは形成されていない。
【００５１】
活性領域ＡＲ１のウェル領域ＰＷの表面には、ｎ型のドレイン領域ＮＤ２およびｎ型のソース領域ＮＳが形成されている。ドレイン領域ＮＤ２およびソース領域ＮＳは、各ゲート電極Ｇａの横のウェル領域ＰＷに形成されており、各ゲート電極Ｇａ毎に交互に配置されている。図示は省略しているが、本実施の形態と同様に、ドレイン領域ＮＤ１、ドレイン領域ＮＤ２およびソース領域ＮＳの各々の上面にはプラグＰＧが形成されている。すなわち、ドレイン領域ＮＤ１およびドレイン領域ＮＤ２は、プラグＰＧを介して端子ＰＡＤに電気的に接続され、ソース領域ＮＳは、プラグＰＧを介して接地電圧線ＶＳＳに電気的に接続されている。
【００５２】
しかしながら、検討例では、本実施の形態と異なり、Ｘ方向において、活性領域ＡＲ１の中央部に形成されているドレイン領域ＮＤ１の幅が、活性領域ＡＲ１の周辺部に形成されているドレイン領域ＮＤ２の幅よりも大きい。すなわち、Ｘ方向において、ドレイン領域ＮＤ１上のプラグＰＧと、ゲート電極Ｇａとの距離を、ドレイン領域ＮＤ２上のプラグＰＧと、ゲート電極Ｇａとの距離よりも広くしている。このようにドレイン領域ＮＤ１の幅を設定している理由を以下に説明する。
【００５３】
検討例でも本実施の形態と同様に、端子ＰＡＤに静電気が加えられた際に、図１に示される保護回路ＰＣによって、電流経路Ｉ１から静電気が放出される。この時、複数のｎ型のＭＩＳＦＥＴ１Ｑａを含む出力回路ＯＰ３では、ＮＰＮバイポーラ動作によって、電流経路Ｉ２を通る電流が流れる。この電流は、端子ＰＡＤから、プラグＰＧを介して、ドレイン領域ＮＤ１およびドレイン領域ＮＤ２に電位が加えられた際に、ドレイン領域ＮＤ１およびドレイン領域ＮＤ２と、ウェル領域ＰＷとの接合部で発生する正孔−電子対に起因する。この正孔−電子対のうちの正孔による正孔電流が、ウェル領域ＰＷの抵抗成分Ｒｐｗに電位差を発生させる。ここで、ドレイン領域ＮＤ１、ウェル領域ＰＷおよびソース領域ＮＳ、並びに、ドレイン領域ＮＤ２、ウェル領域ＰＷおよびソース領域ＮＳは、疑似的にＮＰＮバイポーラを構成している。このため、上記正孔電流によって、ＮＰＮバイポーラ動作が開始される。
【００５４】
ここで、ウェル領域ＰＷの給電領域ＳＲ１から相対的に遠い位置にあるＭＩＳＦＥＴ１Ｑａのドレイン領域ＮＤ１は、抵抗成分Ｒｐｗが相対的に高く、ＮＰＮバイポーラ動作の開始が最も早くなる箇所である。このため、ドレイン領域ＮＤ１は、最も電流が集中する箇所であり、最も壊れやすい箇所となっている。
【００５５】
このような問題に対して、検討例では、Ｘ方向において、ドレイン領域ＮＤ１の幅を相対的に広くし、ドレイン領域ＮＤ１上のプラグＰＧと、ゲート電極Ｇａとの距離を相対的に広くしている。これにより、検討例の半導体装置では、電流が集中する箇所の密度を下げて、静電気耐性を高める工夫が行われている。
【００５６】
しかしながら、本願発明者の考察によれば、検討例の半導体装置には、以下の問題点があることが判明した。
【００５７】
まず、ドレイン領域ＮＤ１の幅を、ドレイン領域ＮＤ２の幅よりも広くすることによって、出力回路ＯＰ３の面積が増加してしまう。特に、検討例では、１種類のゲート駆動回路ＤＲａのみを例示したが、このようなゲート駆動回路を複数含み、これらに接続される複数のＭＩＳＦＥＴとを含む出力回路では、この出力回路の面積が更に増加してしまう。従って、検討例の半導体装置は、素子の微細化に適していない。
【００５８】
次に、ゲート電極Ｇａようなフィンガー構造を用いたＭＩＳＦＥＴ１Ｑａでは、アナログ特性が重視されるが、ドレイン領域ＮＤ１の幅を変更すると、各ＭＩＳＦＥＴ１Ｑａの対称性が乱れてしまう。従って、検討例の半導体装置では、高精度のアナログ特性を実現することが困難である。
【００５９】
＜本実施の形態の半導体装置の主な特徴について＞
以下に、本実施の形態の半導体装置の主な特徴について説明する。
【００６０】
本実施の形態の出力回路ＯＰ１では、検討例の出力回路ＯＰ３と異なり、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃのドレイン領域ＮＤの幅は、それぞれ同じである。従って、出力回路ＯＰ１の面積を増加させることがなく、各ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃの対称性も確保される。すなわち、本実施の形態の半導体装置は、素子の微細化に適しており、高精度のアナログ特性を実現することができる。
【００６１】
また、本実施の形態では、活性領域ＡＲ１内において、相対的に多くのＭＩＳＦＥＴ１Ｑａを含むＭＩＳＦＥＴ群１ＱＡが、相対的に少ないＭＩＳＦＥＴ１Ｑｂを含むＭＩＳＦＥＴ群１ＱＢ、または、相対的に少ないＭＩＳＦＥＴ１Ｑｃを含むＭＩＳＦＥＴ群１ＱＣよりも、給電領域ＳＲ１から遠い位置に配置されている。言い換えれば、活性領域ＡＲ１内において、ゲート駆動回路ＤＲａに接続される４つのゲート電極Ｇａは、ゲート駆動回路ＤＲｂに接続される２つのゲート電極Ｇｂ、または、ゲート駆動回路ＤＲｃに接続される２つのゲート電極Ｇｃよりも、給電領域ＳＲ１から遠い位置に配置されている。すなわち、活性領域ＡＲ１に、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃが配置される時には、互いに同電位となるゲート電極の数が多い複数のＭＩＳＦＥＴが、給電領域ＳＲ１からより遠い位置に配置される。
【００６２】
上記の検討例で説明したように、端子ＰＡＤに静電気が加えられた際に、ＭＩＳＦＥＴ１ＱＡ〜１ＱＣを含む出力回路ＯＰ１において、給電領域ＳＲ１から相対的に遠い位置にあるＭＩＳＦＥＴ群１ＱＡは、ＭＩＳＦＥＴ群１ＱＢおよびＭＩＳＦＥＴ群１ＱＣよりも、抵抗成分Ｒｐｗが相対的に高く、ＮＰＮバイポーラ動作の開始が最も早くなる。従ってＭＩＳＦＥＴ群１ＱＡの電流経路Ｉ２は、ＮＰＮバイポーラ動作によって、電流が最も集中する箇所であり、最も壊れやすい箇所となっている。
【００６３】
そこで、本実施の形態では、給電領域ＳＲ１から相対的に遠い位置には、ゲート駆動回路ＤＲａに接続されるゲート電極Ｇａの数が、相対的に多い複数のＭＩＳＦＥＴ１Ｑａを配置している。これにより、活性領域ＡＲ１の中央部で、ＮＰＮバイポーラ動作させる箇所を増やすことができる。すなわち、静電気による破壊までに流せる電流の量を増やすことができるので、活性領域ＡＲ１の中央部で集中する電流を分散させることができる。従って、半導体装置の静電気耐性を高めることができるので、半導体装置の信頼性が向上する。
【００６４】
また、本実施の形態では、活性領域ＡＲ１内に３つのＭＩＳＦＥＴ群１ＱＡ〜１ＱＣを設ける例を説明したが、このようなＭＩＳＦＥＴ群は、３つに限られず、４つ以上であってもよい。その場合でも、給電領域ＳＲ１に相対的に遠いＭＩＳＦＥＴ群に含まれるゲート電極の数を、給電領域ＳＲ１に相対的に近いＭＩＳＦＥＴ群に含まれるゲート電極の数よりも多くすることが重要である。
【００６５】
（実施の形態２）
図４は、実施の形態２の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。なお、図４は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃ、Ｇ０にハッチングを付している。
【００６６】
実施の形態１では、活性領域ＡＲ１において、給電領域ＳＲ１に最も近い領域に、ゲート駆動回路ＤＲｂと接続されたゲート電極Ｇｂ、および、ゲート駆動回路ＤＲｃと接続されたゲート電極Ｇｃが配置されていた。
【００６７】
実施の形態２では、図４に示されるように、活性領域ＡＲ１において、給電領域ＳＲ１に最も近い領域に、接地電圧線ＶＳＳに接続されたゲート電極Ｇ０が配置されている。すなわち、ゲート電極Ｇ０は、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃの何れの動作に寄与しないダミーゲート電極として配置されている。
【００６８】
活性領域ＡＲ１内には、複数のゲート電極Ｇａ〜Ｇｃが規則的に配置されているが、最も給電領域ＳＲ１に近いゲート電極Ｇｂおよびゲート電極Ｇｃは、その形状が最もばらつきやすい。ゲート電極Ｇａ〜Ｇｃは、層間絶縁膜ＩＬ１に形成された溝内を埋め込むように単層または積層の金属膜などを形成し、その後、ＣＭＰ法によって、溝外の金属膜を除去することで形成される。この時、活性領域ＡＲ１の中央部に位置するゲート電極Ｇａは、Ｘ方向における両隣に、他のゲート電極を規則的に配置するため、ＣＭＰ法による研磨処理が均一となりやすい。しかし、活性領域ＡＲ１の端部に位置するゲート電極Ｇｂおよびゲート電極Ｇｃは、Ｘ方向における一方の隣に他のゲート電極があるだけなので、ＣＭＰ法による研磨処理において、金属膜の膜べりが起こりやすい。すなわち、活性領域ＡＲ１の端部に位置するゲート電極Ｇｂおよびゲート電極Ｇｃは、形状がばらつきやすい。このため、活性領域ＡＲ１の端部に位置するＭＩＳＦＥＴ１ＱｂおよびＭＩＳＦＥＴ１Ｑｃは、他のＭＩＳＦＥＴとの対称性が悪くなり、出力回路ＯＰ１のアナログ特性が劣化する。
【００６９】
実施の形態２では、上記の不具合を考慮して、活性領域ＡＲ１の端部に、ダミーとなるゲート電極Ｇ０を形成しているので、仮にゲート電極Ｇ０の形状にばらつきがあったとしても、実際に動作するＭＩＳＦＥＴ１Ｑａ〜１Ｑｃには影響がない。このため、実施の形態２の半導体装置は、実施の形態１と比較して、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃのアナログ特性を、更に向上させることが可能となる。
【００７０】
（実施の形態３）
図５は、実施の形態３の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。なお、図５は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃにハッチングを付している。
【００７１】
実施の形態１では、給電領域ＳＲ１は、Ｙ方向に延在するように形成され、活性領域ＡＲ１とＸ方向で隣接して配置されていた。
【００７２】
実施の形態３では、図５に示されるように、給電領域ＳＲ１は、Ｙ方向だけでなく、Ｘ方向にも延在している。すなわち、給電領域ＳＲ１は、平面視において、活性領域ＡＲ１を囲むように、一体化して形成されている。なお、Ｙ方向に延在する給電領域ＳＲ１のＸ方向における幅は、Ｘ方向に延在する給電領域ＳＲ１のＹ方向における幅と、同程度である。
【００７３】
このように、Ｘ方向においても給電領域ＳＲ１を設けることで、ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃのラッチアップ耐性を向上させることができる。また、Ｘ方向に延在する給電領域ＳＲ１を設けることで、ＮＰＮバイポーラ動作による正孔電流の経路が増えるので、半導体装置の静電気耐性を向上させることができる。
【００７４】
また、図５に示されるように、本実施の形態では、Ｘ方向に延在する給電領域ＳＲ１と、活性領域ＡＲ１との距離Ｌ２を、Ｙ方向に延在する給電領域ＳＲ１と、活性領域ＡＲ１との距離Ｌ１よりも大きくしている。
【００７５】
実施の形態１で説明したように、Ｙ方向に延在する給電領域ＳＲ１から最も離れた領域に、ゲート電極の数が最も多いＭＩＳＦＥＴ群１ＱＡを配置することで、活性領域ＡＲ１におけるＮＰＮバイポーラ動作に起因する静電気耐性を向上させることができる。しかしながら、Ｘ方向に延在する給電領域ＳＲ１から、各ＭＩＳＦＥＴ群１ＱＡ〜１ＱＣまでの距離は、それぞれ同程度であるため、ゲート電極Ｇａ〜Ｇｃの平面配置の工夫によって、静電気耐性を向上させることは難しい。そこで、活性領域ＡＲ１は、Ｘ方向に延在する給電領域ＳＲ１から出来るだけ遠ざけるように配置し、静電気耐性を、出来るだけ活性領域ＡＲ１と、Ｙ方向に延在する給電領域ＳＲ１との間で対策することが望ましい。すなわち、上記距離Ｌ２が、上記距離Ｌ１よりも十分に大きくなるようにすることが望ましい。
【００７６】
以上のように、実施の形態３の半導体装置は、実施の形態１と同様の効果を得られる共に、ラッチアップ耐性および静電気耐性を向上させることが可能となる。
【００７７】
また、実施の形態３に開示した技術を、上述の実施の形態２の半導体装置に適用することも可能である。
【００７８】
（実施の形態４）
図６は、実施の形態４の半導体装置を示している。なお、以下の説明では、実施の形態３との相違点を主に説明する。なお、図６は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃにハッチングを付している。
【００７９】
図６に示されるように、実施の形態４でも、実施の形態３と同様に、給電領域ＳＲ１は、Ｙ方向だけでなく、Ｘ方向にも延在している。しかしながら、実施の形態４では、実施の形態３と異なり、Ｙ方向に延在する給電領域ＳＲ１のＸ方向における幅である距離Ｌ３は、Ｘ方向に延在する給電領域ＳＲ１のＹ方向における幅である距離Ｌ４よりも大きい。
【００８０】
このため、実施の形態４では、Ｘ方向に延在する給電領域ＳＲ１が静電気耐性に与える影響を少なくしている。従って、静電気耐性は、Ｙ方向に延在する給電領域ＳＲ１と、活性領域ＡＲ１との間で制御される要因が支配的となる。このように、上記距離Ｌ３と、上記距離Ｌ４と制御することで、静電気耐性に対する設計の自由度を高めることができる。
【００８１】
また、実施の形態４では、実施の形態３のように、必ずしも上記距離Ｌ２を上記距離Ｌ１よりも大きくする必要はないが、静電気耐性を更に向上させるためには、上記距離Ｌ２を上記距離Ｌ１よりも大きくし、且つ、上記距離Ｌ３を上記距離Ｌ４よりも大きくすることが望ましい。
【００８２】
（実施の形態５）
図７は、実施の形態５の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。なお、図７は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃにハッチングを付している。
【００８３】
実施の形態１では、Ｙ方向に延在する２つの給電領域ＳＲ１の間に、１つの活性領域ＡＲ１が形成されていた。
【００８４】
図７に示されるように、実施の形態５では、平面視において、複数の活性領域ＡＲ１が素子分離部ＳＴＩによって区画されている。すなわち、Ｙ方向に延在する２つの給電領域ＳＲ１の間に、複数の活性領域ＡＲ１が形成されている。
【００８５】
複数の活性領域ＡＲ１には、各ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃが形成されているが、各ＭＩＳＦＥＴ１Ｑａ〜１Ｑｃの総数は、実施の形態１よりも実施の形態５の方が多くなる。具体的に、実施の形態５では、ゲート駆動回路ＤＲａに接続されるＭＩＳＦＥＴ群１ＱＡは、１６個のＭＩＳＦＥＴ１Ｑａを含み、ゲート駆動回路ＤＲｂに接続されるＭＩＳＦＥＴ群１ＱＢは、８個のＭＩＳＦＥＴ１Ｑｂを含み、ゲート駆動回路ＤＲｃに接続されるＭＩＳＦＥＴ群１ＱＣは、８個のＭＩＳＦＥＴ１Ｑｃを含む。
【００８６】
ゲート電極Ｇａ〜Ｇｃは、それぞれＹ方向に延在しているが、Ｙ方向におけるゲート電極Ｇａ〜Ｇｃの各々の幅は、実施の形態１よりも実施の形態５の方が短くなっており、各ゲート電極Ｇａ〜Ｇｃは、Ｘ方向だけでなく、Ｙ方向でも隣接するように配置されている。
【００８７】
このように、実施の形態５では、各ゲート電極Ｇａ〜Ｇｃの形状を小さくし、規則的に配置しているため、ＣＭＰ法による研磨処理において、各ゲート電極Ｇａ〜Ｇｃの形状がばらつき難い。すなわち、実施の形態１では、Ｙ方向におけるゲート電極Ｇａ〜Ｇｃの各々の幅が長かったため、ディッシングの影響により、例えば各ゲート電極Ｇａ〜Ｇｃの中央部の膜厚が、各ゲート電極Ｇａ〜Ｇｃの端部の膜厚よりも若干薄くなり易い問題がある。これに対して、実施の形態５では、そのような問題を抑制することができるため、アナログ特性の精度を更に向上させることができる。
【００８８】
また、上述のように、ＭＩＳＦＥＴ群１ＱＡは、１６個のＭＩＳＦＥＴ１Ｑａを含む。これは、ＮＰＮバイポーラ動作が発生する箇所が増えることになる。実施の形態１では、４個のＭＩＳＦＥＴ１Ｑａのうち、１個のＭＩＳＦＥＴ１Ｑａの形状がばらついていた場合、そのはらつきが、ＮＰＮバイポーラ動作によって流れる電流の変化に大きな影響を与えてしまう。これに対して、実施の形態５では、１個のＭＩＳＦＥＴ１Ｑａの形状がばらついていた場合でも、上記の影響を全体的に小さくすることができる。従って、より安定したＮＰＮバイポーラ動作が行われることになり、より安定した静電気耐性が得られる。
【００８９】
また、実施の形態５に開示した技術を、上述の実施の形態３および４の半導体装置に適用することも可能である。
【００９０】
（実施の形態６）
図８は、実施の形態６の半導体装置を示している。なお、以下の説明では、実施の形態５との相違点を主に説明する。なお、図８は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｃ、Ｇ０にハッチングを付している。
【００９１】
図８に示されるように、実施の形態６でも、実施の形態５と同様に、Ｙ方向に延在する２つの給電領域ＳＲ１に挟まれる位置に、複数の活性領域ＡＲ１が形成されている。実施の形態６では、上述の実施の形態２で説明したようなダミーとなるゲート電極Ｇ０を、複数の活性領域ＡＲ１の角部に配置している。
【００９２】
実施の形態５で説明したように、図８に示されるレイアウトは、各ゲート電極Ｇａ〜Ｇｃの形状ばらつきを抑制することに優れているが、これらのうち、複数の活性領域ＡＲ１の角部に配置されるゲート電極は、ＣＭＰ法による膜べりの影響を受ける可能性が最も高い箇所である。このため、実施の形態６は、図８の右下および左下に、それぞれゲート電極Ｇ０を配置している。なお、ゲート電極Ｇ０は、図８の右上および左上に配置してもよい。すなわち、複数の活性領域ＡＲ１のうち、Ｙ方向において最も端部に位置する活性領域ＡＲ１に形成され、且つ、Ｘ方向において最も給電領域ＳＲ１に近いＭＩＳＦＥＴのゲート電極を、接地電圧線ＶＳＳに電気的に接続されるゲート電極Ｇ０としている。
【００９３】
以上のように、ゲート電極の形状がばらつく可能性が最も高い領域に、ダミーゲート電極であるゲート電極Ｇ０を形成しているので、仮にゲート電極Ｇ０の形状にばらつきがあったとしても、実際に動作するＭＩＳＦＥＴ１Ｑａ〜１Ｑｃには影響がない。このため、アナログ特性の精度を、更に向上させることが可能となる。
【００９４】
また、実施の形態６に開示した技術を、上述の実施の形態３および４の半導体装置に適用することも可能である。
【００９５】
（実施の形態７）
図９および図１０は、実施の形態７の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００９６】
実施の形態７では、制御回路ＯＰ１のｎ型のＭＩＳＦＥＴ群１ＱＡ〜１ＱＣに適用した技術を、同様の技術思想によって、制御回路ＯＰ２のｐ型のＭＩＳＦＥＴ群２ＱＤ〜２ＱＦに適用した例を示す。
【００９７】
図９は、出力回路ＯＰ１および出力回路ＯＰ２の要部平面図を示している。なお、図９は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｆにハッチングを付している。図１０は、図９に示されるＢ−Ｂ線に沿った断面図である。なお、図９に示されるＡ−Ａ線に沿った断面図は、図３と同様であるため、説明を省略する。
【００９８】
出力回路ＯＰ２は、図１に示されるように、ｐ型のＭＩＳＦＥＴ群２ＱＤ〜２ＱＦによって構成されている。これらのＭＩＳＦＥＴ群２ＱＤ〜２ＱＦは、それぞれ、１つのｐ型のＭＩＳＦＥＴ、または、互いに並列接続された複数のｐ型のＭＩＳＦＥＴによって構成されている。例えば、図９に示されるように、ＭＩＳＦＥＴ群２ＱＤは、互いに並列接続された４つのｐ型のＭＩＳＦＥＴ２Ｑｄによって構成されている。同様に、ＭＩＳＦＥＴ群２ＱＥおよびＭＩＳＦＥＴ群２ＱＦは、それぞれ、ｐ型のＭＩＳＦＥＴ２Ｑｅおよびｐ型のＭＩＳＦＥＴ２Ｑｆによって構成されている。
【００９９】
図１および図９に示されるように、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのソースは、端子ＰＡＤに接続され、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのドレインは、電源電圧線ＶＣＣに接続され、ＭＩＳＦＥＴ群２ＱＤ〜２ＱＦのゲートは、それぞれ、ゲート駆動回路ＤＲｄ〜ＤＲｆに接続されている。すなわち、ｐ型のＭＩＳＦＥＴ２Ｑｄ〜２Ｑｆにおいて、各々のドレイン領域ＰＤは、電源電圧線ＶＣＣに電気的に接続され、各々のソース領域ＮＳは、端子ＰＡＤに電気的に接続され、各々のゲート電極Ｇｄ〜Ｇｆは、それぞれ、ゲート駆動回路ＤＲｄ〜ＤＲｆに電気的に接続されている。なお、ドレイン領域ＰＤおよびソース領域ＰＳは、半導体基板ＳＢにｐ型の不純物が導入された半導体領域である。
【０１００】
半導体基板ＳＢの表面側には、ｎ型のウェル領域ＮＷが形成され、ウェル領域ＮＷ内には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、ウェル領域ＮＷに溝を形成し、その溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで形成される。また、ウェル領域ＮＷの深さは、素子分離部ＳＴＩの深さよりも深い。このため、ウェル領域ＮＷは、素子分離部ＳＴＩの底部を囲むように形成されている。
【０１０１】
図９に示されるように、活性領域ＡＲ２および給電領域ＳＲ２は、平面視において、素子分離部ＳＴＩによって区画されているが、図１０に示されるように、活性領域ＡＲ２および給電領域ＳＲ２は、断面視において、一体化した領域である。すなわち、活性領域ＡＲ２および給電領域ＳＲ２は、それぞれウェル領域ＮＷの一部である。
【０１０２】
給電領域ＳＲ２は、平面視において、Ｙ方向に延在している。すなわち、Ｙ方向における給電領域ＳＲ２の長さは、Ｘ方向における給電領域ＳＲ２の長さよりも大きい。給電領域ＳＲ２のウェル領域ＮＷの表面には、ｎ型のボディ領域（不純物領域）ＮＢが形成されており、ボディ領域ＮＢ上には、例えばコバルトシリサイドまたはニッケルシリサイドからなるシリサイド層ＳＩが形成されている。
【０１０３】
また、図９では図示を省略しているが、ボディ領域ＮＢの上面には、複数のプラグＰＧが形成されている。ボディ領域ＮＢは、シリサイド層ＳＩおよびプラグＰＧを介して、配線Ｍ１に電気的に接続されている。この配線Ｍ１は、例えば電源電圧線ＶＣＣに電気的に接続されており、これにより、ボディ領域ＮＢおよびウェル領域ＮＷには電源電位Ｖｃｃが印加される。
【０１０４】
活性領域ＡＲ２は、ＭＩＳＦＥＴ２Ｑｄ〜２Ｑｆが形成される領域である。ゲート電極Ｇｄ〜Ｇｆは、それぞれゲート絶縁膜ＧＩｄ〜ＧＩｆを介して、ウェル領域ＮＷ上に形成されており、平面視において、Ｙ方向に延在している。
【０１０５】
ゲート絶縁膜ＧＩｄ〜ＧＩｆは、ウェル領域ＰＷ上、および、層間絶縁膜ＩＬ１に形成された溝の側面上に形成されている。ゲート絶縁膜ＧＩｄ〜ＧＩｆを構成する材料は、例えば、酸化シリコン膜と、この酸化シリコン膜上に形成された、酸化ハフニウム膜または酸化タンタル膜などの金属酸化膜（高誘電率膜）と、を含む積層膜である。
【０１０６】
ゲート電極Ｇｄ〜ＧＩｆは、ゲート絶縁膜ＧＩｄ〜ＧＩｆを介して、層間絶縁膜ＩＬ１に形成された溝内に埋め込まれている。また、ゲート電極Ｇｄ〜Ｇｆを構成する材料は、窒化チタン膜、若しくは、アルミニウム膜などの金属膜、または、これらの金属膜を適宜積層させた積層膜である。
【０１０７】
このように、実施の形態７のゲート絶縁膜ＧＩｄ〜ＧＩｆおよびゲート電極Ｇｄ〜Ｇｆは、所謂、Ｈｉｇｈ−ｋラスト構造およびゲートラスト構造と呼ばれる手法で形成されている。
【０１０８】
また、図９および図１０では図示を省略しているが、ゲート電極Ｇｄ〜Ｇｆの各々の上面には、プラグＰＧが形成されている。各ゲート電極Ｇｄ〜Ｇｆは、プラグＰＧを介して配線Ｍ１に接続され、この配線Ｍ１および他の配線を介して、各ゲート駆動回路ＤＲｄ〜ＤＲｆに電気的に接続されている。
【０１０９】
また、４つのゲート電極Ｇｄは、同じゲート駆動回路ＤＲｄに接続されているので、４つのゲート電極Ｇｄは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。同様に、２つのゲート電極Ｇｅは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。また、２つのゲート電極Ｇｆは、それぞれ同じ電位が印加され、それぞれ同じタイミングで駆動される。
【０１１０】
ゲート電極Ｇｄ〜Ｇｆの各々の両側面には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【０１１１】
活性領域ＡＲ２のウェル領域ＮＷの表面には、ｐ型のドレイン領域（不純物領域）ＰＤおよびｐ型のソース領域（不純物領域）ＰＳが形成されている。ドレイン領域ＰＤおよびソース領域ＰＳは、各ゲート電極Ｇｄ〜Ｇｆの横のウェル領域ＮＷに形成されており、各ゲート電極Ｇｄ〜Ｇｆ毎に交互に配置されている。すなわち、互いに隣接する２つのＭＩＳＦＥＴは、１つのドレイン領域ＰＤ、または、１つのソース領域ＰＳを共有するように配置されている。
【０１１２】
ドレイン領域ＰＤ上の一部、および、ソース領域ＰＳ上の一部には、ボディ領域ＮＢ上と同様に、シリサイド層ＳＩが形成されている。ドレイン領域ＰＤ上およびソース領域ＰＳ上に形成されるシリサイド層ＳＩは、各ゲート電極Ｇｄ〜Ｇｆの端部から、サイドウォールスペーサＳＷの幅の分だけ離れて形成されている。
【０１１３】
また、図９および図１０では図示を省略しているが、ドレイン領域ＰＤおよび各ソース領域ＰＳの各々の上面には、複数のプラグＰＧが形成されている。各ドレイン領域ＰＤおよび各ソース領域ＰＳは、シリサイド層ＳＩおよびプラグＰＧを介して配線Ｍ１に接続される。この配線Ｍ１および他の配線によって、各ドレイン領域ＰＤは電源電圧線ＶＣＣに電気的に接続され、各ソース領域ＮＳは端子ＰＡＤに電気的に接続されている。
【０１１４】
出力回路ＯＰ２においても、出力回路ＯＰ１と同様に、端子ＰＡＤに静電気が加えられた際に、電流が発生する問題がある。出力回路ＯＰ２で発生する問題は、ドレイン領域ＰＤと、ウェル領域ＮＷとの接合部で発生する正孔−電子対のうち電子に起因し、出力回路ＯＰ２では、ＰＮＰバイポーラ動作が開始される点が、出力回路ＯＰ１とは異なる。
【０１１５】
出力回路ＯＰ２におけるＰＮＰバイポーラ動作は、出力回路ＯＰ１におけるＮＰＮバイポーラ動作よりも起こり難いが、実施の形態７では、出力回路ＯＰ２においても、出力回路ＯＰ１と同様の対策を施すことで、半導体装置の全体の静電気耐性を向上させている。
【０１１６】
具体的に実施の形態７では、活性領域ＡＲ２内において、相対的に多くのＭＩＳＦＥＴ２Ｑｄを含むＭＩＳＦＥＴ群２ＱＤが、相対的に少ないＭＩＳＦＥＴ２Ｑｅを含むＭＩＳＦＥＴ群２ＱＥ、または、相対的に少ないＭＩＳＦＥＴ２Ｑｆを含むＭＩＳＦＥＴ群２ＱＦよりも、給電領域ＳＲ２から遠い位置に配置されている。言い換えれば、活性領域ＡＲ２内において、ゲート駆動回路ＤＲｄに接続される４つのゲート電極Ｇｄは、ゲート駆動回路ＤＲｅに接続される２つのゲート電極Ｇｅ、または、ゲート駆動回路ＤＲｆに接続される２つのゲート電極Ｇｆよりも、給電領域ＳＲ２から遠い位置に配置されている。すなわち、活性領域ＡＲ２に、ＭＩＳＦＥＴ２Ｑｄ〜２Ｑｆが配置される時には、互いに同電位となるゲート電極の数が多い複数のＭＩＳＦＥＴが、給電領域ＳＲ２からより遠い位置に配置される。
【０１１７】
以上により、実施の形態７では、実施の形態１よりも半導体装置の信頼性を更に向上させることができる。
【０１１８】
また、実施の形態７の出力回路ＯＰ２に、上述の実施の形態２〜６で説明した技術思想を適用することも可能である。
【０１１９】
（実施の形態８）
図１１および図１２は、実施の形態８の半導体装置を示している。なお、以下の説明では、実施の形態７との相違点を主に説明する。
【０１２０】
図１１は、出力回路ＯＰ１および出力回路ＯＰ２の要部平面図を示している。なお、図１１は平面図であるが、図面を見易くするため、ゲート電極Ｇａ〜Ｇｆ、Ｇ０、および、絶縁膜ＳＰＦにハッチングを付している。図１２は、図１１に示されるＡ−Ａ線に沿った断面図である。なお、図１１に示されるＢ−Ｂ線に沿った断面図は、図１０と同様であるため、説明を省略する。
【０１２１】
実施の形態８の半導体装置は、前述の実施の形態７の半導体装置に、前述の実施の形態２〜６で説明した技術思想を適用した構造である。従って、実施の形態８の半導体装置は、前述の実施の形態１〜７で示した効果を得ることができる。
【０１２２】
また、実施の形態８では、出力回路ＯＰ１に、シリサイド層ＳＩ形成防止用の絶縁膜ＳＰＦを適用している点が、前述の実施の形態１〜７と大きく異なる。
【０１２３】
図１１および図１２に示されるように、絶縁膜ＳＰＦは、サイドウォールスペーサＳＷを介して、ゲート電極Ｇａ〜Ｇｃの各々の側面上に形成されている。すなわち、絶縁膜ＳＰＦは、Ｘ方向において、ドレイン領域ＮＤの一部、および、ソース領域ＮＳの一部の上面を覆うように形成されている。このため、実施の形態１などでは、シリサイド層ＳＩは、各ゲート電極Ｇａ〜Ｇｃの端部から、サイドウォールスペーサＳＷの幅の分だけ離れて形成されていたが、実施の形態８では、シリサイド層ＳＩは、各ゲート電極Ｇａ〜Ｇｃの端部から、サイドウォールスペーサＳＷの幅と、絶縁膜ＳＰＦの幅との総和分だけ離れて形成されている。
【０１２４】
従って、Ｘ方向において、出力回路ＯＰ１における各ゲート電極Ｇａ〜Ｇｃの端部からシリサイド層ＳＩまでの距離は、出力回路ＯＰ２における各ゲート電極Ｇｄ〜Ｇｆの端部からシリサイド層ＳＩまでの距離よりも、長い。言い換えれば、活性領域ＡＲ１において、ドレイン領域ＮＤ上およびソース領域ＮＳ上に形成されるシリサイド層ＳＩの面積は、活性領域ＡＲ２において、ドレイン領域ＰＤ上およびソース領域ＰＳ上に形成されるシリサイド層ＳＩの面積よりも、小さい。
【０１２５】
実施の形態７で説明したように、出力回路ＯＰ１におけるＮＰＮバイポーラ動作は、出力回路ＯＰ２におけるＰＮＰバイポーラ動作よりも起こり易い。従って、出力回路ＯＰ１においては、絶縁膜ＳＰＦを用いてシリサイド層ＳＩの面積を低減させることで、ドレイン領域ＮＤ全体を若干高抵抗とし、ドレイン領域ＮＤ近傍の電界を緩和させる。これにより、出力回路ＯＰ２と比較して、出力回路ＯＰ１の静電気耐性を向上させることができる。
【０１２６】
また、実施の形態８では、出力回路ＯＰ１のＭＩＳＦＥＴ群１ＱＡ〜１ＱＣに、絶縁膜ＳＰＦを適用したが、静電気に起因する電流の集中が最も大きいＭＩＳＦＥＴ群１ＱＡだけに、絶縁膜ＳＰＦを適用してもよい。
【０１２７】
また、実施の形態８の半導体装置は、前述の実施の形態７の半導体装置に、前述の実施の形態２〜６で説明した技術思想を適用した構造であるが、絶縁膜ＳＰＦは、実施の形態１〜７の半導体装置の各々に、適宜適用してもよい。
【０１２８】
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１２９】
例えば、各実施の形態では、ゲート絶縁膜ＧＩａ〜ＧＩｆおよびゲート電極Ｇａ〜Ｇｆを、所謂、Ｈｉｇｈ−ｋラスト構造およびゲートラスト構造の例で説明したが、各実施の形態の主旨は、これらに限定されない。ゲート絶縁膜ＧＩａ〜ＧＩｆおよびゲート電極Ｇａ〜Ｇｆを、パターニングで形成する構造、所謂、Ｈｉｇｈ−ｋファースト構造およびゲートファースト構造としてもよい。また、ゲート絶縁膜ＧＩａ〜ＧＩｆをＨｉｇｈ−ｋファースト構造とし、ゲート電極Ｇａ〜Ｇｆをゲートラスト構造としてもよい。
【符号の説明】
【０１３０】
１Ｑａ〜１Ｑｃ    ｎ型のＭＩＳＦＥＴ
１ＱＡ〜１ＱＣ    ｎ型のＭＩＳＦＥＴ群
２Ｑｄ〜２Ｑｆ    ｐ型のＭＩＳＦＥＴ
２ＱＤ〜２ＱＦ    ｐ型のＭＩＳＦＥＴ群
ＡＲ１、ＡＲ２    活性領域
ＣＬ    クランプ素子
Ｄ１、Ｄ２    ダイオード
ＤＲａ〜ＤＲｆ    ゲート駆動回路
Ｇ０、Ｇａ〜Ｇｆ    ゲート電極
ＧＩａ〜ＧＩｆ    ゲート絶縁膜
ＩＬ１〜ＩＬ３    層間絶縁膜
Ｌ１〜Ｌ４    距離
Ｍ１    配線
ＮＢ    ボディ領域
ＮＤ、ＮＤ１、ＮＤ２    ドレイン領域
ＮＳ    ソース領域
ＮＷ    ウェル領域
ＯＰ１〜ＯＰ３    出力回路
ＰＡＤ    出力端子
ＰＢ    ボディ領域
ＰＣ    保護回路
ＰＤ    ドレイン領域
ＰＧ    プラグ
ＰＳ    ソース領域
ＰＷ    ウェル領域
Ｒｐｗ    抵抗成分
ＳＢ    半導体基板
ＳＩ    シリサイド層
ＳＰＦ    絶縁膜
ＳＲ１、ＳＲ２    給電領域
ＳＴＩ    素子分離部
ＳＷ    サイドウォールスペーサ
Ｖｃｃ    電源電位
ＶＣＣ    電源電圧線
Ｖｓｓ    接地電位
ＶＳＳ    接地電圧線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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