(57)【要約】【課題】積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することが可能な半導体装置の製造方法を提供する。【解決手段】炭化珪素の基板の上に第１導電型の走行層をエピタキシャル成長するステップと、４００℃未満の温度で、走行層に炭化珪素の吸収端波長以下の波長を有する第１光を照射して、基板から走行層へ伝播した基底面転移を起点とする積層欠陥を走行層内に拡大するステップと、積層欠陥が拡大した走行層を４００℃以上、１０００℃以下の縮小処理温度で加熱して、積層欠陥を縮小するステップと、走行層の上部に、走行層にキャリアを注入する第２導電型の注入領域を形成するステップとを含む。【選択図】図１９
2019140184.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素の基板の上に第１導電型の走行層をエピタキシャル成長するステップと、
４００℃未満の温度で、前記走行層に炭化珪素の吸収端波長以下の波長を有する第１光を照射して、前記基板から前記走行層へ伝播した基底面転移を起点とする積層欠陥を前記走行層内に拡大するステップと、
前記積層欠陥が拡大した前記走行層を４００℃以上、１０００℃以下の縮小処理温度で加熱して、前記積層欠陥を縮小するステップと、
前記走行層の上部に、前記走行層にキャリアを注入する第２導電型の注入領域を形成するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記積層欠陥を縮小するステップは、前記走行層に炭化珪素の吸収端波長以下の波長を有する第２光を照射しながら行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層欠陥を縮小するステップの後、前記積層欠陥が拡大する特定積層欠陥を検知するステップと、
前記走行層を前記縮小処理温度で加熱しながら、前記特定積層欠陥に前記吸収端波長以下の波長を有する第３光を照射するステップと、
前記第３光の照射により前記特定積層欠陥内に生成された結晶領域を、前記縮小処理温度で加熱して拡大するステップと
を更に含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記積層欠陥の縮小処理は、大気中で、前記縮小処理温度が４００℃以上、８００℃以下の範囲で行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２光が、前記走行層の表面に一括照射されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１及び第２光が、前記走行層の表面積よりも小さな照射面積で前記走行層の全表面を走査しながら照射されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２光が、レーザ光であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３光が、レーザ光であり、前記特定積層欠陥に照射されることを特徴とする請求項３〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３光が、前記特定積層欠陥を含む前記走行層の表面領域に照射されることを特徴とする請求項３〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１〜第３光は、１Ｗ／ｃｍ2以上で、且つ、前記走行層の表面がアブレーションしない紫外光強度であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１光の照射による前記積層欠陥の拡大中に、前記積層欠陥のフォトルミネッセンス像を取得して前記積層欠陥の拡大を検知することを特徴とする請求項1〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基板が、４Ｈ、６Ｈ、及び３Ｃのいずれかの多形結晶であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
炭化珪素の基板の上にエピタキシャル層を成長させるステップと、
４００℃未満の温度で、前記エピタキシャル層に炭化珪素の吸収端波長以下の波長を有する第１光を照射して、前記基板から前記エピタキシャル層へ伝播した基底面転移を起点とする積層欠陥を前記エピタキシャル層内に拡大するステップと、
前記積層欠陥が拡大したエピタキシャル層を４００℃以上、１０００℃以下の縮小処理温度で加熱して、前記積層欠陥を縮小するステップと
を含むことを特徴とする炭化珪素エピタキシャル基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）エピタキシャル基板の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ単結晶をエピタキシャル成長させたエピタキシャル基板には、多くの積層欠陥が含まれ、半導体装置の特性に悪影響を与えることが知られている。市販のＳｉＣ基板には、ｃ軸方向に伝播する貫通型のらせん転位や刃状転位、及び基底面内を伝播する基底面転位（ＢＰＤ）が内包されている。また、らせん転位と刃状転位が混合した混合転位（転位ループ）も多数存在する。これらの基板内の転位は、エピタキシャル成長時にエピタキシャル層内に伝播して引き継がれる。らせん転位や刃状転位などの貫通転位は、ＳｉＣ半導体装置のリーク電流を増加させることが知られている。特許文献１には、基板の主面にイオン注入して結晶性を低下させた後、熱処理を行って結晶性を回復させることにより、基板表層部の貫通混合転位から、らせん転位を消滅させることが記載されている。
【０００３】
一方、基底面転位は、ＳｉＣパワーデバイスの特性の劣化、特に順方向特性の劣化の原因となる。例えば、ＳｉＣエピタキシャル基板を用いたｐｉｎダイオードに順方向電流を流したときに、順方向抵抗が増大する現象が知られている。順方向抵抗の増大及びそのメカニズムに関しては、非特許文献１〜３に詳述されている。特に、非特許文献２には、ＳｉＣ単結晶の代表的な結晶多形である４Ｈ、６Ｈ及び３Ｃの積層構造、並びに４Ｈ−ＳｉＣでの積層欠陥の積層構造について詳述されている。また、非特許文献３には、光照射によって４Ｈ−ＳｉＣ結晶の基底面転位から積層欠陥へ拡大する機構について詳述されている。また、非特許文献４及び５には、積層欠陥の拡大がエピタキシャル層と基板との界面付近にある転位ループを起点にしていることが詳述されている。ｐｉｎダイオードの順方向抵抗の増大は、ｎ型エピタキシャル層のドリフト領域に存在する基底面転位を起点として積層欠陥が拡大することによって起こる。基底面転位は基板からエピタキシャル層まで続いており、エピタキシャル層を貫通して表面に至る。ドリフト領域の基底面転位は、通電によりｐ型アノード領域から少数キャリア（ｎ型エピタキシャル層では正孔）がドリフト領域に注入されることにより、積層欠陥の起点となり得る。
【０００４】
基板内の転位がエピタキシャル層へと伝播する過程では、転位の転換がなされることが知られている。基板内の基底面転位の大部分は、エピタキシャル成長時に貫通転位に転換され、残りの少数は、そのまま基底面転位としてエピタキシャル層を伝播する。貫通転位は積層欠陥に拡大しないので、ドリフト領域における基底面転位から貫通転位への転換率を１００％に近くして、更に、基底面転位に注入される正孔密度を減らすことで、積層欠陥の発生を抑制することが可能となる。また、特許文献２には、主ドーパントを高不純物密度に添加したバッファ層に少数キャリアを捕獲する副ドーパントを添加することにより、積層欠陥の発生を抑制する方法が提案されている。
【０００５】
しかし、基底面転位から貫通転位への転換率は９５％程度であり、エピタキシャル層中には５％程度残存することになる。また、無害な貫通転位に転換されてはいるが、貫通転位の根元の基底面転位がエピタキシャル層内の基板界面付近に残るため、積層欠陥拡大の原因欠陥を完全に防止することが困難である。更に、ｐ型アノード領域から注入される正孔密度をバッファ層により減少させる方法に関しても、基底面転位が積層欠陥に拡大を開始する正孔密度の閾値は、基板内の応力などによって大きくばらつく。そのため、小さな閾値を持つ基底面転位の積層欠陥への拡大を防止するためには、通電電流を大きくできず、デバイスの限界性能で使用することを難しくしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１６８４５３号公報
【特許文献２】特開２０１７−８５０４７号公報
【非特許文献】
【０００７】
【非特許文献１】中山浩二、「４Ｈ−ＳｉＣバイポーラデバイスにおける結晶欠陥と電気特性の関係に関する研究」、大阪大学、２０１３年、博士論文
【非特許文献２】M．スコウロンスキ（Skowronski）及びS．ハ（Ha）、「六方晶炭化ケイ素ベースのバイポーラデバイスの劣化（Degradation of hexagonal silicon-carbide-based bipolar devices）」ジャーナルオブアプライドフィジックス（J. Appl. Phys.）、第99巻、２００６年、ｐ．０１１１０１
【非特許文献３】K．前田（Maeda）、「輻射増強転位滑り：研究の現状（Radiation-Enhanced Dislocation Glide: The Current Status of Research）半導体光・電子デバイス材料・信頼性ハンドブック（Materials and Reliability Handbook for Semiconductor Optical and Electron Devices）、スプリンガ、２０１３年、O．上田（Ueda）及びS． J．ペアトン（Pearton）編集、ｐ．２６３
【非特許文献４】P．ピロウズ（Pirouz）他、「半導体の塑性及び破壊における転移温度について（On transition temperatures in the plasticity and fracture of semiconductors）」、フィロソフィカルマガジン、第８１巻第５号、２００１年、ｐ．１２０７−１２２７
【非特許文献５】平野梨伊、「４Ｈ−ＳｉＣ中の転位のフォトルミネッセンス解析」、慶応大学、２０１２年、博士論文
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記問題点を鑑み、積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することが可能なＳｉＣエピタキシャル基板の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様は、（ａ）ＳｉＣの基板の上に第１導電型の走行層をエピタキシャル成長するステップと、（ｂ）４００℃未満の温度で、走行層にＳｉＣの吸収端波長以下の波長を有する第１光を照射して、基板から走行層へ伝播した基底面転移を起点とする積層欠陥を走行層内に拡大するステップと、（ｃ）積層欠陥が拡大した走行層を４００℃以上、１０００℃以下の縮小処理温度で加熱して、積層欠陥を縮小するステップと、（ｄ）走行層の上部に、走行層にキャリアを注入する第２導電型の注入領域を形成するステップとを含む半導体装置の製造方法であることを要旨とする。
【００１０】
本発明の他の態様は、（ａ）ＳｉＣの基板の上にエピタキシャル層を成長させるステップと、（ｂ）４００℃未満の温度で、エピタキシャル層にＳｉＣの吸収端波長以下の波長を有する第１光を照射して、基板からエピタキシャル層へ伝播した基底面転移を起点とする積層欠陥をエピタキシャル層内に拡大するステップと、（ｃ）積層欠陥が拡大したエピタキシャル層を４００℃以上、１０００℃以下の縮小処理温度で加熱して、積層欠陥を縮小するステップとを含むＳｉＣエピタキシャル基板の製造方法であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することが可能なＳｉＣエピタキシャル基板の製造方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の説明に用いる半導体装置の一例を示す断面概略図である。
【図２】基板とエピタキシャル層との界面近傍における転位欠陥の一例を示す断面概略図である。
【図３】ｐｉｎダイオードに順方向電流を通電することにより発生した積層欠陥の一例を示す（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図４】基板とエピタキシャル層との界面付近において基底面転位から形成され、図３に示した積層欠陥の起点となる転位ループを説明する概略図である。
【図５】図９に示した転位ループのＳｉ芯転移がバーガーズベクトルの向きに移動することを説明する概略図である。
【図６】図１０に示したＳｉ芯転位が拡大する様子を示す概略図である。
【図７】図１１に示したＳｉ芯転位の拡大が起点からエピタキシャル層の表面に達した様子を示す断面概略図である。
【図８】エピタキシャル層において、拡大した積層欠陥の縮小処理の一例を説明するための（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図９】エピタキシャル層において、拡大した積層欠陥の縮小処理の一例を説明するための図８に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１０】エピタキシャル層において、拡大した積層欠陥の縮小処理の一例を説明するための図９に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１１】エピタキシャル層において、拡大した積層欠陥の縮小処理の一例を説明するための図１０に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１２】エピタキシャル層において、拡大した積層欠陥の縮小処理の他の例を説明するための（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１３】エピタキシャル層において、拡大した積層欠陥の縮小処理の他の例を説明するための図１２に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１４】エピタキシャル層において、拡大した積層欠陥の縮小処理の他の例を説明するための図１３に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１５】エピタキシャル層において、拡大した積層欠陥の縮小処理の他の例を説明するための図１４に引き続く（ａ）ＰＬ像及び（ｂ）ＰＬ像の模式図である。
【図１６】エピタキシャル層において、積層欠陥の縮小処理の他の例を説明するためのＰＬ像の模式図である。
【図１７】エピタキシャル層において、積層欠陥の縮小処理の他の例を説明するための図１６に引き続くＰＬ像の模式図である。
【図１８】エピタキシャル層において、積層欠陥の縮小処理の他の例を説明するための図１７に引き続くＰＬ像の模式図である。
【図１９】本発明の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図２０】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【図２１】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための図２０に引き続く上面図である。
【図２２】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための図２１に引き続く断面図である。
【図２３】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための図２２に引き続く上面図である。
【図２４】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための図２３に引き続く断面図である。
【図２５】本発明の実施形態の変形例に係る半導体装置の一例を示す要部断面図である。
【図２６】本発明の実施形態の変形例に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【図２７】本発明の実施形態の変形例に係る半導体装置の製造方法の工程の一例を説明するための図２６に引き続く上面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１４】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００１５】
また、以下の説明において、半導体装置の代表例としてｐｉｎダイオードを用いて説明するが、本発明の半導体装置はｐｉｎダイオードに限定されない。例えば、ｐｎ接合に順方向の電流が通電される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）等のバイポーラデバイスであってもよい。また、基板上にエピタキシャル成長したドレイン領域を有するボディダイオードが寄生する構造のＭＯＳ電界効果トランジスタ（ＦＥＴ）、ＭＩＳＦＥＴや静電誘導トランジスタ（ＳＩＴ）等であってもよい。
【００１６】
（半導体装置の主要部の構成）
本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ+型）の排出層１、排出層１から排出されるキャリアがドリフト電界で走行するｎ−型の走行層３、及び走行層にキャリアを注入する第２導電型（ｐ+型）の注入領域５を備える。ｐ+型の注入領域５がｎ型の走行層３の上部に選択的に埋め込まれることにより、キャリア注入を制御する電位障壁を構成するｐ+ｎ−接合が形成されている。図１に示す構造において半導体基板からなら排出層１は「カソード領域」として機能し、排出層１の上にエピタキシャル成長された走行層３は、主電流となるキャリアがドリフト走行する「ドリフト領域」として機能する。そして、注入領域５は「アノード領域」として機能している。このため、排出層１の下面にはカソード電極９が設けられ、排出層１に供給されたキャリアをカソード電極９を介して外部回路に供給する。注入領域５の上面にはアノード電極７がオーミック電極として設けられ、外部回路からアノード電極７を介して注入領域５を供給する。走行層３の不純物密度は真性半導体に近い低不純物密度であるので「ｉ層」と見なすことが可能であり、ｐ+型の注入領域５、ｉ型の走行層３及びｎ+型の排出層１で「ｐｉｎダイオード」を構成している。排出層１、排出層１の上にエピタキシャル成長された走行層３及び注入領域５は、ＳｉＣ結晶からなる。排出層１の表面は、（０００１）Ｓｉ面であり、＜０００１＞（ｃ軸）方向に対して＜１１−２０＞方向に０°〜８°程度のオフ角を有する。排出層１の上にエピタキシャル成長された走行層３及び注入領域５も排出層１と同じオフ角を有する。走行層３のｎ型不純物は、例えば窒素（Ｎ）であり、不純物密度は１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度の範囲である。走行層３の厚さは、１μｍ〜数１００μｍ程度の範囲であり、ｐｉｎダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。注入領域５は、走行層３の上部に、走行層３の不純物とは反対導電型の不純物を選択的に添加してｐ+ｎ−接合を形成している。アノード電極７は、コンタクト層、バリアメタル層及び表面電極層等を含んでよい。例えば、コンタクト層がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層が窒化チタン（ＴｉＮ）膜、表面電極層がアルミニウム（Ａｌ）膜で構成できる。カソード電極９は、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。
【００１７】
ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶの値が報告されている。本発明の実施形態では、４Ｈ−ＳｉＣを用いて説明する。
【００１８】
ｐｉｎダイオードの順方向抵抗の増大は、図２に示すエピタキシャル層３ｅに存在する基底面転位１２を起点として、積層欠陥が拡大することによって起こる。より詳しくは、ｎ型のエピタキシャル層３ｅ内の積層欠陥がつくる電子準位に、図１に示したｐ型の注入領域５から少数キャリアが注入されることにより起こる。図１に示したｎ型走行層３では「少数キャリア」として正孔が注入領域５から注入される。この積層欠陥の電子準位は、４Ｈ−ＳｉＣ結晶の伝導帯の下端から０．２ｅＶ〜０．３ｅＶ低い位置にあることが知られている。通電または光励起により生成された伝導帯の電子が積層欠陥の電子準位で正孔と再結合することにより、積層欠陥の拡大が起こる。基板１ｓ中の基底面転位１２は、基板製造段階の温度の不均一に起因する結晶内部の応力を緩和するために発生し、基板１ｓ中に１０００個／ｃｍ2台で存在している。図２に示すように、基底面転位１２は、基板１ｓからエピタキシャル層３ｅまで延伸し、エピタキシャル層３ｅを貫通して表面に至っている。このようなエピタキシャル基板（１ｓ,３ｅ）を用いてｐｉｎダイオードを製造する場合、通電により、エピタキシャル層３ｅ中の基底面転位１２が積層欠陥の拡大の起点となり得る。即ち、アノード領域を構成しているｐ型の注入領域から正孔がエピタキシャル層３ｅに注入されることにより、基底面転位１２が積層欠陥の拡大の起点となり得る。
【００１９】
一方、基底面転位１２ａは、基板１ｓからエピタキシャル層３ｅに続いているが、エピタキシャル層３ｅ内でＳｉＣ結晶のｃ軸に平行な貫通転位１４に転換している。貫通転位１４は積層欠陥に拡大しない。しかし、図１に示した構造において、ｐ型の注入領域５から注入された正孔が排出層１と走行層３との界面付近まで到達すると、積層欠陥の拡大が起こり得る。図２では、注入された正孔が基板１ｓとエピタキシャル層３ｅとの界面付近まで到達すると、基底面転位１２ａを起点とする積層欠陥の電子準位に正孔が注入される。基底面転位１２ａを起点とする積層欠陥は、基板１ｓとエピタキシャル層３ｅとの界面付近の正孔密度が１×１０15ｃｍ-3以上で拡大が始まるといわれている。
【００２０】
以下に基底面転位が積層欠陥に拡大する機構について説明する。予め、通常の方法で製造したｐｉｎダイオードに一定量の順方向電流を通電することで順方向の抵抗を増大させておく。図３（ａ）及び（ｂ）は、ｐｉｎダイオード表面に紫外（ＵＶ）光を照射して励起されたフォトルミネセンス像（ＰＬ像）及びＰＬ像の模式図である。ＰＬは蛍光と燐光の両プロセスで構成され、物質内の異なる電子エネルギーレベル間の吸収・発光プロセスに由来する。図３（ｂ）に示すように、基板１ｓとエピタキシャル層３ｅとの界面近傍に存在する基底面転位を起点Ａとして、積層欠陥２０はエピタキシャル層３ｅの表面において交線Ｂ‐Ｃに達する。ＰＬ像は、∠ＡＢＣが略３０°及び∠ＢＡＣが略６０°の３角形である。積層欠陥２０を囲む線分Ａ‐Ｂと線分Ａ‐Ｃは、バーガーズベクトルと転位線との角度が３０°でグライド面をすべり面とするカーボン芯（以下、３０°‐Ｃ（ｇ）と記す）である。
【００２１】
この三角形の積層欠陥は、図４に示すように、エピタキシャル層３ｅと基板１ｓとの界面付近にある転位ループを起点にして拡大する（非特許文献４及び５参照。）。ＰＬ像は、４Ｈ‐ＳｉＣのＳｉ面から見た像であり、転位の歪みを表すバーガーズベクトルｂは、ｂ＝（１／３）［１１−２０］である。最密充填構造の完全転位ｂは、二つの部分転位ｂ1及びｂ2に分解することが知られている。バーガーズベクトルｂ1及びｂ2はそれぞれ、（１／３）［１０−１０］及び（１／３）［０１−１０］であり：
（１／３）［１１−２０］＝（１／３）［１０−１０］＋（１／３）［０１−１０］
となる。内側及び外側の６角形の部分転位のバーガーズベクトルがそれぞれ、ｂ1及びｂ2に対応する。ここで、部分転位ループの破線部分はＳｉ芯であり、３０°‐Ｓｉ（ｇ）は、部分転位のバーガーズベクトルと転位線の向きが３０°である。（ｇ）はグライド面が転位のすべり面であることを表している。部分転位ループの実線部分はＣ芯である。完全転位ｂに平行な転位は２つの３０°の部分転位に分解され、完全転位ｂに平行でない転位は３０°及び９０°の部分転位に分解される。Ｓｉ芯はＳｉ‐Ｓｉ結合であり、Ｃ 芯はＣ‐Ｃ結合である。Ｓｉ‐Ｓｉ結合のエネルギがＣ‐Ｃ結合のエネルギより小さいため、通電によりＳｉ芯を有する部分転位は可動であるが、Ｃ芯を有する部分転位は可動ではない。
【００２２】
図５〜図７は、基底面転位１２から部分転位に分解した転位ループＡを起点に積層欠陥２０が拡大し、３角形になっていく様子を説明する図である。転位ループのサイズは数１００ｎｍ程度の大きさであり、転位ループが基板１ｓとエピタキシャル層３ｅとの界面近くの基底面内にある場合を表している。図５は、転位ループの外側にある部分転位ループのＳｉ芯が部分転位のバーガーズベクトルの向きに移動した場合を表している。ここで、９０°‐Ｓｉ（ｇ）転位は３０°‐Ｃ（ｇ）転位に比較して移動速度が速いため、９０°‐Ｓｉ（ｇ）の転位線は消失し、図６に示すように、ひし形の形状で拡大する。ただし、基底面とエピタキシャル層３ｅとの交わる面は帯型に限られているので、積層欠陥２０は形状がひし形から三角形となって拡大する。例えば、エピタキシャル層３ｅの厚さが約１０μｍの場合には帯の幅は約１４０μｍとなる。４°オフ基板１ｓのエピタキシャル層３ｅ中の一つの基底面を基板表面へ射影した帯の幅が１０／ｔａｎ４°μｍ（＝約１４０μｍ）であるからである。
【００２３】
図８〜図１５を参照し、通電により三角形の積層欠陥に完全に拡大したエピタキシャル基板（１ｓ,３ｅ）において、積層欠陥を縮小させる場合について説明する。各図の左側の図８（ａ）〜図１５（ａ）は積層欠陥のＰＬ像であり、対応する右側の図８（ｂ）〜図１５（ｂ）は積層欠陥の縮小を説明する模式図である。基底面転位を起点Ａとして三角形の積層欠陥に完全拡大した状態から、エピタキシャル基板（１ｓ,３ｅ）を４００℃程度かそれ以上の縮小処理温度に昇温して保持することにより、積層欠陥を縮小させることができる。縮小させた積層欠陥には、通電あるいは光照射により、再拡大しないタイプと再拡大するタイプがある。
【００２４】
図８〜図１１には、縮小させた積層欠陥が再拡大しないタイプについて説明する。図８（ａ）は、３０°‐Ｓｉ（ｇ）部分転位の移動によって、積層欠陥２０が三角形に完全拡大した段階を表している。図８（ｂ）に示すように、辺ＡＣ及び辺ＡＢは、それぞれＣ芯２２ａ及びＣ芯２２ｂであり、辺ＢＣはエピタキシャル層３ｅにおける表面端２４である。図９（ａ）及び（ｂ）に示すように、４００℃程度以上の縮小処理温度に加熱して保持すると、起点Ａの付近に平行四辺形の４Ｈ‐ＳｉＣの結晶領域２６が形成される。積層欠陥２０と結晶領域２６との境界の部分転位２３ａ、２３ｂは移動可能であることからＳｉ芯である。一方、部分転位２２ｃ、２２ｄは移動せず、Ｃ芯である。図１０（ａ）及び（ｂ）示すように、更に結晶領域２６がエピタキシャル層３ｅの表面に向かって拡大して一部がエピタキシャル層３ｅの表面端２４に達し、積層欠陥２０の領域が縮小していく。図１１（ａ）及び（ｂ）に示すように、結晶領域２６が拡大し続けて、積層欠陥２０はほぼ消失する。図９（ｂ）及び図１０（ｂ）に示すように、積層欠陥２０内に、Ｓｉ芯の部分転位２３ａ、２３ｂと、Ｃ芯の部分転位２２ｃ、２２ｄに囲まれた４Ｈ‐ＳｉＣの結晶領域２６が形成される。結晶領域２６は、Ｓｉ芯の部分転位２３ａ、２３ｂの移動によって拡大する。図１１（ｂ）に示すように、Ｓｉ芯が表面端２４に達するまで、結晶領域２６が積層欠陥２０内で拡大する。その結果、縮小した積層欠陥２０は、周囲をＣ芯の部分転位２２ａ、２２ｂ、２２ｃ、２２ｄに囲まれているので、不動化される。なお、結晶領域２６が形成できたか否かは、積層欠陥２０からのＰＬ発光波長４２８ｎｍ近傍を透過するバンドパスフィルタ等を用いて確認することができる。
【００２５】
図１２〜１５においては、縮小させた積層欠陥が再拡大するタイプについて説明する。図１２（ａ）は、３０°‐Ｓｉ（ｇ）部分転位の移動によって、積層欠陥２０が三角形に完全拡大した段階を表している。図１２（ｂ）に示すように、辺ＡＣ及び辺ＡＢは、それぞれＣ芯２２ａ及びＣ芯２２ｂであり、辺ＢＣはエピタキシャル層３ｅにおける表面端２４である。図１３（ａ）及び（ｂ）に示すように、４００℃程度以上の縮小処理温度に加熱して保持すると、表面端２４の一方の端部Ｂの付近に三角形の４Ｈ‐ＳｉＣの結晶領域２６が形成される。結晶領域２６は、Ｓｉ芯の部分転位２３、表面端２４ａ及び境界２５に囲まれている。境界２５は、積層欠陥２０の跡である。図１４（ａ）及び（ｂ）に示すように、部分転位２３が積層欠陥２０の拡大時とは逆方向に移動することで、結晶領域２６が拡大する。図１５（ａ）及び（ｂ）に示すように、結晶領域２６が拡大し続けて、積層欠陥２０が最小化される。このタイプの積層欠陥２０は、ＵＶ光を照射することにより再び拡大する。図１５（ｂ）に示すように、積層欠陥２０は非常に狭い領域に縮小しているが、積層欠陥２０が移動しないＣ芯の部分転位２２ａ、２２ｂと、移動可能なＳｉ芯の部分転位２３に囲まれている。そのため、ＵＶ光を照射すると、正孔が積層欠陥２０の電子準位に注入されることにより、Ｓｉ芯の部分転位２３が、積層欠陥２０が拡大する方向に再び移動する。
【００２６】
常温（５℃〜３５℃）では積層欠陥２０のエネルギが４Ｈ‐ＳｉＣの結晶領域２６のエネルギより高い。常温であっても、通電または光照射によって積層欠陥２０に少数キャリア（ｎ型では正孔）が定常的に注入されている条件では、結晶領域２６のエネルギが高くなる。しかし、４００℃以上に昇温された条件では、通電または光照射の条件においても結晶領域２６のエネルギが積層欠陥２０よりも低くなる。そのため、昇温した状態で積層欠陥２０を光照射することにより積層欠陥２０を４Ｈ‐ＳｉＣの結晶領域２６に変換することができる。
【００２７】
図１６に示すように、エピタキシャル基板（１ｓ,３ｅ）を４００℃以上に昇温した条件で、４Ｈ‐ＳｉＣの吸収端波長以下の波長のレーザ光をスポット状に照射して、結晶領域２６を形成する。この場合、結晶領域２６はスポット状のレーザ光の照射位置に対応する。例えば、レーザ光のビーム径は１μｍ〜１０μｍである。図１６に示した例では、積層欠陥２０は，各辺の長さの比が１：√３：２ であり、４°オフ基板を用いた場合、エピタキシャル層の厚さが１０μｍであれば、最も短い辺ＡＣの長さは約１４０μｍである。したがって、ビーム径が１μｍ〜１０μｍのレーザビームによって十分に積層欠陥２０の内部を照射して４Ｈ‐ＳｉＣの結晶領域２６を形成することが可能である。図１６では、三角形の角度６０°のコーナー部Ａに光照射しているが、照射位置は積層欠陥２０の内部であれば、積層欠陥２０の重心付近でもよい。また、レーザ光はスポット状に集束させずに積層欠陥２０を含む領域に平面的に照射してもよい。この場合、積層欠陥２０の全体に光照射がなされるので、結晶領域２６が形成される位置は不定となる。
【００２８】
エピタキシャル基板（１ｓ,３ｅ）を４００℃程度以上の縮小処理温度以上に保持することにより、図１７に示す結晶領域２６が拡大する。結晶領域２６は、Ｃ芯の部分転位２２ｃ、２２ｄ、及びＳｉ芯の部分転位２３ｃ、２３ｄに囲まれた領域である。Ｃ芯の部分転位２２ｃ、２２ｄは移動せず、Ｓｉ芯の部分転位２３ｃ、２３ｄが移動する。図１８に示すように、Ｓｉ芯の部分転位２３ｃ、２３ｄが表面端２４に達するまで、結晶領域２６が積層欠陥２０内で拡大する。その結果、本発明の実施形態によれば、縮小した積層欠陥２０は、周囲をＣ芯の部分転位２２ａ、２２ｂ、２２ｃ、２２ｄに囲まれているので、不動化することができる。
【００２９】
（半導体装置の製造方法）
次に、図１９に示すフローチャートに沿って、図２０〜図２３に示す工程図を用いて、本発明の実施形態に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。なお、以下に述べるｐｉｎダイオードの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３０】
図１９に示すステップＳ５０で、４Ｈ‐ＳｉＣ結晶のｎ+型基板１ｓの上にｎ型エピタキシャル層３ｅをエピタキシャル成長させたエピタキシャル基板（１ｓ,３ｅ）を準備する。基板１ｓは、主面が＜１１−２０＞方向に４°オフした（０００１）Ｓｉ面である。エピタキシャル層３ｅは、例えば窒素（Ｎ）等のｎ型不純物が１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度の不純物密度で添加されている。エピタキシャル層３ｅの厚さは、１μｍ〜数１００μｍ程度の範囲である。以下においては、エピタキシャル層３ｅの厚さを１０μｍとして説明する。
【００３１】
ステップＳ５１で、４００℃未満の温度、例えば常温で、基底面転移を起点とする積層欠陥の拡大処理を行う。拡大処理は、図２０に示すように、エピタキシャル層３ｅの表面全体に均一に光（第１光）を照射して行う。照射光は、４Ｈ‐ＳｉＣ結晶のバンドギャップエネルギである吸収端波長３８８ｎｍよりも短波長のＵＶ光である。光源として、ＵＶレーザ及びＵＶランプが用いられる。ＵＶレーザとしては、エキシマレーザ、及びアルゴンイオン（Ａｒ+）レーザ等が使用可能である。ＵＶレーザとしては、イットリウム・アルミニウム・ガーネット（ＹＡＧ）又はイットリウム・バナデイト（ＹＶＯ4）レーザ等の第３又は第４高調波を用いてもよい。ＵＶランプとしては、水銀ランプ、クセノンランプ、メタルハライドランプ、重水素ランプ、ハロゲンランプ等が使用可能である。ビーム径がエピタキシャル層３ｅの表面サイズより小さい場合は、照射光を走査して表面全体に均一に光を照射する。
【００３２】
照射する光強度は、波長及びエピタキシャル層３ｅの厚さに依存するので、常温では以下の不等式の条件を満たすことが好ましい。基底面転位が積層欠陥に拡大を開始する正孔密度の閾値を１×１０15ｃｍ-3として、
Ｉ（１−ｅ-at）／（ｈｃ／λ）  ＞  １×１０15×ｔ  
・・・（１）
ここで、Ｉは単位時間当たりの光強度（Ｗ／ｃｍ2）、αは４Ｈ‐ＳｉＣ結晶の吸収係数（ｃｍ-1）、ｔはエピ層の厚さ（ｃｍ）である。ｈはプランク定数（Ｊｓ）、ｃは光速（ｃｍ／ｓ）、λは照射光の波長（ｃｍ）である。照射エネルギ密度が高いパルスレーザ等を用いるとＳｉＣ結晶のアブレーションが起こる。アブレーションは、例えば波長が２４６ｎｍで、パルス幅が１０ｎｓのエキシマレーザを用いた場合、約４×１０7Ｗｃｍ-2の光強度で起こる。したがって、特にパルレーザ等を使用する場合は、アブレーションが起こらない光強度で照射を行うのが好ましい。また、連続波発振（ＣＷ）レーザは、照射エネルギがＳｉＣのアブレーションが生じるほど高くないので、照射光にＣＷレーザを用いることが好ましい。実施形態では、波長が３６５ｎｍ（Ａｒ+レーザ）、光強度が１Ｗ／ｃｍ2のＵＶ光を用いている。
【００３３】
光照射を続けると、図２１に示すように、基板１ｓからエピタキシャル層３ｅに伝播した基底面転移を起点として、積層欠陥２０がエピタキシャル層３ｅ内に拡大する。積層欠陥２０は、Ｃ芯２２ａ、２２ｂと、表面端２４で囲まれた３角形となる。実施形態の照射条件では、１時間程度の照射時間で積層欠陥２０は十分拡大し、Ｃ芯２２ａの長さが約１４０μｍとなる。光照射する過程で、ＰＬ像を観察することにより積層欠陥２０が十分に拡大したかを確認することができる。ＰＬ像の観察は、積層欠陥２０の電子準位からの約４２８ｎｍの発光波長近傍の波長だけを透過する光学フィルタ（バンドパスフィルタ）を用いて行えばよい。
【００３４】
積層欠陥２０が十分拡大したことを確認した後、ステップＳ５２で、図２２に示すように、積層欠陥２０の縮小処理を行う。縮小処理を大気の雰囲気で行う場合は、結晶の酸化を防止するためエピタキシャル基板（１ｓ,３ｅ）を８００℃以下、４００℃以上となる縮小処理温度で加熱して行う。加熱は、基板を直接加熱しても雰囲気全体を加熱してもかまわない。実施形態では、縮小処理を大気で行い、縮小処理温度は例えば４３０℃で、縮小処理時間は約２時間である。なお、縮小処理を窒素ガス（Ｎ2）等の不活性ガス中で行なう場合は、ＳｉＣ結晶の酸化の恐れがないため、８００℃以上、１０００℃以下の縮小処理温度で実施することができる。縮小処理温度が１０００℃より高くなると、Ｃ芯も移動可能となるため、好ましくない。縮小処理後には、図２３に示すように、積層欠陥２０の中で発生し拡大した４Ｈ‐ＳｉＣの結晶領域２６が形成される。ここで、縮小処理中に吸収端波長以下の波長を有する光（第２光）をエピタキシャル基板（１ｓ,３ｅ）に照射してもよい。これにより、縮小処理時間を短縮することができる。第２光に求められる条件は第１光と同じである。また第２光として第１光と同じ光源を用いてもよい。
【００３５】
ステップＳ５３で、積層欠陥２０が結晶領域２６に変換されて十分に縮小したか判定する。積層欠陥２０の縮小判定は、上述した約４２８ｎｍの発光波長近傍の波長だけを用いたＰＬ像を観察することにより確認できる。図２３に示すように、Ｃ芯２２ａ、２２ｂ及び表面端２４の跡に、残留不純物又は縮小した積層欠陥２０により生じた境界２５ａ、２５ｂ、２４ａがＰＬ像で観察される。結晶領域２６からのＰＬは見られない。
【００３６】
ステップＳ５４で、４００℃未満の温度、例えば常温でエピタキシャル層３ｅの表面に光を照射して、積層欠陥が拡大するか判定する。照射光は、吸収端波長３８８ｎｍよりも短波長のＵＶ光である。ＰＬ像の観察で、積層欠陥の拡大がないと確認できたら、ステップＳ５６に進む。積層欠陥２０（特定積層欠陥）の拡大が確認されたら、ステップＳ５５で、エピタキシャル基板（１ｓ,３ｅ）を縮小処理温度、例えば４３０℃で加熱して、特定積層欠陥に吸収端波長以下の波長を有するＵＶ光（第３光）を照射する。第３光に求められる条件は第１光と同じであり、図２２と同じ構成でおこなうことができる。特定積層欠陥の位置がわかっているので、第３光としてレーザ光をもちい、特定積層欠陥に直接照射することも可能である。縮小処理温度での加熱とＵＶ光の照射により特定積層欠陥内に生成された結晶領域を拡大させる。エピタキシャル層３ｅを４００℃未満の温度に戻してＰＬ励起光のＵＶ光を照射し、特定積層欠陥が拡大しないことをＰＬ像の観察により確認する。このステップＳ５３からステップＳ５５は必須ではないが、１回もしくは複数回行うことで積層欠陥の拡大を防止する効果をより高めることができる。
【００３７】
その後、ステップＳ５６で、エピタキシャル層３ｅの上部にＡｌ等のｐ型の注入領域５を図２４に示すように選択的に形成する。例えば、フォトリソグラフィによって、イオン注入用マスクを形成して、エピタキシャル層３ｅの上部にＡｌ等のｐ型を呈する不純物イオンを高不純物密度で注入すればよい。引き続き、化学機械研磨（ＣＭＰ）等により、基板１ｓの下面を研磨して厚み調整をして、排出層１をカソード領域としての仕様に仕上げる。スパッタリングあるいは真空蒸着などにより、排出層１の下面にＡｕなどからなる裏面電極（カソード電極）９を形成する。更に、スパッタリングあるいは真空蒸着などにより、Ａｌなどの金属膜を堆積し、表面電極（アノード電極）７を形成する。このようにして、図１に示した本発明の実施形態に係る半導体装置が完成する。
【００３８】
本発明の実施形態に係る半導体装置の製造方法では、４００℃以上の縮小処理温度で、積層欠陥２０内部に４Ｈ‐ＳｉＣの結晶領域２６を形成する。この縮小処理温度は、積層欠陥２０よりも４Ｈ‐ＳｉＣの結晶領域２６がエネルギ的に低くなる温度である。結晶領域２６の拡大により縮小した積層欠陥２０はＣ芯で囲まれているため不動化され、通電あるいはＵＶ照射で縮小された積層欠陥２０が拡大することを防止することが可能となる。
【００３９】
ｐｉｎダイオードのｉ層である走行層３は、ｐｉｎダイオードの耐圧仕様によって厚さと不純物密度が相違する。走行層３の厚さは、例えば、耐圧が６００Ｖ〜数１０ｋＶの範囲で、約５μｍ〜数１００μｍである。４Ｈ‐ＳｉＣの吸収端波長以下の波長を有する光は、ＳｉＣ結晶に吸収されるので、結晶内への侵入深さは限られる。例えば、波長が３１０ｎｍの光の侵入深さは１０μｍ程度であるが、波長が２５０ｎｍの光の侵入深さは１μｍ程度と浅くなる。積層欠陥の起点となる基底面転位は排出層１と走行層３との界面近傍に存在するので、積層欠陥２０を拡大するためには、侵入深さが走行層３の厚さ程度の波長のＵＶ光を用いることが望ましい。波長が２５０ｎｍのＵＶ光では侵入深さは１μｍ程度ではあるが、少数キャリアである正孔の拡散長が１０μｍ程度であるので、積層欠陥２０の拡大に使用することは可能である。
【００４０】
また、走行層３として１００μｍ程度の厚さが必要である設計仕様において、３００ｎｍ程度、又はそれ以下の波長のＵＶ光を用いて積層欠陥の拡大処理をする場合がある。この場合、一旦ＵＶ光の侵入深さ、例えば１０μｍ程度の下地エピタキシャル層を基板１ｓ上に成長させ、積層欠陥２０の拡大及び縮小処理を行い、積層欠陥２０を不動化する。その後、下地エピタキシャル層に更に９０μｍ程度の厚さの新たなエピタキシャル層を成長させてエピタキシャル基板（１ｓ,３ｅ）を作製する。下地エピタキシャル層において積層欠陥が不動化されているため、通電や光照射により、積層欠陥２０が新たなエピタキシャル層に拡大することを防止することが可能である。
【００４１】
（変形例）
本発明の実施形態に用いる半導体装置は、図２５に示すように、ｎ+型の排出層１、ｎ+型のバッファ層２、ｎ型の走行層３、ｐ+型の注入領域５、アノード電極７、及びカソード電極９を備える。バッファ層２は、排出層１と走行層３との間に設けられ、基底面転位を貫通転位に変換する欠陥変換層２ａ、及び走行層３側から排出層１側に注入される少数キャリアを減少させる再結合促進層２ｂを備える。図２５では、欠陥変換層２ａと再結合促進層２ｂとの多層構造（複合構造）を有するバッファ層２を例示しているが、限定されない。例えば、バッファ層２として欠陥変換層だけの単層構造としてもよく、あるいは再結合促進層だけの単層構造としてもよい。実施形態の変形例は、バッファ層２が排出層１と走行層３との間に設けられる点が、実施形態とは異なる。他の構成は実施形態と同様であるので、重複する記載は省略する。
【００４２】
実施形態の変形例に係る半導体装置では、排出層１上に成長した欠陥変換層２ａにおいて、基底面転位を９５％程度貫通転位に変換する。更に、欠陥変換層２ａ上に成長した再結合促進層２ｂにおいて、通電によりｐ+型の注入領域５から注入された正孔を電子と再結合させる。このように、実施形態の変形例では、排出層１から伝播した基底面転位は欠陥変換層２ａ内に存在することになる。欠陥変換層２ａは厚いほど、積層欠陥の発生頻度を低減できるが、厚くするとエピタキシャル成長のスループットの低下を招くので、１μｍ以下に薄くするのが望ましい。また、欠陥変換層２ａに存在する基底面転位に注入される正孔密度を減少させるため、欠陥変換層２ａは走行層３よりも高不純物密度のｎ+型エピタキシャル層を用いることが望ましい。更に、閾値を１×１０15ｃｍ-3台以下に減少させるために、ｎ+型の再結合促進層２ｂを追加する。再結合促進層２ｂには、ｎ型の主不純物に加えて正孔捕獲準位を形成する副不純物をドーピングする。主不純物の不純物密度が高いほど、正孔密度を低減できる。副不純物として、Ａｌ，ボロン（Ｂ），バナジウム（Ｖ），チタン（Ｔｉ）、鉄（Ｆｅ）及びクロム（Ｃｒ）等が使用可能である。
【００４３】
次に、図２６及び図２７に示す工程図を用いて、実施形態の変形例に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。まず、図２６に示すように、エピタキシャル成長技術等により、４Ｈ‐ＳｉＣ結晶のｎ+型基板１ｓの上にｎ+型バッファ層２及びｎ型エピタキシャル層３ｅを連続してエピタキシャル成長させる。基板１ｓは、主面が＜１１−２０＞方向に４°オフした（０００１）Ｓｉ面である。バッファ層２は、例えば窒素（Ｎ）等のｎ型不純物が１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度の不純物密度で添加されている。エピタキシャル層３ｅは、ｎ型不純物がバッファ層２よりも低不純物密度で添加されている。バッファ層２及びエピタキシャル層３ｅの厚さは、例えば、それぞれ１μｍ程度及び１０μｍ程度である。
【００４４】
図２６に示すように、常温で、エピタキシャル層３ｅの表面全体に均一に光（第１光）を照射して、基底面転移を起点とする積層欠陥の拡大処理を行う。照射光は、波長が３６５ｎｍで、光強度が１Ｗ／ｃｍ2のＡｒ+レーザ光を用いている。光照射を続けると、図２７に示すように、基板１ｓからバッファ層２に伝播した基底面転位を起点として、積層欠陥２０がエピタキシャル層３ｅ内に拡大する。積層欠陥２０は、Ｃ芯２２ａ、２２ｂと、表面端２４で囲まれた３角形となる。
【００４５】
ＰＬ像で積層欠陥２０が十分拡大したことを確認した後、エピタキシャル層３ｅを、例えば４３０℃程度の縮小処理温度で加熱して、２時間程度で積層欠陥２０の縮小処理を行う。ＰＬ像で積層欠陥２０が結晶領域２６に変換されて十分に縮小したか判定する。その後、常温でエピタキシャル層３ｅに光を照射して、積層欠陥が拡大するか判定する。照射光は、Ａｒ+レーザによるＵＶ光である。ＵＶ光の照射により、積層欠陥（特定積層欠陥）の拡大が確認されたら、エピタキシャル層３ｅを縮小処理温度、例えば４３０℃で加熱して、特定積層欠陥に吸収端波長以下の波長を有するＵＶ光（第３光）を照射する。このＵＶ光の照射により特定積層欠陥内に生成された結晶領域を縮小処理温度で加熱して拡大させる。エピタキシャル層３ｅを常温に戻してＰＬ励起光のＵＶ光を照射し、特定積層欠陥が拡大しないことをＰＬ像の観察により確認する。
【００４６】
その後、フォトリソグラフィ及びイオン注入などにより、エピタキシャル層３ｅの上部にＡｌ等のｐ型不純物を高不純物密度で注入した注入領域５を選択的に形成する。引き続き、ＣＭＰ等により、基板１ｓの下面を研磨して厚み調整をして、排出層１を形成する。スパッタリングあるいは真空蒸着などにより、排出層１の下面にＡｕなどからなるカソード電極９を形成する。更に、スパッタリングあるいは真空蒸着などにより、Ａｌなどの金属膜を堆積し、アノード電極７を形成する。このようにして、図２５に示した実施形態の変形例に係る半導体装置が完成する。
【００４７】
実施形態の変形例では、基板１ｓ上にｎ+型のバッファ層２をエピタキシャル成長させている。そのため、基板１ｓから伝播する基底面転位はバッファ層２内で貫通転位に変換される。また、バッファ層２はエピタキシャル層３ｅよりも高不純物密度のｎ型の不純物が添加されている。したがって、基板１ｓとバッファ層２との界面に存在する基底面転位にエピタキシャル層３ｅから注入される正孔密度を閾値の１×１０15ｃｍ-3台以下に減少させることができる。その結果、基底面転位が積層欠陥に拡大することを防止することができる。
【００４８】
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４９】
上述のように、実施の形態では４Ｈ‐ＳｉＣ結晶を用いて説明したが、立方晶系の３Ｃ‐ＳｉＣ、六方晶系の６Ｈ‐ＳｉＣ等の結晶多形を用いてもよい。
【００５０】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５１】
１…カソード領域（排出層、基板）
１ｓ…基板
（１ｓ，３ｅ）…エピタキシャル基板
２…バッファ層
２ａ…欠陥変換層
２ｂ…再結合促進層
３…ドリフト領域(エピタキシャル層)
３ｅ…エピタキシャル層
５…アノード領域（注入領域）
７…アノード電極（表面電極）
９…カソード電極（裏面電極）
１０…基底面
１２，１２ａ…基底面転位
１４…貫通転位
２０…積層欠陥
２２ａ，２２ｂ，２２ｃ，２２ｄ…炭素芯
２３、２３ａ，２３ｂ，２３ｃ，２３ｄ…シリコン芯
２４…表面端
２４ａ，２５，２５ａ，２５ｂ…境界
２６…結晶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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