(57)【要約】【課題】再結合促進層を備えなくても再結合エネルギーによる素子動作に及ぼす影響を低減することができるＳｉＣ半導体基板およびＳｉＣ半導体装置を提供する。【解決手段】ｎ型不純物がドープされることでｎ型とされ、比抵抗が３０ｍΩｃｍ以下、かつ、ｎ型に対する少数キャリアとなる正孔のライフタイムが１００ｎｓｅｃ以下とされたｎ＋型基板１を含むＳｉＣ半導体基板とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物がドープされることで第１導電型とされ、比抵抗が３０ｍΩｃｍ以下、かつ、前記第１導電型に対する少数キャリアのライフタイムが１００ｎｓｅｃ以下とされた第１導電型基板（１）を含む炭化珪素半導体基板。
【請求項２】
前記第１導電型基板における第１導電型不純物濃度が５．０×１０１８〜１．０×１０２０／ｃｍ３とされている請求項１に記載の炭化珪素半導体基板。
【請求項３】
前記第１導電型基板には、コンタミネーションとなる物質が導入されている請求項１または２に記載の炭化珪素半導体基板。
【請求項４】
前記第１導電型基板の上に該第１導電型基板よりも第１導電型不純物濃度が低くされたエピタキシャル膜にて構成されたドリフト層（２）が形成された、エピ基板にて構成されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体基板。
【請求項５】
前記ドリフト層は、第１導電型不純物濃度が１．０×１０１５〜５．０×１０１６／ｃｍ３とされている請求項４に記載の炭化珪素半導体基板。
【請求項６】
前記ドリフト層における少数キャリアのライフタイムが１μｓｅｃ以下である請求項４または５に記載の炭化珪素半導体基板。
【請求項７】
前記ドリフト層にはＺ１／２センターが導入されており、該Ｚ１／２センターの密度が２×１０１３ｃｍ−３以上である請求項４ないし６のいずれか１つに記載の炭化珪素半導体基板。
【請求項８】
請求項４ないし７のいずれか１つに記載の前記炭化珪素半導体基板を用いて形成された縦型ＭＯＳＦＥＴを有する炭化珪素半導体装置であって、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に配置されたゲート電極（８）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
前記第１導電型基板の裏面側に形成されたドレイン電極（１２）と、を含む前記縦型ＭＯＳＦＥＴを有する炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体基板およびＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
近年、低損失インバータの実現などを目的としてパワーデバイス開発が行われており、パワーデバイスとして、ＳｉＣ−ＭＯＳＦＥＴが開発されている。例えば、ＳｉＣ−ＭＯＳＦＥＴをインバータのスイッチング素子として用いる場合、ＳｉＣ−ＭＯＳＦＥＴのオンオフ切り替えの際に負荷電流が流れ、素子破壊に至る可能性があるため、還流ダイオードの併設が必要となる。
【０００３】
還流ダイオードを別素子として備える場合、デバイス数が増えることになり、コスト増となるため、ＳｉＣ−ＭＯＳＦＥＴでは、構造上、寄生的に備えられるＰＮダイオードを還流ダイオードとして用いている。例えば、ＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型基板の上にｎ−型ドリフト層とｐ型ベース領域およびｎ＋型ソース領域が順に形成された構造とされ、ｎ−型ドリフト層とｐ型ベース領域とのＰＮ接合によって、寄生ＰＮダイオードが構成される。したがって、ＳｉＣ−ＭＯＳＦＥＴがインバータに適用された場合に、その寄生ＰＮダイオードを還流ダイオードとして用いることで還流ダイオードを別途備えなくても良くなり、部品点数削減が可能となる（以下、この寄生ＰＮダイオードを寄生ＦＷＤという）。
【０００４】
ここで、寄生ＦＷＤがダイオード動作させられた場合、ｐ型ベース領域側からｎ−型ドリフト層中に拡散した少数キャリアとなる正孔とｎ−型ドリフト層中の電子が再結合する。このときの再結合エネルギーによって、エピタキシャル膜で構成されたｎ−型ドリフト層中の基底面転位（以下、ＢＰＤという）が拡大してシングルショックレースタッキングフォルトという積層欠陥（以下、ＳＦという）になる。ＢＰＤは線状欠陥であるために、ＳｉＣ半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無いが、ＳＦになると、セル領域内における占有面積が広くなり、順方向電圧（以下、Ｖｆという）劣化など素子動作に及ぼす影響が大きくなる。
【０００５】
このような再結合エネルギーによる素子動作に及ぼす影響を低減するには、寄生ＦＷＤを駆動させた際の再結合電流が基板に到達しない設計が必要となる。これを実現する構造として、非特許文献１に、ｎ−型ドリフト層とｎ＋型基板との間に、キャリアライフタイムを短くするために、ｎ−型ドリフト層よりもｎ型不純物濃度が高い１×１０１８ｃｍ−３以上の濃度とされた再結合促進層を形成する構造が提案されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T.Tawara, et.al. Materials Science Forum, Vols 897(2016), p419-422
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、再結合促進層を備えることでキャリアが再結合し易くなるようにできるものの、ｎ−型ドリフト層よりもｎ型不純物濃度を高くし、かつ、不純物としてバナジウムやチタンなどの遷移元素を用いて再結合促進層を形成することになる。このため、エピタキシャル膜の膜厚の増加によるコスト増や、エピタキシャル膜の濃度・膜厚における測定上の課題によるウェハの保証が難しいといった課題があり、デバイス製造上で問題となる。
【０００８】
一方、Ｖｆ劣化などの素子動作への影響を引き起こす主要因は、高不純物濃度とされるｎ＋型基板中のＢＰＤであるという報告も有る。すなわち、ｎ＋型基板中に存在するＢＰＤがｎ−型ドリフト層に伝搬し、これがＳＦになるためである。ｎ＋型基板中に存在するＢＰＤをｎ−型ドリフト層において、素子への影響が少ない貫通刃状転位（以下、ＴＥＤという）に変換する技術の向上により、ｎ−型ドリフト層に伝搬するＢＰＤを減少させられているものの、ＢＰＤを無くすには至っていない。現状のｎ＋型基板では、５００〜数１０００ｃｍ−２の密度でＢＰＤが存在している。このため、ｎ＋型基板中に存在するＢＰＤの影響を抑制できるようにすることが重要である。
【０００９】
本発明は上記点に鑑みて、再結合促進層を備えなくても再結合エネルギーによる素子動作に及ぼす影響を低減することができるＳｉＣ半導体基板およびＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、第１導電型不純物がドープされることで第１導電型とされ、比抵抗が３０ｍΩｃｍ以下、かつ、第１導電型に対する少数キャリアのライフタイムが１００ｎｓｅｃ以下とされた第１導電型基板（１）を含むＳｉＣ半導体基板としている。
【００１１】
このように、第１導電型基板における少数キャリアのライフタイムが１００ｎｓｅｃ以下となるようにしている。このため、第１導電型基板を含むＳｉＣ半導体基板を用いて、例えば、縦型ＭＯＳＦＥＴのような半導体素子を形成した場合に、第１導電型基板に少数キャリアが到達しても、短い期間で消滅させられ、第１導電型基板に存在しているＢＰＤがＳＦになることを抑制することが可能となる。これにより、ＳＦに起因する素子動作に及ぼす影響を低減することができる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示す縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が適用されるインバータ回路の回路例を示した図である。
【図３（ａ）】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図３（ｂ）】図３（ａ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３（ｃ）】図３（ｂ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３（ｄ）】図３（ｃ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３（ｅ）】図３（ｄ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３（ｆ）】図３（ｅ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１６】
ＳｉＣ半導体装置には、例えば窒素（Ｎ）などのｎ型不純物が導入されたＳｉＣからなるｎ＋型基板１が用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ＋型基板１のｎ型不純物濃度は、例えば５．０×１０１８〜１．０×１０２０／ｃｍ３とされ、比抵抗が３０ｍΩｃｍ以下、例えば２０ｍΩｃｍ、かつ、少数キャリアとなる正孔のライフタイムが１００ｎｓｅｃ以下となっている。
【００１７】
ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長などによって形成されている。
【００１８】
ｎ−型ドリフト層２は、窒素などのｎ型不純物が導入されたｎ型ＳｉＣによって構成され、ｎ型不純物濃度が１．０×１０１５〜５．０×１０１６／ｃｍ３、厚さが５〜５０μｍ、例えば１０μｍとされている。また、ｎ−型ドリフト層２は、少数キャリアとなる正孔のライフタイムが１μｓｅｃ以下、好ましくは０．１μｓｅｃ以下とされている。また、ｎ−型ドリフト層２には、例えばＣ空孔に由来するＺ１／２センターが導入されていても良い。ｎ−型ドリフト層２中におけるＺ１／２センターの密度は、例えば２×１０１３／ｃｍ３以上となっている。このＺ１／２センターがライフタイムキラーとして機能することで、少数キャリアのライフタイムが１μｓｅｃ以下、好ましくは０．１μｓｅｃ以下とされている。
【００１９】
ここで、キャリアライフタイムについては、例えばμ−ＰＣＤ（Microwave Photo Conductivity Decay）法などによって測定することができる。μ−ＰＣＤ法は、マイクロ波の反射率の時間変化からライフタイムを非接触・非破壊で測定する方法であり、ライフタイムの測定方法として一般的なものである。例えば、波長３４９ｎｍのＹＬＦ−３ＨＧ、波長２６６ｎｍのＹＡＧ−４ＨＧなどのレーザを用いてμ−ＰＣＤ法による測定を行うことができる。また、μ−ＰＣＤ法に限らず、例えば時間分解フォトルミネッセンス（ＴＲＰＬ）法等の他の手法によってキャリアライフタイムを測定することもできる。
【００２０】
ｎ＋型基板１の少数キャリアのライフタイムについては、既存のμ−ＰＣＤ法を用いたライフタイム測定装置で測定できる下限値となる２．５ｎｓ以下となっていることまで確認されている。ｎ＋型基板１の少数キャリアのライフタイムについては、少なくとも１００ｎｓｅｃ以下であれば良いが、短いほど良く、２．５ｎｓ以下も実現可能である。
【００２１】
なお、ｎ−型ドリフト層２とｎ＋型基板１との境界位置には、必要に応じてｎ−型ドリフト層２よりも高濃度とされたバッファ層２ｂが形成してあっても良い。バッファ層２ｂについては、ｎ型不純物濃度がｎ＋型基板１とｎ−型ドリフト層２との間、例えば２×１０１９／ｃｍ３とし、厚さを例えば１μｍ程度の薄い膜とすることができ、ｎ−型ドリフト層２と同様に、エピタキシャル成長によって形成することができる。バッファ層２ｂについても、窒素などのｎ型不純物が導入されたｎ型ＳｉＣによって構成すれば良く、従来の再結合促進層のようなバナジウムやチタンなどを用いたものでなくて良い。
【００２２】
ｐ型ベース領域３は、チャネル領域が形成される部分で、アルミニウム（Ａｌ）などのｐ型不純物が導入されたｐ型ＳｉＣによって構成され、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度、厚みが０．５〜２μｍで構成されている。また、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
【００２３】
ｎ＋型ソース領域４は、窒素などのｎ型不純物が導入されたｎ型ＳｉＣによって構成され、ｎ−型ドリフト層２よりも高不純物濃度とされている。ｎ＋型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜２．０×１０１９／ｃｍ３、厚さ０．５〜２μｍ程度で構成されている。
【００２４】
また、ｎ−型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９ｃｍ３、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
【００２５】
なお、本実施形態では、ｐ型ディープ層５をｎ−型ドリフト層２の表層部にのみ形成した構造としたが、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するように形成しても良い。例えば、ｎ＋型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
【００２６】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２７】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ−型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。
【００２８】
ゲート絶縁膜７およびゲート電極８の表面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じてｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられている。なお、図１では、層間絶縁膜１０がゲートトレンチ６内にのみ残された状態とされた図とされているが、層間絶縁膜１０が形成されていない部分がコンタクトホール１０ａとなる。層間絶縁膜１０については、ゲートトレンチ６内に形成されている状態に限らず、ゲートトレンチ６よりも外側に形成された状態とされていても良い。
【００２９】
さらに、層間絶縁膜１０の上にはソース電極１１や図示しないゲート配線層などが形成されている。ソース電極１１は、コンタクトホール１０ａを通じて、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。
【００３０】
ソース電極１１やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ベース領域３のコンタクト領域と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１やゲート配線層は、層間絶縁膜１０上において互いに分離されて配置されることで電気的に絶縁されている。
【００３１】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３２】
このように構成された縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極８に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ６に接する部分のｐ型ベース領域３にチャネル領域を形成し、ドレイン−ソース間に電流を流すという動作を行う。
【００３３】
このようなＳｉＣ半導体装置における縦型ＭＯＳＦＥＴは、例えば、図２に示すようなインバータ回路２０に適用される。インバータ回路２０は、例えば三相モータ２１の駆動などに用いられ、直流電源２２を用いて三相モータ２１に対して交流電流を供給する際に用いられる。すなわち、インバータ回路２０は、直流電源２２に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。各相の上アームと下アームそれぞれが縦型ＭＯＳＦＥＴ２３で構成され、各縦型ＭＯＳＦＥＴ２３に対して還流ダイオード２４が並列接続されることでインバータ回路２０が路構成される。そして、本実施形態の場合、ｎ−型ドリフト層２とｐ型ベース領域３とによるＰＮ接合によって構成される寄生ＦＷＤが還流ダイオード２４として機能する。
【００３４】
具体的には、インバータ回路２０の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴ２３をオン、下アームの縦型ＭＯＳＦＥＴ２３をオフすることで負荷に対して電流供給を行う。また、その後、上アームの縦型ＭＯＳＦＥＴ２３をオフ、下アームの縦型ＭＯＳＦＥＴ２３をオンして電流供給を停止する。
【００３５】
このとき、例えば上アームの縦型ＭＯＳＦＥＴ２３をオンからオフに切り替えるときの動作は、次のようになる。
【００３６】
まず、上アームの縦型ＭＯＳＦＥＴ２３をオンしている際には、順バイアスで定常に通電している状態となるため、ドレイン側からｎ＋型基板１を介してｎ−型ドリフト層２内に電子が供給され、ソース側からｐ型ベース領域３に正孔が供給された状態となっている。さらに、順バイアスに基づく電界によって電子と正孔が移動し、ｎ−型ドリフト層２内やｐ型ベース領域３内にキャリアが満たされている状態になる。
【００３７】
次に、この状態から、上アームの縦型ＭＯＳＦＥＴ２３をオフに切り替えると、逆バイアスが与えられるため、各キャリアが順バイアス時に移動していた方向とは逆方向に逆流させられる。このため、上アームの縦型ＭＯＳＦＥＴにおいては、このターンオフ期間中に寄生ＦＷＤに逆方向の電流が流れることになる。
【００３８】
このとき、寄生ＦＷＤに大電流が流れる際に、少数キャリアのライフタイムが長いと、正孔がｎ＋型基板１まで到達し得る。高不純物濃度となっているｎ＋型基板１ではｎ−型ドリフト層２よりもＢＰＤが多いため、正孔が到達したときに、ＢＰＤがＳＦになったときの占有面積が増え、素子動作に及ぼす影響が大きくなるという問題を生じさせる。
【００３９】
これに対して、本実施形態のＳｉＣ半導体装置では、ｎ＋型基板１における少数キャリアのライフタイムが１００ｎｓｅｃ以下となるようにしている。このため、ｎ＋型基板１に少数キャリアが到達しても、短い期間で消滅させられ、ｎ＋型基板１やｎ＋型基板１とｎ−型ドリフト層２との界面付近に存在しているＢＰＤがＳＦになることを抑制することが可能となる。これにより、ＳＦに起因する素子動作に及ぼす影響を抑制することが可能となる。
【００４０】
なお、ＳｉＣ半導体装置に半導体素子としてＩＧＢＴを形成する場合には、オン抵抗低減に向けて伝導度変調効果を得られるよう、ライフタイムを長くするものであり、本実施形態のように少数キャリアのライフタイムを短くするというものでは無い。本実施形態のように、ＳｉＣ半導体装置に半導体素子として縦型ＭＯＳＦＥＴを形成する場合には、少数キャリアのライフタイムが短くなったとしても、素子動作や耐圧への影響が生じないようにできる。
【００４１】
また、従来は、ｎ＋型基板とｎ−型ドリフト層との間に、ｎ−型ドリフト層よりもｎ型不純物濃度が高くされた再結合促進層を備えることでキャリアライフタイムが短くなるようにしているが、本実施形態の構造によれば、その再結合促進層を備えなくても良くなる。このため、バナジウムなどの遷移元素が用いられる再結合促進層の製造工程を無くせる分、製造工程を簡略化できるし、再結合促進層の濃度や膜厚評価等を行わなくても良くなって製造工程が安定化する。その結果、ＳｉＣ半導体装置の製造コストを削減することが可能になる。また、再結合促進層を無くせる分、オン抵抗低減を図ることも可能になる。
【００４２】
さらに、キャリアライフタイムを短くできることから、ターンオフ時のサージを抑制でき、リカバリ損失の低減も可能になるという効果が得られる。
【００４３】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図３（ａ）〜図３（ｅ）を参照して説明する。
【００４４】
〔図３（ａ）に示す工程〕
まず、昇華再結晶法もしくはガス成長法などによってＳｉＣ単結晶で構成される種結晶上にＳｉＣ単結晶を結晶成長させてＳｉＣ単結晶インゴットを形成し、それをスライスする等によってウェハ状のｎ＋型基板１を作成する。このとき、ＳｉＣ単結晶にｎ型不純物となる窒素などドーパントガスを成長空間内に導入することで、ＳｉＣ単結晶のｎ型不純物濃度がｎ＋型基板１と同等の濃度となるようにしている。そして、ＳｉＣ単結晶の成長表面の温度が２３００〜２７００℃となるようにしている。
【００４５】
このように、成長表面の温度が２３００℃以上となる成長条件でＳｉＣ単結晶を成長させると、ＳｉＣ単結晶インゴットからｎ＋型基板１を作成したときに、ｎ＋型基板１の少数キャリアのライフタイムが低減される。これにより、少数キャリアのライフタイムが１００ｎｓｅｃ以下となるｎ＋型基板１を用意することができる。また、ＳｉＣ単結晶の成長条件のみではｎ＋型基板１の少数キャリアのライフタイムが１００ｎｓｅｃ以下とならない場合、もしくは、より少数キャリアのライフタイムを短くしたい場合、コンタミネーションとなる物質を導入する。コンタミネーションとなる物質としては、例えば鉄、ニオブ、チタン、タンタル、バナジウムなどのように、ＳｉＣに対して深い準位を作る不純物イオンを用いることができる。
【００４６】
そして、このように形成したｎ＋型基板１にて構成されるＳｉＣ半導体基板は、ｎ＋型基板１の少数キャリアのライフタイムが１００ｎｓｅｃ以下となっている。また、ｎ型不純物となるドーパントガスの導入量を制御したり、ガス成長法を適用する場合に原料ガスとして用いるシランやプロパンの導入量を制御したりしている。これにより、ｎ＋型基板１のｎ型不純物濃度が例えば５．０×１０１８〜１．０×１０２０／ｃｍ３、比抵抗が３０ｍΩｃｍ以下となる。
【００４７】
したがって、以下の工程において縦型ＭＯＳＦＥＴを形成したときに、オン抵抗が低く、かつ、少数キャリアのライフタイムを短くして素子動作に及ぼす影響を低減することができるＳｉＣ半導体基板とすることが可能となる。
【００４８】
また、ｎ＋型基板１の成長条件やコンタミネーションとなる物質の導入量に応じてｎ＋型基板１の少数キャリアのライフタイムを調整できる。例えば、コンタミネーションとなる物質の導入量については、導入する物質によって導入量が異なってくるが、導入量を増やすほどライフタイムが低下するという関係となる。このため、ＳｉＣ半導体装置が適用される条件に応じてコンタミネーションとなる物質の導入量を調整することで、ライフタイム調整を行うことができる。
【００４９】
具体的には、ＳｉＣ半導体装置を電流密度が数〜数十Ａ／ｃｍ２程度の低電流に適用する場合にはライフタイムを１００ｎｓｅｃ以下に調整している。また、ＳｉＣ半導体装置を電流密度が３５０数〜数十Ａ／ｃｍ２程度の大電流に適用する場合にはライフタイムを６０ｎｓｅｃ以下に調整している。さらに、ＳｉＣ半導体装置を電流密度が５００Ａ／ｃｍ２以上の更に大電流に適用する場合にはライフタイムを３０ｎｓｅｃ以下に調整している。このように、ＳｉＣ半導体装置が適用される電流範囲に応じて、ライフタイム調整を行うこともでき、ｎ＋型基板１を各電流範囲に対応する縦型ＭＯＳＦＥＴを形成できるＳｉＣ半導体基板にできる。
【００５０】
〔図３（ｂ）に示す工程〕
続いて、ＣＶＤ（chemical vapor deposition）装置などを用いて、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。例えば、ＣＶＤ法の場合、１５５０〜１６５０℃の温度下で、原料ガスとなるシランとプロパンに加えて水素のキャリアガスと窒素などのｎ型不純物のドーパントガスを導入してｎ−型ドリフト層２を形成する。このとき、例えば、シランの流量を２１０ｓｃｃｍ、プロパンの流量を７０ｓｃｃｍ、水素の流量を９８ｓｌｍ、窒素の流量を１５ｓｃｃｍとし、雰囲気圧力を１．３３×１０２〜６．６７×１０４Ｐａ（＝１〜５００Ｔｏｒｒ）としている。このような成長条件とすると、ｎ−型ドリフト層２の表面をできるだけ平坦面とすることが可能となる。このため、この後の工程において、イオン注入や少数キャリアのライフタイムを低下させるための処理を行った後でも表面粗度Ｒａを平坦面に近づけることが可能となる。実験によれば、ｎ−型ドリフト層２の表面粗度Ｒａを０．１ｎｍ以上１ｎｍ以下の範囲に収めることができていた。
また、このとき、濃度差による格子不整合を防ぐために必要に応じて、ｎ−型ドリフト層２を形成する前にｎ＋型基板１の主表面上にｎ−型ドリフト層２よりも高濃度としたバッファ層２ｂを形成しても良い。このようにして、ｎ＋型基板１上にｎ−型ドリフト層２が形成された所謂エピ基板が形成される。このエピ基板をＳｉＣ半導体基板として取り扱うこともできる。
【００５１】
この後、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ−型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成する。または、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入することでｐ型ベース領域３のコンタクト領域を形成する。これらの工程を行うことで、ｐ型ベース領域３およびｎ＋型ソース領域４を形成できる。
【００５２】
〔図３（ｃ）に示す工程〕
次に、１７００℃以上の温度でアニール処理を行う。ｎ−型ドリフト層２を形成する際のＣＶＤ等は、一般的に１５５０〜１６５０℃の温度下で行われる。ここでのアニール処理については、それよりも高温で行われるようにしている。このような高温でのアニール処理を行うことにより、ｎ−型ドリフト層２の少数キャリアのライフタイムを短くすることが可能となる。
【００５３】
また、アニール処理に加えて、もしくは、アニール処理に代えて、電子線もしくは陽電子線の照射工程を行うことによって、ｎ−型ドリフト層２の少数キャリアのライフタイムを短くすることも可能である。電子線もしくは陽電子線の照射工程を行うことで、例えばＣ空孔に由来するＺ１／２センターを導入することができ、ライフタイムキラーとして機能させられる。電子線もしくは陽電子線の照射工程のみを行っても良いが、アニール処理に加えて行えば、よりｎ−型ドリフト層２の少数キャリアのライフタイムを短くできる。電子線照射の場合、例えば、照射エネルギーを２００ｋｅＶとし、ドーズ量を２×１０１６ｃｍ−２とする。また、陽電子線照射の場合、例えば、照射エネルギーを１００ｅＶとし、ドーズ量を１×１０１６ｃｍ−２とする。
このように、アニール処理と電子線もしくは陽電子線の照射処理の少なくとも一方を行うことによってｎ−型ドリフト層２の少数キャリアのライフタイムを低下させることができる。これらいずれの処理も行っていない場合のｎ−型ドリフト層２の少数キャリアのライフタイムは、１μｓｅｃより大きくなるが、これらの少なくとも一方の処理を行うことでｎ−型ドリフト層２の少数キャリアのライフタイムは、１μｓｅｃ以下にできる。
【００５４】
なお、ここではアニール処理や電子線照射を行うことでｎ−型ドリフト層２の少数キャリアのライフタイムを低下させているが、これらアニール処理や電子線照射により、ｎ＋型基板１の少数キャリアのライフタイムを更に低下させることもできる。
〔図３（ｄ）に示す工程〕
次に、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００５５】
〔図３（ｅ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、例えばｎ型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にポリシリコンを残すことでゲート電極８を形成する。
【００５６】
〔図３（ｆ）に示す工程〕
ＣＶＤ装置などを用いて、ゲート絶縁膜７やゲート電極８の表面上に層間絶縁膜１０を成膜したのち、層間絶縁膜１０と共にゲート絶縁膜７をパターニングして不要部分を除去することで、コンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａを通じて、ｐ型ベース領域３およびｎ＋型ソース領域４の表面を露出させることが可能となる。
【００５７】
この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１２を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【００５８】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ｎ＋型基板１における少数キャリアのライフタイムが１００ｎｓｅｃ以下となるようにしている。このため、縦型ＭＯＳＦＥＴの寄生ＦＷＤに大電流が流れる際にｎ＋型基板１に少数キャリアが到達しても、短い期間で消滅させられ、ｎ＋型基板１やｎ＋型基板１とｎ−型ドリフト層２との界面付近に存在しているＢＰＤがＳＦになることを抑制することが可能となる。これにより、ＳＦに起因する素子動作に及ぼす影響を低減することが可能となる。
【００５９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６０】
例えば、上記実施形態では、アニール処理をｎ＋型ソース領域４の形成後、トレンチゲート構造の形成前に行うようにしたが、アニール処理のタイミングについて制限はなく、製造工程中のどの段階で行っても良い。ただし、ゲート絶縁膜７をシリコン酸化膜で構成する場合、高温のアニール処理を行うことによって溶融または蒸発してしまう可能性が有る。このため、ゲート絶縁膜７の形成前に行うようにするのが好ましい。
【００６１】
同様に、上記実施形態では、電子線もしくは陽電子線の照射工程をｎ＋型ソース領域４の形成後、トレンチゲート構造の形成前に行うようにしたが、照射タイミングについて制限はなく、製造工程中のどの段階で行っても良い。また、電子線もしくは陽電子線の照射をｐ型ベース領域３やｎ＋型ソース領域４側から行うようにしたが、ｎ＋型基板１側から照射するようにしてもよい。
【００６２】
また、上記したように、エピ基板をＳｉＣ半導体基板として取り扱うこともできる。この場合、ｎ＋型基板１だけでなくｎ−型ドリフト層２についても少数キャリアのライフタイムが短くしたものをＳｉＣ半導体基板として用いることで、より素子動作に及ぼす影響を低減することが可能となる。ｎ−型ドリフト層２の少数キャリアのライフタイムを短くするタイミングについて制限はないため、ｎ＋型基板１上にｎ−型ドリフト層２を形成した段階で行えば、ｎ−型ドリフト層２の少数キャリアのライフタイムが短くされたエピ基板が得られる。
【００６３】
また、上記実施形態では、縦型半導体素子として縦型ＭＯＳＦＥＴを例に挙げたが、少数キャリアのライフタイムを短くしても素子動作や耐圧に影響が無いユニポーラデバイスに対して本発明を適用することができる。
【００６４】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の縦型ＭＯＳＦＥＴであっても良い。すなわち、ｎ−型ドリフト層２とｎ＋型ソース領域４との間におけるｐ型ベース領域３の表面にゲート絶縁膜７が形成され、このゲート絶縁膜７の上にゲート電極８が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。
【００６５】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００６６】
２    ｎ−型ドリフト層
３    ｐ型ベース領域
４    ｎ＋型ソース領域
５    ｐ型ディープ層
７    ゲート絶縁膜
８    ゲート電極
１０  層間絶縁膜
１１  ソース電極
【図１】
2019140242.tif 000003
【図２】
2019140242.tif 000004
【図３（ａ）】
2019140242.tif 000005
【図３（ｂ）】
2019140242.tif 000006
【図３（ｃ）】
2019140242.tif 000007
【図３（ｄ）】
2019140242.tif 000008
【図３（ｅ）】
2019140242.tif 000009
【図３（ｆ）】
2019140242.tif 000010