(57)【要約】【課題】複数のメモリ領域を備える半導体記憶装置において、各々のメモリ領域の初期の閾値電圧を最適化することである。【解決手段】一実施の形態にかかる半導体記憶装置は、データが格納される第１のメモリ領域１１と、第１のメモリ領域に関連する情報が格納される第２のメモリ領域１２と、を備える。第１及び第２のメモリ領域に配置されているメモリセルの各々は、第２のメモリ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が第１のメモリ領域１１に配置されているメモリセルＭＣ１、ＭＣ２の初期の閾値電圧よりも高くなるように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
データが格納される第１のメモリ領域と、
前記第１のメモリ領域に関連する情報が格納される第２のメモリ領域と、を備え、
前記第１及び第２のメモリ領域に配置されているメモリセルの各々は、前記第２のメモリ領域に配置されているメモリセルの初期の閾値電圧が前記第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くなるように構成されている、
半導体記憶装置。
【請求項２】
前記第１のメモリ領域には、相補リード方式でデータが読み出されるメモリセル対が配置されており、
前記第２のメモリ領域には、参照リード方式でデータが読み出される複数のメモリセルが配置されており、
前記第２のメモリ領域に配置されている前記複数のメモリセルは、前記第１のメモリ領域に格納されているデータの状態を示すステータスフラグが前記第１のメモリ領域に関連する情報として格納可能に構成されており、
前記第２のメモリ領域に配置されている前記複数のメモリセルには同一のステータスフラグが格納される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のメモリ領域には第１のセンスアンプが配置されており、
前記第２のメモリ領域には第２のセンスアンプが配置されており、
前記第１のセンスアンプの入力端子にはそれぞれ、前記メモリセル対の各々と接続されたビット線が接続されており、
前記第２のセンスアンプの一方の入力端子には前記複数のメモリセルの各々が並列に接続されたビット線が接続されており、他方の入力端子には参照電流源が接続されている、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のセンスアンプは、前記複数のメモリセルの各々を流れる電流の合計電流と、前記参照電流源の参照電流とを比較することで、前記ステータスフラグの値を検出する、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１及び第２のメモリ領域に配置されているメモリセルの各々は同一のワード線に接続されており、
前記第２のメモリ領域に配置されている前記複数のメモリセルには、当該複数のメモリセルと同一のワード線に接続されている前記第１のメモリ領域のメモリセル対のデータの状態を示すステータスフラグが格納される、
請求項２に記載の半導体記憶装置。
【請求項６】
前記同一のワード線に接続されている前記第１及び第２のメモリ領域に配置さているメモリセルの各々は、消去動作が同時に行われる、請求項５に記載の半導体記憶装置。
【請求項７】
前記第２のメモリ領域には、前記第１のメモリ領域に関連する情報として前記第１のメモリ領域を動作させるための情報が格納されている、請求項１に記載の半導体記憶装置。
【請求項８】
前記第２のメモリ領域はエクストラ領域であり、前記第２のメモリ領域には前記第１のメモリ領域を動作させるための情報としてトリミングコードが格納されている、請求項７に記載の半導体記憶装置。
【請求項９】
前記第２のメモリ領域は、前記各々のメモリセルが接続されているビット線が延びる方向の端部側に設けられている、請求項７に記載の半導体記憶装置。
【請求項１０】
前記第２のメモリ領域に配置されているメモリセルにドーピングを実施することで、前記第２のメモリ領域に配置されているメモリセルの初期の閾値電圧を前記第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くする、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えば複数のメモリ領域を備える半導体記憶装置に関する。
【背景技術】
【０００２】
特許文献１に相補リード方式のフラッシュメモリが開示されている。相補リード方式のフラッシュメモリは、２つの書換え可能な不揮発性メモリセルが対をなし、この一対のメモリセル（ツインセル）に１ビットの情報が格納される。ツインセルを構成する各メモリセルは、低閾値電圧状態、または高閾値電圧状態のいずれかの状態をとることができる。相補リード方式のフラッシュメモリにおいては、ツインセルを構成する２つのメモリセルを互いに異なる閾値電圧状態にすることで、１ビットの情報が記憶される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置は、データを記憶するデータ領域の他に、フラグ領域やエクストラ領域など半導体記憶装置の動作に必要な情報を記憶する領域を備える。例えば、フラグ領域には、データ領域に格納されているデータの状態を示すステータスフラグが格納される。また、例えば、エクストラ領域には、初期の半導体記憶装置の立ち上げに必要な情報（トリミングコードなど）が格納される。
【０００５】
このように、半導体記憶装置には複数のメモリ領域が設けられており、これら複数のメモリ領域に格納されるデータの重要度や読み出しのタイミング等にも違いがある。ここで、フラッシュメモリ等の半導体記憶装置では、各々のメモリセルにおける閾値電圧の状態（低閾値電圧状態または高閾値電圧状態）を用いて情報を記憶するが、上述のように半導体記憶装置が複数のメモリ領域を備える場合は、各々のメモリ領域の使用状態等を考慮して、各々のメモリ領域における初期の閾値電圧を最適化する必要がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態にかかる半導体記憶装置は、第１及び第２のメモリ領域を備え、第１及び第２のメモリ領域に配置されているメモリセルの各々は、第２のメモリ領域に配置されているメモリセルの初期の閾値電圧が第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くなるように構成されている。
【発明の効果】
【０００８】
前記一実施の形態によれば、複数のメモリ領域を備える半導体記憶装置において、各々のメモリ領域の初期の閾値電圧を最適化することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体記憶装置の構成例を示すブロック図である。
【図２】実施の形態１にかかる半導体記憶装置が備えるメモリセルの構成例を示す図である。
【図３】ツインセルを構成しているメモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２の分布を示す図である。（ａ）はデータ「１」が格納されている状態を示し、（ｂ）はデータ「０」が格納されている状態を示し、（ｃ）はデータが不定である場合を示す。
【図４】データ領域に配置されているツインセルの構成例及び読み出し動作を説明するための図である。
【図５】フラグ領域に配置されている複数のメモリセルの構成例及び読み出し動作を説明するための図である。
【図６】各々のメモリセルの読み出し時のＩ−Ｖ特性を示すグラフである（初期の閾値電圧を調整しない場合）。
【図７】各々のメモリセルの読み出し時のＩ−Ｖ特性を示すグラフである（初期の閾値電圧を調整した場合）。
【図８】フラグ領域に配置されている複数のメモリセルの他の構成例を示す図である。
【図９】実施の形態１にかかる半導体記憶装置の全体構成を示す図である。
【図１０】実施の形態２にかかる半導体記憶装置の全体構成を示す図である。
【図１１】メモリセルを１６０℃の環境下で放置した際の、メモリセルのリテンション時間とＶｔとの関係を示すグラフである。
【図１２】実施の形態１、２にかかる半導体記憶装置の搭載例を示すブロック図である。
【発明を実施するための形態】
【００１０】
まず、実施の形態にかかる半導体記憶装置の概要について説明する。
実施の形態にかかる半導体記憶装置は、例えばフラッシュメモリ等の不揮発性メモリである。実施の形態にかかる半導体記憶装置は、データが格納される第１のメモリ領域と、第１のメモリ領域に関連する情報が格納される第２のメモリ領域と、を備える。第１及び第２のメモリ領域に配置されているメモリセルの各々は、第２のメモリ領域に配置されているメモリセルの初期の閾値電圧が第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くなるように構成されている。
【００１１】
実施の形態にかかる半導体記憶装置では、このように第２のメモリ領域に配置されているメモリセルの初期の閾値電圧が第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くなるように構成することで、各々のメモリ領域の初期の閾値電圧を最適化している。なお、「初期の閾値電圧」とは、半導体記憶装置を製造した後のメモリセルの閾値電圧に対応している。また、「初期の閾値電圧」は、メモリセルの電荷保持領域に電荷がたまっていない状態における閾値電圧に対応していることもある。この状態は、中性閾値状態やニュートラル状態とも称される。
【００１２】
上記構成において、第１のメモリ領域はデータが格納されるデータ領域である。また、第２のメモリ領域は、第１のメモリ領域に関連する情報が格納されるフラグ領域やエクストラ領域である。例えば、フラグ領域には、データ領域に格納されているデータの状態を示すステータスフラグが格納される。また、例えば、エクストラ領域には、第１のメモリ領域を動作させるための情報（トリミングコードなど）、換言すると、半導体記憶装置の立ち上げの初期段階に必要な情報が格納される。
【００１３】
以下で説明するように、実施の形態１では、第２のメモリ領域がフラグ領域である半導体記憶装置の構成例について説明する。また、実施の形態２では、第２のメモリ領域がエクストラ領域である半導体記憶装置の構成例について説明する。なお、以下で説明する実施の形態１および実施の形態２に示す構成は一例であり、本実施の形態にかかる半導体記憶装置は、第２のメモリ領域に配置されているメモリセルの初期の閾値電圧が第１のメモリ領域に配置されているメモリセルの初期の閾値電圧よりも高くなるように構成されている半導体記憶装置であれば、実施の形態１、２に示す構成に限定されることはない。
【００１４】
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。
図１は、実施の形態１にかかる半導体記憶装置の構成例を示すブロック図である。図１に示すように、本実施の形態にかかる半導体記憶装置１は、メモリアレイ１０を備える。メモリアレイ１０は、データ領域１１（第１のメモリ領域）とフラグ領域１２（第２のメモリ領域）とを備える。
【００１５】
データ領域１１にはデータが格納される。具体的には、データ領域１１にはメモリセルＭＣ１とメモリセルＭＣ２とで構成されるメモリセル対１５（以下、ツインセル１５と記載する場合もある）が複数配置されている。メモリセルＭＣ１はワード線ＷＬとビット線ＢＬ１とに接続されており、メモリセルＭＣ２はワード線ＷＬとビット線ＢＬ２とに接続されている。
【００１６】
メモリアレイ１０のビット線ＢＬ１、ＢＬ２が伸びる方向の端部側（下側）には複数のセンスアンプＳＡが配置さている。ビット線ＢＬ１は、トランジスタＴｒ１を介してセンスアンプＳＡの一方の入力端子に接続さている。ビット線ＢＬ２は、トランジスタＴｒ２を介してセンスアンプＳＡの他方の入力端子に接続さている。トランジスタＴｒ１、Ｔｒ２のゲートには、ビット線ＢＬ１、ＢＬ２とセンスアンプＳＡとの接続を制御するための制御信号Ｃｔｒｌ_ＳＡが供給される。図１に示す構成例では、トランジスタＴｒ１、Ｔｒ２をＰ型トランジスタで構成しているので、制御信号Ｃｔｒｌ_ＳＡがロウレベルのときに、ビット線ＢＬ１、ＢＬ２とセンスアンプＳＡとが接続され、制御信号Ｃｔｒｌ_ＳＡがハイレベルのときに、ビット線ＢＬ１、ＢＬ２とセンスアンプＳＡとが切断される。
【００１７】
データ領域１１では、メモリセルＭＣ１とメモリセルＭＣ２とで構成されるツインセル１５に１ビットのデータが格納される。ツインセル１５に格納されているデータは、相補リード方式で読み出される。
【００１８】
図２は、本実施の形態にかかる半導体記憶装置が備えるメモリセルＭＣ１、ＭＣ２の構成例を示す図である。図２に示すように各々のメモリセルＭＣ１、ＭＣ２は、ソース領域Ｓ、ドレイン領域Ｄ、ソース領域Ｓとドレイン領域Ｄとの間のチャネル形成領域２３、コントロールゲートＣＧ、メモリゲートＭＧ、電荷トラップ領域２１、及びゲート絶縁膜２２を備える。コントロールゲートＣＧおよびメモリゲートＭＧは、チャネル形成領域２３の上側にゲート絶縁膜２２を介して形成されている。メモリゲートＭＧとチャネル形成領域２３との間には、電荷トラップ領域２１が形成されている。電荷トラップ領域２１は、例えばシリコンナイトライド等を用いて形成することができる。図２に示すようにメモリセルＭＣ１、ＭＣ２は、スプリットゲート型のフラッシュメモリセル（例えば、ＳＧ−ＭＯＮＯＳ）である。
【００１９】
図１、図２に示すように、各々のメモリセルＭＣ１、ＭＣ２のドレイン領域Ｄはビット線ＢＬ１、ＢＬ２に接続されており、ソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬ（図１において不図示）に接続されている。
【００２０】
図２に示すメモリセルＭＣ１、ＭＣ２の構成例において、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２は、メモリセルＭＣ１、ＭＣ２の電荷トラップ領域２１にトラップされている電子の量によって変化する。具体的には、メモリセルＭＣ１、ＭＣ２の電荷トラップ領域２１にトラップされている電子の量が多い場合は、閾値電圧Ｖｔ１、Ｖｔ２が上昇する。逆に、メモリセルＭＣ１、ＭＣ２の電荷トラップ領域２１にトラップされている電子の量が少ない場合は、閾値電圧Ｖｔ１、Ｖｔ２が低下する。
【００２１】
メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２を上昇させる場合は、例えば、メモリセルＭＣ１、ＭＣ２の各電圧値を、ＶＤ＝０Ｖ、ＶＣＧ＝１．５Ｖ、ＶＭＧ＝１０Ｖ、ＶＳＬ＝６Ｖに設定する。このように各電圧値を設定することで、ソース領域Ｓからドレイン領域Ｄに書き込み電流が流れ、コントロールゲートＣＧとメモリゲートＭＧの境界部分で発生したホットエレクトロンが電荷トラップ領域２１に注入され、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２が上昇する。この状態を「高閾値電圧状態」、「書き込み状態」と表現する場合もある。
【００２２】
一方、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２を低下させる場合は、例えば、メモリセルＭＣ１、ＭＣ２の各電圧値を、ＶＤ＝０Ｖ、ＶＣＧ＝０Ｖ、ＶＭＧ＝−１０Ｖ、ＶＳＬ＝６Ｖに設定する。このように各電圧値を設定することで、ＳＬジャンクションとメモリゲートＭＧとの間に高電界が印加され、ＢｔｏＢ（バンドｔｏバンドトンネリング）によりホットホールが発生する。このホットホールが、電荷トラップ領域２１に注入され、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２が低下する。この状態を「低閾値電圧状態」、「消去状態」と表現する場合もある。
【００２３】
また、メモリセルＭＣ１、ＭＣ２からデータを読み出す場合は、例えば、メモリセルＭＣ１、ＭＣ２の各電圧値を、ＶＤ＝１．５Ｖ、ＶＣＧ＝１．５Ｖ、ＶＭＧ＝０Ｖ、ＶＳＬ＝０Ｖに設定する。このように各電圧値を設定することで、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２が低い場合は、メモリセルＭＣ１、ＭＣ２がオン状態（電流が流れやすい状態）となり、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２が高い場合は、メモリセルＭＣ１、ＭＣ２がオフ状態（電流が流れにくい状態）となる。
【００２４】
なお、本実施の形態にかかる半導体装置において、上記で示したメモリセルＭＣ１、ＭＣ２の各電圧値ＶＤ、ＶＣＧ、ＶＭＧ、ＶＳＬの設定値は一例であり、これら以外の設定値を用いてもよい。また、図２に示したメモリセルＭＣ１、ＭＣ２の構成は一例であり、本実施の形態にかかる半導体記憶装置では図２に示した構成以外のメモリセルを用いてもよい。
【００２５】
図３は、ツインセル１５を構成しているメモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２の分布を示す図である。ツインセル１５は、メモリセルＭＣ１の閾値電圧Ｖｔ１とメモリセルＭＣ２の閾値電圧Ｖｔ２との大小関係に応じて定義したデータを保持可能に構成されている。
【００２６】
例えば、図３（ａ）に示すように、メモリセルＭＣ２の閾値電圧Ｖｔ２がメモリセルＭＣ１の閾値電圧Ｖｔ１よりも高い場合、ツインセル１５にはデータ「１」が書き込まれている。換言すると、メモリセルＭＣ１の閾値電圧Ｖｔ１が低閾値電圧状態、メモリセルＭＣ２の閾値電圧Ｖｔ２が高閾値電圧状態の場合、ツインセル１５にはデータ「１」が書き込まれている。
【００２７】
逆に、図３（ｂ）に示すように、メモリセルＭＣ１の閾値電圧Ｖｔ１がメモリセルＭＣ２の閾値電圧Ｖｔ２よりも高い場合、ツインセル１５にはデータ「０」が書き込まれている。換言すると、メモリセルＭＣ１の閾値電圧Ｖｔ１が高閾値電圧状態、メモリセルＭＣ２の閾値電圧Ｖｔ２が低閾値電圧状態の場合、ツインセル１５にはデータ「０」が書き込まれている。
【００２８】
なお、低閾値電圧状態とは、メモリセルを構成するトランジスタ（図２参照）の閾値電圧が所定の基準値未満である状態をいう。また、高閾値電圧状態とは、メモリセルを構成するトランジスタの閾値電圧が所定の基準値以上である状態をいう。
【００２９】
また、メモリセルＭＣ１を「ポジメモリ」と、メモリセルＭＣ２を「ネガメモリ」と称する場合もある。また、本実施の形態では、メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２とツインセル１５のデータ（「１」、「０」の状態）との関係を、図３に示す場合と逆になるように定義してもよい。つまり、メモリセルＭＣ１の閾値電圧Ｖｔ１がメモリセルＭＣ２の閾値電圧Ｖｔ２よりも高い場合、ツインセル１５にデータ「１」が書き込まれている状態としてもよい。また、メモリセルＭＣ２の閾値電圧Ｖｔ２がメモリセルＭＣ１の閾値電圧Ｖｔ１よりも高い場合、ツインセル１５にデータ「０」が書き込まれている状態としてもよい。
【００３０】
また、図３（ｃ）に示すように、メモリセルＭＣ１の閾値電圧Ｖｔ１とメモリセルＭＣ２の閾値電圧Ｖｔ２とが共に低閾値電圧状態である場合は、消去状態（イニシャライズ状態）であることを示す。消去状態の場合、ツインセルからの読み出し結果は、不定になる。すなわち、閾値電圧Ｖｔ１とＶｔ２の大小関係に応じて、読み出された値が、「１」である場合も、「０」である場合もあり、一意に定まらない。
【００３１】
図４は、データ領域に配置されているツインセル１５の構成例及び読み出し動作を説明するための図である。図４に示すように、メモリセルＭＣ１のドレイン領域Ｄ（図２参照）はビット線ＢＬ１に接続されており、ソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続されている。また、メモリセルＭＣ２のドレイン領域Ｄはビット線ＢＬ２に接続されており、ソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続されている。
【００３２】
このようなメモリセルＭＣ１、ＭＣ２へのデータの書き込み、及びメモリセルＭＣ１、ＭＣ２からのデータの読み出しは、メモリ制御回路（不図示）を用いて実施することができる。具体的には、メモリ制御回路（不図示）を用いてビット線ＢＬ１、ＢＬ２、ワード線ＷＬ、メモリゲート選択線ＭＧＬ、ソース線ＳＬ等を制御することで、メモリセルＭＣ１、ＭＣ２へのデータの書き込み、及びメモリセルＭＣ１、ＭＣ２からのデータの読み出しを実施することができる。
【００３３】
以下、データの読み出し動作について詳細に説明する。メモリセルＭＣ１、ＭＣ２の閾値電圧Ｖｔ１、Ｖｔ２の状態、換言するとツインセル１５に格納されているデータは、データ領域１１に設けられているセンスアンプＳＡを用いて読み出される。このときツインセル１５に格納されているデータは、相補リード方式を用いて読み出される。
【００３４】
具体的には、まず、メモリセルＭＣ１に接続されたビット線ＢＬ１とメモリセルＭＣ２に接続されたビット線ＢＬ２とが所定の電圧（例えば、ＶＤ＝１．５Ｖ）になるようにプリチャージされる。その後、ワード線ＷＬをハイレベル状態にして、メモリセルＭＣ１、ＭＣ２のコントロールゲートの電圧をハイレベル（例えば、ＶＣＧ＝１．５Ｖ）にする。これにより、メモリセルＭＣ１の閾値電圧状態に応じた電流がメモリセルＭＣ１に流れて、ビット線ＢＬ１がディスチャージされる。同様に、メモリセルＭＣ２の閾値電圧状態に応じた電流がメモリセルＭＣ２に流れて、ビット線ＢＬ２がディスチャージされる。そして、所定のセンスタイミングにおいて、ビット線ＢＬ１とビット線ＢＬ２との電圧差をセンスアンプＳＡを用いてセンスすることで、ツインセル１５に格納されているデータを検出することができる。
【００３５】
具体的には、メモリセルＭＣ１の閾値電圧Ｖｔ１が低く、メモリセルＭＣ２の閾値電圧Ｖｔ２が高い場合は、メモリセルＭＣ１は電流が流れやすい状態となり、メモリセルＭＣ２は電流が流れにくい状態となる。この場合は、ビット線ＢＬ１の電圧がビット線ＢＬ２の電圧よりも低くなる。センスアンプＳＡはこれらのビット線ＢＬ１、ＢＬ２の電位差を検出することで、ツインセル１５にデータ「１」が格納されていると判断することができる。
【００３６】
逆に、メモリセルＭＣ１の閾値電圧Ｖｔ１が高く、メモリセルＭＣ２の閾値電圧Ｖｔ２が低い場合は、メモリセルＭＣ１は電流が流れにくい状態となり、メモリセルＭＣ２は電流が流れやすい状態となる。この場合は、ビット線ＢＬ１の電圧がビット線ＢＬ２の電圧よりも高くなる。センスアンプＳＡはこれらのビット線ＢＬ１、ＢＬ２の電位差を検出することで、ツインセル１５にデータ「０」が格納されていると判断することができる。
【００３７】
次に、図１に示す半導体記憶装置１が備えるメモリアレイ１０のフラグ領域１２について説明する。フラグ領域１２には、データ領域１１に格納されているデータの状態を示すステータスフラグが格納される。フラグ領域１２には、複数のメモリセル１６が配置されている。複数のメモリセル１６のうちのメモリセルＭＣ１ｆは、ワード線ＷＬとビット線ＢＬ１ｆとに接続されており、メモリセルＭＣ２ｆはワード線ＷＬとビット線ＢＬ２とに接続されている。フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆについても、図２に示したメモリセルを用いて構成することができる。
【００３８】
メモリアレイ１０のビット線ＢＬ１ｆ、ＢＬ２ｆが伸びる方向の端部側（下側）にはセンスアンプＳＡｆが配置さている。センスアンプＳＡｆの一方の入力端子にはメモリセルＭＣ１ｆ、ＭＣ２ｆの各々が並列に接続されたビット線ＢＬｆが接続されており、他方の入力端子には参照電流源Ｉｒｅｆが接続されている。具体的には、ビット線ＢＬ１ｆは、トランジスタＴｒ１ｆを介してビット線ＢＬｆに接続されている。また、ビット線ＢＬ２ｆは、トランジスタＴｒ２ｆを介してビット線ＢＬｆに接続されている。ビット線ＢＬｆは、センスアンプＳＡｆの一方の入力端子に接続されている。
【００３９】
トランジスタＴｒ１ｆ、Ｔｒ２ｆのゲートには、ビット線ＢＬ１ｆ、ＢＬ２ｆとセンスアンプＳＡｆとの接続を制御するための制御信号Ｃｔｒｌ_ＳＡが供給される。図１に示す構成例では、トランジスタＴｒ１ｆ、Ｔｒ２ｆをＰ型トランジスタで構成しているので、制御信号Ｃｔｒｌ_ＳＡがロウレベルのときに、ビット線ＢＬ１ｆ、ＢＬ２ｆとセンスアンプＳＡｆとが接続され、制御信号Ｃｔｒｌ_ＳＡがハイレベルのときに、ビット線ＢＬ１ｆ、ＢＬ２ｆとセンスアンプＳＡｆとが切断される。
【００４０】
図１に示すように、データ領域１１に配置されているメモリセルＭＣ１、ＭＣ２、及びフラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆは各々、同一のワード線ＷＬに接続されている。また、データ領域１１に配置されているトランジスタＴｒ１、Ｔｒ２、及びフラグ領域１２に配置さているトランジスタＴｒ１ｆ、Ｔｒ２ｆは各々、同一の信号線に接続されており、これらのトランジスタには同一の制御信号Ｃｔｒｌ_ＳＡが供給される。
【００４１】
また、フラグ領域１２に配置されている複数のメモリセルＭＣ１ｆ、ＭＣ２ｆには、同一のステータスフラグが格納される。つまり、図１示す構成例では、２つのメモリセルＭＣ１ｆ、ＭＣ２ｆを一組として、同一のステータスフラグを格納する。ここで、ステータスフラグとは、データ領域１１のメモリセルＭＣ１、ＭＣ２にデータが格納されているか否かの状態を示すフラグである。換言すると、ステータスフラグとは、フラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆと同一のワード線ＷＬに接続されたデータ領域１１のメモリセルＭＣ１、ＭＣ２のデータのデータ格納状態を示すフラグである。
【００４２】
具体的には、同一のワード線ＷＬに接続されているデータ領域１１のメモリセルＭＣ１、ＭＣ２において、データが書き込まれている状態であるか、データが消去されている状態であるかを示すフラグである。なお、データが書き込まれている状態（書き込み状態）は、データが記憶されている状態、又はデータが有効な状態ともいえる。同様に、データが消去されている状態（消去状態）は、データが書き込まれていない状態、又はデータが無効な状態ともいえる。
【００４３】
本実施の形態では、データ領域１１のメモリセルＭＣ１、ＭＣ２が共に消去状態（低閾値電圧状態）である場合、ステータスフラグ値として、「１」がフラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆのそれぞれに格納される。この場合は、メモリセルＭＣ１ｆ、ＭＣ２ｆは、いずれも低閾値電圧状態に設定されている。また、データ領域１１のメモリセルＭＣ１、ＭＣ２にデータが書き込まれた状態である場合、ステータスフラグ値として、「０」がフラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆのそれぞれに格納される。この場合は、メモリセルＭＣ１ｆ、ＭＣ２ｆ共に高閾値電圧状態に設定される。
【００４４】
例えば、本実施の形態では、ステータスフラグを格納するためのメモリセルＭＣ１ｆ、ＭＣ２ｆは、データ領域１１のメモリセルＭＣ１、ＭＣ２の消去単位毎に設けてもよい。例えば、データ領域１１の消去単位が同一のワード線ＷＬに接続されているメモリセルＭＣ１、ＭＣ２毎である場合は、ステータスフラグを格納するためのメモリセルＭＣ１ｆ、ＭＣ２ｆは、ワード線ＷＬ毎に設けることができる。このとき、同一のワード線に接続されているデータ領域１１およびフラグ領域１２のメモリセルの各々（つまり、メモリセルＭＣ１、ＭＣ２、ＭＣ１ｆ、ＭＣ２ｆ）の消去動作は、同時に行われるようにしてもよい。
【００４５】
本実施の形態では、フラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆに格納されているデータは、参照リード方式で読み出される。
【００４６】
図５は、フラグ領域１２に配置されている複数のメモリセル１６の構成例及び読み出し動作を説明するための図である。図５に示すように、メモリセルＭＣ１ｆのドレイン領域Ｄ（図２参照）はビット線ＢＬ１ｆに接続されており、ソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続されている。また、メモリセルＭＣ２ｆのドレイン領域Ｄはビット線ＢＬ２ｆに接続されており、ソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続されている。
【００４７】
フラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆに格納されているデータは、参照リード方式を用いて読み出される。具体的には、まず、メモリセルＭＣ１ｆ、ＭＣ２ｆのそれぞれに接続されたビット線ＢＬ１ｆ、ＢＬ２ｆと信号線ＩＬとが所定の電圧になるようプリチャージされる。その後、ワード線ＷＬをハイレベル状態にして、メモリセルＭＣ１ｆ、ＭＣ２ｆのコントロールゲートの電圧をハイレベルにする。これにより、メモリセルＭＣ１ｆ、ＭＣ２ｆの閾値電圧状態に応じた電流がメモリセルＭＣ１ｆ、ＭＣ２ｆに流れて、ビット線ＢＬ１ｆ、ＢＬ２ｆがディスチャージされる。また、参照電流源Ｉｒｅｆに電流が流れて信号線ＩＬがディスチャージされる。そして、所定のセンスタイミングにおいて、センスアンプＳＡｆを用いてビット線ＢＬｆと信号線ＩＬとの電圧差をセンスする。これにより、メモリセルＭＣ１ｆ、ＭＣ２ｆに格納されているデータを検出することができる。換言すると、センスアンプＳＡｆは、メモリセルＭＣ１ｆ、ＭＣ２ｆの各々を流れる電流の合計電流と、参照電流源Ｉｒｅｆの参照電流とを比較することで、ステータスフラグの値を検出することができる。
【００４８】
具体的に説明すると、メモリセルＭＣ１ｆ、ＭＣ２ｆの閾値電圧Ｖｔ１ｆ、Ｖｔ２ｆが共に低閾値電圧状態である場合は、メモリセルＭＣ１ｆ、ＭＣ２ｆは電流が流れやすい状態である。この場合は、センスアンプの一方の入力端子に接続されているビット線ＢＬｆの電圧が信号線ＩＬの電圧よりも低くなる。センスアンプＳＡｆはビット線ＢＬｆと信号線ＩＬの電位差を検出することで、メモリセルＭＣ１ｆ、ＭＣ２ｆにデータ「１」が格納されていると判断することができる。
【００４９】
逆に、メモリセルＭＣ１ｆ、ＭＣ２ｆの閾値電圧Ｖｔ１ｆ、Ｖｔ２ｆが共に高閾値電圧状態である場合は、メモリセルＭＣ１ｆ、ＭＣ２ｆは電流が流れにくい状態である。この場合は、センスアンプの一方の入力端子に接続されているビット線ＢＬｆの電圧が信号線ＩＬの電圧よりも高くなる。センスアンプＳＡｆはビット線ＢＬｆと信号線ＩＬの電位差を検出することで、メモリセルＭＣ１ｆ、ＭＣ２ｆにデータ「０」が格納されていると判断することができる。
【００５０】
図６は、各々のメモリセルの読み出し時のＩ−Ｖ特性を示すグラフである。図６では、１ビット単セル（具体的には図４に示すメモリセルＭＣ１）の高閾値電圧状態における閾値電圧Ｖｔ_ａおよび低閾値電圧状態における閾値電圧Ｖｔ_ｂを示している。また、２ビット並列セル（具体的には、図５に示す互いに並列に接続されたメモリセルＭＣ１ｆとメモリセルＭＣ２ｆ）の高閾値電圧状態における閾値電圧Ｖｔｆ_ａおよび低閾値電圧状態における閾値電圧Ｖｔｆ_ｂを示している。
【００５１】
換言すると、図６に示す閾値電圧Ｖｔ_ａは、高閾値電圧状態の１ビット単セルＭＣ１に閾値定義電流が流れた際の電圧値を示しており、閾値電圧Ｖｔ_ｂは、低閾値電圧状態の１ビット単セルＭＣ１に閾値定義電流が流れた際の電圧値を示している。同様に、図６に示す閾値電圧Ｖｔｆ_ａは、高閾値電圧状態の２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）に閾値定義電流が流れた際の電圧値を示しおり、閾値電圧Ｖｔｆ_ｂは、低閾値電圧状態の２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）に閾値定義電流が流れた際の電圧値を示している。
【００５２】
なお、図６では、各々のメモリセルＭＣ１、ＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が調整されていない場合を示しており、各々のメモリセルＭＣ１、ＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧はそれぞれ略同一であるものとする。
【００５３】
図６に示すように、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）の高閾値電圧状態における閾値電圧Ｖｔｆ_ａは、１ビット単セルＭＣ１の高閾値電圧状態における閾値電圧Ｖｔ_ａよりも低い値となっている。同様に、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）の低閾値電圧状態における閾値電圧Ｖｔｆ_ｂは、１ビット単セルＭＣ１の低閾値電圧状態における閾値電圧Ｖｔ_ｂよりも低い値となっている。
【００５４】
このように２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）において閾値電圧Ｖｔｆ_ａ、Ｖｔｆ_ｂが低下する理由は、以下に説明するとおりである。すなわち、図５に示すように、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）は、メモリセルＭＣ１ｆとメモリセルＭＣ２ｆとがセンスアンプＳＡｆに対して並列に接続されている。具体的には、メモリセルＭＣ１ｆに接続されているビット線ＢＬ１ｆとメモリセルＭＣ２ｆに接続されているビット線ＢＬ２ｆとが、ビット線ＢＬｆを介してセンスアンプＳＡｆに並列に接続されている。
【００５５】
このため、センスアンプＳＡｆに接続されているビット線ＢＬｆには、ビット線ＢＬ１ｆから引き抜かれる電流とビット線ＢＬ２ｆから引き抜かれる電流とが流れるため、センスアンプＳＡｆで検出される電流は低下する。すなわち、各々のメモリセルＭＣ１ｆ、メモリセルＭＣ２ｆに流れる電流は、１ビット単セルＭＣ１に流れる電流と同じであるが、メモリセルＭＣ１ｆとメモリセルＭＣ２ｆとが互いに並列に接続されているため、センスアンプＳＡｆに接続されているビット線ＢＬｆから引き抜かれる電流は、１ビット単セルＭＣ１の場合の２倍となる。このため、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）では、見かけ上、１ビット単セルＭＣ１の場合と比べて閾値電圧が低下する。
【００５６】
本実施の形態にかかる半導体記憶装置では、このように２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）における閾値電圧低下を見かけ上抑制することで、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの閾値電圧を予め調整している。具体的には、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が、データ領域１１に配置されているメモリセルＭＣ１、ＭＣ２の初期の閾値電圧よりも高くなるように調整している。
【００５７】
図７は、各々のメモリセルの読み出し時のＩ−Ｖ特性を示すグラフであり、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧を調整した場合のＩ−Ｖ特性を示している。
【００５８】
上述のように、本実施の形態にかかる半導体記憶装置では、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が、データ領域１１に配置されているメモリセルＭＣ１、ＭＣ２の初期の閾値電圧よりも高くなるように調整している。このように初期の閾値電圧を調整することで、フラグ領域１２の各々のメモリセルＭＣ１ｆ、ＭＣ２ｆに流れる電流を、データ領域１１の各々のメモリセルＭＣ１、ＭＣ２に流れる電流よりも少なくすることができる。
【００５９】
すなわち、図５に示したように２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）では、センスアンプＳＡｆに接続されているビット線ＢＬｆには、ビット線ＢＬ１ｆから引き抜かれる電流とビット線ＢＬ２ｆから引き抜かれる電流とが流れるが、初期の閾値電圧を調整した場合は、各々のメモリセルＭＣ１ｆ、ＭＣ２ｆに流れる電流を少なくすることができる。よって、ビット線ＢＬ１ｆから引き抜かれる電流とビット線ＢＬ２ｆから引き抜かれる電流とを少なくすることができ、センスアンプＳＡｆに接続されているビット線ＢＬｆに流れる電流を少なくすることができる。したがって、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）の見かけ上の閾値電圧を高くすることができる。
【００６０】
このとき、センスアンプＳＡｆに接続されているビット線ＢＬｆに流れる電流と、１ビット単セルＭＣ１に流れる電流とを同程度とすることで、２ビット並列セル（ＭＣ１ｆ＋ＭＣ２ｆ）における閾値電圧Ｖｔｆ_ａ、Ｖｔ_ｂと１ビット単セルＭＣ１における閾値電圧Ｖｔ_ａ、Ｖｔ_ｂとをそれぞれ略同一にすることができる（図７参照）。
【００６１】
図８は、フラグ領域に配置されている複数のメモリセルの他の構成例を示す図である。図８では、フラグ領域１２に配置されている複数のメモリセル１７を４つのメモリセルＭＣ１ｆ〜ＭＣ４ｆ（クアッドセル）で構成している場合を示している。つまり、図８に示す構成では、４つのメモリセルＭＣ１ｆ〜ＭＣ４ｆが一組となって、同一のステータスフラグを格納する。
【００６２】
図８に示すように、各々のメモリセルＭＣ１ｆ〜ＭＣ４ｆのドレイン領域Ｄ（図２参照）はそれぞれビット線ＢＬ１ｆ〜ＢＬ４ｆに接続されている。また、各々のメモリセルＭＣ１ｆ〜ＭＣ４ｆのソース領域Ｓはソース線ＳＬに接続されており、コントロールゲートＣＧはワード線ＷＬに接続されており、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続されている。
【００６３】
センスアンプＳＡｆの一方の入力端子にはメモリセルＭＣ１ｆ〜ＭＣ４ｆの各々が並列に接続されたビット線ＢＬｆが接続されており、他方の入力端子には参照電流源Ｉｒｅｆが接続されている。各々のビット線ＢＬ１ｆ〜ＢＬ４ｆは、トランジスタＴｒ１ｆ〜Ｔｒ４ｆを介してビット線ＢＬｆに接続されている。トランジスタＴｒ１ｆ〜Ｔｒ４ｆのゲートには、ビット線ＢＬ１ｆ〜ＢＬ４ｆとセンスアンプＳＡｆとの接続を制御するための制御信号Ｃｔｒｌ_ＳＡが供給される。
【００６４】
フラグ領域１２のメモリセルＭＣ１ｆ〜ＭＣ４ｆの各々には、同一のステータスフラグが格納される。また、フラグ領域１２のメモリセルＭＣ１ｆ〜ＭＣ４ｆに格納されているデータは、参照リード方式を用いて読み出される。具体的には、まず、メモリセルＭＣ１ｆ〜ＭＣ４ｆのそれぞれに接続されたビット線ＢＬ１ｆ〜ＢＬ４ｆと信号線ＩＬとが所定の電圧になるようプリチャージされる。その後、ワード線ＷＬをハイレベル状態にして、メモリセルＭＣ１ｆ〜ＭＣ４ｆのコントロールゲートの電圧をハイレベルにする。これにより、メモリセルＭＣ１ｆ〜ＭＣ４ｆの閾値電圧状態に応じた電流がメモリセルＭＣ１ｆ〜ＭＣ４ｆに流れて、ビット線ＢＬ１ｆ〜ＢＬ４ｆがディスチャージされる。また、参照電流源Ｉｒｅｆに電流が流れて信号線ＩＬがディスチャージされる。そして、所定のセンスタイミングにおいて、ビット線ＢＬｆと信号線ＩＬとの電圧差をセンスアンプＳＡｆを用いてセンスする。これにより、メモリセルＭＣ１ｆ〜ＭＣ４ｆに格納されているデータを検出することができる。換言すると、センスアンプＳＡｆは、メモリセルＭＣ１ｆ〜ＭＣ４ｆの各々を流れる電流の合計電流と、参照電流源Ｉｒｅｆの参照電流とを比較することで、ステータスフラグの値を検出することができる。
【００６５】
具体的に説明すると、メモリセルＭＣ１ｆ〜ＭＣ４ｆの閾値電圧Ｖｔ１ｆ〜Ｖｔ４ｆが共に低閾値電圧状態である場合は、メモリセルＭＣ１ｆ〜ＭＣ４ｆは電流が流れやすい状態である。この場合は、センスアンプの一方の入力端子に接続されているビット線ＢＬｆの電圧が信号線ＩＬの電圧よりも低くなる。センスアンプＳＡｆはビット線ＢＬｆと信号線ＩＬの電位差を検出することで、メモリセルＭＣ１ｆ〜ＭＣ４ｆにデータ「１」が格納されていると判断することができる。
【００６６】
逆に、メモリセルＭＣ１ｆ〜ＭＣ４ｆの閾値電圧Ｖｔ１ｆ〜Ｖｔ４ｆが共に高閾値電圧状態である場合は、メモリセルＭＣ１ｆ〜ＭＣ４ｆは電流が流れにくい状態である。この場合は、センスアンプの一方の入力端子に接続されているビット線ＢＬｆの電圧が信号線ＩＬの電圧よりも高くなる。センスアンプＳＡｆはビット線ＢＬｆと信号線ＩＬの電位差を検出することで、メモリセルＭＣ１ｆ〜ＭＣ４ｆにデータ「０」が格納されていると判断することができる。
【００６７】
図５に示した構成では、２つのメモリセルＭＣ１ｆ、ＭＣ２ｆを一組として同一のステータスフラグを格納しているが、図８に示す構成では、４つのメモリセルＭＣ１ｆ〜ＭＣ４ｆを一組として同一のステータスフラグを格納している。したがって、図８に示す構成では、図５に示した構成と比べて、センスアンプＳＡｆに並列に接続されるメモリセルの数が多いため、１つ当たりのメモリセルに流れる電流を少なくすることができる。換言すると、各々のメモリセルＭＣ１ｆ〜ＭＣ４ｆの閾値電圧を高くすることができる。
【００６８】
なお、図５、図８に示した構成は一例であり、本実施の形態かかる半導体記憶装置では、同一のステータスフラグを格納する一組当たりのメモリセルの数は特に限定されることはなく、任意に決定することができる。
【００６９】
図９は、本実施の形態にかかる半導体記憶装置の全体構成を示す図である。図９に示すように、本実施の形態にかかる半導体記憶装置１のメモリアレイ１０は、横方向に伸びる複数のワード線ＷＬと、縦方向に伸びる複数のビット線とが交わるように配置されている。各々のメモリセルは、各々のワード線ＷＬと各々のビット線ＢＬとが交わる箇所に配置されている。メモリアレイ１０は、データ領域１１とフラグ領域１２とを備えており、フラグ領域１２は、メモリアレイ１０のワード線ＷＬが伸びる方向の端部側に設けられている。
【００７０】
本実施の形態にかかる半導体記憶装置１では、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が、データ領域１１に配置されているメモリセルＭＣ１、ＭＣ２の初期の閾値電圧よりも高くなるように調整している。例えば、半導体記憶装置１の製造時において、フラグ領域１２に追加でドーピングを実施することで、フラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧を高くすることができる。また、フラグ領域１２のメモリセルがメタルゲートで形成されている場合は、メタルゲートを構成する材料の割合を変えることで、フラグ領域１２のメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧を高くしてもよい。
【００７１】
上述のように、本実施の形態にかかる半導体記憶装置では、フラグ領域１２に配置されているメモリセルＭＣ１ｆ、ＭＣ２ｆの初期の閾値電圧が、データ領域１１に配置されているメモリセルＭＣ１、ＭＣ２の初期の閾値電圧よりも高くなるように調整している。よって、データ領域１１とフラグ領域１２とを備える半導体記憶装置において、各々のメモリ領域の初期の閾値電圧を最適化することができる。
【００７２】
また、フラグ領域１２において、２つのメモリセルＭＣ１ｆ、ＭＣ２ｆ（ツインセル）を並列接続して使用した場合や、４つのメモリセルＭＣ１ｆ〜ＭＣ４ｆ（クアッドセル）を並列接続して使用した場合は、実質的なセル幅Ｗが大きくなっているため、電荷を考慮した場合、閾値電圧の振り幅が小さくなり、各々のメモリセルが受けるダメージを小さくすることができる。したがって、ステータスフラグを格納するメモリセルを１つのメモリセルで構成した場合よりも信頼性を向上させることができる。また、並列接続されたメモリセルを用いることで実質的なセル幅Ｗを大きくすることができるので、メモリセルのばらつきを改善することができ、適切にウィンドウ幅を設定することができる。
【００７３】
＜実施の形態２＞
次に、実施の形態２について説明する。
図１０は、実施の形態２にかかる半導体記憶装置の全体構成を示す図である。図１０に示すように、実施の形態２かかる半導体記憶装置２のメモリアレイ３０は、横方向に伸びる複数のワード線ＷＬと、縦方向に伸びる複数のビット線とが交わるように配置されている。各々のメモリセルは、各々のワード線ＷＬと各々のビット線ＢＬとが交わる箇所に配置されている。メモリアレイ３０は、データ領域３１とエクストラ領域３２とを備えており、エクストラ領域３２は、メモリアレイ３０のビット線ＢＬが伸びる方向の端部側（下側）に設けられている。
【００７４】
データ領域３１にはデータが格納される。エクストラ領域３２には、データ領域３１を動作させるための情報、換言するとデータ領域３１の立ち上げに必要な情報が格納されている。例えば、エクストラ領域３２には、データ領域３１を動作させるための情報としてトリミングコードが格納されている。
【００７５】
また、データ領域３１およびエクストラ領域３２にはそれぞれ、相補リード方式または参照リード方式でデータが読み出されるメモリセルが配置されている。メモリセルの構成および動作については、実施の形態１で説明した場合と同様である（特に、図４参照）。
【００７６】
本実施の形態かかる半導体記憶装置２において、エクストラ領域３２は特殊なメモリ領域である。具体的には、本実施の形態かかる半導体記憶装置２では、エクストラ領域３２に配置されているメモリセルの初期の閾値電圧が、データ領域３２に配置されているメモリセルの初期の閾値電圧よりも高くなるように調整している。これにより、エクストラ領域３２における初期の閾値電圧を最適化することができるとともに、エクストラ領域３２に格納されるデータの信頼性を向上させることができる。以下、この理由について詳細に説明する。
【００７７】
上述のようにエクストラ領域３２には、データ領域３１を動作させるための情報（トリミングコードなど）が格納されている。ここで、エクストラ領域３２からトリミングコードを読み出すタイミングは半導体記憶装置にトリミングを実施する前であるため、エクストラ領域３２からトリミングコードを読み出す際は、トリミングコードを読み出すための読み出し電圧が最適化されていない。このため、エクストラ領域３２にデータ（トリミングコード）を書き込む際は、読み出し電圧のばらつき等に対してマージンを設ける必要がある。
【００７８】
また、半導体記憶装置の製造時においては、ウェハーテスト時にエクストラ領域３２にトリミングコードを書き込むため、その後のパッケージングの工程や実装時の半田リフロー工程における熱に対してリテンション耐性が必要となる。
【００７９】
図１１は、メモリセルを１６０℃の環境下で放置した際の、メモリセルのリテンション時間とＶｔとの関係を示すグラフである。図１１に示すように、エクストラ領域３２のようにデータの書き換え回数が少ない場合には、高閾値電圧側のメモリセルの閾値電圧の変動は、低閾値電圧側のメモリセルの閾値電圧の変動よりも大きくなる。このため、リテンション時間ｔ１に着目すると、高閾値電圧側のメモリセルの閾値電圧と読み出し限界の閾値電圧との差ΔＶｔ２は、低閾値電圧側のメモリセルの閾値電圧と読み出し限界の閾値電圧との差ΔＶｔ１よりも小さくなる。したがって、高閾値電圧側では低閾値電圧側と比べてウィンドウ幅が狭くなり、メモリセルの閾値電圧のウィンドウ幅のバランスが悪くなる。
【００８０】
本実施の形態かかる半導体記憶装置２では、この点を考慮して、エクストラ領域３２に配置されているメモリセルの初期の閾値電圧が、データ領域３２に配置されているメモリセルの初期の閾値電圧よりも高くなるように調整している。これにより、図１１に示す高閾値電圧側のメモリセルの閾値電圧と低閾値電圧側のメモリセルの閾値電圧とが高電圧側（上側）にシフトし、メモリセルの閾値電圧のウィンドウ幅のバランスを改善することができる。したがって、エクストラ領域３２における初期の閾値電圧を最適化することができるとともに、エクストラ領域３２に格納されているデータの信頼性を向上させることができる。
【００８１】
例えば、図１０に示す半導体記憶装置２の製造時において、エクストラ領域３２に追加でドーピングを実施することで、エクストラ領域３２のメモリセルの初期の閾値電圧を高くすることができる。また、エクストラ領域３２のメモリセルがメタルゲートで形成されている場合は、メタルゲートを構成する材料の割合を変えることで、エクストラ領域３２のメモリセルの初期の閾値電圧を高くしてもよい。
【００８２】
図１２は、実施の形態１、２にかかる半導体記憶装置の搭載例を示すブロック図である。図１２は、実施の形態１、２にかかる半導体記憶装置１、２を半導体装置５０に搭載した構成例を示している。
【００８３】
図１２に示すように、半導体装置５０には、半導体記憶装置１、２、ＣＰＵ（Central Processing Unit）５１、ＲＡＭ（Random Access Memory）５２、及びアナログ回路５３が搭載されている。ＣＰＵ５１は、半導体装置５０における各種の演算を実施する回路である。ＲＡＭ５２は、所定のデータを一時的に格納可能な記憶装置である。アナログ回路５３は、半導体装置５０における各種のアナログ処理を実施する回路である。半導体記憶装置１、２はフラッシュメモリであり、ＣＰＵ５１で実行するためのプログラムやデータが格納されている。
【００８４】
図１２に示すように、半導体記憶装置１は実施の形態１で説明した半導体記憶装置１であり、メモリアレイ１０がデータ領域１１とフラグ領域１２とを備える。また、半導体記憶装置２は実施の形態２で説明した半導体記憶装置２であり、メモリアレイ３０がデータ領域３１とエクストラ領域３２とを備える。
【００８５】
なお、図１２に示した半導体記憶装置１、２の搭載例は一例であり、実施の形態１、２にかかる半導体記憶装置１、２は、これ以外の構成で半導体装置に搭載されてもよい。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
１、２  半導体記憶装置
１０  メモリアレイ
１１  データ領域（第１のメモリ領域）
１２  フラグ領域（第２のメモリ領域）
１５  メモリセル対（ツインセル）
１６、１７  メモリセル
２１  電荷トラップ領域
２２  ゲート絶縁膜
２３  チャネル形成領域
３０  メモリアレイ
３１  データ領域（第１のメモリ領域）
３２  エクストラ領域（第２のメモリ領域）
５０  半導体装置
５１  ＣＰＵ
５２  ＲＡＭ
５３  アナログ回路
【図１】
2019179799.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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