(57)【要約】【課題】マスタ装置間での高速なメモリアクセスを可能とする。【解決手段】ブリッジ装置１２は、バス１２ｂを介して相互に接続されるとともに各々がマスタ装置１１ａ１−１１ａ４の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、システム内でのマスタの数が制限されているプロトコルにしたがった通信を行うスレーブ回路１２ａ１−１２ａ４を備え、マスタ装置１１ａ１がマスタ装置１１ａ４に接続されたメモリ１１ｂ４の第１のアドレスを指定したアクセスを行うとき、スレーブ回路１２ａ１−１２ａ４の各々に対して設定された、スレーブ回路１２ａ１−１２ａ４の各々が接続するマスタ装置に接続されたメモリのアドレスに基づいて、スレーブ回路１２ａ１と、第１のアドレスに対応するアドレスが設定されたスレーブ回路１２ａ４と、バス１２ｂとを介して、マスタ装置１１ａ１，１１ａ４を通信させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と、
バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路を備え、前記複数のマスタ装置のうち第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行うとき、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させるブリッジ装置と、
を有する情報処理システム。
【請求項２】
前記複数のマスタ装置の各々に接続された前記メモリの前記アドレスは、情報処理システム全体において、１つのアドレス空間上で定義されている、
請求項１に記載の情報処理システム。
【請求項３】
前記ブリッジ装置は、前記１つのアドレス空間を参照することにより、前記第１のスレーブ回路と前記第２のスレーブ回路と前記バスを介して、前記第１のマスタ装置から前記第１のメモリへのアクセスを制御する、
請求項２に記載の情報処理システム。
【請求項４】
前記ブリッジ装置は、前記第１のスレーブ回路と前記第２のスレーブ回路の間の前記バスを介した通信を、前記第１のプロトコルとは異なる第２のプロトコルにしたがって行う、
請求項１乃至３の何れか一項に記載の情報処理システム。
【請求項５】
前記ブリッジ装置は、アドレス変換を行うアドレス変換回路を有し、
前記アドレス変換回路が、前記第１のアドレスを、前記複数のマスタ装置のうち前記第１のマスタ装置及び前記第２のマスタ装置と異なる第３のマスタ装置に接続された第２のメモリの第２のアドレスに変換する場合、前記第１のマスタ装置と前記第３のマスタ装置は、前記第１のスレーブ回路と、前記バスと、前記第３のマスタ装置に接続された第３のスレーブ回路とを介して通信する、
請求項１乃至４の何れか一項に記載の情報処理システム。
【請求項６】
前記ブリッジ装置は、前記バスに接続され、前記マスタとして機能するマスタ回路を有する、請求項１乃至５の何れか一項に記載の情報処理システム。
【請求項７】
前記ブリッジ装置は、前記バスに接続されるとともに他のブリッジ装置に接続され前記マスタまたは前記スレーブとして機能するインタフェース回路を有する、請求項１乃至６の何れか一項に記載の情報処理システム。
【請求項８】
前記ブリッジ装置は、前記バスに接続されるとともに第３のメモリまたは記憶装置に接続されるインタフェース回路を有する、
請求項１乃至７の何れか一項に記載の情報処理システム。
【請求項９】
前記第１のプロトコルは、ＰＣＩｅプロトコルである、請求項１乃至８の何れか一項に記載の情報処理システム。
【請求項１０】
システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と、バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路を備えたブリッジ装置を含むシステムにおいて、
前記複数のマスタ装置のうち、第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行い、
前記ブリッジ装置が、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させる、
情報処理方法。
【請求項１１】
システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と通信を行う半導体装置であって、
バスと、
前記バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路と、
を備え、
前記複数のマスタ装置のうち第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行うとき、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させる、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理システム、情報処理方法及び半導体装置に関する。
【背景技術】
【０００２】
情報処理システムの複雑化や大規模化に伴い、複数のＳｏＣ（System on Chip）を含む情報処理システムが提案されている。複数のＳｏＣを含む情報処理システムの１つとして、複数のＣＰＵ（Central Processing Unit）をネットワークで接続し、各ＣＰＵによる並列処理を実現するＣＰＵクラスタが提案されている。
【０００３】
なお、従来、イーサネット（登録商標）スイッチを用いて複数のサーバを接続する際に、イーサネットスイッチのハードウェアを削減するために、ＰＣＩｅ（Peripheral Component Interconnect express）を用いる技術があった。また、ＰＣＩｅスイッチを用いて、複数のプロセッサを接続し、あるプロセッサが他のプロセッサに接続されるメモリにアクセスする技術があった。また、データセンタ内のサーバ間通信に、イーサネットの代わりにＰＣＩｅを用いることが提案されている。
【０００４】
ところでＰＣＩｅプロトコルでは、システム内において、マスタ（ルートコンプレックスと呼ばれる）は１つのみ許容され、その他のデバイスは全てスレーブ（エンドポイントと呼ばれる）として存在しなければならない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７４８０３０３号明細書
【特許文献２】米国特許出願公開第２０１５／００６７２２９号明細書
【特許文献３】国際公開第２０１３／１３６５２２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、ＰＣＩｅプロトコルなど、システム内でのマスタの数が制限されているプロトコルでは、ＰＣ（Personal Computer）やＣＰＵなどのマスタ機能をもつ機器（以下マスタ装置という）同士を直接接続させることが難しい。イーサネットスイッチを介して複数のマスタ装置を接続する方法もある。しかし、安価なイーサネットスイッチでは、送信元は送信先からの応答信号の受信を待ってからでないと次の送信を行えないなどのプロトコルオーバヘッドを含む遅延が大きく、通信速度を上げられない。
【０００７】
これらの理由から、従来、マスタ装置間での高速なメモリアクセスが困難であるという問題があった。
１つの側面では、本発明は、マスタ装置間での高速なメモリアクセスを可能とする情報処理システム、情報処理方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施態様では、システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と、バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路を備え、前記複数のマスタ装置のうち第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行うとき、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させるブリッジ装置と、を有する情報処理システムが提供される。
【０００９】
また１つの実施態様では、システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と、バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路を備えたブリッジ装置を含むシステムにおいて、前記複数のマスタ装置のうち、第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行い、前記ブリッジ装置が、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させる、情報処理方法が提供される。
【００１０】
また１つの実施態様では、システム内でのマスタの数が制限されている第１のプロトコルにしたがった通信を行い、各々が前記マスタとして機能する複数のマスタ装置と通信を行う半導体装置であって、バスと、前記バスを介して相互に接続されるとともに各々が前記複数のマスタ装置の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、前記第１のプロトコルにしたがった通信を行う複数のスレーブ回路と、を備え、前記複数のマスタ装置のうち第１のマスタ装置が、前記第１のマスタ装置と異なる第２のマスタ装置に接続された第１のメモリの第１のアドレスを指定したアクセスを行うとき、前記複数のスレーブ回路の各々に対して設定された、前記複数のスレーブ回路の各々が接続する前記マスタ装置に接続されたメモリのアドレスに基づいて、前記複数のスレーブ回路のうち、前記第１のマスタ装置に接続された第１のスレーブ回路と、前記第１のアドレスに対応する前記アドレスが設定された第２のスレーブ回路と、前記バスとを介して、前記第１のマスタ装置と前記第２のマスタ装置とを通信させる、半導体装置が提供される。
【発明の効果】
【００１１】
１つの側面では、マスタ装置間での高速なメモリアクセスが可能になる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態の情報処理システムの一例を示す図である。
【図２】第２の実施の形態の情報処理システムの一例を示す図である。
【図３】ブリッジ装置内のＰＣＩｅインタフェースへのアドレス設定例を示す図である。
【図４】異なるＲＣ機器間でのメモリアクセス時の経路例を示す図である。
【図５】ＭＭＵの動作例を示す図である。
【図６】第２の実施の形態の情報処理システムにおける２つのＲＣ機器間でのメモリアクセス時の一例の動作の流れを示すシーケンス図である。
【図７】第２の実施の形態の情報処理システムにおけるＲＣ機器のブリッジ装置に接続されたメモリへのアクセス時の一例の動作の流れを示すシーケンス図である。
【図８】第３の実施の形態の情報処理システムの一例を示す図である。
【図９】第４の実施の形態の情報処理システムの一例を示す図である。
【図１０】ブリッジ装置の多段接続によって得られる情報処理システムの例を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の情報処理システムの一例を示す図である。
【００１４】
情報処理システム１０は、マスタ装置１１ａ１，１１ａ２，１１ａ３，１１ａ４、ブリッジ装置１２を有する。
マスタ装置１１ａ１−１１ａ４は、システム内でのマスタの数が制限されているプロトコルにしたがった通信を行い、各々がマスタとして機能する。システム内でのマスタの数が制限されているプロトコルとして、ＰＣＩｅプロトコルやＵＳＢ（Universal Serial Bus）プロトコルなどがある。図１には、ＰＣＩｅのプロトコルで通信を行う場合のマスタ装置１１ａ１−１１ａ４が、“ＲＣ機器”、と図示されている。なお、ＲＣは、ルートコンプレックス（Root Complex）の略である。マスタ装置１１ａ１−１１ａ４は、たとえば、ＣＰＵ、ＧＰＧＰＵ（General-Purpose computing on Graphics Processing Unit）などのプロセッサ、または、プロセッサを有するＳｏＣ、コンピュータなどである。
【００１５】
また、マスタ装置１１ａ１にはメモリ１１ｂ１が接続され、マスタ装置１１ａ２にはメモリ１１ｂ２が接続され、マスタ装置１１ａ３にはメモリ１１ｂ３が接続され、マスタ装置１１ａ４にはメモリ１１ｂ４が接続されている。
【００１６】
なお、マスタ装置１１ａ１−１１ａ４の各々は、たとえば、マスタ装置１１ａ１−１１ａ４のうちの、自身以外の全てまたは一部のマスタ装置に接続されたメモリのアドレスを保持している。そして、マスタ装置１１ａ１−１１ａ４の各々は、自身以外のマスタ装置に接続されたメモリへのアクセスを行う際、そのメモリのアドレスを指定する。
【００１７】
上記のアドレスは、情報処理システム１０全体に対して通し番号となっている。つまり、情報処理システム１０の各メモリのアドレスが１つのアドレス空間上で定義されている。なお、メモリ１１ｂ１−１１ｂ４のアドレスは、マスタ装置１１ａ１−１１ａ４の各々が、自身に接続しているメモリのアクセスに使う別のアドレス（以下ローカルアドレスという）によりさらに定義されていてもよい。その場合、マスタ装置１１ａ１−１１ａ４の各々は、たとえば、アドレス変換回路によって、ローカルアドレスと上記１つのアドレス空間上で定義されたアドレスとの対応関係を示す情報に基づいて、アドレス変換を行う。アドレス変換回路として、たとえば、ＭＭＵ（Memory Management Unit）がある。
【００１８】
メモリ１１ｂ１−１１ｂ４は、たとえば、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性の半導体メモリでもよいし、フラッシュメモリなどの不揮発性のストレージでもよい。なお、メモリ１１ｂ１−１１ｂ４は、各々複数あってもよい。
【００１９】
ブリッジ装置１２は、たとえば、１チップのＳｏＣ（半導体装置、半導体集積回路）であり、スレーブ回路１２ａ１，１２ａ２，１２ａ３，１２ａ４、バス１２ｂ、制御回路１２ｃを有する。
【００２０】
スレーブ回路１２ａ１−１２ａ４は、バス１２ｂを介して相互に接続されるとともに、各々がマスタ装置１１ａ１−１１ａ４の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、システム内でのマスタの数が制限されている上記のプロトコルにしたがった通信を行う。図１の例では、スレーブ回路１２ａ１はマスタ装置１１ａ１に接続し、スレーブ回路１２ａ２はマスタ装置１１ａ２に接続し、スレーブ回路１２ａ３はマスタ装置１１ａ３に接続し、スレーブ回路１２ａ４はマスタ装置１１ａ４に接続している。図１には、ＰＣＩｅプロトコルで通信を行う場合のスレーブ回路１２ａ１−１２ａ４が、“ＥＰ−Ｉ／Ｆ”、と図示されている。なお、ＥＰは、エンドポイント（End Point）の略であり、Ｉ／Ｆはインタフェースの略である。
【００２１】
バス１２ｂは、たとえば、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）などのプロトコルに準拠したバスである。ブリッジ装置１２は、たとえば、その内部において、スレーブ回路１２ａ１−１２ａ４の間の相互の通信を、バス１２ｂを介して、ＡＭＢＡなどの、ＰＣＩｅとは異なるプロトコルにしたがって行う。
【００２２】
制御回路１２ｃは、あるマスタ装置が、他のマスタ装置に接続されたメモリを示すアドレスを指定したアクセスを行うとき、そのアドレスに基づいて、両マスタ装置が各々に接続されたスレーブ回路と、バス１２ｂとを介して通信するように制御する。たとえば、制御回路１２ｃは、必要に応じて、ブリッジ装置１２の初期化時に、スレーブ回路１２ａ１−１２ａ４の各々に対して、スレーブ回路１２ａ１−１２ａ４の各々が接続するマスタ装置に接続されたメモリのアドレスを設定することができる。設定されるアドレスは、たとえば、そのメモリの先頭アドレスと終了アドレスである。これらのアドレスは上述のように、情報処理システム１０全体に対して通し番号となっており、各メモリのアドレスが１つのアドレス空間上で定義されている。
【００２３】
これにより、たとえば、図１に示すようにマスタ装置１１ａ１がマスタ装置１１ａ４に接続されたメモリ１１ｂ４のアドレスを指定したアクセスを行うとき、そのアドレスに対応するアドレスが設定されたスレーブ回路１２ａ４がマスタ装置１１ａ４と通信を行う。つまり、ブリッジ装置１２は、たとえば、上述の１つのアドレス空間を参照することにより、スレーブ回路１２ａ１，１２ａ４及びバス１２ｂを介して、マスタ装置１１ａ１から、マスタ装置１１ａ４に接続されたメモリ１１ｂ４へのアクセスを制御する。したがって、マスタ装置１１ａ１，１１ａ４が、スレーブ回路１２ａ１，１２ａ４とバス１２ｂとを介して通信できるようになる。
【００２４】
制御回路１２ｃは、たとえば、マイクロコントローラ、ＣＰＵ、複数のＣＰＵコアを有するＣＰＵなどである。
上記のような情報処理システム１０では、バス１２ｂによりスレーブ回路１２ａ１−１２ａ４を相互接続したブリッジ装置１２を介して、マスタ装置１１ａ１−１１ａ４を相互接続できる。そして、マスタ装置１１ａ１−１１ａ４と、スレーブ回路１２ａ１−１２ａ４間では、ＰＣＩｅプロトコルなど、システム内でのマスタの数が制限されているプロトコルで通信が行われる。このため、情報処理システム１０では、プロトコルオーバヘッドを含む遅延などが発生するイーサネットスイッチを用いて複数のマスタ装置を相互接続するシステムに比べ、複数のマスタ装置間の通信速度を向上できる。これにより、マスタ装置間での高速なメモリアクセスが可能になる。
【００２５】
なお、上記の例では、マスタ装置１１ａ１−１１ａ４とスレーブ回路１２ａ１−１２ａ４の数は４つであるが２つ以上であれば、４つに限定されない。また、スレーブとして機能するスレーブ装置がブリッジ装置１２に接続されてもよい。その場合、ブリッジ装置１２には、そのスレーブ装置と、バス１２ｂとに接続され、マスタとして機能するマスタ回路が設けられることになる。
【００２６】
（第２の実施の形態）
図２は、第２の実施の形態の情報処理システムの一例を示す図である。
第２の実施の形態の情報処理システム２０は、ＲＣ機器２１ａ１，２１ａ２，２１ａ３，…，２１ａｎ、ブリッジ装置２２、メモリ２３、記憶装置２４を有する。
【００２７】
ＲＣ機器２１ａ１−２１ａｎは、ＰＣＩｅインタフェース（Ｉ／Ｆ）２１ｂ１，２１ｂ２，２１ｂ３，…，２１ｂｎを有し、マスタの数が制限されているプロトコルの一例であるＰＣＩｅプロトコルにしたがった通信を行う。そして、ＲＣ機器２１ａ１−２１ａｎの各々はルートコンプレックスとして機能するように設定されている。ＲＣ機器２１ａ１−２１ａｎは、たとえば、ＣＰＵ、ＧＰＧＰＵなどのプロセッサ、または、プロセッサを有するＳｏＣ、コンピュータなどである。
【００２８】
また、ＲＣ機器２１ａ１−２１ａｎの各々にはメモリが接続されている。図２の例では、ＲＣ機器２１ａ１にはメモリ２１ｃ１が接続され、ＲＣ機器２１ａ２にはメモリ２１ｃ２が接続され、ＲＣ機器２１ａ３にはメモリ２１ｃ３が接続され、ＲＣ機器２１ａｎにはメモリ２１ｃｎが接続されている。
【００２９】
なお、ＲＣ機器２１ａ１−２１ａｎの各々は、たとえば、ＲＣ機器２１ａ１−２１ａｎのうちの、自身以外の全てまたは一部のＲＣ機器に接続されたメモリを示すアドレスを保持している。このアドレスは、メモリ２１ｃ１−２１ｃｎに記憶されていてもよいし、ＲＣ機器２１ａ１−２１ａｎ内の図示しないメモリ（またはレジスタ）に記憶されていてもよい。そして、ＲＣ機器２１ａ１−２１ａｎの各々は、自身以外のＲＣ機器に接続されたメモリへのアクセスを行う際、そのメモリのアドレスを指定する。
【００３０】
また、ＲＣ機器２１ａ１−２１ａｎの各々は、ブリッジ装置２２に接続されたメモリ２３や記憶装置２４を示すアドレスを保持していてもよい。そして、ＲＣ機器２１ａ１−２１ａｎの各々は、メモリ２３や記憶装置２４へのアクセスを行う際、メモリ２３や記憶装置２４を示すアドレスを指定する。
【００３１】
上記のアドレスは、情報処理システム２０全体に対して通し番号となっている。つまり、情報処理システム２０の各メモリのアドレスが１つのアドレス空間上で定義されている。
【００３２】
なお、メモリ２１ｃ１−２１ｃｎのアドレスは、ＲＣ機器２１ａ１−２１ａｎの各々が、自身に接続しているメモリのアクセスに使うローカルアドレスによりさらに定義されていてもよい。その場合、ＲＣ機器２１ａ１−２１ａｎの各々は、たとえば、アドレス変換回路によって、ローカルアドレスと上記１つのアドレス空間上で定義されたアドレスとの対応関係を示す情報に基づいて、アドレス変換を行う。アドレス変換回路として、たとえば、ＭＭＵがある。
【００３３】
メモリ２１ｃ１−２１ｃｎは、たとえば、ＤＲＡＭなどの揮発性の半導体メモリでもよいし、フラッシュメモリなどの不揮発性のストレージでもよい。なお、メモリ２１ｃ１−２１ｃｎは、各々複数あってもよい。
【００３４】
ブリッジ装置２２は、たとえば、１チップのＳｏＣ（半導体装置、半導体集積回路）であり、各々エンドポイント（図２ではＥＰと表記されている）として機能するように設定されたＰＣＩｅインタフェース２２ａ１，２２ａ２，２２ａ３，…，２２ａｎを有する。さらに、ブリッジ装置２２は、ＭＭＵ２２ｂ１，２２ｂ２，２２ｂ３，…，２２ｂｎ、バス２２ｃ、ＭＣＵ（Micro Control Unit）２２ｄを有する。
【００３５】
ＰＣＩｅインタフェース２２ａ１−２２ａｎは、ＭＭＵ２２ｂ１−２２ｂｎとバス２２ｃを介して相互に接続されるとともに、各々がＲＣ機器２１ａ１−２１ａｎの何れかに接続する回路であり、接続したＲＣ装置に対するエンドポイントとして機能するように設定されている。
【００３６】
図２の例では、ＰＣＩｅインタフェース２２ａ１はＲＣ機器２１ａ１に接続し、ＰＣＩｅインタフェース２２ａ２はＲＣ機器２１ａ２に接続している。また、ＰＣＩｅインタフェース２２ａ３はＲＣ機器２１ａ３に接続し、ＰＣＩｅインタフェース２２ａｎはＲＣ機器２１ａｎに接続している。ＲＣ機器２１ａ１−２１ａｎは、ＰＣＩｅインタフェース２１ｂ１−２１ｂｎを介して、ブリッジ装置２２内の対応するＰＣＩｅインタフェース２２ａ１−２２ａｎとの間の通信を、ＰＣＩｅプロトコルにしたがって行う。
【００３７】
ＭＭＵ２２ｂ１−２２ｂｎは、アドレス変換回路の一例であり、たとえば、メモリ２１ｃ１−２１ｃｎ、メモリ２３、記憶装置２４のアドレスなどが定義されたメモリマップ情報に基づいて、アドレス変換を行う。なお、図２の例では、ＰＣＩｅインタフェース２２ａ１−２２ａｎの各々にＭＭＵ２２ｂ１−２２ｂｎの１つが接続されているが、ＭＭＵが接続されていないＰＣＩｅインタフェースがあってもよい。その場合、ＰＣＩｅインタフェースは直接、バス２２ｃに接続される。
【００３８】
バス２２ｃは、たとえば、ＡＭＢＡなどのプロトコルに準拠したバスである。ブリッジ装置２２は、たとえば、その内部において、ＰＣＩｅインタフェース２２ａ１−２２ａｎの間の相互の通信を、バス２２ｃを介して、ＡＭＢＡなどの、ＰＣＩｅとは異なるプロトコルにしたがって行う。
【００３９】
ＭＣＵ２２ｄは、あるＲＣ機器が、他のＲＣ機器に接続されたメモリのアドレスを指定したアクセスを行うとき、そのアドレスに基づいて、両ＲＣ機器が各々に接続されたＰＣＩｅインタフェースと、バス２２ｃを介して通信するように制御する。たとえば、ＭＣＵ２２ｄは、必要に応じて、ブリッジ装置２２の初期化時に、ＰＣＩｅインタフェース２２ａ１−２２ａｎの各々に対して、ＰＣＩｅインタフェース２２ａ１−２２ａｎの各々が接続するＲＣ機器に接続されたメモリのアドレスを設定することができる。設定されるアドレスは、たとえば、そのメモリの先頭アドレスと終了アドレスである。これらのアドレスは上述のように、情報処理システム２０全体に対して通し番号となっており、各メモリのアドレスが１つのアドレス空間上で定義されている。
【００４０】
メモリ２３は、たとえば、ＤＲＡＭなどの揮発性の半導体メモリでもよいし、フラッシュメモリなどの不揮発性のストレージでもよい。記憶装置２４は、たとえば、メモリ２３よりも、容量が大きい情報記憶装置である。記憶装置２４は、たとえば、ＳＳＤ（Solid State Drive）メモリである。なお、メモリ２３や記憶装置２４は、ブリッジ装置２２内にあってもよい。また、メモリ２３や記憶装置２４は、各々複数あってもよい。
【００４１】
図３は、ブリッジ装置内のＰＣＩｅインタフェースへのアドレス設定例を示す図である。なお、図３では、ＭＭＵ２２ｂ１−２２ｂｎ、バス２２ｃ、ＭＣＵ２２ｄは、図示が省略されている。
【００４２】
図３の例では、ＰＣＩｅインタフェース２２ａ１には、メモリ２１ｃ１のアドレス（先頭アドレス：０ｘ００００＿００００＿００００、終了アドレス：０ｘ０ＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ）が設定されている。また、ＰＣＩｅインタフェース２２ａ２には、メモリ２１ｃ２のアドレス（先頭アドレス：０ｘ１０００＿００００＿００００、終了アドレス：０ｘ１ＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ）が設定されている。また、ＰＣＩｅインタフェース２２ａ３には、メモリ２１ｃ３のアドレス（先頭アドレス：０ｘ２０００＿００００＿００００、終了アドレス：０ｘ２ＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ）が設定されている。
【００４３】
さらに、図２では図示が省略されていたが、図３には、メモリ２３及び記憶装置２４と前述のバス２２ｃとを接続するインタフェース２２ｅが示されている。インタフェース２２ｅには、メモリ２３または記憶装置２４のアドレス（先頭アドレス：０ｘＦ０００＿００００＿００００、終了アドレス：０ｘＦＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ）が設定されている。
【００４４】
図４は、異なるＲＣ機器間でのメモリアクセス時の経路例を示す図である。
図３に示したような設定がＰＣＩｅインタフェース２２ａ１−２２ａｎに対してなされている場合、ＲＣ機器２１ａ１がアドレス“０ｘ１１００＿００００＿１０００”にアクセスする場合の経路は、矢印２５ａのようになる。つまり、ＲＣ機器２１ａ１が、ＲＣ機器２１ａ２に接続されたメモリ２１ｃ２の上記アドレスを指定した場合、そのアドレスに対応するアドレスが設定されたＰＣＩｅインタフェース２２ａ２が、ＲＣ機器２１ａ２と通信を行う。ブリッジ装置２２は、たとえば、上述の１つのアドレス空間を参照することにより、ＰＣＩｅインタフェース２２ａ１，２２ａ２及びバス２２ｃを介して、ＲＣ機器２１ａ１から、ＲＣ機器２１ａ２に接続されたメモリ２１ｃ２へのアクセスを制御する。したがって、ＲＣ機器２１ａ１，２１ａ２が、ＰＣＩｅインタフェース２２ａ１，２２ａ２とバス２２ｃとを介して通信できるようになる。
【００４５】
また、ＲＣ機器２１ａ１がアドレス“０ｘ２１００＿００００＿１０００”にアクセスする場合の経路は、矢印２５ｂのようになる。つまり、ＲＣ機器２１ａ１が、ＲＣ機器２１ａ３に接続されたメモリ２１ｃ３の上記アドレスを指定した場合、そのアドレスに対応するアドレスが設定されたＰＣＩｅインタフェース２２ａ３が、ＲＣ機器２１ａ３と通信を行う。ブリッジ装置２２は、たとえば、上述の１つのアドレス空間を参照することにより、ＰＣＩｅインタフェース２２ａ１，２２ａ３及びバス２２ｃを介して、ＲＣ機器２１ａ１から、ＲＣ機器２１ａ３に接続されたメモリ２１ｃ３へのアクセスを制御する。したがって、ＲＣ機器２１ａ１，２１ａ３が、ＰＣＩｅインタフェース２２ａ１，２２ａ３とバス２２ｃとを介して通信できるようになる。
【００４６】
なお、図示を省略しているが、ＲＣ機器２１ａ１が、メモリ２３または記憶装置２４のアドレスを指定した場合、そのアドレスに対応するアドレスが設定された図３のインタフェース２２ｅが、メモリ２３または記憶装置２４にアクセスする。
【００４７】
このように、ＲＣ機器２１ａ１−２１ａｎの各々は、メモリ２１ｃ１−２１ｃｎ、メモリ２３、記憶装置２４を、１つの共有メモリとして扱うことができる。
図５は、ＭＭＵの動作例を示す図である。
【００４８】
たとえば、図５に示すようにＭＭＵ２２ｂ１において、ＰＣＩｅインタフェース２２ａ２，２２ａ３に各々に設定されたアドレスに対応するメモリ空間を入れ替えるように、アドレス変換を行う。
【００４９】
これにより、ＲＣ機器２１ａ１が、ＰＣＩｅインタフェース２２ａ２に設定されたアドレスを指定したアクセスを行う場合、ＭＭＵ２２ｂ１は、そのアドレスを、ＰＣＩｅインタフェース２２ａ３に設定されたアドレスに変える。そのため、図５に示すようにＲＣ機器２１ａ１が、ＰＣＩｅインタフェース２２ａ２に設定されたアドレス“０ｘ１１００＿００００＿１０００”を指定したアクセスを行う場合、矢印２５ｃの経路で、メモリ２１ｃ３のアドレスにアクセスすることになる。
【００５０】
また、ＲＣ機器２１ａ１が、ＰＣＩｅインタフェース２２ａ３に設定されたアドレスを指定したアクセスを行う場合、ＭＭＵ２２ｂ１は、そのアドレスを、ＰＣＩｅインタフェース２２ａ２に設定されたアドレスに変える。そのため、図５に示すようにＲＣ機器２１ａ１が、ＰＣＩｅインタフェース２２ａ３に設定されたアドレス“０ｘ２１００＿００００＿１０００”を指定したアクセスを行う場合、矢印２５ｄの経路で、メモリ２１ｃ２のアドレスにアクセスすることになる。
【００５１】
このように、ブリッジ装置２２は、ＭＭＵ２２ｂ１−２２ｂｎを有することで、ＲＣ機器２１ａ１−２１ａｎの各々がアクセスするメモリを、変えることができる。これにより、たとえば、アクセス先のメモリに接続されたＲＣ機器の故障時などに、アクセス先を、正常なＲＣ機器に接続されたメモリに切り替えることができる。
【００５２】
上記のようなアドレス変換を行う設定は、たとえば、ブリッジ装置２２の初期化時に行われる。
以下、第２の実施の形態の情報処理システム２０の動作の流れを説明する。
【００５３】
図６は、第２の実施の形態の情報処理システムにおける２つのＲＣ機器間でのメモリアクセス時の一例の動作の流れを示すシーケンス図である。図６には、図２に示したＲＣ機器２１ａ１，２１ａ２の間でのメモリアクセス時の動作の流れが示されている。
【００５４】
ブリッジ装置２２のＭＣＵ２２ｄが起動すると（Ｔ１）、ＭＣＵ２２ｄは、ＰＣＩｅインタフェース２２ａ１，２２ａ２、ＭＭＵ２２ｂ１，２２ｂ２に対する初期設定を行う（Ｔ２）。これにより、ＰＣＩｅインタフェース２２ａ１，２２ａ２、ＭＭＵ２２ｂ１，２２ｂ２の各々が初期化される（Ｔ３，Ｔ４）。
【００５５】
ＰＣＩｅインタフェース２２ａ１，２２ａ２に対する初期設定は、ＲＣ機器２１ａ１，２１ａ２に接続されたメモリ２１ｃ１，２１ｃ２のアドレスに基づいて行われる。たとえば、ＭＣＵ２２ｄは、ＰＣＩｅインタフェース２２ａ１に、メモリ２１ｃ１のアドレスを設定する。また、ＭＣＵ２２ｄは、ＰＣＩｅインタフェース２２ａ２に、メモリ２１ｃ２のアドレスを設定する。
【００５６】
なお、以下ではＭＭＵ２２ｂ１，２２ｂ２が、前述のようなアドレス変換を行わないものとして説明を行う。
図６に示すように、ＲＣ機器２１ａ１，２１ａ２が起動すると（Ｔ５，Ｔ６）、ＲＣ機器２１ａ１，２１ａ２は、アクセスしたいメモリのアドレスを記憶するＢＡＲ（Base Address Register）設定を行う（Ｔ７，Ｔ８）。
【００５７】
ＲＣ機器２１ａ１に接続されたメモリ２１ｃ１に記憶されたデータを、ＲＣ機器２１ａ２に接続されたメモリ２１ｃ２に書き込む場合、まず、ＲＣ機器２１ａ１は、自身に接続されたメモリ２１ｃ１からそのデータを読み出す（Ｔ９）。そして、ＲＣ機器２１ａ１は、書き込み命令と、書き込み先のメモリ２１ｃ２のアドレスと、データを、エンドポイントであるＰＣＩｅインタフェース２２ａ１に送信し（Ｔ１０）、ＰＣＩｅインタフェース２２ａ１はそれらを受信する（Ｔ１１）。
【００５８】
メモリ２１ｃ２のアドレスが設定されているＰＣＩｅインタフェース２２ａ２は、バス２２ｃを介して、書き込み命令、アドレス、データを受け、ＲＣ機器２１ａ２にそれらを送信する（Ｔ１２）。
【００５９】
ＲＣ機器２１ａ２は、書き込み命令、アドレス、データを受信すると（Ｔ１３）、受信したデータを、メモリ２１ｃ２において、受信したアドレス（またはそのアドレスを変換したローカルアドレス）に書き込む（Ｔ１４）。
【００６０】
ＲＣ機器２１ａ１が、ＲＣ機器２１ａ２に接続されたメモリ２１ｃ２に記憶されたデータを読み出す場合、ＲＣ機器２１ａ１は、読み出し命令と、読み出すデータが記憶されたアドレスを、ＰＣＩｅインタフェース２２ａ１に送信する（Ｔ１５）。ＰＣＩｅインタフェース２２ａ１はそれらを受信する（Ｔ１６）。ＰＣＩｅインタフェース２２ａ２は、バス２２ｃを介して、読み出し命令とアドレスを受け、ＲＣ機器２１ａ２にそれらを送信する（Ｔ１７）。
【００６１】
ＲＣ機器２１ａ２は、読み出し命令とアドレスを受信すると（Ｔ１８）、メモリ２１ｃ２において、受信したアドレス（またはそのアドレスを変換したローカルアドレス）からデータを読み出す（Ｔ１９）。そして、ＲＣ機器２１ａ２は、応答信号と、読み出したデータをＰＣＩｅインタフェース２２ａ２に送信し（Ｔ２０）、ＰＣＩｅインタフェース２２ａ２はそれらを受信する（Ｔ２１）。ＰＣＩｅインタフェース２２ａ１は、バス２２ｃを介して、応答信号と読み出されたデータを受け、ＲＣ機器２１ａ１にそれらを送信する（Ｔ２２）。
【００６２】
ＲＣ機器２１ａ１は、応答信号と読み出されたデータを受信すると（Ｔ２３）、そのデータを、たとえば、メモリ２１ｃ１に書き込む（Ｔ２４）。
図７は、第２の実施の形態の情報処理システムにおけるＲＣ機器のブリッジ装置に接続されたメモリへのアクセス時の一例の動作の流れを示すシーケンス図である。図７には、図２に示したＲＣ機器２１ａ１，２１ａ２からブリッジ装置２２に接続されたメモリ２３または記憶装置２４へのアクセス時の動作の流れが示されている。
【００６３】
図７において、Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５，Ｔ３６，Ｔ３７，Ｔ３８の処理は、図６に示したＴ１−Ｔ９の処理と同じである。
ＲＣ機器２１ａ１は、書き込み命令と、書き込み先のメモリ２３または記憶装置２４のアドレスと、データを、ＰＣＩｅインタフェース２２ａ１に送信し（Ｔ３９）、ＰＣＩｅインタフェース２２ａ１はそれらを受信する（Ｔ４０）。
【００６４】
ＰＣＩｅインタフェース２２ａ１は、受信したデータを、バス２２ｃ、インタフェース２２ｅを介し、受信したメモリ２３または記憶装置２４のアドレス（または図示しないＭＭＵにてそのアドレスを変換したローカルアドレス）に書き込む（Ｔ４１）。
【００６５】
ＲＣ機器２１ａ２が、メモリ２３または記憶装置２４に記憶されたデータを読み出す場合、ＲＣ機器２１ａ２は、読み出し命令と、読み出すデータが記憶されたアドレスを、ＰＣＩｅインタフェース２２ａ２に送信する（Ｔ４２）。ＰＣＩｅインタフェース２２ａ２はそれらを受信する（Ｔ４３）。
【００６６】
ＰＣＩｅインタフェース２２ａ２は、受信したメモリ２３または記憶装置２４のアドレスから、データを読み出す（Ｔ４４）。そして、ＰＣＩｅインタフェース２２ａ２は、バス２２ｃを介して、そのデータを受け、読み出したデータをＲＣ機器２１ａ２に送信する（Ｔ４５）。
【００６７】
ＲＣ機器２１ａ２は、読み出されたデータを受信すると（Ｔ４６）、そのデータを、たとえば、メモリ２１ｃ２に書き込む（Ｔ４７）。
上記のような情報処理システム２０では、バス２２ｃによりＰＣＩｅインタフェース２２ａ１−２２ａｎを相互接続したブリッジ装置２２を介して、ＲＣ機器２１ａ１−２１ａｎを相互接続できる。そして、ＲＣ機器２１ａ１−２１ａｎと、ＰＣＩｅインタフェース２２ａ１−２２ａｎ間では、ＰＣＩｅプロトコルで通信が行われる。このため、情報処理システム２０では、プロトコルオーバヘッドを含む遅延などが発生するイーサネットスイッチを用いて複数のＲＣ機器を相互接続するシステムに比べ、複数のＲＣ装置間の通信速度を向上できる。これにより、ＲＣ機器間での高速なメモリアクセスが可能になる。
【００６８】
（第３の実施の形態）
図８は、第３の実施の形態の情報処理システムの一例を示す図である。図８において、図２に示した要素と同じ要素については同一符号が付されている。なお、図８では、ＭＣＵ２２ｄの図示が省略されている。
【００６９】
情報処理システム３０のブリッジ装置３１は、エンドポイントとして機能するＰＣＩｅインタフェース２２ａ１−２２ａｎ以外に、ルートコンプレックスとして機能するＰＣＩｅインタフェース３１ａ１，３１ａ２，３１ａ３，…，３１ａｍを有する。
【００７０】
ＰＣＩｅインタフェース３１ａ１−３１ａｍの各々は、ＭＭＵ３１ｂ１，３１ｂ２，３１ｂ３，…，３１ｂｍの何れかを介してバス２２ｃに接続されているが、ＭＭＵ３１ｂ１−３１ｂｍはなくてもよい。
【００７１】
また、ＰＣＩｅインタフェース３１ａ１−３１ａｍの各々は、エンドポイントとして機能するＥＰ機器３２ａ１，３２ａ２，３２ａ３，…，３２ａｍの何れかに接続されている。ＥＰ機器３２ａ１−３２ａｍの各々は、ＰＣＩｅインタフェース３２ｂ１，３２ｂ２，３２ｂ３，…，３２ｂｍの何れかを有しており、ＰＣＩｅインタフェース３１ａ１−３１ａｍとの間で、ＰＣＩｅプロトコルによる通信を行う。また、ＥＰ機器３２ａ１−３２ａｍの各々は、メモリ３２ｃ１，３２ｃ２，３２ｃ３，…，３２ｃｍの何れかに接続されている。
【００７２】
このように、ブリッジ装置３１は、ルートコンプレックスとして機能するＰＣＩｅインタフェース３１ａ１−３１ａｍを有していてもよい。これにより、複数のＲＣ機器２１ａ１〜２１ａｎと、複数のＥＰ機器３２ａ１−３２ａｍを、同一システム上に混在できる。
【００７３】
このような情報処理システム３０においても、ＲＣ機器２１ａ１−２１ａｎは、メモリ３２ｃ１−３２ｃｍの各々に直接アクセスできる。たとえば、ＰＣＩｅインタフェース３１ａ２にメモリ３２ｃ２のアドレスを設定しておくことで、ＲＣ機器２１ａ１−２１ａｎの何れかが、そのアドレスを指定した場合、メモリ３２ｃ２にアクセスできる。
【００７４】
（第４の実施の形態）
図９は、第４の実施の形態の情報処理システムの一例を示す図である。図９において、図８に示した要素と同じ要素については同一符号が付されている。なお、図９では、ＭＣＵ２２ｄやＭＭＵ２２ｂ１−２２ｂｎ，３１ｂ１−３１ｂｍの図示が省略されている。
【００７５】
情報処理システム４０は、ブリッジ装置３１，４２を有する。図９の例では、ブリッジ装置３１においてルートコンプレックスとして機能するＰＣＩｅインタフェース３１ａｍに、ブリッジ装置４２においてエンドポイントとして機能するＰＣＩｅインタフェース４２ａ０が接続されている。
【００７６】
ルートコンプレックスとして機能するＲＣ機器４１ａ１，４１ａ２，…，４１ａｎの各々は、ブリッジ装置４２においてエンドポイントとして機能するＰＣＩｅインタフェース４２ａ１−４２ａｎの何れかに接続される。また、ＲＣ機器４１ａ１−４１ａｎの各々は、メモリ４１ｂ１，４１ｂ２，…，４１ｂｎの何れか接続される。
【００７７】
ブリッジ装置４２は、ブリッジ装置３１と同様に、ＰＣＩｅインタフェース４２ａ０−４２ａｎの他に、ルートコンプレックスとして機能するＰＣＩｅインタフェース４２ｃ１，４２ｃ２，４２ｃ３，…，４２ｃｍを有する。
【００７８】
ＰＣＩｅインタフェース４２ａ０−４２ａｎ，４２ｃ１−４２ｃｍは、バス４２ｂを介して相互接続されている。また、ブリッジ装置３１と同様に、ブリッジ装置４２には、メモリ４３と記憶装置４４が接続されている。
【００７９】
なお、ブリッジ装置４２は、ブリッジ装置３１と同様に、バス４２ｂに接続されたＭＣＵを有するが図示が省略されている。また、ブリッジ装置４２は、ＭＭＵを有していてもよい。
【００８０】
また、図９の例では、ＰＣＩｅインタフェース４２ｃ１−４２ｃ３の各々は、ＥＰ機器４５ａ１，４５ａ２，４５ａ３の何れかに接続されている。ＥＰ機器４５ａ１−４５ａ３の各々は、メモリ４５ｂ１，４５ｂ２，４５ｂ３の何れかに接続される。ＰＣＩｅインタフェース４２ｃｍは、図示しない他のブリッジ装置に接続される。
【００８１】
このような情報処理システム４０においても、各ＲＣ機器は、他のＲＣ機器やＥＰ機器またはブリッジに接続されたメモリや記憶装置の各々に直接アクセスできる。たとえば、ＰＣＩｅインタフェース３１ａｍには、メモリ４１ｂ１−４１ｂｎ，４３，４５ｂ１−４５ｂ３及び記憶装置４４を含むメモリ空間のアドレスが設定され、ＰＣＩｅインタフェース４２ｃ１には、メモリ４５ｂ１のアドレスが設定される。たとえば、ＲＣ機器２１ａ１−２１ａｎの何れかが、メモリ４５ｂ１のアドレスを指定した場合、ＰＣＩｅインタフェース３１ａｍ，４２ａ０，４２ｃ１を介して、メモリ４５ｂ１にアクセスできる。
【００８２】
上記のように複数のブリッジ装置を接続していくことで、ブリッジ装置の多段接続が可能となり、情報処理システム４０を大規模化できる。
図１０は、ブリッジ装置の多段接続によって得られる情報処理システムの例を示す図である。図１０において、ＥＰ機器は“ＥＰ”と表記されており、ＲＣ機器は“ＲＣ”と表記されている。
【００８３】
情報処理システム５０は、ブリッジ装置５１ａ１，５１ａ２，５１ａ３，５１ａ４，５１ｂ１，５１ｂ２，５１ｃ１，５１ｃ２，５１ｃ３，５１ｃ４を有する。
ブリッジ装置５１ａ１，５１ａ２，５１ａ３，５１ａ４の各々には、ＥＰ機器またはＲＣ機器の一方が、複数接続されている。また、ブリッジ装置５１ａ１，５１ａ２はブリッジ装置５１ｂ１に接続され、ブリッジ装置５１ａ３，５１ａ４は、ブリッジ装置５１ｂ２に接続されている。ブリッジ装置５１ｂ１，５１ｂ２は互いに接続されており、さらにブリッジ装置５１ｂ１は、ブリッジ装置５１ｃ１，５１ｃ２に接続され、ブリッジ装置５１ｂ２は、ブリッジ装置５１ｃ３，５１ｃ４に接続されている。ブリッジ装置５１ｃ１−５１ｃ４の各々には、複数のＥＰ機器と複数のＲＣ機器が接続されている。
【００８４】
これらのブリッジ装置の各々は、図２に示したブリッジ装置２２または図８に示したブリッジ装置３１を用いて実現できる。
以上、実施の形態に基づき、本発明の情報処理システム、情報処理方法及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００８５】
１０  情報処理システム
１１ａ１−１１ａ４  マスタ装置
１１ｂ１−１１ｂ４  メモリ
１２  ブリッジ装置
１２ａ１−１２ａ４  スレーブ回路
１２ｂ  バス
１２ｃ  制御回路
【図１】
2019179333.tif 000003
【図２】
2019179333.tif 000004
【図３】
2019179333.tif 000005
【図４】
2019179333.tif 000006
【図５】
2019179333.tif 000007
【図６】
2019179333.tif 000008
【図７】
2019179333.tif 000009
【図８】
2019179333.tif 000010
【図９】
2019179333.tif 000011
【図１０】
2019179333.tif 000012