(57)【要約】【課題】  デジタル信号を出力する積層構造の光電変換装置において、高精度に光子をカウントすることが可能な構成を提供する。【解決手段】  アバランシェ増幅型のダイオードと、ダイオードからの出力をパルスに整形するパルス整形回路と、パルス整形回路から出力に対応した信号を処理する信号処理回路を有する。アバランシェ増幅型のダイオードが設けられた第１チップと、信号処理回路が設けられた第２チップとが積層されており、パルス整形回路は、第１チップに設けられている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
光電変換装置であって、
アバランシェ増幅型のダイオードと、
前記ダイオードからの出力をパルスに整形するパルス整形回路と、
前記パルス整形回路からの出力に対応した信号を処理する信号処理回路と、を有し、
前記アバランシェ増幅型のダイオードが設けられた第１チップと、前記信号処理回路が設けられた第２チップとが積層されており、
前記パルス整形回路は、前記第１チップに設けられていることを特徴とする光電変換装置。
【請求項２】
前記信号処理回路は、前記パルス整形回路からの出力に対応した信号をカウントするカウンタ回路であることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記パルス整形回路から出力された第１振幅を有するパルス信号を、前記第１振幅よりも小さい第２振幅を有するパルス信号に変換するパルス変換回路を更に有し、
前記パルス変換回路は前記第１チップに設けられていることを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記ダイオードには、第１電源電圧と第２電源電圧が供給され、
前記信号処理回路には、第３電源電圧と第４電源電圧が供給され、
前記第１電源電圧と前記第２電源電圧の差は、前記第３電源電圧と前記第４電源電圧の差よりも大きいことを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記第１電源電圧は、前記ダイオードのアノード側の電圧であり、前記第２電源電圧は、前記ダイオードのカソード側の電圧であることを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記パルス整形回路には、第５電源電圧と第６電源電圧が供給され、
前記信号処理回路には、第７電源電圧と第８電源電圧が供給され、
前記第７電源電圧と前記第８電源電圧の差は、前記第５電源電圧と前記第６電源電圧の差よりも小さいことを特徴とする請求項４または５に記載の光電変換装置。
【請求項７】
前記第７電源電圧と前記第８電源電圧の差は、前記第３電源電圧と前記第４電源電圧の差以上であることを特徴する請求項６に記載の光電変換装置。
【請求項８】
前記第７電源電圧と前記第８電源電圧の差は、前記第３電源電圧と前記第４電源電圧の差と等しいことを特徴とする請求項６または７に記載の光電変換装置。
【請求項９】
前記第１電源電圧と前記第２電源電圧の差は、前記第５電源電圧と第６電源電圧の差よりも大きいことを特徴とする請求項６から８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記第３電源電圧と前記第５電源電圧と前記第７電源電圧が同じ電圧であることを特徴とする請求項６から９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記第２電源電圧と前記第６電源電圧が同じ電圧であることを特徴とする請求項６から１０のいずれか１項に記載の光電変換装置。
【請求項１２】
前記第４電源電圧と前記第８電源電圧が同じ電圧であることを特徴とする請求項６から１１のいずれか１項に記載の光電変換装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する処理装置と、
を有することを特徴とする撮像システム。
【請求項１４】
移動体であって、
請求項１から１２のいずれか１項に記載の光電変換装置と、
移動装置と、
前記光電変換装置から出力される信号から情報を取得する処理装置と、
前記情報に基づいて前記移動装置を制御する制御装置と、
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
フォトダイオードに到来する光子の数をデジタル的に計数し、その計数値を光電変換されたデジタル信号として画素から出力する光電変換装置が知られている。ノイズや信号演算処理の点で、画素信号をデジタル化する利点は大きく、特許文献１には、光電変換されたデジタル信号を出力する画素を複数配列した撮像装置が記載されている。また、特許文献１には、フォトダイオードを有するセンサ部を第１チップに設け、フォトダイオードから出力される信号を処理する回路を有する回路部を第２チップに設け、第１チップと第２チップとを積層する構成が記載されている。これにより、光電変換装置の高集積化や高速化を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願第２０１５／０１１５１３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のＦｉｇ．２Ａには、第１チップと第２チップとの電気的な接続を、第１チップに設けられたダイオードと、第２チップに設けられたデジタルカウンタとの間で行うことが記載されている。すなわち、特許文献１は、第１チップと第２チップの接合部はダイオードの出力となっていると考えられる。しかし、特許文献１の構成では、効率的に光子をカウントすることができない。
【０００５】
そこで、本発明の目的は、デジタル信号を出力する積層構造の光電変換装置において、高精度に光子をカウントすることが可能な構成を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る光電変換装置は、アバランシェ増幅型のダイオードと、前記ダイオードからの出力をパルスに整形するパルス整形回路と、前記パルス整形回路から出力に対応した信号を処理する信号処理回路と、を有し、前記アバランシェ増幅型のダイオードが設けられた第１チップと、前記信号処理回路が設けられた第２チップとが積層されており、前記パルス整形回路は、前記第１チップに設けられていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、デジタル信号を出力する積層構造の光電変換装置において、高精度に光子をカウントすることが可能な構成を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る光電変換装置の構成図である。
【図２】第１実施形態に係る光電変換装置の構成図である。
【図３】第１実施形態に係る光電変換装置の等価回路図である。
【図４】第１実施形態に係る光電変換装置の効果を説明する概念図である
【図５】第１実施形態に係る光電変換装置の断面図である。
【図６】第２実施形態に係る光電変換装置の等価回路図である。
【図７】第２実施形態に係る光電変換装置の変形例に関する構成図である。
【図８】第３実施形態に係る撮像システムの構成図である。
【図９】第４実施形態に係る移動体の構成図である。
【発明を実施するための形態】
【０００９】
（第１実施形態）
本実施形態の光電変換装置は、第１チップ１０１と第２チップ２０１が積層されている構造を有する。
【００１０】
図１は、第１チップ１０１の構成図である。第１チップ１０１には、センサ部１０が設けられている。センサ部１０は、複数の単位画素１１を備える。単位画素１１は、光の入射に応じて信号を出力する。複数の単位画素１１は、センサ部１０に行列状に配置される。図１では、センサ部１０が、Ｐ００からＰ５５で示される６行６列の単位画素１１を配列した場合を示している。センサ部１０に配された画素回路には、電源線２０００により、電圧ＶＤＤが印加されている。
【００１１】
図２は、第２チップ２０１の構成図である。第２チップ２０１には、回路部２０が設けられている。複数の単位画素１１が行列状に配置されており、電圧ＶＤＤが各単位画素１１に供給される。図２では、センサ部１０が、Ｃ００からＣ５５で示される６行６列の単位画素１１を配列した場合を示しており、Ｃ００からＣ５５は、少なくともダイオード１２から出力された信号を処理する回路を有している。
【００１２】
回路部２０は、単位画素１１を駆動する垂直選択回路２１、単位画素１１から出力された信号を処理する信号処理回路２２、信号処理回路２２から信号を読み出すための水平選択回路２３、各回路の動作を制御する制御回路２４を備える。図１では、垂直選択回路２１からの信号を与える信号線をＰＶＳＥＬで示し、各単位画素１１からの信号を出力する出力信号線をＰＯＵＴで示し、水平選択回路２３からの信号を与える信号線をＰＨＳＥＬで示している。また、信号処理回路２２からの信号出力線をＳＯＵＴで示している。回路部２０に配された回路には、電源線２０００により、電圧ＶＤＤが印加されている。
【００１３】
複数の単位画素１１の成す各列のそれぞれに対応して、複数の信号処理回路２２のそれぞれが設けられる。信号処理回路２２は、単位画素１１から出力された信号を保持する機能を持つ。１つの列の単位画素１１に、複数の出力信号線（図２ではｎ本の出力信号線）が接続される。従って、各列に対応する信号処理回路２２は、１つの単位画素から出力される複数の信号を保持し得る。
【００１４】
（等価回路図）
図３は、単位画素１１の構成例を示した等価回路図である。図３において単位画素１１は、アバランシェ増幅型のダイオード１２、ＰＭＯＳトランジスタ１３ａ〜１３ｂ、ＮＭＯＳトランジスタ１４ａ、１４ｃ、１４ｄ、カウンタ回路１５を含む。
【００１５】
ダイオード１２には、ブレイクダウン電圧以上の大きさの逆バイアスが印加されており、ガイガーモードで動作するように設定されている。具体的には、ダイオード１２のアノード側に電源線２０２０から電圧ＶＢＩＡＳ（第１電源電圧）、カソード側に電源線２０００から電圧ＶＤＤ（第２電源電圧）が印加され、この電圧ＶＢＩＡＳと電圧ＶＤＤの電圧差がブレイクダウン電圧以上となっている。例えば、第１電源電圧は、第２電源電圧よりも高い電圧であり、第１電源電圧は−２０Ｖ、第２電源電圧は３．３Ｖである。
【００１６】
ＰＭＯＳトランジスタ１３ａはクエンチ素子であり、電圧ＶＱＮＣにより所定のクエンチング抵抗を形成している。ダイオード１２へ光子が入射すると、アバランシェ現象により複数の電子（及び正孔）が発生する。アバランシェ現象により発生した電流がクエンチ素子１３ａを流れることで電圧降下が起こり、ダイオード１２の動作領域は、ガイガーモードから外れる。これによりダイオード１２のアバランシェ現象が停止し、クエンチ素子１３ａによる電圧降下が元に戻ることで、ダイオード１２の動作領域は、再びガイガーモードとなる。
【００１７】
ＰＭＯＳトランジスタ１３ｂとＮＭＯＳトランジスタ１４ａは、インバータ回路１６を形成し、ダイオード１２のカソードの電位の変化（出力ＰＳＩＧ）を反転増幅する。インバータ回路１６により、単位画素１１は、光子入射の有無をパルス信号に整形することができるため、インバータ回路１６を、「パルス整形回路」ともいう。
【００１８】
カウンタ回路１５は、インバータ回路１６から出力されたパルス数をカウントし、累算したカウント結果をＮＭＯＳトランジスタ１４ｃと１４ｄのスイッチを介して、出力信号線ＰＯＵＴに出力する。
【００１９】
ＮＭＯＳトランジスタ１４ｃと１４ｄのＯＮ／ＯＦＦ制御は信号線ＰＶＳＥＬにて行われる。図３では、一例として２ビットカウンタを備えた場合を示している。
【００２０】
ＰＭＯＳトランジスタ１３ａのソース、ＰＭＯＳトランジスタ１３ｂの基板とソースは、電源線２０００に接続され、電圧ＶＤＤが供給される。また、カウンタ回路１５にも、電源線２０００に接続され、電圧ＶＤＤが供給される。
【００２１】
電圧ＶＢＩＡＳ（第１電源電圧）と電圧ＶＤＤ（第２電源電圧）の電圧差は、ダイオード１２をガイガーモード動作させる程度の電圧差が必要となる。例えば、電圧ＶＢＩＡＳ（第１電源電圧）を−２０Ｖとした場合、電圧ＶＤＤ（第２電源電圧）は３．３Ｖである。また、インバータ回路１６に供給される電圧も、クエンチ素子１３ａからのアナログ信号の振幅に合わせることが好ましい。そこで、本実施形態では、インバータ回路１６に供給される電圧は、電源線２０００から供給されるように構成され、インバータ回路１６には、電圧ＶＤＤが印加されている。例えば、電圧ＶＤＤは３．３Ｖであり、電源線２０３０の電圧ＶＳＳは０Ｖである。
【００２２】
インバータ回路１６からの出力ＰＤＯＵＴは、第１接続部３４と第２接続部３５を介して、第２チップ２０１に伝達され、カウンタ回路１５に入力される。
【００２３】
カウンタ回路１５を構成するトランジスタには、電源線２０００から電圧ＶＤＤと、電源線２０３０から電圧ＶＳＳが印加されている。
【００２４】
（本実施形態の効果と比較例）
図４は、光子入射の有無が電圧パルス信号に変換される過程を説明する図である。ＰＳＩＧはダイオード１２からの出力波形を示し、ＰＤＯＵＴはインバータ回路１６からの出力波形を示す。
【００２５】
ＰＳＩＧ＿１とＰＤＯＵＴ＿１は、本実施形態に対応する波形であり、ＰＳＩＧ＿２とＰＤＯＵＴ＿２は、特許文献１（比較例）に対応する波形である。
【００２６】
時刻ｔ１にダイオード１２へ光子が入射すると、アバランシェ現象により発生した電流がクエンチ素子１３ａを流れる。このとき、ダイオード１２の出力ＰＳＩＧ＿１は、電圧降下が起こる。時刻ｔ２で、ＰＳＩＧ＿１がインバータ回路１６の反転閾値Ｖｔｈを超えると、インバータ回路１６の出力であるＰＤＯＵＴ＿１は、ＰＳＩＧ＿１をパルス整形した反転信号に相当するＨｉｇｈレベルを出力する。次に、クエンチ素子１３ａにより、ＰＳＩＧ＿１の電圧降下が元に戻る。時刻ｔ６で、ＰＳＩＧ＿１が再びインバータ回路１６の反転閾値Ｖｔｈを超えると、ＰＤＯＵＴ＿１は、ＰＳＩＧ＿１をパルス整形した反転信号に相当するＬｏｗレベルを出力する。
【００２７】
図４（Ａ）に示したように、入射光の有無を変換するパルスＰＤＯＵＴ＿１の幅は、ＰＳＩＧ＿１の時定数で決まる。この時定数には、ダイオードを構成するＰＮジャンクションの接合容量、クエンチ素子の負荷及び配線負荷などが含まれる。
【００２８】
これに対して、特許文献１（比較例）に示されているように、第１チップ１０１と第２チップの接合部をダイオード１２の出力とした場合、ダイオード１２の出力部の時定数は必然的に大きくなる。具体的には、図４（Ａ）において、ダイオード１２の出力は、ＰＳＩＧ＿２のようになる。この結果、時刻ｔ３でＰＳＩＧ＿２がインバータ回路１６の反転閾値Ｖｔｈを超えると、ＰＤＯＵＴ＿２は、ＰＳＩＧ＿２をパルス整形した反転信号に相当するＨｉｇｈレベルを出力する。次に、ＰＳＩＧ＿２の電圧降下が元に戻り、時刻ｔ７で、ＰＳＩＧ＿２が再びインバータ回路１６の反転閾値Ｖｔｈを超えると、インバータ回路１６の出力ＰＤＯＵＴ＿２は、ＰＳＩＧ＿２をパルス整形した反転信号に相当するＬｏｗレベルを出力する。以上のように、ダイオード１２からの出力の時定数が大きい場合であるＰＤＯＵＴ＿２のパルス幅は、時定数が小さい場合であるＰＤＯＵＴ＿１のパルス幅よりも長くなる。
【００２９】
次に、図４（Ｂ）を用いて、ダイオード１２の出力部の時定数が大きくなった場合の影響を説明する。図４（Ｂ）は、時刻ｔ１と時刻ｔ４にダイオード１２へ光子が入射した場合のダイオード１２の出力ＰＳＩＧとインバータ回路１６の出力ＰＤＯＵＴを示している。
【００３０】
出力ＰＳＩＧにおいて、時刻ｔ４に入射した光子による電圧変化の波形を点線で図示している。ただし、時刻ｔ１に入射した光子とクエンチ素子により生じた電圧降下が戻りきる前に、時刻ｔ４に入射した光子とクエンチ素子による電圧降下が開始するため、観測される電圧変化は実線で示すような波形となる。
【００３１】
ＰＤＯＵＴ＿１では、時刻ｔ２で、ＰＳＩＧ＿１がインバータ回路１６の反転閾値Ｖｔｈを超えると、ＰＤＯＵＴ＿１は、ＰＳＩＧ＿１をパルス整形した反転信号に相当するＨｉｇｈレベルを出力する。時刻ｔ５にＰＳＩＧ＿１は反転閾値Ｖｔｈを越えるため、ＰＤＯＵＴ＿１はＬｏｗレベルとなる。時刻ｔ５経過後に、時刻ｔ４にダイオード１２に入射した光子により、電圧降下が再び生じる。時刻ｔ６に、ＰＳＩＧ＿１は反転閾値Ｖｔｈを越えるため、ＰＤＯＵＴ＿１はＨｉｇｈレベルとなり、時刻ｔ８に、ＰＳＩＧ＿１は反転閾値Ｖｔｈを越えるため、ＰＤＯＵＴ＿１はＬｏｗレベルとなる。
【００３２】
他方、ＰＤＯＵＴ＿２では、時刻ｔ３で、ＰＳＩＧ＿２がインバータ回路１６の反転閾値Ｖｔｈを超えると、ＰＤＯＵＴ＿２は、ＰＳＩＧ＿２をパルス整形した反転信号に相当するＨｉｇｈレベルを出力する。時刻ｔ６を経過しても、ＰＳＩＧ＿２は時定数が大きいため、反転閾値Ｖｔｈに達することがない。次に、時刻ｔ４にダイオード１２に入射した光子とクエンチ素子によって、ＰＳＩＧ＿２は電圧降下を再度開始する。その後、電圧降下は元に戻り、時刻ｔ９にＰＤＯＵＴ＿２はインバータ回路１６の反転閾値Ｖｔｈを越え、ＰＤＯＵＴ＿２がＬｏｗレベルとなる。
【００３３】
図４（Ｂ）に示すように、ＰＤＯＵＴ＿１は、光子がダイオードに２個到来した場合に、光子２個分のパルス信号が生成できている。他方、ＰＤＯＵＴ＿２は、光子がダイオードに２個到来しているにもかかわらず、時刻ｔ４にダイオード１２へ入射した光子がパルス変換されないため、パルス信号は光子１個分となる。
【００３４】
このように、光子入射の有無を精度よく検出するためには、ダイオード１２の出力部の時定数を小さくする必要がある。本実施形態では、第１チップ１０１と第２チップの接合部をパルス変換後のインバータ回路１６の出力部としているため、接合部をダイオード１２の出力部とする場合と比較して、ダイオード１２の出力部の時定数を小さくすることができる。この結果、光子入射の有無を精度よく検出することが可能となる。
【００３５】
（断面図）
図５は、本実施形態に係る光電変換装置の断面図である。図５には、第１チップ１０１と、第２チップ２０１と、第１チップと第２チップとの接合面１００とが示されている。第１チップ１０１は第１基板１０４を有する。第１基板１０４において、配線層が形成される面を主面１０５とし、その反対の面を裏面１０６とする。第１基板１０４は、ウエル１１０上にフォトダイオードを形成するＮ型領域１１１とＰ型領域１１２、トランジスタを構成するウエル領域１１４、ソース及びドレイン領域１１５、ゲート電極１１６、及び素子分離領域１１３を含む。そして、第１チップ１０１の第１の基板１０４の主面１０５側の上部には、第１配線層１２１と第２配線層１２２とを含む多層配線構造１０７を有する。ここで、第１配線層１２１の配線と第２配線層１２２の配線との接続や、ゲート電極と第１配線層１２１の配線との接続などは、例えばタングステンからなるプラグによって接続されている。更に、第１チップ１０１は、第１基板１０４の裏面１０６側に、平坦化層などを含むカラーフィルタ層１３０、マイクロレンズ１３１を有する。
【００３６】
第２チップ２０１は第２基板２０４を有する。第２基板２０４において、トランジスタが形成される面を主面２０５とし、その反対の面を裏面２０６とする。第２基板２０４の主面２０５の上部には、第１配線層２２１と、第２配線層２２２とを含む多層配線構造２０７が形成されている。ウエル２２０の中には、トランジスタを構成するＮ型ウエル領域２１４、Ｐ型ウエル領域２１７、ソース及びドレイン領域２１５、ゲート電極２１６、及び素子分離領域２１３が設けられている。第１配線層２２１の配線と第２配線層２２２の配線との接続や、ゲート電極と第１の配線層の配線との接続などは、例えばタングステンからなるプラグによって接続されている。
【００３７】
ここで、本実施形態の光電変換装置においては、第１チップ１０１と第２チップ２０１のそれぞれの基板の主面１０５および主面２０５とが対向して積層されている。第１チップ１０１の多層配線構造１０７の最上層である第２配線層１２２の配線と、第２チップ２０１の多層配線構造２０７の最上層である第２配線層２２２の配線は、接合面１００で接触することにより、電気的な接続を確保している。第１チップ１０１と第２チップ２０１の接続部の構成は、第１チップ１０１のＰ型トランジスタのドレイン領域１１５と、第２チップ２０１のＰ型トランジスタのゲート電極２１６との接続のみ示している。そして、本実施形態の光電変換装置においては、第１基板１０４の裏面１０６側から光が入射する裏面入射型の光電変換装置である。
【００３８】
（第２実施形態）
本実施形態は、第１チップと第２チップが積層されており、パルス整形回路が第１チップに設けられている点では、第１実施形態と共通する。しかし、本実施形態では、更にパルス変換回路が設けられている点で、第１実施形態と異なる。
【００３９】
図６は、単位画素１１の構成例を示した等価回路図である。図３と同じ符号を付している部材の機能等は上記したとおりである。
【００４０】
インバータ回路１６（パルス整形回路）は、ダイオード１２のカソードの電位の変化を反転増幅し、光子入射の有無をパルス信号に整形する。また、ＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１４ｂは、インバータ回路１７を形成し、インバータ回路１６の出力の反転信号をカウンタ回路１５に出力する。
【００４１】
ＰＭＯＳトランジスタ１３ａのソース、ＰＭＯＳトランジスタ１３ｂの基板とソースは、電源線２０００に接続され、電圧ＶＤＤ１が供給される。また、カウンタ回路１５は電源線２０１０に接続され、電圧ＶＤＤ２が供給される。
【００４２】
クエンチ素子１３ａに印加される電圧ＶＤＤ１（第２電源電圧）は、ダイオード１２のガイガーモード動作の観点から、高電圧が必要となる。例えば、上記のとおり、電源線２０２０に供給される電圧ＶＢＩＡＳ（第１電源電圧）を−２０Ｖとした場合、電圧ＶＤＤ１（第２電源電圧）は３．３Ｖとする必要がある。また、インバータ回路１６に供給される電圧も、クエンチ素子１３ａからのアナログ信号の振幅に合わせる必要がある。クエンチ素子のＰＭＯＳトランジスタ１３ａは、電圧ＶＱＮＣよりＯＮ状態にある。そのため、光子の入射がない場合、ダイオード１２のカソード端子の電位はＶＤＤ１となる。光子の入射によるダイオード１２のアバランシェ現象により、ＰＭＯＳトランジスタ１３ａには大電流が流れる。このとき、ダイオード１２のカソード端子の電位は、電圧降下が起こるが、その振幅はダイオード１２やＰＭＯＳトランジスタ１３ａの特性に依存し、バラつきも大きい。そのため、インバータ回路１６により、光子入射の有無を確実にパルス信号に整形するためには、インバータ回路１６に供給される電圧を高電圧にする必要がある。本実施形態では、インバータ回路１６に供給される電圧は、電源線２０００から供給されるように構成され、インバータ回路１６には、電圧ＶＤＤ１が印加されている。例えば、電圧ＶＤＤ１は３．３Ｖであり、電源線２０３０の電圧ＶＳＳは０Ｖである。
【００４３】
他方、カウンタ回路１５を構成するトランジスタは、回路を構成する素子数や動作速度を考慮すると、クエンチ素子１３ａやインバータ回路１６を構成するトランジスタよりも微細化されたトランジスタ、すなわち、低電圧で駆動するトランジスタが用いられる。具体的には、カウンタ回路１５には、電源線２０３０から電圧ＶＳＳ（第３電源電圧）が供給され、かつ、電源線２０１０から電圧ＶＤＤ２（第４電源電圧）が供給されている。このため、カウンタ回路１５におけるパルス信号の振幅は、第３電源電圧と第４電源電圧の差となる。例えば、電圧ＶＳＳが０Ｖ、電圧ＶＤＤ２が１．８Ｖの場合、パルス信号の振幅は１．８Ｖである。このように、本実施形態においては、第１電源電圧と第２電源電圧の差は、第３電源電圧と第４電源電圧の差よりも大きくなっている。
【００４４】
ところで、インバータ回路１６には、電源線２０３０から電圧ＶＳＳ（第５電源電圧）が供給され、かつ、電源線２０００から電圧ＶＤＤ１（第６電源電圧）が供給されている。このため、インバータ回路１６から出力されるパルス信号の振幅は、第５電源電圧と第６電源電圧の差となる。例えば、電圧ＶＳＳが０Ｖ、電圧ＶＤＤ１が３．３Ｖの場合、インバータ回路１６から出力されるパルス信号の振幅は３．３Ｖである。
【００４５】
カウンタ回路１５におけるパルス信号の振幅（例：１．８Ｖ）と、インバータ回路１６から出力されるパルス信号の振幅（例：３．３Ｖ）が異なる値となっている。微細化及び高速化のため、低電圧で動作するトランジスタでカウンタ回路を構成する場合、耐圧や信頼性の観点からは、これらのパルス信号の振幅をできるだけ合わせる方が好ましい。そこで、本実施形態では、インバータ回路１７を設けることにより、インバータ回路１６から出力された第１振幅を有するパルス信号を、第１振幅よりも小さい第２振幅を有するパルス信号に変換している。このような機能を奏するため、インバータ回路１７は「パルス変換回路」ともいう。
【００４６】
例えば、インバータ回路１７に供給されている電源線２０３０の電圧ＶＳＳ（第７電源電圧）を０Ｖ、電源線２０１０の電圧ＶＤＤ２（第８電源電圧）を１．８Ｖとする。この場合、インバータ回路１７の入力前後で、パルス信号の振幅は、３．３Ｖから１．８Ｖに変換する。上記のとおり、カウンタ回路におけるパルス信号の振幅は、例えば１．８Ｖであるため、インバータ回路１７を設けることにより、カウンタ回路１５に入力されるパルス信号の振幅が適切な値に設定されることになる。
【００４７】
本実施形態に係る構成によれば、第１チップ１０１と第２チップの接合部をダイオード１２の出力部とする場合と比較して、ダイオード１２の出力部の時定数を小さくすることができる。この結果、光子入射の有無を精度よく検出することが可能となる。
【００４８】
また、第２チップ１０２では、微細化、低電圧で駆動可能なトランジスタを用いることができるため、高機能化や高速化が可能となる。
【００４９】
（パルス整形回路の変形例）
図７は、上記で説明したパルス整形回路（インバータ回路１６）と、パルス変換回路（インバータ回路１７）の別の構成例を示したものである。
【００５０】
図７に示すパルス整形回路１６は、ＰＭＯＳトランジスタ１３ｄ〜１３ｆとＮＭＯＳトランジスタ１４ｆ〜１４ｇから成る。ＰＭＯＳトランジスタ１３ｅ及びＮＭＯＳトランジスタ１４ｆは、インバータを構成している。ＰＭＯＳトランジスタ１３ｄのドレインとＰＭＯＳトランジスタ１３ｆのソースとが、ＰＭＯＳトランジスタ１３ｅのソースに接続されている。更に、ＰＭＯＳトランジスタ１３ｄのソースは電源線２０００に、ＰＭＯＳトランジスタ１３ｆのドレインは電源線２０３０に、それぞれ接続されている。ＰＭＯＳトランジスタ１３ｄと１３ｆは、それぞれのゲート電位によってそれらのドレインを介しＰＭＯＳトランジスタ１３ｅのソース電位を制御する。同様に、ＮＭＯＳトランジスタ１４ｅのドレインとＮＭＯＳトランジスタ１４ｇのソースとが、ＮＭＯＳトランジスタ１４ｆのソースに接続されている。更に、ＮＭＯＳトランジスタ１４ｅのソースは電源線２０３０に、ＮＭＯＳトランジスタ１４ｇのドレインは電源線２０００に、それぞれ接続されている。ＮＭＯＳトランジスタ１４ｅと１４ｇは、それぞれのゲート電位によってそれらのドレインを介しＮＭＯＳトランジスタ１４ｆのソース電位を制御する。したがって、パルス整形回路１６は、入力電位の変化に対して出力状態がヒステリシスを持って変化するシュミット・トリガ回路を構成している。
【００５１】
パルス変換回路１７は、ＰＭＯＳトランジスタ１３ｇとＮＭＯＳトランジスタ１４ｈから成るインバータ回路であり、出力パルスのハイレベルを電圧ＶＤＤ１から電圧ＶＤＤ２に変換している。
【００５２】
図７に示すように、パルス整形回路１６をシュミット・トリガ回路とすることで、ダイオード１２の出力信号をパルス化する際の閾値を調整しやすいという利点がある。
【００５３】
（変形例の説明）
上記では、第３電源電圧と第４電源電圧の差の値を、第７電源電圧と第８電源電圧の差の値と等しくした例を説明した。すなわち、カウンタ回路１５のパルス信号の振幅とインバータ回路１７からの出力のパルス信号の振幅を等しくした。しかし、本実施形態に特有の技術課題は、インバータ回路１６から出力されるパルス信号の振幅と、カウンタ回路１５のパルス信号の振幅とが異なることに着目し、この差異を緩和することにあるため、この条件は、必須の条件ではない。すなわち、（第５電源電圧と第６電源電圧の差）＞（第７電源電圧と第８電源電圧の差）≧（第３電源電圧と第４電源電圧の差）という条件を満たす限りにおいて、各電源電圧の値は適宜設定することが可能である。すなわち、第５から第８電源電圧に関しては、第７電源電圧と第８電源電圧の差を、第３電源電圧と第４電源電圧の差以上としてもよい。
【００５４】
また、別の観点からは、インバータ回路１７によって、インバータ回路１６から出力されるパルス信号の振幅の値を小さくすれば、本発明の技術課題を解決することができるともいえる。この場合、（第５電源電圧と第６電源電圧の差）＞（第７電源電圧と第８電源電圧の差）という条件を満たす限りにおいて、各電源電圧の値は適宜設定することが可能である。
【００５５】
さらに、第１電源電圧から第８電源電圧まで異なる値を有する電圧とすることも可能である。ただし、本実施形態の構成のように、第２電源電圧と第６電源電圧を同じ値とすれば、電源線を共通化することができ、デバイス構造の単純化を図ることができる。同様に、第３電源電圧と、第５電源電圧と、第７電源電圧とを同じ値として、電源線を共通化することも可能である。同様に、第４電源電圧と第８電源電圧を同じ値として、電源線を共通化することも可能である。
【００５６】
（第３実施形態）
本発明の第３実施形態による撮像システムについて、図８を用いて説明する。図８は、本実施形態による撮像システムの概略構成を示すブロック図である。
【００５７】
上記実施形態で述べた光電変換装置は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星、医療用カメラなどの各種の機器が挙げられる。また、レンズなどの光学系と光電変換装置とを備えるカメラモジュールも、撮像システムに含まれる。図８にはこれらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【００５８】
撮像システム５００は、光電変換装置１０００、撮像光学系５０２、ＣＰＵ５１０、レンズ制御部５１２、撮像装置制御部５１４、画像処理部５１６、絞りシャッタ制御部５１８、表示部５２０、操作スイッチ５２２、記録媒体５２４を備える。
【００５９】
撮像光学系５０２は、被写体の光学像を形成するための光学系であり、レンズ群、絞り５０４等を含む。絞り５０４は、その開口径を調節することで撮影時の光量調節を行う機能を備えるほか、静止画撮影時には露光秒時調節用シャッタとしての機能も備える。レンズ群及び絞り５０４は、光軸方向に沿って進退可能に保持されており、これらの連動した動作によって変倍機能（ズーム機能）や焦点調節機能を実現する。撮像光学系５０２は、撮像システムに一体化されていてもよいし、撮像システムへの装着が可能な撮像レンズでもよい。
【００６０】
撮像光学系５０２の像空間には、その撮像面が位置するように光電変換装置１０００が配置されている。光電変換装置１０００は、第１または第２実施形態で説明した光電変換装置である。光電変換装置１０００は、撮像光学系５０２により結像された被写体像を光電変換し、画像信号や焦点検出信号として出力する。
【００６１】
レンズ制御部５１２は、撮像光学系５０２のレンズ群の進退駆動を制御して変倍操作や焦点調節を行うためのものであり、その機能を実現するように構成された回路や処理装置により構成されている。絞りシャッタ制御部５１８は、絞り５０４の開口径を変化して（絞り値を可変として）撮影光量を調節するためのものであり、その機能を実現するように構成された回路や処理装置により構成される。
【００６２】
ＣＰＵ５１０は、カメラ本体の種々の制御を司るカメラ内の制御装置であり、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェイス回路等を含む。ＣＰＵ５１０は、ＲＯＭ等に記憶されたコンピュータプログラムに従ってカメラ内の各部の動作を制御し、撮像光学系５０２の焦点状態の検出（焦点検出）を含むＡＦ、撮像、画像処理、記録等の一連の撮影動作を実行する。ＣＰＵ５１０は、信号処理部でもある。
【００６３】
撮像装置制御部５１４は、光電変換装置１０００の動作を制御するとともに、光電変換装置１０００から出力された信号をＡ／Ｄ変換してＣＰＵ５１０に送信するためのものであり、それら機能を実現するように構成された回路や制御装置により構成される。Ａ／Ｄ変換機能は、光電変換装置１０００が備えていてもかまわない。画像処理部５１６は、Ａ／Ｄ変換された信号に対してγ変換やカラー補間等の画像処理を行って画像信号を生成するためのものであり、その機能を実現するように構成された回路や制御装置により構成される。表示部５２０は、カメラの撮影モードに関する情報、撮影前のプレビュー画像、撮影後の確認用画像、焦点検出時の合焦状態等を表示する。操作スイッチ５２２は、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、撮影モード選択スイッチ等で構成される。記録媒体５２４は、撮影済み画像等を記録するためのものであり、撮像システムに内蔵されたものでもよいし、メモリカード等の着脱可能なものでもよい。
【００６４】
このようにして、上記実施形態で説明した光電変換装置１０００を適用した撮像システム５００を構成することにより、高性能の撮像システムを実現することができる。
【００６５】
（第４実施形態）
本発明の第４実施形態による撮像システム及び移動体について、図９（Ａ）及び図９（Ｂ）を用いて説明する。図９（Ａ）及び図９（Ｂ）は、本実施形態による撮像システム及び移動体の構成を示す図である。
【００６６】
図９（Ａ）は、車載カメラに関する撮像システム４００の一例を示したものである。撮像システム４００は、光電変換装置４１０を有する。光電変換装置４１０は、上記実施形態に記載の光電変換装置のいずれかである。撮像システム４００は、光電変換装置４１０により取得された複数の画像データに対し、画像処理を行う処理装置である画像処理部４１２を有する。また、撮像システム４００は、光電変換装置４１０により取得された複数のデータから視差の算出を行う処理装置である視差取得部４１４を有する。また、撮像システム４００は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部４１６と、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部４１８と、を有する。ここで、視差取得部４１４や距離取得部４１６は、対象物までの距離情報等の情報を取得する情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部４１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述した各種の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等によって実現されてもよい。また、これらの組合せによって実現されてもよい。
【００６７】
撮像システム４００は、車両情報取得装置４２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム４００は、衝突判定部４１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ４３０が接続されている。すなわち、制御ＥＣＵ４３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム４００は、衝突判定部４１８での判定結果に基づいて、ドライバーへ警報を発する警報装置４４０とも接続されている。例えば、衝突判定部４１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ４３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置４４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【００６８】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム４００で撮像する。図９（Ｂ）に、車両前方（撮像範囲４５０）を撮像する場合の撮像システム４００を示した。車両情報取得装置４２０は、撮像システム４００を動作させ撮像を実行させるように指示を送る。上述の実施形態に記載した光電変換装置を光電変換装置４１０として用いることにより、本実施形態の撮像システム４００は、測距の精度をより向上させることができる。また、測距を行わずに、画像認識に基づいて、車両を制御してもよい。
【００６９】
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の移動手段である。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【符号の説明】
【００７０】
１２  ダイオード
１５  カウンタ回路
１６  インバータ回路（パルス整形回路）
１０１  第１チップ
２０１  第２チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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