(57)【要約】【課題】  第１スイッチング素子がターンオンするときと第２スイッチング素子がターンオンするときの両方でサージを抑制することが可能な技術を提供する。【解決手段】  半導体モジュールであって、第１半導体チップの厚み方向に沿って見たときに絶縁樹脂の第１側面においてＰ端子、Ｏ端子、Ｎ端子の順にこれらの端子が並んでおり、前記第１半導体チップの厚み方向に沿って見たときに絶縁樹脂の第２側面においてＰ端子からＮ端子に向かう向きに、第１ゲート端子、第１基準電位端子、第２ゲート端子、第２基準電位端子の順にこれらの端子が並んでいる。【選択図】図１
2019140175.tif 000002
【特許請求の範囲】
【請求項１】
半導体モジュールであって、
第１搭載部を備えるＰ配線部材と、
第１スイッチング素子を内蔵する第１半導体基板と、前記第１半導体基板の上面に設けられた第１マイナス主電極と、前記第１半導体基板の下面に設けられた第１プラス主電極と、前記第１半導体基板の前記上面に設けられた第１ゲート電極と、前記第１半導体基板の前記上面に設けられた第１基準電位電極を備えており、前記第１プラス主電極が前記第１搭載部の上面に接続されている第１半導体チップと、
第２搭載部と、前記第２搭載部と前記第１マイナス主電極とを接続する接続部を備えるＯ配線部材と、
第２スイッチング素子を内蔵する第２半導体基板と、前記第２半導体基板の上面に設けられた第２マイナス主電極と、前記第２半導体基板の下面に設けられた第２プラス主電極と、前記第２半導体基板の前記上面に設けられた第２ゲート電極と、前記第２半導体基板の前記上面に設けられた第２基準電位電極を備えており、前記第２プラス主電極が前記第２搭載部の上面に接続されている第２半導体チップと、
前記第１搭載部、前記第１半導体チップ、前記第２搭載部、及び、前記第２半導体チップを封止している絶縁樹脂を有し、
前記絶縁樹脂が、第１側面と、前記第１側面の反対側に位置する第２側面を有し、
前記Ｐ配線部材が、前記第１搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＰ端子を有し、
前記Ｏ配線部材が、前記第２搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＯ端子を有し、
前記半導体モジュールが、
前記第２マイナス主電極に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＮ端子と、
前記第１ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１ゲート端子と、
前記第１基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１基準電位端子と、
前記第２ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２ゲート端子と、
前記第２基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２基準電位端子、
をさらに有し、
前記第１半導体チップの厚み方向に沿って見たときに、前記第１側面において、前記Ｐ端子、前記Ｏ端子、前記Ｎ端子の順にこれらの端子が並んでおり、
前記第１半導体チップの厚み方向に沿って見たときに、前記第２側面において、前記Ｐ端子から前記Ｎ端子に向かう向きに、前記第１ゲート端子、前記第１基準電位端子、前記第２ゲート端子、前記第２基準電位端子の順にこれらの端子が並んでいる、
半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体モジュールに関する。
【０００２】
特許文献１には、複数の半導体チップ（スイッチング素子）を内蔵する半導体モジュールが開示されている。図７は、特許文献１と略同様の構成を有する従来の半導体モジュールを示している。この半導体モジュールは、第１スイッチング素子１０１と第２スイッチング素子１０２を有している。図７において、破線で示されているのは、第１スイッチング素子１０１の上部に配置されている導電板１４１、及び、第２スイッチング素子１０２の上部に配置されている導電板１４２である。導電板１４１、１４２は、その下部のスイッチング素子のマイナス主電極（上部電極）に接続されている。また、図７の斜線ハッチングされている領域において、導電板１４１、１４２は、その下部の別の導電板に接続されている。図７の半導体モジュールは、Ｐ端子１１１と、Ｎ端子１１２と、Ｏ端子１１３を有している。Ｐ端子１１１は、第１スイッチング素子１０１のプラス主電極（下部電極）に接続されている。Ｎ端子１１２は、導電板１４２を介して第２スイッチング素子１０２のマイナス主電極（上部電極）に接続されている。Ｏ端子１１３は、第２スイッチング素子１０２のプラス主電極（下部電極）に接続されている。また、Ｏ端子１１３は、導電板１４１を介して第１スイッチング素子１０１のマイナス主電極（上部電極）に接続されている。Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３は、各スイッチング素子１０１、１０２を封止する絶縁樹脂１２０から外側に突出している。絶縁樹脂１２０の第１側面１２１において、Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３の順でこれらの端子が並んでいる。
【０００３】
また、図７の半導体モジュールは、第１スイッチング素子１０１及び第２スイッチング素子１０２に接続された複数の信号端子を有している。これらの信号端子には、第１スイッチング素子１０１のゲートに接続された第１ゲート端子１３２、第１スイッチング素子１０１の基準電位に接続された第１基準電位端子１３４、第２スイッチング素子１０２のゲートに接続された第２ゲート端子１３６、及び、第２スイッチング素子１０２の基準電位に接続された第２基準電位端子１３８が含まれる。第１側面１２１の反対側に位置する第２側面１２２から、第１ゲート端子１３２、第１基準電位端子１３４、第２ゲート端子１３６、及び、第２基準電位端子１３８が絶縁樹脂１２０の外側に突出している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１３０４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図７の半導体モジュールでは、第２スイッチング素子１０２がターンオンするときに、第１スイッチング素子１０１がターンオンするときよりも、高いサージが発生し易いという問題があった。したがって、本明細書では、第１スイッチング素子がターンオンするときと第２スイッチング素子がターンオンするときの両方でサージを抑制することが可能な技術を提供する。
【課題を解決するための手段】
【０００６】
上述したように、図７の半導体モジュールでは、第１側面１２１において、Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３の順でこれらの端子が並んでいる。また、図７の半導体モジュールでは、第２側面１２２において、第１ゲート端子１３２、第１基準電位端子１３４、第２ゲート端子１３６、第２基準電位端子１３８の順でこれらの端子が並んでいる。本願発明者は、これらの端子の配列の影響によって、第２スイッチング素子１０２がターンオンするときに高いサージが発生し易いことを発見した。以下に、詳細について説明する。
【０００７】
第１スイッチング素子１０１をターンオンするときには、第１ゲート端子１３２と第１基準電位端子１３４の間に電圧を印加して、第１スイッチング素子１０１のゲートを充電する。このとき、図８の矢印１５０に示すように、第１スイッチング素子１０１では、第１ゲート端子１３２から第１基準電位端子１３４に向かう向きにゲート電流が流れる。また、第１スイッチング素子１０１がターンオンすると、図８の矢印１５２に示すように、Ｐ端子１１１からＯ端子１１３に向かって主電流が流れる。このため、第１スイッチング素子１０１がターンオンするときには、第１スイッチング素子１０１の近傍において、ゲート電流の流れる向き（矢印１５０）と主電流が流れる向き（矢印１５２）とが略同じ向きとなる。このため、第１スイッチング素子１０１がターンオンするときには、ゲート電流の経路（矢印１５０）と主電流の経路の間の相互インダクタンスが正の値となる。
【０００８】
第２スイッチング素子１０２をターンオンするときには、第２ゲート端子１３６と第２基準電位端子１３８の間に電圧を印加して、第２スイッチング素子１０２のゲートを充電する。このとき、図９の矢印１５４に示すように、第２スイッチング素子１０２では、第２ゲート端子１３６から第２基準電位端子１３８に向かう向きにゲート電流が流れる。また、第２スイッチング素子１０２がターンオンすると、図９の矢印１５６に示すように、Ｏ端子１１３からＮ端子１１２に向かって主電流が流れる。このため、第２スイッチング素子１０２がターンオンするときには、第２スイッチング素子１０２の近傍において、ゲート電流の流れる向き（矢印１５４）と主電流が流れる向き（矢印１５６）とが逆向きとなる。このため、第２スイッチング素子１０２がターンオンするときには、ゲート電流の経路（矢印１５４）と主電流の経路（矢印１５６）の間の相互インダクタンスが負の値となる。
【０００９】
以上に説明したように、第１スイッチング素子１０１がターンオンするときにはゲート電流の経路と主電流の経路の間の相互インダクタンスが正の値となるのに対し、第２スイッチング素子１０２がターンオンするときにはゲート電流の経路と主電流の経路の間の相互インダクタンスが負の値となる。このため、第２スイッチング素子では、第１スイッチング素子おりも、ターンオン時にサージが発生し易いことが判明した。本明細書では、第２スイッチング素子で生じるサージを抑制するために、以下の半導体モジュールを提案する。
【００１０】
本明細書が開示する半導体モジュールは、Ｐ配線部材と、第１半導体チップと、Ｏ配線部材と、第２半導体チップと、絶縁樹脂を有する。前記Ｐ配線部材は、第１搭載部を備える。前記第１半導体チップは、第１スイッチング素子を内蔵する第１半導体基板と、前記第１半導体基板の上面に設けられた第１マイナス主電極と、前記第１半導体基板の下面に設けられた第１プラス主電極と、前記第１半導体基板の前記上面に設けられた第１ゲート電極と、前記第１半導体基板の前記上面に設けられた第１基準電位電極を備えている。前記第１プラス主電極は、前記第１搭載部の上面に接続されている。前記Ｏ配線部材は、第２搭載部と、前記第２搭載部と前記第１マイナス主電極とを接続する接続部を備える。前記第２半導体チップは、第２スイッチング素子を内蔵する第２半導体基板と、前記第２半導体基板の上面に設けられた第２マイナス主電極と、前記第２半導体基板の下面に設けられた第２プラス主電極と、前記第２半導体基板の前記上面に設けられた第２ゲート電極と、前記第２半導体基板の前記上面に設けられた第２基準電位電極を備えている。前記第２プラス主電極は、前記第２搭載部の上面に接続されている。前記絶縁樹脂は、前記第１搭載部、前記第１半導体チップ、前記第２搭載部、及び、前記第２半導体チップを封止している。前記絶縁樹脂が、第１側面と、前記第１側面の反対側に位置する第２側面を有する。前記Ｐ配線部材が、前記第１搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＰ端子を有する。前記Ｏ配線部材が、前記第２搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＯ端子を有する。前記半導体モジュールは、前記第２マイナス主電極に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＮ端子と、前記第１ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１ゲート端子と、前記第１基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１基準電位端子と、前記第２ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２ゲート端子と、前記第２基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２基準電位端子をさらに有する。前記第１半導体チップの厚み方向に沿って見たときに、前記第１側面において、前記Ｐ端子、前記Ｏ端子、前記Ｎ端子の順にこれらの端子が並んでいる。前記第１半導体チップの厚み方向に沿って見たときに、前記第２側面において、前記Ｐ端子から前記Ｎ端子に向かう向きに、前記第１ゲート端子、前記第１基準電位端子、前記第２ゲート端子、前記第２基準電位端子の順にこれらの端子が並んでいる。
【００１１】
この半導体モジュールでは、第１側面において、Ｐ端子、Ｏ端子、Ｎ端子の順でこれらの端子が並んでいる。すなわち、従来の半導体モジュールと比べて、Ｎ端子とＯ端子の位置が入れ替わっている。この構造では、第２スイッチング素子がターンオンするときに、第２スイッチング素子近傍において主電流が流れる向き（すなわち、Ｏ端子からＮ端子に向かう向き）が、第２スイッチング素子近傍においてゲート電流が流れる向き（すなわち、第２ゲート端子から第２基準電位端子に向かう向き）と略同じ向きとなる。したがって、第２スイッチング素子がターンオンするときの相互インダクタンスが正の値であり、第２スイッチング素子がターンオンするときにサージが生じ難い。また、Ｐ端子とＯ端子との相対的な位置関係は従来と比べて変わっていないので、第１スイッチング素子がターンオンするときには、従来と同様に、第１スイッチング素子の近傍において、ゲート電流が流れる向きと主電流が流れるとが略同じとなる。したがって、第１スイッチング素子がターンオンするときの相互インダクタンスが正の値であり、第１スイッチング素子でサージが生じ難い。このように、この構成によれば、第１スイッチング素子がターンオンするとき、及び、第２スイッチング素子がターンオンするときの両方において、サージの発生を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態の半導体モジュール１０の平面図。
【図２】半導体モジュール１０の等価回路を示す回路図。
【図３】ＩＧＢＴ２１がターンオンするときの電流経路を示す図。
【図４】ＩＧＢＴ２２がターンオンするときの電流経路を示す図。
【図５】スイッチング素子がターンオンするときのゲート電圧を示すグラフ。
【図６】スイッチング素子がターンオンするときの主電流を示すグラフ。
【図７】従来の半導体モジュール１０の平面図。
【図８】第１スイッチング素子１０１がターンオンするときの電流経路を示す図。
【図９】第２スイッチング素子１０２がターンオンするときの電流経路を示す図。
【発明を実施するための形態】
【００１３】
図１は、実施形態の半導体モジュール１０を示している。半導体モジュール１０は、半導体チップ２１、２２、４１、４２を内蔵している。図１のｚ方向（紙面に対して垂直な方向）は、半導体チップ２１、２２、４１、４２の厚み方向を示している。以下では、ｚ方向のプラス側（手前側）を上側といい、ｚ方向マイナス側（奥側）を下側という。また、図１のｘ方向は、ｚ方向に対して垂直な方向であり、図１のｙ方向は、ｚ方向及びｘ方向に対して垂直な方向である。図１に示すように、半導体モジュール１０は、配線部材に接続された半導体チップ２１、２２を絶縁樹脂２０で封止した構造を備えている。
【００１４】
半導体チップ２１、２２は、ＩＧＢＴ（insulated gate bipolar transistor）を備えている。半導体チップ４１、４２は、ダイオードを備えている。図２は、半導体モジュール１０の等価回路を示している。図２に示すように、ＩＧＢＴ２１（半導体チップ２１により構成されているＩＧＢＴ）と、ＩＧＢＴ２２（半導体チップ２２により構成されているＩＧＢＴ）が、Ｐ端子１１とＮ端子１２の間に直列に接続されている。ダイオード４１（半導体チップ４１により構成されているダイオード）は、ＩＧＢＴ２１に対して並列に接続されている。ＩＧＢＴ２１のコレクタがダイオード４１のカソードに接続されており、ＩＧＢＴ２１のエミッタがダイオード４１のアノードに接続されている。ダイオード４２（半導体チップ４２により構成されているダイオード）は、ＩＧＢＴ２２に対して並列に接続されている。ＩＧＢＴ２２のコレクタがダイオード４２のカソードに接続されており、ＩＧＢＴ２２のエミッタがダイオード４２のアノードに接続されている。ＩＧＢＴ２１のエミッタとＩＧＢＴ２２のコレクタの間の配線に対して、Ｏ端子１３が接続されている。図２に示す回路は、ＤＣ−ＤＣコンバータ回路やインバータ回路の一部として用いられる。図１に示す各配線部材（金属部材）は、図２に示す回路を構成するように半導体チップ２１、２２、４１、４２に接続されている。
【００１５】
図１に示すように、半導体チップ２１、４１は、配線部材５０の上面に実装されている。配線部材５０は、搭載部５０ａとＰ端子１１を有している。搭載部５０ａは、平板状の部分である。搭載部５０ａの上面に、半導体チップ２１、４１が搭載されている。Ｐ端子１１は、搭載部５０ａからｙ方向に伸びる端子である。
【００１６】
半導体チップ２１は、半導体基板２１ａ、エミッタ電極２１ｂ、複数の信号電極パッド、及び、コレクタ電極（図示省略）を有している。半導体基板２１ａ内には、ＩＧＢＴが形成されている。エミッタ電極２１ｂは、半導体基板２１ａの上面に設けられている。複数の信号電極パッドは、半導体基板２１ａの上面のエミッタ電極２１ｂの隣に設けられている。複数の信号電極パッドは、ゲート電極パッド２１ｃと、ケルビンエミッタ電極パッド２１ｄを有している。ゲート電極パッド２１ｃは、ＩＧＢＴのゲートに接続されている。ケルビンエミッタ電極パッド２１ｄは、ＩＧＢＴのエミッタと同電位のパッドである。コレクタ電極は、半導体基板２１ａの下面の全域を覆っている。コレクタ電極は、はんだによって搭載部５０ａの上面に接続されている。したがって、図２に示すように、ＩＧＢＴ２１のコレクタは、Ｐ端子１１に接続されている。
【００１７】
半導体チップ４１は、半導体基板４１ａ、アノード電極４１ｂ、及び、カソード電極（図示省略）を有している。半導体基板４１ａ内には、ダイオードが形成されている。アノード電極４１ｂは、半導体基板４１ａの上面に設けられている。カソード電極は、半導体基板４１ａの下面に設けられている。カソード電極は、はんだによって搭載部５０ａの上面に接続されている。したがって、図２に示すように、ダイオード４１のカソードは、Ｐ端子１１及びＩＧＢＴ２１のコレクタに接続されている。
【００１８】
搭載部５０ａに対してｙ方向に間隔を隔てた位置に、複数の信号端子３０が設けられている。複数の信号端子３０は、搭載部５０ａを挟んでＰ端子１１とは反対側に配置されている。複数の信号端子３０は、ｙ方向に長く伸びている。複数の信号端子３０は、間隔を開けてｘ方向に配列されている。各信号端子３０は、ボンディングワイヤによって対応する信号電極パッド（半導体チップ２１の上面に設けられた信号電極パッド）に接続されている。複数の信号端子３０は、ゲート端子３２とケルビンエミッタ端子３４を有している。ゲート端子３２は、ボンディングワイヤによってゲート電極パッド２１ｃに接続されている。したがって、図２に示すように、ゲート端子３２は、ＩＧＢＴ２１のゲートに接続されている。図１に示すように、ケルビンエミッタ端子３４は、ボンディングワイヤによってケルビンエミッタ電極パッド２１ｄに接続されている。したがって、図２に示すように、ケルビンエミッタ端子３４は、ＩＧＢＴ２１のエミッタに接続されている。
【００１９】
図１において破線で示す配線部材５４は、半導体チップ２１と半導体チップ４１の上部に配置されている。配線部材５４の下面は、半導体チップ２１のエミッタ電極２１ｂと、半導体チップ４１のアノード電極４１ｂに対して、はんだによって接続されている。したがって、図２に示すように、ＩＧＢＴ２１のエミッタがダイオード４１のアノードに接続されている。
【００２０】
図１に示すように、半導体チップ２２、４２は、配線部材５２の上面に実装されている。配線部材５２は、搭載部５２ａとＯ端子１３を有している。搭載部５２ａは、平板状の部分である。搭載部５２ａの上面に、半導体チップ２２、４２が搭載されている。Ｏ端子１３は、搭載部５２ａからｙ方向に伸びる端子である。Ｏ端子１３は、Ｐ端子１１と略平行に伸びている。
【００２１】
半導体チップ２２は、半導体基板２２ａ、エミッタ電極２２ｂ、複数の信号電極パッド、及び、コレクタ電極（図示省略）を有している。半導体基板２２ａ内には、ＩＧＢＴが形成されている。エミッタ電極２２ｂは、半導体基板２２ａの上面に設けられている。複数の信号電極パッドは、半導体基板２２ａの上面のエミッタ電極２２ｂの隣に設けられている。複数の信号電極パッドは、ゲート電極パッド２２ｃと、ケルビンエミッタ電極パッド２２ｄを有している。ゲート電極パッド２２ｃは、ＩＧＢＴのゲートに接続されている。ケルビンエミッタ電極パッド２２ｄは、ＩＧＢＴのエミッタと同電位のパッドである。コレクタ電極は、半導体基板２２ａの下面の全域を覆っている。コレクタ電極は、はんだによって搭載部５２ａの上面に接続されている。したがって、図２に示すように、ＩＧＢＴ２２のコレクタは、Ｏ端子１３に接続されている。
【００２２】
半導体チップ４２は、半導体基板４２ａ、アノード電極４２ｂ、及び、カソード電極（図示省略）を有している。半導体基板４２ａ内には、ダイオードが形成されている。アノード電極４２ｂは、半導体基板４２ａの上面に設けられている。カソード電極は、半導体基板４２ａの下面に設けられている。カソード電極は、はんだによって搭載部５２ａの上面に接続されている。したがって、図２に示すように、ダイオード４２のカソードは、Ｏ端子１３及びＩＧＢＴ２２のコレクタに接続されている。
【００２３】
搭載部５２ａに対してｙ方向に間隔を隔てた位置に、複数の信号端子３１が設けられている。複数の信号端子３１は、搭載部５２ａを挟んでＯ端子１３とは反対側に配置されている。複数の信号端子３１は、ｙ方向に長く伸びている。複数の信号端子３１は、間隔を開けてｘ方向に配列されている。各信号端子３１は、ボンディングワイヤによって対応する信号電極パッド（半導体チップ２２の上面に設けられた信号電極パッド）に接続されている。複数の信号端子３１は、ゲート端子３６とケルビンエミッタ端子３８を有している。ゲート端子３６は、ボンディングワイヤによってゲート電極パッド２２ｃに接続されている。したがって、図２に示すように、ゲート端子３６は、ＩＧＢＴ２２のゲートに接続されている。図１に示すように、ケルビンエミッタ端子３８は、ボンディングワイヤによってケルビンエミッタ電極パッド２２ｄに接続されている。したがって、図２に示すように、ケルビンエミッタ端子３８は、ＩＧＢＴ２２のエミッタに接続されている。
【００２４】
図１において破線で示す配線部材５６は、半導体チップ２２と半導体チップ４２の上部に配置されている。配線部材５６の下面は、半導体チップ２２のエミッタ電極２２ｂと、半導体チップ４２のアノード電極４２ｂに対して、はんだによって接続されている。したがって、図２に示すように、ＩＧＢＴ２２のエミッタがダイオード４２のアノードに接続されている。
【００２５】
図１に示すように、配線部材５４は、半導体チップ２１の近傍から半導体チップ２２側に伸びる延出部５４ａを有している。配線部材５２は、半導体チップ２２の近傍から半導体チップ２１側に伸びる延出部５２ｂを有している。延出部５４ａは延出部５２ｂと重なっている。延出部５４ａと延出部５２ｂとが重なっている範囲内の領域６０（斜線でハッチングされた領域）において、延出部５４ａは延出部５２ｂに接続されている。したがって、図２に示すように、Ｏ端子１３は、ＩＧＢＴ２１のエミッタ及びダイオード４１のアノードに接続されている。
【００２６】
図１に示すように、Ｏ端子１３の隣に、Ｎ端子１２が設けられている。Ｎ端子１２は、ｙ方向に沿って伸びている。Ｎ端子１２の一部は、配線部材５６の下側まで伸びている。Ｎ端子１２と配線部材５６とが重なっている範囲内の領域６２（斜線でハッチングされた領域）において、Ｎ端子１２は配線部材５６に接続されている。したがって、図２に示すように、Ｎ端子１２は、配線部材５６を介して、ＩＧＢＴ２２のエミッタとダイオード４２のアノードに接続されている。
【００２７】
半導体チップ２１、２２、４１、４２は、絶縁樹脂２０によって封止されている。絶縁樹脂２０は、第１側面２０ａと第２側面２０ｂを有している。第２側面２０ｂは、第１側面２０ａの反対側に位置している。Ｐ端子１１、Ｏ端子１３、及び、Ｎ端子１２は、第１側面２０ａから絶縁樹脂２０の外部に突出している。第１側面２０ａでは、図１の右側から左側に向かって、Ｐ端子１１、Ｏ端子１３、Ｎ端子１２の順でこれらの端子が並んでいる。信号端子３０、３１は、第２側面２０ｂから絶縁樹脂２０の外部に突出している。第２側面２０ｂでは、図１の右側から左側に向かって、ゲート端子３２、ケルビンエミッタ端子３４、ゲート端子３６、ケルビンエミッタ端子３８の順でこれらの端子が並んでいる。
【００２８】
図３は、ＩＧＢＴ２１をターンオンさせるときの電流の流れを示している。矢印７２はゲート電流を示しており、矢印７４はコレクタ電流を示している。ゲート端子３２の電位を上昇させると、ＩＧＢＴ２１のゲートが充電される。このため、矢印７２に示すように、ゲート端子３２からケルビンエミッタ端子３４に向かってゲート電流が流れる。このとき、半導体チップ２１において、ゲート電流は−ｘ方向（図３の右から左に向かう向き）に流れる。また、ゲートが充電されることで、ＩＧＢＴ２１がオンする。すると、ＩＧＢＴ２１を介して、矢印７４に示すように、Ｐ端子１１からＯ端子１３に向かってコレクタ電流が流れる。すなわち、Ｐ端子１１から、搭載部５０ａ、ＩＧＢＴ２１、配線部材５４、搭載部５２ａを介してＯ端子１３へ電流が流れる。このとき、ＩＧＢＴ２１のエミッタ電極２１ｂから延出部５４ａに向かってコレクタ電流が流れるので、ＩＧＢＴ２１近傍において、コレクタ電流は−ｘ方向（図３の右から左に向かう向き）に流れる。したがって、ＩＧＢＴ２１がターンオンするときに、ＩＧＢＴ２１近傍において、ゲート電流とコレクタ電流が略同じ向きに流れる。ＩＧＢＴ２１の近傍において、ゲート電流の電流経路（矢印７２）とコレクタ電流の電流経路７４が略同じ向きであるので、これらの電流経路の間の相互インダクタンスは正の値となる。このため、ゲート電流とコレクタ電流の急激な変化が抑制され、サージの発生が抑制される。このように、ＩＧＢＴ２１がターンオンするときに、サージの発生が抑制される。
【００２９】
なお、ＩＧＢＴ２１がターンオフするときには、ゲート電流の流れる向きが矢印７２とは逆向きとなり、ゲート電流の経路とコレクタ電流の経路の間の相互インダクタンスが負の値となる。しかしながら、ＩＧＢＴ２１がターンオフするときには、コレクタ電流の変化率が小さいので、サージはほとんど発生しない。したがって、ＩＧＢＴ２１がターンオフするときには、相互インダクタンスの影響はほとんど無視できる。
【００３０】
図４は、ＩＧＢＴ２２をターンオンさせるときの電流の流れを示している。矢印７６はゲート電流を示しており、矢印７８はコレクタ電流を示している。ゲート端子３６の電位を上昇させると、ＩＧＢＴ２２のゲートが充電される。このため、矢印７６に示すように、ゲート端子３６からケルビンエミッタ端子３８に向かってゲート電流が流れる。このとき、半導体チップ２２において、ゲート電流は−ｘ方向（図４の右から左に向かう向き）に流れる。また、ゲートが充電されることで、ＩＧＢＴ２２がオンする。すると、ＩＧＢＴ２２を介して、矢印７８に示すように、Ｏ端子１３からＮ端子１２に向かってコレクタ電流が流れる。すなわち、Ｏ端子１３から、搭載部５２ａ、ＩＧＢＴ２２、配線部材５６を介してＮ端子１２へコレクタ電流が流れる。このとき、ＩＧＢＴ２２のエミッタ電極２２ｂからＮ端子１２に向かってコレクタ電流が流れるので、ＩＧＢＴ２２近傍においてはコレクタ電流は−ｘ方向（図４の右から左に向かう向き）に流れる。したがって、ＩＧＢＴ２２がターンオンするときに、ＩＧＢＴ２２近傍において、ゲート電流とコレクタ電流が略同じ向きに流れる。ＩＧＢＴ２２の近傍において、ゲート電流の電流経路（矢印７６）とコレクタ電流の電流経路７８が略同じ向きであるので、これらの電流経路の間の相互インダクタンスは正の値となる。このため、ゲート電流とコレクタ電流の急激な変化が抑制され、サージの発生が抑制される。このように、ＩＧＢＴ２２がターンオンするときに、サージの発生が抑制される。
【００３１】
なお、ＩＧＢＴ２２がターンオフするときには、ゲート電流の流れる向きが矢印７６とは逆向きとなり、ゲート電流の経路とコレクタ電流の経路の間の相互インダクタンスが負の値となる。しかしながら、ＩＧＢＴ２２がターンオフするときには、コレクタ電流の変化率が小さいので、サージはほとんど発生しない。したがって、ＩＧＢＴ２２がターンオフするときには、相互インダクタンスの影響はほとんど無視できる。
【００３２】
以上に説明したように、本実施形態の半導体モジュール１０によれば、ＩＧＢＴ２１がターンオンするとき、及び、ＩＧＢＴ２２がターンオンするときの両方において、サージの発生を抑制することができる。
【００３３】
図５、６のグラフＡは、本実施形態の半導体モジュール１０のＩＧＢＴ２２をターンオンするときのゲート電圧ＶＧＥとコレクタ電流ＩＣＥの変化を示している。また、図５、６のグラフＢは、従来の半導体モジュールのスイッチング素子（図７の第２スイッチング素子１０２）をターンオンするときのゲート電圧ＶＧＥとコレクタ電流ＩＣＥの変化を示している。上述したように、本実施形態の半導体モジュール１０では、ＩＧＢＴ２２をターンオンするときにおけるゲート電流の経路とコレクタ電流の経路の間の相互インダクタンスが正の値である。他方、従来の半導体モジュールでは、第２スイッチング素子１０２をターンオンするときにおけるゲート電流の経路と主電流の経路の間の相互インダクタンスが負の値である。このため、本実施形態の半導体モジュール１０では、従来の半導体モジュールよりも、ＩＧＢＴ２２をターンオンするときにゲート電圧ＶＧＥが変化し難い。したがって、図５に示すように、グラフＡではグラフＢよりもゲート電圧ＶＧＥのピーク値が低い。その結果、図６に示すように、グラフＡではグラフＢよりもコレクタ電流ＩＣＥのピーク値が低くなる。このように、図５、６から明らかなように、本実施形態の半導体モジュール１０によれば、ターンオン時に発生するサージを従来よりも低減することができる。
【００３４】
なお、上述した実施形態の半導体モジュール１０では、スイッチング素子がＩＧＢＴであった。しかしながら、スイッチング素子としてＭＯＳＦＥＴ等の他のスイッチング素子を採用してもよい。
【００３５】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３６】
１０    ：半導体モジュール
１１    ：Ｐ端子
１２    ：Ｎ端子
１３    ：Ｏ端子
２０    ：絶縁樹脂
２１    ：半導体チップ（ＩＧＢＴ）
２２    ：半導体チップ（ＩＧＢＴ）
３０    ：信号端子
３１    ：信号端子
３２    ：ゲート端子
３４    ：ケルビンエミッタ端子
３６    ：ゲート端子
３８    ：ケルビンエミッタ端子
４１    ：半導体チップ（ダイオード）
４２    ：半導体チップ（ダイオード）
５０    ：配線部材
５０ａ  ：搭載部
５２    ：配線部材
５２ａ  ：搭載部
５２ｂ  ：延出部
５４    ：配線部材
５４ａ  ：延出部
５６    ：配線部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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