(57)【要約】【課題】メモリセルをより高集積化及び高密度化した半導体記憶装置、積和演算装置及び電子機器を提供する。【解決手段】ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、を備える、半導体記憶装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、半導体記憶装置。
【請求項２】
前記活性化領域は、半導体基板に第１方向に延伸して設けられる、請求項１に記載の半導体記憶装置。
【請求項３】
前記活性化層は、半導体材料で形成される、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１ゲート電極は、前記第１方向と直交する第２方向に延伸して設けられる、請求項２に記載の半導体記憶装置。
【請求項５】
前記第２ゲート電極は、前記第１方向に延伸して設けられる、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１トランジスタのソース又はドレイン領域の一方は、前記第２方向に延伸するソース線に電気的に接続され、
前記第１トランジスタのソース又はドレイン領域の他方は、前記第１方向に延伸する第２ビット線に電気的に接続される、請求項４に記載の半導体記憶装置。
【請求項７】
前記第２トランジスタのソース又はドレイン領域の一方は、前記第１ゲート電極に電気的に接続され、
前記第２トランジスタのソース又はドレイン領域の他方は、前記第２方向に延伸する第１ビット線に電気的に接続される、請求項４に記載の半導体記憶装置。
【請求項８】
前記第１トランジスタのソース又はドレイン領域は、前記第１ゲート電極を挟んで両側の前記活性化領域に設けられ、
前記第２トランジスタのソース又はドレイン領域は、前記第２ゲート電極を挟んで両側の前記活性化層に設けられる、請求項２に記載の半導体記憶装置。
【請求項９】
前記活性化層は、前記第１ゲート電極及び前記半導体基板の上に、前記第１ゲート電極及び前記半導体基板の外形に沿って設けられる、請求項２に記載の半導体記憶装置。
【請求項１０】
前記第２ゲート電極は、前記活性化層及び前記半導体基板の上に、前記活性化層及び前記半導体基板の外形に沿って、前記絶縁膜を介して設けられる、請求項２に記載の半導体記憶装置。
【請求項１１】
前記第１トランジスタ及び第２のトランジスタのソース又はドレイン領域の各々は、同じ導電型の領域として設けられる、請求項１に記載の半導体記憶装置。
【請求項１２】
前記第２トランジスタは、薄膜トランジスタとして設けられる、請求項１に記載の半導体記憶装置。
【請求項１３】
前記第１トランジスタ及び前記第２トランジスタは、繰り返し積層されることで、複数組設けられる、請求項１に記載の半導体記憶装置。
【請求項１４】
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、積和演算装置。
【請求項１５】
半導体記憶装置を備え、
前記半導体記憶装置は、
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置、積和演算装置及び電子機器に関する。
【背景技術】
【０００２】
同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
【０００３】
そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として製品化されている。
【０００４】
ＬＳＩに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。
【０００５】
ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。ＦｅＲＡＭの構造として、例えば、強誘電体材料をゲート絶縁膜に用いた電界効果トランジスタをメモリセルとして用いる１Ｔ（１Ｔｒａｎｓｉｓｔｏｒ）型構造が提案されている。
【０００６】
ただし、１Ｔ型構造のＦｅＲＡＭでは、複数のメモリセルでワード線及びビット線を共有している。そのため、メモリセルに情報を書き込む場合、選択されたメモリセルだけでなく、ワード線又はビット線を共有する非選択のメモリセルにも電圧が印加されてしまう。したがって、１Ｔ型構造のＦｅＲＡＭでは、メモリセルに情報を書き込む際に、非選択のメモリセルに記憶された情報が書き換わってしまう可能性があった。
【０００７】
例えば、下記の特許文献１には、強誘電体トランジスタのゲートに選択トランジスタを接続することで、情報が書き込まれるメモリセルのみに電圧を印加することを可能とする強誘電体メモリが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２３０８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に開示された強誘電体メモリでは、選択トランジスタ及び該選択トランジスタの配線をメモリセルごとに設けるため、各メモリセルの平面面積が大きくなってしまう。そのため、特許文献１に開示された強誘電体メモリでは、メモリセルの高集積化及び高密度化が困難であった。
【００１０】
そこで、本開示では、メモリセルの平面面積を縮小することが可能な、新規かつ改良された半導体記憶装置、積和演算装置及び電子機器を提案する。
【課題を解決するための手段】
【００１１】
本開示によれば、ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、を備える、半導体記憶装置が提供される。
【００１２】
また、本開示によれば、ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、を備える、積和演算装置が提供される。
【００１３】
また、本開示によれば、半導体記憶装置を備え、前記半導体記憶装置は、ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、を備える、電子機器が提供される。
【００１４】
本開示によれば、第１トランジスタの上に設けられた第２トランジスタによって、第１トランジスタの強誘電体膜に対する電界の発生の有無を制御することが可能である。
【発明の効果】
【００１５】
以上説明したように本開示によれば、メモリセルをさらに高集積化及び高密度化した半導体記憶装置、積和演算装置及び電子機器が提供される。
【００１６】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１７】
【図１】本開示の一実施形態に係る半導体記憶装置の等価回路を示した回路図である。
【図２】同実施形態に係る半導体記憶装置の平面構造及び断面構造を示す模式図である。
【図３】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図４】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図５】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図６】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図７】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図８】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図９】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１０】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１１】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１２】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１３】同実施形態に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１４】変形例に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１５】変形例に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１６】変形例に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１７】変形例に係る半導体記憶装置の製造方法の一工程を説明する平面図及び断面図である。
【図１８】変形例に係る半導体記憶装置の平面構造及び断面構造を示す模式図である。
【図１９】積和演算装置の等価回路を示す模式的な回路図である。
【図２０】本開示の一実施形態に係る半導体記憶装置の積和演算装置への適用を説明する模式図である。
【図２１Ａ】同実施形態に係る半導体記憶装置が搭載される電子機器の一例を示す外観図である。
【図２１Ｂ】同実施形態に係る半導体記憶装置が搭載される電子機器の一例を示す外観図である。
【図２１Ｃ】同実施形態に係る半導体記憶装置が搭載される電子機器の一例を示す外観図である。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表現することがある。
【００２０】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
４．変形例
５．動作例
６．適用例
【００２１】
＜１．概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概要について説明する。図１は、本実施形態に係る半導体記憶装置の等価回路を示した回路図である。
【００２２】
なお、図１では、「ゲート」は、電界効果トランジスタのゲート電極を表し、「ドレイン」は、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」は、電界効果トランジスタのソース電極又はソース領域を表すものとする。
【００２３】
図１に示すように、半導体記憶装置１０は、第１トランジスタ１１と、第１トランジスタ１１のゲートと接続する第２トランジスタ１２と、を備える。
【００２４】
第１トランジスタ１１は、強誘電体材料で構成されたゲート絶縁膜を有する電界効果トランジスタである。第１トランジスタ１１は、ゲート絶縁膜の残留分極の方向にて情報を記憶する。第１トランジスタ１１は、ソース又はドレインの一方で第２ビット線ＢＬ−と接続し、ソース又はドレインの他方でソース線Ｖｓと接続している。なお、ソース線Ｖｓは、電源ＶＤＤ又はグランドＧＮＤに電気的に接続してもよい。
【００２５】
第２トランジスタ１２は、例えば、常誘電体材料で構成されたゲート絶縁膜を有する電界効果トランジスタである。第２トランジスタ１２は、第１トランジスタ１１のゲートへの電圧印加を制御するスイッチング素子として機能する。第２トランジスタ１２は、ソース又はドレインの一方で第１トランジスタ１１のゲートと接続し、ソース又はドレインの他方で第１ビット線ＢＬと接続する。第２トランジスタ１２のゲートは、ワード線ＷＬと接続しており、第２トランジスタ１２のオンオフは、ワード線ＷＬからの電圧印加によって制御される。なお、第２トランジスタ１２は、強誘電体材料で構成されたゲート絶縁膜を有する電界効果トランジスタであってもよい。
【００２６】
第１トランジスタ１１に情報を書き込む場合、半導体記憶装置１０は、まず、ワード線ＷＬに電圧を印加することで、第２トランジスタ１２をオンにする。次に、半導体記憶装置１０は、第１ビット線ＢＬ及び第２ビット線ＢＬ−に所定の電位差を印加することで、第１トランジスタ１１のゲート絶縁膜（すなわち、強誘電体膜）に電界を発生させる。これにより、半導体記憶装置１０は、第１トランジスタ１１のゲート絶縁膜の残留分極の方向を外部電界によって制御し、第１トランジスタ１１に情報を書き込むことができる。
【００２７】
一方、第１トランジスタ１１から情報を読み出す場合、半導体記憶装置１０は、まず、ワード線ＷＬに電圧を印加することで、第２トランジスタ１２をオンにする。次に、半導体記憶装置１０は、第１ビット線ＢＬに電圧を印加し、第１トランジスタ１１をオンにした上で、第２ビット線ＢＬ−及びソース線Ｖｓの間に電流を流す。第１トランジスタ１１の閾値電圧Ｖｔは、ゲート絶縁膜の残留分極の方向によって変化するため、第１トランジスタ１１のチャネル抵抗は、ゲート絶縁膜の残留分極の方向によって変化する。これにより、半導体記憶装置１０は、第２ビット線ＢＬ−及びソース線Ｖｓの間に流れる電流の大きさを計測することで、第１トランジスタ１１に記憶された情報を読み出すことができる。
【００２８】
すなわち、本実施形態に係る半導体記憶装置１０は、第１トランジスタ１１に０又は１の１ビットの情報を記憶するＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作することができる。
【００２９】
ここで、半導体記憶装置１０では、第１トランジスタ１１のゲートに第２トランジスタ１２のソース又はドレインが接続されているため、第２トランジスタ１２を制御することで、第１トランジスタ１１のゲート絶縁膜に電界を印加するか否かを制御することができる。
【００３０】
したがって、半導体記憶装置１０は、情報の書き込み又は読み出しの際に、第１トランジスタ１１のゲート絶縁膜に選択的に電圧を印加することができるため、非選択の第１トランジスタ１１に記憶される情報が書き換わってしまうことを防止することができる。また、半導体記憶装置１０では、情報の書き込み又は読み出しの際に、選択した第１トランジスタ１１のゲート絶縁膜に選択的に電界を印加することができるため、ゲート絶縁膜を構成する強誘電体材料の劣化を抑制することができる。
【００３１】
さらに、半導体記憶装置１０は、第２トランジスタ１２をいわゆる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）として形成することで、第２トランジスタ１２を第１トランジスタの上に設けることができる。これによれば、半導体記憶装置１０は、第１トランジスタ１１及び第２トランジスタ１２を平面的に配列した場合と比較して、半導体記憶装置１０の平面面積を縮小させることが可能である。
【００３２】
＜２．構造例＞
続いて、図２を参照して、本実施形態に係る半導体記憶装置１０の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶装置１０の平面構造及び断面構造を示す模式図である。
【００３３】
なお、図２の平面図は、各構成の配置を明確にするために、半導体記憶装置１０の全面に亘って形成された層は省略し、平面透過図として記載している。図２の断面図の各々は、平面図をＡ−Ａ線、Ｂ−Ｂ線又はＣ−Ｃ線の各々で切断した断面を示す。
【００３４】
また、以下では、「第１導電型」は、「ｐ型」又は「ｎ型」の一方を表し、「第２導電型」は、「第１導電型」と異なる「ｐ型」又は「ｎ型」の他方を表すこととする。
【００３５】
図２に示すように、記憶装置１は、半導体基板１００の上に設けられる。記憶装置１は、半導体基板１００上に、１ビットの情報を記憶する半導体記憶装置１０がマトリクス状に多数配置されることで形成され、大容量の情報を記憶する。図２では、破線で囲った領域が１つの半導体記憶装置１０に相当する。
【００３６】
第１トランジスタ１１は、半導体基板１００の上に設けられた強誘電体膜１４０と、強誘電体膜１４０の上に設けられた第１ゲート電極１３０と、半導体基板１００に設けられたソース又はドレイン領域１５１と、によって構成される。
【００３７】
第１トランジスタ１１のソース又はドレイン領域１５１の一方は、コンタクト２７１を介して、第２方向（図２に正対して上下方向）に延伸する第２配線層４１０（ソース線Ｖｓ）に電気的に接続する。一方、ソース又はドレイン領域１５１の他方は、コンタクト２７２及び第２配線層４２０を介して、第２方向と直交する第１方向（図２に正対して左右方向）に延伸する第３配線層５１２（第２ビット線ＢＬ−）に電気的に接続する。
【００３８】
第２トランジスタ１２は、第１ゲート電極１３０の上を通って第２方向に延伸する活性化層２５０と、活性化層２５０の上に設けられたゲート絶縁膜２４０と、ゲート絶縁膜２４０を介して活性化層２５０の上を通り、第１方向に延伸する第２ゲート電極２３０と、によって構成される。活性化層２５０及び第２ゲート電極２３０は、互いに直交するように設けられる。活性化層２５０及び第２ゲート電極２３０の交点の両側の活性化層２５０には、ソース又はドレイン領域が設けられる。
【００３９】
第２ゲート電極２３０は、第１方向に延伸して設けられることで、ワード線ＷＬとして機能する。活性化層２５０に設けられたソース又はドレイン領域の一方は、第１ゲート電極１３０と電気的に接続する。一方、活性化層２５０に設けられたソース又はドレイン領域の他方は、コンタクト２６１を介して、第２方向に延伸する第１配線層３１０（第１ビット線ＢＬ）に電気的に接続する。
【００４０】
以下、半導体記憶装置１０の各構成についてより具体的に説明する。
【００４１】
半導体基板１００は、半導体材料で構成され、第１トランジスタ１１が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００４２】
素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられる半導体記憶装置１０の各々を互いに電気的に絶縁する。素子分離層１０５は、例えば、半導体基板１００の第１方向（図２に正対して左右方向）に延伸して設けられ、半導体基板１００の表面を、互いに離隔された平行な帯状領域に離隔する。
【００４３】
素子分離層１０５によって互いに離隔された平行な帯状領域は、第１トランジスタ１１が形成される活性化領域１５０となる。活性化領域１５０の半導体基板１００には、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）が導入されていてもよい。
【００４４】
素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。例えば、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、エッチング等によって形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
【００４５】
強誘電体膜１４０は、強誘電体材料にて構成され、半導体基板１００の上に設けられる。具体的には、強誘電体膜１４０は、活性化領域１５０を第２方向に横断するように、メモリセルごとに半導体基板１００の上に設けられる。
【００４６】
強誘電体膜１４０は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１４０は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１４０は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１４０は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１４０は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１４０は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成することができる。
【００４７】
第１ゲート電極１３０は、導電性材料で構成され、強誘電体膜１４０の上に設けられる。具体的には、第１ゲート電極１３０は、活性化領域１５０を第２方向に横断するように、強誘電体膜１４０の上にメモリセルごとに設けられる。
【００４８】
例えば、第１ゲート電極１３０は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は高融点金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。また、第１ゲート電極１３０は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。具体的には、第１ゲート電極１３０は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、第１ゲート電極１３０は、強誘電体膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、第１ゲート電極１３０は、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
【００４９】
ソース又はドレイン領域１５１は、半導体基板１００に形成された第２導電型の領域である。ソース又はドレイン領域１５１は、第１ゲート電極１３０を挟む両側の活性化領域１５０に設けられる。ソース又はドレイン領域１５１の一方は、コンタクト２７１を介して、第２方向に延伸する第２配線層４１０（ソース線Ｖｓ）に電気的に接続する。また、ソース又はドレイン領域１５１の他方は、コンタクト２７２及び第２配線層４２０を介して、第１方向に延伸する第３配線層５１２（第２ビット線ＢＬ−）に電気的に接続する。
【００５０】
例えば、ソース又はドレイン領域１５１は、活性化領域１５０の所定の領域に第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。また、ソース又はドレイン領域１５１と、第１ゲート電極１３０との間には、ソース又はドレイン領域１５１と同じ導電型であり、かつソース又はドレイン領域１５１よりも低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００５１】
なお、第１ゲート電極１３０を挟んで両側に設けられたソース又はドレイン領域１５１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、導電型不純物の極性又は接続される配線によって任意に変更され得る。
【００５２】
サイドウォール絶縁膜１３２は、絶縁性材料で構成され、第１ゲート電極１３０及び後述する活性化層２５０の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３２は、第１ゲート電極１３０及び活性化層２５０を積層した後、一様に絶縁膜を成膜し、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で、単層または複数層にて形成されてもよい。
【００５３】
サイドウォール絶縁膜１３２は、活性化領域１５０に導入される導電型不純物を遮蔽することで、第１ゲート電極１３０と、導電型不純物が導入されるソース又はドレイン領域１５１との位置関係を自己整合的に制御することができる。サイドウォール絶縁膜１３２を複数層で形成した場合、活性化領域１５０への不純物の導入を段階的に行うことができるため、ソース又はドレイン領域１５１と、第１ゲート電極１３０との間に自己整合的にＬＤＤ領域を形成することが可能である。
【００５４】
活性化層２５０は、第１ゲート電極１３０の上に設けられ、第２方向に延伸されることで複数の活性化領域１５０に亘って設けられる。具体的には、活性化層２５０は、第１ゲート電極１３０及び半導体基板１００の外形に沿って、第１ゲート電極１３０及び半導体基板１００の上を交互に通ることで、上下しながら第２方向に延伸されて設けられる。
【００５５】
活性化層２５０は、第２トランジスタのチャネル、及びソース又はドレイン領域が形成される層であり、半導体材料にて構成される。例えば、活性化層２５０は、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）で形成されてもよく、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）又はヒ化ガリウムインジウム（ＩｎＧａＡｓ）などの化合物半導体で形成されてもよく、酸化亜鉛（ＺｎＯ）または酸化ガリウムインジウムスズ（ＩｎＧａＺｎＯ）などの酸化物半導体で形成されてもよく、硫化モリブデン（ＭｏＳ２）などの二次元半導体で形成されてもよい。
【００５６】
第２ゲート電極２３０との交点の両側の活性化層２５０には、第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）が導入されることで、第２トランジスタ１２のソース又はドレイン領域が形成される。例えば、図２のＡ−Ａ断面における活性化層２５０には、第２トランジスタ１２のチャネルが形成されてもよい。また、図２のＢ−Ｂ断面における活性化層２５０には、第２導電型不純物が導入されることで、第２トランジスタ１２のソース又はドレイン領域が形成されてもよい。
【００５７】
活性化層２５０に形成されたソース又はドレイン領域の一方は、第１ゲート電極１３０の上に形成されることで、第１ゲート電極１３０に電気的に接続する。また、活性化層２５０に形成されたソース又はドレイン領域の他方は、コンタクト２６１を介して、第２方向に延伸する第１配線層３１０（第１ビット線ＢＬ）に電気的に接続する。
【００５８】
ゲート絶縁膜２４０は、絶縁性材料で構成され、半導体基板１００及び活性化層２５０の上に設けられる。具体的には、ゲート絶縁膜２４０は、第１トランジスタ１１及び活性化層２５０の上に一様に設けられる。ゲート絶縁膜２４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜２４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５９】
第２ゲート電極２３０は、導電性材料で構成され、第１方向に延伸してゲート絶縁膜２４０の上に設けられる。具体的には、第２ゲート電極２３０は、半導体基板１００の素子分離層１０５の上に、ゲート絶縁膜２４０を介して第１方向に延伸して設けられる。また、第２ゲート電極２３０は、直交する活性化層２５０を跨ぐように、ゲート絶縁膜２４０を介して活性化層２５０の上に設けられる。第２ゲート電極２３０は、第１方向に延伸して設けられることで、ワード線ＷＬとして機能する。
【００６０】
第２ゲート電極２３０は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は高融点金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。また、第２ゲート電極２３０は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。具体的には、第２ゲート電極２３０は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、第２ゲート電極２３０は、ゲート絶縁膜２４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、第２ゲート電極２３０は、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
【００６１】
第２ゲート電極２３０は、ゲート絶縁膜２４０を介して活性化層２５０の上に直交するように設けられることで、第２ゲート電極２３０と平面視で重畳する活性化層２５０に第２トランジスタ１２のチャネルを形成する。活性化層２５０に形成されたチャネルは、活性化層２５０に形成されたソース領域及びドレイン領域の間の抵抗を低減することで、第１ゲート電極１３０と、コンタクト２６１及び第１配線層３１０との間を導通させる。
【００６２】
平坦化膜２００は、絶縁性材料で構成され、第１トランジスタ１１及び第２トランジスタ１２を埋め込み、半導体記憶装置１０の全面に亘って設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６３】
コンタクト２６１は、導電性材料で構成され、平坦化膜２００及びゲート絶縁膜２４０を貫通して設けられる。具体的には、コンタクト２６１は、第１方向に延伸する第２ゲート電極２３０を挟んで第１ゲート電極１３０と対向する側の活性化層２５０に設けられた第２トランジスタ１２のソース又はドレイン領域の上に、平坦化膜２００及びゲート絶縁膜２４０を貫通して設けられる。これにより、コンタクト２６１は、第２トランジスタのソース又はドレインの他方と、第１配線層３１０（第１ビット線ＢＬ）とを電気的に接続する。
【００６４】
例えば、コンタクト２６１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２６１は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２６１は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００６５】
下部第１層間膜３０１は、第１配線層３１０を埋め込み、平坦化膜２００の上に半導体記憶装置１０の全面に亘って設けられる。下部第１層間膜３０１は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６６】
第１配線層３１０は、導電性材料にて構成され、平坦化膜２００の上に設けられる。具体的には、第１配線層３１０は、第２方向に延伸する配線としてコンタクト２６１の上に設けられる。第１配線層３１０は、コンタクト２６１を介して第２トランジスタ１２のソース又はドレインの他方と電気的に接続することで、第１ビット線ＢＬとして機能する。第１配線層３１０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００６７】
上部第１層間膜３０２は、下部第１層間膜３０１の上に半導体記憶装置１０の全面に亘って設けられる。上部第１層間膜３０２は、第１配線層３１０と、第２配線層４１０、４２０とを電気的に絶縁するために設けられる。上部第１層間膜３０２は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６８】
コンタクト２７１、２７２は、導電性材料で構成され、平坦化膜２００、下部第１層間膜３０１及び上部第１層間膜３０２を貫通して設けられる。具体的には、コンタクト２７１は、ソース又はドレイン領域１５１の一方の上に設けられ、第１トランジスタ１１のソース又はドレインの一方と、第２配線層４１０（ソース線Ｖｓ）とを電気的に接続する。コンタクト２７２は、ソース又はドレイン領域１５１の他方の上に設けられ、第２配線層４２０及びビア５１１を介して、第１トランジスタ１１のソース又はドレインの他方と、第３配線層５１２（第２ビット線ＢＬ−）とを電気的に接続する。
【００６９】
例えば、コンタクト２７１、２７２は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２７１、２７２は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２７１、２７２は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７０】
第２層間膜４００は、第２配線層４１０、４２０を埋め込み、上部第１層間膜３０２の上に半導体記憶装置１０の全面に亘って設けられる。第２層間膜４００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７１】
第２配線層４１０、４２０は、導電性材料にて構成され、上部第１層間膜３０２の上に設けられる。具体的には、第２配線層４１０は、第２方向に延伸する配線として、コンタクト２７１の上に設けられる。第２配線層４１０は、コンタクト２７１を介して、第１トランジスタ１１のソース又はドレインの一方と電気的に接続することで、ソース線Ｖｓとして機能する。第２配線層４２０は、下層のコンタクト２７２と、上層のビア５１１とを電気的に接続する配線層として、コンタクト２７２の上に設けられる。第２配線層４１０、４２０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７２】
ビア５１１は、導電性材料にて構成され、下部第３層間膜５０１を貫通して設けられる。具体的には、ビア５１１は、下層の第２配線層４２０と、上層の第３配線層５１２とを電気的に接続するビアとして、第２配線層４２０の上に設けられる。ビア５１１０は、例えば、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。ビア５１１は、単層で形成されてもよく、複数層の積層体で形成されてもよく、例えば、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７３】
下部第３層間膜５０１は、ビア５１１を埋め込み、第２層間膜４００の上に半導体記憶装置１０の全面に亘って設けられる。下部第３層間膜５０１は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７４】
第３配線層５１２は、導電性材料にて構成され、第１方向に延伸する配線として、ビア５１１の上に設けられる。第３配線層５１２は、ビア５１１、第２配線層４２０及びコンタクト２７２を介して、第１トランジスタ１１のソース又はドレインの他方と電気的に接続することで、第２ビット線ＢＬ−として機能する。第３配線層５１２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７５】
上記の構造によれば、半導体記憶装置１０では、第１トランジスタ１１の上に、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）として第２トランジスタ１２を形成することができる。これによれば、半導体記憶装置１０は、形成される平面面積をより縮小することができる。
【００７６】
したがって、本実施形態に係る半導体記憶装置１０は、第２トランジスタ１２にて第１トランジスタ１１の強誘電体膜１４０における電界の発生の有無を制御することを可能にしつつ、より縮小された平面面積にて形成することが可能である。これによれば、半導体記憶装置１０は、記憶装置１のメモリセルの集積度を向上させることができるため、記憶装置１の記憶密度を向上させることが可能である。
【００７７】
＜３．製造方法＞
続いて、図３〜図１３を参照して、本実施形態に係る半導体記憶装置１０の製造方法について説明する。図３〜図１３は、半導体記憶装置１０の製造方法の一工程を説明する平面図及び断面図である。
【００７８】
なお、図３〜図１３においても、図２と同様に、半導体記憶装置１０の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【００７９】
まず、図３に示すように、半導体基板１００に素子分離層１０５を形成し、第１トランジスタ１１が形成される活性化領域１５０を形成する。
【００８０】
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、活性化領域１５０を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【００８１】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【００８２】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又は活性化領域１５０の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、活性化領域１５０の半導体基板１００の表面を１０ｎｍ程度酸化して酸化膜１０１を形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、活性化領域１５０を第１導電型のウェル領域とする。
【００８３】
次に、図４に示すように、強誘電体膜１４０を成膜した後、強誘電体膜１４０の上に第１ゲート電極１３０を形成する。
【００８４】
具体的には、まず、半導体基板１００の表面を覆う酸化膜１０１をフッ化水素酸溶液等で剥離する。なお、酸化膜１０１は、熱酸化膜（ＳｉＯ２）、熱酸窒化膜（ＳｉＯＮ）又はプラズマ窒化した酸窒化膜（ＳｉＯＮ）であってもよい。その後、ＣＶＤ又はＡＬＤを用いて、半導体基板１００の上に酸化ハフニウム（ＨｆＯｘ）を膜厚３ｎｍ〜１０ｎｍにて成膜する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にてアニール処理が行われることで強誘電体膜１４０に変換される。
【００８５】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１４０として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【００８６】
次に、ＣＶＤ又はＡＬＤを用いて、酸化ハフニウム（ＨｆＯｘ）の上に電極材料としてＴｉＮを膜厚５ｎｍ〜２０ｎｍにて成膜する。なお、電極材料としてＴａＮ、Ｒｕ又はＲｕＯ２等を使用してもよい。その後、パターニングされたレジストをマスクとして、成膜された酸化ハフニウム（ＨｆＯｘ）及びＴｉＮに対して異方性エッチングを行うことにより、活性化領域１５０を覆う領域に酸化ハフニウム（ＨｆＯｘ）及びＴｉＮが堆積されているようにパターニングする。
【００８７】
続いて、図５に示すように、活性化層２５０を成膜した後、活性化層２５０及び第１ゲート電極１３０を同時にパターニングする。
【００８８】
具体的には、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、活性化層２５０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。このとき、ポリシリコンの下層のＴｉＮに対しても同時に異方性エッチングを行うことにより、第１ゲート電極１３０を形成する。
【００８９】
次に、図６に示すように、第１ゲート電極１３０及び活性化層２５０の両側面にサイドウォール絶縁膜１３２を形成し、半導体基板１００にソース又はドレイン領域１５１を形成する。
【００９０】
具体的には、第１ゲート電極１３０及び活性化層２５０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域は、短チャネル効果を抑制するため、第１トランジスタ１１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いることも可能である。
【００９１】
次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、第１ゲート電極１３０及び活性化層２５０の両側面にサイドウォール絶縁膜１３２を形成する。
【００９２】
その後、活性化層２５０のチャネル領域を覆うようにリソグラフィにてパターニングされたレジストをマスクとして用いて、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅにて、１〜２×１０１５個／ｃｍ２の濃度で活性化層２５０にイオン注入する。これにより、第１ゲート電極１３０の両側の半導体基板１００に第２導電型不純物を導入し、ソース又はドレイン領域１５１を形成する。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した第２導電型不純物を活性化させる。これにより、第１トランジスタ１１が形成される。
【００９３】
なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。また、上記の第２導電型不純物の活性化のためのアニールは、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）を強誘電体材料に変換するためのアニール処理を兼ねてもよい。このような場合、アニール条件は適宜調整されてもよい。
【００９４】
さらに、図６等では図示しないが、ソース又はドレイン領域１５１の表面には、コンタクト抵抗を低減するために、ＣｏＳｉ２又はＮｉＳｉ等のシリサイド化合物が形成されていてもよい。
【００９５】
続いて、図７に示すように、活性化層２５０に第２導電型不純物を導入することで、ソース又はドレイン領域を形成した後、活性化層２５０の上にゲート絶縁膜２４０を成膜する。
【００９６】
具体的には、活性化層２５０のチャネル領域を覆うようにリソグラフィにてパターニングされたレジストをマスクとして用いて、所定の領域の活性化層２５０に、第２導電型不純物であるヒ素（Ａｓ）を１０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入し、所定の領域の活性化層２５０に第２導電型不純物を導入する。これにより、活性化層２５０にソース又はドレイン領域を形成することができる。第２導電型不純物が導入される活性化層２５０の所定の領域は、例えば、後段にて第２ゲート電極２３０が形成される領域の両側の領域である。その後、活性化層２５０の上に、半導体記憶装置１０の全面に亘ってＣＶＤによってＳｉＯ２又はＳｉＮを膜厚５ｎｍ〜１０ｎｍで成膜することで、ゲート絶縁膜２４０を形成する。
【００９７】
次に、図８に示すように、ゲート絶縁膜２４０の上に、第２方向に延伸する活性化層２５０と直交するように、第１方向に延伸する第２ゲート電極２３０を形成する。
【００９８】
具体的には、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚２０ｎｍ〜１５０ｎｍにて、ゲート絶縁膜２４０の上に成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、第２ゲート電極２３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。なお、第２ゲート電極２３０は、低抵抗化のために、Ｗ又はＷＳｉｘ等をさらに積層されてもよく、さらにサリサイド化されていてもよい。これにより、第２トランジスタ１２が形成される。
【００９９】
続いて、図９に示すように、半導体記憶装置１０の全面に亘って平坦化膜２００を形成した後、コンタクト２６１を形成する。
【０１００】
具体的には、第１トランジスタ１１及び第２トランジスタ１２を埋め込むように、半導体記憶装置１０の全面に亘って、ＣＶＤ等を用いてＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜する。その後、成膜されたＳｉＯ２層をＣＭＰ法によって平坦化することで、平坦化膜２００を形成する。
【０１０１】
次に、平坦化膜２００に開口を形成するエッチングを行う。具体的には、エッチングによって、第２ゲート電極２３０を挟んで第１ゲート電極１３０と対向する側の活性化層２５０を露出させる開口を平坦化膜２００に形成する。続いて、平坦化膜２００の開口に対して、ＣＶＤ等にてＴｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、活性化層２５０の上にコンタクト２６１を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１０２】
次に、図１０に示すように、平坦化膜２００の上に下部第１層間膜３０１を形成した後、第１配線層３１０を形成する。
【０１０３】
具体的には、ＣＶＤ等を用いて、半導体記憶装置１０の全面に亘って、平坦化膜２００の上にＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、下部第１層間膜３０１を形成する。続いて、エッチングによって、コンタクト２６１との電気的な接続を形成するための開口を下部第１層間膜３０１に形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として第１配線層３１０を形成する。なお、第１配線層３１０は、Ａｌ等にて形成されてもよい。第１配線層３１０は、コンタクト２６１の上に第２方向に延伸されて設けられることで、第１ビット線ＢＬとして機能する。
【０１０４】
続いて、図１１に示すように、下部第１層間膜３０１の上に上部第１層間膜３０２を形成した後、コンタクト２７１、２７２を形成する。
【０１０５】
具体的には、ＣＶＤ等を用いて、半導体記憶装置１０の全面に亘って、下部第１層間膜３０１の上にＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、上部第１層間膜３０２を形成する。
【０１０６】
その後、エッチングによって、上部第１層間膜３０２、下部第１層間膜３０１及び平坦化膜２００に、ソース又はドレイン領域１５１を露出させる開口を形成する。続いて、形成した開口に対して、ＣＶＤ等にてＴｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、ソース又はドレイン領域１５１の上にコンタクト２７１、２７２を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１０７】
次に、図１２に示すように、上部第１層間膜３０２の上に第２層間膜４００を形成した後、第２配線層４１０、４２０を形成する。
【０１０８】
具体的には、ＣＶＤ等を用いて、半導体記憶装置１０の全面に亘って、上部第１層間膜３０２の上にＳｉＯ２を膜厚１０ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間膜４００を形成する。続いて、エッチングによって、コンタクト２７１、２７２との電気的な接続を形成するための開口を第２層間膜４００に形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として第２配線層４１０、４２０を形成する。なお、第２配線層４１０、４２０は、Ａｌ等にて形成されてもよい。
【０１０９】
第２配線層４１０は、コンタクト２７１の上に第２方向に延伸されて設けられることで、ソース線Ｖｓとして機能する。また、第２配線層４２０は、上層に形成されるビア５１１と、コンタクト２７２とを電気的に接続する。
【０１１０】
続いて、図１３に示すように、第２層間膜４００の上に下部第３層間膜５０１を形成した後、ビア５１１を形成する。その後、下部第３層間膜５０１の上に上部第３層間膜５０２を形成した後、第３配線層５１２を形成する。
【０１１１】
具体的には、ＣＶＤ等を用いて、半導体記憶装置１０の全面に亘って、第２層間膜４００の上にＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、下部第３層間膜５０１を形成する。続いて、エッチングによって、第２配線層４２０と電気的な接続を形成するための開口を下部第３層間膜５０１に形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、ビア５１１を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１１２】
次に、ＣＶＤ等を用いて、半導体記憶装置１０の全面に亘って、下部第３層間膜５０１の上にＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、上部第３層間膜５０２を形成する。次に、エッチングによって、ビア５１１とのコンタクトのための開口を上部第３層間膜５０２に形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第３配線層５１２を形成する。なお、第３配線層５１２は、Ａｌ等にて形成されてもよい。なお、第３配線層５１２は、ビア５１１の上に、第１方向に延伸されて設けられることで、第２ビット線ＢＬ−として機能する。
【０１１３】
以上の工程により、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１１４】
＜４．変形例＞
続いて、図１４〜図１８を参照して、本実施形態の変形例に係る半導体記憶装置２０について説明する。図１４〜図１７は、半導体記憶装置２０の製造方法の一工程を説明する平面図及び断面図である。図１８は、半導体記憶装置２０の平面構造及び断面構造を示す模式図である。
【０１１５】
なお、図１４〜図１８において、図２と同様に、半導体記憶装置２０の全面に亘って形成された層の記載は省略している。また、断面図の各々は、断面図の各々は、平面図をＡＡ線又はＢＢ線の各々で切断した断面を示す。
【０１１６】
図１８に示すように、変形例に係る半導体記憶装置２０では、半導体基板１００に替えて、基板上に形成された半導体層１００Ａが用いられている。半導体記憶装置２０は、半導体層１００Ａから上部第１層間膜３０２までの積層構造を繰り返し形成することによって、メモリセルを多層化することが可能である。これによれば、半導体記憶装置２０をマトリクス状に多数配置した記憶装置２は、より高密度でのメモリセルの集積化が可能となる。
【０１１７】
なお、変形例に係る半導体記憶装置２０において、符号に「Ａ」又は「Ｂ」を付加して区別した各構成は、符号に「Ａ」及び「Ｂ」が付加されない半導体記憶装置１０の各構成と実質的に同様であるため、ここでの具体的な説明は省略する。
【０１１８】
以下では、変形例に係る半導体記憶装置２０の製造方法について簡単に説明する。
【０１１９】
まず、図１４に示すように、基板上に半導体層１００Ａを形成し、その後、半導体層１００Ａに素子分離層１０５Ａを形成することで、第１トランジスタ１１が形成される活性化領域１５０Ａを形成する。
【０１２０】
具体的には、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、基板上にアモルファスシリコン又はポリシリコンを膜厚２０ｎｍ〜１００ｎｍにて成膜する。基板の材質は、特に限定されず、かつ基板上には他のパターン、配線、素子又は回路が形成されていてもよい。例えば、基板には、半導体記憶装置２０を駆動させるための回路が形成されていてもよい。
【０１２１】
次に、半導体層１００Ａ上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ等にてＳｉ３Ｎ４膜を形成する。続いて、活性化領域１５０Ａを保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体層１００Ａを半導体層１００Ａの膜厚分の深さでエッチングする。次に、ＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５Ａを形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【０１２２】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体層１００Ａの表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【０１２３】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５ＡのＳｉＯ２膜をより緻密な膜とするため、又は活性化領域１５０Ａの角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体層１００ＡをＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、活性化領域１５０Ａの半導体層１００Ａの表面を１０ｎｍ程度酸化して酸化膜１０１Ａを形成する。
【０１２４】
次に、図１５に示すように、図３〜図１１を参照して説明した工程を行うことで、半導体層１００Ａの上に第１トランジスタ１１及び第２トランジスタ１２を形成する。その後、半導体層１００Ｂを形成する。
【０１２５】
具体的には、第２層間膜４００Ａまでを形成した後、コンタクト２７１Ａ、２７２Ａの表面をエッチング等によって後退（リセス）させ、ＣＶＤ等を用いてＴｉを５ｎｍ〜２０ｎｍ程度堆積する。その後、堆積させたＴｉをＣＭＰ等で平坦化する。なお、チタン（Ｔｉ）に代えて耐熱性が高いコバルト（Ｃｏ）等を用いてもよい。
【０１２６】
その後、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、第２層間膜４００Ａの上にアモルファスシリコン又はポリシリコンを膜厚２０ｎｍ〜１００ｎｍにて成膜する。成膜したアモルファスシリコン又はポリシリコンは、２層目の半導体層１００Ｂとなる。
【０１２７】
続いて、図１６に示すように、図２〜図１１を参照して説明した工程を行うことで、半導体層１００Ｂの上に第１トランジスタ１１Ｂ及び第２トランジスタ１２Ｂを形成する。
【０１２８】
次に、図１７に示すように、上部第１層間膜３０２Ｂの上に第２層間膜４００Ｂを形成した後、第２配線層４１０、４２０を形成する。
【０１２９】
具体的には、ＣＶＤ等を用いて、半導体記憶装置２０の全面に亘って、上部第１層間膜３０２Ｂの上にＳｉＯ２を膜厚１０ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間膜４００Ｂを形成する。続いて、エッチングによって、コンタクト２７１Ｂ、２７２Ｂとの電気的な接続を形成するための開口を第２層間膜４００Ｂに形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第２配線層４１０、４２０を形成する。なお、第２配線層４１０、４２０は、Ａｌ等にて形成されてもよい。
【０１３０】
第２配線層４１０は、コンタクト２７１Ｂの上に第２方向に延伸されて設けられることで、ソース線Ｖｓとして機能する。また、第２配線層４２０は、上層に形成されるビア５１１と、コンタクト２７２Ｂとを電気的に接続する。
【０１３１】
続いて、図１８に示すように、第２層間膜４００Ｂの上に下部第３層間膜５０１を形成した後、ビア５１１を形成する。その後、下部第３層間膜５０１の上に上部第３層間膜５０２を形成した後、第３配線層５１２を形成する。
【０１３２】
具体的には、ＣＶＤ等を用いて、半導体記憶装置２０の全面に亘って、第２層間膜４００Ｂの上にＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、下部第３層間膜５０１を形成する。続いて、エッチングによって、第２配線層４２０と電気的な接続を形成するための開口を下部第３層間膜５０１に形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、ビア５１１を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１３３】
次に、ＣＶＤ等を用いて、半導体記憶装置２０の全面に亘って、下部第３層間膜５０１の上にＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、上部第３層間膜５０２を形成する。次に、エッチングによって、ビア５１１とのコンタクトのための開口を、上部第３層間膜５０２に形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第３配線層５１２を形成する。なお、第３配線層５１２は、Ａｌ等にて形成されてもよい。なお、第３配線層５１２は、ビア５１１の上に、第１方向に延伸されて設けられることで、第２ビット線ＢＬ−として機能する。
【０１３４】
以上の工程により、変形例に係る半導体記憶装置２０を形成することができる。変形例に係る半導体記憶装置２０は、第１トランジスタ１１及び第２トランジスタ１２の積層構造をさらに繰り返すことで、さらなる高集積化を実現することが可能である。
【０１３５】
＜５．動作例＞
続いて、上記で説明した半導体記憶装置１０の書き込み動作及び読み出し動作について説明する。以下の表１は、半導体記憶装置１０の書き込み動作及び読み出し動作において、それぞれの配線に印加される電圧（単位：Ｖ）の一例を示した表である。
【０１３６】
表１では、選択されたメモリセルのワード線、第１ビット線及び第２ビット線をそれぞれＳＷＬ、ＳＢＬ、ＳＢＬ−と記載する。また、非選択のメモリセルのワード線、第１ビット線及び第２ビット線をそれぞれＵＷＬ、ＵＢＬ、ＵＢＬ−と記載する。さらに、ソース線は、Ｖｓと記載する。
【０１３７】
【表１】
2019179885.tif 000003
【０１３８】
半導体記憶装置１０のメモリセルに「１」の情報を書き込む場合、例えば、表１に示すように、選択したメモリセルに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬに３．０Ｖ、第２ビット線ＢＬ−に０Ｖを印加する。なお、ソース線Ｖｓには０Ｖを印加する。
【０１３９】
このような場合、第１ビット線ＢＬの電位は、オン状態となった第２トランジスタ１２を介して、第１トランジスタ１１の第１ゲート電極１３０に伝達される。また、第２ビット線ＢＬ−の電位は、第１トランジスタ１１のソース又はドレイン領域１５１に伝達される。これにより、第１トランジスタ１１の強誘電体膜１４０には、第１ゲート電極１３０側が高電位の外部電界が発生し、強誘電体膜１４０の分極状態が制御される。したがって、半導体記憶装置１０は、選択したメモリセルに、例えば「１」の情報を書き込むことができる。
【０１４０】
一方、半導体記憶装置１０のメモリセルに「０」の情報を書き込む場合、例えば、表１に示すように、選択したメモリセルに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬに０Ｖ、第２ビット線ＢＬ−に３．０Ｖを印加する。なお、ソース線Ｖｓには０Ｖを印加する。
【０１４１】
このような場合、第１ビット線ＢＬの電位は、オン状態となった第２トランジスタ１２を介して、第１トランジスタ１１の第１ゲート電極１３０に伝達される。また、第２ビット線ＢＬ−の電位は、第１トランジスタ１１のソース又はドレイン領域１５１に伝達される。これにより、第１トランジスタ１１の強誘電体膜１４０には、第１ゲート電極１３０側が低電位の外部電界が発生し、強誘電体膜１４０の分極状態が制御される。したがって、半導体記憶装置１０は、選択したメモリセルに、例えば「０」の情報を書き込むことができる。
【０１４２】
ここで、ワード線ＷＬに接続する非選択のメモリセルでは、第１ビット線ＢＬ及び第２ビット線ＢＬ−に電圧が印加されないため、第１トランジスタ１１の強誘電体膜１４０には電界が発生しない。また、第１ビット線ＢＬ又は第２ビット線ＢＬ−に接続する非選択のメモリセルでは、第１ビット線ＢＬ及び第２ビット線ＢＬ−に電圧が印加されるものの、第２トランジスタ１２がオフ状態であるため、第１トランジスタ１１の強誘電体膜１４０には電界が発生しない。
【０１４３】
また、半導体記憶装置１０から情報を読み出す場合、表１に示すように、選択したメモリセルに接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬに１．０Ｖ、第２ビット線ＢＬ−に１．０Ｖを印加する。なお、ソース線Ｖｓには、例えば、１．０Ｖを印加する。
【０１４４】
このような場合、第１トランジスタ１１には、第２トランジスタ１２を介して第１ビット線ＢＬの電位が第１ゲート電極１３０に伝達されるため、第１トランジスタ１１はオン状態となる。また、第１トランジスタ１１では、強誘電体膜１４０の残留分極の向きによって閾値電圧Ｖｔが変化し、例えば、上記で「１」の情報が記憶されている場合、Ｖｔは低くなり、上記で「０」の情報が記憶されている場合、Ｖｔは高くなる。
【０１４５】
これによれば、第１トランジスタ１１は、強誘電体膜１４０の残留分極の向きによって、第２ビット線ＢＬ−及びソース線Ｖｓの間に流れる電流量が変化する。したがって、第２ビット線ＢＬ−及びソース線Ｖｓの間に流れる電流量により、第１トランジスタ１１の強誘電体膜１４０に記憶された情報が「１」又は「０」のいずれであるかを判定することができる。
【０１４６】
なお、ワード線ＷＬに接続する非選択のメモリセルでは、第１ビット線ＢＬ及び第２ビット線ＢＬ−に電圧が印加されないため、第１トランジスタ１１の第１ゲート電極１３０には電圧が印加されない。また、第１ビット線ＢＬ及び第２ビット線ＢＬ−に接続する非選択のメモリセルでは、第２トランジスタ１２がオフ状態であるため、第１トランジスタ１１の第１ゲート電極１３０には電圧が印加されない。
【０１４７】
以上にて説明したように、半導体記憶装置１０では、情報を記憶する第１トランジスタ１１のゲートに第２トランジスタ１２のソース又はドレインが接続されているため、第１トランジスタ１１の強誘電体膜１４０への電界の発生を制御することができる。これにより、半導体記憶装置１０では、選択したメモリセルへの情報の書き込み及び読み出しの際に、非選択のメモリセルに記憶された情報がかく乱されること（ｄｉｓｔｕｒｂともいう）を防止することができる。
【０１４８】
なお、第２ビット線ＢＬ−に沿った第１トランジスタ１１のリーク電流が、情報の読み出しの際に第２ビット線ＢＬ−及びソース線Ｖｓの間に流れる電流よりも大きい場合、情報の判定が困難になることがあり得る。本実施形態に係る半導体記憶装置１０では、各メモリセルのワード線ＷＬを独立して形成することができるため、ワード線ＷＬによって第１トランジスタ１１のリーク電流を制御することが可能である。さらに、非選択のメモリセルのワード線ＷＬに負電圧を印加するネガティブワード線技術を適用した場合、第１トランジスタ１１のリーク電流をさらに低減することも可能である。
【０１４９】
＜６．適用例＞
続いて、図１９〜２１Ｃを参照して、本実施形態に係る半導体記憶装置１０の適用例について説明する。
【０１５０】
（積和演算装置への適用例）
本実施形態に係る半導体記憶装置１０は、例えば、積和演算装置として用いることが可能である。図１９及び図２０を参照して、本実施形態に係る半導体記憶装置１０の積和演算装置への適用について説明する。図１９は、積和演算装置の等価回路を示す模式的な回路図である。図２０は、本実施形態に係る半導体記憶装置１０の積和演算装置への適用を説明する模式図である。
【０１５１】
図１９に示すように、積和演算装置３は、第１方向（例えば、行方向）に延伸する複数の入力線と、第１方向と直交する第２方向（例えば、列方向）に延伸する複数の出力線と、入力線及び出力線の交点に設けられた抵抗器３０と、が設けられる。
【０１５２】
積和演算装置３は、抵抗器３０の抵抗値によって各セルの重み付けを行うことで、積和演算を行うことができる。このような積和演算装置３は、例えば、生体の神経回路網を模倣したニューラルネットワーク（人工ニューラルネットワークとも称される）をアナログ回路として実装することができる。なお、ニューラルネットワークを実現する回路素子は、ニューロモルフィック素子とも称される。
【０１５３】
ここで、図２０に示すように、入力線及び出力線の交点に設けられた抵抗器３０は、学習結果を反映するために抵抗値を書き換え可能な抵抗変化型メモリで構成され得る。本実施形態に係る半導体記憶装置１０は、第１トランジスタ１１のチャネル抵抗を変更可能な不揮発性の抵抗変化型メモリであるため、積和演算装置３の各セルを構成する抵抗器３０として適用可能である。
【０１５４】
具体的には、積和演算装置３の各セルを構成する抵抗器３０に半導体記憶装置１０を適用する場合、第１トランジスタ１１のソース又はドレインが入力線又は出力線に対応する。第２トランジスタ１２のゲートは、セルを選択するための第１選択線ＳＬ１に対応し、第２トランジスタ１２のソース又はドレインの他方は、セルを選択するための第２選択線ＳＬ２に対応する。
【０１５５】
続いて、半導体記憶装置１０を積和演算装置３に適用した場合の書き込み動作及び演算動作について説明する。以下の表２は、半導体記憶装置１０を積和演算装置３に適用した場合の書き込み動作及び演算動作において、それぞれの配線に印加される電圧（単位：Ｖ）の一例を示した表である。
【０１５６】
表２では、選択されたセルの第１選択線、第２選択線及び入力線をそれぞれＳＳＬ１、ＳＳＬ２、ＳＩＮと記載する。また、非選択のセルの第１選択線、第２選択線及び入力線をそれぞれＵＳＬ１、ＵＳＬ２、ＵＩＮと記載する。さらに、出力線は、ＯＵＴと記載する。
【０１５７】
【表２】
2019179885.tif 000004
【０１５８】
半導体記憶装置１０で構成されるセルに「１」の情報を書き込む場合、例えば、表２に示すように、選択したセルに接続する第１選択線ＳＬ１に３．５Ｖを印加し、第２選択線ＳＬ２に３．０Ｖを印加し、入力線ＩＮに０Ｖを印加する。また、出力線ＯＵＴは、０Ｖとする。
【０１５９】
このような場合、第２選択線ＳＬ２の電位は、オン状態となった第２トランジスタ１２を介して、第１トランジスタ１１の第１ゲート電極１３０に伝達される。また、入力線ＩＮの電位は、第１トランジスタ１１のソース又はドレイン領域１５１に伝達される。これにより、第１トランジスタ１１の強誘電体膜１４０には、第１ゲート電極１３０側が高電位の外部電界が発生し、強誘電体膜１４０の分極状態が制御される。これによれば、半導体記憶装置１０で構成されるセルに、例えば、「１」の情報を書き込むことができる。
【０１６０】
一方、半導体記憶装置１０のメモリセルに「０」の情報を書き込む場合、表２に示すように、選択したセルに接続する第１選択線ＳＬ１に３．５Ｖを印加し、第２選択線ＳＬ２に０Ｖを印加し、入力線ＩＮに３．０Ｖを印加する。また、出力線ＯＵＴは、３．０Ｖとする。
【０１６１】
このような場合、第２選択線ＳＬ２の電位は、オン状態となった第２トランジスタ１２を介して、第１トランジスタ１１の第１ゲート電極１３０に伝達される。また、入力線ＩＮの電位は、第１トランジスタ１１のソース又はドレイン領域１５１に伝達される。これにより、第１トランジスタ１１の強誘電体膜１４０には、第１ゲート電極１３０側が低電位の外部電界が発生し、強誘電体膜１４０の分極状態が制御される。これによれば、半導体記憶装置１０で構成されるセルに、例えば、「０」の情報を書き込むことができる。
【０１６２】
なお、非選択のセルの第１選択線、第２選択線及び入力線は、それぞれ０Ｖが印加される。これによれば、半導体記憶装置１０は、非選択のセルでＤｉｓｔｕｒｂ（Ｗｒｉｔｅ  Ｄｉｓｔｕｒｂ）が発生することを防止することができる。
【０１６３】
また、半導体記憶装置１０で構成されるセルを用いて積和演算を行う場合、表２に示すように、選択したセルに接続する第１選択線ＳＬ１に１．５Ｖを印加し、第２選択線ＳＬ２に１．０Ｖを印加する。また、入力線ＩＮに１．０Ｖを印加する。
【０１６４】
このような場合、第２選択線ＳＬ２の電位は、オン状態となった第２トランジスタ１２を介して、第１トランジスタ１１の第１ゲート電極１３０に伝達され、第１トランジスタ１１はオン状態となる。第１トランジスタ１１では、強誘電体膜１４０の残留分極の向きによって閾値電圧Ｖｔが変化し、例えば、上記で「１」の情報が記憶されている場合、Ｖｔは低くなり、上記で「０」の情報が記憶されている場合、Ｖｔは高くなる。したがって、積和演算装置は、入力線ＩＮ及び出力線ＯＵＴの間に流れる電流量（又は抵抗値）により、半導体記憶装置１０に記憶されたデータに応じた演算結果を得ることができる。
【０１６５】
なお、非選択のセルの第１選択線、第２選択線及び入力線は、それぞれ０Ｖが印加される。これによれば、半導体記憶装置１０は、非選択のセルでＤｉｓｔｕｒｂ（Ｒｅａｄ  Ｄｉｓｔｕｒｂ）が発生することを防止することができる。
【０１６６】
（電子機器への適用例）
また、本実施形態に係る半導体記憶装置１０は、種々の電子機器に含まれる回路に搭載されることができる。図２１Ａ〜図２１Ｃを参照して、このような半導体記憶装置１０が搭載される電子機器の例について説明する。図２１Ａ〜図２１Ｃは、半導体記憶装置１０が搭載される電子機器の一例を示す外観図である。
【０１６７】
例えば、半導体記憶装置１０が搭載される電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図２１Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０１６８】
例えば、半導体記憶装置１０が搭載される電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図２１Ｂ及び図２１Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図２１Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図２１Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０１６９】
なお、半導体記憶装置１０が搭載される電子機器は、上記例示に限定されない。半導体記憶装置１０が搭載される電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０１７０】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１７１】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１７２】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、半導体記憶装置。
（２）
前記活性化領域は、半導体基板に第１方向に延伸して設けられる、前記（１）に記載の半導体記憶装置。
（３）
前記活性化層は、半導体材料で形成される、前記（２）に記載の半導体記憶装置。
（４）
前記第１ゲート電極は、前記第１方向と直交する第２方向に延伸して設けられる、前記（２）又は（３）に記載の半導体記憶装置。
（５）
前記第２ゲート電極は、前記第１方向に延伸して設けられる、前記（４）に記載の半導体記憶装置。
（６）
前記第１トランジスタのソース又はドレイン領域の一方は、前記第２方向に延伸するソース線に電気的に接続され、
前記第１トランジスタのソース又はドレイン領域の他方は、前記第１方向に延伸する第２ビット線に電気的に接続される、前記（４）又は（５）に記載の半導体記憶装置。
（７）
前記第２トランジスタのソース又はドレイン領域の一方は、前記第１ゲート電極に電気的に接続され、
前記第２トランジスタのソース又はドレイン領域の他方は、前記第２方向に延伸する第１ビット線に電気的に接続される、前記（４）又は（５）に記載の半導体記憶装置。
（８）
前記第１トランジスタのソース又はドレイン領域は、前記第１ゲート電極を挟んで両側の前記活性化領域に設けられ、
前記第２トランジスタのソース又はドレイン領域は、前記第２ゲート電極を挟んで両側の前記活性化層に設けられる、前記（２）〜（７）のいずれか一項に記載の半導体記憶装置。
（９）
前記活性化層は、前記第１ゲート電極及び前記半導体基板の上に、前記第１ゲート電極及び前記半導体基板の外形に沿って設けられる、前記（２）〜（８）のいずれか一項に記載の半導体記憶装置。
（１０）
前記第２ゲート電極は、前記活性化層及び前記半導体基板の上に、前記活性化層及び前記半導体基板の外形に沿って、前記絶縁膜を介して設けられる、前記（２）〜（９）のいずれか一項に記載の半導体記憶装置。
（１１）
前記第１トランジスタ及び第２のトランジスタのソース又はドレイン領域の各々は、同じ導電型の領域として設けられる、前記（１）〜（１０）のいずれか一項に記載の半導体記憶装置。
（１２）
前記第２トランジスタは、薄膜トランジスタとして設けられる、前記（１）〜（１１）のいずれか一項に記載の半導体記憶装置。
（１３）
前記第１トランジスタ及び前記第２トランジスタは、繰り返し積層されることで、複数組設けられる、前記（１）〜（１２）のいずれか一項に記載の半導体記憶装置。
（１４）
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、積和演算装置。
（１５）
半導体記憶装置を備え、
前記半導体記憶装置は、
ソース又はドレイン領域が設けられた活性化領域の上に強誘電体膜を介して第１ゲート電極が設けられた第１トランジスタと、
前記第１ゲート電極の上に設けられた活性化層にソース又はドレイン領域が設けられ、前記活性化層の上に絶縁膜を介して第２ゲート電極が設けられた第２トランジスタと、
を備える、電子機器。
【符号の説明】
【０１７３】
１、２    記憶装置
３        積和演算装置
１０、２０    半導体記憶装置
１１      第１トランジスタ
１２      第２トランジスタ
３０      抵抗器
１００    半導体基板
１０５    素子分離層
１３０    第１ゲート電極
１３２    サイドウォール絶縁膜
１４０    強誘電体膜
１５０    活性化領域
１５１    ソース又はドレイン領域
２００    平坦化膜
２３０    第２ゲート電極
２４０    ゲート絶縁膜
２５０    活性化層
２６１、２７１、２７２    コンタクト
３０１    下部第１層間膜
３０２    上部第１層間膜
３１０    第１配線層
４００    第２層間膜
４１０、４２０    第２配線層
５０１    下部第３層間膜
５０２    上部第３層間膜
５１１    ビア
５１２    第３配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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