(57)【要約】【課題】高電圧時における漏れ電流ＩDSSの増加を抑制して、微細化を可能とする半導体装置および半導体装置の製造方法を提供する。【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴは、エピタキシャル成長させたｎ-型ドリフト層２およびｐ型ベース層６を備える。ｐ型ベース層６の内部には、ｎ+型ソース領域７が設けられる。ｐ型ベース層６およびｎ+型ソース領域７を貫通してｎ-型ドリフト層２に達するトレンチ１８が設けられる。第１ｐ+型領域３は、トレンチ１８の底に接し、第１ｐ+型領域３の導電型を決定する不純物と該不純物によって追い出される元素と結合する他の元素が所定の割合で注入されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第２半導体層に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
を備え、
前記第２半導体領域は、前記第２半導体領域の導電型を決定する不純物と該不純物によって追い出される元素と結合する他の元素が所定の割合で注入されていることを特徴とする半導体装置。
【請求項２】
前記第１半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を、
備え、
前記第３半導体領域と前記第１半導体層との界面は、前記第２半導体領域と前記第１半導体層との界面より前記半導体基板側にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不純物がシリコンサイトに入る不純物である場合、前記元素は炭素であり、
前記不純物がカーボンサイトに入る不純物である場合、前記元素は珪素であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記不純物がアルミニウムであり、前記元素が炭素であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
前記トレンチ内に酸化膜を形成する第５工程と、
前記トレンチの底の前記酸化膜を除去する第６工程と、
導電型を決定する不純物と、前記不純物と該不純物によって追い出される元素と結合する他の元素とを前記トレンチの底に共注入することで、前記第１半導体層の内部に、前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第７工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程と、
前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第９工程と、
前記半導体基板の裏面に第２電極を形成する第１０工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【０００３】
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
【０００４】
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。さらに、トレンチ底に、トレンチと平行にストライプ状にｐ+型ベース領域を設ける技術が提案されている。
【０００５】
図９は、従来の炭化珪素半導体装置の構造を示す断面図である。図９に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型ドリフト層２、電流拡散領域であるｎ型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００６】
ｎ型領域５には、トレンチ１８の底全体を覆うように第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層２に達しない深さで設けられている。また、ｎ型領域５には、隣り合うトレンチ１８間（メサ部）に、第２ｐ+型領域４が選択的に設けられている。第２ｐ+型領域４は、ｐ型ベース層６に接し、かつｎ-型ドリフト層２に達しない深さで設けられている。符号７〜１２は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。
【０００７】
図９の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ+型領域３、第２ｐ+型領域４とｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にある。このため、第１ｐ+型領域３、第２ｐ+型領域４とｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。
【０００８】
また、アニール処理により、トレンチの上部コーナー部の半導体層の一部をトレンチの底部上に移動させることで、結晶欠陥の少ない高品質な結晶品質を有している、トレンチの底部を覆う第２導電型のトレンチボトム不純物領域を形成する技術がある（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２６０２５３号公報
【特許文献２】国際公開第２０１３／１１８４３７号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した従来構造では、第１ｐ+型領域３がトレンチ１８の底に位置するように形成するため、プロセスマージンを考え、第１ｐ+型領域３を広めに形成する必要がある。このため、セルピッチをより小さくしようとすると、より精度の高いフォトリソグラフィが必要となり、製造難易度が向上し、素子の微細化に限界がある。一方、第１ｐ+型領域３を設けないと、トレンチ１８の底部の電界集中を緩和できず、目標とする耐圧を実現することができない。
【００１１】
微細化を可能とするために、トレンチ１８を形成する前に第１ｐ+型領域３を形成せず、トレンチ１８を形成した後、エッチングに使用したマスクを使用し、セルフアラインでイオン注入を行い、トレンチ１８の底に第１ｐ+型領域３を形成する方法がある。その際、トレンチ１８の側壁へのイオン注入を抑制するために、トレンチ１８内に酸化膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成し表面を保護し、エッチバックによりトレンチ１８の底の酸化膜を除去してからセルフアラインのイオン注入を行う。
【００１２】
しかしながら、この方法では、イオン注入により第１ｐ+型領域３に結晶欠陥が発生してしまう。ここで、図１０は、従来の炭化珪素半導体装置の各領域におけるドレイン電圧に対する漏れ電流を示すグラフである。図１０は、ｎ-型ドリフト層２、第２ｐ+型領域４およびｐ型ベース層６において、欠陥量をそれぞれ２．５×１０-6／ｃｍ3と２．５×１０-10／ｃｍ3にして、ドレイン−ソース間の漏れ電流ＩDSSをシミュレーションした結果である。
【００１３】
図１０において、横軸はドレイン電圧を示し、単位はＶである。縦軸は漏れ電流ＩDSSを示し単位はμＡである。また、標準の線は、ｎ-型ドリフト層２、第２ｐ+型領域４およびｐ型ベース層６の欠陥量が２．５×１０-6／ｃｍ3でのシミュレーション結果であり、Ｐｅｐｉの線は、ｐ型ベース層６の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果であり、Ｄｒｉｆｔの線は、ｎ-型ドリフト層２の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果であり、Ｄｅｅｐ  Ｐの線は、第２ｐ+型領域４の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果である。この結果より、第２ｐ+型領域４の欠陥量が多いと、漏れ電流ＩDSSが増加することが分かった。また、第１ｐ+型領域３に結晶欠陥が発生してしまうと、第２ｐ+型領域４の場合と同様に、高電圧時に漏れ電流ＩDSSが増加する。
【００１４】
図１１は、従来の炭化珪素半導体装置の高電圧リークを示すグラフである。図１１において、縦軸はドレイン飽和電流を示し、単位はＡである。また、横軸はドレイン−ソース間電圧を示し、単位はＶである。図１１に示すように、従来の半導体装置において、高電圧では、１μＡ程度の漏れ電流ＩDSSが生じている。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、高電圧時における漏れ電流ＩDSSの増加を抑制して、微細化を可能とする半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層が、第１導電型の半導体基板のおもて面に設けられる。第２導電型の第２半導体層が、前記第１半導体層の、前記半導体基板側に対して反対側に設けられる。前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が、前記第２半導体層の内部に選択的に設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。ゲート電極が、前記トレンチの内部にゲート絶縁膜を介して設けられる。前記第１半導体領域および前記第２半導体層に接する第１電極が設けられる。第２電極が、前記半導体基板の裏面に設けられる。前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域が、前記第１半導体層の内部に選択的に設けられる。前記第２半導体領域は、前記第２半導体領域の導電型を決定する不純物と該不純物によって追い出される元素と結合する他の元素が所定の割合で注入されている。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を、備え、前記第３半導体領域と前記第１半導体層との界面は、前記第２半導体領域と前記第１半導体層との界面より前記半導体基板側にあることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記不純物がシリコンサイトに入る不純物である場合、前記元素は炭素であり、前記不純物がカーボンサイトに入る不純物である場合、前記元素は珪素であることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記不純物がアルミニウムであり、前記元素が炭素であることを特徴とする。
【００２０】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチ内に酸化膜を形成する第５工程を行う。次に、前記トレンチの底の前記酸化膜を除去する第６工程を行う。次に、導電型を決定する不純物と、前記不純物と該不純物によって追い出される元素と結合する他の元素とを前記トレンチの底に共注入することで、前記第１半導体層の内部に、前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第７工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。次に、前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。
【００２１】
上述した発明によれば、トレンチの底の第１ｐ+型領域（第２導電型の第２半導体領域）を形成する際、酸化膜をエッチバックで除去した後、ｐ型の不純物に対応した元素が所定の割合で注入されている。これにより、ｐ型の不純物により追い出された元素が、ｐ型の不純物に対応した他の元素と結合され、炭化珪素に結晶化させることができる。これにより、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、本発明にかかる炭化珪素半導体装置は、高電圧での漏れ電流ＩDSSを抑制することができる。
【００２２】
また、本発明では、トレンチ形成後、第１ｐ+型領域を形成するため、位置あわせのため第１ｐ+型領域の幅を広くする必要がない。このため、本発明にかかる炭化珪素半導体装置は、第１ｐ+型領域の幅を狭くできるためトレンチ間を狭くすることができ、微細化が可能になる。
【発明の効果】
【００２３】
本発明にかかる半導体装置および半導体装置の製造方法によれば、高電圧時における漏れ電流ＩDSSの増加を抑制して、微細化を可能とするという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図９】従来の炭化珪素半導体装置の構造を示す断面図である。
【図１０】従来の炭化珪素半導体装置の各領域におけるドレイン電圧に対する漏れ電流を示すグラフである。
【図１１】従来の炭化珪素半導体装置の高電圧リークを示すグラフである。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
【００２７】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板：第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
【００２８】
ｎ型領域５の内部には、第１ｐ+型領域（第２導電型の第２半導体領域）３、第２ｐ+型領域（第２導電型の第３半導体領域）４がそれぞれ選択的に設けられている。第２ｐ+型領域４は、下側第２ｐ+型領域４ａ、上側第２ｐ+型領域４ｂからなる。第１ｐ+型領域３は、トレンチ１８の底に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
【００２９】
また、図１では、第１ｐ+型領域３の幅は、トレンチ１８の幅より狭くなっているが、この形態に限らない。例えば、第１ｐ+型領域３の幅は、トレンチ１８の幅以上であってもよい。
【００３０】
第１ｐ+型領域３は、ｐ型の不純物、例えば、アルミニウム（Ａｌ）をイオン注入することにより形成される。アルミニウムは、イオン注入でシリコンサイトに入る元素であるため、アルミニウムは、炭化珪素の結晶の中で珪素の近くに配置される。このため、アルミニウムにより珪素（Ｓｉ）が追い出され、この追い出された珪素が欠陥になる。
【００３１】
このため、実施の形態では、欠陥を減少させるため、第１ｐ+型領域３にｐ型の不純物に対応した元素、例えば炭素（Ｃ）を所定の割合で注入している。これにより、注入された炭素と追い出された珪素を結合させ、炭化珪素と結晶化させ、珪素が欠陥になることを防止している。ここで、所定の割合とは、アルミニウムを注入することにより追い出される珪素と結合するために必要な量である。具体的には、炭素のドープ量（ＤC）は、アルミニウムのドープ量（ＤAl）に対し０．７≦ＤC／ＤAl≦１．３を満たす量である。注入された炭素と追い出された珪素を結合させているので、トレンチ１８側壁のｎ型領域５の炭素量よりも第１ｐ+型領域３の炭素量は多くなる。
【００３２】
また、第１ｐ+型領域３は、アルミニウム以外のｐ型の不純物、例えば、ホウ素（Ｂ）をイオン注入することにより形成されることもできる。この場合、ｐ型の不純物に対応した元素が、第１ｐ+型領域３に所定の割合で注入される。例えば、ｐ型の不純物がシリコンサイトに入る元素である場合、ｐ型の不純物に対応した元素は炭素であり、アルミニウムと同様に第１ｐ+型領域３に、炭素が所定の割合で注入される。一方、ｐ型の不純物がカーボンサイトに入る元素である場合、ｐ型の不純物に対応した元素は珪素であり、アルミニウムと逆に第１ｐ+型領域３に、珪素が所定の割合で注入される。これにより、ｐ型の不純物により炭素が追い出された炭素と、注入された珪素とが結合され、炭化珪素と結晶化させ、炭素が欠陥になることを防止している。
【００３３】
下側第２ｐ+型領域４ａは、ｎ-型ドリフト層２と離して、上側第２ｐ+型領域４ｂと接するように選択的に設けられている。下側第２ｐ+型領域４ａと上側第２ｐ+型領域４ｂの界面は、トレンチ１８の底より、上側（ソース電極１２側）に設けられている。上側第２ｐ+型領域４ｂは、ｐ型ベース層６と下側第２ｐ+型領域４ａと接するように設けられている。
【００３４】
また、下側第２ｐ+型領域４ａの底は、第１ｐ+型領域３の底より深い位置（ｎ+型炭化珪素基板１側）にある。つまり、下側第２ｐ+型領域４ａとｎ型領域５との界面は、第１ｐ+型領域３とｎ型領域５との界面よりｎ+型炭化珪素基板１側にある。なお、下側第２ｐ+型領域４ａの底は、第１ｐ+型領域３の底と同じ深さでもよい。
【００３５】
ただし、図１のように、第１ｐ+型領域３の幅がトレンチ１８の幅より狭くなっている場合、下側第２ｐ+型領域４ａで目標とする耐圧を実現させるため、下側第２ｐ+型領域４ａの底は、第１ｐ+型領域３の底より深い位置にある方がよい。さらに、下側第２ｐ+型領域４ａと第１ｐ+型領域３は、形成する工程が異なるため、同じ深さに統一することが困難であるため、下側第２ｐ+型領域４ａの底は、第１ｐ+型領域３の底より深い位置にする方がよい。例えば、トレンチ１８の長さを短くすることで、第１ｐ+型領域３の底を浅くしてもよい。
【００３６】
例えば、下側第２ｐ+型領域４ａと第１ｐ+型領域３の深さの差Ｘは、０．１〜１．０μｍであることが好ましい。また、上側第２ｐ+型領域４ｂおよび下側第２ｐ+型領域４ａとトレンチ１８との距離Ｙは、０．２〜２．０μｍであることが好ましい。
【００３７】
ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでも良いし、ｎ+型ソース領域７よりも深くてもよい。
【００３８】
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５および第１ｐ+型領域３に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッドに電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
【００３９】
ソース電極（第１電極）１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１３が設けられている。
【００４０】
また、実施の形態では、ｎ+型炭化珪素基板１の場合を示したが、ｐ+型炭化珪素基板の場合でも同様にして欠陥を防ぐことができる。この場合、第１ｐ+型領域３がｎ型の第１ｎ+型領域となる。例えば、第１ｎ+型領域の不純物が、窒素である場合、窒素はカーボンサイトに入る元素であるため、珪素が所定の割合で注入される。また、第１ｎ+型領域の不純物が、リン（Ｐ）である場合、リンはシリコンサイトに入る元素であるため、炭素が所定の割合で注入される。
【００４１】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が１×１０16／ｃｍ3程度となるように設定してもよい。ここまでの状態が図２に記載される。
【００４２】
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、下側第２ｐ+型領域４ａを選択的に形成する。例えば、下側第２ｐ+型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に記載される。
【００４３】
次に、下側ｎ型領域５ａ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。例えば、上側第２ｐ+型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。ここまでの状態が図４に記載される。
【００４４】
次に、上側ｎ型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。
【００４５】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。例えば、ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
【００４６】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。例えば、ｐ+型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。ここまでの状態が図５に記載される。
【００４７】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５および下側第２ｐ+型領域４ａに達するトレンチ１８を形成する。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図６に記載される。図６において、酸化膜１９は、例えば二酸化珪素（ＳｉＯ2）からなり、トレンチを形成するためのエッチングで用いたマスクである。
【００４８】
次に、トレンチ１８の側壁へのイオン注入を抑制するために、トレンチ１８内に、例えばＣＶＤにより二酸化珪素からなる酸化膜２０を形成する。この酸化膜２０は熱酸化により形成してもよい。ここまでの状態が図７に記載される。
【００４９】
次に、エッチバックによりトレンチ１８の底の酸化膜を除去してからセルフアラインのイオン注入を行う。この際、ｐ型の不純物、例えばアルミニウム原子と、ｐ型の不純物に対応した元素、例えばアルミニウム原子と対応した炭素を共注入する。それによって、トレンチ１８の底に第１ｐ+型領域３を選択的に形成する。この際、第１ｐ+型領域３が下側第２ｐ+型領域４ａより深くならないように形成する。このように、第１ｐ+型領域３は、セルフアライン、つまり、トレンチ１８を形成する際のマスクを使用することで形成することができる。このように、同じマスクで形成されるため、第１ｐ+型領域３とトレンチ１８は、形成される位置のずれ（合わせずれ）が生じることがなくなる。ここまでの状態が図８に記載される。
【００５０】
次に、酸化膜１９、２０を剥離して、半導体基体１００の表面荒れを低減するために、半導体基体１００の表面にカーボンキャップと呼ばれるカーボンコート層を形成し、活性化アニールを施す。
【００５１】
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００５２】
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
【００５３】
次に、層間絶縁膜１１を覆うようにバリアメタルを形成してパターニングし、ｎ+型ソース領域７およびｐ+型コンタクト領域８を再度露出させる。次に、ｎ+型ソース領域７に接するように、ソース電極１２を形成する。ソース電極１２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００５４】
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極１３のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極１３を形成する。このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５５】
実施の形態にかかる炭化珪素半導体装置では、高電圧時、例えば１２００Ｖの漏れ電流ＩDSSは、１×１０-18Ａ以下となる。図１１に示す従来の１２００Ｖの漏れ電流ＩDSS１μＡと比較して、実施の形態にかかる炭化珪素半導体装置では、高電圧時の漏れ電流ＩDSSを抑制できている。
【００５６】
以上、説明したように、実施の形態によれば、トレンチの底の第１ｐ+型領域を形成する際、酸化膜をエッチバックで除去した後、ｐ型の不純物に対応した元素が所定の割合で注入されている。これにより、ｐ型の不純物により追い出された元素が、ｐ型の不純物に対応した元素と結合され、炭化珪素に結晶化させることができる。これにより、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、実施の形態にかかる炭化珪素半導体装置は、高電圧での漏れ電流ＩDSSを抑制することができる。
【００５７】
また、実施の形態では、トレンチ形成後、第１ｐ+型領域を形成するため、位置あわせのために第１ｐ+型領域の幅を広くする必要がない。このため、実施の形態にかかる炭化珪素半導体装置は、第１ｐ+型領域の幅を狭くできるためトレンチ間を狭くすることができ、微細化が可能になる。
【００５８】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５９】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００６０】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  第１ｐ+型領域
４  第２ｐ+型領域
４ａ  下側第２ｐ+型領域
４ｂ  上側第２ｐ+型領域
５  ｎ型領域
５ａ  下側ｎ型領域
５ｂ  上側ｎ型領域
６  ｐ型ベース層
７  ｎ+型ソース領域
８  ｐ+型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
１８  トレンチ
１９、２０  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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