(57)【要約】【課題】回転機構が不要であるため装置構造が簡易になるとともに安価となり、かつ回転機構からの発塵もない半導体装置の製造方法を提供する。【解決手段】半導体ウエハＷＦに１回目のウェットエッチングが行なわれる。半導体ウエハＷＦに２回目のウェットエッチングが行なわれる。１回目のウェットエッチングと２回目のウェットエッチングとの各々において半導体ウエハＷＦが薬液槽ＴＫ内の薬液中に入れられる際の半導体ウエハＷＦの姿勢（向き）が互いに異なる。【選択図】図２５
2019140329.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハに第１ウェットエッチングを行なう工程と、
前記半導体ウエハに第２ウェットエッチングを行なう工程とを備え、
前記第１ウェットエッチングと前記第２ウェットエッチングとにおいて前記半導体ウエハを薬液槽に入れる際の前記半導体ウエハの向きが異なる、半導体装置の製造方法。
【請求項２】
前記第１ウェットエッチングと前記第２ウェットエッチングとの各々はバッチ式のウェットエッチングである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体ウエハは、第１端と、前記半導体ウエハの中心に対して前記第１端の反対側に位置する第２端とを有し、
前記第１ウェットエッチングにおいては前記第１端を下、前記第２端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第２ウェットエッチングにおいては前記第２端を下、前記第１端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れる、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体ウエハに第３ウェットエッチングを行なう工程をさらに備え、
前記半導体ウエハは、第１端と、前記半導体ウエハの中心に対して前記第１端から１２０°回転方向にずれた第２端と、前記中心に対して前記第１端および前記第２端の各々から１２０°回転方向にずれた第３端とを有し、
前記第１ウェットエッチングにおいては前記第１端を下とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第２ウェットエッチングにおいては前記第２端を下とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第３ウェットエッチングにおいては前記第３端を下とした姿勢で前記半導体ウエハを前記薬液槽に入れる、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体ウエハに第３ウェットエッチングを行なう工程と、
前記半導体ウエハに第４ウェットエッチングを行なう工程とをさらに備え、
前記半導体ウエハは、第１端と、前記半導体ウエハの中心に対して前記第１端から９０°回転方向にずれた第２端と、前記中心に対して前記第１端の反対側に位置する第３端と、前記中心に対して前記第２端の反対側に位置する第４端とを有し、
前記第１ウェットエッチングにおいては前記第１端を下とし、前記第３端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第２ウェットエッチングにおいては前記第２端を下とし、前記第４端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第３ウェットエッチングにおいては前記第３端を下とし、前記第１端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れ、
前記第４ウェットエッチングにおいては前記第４端を下とし、前記第２端を上とした姿勢で前記半導体ウエハを前記薬液槽に入れる、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１ウェットエッチングは、高耐圧トランジスタの配置領域における半導体基板の主表面に接する第１絶縁層を除去するために行われ、
前記第２ウェットエッチングは、コアトランジスタの配置領域における前記半導体基板の前記主表面に接する第２絶縁層を除去するために行われる、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１ウェットエッチングは、不揮発性メモリの配置領域において前記半導体基板の前記主表面とフローティングゲート電極との間に位置する第３絶縁層をパターニングして前記第３絶縁層からフローティングゲート絶縁層を形成し、
前記第２ウェットエッチングは、前記不揮発性メモリの配置領域において前記半導体基板の前記主表面に接しかつ前記フローティングゲート電極の上を覆う第４絶縁層をパターニングしてトンネル絶縁層の一部を形成する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁層と前記第２絶縁層とは同じ材質により形成される、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体ウエハの大口径化が進んでいる。半導体ウエハを大口径化するに際し、半導体ウエハの面内均一性を維持することが重要である。
【０００３】
従来、半導体ウエハの洗浄ムラを防ぐ技術が、たとえば特開２００２−１４１３２１号公報（特許文献１）に開示されている。この公報に記載された洗浄装置は、洗浄槽内で半導体ウエハを回転させるウエハ回転ローラを有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１４１３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記公報に記載の洗浄装置では、回転機構が必要であるため装置構造が複雑になり、装置が高額になる。また回転機構を備えた部品から発塵が生じる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態の半導体装置の製造方法は、以下の工程を備えている。
半導体ウエハに第１ウェットエッチングが行なわれる。半導体ウエハに第２ウェットエッチングが行なわれる。第１ウェットエッチングと第２ウェットエッチングとにおいて半導体ウエハが薬液槽に入れられる際の半導体ウエハの向きが異なる。
【発明の効果】
【０００８】
前記実施の形態によれば、回転機構を不要とし、かつ半導体装置の面内均一性を改善できる半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態におけるチップ状態の半導体装置の構成を示す平面図である。
【図２】図１中の半導体装置の不揮発性メモリ領域の一部を示す平面図である。
【図３】図２のＩＩＩＡ−ＩＩＩＡ線に沿う断面図（Ａ）、ＩＩＩＢ−ＩＩＩＢ線に沿う断面図（Ｂ）、ＩＩＩＣ−ＩＩＩＣ線に沿う断面図（Ｃ）、コアトランジスタの断面図（Ｄ）および高耐圧トランジスタの断面図（Ｅ）である。
【図４】一実施の形態における半導体装置の製造方法の第１工程を示す断面図である。
【図５】一実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図６】一実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図７】一実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図８】一実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図９】一実施の形態における半導体装置の製造方法の第６工程を示す断面図である。
【図１０】一実施の形態における半導体装置の製造方法の第７工程を示す断面図である。
【図１１】一実施の形態における半導体装置の製造方法の第８工程を示す断面図である。
【図１２】一実施の形態における半導体装置の製造方法の第９工程を示す断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第１０工程を示す断面図である。
【図１４】一実施の形態における半導体装置の製造方法の第１１工程を示す断面図である。
【図１５】一実施の形態における半導体装置の製造方法の第１２工程を示す断面図である。
【図１６】一実施の形態における半導体装置の製造方法の第１３工程を示す断面図である。
【図１７】一実施の形態における半導体装置の製造方法の第１４工程を示す断面図である。
【図１８】一実施の形態における半導体装置の製造方法の第１５工程を示す断面図である。
【図１９】一実施の形態における半導体装置の製造方法の第１６工程を示す断面図である。
【図２０】一実施の形態における半導体装置の製造方法の第１７工程を示す断面図である。
【図２１】バッチ式のウェットエッチングを説明するための図である。
【図２２】図１１の工程でウェットエッチングが行われるときの領域ＲＡと領域ＲＢとの各々におけるフローティングゲート絶縁層のサイドエッチング量を説明するための図である。
【図２３】図１５の工程でウェットエッチングが行われるときの領域ＲＡと領域ＲＢとの各々におけるフローティングゲート絶縁層のサイドエッチング量を説明するための図である。
【図２４】比較例におけるウェットエッチングの方法を示す図である。
【図２５】実施の形態１におけるウェットエッチングの方法を示す図である。
【図２６】３回のウェットエッチングの各々において半導体ウエハの姿勢を変えて薬液槽に入れる様子を示す図である。
【図２７】４回のウェットエッチングの各々において半導体ウエハの姿勢を変えて薬液槽に入れる様子を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について図に基づいて説明する。
図１に示されるように、一実施の形態における半導体装置ＭＣＰは、たとえばチップとして構成されている。半導体装置ＭＣＰは、平面視において、半導体基板ＳＵＢの主表面ＭＳに配置された中央演算処理ユニット領域ＬＯＧＩＣと、アナログ回路領域ＡＤＣと、ランダムアクセスメモリ領域ＳＲＡＭと、不揮発性メモリ領域ＦＬＡＳＨと、電源回路領域ＰＳＲとを主に有している。
【００１１】
半導体装置ＭＣＰは、たとえば複数の不揮発性メモリ領域ＦＬＡＳＨを有している。中央演算処理ユニット領域ＬＯＧＩＣは、高耐圧トランジスタ配置領域と、低耐圧トランジスタ配置領域とを有している。
【００１２】
高耐圧（ＨＶ）トランジスタ配置領域は高耐圧トランジスタを含んでおり、低耐圧（ＬＶ）トランジスタ配置領域は低耐圧トランジスタを含んでいる。中央演算処理ユニット領域ＬＯＧＩＣおよびランダムアクセスメモリ領域ＳＲＡＭの各々は、コアトランジスタを含んでいる。コアトランジスタとは、半導体装置ＭＣＰ内において最も駆動能力の高いトランジスタである。
【００１３】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１４】
次に、本実施の形態の半導体装置の具体的構成について図２および図３を用いて説明する。
【００１５】
図２に示されるように、不揮発性メモリ領域ＦＬＡＳＨには、フラッシュメモリを構成する複数個のメモリセルが行列状に配置されている。複数個のメモリセルの各々は、フローティングゲート電極ＦＧと、制御ゲート電極ＣＧと、選択ゲート電極ＷＧと、消去ゲート電極ＥＧとを有している。
【００１６】
制御ゲート電極ＣＧ、選択ゲート電極ＷＧおよび消去ゲート電極ＥＧの各々は、平面視において互いに並走している。フローティングゲート電極ＦＧは、平面視において制御ゲート電極ＣＧと重畳している。フローティングゲート電極ＦＧの一部は、平面視において制御ゲート電極ＣＧの側壁から突き出した突出部を有している。
【００１７】
図３（Ａ）に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおける複数個のメモリセルの各々は、ソース領域ＳＲ、ドレイン領域ＤＲ、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、選択ゲート電極ＷＧ、および消去ゲート電極ＥＧを有している。
【００１８】
たとえばｐ型導電型（第１導電型）の半導体基板ＳＵＢの主表面ＭＳには、ソース領域ＳＲと、ドレイン領域ＤＲとが配置されている。ソース領域ＳＲおよびドレイン領域ＤＲの各々は、たとえばｎ型導電型（第２導電型）を有している。ドレイン領域ＤＲは、たとえばＬＤＤ（Lightly  Doped  Drain）構造を有していてもよい。ソース領域ＳＲおよびドレイン領域ＤＲの各々は、半導体基板ＳＵＢのｐ型領域とｐｎ接合を構成している。
【００１９】
半導体基板ＳＵＢの主表面ＭＳ上にフローティングゲート絶縁層ＧＩ１を介在してフローティングゲート電極ＦＧが配置されている。フローティングゲート電極ＦＧの上に、ゲート絶縁層ＧＩ２を介在して制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧの上には、製造時にハードマスクとして機能する絶縁層ＨＭが配置されている。
【００２０】
フローティングゲート絶縁層ＧＩ１は、たとえばシリコン酸化層よりなっている。またゲート絶縁層ＧＩ２は、たとえば、シリコン酸化層、シリコン窒化層およびシリコン酸化層が順次積層された積層膜である。絶縁層ＨＭは、たとえばシリコン窒化層よりなっている。フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧの各々は、たとえば不純物がドープされた多結晶シリコン層（ドープドポリシリコン層）よりなっている。
【００２１】
図３（Ｂ）に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおいて半導体基板ＳＵＢの主表面ＭＳはＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。ＳＴＩは、主表面ＭＳに形成された溝ＳＴＲと、その溝ＳＴＲを埋め込む埋め込み絶縁層ＢＩとを有している。ＳＴＩは、素子分離構造を構成している。
【００２２】
フローティングゲート電極ＦＧは、このＳＴＩにより分離された主表面ＭＳ上にフローティングゲート絶縁層ＧＩ１を介在して配置されている。ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々は、複数個のフローティングゲート電極ＦＧの上を延在している。
【００２３】
図３（Ａ）に示されるように、制御ゲート電極ＣＧの延在方向とほぼ直交する方向の一方側に、消去ゲート電極ＥＧが配置されている。消去ゲート電極ＥＧは、半導体基板ＳＵＢの主表面ＭＳ上にトンネル絶縁層ＴＦを介在して配置されている。消去ゲート電極ＥＧは、ソース領域ＳＲの真上に配置されている。
【００２４】
フローティングゲート電極ＦＧの下端部は、制御ゲート電極ＣＧの側面に対して側方に突き出した突出部を有している。この突出部の側面および上面には、トンネル絶縁層ＴＦが配置されている。消去ゲート電極ＥＧは、フローティングゲート電極ＦＧの上記突出部の側面および上面の各々とトンネル絶縁層ＴＦを挟んで対向している。このトンネル絶縁層ＴＦは、たとえば絶縁層ＴＦ１と、絶縁層ＴＦ２との積層構造を有している。
【００２５】
制御ゲート電極ＣＧの一方側の側面と消去ゲート電極ＥＧとの間には、絶縁層ＳＷ１、絶縁層ＳＷ２およびトンネル絶縁層ＴＦが挟まれている。絶縁層ＳＷ１は、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の一方側壁に接している。絶縁層ＳＷ２は、絶縁層ＳＷ１の側面に接している。絶縁層ＳＷ１はたとえばシリコン窒化層よりなり、絶縁層ＳＷ２はたとえばシリコン酸化層よりなっている。消去ゲート電極ＥＧはたとえばドープドポリシリコン層よりなっている。
【００２６】
制御ゲート電極ＣＧの延在方向とほぼ直交する方向の他方側に、選択ゲート電極ＷＧが配置されている。選択ゲート電極ＷＧは、半導体基板ＳＵＢの主表面ＭＳ上に、絶縁層ＧＩ３を介在して配置されている。
【００２７】
フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側の側面と選択ゲート電極ＷＧとの間には、絶縁層ＳＷ１および絶縁層ＳＷ２が挟まれている。絶縁層ＳＷ１は、フローティングゲート電極ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧおよび絶縁層ＨＭの各々の他方側壁に接している。絶縁層ＳＷ２は、絶縁層ＳＷ１の側面に接している。絶縁層ＳＷ１はたとえばシリコン窒化層よりなり、絶縁層ＳＷ２はたとえばシリコン酸化層よりなっている。絶縁層ＧＩ３はたとえばシリコン酸化層よりなり、選択ゲート電極ＷＧはたとえばドープドポリシリコン層よりなっている。
【００２８】
選択ゲート電極ＷＧの側壁には絶縁層ＳＷ３が配置されている。この絶縁層ＳＷ３は、絶縁層ＧＩ３の上に配置されている。絶縁層ＳＷ３はたとえばシリコン酸化層よりなっている。
【００２９】
図３（Ｃ）に示されるように、選択ゲート電極ＷＧは、半導体基板ＳＵＢの主表面ＭＳ上に絶縁層ＧＩ３を介在して配置され、かつＳＴＩ上に配置されている。この選択ゲート電極ＷＧは、複数のメモリセルに亘って延在している。
【００３０】
図３（Ａ）に示されるように、不揮発性メモリ領域ＦＬＡＳＨにおける複数個のメモリセルの各々を覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩは、たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）を原料として製造されたシリコン酸化層である。
【００３１】
この層間絶縁層ＩＩには、層間絶縁層ＩＩの上面から層間絶縁層ＩＩおよび絶縁層ＧＩ３の各々を貫通してドレイン領域ＤＲに達するコンタクトホールＣＨ１が設けられている。コンタクトホールＣＨ１内にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してドレイン領域ＤＲと電気的に接続されている。
【００３２】
図３（Ｄ）に示されるように、コアトランジスタは、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタである。コアトランジスタは、ソース領域ＳＲ１、ドレイン領域ＤＲ１、ゲート絶縁層ＧＩ４およびゲート電極ＧＥ１を有している。
【００３３】
ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、半導体基板ＳＵＢの主表面ＭＳに互いに間隔をあけて配置されている。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、たとえばＬＤＤ構造を有していてもよい。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々はたとえばｎ型導電型であり、半導体基板ＳＵＢのｐ型領域とｐｎ接合を構成している。
【００３４】
ゲート電極ＧＥ１は、ソース領域ＳＲ１およびドレイン領域ＤＲ１に挟まれる主表面ＭＳ上にゲート絶縁層ＧＩ４を介在して配置されている。ゲート電極ＧＥ１は、たとえばドープドポリシリコン層である。ゲート絶縁層ＧＩ４は、たとえばシリコン酸化層である。
【００３５】
コアトランジスタを覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。この層間絶縁層ＩＩには、コンタクトホールＣＨ２、ＣＨ３が設けられている。コンタクトホールＣＨ２、ＣＨ３は、それぞれ層間絶縁層ＩＩの上面からソース領域ＳＲ１およびドレイン領域ＤＲ１の各々に達している。コンタクトホールＣＨ２、ＣＨ３の各々の内部にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してソース領域ＳＲ１およびドレイン領域ＤＲ１の各々と電気的に接続されている。
【００３６】
図３（Ｅ）に示されるように、高耐圧トランジスタは、ＭＯＳトランジスタである。高耐圧トランジスタは、ソース領域ＳＲ２、ドレイン領域ＤＲ２、ゲート絶縁層ＧＩ５およびゲート電極ＧＥ２を有している。
【００３７】
ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、半導体基板ＳＵＢの主表面ＭＳに互いに間隔をあけて配置されている。ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、たとえばＬＤＤ構造を有していてもよい。ソース領域ＳＲ２およびドレイン領域ＤＲ２の各々は、たとえばｎ型導電型であり、半導体基板ＳＵＢのｐ型領域とｐｎ接合を構成している。
【００３８】
ゲート電極ＧＥ２は、ソース領域ＳＲ２およびドレイン領域ＤＲ２に挟まれる主表面ＭＳ上にゲート絶縁層ＧＩ５を介在して配置されている。ゲート電極ＧＥ２は、たとえばドープドポリシリコン層である。ゲート絶縁層ＧＩ５は、たとえば絶縁層ＩＬ４、ＴＦ１、ＴＦ２の積層構造を有している。絶縁層ＩＬ４、ＴＦ１、ＴＦ２の各々は、たとえばシリコン酸化層である。
【００３９】
高耐圧トランジスタを覆うように主表面ＭＳ上に層間絶縁層ＩＩが配置されている。この層間絶縁層ＩＩには、層間絶縁層ＩＩの上面からソース領域ＳＲ２およびドレイン領域ＤＲ２の各々に達するコンタクトホールＣＨ４、ＣＨ５が設けられている。コンタクトホールＣＨ４、ＣＨ５の各々の内部にはプラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＩの上面上には、配線層ＩＮＴが配置されている。配線層ＩＮＴは、プラグ導電層ＰＬを介在してソース領域ＳＲ２およびドレイン領域ＤＲ２の各々と電気的に接続されている。
【００４０】
次に、本実施の形態の半導体装置の製造方法について図４〜図２０を用いて説明する。
図４に示されるように、まず、熱酸化処理を行うことにより、半導体基板ＳＵＢの主表面ＭＳにフローティングゲート絶縁層となるシリコン酸化層ＧＩ１がたとえば１０ｎｍの厚みで形成される。次に、たとえばＣＶＤ（Chemical  Vapor  Deposition）法により８０ｎｍの厚みのドープドポリシリコン層よりなる導電層ＦＧが形成される。
【００４１】
この導電層ＦＧを覆うように、たとえば１０ｎｍの厚みの高温シリコン酸化層（ＨＴＯ）ＩＬ１が形成される。この高温シリコン酸化層ＩＬ１を覆うように、たとえば１５０ｎｍの厚みのシリコン窒化層ＩＬ２が形成される。このシリコン窒化層ＩＬ２は、後工程におけるＣＭＰ（Chemical  Mechanical  Polishing）時の保護膜として機能する。
【００４２】
この後、写真製版技術およびエッチング技術により、それぞれの層ＧＩ１、ＦＧ、ＩＬ１、ＩＬ２がパターニングされ、かつ半導体基板ＳＵＢの主表面に溝ＳＴＲが形成される。この溝ＳＴＲ内を埋め込み、かつ絶縁層ＩＬ２上を覆うように、たとえばシリコン酸化層よりなる絶縁層ＢＩが形成される。この後、ＣＭＰによる平坦化が行われて、絶縁層ＩＬ２の上面が露出するまで絶縁層ＢＩが研磨除去される。
【００４３】
この後、シリコン酸化層よりなる絶縁層ＢＩがエッチングにより所定厚み除去される。この後、シリコン窒化層ＩＬ２と高温シリコン酸化層ＩＬ１がエッチング除去される。
【００４４】
図５に示されるように、上記エッチング除去により導電層ＦＧが露出する。また溝ＳＴＲ内を埋め込むように絶縁層ＢＩが残存される。
【００４５】
図６に示されるように、導電層ＦＧを覆うように、たとえばＣＶＤ法によってシリコン酸化層、シリコン窒化層およびシリコン酸化層が順次積層される。これにより、ＯＮＯ層よりなる絶縁層ＧＩ２が形成される。絶縁層ＧＩ２を構成する下層のシリコン酸化層はたとえば５．５ｎｍの厚みで、シリコン窒化層はたとえば７．７ｎｍの厚みで、上層のシリコン酸化層はたとえば５．５ｎｍの厚みである。
【００４６】
この絶縁層ＧＩ２を覆うように、たとえばＣＶＤ法によって８０ｎｍの厚みでドープドポリシリコン層よりなる導電層ＣＧが形成される。この導電層ＣＧを覆うように、たとえばＣＶＤ法によって２６０ｎｍの厚みでシリコン窒化層よりなる絶縁層ＨＭが形成される。
【００４７】
図７に示されるように、写真製版技術およびエッチング技術により絶縁層ＨＭがパターニングされる。このパターニングされた絶縁層ＨＭをハードマスクとして、導電層ＣＧ、絶縁層ＧＩ２にエッチングが施される。これにより導電層ＣＧおよび絶縁層ＧＩ２がパターニングされるとともに、導電層ＦＧの上面が露出する。このパターニングにより導電層ＣＧから制御ゲート電極ＣＧが形成される。また絶縁層ＧＩ２からゲート絶縁層ＧＩ２が形成される。
【００４８】
図８に示されるように、写真製版技術により、ソース領域となる部分を覆うように、フォトレジストＰＲ１のパターンが形成される。このフォトレジストＰＲ１をマスクとして導電層ＦＧがエッチングされる。この後、フォトレジストＰＲ１のパターンは、たとえばアッシングなどにより除去される。
【００４９】
図９に示されるように、導電層ＦＧ、ゲート絶縁層ＧＩ２、制御ゲート電極ＣＧ、絶縁層ＨＭの各々の側壁を覆う絶縁層ＳＷ１、ＳＷ２、ＩＬ３が形成される。
【００５０】
図１０に示されるように、写真製版技術により、ソース領域となる部分に開口を有するフォトレジストＰＲ２のパターンが形成される。このフォトレジストＰＲ２のパターンをマスクとして導電層ＦＧにエッチングが施される。これにより導電層ＦＧからフローティングゲート電極ＦＧが形成されるとともに、ソース領域となる部分上において絶縁層ＧＩ１の上面が露出する。
【００５１】
この後、半導体基板ＳＵＢの主表面ＭＳにたとえばイオン注入法によりｎ型不純物が導入される。これにより半導体基板ＳＵＢの主表面ＭＳにソース領域ＳＲが形成される。この後、フォトレジストＰＲ２のパターンは、たとえばアッシングなどにより除去される。
【００５２】
この後、絶縁層ＧＩ１を選択的に除去するためにウェットエッチング（第１ウェットエッチング）が行われる。このウェットエッチングでは、半導体基板ＳＵＢの主表面ＭＳ上に残る絶縁層ＧＩ１の残膜（厚み１０ｎｍ以下）と絶縁層ＩＬ３（図１０）の残膜（厚み２０ｎｍ）とが除去される。
【００５３】
図１１に示されるように、このウェットエッチングにより、フローティングゲート電極ＦＧ下を除いて絶縁層ＧＩ１が除去されて、半導体基板ＳＵＢの主表面ＭＳが露出する。このウェットエッチングは、特に高耐圧トランジスタのゲート絶縁層を形成する前に、主表面ＭＳ上の絶縁層ＧＩ１を除去することを目的の１つとしている。
【００５４】
このウェットエッチングにおいては、半導体ウエハは、ウェットエッチングの薬液が入れられた薬液槽内に浸漬される。また、このウェットエッチングはバッチ式である。バッチ式のウェットエッチングとは、図２１に示されるように、複数の半導体ウエハＷＦがカセットＣＳに装填された状態で、薬液槽ＴＫ内の薬液中に浸漬される方式のエッチングである。このバッチ式においては、１ロットあたりたとえば２５枚のウエハが処理される。
【００５５】
また上記ウェットエッチングにおいては、図２２（Ｃ）に示されるように、半導体ウエハＷＦは図中矢印方向から薬液槽ＴＫ内の薬液中に浸漬され、その後に図中矢印とは反対側に薬液中から引き上げられる。
【００５６】
ここで図２２（Ａ）、（Ｂ）の各々に示される部分断面図は、上記ウェットエッチング後における図１１の領域ＳＡを拡大して示す図である。また図２２（Ａ）は図２２（Ｃ）に示される半導体ウエハの領域ＲＡに位置する部分であり、図２２（Ｂ）は図２２（Ｃ）に示される半導体ウエハの領域ＲＢに位置する部分である。
【００５７】
図２２（Ｃ）に示されるように、上記ウェットエッチング時には、まず半導体ウエハＷＦの領域ＲＡが薬液中に浸漬され、その後に領域ＲＢが薬液中に浸漬される。また半導体ウエハＷＦを薬液中から取り出す際には、半導体ウエハＷＦの領域ＲＢが薬液中から出た後に、領域ＲＡが薬液中から出る。
【００５８】
このため、半導体ウエハＷＦの領域ＲＡが薬液中に浸漬されている時間は、領域ＲＢが薬液中に浸漬されている時間よりも長くなる。よって図２２（Ａ）に示される領域ＲＡにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）ｃ１は、図２２（Ｂ）に示される領域ＲＢにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）ｃ２よりも大きくなる。
【００５９】
この後退量ｃ１、ｃ２が少ないと、この後に形成される導電層ＣＬ（図１７）が、シリコン窒化層よりなる絶縁層ＳＷ１直下の領域に入らない。このため、この部分のチャネル抵抗が上昇することでメモリセルのオン電流が低下し、半導体ウエハＷＦ面内でメモリ特性にバラツキが生じることになる。
【００６０】
図１２に示されるように、上記ウェットエッチング後に、絶縁層ＩＬ４がたとえば酸化により形成される。この絶縁層ＩＬ４はたとえばシリコン酸化層により形成される。この絶縁層ＩＬ４は、高耐圧トランジスタのゲート絶縁層の一部となる層である。
【００６１】
図１３に示されるように、写真製版技術により、ソース領域ＳＲ上に開口を有するようにフォトレジストＰＲ３のパターンが形成される。このフォトレジストＰＲ３のパターンをマスクとして、ソース領域ＳＲの真上に位置する絶縁層ＩＬ４がエッチング除去される。これによりソース領域ＳＲの真上に位置する半導体基板ＳＵＢの主表面ＭＳが露出する。この後、フォトレジストＰＲ３のパターンは、たとえばアッシングなどにより除去される。
【００６２】
図１４に示されるように、絶縁層ＴＦ１がたとえば酸化により形成される。この絶縁層ＴＦ１はたとえばシリコン酸化層により１５ｎｍの厚みで形成される。この絶縁層ＴＦ１は、コアトランジスタおよび高耐圧トランジスタの各々の配置領域においては、絶縁層ＩＬ４の上面を覆うように形成される。絶縁層ＴＦ１は、メモリセルのトンネル絶縁層として機能する層であり、また高耐圧トランジスタのゲート絶縁層の一部となる層である。
【００６３】
図１５に示されるように、写真製版技術により、ソース領域ＳＲ上と高耐圧トランジスタ配置領域上とを覆うようにフォトレジストＰＲ４のパターンが形成される。このフォトレジストＰＲ４のパターンをマスクとして、絶縁層ＴＦ１、ＩＬ４を選択的に除去するためにウェットエッチング（第２ウェットエッチング）が行われる。
【００６４】
このウェットエッチングにより、フォトレジストＰＲ４のパターン下を除いて絶縁層ＴＦ１、ＩＬ４が除去される。これにより、不揮発性メモリ領域およびコアトランジスタ配置領域において半導体基板ＳＵＢの主表面ＭＳが露出する。このウェットエッチングは、特にコアトランジスタのゲート絶縁層を形成する前に、主表面ＭＳ上の絶縁層ＴＦ１、ＩＬ４を除去することを目的の１つとしている。
【００６５】
このウェットエッチングにおいては、半導体ウエハは、ウェットエッチングの薬液が入れられた薬液槽内に浸漬される。また、このウェットエッチングはバッチ式である。バッチ式のウェットエッチングとは、図２１で説明したとおりである。
【００６６】
上記ウェットエッチングにおいては、図２３（Ｃ）に示されるように、半導体ウエハＷＦは図中矢印方向から薬液槽ＴＫ内の薬液中に浸漬され、その後に図中矢印とは反対側に薬液中から引き上げられる。
【００６７】
つまりこのウェットエッチングにおいて薬液へ浸漬する半導体ウエハＷＦの姿勢は、図１１で行われたウェットエッチングにおいて薬液へ浸漬する半導体ウエハＷＦの姿勢を１８０°変えた姿勢である。
【００６８】
具体的には、半導体ウエハＷＦは、図２２（Ｃ）に示されるように第１端ＰＡ１と、半導体ウエハＷＦの中心Ｃに対して第１端ＰＡ１とは反対側に位置する第２端ＰＡ２とを有している。中心Ｃと第１端ＰＡ１とを繋ぐ線と、中心Ｃと第２端ＰＡ２とを繋ぐ線とは１８０°の角度をなしている。
【００６９】
そして図１１で行われるウェットエッチングでは、図２２（Ｃ）に示されるように第１端ＰＡ１を下とし、第２端ＰＡ２を上とした姿勢で半導体ウエハＷＦが薬液槽ＴＫ内の薬液中に浸漬される。また図１５に示されるウェットエッチングでは、図２３（Ｃ）に示されるように第２端ＰＡ２を下とし、第１端ＰＡ１を上とした姿勢で半導体ウエハＷＦが薬液槽ＴＫ内の薬液中に浸漬される。
【００７０】
このように図１１と図１５との各々のウェットエッチングにおいて薬液中に浸漬する際の半導体ウエハＷＦの姿勢が互いに１８０°異なっている。これにより図１１のウェットエッチングで生じた領域ＲＡと領域ＲＢとのフローティングゲート絶縁層ＧＩ１の後退量ｃ１、ｃ２のバラツキ（図２２（Ａ）、（Ｂ））が、図１５のウェットエッチングにより相殺される。以下、そのことを説明する。
【００７１】
図２３（Ａ）、（Ｂ）の各々に示される部分断面図は、図１５のウェットエッチング後における図１５の領域ＳＢを拡大して示す図である。また図２３（Ａ）は図２３（Ｃ）に示される半導体ウエハの領域ＲＡに位置する部分であり、図２３（Ｂ）は図２３（Ｃ）に示される半導体ウエハの領域ＲＢに位置する部分である。
【００７２】
図２３（Ｃ）に示されるように、上記ウェットエッチング時には、まず半導体ウエハＷＦの領域ＲＢが薬液中に浸漬され、その後に領域ＲＡが薬液中に浸漬される。また半導体ウエハＷＦを薬液中から取り出す際には、半導体ウエハＷＦの領域ＲＡが薬液中から出た後に、領域ＲＢが薬液中から出る。
【００７３】
このため、半導体ウエハＷＦの領域ＲＢは領域ＲＡよりも薬液中に浸漬されている時間が長くなる。よって図２３（Ａ）に示される図１５のウェットエッチングにおける後退量ｃ３は、図２３（Ｂ）に示される図１５のウェットエッチングにおける後退量ｃ４よりも小さくなる。これにより図１１および図１５のウェットエッチングによる領域ＲＡにおける後退量の合計ｃ５（＝ｃ１＋ｃ３）と領域ＲＢにおける後退量の合計ｃ６（＝ｃ２＋ｃ４）とは互いに近づくことになる。
【００７４】
ここで、図１５におけるウェットエッチングのエッチング量は、図１４に示された絶縁層ＩＬ４、ＴＦ１の約２５ｎｍを除去する量である。しかし、絶縁層ＩＬ４は一部にＣＶＤ酸化膜を含む構造であるため、図１５におけるウェットエッチングのエッチング時間は、図１１におけるウェットエッチングのエッチング時間と同じである。
【００７５】
このように図１１と図１５とにおけるウェットエッチングのエッチング時間が互いに同じ場合には、領域ＲＡにおける後退量の合計ｃ５と領域ＲＢにおける後退量の合計ｃ６とは互いに同じとなる。
【００７６】
また領域ＲＡおよび領域ＲＢにおける後退量の合計ｃ５、ｃ６の各々は、たとえば０ｎｍ以上３０ｎｍ以下である。後退量の合計ｃ５、ｃ６の各々が０ｎｍより小さいと、選択ゲート電極ＷＧが絶縁層ＳＷ２の直下に入り込まず、チャネル抵抗が増加しオン電流Ｉｏｎが低下する。また後退量の合計ｃ５、ｃ６の各々が３０ｎｍを超えると、選択ゲート電極ＷＧとフローティングゲート電極ＦＧとが近づきすぎることにより選択ゲート電極ＷＧとフローティングゲート電極ＦＧとの間のリーク電流が生じ、フローティングゲート電極ＦＧによる電荷保持特性を確保できない。
【００７７】
本実施の形態においては、半導体ウエハＷＦの面内全体において後退量の合計ｃ５、ｃ６のバラツキを抑えることができる。このため、後退量の合計ｃ５、ｃ６の各々を０ｎｍ以上３０ｎｍ以下の範囲内に収めることができる。
【００７８】
この後、フォトレジストＰＲ４のパターンは、たとえばアッシングなどにより除去される。
【００７９】
図１６に示されるように、酸化により不揮発性メモリ領域においては主表面ＭＳ上に絶縁層ＧＩ３が形成され、絶縁層ＴＦ１上に絶縁層ＴＦ２が形成される。不揮発性メモリ領域における絶縁層ＴＦ１と絶縁層ＴＦ２とによりトンネル絶縁層が構成される。
【００８０】
またコアトランジスタ配置領域の主表面ＭＳにはゲート絶縁層となる絶縁層ＧＩ４が形成される。また高耐圧トランジスタ配置領域の絶縁層ＴＦ１上には、ゲート絶縁層の一部となる絶縁層ＴＦ２が形成される。高耐圧トランジスタのゲート絶縁層は、絶縁層ＩＬ４、ＴＦ１、ＴＦ２から形成される。これらの絶縁層ＧＩ３、ＴＦ１、ＴＦ２、ＧＩ４はたとえばシリコン酸化層より形成される。
【００８１】
図１７に示されるように、表面全面を覆うように導電層ＣＬが形成される。この導電層ＣＬは、たとえば１５０ｎｍの厚みのドープドポリシリコン層よりなる。
【００８２】
図１８に示されるように、写真製版技術により、コアトランジスタ配置領域および高耐圧トランジスタ配置領域を覆い、かつ不揮発性メモリ領域を開口するようにフォトレジストＰＲ５のパターンが形成される。この後、フォトレジストＰＲ５のパターンをマスクとして、導電層ＣＬにエッチングが施される。これにより不揮発性メモリ領域の導電層ＣＬが所定厚みだけ除去される。この後、フォトレジストＰＲ５のパターンは、たとえばアッシングなどにより除去される。
【００８３】
図１９に示されるように、写真製版技術によりフォトレジストＰＲ６のパターンが形成される。このフォトレジストＰＲ６のパターンをマスクとして、導電層ＣＬに異方性エッチングが施される。このエッチングにより導電層ＣＬから選択ゲート電極ＷＧ、消去ゲート電極ＥＧ、コアトランジスタのゲート電極ＧＥ１、および高耐圧トランジスタのゲート電極ＧＥ２が形成される。この後、フォトレジストＰＲ６のパターンは、たとえばアッシングなどにより除去される。
【００８４】
図２０に示されるように、この後、サイドウォール形状の絶縁層ＳＷ３、ソース領域ＳＲ１、ＳＲ２、ドレイン領域ＤＲ、ＤＲ１、ＤＲ２などが形成される。上記によりフラッシュメモリのメモリセル、コアトランジスタおよび高耐圧トランジスタの各々が形成される。
【００８５】
この後、図３に示されるように、層間絶縁層ＩＩが形成される。この層間絶縁層ＩＩに、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５が形成される。このコンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５の各々の内部にプラグ導電層ＰＬが形成される。層間絶縁層ＩＩの上面に配線層ＩＮＴが形成される。これにより本実施の形態の半導体装置が製造される。
【００８６】
次に、本実施の形態の作用効果について比較例と対比して説明する。
図２４は、比較例におけるウェットエッチングの方法を示す図である。図２４に示されるように、比較例においては図１１と図１５との２回のウェットエッチングの各々において半導体ウエハが同じ姿勢で薬液槽ＴＫ内の薬液中に浸漬される。
【００８７】
具体的には、図１１に示すウェットエッチングにおいて半導体ウエハＷＦは第１端ＰＡ１を下とし、第２端ＰＡ２を上とした姿勢で薬液槽ＴＫ内の薬液中に浸漬される。また図１５に示すウェットエッチングにおいても半導体ウエハＷＦは第１端ＰＡ１を下とし、第２端ＰＡ２を上とした姿勢で薬液槽ＴＫ内の薬液中に浸漬される。
【００８８】
このため上記２回のウェットエッチングにおいて第１端ＰＡ１側の領域ＲＡが薬液中に浸漬されている合計の時間は、第２端ＰＡ２側の領域ＲＢが薬液中に浸漬されている合計の時間よりも長くなる。よって領域ＲＡにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）は、領域ＲＢにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）よりも大きくなる。これにより半導体ウエハＷＦの面内においてフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）のバラツキが大きくなる。
【００８９】
これに対して本実施の形態においては、図２５に示されるように、図１１と図１５との２回のウェットエッチングの各々において半導体ウエハＷＦが互いに異なる姿勢（向き）で薬液槽ＴＫ内の薬液中に浸漬される。
【００９０】
具体的には、図１１に示すウェットエッチング（第１ウェットエッチング）において半導体ウエハＷＦは第１端ＰＡ１を下とし、第２端ＰＡ２を上とした姿勢で薬液槽ＴＫ内の薬液中に浸漬される。また図１５に示すウェットエッチング（第２ウェットエッチング）においては半導体ウエハＷＦは第２端ＰＡ２を下とし、第１端ＰＡ１を上とした姿勢で薬液槽ＴＫ内の薬液中に浸漬される。
【００９１】
このため上記２回のウェットエッチングにおいて第１端ＰＡ１側の領域ＲＡが薬液中に浸漬されている合計の時間は、第２端ＰＡ２側の領域ＲＢが薬液中に浸漬されている合計の時間とほぼ同じにすることができる。よって領域ＲＡにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）は、領域ＲＢにおけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）とほぼ同じになる。これにより半導体ウエハＷＦの面内においてフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）のバラツキを抑制することが可能となる。
【００９２】
またウェットエッチング時に半導体ウエハＷＦを回転させる回転機構を設けることなく上記後退量のバラツキを抑制できるため、装置構造が簡易になるとともに安価となり、かつ回転機構からの発塵も生じない。
【００９３】
また本実施の形態においては、図１１に示されるウェットエッチングは、高耐圧トランジスタ配置領域における主表面ＭＳに接する絶縁層ＧＩ１（第１絶縁層）を除去するために行われる。また図１５に示されるウェットエッチングは、コアトランジスタ配置領域における主表面ＭＳに接する絶縁層ＩＬ４、ＴＦ１（第２絶縁層）を除去するために行われる。この各ウェットエッチングにより主表面ＭＳ上の絶縁層が除去されるため、その後にゲート絶縁層ＧＩ４、ＧＩ５の各々を精度よく形成することが可能となる。
【００９４】
また本実施の形態においては、図１１に示すウェットエッチングは、不揮発性メモリ領域において主表面ＭＳとフローティングゲート電極ＦＧとの間に位置する絶縁層ＧＩ１（第３絶縁層）をパターニングして絶縁層ＧＩ１からフローティングゲート絶縁層ＧＩ１を形成する。
【００９５】
これにより高耐圧トランジスタ配置領域における主表面ＭＳ上の絶縁層ＣＩ１を除去しつつ、不揮発性メモリ領域において絶縁層ＧＩ１からフローティングゲート絶縁層ＧＩ１を形成できるため、製造工程の簡略化を図ることができる。
【００９６】
また本実施の形態においては、図１５に示すウェットエッチングは、不揮発性メモリ領域において主表面ＭＳに接しかつフローティングゲート電極ＦＧの上を覆う絶縁層ＴＦ１（第４絶縁層）をパターニングしてトンネル絶縁層ＴＦの一部を形成する。
【００９７】
これによりコアトランジスタ配置領域における主表面ＭＳ上の絶縁層ＩＬ４、ＴＦ１を除去しつつ、不揮発性メモリ領域においてトンネル絶縁層ＴＦの一部を形成できるため、製造工程の簡略化を図ることができる。
【００９８】
また本実施の形態においては、絶縁層ＧＩ１（第１絶縁層）と絶縁層ＩＬ４、ＴＦ１（第２絶縁層）とは同じ材質（たとえばシリコン酸化層）により形成される。これにより図１１および図１５におけるウェットエッチングの双方において、フローティングゲート絶縁層ＧＩ１にサイドエッチングが生じることになる。
【００９９】
なお上記実施の形態においては、２回のウェットエッチングの場合について説明したが、３回のウェットエッチングの各々において半導体ウエハが互いに異なる姿勢（向き）で薬液槽ＴＫ内の薬液中に浸漬されてもよい。
【０１００】
具体的には、図２６に示されるように、半導体ウエハＷＦは、第１端ＰＢ１と、半導体ウエハの中心Ｃに対して第１端ＰＢ１から１２０°回転方向にずれた第２端ＰＢ２と、中心Ｃに対して第１端ＰＢ１および第２端ＰＢ２の各々から１２０°回転方向にずれた第３端ＰＢ３とを有している。
【０１０１】
１回目のウェットエッチング（第１ウェットエッチング）においては第１端ＰＢ１を下とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。２回目のウェットエッチング（第２ウェットエッチング）においては第２端ＰＢ２を下とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。３回目のウェットエッチング（第３ウェットエッチング）においては第３端ＰＢ３を下とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。
【０１０２】
これにより第１端ＰＢ１に近い領域ＲＡ、第２端ＰＢ２に近い領域ＲＢ、および第３端ＰＢ３に近い領域ＲＣの各々におけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）をほぼ同じにすることができる。これにより半導体ウエハＷＦの面内においてフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）のバラツキを抑制することが可能となる。
【０１０３】
また４回のウェットエッチングの各々において半導体ウエハが互いに異なる姿勢（向き）で薬液槽ＴＫ内の薬液中に浸漬されてもよい。
【０１０４】
具体的には、図２７に示されるように、半導体ウエハＷＦは、第１端ＰＣ１と、半導体ウエハの中心Ｃに対して第１端ＰＣ１から９０°回転方向にずれた第２端ＰＣ２とを有している。さらに半導体ウエハＷＦは、中心Ｃに対して第１端ＰＣ１の反対側に位置する（第１端ＰＣ１から１８０°回転方向にずれた）第３端ＰＣ３を有している。また半導体ウエハＷＦは、中心Ｃに対して第２端ＰＣ２の反対側に位置する（第２端ＰＣ２から１８０°回転方向にずれた）第４端ＰＣ４とを有している。
【０１０５】
１回目のウェットエッチング（第１ウェットエッチング）においては第１端ＰＣ１を下とし、第３端ＰＣ３を上とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。２回目のウェットエッチング（第２ウェットエッチング）においては第２端ＰＣ２を下とし、第４端ＰＣ４を上とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。３回目のウェットエッチング（第３ウェットエッチング）においては第３端ＰＣ３を下とし、第１端ＰＣ１を上とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。４回目のウェットエッチング（第４ウェットエッチング）においては第４端ＰＣ４を下とし、第２端ＰＣ２を上とした姿勢（向き）で半導体ウエハＷＦは薬液槽ＴＫ内の薬液中に浸漬される。
【０１０６】
これにより第１端ＰＣ１に近い領域ＲＡ、第２端ＰＣ２に近い領域ＲＢ、第３端ＰＣ３に近い領域ＲＣ、および第４端ＰＣ４に近い領域ＲＤの各々におけるフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）をほぼ同じにすることができる。これにより半導体ウエハＷＦの面内においてフローティングゲート絶縁層ＧＩ１の後退量（サイドエッチング量）のバラツキを抑制することが可能となる。
【０１０７】
なお５回以上のウェットエッチングを行う場合にも、上記と同様に、半導体ウエハＷＦはそれぞれのウェットエッチング時においてその姿勢（向き）を変えられて薬液槽ＴＫ内の薬液中に浸漬されてもよい。
【０１０８】
上記各ウェットエッチングにおいては、半導体ウエハＷＦが薬液中に浸漬される姿勢（向き）を変える必要がある。この半導体ウエハの姿勢を変える作業は、ソータまたはエッチング装置（洗浄装置）が行ってもよく、また作業者が人手により行ってもよい。また半導体ウエハＷＦの姿勢（向き）を変える際には、半導体ウエハＷＦのノッチＮＴ、オリエンテーションフラットなどが基準とされてもよい。ソータまたはエッチング装置（洗浄装置）がノッチＮＴ、オリエンテーションフラットなどを認識し、予め設定され記憶された回転角度にしたがって半導体ウエハＷＦを回転させてその姿勢を変えてもよい。またこの半導体ウエハＷＦが薬液中に浸漬される姿勢（向き）を変える角度は少なくとも５°である。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１０】
ＡＤＣ  アナログ回路領域、ＢＩ，ＣＩ１，ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４，ＨＭ，ＩＬ，ＩＬ２，ＩＬ３，ＩＬ４，ＳＷ１，ＳＷ２，ＳＷ３，ＴＦ１，ＴＦ２  絶縁層、Ｃ  中心、ＣＧ  制御ゲート電極、ＣＬ  導電層、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５  コンタクトホール、ＣＳ  カセット、ＤＲ，ＤＲ１，ＤＲ２  ドレイン領域、ＥＧ  消去ゲート電極、ＦＬＡＳＨ  不揮発性メモリ領域、ＧＥ１，ＧＥ２  ゲート電極、ＧＩ１  フローティングゲート絶縁層、ＧＩ２，ＧＩ４，ＧＩ５  ゲート絶縁層、ＩＩ  層間絶縁層、ＩＬ１  高温シリコン酸化層、ＩＬ２  シリコン窒化層、ＩＮＴ  配線層、ＬＯＧＩＣ  中央演算処理ユニット領域、ＭＣＰ  半導体装置、ＭＳ  主表面、ＰＡ１，ＰＢ１，ＰＣ１  第１端、ＰＡ２，ＰＢ２，ＰＣ２  第２端、ＰＢ３，ＰＣ３  第３端、ＰＣ４  第４端、ＰＬ  プラグ導電層、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６  フォトレジスト、ＰＳＲ  電源回路領域、ＳＲ，ＳＲ１，ＳＲ２  ソース領域、ＳＴＲ  溝、ＳＵＢ  半導体基板、ＴＦ  トンネル絶縁層、ＷＦ  半導体ウエハ、ＷＧ  選択ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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