(57)【要約】【課題】簡単な制御で処理を行うことが可能なシリアルパラレル変換装置を提供する。【解決手段】アナログデータに対してテント写像関数による演算を行って得られる演算結果を、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部１と、前記Ｄ／Ａ変換部１により得られたアナログデータを一時記憶するアナログメモリ部２と、前記アナログメモリ部２からアナログデータを取り出し前記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部３と、前記Ａ／Ｄ変換部３により前記各処理ステップ毎に得られる所定ビットの中から奇数回目の処理ステップで得られたデータを抽出してパラレルデータとして出力するパラレル化部４とを具備する。【選択図】図３
2019140488.tif 000002
【特許請求の範囲】
【請求項１】
アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるシリアルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部により前記各処理ステップ毎に得られる所定ビットの中から第１回目、第３回目、・・・、奇数回目の処理ステップで得られたデータとを抽出してパラレルデータとして出力するパラレル化部と
を具備することを特徴とするシリアルパラレル変換装置。
【請求項２】
前記Ｄ／Ａ変換部の入力側には、バイナリデータをグレイコードに変換するグレイコード変換回路が備えられ、
前記Ａ／Ｄ変換部の出力側には、グレイコードをバイナリデータに変換するバイナリ変換回路が備えられていることを特徴とする請求項１に記載のシリアルパラレル変換装置。
【請求項３】
前記Ａ／Ｄ変換部は、
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と
を具備することを特徴とする請求項１または２に記載のシリアルパラレル変換装置。
【請求項４】
前記比較器は、
入力されたアナログデータを０．２５Ｖと比較する第１の比較器と、入力されたアナログデータを０．５０Ｖと比較する第２の比較器と、入力されたアナログデータを０．７５Ｖと比較する第３の比較器により構成され、
前記演算手段から２ビットのパラレルデータを出力する
ことを特徴とする請求項３に記載のシリアルパラレル変換装置。
【請求項５】
前記Ｄ／Ａ変換部は、
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする請求項１乃至４のいずれか１項に記載のシリアルパラレル変換装置。
【請求項６】
前記Ｄ／Ａ変換部では、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする請求項５に記載のシリアルパラレル変換装置。
【請求項７】
前記Ｄ／Ａ変換部では、
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする請求項６に記載のシリアルパラレル変換装置。
【請求項８】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする請求項７に記載のシリアルパラレル変換装置。
【請求項９】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする請求項７に記載のシリアルパラレル変換装置。
【請求項１０】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする請求項７に記載のシリアルパラレル変換装置。
【請求項１１】
アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるパラレルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部により前記各処理ステップ毎に得られる所定ビットの中から第１回目と第２回目の処理ステップで得られたデータを第１セットとし、第３回目と第４回目の処理ステップで得られたデータを第２セットとして抽出し、第１セットと第２セットで前後の順序を入れ換えてシリアルデータとして出力するシリアル化部と
を具備することを特徴とするパラレルシリアル変換装置。
【請求項１２】
前記Ｄ／Ａ変換部の入力側には、バイナリデータをグレイコードに変換するグレイコード変換回路が備えられ、
前記Ａ／Ｄ変換部の出力側には、グレイコードをバイナリデータに変換するバイナリ変換回路が備えられていることを特徴とする請求項１１に記載のパラレルシリアル変換装置。
【請求項１３】
前記Ａ／Ｄ変換部は、
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と
を具備することを特徴とする請求項１１または１２に記載のパラレルシリアル変換装置。
【請求項１４】
前記比較器は、
入力されたアナログデータを０．５０Ｖと比較する比較器により構成され、
前記演算手段から１ビットのパラレルデータを出力する
ことを特徴とする請求項１３に記載のパラレルシリアル変換装置。
【請求項１５】
前記Ｄ／Ａ変換部は、
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする請求項１１乃至１４のいずれか１項に記載のパラレルシリアル変換装置。
【請求項１６】
前記Ｄ／Ａ変換部では、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする請求項１５に記載のパラレルシリアル変換装置。
【請求項１７】
前記Ｄ／Ａ変換部では、
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする請求項１６に記載のパラレルシリアル変換装置。
【請求項１８】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする請求項１７に記載のパラレルシリアル変換装置。
【請求項１９】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする請求項１７に記載のパラレルシリアル変換装置。
【請求項２０】
前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする請求項１７に記載のパラレルシリアル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアルパラレル変換装置及びパラレルシリアル変換装置に関するものである。
【背景技術】
【０００２】
従来のシリアルパラレル変換装置は、４ビットのものでは図１に示されるように、カスケード接続された４個のＤ−ＦＦ８０−１〜Ｄ−ＦＦ８０−４と、Ｄ−ＦＦ８０−１に接続されたトライステートバッファ８１−１と、Ｄ−ＦＦ８０−２に接続されたトライステートバッファ８１−２と、Ｄ−ＦＦ８０−３に接続されたトライステートバッファ８１−３と、Ｄ−ＦＦ８０−４に接続されたトライステートバッファ８１−４とにより構成されている。
【０００３】
上記の図１に示した従来のシリアルパラレル変換装置は、シフトレジスタタイプの構成であり、入力シリアルデータが高速になるほどクロックのエッジにおいてデータを取り込むための時間であるセットアップ時間やホールド時間が短くなる。一方、半導体集積回路におけるプロセスのバラツキにより、データとクロックの同期が一律でないものが製造されることがある。上記のようなシリアルパラレル変換装置が高速動作を行う場合に、このような同期が一律でない半導体集積回路を含むときには、不適切な動作が行われることになる。
【０００４】
また、従来のパラレルシリアル変換装置は、４ビットのものでは図２に示されるように、４個のＤ−ＦＦ９０−１〜Ｄ−ＦＦ９０−４と、Ｄ−ＦＦ９０−１の出力端子とＤ−ＦＦ９０−２の入力端子の間に設けられた論理回路９１−１と、Ｄ−ＦＦ９０−２の出力端子とＤ−ＦＦ９０−３の入力端子の間に設けられた論理回路９１−２と、Ｄ−ＦＦ９０−３の出力端子とＤ−ＦＦ９０−４の入力端子の間に設けられた論理回路９１−３とにより構成されている。
【０００５】
このパラレルシリアル変換装置についても上記シリアルパラレル変換装置と同様の問題が存在している。即ち、このパラレルシリアル変換装置においては、速度を持続させながらパラレルデータを取り込みシリアルクロックに同期してシリアルデータを出力する構成となっている。この構成において、レジスタ群に取り込むタイミングとデータを連続して出力するクロックのタイミングを合わせる調整が必要である。劃して、データが高速であるほどこの部分が速度の限界を引き起こす要因となる。
【０００６】
更に、特許文献１には、パラレルシリアル変換回路においては、変換速度が速くなるほど製造後の物理条件を考えたスキューを抑制する設計が困難となることが記されている。
【０００７】
そこで、特許文献１のパラレルシリアル変換回路は、高速動作が可能なパラレルシリアル変換回路として、速度制御信号の論理に応じた分周比で基準クロック信号を分周した分周信号を生成する分周器と、分周信号に基づいてタイミングパルス信号を生成するタイミングパルス生成器と、速度制御信号およびタイミングパルス信号に基づいてロード信号を生成するロード信号生成器と、速度制御信号およびタイミングパルス信号に基づいてビットクロック信号を生成するビットクロック生成器と、ビットクロック信号に同期させてパラレルデータをシリアルデータに変換するパラレルシリアル変換部と、を備えた構成としたものである。
【０００８】
上記のパラレルシリアル変換やシリアルパラレル変換では、データに同期してレジスタに取り込んだりデータを送出したりするなどのクロックを生成する制御回路が必要である。しかしながら前述の通り、データ速度が高速なほど半導体集積回路の製造バラツキにより正しくデータを処理できなくなる懸念があるため、バラツキを考慮したチューニングコストが大きくなり、対策として遅延調整が必要で回路規模も大きくなる。
【０００９】
また、分周と逓倍の比率が大きいほどバス配線幅の数が多く必要となり、データを一時保存するＤフリップフロップ回路やラッチ回路等のレジスタを多く必要となるため、回路面積が増大し、大型化するなどの問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１５−１３６００６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記のようなシリアルパラレル変換装置とパラレルシリアル変換装置における問題点に鑑みてなされたものであり、その目的は、一時記憶部にデータを格納する際にデータと制御回路からのクロック信号のレーシングを考えることなく、比較的簡単な制御で処理を行うことが可能なシリアルパラレル変換装置とパラレルシリアル変換装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係るシリアルパラレル変換装置は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるシリアルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、前記アナログメモリ部からアナログデータを取り出し前記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と、前記Ａ／Ｄ変換部により前記各処理ステップ毎に得られる所定ビットの中から第１回目、第３回目、・・・、奇数回目の処理ステップで得られたデータを抽出してパラレルデータとして出力するパラレル化部とを具備することを特徴とする。
【００１３】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部の入力側には、バイナリデータをグレイコードに変換するグレイコード変換回路が備えられ、
前記Ａ／Ｄ変換部の出力側には、グレイコードをバイナリデータに変換するバイナリ変換回路が備えられていることを特徴とする。
【００１４】
本発明に係るシリアルパラレル変換装置において、前記Ａ／Ｄ変換部は、Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段とを具備することを特徴とする。
【００１５】
本発明に係るシリアルパラレル変換装置において、前記比較器は、入力されたアナログデータを０．２５Ｖと比較する第１の比較器と、入力されたアナログデータを０．５０Ｖと比較する第２の比較器と、入力されたアナログデータを０．７５Ｖと比較する第３の比較器により構成され、前記演算手段から２ビットのパラレルデータを出力する
ことを特徴とする。
【００１６】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段とを具備し、前記制御手段は、最終段から初段に向かって順次に関数を特定し、前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。
【００１７】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部では、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行うことを特徴とする。
【００１８】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部では、前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
【００１９】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする。
【００２０】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路がｎ段カスケード接続され、前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする。
【００２１】
本発明に係るシリアルパラレル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする。
【００２２】
本発明に係るパラレルシリアル変換装置は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるパラレルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、前記アナログメモリ部からアナログデータを取り出し前記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と、前記Ａ／Ｄ変換部により前記各処理ステップ毎に得られる所定ビットの中から第１回目と第２回目の処理ステップで得られたデータを第１セットとし、第３回目と第４回目の処理ステップで得られたデータを第２セットとして抽出し、第１セットと第２セットで前後の順序を入れ換えてシリアルデータとして出力するシリアル化部とを具備することを特徴とする。
【００２３】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部の入力側には、バイナリデータをグレイコードに変換するグレイコード変換回路が備えられ、前記Ａ／Ｄ変換部の出力側には、グレイコードをバイナリデータに変換するバイナリ変換回路が備えられていることを特徴とする。
【００２４】
本発明に係るパラレルシリアル変換装置において、前記Ａ／Ｄ変換部は、Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段とを具備することを特徴とする。
【００２５】
本発明に係るパラレルシリアル変換装置において、前記比較器は、入力されたアナログデータを０．５０Ｖと比較する比較器により構成され、前記演算手段から１ビットのパラレルデータを出力することを特徴とする。
【００２６】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段とを具備し、前記制御手段は、最終段から初段に向かって順次に関数を特定し、前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。
【００２７】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部では、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行うことを特徴とする。
【００２８】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部では、前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
【００２９】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする。
【００３０】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路がｎ段カスケード接続され、前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする。
【００３１】
本発明に係るパラレルシリアル変換装置において、前記Ｄ／Ａ変換部では、前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする。
【発明の効果】
【００３２】
本発明によれば、一時記憶するアナログメモリ部にデータを格納する際はテント写像を逆にたどるＤ／Ａ変換を用いて連続したディジタルデータからアナログ電圧レベルを演算して保持し、一時記憶するアナログメモリ部からデータを読み出す際はＤ／Ａ変換されたそのアナログ電圧を基にテント写像の反復演算を用いてＡ／Ｄ変換を行うことにより、アナログ電圧レベルからディジタルデータを復元する構成のため、一時記憶部にデータを格納する際にデータと制御回路からのクロック信号のレーシングを考えることなく、比較的簡単な制御で処理を行うことが可能である。
【００３３】
また、一時記憶するアナログメモリ部を用いているため、従来のＤフリップフロップよりもレジスタとして記憶素子領域が削減できる効果がある。
【図面の簡単な説明】
【００３４】
【図１】従来のシリアルパラレル変換装置の構成図。
【図２】従来のパラレルシリアル変換装置の構成図。
【図３】本発明の実施形態に係るシリアルパラレル変換装置の構成図。
【図４】バイナリコード対応の本発明の実施形態に係るシリアルパラレル変換装置の構成図。
【図５】本発明の実施形態に用いられるＢ／Ｇ変換回路とＧ／Ｂ変換回路の構成の一例を示す図。
【図６】本発明の実施形態に係るシリアルパラレル変換装置に用いられるサンプルホールドアンプであるアナログメモリ部２をＭＯＳトランジスタにより構成した回路例を示す。
【図７】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＡ／Ｄ変換部の実施形態による写像演算のルールを示す図。
【図８】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＡ／Ｄ変換部における要部の実施形態の構成を示す図。
【図９】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＡ／Ｄ変換部における演算手段の実施形態による真理値表を示す図。
【図１０】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＡ／Ｄ変換部の実施形態の構成を示す図。
【図１１】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第１の実施形態の構成を示す図。
【図１２】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第１の実施形態の要部構成を示す図。
【図１３】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第１の実施形態の要部構成を示す図。
【図１４】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第２の実施形態の要部構成を示す図。
【図１５】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第３の実施形態の要部構成を示す図。
【図１６】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第４の実施形態の要部構成を示す図。
【図１７】本発明の実施形態に係るシリアルパラレル変換装置に用いられるＤ／Ａ変換部の第１の実施形態の要部構成の他の例を示す図。
【図１８】本発明の実施形態に係るシリアルパラレル変換装置の実施形態の動作を示すタイミングチャート。
【図１９】本発明の実施形態に係るシリアルパラレル変換装置の実施形態によるＤ／Ａ変換の入力と出力の対応表を示す図。
【図２０】本発明の実施形態に係るパラレルシリアル変換装置の構成図。
【図２１】バイナリコード対応の本発明の実施形態に係るパラレルシリアル変換装置の構成図。
【図２２】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図２３】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図２４】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図２５】本発明の実施形態に係るパラレルシリアル変換装置の要部であるＮＭＯＳトランジスタのＶｉｎ−Ｖｏｕｔ特性を示す図。
【図２６】本発明の実施形態に係るパラレルシリアル変換装置の要部であるＮＭＯＳトランジスタのＶｉｎ−Ｖｏｕｔ特性を示す図。
【図２７】本発明の実施形態に係るパラレルシリアル変換装置の要部であるＮＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性を示す図。
【図２８】本発明の実施形態に係るパラレルシリアル変換装置の要部であるＮＭＯＳトランジスタのパラメータを示す図。
【図２９】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３０】図２９に示した回路の真理値表を示す図。
【図３１】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３２】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３３】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３４】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３５】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３６】本発明の実施形態に係るパラレルシリアル変換装置の実施形態の動作を示すタイミングチャート。
【図３７】本発明の実施形態に係るパラレルシリアル変換装置の要部構成図。
【図３８】本発明の実施形態に係るパラレルシリアル変換装置の要部に用いられるＮＭＯＳトランジスタとそのＶｄｓ‐Ｖｇｓ特性を示す図。
【発明を実施するための形態】
【００３５】
以下添付図面を参照して、本発明に係るシリアルパラレル変換装置とパラレルシリアル変換装置の実施形態を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。本発明に係るシリアルパラレル変換装置は、図３に示されるように、Ｄ／Ａ変換部１とアナログメモリ部２とＡ／Ｄ変換部３とパラレル化部４により構成される。シリアルパラレル変換装置へ到来するシリアルデータがグレイコードではなくバイナリコードである場合には、図４に示すように、上記Ｄ／Ａ変換部１の入力側には、バイナリデータをグレイコードに変換するＢ／Ｇ変換回路１１０が備えられ、上記Ａ／Ｄ変換部３の出力側には、グレイコードをバイナリデータに変換するＧ／Ｂ変換回路１１１が備えられる。図３と図４の構成のいずれにおいても、Ｄ／Ａ変換部１とＡ／Ｄ変換部３とにクロック等を供給する制御回路１０が備えられる。Ｂ／Ｇ変換回路１１０を図５（Ｂ）に示し、Ｇ／Ｂ変換回路１１１を図５（Ａ）に示す。
【００３６】
本シリアルパラレル変換装置は図３の全体構成図に示すように、連続して入力されるディジタルデータに対しテント写像を逆に遡る演算を行うＤ／Ａ変換部１によりアナログ電圧を生成し、結果をアナログ電圧としてサンプルホールドアンプであるアナログメモリ部２に取り込み記憶情報として保存を行う。この記憶情報をディジタル値として取り出し、テント写像Ａ/Ｄ変換部３にてディジタル値として出力させる。このディジタル値について、テント写像の偶数回目の反復演算結果に対しては取り込みを行わないルールを設けてディジタルデータを取り出すことでシリアルパラレル変換し分周を行うパラレル化部４を構成することができる。
【００３７】
図６に、サンプルホールドアンプであるアナログメモリ部２をＭＯＳトランジスタにより構成した回路例を示す。ＰＭＯＳを５つとＮＭＯＳを５つで構成することができ、ＭＯＳトランジスタの合計は１０個になる。
【００３８】
一方、ディジタルによる記憶保持で例えば８ビット分記憶する構成としては、８個分のＤフリップフロップ（レジスタ）を用意する必要がある。一般的なＤフリップフロップにより構成した１ビット分を記憶保持する回路では、１ビット分を記憶保持するために、ＮＡＮＤ回路が８つ、インバータが２つ必要である。
【００３９】
これを、ＭＯＳトランジスタレベルに分解すると、ＮＡＮＤはＰＭＯＳ２つとＮＭＯＳ２つで構成され、インバータはＰＭＯＳ１つとＮＭＯＳ１で構成される。従って、ＭＯＳトランジスタの数は、８ｘ４＋２ｘ２＝３６個となり、８ビット保存する構成では、３６ｘ８＝２８８個のＭＯＳトランジスタで構成する必要がある。またレジスタに保存して取り出す動作について、より大きい記憶容量と高速動作が要求される場合、制御する回路も大がかりになりタイミングを合わせるチューニングコストが大きくなる。
【００４０】
これに対し、サンプルホールドアンプであるアナログメモリ部２による構成では、サンプルホールドアンプであるアナログメモリ部２を１つ用意すれば８ビット分をＤ／Ａ変換後にアナログ電圧値として記憶できるため、トランジスタ数を大幅に削減できる効果を期待できる。また、ＭＯＳトランジスタのＷ／Ｌ［ｕｍ］サイズを設定する必要はあるが、８ビットの情報量を保存したい場合、数の面ではサンプルホールドアンプであるアナログメモリ部２によるアナログ量で保存する構成が記憶素子部の素子数を少なくできる。
【００４１】
しかしながらサンプルホールドアンプであるアナログメモリ部２は、時間経過に伴って電圧レベルが電荷漏れにより変化する性質があるため、ある時間内に電圧レベルの揺れがΔ１／２N+1前後以内を保証できるといった一時的にデータを保存する用途に好適である。
【００４２】
本実施形態のシリアルパラレル変換装置においては、４ビット分のデータがＤ／Ａ変換部１にシリアルに送られてきて、４ビット分の情報量がテント写像を遡る演算によりアナログ電圧に変換されて図３のサンプルホールドアンプであるアナログメモリ部２に記憶情報として保持される。その後クロック信号に同期して、Ａ／Ｄ変換部３が１回の写像で２ビット分を取得するテント写像の反復演算を行う。Ｄ／Ａ変換部１は、Ａ／Ｄ変換部３の逆の処理であるテント写像を通常の経路で演算する処理を行ってアナログデータを得るものであるから、先に、Ａ／Ｄ変換部３について説明を行う。
【００４３】
Ａ／Ｄ変換部３は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行してビット数のグレイコードであるデータを得るものである。具体的には、サンプルホールドアンプであるアナログメモリ部２に保持された電圧値を初期値X0 として次の（１）式によるテント写像の反復演算を行う。
【００４４】
【数１】
2019140488.tif 000003
【００４５】
Ａ／Ｄ変換部３は、図７に示すように、Xi ＜ 0.25のとき、ビット列 “００"を、0.25≦Xi＜0.5のとき、ビット列 “０１" 、0.5≦Xi＜0.75のとき、ビット列 “１１"を 、0.75≦Xiのとき、ビット列 “１０"を、それぞれ出力するという、ルールで反復演算を行う。１回の写像で２ビットを取得するテント写像の反復演算を行う。
【００４６】
以上に述べたＡ／Ｄ変換部３は、図８に示される演算手段３Ａを有するように構成される。即ち、入力端子Ｖinからサンプルホールドアンプであるアナログメモリ部２の出力電圧レベルを取り込み、信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較するコンパレータ群（比較器）２０を備えている。コンパレータ群２０は、入力されたアナログデータを０．２５Ｖと比較する第１の比較器２１と、入力されたアナログデータを０．５０Ｖと比較する第２の比較器２２と、入力されたアナログデータを０．７５Ｖと比較する第３の比較器２３により構成される。
【００４７】
第１の比較器２１の出力はＡＮＤゲート２４の一方の入力に与えられる。第２の比較器２２の出力はインバータを介してＡＮＤゲート２４の他方の入力に与えられると共に、ＡＮＤ２５の一方の入力に与えられる。第３の比較器２３の出力はインバータを介してＡＮＤゲート２５の他方の入力に与えられると共に、ＯＲゲート２６の一方の入力に与えられる。
【００４８】
ＯＲゲート２６の他方の入力には、ＡＮＤゲート２５の出力信号が与えられる。ＡＮＤゲート２５の出力信号は、ＯＲゲート２７の一方の入力に与えられる。ＯＲゲート２７の他方の入力には、ＡＮＤゲート２４の出力信号が与えられる。ＯＲゲート２６の出力信号Ｇ１とＯＲゲート２７の出力信号Ｇ２とは、前述の１回の写像で取得される２ビットのグレイコードである。
【００４９】
演算手段３Ａは、アナログメモリ部２からアナログデータを取り出し、このアナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードを得るものである。演算手段３Ａは、上記のテント写像関数による演算のために、(１)式の２Ｘiの演算を行うアナログ演算回路３１と、(１)式の２（１−Ｘi）の演算を行うアナログ演算回路３２とを備えている。
【００５０】
アナログ演算回路３１の増幅器の非反転入力端子には、スイッチＳＷ１を介して入力端子Ｖinからサンプルホールドアンプであるアナログメモリ部２の出力電圧レベルが与えられる。入力端子Ｖinから２の出力電圧レベルは、アナログ演算回路３２の縦続接続された上段側のＮＭＯＳトランジスタのゲート端子へ与えられている。アナログ演算回路３２の２つのＮＭＯＳトランジスタの接続点からは演算結果のアナログ信号がスイッチＳＷ２を介してアナログ演算回路３１の増幅器の非反転入力端子に与えられている。
【００５１】
スイッチＳＷ１はＡＮＤゲート２８の出力信号により制御され、スイッチＳＷ２はＡＮＤゲート２９の出力信号により制御される。ＡＮＤゲート２８の出力信号は、(１)式の２Ｘiの演算を行うときにＨレベルでありそれ以外のときにはＬレベルである。ＡＮＤゲート２９の出力信号は、(１)式の２（１−Ｘi）の演算を行うときにＨレベルでありそれ以外のときにはＬレベルである。
【００５２】
演算手段３Ａにおける比較器２１〜２３の出力信号と、ＯＲゲート２６の出力信号Ｇ１とＯＲゲート２７の出力信号Ｇ２との真理値表を図９に示す。Ａ／Ｄ変換部３は、図１０に示すように、上記演算手段３Ａの他に、Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段であるサンプルホールドアンプ３Ｂを備えて構成されている。
【００５３】
サンプルホールドアンプ３Ｂの入力端子には、スイッチＳＷ１０を介してアナログメモリ部２の出力電圧レベルが与えられる。サンプルホールドアンプ３Ｂの出力信号はスイッチＳＷ１１を介して演算手段３Ａの入力端子Ｖinへ与えられる。演算手段３Ａの出力信号Ｇ１、Ｇ２はトライステートバッファ３３、３４へ送られる。演算手段３Ａの出力信号ＶoutはスイッチＳＷ１２を介してサンプルホールドアンプ３Ｂの非反転端子へ与えられる。
【００５４】
制御回路１０は、クロック信号を入力し、このクロック信号に基づきトライステートバッファ３３、３４の取り込みを制御する取り込みクロックＴＣＬＫと入力クロックＣＬＫiを出力し、スイッチＳＷ１０〜ＳＷ１２のオンオフ制御を行う。トライステートバッファ３３、３４へ取り込みクロックＴＣＬＫがアクティブで与えられるとき、２つの出力端子からディジタルのデータＰ１、Ｐ２が１ビットずつ（合計２ビット）出力される。
【００５５】
上記のようなＡ／Ｄ変換部３によるテント写像を、逆に遡る演算を行うＤ／Ａ変換部１は、式（１）のテント写像を遡る数式により表現することができる。この数式は、グレイコードのビット列を
｛ｂ0，ｂ1，…，ｂi，…，ｂn-1｝として、以下の式（２）により表現できる。
【数２】
2019140488.tif 000004
【００５６】
上記式（２）を実現する逆演算回路を用いた第１の実施形態に係るＤ／Ａ変換部１００Ａの構成図を図１１に示す。この実施形態のＤ／Ａ変換部１００Ａは、関数特定処理を行う制御手段１４０と、逆演算処理を行う逆演算手段１２０とを主な構成要素としている。本実施形態では、制御手段１４０のグレイコード入力端子１１３に、図５（Ｂ）に示したＢ／Ｇ変換回路１１０の出力を接続しているが、グレイコードを用いた処理を行っている回路からグレイコードを直接に取り込む構成であれば、上記Ｂ／Ｇ変換回路１１０は不要である。
【００５７】
このＤ／Ａ変換部１００Ａは、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換する。
【００５８】
制御手段１４０は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行う。
【００５９】
逆演算手段１２０は、上記第ｎ、ｎ−１、・・・、１段目演算結果を上記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行う。
【００６０】
制御手段１４０は、第ｎ段目グレイコードに基づく処理のときには、第ｎ段目関数を特定すると共に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るように逆演算手段を制御し、第ｎ−１段目グレイコードに基づく処理のときには、第ｎ−１段目関数を特定すると共に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るように逆演算手段を制御し、以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。
【００６１】
図１２に、逆演算手段１２０の具体的な構成を示す。逆演算手段１２０は、テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に上記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成される。この逆演算手段１２０は、式（２）を実現するものであるため、Ｎ＝２である。
【００６２】
グレイコードが“１”でも“０”でも、“Ｘi+1／２”の計算が必ず行われるため、電圧レベル“Ｘi+1”を抵抗素子Ｒ１、Ｒ２で半分に分圧する構成を採用しており、この部分が１個目の逆演算回路である。電圧レベル“Ｘi+1”の最大は１．０［Ｖ］のため、抵抗素子で分圧された後は必ず“（Ｘi+1／２）≦０．５”になる。
【００６３】
グレイコードが“１”の場合、“１−（Ｘi+1／２）”が選択されるため、これについては電圧レベル“Ｘi+1”［Ｖ］に対して、上記抵抗素子Ｒ１、Ｒ２にて半分に分圧された電圧値“Ｘi+1／２”を引き算する回路を、２つのＮＭＯＳトランジスタで構成された逆演算回路１２１により行う。この部分が２個目の逆演算回路である。
【００６４】
逆演算回路１２１は、図１３に示すように、同じサイズのＮＭＯＳトランジスタでダイオード接続したＮＭＯＳトランジスタ１２２ａ、１２２ｂから構成される。ＮＭＯＳトランジスタ１２２ａのゲートとソースの接続部の電圧値をＶｇｓとした場合、出力Ｖｏｕｔの電圧レベルは、ゲートがＶｉｎに接続され、ソースがＶｓに接続されたＮＭＯＳトランジスタ１２２ｂのＶｉｎとＶｓに対して、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但し、Ｖｉｎ≦Ｖｇｓ／２）”の関係にある。
【００６５】
図１２に示すように、抵抗素子Ｒ１、Ｒ２の接続点はスイッチＳＷ０を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。また、逆演算回路１２１の出力端子ＶｏｕｔはスイッチＳＷ１を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。スイッチＳＷ０、ＳＷ１はグレイコードに基づき関数特定を行う制御手段１４０によりオンオフ制御される。すなわち、グレイコードが“０”の場合、スイッチＳＷ０がオン（導通）状態に、スイッチＳＷ１がオフ（断線）状態とされる。グレイコードが“１”の場合はスイッチＳＷ０がオフ（断線）状態に、スイッチＳＷ１がオン（導通）状態にされる。これによりグレイコードに応じ、式（２）がアナログ演算にて１回分実行される。
【００６６】
このようにＤ／Ａ変換部１００Ａは、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換する。上記制御手段１４０は、Ａ／Ｄ変換を行う場合のテント写像関数による演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う。また、逆演算手段１２０は、上記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う。
【００６７】
スイッチＳＷ０またはスイッチＳＷ１を介して出力された電圧値のレベルはサンプルホールドアンプ１２３で保存され、再び図１２と同一の回路に入力されることで式（２）の反復演算が行われる。つまり、Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返す。演算回数ｎの繰り返しは分解能分行うことを意味し、最終的にはサンプルホールドアンプ１２３がＤ／Ａ変換結果のアナログ電圧として出力する。
【００６８】
別言するならば、上記制御手段１４０は、最終段から初段に向かって順次に関数を特定し、上記逆演算手段１２０は、上記制御手段１４０により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、次に、上記制御手段１４０により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。即ち、第１段目以降の逆演算結果を、サンプルホールドアンプ１２３の出力端子から逆演算手段１２０の入力端子へ電圧レベル“Ｘi+1”としてフィードバックする構成を採用することができる。
【００６９】
図１４に第２の実施形態に係るＤ／Ａ変換部１００Ｂの構成を示す。このＤ／Ａ変換部１００Ｂは、１クロックに同期して式（２）の演算を１回ずつ行う反復型の装置である。本Ｄ／Ａ変換部１００Ｂは、上記Ｎ個の逆演算回路の出力を、最終出力とするか、上記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチＳＷｎｅｘｔ、ＳＷｏｕｔを備え、上記制御手段１４０の制御回路１４１が上記スイッチＳＷｎｅｘｔ、ＳＷｏｕｔを切り換えることにより、上記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行う。
【００７０】
フィードバックの経路には、サンプルホールドアンプ１４２が設けられている。このサンプルホールドアンプ１４２の非反転端子にはスイッチＳＷｉｎを介して定常電圧０．５Ｖが与えられる。スイッチＳＷｉｎは制御手段１４０の制御回路１４１がオンオフ制御する。この反復型Ｄ／Ａ変換部１００Ｂは、制御回路１４１からの分解能分のクロックパルス回数を与えることで１回分のＤ／Ａ変換処理を行う。図１２に示した逆演算手段１２０を１つだけ備えて１回の演算結果を再び入力電圧として与え反復して演算し、分解能分の回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）を演算した後に最終的にアナログ電圧として出力を行う。
【００７１】
演算の開始の際には、スイッチＳＷｉｎがオン状態とされ、サンプルホールドアンプ１４２に０．５［Ｖ］が与えられて電圧値が保持される。次に、制御回路１４１からクロックＣＬＫｇｒａｙがＨｉｇｈ状態で与えられることで関数特定処理が可能状態となり、最初のグレイコードの情報によりＡＮＤ回路を介して図１２のスイッチＳＷ０かスイッチＳＷ１がオンとされ、逆演算手段１２０において式（２）の演算が行われ、図１２のサンプルホールドアンプ１２３に逆演算結果が電圧値として保持される。この電圧値は図１４の出力“Ｘi”となり、グレイコードが“０”である場合に式（２）の関数は“Ｘi+1／２”であり、その演算結果は０．２５［Ｖ］となる。
【００７２】
次に、第３の実施形態として、一括型のＤ／Ａ変換部１００Ｃを図１５に示す。本実施形態に係るＤ／Ａ変換部は、図１２に示した逆演算手段１２０を、必要な分解能に応じた数だけ直列にカスケード接続して構成したもので、それぞれが逆演算手段１２０と同一構成の逆演算手段１２０−１〜１２０−４が備えられている。また、逆演算手段１２０−１〜１２０−４のそれぞれに、２つのＡＮＤ回路とインバータにより構成される回路を制御手段１４０内に備え、これらを制御回路１４１Ａにより制御することで、図１４に示した制御手段１４０の機能（関数特定の機能）を実現する。このＤ／Ａ変換部は、第４の実施形態として示した反復型のＤ／Ａ変換部よりも高速にＤ／Ａ変換を実現することが可能である。
【００７３】
この第３の実施形態に係るＤ／Ａ変換部１００Ｃでは、制御回路１４１Ａから同期信号ＧＣＴＲＬがＨｉｇｈレベルとして出力されるとき、Ｄ／Ａ変換の対象とするグレイコードの情報が２つのＡＮＤ回路とインバータにより構成される回路により論理演算される。論理演算の結果は、逆演算手段１２０−１〜１２０−４のそれぞれ対応するスイッチＳＷ０とスイッチＳＷ１にパラレルにオンオフ制御信号として伝達される。逆演算手段１２０−１〜１２０−４は、前段から送られる信号に対し式（２）の演算を行う。これにより、所要の分解能分が一括で計算される。この計算の後、制御回路１４１ＡからスイッチＳＷＯＵＴに対する制御信号がＨｉｇｈレベルとして出力される。これにより、最終段の逆演算手段１２０−４で生成されたアナログ電圧レベルを出力し、１個のクロックパルスでＤ／Ａ変換を行う。反復型のＤ／Ａ変換部と比較して素子数は増加するが、高速にＤ／Ａ変換できるというメリットがある。
【００７４】
次に、第４の実施形態として反復型と一括型の組み合わせに係るＤ／Ａ変換部１００Ｄを図１６に示す。本実施形態に係るＤ／Ａ変換部１００Ｄは、図１２に示した逆演算手段１２０を、所要数（ここでは２）だけ直列にカスケード接続して構成したもので、逆演算手段１２０−１、１２０−２が備えられている。また、逆演算手段１２０−１、１２０−２のそれぞれに、２つのＡＮＤ回路とインバータにより構成される図１５と同様の機能を有する回路を備え、これらを制御回路１４１Ｂにより制御することで、図１４に示した制御手段１４０の機能を実現する。
【００７５】
更に、逆演算手段１２０−２の出力信号Ｘiを初段の逆演算手段１２０−１の入力信号Ｘi+1としてフィードバックする経路を備えている。このフィードバック経路には、逆演算手段１２０−２の出力信号Ｘiを保持してフィードバックするためのサンプルホールドアンプ１２５が設けられている。逆演算手段１２０−２の出力とサンプルホールドアンプ１２５の間には、フィードバックするか所定分解能のＤ／Ａ変換結果のアナログ信号として出力するかを選択するスイッチＳＷｎｅｘｔ、ＳＷｏｕｔが備えられ、これらのスイッチＳＷｎｅｘｔ、ＳＷｏｕｔは制御回路１４１Ｂによりオンオフ制御される。
【００７６】
この実施形態は、一般的には、Ｎ個の逆演算回路がｎ段カスケード接続され、上記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うものである。このＤ／Ａ変換部１００Ｄでは、前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、最終的に得られた逆演算処理の結果をアナログデータとして出力する。本実施形態は、１個のクロックパルスで２ビットのＤ／Ａ変換を行う。反復型では分解能４ビットのＤ／Ａ変換の場合にクロックパルス数を４個必要とするのに対し、２つカスケード接続した本実施形態ではクロックパルス数が２個で済む。このため応答時間（レイテンシ）が速くなるといったメリットがある。このように反復型と一括型を組み合わせた本実施形態のＤ／Ａ変換部１００Ｄは、回路面積と変換速度に合わせることが可能なトレードオフな構成が選択できる。
【００７７】
図１２に示した逆演算手段１２０は、式（２）の結果をサンプルホールドアンプ１２３に与えて電圧レベルを保持する構成を備えている。これに対し、図１７に示すように電圧レベルを保持するサンプルホールドアンプ１２３を、コンデンサ１２８に保持するタイプの逆演算手段１２０Ａに置き換えることができる。
【００７８】
以上説明したＤ／Ａ変換部１００Ａ、１００Ｂ、１００Ｃ、１００ＤのいずれもＤ／Ａ変換部１として用いることができる。このような構成のＤ／Ａ変換部１に対して、図１８に示すクロックによりシリアルデータが到来したものとする。この実施形態では、４ビットで１ワードとする。このシリアルデータはＤ／Ａ変換部１によりアナログ信号に変換されてアナログメモリ部２に保持される。
【００７９】
図８に示すＡ／Ｄ変換部３は、４ビットのシリアルデータに対応するアナログ信号を式（１）の写像関数による演算を行ってディジタル化する。即ち、クロック信号に同期して、サンプルホールドアンプに保持された電圧値を初期値Ｘ0として図７に示すように、Ｘi＜０．２５のときにビット列“００”を取得し、０．２５≦Ｘi＜０．５のときにビット列“０１”を取得し、０．５≦Ｘi＜０．７５のときにビット列 “１１”を取得し、０．７５≦Ｘiのときにビット列 “１０”を取得するというルールで、１回の写像で２ビット分のでデータを取得するテント写像の反復演算を行う。
【００８０】
図７に示す演算手段３Ａは、入力電圧をＸiとして上記ルールでの入力Ｘiに対応し論理制御部から出力信号Ｇ１、Ｇ２として、図９の論理制御部の真理値表のように１回の写像につき２ビット分を出力する。
【００８１】
ここで、図１９に示す如くの１６通りの４ビットがシリアルにＤ／Ａ変換部１に入力されると、初期値Ｘ0として示されるアナログ電圧値が算出される。そして、初期値Ｘ0から、図７に示すルールにてテント写像の反復演算が行われる。この反復演算により図１９に記載の写像回数（１、２、３、４）に対応して、２ビットずつのビット列が出力される。図１９のようにシリアルビット列が入力された場合に、写像回数に応じて２ビットずつの出力が行われる。ここで、入力に係るシリアルビット列と写像回数に応じた２ビットの出力とを見比べると、写像回数が１回目と３回目に出力される２ビットが、入力されたシリアルビット値と対応することが分かる。入力されたシリアルビット列はＤ／Ａ変換部１へ最後に入ったビットから最初にＡ／Ｄ変換の結果として出力される。即ち、ＬＩＦＯ（ラストインファーストアウト）により出力される。このため、図７に記載のルールにてテント写像の演算から２ビットずつ取り出して、４ビットのシリアル入力を２ビット幅のパラレルに出力する際には、第１回目の写像の値と第２回目の写像の値を取り出す（写像１回目はスキップする）こととなる。シリアルデータを偶数ビットのデータとして一般的に奇数回目の写像値を取り出す。また、シリアルデータが奇数であるときには、例えば最後に１ビットのダミービットを追加してシリアルデータを入力するようにすることができる。
【００８２】
既述の通り、サンプルホールドアンプに保持された電圧値を初期値Ｘ0として図８に示した回路により中間ビット値Ｇ１、Ｇ２がテント写像の反復演算ごとに、図９の表に示した如く出力される。４ビットのシリアルデータを入力とする本実施形態では、入力されたシリアルビット列と同等なビット列は第１回目と第３回目の写像値として得られることになることは前述の通りである。この動作に伴い、図１０に示すＡ／Ｄ変換部３においてはテント写像の反復演算が行われ、制御回路１０から出力される取り込みクロックＴＣＬＫがトライステートバッファに図１８に示すように、シリアルデータの入力クロック（図１８の最上部に示されているクロック）の２クロックおきに“Ｈｉｇｈ”パルス（ｅｎａｂｌｅ）が出力される。
【００８３】
この結果、第１回目と第３回目の中間パラレルデータＧ１、Ｇ２が取り込まれ、最終パラレルデータとして図１０と図１８のＰ１，Ｐ２としてトライステートバッファ３３、３４から出力される。図１８に示されるように、最終パラレルデータＰ１，Ｐ２においては、１ビットデータの時間の長さがクロック（図１０の最上部に示されているクロック）２周期分となっている。即ち、シリアルデータが分周（周期２倍）され、パラレル変換されることが分かる。配線数はＤ／Ａ変換部１へのシリアル入力において１本であり、Ａ／Ｄ変換部３からのパラレル出力の配線は２本となる。図１８に示されている通り、本実施形態では、シリアルビット列“１０１１”が入力された場合に、最終パラレルデータ（Ｐ１，Ｐ２）＝（１，１），（０，１）が出力される。ここにおいて、ＬＩＦＯ（ラストインファーストアウト）によりデータの順番が入力と出力で逆になるので、パラレル化部４においてパラレルとする場合に順を入れ換えて出力するようにしても良い。
【００８４】
上記では写像を１回空ける（奇数回目の写像値を取り込む）ことで分周比率が２倍のディジタルデータを出力させる例を示したが、写像を３回空けることで４分周するディジタルデータを出力させる同様な実施形態を構成しても良い。また、最終パラレルデータ（Ｐ１，Ｐ２）を必要な回数分、レジスタに保持し、このレジスタからパラレル出力するようにしても良い。
【００８５】
本実施形態に係るシリアルパラレル変換装置は、本願発明の発明者が出願した一時記憶バッファ装置“特願２０１６−０３８７９５”における実施形態のＡ／Ｄ変換回路部のビット出力をパラレル出力に変更する構成を提供したものである。この構成によれば、Ｄフリップフロップのようなレジスタを使用することなく、かつクロックのエッジでレジスタに格納しながら出力する方式を回避した構成となっており、タイミングを気にすることなく分周とシリアルパラレル変換を行うことが可能となる。
【００８６】
次に、パラレルシリアル変換装置の実施形態を説明する。本発明に係るパラレルシリアル変換装置は、図２０に示されるように、Ｄ／Ａ変換部５とアナログメモリ部６とＡ／Ｄ変換部７とシリアル化部８により構成される。パラレルシリアル変換装置へ到来するパラレルデータがグレイコードではなくバイナリコードである場合には、図２１に示すように、上記Ｄ／Ａ変換部５の入力側には、バイナリデータをグレイコードに変換するＢ／Ｇ変換回路１１０が備えられ、上記Ａ／Ｄ変換部７の出力側には、グレイコードをバイナリデータに変換するＧ／Ｂ変換回路１１１が備えられる。図１３と図１４の構成のいずれにおいても、Ｄ／Ａ変換部５とＡ／Ｄ変換部７とにクロック等を供給する制御回路１０Ａが備えられる。Ｂ／Ｇ変換回路１１０を図５（Ｂ）に示し、Ｇ／Ｂ変換回路１１１を図５（Ａ）に示す。
【００８７】
上記Ｄ／Ａ変換部５は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるパラレルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るものである。
【００８８】
アナログメモリ部６は、上記Ｄ／Ａ変換部５により得られたアナログデータを一時記憶するものである。Ａ／Ｄ変換部７は、上記アナログメモリ部６からアナログデータを取り出し上記所定ビットを得る処理ステップを繰り返し実行してディジタルデータを得るものである。シリアル化部８は、上記Ａ／Ｄ変換部７により上記各処理ステップ毎に得られる所定ビットの中から第１回目と第２回目の処理ステップで得られたデータを第１セットとし、第３回目と第４回目の処理ステップで得られたデータを第２セットとして抽出し、第１セットと第２セットで前後の順序を入れ換えてシリアルデータとして出力するものである。
【００８９】
アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードであるシリアルデータについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部５については、特願２０１６‐３８７９４号において提案を行っている。このＤ／Ａ変換部５では、次の式（３）によりテント写像を遡って演算を行うものである。
【００９０】
【数３】
2019140488.tif 000005
【００９１】
式（３）は、観測されるビット値｛ｂn-1，…，ｂj，…，ｂ1，ｂ0｝  （“１”ｏｒ“０”）に応じて１ビットずつのテント写像を遡る反復演算を行ってゆき、初期値Ｘ0を求めるための式である。この式（３）を実現するためのアナログ演算（Ｄ／Ａ変換）回路が特願２０１６‐３８７９４号に示されている。
【００９２】
上記に対し、実施形態では２ビットのパラレルデータが入力される。ビットのパラレルデータを１回の反復演算で処理するＤ／Ａ変換部５は図２２に示される通りであり、この図２２に示されるＤ／Ａ変換部５により行われるテント写像を遡る反復演算は次の式（４）により表わされる。
【００９３】
【数４】
2019140488.tif 000006
【００９４】
式（４）は２ビットによる４通りのビットパターンを、式（３）にて２回分の演算を行った場合に対応する、以下のような代数の組み合わせとなる。
式（３）では２ビット分処理するために、“ｎ＝２”としてｂi＝“００”の場合、式（３）では、
“Ｘ1＝Ｘ2／２”⇒“Ｘ0＝Ｘ1／２”
と２回演算することで初期値Ｘ0が得られるため、矢印の左側の式を矢印の右側のＸ1に代入すると、
“Ｘ0＝Ｘ1／２”⇒“Ｘ0＝（Ｘ2／２）／２”⇒“Ｘ0＝Ｘ2／４”
が得られ、式（４）の一番上の式に相当することが分かる。
なお、式（３）の写像回数を表す添え字“ｊ”の２回（２ビット）分が、式（４）の写像１回分“ｉ”に相当する。
【００９５】
ｂi＝“０１”の場合、式（３）では後ろから順番に演算するため、最初にビット値“１”を観測するので“Ｘ1＝１−Ｘ2／２”が選択され、次にビット値“０”を観測した場合“Ｘ0＝Ｘ1／２”が選択されるため、上記と同様に代入を行うと
“Ｘ0＝Ｘ1／２”⇒“Ｘ0＝（１−Ｘ2／２）／２”⇒“Ｘ0＝１／２−Ｘ2／４”
となり式（４）の上から２番目の式に相当する。
【００９６】
ｂi＝“１１”は
“Ｘ0＝１−Ｘ1／２”⇒“Ｘ0＝１−（１−Ｘ2／２）／２”⇒“Ｘ0＝１／２＋Ｘ2／４”という代入を行うと、上から３番目の式に相当することが分かる。
ｂi＝“１０”は
“Ｘ0＝１−Ｘ1／２”⇒“Ｘ0＝１−（Ｘ2／２）／２”⇒“Ｘ0＝１−Ｘ2／４”
という代入を行うと、一番下の式に相当することが分かる。このように式（３）を追跡することで、２ビット分のパターンを１回で演算する式（４）を導くことができ、２ビット分（パラレルデータ）同時にテント写像を遡る演算を行うことが可能であることが分かる。
【００９７】
この実施形態のＤ／Ａ変換部５は、図２２に示すように、関数特定処理を行う制御手段４２と、逆演算処理を行う逆演算手段４１とを主な構成要素としている。本実施形態では、パラレルデータがグレイコードであるものとする。しかしながら、入力するパラレルデータがグレイコードではなく、バイナリコードである場合には４ビット単位で、図５に示したＢ／Ｇ変換回路１１０を用いて、グレイコードとする必要がある。
【００９８】
図２２の制御回路１０Ｂは、２つのＡＮＤゲートへ開閉制御を行うＣＬＫｇｒａｙを出力すると共に、スイッチＳＷｉｎ，ＳＷｏｕｔ，ＳＷｎｅｘｔの開閉制御を行う制御信号を出力するものである。また、サンプルホールド回路４３は、逆演算手段４１の出力信号Ｘiを逆演算手段４１の入力端子Ｘi+1へフィードバックする回路であり、逆演算手段４１の出力端子Ｘiとサンプルホールド回路４３の非反転端子との間には、フィードバックループを開閉するためのスイッチＳＷｎｅｘｔが設けられている。
【００９９】
上記制御手段４２は、演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行うものである。また、上記逆演算手段４１は、各段の演算結果に対し、上記制御手段４２により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行うものである。
【０１００】
前記制御手段４２は、最終段から初段に向かって順次に関数を特定する。また、上記逆演算手段４１は、前記制御手段４２により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段４２により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。
【０１０１】
上記逆演算手段４１は、例えば図２３に示されるように構成される。入力端子Ｘi+1には、割算回路５１が接続され、割算回路５１の出力端子には引き算器５２が接続され、引き算器５２の出力端子にはスイッチＳＷ３を介して引き算器５３が接続され、引き算器５２の出力端子にはスイッチＳＷ４を介してサンプルホールドアンプ５４の非反転入力端子が接続されており、サンプルホールドアンプ５４の出力端子Ｘiからアナログ信号が出力される。
【０１０２】
更に、割算回路５１の出力端子はスイッチＳＷ１を介して引き算器５２の入力端子に接続されており、スイッチＳＷ１の出力側はスイッチＳＷ２を介してサンプルホールドアンプ５４の非反転入力端子が接続されている。
【０１０３】
割算回路５１は、抵抗比率が３：１の２つの抵抗Ｒ１１と抵抗Ｒ１２とが直列接続された回路であり、入力信号を１／４に割り算する。このため、パラレルデータがビットパターンｂi＝“００”のとき、式（４）の１番上の式を選択するため、入力電圧に対して４分の１した出力電圧が得られる。即ち、“Ｘi＝Ｘi+1／４”の演算を行うことができる。従って、ビットパターンｂi＝“００”であるときには図２３のスイッチＳＷ１とスイッチＳＷ２を閉成（オン）し、スイッチＳＷ３とスイッチＳＷ４を開放（オフ）することで、上記のアナログ演算を行う。
【０１０４】
ビットパターンｂi＝“０１”のときには、式（４）の上から２番目の式 “１／２−Ｘi+1／４”が選択される。式（４）におけるいずれの式も必ず“Ｘi+1／４”を演算するため、図２３の割算回路５１により４分の１に分圧されて出力された電圧レベルを“０．５（＝１／２）”から引くことで式（４）の上から２番目の式が得られる。即ち、“Ｘi+1／４”を割算回路５１で分圧して出力し、スイッチＳＷ２とスイッチＳＷ３を閉成し、スイッチＳＷ１と、スイッチＳＷ４を開放して図２３の２つのＮＭＯＳトランジスタで構成される引き算回路５２を選択することでゲートに電圧が入力され、“１／２−Ｘi+1／４”という結果のアナログ電圧値を出力することができる。
【０１０５】
引き算回路５２、５３は図２４に示すように、ダイオード接続したＮＭＯＳトランジスタＭＡにおけるゲートとソースが接続された接続点に電圧値をＶｄが与えられている。この構成において、引き算回路５２、５３の出力信号Ｖｏｕｔの電圧レベルは、ゲートがＶｉｎに接続されソースがＶｓに接続されたＮＭＯＳトランジスタＭＢのＶｉｎとＶｓに対して、“Ｖｏｕｔ＝Ｖｄ−Ｖｉｎ（但しＶｉｎ≦Ｖｏｕｔ）”の関係にある。ＮＭＯＳトランジスタＭＡとＮＭＯＳトランジスタＭＢは、同じサイズである。
【０１０６】
図２５に示すグラフは２つのＮＭＯＳトランジスタＭ１、Ｍ２により構成される図２４に示した引き算回路５２、５３の入力信号Ｖｉｎの電圧レベルを、０．０［Ｖ］〜０．５［Ｖ］まで変化させたときに対応する出力信号Ｖｏｕｔの電圧レベルを示すものである。“Ｖｉｎ≦Ｖｏｕｔ（＝０．２５［Ｖ］）”の範囲（ＮＭＯＳトランジスタＭＡとＮＭＯＳトランジスタＭＢの飽和領域）では、出力信号Ｖｏｕｔは入力信号Ｖｉｎが０．２５［Ｖ］までの範囲において、入力信号Ｖｉｎの電圧レベルに対してリニアに変化しており、Ｖｄ＝０．５［Ｖ］から入力信号Ｖｉｎの引き算を行うことにより得られる。なお、電圧条件については、Ｖｄ＝０．５［Ｖ］、Ｖｓ＝０．０［Ｖ］としている。
【０１０７】
図２３に示した割算回路５１における入力信号の電圧レベル“Ｘi+1”の最大値は、式（４）からも１．０［Ｖ］であることが分かる。このため、入力信号の電圧レベル“Ｘi+1”が割算回路５１の抵抗Ｒ１１、Ｒ１２により分圧された後は、必ず“Ｘi+1／４≦０．２５”となり、必ずＶｉｎ＜０．２５［Ｖ］の飽和領域（図２５）において引き算が行われる。
【０１０８】
ここで、図２４に示す２つのＮＭＯＳトランジスタＭ１、Ｍ２により構成される引き算回路５２、５３の入力信号Ｖｉｎの電圧レベルと出力信号ＶｏｕｔとによるＶｉｎ−Ｖｏｕｔ特性について説明する。この説明においては、参考文献（「ＬＳＩ設計のためのＣＭＯＳアナログ回路入門  （半導体シリーズ）、谷口  研二（著）、ＣＱ出版」ページ３６より）を参考とする。図２７に示すＮＭＯＳトランジスタＴ単体は、図２７の右側に示すＩｄｓ−Ｖｄｓ特性の図において、“Ｖｄｓ＜Ｖｇｓ−Ｖｔｈ”では非飽和状態となり、線形領域（３極管領域または非飽和領域）と呼ばれる。この非飽和状態において電流値Ｉｄｓは一般的に以下に示す式（５）で表される。以下、線形領域は“非飽和領域”と呼ぶことにする。
【０１０９】
【数５】
2019140488.tif 000007
【０１１０】
ここで用いるパラメータの内容を図２８に示す。図２８に示したように、上記の式（５）において、Ｗはチャネルの幅、Ｌはチャネルの長さ、μは半導体中の電子の移動度、ＣｏｘはＭＯＳキャパシタの単位面積当たりの容量である。Ｖｔｈは閾値電圧とよばれ、チャネルに電子が現れるのに必要なゲート電圧である。
【０１１１】
図２５と図２６に、式（５）におけるＶｄｓを横軸として０［Ｖ］〜２［Ｖ］まで示し、Ｉｄｓを縦軸としてプロットした非飽和領域におけるＩｄｓ−Ｖｄｓ特性を示す。図２５はＶｇｓ＝０．５［Ｖ］としたグラフであり、図２６はＶｇｓ＝１．０［Ｖ］としたグラフである。また、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈにおける飽和領域（５極管領域）の電流値Ｉｄｓは一般的に以下の式（６）で表される。
【０１１２】
【数６】
2019140488.tif 000008
【０１１３】
上記の式（６）において、λはチャネル長変調係数と呼ばれ、Ｖｄｓ＝Ｖｇｓ−Ｖｔｈになった時点は、ピンチオフ点と呼ばれるドレイン電流が一定となる飽和領域に達するが、Ｉｄｓは、チャネル長変調効果によって係数λによりＶｄｓに応じて緩やかに漸増して行くものである。
【０１１４】
Ｌ［ｕｍ］が十分大きい場合には、ピンチオフ点からＶｄｓによるチャネル内への空乏層の広がりを考慮しなくとも良くなり、実効チャネル長は変化無しとしてλを無視（λ＝０）できるようになるため、チャネル長変調を考慮しない飽和領域の電流Ｉｄｓは以下の式（７）となる。
【０１１５】
【数７】
2019140488.tif 000009
【０１１６】
なお、式（５）において、Ｖｄｓ＝Ｖｇｓ−Ｖｔｈを代入すると、ピンチオフ点で一定の電流であるときの式（７）になる。また、図２７においては、式（７）による飽和領域ではＩｄｓが一定になっている状態を示している。
【０１１７】
また、Ｌが十分大きいものとして式（７）を用い、入力電圧Ｖｉｎ（＝Ｖｇｓ）に対する飽和領域（５極管領域）における出力電圧Ｖｏｕｔとの関係について、図２４に示すＮＭＯＳトランジスタＭＡでは“Ｖｇｓ＝Ｖｄ−Ｖｏｕｔ”と表され、図２４に示すＮＭＯＳトランジスタＭＢでは“Ｖｇｓ＝Ｖｉｎ”と表される。これらＮＭＯＳトランジスタＭＡとＮＭＯＳトランジスタＭＢに流れる電流Ｉｄｓは同じ値となるため、ＮＭＯＳトランジスタＭＡの電流を左辺にし、ＮＭＯＳトランジスタＭＢの電流を右辺として、両方のＶｔｈが等しいものとすると、以下の式（８）が成り立つ。
【０１１８】
【数８】
2019140488.tif 000010
【０１１９】
ＮＭＯＳトランジスタＭＡとＮＭＯＳトランジスタＭＢのチャネルの幅Ｗと長さＬが等しく（Ｗ1＝Ｗ2，Ｌ1＝Ｌ2）、“Ｖｔｈ＝０”となる場合には、式（８）から“”の関係が得られるため、Ｖｉｎ≦Ｖｏｕｔである飽和領域（５極管領域）ではＶｏｕｔは電源ＶｄからＶｉｎを引いた次の式（９）により得られる直線上の関係となっている。
【０１２０】
【数９】
2019140488.tif 000011
【０１２１】
また、Ｖｏｕｔ＜Ｖｉｎでは、図２４に示すＮＭＯＳトランジスタＭＢは非飽和領域となるため、図２５、図２６に示すようにＶｏｕｔはＶｉｎ対する曲線（非直線）となる。この領域ではＮＭＯＳトランジスタＭＢは、式（５）により式（８）の右辺が置換され、以下の式（１０）の関係が成り立つ．
【０１２２】
【数１０】
2019140488.tif 000012
【０１２３】
ＮＭＯＳトランジスタＭＡとＮＭＯＳトランジスタＭＢのチャネルの幅Ｗと長さＬが等しく（Ｗ1＝Ｗ2，Ｌ1＝Ｌ2）、Ｖｔｈ＝０のＮＭＯＳトランジスタとした場合には、次の式（１１）が成り立つ。
【０１２４】
【数１１】
2019140488.tif 000013
【０１２５】
上記式（１１）を変形すると、以下の式（１２）に示す“Ｖｏｕｔ”の２次方程式を得ることができる。
【０１２６】
【数１２】
2019140488.tif 000014
これに、２次方程式解の公式である式（１３）を適応する。
【０１２７】
【数１３】
2019140488.tif 000015
【０１２８】
上記式（１３）の適用により、Ｖｏｕｔ＜Ｖｉｎの領域ではＶｉｎに対するＶｏｕｔの電圧レベルについて以下の式（１４）が得られる。
【数１４】
2019140488.tif 000016
【０１２９】
物理的には、Ｖｉｎが大きくなるとＶｏｕｔは小さくなるため、式（１４）の“±”の部分には“−”を採用する。電源 “Ｖｄ＝０．５［Ｖ］”とした図２５において、“Ｖｏｕｔ＜Ｖｉｎ”の領域における曲線は、式（１４）を用いて横軸のＶｉｎ（０．２５［Ｖ］〜０．５［Ｖ］）対するＶｏｕｔの値を縦軸にプロットした結果が示されている。また、電源“Ｖｄ＝１．０［Ｖ］”とした図２６において、“Ｖｏｕｔ＜Ｖｉｎ”の領域における曲線は、式（１４）を用いて横軸のＶｉｎ（０．５［Ｖ］〜１．０［Ｖ］）対するＶｏｕｔの値を縦軸プロットした結果である。
【０１３０】
上記の説明は、本願発明の発明者が出願した“特願２０１６−０３８７９４”の図１５に、アナログ回路シミュレータでＤＣ解析（横軸Ｖｉｎを０．０［Ｖ］〜１．０［Ｖ］）を行った結果として示されている。このＤＣ解析の電圧条件については、Ｖｄ＝１．０［Ｖ］、Ｖｓ＝０．０［Ｖ］とされている。
【０１３１】
図２２の制御手段４２には、図２９に示す２つのインバータにより構成される回路が備えられており、このインバータにより構成される回路により逆演算手段４１内部のスイッチＳＷ１〜ＳＷ４（図２３）の開閉制御が行われる。この回路による入出力の真理値表を図３０に示す。なお、このパラレルシリアル変換装置においては、Ｄ／Ａ変換部５（図２１）として図２２に示される回路を用いたが、この図２２に示す回路に代えて、図１５に示すＤ／Ａ変換部１００Ｃや図１６に示すＤ／Ａ変換部１００Ｄを用いるようにしても良い。
【０１３２】
以上のような構成を有するＤ／Ａ変換部５に対して、２ビットのシリアルデータが到来したときの動作は次のようである。引き算回路５２、５３について上記の通り説明したように、このＤ／Ａ変換では引き算回路５２、５３は飽和領域内で動作する。ビットパターンｂi＝“０１”が到来すると、引き算回路５２の電源Ｖｄ＝０．５［Ｖ］を選択することで０．５［Ｖ］から４分の１に分圧された“Ｘi+1／４”を引き算（Ｖｏｕｔ＝Ｖｄ−Ｖｉｎ）して、“１／２−Ｘi+1／４”が実行され、引き算回路５２の出力電圧レベルが生成される。
【０１３３】
ビットパターンｂi＝“１１”が到来すると、式（４）における上から３番目の式“１／２＋Ｘi+1／４”が選択される。この場合の演算は、割算回路５１の抵抗素子により抵抗比で４分の１に分圧（Ｘi+1／４）されたものに、“０．５（＝１／２）”を加算することにより得られることが分かる。従って、図２３におけるスイッチＳＷ３とスイッチＳＷ４を閉成（ＳＷ１とＳＷ２は開放）することで、出力の電圧レベルが“１／２＋Ｘi+1／４”が演算され、解を得ることができる。
【０１３４】
ビットパターンｂi＝“１１”が到来したときには、式（４）における上から二番目の式である“１／２−Ｘi+1／４”の解に対し、１から引くことで得られる。つまり、“１−（１／２−Ｘi+1／４）”⇒“１／２＋Ｘi+1／４”となり、式（４）における上から三番目の式と同等になる。
【０１３５】
このためスイッチＳＷ３の閉成により“１／２−Ｘi+1／４”のアナログ演算を行って得られたアナログ電圧に対し、図２３のＮＭＯＳトランジスタＭ２により１から引いた“１−（１／２−Ｘi+1／４）”を実行することで“１／２＋Ｘi+1／４”というアナログ電圧を得る構成になる。引き算回路５３は電源電圧１．０［Ｖ］にダイオード接続されたＮＭＯＳトランジスタＭ２が接続されており、図２５に示すグラフから分かるように“１／２−Ｘi+1／４”の結果は０．５［Ｖ］以下になるため、必ずＶｉｎ＜Ｖｏｕｔの飽和領域の関係にて引き算回路５３に入力される。引き算回路５３は図２６に示すグラフのようにＶｉｎ＝Ｖｏｕｔ＝０．５［Ｖ］が境となり、１から“１／２−Ｘi+1／４”の解の引き算を行う。このように式（４）の“１／２＋Ｘi+1／４”が演算される。
【０１３６】
最後に、ビットパターンｂi＝“１０”が到来すると、式（４）における一番下の式である“１−Ｘi+1／４”の演算が行われる。この場合は割算回路５１の抵抗素子で４分の１に分圧したものを、１から引けばよいため、１からの引き算は図２３に示された引き算回路５３を用い、スイッチＳＷ１とスイッチＳＷ４を閉成（ＳＷ２とＳＷ３は開放）すれば良い。図２６のグラフに示したように、０．０［Ｖ］〜０．５［Ｖ］⇒０．５［Ｖ］〜１．０［Ｖ］のマッピングを行い、電圧レベルを出力する。
【０１３７】
出力された電圧値のレベルは図２３に示したサンプルホールドアンプ５４に保存され、図２２の回路構成にて制御回路１０Ｂからの制御パルスにより再び図２３の回路に入力されることで式（４）による２ビットずつの反復演算が行われ、分解能分のＤ／Ａ変換が行われる。図２２の信号線Ｐ１とＰ２に２ビットの情報が入力され、制御回路１０Ｂの出力よりスイッチの切り替えを行う。Ｘn（＝Ｘi+1）は初期値に０．５［Ｖ］を与えて、分解能分の処理を行う毎に、初期値（０．５［Ｖ］）をセットして式（４）の反復演算を繰り返し行う。
【０１３８】
以上のようにして図２３に示された上記制御手段４１による演算結果が出力信号Ｘiとして出力される。この出力された電圧値のレベルは図２２に示されたサンプルホールドアンプ４３に保存され、反復計算の必要回数に応じてＤ／Ａ変換の処理手順が実行される。すなわち、図２２に示されている制御回路１０Ｂからの制御パルスによりスイッチＳＷｎｅｘｔが閉成されて、再び逆演算手段４１に入力されることで式（４）により２ビットずつの反復演算が行われ、所要の分解能分のＤ／Ａ変換が行われる。初期値となるＸn（＝Ｘi+1）には０．５［Ｖ］を与え、また、分解能分の処理を終了する毎に、初期値（０．５［Ｖ］）をセットして式（４）による反復演算を繰り返し行う。
【０１３９】
本願発明の発明者が出願した“特願２０１６−０３８７９４号”の図２２には、同出願の図１３に示されている１ビットずつ演算を行う回路をカスケード接続して２ビット以上の演算を行うものが示されている。上記“特願２０１６−０３８７９４号”の図２２のものでは、各逆演算手段においてサンプルホールドアンプで１ビット分の演算結果を保持し、そのアナログ電圧をまた入力して２ビット分のアナログ電圧を得る構成を採用することになる。これに対し、本願発明では、本願の図２２に示すように逆演算手段４１が１つであるから、“特願２０１６−０３８７９４号”と比較してサンプルホールドアンプが（１つ分）不要となる。また、カスケード接続した“特願２０１６−０３８７９４号”の例は一般的にＬＳＩチップ面積を占める割合が大きい抵抗素子数が４つとなる。これに対し、本願発明の２ビット分を処理する本願のＤ／Ａ変換部では抵抗素子数は２つで良い。従って、抵抗素子によってチップ面積をそれほど増大させることがなく、ＮＭＯＳトランジスタを２つ追加すれば良いため、面積削減効果がある。その分、本願発明では本願の図２９に示すようなスイッチ制御のための回路が必要となるが、この回路はＭＯＳトランジスタで構成される論理回路のためそれほど回路面積を圧迫しない。
【０１４０】
また、本実施形態に係るＤ／Ａ変換部５は２ビットの分解能を持つものである。このＤ／Ａ変換部に３ビット以上の分解能を備えさせる場合には、１ビット分解能を上げるためにＮＭＯＳトランジスタを２つ追加し、スイッチを切り替える論理制御を追加すればよい。勿論、電源電圧も増やす必要があることは言うまでもない。従来のストリング型Ｄ／Ａ変換回路は分解能を増やすとＬＳＩチップ面積に占める割合が大きい抵抗素子を２の乗数倍を増やしていく必要がある。これに対し、本願発明に係るＤ／Ａ変換部５は、比較的ＬＳＩチップ面積に占める割合が小さいＭＯＳトランジスタの増加で良いため、３ビット以上の分解能で処理する構成を採用しても、比較的小さな回路構成とすることができる。
【０１４１】
上記のＤ／Ａ変換部５により得られたアナログ信号は、アナログメモリ部６により保持され、Ａ／Ｄ変換部７へ送られてディジタル信号に変換される。このＡ／Ｄ変換部７は、例えば図３１に、Ａ／Ｄ変換部３００として示されるように構成される。この実施形態は、反復型と称することができ、クロック信号のＨｉｇｈエッジを受け、１回のテント写像の演算を行い、Ｌｏｗエッジにより演算結果の電圧レベルをサンプルホールドアンプ６８で保持し、次のクロック信号のＨｉｇｈエッジを受けて２回目のテント写像の演算を行う。以下同様にクロック信号のＨｉｇｈエッジを受けてテント写像の演算を行うもので、１クロックに１ビットずつ繰り返し連続してグレイコードを抽出するタイプである。
【０１４２】
本実施形態に係るＡ／Ｄ変換部３００は、図３１に示すように、サンプルホールドアンプ６８、テント写像演算回路６１、レジスタ６２、スイッチＳＷ０、ＳＷ１、ＳＷ２、制御部６５を備えている。スイッチＳＷ０は、Ａ／Ｄ変換対象のアナログ入力信号をサンプルホールドアンプ６８の入力端子に導く経路に設けられ、スイッチＳＷ１は、サンプルホールドアンプ６８の出力をテント写像演算回路６１の入力端子に導く経路に設けられ、スイッチＳＷ２は、テント写像演算回路６１の出力信号をサンプルホールドアンプ６８の入力端子に導く経路に設けられる。
【０１４３】
制御部６５は、スイッチＳＷ０、ＳＷ１、ＳＷ２の開閉制御を行う制御部である。制御部６５は、実施形態に係るＡ／Ｄ変換回路の分解能をＮビットとした場合、最初のアナログ信号のサンプリングは、クロック信号のＬｏｗエッジを受けてスイッチＳＷ０を導通状態とし、アナログ信号をサンプルホールドアンプ６８へ取り込む。次に制御部６５は、クロック信号のＨｉｇｈエッジでスイッチＳＷ０を非導通状態とし、スイッチＳＷ１を導通状態として、サンプルホールドされた電圧レベルを、テント写像演算回路６１へ転送する。クロック信号における２回目からは、そのＬｏｗエッジでスイッチＳＷ２を導通状態（スイッチＳＷ１は非導通状態）とし、ＨｉｇｈエッジでスイッチＳＷ１を導通状態（スイッチＳＷ２は非導通状態）とする制御を行い、テント写像演算回路６１によるテント写像の演算結果の電圧レベルをサンプルホールドアンプ６８に送り、以降“Ｎ−１回”繰り返しテント写像演算回路６１においてテント写像の演算を行う。また、テント写像演算回路６１内のコンパレータ２４(図３２)によって抽出されグレイコード端子Ｇから出力されたグレイコードは１ビットずつレジスタ６２に蓄積されて、Ｎビット分蓄えられた時点で、バイナリ変換回路６３へと転送されて変換がなされ、出力バッファ６４を介し、最終的にディジタル値を得るように制御が行われる。このような動作を１セットとして繰り返し動作が行われ、Ｎビットずつの取得が可能である。
【０１４４】
本実施形態に係るＡ／Ｄ変換部３００（図３１）は、特開“２０１６−０３９４１８”に示されるがごとくの一括型に係るＡ／Ｄ変換部に比べて時間を要するものだが、１回分のテント写像回路（テント写像演算回路）が１つで済むため、オペアンプの個数としては４個となり、面積削減になる。また、回数の点では従来のＡ／Ｄ変換回路の逐次比較型に近くなることが分かる。
【０１４５】
１回分演算部であるテント写像演算回路６１は、図３２に示すように構成される。即ち、テント写像演算回路６１は、制御部２６１、第１の演算回路であるアナログ演算回路２６２、第２の演算回路であるアナログ演算回路２６３、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路であるアナログ演算回路２６２へ直接導くか、または、上記第２の演算回路であるアナログ演算回路２６３を介して上記第１の演算回路であるアナログ演算回路２６２へ導くか、経路を切り換えるスイッチ群である。
【０１４６】
制御部２６１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部２６１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）２６４と、コンパレータ２６４の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路２６５により構成される。ここでは、論理回路２６５は、インバータ２６５ａ、ＡＮＤゲート２６５ｂ、２６５ｃ、ＯＲゲート２６５ｄにより構成されている。スイッチＳＷ１、ＳＷ２の切り替えタイミングはコンパレータ２６４の出力がＨｉｇｈかＬｏｗに確定した後に行うため、入力クロック信号に遅延回路を設けることで切り替えの同期を取ることができる。
【０１４７】
本実施形態では、テント写像関数が一次式に定数を掛ける形式の関数であるため、アナログ演算回路２６２を、上記定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路２６３を、上記一次式の演算を行う第２の演算回路として構成している。アナログ演算回路（第１の演算回路）２６２は、図３４に示したオペアンプ２３０による非反転増幅回路のアナログ演算にて入力信号Ｘｒまたは１−Ｘｒに定数２を掛ける演算を行う。アナログ演算回路（第２の演算回路）２６３は図３３に示したオペアンプ２３１による、反転増幅回路であり、抵抗の比が１対１（増幅率は１）となっており、入力信号Ｘｒを１−Ｘｒとする一次式の計算を行う。
【０１４８】
上記のテント写像演算回路６１は、次に示すように動作する。このテント写像演算回路６１は、始めにＸｒの電圧値が、０．５［Ｖ］未満か或いは０．５［Ｖ］以上かによってコンパレータ２６４がＬｏｗあるいはＨｉｇｈレベルを出力し、クロック信号がＨｉｇｈ状態となったとき、どちらも入力がＨｉｇｈ状態となるＡＮＤ回路（265ｂまたは265ｃ）の出力がＨｉｇｈになり、アナログスイッチＳＷ１かＳＷ２が選択され、どちらかの導通を行う。
【０１４９】
スイッチＳＷ１が選択された場合、Ｘｒ＋１＝２Ｘｒの演算が行われ、電圧レベルＸｒ＋１を出力する。スイッチＳＷ２が選択された場合は、１−Ｘｒの演算を反転増幅回路（図３３）によって行い、その後、非反転増幅回路（図３４）にてＸｒ＋１＝２（１−Ｘｒ）の演算を行い、電圧レベルＸｒ＋１を出力する。出力された電位レベルが、テント写像１回の演算結果となり、この演算結果の電位レベルを再び入力値として、テント写像の反復演算を継続する。
【０１５０】
図３５に本発明の第１の実施形態に係るＡ／Ｄ変換部７の構成図を示す。このＡ／Ｄ変換部７は、サンプルホールド手段１１、演算手段１２、変換手段１３を備える。サンプルホールド手段１１は、Ａ／Ｄ変換の対象信号（アナログ信号）をサンプルホールドするものである。演算手段１２は、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。既に説明した通り、アナログ信号の初期値に対しテント写像のアナログ演算を行い、演算結果が採り得る値（上記例では、「１」）の１／２である「０．５」を閾値として比較器により比較を行うことでグレイコードが得られる。変換手段１３は、演算手段により得られるグレイコードをバイナリコードに変換するものであり、適宜採用される。この第１の実施形態によって、アナログ信号を適切にディジタル信号に変換することができる。
【０１５１】
以上説明したＤ／Ａ変換部５とアナログメモリ部６とＡ／Ｄ変換部７と、シリアル化部８により構成されるパラレルシリアル変換装置の動作を図３６に示すタイミングチャートを参照して説明する。図３６は、４ビット分のＤ／Ａ変換を行ってアナログ電圧を生成しアナログメモリ部６としてのサンプルホールドアンプで保存して、４ビット分のシリアルデータを出力しながら順次処理する例である。
【０１５２】
パラレルデータは、図３６に示すパラレルクロックに同期して、まず、２ビット分のビットパターンがＤ／Ａ変換部５により処理されてアナログ電圧が生成される。このアナログ電圧は、図２２に示すサンプルホールドアンプ４３に保存され、パラレルデータにおける次の２ビット分がＤ／Ａ変換部５に取り込まれて反復演算処理がなされる。以上で４ビット分の分解能のＤ／Ａ変換処理がなされる。再度、初期値電圧０．５［Ｖ］が与えられ、次の１セットで２ビットのパラレルデータが２セットずつ処理されて、Ａ／Ｄ変換部７においてテント写像Ａ／Ｄ変換によりシリアルデータとされて出力される処理が繰り返される。
【０１５３】
このとき入力されるパラレルデータはシリアルパラレル変換の際に、データの順番が後ろ側からＬＩＦＯ（Ｌａｓｔ  Ｉｎ  Ｆａｓｔ  Ｏｕｔ）されたデータを処理する際には、注意を要する。即ち、図３６の例では“ｏ１”，“ｅ１”２ビット⇒ “ｏ０”，“ｅ０”２ビットの順番でＤ／Ａ変換し、Ａ／Ｄ変換処理では“ｏ０”⇒ “ｅ０”⇒ “ｏ１”⇒ “ｅ１”の順番で出力されなければならない。
【０１５４】
図３６の例では、初期値電圧０．５［Ｖ］より信号線Ｐ１，Ｐ２に入力される２ビットのデータパターンに基づきアナログ電圧が生成されることを示している。即ち、式（４）の反復演算を１回行い４ビット分の初期値Ｘ0のアナログ電圧を生成しアナログメモリ部６であるサンプルホールドアンプに保存する。その初期値Ｘ0の電圧からテント写像Ａ／Ｄ変換部７によりディジタルデータが得られ、シリアルデータが順次出力される。テント写像Ａ／Ｄ変換は図３１に示される回路により行われ、Ａ／Ｄ変換された結果がシリアル化部８において１ビットずつシリアルとされて出力が行われる。
【０１５５】
図２に示した従来のパラレルシリアル変換回路では、より高速な動作が要求されるほどデータとクロックのレーシング調整を行う必要があり、高速動作のボトルネックとなる問題があった。本実施形態により、アナログ電圧レベルからシリアルデータを生成して送信するＡ／Ｄ変換部の速度限界の範囲内であれば、データとクロックのレーシングを考えることなく比較的簡単な制御でパラレルシリアル変換が行える利点がある。
【０１５６】
図２３のＤ／Ａ変換部５の例では、割算回路５１に抵抗素子を２つ用意したが、抵抗素子をＭＯＳトランジスタによる抵抗分圧に置き換えることができる。この置き換えにより、一般的にＬＳＩチップ面積の割合が大きい拡散抵抗と比較して、より小さく面積コストを削減することができる。具体的な手法を以下に説明する。
【０１５７】
図２３における割算回路５１の抵抗素子を、ＮＭＯＳトランジスタによる抵抗に置き換えた割算回路５１Ａを図３７に示す。抵抗素子では３対１に抵抗値比を分け、入力電圧Ｘi+1を４分の１に分圧している。ここでは、ダイオード接続したＮＭＯＳトランジスタのＷ［ｕｍ］（Ｗｉｄｔｈ）を１対９比にしたものを用意することで、４分の１に電圧を分圧することができる。図３７では分圧するＮＭＯＳ１のチャネルの幅Ｗ１をＷ１＝１［ｕｍ］、ＮＭＯＳ２のチャネルの幅Ｗ２をＷ２＝９［ｕｍ］に設定している。
【０１５８】
図３８に示す一例によって、そのメカニズムを説明する。図３８の左側に示されているダイオード接続した２つのＮＭＯＳトランジスタにおいて、ＮＭＯＳ１はＷ１＝１［ｕｍ］、ＮＭＯＳ２はＷ２＝９［ｕｍ］に設定されている。このため、入力電圧をＶｄとし出力電圧をＶｏｕｔすると、これらの関係はＶｏｕｔ＝Ｖｄ／４となる。
【０１５９】
図３８の左側にＮＭＯＳトランジスタの構成が示され、図３８の右側にそのＶｄｓ‐Ｖｇｓ特性が示されている。この図において、飽和領域で動作する条件はＶｄｓ≧Ｖｇｓ−Ｖｔｈの条件が必要である。ここでは、Ｖｔｈ＝０［Ｖ］のＮＭＯＳトランジスタを用いた場合は、Ｖｄｓ≧Ｖｇｓの条件を満たせば飽和領域で動作させられる。そして、ＶｄｓとＶｇｓを接続しダイオード接続をとることで、Ｖｄｓ＝Ｖｇｓになるため、常にピンチオフ点上の飽和領域での動作が行われる。
【０１６０】
図３８の２つのＮＭＯＳトランジスタは、ダイオード接続されているため飽和領域で動作することができる。このため、ＮＭＯＳ１の電流Ｉｄｓ１は式（７）から以下のように表せられる。Ｖｇｓ＝Ｖｄ？Ｖｏｕｔのため、
【０１６１】
【数１５】
2019140488.tif 000017
同様にＮＭＯＳ２の電流Ｉｄｓ２は式（７）から、Ｖｇｓ＝Ｖｏｕｔ−Ｖｓ（０［Ｖ］）のため
【数１６】
2019140488.tif 000018
となり、Ｗ１／Ｌ１＝１／１［ｕｍ］、Ｗ２／Ｌ２＝９／１［ｕｍ］またＶｔｈ＝０［Ｖ］のＮＭＯＳトランジスタを用いることを考え、
Ｉｄｓ１＝Ｉｄｓ２であるため、
【数１７】
2019140488.tif 000019
より
【数１８】
2019140488.tif 000020
の関係が得られる。式（１８）より図３８において、Ｖｄとして０〜１［Ｖ］を代入したときのＶｏｕｔの電圧をプロットしたグラフは実線になり、入力電圧Ｖｄに対し、４分の１の出力電圧Ｖｏｕｔが得られる。拡散抵抗をＮＭＯＳトランジスタに変更して構成すると、チップ面積削減効果に加えて、チップサンプル毎のバラツキが大きい拡散抵抗に対し、バラツキを抑える効果が与えられる。
【０１６２】
上記実施形態では、反復型のＡ／Ｄ変換とＤ／Ａ変換を用いているため、連続したデータの緩衝記憶装置に好適な「一時記憶バッファ装置“特願２０１６−０３８７９５”」に対して分周とシリアルパラレル変換の機能を持たせることができる。記憶素子はアナログ電圧レベルとして保存するため、従来のＤフリップフロップよりもレジスタとして記憶素子領域の削減が可能となる。
【０１６３】
更に、上記実施形態では、次の構成を採用している。まず、レジスタにデータを格納する際はテント写像を遡るＤ／Ａ変換を用いて連続したディジタルデータからアナログ電圧レベルを演算して保持する。また、レジスタからデータを読み出す際はＤ／Ａ変換されたそのアナログ電圧を基にテント写像の反復演算をアナログ演算回路によりＡ／Ｄ変換を行う。このように、アナログ電圧レベルからディジタルデータを復元する性質のため、従来のシリアルパラレル変換回路（図１）のように、レジスタにデータを格納する際にデータと制御回路からのクロック信号のレーシングを考える必要はなく、比較的簡単な制御でシリアルパラレル変換を行える。
【０１６４】
また、上記実施形態では、２ビット分をＤ／Ａ変換する構成を紹介したが３ビット以上の分解能を持つＤ／Ａ変換では１ビットずつ分解能を増やす毎にＮＭＯＳトランジスタを２つずつ追加すればよい。従って、従来のストリング型Ｄ／Ａ変換回路では分解能を増やすと、ＬＳＩチップ面積を占める割合が大きい抵抗素子が指数関数的に多く必要となる。これに対して、本実施形態では、ＬＳＩチップ面積を占める割合が小さいＭＯＳトランジスタで構成できるため、複数ビット分解能を処理する比較的小さなＤ／Ａ変換の構成を与えることができる。
【符号の説明】
【０１６５】
１  Ｄ／Ａ変換部
２  アナログメモリ部
３  Ａ／Ｄ変換部
３Ａ  演算手段
４  パラレルデータ化部
５  Ｄ／Ａ変換部
６  アナログメモリ部
７  Ａ／Ｄ変換部
８  シリアル化部
１０  制御回路
１０Ａ  制御回路
１０Ｂ  制御回路
【図１】
2019140488.tif 000021
【図２】
2019140488.tif 000022
【図３】
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【図４】
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【図５】
2019140488.tif 000025
【図６】
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【図７】
2019140488.tif 000027
【図８】
2019140488.tif 000028
【図９】
2019140488.tif 000029
【図１０】
2019140488.tif 000030
【図１１】
2019140488.tif 000031
【図１２】
2019140488.tif 000032
【図１３】
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【図１４】
2019140488.tif 000034
【図１５】
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【図１６】
2019140488.tif 000036
【図１７】
2019140488.tif 000037
【図１８】
2019140488.tif 000038
【図１９】
2019140488.tif 000039
【図２０】
2019140488.tif 000040
【図２１】
2019140488.tif 000041
【図２２】
2019140488.tif 000042
【図２３】
2019140488.tif 000043
【図２４】
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【図２５】
2019140488.tif 000045
【図２６】
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【図２７】
2019140488.tif 000047
【図２８】
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【図２９】
2019140488.tif 000049
【図３０】
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【図３１】
2019140488.tif 000051
【図３２】
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【図３３】
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【図３４】
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【図３５】
2019140488.tif 000055
【図３６】
2019140488.tif 000056
【図３７】
2019140488.tif 000057
【図３８】
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