(57)【要約】【課題】応答性と電流検出の精度を両立したゲート駆動回路を提供する。【解決手段】ゲート駆動回路３００は、ＶＩＮ端子とＬＸ端子の間に設けられるスイッチングトランジスタＭ１を駆動する。ハイサイドドライバ３１０は、制御信号Ｖ１に応じてスイッチングトランジスタＭ１を駆動する。検出区間設定部３２０は、スイッチングトランジスタＭ１のターンオンから、ＬＸ端子の電圧の立ち上がりの遷移期間ＴＲＩＳＥの長さに応じたマスク時間ＴＭＳＫの経過後に、検出スイッチＳＷ１をターンオンする。【選択図】図３
2019140751.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
スイッチング端子と、
ブートストラップ端子と、
前記入力端子と前記スイッチング端子の間に設けられたスイッチングトランジスタと、
制御信号に応じて前記スイッチングトランジスタを駆動するハイサイドドライバと、
前記スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、
前記スイッチングトランジスタのターンオンから、前記スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、前記検出スイッチをターンオンする検出区間設定部と、
を備えることを特徴とするゲート駆動回路。
【請求項２】
前記検出区間設定部は、前記スイッチング端子の電圧の変化にもとづいて電流を生成し、当該電流が流れる期間を、前記マスク時間とすることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記検出区間設定部は、
一端が接地されたキャパシタと、
前記キャパシタの他端と前記スイッチング端子の間に設けられた整流素子と、
前記キャパシタの前記他端と前記ブートストラップ端子の間に設けられたインピーダンス素子と、
を含み、
前記マスク時間は、前記インピーダンス素子の電圧降下と所定のしきい値との比較結果に応じていることを特徴とする請求項１に記載のゲート駆動回路。
【請求項４】
前記検出区間設定部は、
前記キャパシタの前記他端の電圧と、前記スイッチングトランジスタのゲート信号とを受ける第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力のポジエッジを所定時間遅延させる第１遅延回路と、
を含むことを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記検出区間設定部は、
前記第１遅延回路の出力と、前記制御信号とを受ける第２ＡＮＤゲートをさらに含むことを特徴とする請求項４に記載のゲート駆動回路。
【請求項６】
前記検出区間設定部は、
前記スイッチングトランジスタのゲート信号を遅延させる第２遅延回路と、
前記キャパシタの前記他端の電圧と、前記第２遅延回路の出力とを受ける第３ＡＮＤゲートと、
前記第３ＡＮＤゲートの出力と、前記制御信号とを受ける第４ＡＮＤゲートと、
をさらに含むことを特徴とする請求項３に記載のゲート駆動回路。
【請求項７】
前記検出区間設定部は、前記スイッチング端子の電圧を微分する微分回路を含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項８】
前記スイッチング端子と接地端子の間に設けられたＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタをさらに備え、
前記ＤＭＯＳトランジスタのドレインソース間容量または基板容量が、前記キャパシタであることを特徴とする請求項３から６のいずれかに記載のゲート駆動回路。
【請求項９】
ひとつの半導体基板に集積化されることを特徴とする請求項１から８のいずれかに記載のゲート駆動回路。
【請求項１０】
ＤＣ／ＤＣコンバータの制御回路であって、
入力端子と、
スイッチング端子と、
ブートストラップ端子と、
前記ＤＣ／ＤＣコンバータの出力または負荷の状態に応じたフィードバック信号がその目標値に近づくようにパルス信号を生成するフィードバックコントローラと、
前記パルス信号に応じたハイサイドパルスをレベルシフトし、制御信号を生成するレベルシフタと、
前記制御信号に応じて、前記入力端子と前記スイッチング端子の間に設けられたスイッチングトランジスタを駆動するハイサイドドライバと、
前記スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、
前記スイッチングトランジスタのターンオンから、前記スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、前記検出スイッチをターンオンする検出区間設定部と、
を備えることを特徴とする制御回路。
【請求項１１】
前記検出区間設定部は、前記スイッチング端子の電圧の変化にもとづいて電流を生成し、当該電流が流れる期間を、前記マスク時間とすることを特徴とする請求項１０に記載の制御回路。
【請求項１２】
前記フィードバックコントローラは、前記電流検出抵抗の電圧降下に応じて前記パルス信号を生成する電流モードのコントローラであることを特徴とする請求項１０または１１に記載の制御回路。
【請求項１３】
前記電流検出抵抗の電圧降下にもとづいて過電流検出を行うことを特徴とする請求項１０または１１に記載の制御回路。
【請求項１４】
前記検出区間設定部は、
一端が接地されたキャパシタと、
前記キャパシタの他端と前記スイッチング端子の間に設けられた整流素子と、
前記キャパシタの前記他端と前記ブートストラップ端子の間に設けられたインピーダンス素子と、
を含み、
前記マスク時間は、前記インピーダンス素子の電圧降下と所定のしきい値の比較結果に応じていることを特徴とする請求項１０から１３のいずれかに記載の制御回路。
【請求項１５】
前記検出区間設定部は、
前記キャパシタの前記他端の電圧と、前記スイッチングトランジスタのゲート信号とを受ける第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力のポジエッジを所定時間遅延させる第１遅延回路と、
を含むことを特徴とする請求項１４に記載の制御回路。
【請求項１６】
前記検出区間設定部は、
前記第１遅延回路の出力と、前記制御信号とを受ける第２ＡＮＤゲートをさらに含むことを特徴とする請求項１５に記載の制御回路。
【請求項１７】
前記検出区間設定部は、
前記スイッチングトランジスタのゲート信号を遅延させる第２遅延回路と、
前記キャパシタの前記他端の電圧と、前記第２遅延回路の出力とを受ける第３ＡＮＤゲートと、
前記第３ＡＮＤゲートの出力と、前記制御信号とを受ける第４ＡＮＤゲートと、
をさらに含むことを特徴とする請求項１４に記載の制御回路。
【請求項１８】
前記検出区間設定部は、前記スイッチング端子の電圧を微分する微分回路を含むことを特徴とする請求項１０に記載の制御回路。
【請求項１９】
前記スイッチング端子と接地端子の間に設けられたＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタをさらに備え、
前記ＤＭＯＳトランジスタのドレインソース間容量または基板容量が、前記キャパシタであることを特徴とする請求項１４から１７のいずれかに記載の制御回路。
【請求項２０】
スイッチングトランジスタの制御方法であって、
前記スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗を設けるステップと、
前記スイッチングトランジスタのターンオンから、前記スイッチングトランジスタのソースまたはエミッタの電圧の変化に応じたマスク時間の経過後に、前記検出スイッチをターンオンするステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータやインバータなどに、スイッチング回路が用いられる。図１は、本発明者が検討したＤＣ／ＤＣコンバータ１００Ｒの回路図である。なおこの回路を公知技術や従来技術と認定してはならない。ＤＣ／ＤＣコンバータ１００Ｒは、主として、制御回路２００Ｒと、スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を備える降圧（Ｂｕｃｋ）コンバータである。
【０００３】
スイッチングトランジスタＭ１はＮチャンネルＭＯＳトランジスタ（あるいはＩＧＢＴなど）であり、キャパシタＣ２およびダイオードＤ２を含むブートストラップ回路によって、スイッチングトランジスタＭ１をターンオンするためのハイレベル電圧（ブートストラップ電圧ＶＢＳＴ）を生成する。
【０００４】
制御信号Ｍａｉｎ＿ＣＬＫは、スイッチングトランジスタＭ１のオン、オフを指示する信号である。レベルシフタ２０４は、バッファ２０２を経由した制御信号Ｍａｉｎ＿ＣＬＫをレベルシフトし、レベルシフト後の制御信号Ｖ１をゲート駆動回路２１０Ｒに供給する。
【０００５】
ゲート駆動回路２１０Ｒは、入力バッファ２１２、出力バッファ２１４を含み、スイッチングトランジスタＭ１のゲートに、ゲート信号Ｖｍａｉｎ＿ｇａｔｅを供給する。
【０００６】
制御回路２００Ｒは、スイッチングトランジスタＭ１に流れる電流ＩＭ１を検出する電流検出機能を備える。検出した電流は、過電流保護や、電流モードによる制御信号Ｍａｉｎ＿ＣＬＫの生成に用いられる。
【０００７】
スイッチングトランジスタＭ１のオン期間において、その両端間には、電圧降下ＶＤＳ＝ＩＭ１×ＲＯＮ１が発生する。ＲＯＮ１はスイッチングトランジスタＭ１のオン抵抗である。電流検出回路２２０は、スイッチングトランジスタＭ１の電圧降下（ドレインソース間電圧）を監視する。
【０００８】
電流検出回路２２０は、検出抵抗Ｒ１、検出スイッチＳＷ１、センスアンプ２２２、検出区間設定部２３０を含む。
【０００９】
検出スイッチＳＷ１がオンの期間、抵抗Ｒ１の電圧降下ＶＲ１は、ＶＲ１＝ＶＤＳ×Ｒ１／（Ｒ１＋ＲＯＮ２）となる。ＲＯＮ２は、検出スイッチＳＷ１のオン抵抗である。センスアンプ２２２は、電圧降下ＶＲ１を増幅し、電流検出信号ＩＳを生成する。
【００１０】
検出区間設定部２３０は、検出スイッチＳＷ１のオン、オフを制御し、電流の検出区間（窓）を設定する。スイッチングトランジスタＭ１がターンオンした直後は、正確な電流の検出が困難であるため、スイッチング端子ＬＸが入力電圧ＶＩＮ付近まで上昇するまでの間は、検出スイッチＳＷ１をオフし、検出区間から除外される。
【００１１】
検出区間設定部２３０は、遅延回路２３２およびＡＮＤゲート２３４を含む。遅延回路２３２は、ゲート信号Ｖｍａｉｎ＿ｇａｔｅのポジエッジを遅延する。ＡＮＤゲート２３４は、遅延回路２３２の出力信号Ｖ２と、制御信号Ｖ１を受け、それらの論理積である制御信号Ｖｓｗ＿ｇａｔｅを生成する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者は、図１のＤＣ／ＤＣコンバータ１００Ｒについて検討した結果、以下の課題を認識するに至った。
【００１３】
図２（ａ）、（ｂ）は、図１のＤＣ／ＤＣコンバータ１００Ｒの動作波形図である。ここでは過電流保護を例とする。スイッチングトランジスタＭ１のターンオンの直後の遷移期間ＴＲＩＳＥにおいて、ＬＸ端子の電圧は接地電圧ＧＮＤから入力電圧ＶＩＮ付近まで上昇する。続くＬＸ端子の電圧のハイ区間ＴＨの間、ＬＸ端子の電圧は、ＶＩＮ−ＲＯＮ１×ＩＭ１にしたがって低下していく。検出抵抗Ｒ１の電圧Ｖ３は、ＶＩＮ−ｋ×ＲＯＮ１×ＩＭ１にしたがって変化する。ｋはＲ１とＳＷ１の分圧比である。電圧Ｖ３が過電流保護のしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄまで低下すると、過電流保護がかかり、制御信号Ｍａｉｎ＿ＣＬＫがローとなる。その結果、スイッチングトランジスタＭ１がターンオフし、ＬＸ端子の電圧がＧＮＤまで落ちる。
【００１４】
スイッチングトランジスタＭ１の電流を正確に検出できるのは、ハイ区間ＴＨに限定される。一方で、ＬＸ端子の電圧の変化速度、すなわち遷移期間ＴＲＩＳＥの長さは、入力電圧ＶＩＮや出力電圧ＶＯＵＴに依存して変動する。したがって常に正確な電流検出を行うためには、遅延回路２３２の遅延時間Ｄｅｌａｙを、ＬＸ端子の電圧の遷移時間ＴＲＩＳＥの最大時間より長くなるように規定する必要がある。この場合、図２（ａ）においてハッチングを付した期間は、電流検出が不能となり、応答性が低下する。
【００１５】
図２（ｂ）には、応答性を優先して、遅延時間Ｄｅｌａｙを短くしたときの動作が示される。この場合、ハイ区間ＴＨより前の遷移期間ＴＲＩＳＥの間に電流検出の窓が開く。このときの検出抵抗Ｒ１の電圧Ｖ３は、ＶＩＮ−ｋ×ＲＯＮ１×ＩＭ１を満たしておらず、過電流状態でないにもかかわらず、Ｖ３がしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄより低くなり、過電流状態が誤検出される。
【００１６】
このように、図１のＤＣ／ＤＣコンバータ１００Ｒでは、応答性と電流検出の精度がトレードオフの関係にある。なおこの問題を、当業者の一般的な認識と捉えてはならない。
【００１７】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、応答性と電流検出の精度を両立したゲート駆動回路の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、ゲート駆動回路に関する。ゲート駆動回路は、入力端子と、スイッチング端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタと、制御信号に応じてスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。
【００１９】
本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、入力端子と、スイッチング端子と、ブートストラップ端子と、ＤＣ／ＤＣコンバータの出力または負荷の状態に応じたフィードバック信号がその目標値に近づくようにパルス信号を生成するフィードバックコントローラと、パルス信号に応じたハイサイドパルスをレベルシフトし、制御信号を生成するレベルシフタと、制御信号に応じて、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、応答性と電流検出の精度を両立できる。
【図面の簡単な説明】
【００２２】
【図１】本発明者が検討したＤＣ／ＤＣコンバータの回路図である。
【図２】図２（ａ）、（ｂ）は、図１のＤＣ／ＤＣコンバータの動作波形図である。
【図３】実施の形態に係るゲート駆動回路の回路図である。
【図４】第１実施例に係るゲート駆動回路を備える制御回路の回路図である。
【図５】図５（ａ）、（ｂ）は、制御回路の動作波形図である。
【図６】第１実施例に係るゲート駆動回路を備える制御回路の回路図である。
【発明を実施するための形態】
【００２３】
（実施の形態の概要）
本明細書に開示される一実施の形態は、ゲート駆動回路に関する。ゲート駆動回路は、入力端子と、スイッチング端子と、制御信号に応じて、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。
【００２４】
スイッチング端子の電圧の変化速度に応じてマスク時間を調節することにより、応答性と電流検出の精度を両立することができる。
【００２５】
検出区間設定部は、スイッチング端子の電圧の変化にもとづいて電流を生成し、当該電流が流れる期間を、マスク時間としてもよい。スイッチング端子の電圧の過渡的な遷移期間において流れる変化を監視することにより、遷移期間か否かを判定できる。
【００２６】
検出区間設定部は、一端が接地されたキャパシタと、キャパシタの他端とスイッチング端子の間に設けられた整流素子と、キャパシタの他端とブートストラップ端子の間に設けられたインピーダンス素子と、を含んでもよい。マスク時間は、インピーダンス素子の電圧降下と所定のしきい値との比較結果に応じていてもよい。スイッチング端子の電圧が上昇する遷移期間において、キャパシタは、インピーダンス素子を介して流れる電流によって充電され、したがってインピーダンス素子には、充電電流に比例した電圧降下が発生する。この電圧降下をしきい値と比較することにより、遷移期間を検出できる。
【００２７】
検出区間設定部は、キャパシタの他端の電圧と、スイッチングトランジスタのゲート信号とを受ける第１ＡＮＤゲートと、ＡＮＤゲートの出力のポジエッジを所定時間遅延させる第１遅延回路と、を含んでもよい。検出区間設定部は、第１遅延回路の出力と、制御信号とを受ける第２ＡＮＤゲートをさらに含んでもよい。
【００２８】
検出区間設定部は、スイッチングトランジスタのゲート信号を遅延させる第２遅延回路と、キャパシタの他端の電圧と、第２遅延回路の出力とを受ける第３ＡＮＤゲートと、第３ＡＮＤゲートの出力と、制御信号とを受ける第４ＡＮＤゲートと、をさらに含んでもよい。
【００２９】
ゲート駆動回路は、スイッチング端子と接地端子の間に設けられたＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタをさらに備えてもよい。ＤＭＯＳトランジスタのドレインソース間容量または基板容量が、キャパシタであってもよい。
【００３０】
ゲート駆動回路は、ひとつの半導体基板に集積化されてもよい。
【００３１】
本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、上述のゲート駆動回路に加えて、ＤＣ／ＤＣコンバータの出力または負荷の状態に応じたフィードバック信号がその目標値に近づくようにパルス信号を生成するフィードバックコントローラと、パルス信号に応じたハイサイドパルスをレベルシフトし、制御信号を生成するレベルシフタと、をさらに備える。
【００３２】
フィードバックコントローラは、電流検出抵抗の電圧降下に応じてパルス信号を生成する電流モードのコントローラであってもよい。
【００３３】
制御回路は、電流検出抵抗の電圧降下にもとづいて過電流検出を行ってもよい。
【００３４】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３６】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３７】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００３８】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値を表すものとする。また、端子に付された符号は、それに生ずる電圧あるいは信号レベルを表すものとする。
【００３９】
図３は、実施の形態に係るゲート駆動回路３００の回路図である。ゲート駆動回路３００は、駆動対象のスイッチングトランジスタＭ１とともに制御回路２００に集積化される。制御回路２００の制御対象は特に限定されない。
【００４０】
制御回路２００は、入力（ＶＩＮ）端子、ブートストラップ（ＢＳＴ）端子、スイッチング（ＬＸ）端子、接地（ＧＮＤ）端子を備える。ＢＳＴ端子とＬＸ端子の間には、ブートストラップキャパシタＣ２が接続される。ＶＩＮ端子とＬＸ端子の間には、スイッチングトランジスタＭ１が設けられる。スイッチングトランジスタＭ１は、ＮチャンネルあるいはＮＰＮ型である。
【００４１】
ゲート駆動回路３００は、ブートストラップ回路を利用して、ゲート信号Ｖｍａｉｎ＿ｇａｔｅを生成する。ゲート駆動回路３００は、レギュレータ３０２、ダイオード３０４、レベルシフタ３０６、ハイサイドドライバ３１０、検出抵抗Ｒ１、検出スイッチＳＷ１、検出区間設定部３２０、センスアンプ３３０を備える。
【００４２】
レギュレータ３０２は、電源電圧ＶＣＣを生成する。電源電圧ＶＣＣは、ダイオード３０４およびＢＳＴ端子を介して、ブートストラップ用キャパシタＣ２に印加される。
【００４３】
レベルシフタ３０６は、制御信号ＭａｉｎＣＬＫを、ＢＳＴ端子の電圧をハイ、ＬＸ端子の電圧をローとする制御信号Ｖ１にレベルシフトする。
【００４４】
ハイサイドドライバ３１０は、制御信号Ｖ１に応じて、スイッチングトランジスタＭ１を駆動する。具体的にはハイサイドドライバ３１０は、制御信号Ｖ１がハイのとき、Ｖｍａｉｎ＿ｇａｔｅ＝ＢＳＴとしてスイッチングトランジスタＭ１をオンし、制御信号Ｖ１がローのとき、Ｖｍａｉｎ＿ｇａｔｅ＝ＬＸとしてスイッチングトランジスタＭ１をオフする。
【００４５】
スイッチングトランジスタＭ１と並列な経路上には、検出抵抗Ｒ１および検出スイッチＳＷ１が直列に設けられる。スイッチングトランジスタＭ１のオン期間において、検出スイッチＳＷ１がオンすると、検出抵抗Ｒ１には、スイッチングトランジスタＭ１の電流に応じた電圧降下ＶＲ１が発生する。この電圧降下ＶＲ１は必要に応じてセンスアンプ３３０により増幅される。電圧降下ＶＲ１は、過電流保護や、制御回路２００の制御対象のフィードバック制御に用いることができる。
【００４６】
検出区間設定部３２０は、スイッチングトランジスタＭ１のターンオンから、ＬＸ端子の電圧の立ち上がりの遷移期間ＴＲＩＳＥの長さに応じたマスク時間ＴＭＳＫの経過後に、検出スイッチＳＷ１をターンオンする。
【００４７】
以上が制御回路２００の構成である。この制御回路２００によれば、ＬＸ端子の電圧の変化速度に応じてマスク時間ＴＭＳＫを調節することにより、応答性と電流検出の精度を両立することができる。
【００４８】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４９】
図４は、第１実施例に係るゲート駆動回路３００Ａを備える制御回路２００Ａの回路図である。以下の実施例では、ＤＣ／ＤＣコンバータを制御対象とする制御回路について説明する。
【００５０】
ＤＣ／ＤＣコンバータ１００は、制御回路２００Ａおよび周辺回路部品を備える。制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣである。
【００５１】
制御回路２００Ａには、降圧（Ｂｕｃｋ）コンバータを構成するいくつかの回路部品（Ｌ１，Ｄ１，Ｃ１，Ｃ２）が外付けされる。降圧コンバータのトポロジーは公知であるから詳細な説明は省略する。
【００５２】
制御回路２００Ａは、入力（ＶＩＮ）端子、ブートストラップ（ＢＳＴ）端子、スイッチング（ＬＸ）端子、接地（ＧＮＤ）端子、フィードバック（ＦＢ）端子を備える。ＢＳＴ端子とＬＸ端子の間には、ブートストラップキャパシタＣ２が接続される。またＬＸ端子と接地の間にはダイオードＤ１が接続される。インダクタＬ１は、ＬＸ端子とＤＣ／ＤＣコンバータ１００の出力端子１０２の間に設けられる。出力端子１０２には平滑キャパシタＣ１が接続される。
【００５３】
ＦＢ端子には、ＤＣ／ＤＣコンバータ１００の出力（または負荷の状態）に応じたフィードバック信号ＶＦＢがフィードバックされる。本実施例では、出力電圧ＶＯＵＴが抵抗Ｒ１１，Ｒ１２により分圧されて、フィードバック信号ＶＦＢが生成される。
【００５４】
制御回路２００Ａは、スイッチングトランジスタＭ１およびゲート駆動回路３００に加えて、フィードバックコントローラ２１０を備える。フィードバックコントローラ２１０は、フィードバック信号ＶＦＢがその目標値に近づくように、パルス信号である制御信号Ｍａｉｎ＿ＣＬＫを生成する。たとえばフィードバックコントローラ２１０は、電流モードのコントローラであり、検出抵抗Ｒ１の電圧降下にもとづく電流検出信号ＩＳに応じて、制御信号Ｍａｉｎ＿ＣＬＫを生成してもよい。また制御回路２００Ａは、電流検出信号ＩＳに応じて過電流保護を行う過電流検出（ＯＣＰ）回路２５０を含んでもよい。
【００５５】
ゲート駆動回路３００Ａにおいて、ハイサイドドライバ３１０は、入力バッファ２１２、出力バッファ２１４を含む。バッファの段数は特に限定されない。
【００５６】
検出区間設定部３２０Ａは、ＬＸ端子の電圧の変化にもとづいて電流Ｉｓｕｂを生成し、当該電流Ｉｓｕｂが流れる期間を、マスク時間ＴＭＳＫとする。
【００５７】
検出区間設定部３２０Ａは、一端が接地されたキャパシタＣ３と、キャパシタＣ３の他端とＬＸ端子の間に設けられた整流素子Ｄ３と、キャパシタＣ３の他端とＢＳＴ端子の間に設けられたインピーダンス素子（プルアップ抵抗）Ｒ３と、を含む。マスク時間ＴＭＳＫは、インピーダンス素子Ｒ３の電圧降下ＶＲ３と所定のしきい値Ｖｔｈとの比較結果に応じている。
【００５８】
すなわち、スイッチングトランジスタＭ１のターンオンにともない、ＬＸ端子の電圧が上昇すると、それにともなってキャパシタＣ３の電圧Ｖ４が時間とともに上昇する。キャパシタＣ３の電圧Ｖ４を上昇させるために、インピーダンス素子Ｒ３を介して、充電電流Ｉｓｕｂが流れる。つまり、充電電流Ｉｓｕｂが流れる期間を、遷移期間ＴＲＩＳＥとすることができる。
【００５９】
第１ＡＮＤゲート３２２は、キャパシタＣ３の他端の電圧Ｖ４と、スイッチングトランジスタＭ１のゲート信号Ｖｍａｉｎ＿ｇａｔｅとを受け、それらの論理積Ｖ２を生成する。
【００６０】
第１ＡＮＤゲート３２２の出力Ｖ２は、Ｖ４をしきい値Ｖｔｈの比較結果に応じて変化する。Ｖ４＝ＢＳＴ−ＶＲ３であり、Ｖｔｈ＝ＢＳＴ−ΔＶ／２であるから、第１ＡＮＤゲート３２２の出力は、ＶＲ３とΔＶ／２の比較結果に応じている。ΔＶはキャパシタＣ２の両端間の電圧である。
【００６１】
第１遅延回路３２４は、第１ＡＮＤゲート３２２の出力Ｖ２のポジエッジを所定時間遅延させる。これにより、スイッチングトランジスタＭ１がターンオンした直後の比較結果をマスクできる。
【００６２】
第２ＡＮＤゲート３２６は、第１遅延回路３２４の出力と、制御信号Ｖ１とを受け、それらの論理積Ｖｓｗ＿ｇａｔｅを生成し、検出スイッチＳＷ１に供給する。
【００６３】
ＬＸ端子と接地端子の間に、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタＭ３を設けて、ＤＭＯＳトランジスタＭ３のドレインソース間容量または基板容量を、キャパシタＣ３として用いてもよい。ＤＭＯＳトランジスタＭ３の容量を利用することで、容量のバイアス依存性によって、電圧が印加された状態では、０Ｖ印加時と比べて、容量（Ｃ３）が１／１０倍程度と低くなるため、プルアップ抵抗Ｒ３とＤＭＯＳトランジスタＭ３の容量Ｃ３が形成するフィルタの時定数を短くすることができる。
【００６４】
以上が制御回路２００Ａの構成である。続いてその動作を、過電流保護を例として説明する。図５（ａ）、（ｂ）は、制御回路２００Ａの動作波形図である。図５（ａ）は、ＬＸ端子の電圧の変化速度が遅い場合を、図５（ｂ）は、ＬＸ端子の電圧の変化速度が早い場合を示す。
【００６５】
時刻ｔ０に制御信号Ｍａｉｎ＿ＣＬＫがハイになる。ハイサイドドライバ３１０の伝搬遅延の経過後の時刻ｔ１に、Ｖｍａｉｎ＿ｇａｔｅ信号がハイになり、スイッチングトランジスタＭ１がターンオンする。遷移期間ＴＲＩＳＥの間、ＬＸ端子の電圧が時間とともに上昇する。なお、ＬＸ端子の電圧やＢＳＴ端子の電圧を基準とするロジック信号（Ｖ１，Ｖ２，Ｖｓｗ＿ｇａｔｅ）の波形については、理解の容易化のために、ローであるＬＸ端子の電圧、ハイであるＢＳＴ端子の電圧を一定として簡略化して示す。
【００６６】
遷移期間ＴＲＩＳＥの間、キャパシタＣ３に対して電流Ｉｓｕｂが流れ、インピーダンス素子Ｒ３に電圧降下ＶＲ３が発生する。電圧Ｖ４としきい値Ｖｔｈの比較結果（すなわち電圧降下ＶＲ３としきい値ΔＶ／２の比較結果）を示す信号Ｖ２は、時刻ｔ２にハイとなる。遅延回路３２４によって信号Ｖ２が遅延され、時刻ｔ３に検出スイッチＳＷ１のゲートＶｓｗ＿ｇａｔｅがハイとなり、電流検出の窓が開く。時刻ｔ４にＬＸ端子の電圧がしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄまで低下すると、過電流保護が働き、制御信号Ｍａｉｎ＿ＣＬＫがローとなり、スイッチングが停止する。
【００６７】
なお時刻ｔ２の直後、信号Ｖ２が短い間ハイとなるが、これは遅延回路３２４によってマスクされるため、電流検出の窓が開くことはない。
【００６８】
図５（ｂ）のように、ＬＸ端子の電圧が速く上昇する場合には、電流Ｉｓｕｂが流れる期間も短くなる。その結果、マスク時間ＴＭＳＫが短くなり、電流検出が不能な期間を図１の回路に比べて短くできる。
【００６９】
ＤＣ／ＤＣコンバータに、実施の形態に係るゲート駆動回路３００を採用することにより、短いパルス幅のスイッチング動作が可能となる。これにより、たとえば降圧コンバータでは、幅広い出力電圧範囲を実現できる。また、軽負荷状態において、ＰＦＭ（Pulse Frequency Modulation）モードで間欠動作させる際に、出力電圧ＶＯＵＴのリップルを小さくできる。
【００７０】
また、図４の検出区間設定部３２０Ａは、ＤＭＯＳトランジスタの寄生容量とプルアップ抵抗Ｒ３と、いくつかのゲート素子のみで構成されるため、図１に比べても、回路面積の増加は無視できる。
【００７１】
図６は、第１実施例に係るゲート駆動回路３００Ｂを備える制御回路２００Ｂの回路図である。図４のゲート駆動回路３００Ａとの相違点を説明する。
【００７２】
検出区間設定部３２０Ｂは、第２遅延回路３２７、第３ＡＮＤゲート３２８、第４ＡＮＤゲート３２９を含む。第２遅延回路３２７は、スイッチングトランジスタＭ１のゲート信号Ｖｍａｉｎ＿ｇａｔｅを遅延させる。第３ＡＮＤゲート３２８は、キャパシタＣ３の他端の電圧Ｖ４と、第２遅延回路３２７の出力の論理積Ｖ２を生成する。第４ＡＮＤゲート３２９は、第３ＡＮＤゲート３２８の出力Ｖ２と制御信号Ｖ１の論理積Ｖｓｗ＿ｇａｔｅを生成し、検出スイッチＳＷ１に供給する。
【００７３】
図６の制御回路２００Ｂによっても、図４の制御回路２００Ａと同様の動作を実現できる。
【００７４】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７５】
（第１変形例）
検出区間設定部３２０の構成は、図４や図６のそれらに限定されない。キャパシタＣ３とインピーダンス素子Ｒ３は、ハイパスフィルタと把握することができ、別の観点から見ると、電圧Ｖ４は、ＬＸ端子の電圧の微分波形とみなすことができる。したがって、検出区間設定部３２０を、公知のハイパスフィルタや微分回路を用いて構成したものも本発明の範囲に含まれる。
【００７６】
（第２変形例）
スイッチングトランジスタＭ１をディスクリート素子で構成し、制御回路２００に外付けしてもよい。
【００７７】
（第３変形例）
ＤＣ／ＤＣコンバータ１００は、ダイオードＤ１に代えて、同期整流トランジスタを備える同期整流型であってもよい。
【００７８】
（第４変形例）
ゲート駆動回路３００、あるいは制御回路２００の用途は、ＤＣ／ＤＣコンバータに限定されない。たとえばゲート駆動回路３００は、双方向コンバータ、バッテリの充電回路、モータを駆動するインバータ装置などにも適用可能である。
【００７９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
１００  ＤＣ／ＤＣコンバータ
２００  制御回路
Ｍ１  スイッチングトランジスタ
３００  ゲート駆動回路
３０２  レギュレータ
３０４  ダイオード
３０６  レベルシフタ
３１０  ハイサイドドライバ
Ｒ１  検出抵抗
ＳＷ１  検出スイッチ
３２０  検出区間設定部
３２２  第１ＡＮＤゲート
３２４  第１遅延回路
３２６  第２ＡＮＤゲート
３２７  第２遅延回路
３２８  第３ＡＮＤゲート
３２９  第４ＡＮＤゲート
３３０  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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