(57)【要約】【課題】  ＭＯＳトランジスタの端子間に許容値以上の電圧が印加されるのを防止する。【解決手段】  一つの実施形態によれば、レベルシフト回路は第１乃至６トランジスタを含み、電源電圧が供給され、入力信号が昇圧されて信号のハイレベルが前記電源電圧となる出力信号を出力する。第１トランジスタと第２トランジスタは、第１制御電圧が制御端子に印加される。第３トランジスタは、第２制御電圧が制御端子に印加され、一端が第１トランジスタの一端に接続される。第４トランジスタは、第２制御電圧が制御端子に印加され、一端が第２トランジスタの一端に接続される。第５トランジスタは、制御端子に入力信号が入力され、一端が第３トランジスタの他端に接続され、他端が接地電位に接続される。第６トランジスタは、制御端子に入力信号の反転信号が入力され、一端が第４トランジスタの他端に接続され、他端が接地電位に接続される。【選択図】  図１
2019140476.tif 000002
【特許請求の範囲】
【請求項１】
第１制御電圧が制御端子に印加される第１トランジスタと、
前記第１制御電圧が制御端子に印加される第２トランジスタと、
第２制御電圧が制御端子に印加され、一端が前記第１トランジスタの一端に接続される第３トランジスタと、
前記第２制御電圧が制御端子に印加され、一端が前記第２トランジスタの一端に接続される第４トランジスタと、
制御端子に入力信号が入力され、一端が前記第３トランジスタの他端に接続され、他端が接地電位に接続される第５トランジスタと、
制御端子に前記入力信号の反転信号が入力され、一端が前記第４トランジスタの他端に接続され、他端が前記接地電位に接続される第６トランジスタと、
を具備し、
電源電圧が供給され、前記入力信号が昇圧されて信号のハイレベルが前記電源電圧となる出力信号を出力する
ことを特徴とするレベルシフト回路。
【請求項２】
一端に前記電源電圧が供給され、他端が前記第１トランジスタの他端に接続される第１負荷トランジスタと、
一端に前記電源電圧が供給され、制御端子が前記第１負荷トランジスタの他端に接続され、他端が前記第１負荷トランジスタの制御端子及び前記第２トランジスタの他端に接続される第２負荷トランジスタと、
を有するクロスカップル回路を更に具備する
ことを特徴とする請求項１に記載のレベルシフト回路
【請求項３】
一端が前記第１トランジスタの一端に接続され、他端が前記第１トランジスタの他端に接続される第１キャパシタと、
一端が前記第２トランジスタの一端に接続され、他端が前記第２トランジスタの他端に接続される第２キャパシタと、
を更に具備する
ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項４】
一端が前記第３トランジスタの他端に接続され、他端が前記第１トランジスタの他端に接続される第１キャパシタと、
一端が前記第４トランジスタの他端に接続され、他端が前記第２トランジスタの他端に接続される第２キャパシタと、
を更に具備する
ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項５】
一端が前記第６トランジスタの制御端子に接続され、他端が前記第１トランジスタの他端に接続される第１キャパシタと、
一端が前記第５トランジスタの制御端子に接続され、他端が前記第２トランジスタの他端に接続される第２キャパシタと、
を更に具備する
ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項６】
カソードが前記第１トランジスタの他端に接続され、アノードが前記第１トランジスタの一端に接続される第１ダイオードと、
カソードが前記第２トランジスタの他端に接続され、アノードが前記第２トランジスタの一端に接続される第２ダイオードと、
を更に具備する
ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項７】
前記出力信号は、前記第４トランジスタの一端側から出力される
ことを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【請求項８】
前記第１及び第２トランジスタはＰｃｈ  ＭＯＳトランジスタであり、
前記第３及び第４トランジスタはＮｃｈ  ＭＯＳトランジスタであり、
前記第２制御電圧は前記第１制御電圧よりも高い
ことを特徴とする請求項１乃至７のいずれか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
信号電圧を昇圧するレベルシフト回路は、入出力インターフェース、バス等が設けられる種々の半導体集積回路に適用される。レベルシフト回路は、通常Ｐｃｈ  ＭＯＳトランジスタとＮｃｈ  ＭＯＳトランジスタで構成されるＣＭＯＳ技術を用いる。レベルシフト回路は、高速動作するために微細化されたＣＭＯＳ技術が用いられる。ＣＭＯＳ技術では、テクノロジーノードの進展（微細化の進展）に伴い、ＭＯＳトランジスタの端子間耐圧が減少する。
【０００３】
レベルシフト回路は、電源電圧が供給され、入力信号の信号電圧に対して昇圧して出力される出力信号の信号電圧レベルが大きくなると、動作中にＭＯＳトランジスタの端子間に耐圧許容値以上の電圧が印加される。印加される電圧がＭＯＳトランジスタの端子間耐圧以上になると、レベルシフト回路が破壊されるか或いは信頼性が低下するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−７０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＯＳトランジスタの端子間に許容値以上の電圧が印加されるのを防止することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は第１乃至６トランジスタを含み、電源電圧が供給され、入力信号が昇圧されて信号のハイレベルが電源電圧となる出力信号を出力する。第１トランジスタと第２トランジスタは、第１制御電圧が制御端子に印加される。第３トランジスタは、第２制御電圧が制御端子に印加され、一端が第１トランジスタの一端に接続される。第４トランジスタは、第２制御電圧が制御端子に印加され、一端が第２トランジスタの一端に接続される。第５トランジスタは、制御端子に入力信号が入力され、一端が第３トランジスタの他端に接続され、他端が接地電位に接続される。第６トランジスタは、制御端子に入力信号の反転信号が入力され、一端が第４トランジスタの他端に接続され、他端が接地電位に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るレベルシフト回路を示す回路図である。
【図２】第１の変形例に係るレベルシフト回路の回路図である。
【図３】第２の実施形態に係るレベルシフト回路を示す回路図である。
【図４】第２の実施形態に係るレベルシフト回路のノードＮ４とノードＮ５での信号波形を示す図である。
【図５】図４の信号波形の立ち下り特性であり、図５（ａ）は立ち下り時の波形であり、図５（ｂ）はノードＮ４とノードＮ５の間の電圧変化を示す図である。
【図６】図４の信号波形の立ち上がり特性であり、図６（ａ）は立ち上がり時の波形であり、図６（ｂ）はノードＮ４とノードＮ５の間の電圧変化を示す図である。
【図７】第３の実施形態に係るレベルシフト回路を示す回路図である。
【図８】第４の実施形態に係るレベルシフト回路を示す回路図である。
【図９】第５の実施形態に係るレベルシフト回路を示す回路図である。
【図１０】第６の実施形態に係るレベルシフト回路を示す回路図である。
【図１１】第２の変形例でのレベルシフト回路を示す回路図である。
【図１２】第２の変形例でのレベルシフト回路を示す回路図である。
【図１３】比較例のレベルシフト回路を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、第１の実施形態に係るレベルシフト回路に係るについて、図面を参照して説明する。図１はレベルシフト回路を示す回路図である。
【００１０】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、ＭＯＳトランジスタの端子間に許容値以上の電圧が印加されるのを防止している。
【００１１】
図１に示すように、本実施形態のレベルシフト回路１００は、クロスカップル回路１、インバータＩＮＶ１、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。レベルシフト回路１００は、電源（高電位側電源）ＶＤＤ１から電源電圧Ｖｄｄ１が供給され、入力信号Ｓｉｎが昇圧されて信号のハイレベルが電源電圧Ｖｄｄ１となる出力信号Ｓｏｕｔを出力する。レベルシフト回路は、レベルシフタとも呼称される。
【００１２】
これに対して、図１３に示すように、比較例のレベルシフト回路２００は、クロスカップル回路１、インバータＩＮＶ１、ＭＯＳトランジスタＮＭＴ２、ＭＯＳトランジスタＮＭＴ４を含み、本実施形態のレベルシフト回路１００のＭＯＳトランジスタＮＭＴ１、ＭＯＳトランジスタＮＭＴ３、ＭＯＳトランジスタＰＭＴ２、及びＭＯＳトランジスタＰＭＴ４が設けられていない。
【００１３】
図１に示すように、クロスカップル回路１は、ＭＯＳトランジスタＰＭＴ１とＭＯＳトランジスタＰＭＴ３から構成される。
【００１４】
ＭＯＳトランジスタＰＭＴ１（第１負荷トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ１は、一端（ソース）に電源（高電位側電源）ＶＤＤ１から電源電圧Ｖｄｄ１が供給され、他端（ドレイン）がノードＮ１に接続される。
【００１５】
ＭＯＳトランジスタＰＭＴ３（第２負荷トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ３は、一端（ソース）に電源（高電位側電源）ＶＤＤ１から電源電圧Ｖｄｄ１が供給され、制御端子（ゲート）がノードＮ１とＭＯＳトランジスタＰＭＴ１の他端に接続され、他端（ドレイン）がＭＯＳトランジスタＰＭＴ１の制御端子とノードＮ４に接続される。
【００１６】
ＭＯＳトランジスタＰＭＴ２（第１トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ１に接続され、一端（ドレイン）がノードＮ２に接続され、制御端子（ゲート）に制御電圧Ｖｇ１（第１制御電圧）が印加される。
【００１７】
ＭＯＳトランジスタＰＭＴ４（第２トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ４は、ソースがノードＮ４に接続され、一端（ドレイン）がノードＮ５に接続され、制御端子（ゲート）に制御電圧Ｖｇ１（第１制御電圧）が印加される。
【００１８】
ＭＯＳトランジスタＮＭＴ１（第３トランジスタ）は、Ｎｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＮＭＴ１は、一端（ドレイン）がノードＮ２に接続され、他端（ソース）がノードＮ３に接続され、制御端子（ゲート）に制御電圧Ｖｇ２（第２制御電圧）が印加される。
【００１９】
ＭＯＳトランジスタＮＭＴ３（第４トランジスタ）は、Ｎｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＮＭＴ３は、一端（ドレイン）がノードＮ５に接続され、他端（ソース）がノードＮ６に接続され、制御端子（ゲート）に制御電圧Ｖｇ２（第２制御電圧）が印加される。
【００２０】
ＭＯＳトランジスタＮＭＴ２（第５トランジスタ）は、Ｎｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＮＭＴ２は、一端（ドレイン）がノードＮ３に接続され、他端（ソース）が接地電位（低電位側電源）Ｖｓｓに接続され、制御端子（ゲート）に入力信号Ｓｉｎが入力される。
【００２１】
インバータＩＮＶ１は、入力側がＭＯＳトランジスタＮＭＴ２の制御端子（ゲート）に接続され、出力側がＭＯＳトランジスタＮＭＴ４の制御端子（ゲート）に接続され、入力信号Ｓｉｎを反転する。
【００２２】
ＭＯＳトランジスタＮＭＴ４（第６トランジスタ）は、Ｎｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＮＭＴ４は、一端（ドレイン）がノードＮ６に接続され、他端（ソース）が接地電位（低電位側電源）Ｖｓｓに接続され、制御端子（ゲート）に入力信号Ｓｉｎの反転信号が入力される。
【００２３】
ノードＮ５（ＭＯＳトランジスタＮＭＴ３（第４トランジスタ）の一端側から、入力信号Ｓｉｎの信号電圧に対して昇圧された出力信号Ｓｏｕｔが出力される。出力信号Ｓｏｕｔは、ハイレベルが電源電圧Ｖｄｄ１となる。
【００２４】
ここで、電源電圧Ｖｄｄ１が３．３Ｖ、入力信号Ｓｉｎのハイレベルが１．５Ｖに設定される。入力信号Ｓｉｎのローレベルは接地電位Ｖｓｓ（０（ゼロ）Ｖ）である。制御電圧Ｖｇ２（第２制御電圧）は、制御電圧Ｖｇ１（第１制御電圧）よりも高く設定され、例えば制御電圧Ｖｇ２が２Ｖ、制御電圧Ｖｇ１が１Ｖに設定される。
【００２５】
次に、レベルシフト回路１００及びレベルシフト回路２００を構成するＭＯＳトランジスタの端子間耐圧、端子間に印加される端子間印加電圧、電源電圧Ｖｄｄ１の関係について説明する。
【００２６】
レベルシフト回路１００及びレベルシフト回路２００を構成するＭＯＳトランジスタには、高速動作するために微細化されたＭＯＳトランジスタが用いられる。ＭＯＳトランジスタは、微細化の進展と共に端子間耐圧が減少する。
【００２７】
ＭＯＳトランジスタのゲート・ソース間耐圧Ｖｇｓ、ＭＯＳトランジスタのゲート・ドレイン間耐圧Ｖｇｄ、ＭＯＳトランジスタのゲート・基板間耐圧Ｖｇｂ、ＭＯＳトランジスタのドレイン・ソース間耐圧Ｖｄｓ、端子間に印加される端子間印加電圧Ｖａｐｐｌは、
Vgｂ≧Vgs＝Vgd＞Vds・・・・・式（１）
と表すことができ、端子間耐圧の中でＭＯＳトランジスタのドレイン・ソース間耐圧Ｖｄｓが一番低い。
【００２８】
レベルシフト回路１００及びレベルシフト回路２００を正常動作させるには、
Vgb,Vgs,Vgd,Vds＞Vappl・・・・・式（２）
と表すように、端子間印加電圧ＶａｐｐｌをＭＯＳトランジスタの端子間耐圧（例えば、ＭＯＳトランジスタのドレイン・ソース間耐圧Ｖｄｓ）よりも小さく設定する必要がある。
【００２９】
レベルシフト回路を高速動作させるために、ドレイン・ソース間耐圧Ｖｄｓが例えば３Ｖと、微細化されたＭＯＳトランジスタの採用した場合について説明する。
【００３０】
比較例のレベルシフト回路２００では、ＭＯＳトランジスタＰＭＴ１、ＭＯＳトランジスタＰＭＴ３、ＭＯＳトランジスタＮＭＴ２、及びＭＯＳトランジスタＮＭＴ４にそれぞれ印加される端子間印加電圧Ｖａｐｐｌが最大３．３Ｖ（電源電圧Ｖｄｄ１レベル）となり、ドレイン・ソース間耐圧Ｖｄｓ以上となる。このため、レベルシフト回路２００が破壊されるか或いは信頼性が低下するという問題点が発生する。
【００３１】
一方、本実施形態のレベルシフト回路１００では、クロスカップル回路１とＭＯＳトランジスタＮＭＴ２の間に、直列接続されるＭＯＳトランジスタＰＭＴ２とＭＯＳトランジスタＮＭＴ１を設け、クロスカップル回路１とＭＯＳトランジスタＮＭＴ４の間に、直列接続されるＭＯＳトランジスタＰＭＴ４とＭＯＳトランジスタＮＭＴ３を設けている。ＭＯＳトランジスタＰＭＴ２及びＭＯＳトランジスタＰＭＴ４に制御電圧Ｖｇ１を印加し、ＭＯＳトランジスタＰＭＴ２及びＭＯＳトランジスタＰＭＴ４をオンさせている。ＭＯＳトランジスタＮＭＴ１とＭＯＳトランジスタＮＭＴ３に制御電圧Ｖｇ２を印加し、ＭＯＳトランジスタＮＭＴ１とＭＯＳトランジスタＮＭＴ３をオンさせている。このため、ノードＮ１とノードＮ３の間、ノードＮ４とノードＮ６の間が分配され、ＭＯＳトランジスタに印加される端子間印加電圧Ｖａｐｐｌを低減することができる。
Vappl＞Vdd1・・・・・式（３）
と表すように、レベルシフト回路１００を構成するＭＯＳトランジスタには、電源電圧Ｖｄｄ１レベルの端子間印加電圧Ｖａｐｐｌが印加されない。したがって、レベルシフト回路１００を正常動作させることができる。
【００３２】
上述したように、本実施形態のレベルシフト回路１００では、クロスカップル回路１、インバータＩＮＶ１、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。クロスカップル回路１とＭＯＳトランジスタＮＭＴ２の間に、直列接続されるＭＯＳトランジスタＰＭＴ２とＭＯＳトランジスタＮＭＴ１を設け、クロスカップル回路１とＭＯＳトランジスタＮＭＴ４の間に、直列接続されるＭＯＳトランジスタＰＭＴ４とＭＯＳトランジスタＮＭＴ３を設けている。ＭＯＳトランジスタＰＭＴ２とＭＯＳトランジスタＰＭＴ４の制御端子（ゲート）には、制御電圧Ｖｇ１が印加される。ＭＯＳトランジスタＮＭＴ１とＭＯＳトランジスタＮＭＴ３の制御端子（ゲート）には、制御電圧Ｖｇ２が印加される。ＭＯＳトランジスタに印加される端子間印加電圧が分配され、低減される。
【００３３】
このため、レベルシフト回路１００を構成するＭＯＳトランジスタに微細化したトランジスタを用い場合でも、レベルシフト回路１００が破壊されるか或いは信頼性が低下することがなく、高速に正常動作させることができる。
【００３４】
なお、本実施形態では、レベルシフト回路１００にクロスカップル回路１を用いているが、必ずしもこれに限定されるものではない。例えば、図２に示す第１の変形例のレベルシフト回路１００ａのように、カレントミラー回路２を用いてもよい。具体的には、カレントミラー回路２は、ＭＯＳトランジスタＰＭＴ５とＭＯＳトランジスタＰＭＴ６から構成される。
【００３５】
ＭＯＳトランジスタＰＭＴ５（第１負荷トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ５は、一端（ソース）に電源（高電位側電源）ＶＤＤ１から電源電圧Ｖｄｄ１が供給され、他端（ドレイン）が制御端子（ゲート）及びノードＮ１に接続される。
【００３６】
ＭＯＳトランジスタＰＭＴ６（第２負荷トランジスタ）は、Ｐｃｈ  ＭＯＳトランジスタである。ＭＯＳトランジスタＰＭＴ６は、一端（ソース）に電源（高電位側電源）ＶＤＤ１から電源電圧Ｖｄｄ１が供給され、制御端子（ゲート）がノードＮ１及びＭＯＳトランジスタＰＭＴ５の制御端子（ゲート）に接続され、他端（ドレイン）がノードＮ４に接続される。
【００３７】
（第２の実施形態）
次に、第２の実施形態に係るレベルシフト回路について、図面を参照して説明する。図３はレベルシフト回路を示す回路図である。
【００３８】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路とノードＮ２の間に第１キャパシタを設け、クロスカップル回路とノードＮ５の間に第２キャパシタを設けて、ＭＯＳトランジスタの端子間に印加される端子間印加電圧を減少させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００３９】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４０】
図３に示すように、本実施形態のレベルシフト回路１０１は、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。レベルシフト回路１０１は、電源（高電位側電源）ＶＤＤ２から電源電圧Ｖｄｄ２が供給され、入力信号Ｓｉｎが昇圧されて信号のハイレベルが電源電圧Ｖｄｄ２となる出力信号Ｓｏｕｔを出力する。
【００４１】
クロスカップル回路１は、電源（高電位側電源）ＶＤＤ２から電源電圧Ｖｄｄ２が供給される。ＭＯＳトランジスタＰＭＴ２とＭＯＳトランジスタＰＭＴ４の制御端子（ゲート）には、制御電圧Ｖｇ１１（第１制御電圧）が印加される。ＭＯＳトランジスタＮＭＴ１とＭＯＳトランジスタＮＭＴ３の制御端子（ゲート）には、制御電圧Ｖｇ１２（第２制御電圧）が印加される。
【００４２】
ここで、電源電圧Ｖｄｄ２が５Ｖに設定される。制御電圧Ｖｇ１２（第２制御電圧）は、制御電圧Ｖｇ１１（第１制御電圧）よりも高く設定され、例えば制御電圧Ｖｇ１２が３Ｖ、制御電圧Ｖｇ１が１．５Ｖに設定される。
【００４３】
キャパシタＣ１は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。キャパシタＣ１とキャパシタＣ２は、同一容量値に設定される。
【００４４】
キャパシタＣ１は、レベルシフト回路１０１の動作中、ノードＮ２の電圧降下時にノードＮ１の電圧降下をアシストし（降下を早め）、ノードＮ１とノードＮ２間電圧の上昇を抑制する。  キャパシタＣ１は、レベルシフト回路１０１の動作中、ノードＮ２の電圧上昇時にノードＮ１の電圧上昇をアシストする（上昇を早める）。
【００４５】
キャパシタＣ２は、レベルシフト回路１０１の動作中、ノードＮ５の電圧降下時にノードＮ４の電圧降下をアシスト（降下を早める）し、ノードＮ４とノードＮ５間電圧の上昇を抑制する。キャパシタＣ２は、レベルシフト回路１０１の動作中、ノードＮ５の電圧上昇時にノードＮ４の電圧上昇をアシストする（上昇を早める）。
【００４６】
次に、レベルシフト回路の動作について図４乃至６を参照して説明する。図４は、レベルシフト回路のノードＮ４とノードＮ５での信号波形を示す図である。図５（ａ）は立ち下り時の波形であり、図５（ｂ）は立ち下り時のノードＮ４とノードＮ５の間の電圧変化を示す図である。図６（ａ）は立ち上がり時の波形であり、図６（ｂ）は立ち上がり時のノードＮ４とノードＮ５の間の電圧変化を示す図である。図４乃至６では、第１の実施形態のレベルシフト回路１００の特性を破線で示し、本実施形態のレベルシフト回路１０１の特性を実線で示す。なお、第１の実施形態のレベルシフト回路１００には、電源（高電位側電源）ＶＤＤ２から電源電圧Ｖｄｄ２が供給される。
【００４７】
図４に示すように、本実施形態のレベルシフト回路１０１（実線表示）と第１の実施形態のレベルシフト回路１００（破線表示）は、ＭＯＳトランジスタＮＭＴ４がオフしたときにノードＮ４とノードＮ５（出力信号Ｓｏｕｔ）が“Ｖｄｄ２”レベルに設定され、ＭＯＳトランジスタＮＭＴ４がオンしたときにノードＮ４が２．７Ｖに設定され、ノードＮ５（出力信号Ｓｏｕｔ）が“Ｖｓｓ”レベルに設定される。
【００４８】
ＭＯＳトランジスタＮＭＴ４がオフからオンしたとき（信号の立ち下り時）、図５（ａ）に示すように、本実施形態のレベルシフト回路１０１ではキャパシタＣ２設けているので、第１の実施形態のレベルシフト回路１００よりもノードＮ４の電圧降下をアシストする（降下を早める）。
【００４９】
このため、図５（ｂ）に示すように、本実施形態のレベルシフト回路１０１では、第１の実施形態のレベルシフト回路１００よりもノードＮ４とノードＮ５の間の電圧の上昇を抑制することができ、ＭＯＳトランジスタＰＭＴ４の端子間に印加される端子間印加電圧Ｖａｐｐｌをドレイン・ソース間耐圧Ｖｄｓ（例えば、３Ｖ）以内に抑制することができる。これに対して第１の実施形態のレベルシフト回路１００では、ＭＯＳトランジスタＰＭＴ４の端子間に印加される端子間印加電圧Ｖａｐｐｌがドレイン・ソース間耐圧Ｖｄｓ以上となる。
【００５０】
ＭＯＳトランジスタＮＭＴ４がオンからオフしたとき（信号の立ち上がり時）、図６（ａ）に示すように、本実施形態のレベルシフト回路１０１ではキャパシタＣ２設けているので、第１の実施形態のレベルシフト回路１００よりもノードＮ４及びノードＮ４の電圧上昇をアシストする（上昇を早める）。
【００５１】
このため、図６（ｂ）に示すように、本実施形態のレベルシフト回路１０１では、第１の実施形態のレベルシフト回路１００よりもノードＮ４とノードＮ５の間の電圧の上昇を抑制することができ、ＭＯＳトランジスタＰＭＴ４の端子間に印加される端子間印加電圧Ｖａｐｐｌをドレイン・ソース間耐圧Ｖｄｓ（例えば、３Ｖ）以内に抑制することができる。
【００５２】
ここでは、キャパシタＣ２を配置した効果について図４乃至６を用いて説明したが、同様にキャパシタＣ１を配置したことにより、ノードＮ１とノードＮ２での信号の立ち下り／信号の立ち上がりの改善、及びＭＯＳトランジスタＰＭＴ２の端子間に印加される端子間印加電圧Ｖａｐｐｌの抑制を図ることができる。
【００５３】
また、ＭＯＳトランジスタＰＭＴ４の端子（ノードＮ４とノードＮ５）に印加される電圧、端子間（ノードＮ４とノードＮ５の間）電圧について、図４乃至６を用いて説明したが、レベルシフト回路１０１を構成する他のＭＯＳトランジスタも同様に、端子間印加電圧Ｖａｐｐｌを端子間耐圧以内に抑制することができる。
【００５４】
上述したように、本実施形態のレベルシフト回路１０１では、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。キャパシタＣ１は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。  クロスカップル回路１は、電源（高電位側電源）ＶＤＤ２から電源電圧Ｖｄｄ２が供給される。ＭＯＳトランジスタＰＭＴ２とＭＯＳトランジスタＰＭＴ４の制御端子（ゲート）には、制御電圧Ｖｇ１１（第１制御電圧）が印加される。ＭＯＳトランジスタＮＭＴ１とＭＯＳトランジスタＮＭＴ３の制御端子（ゲート）には、制御電圧Ｖｇ１２（第２制御電圧）が印加される。
【００５５】
このため、第１の実施形態よりも電源電圧を大きくしても、レベルシフト回路１０１が破壊されるか或いは信頼性が低下することがなく、高速に正常動作させることができる。
【００５６】
（第３の実施形態）
次に、第３の実施形態に係るレベルシフト回路について、図面を参照して説明する。図７はレベルシフト回路を示す回路図である。
【００５７】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路とノードＮ３の間に第１キャパシタを設け、クロスカップル回路とノードＮ６の間に第２キャパシタを設けて、ＭＯＳトランジスタの端子間に印加される端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００５８】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図７に示すように、本実施形態のレベルシフト回路１０２は、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。
【００６０】
キャパシタＣ１は、一端がノードＮ１に接続され、他端がノードＮ３に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がノードＮ６に接続される。キャパシタＣ１とキャパシタＣ２は、同一容量値に設定される。
【００６１】
キャパシタＣ１は、レベルシフト回路１０２の動作中、ノードＮ３の電圧降下時にノードＮ１の電圧降下をアシストし（降下を早め）、ノードＮ１とノードＮ３間電圧の上昇を抑制する。  キャパシタＣ１は、レベルシフト回路１０２の動作中、ノードＮ３の電圧上昇時にノードＮ１の電圧上昇をアシストする（上昇を早める）。
【００６２】
キャパシタＣ２は、レベルシフト回路１０２の動作中、ノードＮ６の電圧降下時にノードＮ４の電圧降下をアシスト（降下を早める）し、ノードＮ４とノードＮ６間電圧の上昇を抑制する。キャパシタＣ２は、レベルシフト回路１０２の動作中、ノードＮ６の電圧上昇時にノードＮ４の電圧上昇をアシストする（上昇を早める）。
【００６３】
上述したように、本実施形態のレベルシフト回路１０２では、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。キャパシタＣ１は、一端がノードＮ１に接続され、他端がノードＮ３に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がノードＮ６に接続される。
【００６４】
このため、第１及び第２の実施形態と同様な効果を有する。
【００６５】
（第４の実施形態）
次に、第４の実施形態に係るレベルシフト回路について、図面を参照して説明する。図８はレベルシフト回路を示す回路図である。
【００６６】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号がインバータを介して入力されるＭＯＳトランジスタの制御端子の間に第１キャパシタを設け、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの制御端子の間に第２キャパシタを設けて、ＭＯＳトランジスタの端子間に印加される端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００６７】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図８に示すように、本実施形態のレベルシフト回路１０３は、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。
【００６９】
キャパシタＣ１は、一端がノードＮ１に接続され、他端がＭＯＳトランジスタＮＭＴ４の制御端子（ゲート）に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がＭＯＳトランジスタＮＭＴ２の制御端子（ゲート）に接続される。キャパシタＣ１とキャパシタＣ２は、同一容量値に設定される。
【００７０】
キャパシタＣ１は、レベルシフト回路１０３の動作中、ノードＮ３の電圧降下時にノードＮ１の電圧降下をアシストし（降下を早め）、ノードＮ１とノードＮ３間電圧の上昇を抑制する。  キャパシタＣ１は、レベルシフト回路１０３の動作中、ノードＮ３の電圧上昇時にノードＮ１の電圧上昇をアシストする（上昇を早める）。
【００７１】
キャパシタＣ２は、レベルシフト回路１０３の動作中、ノードＮ６の電圧降下時にノードＮ４の電圧降下をアシスト（降下を早める）し、ノードＮ４とノードＮ６間電圧の上昇を抑制する。キャパシタＣ２は、レベルシフト回路１０３の動作中、ノードＮ６の電圧上昇時にノードＮ４の電圧上昇をアシストする（上昇を早める）。
【００７２】
上述したように、本実施形態のレベルシフト回路１０３では、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。  キャパシタＣ１は、一端がノードＮ１に接続され、他端がＭＯＳトランジスタＮＭＴ４の制御端子（ゲート）に接続される。キャパシタＣ２は、一端がノードＮ４に接続され、他端がＭＯＳトランジスタＮＭＴ２の制御端子（ゲート）に接続される。
【００７３】
このため、第１及び第２の実施形態と同様な効果を有する。
【００７４】
（第５の実施形態）
次に、発明の第５の実施形態に係るレベルシフト回路について、図面を参照して説明する。図９はレベルシフト回路を示す回路図である。
【００７５】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路とノードＮ２の間に第１キャパシタを設け、クロスカップル回路とノードＮ５の間に第２キャパシタを設けて、クロスカップル回路とノードＮ３の間に第３キャパシタを設け、クロスカップル回路とノードＮ６の間に第４キャパシタを設けて、ＭＯＳトランジスタの端子間に印加される端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００７６】
以下、第２の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７７】
図９に示すように、本実施形態のレベルシフト回路１０４は、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、キャパシタＣ１１、キャパシタＣ１２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。
【００７８】
キャパシタＣ１１は、一端がノードＮ１に接続され、他端がノードＮ３に接続される。キャパシタＣ１２は、一端がノードＮ４に接続され、他端がノードＮ６に接続される。キャパシタＣ１１とキャパシタＣ１２は、同一容量値に設定される。
【００７９】
キャパシタＣ１１は、レベルシフト回路１０４の動作中、ノードＮ３の電圧降下時にノードＮ１の電圧降下をアシストし（降下を早め）、ノードＮ１とノードＮ３間電圧の上昇を抑制する。  キャパシタＣ１１は、レベルシフト回路１０４の動作中、ノードＮ３の電圧上昇時にノードＮ１の電圧上昇をアシストする（上昇を早める）。
【００８０】
キャパシタＣ１２は、レベルシフト回路１０４の動作中、ノードＮ６の電圧降下時にノードＮ４の電圧降下をアシスト（降下を早める）し、ノードＮ４とノードＮ６間電圧の上昇を抑制する。キャパシタＣ１２は、レベルシフト回路１０２の動作中、ノードＮ６の電圧上昇時にノードＮ４の電圧上昇をアシストする（上昇を早める）。
【００８１】
上述したように、本実施形態のレベルシフト回路１０４では、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、キャパシタＣ１１、キャパシタＣ１２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。キャパシタＣ１１は、一端がノードＮ１に接続され、他端がノードＮ３に接続される。キャパシタＣ１２は、一端がノードＮ４に接続され、他端がノードＮ６に接続される。
【００８２】
このため、第１及び第２の実施形態と同様な効果を有する。
【００８３】
（第６の実施形態）
次に、発明の第６の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１０はレベルシフト回路を示す回路図である。
【００８４】
本実施形態では、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路と入力信号の反転信号が入力されるＭＯＳトランジスタの間に直列接続される２つのＭＯＳトランジスタを設け、クロスカップル回路とノードＮ２の間に第１キャパシタを設け、クロスカップル回路とノードＮ５の間に第２キャパシタを設けて、クロスカップル回路とインバータを介して入力信号が入力されるＭＯＳトランジスタの制御端子の間に第３キャパシタを設け、クロスカップル回路と入力信号が入力されるＭＯＳトランジスタの制御端子の間に第４キャパシタを設けて、ＭＯＳトランジスタの端子間に印加される端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００８５】
以下、第２の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８６】
図１０に示すように、本実施形態のレベルシフト回路１０５は、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、キャパシタＣ１１、キャパシタＣ１２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４を含む。
【００８７】
キャパシタＣ１１は、一端がノードＮ１に接続され、他端がＭＯＳトランジスタＮＭＴ４の制御端子（ゲート）に接続される。キャパシタＣ１２は、一端がノードＮ４に接続され、他端がＭＯＳトランジスタＮＭＴ２の制御端子（ゲート）に接続される。キャパシタＣ１１とキャパシタＣ１２は、同一容量値に設定される。
【００８８】
レベルシフト回路１０５では、キャパシタＣ１、キャパシタＣ２、キャパシタＣ１１、キャパシタＣ１２により、ＭＯＳトランジスタＰＭＴ１乃至４、ＭＯＳトランジスタＮＭＴ１乃至４の各端子間に印加される端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善している。
【００８９】
上述したように、本実施形態のレベルシフト回路１０５では、クロスカップル回路１、インバータＩＮＶ１、キャパシタＣ１、キャパシタＣ２、キャパシタＣ１１、キャパシタＣ１２、ＭＯＳトランジスタＮＭＴ１乃至４、ＭＯＳトランジスタＰＭＴ２、ＭＯＳトランジスタＰＭＴ４が設けられる。
【００９０】
このため、第１及び第２の実施形態と同様な効果を有する。
【００９１】
なお、第１乃至第６の実施形態のレベルシフト回路について説明したが、必ずしもこれに限定されるものではない。例えば、図１１に示す第２の変形例のレベルシフト回路１０１ａのように、第２の実施形態のキャパシタの代わりにダイオードを用いてもよい。
【００９２】
具体的には、第２の変形例のレベルシフト回路１０１ａでは、ダイオードＤ１とダイオードＤ２が設けられる。ダイオードＤ１は、カソードがノードＮ１に接続され、アノードがノードＮ２に接続される。ダイオードＤ２は、カソードがノードＮ４に接続され、アノードがノードＮ５に接続される。ダイオードＤ１とダイオードＤ２は第２の実施形態のキャパシタＣ１とキャパシタＣ２と同様に、端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善する。
【００９３】
また、図１２に示す第２の変形例のレベルシフト回路１０１ｂのように、第２の実施形態のキャパシタの代わりにＭＯＳ型キャパシタを用いてもよい。
【００９４】
具体的には、第２の変形例のレベルシフト回路１０１ｂでは、ＭＯＳ型キャパシタＭＯＳＣ１とＭＯＳ型キャパシタＭＯＳＣ２が設けられる。ＭＯＳ型キャパシタＭＯＳＣ１は、ゲートがノードＮ１に接続され、ソース、ドレイン、及び基板がノードＮ２に接続される。ＭＯＳ型キャパシタＭＯＳＣ２は、ゲートがノードＮ４に接続され、ソース、ドレイン、及び基板がノードＮ５に接続される。ＭＯＳ型キャパシタＭＯＳＣ１とＭＯＳ型キャパシタＭＯＳＣ２は第２の実施形態のキャパシタＣ１とキャパシタＣ２と同様に、端子間印加電圧を緩和させながら、信号の立ち上がり特性及び立ち下り特性を改善する。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１  クロスカップル回路
２  カレントミラー回路
１００〜１００５、１００ａ、１０１ａ、１０１ｂ  レベルシフト回路
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２  キャパシタ
Ｄ１、Ｄ２  ダイオード
ＩＮＶ１  インバータ
Ｎ１〜６  ノード
ＮＭＴ１〜４、ＰＭＴ１〜６  ＭＯＳトランジスタ
ＭＯＳＣ１、ＭＯＳＣ２  ＭＯＳ型キャパシタ
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
ＶＤＤ１、ＶＤＤ２  電源（高電位側電源）
Ｖｇ１、Ｖｇ２、Ｖｇ１１、Ｖｇ１２  制御電圧
Ｖｓｓ  接地電位（低電位側電源）
【図１】
2019140476.tif 000003
【図２】
2019140476.tif 000004
【図３】
2019140476.tif 000005
【図４】
2019140476.tif 000006
【図５】
2019140476.tif 000007
【図６】
2019140476.tif 000008
【図７】
2019140476.tif 000009
【図８】
2019140476.tif 000010
【図９】
2019140476.tif 000011
【図１０】
2019140476.tif 000012
【図１１】
2019140476.tif 000013
【図１２】
2019140476.tif 000014
【図１３】
2019140476.tif 000015