(57)【要約】【課題】正常動作において電源電圧が低下した場合に過電流状態の誤検出を防止して動作性を確保する。【解決手段】半導体装置Ｓは、負荷２を駆動するためのパワー半導体スイッチング素子１と、パワー半導体スイッチング素子１の出力電圧値と、過電流状態を示す閾値とを比較し、比較結果を判別用信号として制御回路に出力する比較回路３と、パワー半導体スイッチング素子１の出力電圧が、該パワー半導体スイッチング素子１がターンオンしてから正常オンしていると判別される所定の電圧値に上昇するまでの遅延時間後に判別用信号を制御回路に出力するフィルタ回路４と、パワー半導体スイッチング素子１の正常オン時に電源ＶＣＣの電圧が低下したときに、パワー半導体スイッチング素子１のターンオン時間、遅延時間、あるいは判別用信号の電圧値を変化させて制御回路での過電流状態の誤検出を防止する誤検出防止用回路１１、２１、３１、４１と、を備える。【選択図】        図７
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【特許請求の範囲】
【請求項１】
スイッチングによって電源からの電力で負荷を駆動するパワー半導体スイッチング素子を備え、当該パワー半導体スイッチング素子が正常オンしているか否かの検出を行う制御回路へ当該検出のための判別用信号を出力する半導体装置であって、
前記パワー半導体スイッチング素子の出力電圧の値と、当該パワー半導体スイッチング素子の過電流状態を示す閾値とを比較して、この比較結果を前記判別用信号として出力する比較回路と、
前記比較回路の出力側に設けられ、前記パワー半導体スイッチング素子の出力電圧が、該パワー半導体スイッチング素子がターンオンしてから正常オンしていると判別される所定の電圧値に上昇するまでの遅延時間後に前記判別用信号を前記制御回路へ出力するフィルタ回路と、
前記パワー半導体スイッチング素子の正常オン時に前記電源の電圧が低下したときに、前記パワー半導体スイッチング素子のターンオン時間、前記遅延時間、あるいは前記判別用信号の電圧値を変化させることで前記制御回路での過電流状態の誤検出を防止する誤検出防止用回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記誤検出防止用回路は、
前記電源に接続されて当該電源の電圧の低下を検出する電源電圧低下検出回路と、
出力端子が前記フィルタ回路に接続され、一方の入力端子が前記電源電圧低下検出回路に接続され、他方の入力端子が前記比較回路の出力端子に接続されるＯＲゲートと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記誤検出防止用回路は、前記遅延時間が前記ターンオン時間より常に長くなるように、前記遅延時間または前記ターンオン時間を変化させることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記誤検出防止用回路は、前記電源と前記パワー半導体スイッチング素子との間に設けられた定電流源と、一端が前記定電流源と前記パワー半導体スイッチング素子との間に接続され、他端が接地されたキャパシタと、を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記誤検出防止用回路は、さらに、カソードが前記電源に接続され、アノードが接地されて前記電源電圧をクランプするダイオードを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記パワー半導体スイッチング素子は、負荷の高電位側に配置されたＮ型パワーＭＯＳＦＥＴであり、
前記誤検出防止用回路は、前記パワー半導体スイッチング素子のゲートに印加される電圧を昇圧することで、前記パワー半導体スイッチング素子の前記ターンオン時間を前記遅延時間よりも短くするチャージポンプ回路を備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記誤検出防止用回路は、さらに、前記チャージポンプ回路の内部グランドと、半導体装置の外部のグランドとの間に配置され、前記電源電圧の低下時に前記内部グランドの電荷を前記外部グランドに引き抜いて当該内部グランドの電位を低下させることで、前記チャージポンプ回路の出力を安定化させるための内部グランド回路を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部グランド回路は、
カソードが前記電源に接続されたダイオードと、
ソースが前記内部グランドに接続され、ドレインが前記外部グランドに接続され、ゲートが前記ダイオードのアノードに接続されたＰ型ＭＯＳＦＥＴと、
ドレインが前記Ｐ型ＭＯＳＦＥＴのゲートに接続され、ソースが前記外部グランドに接続され、ゲートが前記ソースに接続されたノーマリオン型のＮ型ＭＯＳＦＥＴと、
ドレインが前記Ｐ型ＭＯＳＦＥＴのソース及び前記内部グランドに接続され、ソースが前記外部グランドに接続されたノーマリオフ型のＮ型ＭＯＳＦＥＴと、
を含んで構成されることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動用の半導体装置に関し、より具体的には、正常動作において電源電圧が低下した場合に過電流状態の誤検出を防止して動作性を確保した半導体装置に関する。
【背景技術】
【０００２】
パワー半導体スイッチング素子のスイッチング動作によって電源からの電力で負荷を駆動する半導体装置では、パワー半導体スイッチング素子に過電流が流れることで素子破壊が生じることを防止するため、保護機能を有するものがある（例えば、特許文献１及び２参照）。
【０００３】
この種の半導体装置では、パワー半導体スイッチング素子の出力電圧値が、所定の閾値よりも高いか、低いかに基づいてパワー半導体スイッチング素子に過電流が流れているか否かを判別している。しかしながら、パワー半導体スイッチング素子がターンオンした当初は、その出力電圧が、正常にオンしていると判別される所定の電圧値よりも低いので、この状態で判別が行われると正常にオンしていないと誤判別、つまり、過電流状態が誤検出されるおそれがある。そこで、遅延時間を設けるためのフィルタを適用し、パワー半導体スイッチング素子がターンオンしてから遅延時間が経過した後、つまり、出力電圧が正常にオンしていると判別される所定の電圧値まで上昇した後に、出力電圧値と閾値との比較結果を、判別を行う制御回路側に出力するようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１３８５２１号公報
【特許文献２】国際公開第２０１６／１４３３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、正常動作において、何らかの理由によって電源電圧自体が低下する場合がある。この場合、フィルタによって設けられた遅延時間経過後も、パワー半導体スイッチング素子の出力電圧が、正常にオンしていると判別される所定の電圧値まで上昇しないので、過電流状態の誤検出が生じ、半導体装置全体で正常に動作できないおそれがあった。
【０００６】
本発明は上記実情を鑑みてなされたものであって、その目的は、正常動作において電源電圧が低下した場合に過電流状態の誤検出を防止して動作性を確保した半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明の一の観点に係る半導体装置は、スイッチングによって電源からの電力で負荷を駆動するパワー半導体スイッチング素子を備え、当該パワー半導体スイッチング素子が正常オンしているか否かの検出を行う制御回路へ当該検出のための判別用信号を出力する半導体装置であって、
前記パワー半導体スイッチング素子の出力電圧の値と、当該パワー半導体スイッチング素子の過電流状態を示す閾値とを比較して、この比較結果を前記判別用信号として出力する比較回路と、
前記比較回路の出力側に設けられ、前記パワー半導体スイッチング素子の出力電圧が、該パワー半導体スイッチング素子がターンオンしてから正常オンしていると判別される所定の電圧値に上昇するまでの遅延時間後に前記判別用信号として前記制御回路に出力するフィルタ回路と、
前記パワー半導体スイッチング素子の正常オン時に前記電源の電圧が低下したときに、前記パワー半導体スイッチング素子のターンオン時間、前記遅延時間、あるいは前記判別用信号の電圧値を変化させることで前記制御回路での過電流状態の誤検出を防止する誤検出防止用回路と、を備えたことを特徴とする。
【０００８】
パワー半導体スイッチング素子のスイッチングによって負荷を駆動する半導体装置では、このパワー半導体スイッチング素子の出力電圧値と所定の閾値とを比較することで、パワー半導体スイッチング素子に過電流が流れているか否かが検出され、過電流によるパワー半導体スイッチング素子の素子破壊を防いでいる。パワー半導体スイッチング素子がターンオンした当初は、その出力電圧値は正常にオンしていると判別される所定の電圧値よりも低い。この状態で比較回路においてこの出力電圧値と閾値とを比較させると、正常にオンしていないと判別されるおそれがある。そこで、フィルタ回路を設けてこのフィルタ回路で設定された遅延時間後、つまり、出力電圧値が正常にオンしていると判別される所定の電圧値となった後に、比較回路の比較結果を制御回路側へ出力させることで過電流状態の誤検出を防止している。
しかしながら、半導体装置が正常に動作をしていても、何らかの原因で、電源電圧が低下する場合がある。この場合、遅延時間後においても、パワー半導体スイッチング素子の出力電圧が、正常にオンしていると判別される所定の電圧値まで上昇しない。このような場合において、過電流状態の誤検出を防止するため、過電流状態の誤検出を防止するための誤検出防止用回路を設けた。
誤検出の防止の態様としては、遅延時間について、電源電圧が低下してもパワー半導体スイッチング素子の出力電圧値が正常にオンしていると判別される所定の電圧値になるまで遅延時間を延長させるようにした。また、ターンオン時間について、出力電圧が低下しても遅延時間内にパワー半導体スイッチング素子をオンさせてターンオンに要する時間が遅延時間よりも長くならないようにした。さらに、フィルタ回路の出力について、電源電圧の低下時に比較回路からフィルタ回路へ入力される比較結果を示す信号、つまり、比較回路からの判別用信号の電圧値を変化させるようにした。これにより、正常動作において電源電圧が低下した場合であっても、過電流状態の誤検出が防止できるようになり、ひいては、動作性を確保できるようにした。
【発明の効果】
【０００９】
本発明によれば、正常動作において電源電圧が低下した場合に過電流状態の誤検出を防止して動作性を確保した半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の基本原理を説明するための回路図である。
【図２】本発明の基本原理を説明するための、出力電圧の特性を示す図である。
【図３】本発明の基本原理を説明するための、フィルタ回路による遅延時間とターンオン時間との電源電圧依存性を示すグラフである。
【図４】図４（ａ）は、本発明の第１の実施の形態に係る回路構成を示す回路図であり、図４（ｂ）は当該回路構成の特性を示すグラフである。
【図５】図５（ａ）は、本発明の第１の実施の形態に係る回路構成を示す回路図であり、図５（ｂ）は、当該回路構成の特性を示すグラフである。
【図６】本発明の第２の実施の形態に係る回路構成を示す回路図である。
【図７】本発明の第３の実施の形態に係る回路構成を示す回路図である。
【図８】本発明の第３の実施の形態に係る回路構成を示す回路図である。
【図９】本発明の第４の実施の形態に係る回路構成を示す回路図である。
【図１０】図９に示す電源電圧低下検出回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の各実施の形態について、図面を参照して説明する。最初に、本発明の基本原理について、図１乃至図３を参照して詳細に説明する。
【００１２】
（基本原理）
まず、本発明の原理を説明するため、基本的な回路構成について図１を参照して説明する。
本発明に係る半導体装置は、例えば、電気自動車のエンジン、トランスミッション、ブレーキ等の電装システムに適用されるＩＰＳ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）である。
図１に示すように、この半導体装置Ｓは、主に、例えばフェールセーフの観点からノーマリオフ型であってＮ型のパワーＭＯＳＦＥＴ１と、電源ＶＣＣと、コンパレータ３と、フィルタ回路４と、ターンオフ用ＭＯＳＦＥＴ７とを備え、パワーＭＯＳＦＥＴ１を、ゲート駆動回路（後述する第３の実施の形態において、図７のゲート駆動回路９）からゲートに供給される駆動信号に応じてオン、オフさせることで、バッテリ等の電源ＶＣＣの電力で上記電装システム内の負荷２を駆動する。このゲート駆動回路は、電気自動車のＥＣＵ等の制御回路（後述する第３の実施の形態において、図７の制御回路８）から供給されたオン・オフ信号に基づいて上記の駆動信号を生成する。なお、図１に示す回路構成は、パワーＭＯＳＦＥＴ１が負荷２よりも電源ＶＣＣ側、つまり、負荷２の高電位側に配置されたハイサイドスイッチである場合の回路構成の一例である。
【００１３】
そして、コンパレータ３でパワーＭＯＳＦＥＴ１の出力電圧値と、例えばこのパワーＭＯＳＦＥＴ１に流せる定格電流やパワーＭＯＳＦＥＴ１の加熱温度に基づいて適宜に設定される閾値とを比較して、出力電圧値が、閾値よりも高ければ、制御回路は、パワーＭＯＳＦＥＴ１が正常にオンしていると判別する。一方、出力電圧値が、閾値よりも低い場合には、過電流状態と判別される。つまり、コンパレータ３は、パワーＭＯＳＦＥＴ１の出力電圧値と、閾値とを比較することで、制御回路側でパワーＭＯＳＦＥＴ１が正常にオンしているか否かを判別するための比較回路である。この場合、パワーＭＯＳＦＥＴ１は、例えば、過電流によって素子破壊を起こさないように、オフされる。具体的には、制御回路からのオン信号をターンオフ用のＭＯＳＦＥＴ７のゲートに印加してオンさせてパワーＭＯＳＦＥＴ１のゲートと内部グランドＧＮＤとの間を導通させ、パワーＭＯＳＦＥＴ１のゲートの電荷を引き抜いてパワーＭＯＳＦＥＴ１をオフさせる。
【００１４】
接続関係について説明する。パワーＭＯＳＦＥＴ１は、ドレインが電源ＶＣＣに接続され、ソースが出力端子５を介して負荷２に接続されるとともに、コンパレータ３の非反転入力端子に接続される。負荷２の他端は接地される。また、パワーＭＯＳＦＥＴ１のゲートは、ゲート駆動回路等を介して制御回路に接続されるとともに、ターンオフ用ＭＯＳＦＥＴ７のドレインに接続される。ターンオフ用ＭＯＳＦＥＴ７のソースは、内部グランドＧＮＤに接続され、ゲートは上記の制御回路に接続される。コンパレータ３は、反転入力端子が、閾値電圧を生成するための基準電圧ＶＣＣを出力する基準電圧源６に接続され、出力端子がフィルタ回路４の入力端子に接続される。フィルタ回路４の出力端子は、半導体装置Ｓの制御のための各種の回路を介して上記の制御回路に接続される。
【００１５】
上記のゲート駆動回路や制御回路等は一例であり、本発明の目的を達成できるのであれば任意の回路構成を適宜採用可能である。
【００１６】
次に、以上の構成を有する半導体装置Ｓの動作について、図２を参照して説明する。上記のように、コンパレータ３が、パワーＭＯＳＦＥＴ１の出力電圧ＶＯＵＴの電圧値が、基準電圧ＶＯＣの電圧値（上記の閾値）よりも高いか、低いかを比較することで、制御回路側においてパワーＭＯＳＦＥＴ１の過電流状態が判別される。具体例を挙げると、パワーＭＯＳＦＥＴ１のオン抵抗が１００ｍΩで、設定された過電流検出値が２Ａの場合、ＶＯＵＴ≧ＶＯＣ（＝電源ＶＣＣ電圧−１００（ｍΩ）×２（Ａ））であれば、正常にオンしていると判別され、ＶＯＵＴ＜ＶＯＣであれば、過電流状態と判別される。
【００１７】
図２に示すオン信号ＩＮに応じてパワーＭＯＳＦＥＴ１がターンオンした当初は、出力電圧ＶＯＵＴは低い。つまり、正常にオンしていると判別される所定の電圧値まで上昇していない。この状態で出力電圧ＯＵＴの電圧値と基準電圧ＶＯＣの電圧値との比較結果を制御回路側へ出力した場合には、適切な状態判別が行えない。そこで、図１に示すフィルタ回路４を設けて、所定の時間、つまり、パワーＭＯＳＦＥＴ１が正常にターンオンして出力電圧ＶＯＵＴが正常にオンしていると判別される所定の電圧値に上昇するまでの遅延時間Ｄを設定し、この遅延時間Ｄの経過後にコンパレータ３の比較結果が上記の制御回路側へ出力されるようにすることで、過電流状態の誤検出を防止している。
【００１８】
しかしながら、正常に動作をしていても、何らかの原因で電源ＶＣＣの電圧が低下する場合がある。この場合、パワーＭＯＳＦＥＴ１のターンオン動作に遅れが生じ、図２の破線で示すように、遅延時間Ｄの経過後も、出力電圧ＶＯＵＴが正常にオンしていると判別される所定の電圧値まで上昇しない。この状態の出力電圧ＶＯＵＴに基づいて制御回路側で過電流状態の判別が行われると、電源ＶＣＣの電圧が低下したのみで半導体装置Ｓは正常に動作をしているにも関わらず、過電流状態の誤検出が生じ得る。
【００１９】
この点について、図３のグラフを参照して別の観点から詳細に説明する。縦軸を時間、横軸を電源ＶＣＣの電圧とした図３のグラフは、フィルタ回路４による遅延時間と、ターンオン時間との電源電圧依存性を示す。上記のように電源ＶＣＣの電圧が低下した場合、フィルタ回路４の動作性が悪化し、フィルタ回路４による遅延時間が伸びる。また、電源ＶＣＣの電圧が低下した場合、パワーＭＯＳＦＥＴ１のターンオン時間、つまり、正常にオンしていると判別される所定の電圧値の出力電圧ＶＯＵＴが得られるようになるまでの時間が長くなる。そのため、電源ＶＣＣの電圧に依存するターンオン時間を表す線分Ｌ１と、電源ＶＣＣの電圧に依存するフィルタ回路４による遅延時間を表す線分Ｌ２とに、重なりが生じるようになる。これらの線分の位置関係を変更し、当該重なりを抑制することができれば、正常動作において電源ＶＣＣの電圧が低下した場合であっても、半導体装置Ｓの動作性を確保できるようになる。本発明は、このような重なりを抑制する回路構成を採用し、半導体装置Ｓの動作性を確保できるようにしている。換言すると、電源ＶＣＣの電圧が低下した場合であっても、パワーＭＯＳＦＥＴ１のターンオン時間を表す線分Ｌ１と、フィルタ回路４による遅延時間を表す線分Ｌ２との位置関係を変えて、２つの線分が交差しないようにしている。また、電源ＶＣＣの電圧が低下した場合に、上記の比較結果を示すコンパレータ３の出力信号の電圧値を変化させることで、制御回路側での過電流状態の誤検出を防止している。以下、このような作用を実現する各実施の形態について、詳細に説明する。
【００２０】
（第１の実施の形態）
第１の実施の形態について、図４（ａ）〜図５（ｂ）を参照して説明する。第１の実施の形態は、正常動作において電源ＶＣＣの電圧が低下した場合に、図３に示す遅延時間を表す線分Ｌ２が、ターンオン時間を表す線分Ｌ１に重ならないようにした誤検出防止用回路に関する。換言すると、電源ＶＣＣの電圧が低下した場合であっても、パワーＭＯＳＦＥＴ１の出力電圧が、当該パワーＭＯＳＦＥＴ１が正常にオンしていると判別される所定の電圧値になるまでフィルタ回路４による遅延時間を延長することで、過電流状態の誤検出を防止している。以下、この回路構成を第１の誤検出防止用回路１１と称する。この第１の誤検出防止用回路１１は、図４（ａ）に示すように、定電流源１１１と、キャパシタ１１２とを備える。これ以外の構成要素については、上記と同様であるので、以下では図示及び説明を省略する。
【００２１】
定電流源１１１は、例えばＭＯＳＦＥＴを含んで構成された回路であり、入力端が電源ＶＣＣに接続され、出力端がパワーＭＯＳＦＥＴ１のドレインに接続される。キャパシタ１１２は、電源ＶＣＣの電圧安定化のための素子であり、その一端が定電流源１１１の他端とパワーＭＯＳＦＥＴ１のドレインとの間に接続され、その他端が内部グランドＧＮＤに接地される。
【００２２】
この第１の誤検出防止用回路１１は、図４（ｂ）に示すように、フィルタ回路４による遅延時間の一定化に寄与する。つまり、遅延時間の、電源ＶＣＣの電圧の大きさに対する依存性を低減することができる。
【００２３】
また、この第１の誤検出防止用回路１１は、さらに、図５（ａ）に示すように、カソードが電源ＶＣＣ及び定電流源１１１の入力端に接続され、アノードが内部グランドＧＮＤに接地されたダイオード１１３を備えてもよい。この構成の場合、ダイオード１１３が電源ＶＣＣの電圧をクランプする。これにより、図４（ａ）に示す構成と相まって、フィルタ回路４による遅延時間を一定化する。また、電源ＶＣＣの電圧が低下した場合、ダイオード１１３による電圧クランプにより、図５（ｂ）に示すように、フィルタ回路４による遅延時間を伸ばすことができる。つまり、図３のグラフにおいて、フィルタ回路４による遅延時間を表す線分Ｌ２を、ターンオン時間を表す線分Ｌ１に対して図中の右側へシフトさせ、両線分の重なりを防止する。換言すると、この第１の誤検出防止用回路１１は、電源ＶＣＣの電圧が低下した場合であっても、フィルタ回路４による遅延時間が、パワーＭＯＳＦＥＴ１のターンオン時間よりも常に長くなるように遅延時間を変化させる。これにより、正常動作において、電源ＶＣＣの電圧が何らかの原因で低下した場合であっても、フィルタ回路４の遅延時間を延長させて、その間にパワーＭＯＳＦＥＴ１の出力電圧ＶＯＵＴを、正常にオンしていると判別される所定の電圧値にまで上昇させることができるようになる。従って、正常動作において電源ＶＣＣの電圧が低下した場合であっても、過電流状態の誤検出を防止して、半導体装置Ｓの動作性を確保できる。
【００２４】
また、第１の誤検出防止用回路１１は、比較的簡易な構成であるので、例えば、半導体装置Ｓのチップレイアウトを大幅に変更することなく上記の効果を達成できる、といった利点もある。
【００２５】
（第２の実施の形態）
次に、第２の実施の形態について、図６を参照して詳細に説明する。第２の実施の形態は、正常動作において電源ＶＣＣの電圧が低下した場合に、図３に示すターンオン時間を表す線分Ｌ１を、同図において左側にシフトすることで、フィルタ回路４による遅延時間を表す線分Ｌ２との重なりを抑制する第２の誤検出防止用回路２１に関する。換言すると、電源ＶＣＣの電圧が低下した場合であっても、パワーＭＯＳＦＥＴ１のターンオン時間が延長することなく、フィルタ回路４によって設定された遅延時間内に当該パワーＭＯＳＦＥＴ１をターンオンさせて過電流状態の誤検出を防止している。この第２の誤検出防止用回路２１は、いわゆるチャージポンプであり、電源ＶＣＣの電圧が低下した場合であっても当該電圧を昇圧してパワーＭＯＳＦＥＴ１のゲートに印加する。以下、説明の便宜上、この第２の誤検出防止用回路２１を、チャージポンプ回路２１と称する。
【００２６】
例えば、本発明の半導体装置ＳであるＩＰＳを、電気自動車の電装システムにおけるハイサイド側ＩＰＳとして適用する場合、Ｎ型ＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ１を完全にオンさせるためには、回路構成上そのドレインよりも高い電圧が必要である。ドレインの電圧は、電源ＶＣＣの電圧であり、回路内で一番高い電圧である。そこで、電源ＶＣＣの電圧よりも高い電圧を得るため、本実施の形態ではチャージポンプ回路２１を採用している。
【００２７】
（構成）
このチャージポンプ回路２１について、さらに説明する。チャージポンプ回路２１は、チャージアップ部２１ａと、発振部２１ｂとから構成される。チャージアップ部２１ａは、それぞれダイオードとキャパシタとの直列回路である第１乃至第３の直列回路２１１〜２１３と、隣接する各直列回路２１１〜２１３を接続するダイオード２１４、２１５と、チャージポンプ回路２１が出力する電圧を電気自動車のＥＣＵ等の制御回路からの制御信号に応じてパワーＭＯＳＦＥＴ１をオン、オフするゲート駆動回路（図示せず）に印加するダイオード２１６と、を備える。各直列回路２１１〜２１３は、それぞれ、ダイオード２１１Ｄ〜２１３Ｄと、キャパシタ２１１Ｃ〜２１３Ｃとを備える。各ダイオード２１１Ｄ〜２１３Ｄのアノードが電源ＶＣＣに接続され、カソードが各キャパシタ２１１Ｃ〜２１３Ｃの一端に接続される。
【００２８】
ダイオード２１４は、アノードがダイオード２１１Ｄのカソードとキャパシタ２１１Ｃの一端との間に接続され、カソードがダイオード２１２Ｄのカソードとキャパシタ２１２Ｃとの間に接続される。
同様に、ダイオード２１５は、アノードがダイオード２１２Ｄのカソードとキャパシタ２１２Ｃの一端との間に接続され、カソードがダイオード２１３Ｄのカソードとキャパシタ２１３Ｃとの間に接続される。
ダイオード２１６は、アノードがダイオード２１３Ｄのカソードとキャパシタ２１３Ｃの一端との間に接続され、カソードがゲート駆動回路等を介してパワーＭＯＳＦＥＴ１のゲートに接続される。
【００２９】
発振部２１ｂは、第１乃至第３のインバータ（ＮＯＴゲート）２２乃至２４と、発振器２５とを備える。第１のインバータ２２の出力端子は、第１の直列回路２１１におけるキャパシタ２１１Ｃの他端と、第３の直列回路２１３におけるキャパシタ２１３Ｃの他端とに接続され、第２のインバータ２３の出力端子は、第２の直列回路２１２におけるキャパシタ２１２Ｃの他端に接続される。第３のインバータ２４の出力端子は、第２のインバータ２３の入力端子に接続される。
第１及び第３のインバータ２２、２４の入力端子は、それぞれ、発振器２５の出力端子に接続される。
発振器２５は、電気自動車のＥＣＵ等の制御回路からのオン・オフ信号に基づいて、ＨレベルあるいはＬレベルのパルス信号、例えば、ＰＦＭ（パルス周波数変調）パルスを生成して第１及び第３のインバータ２２、２４に供給する。
【００３０】
（作用・効果）
このような構成のチャージポンプ回路２１の作用及び効果について説明する。発振部２１ｂにおいて、発振器２５からのパルス信号がＨレベルの場合、第１のインバータ２２はＬレベルの信号を出力する。そのため、電源ＶＣＣと内部グランドＧＮＤとの間がキャパシタ２１１Ｃを介して導通するので、電源ＶＣＣから第１のダイオード２１１Ｄを介して流れる電流によってキャパシタ２１１Ｃが充電される。キャパシタ２１３Ｃについても同様である。
【００３１】
次に、発振器２５からのパルス信号がＬレベルの場合、第３のインバータ２４はＨレベルの信号を出力し、その信号が入力された第２のインバータ２３は、Ｌレベルの信号を出力する。そのため、電源ＶＣＣと内部グランドＧＮＤとの間がキャパシタ２１２Ｃを介して導通するので、電源ＶＣＣからダイオード２１２Ｄを介して流れる電流によってキャパシタ２１２Ｃが充電される。一方、第１のインバータ２２はＨレベルの信号を出力する。そのため、キャパシタ２１１Ｃに蓄積された電荷が電源ＶＣＣの電圧に重畳されてダイオード２１４乃至２１６を介して図示しないゲート駆動回路に供給される。同様に、キャパシタ２１３Ｃに蓄積された電荷がダイオード２１６を介してゲート駆動回路に出力される。
【００３２】
発振器２５からのパルス信号が再度Ｈレベルの場合に、キャパシタ２１２Ｃに蓄積された電荷が電源ＶＣＣの電圧に重畳されてダイオード２１５及び２１６を介してゲート駆動回路に供給される。また、上記のように、キャパシタ２１１Ｃ及びキャパシタ２１３Ｃが再度充電される。
【００３３】
このようなキャパシタ２１１Ｃ〜２１３Ｃの充電、放電を繰り返すことで、電源ＶＣＣの電圧に、キャパシタ２１１Ｃ等が放電した電荷が重畳され、ゲート駆動回路等を介してパワーＭＯＳＦＥＴ１のゲートに印加される。つまり、このチャージポンプ回路２１は、電源ＶＣＣの電圧が低下した場合であっても、パワーＭＯＳＦＥＴ１のターンオン時間を、フィルタ回路４による遅延時間よりも常に短くなるようにターンオン時間を変化する。逆に言うと、電源ＶＣＣの電圧の全領域において、遅延時間がターンオン時間より常に長くなるようにしている。従って、電源ＶＣＣの電圧が低下した場合であっても、パワーＭＯＳＦＥＴ１のターンオン動作を改善することで、半導体装置Ｓの過電流状態の誤検出を防止し、ひいては、動作性を確保している。
【００３４】
また、チャージポンプ回路２１の構成要素として必要となる外付け部品は、キャパシタ２１１Ｃ〜２１３Ｃのみであるので、チャージポンプ回路２１自体の省スペース化、設計が容易である、といった利点もある。
なお、チャージポンプ回路２１のコンデンサ２１１Ｃ等の数については任意であり、例えば、チャージポンプ回路２１の出力電圧が所望の電圧値となり、またパワーＭＯＳＦＥＴ１のゲート耐圧を超えないように、コンデンサ２１１Ｃ等の数や容量を適宜設計すると好適である。
【００３５】
（第３の実施の形態）
次に、第３の実施の形態について、図７及び図８を参照して詳細に説明する。第３の実施の形態は、第２の実施の形態のチャージポンプ回路（第２の誤検出防止用回路）２１の能力を向上させて、電源ＶＣＣの電圧が低下した場合であっても半導体装置Ｓの動作性を確保した第３の誤検出防止用回路３１に関する。以下、この第３の誤検出防止用回路３１を、内部グランド回路３１と称する。図７に示すように、この内部グランド回路３１は、チャージポンプ回路２１、より具体的には、図６に示す第１乃至第３のインバータ２２乃至２３の内部グランドＧＮＤと、外部グランドとの間に接続され、内部グランドＧＮＤの電位を略０Ｖまで低下させることでチャージポンプ回路２１の昇圧動作を向上する。このような内部グランド回路３１の構成の一例を、図８に示す。なお、図７に示す回路構成は本発明の理解の一助となることを目的とするものであり、実際の用途においては図示する構成要件以外にも、レベルシフト回路等の半導体装置Ｓの制御のための各種の回路が含まれるが、本発明の理解を容易とするため図示を省略している。
【００３６】
（構成）
図８に示すように、この内部グランド回路３１は、第１のＭＯＳＦＥＴ３１１と、第１乃至第４のダイオード３１２乃至３１５と、第２乃至第５のＭＯＳＦＥＴ３１６乃至３１９と、第６及び第７のＭＯＳＦＥＴ３２０、３２１とを備える。
【００３７】
第１のＭＯＳＦＥＴ３１１は、例えば、エンハンスメント型（ノーマリオフ型）のＰ−ＭＯＳＦＥＴである。第２乃至第５のＭＯＳＦＥＴ３１６乃至３１９は、例えば、デプレッション型（ノーマリオン型）のＮ−ＭＯＳＦＥＴである。第６及び第７のＭＯＳＦＥＴ３２０、３２１は、例えば、エンハンスメント型のＮ−ＭＯＳＦＥＴである。
【００３８】
接続関係について、詳細に説明する。
第１のＭＯＳＦＥＴ３１１は、電位的に、内部グランドＧＮＤを電源ＶＣＣ基準で形成し、ソースフォロワとして動作するような接続関係を有する。具体的には、第１のＭＯＳＦＥＴ３１１は、そのソースが図６に示す内部グランドＧＮＤ及び第６のＭＯＳＦＥＴ３２０のドレインに接続され、そのドレインが図７に示すグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地され、ゲートが第１のダイオード３１２のアノード及び第２のＭＯＳＦＥＴ３１６のドレインに接続される。第１のダイオード３１２のカソードは、電源ＶＣＣに接続される。
【００３９】
第２のＭＯＳＦＥＴ３１６は、ソースが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地され、ゲートがそのソースに接続される。第３のＭＯＳＦＥＴ３１７は、ドレインが電源ＶＣＣに接続され、ソースが第２のダイオード３１３のカソードに接続され、ゲートがそのソースに接続される。第４のＭＯＳＦＥＴ３１８は、ドレインが第５のダイオード３１５のアノードに接続され、ソースが第５のＭＯＳＦＥＴ３１９のドレインに接続され、ゲートがそのソースに接続される。第５のＭＯＳＦＥＴ３１９は、ソースが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地され、ドレインがそのソースに接続される。
【００４０】
第６のＭＯＳＦＥＴ３２０は、ドレインが第１のＭＯＳＦＥＴ３１１のドレインと共に内部グランドＧＮＤに接地され、ソースが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地され、ドレインが第３のＭＯＳＦＥＴ３１７のソースと第２のダイオードのカソードとの間に接続される。第７のＭＯＳＦＥＴ３２１は、ドレインが第６のＭＯＳＦＥＴ３２０のゲートに接続され、ソースが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地され、ゲートが第４のＭＯＳＦＥＴ３１８のソースと第５のＭＯＳＦＥＴ３１９のドレインとの間に接続される。
【００４１】
第２のダイオード３１３は、アノードが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接地される。第３のダイオード３１４は、アノードが図７のグランド端子１０を介して外部グランドＧＮＤ＿ＥＸに接続され、カソードが第７のＭＯＳＦＥＴ３２１のゲートに接続される。第４のダイオード３１５は、カソードが電源ＶＣＣに接続される。
【００４２】
（作用・効果）
次に、本実施の形態に係る内部グランド回路３１の作用及び効果について説明する。
チャージポンプ回路２１の能力を改善するため、内部グランド回路が設けられる場合がある。この場合、内部グランド回路３１が、例えば、第１のＭＯＳＦＥＴ３１１と、第１のダイオード３１２と、第２のＭＯＳＦＥＴ３１６とのみから構成される場合であって、第１及び第４のダイオード３１２、３１５等が５Ｖで電圧をクランプする構成の場合、電源ＶＣＣの電圧が低下しても、内部グランドＧＮＤの電位が略０Ｖになりにくい。具体的には、第１のＭＯＳＦＥＴ３１１は、ソースよりもゲートの電位が低い場合にオンするＰ型のＭＯＳＦＥＴであり、そのソースに内部グランドＧＮＤが接続されているので、内部グランドの電位がゲートの電位よりも低くなった場合には、第１のＭＯＳＦＥＴ３１１はオフし、内部グランドＧＮＤと外部グランドＧＮＤ＿ＥＸとの間が第１のＭＯＳＦＥＴ３１１を介して導通しなくなってしまう。そのため、内部グランドＧＮＤの電位が第１のＭＯＳＦＥＴ３１１のゲート−ソース間閾値電圧Ｖｔｈ以下になりにくかった。これにより、チャージポンプ回路２１への入力信号、例えば、図６に示すインバータ２２等からの信号の振幅が小さくなり、ひいては、チャージポンプ回路２１の昇圧動作に遅れが生じるおそれがあった。
【００４３】
しかしながら、本実施の形態の回路構成によれば、電源ＶＣＣの電圧が５Ｖ以下に低下した場合において、第６のＭＯＳＦＥＴ３２０等が内部グランドＧＮＤの電荷を引き抜くので内部グランドＧＮＤの電位が略０Ｖまで低下するようになる。これにより、正常動作において電源ＶＣＣの電圧が低下した場合であっても、チャージポンプ回路２１へ入力信号の振幅が改善されるので、パワーＭＯＳＦＥＴ１のターンオン動作を改善し、ひいては、正常動作において電源ＶＣＣの電圧が低下した場合であっても、過電流状態の誤検出を防止できるようになる。
【００４４】
（第４の実施の形態）
上記第１乃至第３の実施の形態では、フィルタ回路４による遅延時間、あるいはパワーＭＯＳＦＥＴ１のターンオン時間を変化させることで過電流状態の誤検出を防止したが、コンパレータ３からフィルタ回路４への入力信号、つまり、コンパレータ３での比較結果を示す信号であって、フィルタ回路４に入力され、制御回路側でパワーＭＯＳＦＥＴ１が正常オンしているか否かを検出、判別するための信号である判別用信号の電圧値を変化させることで過電流状態の誤検出を防止することも可能である。以下、本実施の形態に係る、判別用信号の電圧値を変化させる第４の誤検出防止用回路について、図９および図１０を参照して詳細に説明する。
【００４５】
図９に示すように、この第４の誤検出防止用回路４１は、ＯＲゲート４１１と、電源電圧低下検出回路４１２とを備える。
ＯＲゲート４１１は、フィルタ回路４とコンパレータ３との間に配置され、一方の入力端子が電源電圧低下検出回路４１２の出力端子に接続され、他方の入力端子がコンパレータ３の出力端子に接続される。また、ＯＲゲート４１１の出力端子は、フィルタ回路４の入力端子に接続される。ＯＲゲート４１１は、電源電圧低下検出回路４１２の出力信号と、コンパレータ３の出力信号とに応じたレベルの信号を、フィルタ回路４に出力する。
【００４６】
電源電圧低下検出回路４１２は、電源ＶＣＣの電圧の低下を検出する。図１０にこの電源電圧低下検出回路４１２の一例を示す。図１０に示すように、電源電圧低下検出回路４１２は、直列に接続された一組の抵抗Ｒ１、Ｒ２であって、一端側が電源ＶＣＣに接続され、他端が内部グランドＧＮＤに接続された一組の抵抗Ｒ１、Ｒ２と、入力端子が抵抗Ｒ１と抵抗Ｒ２との間に接続され、出力端子がＯＲゲート４１１に接続されたＮＯＴゲート（インバータ）４１３とを備える。
【００４７】
抵抗分圧による抵抗Ｒ１およびＲ２の中点の電圧Ｖ１、つまり、インバータ４１３の入力端子に印加される電圧Ｖ１は、Ｖ１＝ＶＣＣ×（Ｒ２／（Ｒ１＋Ｒ２））である。インバータ４１３において所定の閾値Ｖｔｈ２が設定され、この閾値Ｖｔｈ２は、電源ＶＣＣの電圧の低下を検出できるよう、適宜設定される。具体的には、電圧Ｖ１が閾値Ｖｔｈ２より大きい場合は、インバータ４１３がＬレベルの信号を出力し、電圧Ｖ１が閾値Ｖｔｈ２より小さい場合には、インバータ４１３がＨレベルの信号を出力するように設定される。
【００４８】
次に、この第４の誤検出防止用回路４１の動作について説明する。ここでは、本発明の特徴である、電源ＶＣＣの電圧低下時における第４の誤検出防止用回路４１の動作について、以下に説明する。電源ＶＣＣの電圧低下時、コンパレータ３から、Ｌレベルの信号（上記の判別用信号）がＯＲゲート４１１の他方の入力端子に入力される、また、上記の電圧Ｖ１が閾値Ｖｔｈ２よりも小さいので、インバータ４１３から、Ｈレベルの信号がＯＲゲート４１１の一方の入力端子に入力される。
【００４９】
ＯＲゲート４１１は、コンパレータ３からのＬレベルの信号、及びインバータ４１３からのＨレベルの信号に基づいて、Ｈレベルの信号をフィルタ回路４に出力する。ここで、ＯＲゲート４１１が存在しない場合、フィルタ回路４には、コンパレータ３からＬレベルの信号が入力されるが、本実施の形態では、フィルタ回路４とコンパレータ３との間に配置されたＯＲゲート４１１により、フィルタ回路４にはＨレベルの信号が入力される。これにより、フィルタ回路４はＨレベルの信号を出力するので、過電流状態の誤検出を防止している。つまり、コンパレータ３からの比較結果を示す判別用信号の電圧値を変えることで、制御回路側での過電流状態の誤検出を防止するようにしている。
【００５０】
実際の過電流状態ではなく、電源電圧ＶＣＣの電圧低下が一時的な場合には、コンパレータ３からＬレベルの信号がＯＲゲート４１１の他方の入力端子に入力された状態で、電源ＶＣＣの電圧の回復により、インバータ４１３からＬレベルの信号がＯＲゲート４１１の一方の入力端子に入力される。この場合ＯＲゲート４１１は、Ｌレベルの信号をフィルタ回路４に出力する。しかしながら、フィルタ回路４による上記の遅延時間後は、コンパレータ３からＨレベルの信号がＯＲゲート４１１の他方の入力端子に入力され、インバータ４１３からＬレベルの信号がＯＲゲート４１１の一方の入力端子に入力されるようになり、従ってＯＲゲート４１１はＨレベルの信号をフィルタ回路４に出力するようになる。従って、制御回路側での過電流状態の誤検出を防止できるので、半導体装置Ｓの動作性が確保される。
【００５１】
なお、この第４の誤検出防止用回路４１を採用する場合には、例えば、パワーＭＯＳＦＥＴ１とは別にセンスＭＯＳＦＥＴ（図示せず）を設けて実際の過電流状態を検出する回路構成を採用すると好適である。
【００５２】
（他の実施の形態）
以上、本発明の実施の形態について説明したが、本発明は上記の実施の形態に限定されず、その技術的範囲から逸脱しない限りにおいて様々な応用、変更が可能である。例えば、第１乃至第３の実施の形態で示した回路構成はあくまでも例であり、電源ＶＣＣの電圧の大きさに依存するフィルタ回路４の遅延時間を表す線分と、電源ＶＣＣの電圧の大きさに依存するパワーＭＯＳＦＥＴ１のターンオン時間を表す線分との位置関係を変えて重ならないようにできる限り、他の回路構成も採用可能である。
【００５３】
また、上記の実施の形態では、パワー半導体スイッチング素子がパワーＭＯＳＦＥＴ１である場合を例にして説明した。しかしながら、本発明はこれに限定されず、例えば、パワーＭＯＳＦＥＴ１よりも大きな電力容量が求められ、かつ、パワーＭＯＳＦＥＴ１よりも求められるスイッチング速度が遅くてもよいような用途においては、パワーＭＯＳＦＥＴ１に代えて、ＩＧＢＴを採用してもよい。
【００５４】
また、本発明の目的を達成できるのであれば、実際の用途において求められる仕様等を満たす範囲において第１乃至第４の実施の形態を適宜組み合わせてもよい。
【符号の説明】
【００５５】
１      パワーＭＯＳＦＥＴ（パワー半導体スイッチング素子）
２      負荷
３      コンパレータ（比較回路）
４      フィルタ回路
５      出力端子
６      基準電圧源
７      ターンオフ用ＭＯＳＦＥＴ
８      制御回路（ＥＣＵ）
９      ゲート駆動回路
１０    グランド端子
１１    第１の誤検出防止用回路
２１    第２の誤検出防止用回路（チャージポンプ回路）
２１ａ  チャージアップ部
２１ｂ  発振部
２２〜２４  インバータ（ＮＯＴゲート）
２５    発振器
３１    第３の誤検出防止用回路（内部グランド回路）
４１    第４の誤検出防止用回路
１１１  定電流源
１１２  キャパシタ
１１３  ダイオード
２１１〜２１３  第１乃至第３の直列回路
２１１Ｄ〜２１３Ｄ  ダイオード
２１１Ｃ〜２１３Ｃ  キャパシタ
２１４〜２１６  ダイオード
４１１  ＯＲゲート
４１２  電源電圧低下検出回路
４１３  インバータ（ＮＯＴゲート）
Ｄ      遅延時間
ＧＮＤ    内部グランド
ＧＮＤ＿ＥＸ  外部グランド
Ｒ１、Ｒ２  抵抗
ＶＯＵＴ  出力電圧
ＶＯＣ    基準電圧
Ｌ１、Ｌ２    線分
【図１】
2019140627.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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