(57)【要約】      （修正有）【課題】低い特性オン抵抗を有するＳｉＣ  ＭＯＳＦＥＴデバイスを提供する。【解決手段】デバイスは、１つの方向（Ｙ方向）に延びる、Ｎ＋と、Ｐウェルと、ＪＦＥＴ領域とを有し、かつ、直交する方向（Ｘ方向）に延びる、Ｐ＋と、ソースコンタクトとを有する。当該デバイスのポリシリコンゲートは、前記ＪＦＥＴ領域を覆い、かつ、Ｐウェル領域上を越えて終り、ポリシリコンゲートのエッジにおける電界を最小化している。使用では、電流が、当該構造の底部にあるドレインコンタクトから前記ＪＦＥＴ領域へと縦に流れ、その後、横にＸ方向を向いて、蓄積領域を通り、かつ、ＭＯＳＦＥＴチャネルを通って、隣接するＮ＋領域へと流れる。該チャネルから流れ出る電流は、その後、Ｎ＋領域に沿ってＹ方向に流れ、かつ、ソースコンタクトおよび最終金属によって収集される。【選択図】図１Ａ
2019216252.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体セルを有する半導体デバイスであって、前記半導体セルは：
第１導電型の半導体基板層を有し；
任意選択的に、該基板層上に第１導電型の半導体材料のバッファ層を有し；
該バッファ層上にまたは該基板上に、第１導電型の半導体材料のドリフト層を有し；
第１導電型とは異なる第２導電型の半導体材料の第１ウェル領域を有し、該第１ウェル領域は、前記ドリフト層中をＹ方向に延びており；
前記ドリフト層中をＹ方向に延びる、第２導電型の半導体材料の第２ウェル領域を有し、該第２ウェル領域は、前記Ｙ方向に直交するＸ方向に、前記第１ウェル領域から間隔をおいて配置されており、かつ、第１および第２ウェル領域の端部は互いに接続されて、前記ドリフト層中のＪＦＥＴ領域に外接する環を形成しており；
前記第１ウェル領域中にＹ方向に延びる、第１導電型の半導体材料の第１ソース領域を有し、該第１ソース領域は、第１ウェル領域の深さ未満の深さを有し、それにより、第１ソース領域の下には第１ウェル領域の下層部分があるようになっており、かつ、第１ソース領域は該ＪＦＥＴ領域から間隔をおいて配置されており、それにより、第１ウェル領域の一部は該ＪＦＥＴ領域と第１ソース領域との間に存続しており；
前記第２ウェル領域中にＹ方向に延びる、第１導電型の半導体材料の第２ソース領域を有し、該第２ソース領域は、第２ウェル領域の深さ未満の深さを有し、それにより、第２ソース領域の下には第２ウェル領域の下層部分があるようになっており、かつ、第２ソース領域は該ＪＦＥＴ領域から間隔をおいて配置されており、それにより、第２ウェル領域の一部が該ＪＦＥＴ領域と第２ソース領域との間に存続するようになっており；
第１ソース領域と第２ソース領域との間をＸ方向に延びる、第２導電型の第１高ドープ領域を有し；
第１ソース領域と第２ソース領域との間をＸ方向に延び、かつ、前記第１高ドープ領域からＹ方向に間隔をおいて配置された、第２導電型の第２高ドープ領域を有し；
Ｘ方向に延び、かつ、第１高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第１ソースオーミックコンタクトを有し；
Ｘ方向に延び、かつ、第２高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第２ソースオーミックコンタクトを有し、該第２ソースオーミックコンタクトは、第１ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ドリフト層上にあって、かつ、第１ソースオーミックコンタクトと第２ソースオーミックコンタクトとの間の、第１ソース領域と第２ソース領域とに接触する、ゲート誘電体層を有し；
前記第１ゲート誘電体層上にあるゲート電極を有し、該ゲート電極は、第１および第２ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上にある、層間誘電体を有し；
前記ソースオーミックコンタクトに接触するソース金属領域を有し；
前記ゲート電極が第１および第２ソース領域の上にＸ方向に延びている、
前記半導体デバイス。
【請求項２】
前記ゲート誘電体と前記ゲート電極が、少なくとも第１および第２ソース領域の外側のエッジへと、Ｘ方向に延びている、請求項１記載の半導体デバイス。
【請求項３】
前記半導体セルが、Ｘ方向に２から１０μｍの幅を持っている、請求項１記載の半導体デバイス。
【請求項４】
前記半導体セルが、Ｙ方向に２から３０μｍの長さを持っている、請求項１記載の半導体デバイス。
【請求項５】
前記ＪＦＥＴ領域と前記セルの周囲との間のＹ方向の距離が、１から４μｍである、請求項１記載の半導体デバイス。
【請求項６】
前記ＪＦＥＴ領域が、Ｘ方向に１から６μｍの幅を持っている、請求項１記載の半導体デバイス。
【請求項７】
前記ＪＦＥＴ領域が、Ｘ方向に２から３０μｍの長さを持っている、請求項１記載の半導体デバイス。
【請求項８】
前記ＪＦＥＴ領域、該ＪＦＥＴ領域に外接する前記環の外周囲、および、前記半導体セルが、矩形の形状である、請求項１記載の半導体デバイス。
【請求項９】
前記半導体セルが矩形の形状であり、かつ、該ＪＦＥＴ領域に外接する前記環の外周囲が、Ｙ方向に最大の寸法を有する楕円形の形状である、請求項１記載の半導体デバイス。
【請求項１０】
前記半導体セルが矩形の形状であり、かつ、前記ＪＦＥＴ領域に外接する前記環の外周囲、および、該ＪＦＥＴ領域が、六角形の形状である、請求項１記載の半導体デバイス。
【請求項１１】
さらに、
前記ドリフト層上をＹ方向に延び、前記ＪＦＥＴ領域とは反対側で第１ソース領域に隣接する、第２導電型の第３高ドープ領域を有し；かつ
前記ドリフト層上をＹ方向に延び、前記ＪＦＥＴ領域とは反対側で第２ソース領域に隣接する、第２導電型の第４高ドープ領域を有し；
前記第１および第２ソースオーミックコンタクトの各々の一部が、前記第３および第４高ドープ領域上にある、
請求項１記載の半導体デバイス。
【請求項１２】
さらに、
前記ウェル領域中をＸ方向に延び、第１高ドープ領域に隣接する、第１導電型の半導体材料の第３ソース領域を有し、該第３ソース領域は、前記ＪＦＥＴ領域から間隔をおいて配置されており、それにより、該ウェル領域の一部が前記ＪＦＥＴ領域と該第３ソース領域との間に存続するようになっており；
前記ウェル領域中をＸ方向に延び、第２高ドープ領域に隣接する、第１導電型の半導体材料の第４ソース領域を有し、該第４ソース領域は、前記ＪＦＥＴ領域から間隔をおいて配置されており、それにより、該ウェル領域の一部が前記ＪＦＥＴ領域と該第４ソース領域との間に存続するようになっている、
請求項１記載の半導体デバイス。
【請求項１３】
さらに、
第２導電型の半導体材料の第３ウェル領域を有し、該第３ウェル領域は、当該デバイスの中央部分において前記ドリフト層中をＸ方向に延び、かつ、第１ウェル領域と第２ウェル領域を接続し、それにより、第１および第２ＪＦＥＴ領域を形成しており；かつ
第１導電型の半導体材料の第５ソース領域を有し、該第５ソース領域は、第３ウェル領域中をＸ方向に延び、かつ、第１および第２ＪＦＥＴ領域から間隔をおいて配置されている、
請求項１２記載の半導体デバイス。
【請求項１４】
半導体デバイスを製造する方法であって：
第１導電型の半導体材料のドリフト層中に、Ｙ方向に延びる第１および第２ウェル領
域をインプラントすることを有し、該ドリフト層は基板上にあり、前記第１および第２ウェル領域は第１導電型とは異なる第２導電型であり、かつ、前記第１および第２ウェル領域は、前記Ｙ方向に直交するＸ方向に互いに間隔をおいて配置されており、かつ、それらの端部において互いに接続されて、第１導電型の半導体材料のＪＦＥＴ領域に外接する環を形成しており；
前記第１および第２ウェル領域中に、それぞれに、Ｙ方向に延びる第１導電型の第１および第２ソース領域をインプラントすることを有し、第１および第２ソース領域は、第１および第２ウェル領域の深さ未満の深さへとインプラントされており、それにより、第１および第２ソース領域の下には前記ウェル領域の下層部分があるようになっており、かつ、第１および第２ソース領域は、該ＪＦＥＴ領域からＸ方向に間隔をおいて配置されており；
ドリフト層中に、第１ソース領域と第２ソース領域との間をＸ方向に延びる第２導電型の第１高ドープ領域をインプラントすることを有し；
ドリフト層中に、第１ソース領域と第２ソース領域との間をＸ方向に延び、かつ、前記第１領域からＹ方向に間隔をおいて配置された、第２導電型の第２高ドープ領域をインプラントすることを有し；
Ｘ方向に延び、かつ、第１高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第１ソースオーミックコンタクトを形成することを有し；
Ｘ方向に延び、かつ、第２高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第２ソースオーミックコンタクトを形成することを有し、該第２ソースオーミックコンタクトは、第１ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ドリフト層上に、かつ、第１ソースオーミックコンタクトと第２ソースオーミックコンタクトとの間の、第１ソース領域と第２ソース領域とに接触する、ゲート誘電体層を形成することを有し；
前記ゲート誘電体層上にゲート電極を形成することを有し、該ゲート電極は、前記第１ゲート誘電体層上に接する下部表面と、該下部表面の反対側にある上部表面と、側壁部とを有し、該ゲート電極は、第１および第２ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ゲート電極上に、および、前記ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上に、レベル間誘電体層を形成することを有し；かつ
前記レベル間誘電体層上に、および、前記ソースオーミックコンタクトに接触する、ソース金属領域を形成することを有する、
前記半導体デバイスを製造する方法。
【請求項１５】
前記ゲート誘電体と前記ゲート電極が、少なくとも第１および第２ソース領域の外側のエッジへと、Ｘ方向に延びている、請求項１４に記載の方法。
【請求項１６】
複数の半導体セルを有する半導体デバイスであって、前記複数の半導体セルは、少なくとも１つのアクティブセルと少なくとも１つのコンタクトセルとを有し、
前記アクティブセルのそれぞれは：
前記半導体セルの中央部分に、第１導電型の半導体材料のＪＦＥＴ領域を有し；
前記該ＪＦＥＴ領域に外接し、第１導電型とは異なる第２導電型の半導体材料からなるウェル領域を有し；
前記ウェル領域中に形成されかつ前記該ＪＦＥＴ領域に外接する、第１導電型のソース領域を有し、該ソース領域は、前記ＪＦＥＴ領域から間隔をおいて配置され、かつ、前記ウェル領域の深さ未満の深さを有し、それにより、該ソース領域の下には前記ウェル領域の一部が存続するようになっており；
前記該ＪＦＥＴ領域上、前記ウェル領域上、および、前記ソース領域上にある、ゲート誘電体層を有し；
前記ゲート誘電体層上にあるゲート電極を有し；
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上にある、層間誘電体を有し；
前記コンタクトセルのそれぞれは：
第２導電型の半導体材料の第１層を有し；
前記第１層上に、第１導電型の半導体材料の第２高ドープ層を有し；
前記第１層中におよび前記第２層中に形成された、第２導電型の高ドープ領域を有し；
該セルの中央部分にあり、かつ、前記高ドープ領域と前記第２層とに接触する、ソースオーミックコンタクトを有し；
前記コンタクトセルの各々の前記第２層は、前記アクティブセルの各々のソース領域と電気的に連絡しており；
前記コンタクトセルの各々の前記第１層は、前記アクティブセルの各々のウェル領域と電気的に連絡しており；
前記アクティブ半導体セルの各々の前記ＪＦＥＴ領域と前記ウェル領域、および、前記コンタクトセルの前記第２層が、第１導電型の基板層上の第１導電型の半導体材料のドリフト層上にある、
前記半導体デバイス。
【請求項１７】
さらに、前記ドリフト層と前記基板層との間にバッファ層を有する、請求項１６記載の半導体デバイス。
【請求項１８】
前記セルが、六角形の形状である、請求項１６記載の半導体デバイス。
【請求項１９】
各コンタクトセルが、６つの隣接するアクティブセルによって取り囲まれている、請求項１６記載の半導体デバイス。
【請求項２０】
第１導電型がＮ型であり、かつ、第２導電型がＰ型である、請求項１記載の半導体デバイス。
【請求項２１】
当該デバイスが、複数の半導体セルを有する、請求項１記載の半導体デバイス。
【請求項２２】
当該デバイスが、ＳｉＣ半導体デバイスである、請求項１記載の半導体デバイス。
【請求項２３】
さらに、金属層を有し、該金属層は、前記アクティブセルの前記層間誘電体層上にあり、かつ、前記コンタクトセルのソースオーミックコンタクトに接触している、請求項１６記載の半導体デバイス。
【請求項２４】
縦型ＤＭＯＳＦＥＴデバイスであって、当該デバイスのチャネル領域に隣接するＮ型領域を有し、かつ、該Ｎ型領域に対するケイ化物コンタクトを有し、
電流のうちの５０％よりも大きい電流が、当該デバイスの横方向の面内における少なくとも第１方向および第２方向へと、チャネル領域とケイ化物コンタクトとの間を流れ、第１方向と第２方向との間の角度は、少なくとも５０度であり；および／または
Ｎ型領域に対するケイ化物コンタクトの幅が、前記チャネルの幅の５０％よりも小さい、
前記縦型ＤＭＯＳＦＥＴデバイス。
【請求項２５】
前記ソース金属領域が、前記ドリフト層に接触して、内蔵ショットキーコンタクトを形成している、請求項１記載の半導体デバイス。
【請求項２６】
前記ソース金属領域が、第２導電型の前記第１および第２高ドープ領域に隣接する前記ドリフト層に接触して、内蔵ショットキーコンタクトを形成している、請求項１記載の半導体デバイス。
【請求項２７】
第１導電型がＮ型であり、かつ、第２導電型がＰ型である、請求項１６記載の半導体デバイス。
【請求項２８】
当該デバイスが、ＳｉＣ半導体デバイスである、請求項１６記載の半導体デバイス。
【請求項２９】
チャネル電流が、前記チャネルと前記ケイ化物コンタクトとの間のＮ型領域を通り、第１の距離だけ流れ、かつ、
前記第１の距離が、２μｍよりも大きいか、または、
前記第１の距離が、当該デバイスの最小フィーチャーサイズよりも大きい、
請求項２４記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、米国仮出願第61/880,214号（2013年9月20日出願、係属中）の利益を主張する
ものであり、該米国仮出願は、参照したことによって、その全てが本明細書に組み込まれる。
【０００２】
背景
分野
本願は、概しては半導体デバイスおよび該デバイスを製造する方法に関するものであり、とりわけ、より低い特性オン抵抗(specific on-resistance)を持ったＳｉＣ ＭＯＳＦ
ＥＴデバイス、および、該デバイス（複数）を製造する方法に関するものである。
【背景技術】
【０００３】
技術の背景
炭化ケイ素の特性は、高電圧パワーエレクトロニクスの用途に適している。ケイ素（シリコン）に対する炭化ケイ素（シリコンカーバイド）の主たる有利な点の１つは、そのより高い臨界破壊電界強度である。炭化ケイ素は、ケイ素の０．３ＭＶ／ｃｍに比べて、およそ３ＭＶ／ｃｍの破壊電界強度を有する。この１０倍(10X)高い炭化ケイ素の破壊電界
強度が、より高い逆方向ブロック電圧とより低いオン状態の抵抗とを持った、半導体スイッチおよび整流器(rectifiers)を達成し、そのことが、ケイ素を用いて達成し得るものよりも、優れたパワー電子システムのパフォーマンスを可能にする。炭化ケイ素は、ケイ素よりも高い熱伝導性を持ち、それが、高電圧デバイスにおいて、より好ましい熱放散を可能にし、そして、そのことが転じて、該デバイスがより高いパワー密度で作動することを可能にする。炭化ケイ素の低い固有(intrinsic)のキャリア密度は、ケイ素の高電圧デバ
イスが可能な温度に比べて、高電圧デバイスのより高い温度の作動を可能にする。
【０００４】
しかしながら、より低い特性オン抵抗を含む、改善された特性(properties)を持ったＳｉＣ ＭＯＳＦＥＴデバイスに対する要求が未だ存在する。
【発明の概要】
【０００５】
概要
少なくとも１つの半導体セルを有する半導体デバイスが提供され、前記半導体セルは：
第１導電型の半導体基板層を有し；
任意選択的に、該基板層上に第１導電型の半導体材料のバッファ層を有し；
該バッファ層上にまたは該基板上に、第１導電型の半導体材料のドリフト層を有し；
第１導電型とは異なる第２導電型の半導体材料の第１ウェル領域を有し、該第１ウェル領域は、前記ドリフト層中をＹ方向に延びており；
前記ドリフト層中をＹ方向に延びる、第２導電型の半導体材料の第２ウェル領域を有し、該第２ウェル領域は、前記Ｙ方向に直交するＸ方向に、前記第１ウェル領域から間隔をおいて配置されており、かつ、第１および第２ウェル領域の端部は互いに接続されて、前記ドリフト層中のＪＦＥＴ領域に外接する環(ring)を形成しており；
前記第１ウェル領域中にＹ方向に延びる、第１導電型の半導体材料の第１ソース領域を有し、該第１ソース領域は、第１ウェル領域の深さ未満の深さを有し、それにより、第１ソース領域の下には第１ウェル領域の下層部分があるようになっており、かつ、第１ソース領域は該ＪＦＥＴ領域から間隔をおいて配置されており、それにより、第１ウェル領域の一部は該ＪＦＥＴ領域と第１ソース領域との間に存続しており；
前記第２ウェル領域中にＹ方向に延びる、第１導電型の半導体材料の第２ソース領域
を有し、該第２ソース領域は、第２ウェル領域の深さ未満の深さを有し、それにより、第２ソース領域の下には第２ウェル領域の下層部分があるようになっており、かつ、第２ソース領域は該ＪＦＥＴ領域から間隔をおいて配置されており、それにより、第２ウェル領域の一部が該ＪＦＥＴ領域と第２ソース領域との間に存続するようになっており；
第１ソース領域と第２ソース領域との間をＸ方向に延びる、第２導電型の第１高ドープ領域を有し；
第１ソース領域と第２ソース領域との間をＸ方向に延び、かつ、前記第１高ドープ領域からＹ方向に間隔をおいて配置された、第２導電型の第２高ドープ領域を有し；
Ｘ方向に延び、かつ、第１高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第１ソースオーミックコンタクトを有し；
Ｘ方向に延び、かつ、第２高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第２ソースオーミックコンタクトを有し、該第２ソースオーミックコンタクトは、第１ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ドリフト層上において、第１ソースオーミックコンタクトと第２ソースオーミックコンタクトとの間の、第１ソース領域と第２ソース領域とに接触するゲート誘電体層を有し；
前記第１ゲート誘電体層上にあるゲート電極を有し、該ゲート電極は、第１および第２ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上にある、層間誘電体を有し；
前記ソースオーミックコンタクトに接触するソース金属領域を有し；
前記ゲート電極が第１および第２ソース領域の上にＸ方向に延びている。
【０００６】
半導体デバイスを製造する方法がまた提供され、当該製造する方法は：
第１導電型の半導体材料のドリフト層中に、Ｙ方向に延びる第１および第２ウェル領域をインプラントすることを有し、該ドリフト層は基板上にあり、前記第１および第２ウェル領域は第１導電型とは異なる第２導電型であり、かつ、前記第１および第２ウェル領域は、前記Ｙ方向に直交するＸ方向に互いに間隔をおいて配置されており、かつ、それらの端部において互いに接続されて、第１導電型の半導体材料のＪＦＥＴ領域に外接する環を形成しており；
前記第１および第２ウェル領域中に、それぞれに、Ｙ方向に延びる第１導電型の第１および第２ソース領域をインプラントすることを有し、第１および第２ソース領域は、第１および第２ウェル領域の深さ未満の深さへとインプラントされており、それにより、第１および第２ソース領域の下には前記第１および第２ウェル領域の下層部分があるようになっており、かつ、第１および第２ソース領域は、該ＪＦＥＴ領域からＸ方向に間隔をおいて配置されており；
ドリフト層中に、第１ソース領域と第２ソース領域との間をＸ方向に延びる第２導電型の第１高ドープ領域をインプラントすることを有し；
ドリフト層中に、第１ソース領域と第２ソース領域との間をＸ方向に延び、かつ、前記第１領域からＹ方向に間隔をおいて配置された、第２導電型の第２高ドープ領域をインプラントすることを有し；
Ｘ方向に延び、かつ、第１高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第１ソースオーミックコンタクトを形成することを有し；
Ｘ方向に延び、かつ、第２高ドープ領域とそれに隣接する第１および第２ソース領域とに接触する、第２ソースオーミックコンタクトを形成することを有し、該第２ソースオーミックコンタクトは、第１ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ドリフト層上に、かつ、第１ソースオーミックコンタクトと第２ソースオーミックコンタクトとの間の、第１ソース領域と第２ソース領域とに接触するゲート誘電体層を形成することを有し；
前記ゲート誘電体層上にゲート電極を形成することを有し、該ゲート電極は、第１および第２ソースオーミックコンタクトからＹ方向に間隔をおいて配置されており；
前記ゲート電極上に、および、前記ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上に、レベル間誘電体層を形成することを有し；かつ
前記レベル間誘電体層上に、および、前記ソースオーミックコンタクトに接触する、ソース金属領域を形成することを有する。
【０００７】
複数の半導体セルを有する半導体デバイスがまた提供され、前記複数の半導体セルは、１以上のアクティブセルと１以上のコンタクトセルとを有し、
前記アクティブセルのそれぞれは：
前記半導体セルの中央部分に、第１導電型の半導体材料のＪＦＥＴ領域を有し；
前記該ＪＦＥＴ領域に外接し、第１導電型とは異なる第２導電型の半導体材料からなるウェル領域を有し；
前記ウェル領域中に形成されかつ前記該ＪＦＥＴ領域に外接する、第１導電型のソース領域を有し、該ソース領域は、前記ＪＦＥＴ領域から間隔をおいて配置され、かつ、前記ウェル領域の深さ未満の深さを有し、それにより、該ソース領域の下には前記ウェル領域の一部が存続するようになっており；
前記該ＪＦＥＴ領域上、前記ウェル領域上、および、前記ソース領域上にある、ゲート誘電体層を有し；
前記ゲート誘電体層上にあるゲート電極を有し；
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第１ゲート誘電体層の外縁部分上にある、層間誘電体を有し；
前記コンタクトセルのそれぞれは：
第２導電型の半導体材料の第１層を有し；
前記第１層上に、第１導電型の半導体材料の第２高ドープ層を有し；
前記第１層中におよび前記第２層中に形成された、第２導電型の高ドープ領域を有し；
該セルの中央部分にあり、かつ、前記高ドープ領域と前記第２層とに接触する、ソースオーミックコンタクトを有し；
前記コンタクトセルの各々の前記第２層は、前記アクティブセルの各々のソース領域と電気的に連絡しており；
前記コンタクトセルの各々の前記第１層は、前記アクティブセルの各々のウェル領域と電気的に連絡しており；
前記アクティブ半導体セルの各々の前記ＪＦＥＴ領域と前記ウェル領域、および、前記コンタクトセルの前記第２層が、第１導電型の基板層上の第１導電型の半導体材料のドリフト層上にある。
【０００８】
本教示におけるこれらの特徴および他の特徴が、本明細書に記載される。
【０００９】
当業者は、図面、以下の記載が説明を目的とするだけのものであることを理解するであろう。該図面によって本開示の範囲を限定しようとする意図は全くない。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、第１の態様によるＭＯＳＦＥＴデバイスの単位セル(unit cell)のレイアウト（配置）を示す図である。
【図１Ｂ】図１Ｂは、図１Ａの単位セルの、切断線Ａ−Ａ’に沿った断面図である。
【図１Ｃ】図１Ｃは、図１Ａの単位セルの、切断線Ｂ−Ｂ’に沿った断面図である。
【図１Ｄ】図１Ｄは、図１Ａの単位セルの、切断線Ｃ−Ｃ’に沿った断面図である。
【図１Ｅ】図１Ｅは、図１Ａの単位セルの、切断線Ｄ−Ｄ’に沿った断面図である。
【図２Ａ】図２Ａは、第２の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図２Ｂ】図２Ｂは、図２Ａの単位セルの、切断線Ｅ−Ｅ’に沿った断面図である。
【図３Ａ】図３Ａは、第３の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図３Ｂ】図３Ｂは、図３Ａの単位セルの、切断線Ｆ−Ｆ’に沿った断面図である。
【図４Ａ】図４Ａは、第４の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図４Ｂ】図４Ｂは、図４Ａの単位セルの、切断線Ｇ−Ｇ’に沿った断面図である。
【図５】図５は、第５の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図６】図６は、第６の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図７】図７は、第５の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図８】図８は、第６の態様によるＭＯＳＦＥＴデバイスの単位セルのレイアウトを示す図である。
【図９Ａ】図９Ａ−９Ｅは、ＭＯＳＦＥＴデバイスを製造する方法を説明する概略図である。
【図９Ｂ】図９Ａ−９Ｅは、ＭＯＳＦＥＴデバイスを製造する方法を説明する概略図である。
【図９Ｃ】図９Ａ−９Ｅは、ＭＯＳＦＥＴデバイスを製造する方法を説明する概略図である。
【図９Ｄ】図９Ａ−９Ｅは、ＭＯＳＦＥＴデバイスを製造する方法を説明する概略図である。
【図９Ｅ】図９Ａ−９Ｅは、ＭＯＳＦＥＴデバイスを製造する方法を説明する概略図である。
【図１０Ａ】図１０Ａおよび１０Ｂは、内蔵ショットキーダイオードを有するＭＯＳＦＥＴデバイスの単一のセルの概略図である。
【図１０Ｂ】図１０Ａおよび１０Ｂは、内蔵ショットキーダイオードを有するＭＯＳＦＥＴデバイスの単一のセルの概略図である。
【図１１】図１１は、図１Ａに示したデバイスの横方向の平面内の、ＪＦＥＴ領域からケイ化物コンタクトに至るまでの、２つの異なる電流経路を示す概略的なダイアグラムである。
【図１２Ａ】図１２Ａは、Ｘ方向およびＹ方向の両方にアクティブチャネルを持っている図１Ａに示されたデバイスについての、ケイ化物コンタクトの幅およびチャネル幅を示す概略図である。
【図１２Ｂ】図１２Ｂは、Ｙ方向のみにアクティブチャネルを持っている図１０Ａに示されたデバイスについての、ケイ化物コンタクトの幅およびチャネル幅を示す概略図である。
【発明を実施するための形態】
【００１１】
種々の態様の説明
二重拡散金属酸化物半導体電界効果トランジスタ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor（ＤＭＯＳＦＥＴ））は、一般に、パワー半導体ス
イッチに用いられている。炭化ケイ素中におけるドーパントの拡散が非常に少ないので、イオン注入がＳｉＣ中にドープ領域を形成するための主要な方法である。この理由のために、ＳｉＣによるＤＭＯＳＦＥＴは、二重イオン注入された(Double Ion Implanted)ＭＯＳＦＥＴを意味する。
【００１２】
「ストライプ」の幾可学的形状(geometry)は、一般に、ＤＭＯＳＦＥＴデバイスのため
に用いられており、該ＤＭＯＳＦＥＴデバイスでは、高ドープのＰ領域、Ｐ型ウェル、ｎ型ソース領域、および、ソースコンタクトが、単位セルの幅、即ち、該デバイスのＹ方向に沿って、平行なストライプとして配置される。該ＤＭＯＳＦＥＴがオフ(OFF)状態であ
る間は、ドレイン端子は高電圧でバイアスされ（例えば、該ドレインからソースへの電圧は１２００ボルトになり得る）、ゲートおよびソース端子は０ボルトに対応するグランド電位でバイアスされる。Ｐウェル(P-well)からＮドリフト(N-drift)領域によって形成さ
れるＰ−Ｎ接合ダイオードの空乏領域によって、大きい逆電圧(reverse voltage)が支持
される。ＤＭＯＳＦＥＴのオン(ON)状態の間には、閾値電圧よりも大きいゲートバイアスの印加によって、該構造の底部にあるドレイン端子から該構造の最上部にあるソース端子へと電流が生じることになる。
【００１３】
導通パワーロスを最小にするためには、可能な最も低いオン状態の抵抗を有することがＤＭＯＳＦＥＴスイッチには望ましい。この特性オン抵抗は、ＤＭＯＳＦＥＴにとって、重要なパフォーマンスの指標(key performance metric)である。特性オン抵抗は、単位アクティブ面積当たりのＤＭＯＳＦＥＴのオン状態の尺度であり、かつ、典型的には、オーム・ｃｍ２の単位で表される。同じアクティブ面積について（アクティブ面積は、セルピッチ(cell pitch)またはＸ方向のセルの長さと、Ｙ方向の単位セルの幅との積として規定される）、より低い特性オン抵抗を備えたＤＭＯＳＦＥＴは、より高い特性オン抵抗を備えたＤＭＯＳＦＥＴに比べて、より低いオン状態の抵抗を達成する。
【００１４】
ＭＯＳＦＥＴのオン抵抗は、該ＭＯＳＦＥＴ中の異なる領域の抵抗の総和であり、底部にあるドレイン端子と最上部にあるソース端子との間のそれら領域を通って電流が通過する。電流は、該構造の底部にあるドレインから、ドリフト領域を通過し、Ｐウェル同士の間の領域（ＪＦＥＴ領域として参照する）へと縦(vertically、垂直)に流れる。該ＪＦＥＴ領域の表面（即ち、半導体と誘電体材料との間の境界面(interface))では、電流の流れは、縦方向から横(lateral)へと変化する。電流が方向を変える該ＪＦＥＴ領域の表面に
おけるこの半導体−誘電体の境界面は、蓄積領域としても参照されることがある。電流が、ストライプの幾何学的形状を持った従来デバイスの隣接するケイ化物コンタクトおよび最終金属(final metal)へと縦に収集される前に、該蓄積領域から、該電流は、該ＪＦＥ
Ｔ領域の両側にあるＭＯＳＦＥＴチャネルと隣接するＮ＋領域を通って横へと流れる。この説明から、表面における該ＤＭＯＳＦＥＴの電流の流れ（典型的には＞９５％）が、該ＭＯＳＦＥＴチャネルの長さ(length)に平行なＸ軸の方向に主として向いていることは明らかである。
【００１５】
ＤＭＯＳＦＥＴのオン状態の抵抗に対する重要な要因は、ＭＯＳＦＥＴチャネル抵抗、ＪＦＥＴ領域抵抗、ドリフト領域抵抗、および、基板抵抗である。前記の抵抗のそれぞれの成分は、目標の逆方向ブロック電圧（例えば、１２００Ｖの逆方向ブロック電圧の目標を持ったＤＭＯＳＦＥＴ）について最小化される。最適化されたＳｉＣ ＤＭＯＳＦＥＴ
では、チャネル抵抗は、典型的には、反転層の移動度(mobility)が乏しいことに起因して、最も重要な抵抗成分である。ＤＭＯＳＦＥＴの特性オン抵抗のチャネル抵抗成分を減少させるための１つの方法は、単位面積当たりのチャネル幅を増大することによってなされ、これは、単位セルのセルピッチを減少させることによって達成され得る。
【００１６】
「ストライプ」幾何学的形状のＤＭＯＳＦＥＴの単位セルのセルピッチは、該ＪＦＥＴ領域幅と、チャネル長さと、ＭＯＳＦＥＴチャネルの間隔(spacing)にオーバーラップす
るポリシリコンゲートと、ポリシリコンゲートの間隔に対するケイ化物コンタクトと、Ｐ＋領域およびＮ＋領域（複数）の幅とによって定められる。ＪＦＥＴ幅とチャネル長さは、デバイス設計パラメーターであり、かつ、重要な電気的パフォーマンスの目標を獲得しながら、これらは典型的には最小限にされる。チャネル間隔にオーバーラップするポリシリコンゲート、ポリシリコンゲート間隔に対するケイ化物コンタクト、Ｐ＋領域およびＮ
＋領域（複数）の幅といった、他のパラメーターの最小寸法は、製造性を確保するためのプロセス技術ルールによって決定される。これらのパラメーターは、「オーバヘッド」として考慮され得、それは、これらが、デバイスのパフォーマンスに直接的に寄与せず、しかし、セルピッチの４０〜５０％を占めるからである。これらの「オーバヘッド」パラメーターは、より大きいセルピッチをもたらし、かつ、増大したアクティブ面積に起因して、ＤＭＯＳＦＥＴの特性オン抵抗を増大させる。よって、所与のアクティブ面積のためのチャネル幅を最大にすることによって、該「オーバヘッド」パラメーターの影響(impact)を最小にし、かつ、ＤＭＯＳＦＥＴの特性オン抵抗のさらなる減少を可能にする、ＤＭＯＳＦＥＴの設計(デザイン)に対する要求が存在する。
【００１７】
プロセス技術ルール(process technology rules)の影響を最小限にすることによって、かつ、所与のアクティブ面積についてのＤＭＯＳＦＥＴチャネル幅を最大限にすることによって、より低い特性オン抵抗のＤＭＯＳＦＥＴを可能にする、異なるレイアウトと異なる構造を以下に説明する。
【００１８】
図１Ａは、ＭＯＳＦＥＴデバイスの第１の態様のレイアウトを示す図である。ストライプの幾何学的形状を持ったＤＭＯＳＦＥＴ構造と比較した、本提唱のＤＭＯＳＦＥＴ構造の差異を説明しかつその利点を例証するために、異なる切断線（Ａ−Ａ’、Ｂ−Ｂ’といったもの）に沿ったデバイス断面図を、続く各図に示す。図１Ｂは、切断線Ａ−Ａ’に沿った、提唱する構造のＤＭＯＳＦＥＴの断面を示している。図１Ｂに示すように、該ＤＭＯＳＦＥＴの電流は、該構造の底部にあるドレインコンタクトから、該ＪＦＥＴ領域内へと縦(vertically)に流れ、それから、該電流は、Ｘ方向へと横に流れ、蓄積領域を通りかつＭＯＳＦＥＴチャネルを通り隣接するＮ＋領域へと入る。ストライプの幾何学的形状を持ったＤＭＯＳＦＥＴとは異なり、電流は、この地点においてケイ化物コンタクトによって縦に収集されることはない。
【００１９】
ＭＯＳＦＥＴチャネルから流れ出す電流は、横へと方向を変え、そして、図１Ｂにおいて、切断線Ｂ−Ｂ’に沿ったＹ方向（図１ＡにおけるＸ−Ｙ軸を参照）に、Ｎ＋領域内を流れる。切断線Ｂ−Ｂ’に沿ったデバイス断面に示すように（図１Ｃ）、電流は、ようやくケイ化物コンタクトおよび最終金属によって収集される。該ポリシリコンゲートとケイ化物コンタクトとの間の距離は、プロセス設計ルールによって定められる。このレイアウトのアプローチによって、セル中のケイ化物コンタクトがＸ方向について排除され、そしてこれによって、単位セルを覆う連続的なポリシリコンゲートが可能になる。このことが、転じて、ポリシリコンゲートからケイ化物コンタクトへの間隔についての必要性、および、Ｎ＋のゲートオーバーラップの間隔の設計ルールについての必要性を排除し、従来技術のＤＭＯＳ構造に存在する全体の「オーバーヘッド」をほとんど排除し、そして、Ｘ方向へのセルピッチの４０〜５０％の縮小(shrinking)を可能にする。セルピッチにおける
縮小は、アクティブ面積を減少させ、かつ、ＤＭＯＳＦＥＴの特性オン抵抗を低下させる。
【００２０】
電流はケイ化物コンタクトに到達する前にＮ＋領域を通って流れるが（切断線Ｂ−Ｂ’に沿って）、該Ｎ＋領域の抵抗は、いくらかの抵抗をトータルのＤＭＯＳＦＥＴ抵抗に追加する。しかしながら、この抵抗は、可能であるチャネル抵抗成分における減少に比べると小さい。該格別なＮ＋抵抗および格別なＰウェル抵抗、主たるデバイス断面におけるＰ＋領域の排除の結果は、電圧の過渡に対するデバイスの改善された堅牢性(robustness)のために、Ｙ方向へのセルピッチを設計するための重要な設計の考慮事項である。
【００２１】
端部領域におけるＣ−Ｃ’を通る断面が、図１Ｄに示されている。この断面は、Ｎ＋およびＰ＋領域に対するケイ化物コンタクトを含んでおり、該ケイ化物コンタクトは、Ｎ＋およびＰ＋領域から電流を収集するが、アクティブなＭＯＳＦＥＴチャネルは何ら持って
いない。該端部領域は、当該提唱するＤＭＯＳＦＥＴのレイアウトについては、「オーバーヘッド」として考慮され得る。
【００２２】
図１Ａから分かるように、Ｎ＋、ＰウェルおよびＪＦＥＴ領域は、一つの方向（Ｙ方向）に延びており、そして、Ｐ＋およびソースコンタクトは、Ｙ方向におけるセルピッチによって定められる間隔で、直交方向（Ｘ方向）に延びている。Ｄ−Ｄ’切断線を通る該デバイスの断面は、図１Ｅに示されている。図１Ｅに示すように、ポリシリコンゲートが、ＪＦＥＴ領域上をわたっており、かつ、Ｐウェル領域上で終わっており、該ポリシリコンゲートエッジにおける電界を最小限にしている。ケイ化物コンタクトとゲートエッジとの間の距離は、プロセス設計ルールによって定められる。該端部領域の高さ（Ｈ２）は、主として、プロセス設計ルールによって定められる。Ｙ方向におけるセルピッチ（Ｈ）は、ＭＯＳＦＥＴチャネルを含むアクティブ領域の高さ（Ｈ１）と、端部領域の高さ（Ｈ２）とによって決定される。
【００２３】
典型的な１２００ＶのＤＭＯＳＦＥＴの設計では、ＪＦＥＴ幅（Ｗ１）は、１μｍから６μｍであってよく、Ｘ方向のセルピッチ（Ｗ）は、２μｍから１０μｍであってよく、アクティブな高さ（Ｈ１）は、２μｍから２０μｍであってよく、端部領域の高さ（Ｈ２）は、１μｍから４μｍであってよく、Ｙ方向のセルピッチ（Ｈ）は、４μｍから３０μｍであってよい。より高いまたはより低い電圧の設計については、これらの数値は相応に最適化され得る。
【００２４】
図１Ａ〜１Ｅに記載した当該提唱構造は、従来技術のＤＭＯＳＦＥＴと比べて、アクティブ面積当たりのチャネル幅を２倍(2x)増加させることを可能する。転じてこのことが、特性オン抵抗のチャネル成分における減少を可能にし、かつ、ストライプの幾何学的形状を持ったＤＭＯＳＦＥＴと比べて、全体のＤＭＯＳＦＥＴの特性オン抵抗の減少を可能にする。
【００２５】
ＭＯＳＦＥＴデバイスの第２の態様が図２Ａに示されている。図２Ａに示すように、Ｐ＋ストライプが、Ｎ＋領域の隣に、切断線Ｅ−Ｅ’に沿ってＹ方向に延びて加えられている。このＰ＋領域は、Ｐウェル抵抗を最小にするように含められている。この追加はＸ方向のセルピッチ（Ｗ）を増加させながらも、この設計は、Ｙ方向に用いられることになるアクティブセクションの高さ（Ｈ１）をより高くすることを可能にし、その結果、アクティブ面積当たりのチャネル幅が増加する。図２Ｂは、Ｅ−Ｅ’切断線を通った当該デバイスの断面図である。
【００２６】
ＭＯＳＦＥＴデバイスの第３の態様が図３Ａに示されている。図３Ａに示すように、Ｙ方向の追加的なＭＯＳＦＥＴチャネルが、該構造の最上部と底部においてＸ方向に延びるＮ＋領域の追加によって可能になっている。この態様における該追加的なＭＯＳＦＥＴチャネルの存在は、図３Ｂにおける切断線Ｆ−Ｆ’を、図１Ａに示した態様の切断線Ｄ−Ｄ’と比較することによって説明される。該追加的なＭＯＳＦＥＴチャネルは、端部領域の高さ（Ｈ２）を増加させ、かつ、Ｙ方向のセルピッチ（Ｈ）を増加させるが、しかし、アクティブ面積当たりのチャネル幅の増加もある。
【００２７】
ＭＯＳＦＥＴデバイスの第４の態様が図４Ａに示されている。図４Ａに示すように、アクティブＭＯＳＦＥＴチャネル領域（複数）が、ＰウェルストライプとＮ＋ストライプを追加することによって、セルの中央に加えられている。該追加的なＭＯＳＦＥＴチャネルは、チャネル幅を増加させる。図４Ａに示すように、該セルの中央領域にはケイ化物コンタクトが無い。図４に示したデバイスでは、電流は、Ｘ方向のＮ＋ストライプ（図４Ａにおける切断線Ｇ−Ｇ’として参照）に沿って進み、それから、該電流は、方向を変えて、Ｙ方向に沿って流れ、ケイ化物コンタクトおよび最終金属によって収集される。図４Ｂは
、Ｇ−Ｇ’切断線を通った当該デバイスの断面図である。
【００２８】
ＭＯＳＦＥＴデバイスの第５の態様が図５に示されている。図５に示すように、Ｙ方向のアクティブ領域が２つのセクションとなって配置されている。第１のセクションは、直線であってよく、該直線的なセクションを非アクティブセクションへと接続している第２のセクションは、角度をなしていてもよい。該直線的なセクションの長さおよび該角度は、設計パラメーターである。このレイアウトは、チャネルとケイ化物コンタクトとの間のＰウェルとＮ＋領域の抵抗を減少させるために用いることができる。
【００２９】
ＭＯＳＦＥＴデバイスの第６の態様が図６に示されている。図６に示すように、前記の角度をなしたセクションは、該チャネルとケイ化物コンタクトとの間のＰウェルとＮ＋領域の抵抗をさらに減少させるために、いかなる形状の曲線へと変更されてもよい。
【００３０】
ＭＯＳＦＥＴデバイスの第７の態様が図７に示されている。図７に示すように、このコンセプトは、六角形のセル構造(hexagonal cell structure)を作り出すためにさらに拡張され得る。この場合、該チャネルとＮ＋領域は、六角形のセル（複数）へと配置されかつ互いに連結される。図７に示すように、２つのタイプの六角形のセルがあり、それは、アクティブセルとコンタクトセルである。該アクティブセルは、ＪＦＥＴ領域と、アクティブＭＯＳＦＥＴチャネルと、Ｎ＋領域とを含んでいる。該コンタクトセルは、Ｎ＋およびＰ＋領域に対するケイ化物コンタクトを含んでいる。電流は、アクティブ六角形セル中のＪＦＥＴ領域を通って縦に流れ、それから、ＭＯＳＦＥＴチャネルを通って横に流れ、それから、ケイ化物コンタクトを含むセルに到達するまで、互いに連結されたＮ＋領域を通って流れる。電流は、Ｎ＋／Ｐ＋に対するケイ化物コンタクトによって収集され、ソース最終金属へと移送される。このレイアウトは、アクティブ面積当たりのチャネル幅を増大させるために用いることができ、また、従来技術のレイアウトと比べて３倍(3x)を超えるチャネル密度と見なすことができる。図７に示すように、各六角形のコンタクトセルは、６個の六角形のアクティブセルによって取り囲まれている。
【００３１】
ＭＯＳＦＥＴデバイスの第８の態様が図８に示されている。図８に示すように、コンタクトセルの数に対する六角形のアクティブセルの数の比率が、図７に示したデバイスにおける比率よりも大きくなっている。より少ないコンタクトセルの存在が、アクティブ面積当たりのチャネル幅を増大させている。このレイアウトは、（チャネル密度を最大にしようとする要求）対（Ｎ＋およびＰウェル抵抗を最小にしようとする要求）に基づいて最適化され得る。
【００３２】
図９Ａ〜９Ｅは、図１Ａに示したＭＯＳＦＥＴデバイスを製造する方法を概略的に図示している。示された断面は、図１Ａの切断線Ａ−Ａ’に沿ったものである。
【００３３】
図９Ａは、出発エピ層(starting epilayer)の積層を示している。図９Ａに示すように
、該出発エピ層の積層は、Ｎ型基板と、該基板上のＮ型バッファ層と、該バッファ層上のＮ型ドリフト層とを有している。図９に示した当該デバイスは、Ｎ型バッファ層を含んでいるが、該Ｎ型バッファ層はオプションであって、Ｎ型ドリフト層は、Ｎ型基板に直接的に接触して形成されることができる。
【００３４】
図９Ｂは、Ｐ型ウェルとＮ＋型ソース領域のフォーメーション（配置形）を図示している。図９Ｂに示すように、ｐ型ウェル領域は、インプラントマスク材（酸化物が示されている）の堆積、該インプラントマスク材のパターニング（例えば、酸化物エッチングの使用）、その後、Ｐ型ウェルのインプラントによって、形成することができる。図９Ｂにも示すように、スペーサー（例えば、酸化物）が、パターニングされたＰ型ウェルインプラントマスク材に隣接して堆積されてもよい。該スペーサーは、その後、エッチングされか
つ成形されてもよく、Ｎ＋型ソース領域がｐ型ウェル領域にインプラントされてもよい。
【００３５】
図９Ｃは、当該デバイスの端部における高ドープ領域またはＰ＋型領域のフォーメーションを図示している。図９Ｃに示すように、Ｐ＋領域は、Ｐ＋型インプラントマスク材（酸化物が示されている）の堆積、該マスク材のパターニング（例えば、該酸化物マスク材のエッチング）、および、該マスクの開口を通したＰ型ドーパントのインプラントによって形成することができる。図９Ｃに示すように、該Ｐ＋型インプラントは、Ａ−Ａ’切断線に沿ってブロックされている。該Ｐ＋型インプラントの堆積の後、該インプラントは、アニールされ得る。
【００３６】
図９Ｄは、当該デバイスのレベル間誘電体(inter-level dielectric)（ＩＬＤ）およびポリシリコンゲート領域のフォーメーションを図示している。先ず、該ゲートは、酸化(oxidation)によって、その後、ポリシリコンの堆積、および、該ポリシリコン上のマスク
材をパターニングすることによって形成することができる。ポリシリコンは、その後、エッチングによって選択的に除去され得る。該ポリシリコンは、Ａ−Ａ’切断線に沿ってはエッチングされないが、そのような選択的な除去は図９Ｄには図示していない。該レベル間誘電体が、その後、ポリシリコンゲート上に堆積される。ソースコンタクトが、その後、マスク材をパターニングしかつ該コンタクトを形成することによって形成され得る。裏面側(backside)またはドレインコンタクトが、その後、形成され得る。金属リフトオフ処理がコンタクト形成のために使用され得る。該コンタクトは、その後、アニールされ得る。ゲートコンタクトもまた、この段階のプロセスで形成され得る。
【００３７】
図９Ｅは、最終金属の堆積と、最終金属のパターニングとエッチングを図示している。図９Ｅに示すように、最終金属は、レベル間誘電体上に堆積され、そして、当該デバイスの端部において、ソースコンタクトと接触している（図９Ｅには図示していない）。
【００３８】
いくつかの態様によれば、内蔵(integrated、集積)ショットキーダイオードを有するデバイスが提供される。パワーＭＯＳＦＥＴに追加される場合、該内蔵ショットキーダイオードは、逆導通ロス(reverse conduction losses)を減少させることができ、かつ、当該
デバイスのスイッチングロスを減少させることができる。また、該ショットキーダイオードは、ＭＯＳＦＥＴ本体−ダイオードのターンオンを妨げることができ、それにより、該ＭＯＳＦＥＴの伝導特性および漏れ電流の、長期間の安定性を確実にする。ＳｉＣ ＭＯ
ＳＦＥＴでは、内蔵ショットキーコンタクトの存在は、また、オン抵抗と漏れ電流を含んだデバイスパフォーマンスの劣化にリンク（関連）する基底面転位(basal plane dislocations)の形成と延伸を妨げる。
【００３９】
該内蔵ショットキーは、逆並列(antiparallel)整流器として働き、当該半導体デバイスの逆導通の間の低い電圧降下を提供する。また、ＭＯＳＦＥＴセルに内蔵ショットキーコンタクトを備えることによって、外部に接続されるショットキー整流器に対する要求が排除され、そのため、複雑さとコストが低減され、かつ、相互接続(interconnect)インダクタンスに起因する寄生効果が排除される。
【００４０】
図１０Ａおよび１０Ｂは、内蔵ショットキーダイオードを持ったＭＯＳＦＥＴの単一(single)のセルのダイアグラムを示している。図１０Ａおよび１０Ｂには単一のセルが描かれているが、ＭＯＳＦＥＴのレイアウトは、この態様の形となっているセルを多数繰り返したものを含むことができる。図１０Ａは、内蔵ショットキーダイオードを含んだセルの設計の概略的な上面レイアウト図である。図１０Ａに描かれているように、当該デバイスは、２つのショットキー領域を含んでおり、該ショットキー領域では整流ショットキーコンタクトが金属層とＭＯＳＦＥＴのドリフト層との間に形成されている。図１０Ｂは、図１０Ａに示した切断線Ｈ−Ｈ’を通して見たときの、内蔵ショットキーコンタクトを持っ
たＭＯＳＦＥＴの概略的な断面図である。図１０Ｂから分かるように、当該デバイスは、２つのショットキー領域を含んでおり、該ショットキー領域では整流ショットキーコンタクトが最終金属層とｎ型ドリフト領域との間に形成されている。
【００４１】
オーバーヘッドを除去することによって、かつ、小さいＪＦＥＴ幅（例えば、＜３μｍ）を持つことによって、ここに記載される設計は、小さいセルピッチと高いチャネル密度とを可能にする。いくつかの態様によれば、その小さいＪＦＥＴ幅は、該ＪＦＥＴ領域ドーピングを増大させる該ＪＦＥＴ領域中へのインプラントを加えることによって可能になる。該ＪＦＥＴ領域にインプラントを加えることは、ＪＦＥＴ幅が最小にされた場合のＪＦＥＴ抵抗の影響(impact)を最小にする。ＪＦＥＴインプラント無しでは、該ＪＦＥＴドーピングはドリフト層ドーピング（例えば、１×１０１５から２×１０１６ｃｍ−３）と同じになる。ＪＦＥＴインプラントを用いることによって、該ドーピングは、ドリフト層よりも高い濃度へと増大し得る。いくつかの態様によれば、該ＪＦＥＴインプラントは、５×１０１５から５×１０１６ｃｍ−３のドーピング濃度を有することができる。
【００４２】
ドリフト層は、１×１０１５から２×１０１６ｃｍ−３のドーピング濃度を有することができる。ウェル領域（例えば、Ｐウェル）は、２×１０１６から２×１０１８ｃｍ−３のドーピング濃度を有することができる。第１導電型の半導体材料のソース領域（例えば、Ｎ＋領域）および高ドープ層は、１×１０１９から１×１０２０ｃｍ−３のドーピング濃度を有することができる。第２導電型（例えば、Ｐ＋領域）の高ドープ領域は、５×１０１８から１×１０２０ｃｍ−３のドーピング濃度を有することができる。これらのドーピング濃度の範囲は、単なる代表的なものであって、限定することを意図するものではない。他のドーピング濃度は、与えられた最終使用用途にとって望ましい特徴を持ったデバイスが提供されるように用いることができる。第２導電型の高ドープ領域は、第１および第２ウェル領域よりも高いドーピング濃度を有することができる。第１導電型の半導体材料のソースまたはＮ＋領域および高ドープ層は、ドリフト層よりも高いドーピング濃度を有することができる。
【００４３】
いくつかの態様によれば、縦型(vertical、垂直型)ＤＭＯＳＦＥＴデバイスが示され、当該デバイスでは、電流が、横方向または水平面において少なくとも２つの異なる方向（例えば、ＸおよびＹ方向）に、当該デバイスのチャネルと当該デバイスのソースコンタクトとの間を流れる。縦型ＤＭＯＳＦＥＴデバイスでは、大部分の電流が、最初に縦に、裏側のドレインコンタクトから流れ、ドリフト領域を通過し、ＪＦＥＴ領域へと流れる。該電流は、その後、当該デバイスの横方向の面にあるチャネル領域を通過して流れるように方向を変える。いくつかの態様によれば、トータルのデバイス電流の少なくとも５０％が、当該デバイスの横方向の面内の少なくとも２つの方向に向かって、ＪＦＥＴ領域からソースケイ化物コンタクトへと流れる。
【００４４】
図１１は、図１Ａに示したデバイスにおける電流経路を示す概略的なダイアグラムである。電流は、最初に、ウェハの裏側から縦に流れ、ドリフト領域を通過し、ＪＦＥＴ領域（図示せず）へと流れて入る。図１１に示すように、該電流の流れは、その後、該ＪＦＥＴ領域からケイ化物コンタクトへの複数の経路を取ることができる。例えば、該電流は、チャネルを通過しソースコンタクトへと流れることができ、「電流経路１」で示したように、ソースケイ化物コンタクトにおいて収集される前に、少なくとも２つの異なる方向（即ち、第１の方向と第２の方向）に流れることができる。当該デバイスにおける該電流は、また、「電流経路２」で示したように、ソースケイ化物コンタクトにおいて収集される前に、実質的に方向を変えること無しに、チャネルを通過して横方向に流れることができる。
【００４５】
図１１に示すように、当該デバイス中のいくらかの電流は、チャネルからソースケイ化
物コンタクトへと、実質的に方向を変えること無しに流れてよい（例えば、「電流経路２」）。しかしながら、本発明のこの態様によれば、当該デバイスにおけるトータル電流の少なくとも５０％が、当該デバイスの横方向の面における第１および第２の方向に向かって、ＪＦＥＴ領域からソースコンタクトへと流れ、ここで、第２の方向は、第１の方向に対して少なくとも５０度の角度を形成する。
【００４６】
いくつかの態様によれば、縦型ＤＭＯＳＦＥＴデバイスが示され、該デバイスでは、ｎ型領域に対するケイ化物コンタクトの幅は、チャネル幅に対して比較的小さい。いくつかの態様によれば、Ｎ＋ドープ領域に対する該コンタクトの幅は、チャネルの幅の５０％未満である。図１２Ａは、図１Ａに示したデバイスについてのケイ化物コンタクトの幅を示しており、該デバイスは、ＸおよびＹ方向の両方に向いたアクティブチャネルを持っている。この態様では、チャネル幅は、ＸおよびＹ方向の両方に向いたチャネルのトータルの幅である（即ち、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）。図１２Ａのデバイスについては、ソースに対するケイ化物コンタクト幅は、当該デバイスのｎプラス領域に接触するコンタクト領域のトータルの幅である（即ち、Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）。図１２Ｂは、図１０Ａに示したデバイスについてのチャネル幅を示す概略的なダイアグラムであり、該デバイスは、Ｙ方向だけのアクティブチャネルを持っている。図１２Ｂに示すように、該チャネル幅は、Ｙ方向のチャネル幅の合計（即ち、Ｃ１＋Ｃ２）だけを含んでおり、それは、ｘ方向のアクティブチャネルが無いからである。図１２Ａのデバイスと同様に、図１２Ｂのデバイスについては、ソースに対するケイ化物コンタクト幅は、該デバイスのｎプラス領域に接触するコンタクト領域のトータルの幅である（即ち、Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）。
【００４７】
いくつかの態様によれば、縦型ＤＭＯＳＦＥＴデバイスが示され、該デバイスでは、電流は、大部分のチャネルの直接的な近傍にあるソースコンタクトによっては収集されない。どちらかといえば、該電流は、ソースコンタクトに到達する前に、チャネルに隣接するＮ＋ドープ領域中の実質的な長さ（例えば、＞２μｍ、または、＞該デバイスの最小フィーチャーサイズ(minimum feature size)）を流れる。ここで用いている、該デバイスの最小フィーチャーサイズは、最小の線幅、または、該デバイスの線から線の離間距離である。
【００４８】
いくつかの態様によれば、降伏電圧(breakdown voltage)＞６００Ｖ、最小フィーチャ
ーサイズ＞０．３μｍ、および、セルピッチ＜６μｍを有する、縦型ＤＭＯＳＦＥＴデバイスが提供される。いくつかの態様によれば、降伏電圧＞６００Ｖ、最小フィーチャーサイズ＞０．３μｍ、および、チャネル密度＞３５０ｍｍ／ｍｍ２を有する、縦型ＤＭＯＳＦＥＴデバイスが提供される。
【００４９】
前述の明細書は、説明する目的のために提供した実施例を用いて本発明の原理を教示するものであるが、この開示を読むことで、形態および詳細における種々の変更を本発明の真の範囲から逸脱することなく行うことができることが、当業者には理解されるだろう。
【図１Ａ】
2019216252.tif 000003
【図１Ｂ】
2019216252.tif 000004
【図１Ｃ】
2019216252.tif 000005
【図１Ｄ】
2019216252.tif 000006
【図１Ｅ】
2019216252.tif 000007
【図２Ａ】
2019216252.tif 000008
【図２Ｂ】
2019216252.tif 000009
【図３Ａ】
2019216252.tif 000010
【図３Ｂ】
2019216252.tif 000011
【図４Ａ】
2019216252.tif 000012
【図４Ｂ】
2019216252.tif 000013
【図５】
2019216252.tif 000014
【図６】
2019216252.tif 000015
【図７】
2019216252.tif 000016
【図８】
2019216252.tif 000017
【図９Ａ】
2019216252.tif 000018
【図９Ｂ】
2019216252.tif 000019
【図９Ｃ】
2019216252.tif 000020
【図９Ｄ】
2019216252.tif 000021
【図９Ｅ】
2019216252.tif 000022
【図１０Ａ】
2019216252.tif 000023
【図１０Ｂ】
2019216252.tif 000024
【図１１】
2019216252.tif 000025
【図１２Ａ】
2019216252.tif 000026
【図１２Ｂ】
2019216252.tif 000027
【手続補正書】
【提出日】令和1年8月23日(2019.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の半導体セルを有する半導体デバイスであって、前記の複数の半導体セルは、少なくとも１つのアクティブセルと少なくとも１つのコンタクトセルとを有し、
前記の少なくとも１つのアクティブセルはそれぞれ：
前記半導体セルの中央部分に、第１導電型の半導体材料のＪＦＥＴ領域を有し；
前記ＪＦＥＴ領域に外接し、第１導電型とは異なる第２導電型の半導体材料からなるウェル領域を有し；
前記ウェル領域中に形成されかつ前記ＪＦＥＴ領域に外接する、第１導電型のソース領域を有し、該ソース領域は、前記ＪＦＥＴ領域から間隔をおいて配置され、かつ、前記ウェル領域の深さ未満の深さを有し、それにより、該ソース領域の下には前記ウェル領域の一部が存続するようになっており；
前記ＪＦＥＴ領域上、前記ウェル領域上、および、前記ソース領域上にある、ゲート誘電体層を有し；
前記ゲート誘電体層上にあるゲート電極を有し；
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記ゲート誘電体層の外縁部分上にある、層間誘電体を有し；
前記の少なくとも１つのコンタクトセルはそれぞれ：
第２導電型の半導体材料の第１層を有し；
前記第１層上に、第１導電型の半導体材料の第２層を有し、該第２層は、前記第１層より高ドープであり；
前記第１層中におよび前記第２層中に形成された、第２導電型の高ドープ領域を有し；
該セルの中央部分にあり、かつ、前記高ドープ領域と前記第２層とに接触する、ソースオーミックコンタクトを有し；
前記コンタクトセルの各々の前記第２層は、前記アクティブセルの各々のソース領域と電気的に連絡しており；
前記コンタクトセルの各々の前記第１層は、前記アクティブセルの各々のウェル領域と電気的に連絡しており；かつ、
前記アクティブセルの各々の前記ＪＦＥＴ領域と前記ウェル領域、および、前記コンタクトセルの各々の前記第２層が、第１導電型の基板層上の第１導電型の半導体材料のドリフト層上にある、
前記半導体デバイス。
【請求項２】
さらに、前記ドリフト層と前記基板層との間にバッファ層を有する、請求項１記載の半導体デバイス。
【請求項３】
前記の少なくとも１つのアクティブセルの各々および前記の少なくとも１つのコンタクトセルの各々が、六角形の形状である、請求項１記載の半導体デバイス。
【請求項４】
前記の少なくとも１つのコンタクトセルがそれぞれ、６つの隣接するアクティブセルによって取り囲まれている、請求項１記載の半導体デバイス。
【請求項５】
さらに、金属層を有し、該金属層は、前記アクティブセルの前記層間誘電体上にあり、かつ、前記コンタクトセルのソースオーミックコンタクトに接触している、請求項１記載の半導体デバイス。
【請求項６】
第１導電型がＮ型であり、かつ、第２導電型がＰ型である、請求項１記載の半導体デバイス。
【請求項７】
当該デバイスが、ＳｉＣ半導体デバイスである、請求項１記載の半導体デバイス。
【外国語明細書】
2019216252000001.pdf
2019216252000002.pdf
2019216252000003.pdf
2019216252000004.pdf