(57)【要約】【課題】チップ間の信号伝送性とチップへの安定的な電力供給性能に優れた電子装置を提供する。【解決手段】配線層は、第１チップの第１領域と第２チップの第３領域との間、第１チップの第２領域と第３チップの第５領域との間、第１端子と第２チップの第４領域との間、および第２端子と第３チップの第６領域との間に設けられている。第４導電部材は、第１チップの第１領域と第２チップの第３領域との間に設けられ、第１チップの第１導電部材と第２チップの第２導電部材とを接続する。第５導電部材は、第１チップの第２領域と第３チップの第５領域との間に設けられ、第１チップの第１導電部材と第３チップの第３導電部材とを接続する。第１チップは、第１端子と第２端子との間に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電部材と、第１領域と、第２領域とを含む第１チップと、
第２導電部材と、第３領域と、第４領域とを含む第２チップと、
第３導電部材と、第５領域と、第６領域とを含む第３チップと、
第１端子と、
第２端子と、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間、前記第１チップの前記第２領域と前記第３チップの前記第５領域との間、前記第１端子と前記第２チップの前記第４領域との間、および前記第２端子と前記第３チップの前記第６領域との間に設けられた配線層と、
を備え、
前記配線層は、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間に設けられ、前記第１チップの前記第１導電部材と前記第２チップの前記第２導電部材とを接続する第４導電部材と、
前記第１チップの前記第２領域と前記第３チップの前記第５領域との間に設けられ、前記第１チップの前記第１導電部材と前記第３チップの前記第３導電部材とを接続する第５導電部材と、を含み、
前記第１チップは、前記第１端子と前記第２端子との間に設けられた電子装置。
【請求項２】
前記第１チップは、前記第１導電部材、前記第４導電部材、および前記第５導電部材を通じて、前記第２チップと前記第３チップとを接続する電気配線部材である請求項１記載の電子装置。
【請求項３】
前記第１チップは、基板を含まない請求項２記載の電子装置。
【請求項４】
前記第１チップは、前記第４導電部材と接続された第１メモリ素子をさらに含み、
前記第３チップは、前記第５導電部材と接続された第２メモリ素子をさらに含み、
前記第２メモリ素子の記憶容量は、前記第１メモリ素子の記憶容量よりも大きい請求項１記載の電子装置。
【請求項５】
前記第１チップは、前記第５導電部材と接続された制御部をさらに含む請求項４記載の電子装置。
【請求項６】
第１導電部材と、第１領域と、第２領域とを含む第１チップと、
第２導電部材と、第３領域と、第４領域とを含む第２チップと、
第１樹脂領域と、第２樹脂領域とを含む樹脂部と、
端子と、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間、前記第１チップの前記第２領域と前記第１樹脂領域との間、前記端子と前記第２チップの前記第４領域との間、および前記端子と前記第２樹脂領域との間に設けられた第１配線層と、
を備え、
前記第１配線層は、前記第１チップの前記第１領域と前記第２チップの前記第３領域との間に設けられ、前記第１チップの前記第１導電部材と前記第２チップの前記第２導電部材とを接続する第３導電部材を含み、
前記第２チップは、前記樹脂部の前記第１樹脂領域と前記第２樹脂領域との間に設けられた電子装置。
【請求項７】
第１接続領域と、第２接続領域とを有する第１チップと、
前記第１チップの前記第１接続領域に向き合う第３接続領域を有する第２チップと、
前記第１チップの前記第２接続領域に向き合う第４接続領域を有する第３チップと、
を備え、
前記第１チップは、第１メモリ素子と、前記第１接続領域および前記第２接続領域に設けられた複数の第１配線と、前記第１接続領域に設けられ、前記第１メモリ素子と電気的に接続された複数の第１信号端子とを有し、
前記第２チップは、前記第３接続領域に設けられた複数の第２信号端子と、前記第３接続領域に設けられた複数の第３信号端子とを有し、
前記第３チップは、第２メモリ素子と、前記第４接続領域に設けられ、前記第２メモリ素子と電気的に接続された複数の第４信号端子とを有し、
前記第２チップの前記第２信号端子は、前記第１チップの前記第１信号端子と接続され、
前記第１配線は、前記第２チップの前記第３信号端子および前記第３チップの前記第４信号端子と接続された電子装置。
【請求項８】
前記第１チップと前記第２チップとの間、および前記第１チップと前記第３チップとの間に設けられた配線層をさらに備え、
前記配線層は、
前記第２チップの前記第２信号端子と、前記第１チップの前記第１信号端子とを接続する複数の第１導電部材と、
前記第２チップの前記第３信号端子と、前記第１配線とを接続する複数の第２導電部材と、
前記第３チップの前記第４信号端子と、前記第１配線とを接続する複数の第３導電部材と、
前記第２チップおよび前記第３チップを外部と接続させる複数の第２配線と、
を有する請求項７記載の電子装置。
【請求項９】
前記第１チップに設けられた前記複数の第１配線の最小間隔は、前記配線層に設けられた前記複数の第２配線の最小間隔よりも小さい請求項８記載の電子装置。
【請求項１０】
前記第２メモリ素子の記憶容量は、前記第１メモリ素子の記憶容量よりも大きい請求項７〜９のいずれか１つに記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置に関する。
【背景技術】
【０００２】
Fan-Out配線層は、複数のチップ間の信号線を接続する役割と、チップへの電源供給の役割を担っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５４６６２０３号公報
【特許文献２】特開２０１５−１８８０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、チップ間の信号伝送性とチップへの安定的な電力供給性能に優れた電子装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、電子装置は、第１チップと、第２チップと、第３チップと、第１端子と、第２端子と、配線層と、を備えている。前記第１チップは、第１導電部材と、第１領域と、第２領域とを含む。前記第２チップは、第２導電部材と、第３領域と、第４領域とを含む。前記第３チップは、第３導電部材と、第５領域と、第６領域とを含む。前記配線層は、前記第１チップの前記第１領域と前記第２チップの前記第３領域との間、前記第１チップの前記第２領域と前記第３チップの前記第５領域との間、前記第１端子と前記第２チップの前記第４領域との間、および前記第２端子と前記第３チップの前記第６領域との間に設けられている。前記配線層は、第４導電部材と、第５導電部材とを含む。前記第４導電部材は、前記第１チップの前記第１領域と前記第２チップの前記第３領域との間に設けられ、前記第１チップの前記第１導電部材と前記第２チップの前記第２導電部材とを接続する。前記第５導電部材は、前記第１チップの前記第２領域と前記第３チップの前記第５領域との間に設けられ、前記第１チップの前記第１導電部材と前記第３チップの前記第３導電部材とを接続する。前記第１チップは、前記第１端子と前記第２端子との間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は、第１実施形態に係る電子装置を例示する模式断面図であり、（ｂ）及び（ｃ）は、第１実施形態に係る電子装置における第１チップの模式拡大断面図であり、（ｄ）は第１実施形態に係る電子装置における第１チップ、第２チップ、および第３チップの接続関係を示す模式図である。
【図２】（ａ）は、第１実施形態に係る電子装置における第１チップ、第２チップ、および第３チップの配置例を示す模式平面図であり、（ｂ）は第１実施形態に係る電子装置における第２チップ、第３チップ、および樹脂部の模式平面図である。
【図３】第１実施形態に係る電子装置の製造方法の例を示す模式断面図である。
【図４】第１実施形態に係る電子装置の製造方法の例を示す模式断面図である。
【図５】第１実施形態に係る電子装置の製造方法の例を示す模式断面図である。
【図６】第１実施形態に係る電子装置の製造方法の例を示す模式断面図である。
【図７】第２実施形態に係る電子装置を例示する模式断面図である。
【図８】（ａ）および（ｂ）は、第２実施形態に係る電子装置における第１チップ、第２チップ、および第３チップの接続関係を示す模式図である。
【図９】第３実施形態に係る電子装置における第１チップ、第２チップ、および第３チップの接続関係を示す模式図である。
【図１０】第４実施形態に係る電子装置を例示する模式断面図である。
【図１１】（ａ）は、第５実施形態に係る電子装置を例示する模式断面図であり、（ｂ）は、第５実施形態に係る電子装置の他の例を示す模式断面図である。
【図１２】第５実施形態に係る電子装置における第１チップおよび第２チップの配置例を示す模式平面図である。
【図１３】第６実施形態に係る電子装置を例示する模式断面図である。
【図１４】第６実施形態に係る電子装置における第１チップと第２チップとの接続関係を示す模式図である。
【図１５】第６実施形態に係る電子装置における第１チップの構成を示す模式平面図である。
【図１６】（ａ）は、第７実施形態に係る電子装置における第１チップ、第２チップ、および第３チップの接続関係を示す模式断面図であり、（ｂ）は、第８実施形態に係る電子装置における第１チップおよび第２チップの接続関係を示す模式断面図である。
【図１７】図１（ａ）に示す電子装置の変形例を示す模式断面図である。
【図１８】図７に示す電子装置の変形例を示す模式断面図である。
【図１９】図１０に示す電子装置の変形例を示す模式断面図である。
【図２０】図１３に示す電子装置の変形例を示す模式断面図である。
【図２１】第９実施形態に係る電子装置の模式断面図である。
【図２２】第２実施形態における第１チップ、第２チップ、第３チップ、および配線層の配置と接続を示す模式図である。
【図２３】図２２に示す電子装置の模式平面図である。
【図２４】図２３における第２チップの位置と第３チップの位置とを入れ替えた模式図である。
【図２５】第２実施形態の電子装置のニューラルネットワークへの応用例を示す模式平面図である。
【図２６】ニューラルネットワークの説明図である。
【図２７】第２実施形態の電子装置のニューラルネットワークへの応用例を示す模式図である。
【図２８】第２実施形態の電子装置における第１チップ、第２チップ、および第３チップのフルグリッドタイル構造を示す模式平面図である。
【図２９】図２８に示す実施形態のニューラルネットワークへの応用例を示す模式平面図である。
【図３０】実施形態の第３チップの一例の模式断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付し、その詳細な説明は省略する場合がある。  
以下の実施形態において、電子装置は、例えば半導体装置である。
【０００８】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る電子装置１を例示する模式断面図である。  
図１（ｂ）及び（ｃ）は、電子装置１における第１チップ１０の模式拡大断面図である。  
図１（ｄ）は、電子装置１における第１チップ１０、第２チップ２０、および第３チップ３０の接続関係を示す模式図である。  
図２（ａ）は、電子装置１における第１チップ１０、第２チップ２０、および第３チップ３０の配置例を示す模式平面図である。  
図２（ｂ）は、電子装置１における第２チップ２０、第３チップ３０、および樹脂部５１の模式平面図である。
【０００９】
図１（ａ）に示すように、第１実施形態に係る電子装置１は、配線層４０と、第１チップ１０と、第２チップ２０と、第３チップ３０と、樹脂部５１と、複数の第１端子８１と、複数の第２端子８２とを含む。
【００１０】
第１チップ１０は、第１領域１０ａと第２領域１０ｂとを含む。第２チップ２０は、第３領域２０ａと第４領域２０ｂとを含む。第３チップ３０は、第５領域３０ａと第６領域３０ｂとを含む。
【００１１】
第１チップ１０の第１領域１０ａから第２チップ２０の第３領域２０ａに向かう方向は、第１方向に沿う。第１チップ１０の第２領域１０ｂから第３チップ３０の第５領域３０ａに向かう方向は、第１方向に沿う。
【００１２】
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１３】
配線層４０は、例えばＸ−Ｙ平面に沿っている。
【００１４】
第２チップ２０から第３チップ３０に向かう第２方向は、第１方向と交差する。この例では、第２方向は、Ｘ軸方向に沿う。
【００１５】
第１チップ１０の第１領域１０ａから第２チップ２０の第４領域２０ｂに向かう方向は、第１方向および第２方向と交差する。第１チップ１０の第２領域１０ｂから第３チップ３０の第６領域３０ｂに向かう方向は、第１方向および第２方向と交差する。
【００１６】
配線層４０は、第１チップ１０の第１領域１０ａと第２チップ２０の第３領域２０ａとの間、第１チップ１０の第２領域１０ｂと第３チップ３０の第５領域３０ａとの間、第１端子８１と第２チップ２０の第４領域２０ｂとの間、および第２端子８２と第３チップ３０の第６領域３０ｂとの間に設けられている。
【００１７】
図１（ｂ）に示すように、第１チップ１０は、基板１２と配線層１４とを含む。基板１２のＺ軸方向に沿った厚さは、配線層１４のＺ軸方向に沿った厚さよりも厚い。
【００１８】
基板１２は、例えば、シリコン基板またはガラス基板である。配線層１４は、例えば、ダマシン法やセミアディティブプロセスにより形成された配線層である。配線層１４は、絶縁層１３と第１導電部材１１とを含む。第１チップ１０が素子を含まない単に配線だけの機能をもつブリッジチップの場合、基板１２として高抵抗シリコン基板を使うことができる。この高抵抗シリコン基板の比抵抗は、例えば１０Ωｃｍ以上である。
【００１９】
第１導電部材１１は、例えば金属部材である。第１導電部材１１は、複数の電極端子１１ａと、電極端子１１ａと接続された導電層１１ｂとを含む。導電層１１ｂは、電極端子１１ａと基板１２との間に設けられている。
【００２０】
または、図１（ｃ）に示すように、第１チップ１０は、第１導電部材１１を含む配線層１４だけを含み、基板１２を含まない。基板１２に配線層１４を形成した後、基板１２を除去することができる。
【００２１】
図１（ａ）に示すように、第１チップ１０と配線層４０との間に絶縁部５５が設けられている。絶縁部５５は、例えば樹脂材料もしくは無機材料からなる。絶縁部５５は、第１導電部材１１を覆っている。例えば、第１導電部材１１を配線層４０に接続後に、絶縁部５５を注入することができる。または、絶縁部５５をあらかじめ第１導電部材１１の周囲を含む領域に形成しておき、第１導電部材１１と同時に絶縁部５５を配線層４０に接続する製法を用いても構わない。
【００２２】
図１（ａ）に示すように、第２チップ２０は、第２導電部材２１を含む。第２導電部材２１は、例えば金属部材である。第２導電部材２１は、第１信号端子２１ａと、第１電源端子２１ｂと、これら第１信号端子２１ａおよび第１電源端子２１ｂと接続された導電層（図示省略）とを含む。第２チップ２０は、例えばロジック素子を含む。ロジック素子は、例えば、主に情報の演算・制御に関わる機能に用いられる。
【００２３】
図１（ａ）に示すように、第３チップ３０は、第３導電部材３１を含む。第３導電部材３１は、例えば金属部材である。第３導電部材３１は、第２信号端子３１ａと、第２電源端子３１ｂと、これら第２信号端子３１ａおよび第２電源端子３１ｂと接続された導電層（図示省略）とを含む。第３チップ３０は、例えばメモリ素子を含む。メモリ素子は、例えば、主に情報の蓄積に関わる機能に用いられる。
【００２４】
配線層４０は、絶縁層４５と、第４導電部材４１と、第５導電部材４２と、第６導電部材４３と、第７導電部材４４とを含む。
【００２５】
絶縁層４５は、例えば樹脂層である。絶縁層４５は、第４導電部材４１、第５導電部材４２、第６導電部材４３、および第７導電部材４４のそれぞれの間に設けられている。絶縁層４５は、第４導電部材４１、第５導電部材４２、第６導電部材４３、および第７導電部材４４のそれぞれの間を絶縁分離している。絶縁層４５は、無機系絶縁材料の層であっても構わない。
【００２６】
第４導電部材４１は、第１チップ１０の第１領域１０ａと第２チップ２０の第３領域２０ａとの間に設けられ、第１チップ１０の第１導電部材１１と第２チップ２０の第１信号端子２１ａとを接続している。第４導電部材４１は、Ｚ軸方向に沿って延びる例えば金属ビアである。複数の第４導電部材４１が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能にする。
【００２７】
第５導電部材４２は、第１チップ１０の第２領域１０ｂと第３チップ３０の第５領域３０ａとの間に設けられ、第１チップ１０の第１導電部材１１と第３チップ３０の第２信号端子３１ａとを接続している。第５導電部材４２は、Ｚ軸方向に沿って延びる例えば金属ビアである。複数の第５導電部材４２が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能にする。
【００２８】
第６導電部材４３は、第１端子８１と、第２チップ２０の第４領域２０ｂとの間に設けられ、第２チップ２０の第１電源端子２１ｂと第１端子８１とを接続している。
【００２９】
第７導電部材４４は、第２端子８２と、第３チップ３０の第６領域３０ｂとの間に設けられ、第３チップ３０の第２電源端子３１ｂと第２端子８２とを接続している。
【００３０】
第６導電部材４３および第７導電部材４４は、例えば金属配線である。第１端子８１および第２端子８２は、電子装置１を外部回路に接続させる外部端子である。第１端子８１および第２端子８２は、例えばはんだボールである。第１端子８１および第２端子８２は、金属パッドまたは金属バンプであってもよい。
【００３１】
第１チップ１０は、第１端子８１と第２端子８２との間に設けられている。第１端子８１から第１チップ１０に向かう方向は、Ｘ軸方向に沿う。第２端子８２から第１チップ１０に向かう方向は、Ｘ軸方向に沿う。
【００３２】
樹脂部５１は、第２チップ２０および第３チップ３０の少なくとも側面の一部を覆っている。この側面は、Ｘ−Ｙ平面と交差する。図１（ａ）に示す例では、第２チップ２０および第３チップ３０の配線層４０とは反対の面も樹脂部５１により被覆した形態を示しているが、前記配線層４０とは反対の面を樹脂部５１から露出させることは任意である。
【００３３】
図１（ａ）に示すように、樹脂部５１は、第１樹脂領域５１ａと、第２樹脂領域５１ｂと、第３樹脂領域５１ｃを含む。図２（ｂ）に示すように、樹脂部５１は、さらに第４樹脂領域５１ｄと、第５樹脂領域５１ｅとを含む。第１樹脂領域５１ａ〜第５樹脂領域５１ｅは、互いに連続している。
【００３４】
図１（ａ）に示す例では、第２導電部材２１の周囲部および第３導電部材３１の周囲部にも樹脂部５１を配置した構成となっているが、第２導電部材２１の周囲部および第３導電部材３１の周囲部は樹脂部５１でなくても良く、例えば異なる絶縁材料であっても構わない。
【００３５】
第２チップ２０は、第１樹脂領域５１ａと第３樹脂領域５１ｃとの間に設けられている。第１樹脂領域５１ａから第３樹脂領域５１ｃに向かう方向は、Ｘ軸方向に沿う。第３チップ３０は、第３樹脂領域５１ｃと第２樹脂領域５１ｂとの間に設けられている。第３樹脂領域５１ｃは、第２チップ２０と第３チップ３０との間に設けられている。第３樹脂領域５１ｃから第２樹脂領域５１ｂに向かう方向は、Ｘ軸方向に沿う。
【００３６】
第２チップ２０は、第４樹脂領域５１ｄと第５樹脂領域５１ｅとの間に設けられている。第３チップ３０は、第４樹脂領域５１ｄと第５樹脂領域５１ｅとの間に設けられている。第４樹脂領域５１ｄから第５樹脂領域５１ｅに向かう方向は、Ｙ軸方向に沿う。
【００３７】
第１端子８１と第１樹脂領域５１ａとの間、および第２端子８２と第２樹脂領域５１ｂとの間にも、配線層４０が設けられている。
【００３８】
第１実施形態に係る電子装置１は、さらに、第４チップ７０、第８導電部材５２、第９導電部材５３、および半導体パッケージ装置６０を含む。
【００３９】
第４チップ７０は、例えば、ＩＰＤ（Integrated Passive Device）、または受動素子を含む。受動素子は、例えば、コンデンサ、インダクタ、抵抗素子等のディスクリート部品を含む。第４チップ７０は、例えば第６導電部材４３と接続されている。
【００４０】
第４チップ７０と第２チップ２０の第４領域２０ｂとの間に、配線層４０が設けられている。第４チップ７０から第２チップ２０に向かう方向は、Ｚ軸方向に沿う。
【００４１】
第４チップ７０は、第１端子８１と第１チップ１０との間に設けられている。第４チップ７０から第１チップ１０に向かう方向は、Ｘ軸方向に沿う。
【００４２】
第８導電部材５２は、Ｚ軸方向に延びる例えば柱状の金属ビアである。第９導電部材５３は、例えばはんだボールである。
【００４３】
半導体パッケージ装置６０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）素子や、フラッシュメモリ等を代表とするＮＶＭ（Non Volatile Memory）を含む。
【００４４】
半導体パッケージ装置６０と配線層４０との間に、第８導電部材５２、第９導電部材５３、第２チップ２０、第３チップ３０、および樹脂部５１が設けられている。
【００４５】
第９導電部材５３は、第８導電部材５２と半導体パッケージ装置６０との間に設けられ、第８導電部材５２および半導体パッケージ装置６０と接続されている。
【００４６】
第８導電部材５２は、配線層４０と第９導電部材５３との間に設けられている。第８導電部材５２は、第９導電部材５３、配線層４０の第６導電部材４３および第７導電部材４４に接続されている。
【００４７】
図１（ａ）および図２に示すように、第１チップ１０のＸ軸方向に沿った長さは、第２チップ２０のＸ軸方向に沿った長さ、および第３チップ３０のＸ軸方向に沿った長さよりも短い。
【００４８】
第１チップ１０の第１導電部材１１は、第４導電部材４１を通じて、第２チップ２０の第１信号端子２１ａと電気的に接続されている。第１チップ１０の第１導電部材１１は、第５導電部材４２を通じて、第３チップ３０の第２信号端子３１ａと電気的に接続されている。したがって、第２チップ２０の第１信号端子２１ａは、第４導電部材４１、第１チップ１０の第１導電部材１１、および第５導電部材４２を通じて、第３チップ３０の第２信号端子３１ａと電気的に接続されている。
【００４９】
電源は、第１端子８１および第６導電部材４３を通じて、第２チップ２０の第１電源端子２１ｂに供給され、第２端子８２および第７導電部材４４を通じて、第３チップ３０の第２電源端子３１ｂに供給される。
【００５０】
第４導電部材４１と第６導電部材４３とは互いに接続されず、第５導電部材４２と第７導電部材４４とは互いに接続されていない。したがって、第１チップ１０には電源は供給されず、単に第２チップ２０と第３チップ３０とを接続する配線部材として機能する。第１チップ１０は、トランジスタなどの能動素子、および受動素子を含まない。
【００５１】
第１実施形態に係る電子装置１によれば、第２チップ２０と第３チップ３０との間は、第１チップ１０を通じて接続される。第１チップ１０には、例えばウェーハプロセスで低コストに高密度微細配線を形成することができる。第２チップ２０および第３チップ３０が搭載される配線層４０には、それらのチップ間接続のための高密度微細配線を形成しなくて済み、大面積のパネルレベルで形成可能なラフなラインアンドスペースをもつ配線だけとすることができる。これは、コスト低減を可能にする上、第６導電部材４３および第７導電部材４４を通じた第２チップ２０および第３チップ３０への電源インピーダンスを低減し、電力供給性能向上に寄与する。
【００５２】
また、第１チップ１０は、能動素子や受動素子などを含まない、配線だけの構造にすることができ、コストを大幅に低減できる。さらに素子を含まない分、第１チップ１０のチップサイズを小型化でき、第１端子８１および第２端子８２を配置する領域を広く確保できる。これは、第１端子８１と第２チップ２０の第１電源端子２１ｂとの間の距離、および第２端子８２と第３チップ３０の第２電源端子３１ｂとの間の距離の低減を可能にし、第２チップ２０および第３チップ３０の電源インピーダンスを低くできる。この電源インピーダンスの低減は、電源電圧の変動を抑止し、安定した動作を可能にする。
【００５３】
第３チップ３０は、メモリ素子として例えばキャッシュメモリを含む。半導体パッケージ装置６０は、キャッシュメモリよりも記憶容量が大きいメインメモリとして例えばＤＲＡＭ、さらにはストレージメモリとしてフラッシュメモリ等を代表とするＮＶＭ（Non Volatile Memory）を含ませることができる。第２チップ２０は、第３チップ３０および半導体パッケージ装置６０を制御する機能を持たせることも出来る。
【００５４】
このような実施形態によれば、第２チップ２０にキャッシュメモリを集積内蔵させた構成に比べて例えば大容量のキャッシュメモリを１つのパッケージ内にシステムとして組み込むことができシステム性能の向上が図れ、且つチップ間接続配線のコストダウン、および各チップへの高い電力供給性能を実現することができる。
【００５５】
図３（ａ）〜図６（ｄ）は、第１実施形態に係る電子装置１の製造方法の例を示す模式断面図である。
【００５６】
図３（ａ）に示すように、支持体１００に配線層４０を形成する。配線層４０は、前述した、絶縁層４５、第４導電部材４１、第５導電部材４２、第６導電部材４３、および第７導電部材４４を含む。
【００５７】
図６（ａ）〜（ｄ）は、例えば第４導電部材４１を形成する工程を示す。なお、図６（ｂ）〜（ｄ）では、支持体１００の図示を省略している。
【００５８】
また、配線層４０と支持体１００との間に剥離層が配置されていても良いが、これを省略している。剥離層とは、力学的応力や光学的エネルギー（レーザ照射など）の付与により配線層４０と支持体１００とが分離する機能を付与する為の層状材料である。
【００５９】
支持体１００上にパッド９２を形成した後、そのパッド９２を覆う絶縁層９１が形成される。絶縁層９１にはパッド９２に達するホール９１ａが形成される。
【００６０】
ホール９１ａ内に、図６（ｂ）に示すように、ビア９３が形成される。ビア９３の端部は絶縁層９１上にも形成される。ビア９３と同時に、第６導電部材４３に含まれる導電層９４と、第７導電部材４４に含まれる導電層９５が絶縁層９１上に形成される。
【００６１】
図６（ｃ）に示すように、絶縁層９１に、さらに絶縁層９６が積層される。その絶縁層９６にはビア９３の端部に達するホール９６ａが形成される。そのホール９６ａ内に、図６（ｄ）に示すように、ビア９７が形成される。この後、さらに絶縁層を形成し、その絶縁層にホールを形成し、そのホール内にビアを形成してもよい。
【００６２】
絶縁層を形成する工程と、絶縁層にホールを形成する工程と、ホール内にビアを形成する工程とが複数回繰り返され、Ｚ軸方向に相互に接続された複数のビア９３、９７を含むスタックトビア構造の第４導電部材４１が形成される。同じくスタックトビア構造の第５導電部材４２も、第４導電部材４１と同様に形成される。なお、ビア９３とビア９７はＺ軸方向に沿って直線状に並ぶことに限らず、図６（ｅ）に示すように、ビア９３とビア９７が、Ｘ軸方向（またはＹ軸方向）に位置がずれていてもよい。
【００６３】
配線層４０を形成した後、図３（ｂ）に示すように、配線層４０に第８導電部材５２を固定する。さらに、図４（ａ）に示すように、配線層４０に第２チップ２０および第３チップ３０を固定する。第８導電部材５２よりも先に、第２チップ２０および第３チップ３０を配線層４０に固定してもよい。
【００６４】
第８導電部材５２、第２チップ２０、および第３チップ３０は、図４（ｂ）に示すように、樹脂部５１に覆われる。樹脂部５１は、配線層４０に積層される。
【００６５】
樹脂部５１を形成した後、支持体１００を除去する。前述した剥離層による機能を利用して支持体１００を除去しても良いし、支持体１００を研削、エッチングなどの方法により除去しても良い。これらのプロセスにより、配線層４０における支持体１００に対面していた面が、図５（ａ）に示すように露出する。
【００６６】
その配線層４０の露出した面に、図５（ｂ）に示すように、第１チップ１０および第４チップ７０を固定する。第１チップ１０を配線層４０に固定した後、図１（ｂ）に示す第１チップ１０の基板１２を除去してもよい。
【００６７】
その後、図１に示す、第１端子８１および第２端子８２が配線層４０に固定され、さらに半導体パッケージ装置６０が積層される。なお、半導体パッケージ装置６０が積層される順序は、第１端子８１および第２端子８２が固定される後であっても良い。
【００６８】
（第２実施形態）
図７は、第２実施形態に係る電子装置２を例示する模式断面図である。  
図８（ａ）は、電子装置２における第１チップ１１０、第２チップ２０、および第３チップ３０の接続関係を示す模式図である。図８（ｂ）は、第１チップ１１０、第２チップ２０、および第３チップ３０の接続関係を平面的に表した模式図である。
【００６９】
図７に示すように、第２実施形態に係る電子装置２は、配線層４０と、第１チップ１１０と、第２チップ２０と、第３チップ３０と、樹脂部５１と、複数の第１端子８１と、複数の第２端子８２とを含む。
【００７０】
第１チップ１１０は、第１導電部材１１１と、第１領域１１０ａと、第２領域１１０ｂとを含む。第１チップ１１０の第１領域１１０ａから第２チップ２０の第３領域２０ａに向かう方向は、第１方向に沿う。第１チップ１１０の第２領域１１０ｂから第３チップ３０の第５領域３０ａに向かう方向は、第１方向に沿う。
【００７１】
第１チップ１１０の第１領域１１０ａは、第２チップ２０の第３領域２０ａに向き合い、第２チップ２０の第３領域２０ａと接続される接続領域である。第２チップ２０の第３領域２０ａは、第１チップ１１０の第１領域１１０ａに向き合い、第１チップ１１０の第１領域１１０ａと接続される領域である。第１チップ１１０の第２領域１１０ｂは、第３チップ３０の第５領域３０ａに向き合い、第３チップ３０の第５領域３０ａと接続される接続領域である。第３チップ３０の第５領域３０ａは、第１チップ１１０の第２領域１１０ｂに向き合い、第１チップ１１０の第２領域１１０ｂに接続される接続領域である。
【００７２】
第１チップ１１０の第１領域１１０ａから第２チップ２０の第４領域２０ｂに向かう方向は、第１方向および第２方向と交差する。第１チップ１１０の第２領域１１０ｂから第３チップ３０の第６領域３０ｂに向かう方向は、第１方向および第２方向と交差する。
【００７３】
配線層４０は、第１チップ１１０の第１領域１１０ａと第２チップ２０の第３領域２０ａとの間、第１チップ１１０の第２領域１１０ｂと第３チップ３０の第５領域３０ａとの間、第１端子８１と第２チップ２０の第４領域２０ｂとの間、および第２端子８２と第３チップ３０の第６領域３０ｂとの間に設けられている。
【００７４】
配線層４０の第４導電部材４１は、第１チップ１１０の第１領域１１０ａと第２チップ２０の第３領域２０ａとの間に設けられ、第１チップ１１０の第１導電部材１１１と第２チップ２０の第１信号端子２１ａとを接続している。複数の第４導電部材４１が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能とする。
【００７５】
配線層４０の第５導電部材４２は、第１チップ１１０の第２領域１１０ｂと第３チップ３０の第５領域３０ａとの間に設けられ、第１チップ１１０の第１導電部材１１１と第３チップ３０の第４信号端子３１ａとを接続している。複数の第５導電部材４２が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能とする。
【００７６】
第１チップ１１０は、第１端子８１と第２端子８２との間に設けられている。第１端子８１から第１チップ１１０に向かう方向は、Ｘ軸方向に沿う。第２端子８２から第１チップ１１０に向かう方向は、Ｘ軸方向に沿う。
【００７７】
第１チップ１１０のＸ軸方向に沿った長さは、第２チップ２０のＸ軸方向に沿った長さ、および第３チップ３０のＸ軸方向に沿った長さよりも短い。
【００７８】
第１チップ１１０は、上記第１実施形態の第１チップ１０と同様に第２チップ２０と第３チップ３０との間を接続する第１導電部材１１１を含む。さらに、第１チップ１１０は、図８（ａ）に示すように第１メモリ素子１１３を含んでも良い。第１メモリ素子１１３は、例えばキャッシュメモリである。
【００７９】
第３チップ３０は、第２メモリ素子１１５を含む。第２メモリ素子１１５は、例えばメインメモリであり、ＤＲＡＭであっても良い。第１チップ１１０が第１メモリ素子１１３を含む場合、第２メモリ素子１１５の記憶容量は第１メモリ素子１１３の記憶容量よりも大きい。
【００８０】
図７には、複数の第３チップ３０がＺ軸方向に積層された例を示す。第１メモリ素子１１３は、第２メモリ素子１１５よりも動作速度が速い。複数の第３チップ３０間の接続方法としては各種のものが用いられ、例えばＴＳＶ（Through Silicon Via）でも良いし、金属ワイヤ接続であっても良い。第２メモリ素子１１５を含む第３チップ３０は、電子装置２のボードへの実装面の反対側に設けられているため、複数の第３チップ３０の積層が容易であり、第２メモリ素子１１５を大容量化しやすい。
【００８１】
第２チップ２０は、例えばロジック素子を含み、第１チップ１１０の第１メモリ素子１１３、および第３チップ３０の第２メモリ素子１１５を制御する。または、第２チップ２０のロジック素子は、第３チップ３０の第２メモリ素子１１５のみを制御しても良い。本明細書において、「制御」とは、ロジック素子とメモリ素子との間の相互のデータ転送とその制御、メモリ素子内でのデータ移動とその制御を含む。
【００８２】
第１チップ１１０の第１導電部材１１１は、図８（ａ）に示すように、第２チップ２０と第３チップ３０とを接続する複数の配線１１２を含む。配線１１２は、例えば金属配線である。または、配線１１２は、光配線（または光導波路）であってもよい。配線１１２は、第２チップ２０から第３チップ３０へデータ転送するためのバスとして機能する。
【００８３】
図８（ａ）および図８（ｂ）に示すように、第２チップ２０は、複数の第２信号端子２１ａａと複数の第３信号端子２１ａｂとを含む。第２信号端子２１ａａおよび複数の第３信号端子２１ａｂは、第２チップ２０の第３領域２０ａに設けられている。
【００８４】
第１メモリ素子１１３は、複数の第１信号端子１１３ａを含む。第１信号端子１１３ａは、第１チップ１１０の第１領域１１０ａに設けられ、第１メモリ素子１１３と電気的に接続されている。
【００８５】
配線層４０の第４導電部材４１は、複数の金属ビア４１ａと複数の金属ビア４１ｂを含む。金属ビア４１ａは、第２チップ２０の第２信号端子２１ａａと、第１チップ１１０の第１信号端子１１３ａとを接続している。金属ビア４１ｂは、第２チップ２０の第３信号端子２１ａｂと、配線１１２とを接続している。
【００８６】
第３チップ３０は、複数の第４信号端子３１ａを含む。第４信号端子３１ａは、第３チップ３０の第５領域３０ａに設けられ、第２メモリ素子１１５と接続されている。第４信号端子３１ａは、第１チップ１１０の配線１１２と接続されている。
【００８７】
第１チップ１１０の配線１１２は、第２チップ２０の第３信号端子２１ａｂと、第３チップ３０の第４信号端子３１ａとを接続している。配線１１２は、第１チップ１１０、第２チップ２０、および第３チップ３０を外部と接続させるための配線である配線層４０の第６導電部材４３および第７導電部材４４とは接続されていない。配線層４０の配線も、例えば金属配線である。または、配線層４０の配線は、光配線（または光導波路）であってもよい。
【００８８】
第２チップ２０と第１メモリ素子１１３との間の接続は、配線１１２を介さずに、金属ビア４１ａによるビア接続である。
【００８９】
第１メモリ素子１１３を含む第１チップ１１０には電源が供給される。図７に示す第１チップ１１０の第１導電部材１１１は、第６導電部材４３を通じて第１端子８１と電気的に接続されている。または、第１チップ１１０の第１導電部材１１１は、第７導電部材４４を通じて第２端子８２と電気的に接続されている。第１チップ１１０には、第２チップ２０または第３チップ３０を経由して電源供給することもできる。
【００９０】
第１チップ１１０に設けられた配線１１２は、半導体ウェーハプロセスで形成されるいわゆるオンチップ配線である。これに対して、配線層４０における配線である第６導電部材４３および第７導電部材４４は、半導体ウェーハよりも大サイズのパネルレベルで形成されるラフな配線とすることができる。すなわち、第１チップ１１０の配線１１２の最小間隔は、配線層４０の配線の最小間隔よりも小さい。
【００９１】
第２実施形態に係る電子装置２においても、第２チップ２０と第３チップ３０との間は、第１チップ１１０を通じて接続される。第１チップ１１０には、例えばウェーハプロセスで低コストに高密度微細配線を形成することができる。第２チップ２０および第３チップ３０が搭載される配線層４０には、それらのチップ間接続のための高密度微細配線を形成しなくて済み、パネルレベルで形成可能なラフなラインアンドスペースをもつ配線だけとすることができる。これは、コスト低減を可能にする。
【００９２】
また、第１チップ１１０は主にチップ間配線の機能を担い、そのチップサイズを小さくできる。その分、第１端子８１および第２端子８２を配置する領域を広く確保できる。これは、第１端子８１と第２チップ２０の第１電源端子２１ｂとの間の距離、および第２端子８２と第３チップ３０の第２電源端子３１ｂとの間の距離の低減を可能にし、第２チップ２０および第３チップ３０の電源インピーダンスを低くできる。この電源インピーダンスの低減は、電源電圧の変動を抑止し、安定した動作を可能にする。
【００９３】
また、第２実施形態によれば、第１チップ１１０は、チップ間接続を担うだけでなく、メモリ機能も持たせても良い。このような第２実施形態によれば、メモリ階層構造の多層化によるシステム性能の向上、および大容量化を可能にする。
【００９４】
（第３実施形態）
図９は、第３実施形態に係る電子装置における第１チップ１１０’、第２チップ２０、および第３チップ３０の接続関係を示す模式図である。
【００９５】
第３実施形態に係る電子装置は、図７に示す第２実施形態に係る電子装置２において、第１チップ１１０を第１チップ１１０’に置き換えた構造を有する。すなわち、第１チップ１１０’も、第１チップ１１０と同様の配線１１２、第１領域１１０ａ、および第２領域１１０ｂを含む。
【００９６】
さらに、第１チップ１１０’は、図９に示すように、第１メモリ素子１１３と、制御部１１４とを含む。第１メモリ素子１１３は、例えばキャッシュメモリである。第１チップ１１０’は、第１メモリ素子１１３と電気的に接続された複数の第１信号端子１１３ａを含む。
【００９７】
第３チップ３０は、第２メモリ素子１１５と、複数の第４信号端子３１ａと、複数の第６信号端子３１ｂを含む。第４信号端子３１ａと第６信号端子３１ｂは、第２メモリ素子１１５と電気的に接続されている。
【００９８】
第２チップ２０は、複数の第２信号端子２１ａａと、複数の第３信号端子２１ａｂと、複数の第５信号端子２１ａｃとを含む。
【００９９】
第１チップ１１０’の制御部１１４は、複数の金属ビア４２を通じて、第３チップ３０の第６信号端子３１ｂと接続されている。制御部１１４は、第３チップ３０の第２メモリ素子１１５を制御する。すなわち、第１チップ１１０’は、大容量の第２メモリ素子１１５を制御する機能ももつ。
【０１００】
第１チップ１１０’の制御部１１４は、第１チップ１１０’内の複数の配線１１６を通じて、第１メモリ素子１１３と接続され、第１メモリ素子１１３を制御する。
【０１０１】
また、第１チップ１１０’の制御部１１４は、配線層４０に設けられた配線１１７を通じて、第２チップ２０の第５信号端子２１ａｃと接続されている。
【０１０２】
第１チップ１１０’には、第１端子８１および第６導電部材４３を通じて電源が供給される。または、第１チップ１１０’には、第２端子８２および第７導電部材４４を通じて電源が供給される。
【０１０３】
図９に示す構成によれば、第１チップ１１０’の制御部１１４が、第３チップ３０の第２メモリ素子１１５および第１チップ１１０’の第１メモリ素子１１３の両者を制御することができる。これは、第２チップ２０のロジック素子の、第２メモリ素子１１５および第１メモリ素子１１３の両者に対する制御に伴う情報処理時間および動作エネルギーを消費すること無く、メモリ階層構造におけるデータ配置の最適化を可能にする。例えば第１メモリ素子１１３がキャッシュメモリである場合に、第２チップ２０のロジック素子が必要とするデータを適宜第３チップ３０の第２メモリ素子１１５から第１メモリ素子１１３へ移動させることを、第２チップ２０の制御に頼ること無く、実現可能になる。
【０１０４】
（第４実施形態）
図１０は、第４実施形態に係る電子装置３を例示する模式断面図である。
【０１０５】
第４実施形態に係る電子装置３は、配線層２４０と、第１チップ２１０と、第２チップ２２０と、第３チップ２３０と、樹脂部５１と、複数の第１端子８１と、複数の第２端子８２とを含む。
【０１０６】
第１チップ２１０は、第１光素子２１１と、第２光素子２１２と、光導波路２１３とを含む。第１光素子２１１は第１電極端子２１１ａを含み、第２光素子２１２は第２電極端子２１２ａを含む。
【０１０７】
第１光素子２１１は、例えば発光素子または受光素子である。第２光素子２１２は、例えば発光素子または受光素子である。光導波路２１３は、第１光素子２１１と第２光素子２１２との間に設けられている。第１光素子２１１および第２光素子２１２は、光導波路２１３と光結合している。
【０１０８】
第２チップ２２０は、第１領域２２０ａと第２領域２２０ｂとを含む。第３チップ２３０は、第３領域２３０ａと第４領域２３０ｂとを含む。
【０１０９】
第１チップ２１０の第１光素子２１１から第２チップ２０の第１領域２２０ａに向かう方向は、第１方向に沿う。第１チップ２１０の第２光素子２１２から第３チップ３０の第３領域２３０ａに向かう方向は、第１方向に沿う。第２チップ２２０から第３チップ２３０に向かう第２方向は、第１方向と交差する。この例では、第２方向は、Ｘ軸方向に沿う。第１光素子２１１から第２光素子２１２に向かう方向は、第２方向に沿う。
【０１１０】
第１チップ２１０の第１光素子２１１から第２チップ２２０の第２領域２２０ｂに向かう方向は、第１方向および第２方向と交差する。第１チップ２１０の第２光素子２１２から第３チップ２３０の第４領域２３０ｂに向かう方向は、第１方向および第２方向と交差する。
【０１１１】
配線層２４０は、第１チップ２１０の第１光素子２１１と第２チップ２２０の第１領域２２０ａとの間、第１チップ２１０の第２光素子２１２と第３チップ２３０の第３領域２３０ａとの間、第１端子８１と第２チップ２２０の第２領域２２０ｂとの間、および第２端子８２と第３チップ２３０の第４領域２３０ｂとの間に設けられている。
【０１１２】
第１チップ２１０と配線層２４０との間に絶縁部２５５が設けられている。絶縁部２５５は、例えば、樹脂材料もしくは無機材料からなる。絶縁部２５５は、第１光素子２１１の第１電極端子２１１ａ、および第２光素子２１２の第２電極端子２１２ａを覆っている。例えば、第１電極端子２１１ａおよび第２電極端子２１２ａを配線層２４０に接続後に、絶縁部２５５を注入することができる。または、絶縁部２５５をあらかじめ第１電極端子２１１ａおよび第２電極端子２１２ａの周囲を含む領域に形成しておき、第１電極端子２１１ａおよび第２電極端子２１２ａと同時に絶縁部２５５を配線層２４０に接続する製法を用いても構わない。
【０１１３】
第２チップ２２０は、第１導電部材２２１を含む。第１導電部材２２１は、例えば金属部材である。第１導電部材２２１は、第１信号端子２２１ａと、第１電源端子２２１ｂと、これら第１信号端子２２１ａおよび第１電源端子２２１ｂと接続された導電層（図示省略）とを含む。第２チップ２２０は、例えばロジック素子を含む。
【０１１４】
第３チップ２３０は、第２導電部材２３１を含む。第２導電部材２３１は、例えば金属部材である。第２導電部材２３１は、第２信号端子２３１ａと、第２電源端子２３１ｂと、これら第２信号端子２３１ａおよび第２電源端子２３１ｂと接続された導電層（図示省略）とを含む。第３チップ２３０は、例えばメモリ素子もしくはロジック素子を含む。
【０１１５】
配線層２４０は、絶縁層４５と、第３導電部材２４１と、第４導電部材２４２と、第５導電部材２４３と、第６導電部材２４４とを含む。
【０１１６】
絶縁層４５は、例えば樹脂層である。絶縁層４５は、第３導電部材２４１、第４導電部材２４２、第５導電部材２４３、および第６導電部材２４４のそれぞれの間に設けられている。
【０１１７】
第３導電部材２４１は、第１チップ２１０の第１光素子２１１と第２チップ２２０の第１領域２２０ａとの間に設けられ、第１光素子２１１の第１電極端子２１１ａと第２チップ２２０の第１信号端子２２１ａとを電気接続している。第３導電部材２４１は、Ｚ軸方向に沿って延びる例えば金属ビアである。複数の第３導電部材２４１が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能とする。
【０１１８】
第４導電部材２４２は、第１チップ２１０の第２光素子２１２と第３チップ２３０の第３領域２３０ａとの間に設けられ、第２光素子２１２の第２電極端子２１２ａと第３チップ２３０の第２信号端子２３１ａとを電気接続している。第４導電部材２４２は、Ｚ軸方向に沿って延びる例えば金属ビアである。複数の第４導電部材２４２が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能とする。
【０１１９】
第５導電部材２４３は、第１端子８１と、第２チップ２２０の第２領域２２０ｂとの間に設けられ、第２チップ２２０の第１電源端子２２１ｂと第１端子８１とを接続している。
【０１２０】
第６導電部材２４４は、第２端子８２と、第３チップ２３０の第４領域２３０ｂとの間に設けられ、第３チップ２３０の第２電源端子２３１ｂと第２端子８２とを接続している。
【０１２１】
第１チップ２１０は、第１端子８１と第２端子８２との間に設けられている。第１端子８１から第１チップ２１０に向かう方向は、Ｘ軸方向に沿う。第２端子８２から第１チップ２１０に向かう方向は、Ｘ軸方向に沿う。
【０１２２】
樹脂部５１は、第２チップ２０および第３チップ３０を覆っている。樹脂部５１は、第１樹脂領域５１ａと、第２樹脂領域５１ｂと、第３樹脂領域５１ｃとを含む。第２チップ２２０は、第１樹脂領域５１ａと第３樹脂領域５１ｃとの間に設けられている。第３チップ２３０は、第３樹脂領域５１ｃと第２樹脂領域５１ｂとの間に設けられている。第３樹脂領域５１ｃは、第２チップ２２０と第３チップ２３０との間に設けられている。
【０１２３】
電源は、第１端子８１および第５導電部材２４３を通じて、第２チップ２２０の第１電源端子２２１ｂに供給され、第２端子８２および第６導電部材２４４を通じて、第３チップ２３０の第２電源端子２３１ｂに供給される。
【０１２４】
第４実施形態に係る電子装置３によれば、第２チップ２２０と第３チップ２３０との間は、第１チップ２１０に形成された光導波路２１３を通じて接続される。第１光素子２１１は、第２チップ２２０からの電気信号を光信号に変換して光導波路２１３に出力する。または、第１光素子２１１は、光導波路２１３からの光信号を電気信号に変換して第２チップ２２０に出力する。第２光素子２１２は、第３チップ２３０からの電気信号を光信号に変換して光導波路２１３に出力する。または、第２光素子２１２は、光導波路２１３からの光信号を電気信号に変換して第３チップ２３０に出力する。
【０１２５】
このような第４実施形態によれば、第２チップ２２０と第３チップ２３０との間の配線の一部を光配線にすることで、広帯域且つ高速の信号伝送が可能になる。第２チップ２２０および第３チップ２３０が搭載される配線層２４０には、それらのチップ間接続のための高密度微細導体配線や光導波路を形成しなくて済み、大面積のパネルレベルで形成可能なラフな配線だけとすることができる。これは、コスト低減と高速なチップ間通信、さらには長距離においても低損失での信号伝送可能な光導波路によって、第２チップ２２０と第２チップ２３０との間の熱的分離を可能にする。
【０１２６】
（第５実施形態）
図１１（ａ）は、第５実施形態に係る電子装置４を例示する模式断面図である。  
図１２は、電子装置４における第１チップ３１０および第２チップ２０の配置例を示す模式平面図である。
【０１２７】
図１１（ａ）に示すように、第５実施形態に係る電子装置４は、第１配線層３４０と、第１チップ３１０と、第２チップ２０と、樹脂部５１と、複数の第１端子８１と、複数の第２端子８２とを含む。
【０１２８】
第１チップ３１０は、第１領域３１０ａと第２領域３１０ｂとを含む。第２チップ２０は、第３領域２０ａと第４領域２０ｂとを含む。
【０１２９】
第１チップ３１０は、例えばメモリ素子を含む。メモリ素子は、例えばキャッシュメモリである。第２チップ２０は、例えばロジック素子を含む。
【０１３０】
第１チップ３１０の第１領域３１０ａから第２チップ２０の第３領域２０ａに向かう方向は、第１方向に沿う。第１方向はＸ軸方向に沿う。第２方向は第１方向に交差する。この例では、第２方向は第１方向に直交し、Ｙ軸方向に沿う。
【０１３１】
第１チップ３１０の第１領域３１０ａから第２チップ２０の第４領域２０ｂに向かう方向は、第１方向および第２方向と交差する。第１チップ３１０の第２領域３１０ｂから第２チップ２０の第３領域２０ａに向かう方向は、第１方向および第２方向と交差する。
【０１３２】
樹脂部５１は、第２チップ２０の少なくとも側面の一部を覆っている。樹脂部５１は、第１樹脂領域５１ａと、第２樹脂領域５１ｂとを含む。第２チップ２０は、第１樹脂領域５１ａと第２樹脂領域５１ｂとの間に設けられている。図１１（ａ）に示す例では、第２チップ２０の配線層３４０とは反対の面も樹脂部５１で被覆した形態を示しているが、前記配線層３４０と反対の面を樹脂部５１から露出させることは任意である。また、図１１（ａ）に示す例では、第２導電部材２１の周囲部にも樹脂部５１を配置した構成となっているが、第２導電部材２１の周囲部は樹脂部５１でなくても良く、例えば異なる絶縁材料であっても構わない。
【０１３３】
第１配線層３４０は、第１チップ３１０の第１領域３１０ａと第２チップ２０の第３領域２０ａとの間、第１チップ３１０の第２領域３１０ｂと第２樹脂領域５１ｂとの間、第１端子８１と第２チップ２０の第４領域２０ｂとの間、第１端子８１と第１樹脂領域５１ａとの間、および第２端子８２と第２樹脂領域５１ｂとの間に設けられている。
【０１３４】
第１チップ３１０は、第１導電部材３１１を含む。第１導電部材３１１は、例えば金属部材であり、電極端子と導電層とを含む。
【０１３５】
第１チップ３１０と第１配線層３４０との間に絶縁部５５が設けられている。絶縁部５５は、例えば、樹脂材料もしくは無機材料からなる。例えば、第１導電部材３１１を第１配線層３４０に接続後に、絶縁部５５を注入することができる。または、絶縁部５５をあらかじめ第１導電部材３１１の周囲を含む領域に形成しておき、第１導電部材３１１と同時に絶縁部５５を第１配線層３４０に接続する製法を用いても構わない。
【０１３６】
第２チップ２０は、第２導電部材２１を含む。第２導電部材２１は、例えば金属部材である。第２導電部材２１は、第１信号端子２１ａと、第１電源端子２１ｂと、これら第１信号端子２１ａおよび第１電源端子２１ｂと接続された導電層（図示省略）とを含む。
【０１３７】
第１配線層３４０は、絶縁層４５と、第３導電部材３４１と、第４導電部材３４３と、第６導電部材３４４とを含む。
【０１３８】
絶縁層４５は、例えば樹脂層である。絶縁層４５は、第３導電部材３４１、第４導電部材３４３、および第６導電部材３４４のそれぞれの間に設けられている。絶縁層４５は、無機系絶縁材料であっても構わない。
【０１３９】
第３導電部材３４１は、第１チップ３１０の第１領域３１０ａと第２チップ２０の第３領域２０ａとの間に設けられ、第１チップ３１０の第１導電部材３１１と第２チップ２０の第１信号端子２１ａとを接続している。第３導電部材３４１は、Ｚ軸方向に沿って延びる例えば金属ビアである。複数の第３導電部材３４１が、Ｘ−Ｙ平面内にアレイ状に配置されることで、多数のチップ間配線接続を可能とする。
【０１４０】
第４導電部材３４３は、第１端子８１と、第２チップ２０の第４領域２０ｂとの間に設けられ、第２チップ２０の第１電源端子２１ｂと第１端子８１とを接続している。
【０１４１】
第６導電部材３４４は、第１チップ３１０の第１導電部材３１１と、第２端子８２とを接続している。
【０１４２】
第１チップ３１０は、第１端子８１と第２端子８２との間に設けられている。第１端子８１から第１チップ３１０に向かう方向は、Ｘ軸方向に沿う。第２端子８２から第１チップ３１０に向かう方向は、Ｘ軸方向に沿う。
【０１４３】
第１端子８１と第１樹脂領域５１ａとの間、および第２端子８２と第２樹脂領域５１ｂとの間にも、第１配線層３４０が設けられている。
【０１４４】
第５実施形態に係る電子装置４は、前述した図１に示す第１実施形態の電子装置１と同様に、さらに、第８導電部材５２、第９導電部材５３、および半導体パッケージ装置６０を含む。
【０１４５】
電子装置４は、さらに、第３チップ１７０および第４チップ１７１を含む。第３チップ１７０および第４チップ１７１は、例えば、ＩＰＤ（Integrated Passive Device）、または受動素子を含む。受動素子は、例えば、コンデンサ、インダクタ、抵抗素子等のディスクリート部品を含む。
【０１４６】
第３チップ１７０は、例えば第３導電部材３４３と接続され、第４チップ１７１は、例えば第４導電部材３４４と接続されている。
【０１４７】
第２チップ２０の第４領域２０ｂと、第３チップ１７０との間に、第１配線層３４０が設けられている。第３チップ１７０は、第１端子８１と第１チップ３１０との間に設けられている。
【０１４８】
第４チップ１７１と、第１チップ３１０の第２領域３１０ｂとの間に、第１配線層３４０が設けられている。第４チップ１７１は、第２樹脂領域５１ｂで覆われている。
【０１４９】
図１１（ａ）および図１２に示すように、第１チップ３１０のＸ軸方向に沿った長さは、第２チップ２０のＸ軸方向に沿った長さよりも短くても良い。
【０１５０】
第１チップ３１０の第１導電部材３１１は、第３導電部材３４１を通じて、第２チップ２０の第１信号端子２１ａと電気的に接続されている。
【０１５１】
電源は、第１端子８１および第４導電部材３４３を通じて、第２チップ２０の第１電源端子２１ｂに供給される。また、電源は、第２端子８２および第５導電部材３４４を通じて、第１チップ３１０に供給される。
【０１５２】
第５実施形態に係る電子装置４によれば、第１チップ３１０と第２チップ２０との間は、Ｘ−Ｙ平面に沿った方向に延びる配線ではなく、Ｚ軸方向に延びるビア形状の第３導電部材３４１によって接続することができる。第１配線層３４０には、チップ間接続のための高密度微細配線を形成しなくて済み、大面積のパネルレベルで形成可能なラフなラインアンドスペースをもつ配線だけでよい。これは、コスト低減を可能にする。
【０１５３】
例えばメモリ素子を含む第１チップ３１０の第１領域３１０ａはおおよそメモリインターフェース領域であり、その第１領域３１０ａが、Ｚ軸方向に第１配線層４０を挟んで、第２チップ２０に対向している。第１チップ３１０は、第２チップ２０に対向しない第２領域３１０ｂを含む。
【０１５４】
このようなチップレイアウトは、第１端子８１を配置する領域を広げ、第２チップ２０の第４領域２０ｂに形成された第１電源端子２１ｂと、第１端子８１との間の距離の低減を可能にする。これは、第２チップ２０の電源インピーダンスを低減する。この電源インピーダンスの低減は、電源電圧の変動を抑止し、安定した動作を可能にする。
【０１５５】
第１チップ３１０は、メモリ素子として例えばキャッシュメモリを含む。半導体パッケージ装置６０は、キャッシュメモリよりも記憶容量が大きいメインメモリとして例えばＤＲＡＭを含む。第２チップ２０は、第１チップ３１０および半導体パッケージ装置６０を制御する。
【０１５６】
このような構成は、第２チップ２０にキャッシュメモリを集積内蔵させた構成に比べて大容量のキャッシュメモリを１つのパッケージ内にシステムとして組み込むことができシステム性能の向上が図れ、且つチップ間接続配線のコストダウン、およびチップへの安定的な電極供給を実現することができる。
【０１５７】
図１１（ｂ）は、第５実施形態の他の例の電子装置４’の模式断面図である。
【０１５８】
電子装置４’は、図１１（ａ）の電子装置４に比べて、第２配線層５４０をさらに備えている。第２配線層５４０は、第１配線層３４０と、複数の端子８３との間に設けられている。第１配線層３４０は、第２配線層５４０と樹脂部５１との間に設けられている。
【０１５９】
端子８３は、電子装置４’を外部回路に接続させる外部端子である。端子８３は、例えばはんだボールである。端子８３は、金属パッドまたは金属バンプであってもよい。
【０１６０】
第２配線層５４０は、絶縁層５４５と、第５導電部材５４６とを含む。
【０１６１】
絶縁層５４５は、例えば樹脂層である。絶縁層５４５は、第１チップ３１０および第３チップ１７０を覆っている。
【０１６２】
第５導電部材５４６は、例えば金属部材であり、第１配線層３４０の第４導電部材３４３、第６導電部材３４４、および端子８３と接続されている。
【０１６３】
絶縁層５４５は、端子８３と第１チップ３１０との間に設けられた絶縁部５４５ａを含む。第１チップ３１０は、絶縁部５４５ａと第１配線層３４０との間に設けられている。
【０１６４】
電源は、端子８３、第２配線層５４０の第５導電部材５４６、および第１配線層３４０の第４導電部材３４３を通じて、第２チップ２０に供給される。
【０１６５】
電源は、端子８３、第２配線層５４０の第５導電部材５４６、および第１配線層３４０の第６導電部材３４４を通じて、第１チップ３１０に供給される。
【０１６６】
複数の端子８３は、第１チップ３１０の配置位置による制約を受けずに、第２配線層５４０の広い領域にわたって配置することができる。これは、電子装置４’の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０１６７】
（第６実施形態）
図１３は、第６実施形態に係る電子装置５を例示する模式断面図である。  
図１４は、電子装置５における第１チップ４１０と第２チップ５２０との接続関係を示す模式図である。
【０１６８】
図１３に示すように、第６実施形態に係る電子装置５は、配線層４４０と、第１チップ４１０と、第２チップ５２０と、樹脂部５１と、複数の第３端子１８１とを含む。
【０１６９】
第１チップ４１０は導電部材４１１を含み、第２チップ５２０は導電部材５２１を含む。導電部材４１１および導電部材５２１は、例えば金属部材である。
【０１７０】
樹脂部５１は、第２チップ５２０の少なくとも側面の一部を覆っている。この側面は、Ｘ−Ｙ平面と交差する。樹脂部５１は、第１樹脂領域５１ａと、第２樹脂領域５１ｂとを含む。第２チップ５２０は、第１樹脂領域５１ａと第２樹脂領域５１ｂとの間に設けられている。図１３に示す例では、第２チップ５２０の配線層４４０とは反対の面も樹脂部５１で被覆した形態を示しているが、前記配線層４４０と反対の面を樹脂部５１から露出させることは任意である。また、図１３に示す例では、第２導電部材５２１の周囲部にも樹脂部５１を配置した構成となっているが、第２導電部材５２１の周囲部は樹脂部５１でなくても良く、例えば異なる絶縁材料であっても構わない。
【０１７１】
配線層４４０は、第１チップ４１０と第２チップ５２０との間、第３端子１８１と第２チップ５２０との間、第３端子１８１と第１樹脂領域５１ａとの間、および第３端子１８１と第２樹脂領域５１ｂとの間に設けられている。
【０１７２】
第１チップ４１０と配線層４４０との間に絶縁部５５が設けられている。絶縁部５５は、例えば、樹脂材料もしくは無機材料からなる。例えば、第１導電部材４１１を配線層４４０に接続後に、絶縁部５５を注入することができる。または、絶縁部５５をあらかじめ第１導電部材４１１の周囲を含む領域に形成しておき、第１導電部材４１１と同時に絶縁部５５を配線層４４０に接続する製法を用いても構わない。
【０１７３】
配線層４４０は、絶縁層４５と、第１導電部材４４１と、第２導電部材４４２と、第３導電部材４４３とを含む。
【０１７４】
絶縁層４５は、例えば樹脂層である。絶縁層４５は、第１導電部材４４１、第２導電部材４４２、および第３導電部材４４３のそれぞれの間に設けられている。
【０１７５】
第１チップ４１０の導電部材４１１は、第１導電部材４４１および第２導電部材４４２を通じて、第２チップ５２０の導電部材５２１と電気的に接続されている。
【０１７６】
第３端子１８１は、電子装置５を外部回路に接続させる外部端子である。第３端子１８１は、例えばはんだボールである。第３端子１８１は、金属パッドまたは金属バンプであってもよい。
【０１７７】
第１チップ４１０は、複数の第３端子１８１の間に設けられている。
【０１７８】
第１チップ４１０のＸ軸方向に沿った長さは、第２チップ５２０のＸ軸方向に沿った長さよりも短い。
【０１７９】
第３端子１８１と第１樹脂領域５１ａとの間、および第３端子１８１と第２樹脂領域５１ｂとの間にも、配線層４４０が設けられている。
【０１８０】
第６実施形態に係る電子装置５は、前述した図１に示す第１実施形態の電子装置１と同様に、さらに、第８導電部材５２、第９導電部材５３、および半導体パッケージ装置６０を含む。
【０１８１】
図１４に示すように、第１チップ４１０は、メモリ素子４２１と、第１キャパシタ４２２とを含む。
【０１８２】
図１５は、第１チップ４１０における、メモリ素子４２１が配置された第１素子領域６２１と、第１キャパシタ４２２が配置された第２素子領域６２２との配置関係を示す模式平面図である。
【０１８３】
メモリ素子４２１は、例えばＤＲＡＭである。ＤＲＡＭは、トランジスタ５５１と第２キャパシタ５５２とを含む。
【０１８４】
第１キャパシタ４２２は、ＤＲＡＭの第２キャパシタ５５２と同じ構造（例えばスタックトキャパシタ、トレンチキャパシタなど）である。
【０１８５】
図１５に示す例では、２つの第１素子領域６２１の間に第２素子領域６２２が配置されている。第１素子領域６２１と第２素子領域６２２との間に、絶縁分離部６５０が設けられている。絶縁分離部６５０は、例えばＳＴＩ（Shallow Trench Isolation）である。
【０１８６】
絶縁分離部６５０は、メモリ素子４２１と第１キャパシタ４２２との接続を遮断する。メモリ素子４２１と第１キャパシタ４２２とは、物理的にも電気的にも接続されていない。
【０１８７】
第２チップ５２０は、例えば、第１チップ４１０のメモリ素子４２１を制御するロジック素子を含む。第２チップ５２０の導電部材５２１は、図１４に示すように、第１端子５２１ａと、第２端子５２１ｂと、第４端子５２１ｃとを含む。
【０１８８】
第１端子５２１ａは信号端子であり、第２端子５２１ｂは電源端子であり、第４端子５２１ｃはグランド端子である。
【０１８９】
第１チップ４１０の導電部材４１１は、メモリ素子４２１の電極、および第１キャパシタ素子４２２の電極を含む。
【０１９０】
第１チップ４１０のメモリ素子４２１は、配線層４４０の第１導電部材４４１を通じて、第２チップ５２０の第１端子５２１ａと電気的に接続されている。
【０１９１】
第１チップ４１０の第１キャパシタ４２２は、配線層４４０の第２導電部材４４２を通じて、第２チップ５２０の第２端子５２１ｂおよび第４端子５２１ｃに電気的に接続されている。
【０１９２】
第１チップ４１０の第１キャパシタ４２２、第２チップ５２０の第２端子５２１ｂおよび第４端子５２１ｃは、配線層４４０の第３導電部材４４３を通じて、第３端子１８１に電気的に接続されている。
【０１９３】
第６実施形態に係る電子装置５によれば、第１チップ４１０と第２チップ５２０との間は、Ｘ−Ｙ平面に沿った方向に延びる配線ではなく、Ｚ軸方向に延びるビア形状の第１導電部材４４１および第２導電部材４４２によって接続することができる。配線層４４０には、チップ間接続のための高密度微細配線を形成しなくて済み、大面積のパネルレベルで形成可能なラフなラインアンドスペースをもつ配線だけとすることができる。これは、コスト低減を可能にする。
【０１９４】
第１チップ４１０に、メモリ素子４２１とともに集積された第１キャパシタ４２２は、第２チップ５２０の電源ラインに接続された例えばデカップリングキャパシタであり、第２チップ５２０の電源電圧の変動を抑制する。これは、第２チップ５２０の安定した動作を可能にする。
【０１９５】
図１６（ａ）は、第７実施形態に係る電子装置における第１チップ１０、第２チップ２０、および第３チップ３０の接続関係を示す模式断面図である。
【０１９６】
この第７実施形態に係る電子装置は、図１（ａ）に示す電子装置１において、第１チップ１０と第２チップ２０との間の信号伝達部、および第１チップ１０と第３チップ３０との間の信号伝達部を、導電部材４１、４２ではなく、誘導性結合対または容量性結合対に置き換えた構造を有する。
【０１９７】
第１チップ１０は、第１領域１０ａに設けられた第１結合素子１１ｄと、第２領域１０ｂに設けられた第２結合素子１１ｅとを含む。第２チップ２０は、第３領域２０ａに設けられた第３結合素子２１ｄを含む。第３チップ３０は、第５領域３０ａに設けられた第４結合素子３１ｄを含む。
【０１９８】
配線層４０の絶縁層４５が、第１結合素子１１ｄと第３結合素子２１ｄとの間、および第２結合素子１１ｅと第４結合素子３１ｄとの間に設けられている。第１結合素子１１ｄと第３結合素子２１ｄとの間、および第２結合素子１１ｅと第４結合素子３１ｄとの間に、配線層４０の導電部材は設けなくても良い。
【０１９９】
第１結合素子１１ｄから第３結合素子２１ｄに向かう方向はＺ軸方向に沿い、第２結合素子１１ｅから第４結合素子３１ｄに向かう方向はＺ軸方向に沿う。第１結合素子１１ｄから第２結合素子１１ｅに向かう方向はＸ軸方向に沿い、第３結合素子２１ｄから第４結合素子３１ｄに向かう方向はＸ軸方向に沿う。
【０２００】
第１チップ１０は、例えば接着剤によって配線層４０に固定することができる。または、脱水縮合反応を利用して、第１チップ１０を配線層４０に直接接合することができる。
【０２０１】
第１結合素子１１ｄ、第２結合素子１１ｅ、第３結合素子２１ｄ、および第４結合素子３１ｄは、誘導性結合素子または容量性結合素子である。
【０２０２】
第１チップ１０の第１結合素子１１ｄと、第２チップ２０の第３結合素子２１ｄとは、誘導性結合または容量性結合している。第１チップ１０の第２結合素子１１ｅと、第３チップ３０の第４結合素子３１ｄとは、誘導性結合または容量性結合している。
【０２０３】
第１チップ１０は、図１（ｄ）に示す第１実施形態の第１チップ１０と同様に、導電層１１ｂをさらに含む。導電層１１ｂは、第１結合素子１１ｄと第２結合素子１１ｅとの間を電気接続している。
【０２０４】
信号は、第１結合素子１１ｄと第３結合素子２１ｄとの誘導性結合または容量性結合と、第１チップ１０の導電層１１ｂと、第２結合素子１１ｅと第４結合素子３１ｄとの誘導性結合または容量性結合とを通じて、第２チップ２０と第３チップ３０との間を伝達する。
【０２０５】
第７実施形態は、以下の構成を含むことができる。
【０２０６】
第１結合素子と、第２結合素子と、第１導電部材とを含む第１チップと、
第３結合素子を含む第２チップと、
第４結合素子を含む第３チップと、
前記第１結合素子と前記第３結合素子との間、および前記第２結合素子と前記第４結合素子との間に設けられた絶縁層と、
を備え、
前記第１結合素子と前記第３結合素子とは、誘導性結合または容量性結合し、第２結合素子と前記第４結合素子とは、誘導性結合または容量性結合し、
前記第１導電部材は、前記第１結合素子と前記第２結合素子とを電気接続している電子装置。
【０２０７】
図１６（ｂ）は、第８実施形態に係る電子装置における第１チップ３１０および第２チップ２０の接続関係を示す模式断面図である。
【０２０８】
この第８実施形態に係る電子装置は、図１１（ａ）に示す電子装置４において、第１チップ３１０と第２チップ２０との間の信号伝達部を、導電部材３４１ではなく、誘導性結合対または容量性結合対に置き換えた構造を有する。
【０２０９】
第１チップ３１０は、第１領域３１０ａに設けられた第１結合素子３１１ａを含む。第２チップ２０は、第３領域２０ａに設けられた第２結合素子２１ｅを含む。
【０２１０】
配線層３４０の絶縁層４５が、第１結合素子３１１ａと第２結合素子２１ｅとの間に設けられている。第１結合素子３１１ａと第２結合素子２１ｅとの間に、配線層３４０の導電部材は設けられていない。
【０２１１】
第１結合素子３１１ａから第２結合素子２１ｅに向かう方向はＺ軸方向に沿う。
【０２１２】
第１チップ３１０は、例えば接着剤によって配線層３４０に固定することができる。または、脱水縮合反応を利用して、第１チップ３１０を配線層３４０に直接接合することができる。
【０２１３】
第１結合素子３１１ａおよび第２結合素子２１ｅは、誘導性結合素子または容量性結合素子である。
【０２１４】
第１チップ３１０の第１結合素子３１１ａと、第２チップ２０の第２結合素子２１ｅとは、誘導性結合または容量性結合している。
【０２１５】
信号は、第１結合素子３１１ａと第２結合素子２１ｅとの誘導性結合または容量性結合を通じて、第１チップ３１０と第２チップ２０との間を伝達する。
【０２１６】
第８実施形態は、以下の構成を含むことができる。
【０２１７】
第１結合素子を含む第１チップと、
第２結合素子を含む第２チップと、
前記第１結合素子と前記第２結合素子との間に設けられた絶縁層と、
を備え、
前記第１結合素子と前記第２結合素子とは、誘導性結合または容量性結合している電子装置。
【０２１８】
図１７は、図１（ａ）に示す電子装置１の変形例の電子装置１’の模式断面図である。
【０２１９】
この電子装置１’は、図１（ａ）に示す電子装置１に、図１１（ｂ）に示す第２配線層５４０を設けた構造を有する。複数の端子８３は、第１チップ１０の配置位置による制約を受けずに、第２配線層５４０の広い領域にわたって配置することができる。これは、電子装置１’の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０２２０】
図１８は、図７に示す電子装置２の変形例の電子装置２’の模式断面図である。
【０２２１】
この電子装置２’は、図７に示す電子装置２に、図１１（ｂ）に示す第２配線層５４０を設けた構造を有する。複数の端子８３は、第１チップ１１０の配置位置による制約を受けずに、第２配線層５４０の広い領域にわたって配置することができる。これは、電子装置１’の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０２２２】
図１９は、図１０に示す電子装置３の変形例の電子装置３’の模式断面図である。
【０２２３】
この電子装置３’は、図１０に示す電子装置３に、図１１（ｂ）に示す第２配線層５４０を設けた構造を有する。複数の端子８３は、第１チップ２１０の配置位置による制約を受けずに、第２配線層５４０の広い領域にわたって配置することができる。これは、電子装置１’の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０２２４】
図２０は、図１３に示す電子装置５の変形例の電子装置５’の模式断面図である。
【０２２５】
この電子装置５’は、図１３に示す電子装置５に、図１１（ｂ）に示す第２配線層５４０を設けた構造を有する。複数の端子８３は、第１チップ４１０の配置位置による制約を受けずに、第２配線層５４０の広い領域にわたって配置することができる。これは、電子装置１’の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０２２６】
図２１は、第９実施形態に係る電子装置の模式断面図である。
【０２２７】
この第９実施形態に係る電子装置は、前述した電子装置１〜５のいずれかに、第３配線層７００を設けた構造を有する。
【０２２８】
第３配線層７００は、金属配線、金属ビア、金属パッドを含む導電部材７０１を含む。第３配線層７００の上に電子装置１〜５のいずれかが複数の端子８１を介して搭載される。端子８１は、第３配線層７００の導電部材７０１と接続されている。
【０２２９】
第３配線層７００における電子装置１〜５の搭載面の反対面には、複数の端子８４が設けられている。端子８４は、例えばはんだボールである。端子８４は、第３配線層７００の導電部材７０１と接続されている。複数の端子８４は、電子装置１〜５の前述した第１チップの配置位置による制約を受けずに、第３配線層７００の広い領域にわたって配置することができる。これは、電子装置の機能拡張に伴う、外部入出力端子数の増大への対応を可能とする。
【０２３０】
以下、図２２〜図２６を参照して、前述した図７〜図９に示す第２実施形態の電子装置を大規模システムに応用した例について説明する。
【０２３１】
図２２は、第１チップ１１０、１１０’、第２チップ２０、第３チップ３０、および配線層４０の配置と接続を示す模式図である。配線層４０を模式的に１本の直線で表している。  
図２３は、図２２に示す電子装置の模式平面図である。  
図２４は、図２３における第２チップ２０の位置と第３チップ３０の位置とを入れ替えた模式図である。
【０２３２】
図２２〜図２４に示す例によれば、配線層４０に、複数の第１チップ１１０、１１０’、複数の第２チップ２０、および複数の第３チップ３０が実装されている。第３チップ３０は、隣り合う第２チップ２０間の共有メモリとして機能することができる。
【０２３３】
図２５は、第２実施形態の電子装置のニューラルネットワークへの応用例を示す模式平面図である。
【０２３４】
第３チップ３０の第２メモリ素子１１５に人工ニューロン（ノード）間の入出力情報、結合情報などを格納し、第２チップ２０のロジック素子はそれらの情報に基づく演算処理を実行する。第２チップ２０および第３チップ３０をマトリックス状に配置し、第１チップ１０、１１０、１１０’により相互接続することで、大規模並列のニューラルネットワークを実現することができる。第１チップにメモリ素子が含まれる場合は、一時的な演算情報の保管に用いてもよい。
【０２３５】
離れたノードへのデータ転送は、配線層４０の配線を用いても良いし、第３チップ３０のメモリの共有によって実行してもよい。複数のメモリ素子と複数のロジック素子を均一に混在し密結合させることで、データ転送エネルギーを最小化しつつ、スケーラブルなシステムを構築できる。
【０２３６】
図２６は、ニューラルネットワークの説明図である。
【０２３７】
ニューラルネットワークは、シナプスの結合によりネットワークを形成した人工ニューロン（ノード）が、学習によってシナプスの結合強度を変化させ、問題解決能力を持つようなモデルである。これを、図２６に示すように多層に接続したものがディープニューラルネットワークと呼ばれ、近年様々な分野で活用されている。
【０２３８】
図２７は、第２実施形態の電子装置のニューラルネットワークへの応用例を示す模式図である。
【０２３９】
人工ニューロン（ノード）間の入出力情報、結合情報などを、第３チップ３０の第２メモリ素子１１５に格納するとともに複数の第２チップ２０間で共有し、第２チップ２０のロジック素子はそれらの情報に基づく演算処理を実行する。
【０２４０】
従来のＧＰＵ（Graphics Processing Unit）などを用いたニューラルネットワークの処理では、レイヤごとの演算についてメモリ素子とロジック素子間のデータ転送を繰り返す必要があり、エネルギー効率や処理性能に限界があった。
【０２４１】
本実施形態では、図２７に示すように、多層の演算処理を空間的に分散、多並列に実行させることで、実際の脳における情報処理性能や効率に近づけることが可能になる。
【０２４２】
図２８は、第１チップ１１０、１１０’、第２チップ２０、および第３チップ３０のフルグリッドタイル構造を示す模式平面図である。
【０２４３】
複数の第１チップ１１０、１１０’により、複数の第２チップ２０および複数の第３チップ３０が密結合され、フルグリッドタイル構造を形成している。
【０２４４】
図２８に示すフルグリッドタイル構造においても、図２９に示すように、ニューラルネットワークへ応用することができる。
【０２４５】
図２８に示す構成は、図２５に示す構成と比較して、演算性能を向上し、単位面積あたりのニューラルネットワーク処理効率を高めることができる。
【０２４６】
以上説明した実施形態は、以下の構成を含むことができる。
【０２４７】
配線層４０、２４０、３４０、４４０、５４０は、第２方向と第３方向とを含む平面に沿っている。第２方向はＸ軸方向に沿い、第３方向は第２方向と交差する。例えば、第３方向は、第２方向に直交し、Ｙ軸方向に沿う。
【０２４８】
前述した複数の第１端子８１、複数の第２端子８２、複数の第３端子１８１、および複数の端子８３は、第２方向と第３方向とを含む平面内で第２方向および第３方向に並んでいる。すなわち、複数の第１端子８１、複数の第２端子８２、複数の第３端子１８１、および複数の端子８３は、第２方向と第３方向とを含む平面内でアレイ状に配置されている。
【０２４９】
前述した導電部材４１、４２、２４１、２４２、３４１、４４１、４４２は、上記平面に交差する第１方向に沿っている。導電部材４１、４２、２４１、２４２、３４１、４４１、４４２は、例えば上記平面に略垂直な方向に沿っている。
【０２５０】
図１（ａ）及び（ｂ）に示す実施形態の第１チップ１０は、第２チップ２０と第３チップ３０とを電気接続する第１導電部材１１を含むチップ形状の電気配線部材であり、メモリ素子、トランジスタ、および受動素子を含まない。
【０２５１】
図１１（ａ）、図１１（ｂ）、および図１６（ｂ）に示す第１チップ３１０または第２チップ２０は、メモリ素子を含む。
【０２５２】
図３０は、前述した実施形態における第３チップ３０の一例の模式断面図である。
【０２５３】
第３チップ３０は、複数のメモリチップ３２と１つのロジックチップ３３とを含む積層メモリ構造をもつ。複数のメモリチップ３２は、ロジックチップ３３の上に積層されている。複数のメモリチップ３２のそれぞれは、図８（ａ）〜図９に示す第２メモリ素子１１５を含む。複数のメモリチップ３２は、複数の金属パッド（または金属バンプ）３４を通じて互いに接続されている。メモリチップ３２は、複数の金属パッド（または金属バンプ）３４を通じてロジックチップ３３と電気的に接続されている。ロジックチップ３３は、図８（ａ）〜図９に示す第３チップ３０の信号端子３１ａ、３１ｂと電気的に接続されている。複数のメモリチップ３２は、樹脂３５でモールドされている。
【０２５４】
（付記１）
第１光素子と、第２光素子と、前記第１光素子および前記第２光素子に光結合した光導波路とを含む第１チップと、
第１導電部材と、第１領域と、第２領域とを含む第２チップと、
第２導電部材と、第３領域と、第４領域とを含む第３チップと、
第１端子と、
第２端子と、
前記第１チップの前記第１光素子と前記第２チップの前記第１領域との間、前記第１チップの前記第２光素子と前記第３チップの前記第３領域との間、前記第１端子と前記第２チップの前記第２領域との間、および前記第２端子と前記第３チップの前記第４領域との間に設けられた配線層と、
を備え、
前記配線層は、
前記第１チップの前記第１光素子と前記第２チップの前記第１領域との間に設けられ、前記第１チップの前記第１光素子と前記第２チップの前記第１導電部材とを接続する第３導電部材と、
前記第１チップの前記第２光素子と前記第３チップの前記第３領域との間に設けられ、前記第１チップの前記第２光素子と前記第３チップの前記第２導電部材とを接続する第４導電部材と、を含み、
前記第１チップは、前記第１端子と前記第２端子との間に設けられた電子装置。
【０２５５】
（付記２）
前記第２チップは、第１電源端子をさらに含み、
前記第３チップは、第２電源端子をさらに含み、
前記配線層は、前記第１電源端子と前記第１端子とを接続する第５導電部材と、前記第２電源端子と前記第２端子とを接続する第６導電部材と、をさらに含む付記１記載の電子装置。
【０２５６】
（付記３）
メモリ素子と、第１キャパシタとを含む第１チップと、
前記メモリ素子と接続された第１端子と、前記第１キャパシタと接続された第２端子とを含む第２チップと、
を備えた電子装置。
【０２５７】
（付記４）
前記第１チップと前記第２チップとの間に設けられた配線層を備え、
前記配線層は、
前記第１チップの前記メモリ素子と前記第２チップの前記第１端子との間に設けられ、前記第１チップの前記メモリ素子と前記第２チップの前記第１端子とを接続する第１導電部材と、
前記第１チップの前記第１キャパシタと前記第２チップの前記第２端子との間に設けられ、前記第１チップの前記第１キャパシタと前記第２チップの前記第２端子とを接続する第２導電部材と、を含む付記３記載の電子装置。
【０２５８】
（付記５）
第３端子をさらに備え、
前記配線層は、前記第３端子と、前記第２チップの前記第２端子との間に設けられ、前記第３端子と、前記第２チップの前記第２端子とを接続する第３導電部材をさらに含む付記４記載の電子装置。
【０２５９】
（付記６）
前記第１チップは、前記メモリ素子と前記第１キャパシタとの間に設けられた絶縁分離部をさらに含む付記３〜５のいずれか１つに記載の電子装置。
【０２６０】
（付記７）
前記メモリ素子は、第２キャパシタを含むＤＲＡＭ（Dynamic Random Access Memory）である付記３〜６のいずれか１つに記載の電子装置。
【０２６１】
（付記８）
第１導電部材と、第１領域と、第２領域とを含む第１チップと、
第２導電部材と、第３領域と、第４領域とを含む第２チップと、
第３導電部材と、第５領域と、第６領域とを含む第３チップと、
第１端子と、
第２端子と、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間、前記第１チップの前記第２領域と前記第３チップの前記第５領域との間、前記第１端子と前記第２チップの前記第４領域との間、および前記第２端子と前記第３チップの前記第６領域との間に設けられた配線層と、
を備え、
前記配線層は、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間に設けられ、前記第１チップの前記第１導電部材と前記第２チップの前記第２導電部材とを接続する第４導電部材と、
前記第１チップの前記第２領域と前記第３チップの前記第５領域との間に設けられ、前記第１チップの前記第１導電部材と前記第３チップの前記第３導電部材とを接続する第５導電部材と、を含み、
前記第１チップは、前記第１端子と前記第２端子との間に設けられた電子装置。
【０２６２】
（付記９）
前記第１チップは、前記第１導電部材、前記第４導電部材、および前記第５導電部材を通じて、前記第２チップと前記第３チップとを接続する電気配線部材である付記８記載の電子装置。
【０２６３】
（付記１０）
前記第１チップは、基板を含まない付記９記載の電子装置。
【０２６４】
（付記１１）
前記第３チップは、メモリ素子を含む付記９記載の電子装置。
【０２６５】
（付記１２）
前記第１チップは、前記第４導電部材と接続された第１メモリ素子をさらに含む付記８記載の電子装置。
【０２６６】
（付記１３）
前記第３チップは、前記第５導電部材と接続された第２メモリ素子をさらに含む付記１２記載の電子装置。
【０２６７】
（付記１４）
前記第２メモリ素子の記憶容量は、前記第１メモリ素子の記憶容量よりも大きい付記１３記載の電子装置。
【０２６８】
（付記１５）
前記第１チップは、前記第５導電部材と接続された制御部をさらに含む付記１３または１４に記載の電子装置。
【０２６９】
（付記１６）
前記第２チップは、第１電源端子をさらに含み、
前記第３チップは、第２電源端子をさらに含み、
前記配線層は、前記第１電源端子と前記第１端子とを接続する第６導電部材と、前記第２電源端子と前記第２端子とを接続する第７導電部材と、をさらに含む付記８〜１５のいずれか１つに記載の電子装置。
【０２７０】
（付記１７）
前記配線層は、前記第４導電部材と前記第６導電部材との間、および前記第５導電部材と前記第７導電部材との間に設けられた絶縁層をさらに含み、
前記第４導電部材と前記第６導電部材とは絶縁分離され、前記第５導電部材と前記第７導電部材とは絶縁分離されている付記１６記載の電子装置。
【０２７１】
（付記１８）
第１導電部材と、第１領域と、第２領域とを含む第１チップと、
第２導電部材と、第３領域と、第４領域とを含む第２チップと、
第１樹脂領域と、第２樹脂領域とを含む樹脂部と、
端子と、
前記第１チップの前記第１領域と前記第２チップの前記第３領域との間、前記第１チップの前記第２領域と前記第１樹脂領域との間、前記端子と前記第２チップの前記第４領域との間、および前記端子と前記第２樹脂領域との間に設けられた第１配線層と、
を備え、
前記第１配線層は、前記第１チップの前記第１領域と前記第２チップの前記第３領域との間に設けられ、前記第１チップの前記第１導電部材と前記第２チップの前記第２導電部材とを接続する第３導電部材を含み、
前記第２チップは、前記樹脂部の前記第１樹脂領域と前記第２樹脂領域との間に設けられた電子装置。
【０２７２】
（付記１９）
前記第２チップは、電源端子をさらに含み、
前記第１配線層は、前記電源端子と前記端子とを接続する第４導電部材をさらに含む付記１８記載の電子装置。
【０２７３】
（付記２０）
前記第１配線層と前記端子との間に設けられた第２配線層をさらに備え、
前記第２配線層は、前記端子と接続された第５導電部材と、前記端子と前記第１チップとの間に設けられた絶縁部と、を含み、
前記第１チップは、前記絶縁部と前記第１配線層との間に設けられた付記１８または１９に記載の電子装置。
【０２７４】
（付記２１）
前記第１チップまたは前記第２チップは、メモリ素子を含む付記１８〜２０のいずれか１つに記載の電子装置。
【０２７５】
（付記２２）
第１接続領域と、第２接続領域とを有する第１チップと、
前記第１チップの前記第１接続領域に向き合う第３接続領域を有する第２チップと、
前記第１チップの前記第２接続領域に向き合う第４接続領域を有する第３チップと、
を備え、
前記第１チップは、第１メモリ素子と、前記第１接続領域および前記第２接続領域に設けられた複数の第１配線と、前記第１接続領域に設けられ、前記第１メモリ素子と電気的に接続された複数の第１信号端子とを有し、
前記第２チップは、前記第３接続領域に設けられた複数の第２信号端子と、前記第３接続領域に設けられた複数の第３信号端子とを有し、
前記第３チップは、第２メモリ素子と、前記第４接続領域に設けられ、前記第２メモリ素子と電気的に接続された複数の第４信号端子とを有し、
前記第２チップの前記第２信号端子は、前記第１メモリ素子の前記第１信号端子と接続され、
前記第１配線は、前記第２チップの前記第３信号端子および前記第３チップの前記第４信号端子と接続された電子装置。
【０２７６】
（付記２３）
前記第１チップと前記第２チップとの間、および前記第１チップと前記第３チップとの間に設けられた配線層をさらに備え、
前記配線層は、
前記第２チップの前記第２信号端子と、前記第１チップの前記第１信号端子とを接続する複数の第１金属ビアと、
前記第２チップの前記第３信号端子と、前記第１配線とを接続する複数の第２金属ビアと、
前記第３チップの前記第４信号端子と、前記第１配線とを接続する複数の第３金属ビアと、
前記第２チップおよび前記第３チップを外部と接続させる複数の第２配線と、
を有する付記２２記載の電子装置。
【０２７７】
（付記２４）
前記第１チップに設けられた前記複数の第１配線の最小間隔は、前記配線層に設けられた前記複数の第２配線の最小間隔よりも小さい付記２３記載の電子装置。
【０２７８】
（付記２５）
前記第２メモリ素子の記憶容量は、前記第１メモリ素子の記憶容量よりも大きい付記２２〜２４のいずれか１つに記載の電子装置。
【０２７９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、電子装置に含まれる配線層、電気素子、光素子及び樹脂部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０２８０】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２８１】
その他、本発明の実施の形態として上述した電子装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての電子装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２８２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８４】
１〜５…電子装置、１０，１１０，１１０’，２１０，３１０，４１０…第１チップ、１０ａ，１１０ａ，３１０ａ…第１領域、１０ｂ，１１０ｂ，３１０ｂ…第２領域、１１，１１１，２２１，３１１，４４１…第１導電部材、２０，２２０，５２０…第２チップ、２０ａ，２３０ａ…第３領域、２０ｂ，２３０ｂ…第４領域、２１，２３１，４４２…第２導電部材、３０，２３０…第３チップ、３０ａ…第５領域、３０ｂ…第６領域、３１，２４１，３４１…第３導電部材、４０，２４０，３４０，４４０…配線層、４１，２４２…第４導電部材、４２…第５導電部材、４３…第６導電部材、４４…第７導電部材、５１…樹脂部、５１ａ…第１樹脂領域、５１ｂ…第２樹脂領域、５１ｃ…第３樹脂領域、８１…第１端子、８２…第２端子、２１１…第１光素子、２１２…第２光素子、２１３…光導波路、１８１…第３端子、４２１…メモリ素子、４２２…第１キャパシタ、５２１ａ…第１端子、５２１ｂ…第２端子、５５２…第２キャパシタ、６５０…絶縁分離部
【図１】
2019216225.tif 000003
【図２】
2019216225.tif 000004
【図３】
2019216225.tif 000005
【図４】
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【図５】
2019216225.tif 000007
【図６】
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【図７】
2019216225.tif 000009
【図８】
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【図９】
2019216225.tif 000011
【図１０】
2019216225.tif 000012
【図１１】
2019216225.tif 000013
【図１２】
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【図１３】
2019216225.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2019216225.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2019216225.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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