(57)【要約】【課題】単一のＤ／Ａ変換回路を使用しつつ分解能を向上させることができるＤ／Ａ変換器を提供する。【解決手段】Ｄ／Ａ変換器は、ＣＰＵ、Ｄ／Ａ変換回路、およびＬＰＦを有している。ＣＰＵは、デジタル信号を取り込み、この取り込まれるデジタル信号に基づき最終的なＤ／Ａ変換後のアナログ信号Ｖｏｕｔの値を演算し、当該アナログ信号Ｖｏｕｔの値に基づきＤ／Ａ変換を行うデジタルデータである変換データを生成する。Ｄ／Ａ変換回路は、下限基準電圧と上限基準電圧とから定まる分解能を有し、ＣＰＵにより生成される変換データをアナログ信号Ｖｄａに変換する。ＬＰＦは、Ｄ／Ａ変換回路の分解能に対して定められた倍率とＤ／Ａ変換回路のセトリング時間Ｔｓｅｔとの積である出力更新時間Ｔｒｅｐの間に生成されるアナログ信号Ｖｄａの値の平均値に相当する値のアナログ信号を最終的なＤ／Ａ変換後のアナログ信号Ｖｏｕｔとして生成する。【選択図】図２
2019216341.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を取り込み、この取り込まれるデジタル信号に基づき最終的なＤ／Ａ変換後のアナログ信号の値を演算し、当該アナログ信号の値に基づきＤ／Ａ変換を行うデジタルデータである変換データを生成する制御回路と、
出力電圧の下限値を規定する下限基準電圧と出力電圧の上限値を規定する上限基準電圧とから定まる分解能を有し、前記制御回路により生成される変換データをアナログ信号に変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の分解能に対して定められた倍率と前記Ｄ／Ａ変換回路のセトリング時間との積以上の値に設定される出力更新時間の間において前記Ｄ／Ａ変換回路により生成されるアナログ信号に対して平均化処理を施すことにより最終的なＤ／Ａ変換後のアナログ信号を生成する平均化処理回路と、を有しているＤ／Ａ変換器。
【請求項２】
請求項１に記載のＤ／Ａ変換器において、
前記制御回路は、前記出力更新時間の間において前記Ｄ／Ａ変換回路により前記セトリング時間ごとに生成されるアナログ信号の値の平均値が、前記デジタル信号に基づき演算される最終的なＤ／Ａ変換後のアナログ信号の値となるように、前記Ｄ／Ａ変換回路に生成させるアナログ信号の値をセトリング時間単位で変化させるＤ／Ａ変換器。
【請求項３】
請求項１または請求項２に記載のＤ／Ａ変換器において、
前記平均化処理回路は、ローパスフィルタであるＤ／Ａ変換器。
【請求項４】
請求項３に記載のＤ／Ａ変換器において、
前記ローパスフィルタのカットオフ周波数は前記出力更新時間の逆数以下の値に設定されているＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器に関する。
【背景技術】
【０００２】
従来、各種のセンサを含めデジタル電子機器の高機能化および高分解能化が進んでいる。このため、デジタル電子機器に使用されるＤ／Ａ変換装置についても分解能を向上させることが要求される。しかし、Ｄ／Ａ変換装置は、分解能が高くなるほどより高価になる。そこで近年では、低分解能のＤ／Ａ変換装置を使用して高分解能のＤ／Ａ変換を行うことが検討されている。
【０００３】
たとえば、特許文献１のＤ／Ａ変換装置は、低分解能（たとえば８ビット）の３つのＤ／Ａ変換回路、およびセレクタを有している。セレクタに供給されるデジタル信号は、各Ｄ／Ａ変換回路に振り分けられる。第１のＤ／Ａ変換回路により生成される電圧は、第３のＤ／Ａ変換回路の上側基準電圧設定端子に供給される。すなわち、第１のＤ／Ａ変換回路により生成される電圧は、第３のＤ／Ａ変換装置の出力電圧の上限となる。第２のＤ／Ａ変換回路により生成される電圧は、第３のＤ／Ａ変換回路の下側基準電圧設定端子に供給される。すなわち、第２のＤ／Ａ変換回路により生成される電圧は、第３のＤ／Ａ変換装置の出力電圧の下限となる。セレクタから第３のＤ／Ａ変換回路に供給されるデジタル信号は、Ｄ／Ａ変換されて電圧として出力される。
【０００４】
第３のＤ／Ａ変換器においては、上側基準電圧と下側基準電圧とが入力されることによって、出力電圧の出力範囲が絞られる。ここでは、上側基準電圧は第１のＤ／Ａ変換回路により生成される電圧で、下側基準電圧は第２のＤ／Ａ変換回路により生成される電圧で決まる。第３のＤ／Ａ変換回路は、通常のＤ／Ａ変換装置より絞られた範囲について、同程度（たとえば８ビット）の分解能を有することになるので、通常より精度の高い電圧を出力する。すなわち、通常より高分解能のＤ／Ａ変換を行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−４１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１のＤ／Ａ変換装置では、３つのＤ／Ａ変換回路を設ける必要がある。このため、単一のＤ／Ａ変換回路を有するＤ／Ａ変換装置と比べて装置の体格が大きくなる。ひいては、Ｄ／Ａ変換装置の設置スペースをより広く確保する必要がある。
【０００７】
本発明の目的は、単一のＤ／Ａ変換回路を使用しつつ分解能を向上させることができるＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成し得るＤ／Ａ変換器は、制御回路と、Ｄ／Ａ変換回路と、平均化処理回路とを有している。制御回路は、デジタル信号を取り込み、この取り込まれるデジタル信号に基づき最終的なＤ／Ａ変換後のアナログ信号の値を演算し、当該アナログ信号の値に基づきＤ／Ａ変換を行うデジタルデータである変換データを生成する。Ｄ／Ａ変換回路は、出力電圧の下限値を規定する下限基準電圧と出力電圧の上限値を規定する上限基準電圧とから定まる分解能を有し、前記制御回路により生成される変換データをアナログ信号に変換する。平均化処理回路は、前記Ｄ／Ａ変換回路の分解能に対して定められた倍率と前記Ｄ／Ａ変換回路のセトリング時間との積以上の値に設定される出力更新時間の間において前記Ｄ／Ａ変換回路により生成されるアナログ信号に対して平均化処理を施すことにより最終的なＤ／Ａ変換後のアナログ信号を生成する。
【０００９】
この構成によれば、出力更新時間（Ｄ／Ａ変換回路の分解能に対する倍率とＤ／Ａ変換回路のセトリング時間との積以上の値）の間においてＤ／Ａ変換回路により生成されるアナログ信号の値の平均値に相当する値のアナログ信号が最終的なＤ／Ａ変換後のアナログ信号として生成される。このため、Ｄ／Ａ変換回路単体では下限基準電圧と上限基準電圧との間の電圧を生成することができないものの、出力更新時間の間においてＤ／Ａ変換回路により生成されるアナログ信号に対して平均化処理を施すことにより、下限基準電圧と上限基準電圧との間の電圧を有する最終的なＤ／Ａ変換後のアナログ信号を生成することが可能である。したがって、Ｄ／Ａ変換器としてＤ／Ａ変換回路の分解能以上の分解能を得ることが可能である。
【００１０】
上記のＤ／Ａ変換器において、前記制御回路は、前記出力更新時間の間において前記Ｄ／Ａ変換回路により前記セトリング時間ごとに生成されるアナログ信号の値の平均値が、前記デジタル信号に基づき演算される最終的なＤ／Ａ変換後のアナログ信号の値となるように、前記Ｄ／Ａ変換回路に生成させるアナログ信号の値をセトリング時間単位で変化させることが好ましい。
【００１１】
この構成によれば、前記出力更新時間の間において前記Ｄ／Ａ変換回路により前記セトリング時間ごとに生成されるアナログ信号の値の平均値が、前記デジタル信号に基づき演算される最終的なＤ／Ａ変換後のアナログ信号の値となるように、前記Ｄ／Ａ変換回路により生成されるアナログ信号の値がセトリング時間単位で変化する。このため、Ｄ／Ａ変換回路により生成されるアナログ信号に対して平均化処理を施すことにより、制御回路がデジタル信号に基づき演算した値を有する最終的なＤ／Ａ変換後のアナログ信号を得ることができる。
【００１２】
上記のＤ／Ａ変換器において、前記平均化処理回路は、ローパスフィルタであってもよい。
この構成によれば、出力更新時間の間においてＤ／Ａ変換回路により生成されるアナログ信号に対してローパスフィルタ処理が施されることにより、出力更新時間の間において前記Ｄ／Ａ変換回路により生成されるアナログ信号の値の平均値に相当する値を有したアナログ信号を最終的なＤ／Ａ変換後のアナログ信号として得ることができる。
【００１３】
上記のＤ／Ａ変換器において、前記ローパスフィルタのカットオフ周波数は前記出力更新時間の逆数以下の値に設定されていることが好ましい。
この構成によれば、ローパスフィルタを通じて、出力更新時間の間において前記Ｄ／Ａ変換回路により生成されるアナログ信号の値の平均値に相当する値を有した適切なアナログ信号を最終的なＤ／Ａ変換後のアナログ信号として得ることができる。
【発明の効果】
【００１４】
本発明のＤ／Ａ変換器によれば、単一のＤ／Ａ変換回路を使用しつつ分解能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】Ｄ／Ａ変換器の一実施の形態の構成を示すブロック図。
【図２】一実施の形態におけるＤ／Ａ変換回路の出力波形を示す波形図。
【発明を実施するための形態】
【００１６】
以下、Ｄ／Ａ変換器の一実施の形態を説明する。
図１に示すように、Ｄ／Ａ変換器（digital-to-analog converter）１１は、たとえばセンサ１２を通じた物理量の計測に使用される。センサ１２は、検出対象である物理量（圧力、重量、流量、ひずみなど）に応じたアナログ信号Ｖｉｎを生成する。Ｄ／Ａ変換器１１は、Ａ／Ｄ変換器（analog-to-digital converter）１３を介してセンサ１２に接続されている。Ａ／Ｄ変換器１３は、センサ１２により生成されるアナログ信号Ｖｉｎをデジタル信号Ｖｄｉｇに変換する。Ｄ／Ａ変換器１１は、Ａ／Ｄ変換器１３により生成されるデジタル信号Ｖｄｉｇをアナログ信号Ｖｏｕｔに変換する。
【００１７】
ちなみに、センサ１２が検出対象である物理量に応じたデジタル信号を生成するものである場合、Ａ／Ｄ変換器１３は不要である。この場合、Ｄ／Ａ変換器１１はセンサ１２に直接接続される。
【００１８】
Ｄ／Ａ変換器１１は、ＣＰＵ（central processing unit）２１、Ｄ／Ａ変換回路２２、ＬＰＦ（ローパスフィルタ）２３、および記憶回路２４を有している。
ＣＰＵ２１は、Ｄ／Ａ変換回路２２の動作を制御する。ＣＰＵ２１は、Ａ／Ｄ変換器１３により生成されるデジタル信号Ｖｄｉｇに対してデジタル演算による信号処理を施すことにより、Ｄ／Ａ変換を行うデジタルデータである変換データＤｄｉｇを生成する。ＣＰＵ２１は、変換データＤｄｉｇをＤ／Ａ変換回路２２（正確には、そのデータレジスタ）に書き込む。
【００１９】
Ｄ／Ａ変換回路２２は、ＣＰＵ２１により生成される変換データＤｄｉｇの値をアナログ信号Ｖｄａに変換する。Ｄ／Ａ変換回路２２には、上限基準電圧および下限基準電圧が供給される。上限基準電圧は、Ｄ／Ａ変換回路２２が生成（出力）する電圧の上限値を規定する。下限基準電圧は、Ｄ／Ａ変換回路２２が生成する電圧の下限値を規定する。Ｄ／Ａ変換回路２２は、上限基準電圧と下限基準電圧とから定まる分解能を有している。
【００２０】
ＬＰＦ２３は、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａに対してローパスフィルタ処理を施すことにより、Ｄ／Ａ変換器１１の最終的な出力であるアナログ信号Ｖｏｕｔを生成する。ＬＰＦ２３は、ローパスフィルタ処理として、アナログ信号Ｖｄａにおけるカットオフ周波数（遮断周波数）よりも低い周波数の成分は減衰させずに通過させる一方、カットオフ周波数よりも高い周波数の成分を逓減させる。
【００２１】
記憶回路２４には、出力更新時間Ｔｒｅｐ、セトリング時間Ｔｓｅｔ、および倍率Ｎｓｆが格納されている。
出力更新時間Ｔｒｅｐとは、Ｄ／Ａ変換に要する時間、すなわちＣＰＵ２１がＤ／Ａ変換回路２２への変換データＤｄｉｇの書き込みを開始してから、Ｄ／Ａ変換が完了してＤ／Ａ変換回路２２の出力であるアナログ信号Ｖｄａが変換データＤｄｉｇに応じた所望の値に変化するまでに要する時間をいう。出力更新時間Ｔｒｅｐは、次式（Ａ）で表されるように、Ｄ／Ａ変換回路２２のセトリング時間Ｔｓｅｔと倍率Ｎｓｆとの積以上の値に設定される。本実施の形態では、出力更新時間Ｔｒｅｐはセトリング時間Ｔｓｅｔと倍率Ｎｓｆとの積に設定されている。
【００２２】
Ｔ≧Ｎｓｆ・Ｔｓｅｔ  …（Ａ）
セトリング時間Ｔｓｅｔとは、Ｄ／Ａ変換回路２２に変換データＤｄｉｇが書き込まれてからＤ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値が変換データＤｄｉｇに応じた最終値に落ち着くまでの時間をいう。セトリング時間Ｔｓｅｔは、Ｄ／Ａ変換回路２２のハードウェア的な応答性を示すものであって、Ｄ／Ａ変換回路２２のハードウェア（構成）によって決まる。
【００２３】
倍率Ｎｓｆは、Ｄ／Ａ変換器１１としての最終的な分解能をＤ／Ａ変換回路２２の分解能（たとえば１２ｂｉｔ）の何倍にするかを示す値である。倍率Ｎｓｆの値は、製品仕様などに基づき、あらかじめ設定される。
【００２４】
ちなみに、ＬＰＦ２３のカットオフ周波数ｆｃは、出力更新時間Ｔｒｅｐによって決まる。カットオフ周波数ｆｃは、次式（Ｂ）で表されるように、出力更新時間Ｔｒｅｐの逆数以下の値に設定される。本実施の形態では、カットオフ周波数ｆｃは出力更新時間Ｔｒｅｐの逆数の値に設定されている。すなわち、Ｄ／Ａ変換回路２２の分解能に対するＤ／Ａ変換器１１としての最終的な分解能の倍率Ｎｓｆが決まれば出力更新時間Ｔｒｅｐが決まり、出力更新時間Ｔｒｅｐが決まればカットオフ周波数ｆｃも決まる。
【００２５】
ｆｃ≦１／Ｔｒｅｐ  …（Ｂ）
ＣＰＵ２１は、Ｄ／Ａ変換回路２２の分解能に対するＤ／Ａ変換器１１の最終的な分解能が記憶回路２４に格納された倍率ＮｓｆとなるようにＤ／Ａ変換回路２２の動作を制御する。
【００２６】
＜Ｄ／Ａ変換器１１の動作＞
つぎに、Ｄ／Ａ変換器１１の動作を説明する。ここでは一例として、Ｄ／Ａ変換回路２２の上限基準電圧は２ｍＶに、下限基準電圧は１ｍＶに設定されている。すなわち、Ｄ／Ａ変換回路２２は１ｂｉｔで１ｍＶの分解能を有している。Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの信号レベル（電圧値）は、上限値である２ｍＶまたは下限値である１ｍＶとなる。また、倍率Ｎｓｆの値は「４」に設定されている。
【００２７】
図２の波形図に示すように、ここではＤ／Ａ変換器１１として最終的に出力させるべきアナログ信号Ｖｏｕｔの値が「１ｍＶ→１．２５ｍＶ→１．５ｍＶ→１．７５ｍＶ→１ｍＶ」のように変化する場合を例に挙げる。しかしこの場合、Ｄ／Ａ変換回路２２は１ｂｉｔで１ｍＶの分解能を有するものであるため、１．２５mＶ、１．５ｍＶおよび１．７５ｍＶの電圧を生成（出力）することができない。
【００２８】
そこで、ＣＰＵ２１は、Ａ／Ｄ変換器１３により生成されるデジタル信号Ｖｄｉｇに基づき、Ｄ／Ａ変換器１１として最終的に出力すべきアナログ信号Ｖｏｕｔの値（電圧値）を演算し、当該演算される値を有するアナログ信号Ｖｏｕｔを生成するための変換データＤｄｉｇを演算する。ＣＰＵ２１は、Ｄ／Ａ変換器１１としての最終的な分解能をＤ／Ａ変換回路２２の分解能のＮｓｆ倍にする場合、Ｄ／Ａ変換回路２２のセトリング時間Ｔｓｅｔを最小時間単位として、出力更新時間Ｔｒｅｐを倍率Ｎｓｆの値と同数の時間領域に分割し、その分割した１つの時間領域を１周期としてＤ／Ａ変換回路２２にＤ／Ａ変換を行わせる。
【００２９】
ＣＰＵ２１は、デジタル信号Ｖｄｉｇに基づき演算される最終的に出力させるべきアナログ信号Ｖｏｕｔの値が１．２５ｍＶである場合、つぎのような変換データＤｄｉｇを生成する。すなわち、ＣＰＵ２１は、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値（出力値）が、出力更新時間Ｔｒｅｐの間における４つの周期（セトリング時間Ｔｓｅｔ）ごとに「１ｍＶ」、「１ｍＶ」、「１ｍＶ」、「２ｍＶ」となるような変換データＤｄｉｇを生成し、当該生成される変換データＤｄｉｇをＤ／Ａ変換回路２２に書き込む。Ｄ／Ａ変換回路２２は、ＣＰＵ２１により書き込まれた変換データＤｄｉｇをＤ／Ａ変換する。すなわち、Ｄ／Ａ変換回路２２は、デジタルデータである変換データＤｄｉｇの値（０，１の組み合わせ）に該当する電圧のアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２は、変換データＤｄｉｇをＤ／Ａ変換することにより、出力更新時間Ｔｒｅｐにおける１周期目から３周期目までの期間（出力更新時間Ｔｒｅｐの３／４の期間）は１ｍＶのアナログ信号Ｖｄａを、４周期目の期間（出力更新時間Ｔｒｅｐの１／４の期間）では２ｍＶのアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、１ｍＶ、２ｍＶ）は、ＬＰＦ２３へ供給される。
【００３０】
ＬＰＦ２３は、Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、１ｍＶ、２ｍＶ）に対してローパスフィルタ処理を施すことにより、Ｄ／Ａ変換器１１の最終的な出力としてアナログ信号Ｖｏｕｔを生成する。このアナログ信号Ｖｏｕｔの値は、ＣＰＵ２１により演算された最終的に出力すべきアナログ信号Ｖｏｕｔの値である１．２５ｍＶとなる。これは、つぎの理由による。
【００３１】
すなわち、ＬＰＦ２３は、アナログ信号における高周波成分を除去して低周波成分だけを通過させるものであるところ、結果的にアナログ信号の値の平均化を行う平均化処理回路としての機能を有している。出力更新時間Ｔｒｅｐ内において、Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、１ｍＶ、２ｍＶ）は、ＬＰＦ２３により順次ローパスフィルタ処理が施されることによって、結果的に平均化される。このため、次式（Ｃ）で表されるように、出力更新時間Ｔｒｅｐ内でＬＰＦ２３により生成されるアナログ信号Ｖｏｕｔの値は、１．２５ｍＶとなる。
【００３２】
Ｖｏｕｔ＝（１ｍＶ＋１ｍＶ＋１ｍＶ＋２ｍＶ）／４＝１．２５ｍＶ  …（Ｃ）
つぎに、ＣＰＵ２１は、デジタル信号Ｖｄｉｇに基づき演算される最終的に出力させるべきアナログ信号Ｖｏｕｔの値が１．５ｍＶである場合、つぎのような変換データＤｄｉｇを生成する。すなわち、ＣＰＵ２１は、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値（出力値）が、出力更新時間Ｔｒｅｐの間における４つの周期（セトリング時間Ｔｓｅｔ）ごとに「１ｍＶ」、「１ｍＶ」、「２ｍＶ」、「２ｍＶ」となるような変換データＤｄｉｇを生成し、当該生成される変換データＤｄｉｇをＤ／Ａ変換回路２２に書き込む。Ｄ／Ａ変換回路２２は、ＣＰＵ２１により書き込まれた変換データＤｄｉｇをＤ／Ａ変換する。すなわち、Ｄ／Ａ変換回路２２は、デジタルデータである変換データＤｄｉｇの値（０，１の組み合わせ）に該当する電圧のアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２は、変換データＤｄｉｇをＤ／Ａ変換することにより、出力更新時間Ｔｒｅｐにおける１周期目から２周期目までの期間は１ｍＶのアナログ信号Ｖｄａを、３周期目から４周期目までの期間は２ｍＶのアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、２ｍＶ、２ｍＶ）は、ＬＰＦ２３へ供給される。
【００３３】
ＬＰＦ２３は、Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、２ｍＶ、２ｍＶ）に対してローパスフィルタ処理を施すことにより、Ｄ／Ａ変換器１１の最終的な出力としてアナログ信号Ｖｏｕｔを生成する。このアナログ信号Ｖｏｕｔの値は、次式（Ｄ）で表されるように、ＣＰＵ２１により演算された最終的に出力すべきアナログ信号Ｖｏｕｔの値である１．５ｍＶとなる。
【００３４】
Ｖｏｕｔ＝（１ｍＶ＋１ｍＶ＋２ｍＶ＋２ｍＶ）／４＝１．５ｍＶ  …（Ｄ）
つぎに、ＣＰＵ２１は、デジタル信号Ｖｄｉｇに基づき演算される最終的に出力させるべきアナログ信号Ｖｏｕｔの値が１．７５ｍＶである場合、つぎのような変換データＤｄｉｇを生成する。すなわち、ＣＰＵ２１は、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値（出力値）が、出力更新時間Ｔｒｅｐの間における４つの周期（セトリング時間Ｔｓｅｔ）ごとに「１ｍＶ」、「２ｍＶ」、「２ｍＶ」、「２ｍＶ」となるような変換データＤｄｉｇを生成し、当該生成される変換データＤｄｉｇをＤ／Ａ変換回路２２に書き込む。Ｄ／Ａ変換回路２２は、ＣＰＵ２１により書き込まれた変換データＤｄｉｇをＤ／Ａ変換する。すなわち、Ｄ／Ａ変換回路２２は、デジタルデータである変換データＤｄｉｇの値（０，１の組み合わせ）に該当する電圧のアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２は、変換データＤｄｉｇをＤ／Ａ変換することにより、出力更新時間Ｔｒｅｐにおける１周期目の期間は１ｍＶのアナログ信号Ｖｄａを、２周期目から４周期目までの期間は２ｍＶのアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、２ｍＶ、２ｍＶ、２ｍＶ）は、ＬＰＦ２３へ供給される。
【００３５】
ＬＰＦ２３は、Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、２ｍＶ、２ｍＶ、２ｍＶ）に対してローパスフィルタ処理を施すことにより、Ｄ／Ａ変換器１１の最終的な出力としてアナログ信号Ｖｏｕｔを生成する。このアナログ信号Ｖｏｕｔの値は、次式（Ｅ）で表されるように、ＣＰＵ２１により演算された最終的に出力すべきアナログ信号Ｖｏｕｔの値である１．７５ｍＶとなる。
【００３６】
Ｖｏｕｔ＝（１ｍＶ＋２ｍＶ＋２ｍＶ＋２ｍＶ）／４＝１．７５ｍＶ  …（Ｅ）
つぎに、ＣＰＵ２１は、デジタル信号Ｖｄｉｇに基づき演算される最終的に出力すべきアナログ信号Ｖｏｕｔの値が１ｍＶである場合、つぎのような変換データＤｄｉｇを生成する。すなわち、ＣＰＵ２１は、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値（出力値）が、出力更新時間Ｔｒｅｐの間における４つの周期（セトリング時間Ｔｓｅｔ）ごとに「１ｍＶ」、「１ｍＶ」、「１ｍＶ」、「１ｍＶ」となるような変換データＤｄｉｇを生成し、当該生成される変換データＤｄｉｇをＤ／Ａ変換回路２２に書き込む。Ｄ／Ａ変換回路２２は、ＣＰＵ２１により書き込まれた変換データＤｄｉｇをＤ／Ａ変換する。すなわち、Ｄ／Ａ変換回路２２は、デジタルデータである変換データＤｄｉｇの値（０，１の組み合わせ）に該当する電圧のアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２は、変換データＤｄｉｇをＤ／Ａ変換することにより、出力更新時間Ｔｒｅｐの１周期目から４周期目までの期間において１ｍＶのアナログ信号Ｖｄａを生成する。Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、１ｍＶ、１ｍＶ）は、ＬＰＦ２３へ供給される。
【００３７】
ＬＰＦ２３は、Ｄ／Ａ変換回路２２により順番に生成されるアナログ信号Ｖｄａ（１ｍＶ、１ｍＶ、１ｍＶ、１ｍＶ）に対してローパスフィルタ処理を施すことにより、Ｄ／Ａ変換器１１の最終的な出力としてアナログ信号Ｖｏｕｔを生成する。このアナログ信号Ｖｏｕｔの値は、次式（Ｆ）で表されるように、ＣＰＵ２１により演算された最終的に出力すべきアナログ信号Ｖｏｕｔの値である１ｍＶとなる。
【００３８】
Ｖｏｕｔ＝（１ｍＶ＋１ｍＶ＋１ｍＶ＋１ｍＶ）／４＝１ｍＶ  …（Ｆ）
このように、Ｄ／Ａ変換器１１によれば、たとえば１ｂｉｔで１ｍＶの分解能を有する単一のＤ／Ａ変換回路２２を使用しつつも、Ｄ／Ａ変換器１１としての最終的な分解能は、１ｂｉｔで０．２５ｍＶとなる。すなわち、Ｄ／Ａ変換器１１としての最終的な分解能は、Ｄ／Ａ変換回路２２の分解能の４倍となる。
【００３９】
ちなみに、倍率Ｎｓｆが２倍（Ｎｓｆ＝２）以上である場合、Ｄ／Ａ変換器１１の最終的な分解能はＤ／Ａ変換回路２２の分解能よりも高くなる。倍率Ｎｓｆが１倍（Ｎｓｆ＝１）である場合、Ｄ／Ａ変換回路２２の分解能がそのままＤ／Ａ変換器１１としての分解能となる。
【００４０】
＜実施の形態の効果＞
したがって、本実施の形態によれば、以下の効果を得ることができる。
（１）出力更新時間Ｔｒｅｐをセトリング時間Ｔｓｅｔよりも長く設定して、その長く設定した出力更新時間Ｔｒｅｐの間でＤ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値を変化させる。具体的には、出力更新時間Ｔｒｅｐは、Ｄ／Ａ変換回路２２の応答時間であるセトリング時間Ｔｓｅｔと、Ｄ／Ａ変換回路２２の分解能に対するＤ／Ａ変換器１１としての最終的な分解能の倍率Ｎｓｆとの積に設定される。そして、この設定された出力更新時間Ｔｒｅｐの間において、セトリング時間Ｔｓｅｔごとに生成されるアナログ信号Ｖｄａの値の平均値が、Ｄ／Ａ変換器１１として最終的に出力すべきアナログ信号Ｖｏｕｔの値となるように、アナログ信号Ｖｄａの値をセトリング時間Ｔｓｅｔ単位で変化させる。このため、出力更新時間Ｔｒｅｐの間に生成されるアナログ信号Ｖｄａの値の平均値は、Ｄ／Ａ変換器１１として最終的に出力すべきアナログ信号Ｖｏｕｔの値に近似する。したがって、出力更新時間Ｔｒｅｐの間に生成されるアナログ信号Ｖｄａに対するローパスフィルタ処理（平均化処理）を通じて、Ｄ／Ａ変換器１１として最終的に出力すべきアナログ信号Ｖｏｕｔを生成することができる。また、Ｄ／Ａ変換器１１としての最終的な分解能をＤ／Ａ変換回路２２の分解能よりも高くすることができる。
【００４１】
ちなみに、ＣＰＵ２１は、Ｄ／Ａ変換回路２２の出力更新時間Ｔｒｅｐをセトリング時間Ｔｓｅｔ（応答時間）と同程度に設定してＤ／Ａ変換回路２２にアナログ信号Ｖｄａを生成させることもできる。しかしこの場合、Ｄ／Ａ変換回路２２の分解能がそのままＤ／Ａ変換器１１の分解能となる。
【００４２】
（２）ＬＰＦ２３のカットオフ周波数ｆｃは、出力更新時間Ｔｒｅｐの逆数以下の値に設定されている。このため、出力更新時間Ｔｒｅｐの間におけるセトリング時間Ｔｓｅｔごとのアナログ信号Ｖｄａの値の平均値として適切な値を得ることができる。
【００４３】
ちなみに、出力更新時間Ｔｒｅｐを長くすればするほどＤ／Ａ変換器１１としての分解能を高めることができる。ただし、ＬＰＦ２３のカットオフ周波数ｆｃが出力更新時間Ｔｒｅｐの逆数よりも大きな値に設定される場合、出力更新時間Ｔｒｅｐの間においてセトリング時間Ｔｓｅｔごとに生成されるアナログ信号Ｖｄａの値の平均値として適切な値を得られないことが懸念される。これは、ＬＰＦ２３のカットオフ周波数ｆｃの値が出力更新時間Ｔｒｅｐの逆数よりも大きな値であることに起因して、出力更新時間Ｔｒｅｐ内であるにもかかわらずＤ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値の変化に追従して、ＬＰＦ２３から出力される最終的なアナログ信号Ｖｏｕｔが変化するおそれがあるからである。
【００４４】
（３）Ｄ／Ａ変換回路２２のセトリング時間Ｔｓｅｔを最小時間単位として、出力更新時間Ｔｒｅｐを倍率Ｎｓｆの値と同数の時間領域に分割し、この分割した時間領域ごとにＤ／Ａ変換回路２２に生成させるアナログ信号Ｖｄａの値を変化させている。このため、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値は、Ｄ／Ａ変換回路２２にセットされる変換データＤｄｉｇに応じた最終値に好適に追従する。したがって、Ｄ／Ａ変換回路２２において、ＣＰＵ２１によりセットされる変換データＤｄｉｇに応じた適切なアナログ信号Ｖｄａが生成される。
【００４５】
ちなみに、出力更新時間Ｔｒｅｐをセトリング時間Ｔｓｅｔよりも短い時間（タイミング）で分割する場合、Ｄ／Ａ変換回路２２により生成されるアナログ信号Ｖｄａの値が、変換データＤｄｉｇに応じた最終値に追従しない。このため、Ｄ／Ａ変換回路２２において、ＣＰＵ２１によりセットされる変換データＤｄｉｇに応じた適切なアナログ信号Ｖｄａが生成されないおそれがある。
【００４６】
＜他の実施の形態＞
なお、本実施の形態は、つぎのように変更して実施してもよい。
・記憶回路２４にＤ／Ａ変換回路２２のセトリング時間Ｔｓｅｔおよび倍率Ｎｓｆが格納されていることを前提として、ＣＰＵ２１が記憶回路２４に格納されたセトリング時間Ｔｓｅｔおよび倍率Ｎｓｆに基づき出力更新時間Ｔｒｅｐを決定（演算）するようにしてもよい。
【００４７】
・ＬＰＦ２３はどのようなタイプのものでもよい。たとえば、ＬＰＦ２３として、ＣＲローパスフィルタあるいはＬＣローパスフィルタを採用してもよい。ＣＲローパスフィルタは、コンデンサ（Ｃ）と抵抗器（Ｒ）からなる。ＬＣローパスフィルタは、コイル（Ｌ）とコンデンサ（Ｃ）からなる。
【００４８】
・Ｄ／Ａ変換器１１として、ＬＰＦ２３に代えて他の平均化処理回路を有する構成を採用してもよい。平均化処理回路としては、アナログ信号を取り込み、その取り込んだアナログ信号を時間軸上で重ね合わせて積算することにより平均する処理を行う回路などが挙げられる。
【００４９】
・本実施の形態では、Ｄ／Ａ変換器１１が使用される場合、Ｄ／Ａ変換器１１の分解能は倍率Ｎｓｆに応じた分解能に維持されたが、Ｄ／Ａ変換器１１の使用途中でＤ／Ａ変換器１１の分解能を変更するようにしてもよい。たとえばＤ／Ａ変換器１１（ＣＰＵ２１）は、その電源投入初期において動作が不安定となるおそれがある。このため、Ｄ／Ａ変換器１１の分解能が変動するおそれがある。そこで、ＣＰＵ２１は、Ｄ／Ａ変換器１１の電源投入初期における所定期間においてはＤ／Ａ変換器１１の分解能を高める制御（分解能向上制御）を実行せず、所定期間が経過したことを契機として分解能向上制御を実行開始するようにしてもよい。このようにすれば、Ｄ／Ａ変換器１１は、電源投入初期における所定期間においてはＤ／Ａ変換回路２２の分解能で動作し、所定期間が経過した後においては、要求される倍率Ｎｓｆに応じた分解能で動作する。
【００５０】
・ＣＰＵ２１およびＤ／Ａ変換回路２２は、単一のＩＣチップに集積化したマイクロコンピュータとして構成してもよい。また、Ａ／Ｄ変換器１３、ＣＰＵ２１およびＤ／Ａ変換回路２２を単一のＩＣチップに集積化したマイクロコンピュータとして構成してもよい。
【００５１】
＜他の技術的思想＞
つぎに、前記実施の形態から把握できる技術的思想を以下に追記する。
（イ）上記のＤ／Ａ変換器において、前記Ｄ／Ａ変換回路の分解能に対して定められた倍率、および前記Ｄ／Ａ変換回路のセントリング時間が格納された記憶回路を有し、前記制御回路は、前記記憶回路に格納された前記倍率および前記セトリング時間を使用して前記Ｄ／Ａ変換回路の動作を制御すること。
【００５２】
この構成によれば、制御回路は、記憶回路に格納されている倍率およびセントリング時間を使用してＤ／Ａ変換回路の動作を制御することができる。たとえば、制御回路は、倍率とセントリング時間とを乗算することにより出力更新時間を求めることも可能となる。
【符号の説明】
【００５３】
１１…Ｄ／Ａ変換器、２１…ＣＰＵ（制御回路）、２２…Ｄ／Ａ変換回路、２３…ＬＰＦ（平均化処理回路）、Ｄｄｉｇ…変換データ、ｆｃ…カットオフ周波数、Ｎｓｆ…倍率、Ｔｓｅｔ…セトリング時間、Ｔｒｅｐ…出力更新時間。
【図１】
2019216341.tif 000003
【図２】
2019216341.tif 000004