(57)【要約】【課題】演算結果の出力電流が大きくなる場合においても誤差を少なくするように動作する二乗／除算回路を提供する。【解決手段】トランジスタＱ７のコレクタにエミッタが接続されるトランジスタＱ１１と、エミッタが電源端子１に接続されコレクタとベースがトランジスタＱ１１のベースに接続されるトランジスタＱ１２と、エミッタが電源端子１に接続されベースがトランジスタＱ１２のベースに接続されコレクタがトランジスタＱ７のベースに接続されるトランジスタＱ１３と有し、トランジスタＱ７のベース電流をベース電流補償回路５で補償する。トランジスタＱ１１のコレクタ電流に相当する電流をカレントミラー接続のトランジスタＱ８，Ｑ９のトランジスタＱ９から出力端子２に出力電流として取り出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が電源端子に接続される第１電流源と、該第１電流源の他端と接地間に直列接続されるダイオード接続の第１導電型の第１及び第２トランジスタと、一端が前記電源端子に接続される第２電流源と、該第２電流源の他端にコレクタが接続されベースが前記第１電流源の他端と前記第２トランジスタのコレクタに接続される第１導電型の第３トランジスタと、コレクタが前記電源端子に接続されゲートが前記第２電流源の前記他端に接続される第１導電型の第４トランジスタと、コレクタが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第５トランジスタと、コレクタとベースが前記第４トランジスタのエミッタと前記第５トランジスタのベースに接続されエミッタが接地される第１導電型の第６トランジスタと、ベースが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第７トランジスタとを有する二乗／除算回路において、
前記第７トランジスタのコレクタにエミッタが接続される第１導電型の第１１トランジスタと、エミッタが前記電源端子に接続されコレクタとベースが前記第１１トランジスタのベースに接続される第２導電型の第１２トランジスタと、エミッタが前記電源端子に接続されベースが前記第１２トランジスタのベースに接続されコレクタが前記第７トランジスタのベースに接続される第２導電型の第１３トランジスタとを備え、前記第１１トランジスタのコレクタ電流を出力電流として取り出すことを特徴とする二乗／除算回路。
【請求項２】
請求項１に記載の二乗／除算回路において、
エミッタが前記電源端子に接続されベースとエミッタが前記第１１トランジスタのコレクタに接続される第２導電型の第８トランジスタと、エミッタが前記電源端子に接続されベースが前記第１１トランジスタのコレクタに接続されコレクタが出力端子に接続される第９トランジスタと、前記第８トランジスタのエミッタとコレクタの間に接続されるキャパシタとを備え、前記第１１トランジスタのコレクタ電流に相当する電流を前記出力端子から取り出すことを特徴とする二乗／除算回路。
【請求項３】
一端が電源端子に接続される第１電流源と、該第１電流源の他端と接地間に直列接続されるダイオード接続の第１導電型の第１及び第２トランジスタと、一端が前記電源端子に接続される第２電流源と、該第２電流源の他端にコレクタが接続されベースが前記第１電流源の他端と前記第２トランジスタのコレクタに接続される第１導電型の第３トランジスタと、コレクタが前記電源端子に接続されゲートが前記第２電流源の前記他端に接続される第１導電型の第４トランジスタと、コレクタが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第５トランジスタと、コレクタとベースが前記第４トランジスタのエミッタと前記第５トランジスタのベースに接続されエミッタが接地される第１導電型の第６トランジスタと、ベースが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第７トランジスタとを有する二乗／除算回路において、
前記第７トランジスタのベースにベースが接続されエミッタが接地される第１導電型の第１０トランジスタと、該第１０トランジスタのコレクタにエミッタが接続されコレクタが前記電源端子に接続される第１導電型の第１１トランジスタと、エミッタが前記電源端子に接続されコレクタとベースが前記第１１トランジスタのベースに接続される第２導電型の第１２トランジスタと、エミッタが前記電源端子に接続されベースが前記第１２トランジスタのベースに接続されコレクタが前記第７トランジスタのベースに接続される第２導電型の第１３トランジスタとを備え、前記第７トランジスタのコレクタ電流を出力電流として取り出すことを特徴とする二乗／除算回路。
【請求項４】
請求項３に記載の二乗／除算回路において、
エミッタが前記電源端子に接続されベースとエミッタが前記第７トランジスタのコレクタに接続される第２導電型の第８トランジスタと、エミッタが前記電源端子に接続されベースが前記第７トランジスタのコレクタに接続されコレクタが出力端子に接続される第９トランジスタとを備え、前記第７トランジスタのコレクタ電流に相当する電流を前記出力端子から取り出することを特徴とする二乗／除算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関連し、２つの入力電流に対する二乗／除算の結果を得る二乗／除算回路に関する。
【背景技術】
【０００２】
図５に従来の二乗／除算回路を示す（非特許文献１）。１は電圧Ｖｃｃが印加する電源端子、２は演算結果の電流Ｉｏｕｔを出力する出力端子、３は入力電流ＩＡを供給する電流源、４は入力電流ＩＢを供給する電流源である。Ｑ１，Ｑ２は電流源３に直列接続されるダイオード接続のＮＰＮトランジスタ、Ｑ３はコレクタが電流源４に接続されベースが電流源３に接続されるＮＰＮトランジスタ、Ｑ４はコレクタが電源端子１に接続されベースが電流源４に接続されるＮＰＮトランジスタである。Ｑ５，Ｑ６はカレントミラー接続のＮＰＮトランジスタで、トランジスタＱ５のコレクタはトランジスタＱ３のエミッタに、トランジスタＱ６のベースとコレクタはトランジスタＱ４のエミッタに、それぞれ接続されている。Ｑ７はベースがトランジスタＱ３のエミッタに接続されるＮＰＮトランジスタである。Ｑ８，Ｑ９はカレントミラー接続のＰＮＰトランジスタで、トランジスタＱ８はベースとコレクタがトランジスタＱ７のコレクタに接続され、トランジスタＱ９のコレクタは出力端子２接続されている。
【０００３】
図５の二乗／除算回路では、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ７について、以下の式（１）が成り立つ。Ｖｂｅ１，Ｖｂｅ２，Ｖｂｅ３，Ｖｂｅ７はそれぞれトランジスタＱ１，Ｑ２，Ｑ３，Ｑ７のベース・エミッタ間電圧である。
2019185547.tif 000003
【０００４】
ここで、Ｖｔをサーマル電圧、Ｉｓを飽和電圧とすると、トランジスタのベース・エミッタ間電圧Ｖｂｅは、
2019185547.tif 000004
であるので、式（１）は、
2019185547.tif 000005
となる。
【０００５】
よって、
2019185547.tif 000006
となり、
2019185547.tif 000007
が得られる。
【０００６】
トランジスタＱ８，Ｑ９のカレントミラー比を１：１にすると、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ７のコレクタ電流Ｉｃ１，Ｉｃ２，Ｉｃ３，Ｉｃ７は次の式（６）の関係を持つ。
2019185547.tif 000008
よって、式（５）と（６）から、出力電流Ｉｏｕｔは、
2019185547.tif 000009
となる。この式（７）より、出力電流Ｉｏｕｔは、入力電流ＩＡを二乗し、入力電流ＩＢで除算した二乗／除算を演算した電流となる。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】「アナログＩＣの機能回路設計入門」、青木英彦著、ＣＱ出版、ｐｐ１９０−１９２、１９９２年９月２０日発行
【発明の概要】
【発明が解決しようとする課題】
【０００８】
入力電流ＩＡが変化せず入力電流ＩＢが小さくなった場合、あるいは入力電流ＩＢが小さくなり入力電流ＩＡが大きくなった場合、出力電流Ｉｏｕｔに相当するトランジスタＱ７のコレクタ電流Ｉｃ７は、式（５）により大きくなる。しかし、同時にトランジスタＱ７のベース電流Ｉｂ７も大きくなる。そして、ベース電流Ｉｂ７が入力電流ＩＢとほぼ同じとなったときに、出力電流Ｉｏｕｔは制限されてしまう。
【０００９】
すなわち、例えば、入力電流ＩＡ，ＩＢともに１μＡの状態から、入力電流ＩＡだけが１０倍の１０μＡになった場合、出力電流Ｉｏｕｔは１μＡから１００μＡへ１００倍も変化する。このとき、トランジスタＱ７の電流増幅率βを１００とすると、トランジスタＱ７のベース電流Ｉｂ７は０．０１μＡから１μＡへ１００倍も変化する。
【００１０】
ここで、トランジスタＱ３のエミッタ電流Ｉｅ３は入力電流ＩＢにほぼ等しい（＝１μＡ）ため、ベース電流Ｉｂ７がエミッタ電流Ｉｅ３と等しくなり、ベース電流Ｉｂ７が制限されて、出力電流Ｉｏｕｔも制限されることになる。したがって、さらに入力電流ＩＡが増えても出力電流Ｉｏｕｔは増えず、二乗／除算の演算結果に誤差が生じるようになる。実際の特性は図４の点線で示す従来例の特性となる。
【００１１】
本発明の目的は、演算結果の出力電流が大きくなる場合においても誤差を少なくするように動作する二乗／除算回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１にかかる発明は、一端が電源端子に接続される第１電流源と、該第１電流源の他端と接地間に直列接続されるダイオード接続の第１導電型の第１及び第２トランジスタと、一端が前記電源端子に接続される第２電流源と、該第２電流源の他端にコレクタが接続されベースが前記第１電流源の他端と前記第２トランジスタのコレクタに接続される第１導電型の第３トランジスタと、コレクタが前記電源端子に接続されゲートが前記第２電流源の前記他端に接続される第１導電型の第４トランジスタと、コレクタが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第５トランジスタと、コレクタとベースが前記第４トランジスタのエミッタと前記第５トランジスタのベースに接続されエミッタが接地される第１導電型の第６トランジスタと、ベースが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第７トランジスタとを有する二乗／除算回路において、前記第７トランジスタのコレクタにエミッタが接続される第１導電型の第１１トランジスタと、エミッタが前記電源端子に接続されコレクタとベースが前記第１１トランジスタのベースに接続される第２導電型の第１２トランジスタと、エミッタが前記電源端子に接続されベースが前記第１２トランジスタのベースに接続されコレクタが前記第７トランジスタのベースに接続される第２導電型の第１３トランジスタとを備え、前記第１１トランジスタのコレクタ電流を出力電流として取り出すことを特徴とする。
【００１３】
請求項２にかかる発明は、請求項１に記載の二乗／除算回路において、エミッタが前記電源端子に接続されベースとエミッタが前記第１１トランジスタのコレクタに接続される第２導電型の第８トランジスタと、エミッタが前記電源端子に接続されベースが前記第１１トランジスタのコレクタに接続されコレクタが出力端子に接続される第９トランジスタと、前記第８トランジスタのエミッタとコレクタの間に接続されるキャパシタとを備え、前記第１１トランジスタのコレクタ電流に相当する電流を前記出力端子から取り出すことを特徴とする。
【００１４】
請求項３にかかる発明は、一端が電源端子に接続される第１電流源と、該第１電流源の他端と接地間に直列接続されるダイオード接続の第１導電型の第１及び第２トランジスタと、一端が前記電源端子に接続される第２電流源と、該第２電流源の他端にコレクタが接続されベースが前記第１電流源の他端と前記第２トランジスタのコレクタに接続される第１導電型の第３トランジスタと、コレクタが前記電源端子に接続されゲートが前記第２電流源の前記他端に接続される第１導電型の第４トランジスタと、コレクタが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第５トランジスタと、コレクタとベースが前記第４トランジスタのエミッタと前記第５トランジスタのベースに接続されエミッタが接地される第１導電型の第６トランジスタと、ベースが前記第３トランジスタのエミッタに接続されエミッタが接地される第１導電型の第７トランジスタとを有する二乗／除算回路において、前記第７トランジスタのベースにベースが接続されエミッタが接地される第１導電型の第１０トランジスタと、該第１０トランジスタのコレクタにエミッタが接続されコレクタが前記電源端子に接続される第１導電型の第１１トランジスタと、エミッタが前記電源端子に接続されコレクタとベースが前記第１１トランジスタのベースに接続される第２導電型の第１２トランジスタと、エミッタが前記電源端子に接続されベースが前記第１２トランジスタのベースに接続されコレクタが前記第７トランジスタのベースに接続される第２導電型の第１３トランジスタとを備え、前記第７トランジスタのコレクタ電流を出力電流として取り出すことを特徴とする。
【００１５】
請求項４にかかる発明は、請求項３に記載の二乗／除算回路において、エミッタが前記電源端子に接続されベースとエミッタが前記第７トランジスタのコレクタに接続される第２導電型の第８トランジスタと、エミッタが前記電源端子に接続されベースが前記第７トランジスタのコレクタに接続されコレクタが出力端子に接続される第９トランジスタとを備え、前記第７トランジスタのコレクタ電流に相当する電流を前記出力端子から取り出することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、出力電流が大きくなる場合においても、第１電流源から供給される入力電流と第２電流源から供給される入力電流に対する二乗／除算の演算結果の誤差を少なくすることができる。また、演算結果としての出力電流を得る第７トランジスタのベース電流の補償を行うので温度変化の影響を小さくすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施例の二乗／除算回路の回路図である。
【図２】図１のＮＰＮトランジスタＱ１１の静特性の特性図である。
【図３】本発明の第２実施例の二乗／除算回路の回路図である。
【図４】本発明と従来回路の入力電流−出力電流動作特性図である。
【図５】従来の二乗／除算回路の回路図である。
【発明を実施するための形態】
【００１８】
＜第１実施例＞
図１に本発明の第１実施例の二乗／除算回路を示す。図５で説明した従来の二乗／除算回路との違いは、ＮＰＮトランジスタＱ７のベース電流を補償するベース電流補償回路５を設けた点である。このベース電流補償回路５は、トランジスタＱ８のコレクタとトランジスタＱ７のコレクタの間に接続されるＮＰＮトランジスタＱ１１と、カレントミラー接続（ミラー比は１：１）のＰＮＰトランジスタＱ１２，Ｑ１３とで構成されている。トランジスタＱ１２のベースとコレクタはトランジスタＱ１１のベースに接続され、トランジスタＱ１３のコレクタはトランジスタＱ７のベースに接続されている。
【００１９】
このベース電流補償回路５では、トランジスタＱ７のコレクタ電流と同じ値のコレクタ電流が流れるトランジスタＱ１１のベース電流Ｉｂ１１が、トランジスタＱ１２から供給される。このベース電流Ｉｂ１１は、トランジスタＱ７のコレクタ電流Ｉｃ７の１／βとなる。この電流Ｉｂ１１はカレントミラー接続されるトランジスタＱ１２，Ｑ１３で折り返されトランジスタＱ７のベースに流れる。
【００２０】
この結果、入力電流ＩＡが増大するか又は入力電流ＩＢが減少することで、トランジスタＱ７のコレクタＩｃ７が増加すると、トランジスタＱ１１のベース電流Ｉｂ１１が増えて、カレントミラー接続のトランジスタＱ１２，Ｑ１３により、コレクタ電流Ｉｃ７の増加分に対応する電流がトランジスタＱ７のベースに追加供給される動作となる。
【００２１】
したがって、トランジスタＱ３のエミッタからの電流に影響されずに、トランジスタＱ７のコレクタ電流Ｉｃ７、つまり、トランジスタＱ９の出力電流Ｉｏｕｔを増やすことができるので、入力電流ＩＢが小さくなっても、出力電流Ｉｏｕｔの大きさに制限がかかることはない。
【００２２】
シミュレーションでは、入力電流ＩＢを一定の２μＡの条件として入力電流ＩＡを増大させたとき、出力電流Ｉｏｕｔは図４の実線で示す特性となり、従来の回路のような大きな誤差（点線で示した）が発生しなくなることが確認できた。
【００２３】
さらに、本実施例では、トランジスタＱ１１のコレクタ電流を折り返すカレントミラー回路をトランジスタＱ８，Ｑ９で構成し、トランジスタＱ８のコレクタ・エミッタ間に回路動作を安定させるためにキャパシタＣ１を接続している。この理由をトランジスタＱ７のコレクタ電流Ｉｃ７が変化したときのトランジスタＱ１１の動作で説明する。
【００２４】
トランジスタＱ１１のコレクタがトランジスタＱ８のコレクタに接続されているので、トランジスタＱ７のコレクタ電流Ｉｃ７が変化すると、トランジスタＱ８のコレクタ電圧も変動してトランジスタＱ１１のコレクタ・エミッタ電圧Ｖｃｅ１１も変動することとなる。この電圧Ｖｃｅ１１が変動すると、アーリー効果によりトランジスタＱ１１のベース電流Ｖｂ１１も変動する。このことを図２のトランジスタＱ１１のトランジスタ静特性で示した。
【００２５】
トランジスタＱ７のコレクタ電流がＩｃ７＿１のとき、トランジスタＱ１１のコレクタ・エミッタ電圧がＶｃｅ１１＿１であったものが、コレクタ電流Ｉｃ７＿２に増加するとトランジスタＱ８のコレクタ・エミッタ電圧Ｖｃｅ８が大きくなることから、トランジスタＱ１１のコレクタ電圧が下がりコレクタ・エミッタ電圧がＶｃｅ１１＿２に低下して、トランジスタＱ１１のベース電流はＩｂ１１＿１からＩｂ１１＿３に増える。
【００２６】
しかし、トランジスタＱ１１のコレクタ電圧が変化しない場合（Ｖｃｅ１１＿１のまま）は、トランジスタＱ１１のベース電流はＩｂ１１＿２であり、これはトランジスタＱ７のベース電流Ｉｂ７相当になるので、ベース電流Ｉｂ１１＿３への変化は過剰にトランジスタＱ７のベース電流補償をしてしまうこととなる。
【００２７】
そうすると、トランジスタＱ７にベース電流Ｉｂ１１＿３がフィードバックされるのでトランジスタＱ７のコレクタ電流Ｉｃ７が増えることになり、さらにトランジスタＱ８のコレクタ電圧が下がり、トランジスタＱ１１の電圧Ｖｃｅ１１が小さくなり、トランジスタＱ１１のベース電流が増えて、トランジスタＱ７にフィードバックするという正帰還のループで不安定動作になってしまう。とくに、不安定動作はトランジスタＱ７のコレクタ電流Ｉｃ７が過渡的に変化するときに起こりやすい。
【００２８】
そこで本実施例では、トランジスタＱ８のエミッタ・コレクタ間にキャパシタＣ１を接続することで、トランジスタＱ７のコレクタ電流Ｉｃ７の電流が変化しても、トランジスタＱ８のコレクタ電圧が変動し難くしている。これによって、過渡的に変化するときに有効となる。
【００２９】
＜第２実施例＞
図３に本発明の第２実施例の二乗／除算回路を示す。本実施例では、図１で説明したベース電流補償回路５よりもさらに安定動作するベース電流補償回路５Ａを提供する。ここでは、トランジスタＱ７とベースを共通接続したトランジスタＱ１０を挿入し、そのトランジスタＱ１０に、トランジスタＱ７と同じまたは比例したコレクタ電流を流すよう構成している。トランジスタＱ１０のコレクタにはトランジスタＱ１１のエミッタを接続し、トランジスタＱ１１のコレクタは電源端子１に接続している。トランジスタＱ１１のベースは、図１のベース電流補償回路５と同じようにトランジスタＱ１３とカレントミラー接続されるトランジスタＱ１２のベースとコレクタに接続して、トランジスタＱ１３経由でトランジスタＱ１１のベース電流と同じ電流をトランジスタＱ７，Ｑ１０のベースに流して、トランジスタＱ７のベース補償する。
【００３０】
トランジスタＱ１３のコレクタ電流は、トランジスタＱ７だけでなくトランジスタＱ１０のベース電流も補償するようにトランジスタＱ１２，Ｑ１３のミラー比を設定する。トランジスタＱ１０のコレクタ電流Ｉｃ１０がトランジスタＱ７のコレクタ電流Ｉｃ７と等しくなるようにする場合には、トランジスタＱ１２，Ｑ１３のミラー比は１：２に設定する。トランジスタＱ７のコレクタ電流Ｉｃ７が増加した場合、トランジスタＱ１０のコレクタＩｃ１０も増加するが、トランジスタＱ１１のコレクタは電源端子１に接続しているので、トランジスタＱ１１のコレクタ・エミッタ間電圧Ｖｃｅ１１はコレクタ電流Ｉｃ７の変化前後でほぼ一定であり、図１のベース電流補償回路５のような変化は起きない。そのため、トランジスタＱ７のコレクタ電流Ｉｃ７が増加したときのベース電流Ｉｂ７が適切にフィードバックされて、過剰にベース電流が補償されることはく、本実施例のベース補償回路５Ａは正帰還ループの動作が起き難くなる。
【００３１】
さらに、トランジスタＱ７のコレクタ電流を折り返すカレントミラー回路をＰＮＰトランジスタＱ８，Ｑ９で構成している。本実施例のベース電流補償回路５Ａは図１のベース電流補償回路５と異なる構成となっているため、トランジスタＱ８のコレクタ・エミッタ間にキャパシタを接続する必要なく、集積回路上で回路を形成した場合に、ＮＰＮトランジスタの素子面積よりキャパシタの素子面積が大きくなる場合では、図３のベース電流補償回路５Ａを適用することで、二乗／除算回路に占める面積の増大を抑制することができる利点がある。
【符号の説明】
【００３２】
１：電源端子
２：出力端子
３，４：入力電流源
５，５Ａ：ベース電流補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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