(57)【要約】【課題】マスター制御部から各スレーブ制御部に対してリセットラインを接続する構成の場合、リセットラインへのノイズ混入により、リセット信号が誤動作するリスクがあり、またコストアップしてしまうという課題もあった。【解決手段】マスター制御部と、マスター制御部との間でシリアル通信を行なうスレーブ制御部と、スレーブ制御部にリセットをかけるウォッチドッグタイマを備えた通信システムにおいて、ウォッチドッグタイマがウォッチドッグ信号を正常に受信できなかった場合、スレーブ制御部にリセット信号を送信する。  これにより、マスターＣＰＵとスレーブＣＰＵとの間でリセット信号を用いることなく、マスターＣＰＵとスレーブＣＰＵ間の通信、及び、スレーブＣＰＵコアの動作確認を行うことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
マスター制御部と、
前記マスター制御部と通信を行うスレーブ制御部と、
前記スレーブ制御部からのウォッチドッグ信号を入力するとともに、所定時間内に前記ウォッチドッグ信号の入力がない場合に前記スレーブ制御部をリセットするウォッチドッグ手段とを有し、
前記マスター制御部は前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信し、
前記スレーブ制御部は前記マスター制御部から前記ウォッチドッグ信号の出力の指示を受信した場合、確認応答を前記マスター制御部に送信し、
前記マスター制御部は前記確認応答の有無に基づき、前記スレーブ制御部との通信の異常を検知し、
前記スレーブ制御部は前記マスター制御部からのウォッチドッグ信号の出力の指示に応じて前記ウォッチドッグ信号を前記ウォッチドッグ手段に出力する
ことを特徴とする情報処理装置。
【請求項２】
前記マスター制御部は、前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信した後、前記所定時間内に前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信することを特徴とする請求項１記載の情報処理装置。
【請求項３】
マスターＣＰＵコアと、マスター通信制御部と、を有するマスター制御部と、
スレーブＣＰＵコアと、前記マスター通信制御部と通信を行うスレーブ通信制御部と、通信システムの監視を行うウォッチドッグ手段と、を有するスレーブ制御部と、
を有する通信システムの情報処理装置であって、
前記マスターＣＰＵコアは、前記スレーブＣＰＵコアに対して、一定間隔ごとにウォッチドッグ信号を出力する指示を送信し、
前記スレーブＣＰＵコアは、前記ウォッチドッグ信号を出力する指示を受信すると、前記ウォッチドッグ手段に対してウォッチドッグ信号を送信するとともに、
前記ウォッチドッグ手段は、前記一定間隔より長い一定時間内に、前記スレーブＣＰＵコアから、前記ウォッチドッグ信号が送信されてこない場合は、前記スレーブＣＰＵコアをリセットすることを特徴とする情報処理装置。
【請求項４】
前記スレーブＣＰＵコアは、第１のスレーブＣＰＵコアと第２のスレーブＣＰＵコアを含み、
前記マスターＣＰＵコアは、前記第１のスレーブＣＰＵコアに対して、前記一定間隔ごとに、前記ウォッチドッグ信号を出力する第１の指示を送信し、
前記第１のスレーブＣＰＵコアは、前記第１の指示を受信すると、前記第２のスレーブＣＰＵコアに対して、前記ウォッチドッグ信号を出力する第２の指示を送信し、
前記第２のスレーブＣＰＵコアは、前記第２の指示を受信すると、前記ウォッチドッグ手段に対して、ウォッチドッグ信号を送信するとともに、
前記ウォッチドッグ手段は、前記一定間隔より長い一定時間内に、前記第２のスレーブＣＰＵコアから、前記ウォッチドッグ信号が送信されてこない場合は、前記第１のスレーブＣＰＵコア及び前記第２のスレーブＣＰＵコアをリセットすることを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記スレーブＣＰＵコアは、前記マスターＣＰＵコアが送信した前記ウォッチドッグ信号を出力する指示を受信すると、前記マスターＣＰＵコアに対して確認の応答をすることを特徴とする請求項３または４に記載の情報処理装置。
【請求項６】
前記スレーブ制御部が、複数あることを特徴とする請求項３から５のいずれか１項に記載の情報処理装置。
【請求項７】
前記通信システムが、画像形成装置の内部の通信システムであることを特徴とする請求項３から６のいずれか１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスター制御部およびスレーブ制御部を有する情報処理装置に関する。
【背景技術】
【０００２】
現在、オフィスやコンビニエンスストア等には、コピーやプリンタ、ファックスなどの複数の機能を持った複合機能型の複写機が設置され、広く利用されている。このような複写機などの情報処理装置においては、機器を稼働させるために必要なモータやファンなどの複数の電気部品が筐体内部に分散して配置されている。そのため複写機全体の制御を担うマスターとなる制御基板から、機器内部の電気部品の全てに接続すると、配線が膨大になってしまう。そこで、一般的には、マスターとなる制御基板と、マスターとなる制御基板と協働して、複写機の一部を制御する複数のスレーブとなる制御基板とから構成される、分散型の制御システムとして構成されている。
また、近年、このような分散型の制御システムでは、マスターとなる制御基板とスレーブとなる制御基板との間の通信方式として、シリアル通信が利用されている。シリアル通信を利用することで、信号数の削減が可能となり、その結果、配線削減によるコストダウンが見込めるからである。しかし、このような分散型システムでは、スレーブとなる制御基板に異常があった場合の保護が必須となる。
【０００３】
このために、例えば、特許文献１では、分散型の制御システムにおける保護のために、マスター制御部が通信線を介して所定の往信コードをスレーブ制御部に送信し、それを受信したスレーブ制御部が所定時間以内に返信コードを送るように構成されている。これにより、返信コードの受信の可否により、スレーブ制御部との通信線に断線などの不具合がないかを識別し、異常動作を防ぐようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−１７７６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１のような制御システムでは、マスター制御部とスレーブ制御部の間に、スレーブ制御部にリセットをかけるための専用線（リセットライン）が必要となる。
しかしながら、特にマスター制御部とスレーブ制御部とが遠く離れて配置されている装置の場合、リセットラインをマスター制御部とスレーブ制御部の間で這い回す途中で、リセット信号にノイズ等が混入し、スレーブ制御部が誤動作を起こす恐れがある。
【０００６】
そこで、本発明は、マスター制御部とスレーブ制御部との間で専用のリセットラインを用いることなく、スレーブ制御部のリセットを実行できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、マスター制御部と、前記マスター制御部と通信を行うスレーブ制御部と、前記スレーブ制御部からのウォッチドッグ信号を入力するとともに、所定時間内に前記ウォッチドッグ信号の入力がない場合に前記スレーブ制御部をリセットするウォッチドッグ手段とを有し、前記マスター制御部は前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信し、前記スレーブ制御部は前記マスター制御部から前記ウォッチドッグ信号の出力の指示を受信した場合、確認応答を前記マスター制御部に送信し、前記マスター制御部は前記確認応答の有無に基づき、前記スレーブ制御部との通信の異常を検知し、前記スレーブ制御部は前記マスター制御部からのウォッチドッグ信号の出力の指示に応じて前記ウォッチドッグ信号を前記ウォッチドッグ手段に出力することを特徴とする。
【発明の効果】
【０００８】
本発明は、マスター制御部とスレーブ制御部との間で専用のリセットラインを用いることなく、スレーブ制御部のリセットを実行することができる。
【図面の簡単な説明】
【０００９】
【図１】画像形成装置の断面図の概略である。
【図２】制御基板のブロック図である。
【図３】第１の実施形態の制御ブロック図である。
【図４】マスターＣＰＵとスレーブＣＰＵ間の制御フローである。
【図５】通信異常が発生した場合の制御フローである。
【図６】通信異常が発生した場合の制御フローである。
【図７】第２の実施形態の制御ブロック図である。
【図８】マスターＣＰＵとスレーブＣＰＵ間の制御フローである。
【発明を実施するための形態】
【００１０】
図１は、本発明の第１の実施形態である、情報処理装置の一例としての画像形成装置の概略断面図である。
図１を用いて、本実施形態の画像形成装置の構成と、その画像形成動作について説明する。
【００１１】
原稿自動送り装置２０１の原稿載置部２０３に置かれた原稿は、給紙ローラー２０４によって分離、給紙され、搬送ガイド２０６を経由して、読取装置２０２に搬送される。さらに、搬送ベルト２０８によって一定速度で搬送され、排紙ローラー２０５によって機外に排出される。
この間、読取装置２０２の読取位置で照明系２０９により照明された原稿の画像は、反射ミラー２１０、２１１、２１２からなる光学系を介して、画像読取部２１３で画像信号に変換される。画像読取部２１３は、レンズ、光電変換素子であるＣＣＤ、ＣＣＤの駆動回路等からなる。
原稿の読み取りには、流し読みモードと固定モードとがある。流し読みモードは、読取位置を固定させ、一定速度で搬送されている原稿を読み取る。固定モードは、読取装置２０２の原稿ガラス台２１４上に載置されている原稿を、照明系２０９およびミラー２１０、２１１、２１２を一定速度で移動させることにより読取位置を移動させて読み取る。
【００１２】
画像信号は半導体レーザー（不図示）などによって光信号に変調される。変調されたレーザー光は、ポリゴンミラーによる光走査装置３１１、ミラー３１２、３１３を経由して、帯電器３１０によって表面を一様に帯電された感光ドラム３０９上に露光され、静電潜像を形成する。静電潜像は現像器３１４のトナーによって現像される。トナー像は、転写分離器３１５によって記録紙に転写される。記録紙は紙カセット３０２、３０４に収納されている。記録紙は紙カセット３０２から給紙ローラー３０３によって給紙され、搬送ローラー３０６によって搬送され、レジストローラー３０８によって画像とのタイミングが調整されて、感光ドラム３０９の転写位置に搬送される。一方、紙カセット３０４の記録紙は、給紙ローラー３０５よって給紙され、搬送ローラー３０７、３０６によって搬送され、レジストローラー３０８によって画像とのタイミングが調整されて、感光ドラム３０９の転写位置に搬送される。トナー像が転写された記録紙は、搬送ベルト３１７で定着器３１８に搬送され、記録紙上のトナーが定着される。
【００１３】
片面モードが設定されている場合、定着器３１８を通った記録紙は、定着排紙ローラー３１９および排紙ローラー３２４によって機外に排紙される。
両面モードが設定されている場合は、記録紙は定着排紙ローラー３１９から搬送ローラー３２０を経由して、反転ローラー３２１によって反転パス３２５へ搬送される。さらに、記録紙の後端が両面パス３２６との合流ポイントを通過した直後に反転ローラー３２１の回転を反転することで、記録紙は反転し、両面パス３２６へと搬送される。両面パスに搬送された記録紙は、ローラー３２２、３２３によって搬送され、再び搬送ローラー３０６を経由して、レジストローラー３０８で裏面画像とのタイミングが調整された後、転写、定着され機外に排出される。
【００１４】
図２は、マスター制御基板とスレーブ制御基板のブロック図である。
本実施形態における画像形成装置は、マスターとなる制御基板である中央制御基板１０４と、スレーブとなる制御基板である画像形成ユニット制御基板１２０、定着搬送ユニット制御基板１２１、紙搬送ユニット制御基板１２２から構成されている。
ここで、紙搬送ユニット制御基板１２２は、図１の紙カセット３０２（３０４）からレジストローラー３０３までの紙搬送を担っている。定着搬送ユニット１２１は、レジストローラー３０３から、転写と定着を経由しての排紙と、両面搬送時の紙搬送を担っている。画像形成ユニット制御基板１２０は、その他の部分の制御を担っている。
【００１５】
次に、中央制御基板１０４上のマスター制御部１００と、画像形成ユニット制御基板１２０上のスレーブ制御部１０１との間の通信システムを説明する。なお、定着搬送ユニット制御基板１２１と紙搬送ユニット制御基板１２２における通信システムも、画像形成ユニット制御基板１２０と同様のため、以下では説明は省略する。
【００１６】
図３は、マスター制御部とスレーブ制御部の制御ブロック図である。
マスター制御部１００は、機器全体の制御を担うマスターＣＰＵ１０７を有する。マスターＣＰＵ１０７は、制御部であるマスターＣＰＵコア１０９とスレーブＣＰＵ１０８との通信を行うマスター通信制御部１１１を有する。
スレーブ制御部１０１は、スレーブＣＰＵ１０８を有する。スレーブＣＰＵ１０８は、制御部であるスレーブＣＰＵコア１１３と、マスターＣＰＵ１０７との通信を行うスレーブ通信制御部１１２と、外部への信号の入出力を制御するスレーブＩ／Ｏポート制御部１１４とを有する。
スレーブ制御部１０１は、さらに、スレーブＣＰＵ１０８にリセットをかけるウォッチドッグタイマ１０５を有する。ウォッチドッグタイマ１０５は、スレーブＣＰＵ１０８からのウォッチドッグ信号が、予め定められた時間、途切れた場合に、スレーブＣＰＵ１０８にリセットをかける監視機能を有している。
【００１７】
図４は、マスターＣＰＵ１０７とスレーブＣＰＵ１０８との間の制御フローである。
マスターＣＰＵコア１０９は、スレーブ通信制御部１１２に向けてウォッチドッグ信号としてのＷＤ（WatchDog）パルスの出力指示を送信するように、マスター通信制御部１１１に指示を行う（Ｓ１０１）。ここで、ＷＤパルスの出力指示は、予めマスターＣＰＵコア１０９とスレーブＣＰＵコア１１３との間で定義されているものである。
ＷＤパルスの出力指示を送信する指示を受けたマスター通信制御部１１１は、マスターＣＰＵ１０７とスレーブＣＰＵ１０８との間の通信線を介して、スレーブ通信制御部１１２にＷＤパルスの出力指示を送信する（Ｓ１０２ａ）。
【００１８】
マスター通信制御部１１１とスレーブ通信制御部１１２との間の通信では、受信側がデータを誤りなく受信したか否かを識別するために、パリティチェック等の仕組みが含まれている。受信側の制御部が正常にデータを受け取ったときは、ＡＣＫ（ACKnowledgement、確認応答）を送信側に送信する（Ｓ１０２ｂ）。送信側はＡＣＫを受信することにより送信が正常に完了したことを確認することができる。
これにより、マスターＣＰＵ１０７は、ＡＣＫ（確認応答）の有無に基づき、スレーブＣＰＵ１０８との間の通信の異常を検知することができる。
【００１９】
ＷＤパルスの出力指示の送信が正常に完了すると、マスター通信制御部１１１はマスターＣＰＵコア１０９に対して送信完了割込みを出力する（Ｓ１０３）。
マスターＣＰＵコア１０９は、送信完了割込みを受信することで、スレーブＣＰＵ１０８への通信及びスレーブＣＰＵ１０８に異常が発生していないと判断する。
【００２０】
ＷＤパルスの出力指示を受信したスレーブ通信制御部１１２は、スレーブＣＰＵコア１１３に対し受信完了割込みを出力し（Ｓ１０４）、受信したＷＤパルスの出力指示を含む受信データを一時的に保持する。
この時の受信完了割込みは、ＷＤパルスの出力指示の受信を示すものではなく、スレーブ通信制御部１１２が通信を受信したことを示すものである。
【００２１】
受信完了割込みを受信したＣＰＵコア１１３は、スレーブ通信制御部１１２に保持されている受信データを確認し、そこに示されているＷＤパルスの出力指示を取得する（Ｓ１０５）。
ＷＤパルスの出力指示を取得したスレーブＣＰＵコア１１３は、スレーブＩ／Ｏポート制御部１１４に対し、ＷＤパルスの出力指示を出す（Ｓ１０６）。ＷＤパルスは、定常時Ｌｏｗレベル出力されている信号に、一定期間（例えば、２ｍｓ）のＨｉレベル出力を行うものである。
【００２２】
ＷＤパルスの出力指示を受けたスレーブＩ／Ｏポート制御部１１４は、スレーブＣＰＵ１０８の外部出力ピンを介して、ウォッチドッグタイマ１０５に対しＷＤパルスを出力する（Ｓ１０７）。
ＷＤパルスが入力されたウォッチドッグタイマ１０５は、前回のＷＤパルス受信から一定間隔（例えば、１００ｍｓ）以内に次のＷＤパルスを受信した場合には、何も行わない。
マスターＣＰＵコア１０９は、一定間隔以内にＷＤパルスを発信し続ける必要があるので、所定時間（例えば、５０ｍｓ）以下の一定間隔ごとに、スレーブ通信制御部に向けてＷＤパルスの出力指示を送信する指示を繰り返し行う（Ｓ１０１）。
【００２３】
次に、図５、図６を用いて、制御に何らかの異常がある場合を説明する。
図５は、マスターＣＰＵ１０７とスレーブＣＰＵ１０８との間の通信に異常が発生した場合の制御を説明するための図である。
【００２４】
Ｓ１０１からＳ１０２ａは、図４の制御と同様なので、説明を省略する。
マスターＣＰＵ１０７とスレーブＣＰＵとの間の通信に異常が発生した場合、受信側の制御部は正常にデータを受信することができないのでＡＣＫの送信を行わない（通信線が断線等している場合は、受信側の制御部にデータそのものが送信されない）。
マスター通信制御部１１１は、ＡＣＫを受信できないので、送信完了割込みの出力もしない。送信完了割込みを受信できなかったマスターＣＰＵコア１０９は、スレーブＣＰＵ１０８への通信が正常にできなかったと認識する。
【００２５】
一方、スレーブ通信制御部１１２は、通信内容を正常に受信できない（もしくは通信自体を認識できなかった）ため、スレーブＣＰＵコア１１３に受信完了割込みを出力することはない。その結果、ウォッチドッグタイマ１０５にＷＤパルスが出力されない。
ウォッチドッグタイマ１０５は、所定時間内にＷＤパルスの入力がなかった場合、スレーブＣＰＵ１０８に対しリセット信号を出力する。リセット信号を受信することにより、ＣＰＵ１０８内のスレーブ通信制御部１１２、スレーブＣＰＵコア１１３、スレーブＩ／Ｏポート制御部１１４を含むすべての内部回路は、リセットがかけられ、動作を停止する（Ｓ１０８）。
停止したスレーブＣＰＵ１０８は、マスターＣＰＵ１０７との間の通信の異常が回復したのちに動作を再開する。
【００２６】
図６は、スレーブＣＰＵコア１１３に動作異常が発生した場合の制御を示す図である。
Ｓ１０１からＳ１０４は、図５の制御と同様なので、説明を省略する。
【００２７】
スレーブ通信制御部１１２は受信完了割込みをスレーブＣＰＵコア１１３に対し出力する（Ｓ１０４）。しかし、スレーブＣＰＵコア１１３が動作異常を起こしている状態なので、スレーブＣＰＵコア１１３はスレーブＩ／Ｏポート制御部１１４に対しＷＤパルスの出力指示を出すことができない。
一定時間内にＷＤパルスを受信しなかったウォッチドッグタイマ１０５は、スレーブＣＰＵ１０８に対しリセット信号を出力する。リセット信号を受信することで、ＣＰＵ１０８内のスレーブ通信制御部１１２、スレーブＣＰＵコア１１３、スレーブＩ／Ｏポート制御部１１４を含むすべての内部回路は、リセットがかけられ、動作を停止する（Ｓ１０８）。
一方、マスターＣＰＵコア１０９は、この時点ではスレーブＣＰＵ１０８の異常を認識できていないので、一定間隔後に再びＷＤパルスの出力指示を行う（Ｓ１０１）。しかし、スレーブＣＰＵ１０８が動作停止しているため、ＷＤパルスの送信に対しＡＣＫが返信されてこない。これにより、マスターＣＰＵコア１０９はスレーブＣＰＵ１０８の異常を認識することができる。
【００２８】
上述の制御により、マスター制御部１００とスレーブ制御部１０１との間で専用ラインを必要とするリセット信号を用いることなく、マスターＣＰＵ１０７とスレーブＣＰＵ１０８との間の通信やスレーブＣＰＵコア１１３の正常動作を保証することができる。また、これらに何らかに異常があった場合でも、マスターＣＰＵ１０７が異常検出をして、スレーブ制御部１０１を停止状態にすることができるため、異常動作時の保護が可能となる。
【００２９】
次に、第２の実施形態について説明する。
画像形成装置の構成や制御基板のブロック構成は、第１の実施形態と同様のため、説明を省略する。
【００３０】
図７は、第２の実施形態における制御ブロック図を示す。
マスター制御部１００は機器全体の制御を担うマスターＣＰＵ１０７を有する。マスターＣＰＵ１０７は、制御部であるマスターＣＰＵコア１０９、スレーブＣＰＵ２０８との通信を行うマスター通信制御部１１１を有する。
【００３１】
スレーブ制御部１０１はスレーブＣＰＵ２０８を有する。スレーブＣＰＵ２０８は、制御部である第一のスレーブＣＰＵコア２１３、第２のスレーブＣＰＵコア２１４、マスターＣＰＵ１０７との通信を行うスレーブ通信制御部２１２、外部への信号の入出力を制御するスレーブＩ／Ｏポート制御部２１５を有する。
スレーブ制御部１０１には、スレーブＣＰＵ２０８にリセットをかけることができるウォッチドッグタイマ１０５が設けられている。ウォッチドッグタイマ１０５は、スレーブＣＰＵ２０８からのウォッチドッグ信号が、予め定められた時間、途切れた場合に、スレーブＣＰＵ２０８にリセットをかける監視機能を有する。
【００３２】
図８は、第２の実施形態におけるマスターＣＰＵ１０７とスレーブＣＰＵ２０８との間の制御フローである。
Ｓ２０１からＳ２０５は、第１の実施形態のＳ１０１からＳ１０５と同様のため、説明を省略する。
【００３３】
ＷＤパルスの出力指示を取得した第１のスレーブＣＰＵコア２１３は、第２のスレーブＣＰＵコア２１４に対して、ＷＤパルスの第１の出力指示する（Ｓ２０６）。ＷＤパルスの第１の出力指示は、第１のスレーブＣＰＵコア２１３と第２のスレーブＣＰＵコア２１４との間で予め定義されている信号である。
ＷＤパルスの第１の出力指示を受信した第２のスレーブＣＰＵコア２１４は、スレーブＩ／Ｏポート制御部２１５に対し、ＷＤパルスの第２の出力指示を出す（Ｓ２０７）。
【００３４】
ＷＤパルスの第２の出力指示を受けたスレーブＩ／Ｏポート制御部２１５は、スレーブＣＰＵ２０８の外部出力ピンを介して、ウォッチドッグタイマ１０５に対しＷＤパルスを出力する（Ｓ２０８）。
ＷＤパルスを受けたウォッチドッグタイマ１０５は、前回のＷＤパルス受信から一定時間（例えば、１００ｍｓ）内に次のＷＤパルスを受信した場合には、何も行わない。
【００３５】
マスターＣＰＵコア１０９は、一定間隔ごとにＷＤパルスを発信し続ける必要があるので、所定時間（例えば、５０ｍｓ）以下の間隔で、スレーブ通信制御部に向けてＷＤパルスの出力指示を送信する指示を繰り返し行う（Ｓ２０１）。
制御に異常がある場合の動作は、第１の実施形態と同様のため、説明を省略する。
【００３６】
上述の制御により、マスター制御部１００とスレーブ制御部１０１との間で専用ラインを必要とするリセット信号を用いることなく、マスターＣＰＵ１０７とスレーブＣＰＵ２０８との間の通信やスレーブＣＰＵコア２１３、２１４の正常動作を保証できる。また、これらに何らかに異常があった場合でも、マスターＣＰＵ１０７が異常認識をして、スレーブ制御部１０１を停止状態にすることができるため、安全な異常動作時の保護が可能となる。
【００３７】
第２の実施形態では、１つのスレーブＣＰＵ２０８の中に複数のスレーブＣＰＵコア２１３、２１４が含まれる形であったが、スレーブ制御部１０１に複数のＣＰＵが実装され、各ＣＰＵにＣＰＵコアがある形でも同様の制御が可能である。
【００３８】
（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上述の実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述の実施形態やその変形例を組み合わせた構成もすべて本発明に含まれるものである。
【符号の説明】
【００３９】
１００・・・マスター制御部
１０１・・・スレーブ制御部
１０５・・・ウォッチドッグタイマ
１０７・・・マスターＣＰＵ 
１０８・・・スレーブＣＰＵ
１０９・・・マスターＣＰＵコア
１１１・・・マスター通信制御部
１１２・・・スレーブ通信制御部
１１３・・・スレーブＣＰＵコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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