(57)【要約】【課題】高い駆動力を有し得るＴＦＴを含むデマルチプレクサ回路を備えたアクティブマトリクス基板を提供する。【解決手段】  アクティブマトリクス基板は、ＤＭＸ回路用ＴＦＴを含むデマルチプレクサ回路を備え、各ＤＭＸ回路用ＴＦＴは、複数の制御信号幹線ＡＳＷ、ＢＳＷの１つから制御信号が供給されるフロントゲート電極（ＦＧ）と、制御信号とは異なるバックゲート信号が供給されるバックゲート電極（ＢＧ）とを有し、一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴ（Ｔ１ａ、Ｔ１ｂ）のバックゲート電極は、第１バックゲート信号を供給する第１バックゲート信号幹線（ＢＧＬ（１））に接続され、他の一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴ（Ｔ２ａ、Ｔ２ｂ）のバックゲート電極は、第１バックゲート信号とは異なる第２バックゲート信号を供給する第２バックゲート信号幹線（ＢＧＬ（２））に接続されている。【選択図】図２
2019049590.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、
前記デマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線と、第１バックゲート信号幹線および第２バックゲート信号幹線を少なくとも含む複数のバックゲート信号幹線とを含み、
前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、
前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、
各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上に第１絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に第２絶縁層を介して配置された上部ゲート電極とを有し、
前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なるバックゲート信号が供給されるバックゲート電極であり、
前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、
前記複数のソースバスラインのうちの一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、第１バックゲート信号を供給する前記第１バックゲート信号幹線に接続されており、
前記複数のソースバスラインのうちの他の一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、前記第１バックゲート信号とは異なる第２バックゲート信号を供給する前記第２バックゲート信号幹線に接続されている、アクティブマトリクス基板。
【請求項２】
前記一部のソースバスラインおよび前記他の一部のソースバスラインに供給される前記ビデオ信号は、それぞれ、互いに反対の極性を有する第１ビデオ信号および第２ビデオ信号である、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１ビデオ信号が正極性であり、前記第２ビデオ信号が負極性のとき、前記第１バックゲート信号の電位は前記第２バックゲート信号の電位よりも高く、
前記第１ビデオ信号が負極性であり、前記第２ビデオ信号が正極性のとき、前記第１バックゲート信号の電位は前記第２バックゲート信号の電位よりも低い、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記第１ビデオ信号および前記第２ビデオ信号は、それぞれ、一定期間ごとに極性が反転する信号であり、
前記第１バックゲート信号の電位は、前記第１ビデオ信号が正極性のときにハイレベル、前記第１ビデオ信号が負極性のときにローレベルとなるように、前記第１ビデオ信号の極性の変化に対応して前記一定期間ごとに変動し、
前記第２バックゲート信号の電位は、前記第２ビデオ信号が正極性のときにハイレベル、前記第２ビデオ信号が負極性のときにローレベルとなるように、前記第２ビデオ信号の極性の変化に対応して前記一定期間ごとに変動する、請求項２または３に記載のアクティブマトリクス基板。
【請求項５】
前記デマルチプレクサ回路は、複数のサブ回路を含み、
各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、
前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されている、請求項２から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記第１単位回路の前記ｎ本のソースバスラインには前記第１ビデオ信号が供給され、前記第２単位回路の前記ｎ本のソースバスラインには前記第２ビデオ信号が供給される、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記複数の単位回路のそれぞれは、ｎ本の制御信号枝線をさらに備え、前記ｎ本の制御信号枝線のそれぞれは、前記複数の制御信号幹線の１つに電気的に接続されており、
前記第１単位回路および前記第２単位回路における前記ｎ本の制御信号枝線は共通である、請求項５または６に記載のアクティブマトリクス基板。
【請求項８】
前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の制御信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、
前記複数の単位回路のそれぞれにおいて、前記ｎ本の制御信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている、請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している、請求項７または８に記載のアクティブマトリクス基板。
【請求項１０】
前記第１バックゲート信号幹線および前記第２バックゲート信号幹線の少なくとも一方は、前記第１単位回路形成領域と前記第２単位回路形成領域との間を前記第２方向に延びている、請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記複数の制御信号幹線は、複数の第１制御信号幹線と、複数の第２制御信号幹線とを含み、
前記一部のソースバスラインに接続された前記ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は、前記複数の第１制御信号幹線の１つに接続されており、
前記他の一部のソースバスラインに接続された前記ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は、前記複数の第２制御信号幹線の１つに接続されており、
前記第１ビデオ信号が正極性であり、前記第２ビデオ信号が負極性のとき、前記複数の第１制御信号幹線から供給される前記制御信号のハイレベル電位は、前記複数の第２制御信号幹線から供給される前記制御信号のハイレベル電位よりも高く、
前記第１ビデオ信号が負極性であり、前記第２ビデオ信号が正極性のとき、前記複数の第１制御信号幹線から供給される前記制御信号のハイレベル電位は、前記複数の第２制御信号幹線から供給される前記制御信号のハイレベル電位よりも低い、請求項５または６に記載のアクティブマトリクス基板。
【請求項１２】
前記各サブ回路は、前記複数の単位回路のうちの第３単位回路および第４単位回路をさらに含み、前記第３単位回路の前記ｎ本のソースバスラインと、前記第４単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されており、
前記第１および第３の単位回路は、それぞれが前記第１制御信号幹線のいずれかに電気的に接続されたｎ本の第１制御信号枝線と、前記第１バックゲート信号幹線に電気的に接続されたｎ本の第１バックゲート信号枝線とを共有し、
前記第２および第４の単位回路は、それぞれが前記第２制御信号幹線のいずれかに電気的に接続されたｎ本の第２制御信号枝線と、前記第２バックゲート信号幹線に電気的に接続されたｎ本の第２バックゲート信号枝線とを共有している、請求項１１に記載のアクティブマトリクス基板。
【請求項１３】
前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の第１制御信号枝線または第２制御信号枝線の１つの一部であり、前記バックゲート電極は前記ｎ本の第１バックゲート信号枝線または第２バックゲート信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、
前記各サブ回路において、前記ｎ本の第１制御信号枝線、前記ｎ本の第２制御信号枝線、前記ｎ本の第１バックゲート信号枝線、前記ｎ本の第２バックゲート信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている、請求項１２に記載のアクティブマトリクス基板。
【請求項１４】
前記各サブ回路において、前記第１単位回路および前記第２単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第３単位回路および前記第４単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している、請求項１２または１３に記載のアクティブマトリクス基板。
【請求項１５】
前記半導体層は、酸化物半導体層である、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
【請求項１６】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１５に記載のアクティブマトリクス基板。
【請求項１７】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
【請求項１８】
複数の単位回路と、複数の制御信号幹線と、第１バックゲート信号幹線および第２バックゲート信号幹線を少なくとも含む複数のバックゲート信号幹線とを備え、
前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、
前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、
各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上に第１絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に第２絶縁層を介して配置された上部ゲート電極とを有し、
前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なるバックゲート信号が供給されるバックゲート電極であり、
前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、
前記複数のソースバスラインのうちの一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、第１バックゲート信号を供給する前記第１バックゲート信号幹線に接続されており、
前記複数のソースバスラインのうちの他の一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、前記第１バックゲート信号とは異なる第２バックゲート信号を供給する前記第２バックゲート信号幹線に接続されている、デマルチプレクサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デマルチプレクサ回路を備えたアクティブマトリクス基板、およびデマルチプレクサ回路に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
【０００４】
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で実装される場合がある。
【０００５】
スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ  Ｓｈａｒｅｄ  ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１および２）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
【０００６】
駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちデマルチプレクサ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」と呼ぶ。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１／１１８０７９号
【特許文献２】特開２０１０−１０２２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＤＭＸ回路用ＴＦＴには、高い電流駆動力が求められている。
【０００９】
本発明の実施形態の目的は、駆動力を高めることの可能な薄膜トランジスタを含むデマルチプレクサ回路、およびデマルチプレクサ回路を備えたアクティブマトリクス基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態のアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、前記デマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線と、第１バックゲート信号幹線および第２バックゲート信号幹線を少なくとも含む複数のバックゲート信号幹線とを含み、前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上に第１絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に第２絶縁層を介して配置された上部ゲート電極とを有し、前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なるバックゲート信号が供給されるバックゲート電極であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記複数のソースバスラインのうちの一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、第１バックゲート信号を供給する前記第１バックゲート信号幹線に接続されており、前記複数のソースバスラインのうちの他の一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、前記第１バックゲート信号とは異なる第２バックゲート信号を供給する前記第２バックゲート信号幹線に接続されている。
【００１１】
ある実施形態において、前記一部のソースバスラインおよび前記他の一部のソースバスラインに供給される前記ビデオ信号は、それぞれ、互いに反対の極性を有する第１ビデオ信号および第２ビデオ信号である。
【００１２】
ある実施形態において、前記第１ビデオ信号が正極性であり、前記第２ビデオ信号が負極性のとき、前記第１バックゲート信号の電位は前記第２バックゲート信号の電位よりも高く、前記第１ビデオ信号が負極性であり、前記第２ビデオ信号が正極性のとき、前記第１バックゲート信号の電位は前記第２バックゲート信号の電位よりも低い。
【００１３】
ある実施形態において、前記第１ビデオ信号および前記第２ビデオ信号は、それぞれ、一定期間ごとに極性が反転する信号であり、前記第１バックゲート信号の電位は、前記第１ビデオ信号が正極性のときにハイレベル、前記第１ビデオ信号が負極性のときにローレベルとなるように、前記第１ビデオ信号の極性の変化に対応して前記一定期間ごとに変動し、前記第２バックゲート信号の電位は、前記第２ビデオ信号が正極性のときにハイレベル、前記第２ビデオ信号が負極性のときにローレベルとなるように、前記第２ビデオ信号の極性の変化に対応して前記一定期間ごとに変動する。
【００１４】
ある実施形態において、前記デマルチプレクサ回路は、複数のサブ回路を含み、各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されている。
【００１５】
ある実施形態において、前記第１単位回路の前記ｎ本のソースバスラインには前記第１ビデオ信号が供給され、前記第２単位回路の前記ｎ本のソースバスラインには前記第２ビデオ信号が供給される。
【００１６】
ある実施形態において、前記複数の単位回路のそれぞれは、ｎ本の制御信号枝線をさらに備え、前記ｎ本の制御信号枝線のそれぞれは、前記複数の制御信号幹線の１つに電気的に接続されており、前記第１単位回路および前記第２単位回路における前記ｎ本の制御信号枝線は共通である。
【００１７】
ある実施形態において、前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の制御信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、前記複数の単位回路のそれぞれにおいて、前記ｎ本の制御信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている。
【００１８】
ある実施形態において、前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している。
【００１９】
ある実施形態において、前記第１バックゲート信号幹線および前記第２バックゲート信号幹線の少なくとも一方は、前記第１単位回路形成領域と前記第２単位回路形成領域との間を前記第２方向に延びている。
【００２０】
ある実施形態において、前記複数の制御信号幹線は、複数の第１制御信号幹線と、複数の第２制御信号幹線とを含み、前記一部のソースバスラインに接続された前記ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は、前記複数の第１制御信号幹線の１つに接続されており、前記他の一部のソースバスラインに接続された前記ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は、前記複数の第２制御信号幹線の１つに接続されており、前記第１ビデオ信号が正極性であり、前記第２ビデオ信号が負極性のとき、前記複数の第１制御信号幹線から供給される前記制御信号のハイレベル電位は、前記複数の第２制御信号幹線から供給される前記制御信号のハイレベル電位よりも高く、前記第１ビデオ信号が負極性であり、前記第２ビデオ信号が正極性のとき、前記複数の第１制御信号幹線から供給される前記制御信号のハイレベル電位は、前記複数の第２制御信号幹線から供給される前記制御信号のハイレベル電位よりも低い。
【００２１】
ある実施形態において、前記各サブ回路は、前記複数の単位回路のうちの第３単位回路および第４単位回路をさらに含み、前記第３単位回路の前記ｎ本のソースバスラインと、前記第４単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されており、前記第１および第３の単位回路は、それぞれが前記第１制御信号幹線のいずれかに電気的に接続されたｎ本の第１制御信号枝線と、前記第１バックゲート信号幹線に電気的に接続されたｎ本の第１バックゲート信号枝線とを共有し、前記第２および第４の単位回路は、それぞれが前記第２制御信号幹線のいずれかに電気的に接続されたｎ本の第２制御信号枝線と、前記第２バックゲート信号幹線に電気的に接続されたｎ本の第２バックゲート信号枝線とを共有している。
【００２２】
ある実施形態において、前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の第１制御信号枝線または第２制御信号枝線の１つの一部であり、前記バックゲート電極は前記ｎ本の第１バックゲート信号枝線または第２バックゲート信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、前記各サブ回路において、前記ｎ本の第１制御信号枝線、前記ｎ本の第２制御信号枝線、前記ｎ本の第１バックゲート信号枝線、前記ｎ本の第２バックゲート信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている。
【００２３】
ある実施形態において、前記各サブ回路において、前記第１単位回路および前記第２単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第３単位回路および前記第４単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している。
【００２４】
ある実施形態において、前記半導体層は、酸化物半導体層である。
【００２５】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２６】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【００２７】
本発明の一実施形態のデマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線と、第１バックゲート信号幹線および第２バックゲート信号幹線を少なくとも含む複数のバックゲート信号幹線とを備え、前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上に第１絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に第２絶縁層を介して配置された上部ゲート電極とを有し、前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なるバックゲート信号が供給されるバックゲート電極であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記複数のソースバスラインのうちの一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、第１バックゲート信号を供給する前記第１バックゲート信号幹線に接続されており、前記複数のソースバスラインのうちの他の一部のソースバスラインに接続されたＤＭＸ回路用ＴＦＴの前記バックゲート電極は、前記第１バックゲート信号とは異なる第２バックゲート信号を供給する前記第２バックゲート信号幹線に接続されている。
【発明の効果】
【００２８】
本発明の一実施形態によると、駆動力を高めることの可能な薄膜トランジスタを含むデマルチプレクサ回路、およびデマルチプレクサ回路を備えたアクティブマトリクス基板が提供される。
【図面の簡単な説明】
【００２９】
【図１】本発明による第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【図２】他のデマルチプレクサ回路ＤＭＸ＿Ａにおける１つのサブ回路２００を示す図である。
【図３】サブ回路２００の信号波形の一例を示す図（タイミングチャート）である。
【図４】サブ回路２００の信号波形の他の例を示す図（タイミングチャート）である。
【図５】（ａ）および（ｂ）は、それぞれ、デマルチプレクサ回路ＤＭＸで用いられる薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）１０を例示する平面図および断面図である。
【図６】（ａ）および（ｂ）は、それぞれ、ダブルゲート構造を有する評価用ＴＦＴ１０ｄ、およびシングルゲート構造を有する評価用ＴＦＴ１０ｓを示す断面図である。
【図７】（ａ）は、Ｖｇ−Ｉｄ特性のバックゲート電圧Ｖｂｇ依存性を例示する図であり、（ｂ）は、バックゲート電圧Ｖｂｇとオン電流の増加率との関係を例示する図である。
【図８】（ａ）は、ダブルゲート構造ＴＦＴ１０ｄおよびシングルゲート構造ＴＦＴ１０ｓにおける、Ｖｄｓストレス印加時間とオン電流との関係を例示する図であり、（ｂ）は、Ｖｄｓストレス耐圧のバックゲート電圧Ｖｂｇ依存性を例示する図である。
【図９】（ａ）は、ダブルゲート構造ＴＦＴにおけるバックゲート電圧ＶｂｇとＰＢＴストレスによる閾値電圧Ｖｔｈの変化との関係を例示する図であり、（ｂ）は、ダブルゲート構造ＴＦＴにおけるバックゲート電圧ＶｂｇとＰＢＴストレスの印加による閾値電圧のシフト量ΔＶｔｈとの関係を例示する図である。
【図１０】バックゲート電圧Ｖｂｇの制御の参考例を示す図であり、（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７１、（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７２を示す。
【図１１】バックゲート電圧Ｖｂｇの制御の実施例１を示す図であり、（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７１、（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７２を示す。
【図１２】デマルチプレクサ回路ＤＭＸ＿Ａのレイアウトを例示する平面図である。
【図１３】デマルチプレクサ回路ＤＭＸ＿Ａにおけるサブ回路２００Ａのレイアウトを例示する平面図である。
【図１４】デマルチプレクサ回路ＤＭＸ＿Ａの他のサブ回路２００Ｂのレイアウトを例示する平面図である。
【図１５】デマルチプレクサ回路ＤＭＸ＿Ｂのサブ回路３００の構成を示す図である。
【図１６】サブ回路３００のレイアウトを例示する平面図である。
【図１７】本発明による第２の実施形態のデマルチプレクサ回路ＤＭＸ＿Ｃのサブ回路４００の構成を例示する図である。
【図１８】サブ回路４００の信号波形の一例を示す図（タイミングチャート）である。
【図１９】バックゲート電圧Ｖｂｇおよびフロントゲート電圧Ｖｇｓの制御の実施例２を示す図であり、（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７１、（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７２を示す。
【図２０】バックゲート電圧Ｖｂｇおよびフロントゲート電圧Ｖｇｓの制御の実施例３を示す図であり、（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７１、（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給するときのＤＭＸ回路用ＴＦＴ７２を示す。
【図２１】デマルチプレクサ回路ＤＭＸ＿Ｄのサブ回路５００の構成を示す図である。
【図２２】デマルチプレクサ回路ＤＭＸ＿Ｅのサブ回路６００の構成を示す図である。
【図２３】デマルチプレクサ回路ＤＭＸ＿Ｅのサブ回路６００のレイアウトを例示する平面図である。
【図２４】（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域ＰＩＸの平面図およびＩＶ−ＩＶ’線に沿った断面図である。
【図２５】デマルチプレクサ回路ＤＭＸ＿Ａを備えた、カラム反転駆動方式の表示パネルを例示する平面図である。
【図２６】デマルチプレクサ回路ＤＭＸ＿Ａを備えた、Ｚ反転駆動方式の表示パネルを例示する平面図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、ＳＳＤ回路およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、ＴＦＴを少なくとも１つ含む周辺回路がモノリシックに形成されていればよい。
【００３１】
＜アクティブマトリクス基板の構造＞
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【００３２】
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
【００３３】
表示領域ＤＲには、ｘ方向（行方向、第２方向ともいう）に延びる複数のゲートバスラインＧＬ（１）〜ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ｙ方向（列方向、第１方向ともいう）に延びる複数のソースバスラインＳＬ（１）〜ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
【００３４】
各画素領域ＰＩＸは、薄膜トランジスタＰｔと、画素電極ＰＥとを有している。薄膜トランジスタＰｔは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＰｔのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。アクティブマトリクス基板１０００を縦電界モードの表示装置に適用する場合には、共通電極ＣＥは、アクティブマトリクス基板１０００とは液晶層を挟んで対向して配置される対向基板に設けられる。
【００３５】
非表示領域ＦＲには、例えばゲートバスラインＧＬを駆動するゲートドライバＧＤ、デマルチプレクサ回路ＤＭＸなどが一体的（モノリシック）に設けられていてもよい。デマルチプレクサ回路ＤＭＸは、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。ソースバスラインＳＬを駆動するソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されていてもよい。
【００３６】
図示する例では、ゲートドライバＧＤは表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、表示領域ＤＲとソースドライバＳＤとの間に配置されている。デマルチプレクサ回路ＤＭＸとソースドライバＳＤとの間は、複数の端子部および配線が形成される端子部・配線形成領域ＬＲとなる。
【００３７】
アクティブマトリクス基板１０００を用いた表示パネルでは、線順次走査が行われる。線順次走査方式では、画素電極ＰＥに供給されるビデオ信号（表示信号ともいう。）は、ゲートドライバＧＤからゲートバスラインＧＬに供給される制御信号によって選択された薄膜トランジスタＰｔがオン状態となったときに、その薄膜トランジスタＰｔに接続されているソースバスラインＳＬに供給されている信号である。したがって、あるゲートバスラインＧＬに接続されている薄膜トランジスタＰｔが同時にオン状態となり、その時に、その行の画素領域ＰＩＸのそれぞれの薄膜トランジスタＰｔに接続されているソースバスラインＳＬから対応するビデオ信号が供給される。この動作を、例えば表示面の最も上側に位置する画素行から最も下側に位置する画素行まで順次行うことによって、表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。なお、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。
【００３８】
また、表示パネルでは、通常、交流駆動される。典型的には、ビデオ信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。
【００３９】
また、１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動、カラム反転（ソースライン反転）駆動などが行われている。ドット反転駆動は、ビデオ信号の極性を１フレーム毎に反転させ、かつ、垂直・水平方向に隣り合う画素の極性を反転させる駆動方式である。カラム反転駆動は、画素電圧の極性を１フレーム毎かつ所定本数のソースバスライン毎に反転させる駆動方式である。さらに、画素とその画素に対応するソースバスラインＳＬとの位置関係が画素行ごとに異なるように構成された表示パネルにおいて、１フレームごとにソースバスラインＳＬの極性を反転させる駆動方式（Ｚ反転（Ｚ  ｉｎｖｅｒｓｉｏｎ）駆動方式ともいう。）も知られている。このような方式は、例えば特開２００１−３３７５７号公報、国際公開第２０１１／０９３３７４号などに開示されている。参考のため、特開２００１−３３７５７号公報および国際公開第２０１１／０９３３７４号の全開示内容を本願明細書に援用する。
【００４０】
カラム反転駆動、Ｚ反転駆動、ドット反転駆動などの駆動方式が適用された表示パネルでは、複数のソースバスラインＳＬのうちの一部のソースバスラインＳＬには、第１極性のビデオ信号（以下、「第１ビデオ信号」と呼ぶ）が供給され、他のソースバスラインＳＬには、第１極性とは逆の第２極性のビデオ信号（以下、「第２ビデオ信号」と呼ぶ）が供給される。第１および第２ビデオ信号の極性は、フレームごとに反転する。本明細書では、第１ビデオ信号が供給されるソースバスラインＳＬを「第１極性ソースバスライン」、第２ビデオ信号が供給されるバスラインＳＬを「第２極性ソースバスライン」と呼ぶ。第１極性ソースバスラインと第２極性ソースバスラインとは、例えば、Ｚ本（Ｚは１以上の整数、例えばＺ＝１）おきに交互に配列される。
【００４１】
＜デマルチプレクサ回路ＤＭＸの構成＞
図１に示したように、ソースドライバＳＤの出力端子のそれぞれには、複数のビデオ信号線ＤＯ（１）〜ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。デマルチプレクサ回路ＤＭＸでは、１本のビデオ信号線ＤＯに、グループ化されたｎ本のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、ビデオ信号線単位で単位回路が設けられている。各単位回路は、１つのビデオ信号線ＤＯから、ｎ本のソースバスラインＳＬへビデオデータを分配する。
【００４２】
本実施形態のデマルチプレクサ回路ＤＭＸは、複数の単位回路と、複数の制御信号幹線と、複数のバックゲート信号幹線とを含んでいる。バックゲート信号幹線は、少なくとも第１バックゲート信号幹線および第２バックゲート信号幹線を含む。
【００４３】
それぞれの単位回路は、少なくともｎ個のＤＭＸ回路用ＴＦＴと、１つのビデオ信号線ＤＯに接続されたｎ本の分岐配線とを備える。
【００４４】
ＤＭＸ回路用ＴＦＴのフロントゲート電極ＦＧには、対応する制御信号幹線から選択信号（制御信号）が供給される。制御信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路は、ビデオ信号線ＤＯの出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬに時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤのＶ端子の数を削減することができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
【００４５】
本実施形態では、ＤＭＸ回路用ＴＦＴとして、酸化物半導体層を挟んで配置された２つのゲート電極を有するダブルゲート構造ＴＦＴを用いる。これらのゲート電極のうち、酸化物半導体層の基板側に位置する電極を「下部ゲート電極」、酸化物半導体層の上方に位置する電極を「上部ゲート電極」と呼ぶことがある。各ＤＭＸ回路用ＴＦＴのソース電極は、分岐配線Ｂのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴのドレイン電極は、対応する１つのソースバスラインに接続されている。上部ゲート電極および下部ゲート電極のうちの一方は、ＤＭＸ回路用ＴＦＴのオンオフ動作を制御する制御信号が供給されるフロントゲート電極ＦＧであり、他方は、制御信号とは異なる信号（「バックゲート信号」と呼ぶ。）が供給されるバックゲート電極ＢＧである。
【００４６】
複数のソースバスラインＳＬ（１）〜ＳＬ（ｋ）のうちの一部のソースバスラインＳＬに接続されたＤＭＸ回路用ＴＦＴのバックゲート電極ＢＧには、第１バックゲート信号幹線から第１バックゲート信号が供給される。他の一部のソースバスラインＳＬに接続されたＤＭＸ回路用ＴＦＴのバックゲート電極ＢＧには、第２バックゲート信号幹線から、第１バックゲート信号とは異なる第２バックゲート信号が供給される。
【００４７】
一例として、第１極性ソースバスラインに接続されたＤＭＸ回路用ＴＦＴには第１バックゲート信号が供給され、第２極性ソースバスラインＳＬに接続されたＤＭＸ回路用ＴＦＴには第２バックゲート信号が供給されてもよい。これにより、ソース書き込み電圧の極性（ビデオ信号の電圧の極性）に応じて、バックゲート信号の電位を異ならせることが可能である。具体的には、第１極性ソースバスラインＳＬに正極性のビデオ信号が供給され、第２極性ソースバスラインに負極性のビデオ信号が供給されるとき、第１極性ソースバスラインＳＬに接続された薄膜トランジスタに供給される第１バックゲート信号の電位（バックゲート電極ＢＧに印加される電圧）は、第２極性ソースバスラインＳＬに接続された薄膜トランジスタに供給される第２バックゲート信号の電位よりも高くてもよい。第１極性ソースバスラインＳＬに負極性のビデオ信号が供給され、第２極性ソースバスラインに正極性のビデオ信号が供給されるとき、第１バックゲート信号の電位は、第２バックゲート信号の電位よりも低くてもよい。このような構成によると、書き込み極性に関わらず、各ＤＭＸ回路用ＴＦＴのバックゲート−ソース間電圧（バックゲート電圧）Ｖｂｇを所定の範囲に制御することができる。従って、ＤＭＸ回路用ＴＦＴの電圧ストレスによる劣化を抑えつつ、駆動力を高めることができる。この効果については、後で詳述する。
【００４８】
第１および第２バックゲート信号は、書き込み時に、バックゲート電極ＢＧにプラスバイアスがかかるように（すなわち、バックゲート電圧（バックゲート−ソース間電位）Ｖｂｇ＞０となるように）設定されていることが好ましい。これにより、各ＤＭＸ回路用ＴＦＴの閾値電圧を実効的にさらに低くできるので、駆動力をさらに高めることが可能になる。
【００４９】
第１および第２ビデオ信号は、一定期間ごとに極性が反転する信号であってもよい。この場合、ビデオ信号の電圧の極性の変化に合わせて、第１および第２バックゲート信号の電位を一定期間ごとに変動させてもよい。具体的には、第１バックゲート信号の電位を、第１ビデオ信号が正極性のときにハイレベル、第１ビデオ信号が負極性のときにローレベルとなるように、第１ビデオ信号の極性の変化に対応して一定期間ごとに変動させてもよい。同様に、第２バックゲート信号の電位を、第２ビデオ信号が正極性のときにハイレベル、第２ビデオ信号が負極性のときにローレベルとなるように、第２ビデオ信号の極性の変化に対応して一定期間ごとに変動させてもよい。
【００５０】
デマルチプレクサ回路ＤＭＸは、少なくとも２つの単位回路（以下、「第１単位回路」、「第２単位回路」と呼ぶ）からなるサブ回路を含んでもよい。第１単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬと、第２単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬとが行方向にＺ本ずつ（Ｚは１以上の整数、ここではＺ＝１）交互に配列されてもよい。この場合、第１単位回路のＤＭＸ回路用ＴＦＴは第１極性ソースバスラインに接続され、第２単位回路のＤＭＸ回路用ＴＦＴは第２極性ソースバスラインに接続されてもよい。
【００５１】
各単位回路は、ｎ本の制御信号枝線および／またはｎ本のバックゲート信号枝線をさらに備えていてもよい。制御信号枝線は、それぞれ、制御信号幹線のうちの対応する１つに電気的に接続されている。バックゲート信号枝線は、それぞれ、バックゲート信号幹線のうちの対応する１つに電気的に接続されている。後述するように、各サブ回路の第１単位回路および第２単位回路は、共通の制御信号枝線を有していてもよい。
【００５２】
なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８−２２５０３６号公報、特開２００６−１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８−２２５０３６号公報、特開２００６−１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。
【００５３】
以下、本実施形態におけるデマルチプレクサ回路ＤＭＸの構成をより具体的に説明する。
【００５４】
図２は、本実施形態におけるデマルチプレクサ回路ＤＭＸ＿Ａの一部を示す図であり、第１単位回路および第２単位回路からなるサブ回路２００を示している。
【００５５】
図２では、複数のソースバスラインＳＬのうち４本のソースバスラインのみを示している。これらのソースバスラインを、一方の端部（ここでは左端）から順に、それぞれ、第１ソースバスラインＳＬ１、第２ソースバスラインＳＬ２、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４と呼ぶ。例えば、第１および第３ソースバスラインＳＬ１、ＳＬ３は、第１極性のビデオ信号Ｖ１が供給される第１極性ソースバスラインであり、第２および第４ソースバスラインＳＬ２、ＳＬ４は、第１極性とは反対の第２極性のビデオ信号Ｖ２が供給される第２極性ソースバスラインである。
【００５６】
サブ回路２００は、第１単位回路および第２単位回路と、複数（ここでは２本）の制御信号幹線ＡＳＷ、ＢＳＷ（以下、「制御信号幹線ＳＷ」と総称することがある。）と、第１および第２バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）（以下、「バックゲート信号幹線ＢＧＬ」と総称することがある。）とを備える。
【００５７】
この例では、各単位回路は、２本のソースバスラインＳＬに対応付けられている（すなわちｎ＝２）。第１単位回路は、第１極性ソースバスラインである第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に対応付けられている。対応するビデオ信号線ＤＯ１からのビデオ信号Ｖ１は、第１単位回路を介して、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に分配される。第２単位回路は、第２極性ソースバスラインである第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に対応付けられている。第１単位回路とは異なるビデオ信号線ＤＯ２からのビデオ信号Ｖ２は、第２単位回路を介して、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に分配される。
【００５８】
第１単位回路は、２つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂと、２本の分岐配線Ｂ１ａ、Ｂ１ｂとを備える。第２単位回路は、２つの薄膜トランジスタＴ２ａ、Ｔ２ｂと、２本の分岐配線Ｂ２ａ、Ｂ２ｂとを備える。第１単位回路の分岐配線Ｂ１ａ、Ｂ１ｂはビデオ信号線ＤＯ１に電気的に接続されており、第２単位回路の分岐配線Ｂ２ａ、Ｂ２ｂはビデオ信号線ＤＯ２に電気的に接続されている。
【００５９】
第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３に接続され、ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂに接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４に接続され、ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂに接続されている。薄膜トランジスタＴ１ａ、Ｔ２ａのフロントゲート電極ＦＧは、それぞれ、制御信号幹線ＡＳＷに接続されており、制御信号幹線ＡＳＷからこれらのフロントゲート電極ＦＧに制御信号が供給される。薄膜トランジスタＴ１ｂ、Ｔ２ｂのフロントゲート電極ＦＧは、それぞれ、制御信号幹線ＢＳＷに接続されており、制御信号幹線ＢＳＷからこれらのフロントゲート電極ＦＧに制御信号が供給される。
【００６０】
また、第１極性ソースバスラインに接続された第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極ＢＧは、バックゲート信号幹線ＢＧＬ（１）に電気的に接続されている。これらのバックゲート電極ＢＧには、バックゲート信号幹線ＢＧＬ（１）から第１バックゲート信号が供給される。一方、第２極性ソースバスラインに接続された第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極ＢＧは、バックゲート信号幹線ＢＧＬ（２）に電気的に接続されている。これらのバックゲート電極ＢＧには、バックゲート信号幹線ＢＧＬ（２）から第２バックゲート信号が供給される。
【００６１】
第１極性ソースバスラインＳＬに正極性のビデオ信号が供給され、第２極性ソースバスラインに負極性のビデオ信号が供給されるとき、第１極性ソースバスラインＳＬに接続された薄膜トランジスタＴ１ａ、Ｔ１ｂに供給される第１バックゲート信号の電位は、第２極性ソースバスラインＳＬに接続された薄膜トランジスタＴ２ａ、Ｔ２ｂに供給される第２バックゲート信号の電位よりも高くなるように設定されてもよい。また、第１極性ソースバスラインＳＬに負極性のビデオ信号が供給され、第２極性ソースバスラインに正極性のビデオ信号が供給されるとき、第１バックゲート信号の電位は、第２バックゲート信号の電位よりも低くなるように設定されてもよい。
【００６２】
図２５および図２６は、それぞれ、デマルチプレクサ回路ＤＭＸ＿Ａを備えた表示パネル１００１、１００２を例示する平面図である。図２５はカラム反転駆動方式、図２６はＺ反転駆動方式の表示パネルを示す。これらの図では、バックゲート信号幹線を省略している。
【００６３】
表示パネル１００１、１００２では、第１極性ソースバスラインと第２極性ソースバスラインとが行方向に１本ずつ交互に配列されている。隣接する２つのソースバスラインＳＬの間には、複数の画素電極が列方向に配列され、画素列を構成している。
【００６４】
カラム反転駆動方式の表示パネル１００１では、各画素列における複数の画素電極は、いずれも同じソースバスラインＳＬに接続されている。１つの画素列を構成する複数の画素電極には、同じ極性のビデオ信号が書き込まれる。その画素列に隣接する画素列の画素電極には、反対の極性のビデオ信号が書き込まれる。これにより、行方向に隣り合う画素同士で、画素電極の電圧の極性を異ならせることができる。
【００６５】
一方、Ｚ反転駆動方式の表示パネル１００２では、各画素列において、右側に位置するソースバスラインＳＬに接続された画素電極と、左側に位置するソースバスラインＳＬに接続された画素電極とが交互に配置されている。従って、行方向のみでなく、列方向に隣り合う画素同士でも、画素電極の電圧の極性を異ならせることができる。
【００６６】
＜デマルチプレクサ回路ＤＭＸの動作＞
次いで、カラム反転駆動方式またはＺ反転駆動方式を行う場合のデマルチプレクサ回路ＤＭＸ＿Ａの動作を説明する。
【００６７】
図３は、デマルチプレクサ回路ＤＭＸ＿Ａにおけるサブ回路２００（図２）の信号波形の一例を示す図（タイミングチャート）であり、ゲートバスラインＧＬ、制御信号幹線ＡＳＷ、ＢＳＷ、ビデオ信号Ｖ１、Ｖ２およびソースバスラインＳＬ１〜ＳＬ４、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）の信号波形を示す。ここでは、Ｍ段目のゲートバスラインＧＬ（Ｍ）、および（Ｍ＋１）段目のゲートバスラインＧＬ（Ｍ＋１）への書き込み動作部分のみを説明する。
【００６８】
横軸は時間である。期間ｔ１〜ｔ５は、ゲートバスラインＧＬ（Ｍ）への書き込み時間（１Ｈ期間）、期間ｔ６〜ｔ１０は、ゲートバスラインＧＬ（Ｍ＋１）への書き込み時間（１Ｈ期間）である。１Ｖ期間は、ある行が選択され、再びその行が選択されるまでの垂直走査期間（またはフレーム）であり、期間ｔ１〜ｔ１０を含む。
【００６９】
カラム反転駆動方式およびＺ反転駆動方式では、ビデオ信号Ｖ１、Ｖ２の極性を１Ｖ期間ごとに反転させる。これに対応して、この例では、各バックゲート信号幹線ＢＧＬの電位を、１Ｖ期間ごとにハイレベル電位とローレベル電位との間で切り替える。
【００７０】
まず、期間ｔ１で、制御信号幹線ＡＳＷの制御信号がハイレベル（ｈｉｇｈ）となり、各単位回路における２つのＤＭＸ回路用ＴＦＴのいずれか一方が選択される。この例では、薄膜トランジスタＴ１ａ、Ｔ２ａが選択される。これにより、ビデオ信号Ｖ１が薄膜トランジスタＴ１ａを介して第１ソースバスラインＳＬ１に、ビデオ信号Ｖ２が薄膜トランジスタＴ２ａを介して第２ソースバスラインＳＬ２にそれぞれ供給され、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の充電が行われる。
【００７１】
この１Ｖ期間においては、ビデオ信号Ｖ１は正極性、ビデオ信号Ｖ２は負極性を有する。従って、第１ソースバスラインＳＬ１には正極性のビデオ信号が書き込まれ、第２ソースバスラインＳＬ２には負極性のビデオ信号が書き込まれる。
【００７２】
期間ｔ２では、制御信号幹線ＡＳＷの制御信号がローレベル（ｌｏｗ）となり、薄膜トランジスタＴ１ａ、Ｔ２ａのゲートがオフとなるので、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の電位が確定する。
【００７３】
期間ｔ３では、制御信号幹線ＢＳＷの制御信号がハイレベルとなり、各単位回路の他方のＤＭＸ回路用ＴＦＴが選択される。この例では、薄膜トランジスタＴ１ｂ、Ｔ２ｂが選択される。これにより、ビデオ信号Ｖ１が薄膜トランジスタＴ１ｂを介して第３ソースバスラインＳＬ３に、ビデオ信号Ｖ２が薄膜トランジスタＴ２ｂを介して第４ソースバスラインＳＬ４に、それぞれ供給され、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４の充電が行われる。第３ソースバスラインＳＬ３には正極性のビデオ信号が書き込まれ、第４ソースバスラインＳＬ４には負極性のビデオ信号が書き込まれる。
【００７４】
次いで、期間ｔ４で制御信号幹線ＢＳＷの制御信号がローレベルとなり、薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲートがオフとなるので、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４の電位が確定する。
【００７５】
期間ｔ５では、ゲートバスラインＧＬ（Ｍ）の制御信号の電位がローレベルとなり、画素電位の書き込みが完了する。
【００７６】
期間ｔ６〜ｔ１０の動作も、上述した期間ｔ１〜ｔ５の動作と同様である。このようにして、全てのゲートバスラインＧＬへの書き込み動作が順次行われ、１Ｖ期間において、全ての画素行の書き込みが完了する。
【００７７】
この１Ｖ期間においては、バックゲート信号幹線ＢＧＬ（１）の電位はハイレベルに固定されており、バックゲート信号幹線ＢＧＬ（２）の電位は、ローレベルに固定されている。つまり、ソースバスラインＳＬ１、ＳＬ３に正極性のビデオ信号を書き込むための薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極に供給される第１バックゲート信号の電位は、ソースバスラインＳＬ２、ＳＬ４に負極性のビデオ信号電位を書き込むための薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極に供給される第２バックゲート信号の電位よりも高い。
【００７８】
次の１Ｖ期間の動作も、基本的には上記と同様である。ただし、ビデオ信号Ｖ１を負極性に、ビデオ信号Ｖ２を正極性に切り替える。これに対応して、バックゲート信号幹線ＢＧＬ（１）の電位をローレベル、バックゲート信号幹線ＢＧＬ（２）の電位をハイレベルに切り替える。従って、この１Ｖ期間においては、ソースバスラインＳＬ１、ＳＬ３には負極性が書き込まれ、ソースバスラインＳＬ２、ＳＬ４には正極性が書き込まれる。ソースバスラインＳＬ１、ＳＬ３に負極性のビデオ信号を書き込むための薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極に供給される第１バックゲート信号の電位は、ソースバスラインＳＬ２、ＳＬ４に正極性のビデオ信号を書き込むための薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極に供給される第２バックゲート信号の電位よりも低い。
【００７９】
次いで、ドット反転駆動方式を行う場合のデマルチプレクサ回路ＤＭＸ＿Ａの動作を説明する。
【００８０】
図４は、デマルチプレクサ回路ＤＭＸ＿Ａにおけるサブ回路２００（図２）の信号波形の他の例を示す図（タイミングチャート）であり、ゲートバスラインＧＬ、制御信号幹線ＡＳＷ、ＢＳＷ、ビデオ信号Ｖ１、Ｖ２およびソースバスラインＳＬ１〜ＳＬ４、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）の信号波形の一例を示す。ここでは、Ｍ段目のゲートバスラインＧＬ（Ｍ）、および（Ｍ＋１）段目のゲートバスラインＧＬ（Ｍ＋１）への書き込み動作部分のみを説明する。
【００８１】
ドット反転駆動方式では、各ソースバスラインＳＬに供給するビデオ信号Ｖ１、Ｖ２の極性を１Ｈ期間ごとに異ならせる。これに対応して、この例では、各バックゲート信号幹線ＢＧＬの電位を１Ｈ期間ごとに切り替える。
【００８２】
具体的には、時間ｔ１〜ｔ５においては、図３と同様であり、ソースバスラインＳＬ１、ＳＬ３に正極性のビデオ信号電位が書き込まれ、ソースバスラインＳＬ２、ＳＬ４には負極性のビデオ信号電位が書き込まれる。バックゲート信号幹線ＢＧＬ（１）の電位はハイレベル、バックゲート信号幹線ＢＧＬ（２）の電位はローレベルに固定されている。すなわち、第１および第３ソースバスラインＳＬ１、ＳＬ３に接続された薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極に供給される第１バックゲート信号の電位は、第２および第４ソースバスラインＳＬ２、ＳＬ４に接続された薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極に供給される第２バックゲート信号の電位よりも高い。
【００８３】
次の時間ｔ６〜ｔ１０においては、ソースバスラインＳＬ１、ＳＬ３に負極性のビデオ信号が書き込まれ、ソースバスラインＳＬ２、ＳＬ４には正極性のビデオ信号が書き込まれる。バックゲート信号幹線ＢＧＬ（１）の電位はローレベルに切り替えられ、ローレベルに固定されている。同様に、バックゲート信号幹線ＢＧＬ（２）の電位はハイレベルに切り替えられ、ハイレベルに固定されている。すなわち、第１および第３ソースバスラインＳＬ１、ＳＬ３に接続された薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極に供給される第１バックゲート信号の電位は、第２および第４ソースバスラインＳＬ２、ＳＬ４に接続された薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極に供給される第２バックゲート信号の電位よりも低い。
【００８４】
図３および図４を参照しながら説明したように、本実施形態では、一定期間ごとにソースバスラインＳＬの書き込み極性を異ならせ、これに対応して、バックゲート信号幹線ＢＧＬのバックゲート信号の電位も一定期間ごとに切り替えることが可能である。具体的には、ソースバスラインＳＬに正極性のビデオ信号を書き込む薄膜トランジスタに供給するバックゲート信号の電位を、１Ｈ期間または１Ｖ期間に亘ってハイレベルに固定し、負極性のビデオ信号電位を書き込む薄膜トランジスタに供給するバックゲート信号の電位を１Ｈ期間または１Ｖ期間に亘ってローレベルに固定してもよい。バックゲート信号の電位がハイレベルに固定される期間（例えば１Ｈ期間または１Ｖ期間）は、制御信号の電位がハイレベルに固定される期間（すなわち、その単位回路内における選択スイッチのオン期間）よりも長い。
【００８５】
＜ＤＭＸ回路用ＴＦＴの構成＞
次いで、本実施形態におけるＤＭＸ回路用ＴＦＴの構成の一例を説明する。上述したように、ＤＭＸ回路用ＴＦＴは、上部ゲート電極および下部ゲート電極を備えたダブルゲート構造を有する。ここでは、酸化物半導体ＴＦＴを例に説明するが、ＤＭＸ回路用ＴＦＴはシリコン半導体ＴＦＴなどの他のＴＦＴであってもよい。なお、本実施形態のアクティブマトリクス基板１０００は、ＤＭＸ回路用ＴＦＴとしてダブルゲート構造を有するＴＦＴを少なくとも１つ有していればよく、他の構造を有する回路ＴＦＴをさらに含んでいてもよい。
【００８６】
以下では、上部ゲート電極を「バックゲート電極ＢＧ」、下部ゲート電極を「フロントゲート電極ＦＧ」として用いる例を説明する。なお、下部ゲート電極をバックゲート電極、上部ゲート電極をフロントゲート電極として用いてもよい。
【００８７】
図５（ａ）および（ｂ）は、それぞれ、ＤＭＸ回路用ＴＦＴとして用いられる薄膜トランジスタ１０の平面図および断面図である。
【００８８】
ＤＭＸ回路用ＴＦＴは、基板１上に支持され、非表示領域に形成されている。ＤＭＸ回路用ＴＦＴは、基板１上に配置された下部ゲート電極３と、下部ゲート電極３を覆うゲート絶縁層（第１絶縁層ともいう。）５と、酸化物半導体層７と、ソース電極８およびドレイン電極９とを備える。酸化物半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介して下部ゲート電極３と少なくとも部分的に重なるように配置されている。ここでは、下部ゲート電極３はフロントゲート電極ＦＧである。
【００８９】
ソース電極８は、酸化物半導体層７上に設けられ、酸化物半導体層７の一部と接している。ドレイン電極９は、酸化物半導体層７上に設けられ、酸化物半導体層７の他の一部と接している。酸化物半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域７ｓ、ドレイン電極９と接する部分をドレインコンタクト領域７ｄと呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、下部ゲート電極３と重なっている領域が「チャネル領域７ｃ」となる。本実施形態では、酸化物半導体層７において、チャネル長方向に互いに対向する端部をｐ１、ｐ２とすると、チャネル領域７ｃの端部ｐ１側にソースコンタクト領域７ｓが配置され、チャネル領域７ｃの端部ｐ２側にドレインコンタクト領域７ｄが配置されている。なお、本明細書では、基板１に平行な面内において、チャネル領域７ｃにおいて電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向ＤＬに直交する方向ＤＷを「チャネル幅方向」と呼ぶ。チャネル領域７ｃにおけるチャネル長方向ＤＬに沿った長さがチャネル長Ｌ、チャネル幅方向ＤＷに沿った長さがチャネル幅Ｗとなる。
【００９０】
ＤＭＸ回路用ＴＦＴは、また、バックゲート電極ＢＧとして、上部ゲート電極１４をさらに備える。上部ゲート電極１４は、酸化物半導体層７上に無機絶縁層１１（第２絶縁層ともいう。）を介して配置されている。基板１の法線方向から見たとき、上部ゲート電極１４は、酸化物半導体層７と少なくとも部分的に重なっている。
【００９１】
上部ゲート電極１４は、バックゲート信号幹線ＢＧＬのいずれかと電気的に接続されている。バックゲート信号幹線ＢＧＬは、ソースメタル層、ゲートメタル層あるいはこれら以外の導電層に形成されていてもよい。この例では、バックゲート信号幹線ＢＧＬと上部ゲート電極１４とは、同じ導電膜を用いて一体的に形成されている。バックゲート信号幹線ＢＧＬは、上部ゲート電極１４とは異なる層に形成されてもよい。この場合、バックゲート信号幹線ＢＧＬと上部ゲート電極１４とを接続するコンタクト部が設けられてもよい。
【００９２】
無機絶縁層１１は、ソース電極８およびドレイン電極９の上面および酸化物半導体層７のチャネル領域７ｃと接するように配置されていてもよい。無機絶縁層１１は、上部ゲート電極１４と酸化物半導体層７との間に位置し、ゲート絶縁膜として機能する。
【００９３】
本実施形態では、ソース電極８およびドレイン電極９は、ソースバスラインＳＬ（図１）と同一の導電膜を用いて形成されている。ソースバスラインＳＬと同一の導電膜を用いて形成された層を「ソースメタル層」と呼ぶ。また、下部ゲート電極３は、ゲートバスラインＧＬ（図１）と同一の導電膜を用いて形成されている。ゲートバスラインＧＬと同一の導電膜を用いて形成された層を「ゲートメタル層」と呼ぶ。
【００９４】
なお、横電界モードの表示装置に適用されるアクティブマトリクス基板では、表示領域には、下部透明電極および上部透明電極が誘電体層を介して配置される（図１６参照）。下部透明電極および上部透明電極の一方は画素電極ＰＥ、他方は共通電極ＣＥである。この場合、上部ゲート電極１４は、下部透明電極または上部透明電極と同じ透明導電膜（例えばＩｎ−Ｚｎ−Ｏ）を用いて形成され得る。下部透明電極と同じ透明導電膜を用いて上部ゲート電極１４を形成する場合、パッシベーション膜である無機絶縁層１１がゲート絶縁膜として機能し得る。上部透明電極と同じ透明導電膜を用いて上部ゲート電極１４を形成する場合には、無機絶縁層１１および誘電体層がゲート絶縁膜として機能し得る。
【００９５】
下部ゲート電極３は、基板１の法線方向から見たとき、互いに対向する第１縁部３ｅ１および第２縁部３ｅ２を有し、第１縁部３ｅ１および第２縁部３ｅ２は、概ねチャネル幅方向ＤＷに延びていてもよい。下部ゲート電極３は、チャネル幅方向ＤＷの延びる制御信号枝線Ｃの一部であってもよい。また、基板１の法線方向から見たとき、下部ゲート電極３の周縁の内部に、酸化物半導体層７が位置していてもよい。
【００９６】
基板１の法線方向から見たとき、ソース電極８は、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。図示するように、ソース電極８の互いに対向する縁部８ｅ１、８ｅ２は、いずれも、酸化物半導体層７上に位置していてもよい。同様に、ドレイン電極９は、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。ドレイン電極９の互いに対向する縁部９ｅ１、９ｅ２は、いずれも、酸化物半導体層７上に位置していてもよい。基板１の法線方向から見たとき、上部ゲート電極１４は、互いに対向し、チャネル幅方向ＷＤに延びる２つの縁部１４ｅ１、１４ｅ２を有している。縁部１４ｅ１、１４ｅ２は、概ねチャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。
【００９７】
＜本実施形態の効果について＞
以下、実験結果を用いて、ＤＭＸ回路用ＴＦＴのバックゲート電極に供給する信号電圧を制御することによる効果を説明する。
【００９８】
（ｉ）評価用ＴＦＴの作製
評価用ＴＦＴとして、バックゲートを有するダブルゲート構造ＴＦＴ１０ｄと、バックゲートを有しないシングルゲート構造ＴＦＴ１０ｓとを作製した。
【００９９】
図６（ａ）および（ｂ）は、それぞれ、ダブルゲート構造ＴＦＴ１０ｄおよびシングルゲート構造ＴＦＴ１０ｓを示す断面図である。図６では、図５と同様の構成要素には同じ参照符号を付している。いずれのＴＦＴにおいても、チャネル長Ｌを６μｍ、チャネル幅Ｗを１０μｍとした。
【０１００】
ダブルゲート構造ＴＦＴ１０ｄは、図５を参照しながら前述した構成を有する。ただし、無機絶縁層１１上に、平坦化膜として有機絶縁層１２が設けられている。有機絶縁層１２には無機絶縁層１１に達する開口部１２ｐが形成されている。上部ゲート電極１４は、開口部１２ｐ内に設けられており、開口部１２ｐ内で無機絶縁層１１と接するように配置されている。上部ゲート電極１４は、開口部１２ｐ内から有機絶縁層１２の一部上に延設されていてもよい。有機絶縁層１２および上部ゲート電極１４上には、上部絶縁層１６が設けられている。下部ゲート電極３はフロントゲート電極ＦＧ、上部ゲート電極１４はバックゲート電極ＢＧである。
【０１０１】
シングルゲート構造ＴＦＴ１０ｓは、無機絶縁層１１および有機絶縁層１２で覆われており、上部ゲート電極１４を有していない点で、ダブルゲート構造ＴＦＴ１０ｄと異なる。
【０１０２】
（ｉｉ）ダブルゲート構造ＴＦＴ１０ｄの閾値電圧Ｖｔｈ
ダブルゲート構造ＴＦＴ１０ｄにおいて、バックゲート電圧（バックゲート−ソース間電圧）Ｖｂｇを異ならせて、Ｖｇ−Ｉｄ特性（初期特性）の変化を調べた。ここでは、ソース−ドレイン間に２０Ｖの電圧を印加し（Ｖｄｓ＝２０Ｖ）、バックゲート電圧Ｖｂｇが−４Ｖ、−２Ｖ、０Ｖ、２Ｖ、４Ｖのときのドレイン電流Ｉｄをそれぞれ測定した。
【０１０３】
図７（ａ）は、Ｖｇ−Ｉｄ特性のバックゲート電圧Ｖｂｇ依存性を示す図である。横軸は、ゲート−ソース間電圧（ゲート電圧）Ｖｇｓ、縦軸はドレイン電流Ｉｄである。この結果から、バックゲート電圧Ｖｂｇを制御することで、閾値電圧Ｖｔｈを制御できることが分かる。バックゲート電圧Ｖｂｇをプラス方向に増加させるほど、閾値電圧Ｖｔｈが低くなり、同じゲート電圧Ｖｇｓでオン電流を大きくできることが分かる。
【０１０４】
図７（ｂ）は、バックゲート電圧Ｖｂｇとオン電流の増加率（％）との関係を例示するグラフである。ここでは、ゲート電圧Ｖｇｓ：１０Ｖ、Ｖｄｓ：０．１Ｖのときのオン電流を測定した。オン電流の増加率は、Ｖｂｇ＝０（Ｖ）のときのオン電流に対する割合である。この例では、バックゲート電圧Ｖｂｇ＝６（Ｖ）で、オン電流が１．５倍に増加することが分かる。オン電流が１．５倍に増加すると、ＴＦＴのチャネル幅を２／３に低減できる。一例として、ＴＦＴのチャネル幅を３００μｍから２００μｍに低減すると、非表示領域（額縁領域）の幅を０．１ｍｍ小さくでき、かつ、駆動電力を２／３に低減できる。
【０１０５】
（ｉｉｉ）ダブルゲート構造ＴＦＴ１０ｄのストレス耐圧
まず、バックゲートの有無とＴＦＴのストレス耐圧との関係を調べた。
【０１０６】
図８（ａ）は、Ｖｄｓストレス印加時間とオン電流との関係を示す図である。横軸は、Ｖｄｓストレスの印加時間（秒）、縦軸は、各ＴＦＴのＶｄｓストレス印加前の初期オン電流に対する、Ｖｄｓストレス印加後のオン電流の割合ΔＩｏｎ（％）である。ダブルゲート構造ＴＦＴ１０ｄにおけるバックゲート電圧（バックゲート−ソース間電圧）Ｖｂｇは０Ｖとした。
【０１０７】
この測定結果から、シングルゲート構造ＴＦＴ１０ｓでは、Ｖｄｓストレスによってオン電流が大きく低下しており、劣化が生じていることが分かる。これに対し、ダブルゲート構造ＴＦＴ１０ｄでは、シングルゲート構造ＴＦＴ１０ｓよりも、Ｖｄｓストレスによるオン電流の低下が大幅に抑制されている。初期オン電流に対する割合ΔＩｏｎが８０％となるストレス印加時間を比較すると、約２桁耐圧が改善している。従って、バックゲートを設けることにより、ＴＦＴのＶｄｓストレスに対する耐圧を改善できることが分かる。
【０１０８】
続いて、バックゲート電圧Ｖｂｇを異ならせて、Ｖｄｓストレスに対する耐圧を調べた。
【０１０９】
図８（ｂ）は、Ｖｄｓストレス耐圧のバックゲート電圧Ｖｂｇ依存性を示す図である。横軸は、Ｖｄ＝２０Ｖのときの初期閾値電圧Ｖｔｈ（図８（ａ）参照）、縦軸は、Ｖｄｓストレス耐圧である。この結果から、バックゲート電圧Ｖｂｇをプラス方向に大きくするにつれて、初期の閾値電圧Ｖｔｈは小さくなるが、Ｖｄｓストレス耐圧が低下してしまうことが分かる。
【０１１０】
次に、ダブルゲート構造ＴＦＴのバックゲート電圧とストレス耐圧との関係をより詳細に調べるために、ＰＢＴストレス試験を行った。
【０１１１】
図９（ａ）および（ｂ）は、ダブルゲート構造ＴＦＴに対するＰＢＴストレス（正バイアス加熱ストレス）試験結果を例示する図である。測定には、図６（ａ）に示す構造を有するダブルゲート構造ＴＦＴを用いた。ただし、チャネル長Ｌ：４μｍ、チャネル幅Ｗ：２０μｍとした。
【０１１２】
図９（ａ）は、ダブルゲート構造ＴＦＴのバックゲート電圧Ｖｂｇと、ＰＢＴストレスによる閾値電圧Ｖｔｈの変化との関係を例示する図である。図９（ｂ）は、ダブルゲート構造ＴＦＴのバックゲート電圧Ｖｂｇと、ＰＢＴストレスによる閾値電圧のシフト量ΔＶｔｈとの関係を例示する図である。縦軸のシフト量ΔＶｔｈは、ストレス試験初期の閾値電圧と、ＰＢＴストレスを２０００秒印加した後の閾値電圧との差である。
【０１１３】
図９（ａ）に例示するように、ストレス試験初期では、バックゲートにプラスバイアスをかけると（バックゲート電圧Ｖｂｇ＞０）、閾値電圧が実効的にマイナス方向へシフトするので、動作マージンが増加する。しかし、ストレス印加時間が長くなるにつれて、閾値電圧は徐々に高く（バックゲート電圧Ｖｂｇ＝０の閾値電圧に近く）なり、動作マージンが小さくなる。これは、ＰＢＴストレスによる劣化量が増大し、バックゲート電圧Ｖｂｇ印加による効果が減少したためと考えられる。
【０１１４】
図９（ｂ）に示すように、バックゲート電圧Ｖｂｇが大きくなるほど、ＰＢＴストレスによる閾値電圧のシフト量ΔＶｔｈが増大する。このことから、バックゲート電圧Ｖｂｇが大きいほど、ＰＢＴストレスによる劣化量が増大することが分かる。
【０１１５】
（ｉｉ）、（ｉｉｉ）の実験結果から分かるように、バックゲート電圧Ｖｂｇが０（Ｖ）よりも大きくなるように、バックゲートに供給される信号電圧が設定されていると、薄膜トランジスタの駆動力を効果的に高くできる。バックゲート電圧Ｖｂｇは、例えば＋２Ｖ以上、または＋４Ｖ以上であってもよい。一方、バックゲート電圧Ｖｂｇが大きくなるほど、電圧ストレスによる劣化が大きくなる。この結果、バックゲート電圧Ｖｂｇ印加による効果（閾値電圧を実効的にマイナスシフトさせる効果）が小さくなったり、ＴＦＴの信頼性が低下するおそれがある。
【０１１６】
これに対し、本実施形態によると、ＤＭＸ回路用ＴＦＴのバックゲート電極に供給するバックゲート信号の電位を制御することで、バックゲート信号の電位とビデオ信号の電位との差であるバックゲート電圧Ｖｂｇを所定の範囲に調整できる。また、ＤＭＸ回路用ＴＦＴのソース電極に供給されるビデオ信号の極性によって、バックゲート信号の電位を異ならせることも可能である。例えば、ビデオ信号が負極性のときには、正極性のときよりも、バックゲート信号の電位を低く設定することで、ＤＭＸ回路用ＴＦＴの電圧ストレスによる劣化を抑制し、バックゲート電圧Ｖｂｇ印加による効果をより確実に実現できる。
【０１１７】
以下、図面を参照して、本実施形態による効果を具体的に説明する。
【０１１８】
ＤＭＸ回路用ＴＦＴに接続されたソースバスラインＳＬの電位を低電位から高電位（例えば、正極性では０Ｖから＋５Ｖ、負極性では−５Ｖから０Ｖ）に増加させる場合を、「ワーストケース」と呼ぶ。図１０および図１１は、それぞれ、ワーストケースにおけるバックゲート電圧Ｖｂｇの制御の参考例および実施例１を示す図である。各図の（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給し、ソースバスラインＳＬの電位を０Ｖから＋５Ｖに増加させるときのＤＭＸ回路用ＴＦＴ７１を示す。各図の（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給し、ソースバスラインＳＬの電位を−５Ｖから０Ｖに増加させるときのＤＭＸ回路用ＴＦＴ７２を示す。
【０１１９】
図１０に示す参考例では、書き込み極性にかかわらず、ＤＭＸ回路用ＴＦＴ７１、７２のバックゲート電極に同じ電圧（ここでは８Ｖ）のバックゲート信号を供給する。ＤＭＸ回路用ＴＦＴ７１、７２におけるバックゲート電圧（バックゲート−ソース間の電圧）Ｖｂｇは、それぞれ、３Ｖおよび８Ｖとなる。つまり、負極性のビデオ信号の書き込み時には、正極性のビデオ信号の書き込み時よりもバックゲート電圧Ｖｂｇが大きくなる。このため、ＤＭＸ回路用ＴＦＴ７２の電圧ストレスによる劣化が大きくなるおそれがある。
【０１２０】
これに対し、図１１に示す実施例１では、書き込み極性によってＤＭＸ回路用ＴＦＴ７１、７２のバックゲート電極に印加する信号電圧を異ならせている。ここでは、ＤＭＸ回路用ＴＦＴ７１のバックゲート電極に８Ｖ、ＤＭＸ回路用ＴＦＴ７２のバックゲート電極に３Ｖの電圧を印加する。ＤＭＸ回路用ＴＦＴ７１、７２のバックゲート電圧Ｖｂｇは、書き込み極性にかかわらず３Ｖとなる。従って、参考例よりもＤＭＸ回路用ＴＦＴ７２のバックゲート電圧Ｖｂｇを小さくできるので、電圧ストレスに起因する劣化を抑制できる。なお、負極性のビデオ信号の書き込み時には、ゲート電圧（フロントゲートーソース間電圧）Ｖｇｓが十分高いので（ここではＶｂｇ＝１０Ｖ）、バックゲート電極に印加する電圧を低くしても、十分な駆動力を確保できる。
【０１２１】
このように、ＤＭＸ回路用ＴＦＴ７２に供給するバックゲート信号の電位を、ＤＭＸ回路用ＴＦＴ７１に供給するバックゲート信号の電位よりも低く設定することで、ＤＭＸ回路用ＴＦＴの電圧ストレスを低減しつつ、駆動力を高めることができる。
【０１２２】
なお、上記の実施例１では、ＤＭＸ回路用ＴＦＴ７１、７２のバックゲート電圧Ｖｂｇは等しいが、これらの値は異なっていてもよい。ＤＭＸ回路用ＴＦＴ７２に供給されるバックゲート信号の電位は、ＤＭＸ回路用ＴＦＴ７１に供給されるバックゲート信号の電位よりも低く、かつ、ＤＭＸ回路用ＴＦＴ７２のバックゲート電圧Ｖｂｇが０Ｖよりも大きくなる（プラスバイアス）ように適宜設定され得る。
【０１２３】
＜デマルチプレクサ回路ＤＭＸ＿Ａのレイアウト例＞
図１２は、本実施形態のデマルチプレクサ回路ＤＭＸ＿Ａのレイアウトの一例を示す平面図である。デマルチプレクサ回路ＤＭＸ＿Ａは、複数のサブ回路２００を有している。各サブ回路２００は、図２を参照しながら前述したように、第１単位回路および第２単位回路を有している。第１単位回路および第２単位回路は、それぞれ、２本のソースバスラインＳＬに対応付けられている（すなわちｎ＝２である）。
【０１２４】
デマルチプレクサ回路ＤＭＸ＿Ａは、基板１の法線方向から見たとき、表示領域ＤＲの下方に配置されている。この例では、デマルチプレクサ回路ＤＭＸ＿Ａにおける複数のサブ回路２００は、ｘ方向に配列されている。各サブ回路２００は、ｙ方向に延伸された形状を有している。
【０１２５】
各サブ回路２００を基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴが配置されている第１単位回路形成領域ｕ１は、第２単位回路のＤＭＸ回路用ＴＦＴが配置されている第２単位回路形成領域ｕ２の表示領域側に位置している。つまり、第１単位回路は、第２単位回路と表示領域との間に位置している。本明細書では、このような構成を「２段構成」と呼ぶ。
【０１２６】
制御信号幹線ＡＳＷ、ＢＳＷは、デマルチプレクサ回路ＤＭＸ＿Ａと非表示領域ＦＲの周縁との間に配置されている。制御信号幹線ＡＳＷ、ＢＳＷはｘ方向に延びていてもよい。図示していないが、デマルチプレクサ回路ＤＭＸ＿Ａと非表示領域ＦＲの周縁との間には、ＣＯＧ実装された駆動回路およびビデオ信号線が設けられている。
【０１２７】
バックゲート信号幹線ＢＧＬ（１）は各第１単位回路の近傍をｘ方向に延びており、バックゲート信号幹線ＢＧＬ（２）は、各第２単位回路の近傍をｘ方向に延びている。図示するように、バックゲート信号幹線ＢＧＬ（１）は、第１単位回路形成領域ｕ１と第２単位回路形成領域ｕ２との間に位置する領域（以下、「接続領域」と呼ぶ）ｕｓに配置され、バックゲート信号幹線ＢＧＬ（２）は、第２単位回路形成領域ｕ２の下側（表示領域と反対側）に配置されていてもよい。あるいは、バックゲート信号幹線ＢＧＬ（１）は、第１単位回路形成領域ｕ１の表示領域側に配置され、バックゲート信号幹線ＢＧＬ（２）は、接続領域ｕｓ（または第２単位回路形成領域ｕ２の下側）に配置されていてもよい。少なくとも一方のバックゲート信号幹線ＢＧＬが接続領域ｕｓに配置されていると、デマルチプレクサ回路ＤＭＸの回路面積の増大を抑えることができる。図示していないが、バックゲート信号幹線ＢＧＬ（１）は、各第１単位回路形成領域ｕ１に向かって突出し、上部ゲート電極として機能する凸部を有する。同様に、バックゲート信号幹線ＢＧＬ（２）は、各第２単位回路形成領域ｕ２に向かって突出し、上部ゲート電極として機能する凸部を有する。なお、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）は、それぞれ、第１単位回路形成領域ｕ１、第２単位回路形成領域ｕ２を横切るように延びていてもよい。
【０１２８】
バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）の配置は、図示する例に限定されない。また、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）と、各薄膜トランジスタの上部ゲート電極１４とは、異なる導電膜を用いて形成されていてもよい。例えば、各薄膜トランジスタの上部ゲート電極１４を含むバックゲート信号枝線が透明導電層内に形成され、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）はゲートメタル層などのより低抵抗な導電層内に形成されてもよい。この場合、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）と、対応するバックゲート信号枝線とを電気的に接続するコンタクト部が設けられる。
【０１２９】
図１３は、デマルチプレクサ回路ＤＭＸ＿Ａにおける１つのサブ回路２００Ａのレイアウトを例示する拡大平面図である。
【０１３０】
第１単位回路は、第１単位回路形成領域ｕ１に配置された薄膜トランジスタＴ１ａ、Ｔ１ｂと、分岐配線Ｂ１ａ、Ｂ１ｂとを有する。第２単位回路は、第２単位回路形成領域ｕ２に配置された薄膜トランジスタＴ２ａ、Ｔ２ｂと、分岐配線Ｂ２ａ、Ｂ２ｂとを有する。第１および第２単位回路は、共通の制御信号枝線Ｃ１、Ｃ２をさらに有している。制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＡＳＷ、ＢＳＷに電気的に接続されている。
【０１３１】
第１単位回路および第２単位回路の分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂ（「分岐配線Ｂ」と総称することがある。）、制御信号枝線Ｃ１、Ｃ２およびソースバスラインＳＬ１〜ＳＬ４は、いずれも、ｙ方向に延びている。バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）は、いずれもｘ方向に延びている。この例では、各薄膜トランジスタのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行である。
【０１３２】
制御信号枝線Ｃ１、Ｃ２は、それぞれ、対応するＤＭＸ回路用ＴＦＴのゲート電極として機能する部分を含む。例えば、制御信号枝線Ｃ１は、基板１の法線方向から見たとき、分岐配線Ｂ１ａと分岐配線Ｂ２ａとの間に位置している。制御信号枝線Ｃ１は、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ２ａのゲート電極として機能する凸部と、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ１ａのゲート電極として機能する凸部とを有している。薄膜トランジスタＴ１ａおよび薄膜トランジスタＴ２ａの酸化物半導体層７は、それぞれ、制御信号枝線Ｃ１のこれらの凸部上に配置されている。このように、第１単位回路におけるＤＭＸ回路用ＴＦＴの１つと、第２単位回路におけるＤＭＸ回路用ＴＦＴの１つとは、同一の制御信号枝線Ｃに一体的に形成されたゲート電極を有しており、同一の制御信号枝線Ｃの上に間隔を空けて配置されている（２段構成）。
【０１３３】
分岐配線Ｂおよびビデオ信号線ＤＯは、ソースメタル層内に形成されていてもよい。下部ゲート電極３および制御信号幹線ＳＷは、ゲートメタル層内に形成されていてもよい。また、上部ゲート電極１４およびバックゲート信号幹線ＢＧＬは、画素電極または共通電極と同じ導電膜を用いて形成された透明導電層内に形成されていてもよい。上部ゲート電極１４は、対応するバックゲート信号幹線ＢＧＬと一体的に形成されていてもよい。
【０１３４】
各薄膜トランジスタの上部ゲート電極１４は、対応するバックゲート信号幹線ＢＧＬに接続されている。ここでは、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）は、それぞれ、第１単位回路形成領域ｕ１、第２単位回路形成領域ｕ２と重ならないようにｘ方向に延びている。バックゲート信号幹線ＢＧＬ（１）は、第１単位回路における薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極ＢＧとして機能する凸部を有していてもよい。同様に、バックゲート信号幹線ＢＧＬ（２）は、第２単位回路における薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極ＢＧとして機能する凸部を有していてもよい。なお、図示しないが、バックゲート信号幹線ＢＧＬ（１）は、第１単位回路形成領域ｕ１を横切って延びており、第１単位回路における薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極ＢＧとして機能する部分を含んでもよい。同様に、バックゲート信号幹線ＢＧＬ（２）は、第２単位回路形成領域ｕ２を横切って延びており、第１単位回路における薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極ＢＧとして機能する部分を含んでもよい。
【０１３５】
ソースバスラインＳＬ１〜ＳＬ４は、それぞれ、対応するＤＭＸ回路用ＴＦＴの酸化物半導体層７と接し、ドレイン電極として機能する部分を含む。例えば第１ソースバスラインＳＬ１は、表示領域ＤＲからｙ方向に延びて、薄膜トランジスタＴ１ａの酸化物半導体層７の上面と接している。第２ソースバスラインＳＬ２は、表示領域ＤＲから、薄膜トランジスタＴ１ａと薄膜トランジスタＴ１ｂとの間をｙ方向に延びて、薄膜トランジスタＴ２ａの酸化物半導体層７の上面と接している。
【０１３６】
分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂは、それぞれ、対応するＤＭＸ回路用ＴＦＴの酸化物半導体層７と接し、ソース電極として機能する部分を含む。例えば分岐配線Ｂ２ａは、ＣＯＧ側からｙ方向に延びて、薄膜トランジスタＴ２ａの酸化物半導体層７の上面と接している。分岐配線Ｂ１ｂは、ＣＯＧ側から、薄膜トランジスタＴ２ａと薄膜トランジスタＴ２ｂとの間をｙ方向に延びて、薄膜トランジスタＴ１ｂの酸化物半導体層７の上面と接している。
【０１３７】
基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴは、第２単位回路に対応付けられたＮ番目および（Ｎ＋２）番目のソースバスラインＳＬの間に配置されている（Ｎは自然数）。例えば、薄膜トランジスタＴ１ｂは、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４の間に配置されている。また、第２単位回路のＤＭＸ回路用ＴＦＴは、第１単位回路における隣接する２つの分岐配線Ｂの間に配置されている。例えば、薄膜トランジスタＴ２ａは、第１単位回路の分岐配線Ｂ１ａ、Ｂ２ａの間に配置されている。
【０１３８】
デマルチプレクサ回路ＤＭＸ＿Ａは、無機絶縁層（パッシベーション膜）１１（図５参照）で覆われていてもよい。無機絶縁層１１上には、有機絶縁層１２（図６参照）などの平坦化膜を有していてもよいし、有していなくてもよい。例えば、アクティブマトリクス基板１０００のうち表示領域ＤＲが有機絶縁層１２で覆われ、非表示領域ＦＲ上は有機絶縁層１２で覆われていなくてもよい。デマルチプレクサ回路ＤＭＸを覆うように有機絶縁層１２が設けられ、有機絶縁層１２は、薄膜トランジスタ上に位置する部分に開口部を有していてもよい（図６参照）。
【０１３９】
本実施形態では、各ＤＭＸ回路用ＴＦＴのドレイン電極はソースバスラインＳＬの一部であり、ソース電極は分岐配線Ｂの一部であり、ゲート電極は制御信号枝線Ｃの一部である。また、２以上の単位回路に共通の制御信号枝線Ｃを設けている。これにより、デマルチプレクサ回路ＤＭＸに要する面積をより効果的に低減できる。また、チャネル幅Ｗをｙ方向に大きくすることで、電流駆動力をさらに高くできる。
【０１４０】
さらに、本実施形態では、複数の単位回路を２段構成で配置するので、ソースバスラインＳＬの配列ピッチが狭くなっても、所望のサイズのＤＭＸ回路用ＴＦＴを形成できる。複数の単位回路が一段構成で配置されていると、隣接する２つのソースバスラインＳＬの間にＤＭＸ回路用ＴＦＴを配置する必要が生じ得る。これに対し、本実施形態では、例えば、Ｎ番目のソースバスラインＳＬと（Ｎ＋２）番目のソースバスラインＳＬとの間にＤＭＸ回路用ＴＦＴを配置すればよいので、所望のチャネル長および重なり長さを有する信頼性の高いＤＭＸ回路用ＴＦＴを形成できる。従って、本実施形態は、例えば１０００ｐｐｉを超えるような超高精細のアクティブマトリクス基板にも好適に適用され得る。酸化物半導体を用いたデマルチプレクサ回路ＤＭＸをモノリシックに形成することで、非表示領域における配線・端子部領域の面積を小さくできるので、狭額縁化を実現できる。
【０１４１】
なお、ここでは、２段構成の例を示したが、３段以上の構成も採用し得る。その場合にも、上記と同様に、各サブ回路は３以上の単位回路を含み、これらの単位回路のＤＭＸ回路用ＴＦＴは、共通の制御信号枝線上に間隔を空けて配置されてもよい。
【０１４２】
図１４は、デマルチプレクサ回路ＤＭＸ＿Ａの他のサブ回路２００Ｂの一部を示す平面図である。
【０１４３】
サブ回路２００Ｂでは、１つのソースバスラインＳＬに対し、並列に接続された複数の薄膜トランジスタが設けられている点で、図１３に示すサブ回路２００Ａと異なっている。
【０１４４】
この例では、例えば第１ソースバスラインＳＬ１に、互いに並列に接続された複数の薄膜トランジスタＴ１ａが接続されている。これらの薄膜トランジスタＴ１ａは、制御信号枝線Ｃ１上にｙ方向に配列されており、制御信号枝線Ｃ１の一部をゲート電極、分岐配線Ｂ１ａの一部をソース電極、第１ソースバスラインＳＬ１の一部をドレイン電極として有する。同様に、他のソースバスラインＳＬ１〜ＳＬ４にも、それぞれ、並列に接続された複数の薄膜トランジスタＴ２ａ、Ｔ１ｂ、Ｔ２ｂが接続されている。このような構成により、回路面積の増大を抑えつつ、電流駆動力をさらに高めることができる。
【０１４５】
サブ回路２００Ｂでは、ｙ方向に配列された複数の薄膜トランジスタに対して、共通の上部ゲート電極１４を設けられている。共通の上部ゲート電極１４は、ｙ方向に延びていてもよい。共通の上部ゲート電極１４は、それぞれ、対応するバックゲート信号幹線ＢＧＬに接続されている。
【０１４６】
（その他のバリエーション）
上記では、各単位回路が２本のソースバスラインに対応付けられた（ｎ＝２）デマルチプレクサ回路ＤＭＸ＿Ａを例に説明したが、本実施形態のデマルチプレクサ回路の単位回路は、３以上のソースバスラインに対応付けられていてもよい（ｎ＝３）。
【０１４７】
図１５は、本実施形態の他のデマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路３００の構成を示す図である。
【０１４８】
デマルチプレクサ回路ＤＭＸ＿Ｂは、複数のサブ回路３００と、３本の制御信号幹線ＡＳＷ、ＢＳＷ、ＣＳＷとを備える。
【０１４９】
サブ回路３００は、前述したサブ回路２００等と同様に、第１単位回路および第２単位回路を有している。ただし、各単位回路が、ビデオ信号線ＤＯ（Ｎ）からのビデオ信号Ｖ１を、１本おきに配列された３本のソースバスラインＳＬに分配する点で、図２に示すサブ回路２００と異なる。
【０１５０】
第１単位回路は、１本おきに配列された第１、第３および第５ソースバスラインＳＬ１、ＳＬ３、ＳＬ５に対応付けられており、第２単位回路は、一本おきに配列された第２、第４および第６ソースバスラインＳＬ２、ＳＬ４、ＳＬ６に対応付けられている。ここでは、第１、第３および第５ソースバスラインＳＬ１、ＳＬ３、ＳＬ５は第１極性ソースバスライン、第２、第４および第６ソースバスラインＳＬ２、ＳＬ４、ＳＬ６は、第１極性ソースバスラインとは反対の極性のビデオ信号が供給される第２極性ソースバスラインである。
【０１５１】
第１単位回路は、３つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂ、Ｔｃと、３本の分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃとを含む。第２単位回路は、３つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃと、３本の分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃとを含む。第１単位回路の分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃはビデオ信号線ＤＯ１に電気的に接続されており、第２単位回路の分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃはビデオ信号線ＤＯ２に電気的に接続されている。第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３、第５ソースバスラインＳＬ５に接続され、ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃに接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４、第６ソースバスラインＳＬ６に接続され、ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃに接続されている。薄膜トランジスタＴ１ａ、Ｔ２ａのゲート電極は、それぞれ、制御信号幹線ＡＳＷに接続されている。薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲート電極は、それぞれ、制御信号幹線ＢＳＷに接続されている。薄膜トランジスタＴ１ｃ、Ｔ２ｃのゲート電極は、それぞれ、制御信号幹線ＣＳＷに接続されている。また、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのバックゲートは、バックゲート信号幹線ＢＧＬ（１）に接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃのバックゲートは、バックゲート信号幹線ＢＧＬ（２）に接続されている。
【０１５２】
図１６は、デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの一例を示す拡大平面図である。
【０１５３】
前述したサブ回路２００Ａ、２００Ｂと同様に、各サブ回路３００において、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃが配置された第１単位回路形成領域ｕ１は、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃが配置された第２単位回路形成領域ｕ２よりも表示領域側に位置していてもよい。
【０１５４】
本実施形態におけるデマルチプレクサ回路の構成は、上記に限定されない。例えば、各制御信号幹線ＳＷによって供給される制御信号を相展開してもよい。上述したデマルチプレクサ回路ＤＭＸ＿Ａ、ＤＭＸ＿Ｂではｎ本の制御信号幹線ＳＷを有するが、Ｋ×ｎ（Ｋは２以上の整数）の制御信号幹線ＳＷを設けてもよい。制御信号幹線ＳＷの制御信号の相展開を行うことにより、１つの制御信号幹線ＳＷに接続される単位回路の数を低減できるので、各制御信号幹線ＳＷにかかる負荷を小さくできる。この結果、制御信号の遷移時間（立上り、および立下り）を低減できるので、より高速な動作が可能になる。
【０１５５】
（第２の実施形態）
第２の実施形態におけるデマルチプレクサ回路では、書き込み極性（ビデオ信号の極性）によって、ＤＭＸ回路用ＴＦＴのフロントゲート電極に供給する制御信号の電位を異ならせる点で、第１の実施形態におけるデマルチプレクサ回路と異なる。
【０１５６】
図１７は、本実施形態におけるデマルチプレクサ回路ＤＭＸ＿Ｃにおける１つのサブ回路４００を示す。
【０１５７】
サブ回路４００は、複数の制御信号幹線として、少なくともｎ本（ここでは２本）の第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）と、少なくともｎ本（ここでは２本）の第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）とを有している点で、図２に示すサブ回路２００と異なる。
【０１５８】
第１ビデオ信号が供給される第１極性ソースバスラインＳＬに接続された各ＤＭＸ回路用ＴＦＴのフロントゲート電極ＦＧは、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）の１つに電気的に接続される。第１ビデオ信号とは逆の極性を有する第２ビデオ信号が供給される第２極性ソースバスラインＳＬに接続された各ＤＭＸ回路用ＴＦＴのフロントゲート電極ＦＧは、第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）の１つに電気的に接続されている。
【０１５９】
この例では、サブ回路４００は、第１極性ソースバスラインである第１および第３ソースバスラインＳＬ１、ＳＬ３に対応付けられた第１単位回路と、第２極性ソースバスラインである第２および第４ソースバスラインＳＬ２、ＳＬ４に対応付けられた第２単位回路とを有している。
【０１６０】
第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのフロントゲート電極ＦＧは、それぞれ、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）に接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのフロントゲート電極ＦＧは、それぞれ、第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）に接続されている。その他の構成はサブ回路２００と同様であるため、説明を省略する。
【０１６１】
第１制御信号幹線および第２制御信号幹線のうち、各１Ｖ期間（または１Ｈ期間）において、正極性の書き込みを行うＤＭＸ回路用ＴＦＴに接続された方の制御信号のハイレベル電位をＶＧＨ１、ローレベル電位をＶＧＬ１とし、負極性の書き込みを行うＤＭＸ回路用ＴＦＴに接続された方の制御信号のハイレベル電位をＶＧＨ２、ローレベル電位をＶＧＬ２とすると、ハイレベル電位ＶＧＨ１は、ハイレベル電位ＶＧＨ２よりも高く設定されている（ＶＧＨ１＞ＶＧＨ２）。同様に、ローレベル電位ＶＧＬ１も、ローレベル電位ＶＧＬ２よりも高く設定されてもよい（ＶＧＬ１＞ＶＧＬ２）。
【０１６２】
第１制御信号幹線ＡＳＷ（１）および第２制御信号幹線ＡＳＷ（２）の制御信号は同相信号であってもよい。第１制御信号幹線ＡＳＷ（１）および第２制御信号幹線ＡＳＷ（２）のうち、正極性のビデオ信号をソースバスラインＳＬに供給するＤＭＸ回路用ＴＦＴに接続された方の制御信号は、負極性のビデオ信号をソースバスラインＳＬに供給するＤＭＸ回路用ＴＦＴに接続された方の制御信号を高電位側にシフトした波形を有していてもよい。同様に、第１制御信号幹線ＢＳＷ（１）および第２制御信号幹線ＢＳＷ（２）の制御信号は同相信号であり、一方の制御信号は他方の制御信号を高電位側にシフトした波形を有していてもよい。
【０１６３】
各制御信号幹線の制御信号の電位ＶＧＨ１／ＶＧＬ１、ＶＧＨ２／ＶＧＬ２は、書き込み極性の反転に応じて、一定期間（例えば１Ｖ期間または１Ｈ期間）ごとに切り替えられてもよい。
【０１６４】
次に、デマルチプレクサ回路ＤＭＸ＿Ｃの動作を説明する。
【０１６５】
図１８は、カラム反転駆動方式を行う場合の、デマルチプレクサ回路ＤＭＸ＿Ｃにおけるサブ回路４００（図１７）の信号波形を例示する図（タイミングチャート）であり、ゲートバスラインＧＬ、第１制御信号幹線ＡＳＷ（１）、ＡＳＷ（２）、第２制御信号幹線ＢＳＷ（１）、ＢＳＷ（２）、ビデオ信号Ｖ１、Ｖ２およびソースバスラインＳＬ１〜ＳＬ４、バックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）の信号波形の一例を示す図である。ここでは、Ｍ段目のゲートバスラインＧＬ（Ｍ）、および（Ｍ＋１）段目のゲートバスラインＧＬ（Ｍ＋１）への書き込み動作部分のみを説明する。
【０１６６】
カラム反転駆動方式では、１Ｖ期間ごとにソースバスラインＳＬの書き込み極性を異ならせる。これに対応して、ここでは、各制御信号幹線の制御信号の電位およびバックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）のバックゲート信号の電位を１Ｖ期間ごとに切り替える。
【０１６７】
期間ｔ１〜ｔ５は、ゲートバスラインＧＬ（Ｍ）への書き込み時間（１Ｈ期間）、期間ｔ６〜ｔ１０は、ゲートバスラインＧＬ（Ｍ＋１）への書き込み時間（１Ｈ期間）である。
【０１６８】
まず、期間ｔ１で、第１制御信号幹線ＡＳＷ（１）および第２制御信号幹線ＡＳＷ（２）の制御信号がハイレベル（ｈｉｇｈ）となり、各単位回路における一方のＤＭＸ回路用ＴＦＴが選択される。第１制御信号幹線ＡＳＷ（１）および第２制御信号幹線ＡＳＷ（２）の制御信号は同相信号である。第１制御信号幹線ＡＳＷ（１）の制御信号はハイレベル電位ＶＧＨ１に設定され、第２制御信号幹線ＡＳＷ（２）の制御信号はハイレベル電位ＶＧＨ２に設定される（ＶＧＨ１＞ＶＧＨ２）。
【０１６９】
この例では、薄膜トランジスタＴ１ａ、Ｔ２ａが選択される。これにより、ビデオ信号Ｖ１が薄膜トランジスタＴ１ａを介して第１ソースバスラインＳＬ１に、ビデオ信号Ｖ２が薄膜トランジスタＴ２ａを介して第２ソースバスラインＳＬ２に、それぞれ供給され、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の充電が行われる。この１Ｖ期間では、ビデオ信号Ｖ１は正極性、ビデオ信号Ｖ２は負極性を有する。
【０１７０】
期間ｔ２では、第１制御信号幹線ＡＳＷ（１）および第２制御信号幹線ＡＳＷ（２）の制御信号がローレベル（ｌｏｗ）となる。第１制御信号幹線ＡＳＷ（１）の制御信号はローレベル電位ＶＧＬ１、第２制御信号幹線ＡＳＷ（２）の制御信号はローレベル電位ＶＧＬ２に設定される（ＶＧＬ１＞ＶＧＬ２）。この結果、薄膜トランジスタＴ１ａ、Ｔ２ａのゲートがオフとなるので、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の電位が確定する。
【０１７１】
期間ｔ３では、第１制御信号幹線ＢＳＷ（１）および第２制御信号幹線ＢＳＷ（２）の制御信号がハイレベルとなり、各単位回路の他方のＤＭＸ回路用ＴＦＴが選択される。第１制御信号幹線ＢＳＷ（１）および第２制御信号幹線ＢＳＷ（２）の制御信号は同相信号であり、第１制御信号幹線ＢＳＷ（１）の制御信号はハイレベル電位ＶＧＨ１に設定され、第２制御信号幹線ＢＳＷ（２）の制御信号はハイレベル電位ＶＧＨ２に設定される。
【０１７２】
この例では、薄膜トランジスタＴ１ｂ、Ｔ２ｂが選択される。これにより、正極性のビデオ信号Ｖ１が薄膜トランジスタＴ１ｂを介して第２ソースバスラインＳＬ２に、負極性のビデオ信号Ｖ２が薄膜トランジスタＴ２ｂを介して第４ソースバスラインＳＬ４に、それぞれ供給され、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４の充電が行われる。
【０１７３】
次いで、期間ｔ４で、第１制御信号幹線ＢＳＷ（１）および第２制御信号幹線ＢＳＷ（２）の制御信号がローレベルとなる。第２制御信号幹線ＢＳＷ（１）の制御信号はローレベル電位ＶＧＬ１、第２制御信号幹線ＢＳＷ（２）の制御信号はローレベル電位ＶＧＬ２に設定される。この結果、薄膜トランジスタＴ１ａ、Ｔ２ａのゲートがオフとなるので、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４の電位が確定する。
【０１７４】
期間ｔ５では、ゲートバスラインＧＬ（Ｍ）の制御信号の電位がローレベルとなり、画素電位の書き込みが完了する。
【０１７５】
期間ｔ６〜ｔ１０の動作も、上述した期間ｔ１〜ｔ５の動作と同様である。このようにして、全てのゲートバスラインＧＬへの書き込み動作が順次行われ、１Ｖ期間において、全ての画素行の書き込みが完了する。
【０１７６】
なお、この１Ｖ期間においては、前述の実施形態と同様に、第１および第３ソースバスラインＳＬ１、ＳＬ３に正極性のビデオ信号を供給する薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極に接続されたバックゲート信号幹線ＢＧＬ（１）はハイレベルに固定されている。第２および第４ソースバスラインＳＬ２、ＳＬ４に負極性のビデオ信号を供給する薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極に接続されたバックゲート信号幹線ＢＧＬ（２）はローレベルに固定されている。
【０１７７】
次の１Ｖ期間の動作も、基本的には、上記と同様である。ただし、ビデオ信号Ｖ１を負極性に、ビデオ信号Ｖ２を正極性に切り替える。従って、第１および第３ソースバスラインＳＬ１、ＳＬ３には負極性が書き込まれ、第２および第４ソースバスラインＳＬ１、ＳＬ４には正極性が書き込まれる。ビデオ信号の極性の反転に伴い、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）の制御信号の電位をＶＧＨ２／ＶＧＬ２に、第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）の制御信号の電位をＶＧＨ１／ＶＧＬ１に切り替える。さらに、バックゲート信号幹線ＢＧＬ（１）のバックゲート信号の電位をローレベル、バックゲート信号幹線ＢＧＬ（２）のバックゲート信号の電位をハイレベルに切り替える。
【０１７８】
なお、図示しないが、ドット反転駆動方式を行う場合には、ビデオ信号Ｖ１、Ｖ２の極性を１Ｈ期間ごとに異ならせる。これに対応して、各バックゲート信号幹線ＢＧＬおよび制御信号幹線ＳＷの電位を１Ｈ期間ごとに切り替えてもよい（図４参照）。
【０１７９】
本実施形態によると、書き込み極性に応じてフロントゲート電極に印加する電圧（制御信号の電位）も制御する。具体的には、正極性の書き込み時には、負極性の書き込み時よりも、フロントゲート電極に供給する制御信号の電位（少なくともハイレベル電位）を高くする。これにより、正極性の書き込みを行う場合のゲート電圧Ｖｇｓを大きくできるので、駆動力をより高めることが可能になる。
【０１８０】
なお、上記効果は、正極性の書き込み時に、負極性の書き込み時よりも、制御信号の少なくともハイレベル電位を高くすることで得られる。例えば、ローレベル電位を一定として、ハイレベル電位のみを書き込み極性によって異ならせてもよい。あるいは、正極性の書き込み時に、ハイレベル電位を高くした分だけローレベル電位も高くしてもよい。これにより、書き込み極性にかかわらず、振幅（ハイレベル電位とローレーベル電位との差）が一定になるので、消費電力の増加を抑えることが可能になる。
【０１８１】
また、書き込み極性に応じてバックゲート電極に印加する電圧（バックゲート信号の電位）を制御することで、第１の実施形態と同様に、電圧ストレスによる劣化を抑えつつ、十分なバックゲート電圧Ｖｂｇを確保できる。従って、ＴＦＴの実効的な閾値電圧を低くできるので、書き込み性能を向上できる。
【０１８２】
以下、ワーストケースにおけるゲート電圧Ｖｇｓおよびバックゲート電圧Ｖｂｇの制御の一例を説明する。
【０１８３】
図１９および図２０は、それぞれ、ワーストケースにおけるバックゲート電圧Ｖｂｇの制御の実施例１および実施例２を示す図である。各図の（ａ）は、正極性のビデオ信号をソースバスラインＳＬに供給し、ソースバスラインＳＬの電位を０Ｖから＋５Ｖに増加させるときのＤＭＸ回路用ＴＦＴ７１を示す。各図の（ｂ）は、負極性のビデオ信号をソースバスラインＳＬに供給し、ソースバスラインＳＬの電位を−５Ｖから０Ｖに増加させるときのＤＭＸ回路用ＴＦＴ７２を示す。
【０１８４】
実施例１では、書き込み極性によってバックゲート電極に印加する信号電圧を異ならせ、フロントゲート電極には同じ電圧を印加する。図１９（ａ）および（ｂ）に示すように、ＤＭＸ回路用ＴＦＴ７１のバックゲート電極に１０Ｖ、ＤＭＸ回路用ＴＦＴ７２のバックゲート電極に５Ｖの電圧を印加すると、バックゲート電圧Ｖｂｇは、書き込み極性にかかわらず５Ｖとなる。ＤＭＸ回路用ＴＦＴ７１、７２のフロントゲート電極には、ＶＧＨ／ＬＧＨ＝１０Ｖ／−１０Ｖの電圧が印加されるので、ＤＭＸ回路用ＴＦＴ７１のゲート電圧Ｖｇｓは５Ｖ、ＤＭＸ回路用ＴＦＴ７２のゲート電圧Ｖｇｓは１０Ｖとなる。従って、ＤＭＸ回路用ＴＦＴ７１の駆動力は、ＤＭＸ回路用ＴＦＴ７２よりも低くなる。
【０１８５】
一方、実施例２では、書き込み極性によって、バックゲート電極およびフロントゲート電極に印加する信号電圧をいずれも異ならせる。図２０（ａ）および（ｂ）に示すように、バックゲート電圧Ｖｂｇは、実施例１と同様に、書き込み極性にかかわらず５Ｖとなる。また、ＤＭＸ回路用ＴＦＴ７１のフロントゲート電極にＶＧＨ１／ＶＧＬ１＝１５Ｖ／５Ｖ、ＤＭＸ回路用ＴＦＴ７２のフロントゲート電極にはＶＧＨ２／ＶＧＬ２＝１０Ｖ／−１０Ｖの電圧が印加される。この結果、ＤＭＸ回路用ＴＦＴ７１、７２のゲート電圧Ｖｇｓはいずれも１０Ｖとなる。このように、正極性のビデオ信号の書き込み時に、負極性のビデオ信号の書き込み時よりもフロントゲート電極に印加する電圧を高く設定すると、正極性のビデオ信号の書き込み時においてはゲート電圧Ｖｇｓを高くできるので、駆動力が向上する。負極性のビデオ信号の書き込み時においては、制御信号の駆動電圧を低く抑えつつ、十分な駆動力を確保できる。
【０１８６】
図２１は、本実施形態の他のデマルチプレクサ回路ＤＭＸ＿Ｄにおけるサブ回路５００の構成を示す図である。
【０１８７】
サブ回路５００は、第１単位回路および第２単位回路を有している。各単位回路は、ビデオ信号線ＤＯ（Ｎ）からのビデオ信号Ｖ１を、１本おきに配列された３本のソースバスラインＳＬに分配する（すなわちｎ＝３）。
【０１８８】
サブ回路５００の構成は、複数の制御信号幹線として、３本の第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）、ＣＳＷ（３）と、３本の第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）、ＣＳＷ（２）とを有している点で、前述したサブ回路３００と異なる。第１極性ソースバスラインに接続された薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのフロントゲート電極は、それぞれ、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）、ＣＳＷ（３）に接続されている。第２極性ソースバスラインに接続された薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃのフロントゲート電極は、それぞれ、第２制御信号幹線ＡＳＷ（２、ＢＳＷ（２）、ＣＳＷ（３）に接続されている。その他の構成は、サブ回路３００と同様である。
【０１８９】
＜デマルチプレクサ回路の変形例およびレイアウト例＞
図２２は、本実施形態のデマルチプレクサ回路の変形例を示す図である。
【０１９０】
デマルチプレクサ回路ＤＭＸ＿Ｅにおける各サブ回路６００は、第１単位回路、第２単位回路に加えて、第３単位回路および第４単位回路を備えている点で、サブ回路４００（図１７）と異なる。第３単位回路のｎ本のソースバスラインと、第４単位回路のｎ本のソースバスラインとは、表示領域において第２方向に１本ずつ交互に配列されている。この例ではｎ＝２であり、１つのサブ回路に、８本のソースバスラインＳＬ１〜ＳＬ８が対応する。ソースバスラインＳＬ１〜ＳＬ８は、表示領域において、この順で配列されている。
【０１９１】
第３および第４単位回路は、それぞれ、図１７を参照しながら前述した第１および第２単位回路と同様の構成を有している。すなわち、第３単位回路は、ソースバスラインＳＬ５、ＳＬ７にそれぞれ接続された薄膜トランジスタＴ３ａ、Ｔ３ｂと、ビデオ信号線ＤＯ３に接続された分岐配線Ｂ３ａ、Ｂ３ｂとを有する。薄膜トランジスタＴ３ａ、Ｔ３ｂのフロントゲート電極は、それぞれ、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）に電気的に接続されている。薄膜トランジスタＴ３ａ、Ｔ３ｂのバックゲート電極は、第１バックゲート信号配線ＢＧＬ（１）に電気的に接続されている。第４単位回路は、ソースバスラインＳＬ６、ＳＬ８にそれぞれ接続された薄膜トランジスタＴ４ａ、Ｔ４ｂと、ビデオ信号線ＤＯ４に接続された分岐配線Ｂ４ａ、Ｂ４ｂとを有する。薄膜トランジスタＴ４ａ、Ｔ４ｂのフロントゲート電極は、それぞれ、第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）に接続されている。薄膜トランジスタＴ４ａ、Ｔ４ｂのバックゲート電極は、第２バックゲート信号配線ＢＧＬ（２）に電気的に接続されている。
【０１９２】
図２３は、デマルチプレクサ回路ＤＭＸ＿Ｅにおける１つのサブ回路６００のレイアウトを例示する拡大平面図である。以下では、サブ回路２００Ａ（図１３）と異なる点を主に説明し、同様の説明は適宜省略する。
【０１９３】
各サブ回路６００は、ｎ本（ここでは２本）の第１制御信号枝線Ｃ１（１）、Ｃ２（１）と、ｎ本の第２制御信号枝線Ｃ２（１）、Ｃ２（２）と、ｎ本の第１バックゲート信号枝線Ｄ１（１）、Ｄ１（２）と、ｎ本の第２バックゲート信号枝線Ｄ２（１）、Ｄ２（２）とを有する。第１制御信号枝線Ｃ１（１）、Ｃ２（１）は、それぞれ、第１制御信号幹線ＡＳＷ（１）、ＢＳＷ（１）に電気的に接続されている。第２制御信号枝線Ｃ２（１）、Ｃ２（２）は、それぞれ、第２制御信号幹線ＡＳＷ（２）、ＢＳＷ（２）に電気的に接続されている。第１バックゲート信号枝線Ｄ１（１）、Ｄ１（２）は、第１バックゲート信号幹線ＢＧＬ（１）に電気的に接続され、第２バックゲート信号枝線Ｄ２（１）、Ｄ２（２）は、第２バックゲート信号幹線ＢＧＬ（２）に電気的に接続されている。これらの制御信号枝線およびバックゲート信号枝線は、デマルチプレクサ回路内において、分岐配線ＢおよびソースバスラインＬと同じ方向（ｙ方向）に延びていてもよい。
【０１９４】
この例では、各サブ回路６００において、第１単位回路および第２単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂは、第１単位回路形成領域ｕ１に配置されている。第３単位回路および第４単位回路の薄膜トランジスタＴ３ａ、Ｔ３ｂ、Ｔ４ａ、Ｔ４ｂは、第２単位回路形成領域ｕ２に配置されている。第１単位回路形成領域ｕ１は、第２単位回路形成領域ｕ２と表示領域との間に位置する。
【０１９５】
第１および第３の単位回路は、第１制御信号枝線Ｃ１（１）、Ｃ２（１）と、第１バックゲート信号枝線Ｄ１（１）、Ｄ２（１）とを共有していてもよい。ここでは、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂは、第３単位回路の薄膜トランジスタＴ３ａ、Ｔ３ｂの表示領域側に位置している。薄膜トランジスタＴ１ａ、Ｔ３ａは、第１制御信号枝線Ｃ１（１）および第１バックゲート信号枝線Ｄ１（１）を共有し、薄膜トランジスタＴ１ｂ、Ｔ３ｂは、第１制御信号枝線Ｃ２（１）および第１バックゲート信号枝線Ｄ２（１）共有している。同様に、第２および第４の単位回路は、第２制御信号枝線Ｃ１（２）、Ｃ２（２）と、第２バックゲート信号枝線Ｄ１（２）、Ｄ２（２）とを共有していてもよい。ここでは、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂは、第４単位回路の薄膜トランジスタＴ４ａ、Ｔ４ｂの表示領域側に位置している。薄膜トランジスタＴ２ａ、Ｔ４ａは、第１制御信号枝線Ｃ１（２）および第１バックゲート信号枝線Ｄ１（２）を共有し、薄膜トランジスタＴ２ｂ、Ｔ４ｂは、第１制御信号枝線Ｃ２（２）および第１バックゲート信号枝線Ｄ２（２）共有している。このように、ｙ方向に隣接する薄膜トランジスタ同士で、制御信号枝線だけでなくバックゲート信号枝線も共有することで、回路面積をさらに低減できる。
【０１９６】
各ＤＭＸ回路用ＴＦＴのフロントゲート電極ＦＧは対応する第１または第２制御信号枝線の一部であり、バックゲート電極ＢＧは対応する第１または第２バックゲート信号枝線の一部であり、ソース電極は対応する分岐配線一部であり、ドレイン電極は対応するソースバスラインの１つの一部であってもよい。例えば、薄膜トランジスタＴ１ａ、Ｔ３ａのフロントゲート電極ＦＧは、第１制御信号枝線Ｃ１（１）の一部であり（一体的に形成され）、バックゲート電極ＢＧは、第１バックゲート信号配線Ｄ１（１）の一部であってもよい。
【０１９７】
図示していないが、制御信号幹線ＡＳＷ（１）、ＡＳＷ（２）、ＢＳＷ（１）、ＢＳＷ（２）（「制御信号幹線ＳＷ」と総称する。）およびバックゲート信号幹線ＢＧＬ（１）、ＢＧＬ（２）（「バックゲート信号幹線ＧＢＬ」と総称する。）は、例えば第２単位回路形成領域ｕ２のソースドライバ側（表示領域と反対側）に配置されていてもよい。これらの制御信号幹線ＳＷおよびバックゲート信号幹線ＢＧＬは、例えばｘ方向に延びていてもよい。
【０１９８】
制御信号幹線ＳＷおよびバックゲート信号幹線ＢＧＬは、金属膜から形成されていることが好ましい。例えば、制御信号幹線ＳＷおよびバックゲート信号幹線ＢＧＬは、いずれも、ゲートメタル層内に形成されていてもよい。この場合、制御信号枝線Ｃはソースメタル層内に形成され、バックゲート信号枝線Ｄ１（１）、Ｄ１（２）、Ｄ２（１）、Ｄ２（２）はソースメタル層よりも上層にある導電層（透明導電層でもよい）内に形成されていてもよい。
【０１９９】
なお、この例では、デマルチプレクサ回路が形成される領域と表示領域とでは、ソースバスラインＳＬの配列が異なる。このため、例えばデマルチプレクサ回路と表示領域との間で、ソースバスラインＳＬがつなぎ替えられてもよい。
【０２００】
＜画素領域ＰＩＸの構成＞
次いで、アクティブマトリクス基板１０００における各画素領域ＰＩＸの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
【０２０１】
図２４（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域ＰＩＸの平面図およびＩＶ−ＩＶ’線に沿った断面図である。
【０２０２】
画素領域ＰＩＸは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域ＰＩＸは、基板１と、基板１に支持されたＴＦＴ（以下、「画素ＴＦＴ」）１３０と、下部透明電極１５と、上部透明電極１９とを有している。図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。画素ＴＦＴ１０は、例えばボトムゲート構造を有する酸化物半導体ＴＦＴである。
【０２０３】
次いで、画素ＴＦＴ１３０の構造をより詳細に説明する。
【０２０４】
画素ＴＦＴ１３０は、基板１に支持されたゲート電極（フロントゲート電極）１０３と、ゲート電極１０３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層１０７と、酸化物半導体層１０７に接するように配置されたソース電極１０８およびドレイン電極１０９とを有するボトムゲート構造のＴＦＴである。ソース電極１０８およびドレイン電極１０９は、それぞれ、酸化物半導体層１０７の上面と接している。
【０２０５】
ゲート電極１０３は対応するゲートバスラインＧＬに接続され、ソース電極１０８は対応するソースバスラインＳＬに接続されている。ドレイン電極１０９は画素電極ＰＥと電気的に接続されている。ゲート電極１０３およびゲートバスラインＧＬは、ゲートメタル層内において一体的に形成されていてもよい。ソース電極１０８およびソースバスラインＳＬは、ソースメタル層内において一体的に形成されていてもよい。
【０２０６】
層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含んでいてもよい。なお、層間絶縁層１３は有機絶縁層１２を含んでいなくてもよい。
【０２０７】
画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、層間絶縁層１３上に形成されている。共通電極ＣＥは、画素ＴＦＴ１０が形成されている領域上に開口部を有し、この領域を除く画素領域ＰＩＸ全体に亘って形成されていてもよい。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられた開口部ＣＨ１内で、ドレイン電極１０９と電気的に接続されている。
【０２０８】
このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【０２０９】
共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明導電層に形成される下部透明電極１５が画素電極ＰＥであり、上部透明導電層に形成される上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。
【０２１０】
＜アクティブマトリクス基板１０００における各層の材料および厚さ＞
基板１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などであり得る。
【０２１１】
下部ゲート電極３およびゲートバスラインＧＬを含むゲートメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物から形成されている。また、これら複数の膜の積層膜から形成されていてもよい。ゲートメタル層は、基板１上にスパッタ法などで金属膜を形成し、公知のフォトリソグラフィプロセス（フォトレジスト付与、露光、現像、エッチング、レジスト剥離）でパターニングすることによって形成され得る。エッチングは例えばウェットエッチングで行われる。
【０２１２】
ゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）５は、例えば、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等である。ゲート絶縁層５は積層構造を有していてもよい。その場合、ゲート絶縁層５の酸化物半導体層７と接する側にＳｉＯ２膜を配置すると、酸化物半導体層７の酸素欠損を効果的に低減することができる。
【０２１３】
酸化物半導体層７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体などの酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）から形成されている。
【０２１４】
ソース電極８、ドレイン電極９およびソースバスラインＳＬを含むソースメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いて形成されている。また、これら複数の膜の積層膜から形成されていてもよい。ソースメタル層は、酸化物半導体層側からＴｉ膜（厚さ：３０ｎｍ）、ＡｌまたはＣｕ膜（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）をこの順で積み重ねた積層構造を有していてもよい。
【０２１５】
無機絶縁層（厚さ：例えば１００〜５００ｎｍ、好ましくは２００〜５００ｎｍ）１１は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）から形成されている。無機絶縁層１１は積層構造を有していてもよい。無機絶縁層１１の酸化物半導体層７と接する側にＳｉＯ２膜を配置すると、酸化物半導体層７の酸素欠損を効果的に低減することができる。
【０２１６】
有機絶縁層（厚さ；例えば１〜３μｍ、好ましくは２〜３μｍ）１２は、例えば、感光性樹脂材料を含む有機絶縁膜から形成されている。
【０２１７】
下部透明電極１５および上部透明電極１９（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）は、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。第２無機絶縁層（厚さ：例えば７０ｎｍ以上３００ｎｍ以下）１７は、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等から形成されていてもよい。
【０２１８】
＜ＴＦＴ構造について＞
図５に例示したＤＭＸ回路用ＴＦＴは、チャネルエッチ型のＴＦＴである。チャネルエッチ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
【０２１９】
なお、本実施形態のＤＭＸ回路用ＴＦＴの構造は、図示した例に限定されない。ＤＭＸ回路用ＴＦＴは、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。エッチストップ層として、例えば、ＳｉＯ２層などの酸素を含む絶縁層を用いることができる。エッチストップ構造を有するＴＦＴでは、ソース・ドレイン電極のチャネル側の端部は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層の上面のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。さらに、本実施形態のＤＭＸ回路用ＴＦＴは、ソース・ドレイン電極が半導体層の上面と接するトップコンタクト構造であってもよいし、半導体層の下面と接するボトムコンタクト構造であってもよい。
【０２２０】
＜酸化物半導体について＞
酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０２２１】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０２２２】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０２２３】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０２２４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０２２５】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０２２６】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０２２７】
なお、本実施形態では、ＤＭＸ回路用ＴＦＴとして酸化物半導体ＴＦＴを用いたが、酸化物半導体以外の半導体からなる活性層を有するＴＦＴを用いてもよい。ＤＭＸ回路用ＴＦＴは、例えば、非晶質シリコン半導体ＴＦＴ、結晶質シリコン半導体ＴＦＴなどであってもよい。
【産業上の利用可能性】
【０２２８】
本発明の実施形態は、モノリシックに形成されたデマルチプレクサ回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
【符号の説明】
【０２２９】
１                    ：基板
３                    ：下部ゲート電極
５                    ：ゲート絶縁層
７                    ：酸化物半導体層
７ｃ                  ：チャネル領域
７ｄ                  ：ドレインコンタクト領域
７ｓ                  ：ソースコンタクト領域
８                    ：ソース電極
９                    ：ドレイン電極
１０                  ：薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）
１１                  ：無機絶縁層
１４                  ：上部ゲート電極
２００、２００Ａ、２００Ｂ、３００、４００、５００、６００        ：サブ回路
１０００              ：アクティブマトリクス基板
ＤＬ                  ：チャネル長方向
ＤＷ                  ：チャネル幅方向
ＤＲ                  ：表示領域
ＦＲ                  ：非表示領域
ＧＤ                  ：ゲートドライバ
ＳＤ                  ：ソースドライバ
ＰＩＸ                ：画素領域
ＰＥ                  ：画素電極
ＢＧ                  ：バックゲート電極
ＦＧ                  ：フロントゲート電極
ＧＬ                  ：ゲートバスライン
ＳＬ、ＳＬ１〜ＳＬ８  ：ソースバスライン
Ｂ１ａ、Ｂ１ｂ、Ｂ２ａ、Ｂ２ｂ，Ｂ３ａ、Ｂ３ｂ、Ｂ４ａ、Ｂ４ｂ      ：分岐配線
ＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４    ：ビデオ信号線
ＡＳＷ、ＢＳＷ        ：制御信号幹線
ＡＳＷ（１）、ＢＳＷ（１）：第１制御信号幹線
ＡＳＷ（２）、ＢＳＷ（２）：第２制御信号幹線
ＢＧＬ（１）          ：第１バックゲート信号幹線
ＢＧＬ（２）          ：第２バックゲート信号幹線
Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、Ｔ３ａ、Ｔ３ｂ、Ｔ４ａ、Ｔ４ｂ：薄膜トランジスタ
ＤＭＸ、ＤＭＸ＿Ａ、ＤＭＸ＿Ｂ、ＤＭＸ＿Ｃ、ＤＭＸ＿Ｄ、ＤＭＸ＿Ｅ    ：デマルチプレクサ回路
ｕ１                  ：第１単位回路形成領域
ｕ２                  ：第２単位回路形成領域
ｕｓ                  ：接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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