(57)【要約】【課題】高速化が可能な演算装置を提供する。【解決手段】実施形態によれば、演算装置は、第１素子及び第２素子を含む素子部と、演算回路を含む回路部と、を含む。第１素子は第１状態または第２状態となる。第２素子は第３状態または第４状態となる。演算回路は、第１素子が第１状態で第２素子が第３状態のとき及び第１素子が第２状態で第２素子が第４状態のときに第１信号を出力する。演算回路は、第１素子が第２状態で第２素子が第３状態のときに第２信号を出力する。【選択図】図１
2019216208.tif 000002
【特許請求の範囲】
【請求項１】
第１素子及び第２素子を含む素子部と、
演算回路を含む回路部と、
を備え、
前記第１素子は、第１導電層及び第１積層体を含み、前記第１導電層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含み、前記第１積層体は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を含み、前記第１部分から前記第２部分への方向は前記第３部分から前記第１磁性層への方向と交差し、
前記第２素子は、第２導電層及び第２積層体を含み、前記第２導電層は、第４部分と、第５部分と、前記第４部分と前記第５部分との間の第６部分と、を含み、前記第２積層体は、第３磁性層と、前記第６部分と前記第３磁性層との間に設けられた第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２非磁性層と、を含み、前記第４部分から前記第５部分への方向は前記第６部分から前記第３磁性層への方向と交差し、
前記第１磁性層の電位、及び、前記第１導電層に流れる電流の向きに応じて前記第１素子は第１状態または第２状態となり、前記第１磁性層と前記第１導電層との間の経路を含む第１経路の、前記第１状態における第１電気抵抗は、前記第１経路の、前記第２状態における第２電気抵抗よりも低く、
前記第３磁性層の電位、及び、前記第２導電層に流れる電流の向きに応じて前記第２素子は第３状態または第４状態となり、前記第３磁性層と前記第２導電層との間の経路を含む第２経路の、前記第３状態における第３電気抵抗は、前記第２経路の、前記第４状態における第４電気抵抗よりも低く、
前記演算回路は、前記第１素子が前記第１状態で前記第２素子が前記第３状態のとき及び前記第１素子が前記第２状態で前記第２素子が前記第４状態のときに第１信号を出力し、
前記演算回路は、前記第１素子が前記第２状態で前記第２素子が前記第３状態のときに第２信号を出力する、演算装置。
【請求項２】
前記回路部は制御回路をさらに備え、
前記制御回路は、第１入力及び第２入力を取得し、
前記第１入力が０及び１の一方で前記第２入力が０及び１の一方のときに、前記制御回路は前記第１素子を前記第１状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の他方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の他方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第２素子を前記第３状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第２素子を前記第３状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第２素子を前記第４状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第２素子を前記第３状態とする、請求項１記載の演算装置。
【請求項３】
前記制御回路は、第１動作を実施し、
前記制御回路は、前記第１動作において、第１ステップと、前記第１ステップの後の第２ステップとを実施し、
前記第１ステップにおいて、前記制御回路は、前記第１部分から前記第２部分への第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第１電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第２部分から前記第１部分への第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第２電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、請求項２記載の演算装置。
【請求項４】
前記制御回路は、第１動作を実施し、
前記制御回路は、前記第１動作において、第１ステップと、前記第１ステップの後の第２ステップとを実施し、
前記第１ステップにおいて、前記制御回路は、前記第２部分から前記第１部分への第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第１電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第１部分から前記第２部分への第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第２電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、請求項２記載の演算装置。
【請求項５】
前記制御回路は、第２動作を実施し、
前記制御回路は、前記第２動作において、第３ステップと、前記第３ステップの後の第４ステップとを実施し、
前記第３ステップにおいて、前記制御回路は、前記第４部分から前記第５部分への第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第３電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第５部分から前記第４部分への第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第４電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、請求項３または４に記載の演算装置。
【請求項６】
前記制御回路は、第２動作を実施し、
前記制御回路は、前記第２動作において、第３ステップと、前記第３ステップの後の第４ステップとを実施し、
前記第３ステップにおいて、前記制御回路は、前記第５部分から前記第２部分への第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第３電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第４部分から前記第５部分への第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第４電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、請求項３または４に記載の演算装置。
【請求項７】
前記制御回路は、前記第１動作の後の第３動作をさらに実施し、
前記制御回路は、前記第３動作において、前記第２入力が０及び１の前記一方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第２電位に設定し、
前記制御回路は、前記第３動作において、前記第２入力が０及び１の前記他方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、請求項６記載の演算装置。
【請求項８】
前記制御回路は、前記第２動作の後の第４動作を実施し、
前記制御回路は、前記第４動作において、前記第２入力が０及び１の前記他方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第４電位に設定する、
前記制御回路は、前記第４動作において、前記第２入力が０及び１の前記一方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、請求項７記載の演算装置。
【請求項９】
前記第３電気抵抗は、前記第１電気抵抗と前記第２電気抵抗との間であり、前記第２電気抵抗は、前記第３電気抵抗と前記第４電気抵抗との間である、請求項１〜８のいずれか１つに記載の演算装置。
【請求項１０】
前記演算回路は、
前記第１経路と電気的に接続された第１センス回路と、
前記第２経路と電気的に接続された第２センス回路と、
を含み、
前記第１センス回路に含まれるトランジスタのゲート幅が、前記第２センス回路のトランジスタのゲート幅と異なる、請求項１〜８のいずれか１つに記載の演算装置。
【請求項１１】
前記演算回路は、
前記第１経路と電気的に接続された第１センス回路と、
前記第２経路と電気的に接続された第２センス回路と、
前記第１センス回路及び第２センス回路の少なくともいずれかに接続されたオフセット電圧回路と、
を含む、請求項１〜８のいずれか１つに記載の演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、演算装置に関する。
【背景技術】
【０００２】
例えば、深層学習などに演算装置が用いられる。演算装置において演算の高速化が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５８６４６８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高速化が可能な演算装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、演算装置は、第１素子及び第２素子を含む素子部と、演算回路を含む回路部と、を含む。前記第１素子は、第１導電層及び第１積層体を含む。前記第１導電層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む。前記第１積層体は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を含む。前記第１部分から前記第２部分への方向は前記第３部分から前記第１磁性層への方向と交差する。前記第２素子は、第２導電層及び第２積層体を含む。前記第２導電層は、第４部分と、第５部分と、前記第４部分と前記第５部分との間の第６部分と、を含む。前記第２積層体は、第３磁性層と、前記第６部分と前記第３磁性層との間に設けられた第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２非磁性層と、を含む。前記第４部分から前記第５部分への方向は前記第６部分から前記第３磁性層への方向と交差する。前記第１磁性層の電位、及び、前記第１導電層に流れる電流の向きに応じて前記第１素子は第１状態または第２状態となる。前記第１磁性層と前記第１導電層との間の経路を含む第１経路の、前記第１状態における第１電気抵抗は、前記第１経路の、前記第２状態における第２電気抵抗よりも低い。前記第３磁性層の電位、及び、前記第２導電層に流れる電流の向きに応じて前記第２素子は第３状態または第４状態となる。前記第３磁性層と前記第２導電層との間の経路を含む第２経路の、前記第３状態における第３電気抵抗は、前記第２経路の、前記第４状態における第４電気抵抗よりも低い。前記演算回路は、前記第１素子が前記第１状態で前記第２素子が前記第３状態のとき及び前記第１素子が前記第２状態で前記第２素子が前記第４状態のときに第１信号を出力する。前記演算回路は、前記第１素子が前記第２状態で前記第２素子が前記第３状態のときに第２信号を出力する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｅ）は、第１実施形態に係る演算装置を例示する模式図である。
【図２】図２（ａ）及び図２（ｂ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図３】図３（ａ）〜図３（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図４】図４（ａ）〜図４（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図５】図５（ａ）〜図５（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図６】図６（ａ）〜図６（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図７】図７（ａ）〜図７（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図８】図８（ａ）〜図８（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図９】図９は、第１実施形態に係る演算装置を例示する模式図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る演算装置を例示する模式図である。
【図１１】図１１は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図１２】図１２は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図１３】図１３は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図１４】図１４は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図１５】図１５は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図１６】図１６は、第１実施形態に係る演算装置を例示する模式図である。
【図１７】図１７は、第１実施形態に係る演算装置の一部を例示する模式図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、第１実施形態に係る演算装置の一部を例示する模式図である。
【図１９】図１９は、第１実施形態に係る演算装置の一部を例示する模式図である。
【図２０】図２０は、第１実施形態に係る演算装置の一部を例示する模式図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、第１実施形態に係る演算装置の一部を例示する模式図である。
【図２２】図２２は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図２３】図２３は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図２４】図２４は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図２５】図２５は、第１実施形態に係る演算装置の動作を例示する模式図である。
【図２６】図２６は、第２実施形態に係る演算装置の動作を例示する模式図である。
【図２７】図２７は、第２実施形態に係る演算装置の動作を例示する模式図である。
【図２８】図２８は、第２実施形態に係る演算装置の動作を例示する模式図である。
【図２９】図２９は、第２実施形態に係る演算装置の動作を例示する模式図である。
【図３０】図３０は、第２実施形態に係る演算装置の動作を例示する模式図である。
【図３１】図３１は、第３実施形態に係る演算装置を例示する模式図である。
【図３２】図３２（ａ）〜図３２（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。
【図３３】図３３は、第３実施形態に係る演算装置を例示する模式図である。
【図３４】図３４（ａ）〜図３４（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。
【図３５】図３５は、第３実施形態に係る演算装置を例示する模式図である。
【図３６】図３６（ａ）〜図３６（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。
【図３７】図３７は、第３実施形態に係る演算装置を例示する模式図である。
【図３８】図３８は、第３実施形態に係る演算装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１（ａ）〜図１（ｅ）は、第１実施形態に係る演算装置を例示する模式図である。  
図１（ａ）は、模式的斜視図である。図１（ｂ）〜図１（ｅ）は、演算装置の一部を例示する模式的断面図である。
【０００９】
図１（ａ）に示すように、実施形態に係る演算装置１１０は、素子部５４及び回路部７０を含む。回路部７０は、演算回路７１を含む。この例では、回路部７０は、制御回路７２をさらに含む。後述するように、素子部５４及び演算回路７１は、ＸＮＯＲ演算回路５５として機能しても良い。
【００１０】
素子部５４は、第１素子５１Ｍ及び第２素子５２Ｍを含む。後述するように、素子部５４において、複数の第１素子５１Ｍ、及び、複数の第２素子５２Ｍが設けられても良い。
【００１１】
第１素子５１Ｍは、第１導電層２１及び第１積層体５１を含む。第１導電層２１は、第１部分２１ａ、第２部分２１ｂ及び第３部分２１ｃを含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとの間に設けられる。
【００１２】
第１積層体５１は、第１磁性層１１、第２磁性層１２及び第１非磁性層１１ｎを含む。第２磁性層１２は、第３部分２１ｃと第１磁性層１１との間に設けられる。第１非磁性層１１ｎは、第１磁性層１１と第２磁性層１２との間に設けられる。
【００１３】
第１部分２１ａから第２部分２１ｂへの方向は、第３部分２１ｃから第１磁性層１１への方向と交差する。
【００１４】
第３部分２１ｃから第１磁性層１１への方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１５】
この例では、第１部分２１ａから第２部分２１ｂへの方向は、Ｘ軸方向に沿う。
【００１６】
１つの例において、第２磁性層１２は、第３部分２１ｃと接する。第１磁性層１１と第１非磁性層１１ｎとの間に、別の層が設けられても良い。第２磁性層１２と第１非磁性層１１ｎとの間に、別の層が設けられても良い。
【００１７】
後述するように、１つの第１導電層２１に複数の第１積層体５１が設けられても良い。
【００１８】
第２素子５２Ｍは、第２導電層２２及び第２積層体５２を含む。第２導電層２２は、第４部分２２ｄ、第５部分２２ｅ及び第６部分２２ｆを含む。第６部分２２ｆは、第４部分２２ｄと第５部分２２ｅとの間に設けられる。
【００１９】
第２積層体５２は、第３磁性層１３、第４磁性層１４及び第２非磁性層１２ｎを含む。第４磁性層１４は、第６部分２２ｆと第３磁性層１３との間に設けられる。第２非磁性層１２ｎは、第３磁性層１３と第４磁性層１４との間に設けられる。
【００２０】
第４部分２２ｄから第５部分２２ｅへの方向は、第６部分２２ｆから第３磁性層１３への方向と交差する。この例では、第６部分２２ｆから第３磁性層１３への方向は、Ｚ軸方向に沿う。１つの例において、第４部分２２ｄから第５部分２２ｅへの方向は、第１部分２１ａから第２部分２１ｂへの方向（例えばＸ軸方向）に沿っても良い。実施形態において、これらの方向において、種々の変形が可能である。
【００２１】
１つの例において、第４磁性層１４は、第６部分２２ｆと接する。第３磁性層１３と第２非磁性層１２ｎとの間に、別の層が設けられても良い。第４磁性層１４と第２非磁性層１２ｎとの間に、別の層が設けられても良い。
【００２２】
第１〜第４磁性層１１〜１４は、例えば強磁性である。第１非磁性層１１ｎ及び第２非磁性層１２ｎは、例えば、金属酸化物（例えば、ＭｇＯなど）を含む。
【００２３】
第２磁性層１２の磁化１２Ｍ、及び、第４磁性層１４の磁化１４Ｍ（図１（ｂ）〜図１（ｅ）参照）は、第１磁性層１１の磁化１１Ｍ、及び、第３磁性層１３の磁化１３Ｍ（図１（ｂ）〜図１（ｅ）参照）よりも変化し易い。第２磁性層１２及び第４磁性層１４は、例えば、磁化自由層である。第１磁性層１１及び第３磁性層１３は、例えば、参照層である。
【００２４】
第１素子５１Ｍは、第１状態ＳＴ１（図１（ｂ）参照）、または、第２状態ＳＴ２（図１（ｃ）参照）となることが可能である。これらの２つの状態は、第１導電層２１に流れる電流の向きに応じて形成される。
【００２５】
第１磁性層１１と第１導電層２１との間の経路を含む第１経路ＣＰ１（図１（ａ）参照）の、第１状態ＳＴ１における電気抵抗を第１電気抵抗Ｒ１（図１（ｂ）参照）とする。第１経路ＣＰ１の、第２状態ＳＴ２における電気抵抗を第２電気抵抗Ｒ２（図１（ｃ）参照）とする。第１電気抵抗Ｒ１は、第２電気抵抗Ｒ２よりも低い。
【００２６】
第２素子５２Ｍは、第３状態ＳＴ３（図１（ｄ）参照）、または、第４状態ＳＴ４（図１（ｅ）参照）となることが可能である。これらの２つの状態は、第２導電層２２に流れる電流の向きに応じて形成される。
【００２７】
第３磁性層１３と第２導電層２１との間の経路を含む第２経路ＣＰ２（図１（ａ）参照）の、第３状態ＳＴ３における電気抵抗を第３電気抵抗Ｒ３（図１（ｄ）参照）とする。第２経路ＣＰ２の、第４状態ＳＴ４における電気抵抗を第４電気抵抗Ｒ４（図１（ｅ）参照）とする。
【００２８】
このように、第１積層体５１において複数の状態（第１状態ＳＴ１及び第２状態ＳＴ２）が形成可能である。第２積層体５２において複数の状態（第３状態ＳＴ３及び第４状態ＳＴ４）が形成可能である。これらの状態おける電気抵抗の違いは、２つの磁性層における磁化の向きに応じていると考えられる。
【００２９】
例えば、図１（ｂ）に示すように、第１状態ＳＴ１においては、磁化１２Ｍは、磁化１１Ｍに対して「平行」である。例えば、図１（ｃ）に示すように、第２状態ＳＴ２においては、磁化１２Ｍは、磁化１１Ｍに対して「反平行」である。例えば、第３状態ＳＴ３においては、図１（ｄ）に示すように、磁化１４Ｍは、磁化１３Ｍに対して「平行」である。例えば、図１（ｅ）に示すように、第４状態ＳＴ４においては、磁化１４Ｍは、磁化１３Ｍに対して「反平行」である。上記の「平行」及び「反平行」の表現は、便宜的な表現である。２つの磁性層の１つの磁化が、２つの磁性層の別の１つの磁化の向きの成分を有しているときに、これらの磁化は、「平行」である。２つの磁性層の１つの磁化が、２つの磁性層の別の１つの磁化の向きに対して反対の向きの成分を有しているときに、これらの磁化は、「反平行」である。
【００３０】
例えば、第１導電層２１及び第２導電層２２の少なくともいずれかは、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｃｕ及びＡｇよりなる群から選択された少なくとも１つを含む。このよう材料を用いることで、比較的大きなスピン軌道トルク（spin orbit torque：ＳＯＴ）が得やすい。
【００３１】
第２磁性層１２の磁化１２Ｍの複数の状態は、例えば、第１導電層２１と第２磁性層１２との間に生じるＳＯＴの作用に基づいて生成されると考えられる。第４磁性層１４の磁化１４Ｍの複数の状態は、例えば、第２導電層２２と第４磁性層１４との間に生じるＳＯＴの作用に基づいて生成されると考えられる。
【００３２】
上記の複数の状態は、導電層に流れる電流の向きを制御することで、スイッチングできる。ここで、積層体に印加される電圧の条件により、複数の状態がスイッチングできる場合と、複数の状態がスイッチングし難い場合とがある。
【００３３】
図１（ｂ）〜図１（ｅ）は、複数の状態がスイッチングできるような電圧が、積層体に印加されている場合を例示している。第１磁性層１１は、第１電位Ｖ１に設定される。第１電位Ｖ１は、第１導電層２１の電位を基準にした電位である。第３磁性層１３は、第３電位Ｖ３に設定される。第３電位Ｖ３は、第２導電層２２の電位を基準にした電位である。
【００３４】
図１（ｂ）に示すように、第１磁性層１１が第１電位Ｖ１に設定され、第１電流Ｊ１が第１導電層２１に流れると、第１電気抵抗Ｒ１（第１状態ＳＴ１）が得られる。第１電流Ｊ１は、第１部分２１ａから第２部分２１ｂへの向きを有する。図１（ｃ）に示すように、第１磁性層１１が第１電位Ｖ１に設定され、第２電流Ｊ２が第１導電層２１に流れると、第２電気抵抗Ｒ２（第１状態ＳＴ２）が得られる。第２電流Ｊ２は、第２部分２１ｂから第１部分２１ａへの向きを有する。
【００３５】
図１（ｄ）に示すように、第３磁性層１３が第３電位Ｖ３に設定され、第３電流Ｊ３が第２導電層２２に流れると、第３電気抵抗Ｒ３（第３状態ＳＴ３）が得られる。第３電流Ｊ３は、第４部分２２ｄから第５部分２２ｅへの向きを有する。図１（ｅ）に示すように、第３磁性層１３が第３電位Ｖ３に設定され、第４電流Ｊ４が第２導電層２２に流れると、第４電気抵抗Ｒ４（第４状態ＳＴ４）が得られる。第４電流Ｊ４は、第５部分２２ｅから第４部分２２ｄへの向きを有する。
【００３６】
これらの電位の設定及び電流の供給は、例えば、制御回路７２により行われる。例えば、パルス電圧の印加により、電位の設定が行われる。例えば、パルス電流の供給により、電流の供給が行われる。
【００３７】
上記の電流が導電層に供給されても、第１磁性層１１の電位が第１電位Ｖ１でないとき（例えば、第２電位のとき）には、電気抵抗は、電流の供給の前の状態を維持する。上記の電流が導電層に供給されても、第３磁性層１３の電位が第３電位Ｖ３でないとき（例えば、第４電位のとき）には、電気抵抗は、電流の供給の前の状態を維持する。
【００３８】
このように、第１磁性層１１の電位、及び、第１導電層２１に流れる電流の向きに応じて、第１素子５１Ｍ（例えば第１積層体５１）は、第１状態ＳＴ１または第２状態ＳＴ２となる。第１磁性層１１と第１導電層２１との間の経路を含む第１経路ＣＰ１の、第１状態ＳＴ１における第１電気抵抗Ｒ１は、第１経路ＣＰ１の第２状態ＳＴ２における第２電気抵抗Ｒ２よりも低い。
【００３９】
第３磁性層１３の電位、及び、第２導電層２２に流れる電流の向きに応じて、第２素子５２Ｍ（例えば、第２積層体５２）は第３状態ＳＴ３または第４状態ＳＴ４となる。第３磁性層１３と第２導電層２２との間の経路を含む第２経路ＣＰ２の、第３状態ＳＴ３における第３電気抵抗Ｒ３は、第２経路ＣＰ２の、第４状態ＳＴ４における第４電気抵抗Ｒ４よりも低い。
【００４０】
演算回路７１は、上記の複数の状態に応じた信号を出力する。  
以下、複数の状態、及び、出力される信号の例について説明する。複数の状態は、例えば、演算装置１１０が取得する複数の入力により決まる。以下では、制御回路７２が、これらの入力を取得する。これらの入力は、演算装置１１０に設けられる他の部分が取得しても良い。実施形態において、これらの入力が、演算装置１１０の中に保存されても良い。これらの入力が、演算装置１１０に含まれる一部の回路で生成されても良い。以下では、制御回路７２が、第１入力及び第２入力を取得する。
【００４１】
図２（ａ）及び図２（ｂ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、第１入力Ｉ１及び第２入力Ｉ２と、素子の状態、及び、演算回路７１から出力される信号を例示している。
【００４２】
図２（ａ）に示すように、第１入力Ｉ１は、０及び１の一方、または、０及び１の他方である。第２入力Ｉ２は、０及び１の一方、または、０及び１の他方である。「０」は、例えば、第１情報である。「１」は、例えば、第２情報である。
【００４３】
例えば、第１入力Ｉ１の２つの状態を、第２磁性層１２の磁化１２Ｍの２つの状態に対応させる。第２入力Ｉ２の２つの状態を、第１磁性層１１の電位の２つの状態（第１電位Ｖ１または第２電位）に対応させる。第１入力Ｉ１の２つの状態、及び、第２入力Ｉ２の２つの状態の組み合わせにより、素子の複数の状態が定まる。
【００４４】
図２（ａ）は、第１入力Ｉ１、第１入力Ｉ２、第１素子５１Ｍの状態５１Ｓ、第２素子５２Ｍの状態５２Ｓ、及び、演算回路７１から出力される信号７１Ｓを例示している。
【００４５】
例えば、図２（ａ）に示すように、第１入力Ｉ１が０で、第２入力Ｉ２が０のとき、第１素子５１Ｍは、第１状態ＳＴ１である。第１入力Ｉ１が０で、第２入力Ｉ２が１のとき、第１素子５１Ｍは、第２状態ＳＴ２である。第１入力Ｉ１が１で、第２入力Ｉ２が０のとき、第１素子５１Ｍは、第２状態ＳＴ２である。第１入力Ｉ１が１で、第２入力Ｉ２が１のとき、第１素子５１Ｍは、第２状態ＳＴ２である。
【００４６】
一方、図２（ａ）に示すように、第１入力Ｉ１が０で、第２入力Ｉ２が０のとき、第２素子５２Ｍは、第３状態ＳＴ３である。第１入力Ｉ１が０で、第２入力Ｉ２が１のとき、第２素子５２Ｍは、第３状態ＳＴ３である。第１入力Ｉ１が１で、第２入力Ｉ２が０のとき、第２素子５２Ｍは、第３状態ＳＴ３である。第１入力Ｉ１が１で、第２入力Ｉ２が１のとき、第２素子５２Ｍは、第４状態ＳＴ４である。
【００４７】
図２（ａ）に示すように、第１入力Ｉ１が０で、第２入力Ｉ２が０のとき、演算回路７１は、第１信号ＳＧ１を出力する。第１入力Ｉ１が０で、第２入力Ｉ２が１のとき、演算回路７１は、第２信号ＳＧ２を出力する。第１入力Ｉ１が１で、第２入力Ｉ２が０のとき、演算回路７１は、第２信号ＳＧ２を出力する。第１入力Ｉ１が１で、第２入力Ｉ２が１のとき、演算回路７１は、第１信号ＳＧ１を出力する。
【００４８】
図２（ｂ）に示すように、例えば、第１状態ＳＴ１を「０」に対応させ、第２状態ＳＴ２を「１」に対応させる。第３状態ＳＴ３を「０」に対応させ、第４状態ＳＴ４を「１」に対応させる。第１信号ＳＧ１を「１」に対応させ、第２信号ＳＧ２を「０」に対応させる。
【００４９】
図２（ｂ）に示すように、第１素子５１Ｍ（第１積層体５１）は、第１入力Ｉ１及び第２入力Ｉ２の「ＯＲ」演算を行う。第２素子５２Ｍ（第２積層体５２）は、第１入力Ｉ１及び第２入力Ｉ２の「ＡＮＤ」演算を行う。演算回路７１は、第１入力Ｉ１及び第２入力Ｉ２の「ＸＮＯＲ」演算を行う。
【００５０】
このように、演算回路７１は、第１素子５１Ｍが第１状態ＳＴ１で第２素子５２Ｍが第３状態ＳＴ３のとき、及び、第１素子５１Ｍが第２状態ＳＴ２で第２素子５２Ｍが第４状態ＳＴ４のときに第１信号ＳＧ１を出力する。
【００５１】
演算回路７１は、第１素子５１Ｍが第２状態ＳＴ２で第２素子５２Ｍが第３状態ＳＴ３のときに第２信号ＳＧ２を出力する。
【００５２】
このように、演算装置１１０においては、２つの積層体と２つの導電層を用いることで、２つの入力の「ＸＮＯＲ」演算を効率的に行うことができる。高速化が可能な演算装置を提供できる。例えば、これらの２つの入力のそれぞれが複数であり、その数が増えた場合にも、「ＸＮＯＲ」演算を高速で行うことができる。深層学習などに演算装置１１０を応用できる。１つの例において、第１入力Ｉ１は、「ウェイト」に対応可能である。第２入力Ｉ２は、「アクティベーション」に対応可能である。例えば、複数の「ウェイト」のそれぞれの要素において、「アクティベーション」との積が算出される。さらに、それらの和が算出される。例えば、「ウェイト」と「アクティベーション」との積和演算を高速に実施できる。
【００５３】
実施形態において、「０」及び「１」は、互いに入れ替えても良い。例えば、第１入力Ｉ１が０及び１の一方（例えば”０”）で、第２入力Ｉ２が０及び１の一方（例えば”０”）のときに、制御回路７２は第１素子５１Ｍを第１状態ＳＴ１とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の上記の一方（例えば”０”）で、第２入力Ｉ２が０及び１の他方（例えば”１”）のときに、制御回路７２は第１素子５１Ｍを第２状態ＳＴ２とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の他方（例えば”１”）で、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は第１素子５１Ｍを第２状態ＳＴ２とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の上記の他方（例えば”１”）で、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は第１素子５１Ｍを第２状態ＳＴ２とする（図２（ａ）参照）。
【００５４】
第１入力Ｉ１が０及び１の上記の一方（例えば”０”）で、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は第２素子５２Ｍを第３状態ＳＴ３とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の上記の一方（例えば”０”）で、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は第２素子５２Ｍを第３状態ＳＴ３とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の上記の他方（例えば”１”）で、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は、第２素子５２Ｍを第４状態ＳＴ４とする（図２（ａ）参照）。第１入力Ｉ１が０及び１の上記の他方（例えば”１”）で、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は第２素子５２Ｍを第３状態ＳＴ３とする。
【００５５】
以下、第１入力Ｉ１及び第２入力Ｉ２に基づく、動作の例について説明する。
【００５６】
図３（ａ）〜図３（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、制御回路７２で行われる第１動作を例示している。図３（ａ）は、第１動作の前の第１素子５１Ｍの状態（初期状態）を例示している。図３（ａ）に例示する初期状態において、第２磁性層１２の磁化１２Ｍ（図１（ｂ）及び図１（ｃ）参照）は、任意である。１つの例において、第１動作は、第１入力Ｉ１（例えば「ウェイト」に関する情報）を第１素子５１Ｍに書き込む動作に対応している。
【００５７】
制御回路７２は、第１動作において、第１ステップＳＴＰ１及び第２ステップＳＴＰ２を実施する。第２ステップＳＴＰ２は、第１ステップＳＴＰ１の後に実施される。
【００５８】
図３（ｂ）に示すように、第１ステップＳＴＰ１において、制御回路７２は、第１部分２１ａから第２部分２１ｂへの第１電流Ｊ１を第１導電層２１に供給しつつ、第１磁性層１１を第１電位Ｖ１に設定する。第１電位Ｖ１は、第１導電層２１の電位を基準にした電位である。このとき、第１素子５１Ｍ（第１積層体５１）は、第１状態ＳＴ１となる。
【００５９】
図３（ｃ）に示すように、第２ステップＳＴＰ２において、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は、第２部分２１ｂから第１部分２１ａへの第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を第２電位Ｖ２に設定する。第２電位Ｖ２は、第１導電層２１の電位を基準にした電位である。この場合、第１素子５１Ｍ（第１積層体５１）において、第１ステップＳＴＰ１の後の状態（第１状態ＳＴ１）が維持される。例えば、第２磁性層１２の磁化１２Ｍは、第１ステップＳＴＰ１の後の状態を維持する。
【００６０】
１つの例において、第２電位Ｖ２の極性は、第１電位Ｖ１の極性とは逆である。例えば、第１電位Ｖ１が正の電位で、例えば、第２電位Ｖ２が負の電位でも良い。第１磁性層１１が第２電位Ｖ２に設定されているときは、第２磁性層１２の磁化１２Ｍは、第１導電層２１に流れる電流にかかわらず、例えば、反転しない。
【００６１】
図３（ｄ）に示すように、第２ステップＳＴＰ２において、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を第１電位Ｖ１に設定する。この場合、第１素子５１Ｍ（第１積層体５１）は、第２状態ＳＴ２に変化する。例えば、第２磁性層１２の磁化１２Ｍは、第１ステップＳＴＰ１の後の状態から変化する。
【００６２】
上記の図３（ｂ）〜図３（ｄ）の動作では、第１素子５１Ｍ（第１積層体５１）を第１状態ＳＴ１にしておき、その後で、第１入力Ｉ１に応じて、第１状態ＳＴ１を維持させるか、または、第２状態ＳＴ２へのスイッチングが行われる。第２状態ＳＴ２へのスイッチングは、第１導電層２１に第２電流Ｊ２を供給して、第１磁性層１１の電位を第１電位Ｖ１または第２電位Ｖ２とすることで選択される。
【００６３】
実施形態において、第１部分２１ａ及び第２部分２１ｂは、互いに入れ替えても良い。
【００６４】
図４（ａ）〜図４（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、制御回路７２で行われる第１動作を例示している。図４（ａ）は、第１動作の前の第１素子５１Ｍの状態（初期状態）を例示している。この場合も、図４（ａ）に例示する初期状態において、磁化１２Ｍは、任意である。この場合も、制御回路７２は、第１動作において、第１ステップＳＴＰ１及び第２ステップＳＴＰ２を実施する。
【００６５】
制御回路７２は、第１動作において、第１ステップＳＴＰ１及び第２ステップＳＴＰ２を実施する。第２ステップＳＴＰ２は、第１ステップＳＴＰ１の後に実施される。
【００６６】
図４（ｂ）に示すように、第１ステップＳＴＰ１において、制御回路７２は、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を第１電位Ｖ１に設定する。このとき、第１素子５１Ｍ（第１積層体５１）は、第２状態ＳＴ２となる。
【００６７】
図４（ｃ）に示すように、第２ステップＳＴＰ２において、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は、第１電流Ｊ１を第１導電層２１に供給しつつ、第１磁性層１１を第２電位Ｖ２に設定する。この場合、第１素子５１Ｍ（第１積層体５１）において、第１ステップＳＴＰ１の後の状態（第２状態ＳＴ２）が維持される。
【００６８】
図４（ｄ）に示すように、第２ステップＳＴＰ２において、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は、第１電流Ｊ１を第１導電層２１に供給しつつ、第１磁性層１１を第１電位Ｖ１に設定する。この場合、第１素子５１Ｍ（第１積層体５１）は、第１状態ＳＴ１に変化する。
【００６９】
上記の図４（ｂ）〜図４（ｄ）の動作では、第１素子５１Ｍ（第１積層体５１）を第２状態ＳＴ２にしておき、その後で、第１入力Ｉ１に応じて、第２状態ＳＴ２を維持させるか、または、第１状態ＳＴ１へのスイッチングが行われる。第１状態ＳＴ１へのスイッチングは、第１導電層２１に第１電流Ｊ１を供給して、第１磁性層１１の電位を第１電位Ｖ１または第２電位Ｖ２とすることで選択される。
【００７０】
図５（ａ）〜図５（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、制御回路７２で行われる第２動作を例示している。図５（ａ）は、第２動作の前の第２素子５２Ｍの状態（初期状態）を例示している。図５（ａ）に例示する初期状態において、第４磁性層１４の磁化１４Ｍ（図１（ｄ）及び図１（ｅ）参照）は、任意である。１つの例において、第２動作は、第１入力Ｉ１（例えば「ウェイト」に関する情報）を第２素子５２Ｍに書き込む動作に対応している。
【００７１】
制御回路７２は、第２動作において、第３ステップＳＴＰ３及び第４ステップＳＴＰ４を実施する。第４ステップＳＴＰ４は、第３ステップＳＴＰ３の後に実施される。
【００７２】
図５（ｂ）に示すように、第３ステップＳＴＰ３において、制御回路７２は、第４部分２２ｄから第５部分２２ｅへの第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層１３を第３電位Ｖ３に設定する。第３電位Ｖ３は、第２導電層２２の電位を基準にした電位である。このとき、第２素子５２Ｍ（第２積層体５２）は、第３状態ＳＴ３となる。
【００７３】
図５（ｃ）に示すように、第４ステップＳＴＰ４において、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は、第５部分２２ｅから第４部分２２ｄへの第４電流Ｊ４を第２導電層２２に供給しつつ、第３磁性層１３を、第４電位Ｖ４に設定する。第４電位Ｖ４は、第２導電層２２の電位を基準にした電位である。第４電位Ｖ４が印加されているときは、例えば、第４磁性層１４の磁化１４Ｍは実質的に変化しない。第２素子５２Ｍ（第２積層体５２）において、第３ステップＳＴＰ３の後の状態（第３状態ＳＴ３）が維持される。
【００７４】
図５（ｄ）に示すように、第４ステップＳＴＰ４において、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は、第４電流Ｊ４を第２導電層２２に供給しつつ、第３磁性層１３を第３電位Ｖ３に設定する。これにより、第２素子５２Ｍ（第２積層体５２）は、第４状態ＳＴ４に変化する。例えば、第４磁性層１４の磁化１４Ｍは、第３ステップＳＴＰ３の後の状態から変化する。
【００７５】
上記の図５（ｂ）〜図５（ｄ）の動作では、第２素子５２Ｍ（第２積層体５２）を第３状態ＳＴ３にしておき、その後で、第１入力Ｉ１に応じて、第３状態ＳＴ３を維持させるか、または、第４状態ＳＴ４へのスイッチングが行われる。第４状態ＳＴ４へのスイッチングは、第２導電層２２に第４電流Ｊ４を供給して、第３磁性層１３の電位を第３電位Ｖ３または第４電位Ｖ４とすることで選択される。
【００７６】
実施形態において、第４部分２２ｄ及び第５部分２２ｅは、互いに入れ替えても良い。
【００７７】
図６（ａ）〜図６（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、制御回路７２で行われる第２動作を例示している。図６（ａ）は、第２動作の前の第２素子５２Ｍの状態（初期状態）を例示している。制御回路７２は、第２動作において、第３ステップＳＴＰ３及び第４ステップＳＴＰ４を実施する。
【００７８】
図６（ｂ）に示すように、第３ステップＳＴＰ３において、制御回路７２は、第４電流Ｊ４を第２導電層２２に供給しつつ、第３磁性層１３を第３電位Ｖ３に設定する。このとき、第２素子５２Ｍ（第２積層体５２）は、第４状態ＳＴ４となる。
【００７９】
図６（ｃ）に示すように、第４ステップＳＴＰ４において、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）のときに、制御回路７２は、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層１３を第４電位Ｖ４に設定する。この場合、第２素子５２Ｍ（第２積層体５２）において、第３ステップＳＴＰ３の後の状態（第４状態ＳＴ４）が維持される。
【００８０】
図６（ｄ）に示すように、第４ステップＳＴＰ４において、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）のときに、制御回路７２は、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層１３を第３電位Ｖ３に設定する。この場合、第２素子５２Ｍ（第２積層体５２）は、第３状態ＳＴ３に変化する。
【００８１】
上記の図６（ｂ）〜図６（ｄ）の動作では、第２素子５２Ｍ（第２積層体５２）を第４状態ＳＴ４にしておき、その後で、第１入力Ｉ１に応じて、第４状態ＳＴ４を維持させるか、または、第３状態ＳＴ３へのスイッチングが行われる。第３状態ＳＴ３へのスイッチングは、第２導電層２２に第３電流Ｊ３を供給して、第３磁性層１３の電位を第３電位Ｖ３または第４電位Ｖ４とすることで選択される。
【００８２】
以下、第２入力Ｉ２に基づいて行われる動作の例について説明する。第２入力Ｉ２は、例えば、「アクティベーション」に関する情報に対応する。
【００８３】
図７（ａ）〜図７（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
制御回路７２は、第１動作の後に第３動作をさらに実施する。第３動作は、例えば、第２入力Ｉ２に基づいて行われる。これらの図は、第３動作を例示している。これらの図の左側の図は、第３動作の前の状態（第１動作の後の状態）を例示している。これらの図の右側の図は、第３動作、及び、第３動作の後の状態を例示している。
【００８４】
図７（ａ）に示すように、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）である。このとき、第１素子５１Ｍは、第１状態ＳＴ１である。このとき、制御回路７２は、第３動作において、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を、第２電位Ｖ２に設定する。これにより、第１状態ＳＴ１（例えば”０”）が維持される。
【００８５】
図７（ｂ）に示すように、この場合も、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）である。このとき、第１素子５１Ｍは、第１状態ＳＴ１である。このとき、制御回路７２は、第３動作において、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を、第１電位Ｖ１に設定する。これにより、第２状態ＳＴ２（例えば”１”）が形成される。
【００８６】
図７（ｃ）に示すように、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）である。このとき、第１素子５１Ｍは、第２状態ＳＴ２である。このとき、制御回路７２は、第３動作において、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を、第２電位Ｖ２に設定する。これにより、第２状態ＳＴ２（例えば”１”）が維持される。
【００８７】
図７（ｄ）に示すように、この場合も、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）である。このとき、第１素子５１Ｍは、第２状態ＳＴ２である。このとき、制御回路７２は、第３動作において、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、第２電流Ｊ２を第１導電層２１に供給しつつ、第１磁性層１１を、第１電位Ｖ１に設定する。これにより、第２状態ＳＴ２（例えば”１”）が形成される。
【００８８】
このような動作により、第１素子５１Ｍ（及び第１積層体５１）において、図２（ａ）及び図２（ｂ）に例示した動作が行われる。
【００８９】
図８（ａ）〜図８（ｄ）は、第１実施形態に係る演算装置の動作を例示する模式図である。  
制御回路７２は、第２動作の後に第４動作をさらに実施する。第４動作は、例えば、第２入力Ｉ２に基づいて行われる。これらの図は、第４動作を例示している。これらの図の左側の図は、第４動作の前の状態（第２動作の後の状態）を例示している。これらの図の右側の図は、第４動作、及び、第４動作の後の状態を例示している。
【００９０】
図８（ａ）に示すように、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）である。このとき、第２素子５２Ｍは、第３状態ＳＴ３である。制御回路７２は、第４動作において、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層を、第４電位Ｖ４に設定する。第２素子５２Ｍにおいて、第３状態ＳＴ３（例えば”０”）が維持される。
【００９１】
図８（ｂ）に示すように、この場合も、第１入力Ｉ１が０及び１の上記の一方（例えば”０”）である。第２素子５２Ｍは、第３状態ＳＴ３である。制御回路７２は、第４動作において、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層１３を、第３電位Ｖ３に設定する。第２素子５２Ｍは、第３状態ＳＴ３（例えば”０”）である。
【００９２】
図８（ｃ）に示すように、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）である。このとき、第２素子５２Ｍは、第４状態ＳＴ４である。制御回路７２は、第４動作において、第２入力Ｉ２が０及び１の上記の他方（例えば”１”）のときに、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層を、第４電位Ｖ４に設定する。第２素子５２Ｍにおいて、第４状態ＳＴ４（例えば”１”）が維持される。
【００９３】
図８（ｄ）に示すように、この場合も、第１入力Ｉ１が０及び１の上記の他方（例えば”１”）である。第２素子５２Ｍは、第４状態ＳＴ４である。制御回路７２は、第４動作において、第２入力Ｉ２が０及び１の上記の一方（例えば”０”）のときに、第３電流Ｊ３を第２導電層２２に供給しつつ、第３磁性層１３を、第３電位Ｖ３に設定する。第２素子５２Ｍは、第４状態ＳＴ４（例えば”１”）に変化する。
【００９４】
このような動作により、第２素子５２Ｍ（及び第２積層体５２）において、図２（ａ）及び図２（ｂ）に例示した動作が行われる。
【００９５】
図８（ａ）〜図８（ｄ）に示す動作において、図７（ａ）〜図７（ｄ）に示す動作で第２入力Ｉ２の情報を反転（”０”と”１”とを互いに入れ替え）したときの動作が行われる。
【００９６】
例えば、第１素子５１Ｍにおいは、第１入力Ｉ１と第２入力Ｉ２との「ＯＲ」演算が行われる。第２素子５２Ｍにおいは、第１入力Ｉ１と、第２入力Ｉ２の反転と、の「ＡＮＤ」演算が行われる。
【００９７】
第２入力Ｉ２の反転信号は、例えば、制御回路７２で生成されても良い。制御回路７２は、第２入力Ｉ２の反転回路を含んでも良い。
【００９８】
以下、演算装置１１０の１つの例についてさらに説明する。
【００９９】
図９は、第１実施形態に係る演算装置を例示する模式図である。  
図９は、演算装置１１０のブロック図である。  
図９に示すように、演算装置１１０において、素子部５４及び回路部７０が設けられる。既に説明したように、素子部５４は、第１素子５１Ｍ及び第２素子５２Ｍを含む。回路部７０は、演算回路７１及び制御回路７２を含む。後述するように、複数の第１素子５１Ｍが設けられても良い。複数の第１素子５１Ｍは、第１素子群５１ＭＡＴに含まれる。複数の第２素子５２Ｍが設けられても良い。複数の第２素子５２Ｍは、第２素子群５２ＭＡＴに含まれる。例えば、複数の第１素子５１Ｍの数は、複数の第２素子５２Ｍの数と同じである。
【０１００】
この例では、演算装置１１０に、コントローラ６３Ｃ、ＷＬドライバ６３ＤＲ、ＷＬデコーダ６３ＤＥ、第１ＢＬドライバ６１ＤＲ、第２ＢＬドライバ６２ＤＲ、第１ＢＬデコーダ６１ＤＥ及び第２ＢＬデコーダ６２ＤＥが設けられる。コントローラ６３Ｃは、ＷＬドライバ６３ＤＲ、ＷＬデコーダ６３ＤＥ、第１ＢＬドライバ６１ＤＲ、第２ＢＬドライバ６２ＤＲ、第１ＢＬデコーダ６１ＤＥ及び第２ＢＬデコーダ６２ＤＥを制御する。これらのドライバ及びデコーダは、制御回路７２に含まれる。コントローラ６３Ｃが制御回路７２に含まれても良い。
【０１０１】
後述するように、第１ＢＬデコーダ６１ＤＥは、第１素子５１Ｍの第１導電層２１と電気的に接続される。後述するように、第２ＢＬデコーダ６２ＤＥは、第２素子５２Ｍの第２導電層２２と電気的に接続される。第１ＢＬデコーダ６１ＤＥは、第１導電層２１に第１電流Ｊ１または第２電流Ｊ２を供給する。第２ＢＬデコーダ６２ＤＥは、第２導電層２２に第３電流Ｊ３または第４電流Ｊ４を供給する。
【０１０２】
第１素子５１Ｍに第１ＢＬデコーダ６１ＤＥが電気的に接続される。第１ＢＬデコーダ６１ＤＥが第１ＢＬドライバ６１ＤＲと電気的に接続される。第１ＢＬドライバ６１ＤＲが第１データバッファ６１ＤＢと電気的に接続される。第１ＢＬデコーダ６１ＤＥ、第１ＢＬドライバ６１ＤＲ及び第１データバッファ６１ＤＢは、制御回路７２に含まれる。第１ＢＬデコーダ６１ＤＥにより、第１素子５１Ｍの第１磁性層１１の電位が制御される。
【０１０３】
第２素子５２Ｍに第２ＢＬデコーダ６２ＤＥが電気的に接続される。第２ＢＬデコーダ６２ＤＥが第２ＢＬドライバ６２ＤＲと電気的に接続される。第２ＢＬドライバ６２ＤＲが第２データバッファ６２ＤＢと電気的に接続される。第２ＢＬデコーダ６２ＤＥ、第２ＢＬドライバ６２ＤＲ及び第２データバッファ６２ＤＢは、制御回路７２に含まれる。第２ＢＬデコーダ６２ＤＥにより、第２素子５２Ｍの第３磁性層１３の電位が制御される。
【０１０４】
第１素子５１Ｍと第２素子５１Ｍとの間に、演算回路７１が設けられる。制御回路７２により、上記の動作が行われる。演算回路７１により、上記の演算結果（例えば第１信号ＳＧ１及び第２信号ＳＧ２）が出力される。
【０１０５】
図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る演算装置を例示する模式図である。  
図１０（ａ）に示すように、第１ＢＬデコーダ６１ＤＥに、導電層ドライバＣＬＤを介して電源ＷＤＶＵから電流が供給される。第１ＢＬデコーダ６１ＤＥに、別の導電層ドライバＣＬＤを介して電源ＢＷＤＶＵから電流が供給される。第１ＢＬデコーダ６１ＤＥに、ＢＬドライバＢＬＤを介して、第１バッファＢＦ１の出力が供給される。第１バッファＢＦ１に、例えば、第１入力Ｉ１及び第２入力Ｉ２に関するデータが供給される。
【０１０６】
この例では、１つの第１導電層２１に、複数の第１積層体５１が設けられる。第１ＢＬデコーダ６１ＤＥの出力の１つが、トランジスタを介して、第１導電層２１の第１部分２１ａと電気的に接続される。第１ＢＬデコーダ６１ＤＥの出力の別の１つが、トランジスタを介して、第１導電層２１の第２部分２１ｂと電気的に接続される。第１ＢＬデコーダ６１ＤＥの出力のさらに別の１つが、トランジスタＴＲ１を介して、複数の第１磁性層１１の１つと電気的に接続される。これらのトランジスタのそれぞれのゲートは、ＷＬデコーダ６３ＤＥと電気的に接続される。
【０１０７】
この例では、複数の第１導電層２１が、Ｘ軸方向及びＹ軸方向に沿って、マトリクス状に並ぶ。例えば、第１素子群５１ＭＡＴにおいて、複数の第１素子５１Ｍが、Ｘ軸方向及びＹ軸方向に沿って、マトリクス状に並ぶ。
【０１０８】
第２ＢＬデコーダ６２ＤＥに、導電層ドライバＣＬＤを介して電源ＷＤＶＬから電流が供給される。第２ＢＬデコーダ６２ＤＥに、別の導電層ドライバＣＬＤを介して電源ＢＷＤＶＬから電流が供給される。第２ＢＬデコーダ６２ＤＥに、ＢＬドライバＢＬＤを介して、第２バッファＢＦ２の出力が供給される。第２バッファＢＦ２に例えば、第１入力Ｉ１及び第２入力Ｉ２に関するデータが供給される。この例では、第２バッファＢＦ２は、インバータＩＮＶ（反転回路）を含む。例えば、第２バッファＢＦ２から、第１バッファＢＦ１からの出力に対して反転した信号（反転した情報）が出力される。
【０１０９】
この例では、１つの第２導電層２２に、複数の第２積層体５２が設けられる。第２ＢＬデコーダ６２ＤＥの出力の１つが、トランジスタを介して、第２導電層２２の第４部分２２ｄと電気的に接続される。第２ＢＬデコーダ６２ＤＥの出力の別の１つが、トランジスタを介して、第２導電層２２の第５部分２２ｅと電気的に接続される。第２ＢＬデコーダ６１ＤＥの出力のさらに別の１つが、トランジスタＴＲ２を介して、複数の第３磁性層１２の１つと電気的に接続される。これらのトランジスタのそれぞれのゲートは、ＷＬデコーダ６３ＤＥと電気的に接続される。
【０１１０】
この例では、複数の第２導電層２２が、Ｘ軸方向及びＹ軸方向に沿って、マトリクス状に並ぶ。例えば、第２素子群５２ＭＡＴにおいて、複数の第２素子５２Ｍが、Ｘ軸方向及びＹ軸方向に沿ってマトリクス状に並ぶ。
【０１１１】
ＷＬデコーダ６３ＤＥにＷＬドライバＷＬＤを介して、ＷＬ制御信号ＷＬが供給される。
【０１１２】
例えば、演算回路７１は、複数のセンスアンプＳＡを含む。複数のセンスアンプＳＡの１つは、トランジスタＴＲ１を介して、第１磁性層１１と電気的に接続される。複数のセンスアンプＳＡの１つは、第１磁性層１１と第１導電層２１との間の経路を含む第１経路ＣＰ１（図１（ａ）参照）の電気抵抗に対応する値（例えば、電気抵抗、電流及び電圧の少なくともいずれか）を検出可能である。
【０１１３】
複数のセンスアンプＳＡの１つは、トランジスタＴＲ２を介して、第３磁性層１３と電気的に接続される。複数のセンスアンプＳＡの１つは、第３磁性層１３と第２導電層２２との間の経路を含む第２経路ＣＰ２（図１（ａ）参照）の電気抵抗に対応する値（例えば、電気抵抗、電流及び電圧の少なくともいずれか）を検出可能である。
【０１１４】
第１入力Ｉ１及び第２入力Ｉ２に対応する状態が第１素子５１Ｍに形成される。第１素子５１Ｍに形成される状態は、例えば、「ＯＲ」の演算結果である。第１入力Ｉ１及び第２入力Ｉ２に対応する状態が、第２素子５２Ｍに形成される。第２素子５２Ｍに形成される状態は、例えば、第１入力Ｉ１と、第２入力Ｉ２の反転と、の「ＡＮＤ」の演算結果である。演算回路７１は、例えば、「ＸＮＯＲ」の演算結果を出力できる。
【０１１５】
上記の第１バッファＢＦ１及び第２バッファＢＦ２は、例えば、回路部７０に含まれる。第１バッファＢＦ１は、第１素子５１Ｍと電気的に接続される。第１バッファＢＦ１は、第１入力Ｉ１及び第２入力Ｉ２の少なくともいずれかを保存可能である。第２バッファＢＦ２は、第２素子５２Ｍと電気的に接続される。第２バッファＢＦ２は、第１入力Ｉ１及び第２入力Ｉ２の上記の少なくともいずれかを保存可能である。例えば、第２バッファＢＦ２は、第１バッファＢＦ１から出力される信号に対して反転した信号を出力可能である。例えば、第２バッファＢＦ２は、インバータＩＮＶを含んでも良い。
【０１１６】
図１０（ｂ）に示すように、実施形態に係る演算装置１１０ａにおいては、第２バッファＢＦ２と第２ＢＬデコーダ６２ＤＥとの間に設けられるＢＬドライバＢＬＤは、インバータＩＮＶを含む。これにより、例えば、第２ＢＬデコーダ６２ＤＥから、第１ＢＬデコーダ６１ＤＥからの出力に対して反転した信号（反転した情報）が出力される。
【０１１７】
このように、回路部７０は、第１素子５１Ｍと電気的に接続された第１回路（例えば、第１ＢＬデコーダ６１ＤＥなど）を含む。この第１回路は、第１入力Ｉ１及び第２入力Ｉ２の少なくともいずれかに応じた信号を出力可能である。回路部７０は、さらに、第２素子５２Ｍと電気的に接続された第２回路（例えば、第２ＢＬデコーダ６２ＤＥなど）を含む。この第２回路は、第１入力Ｉ１及び第２入力Ｉ２の上記の少なくともいずれかに応じた信号を出力可能である。例えば、上記の第２回路は、インバータＩＮＶを含む。例えば、第２回路から、第１回路からの出力に対して反転した信号（反転した情報）が出力される。
【０１１８】
図１１〜図１５は、第１実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、積層体（例えば、第１積層体５１及び第２積層体５２など）に保持されるデータの状態を例示している。１つの例において、第１積層体５１に保存されるデータは、第２磁性層１２の磁化１２Ｍの磁化の向きに対応する。１つの例において、第２積層体５２に保存されるデータは、第４磁性層１４の磁化１４Ｍの磁化の向きに対応する。
【０１１９】
例えば、図１１に例示する初期状態において、複数の積層体（例えば第１素子５１Ｍ及び第２素子５２Ｍ）に保存されるデータ（例えば値）は任意である。
【０１２０】
図１２に示すように、第１素子５１Ｍ及び第２素子５２Ｍに、ウェイトデータＷｍ，ｎを書き込む。この動作は、例えば、第１動作及び第２動作に対応する。図１２に示すように、例えば、演算回路７１から見て対称な位置に、同じ値が書き込まれることが望ましい。
【０１２１】
例えば、素子部５４は、複数の第１素子５１Ｍ、及び、複数の第２素子５２Ｍを含む。演算回路７１（例えばセンスアンプＳＡ）の少なくとも一部は、複数の第１素子５１Ｍの少なくとも一部と、複数の第２素子５２Ｍの少なくとも一部と、の間に設けられる。１以上の任意の整数を「Ｎ」とする。例えば、「Ｎ」は、複数の第１素子５１Ｍの数以下であり、複数の第２素子５２Ｍの数以下である。Ｎ番目の第１素子５１Ｍは、（Ｎ＋１）番目の第１素子５１Ｍと、演算回路７１と、の間にある。例えば、演算回路７１から、第１〜第Ｎ番目の第１素子５１Ｍが、この順で並ぶ。Ｎ番目の第２素子５２Ｍは、（Ｎ＋１）番目の第２素子５２Ｍと、演算回路７１と、の間にある。例えば、演算回路７１から、第１〜第Ｎ番目の第２素子５２Ｍがこの順で並ぶ。Ｎ番目の第１素子５１Ｍに対応する第１入力Ｉ１は、Ｎ番目の第２素子５２Ｍに対応する第１入力Ｉ１と同じである。
【０１２２】
図１３に示すように、第１バッファＢＦ１に第２入力Ｉ２（Ｉ１〜Ｉｍなど）を保存する。一方、第２バッファＢＦ２に第２入力Ｉ２の反転（ｘＩ１〜ｘＩｍなど）を保存する。例えば、第２バッファＢＦ２にインバータＩＮＶ（図１０（ａ）参照）が設けられることで、反転のデータが保存できる。
【０１２３】
図１４に示すように、演算を行うことにより、第１素子５１Ｍに、第１入力Ｉ１及び第２入力Ｉ２に関する「ＯＲ」の演算結果（値Ｏ１，１〜値Ｏｍ，ｎ）が保存される。演算においては、例えば、第１素子５１Ｍにおいて、第１導電層２１に第２電流Ｊ２を供給しつつ、第２入力Ｉ２に応じて、第１磁性層１１を第１電位Ｖ１または第２電位Ｖ２とする（図７（ａ）〜図７（ｄ）参照）。
【０１２４】
一方、図１４に示すように、演算を行うことにより、第２素子５２Ｍに、第１入力Ｉ１、及び、第２入力Ｉ２の反転に関する「ＡＮＤ」の演算結果（値Ａ１，１〜値Ａｍ，ｎ）が保存される。演算においては、例えば、第２素子５２Ｍにおいて、第２導電層２２に第３電流Ｊ３を供給しつつ、第２入力Ｉ２に応じて、第３磁性層１３を第３電位Ｖ３または第４電位Ｖ４とする（図８（ａ）〜図８（ｄ）参照）。
【０１２５】
図１５に示すように、演算回路７１において、第１素子５１Ｍの状態と、第２素子５２Ｍの状態と、に基づいて、第１信号ＳＧ１または第２信号ＳＧ２（信号Ｆ１，１〜Ｆｍ，１）が出力される。
【０１２６】
例えば、既に説明したように、演算回路７１は、第１素子５１Ｍが第１状態ＳＴ１で第２素子５２Ｍが第３状態ＳＴ３のとき、及び、第１素子５１Ｍが第２状態ＳＴ２で第２素子５２Ｍが第４状態ＳＴ４のときに第１信号ＳＧ１（例えば”１”）を出力する。例えば、演算回路７１は、第１素子５１Ｍが第２状態ＳＴ２で、第２素子５２Ｍが第３状態ＳＴ３のときに、第２信号ＳＧ２（例えば”０”）を出力する。
【０１２７】
例えば、図２（ｂ）に関して説明したように、第１素子５１Ｍの値と、第２素子５２Ｍの値と、の差が小さいとき（または差がないとき）に、演算回路７１から出力される信号７１Ｓは、第１信号ＳＧ１（例えば”１”）である。第１素子５１Ｍの値と、第２素子５２Ｍの値と、の差が大きいときに、演算回路７１から出力される信号７１Ｓは、第２信号ＳＧ２（例えば”０”）である。このような演算は、例えば、演算回路７１に設けられるセンスアンプＳＡで、第１素子５１Ｍから得られる信号と、第２素子５２Ｍから得られる信号と、の差を検出することで、行われる。
【０１２８】
さらに、第１素子５１Ｍの電気抵抗と、第２素子５２Ｍの電気抵抗と、において、オフセットを設けることで、上記の演算がより容易になる。
【０１２９】
図１６は、第１実施形態に係る演算装置を例示する模式図である。  
図１６の横軸は、電気抵抗Ｒｅ１である。縦軸は、分布Ｄｓ１である。図１６に示すように、例えば、第３電気抵抗Ｒ３は、第１電気抵抗Ｒ１と第２電気抵抗Ｒ２との間でも良い。例えば、第２電気抵抗Ｒ２は、第３電気抵抗Ｒ３と第４電気抵抗Ｒ４との間でも良い。
【０１３０】
例えば、第１積層体５１（例えば図１（ａ）参照）のＸ−Ｙ平面内の面積と、第２積層体５２（例えば図１（ａ）参照）のＸ−Ｙ平面内の面積と、を互いに異なることで、上記の電気抵抗の関係が得られる。
【０１３１】
図１６に示す例において、第１素子５１Ｍから得られる電気抵抗が、第２素子５２Ｍから得られる電気抵抗よりも高い場合に、演算回路７１は第２信号ＳＧ２（例えば”０”）を出力する。例えば、第１素子５１Ｍから得られる電気抵抗が、第２素子５２Ｍから得られる電気抵抗と同じ場合、または、第２素子５２Ｍから得られる電気抵抗よりも低い場合に、演算回路７１は第１信号ＳＧ１（例えば”１”）を出力する。
【０１３２】
このように、複数の素子の電気抵抗に、オフセットを付与することで、演算回路７１における第１信号ＳＧ１または２信号ＳＧ２の出力の生成が容易になる。
【０１３３】
上記のオフセットは、演算回路７１において作られても良い。以下、オフセットに関するいくつかの例について説明する。  
図１７は、第１実施形態に係る演算装置の一部を例示する模式図である。  
これらの図は、演算回路７１の例を示している。
【０１３４】
図１７に示すように、演算装置１１１において、演算回路７１は、例えば、第１入力端子ＩＮ１に流れる電流と、第２入力端子ＩＮ２に流れる電流と、の差を読み出す。第１入力端子ＩＮ１は、第１経路ＣＰ１（図１（ａ）参照）と電気的に接続される。第２入力端子ＩＮ２は、第２経路ＣＰ２（図１（ａ）参照）と電気的に接続される。この例では、第２入力端子ＩＮ２に抵抗ＲＯが接続される。これにより、第１素子５１Ｍから得られる電流と、第２素子５２Ｍから得られる電流と、においてオフセットが生成される。
【０１３５】
このように、この例では、演算回路７１は、第１経路ＣＰ１と電気的に接続された第１センス回路ＳＥＮ１と、第２経路ＣＰ２と電気的に接続された第２センス回路ＳＥＮ２と、を含む。第１センス回路ＳＥＮ１に含まれる回路の抵抗は、第２センス回路ＳＥＮ２に含まれる回路の抵抗と異なる。この例では、抵抗ＲＯが設けられることにより、これらの回路の抵抗が互いに異なる。例えば、図１６に関して説明した電気抵抗に対応する関係が得られる。
【０１３６】
この例では、センス回路ＳＥＮにリード電圧Ｖｒｅａｄが供給される。第１センス回路ＳＥＮ１及び第２センス回路ＳＥＮ２が、接地電位（または例えば電圧Ｖｓｓ）と電気的に接続される。例えば、出力ＯＵＴまたは出力ＯＵＴＢに、第１入力端子ＩＮ１に流れる電流と、第２入力端子ＩＮ２に流れる電流と、の差に応じた信号が出力される。
【０１３７】
図１８（ａ）〜図１８（ｃ）は、第１実施形態に係る演算装置の一部を例示する模式図である。  
図１８（ａ）に示すように、演算装置１１２において、演算回路７１は、第１センス回路ＳＥＮ１及び第２センス回路ＳＥＮ２と、を含む。第１センス回路ＳＥＮ１は、回路ＳＥＮＡ１及び第１トランジスタＭ１を含む。第２センス回路ＳＥＮ２は、回路ＳＥＮＡ２及び第２トランジスタＭ２を含む。
【０１３８】
回路ＳＥＮＡ１のゲートに第１トランジスタＭ１が接続される。回路ＳＥＮＡ２のゲートに第２トランジスタＭ２が接続される。第１トランジスタＭ１の他端は、第１素子５１Ｍ（第１経路ＣＰ１）を介して、接地電位（または例えば電圧Ｖｓｓ）と電気的に接続される。第１トランジスタＭ１に第１リード電流Ｉｒｅａｄ１が流れる。第２トランジスタＭ２の他端は、第２素子５２Ｍ（第２経路ＣＰ２）を介して、接地電位（または例えば電圧Ｖｓｓ）と電気的に接続される。第２トランジスタＭ２に第２リード電流Ｉｒｅａｄ２が流れる。第１トランジスタＭ１のゲート及び第２トランジスタＭ２のゲートにクランプ電圧Ｖｃｌａｍｐが供給される。
【０１３９】
図１８（ｂ）は、第１トランジスタＭ１を例示している。第１トランジスタＭ１は、第１半導体層ＳＬ１に設けられた第１ソースＳ１及び第１ドレインＤ１、第１絶縁膜ＩＬ１、及び、第１ゲートＧ１を含む。第１トランジスタＭ１は、第１ゲート幅ｗ１を有する。第１ゲート幅ｗ１は、例えば、第１ソースＳ１から第１ドレインＤ１への方向と交差する方向に沿う、第１ゲートＧ１の長さに対応する。
【０１４０】
図１８（ｃ）は、第２トランジスタＭ２を例示している。第２トランジスタＭ２は、第２半導体層ＳＬ２に設けられた第２ソースＳ２及び第２ドレインＤ２、第２絶縁膜ＩＬ２、及び、第２ゲートＧ２を含む。第２トランジスタＭ２は、第２ゲート幅ｗ２を有する。第２ゲート幅ｗ２は、例えば、第２ソースＳ２から第２ドレインＤ２への方向と交差する方向に沿う、第２ゲートＧ２の長さに対応する。
【０１４１】
実施形態において、第１ゲート幅ｗ１は、第２ゲート幅ｗ２よりも広い。これにより、第２トランジスタＭ２の抵抗（オン抵抗）は、第１トランジスタＭ１の抵抗（オン抵抗）よりも高くなる。例えば、第２経路ＣＰ２の抵抗が、第１経路ＣＰ１の抵抗よりも高くなり、オフセットが生じる。これにより、例えば、図１６に関して説明した電気抵抗に対応する関係が得られる。
【０１４２】
図１９は、第１実施形態に係る演算装置の一部を例示する模式図である。  
図１９に示すように、演算装置１１３において、演算回路７１は、第１センス回路ＳＥＮ１及び第２センス回路ＳＥＮ２と、を含む。第１センス回路ＳＥＮ１は、回路ＳＥＮＡ１及び第１トランジスタＭ１を含む。第２センス回路ＳＥＮ２は、回路ＳＥＮＡ２及び第２トランジスタＭ２を含む。
【０１４３】
この例では、第１トランジスタＭ１の第１ゲートＧ１に印加される第１クランプ電圧Ｖｃｌａｍｐ１が、第２トランジスタＭ２の第２ゲートＧ２に印加される第２クランプ電圧Ｖｃｌａｍｐ２とは異なる。例えば、第１クランプ電圧Ｖｃｌａｍｐ１は、第２クランプ電圧Ｖｃｌａｍｐ２よりも高い。これにより、例えば、第２経路ＣＰ２の抵抗が、第１経路ＣＰ１の抵抗よりも高くなり、オフセットが生じる。これにより、例えば、図１６に関して説明した電気抵抗に対応する関係が得られる。
【０１４４】
このように、演算回路７１は、第１経路ＣＰ１と電気的に接続された第１センス回路ＳＥＮ１と、第２経路ＣＰ２と電気的に接続された第２センス回路ＳＥＮ２と、オフセット電圧回路（第１クランプ電圧Ｖｃｌａｍｐ１用の回路、及び、第２クランプ電圧Ｖｃｌａｍｐ２用の回路の少なくともいずれか）と、を含む。オフセット電圧回路は、１センス回路ＳＥＮ１及び第２センス回路ＳＥＮ２の少なくともいずれかに接続される。オフセット電圧回路による電圧（第１クランプ電圧Ｖｃｌａｍｐ１用の回路、または、第２クランプ電圧Ｖｃｌａｍｐ２用の回路の少なくともいずれか）は、互いに異なる。
【０１４５】
図２０は、第１実施形態に係る演算装置の一部を例示する模式図である。  
図２０に示すように、演算装置１１４において、演算回路７１として、電圧センス型のリード回路が用いられても良い。
【０１４６】
図２１（ａ）及び図２１（ｂ）は、第１実施形態に係る演算装置の一部を例示する模式図である。  
図２１（ａ）に示すように、演算装置１１５において、演算回路７１として、電圧センス型のセンスアンプＳＡが用いられる。この例では、センスアンプＳＡは、第１経路ＣＰ１及び第２経路ＣＰ２と電気的に接続される。この例では、第１経路ＣＰ１に第１キャパシタＣ１が電気的に接続される。第２経路ＣＰ２に第２キャパシタＣ２が電気的に接続される。これらのキャパシタは、センスアンプＳＡが読み出す電圧を保持する。この例では、これらのキャパシタの電気容量が、互いに異なる。例えば、第１キャパシタＣ１の電気容量が第２キャパシタＣ２の電気容量よりも大きい。これにより、例えば、図１６に関して説明した電気抵抗に対応する関係が得られる。
【０１４７】
この場合、図２１（ｂ）に示すように、センスアンプＳＡには、オフセットの無い回路を用いても良い。
【０１４８】
図１３〜図１５に関して説明した動作においては、複数の第１素子５１Ｍ及び複数の第２素子５２Ｍの全体で、一括して演算が行われる。この場合、例えば、ライトドライバから素子部５４に供給される電流が大きい。
【０１４９】
実施形態において、複数の第１素子５１Ｍの一部のグループ、及び、複数の第２素子５２Ｍの一部のグループで、演算が行われても良い。例えば、ライトドライバから素子部５４に供給される電流を小さくできる。以下、このような動作の例について説明する。
【０１５０】
図２２〜図２５は、第１実施形態に係る演算装置の動作を例示する模式図である。  
図２２は、第１素子５１Ｍ及び第２素子５２Ｍに、ウェイトデータＷｍ，ｎを書き込んだ後の動作を例示している。図２２に示すように、第１バッファＢＦ１に第２入力Ｉ２（Ｉ１〜Ｉｍなど）を保存する。一方、第２バッファＢＦ２に第２入力Ｉ２の反転（ｘＩ１〜ｘＩｍなど）を保存する。
【０１５１】
図２３に示すように、１行目のロウを活性化して、第１素子５１Ｍの１行目で「ＯＲ」演算を行う。一方、１行目のロウを活性化して、第２素子５２Ｍの１行目で「ＡＮＤ」演算を行う。
【０１５２】
図２４に示すように、２行目のロウを活性化して、第１素子５１Ｍの２行目で「ＯＲ」演算を行う。一方、２行目のロウを活性化して、第２素子５２Ｍの２行目で「ＡＮＤ」演算を行う。
【０１５３】
その後、順次、活性化するロウを変更して、演算を行う。図２５に示すように、最後の行のロウを活性化して、演算を行う。これにより、複数の第１素子５１Ｍ及び複数の第２素子５２Ｍの全体での演算が終了する。この方法においては、電流を小さくできる。
【０１５４】
例えば、図１１〜図１５に関して説明した例では、第１入力Ｉ１は、「ウェイト」に対応する。第２入力Ｉ２は、「アクティベーション」に対応する。以下に説明するように、これらの入力が互いに入れ替えられても良い。
【０１５５】
（第２実施形態）  
本実施形態においては、第１入力Ｉ１が、「アクティベーション」に対応し、第２入力Ｉ２が、「ウェイト」に対応する。
【０１５６】
図２６〜図３０は、第２実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、積層体（例えば、第１積層体５１及び第２積層体５２など）に保持されるデータの状態を例示している。例えば、図２６に例示する初期状態において、複数の積層体（例えば第１素子５１Ｍ及び第２素子５２Ｍ）に保存されるデータ（例えば値）は任意である。
【０１５７】
図２７に示すように、第１素子５１Ｍ及び第２素子５２Ｍに、アクティベーションデータＩｍ，ｎ（入力データ）を書き込む。この動作は、例えば、第１動作及び第２動作に対応する。図２７に示すように、例えば、演算回路７１から見て対称な位置に、同じ値が書き込まれることが望ましい。
【０１５８】
図２８に示すように、第１バッファＢＦ１に第２入力Ｉ２（Ｗ１〜Ｗｍなど）を保存する。一方、第２バッファＢＦ２に第２入力Ｉ２の反転（ｘＷ１〜ｘＷｍなど）を保存する。
【０１５９】
図２９に示すように、演算を行うことにより、第１素子５１Ｍに、第１入力Ｉ１及び第２入力Ｉ２に関する「ＯＲ」の演算結果（値Ｏ１，１〜値Ｏｍ，ｎ）が保存される。演算において、例えば、第１素子５１Ｍにおいて、第１導電層２１に第２電流Ｊ２を供給しつつ、第２入力Ｉ２に応じて、第１磁性層１１を第１電位Ｖ１または第２電位Ｖ２とする。
【０１６０】
一方、図２９に示すように、演算を行うことにより、第２素子５２Ｍに、第１入力Ｉ１、及び、第２入力Ｉ２の反転に関する「ＡＮＤ」の演算結果（値Ａ１，１〜値Ａｍ，ｎ）が保存される。演算においては、例えば、第２素子５２Ｍにおいて、第２導電層２２に第３電流Ｊ３を供給しつつ、第２入力Ｉ２に応じて、第３磁性層１３を第３電位Ｖ３または第４電位Ｖ４とする。
【０１６１】
図３０に示すように、演算回路７１において、第１素子５１Ｍの状態と、第２素子５２Ｍの状態と、に基づいて、第１信号ＳＧ１または第２信号ＳＧ２（信号Ｆ１，１〜Ｆｍ，１）が出力される。
【０１６２】
この場合も、演算回路７１は、第１素子５１Ｍが第１状態ＳＴ１で第２素子５２Ｍが第３状態ＳＴ３のとき、及び、第１素子５１Ｍが第２状態ＳＴ２で第２素子５２Ｍが第４状態ＳＴ４のときに第１信号ＳＧ１（例えば”１”）を出力する。例えば、演算回路７１は、第１素子５１Ｍが第２状態ＳＴ２で第２素子５２Ｍが第３状態ＳＴ３のときに、第２信号ＳＧ２（例えば”０”）を出力する。
【０１６３】
（第３実施形態）  
以下、第３実施形態に係る演算装置のいくつかの例について説明する。  
図３１は、第３実施形態に係る演算装置を例示する模式図である。  
図３１に示すように、演算装置１３０は、ＸＮＯＲ演算回路５５を含む。ＸＮＯＲ演算回路５５は、例えば、第１実施形態及び第２実施形態に関して説明した構成を有する。ＸＮＯＲ演算回路５５は、上記の素子部５４及び上記の演算回路７１を含む。ＸＮＯＲ演算回路５５は、上記の動作を実施可能である。
【０１６４】
演算装置１３０は、計算機システムの例の１つである。例えば、演算装置１３０は、複数の演算要素ＰＥ（例えばProcessor Element）を含む。例えば、メモリコントローラ５６により、ＸＮＯＲ演算回路５５及び演算要素ＰＥが制御される。
【０１６５】
この例では、複数の演算要素ＰＥ、メモリコントローラ５６及びＸＮＯＲ演算回路５５は、１つのチップに設けられる。このチップは、例えばプロセッサチップである。このプロセッサチップにおいて、例えば、ＤＮＮ（Deep Neural Network）などの計算が実施できる。
【０１６６】
この例では、演算装置１３０は、メモリ５７（例えばＤＲＡＭ）をさらに含む。メモリ５７（例えばＤＲＡＭ）は、例えば、ウェイトに関するデータ、アクティベーション（入力）に関するデータ、及び、出力データなどを保存できる。
【０１６７】
演算要素ＰＥは、例えば、ＤＮＮにおける「畳み込み演算」（Convolution）において、積演算以外の、和演算、活性化演算、及び、Batch Normalization処理の少なくともいずれかなどを行う。
【０１６８】
図３２（ａ）〜図３２（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、演算装置１３０における動作を例示している。図３２（ａ）に示すように、メモリ５７から、ウェイトデータＷをＸＮＯＲ演算回路５５に供給する。
【０１６９】
図３２（ｂ）に示すように、メモリ５７から、アクティベーション（例えば入力）に関するデータＩをＸＮＯＲ演算回路５５に供給する。
【０１７０】
図３２（ｃ）に示すように、ＸＮＯＲ演算回路５５による演算結果（例えば積演算）は、例えば、メモリコントローラ５６介して、複数の演算要素ＰＥに供給される。演算要素ＰＥにおいて、和演算、活性化演算、及び、Batch Normalization処理などが行われる。
【０１７１】
図３２（ｄ）に示すように、計算結果がメモリ５７に保存される。
【０１７２】
図３３は、第３実施形態に係る演算装置を例示する模式図である。  
図３３に示すように、演算装置１３１においては、複数の演算要素ＰＥ、メモリコントローラ５６、ＸＮＯＲ演算回路５５及びメモリ５７（例えばＤＲＡＭ）に加えて、バッファ回路５５Ｂをさらに含む。バッファ回路５５Ｂは、例えば、アクティベーション（例えば入力）に関するデータを保存可能である。
【０１７３】
例えば、ＤＮＮの演算においては、同じのアクティベーションデータ（例えば、入力データ）に関して、複数のウェイトデータを用いた演算（例えば、「畳み込み演算」）を行う場合がある。例えば、入力データは、再利用可能である。入力データをバッファ回路５５Ｂに保存することにより、例えば、メモリ５７とプロセッサとの間のデータ転送量を少なくすることができる。
【０１７４】
図３４（ａ）〜図３４（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、演算装置１３１における動作を例示している。図３４（ａ）に示すように、メモリ５７から、ウェイトデータＷをＸＮＯＲ演算回路５５に供給する。一方、メモリ５７から、アクティベーション（例えば入力）に関するデータＩをバッファ回路５５Ｂに供給する。
【０１７５】
図３４（ｂ）に示すように、バッファ回路５５Ｂから、アクティベーション（例えば入力）に関するデータＩをＸＮＯＲ演算回路５５に転送する。そして、ＸＮＯＲ演算回路５５で、ＸＮＯＲ演算を行う。
【０１７６】
図３４（ｃ）に示すように、ＸＮＯＲ演算回路５５による演算結果（例えば積演算）は、例えば、メモリコントローラ５６介して、複数の演算要素ＰＥに供給される。演算要素ＰＥにおいて、和演算、活性化演算、及び、Batch Normalization処理などが行われる。
【０１７７】
図３４（ｄ）に示すように、計算結果の少なくとも一部がメモリ５７に保存される。バッファ回路５５Ｂに空き容量がある場合は、計算結果の少なくとも一部がバッファ回路５５Ｂに保存されても良い。バッファ回路５５Ｂに保存された、計算結果の少なくとも一部が、後の計算に用いられても良い。
【０１７８】
図３５は、第３実施形態に係る演算装置を例示する模式図である。  
図３５に示すように、演算装置１３２においては、複数の演算要素ＰＥ、複数のＸＮＯＲ演算回路５５及びメモリコントローラ５６に加えて、バッファ部５８が設けられている。この例では、メモリ５７（例えばＤＲＡＭ）がさらに設けられている。
【０１７９】
この例では、複数の演算要素ＰＥのそれぞれに対応して、ＸＮＯＲ演算回路５５が設けられる。バッファ部５８は、例えば、ウェイトデータ、アクティベーションデータ（例えば入力データ）、及び、出力データの少なくともいずれかを保存可能である。バッファ部５８は、例えば、半導体（例えばシリコン）に基づくＳＲＡＭにより形成できる。バッファ部５８は、例えば、磁性層に基づく磁気メモリにより形成できる。バッファ部５８は、例えば、上記の第１積層体５１と同様の構成を有するメモリ素子を含んでも良い。
【０１８０】
図３６（ａ）〜図３６（ｄ）は、第３実施形態に係る演算装置の動作を例示する模式図である。  
これらの図は、演算装置１３２における動作を例示している。図３６（ａ）に示すように、バッファ部５８から、ウェイトデータＷをＸＮＯＲ演算回路５５に供給する。
【０１８１】
図３６（ｂ）に示すように、バッファ部５８から、アクティベーション（例えば入力）に関するデータＩをＸＮＯＲ演算回路５５に転送する。そして、ＸＮＯＲ演算回路５５で、ＸＮＯＲ演算を行う。
【０１８２】
図３６（ｃ）に示すように、ＸＮＯＲ演算回路５５による演算結果（例えば積演算）は、例えば、演算要素ＰＥに供給される。演算要素ＰＥにおいて、和演算、活性化演算、及び、Batch Normalization処理などが行われる。
【０１８３】
図３６（ｄ）に示すように、計算結果の少なくとも一部がバッファ部５８に保存される。計算結果の少なくとも一部がメモリ５７に保存されても良い。
【０１８４】
図３７は、第３実施形態に係る演算装置を例示する模式図である。  
図３７に示すように、演算装置１３３においては、複数の演算要素ＰＥ、複数のＸＮＯＲ演算回路５５及びメモリコントローラ５６に加えて、第１バッファ部５８ａ及び第２バッファ部５８ｂが設けられている。
【０１８５】
第１バッファ部５８ａに、例えば、ウェイトデータが保存される。第２バッファ部５８ｂに、例えば、アクティベーションデータ（例えば入力データ）または、入出力データが保存される。例えば、ＤＮＮのウェイトデータの量は、入出力データの量よりも多い。第１バッファ部５８ａは、例えば、磁性層に基づく磁気メモリを含んでも良い。第２バッファ部５８ｂは、例えば、半導体（例えばシリコン）に基づくＳＲＡＭを含んでも良い。
【０１８６】
図３８は、第３実施形態に係る演算装置を例示する模式図である。  
図３８に示すように、演算装置１３４においては、第１バッファ部５８ａ用のコントローラ５６ａ、及び、第２バッファ部５８ｂ用のコントローラ５６ｂが設けられる。さらに、コントローラ５６ａにプリフェッチバッファ５８ｃが設けられている。
【０１８７】
例えば、第１バッファ部５８ａとして磁気メモリを用い、第２バッファ部５８ｂとしてＳＲＡＭを用いたときに、第１バッファ部５８ａの動作速度が、第２バッファ部５８ｂの動作速度よりも遅い場合がある。
【０１８８】
例えば、ＤＮＮなどの演算において、演算が規則的である場合がある。例えば、後の演算で用いられるデータのアドレスが、事前に特定できる場合がある。このような場合において、プリフェッチバッファ５８ｃに、第１バッファ部５８ａのデータを予め保存する。例えば、出力データをプリフェッチしておく。これにより、第１バッファ部５８ａの動作が遅い場合にも、全体の計算時間が長くなることが抑制できる。
【０１８９】
例えば、ニューラルネットワーク演算を多層化した深層ニューラルネットによって、計算機による認識の精度が向上する。深層ニューラルネットによる学習または推論に関する研究開発が行われる。深層学習においては、多くの重みデータを用いて多量の演算が行われる。このような演算において、遅延が生じる。エネルギーが大きくなる。
【０１９０】
実施形態によれば、例えば、深層学習における演算を、高速化できる。例えば、低エネルギー化できる。
【０１９１】
例えば、「畳み込み演算」を用いたニューラルネットワークは、画像認識タスクにおいて優れた性能を示す。「畳み込み演算」では、重みデータと、特徴マップデータと、を用いて、積和演算を順次実行する。積和演算の演算量を削減する技術として、重みデータ、または、演算の中間データの低ビット化が有効であると考えられる。例えば、値は、通常は、３２ｂｉｔの浮動小数点で表現される。ｂｉｔ数を削減することで、データ量または演算量を削減することができる。例えば、データを１ｂｉｔに削減する手法が考えられる。データを１ｂｉｔ化することにより、積和演算の積演算は、ＸＮＯＲゲートで実行できる。
【０１９２】
実施形態においては、例えば、磁気メモリを使用した演算装置に関する。例えば、１ｂｉｔの重みデータ及び１ｂｉｔの入力データと、を用いるNeural Network演算器が用いられる。例えば、２つの磁気メモリ（積層体）に同じのウェイトデータＷを書き込む。２つの磁気メモリの１つにデータＩ（入力データ）をビット線に印加しながら、一方の向きの電流を導電層に供給する。これにより、Ｗ（ＯＲ）Ｉが演算される。２つの磁気メモリの別の１つにデータＩをビット線に印加しながら、別の向きの電流を導電層に供給する。これにより、Ｗ（ＡＮＤ）Ｉが演算される。さらに、Ｗ（ＯＲ）Ｉと、Ｗ（ＡＮＤ）Ｉと、の（ＸＯＲ）が演算される。
【０１９３】
実施形態において、複数のロウを同時に活性化しても良い。例えば、多数のＸＮＯＲ演算を並列で行っても良い。
【０１９４】
複数の磁気メモリのリード回路（例えば演算回路７１）において、一方の入力にＡ（ＯＲ）Ｉのデータを入力し、他方の入力に、Ａ（ＡＮＤ）Ｉのデータが入力される。一方の入力の抵抗状態の１つが、他方の入力の２つの抵抗状態の間でも良い。例えば、オフセットが設けられても良い。
【０１９５】
例えば、複数の磁気メモリへのウェイトデータの書き込みにおいて、リード回路から見て、対称の位置に、同じデータが書き込まれても良い。
【０１９６】
複数のＸＮＯＲ演算回路５５が設けられても良い。ＸＮＯＲ演算回路５５の出力の和演算及び活性化演算を行う演算要素ＰＥが設けられても良い。複数の演算要素ＰＥが設けられても良い。
【０１９７】
演算装置にバッファが設けられても良い。バッファは、例えば、磁気メモリを含んでも良い。バッファは、例えば、半導体メモリ（例えばＳＲＡＭ）を含んでも良い。
【０１９８】
演算装置は、プリフェッチバッファ５８ｃを含んでも良い。プリフェッチバッファ５８ｃは、例えば、磁気メモリによるバッファから読み出されるデータを保存しても良い。
【０１９９】
実施形態は、以下の構成（例えば技術案）を含んでも良い。  
（構成１）  
第１素子及び第２素子を含む素子部と、
演算回路を含む回路部と、
を備え、
前記第１素子は、第１導電層及び第１積層体を含み、前記第１導電層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含み、前記第１積層体は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を含み、前記第１部分から前記第２部分への方向は前記第３部分から前記第１磁性層への方向と交差し、
前記第２素子は、第２導電層及び第２積層体を含み、前記第２導電層は、第４部分と、第５部分と、前記第４部分と前記第５部分との間の第６部分と、を含み、前記第２積層体は、第３磁性層と、前記第６部分と前記第３磁性層との間に設けられた第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２非磁性層と、を含み、前記第４部分から前記第５部分への方向は前記第６部分から前記第３磁性層への方向と交差し、
前記第１磁性層の電位、及び、前記第１導電層に流れる電流の向きに応じて前記第１素子は第１状態または第２状態となり、前記第１磁性層と前記第１導電層との間の経路を含む第１経路の、前記第１状態における第１電気抵抗は、前記第１経路の、前記第２状態における第２電気抵抗よりも低く、
前記第３磁性層の電位、及び、前記第２導電層に流れる電流の向きに応じて前記第２素子は第３状態または第４状態となり、前記第３磁性層と前記第２導電層との間の経路を含む第２経路の、前記第３状態における第３電気抵抗は、前記第２経路の、前記第４状態における第４電気抵抗よりも低く、
前記演算回路は、前記第１素子が前記第１状態で前記第２素子が前記第３状態のとき及び前記第１素子が前記第２状態で前記第２素子が前記第４状態のときに第１信号を出力し、
前記演算回路は、前記第１素子が前記第２状態で前記第２素子が前記第３状態のときに第２信号を出力する、演算装置。
【０２００】
（構成２）  
前記回路部は制御回路をさらに備え、
前記制御回路は、第１入力及び第２入力を取得し、
前記第１入力が０及び１の一方で前記第２入力が０及び１の一方のときに、前記制御回路は前記第１素子を前記第１状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の他方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の他方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第１素子を前記第２状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第２素子を前記第３状態とし、
前記第１入力が０及び１の前記一方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第２素子を前記第３状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記他方のときに、前記制御回路は前記第２素子を前記第４状態とし、
前記第１入力が０及び１の前記他方で前記第２入力が０及び１の前記一方のときに、前記制御回路は前記第２素子を前記第３状態とする、構成１記載の演算装置。
【０２０１】
（構成３）  
前記制御回路は、第１動作を実施し、
前記制御回路は、前記第１動作において、第１ステップと、前記第１ステップの後の第２ステップとを実施し、
前記第１ステップにおいて、前記制御回路は、前記第１部分から前記第２部分への第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第１電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第２部分から前記第１部分への第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第２電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、構成２記載の演算装置。
【０２０２】
（構成４）  
前記制御回路は、第１動作を実施し、
前記制御回路は、前記第１動作において、第１ステップと、前記第１ステップの後の第２ステップとを実施し、
前記第１ステップにおいて、前記制御回路は、前記第２部分から前記第１部分への第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第１電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第１部分から前記第２部分への第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１導電層の電位を基準にした第２電位に設定し、
前記第２ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第１電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、構成２記載の演算装置。
【０２０３】
（構成５）  
前記制御回路は、第２動作を実施し、
前記制御回路は、前記第２動作において、第３ステップと、前記第３ステップの後の第４ステップとを実施し、
前記第３ステップにおいて、前記制御回路は、前記第４部分から前記第５部分への第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第３電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第５部分から前記第４部分への第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第４電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、構成３または４に記載の演算装置。
【０２０４】
（構成６）  
前記制御回路は、第２動作を実施し、
前記制御回路は、前記第２動作において、第３ステップと、前記第３ステップの後の第４ステップとを実施し、
前記第３ステップにおいて、前記制御回路は、前記第５部分から前記第２部分への第４電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第３電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記他方のときに、前記第４部分から前記第５部分への第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第２導電層の電位を基準にした第４電位に設定し、
前記第４ステップにおいて、前記制御回路は、前記第１入力が０及び１の前記一方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、構成３または４に記載の演算装置。
【０２０５】
（構成７）  
前記制御回路は、前記第１動作の後の第３動作をさらに実施し、
前記制御回路は、前記第３動作において、前記第２入力が０及び１の前記一方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第２電位に設定し、
前記制御回路は、前記第３動作において、前記第２入力が０及び１の前記他方のときに、前記第２電流を前記第１導電層に供給しつつ、前記第１磁性層を、前記第１電位に設定する、構成６記載の演算装置。
【０２０６】
（構成８）  
前記制御回路は、前記第２動作の後の第４動作を実施し、
前記制御回路は、前記第４動作において、前記第２入力が０及び１の前記他方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第４電位に設定する、
前記制御回路は、前記第４動作において、前記第２入力が０及び１の前記一方のときに、前記第３電流を前記第２導電層に供給しつつ、前記第３磁性層を、前記第３電位に設定する、構成７記載の演算装置。
【０２０７】
（構成９）  
前記素子部は、複数の前記第１素子、及び、複数の前記第２素子を含み、
前記演算回路の少なくとも一部は、前記複数の第１素子の少なくとも一部と、前記複数の第２素子の少なくとも一部と、の間に設けられ、
１以上の任意の整数であるＮにおいて、Ｎ番目の前記第１素子は、（Ｎ＋１）番目の前記第１素子と、前記演算回路と、の間にあり、
Ｎ番目の前記第２素子は、（Ｎ＋１）番目の前記第２素子と、前記演算回路と、の間にあり、
前記Ｎ番目の前記第１素子に対応する前記第１入力は、前記Ｎ番目の前記第２素子に対応する前記第１入力と同じである、構成１〜８のいずれか１つに記載の演算装置。
【０２０８】
（構成１０）  
前記第３電気抵抗は、前記第１電気抵抗と前記第２電気抵抗との間であり、前記第２電気抵抗は、前記第３電気抵抗と前記第４電気抵抗との間である、構成１〜９のいずれか１つに記載の演算装置。
【０２０９】
（構成１１）  
前記演算回路は、
前記第１経路と電気的に接続された第１センス回路と、
前記第２経路と電気的に接続された第２センス回路と、
を含み、
前記第１センス回路に含まれる回路の抵抗が、前記第２センス回路に含まれる回路の抵抗と異なる、構成１〜９のいずれか１つに記載の演算装置。
【０２１０】
（構成１２）  
前記演算回路は、
前記第１経路と電気的に接続された第１センス回路と、
前記第２経路と電気的に接続された第２センス回路と、
を含み、
前記第１センス回路に含まれるトランジスタのゲート幅が、前記第２センス回路のトランジスタのゲート幅と異なる、構成１〜９のいずれか１つに記載の演算装置。
【０２１１】
（構成１３）  
前記演算回路は、
前記第１経路と電気的に接続された第１センス回路と、
前記第２経路と電気的に接続された第２センス回路と、
前記第１センス回路及び第２センス回路の少なくともいずれかに接続されたオフセット電圧回路と、
を含む、構成１〜９のいずれか１つに記載の演算装置。
【０２１２】
（構成１４）  
前記第１素子は、複数の前記第１積層体を含み、
前記第２素子は、複数の前記第２積層体を含む、構成１〜１２のいずれか１つに記載の演算装置。
【０２１３】
（構成１５）  
前記複数の前記第１積層体の数は、前記複数の前記第２積層体の数と同じである、構成１４記載の演算装置。
【０２１４】
（構成１６）
前記第１導電層及び第２導電層の少なくともいずれかは、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｃｕ及びＡｇよりなる群から選択された少なくとも１つを含む、構成１〜１５のいずれか１つに記載の演算装置。
【０２１５】
（構成１７）
前記回路部は、前記第１入力及び前記第２入力の少なくともいずれかを保存可能なバッファ部をさらに含み、
前記バッファ部は、半導体を含む、構成２〜８のいずれか１つに記載の演算装置。
【０２１６】
（構成１８）
前記回路部は、
前記第１素子と電気的に接続され、前記第１入力及び前記第２入力の少なくともいずれかを保存可能な第１バッファと、
前記第２素子と電気的に接続され、前記第１入力及び前記第２入力の前記少なくともいずれかを保存可能な第２バッファと、
をさらに含み、
前記第２バッファは、前記第１バッファから出力される信号に対して反転した信号を出力可能である、構成２〜８のいずれか１つに記載の演算装置。
【０２１７】
（構成１９）
前記回路部は、
前記第１素子と電気的に接続され、前記第１入力及び前記第２入力の少なくともいずれかを保存可能な第１バッファと、
前記第２素子と電気的に接続され、前記第１入力及び前記第２入力の前記少なくともいずれかを保存可能な第２バッファと、
をさらに含み、
前記第２バッファは、インバータを含む、構成２〜８のいずれか１つに記載の演算装置。
【０２１８】
（構成２０）
前記回路部は、
前記第１素子と電気的に接続され、前記第１入力及び前記第２入力の少なくともいずれかに応じた信号を出力可能な第１回路と、
前記第２素子と電気的に接続され、前記第１入力及び前記第２入力の前記少なくともいずれかに応じた信号を出力可能な第２回路と、
をさらに備え、
前記第２回路は、インバータを含む、構成２〜８のいずれか１つに記載の演算装置。
【０２１９】
実施形態によれば、高速化が可能な演算装置が提供できる。
【０２２０】
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、電気的な素子（トランジスタなどのスイッチ素子など）が挿入されて、これらの複数の導電体の間に電流が流れる状態を形成可能な状態を含む。
【０２２１】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０２２２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、演算装置に含まれる導電層、磁性層、非磁性層、素子、素子部、演算回路、制御回路及び回路部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０２２３】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２２４】
その他、本発明の実施の形態として上述した演算装置を基にして、当業者が適宜設計変更して実施し得る全ての演算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２２５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２７】
１１〜１４…第１〜第４磁性層、  １１Ｍ〜１４Ｍ…磁化、  １１ｎ、１２ｎ…第１、第２非磁性層、  ２１、２２…第１、第２導電層、  ２１ａ〜２１ｃ…第１〜第３部分、  ２２ｄ〜２２ｆ…第４〜第６部分、  ５１、５２…第１、第２積層体、  ５１Ｍ、５２Ｍ…第１、第２素子、  ５１ＭＡＴ、５２ＭＡＴ…第１、第２素子群、  ５１Ｓ、５２Ｓ…状態、  ５４…素子部、  ５５…ＸＮＯＲ演算回路、  ５５Ｂ…バッファ回路、  ５６…メモリコントローラ、  ５６ａ、５６ｂ…コントローラ、  ５７…メモリ、  ５８…バッファ部、  ５８ａ、５８ｂ…第１、第２バッファ部、  ５８ｃ…プリフェッチバッファ、  ６１ＤＢ、６２ＤＢ…第１、第２データバッファ、  ６１ＤＥ、６２ＤＥ…第１、第２ＢＬデコーダ、  ６１ＤＲ、６２ＤＲ…第１、第２ＢＬドライバ、  ６２Ｃ、６３Ｃ…コントローラ、  ６３ＤＥ…ＷＬデコーダ、  ６３ＤＲ…ＷＬドライバ、  ７０…回路部、  ７１…演算回路、  ７１Ｓ…信号、  ７２…制御回路、  １１０〜１１５、１１０ａ、１３０〜１３４…演算装置、  Ａ１，１〜Ａｍ，ｎ…値、  ＢＦ１、ＢＦ２…第１、第２バッファ、  ＢＬＤ…ドライバ、  ＢＷＤＶＬ、ＢＷＤＶＵ…電源、  Ｃ１、Ｃ２…第１、第２キャパシタ、  ＣＬＤ…導電層ドライバ、  ＣＰ１、ＣＰ２…第１、第２経路、  Ｄ１、Ｄ２…第１、第２ドレイン、  Ｄｓ１…分布、  Ｆ１，１〜Ｆｍ，１…信号、  Ｇ１、Ｇ２…第１、第２ゲート、  Ｉ…データ、  Ｉ１、Ｉ２…第１、第２入力、  ＩＬ１、ＩＬ２…第１、第２絶縁膜、  ＩＮ１、ＩＮ２…第１、第２入力端子、  Ｉｍ，ｎ…アクティベーションデータ、  ＩＮＶ…インバータ、  Ｉｒｅａｄ１、Ｉｒｅａｄ２…第１、第２リード電流、  Ｊ１〜Ｊ４…第１〜第４電流、  Ｍ１、Ｍ２…第１、第２トランジスタ、  Ｏ１，１〜Ｏｍ，ｎ…値、  ＯＵＴ、ＯＵＴＢ…出力、  ＰＥ…演算要素、  Ｒ１〜Ｒ４…第１〜第４電気抵抗、  ＲＯ…抵抗、  Ｒｅ１…電気抵抗、  Ｓ１、Ｓ２…第１、第２ソース、  ＳＡ…センスアンプ、  ＳＥＮ…センス回路、  ＳＥＮ１、ＳＥＮ２…第１、第２センス回路、  ＳＥＮＡ１、ＳＥＮＡ２…回路、  ＳＧ１、ＳＧ２…第１、第２信号、  ＳＬ１、ＳＬ２…第１、第２半導体層、  ＳＴ１〜ＳＴ４…第１〜第４状態、  ＳＴＰ１〜ＳＴＰ４…第１〜第４ステップ、  ＴＲ１、ＴＲ２…トランジスタ、  Ｖ１〜Ｖ４…第１〜第４電位、  Ｖｃｌａｍｐ…クランプ電圧、  Ｖｃｌａｍｐ１、Ｖｃｌａｍｐ２…第１、第２クランプ電圧、  Ｖｒｅａｄ…リード電圧、  Ｗ…ウェイトデータ、  ＷＤＶＬ、ＷＤＶＵ…電源、  ＷＬ…ＷＬ制御信号、  ＷＬＤ…ＷＬドライバ、  Ｗｍ，ｎ…ウェイトデータ、  ｗ１、ｗ２…第１、第２ゲート幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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