(57)【要約】      （修正有）【課題】マルチレベルインバータにおいて、極低速域又はゼロ周波数時に発生する最大電流相のスイッチング素子の損失を低減する。【解決手段】３相のＮレベルインバータ（Ｎは３以上の奇数）の、３相各相の電流検出値又は電流指令値の絶対値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択部５２と、前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算部５４Ｕ，５４Ｖ，５４Ｗと、前記減算された３相各相の電圧指令値と（Ｎ−１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するキャリア比較器５５と、を備えた。【選択図】図１
2019030070.tif 000002
【特許請求の範囲】
【請求項１】
３相のＮレベルインバータ（Ｎは３以上の奇数）の、Ｕ相、Ｖ相、Ｗ相の電圧指令値と（Ｎ−１）個のキャリア信号との比較に基づいて、前記Ｎレベルインバータ内の各スイッチング素子のスイッチング信号を生成するマルチレベルインバータの制御装置であって、
前記Ｎレベルインバータの３相各相の電流検出値又は電流指令値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択部と、
前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算部と、
前記減算された３相各相の電圧指令値と（Ｎ−１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するスイッチング信号生成部と、
を備えたマルチレベルインバータの制御装置。
【請求項２】
前記最大電流相選択部により選択された最大電流相の電圧指令値に対して、インバータの出力周波数が設定した周波数以上となる領域ではゲインを下げるゲイン補正部を備え、
前記減算部は、前記各相の電圧指令値から前記ゲイン補正部の出力を減算する請求項１に記載のマルチレベルインバータの制御装置。
【請求項３】
前記最大電流相選択部は、前記各相の電流検出値又は電流指令値に代えて、電流検出値の位相又は電流指令値の位相に基づいて最大電流相を選択する請求項１又は２に記載のマルチレベルインバータの制御装置。
【請求項４】
３相のＮレベルインバータ（Ｎは３以上の奇数）の、Ｕ相、Ｖ相、Ｗ相の電圧指令値と（Ｎ−１）個のキャリア信号との比較に基づいて、前記Ｎレベルインバータ内の各スイッチング素子のスイッチング信号を生成するマルチレベルインバータの制御方法であって、
最大電流相選択部が、前記Ｎレベルインバータの３相各相の電流検出値又は電流指令値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択ステップと、
減算部が、前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算ステップと、
スイッチング信号生成部が、前記減算された３相各相の電圧指令値と（Ｎ−１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するスイッチング信号生成ステップと、
を備えたマルチレベルインバータの制御方法。
【請求項５】
ゲイン補正部が、前記最大電流相選択部により選択された最大電流相の電圧指令値に対して、インバータの出力周波数が設定した周波数以上となる領域ではゲインを下げるゲイン補正ステップを備え、
前記減算ステップは、前記各相の電圧指令値から前記ゲイン補正部の出力を減算する請求項４に記載のマルチレベルインバータの制御方法。
【請求項６】
前記最大電流相選択ステップは、前記各相の電流検出値又は電流指令値に代えて、電流検出値の位相又は電流指令値の位相に基づいて最大電流相を選択する請求項４又は５に記載のマルチレベルインバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３レベル以上の電圧型マルチレベルインバータに関し、極低速域又はゼロ周波数時に発生する損失の相集中を防止するための技術に関する。
【背景技術】
【０００２】
図９（ａ）に、３レベルインバータの代表的な回路構成例を示す。図９（ａ）において、直流電圧源として２つのコンデンサＣ１，Ｃ２が直列接続されてコンデンサ直列回路を構成している。このコンデンサ直列回路には、Ｕ相回路１０Ｕ、Ｖ相回路１０Ｖ、Ｗ相回路１０Ｗが並列に接続されている。
【０００３】
Ｕ相回路１０Ｕは、直列接続されたスイッチング素子Ｕ１〜Ｕ４と、スイッチング素子Ｕ１，Ｕ２の共通接続点とスイッチング素子Ｕ３，Ｕ４の共通接続点の間に直列に接続されたダイオードＤ１U，Ｄ２Uとを備え、ダイオードＤ１U，Ｄ２Uの共通接続点を、コンデンサＣ１，Ｃ２の共通接続点である中性点ＮＰに接続し、スイッチング素子Ｕ２，Ｕ３の共通接続点をＵ相出力端としている。
【０００４】
Ｖ相回路１０Ｖは、直列接続されたスイッチング素子Ｖ１〜Ｖ４と、スイッチング素子Ｖ１，Ｖ２の共通接続点とスイッチング素子Ｖ３，Ｖ４の共通接続点の間に直列に接続されたダイオードＤ１V，Ｄ２Vとを備え、ダイオードＤ１V，Ｄ２Vの共通接続点を、前記中性点ＮＰに接続し、スイッチング素子Ｖ２，Ｖ３の共通接続点をＶ相出力端としている。
【０００５】
Ｗ相回路１０Ｗは、直列接続されたスイッチング素子Ｗ１〜Ｗ４と、スイッチング素子Ｗ１，Ｗ２の共通接続点とスイッチング素子Ｗ３，Ｗ４の共通接続点の間に直列に接続されたダイオードＤ１W，Ｄ２Wとを備え、ダイオードＤ１W，Ｄ２Wの共通接続点を、前記中性点ＮＰに接続し、スイッチング素子Ｗ２，Ｗ３の共通接続点をＷ相出力端としている。
【０００６】
コンデンサＣ１，Ｃ２の各電圧値は各々Ｅであり、コンデンサＣ１のスイッチング素子Ｕ１側端は＋Ｅレベルとされ、中性点ＮＰは０レベルとされ、コンデンサＣ２のスイッチング素子Ｕ４側端は−Ｅレベルとされる。各スイッチング素子Ｕ１〜Ｕ４、Ｖ１〜Ｖ４，Ｗ１〜Ｗ４は例えばＩＧＢＴなどの自己消弧型の半導体デバイスで構成されている。
【０００７】
図９（ａ）の回路構成では、各スイッチング素子のＯＮ／ＯＦＦ動作によって、Ｅ、０、−Ｅの３レベルの相電圧を出力する（相電圧は中性点ＮＰを基準とする）ものであり、各スイッチング素子のＯＮ／ＯＦＦ指令信号は、図１０に示すように、正弦波状の電圧指令と２段のキャリア１、キャリア２との比較に基づいて決定される。図１０中の太実線はＵ相電圧指令、破線はＵ相電流、細実線はキャリア１、２を各々示している。
【０００８】
Ｕ相の電圧指令、キャリア１、キャリア２の各比較状態における、Ｕ相の各スイッチング素子（Ｕ１〜Ｕ４）についてのＯＮ／ＯＦＦ信号指令とＵ相出力電圧を、表１に示す。
【０００９】
【表１】
2019030070.tif 000003
【００１０】
スイッチング素子がＯＦＦ→ＯＮ、又はＯＮ→ＯＦＦに切り替わるときに、スイッチング動作が行われる。すなわち、図１０の電圧指令とキャリア１、２との交点において、スイッチング動作が行われる。
【００１１】
図１０では、Ｕ相の電圧指令を代表で示しているが、Ｖ相、Ｗ相の各スイッチング素子についても、同様に、Ｖ相、Ｗ相の電圧指令とキャリア１、２との比較に基づいてＯＮ／ＯＦＦ信号指令が定められる。
【００１２】
尚、インバータ装置におけるスイッチング素子の損失を低減する方法は、例えば特許文献１、２に記載のものが提案されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１６−４２７７２号公報
【特許文献２】特開２０１２−７０４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
インバータの用途として、動力計測装置や射出成型機やエレベータなどがある。動力計測用インバータでは、坂道発進時のトルク計測など極低速（すなわち、インバータ出力電圧の周波数が非常に低い状態）あるいはゼロ速度（ゼロ周波数）で連続運転する場合がある。また、射出成型機などゼロ速度で圧力をかけ続けるような場合もある。
【００１５】
この様な極低速あるいはゼロ速度で長い時間運転する場合、ある相に電流が集中する時間が長いため、その相のスイッチング素子の損失が大きくなり、発熱する。
【００１６】
例えば図９（ａ）の３レベルインバータの動作時のＵ相、Ｖ相、Ｗ相の各電流波形を示す図９（ｂ）の矢印で示す時刻において、インバータ出力電圧の周波数がゼロになるとＵ相電流が集中し続けるため、Ｕ相のスイッチング素子の損失が大きくなって発熱してしまう。
【００１７】
この発熱の温度によるスイッチング素子の破壊を防止するため、出力トルクにリミットをかける必要があり、極低速域でトルクが十分取れない。
【００１８】
また、エレベータ用インバータでは、エレベータの止まりこみ時や位置調整時の微速運転、メンテナンス時の低速運転など極低速にて大きな電流が流れる状況がある。この場合にもある相に電流が集中する時間が長くなるため、特定の相のスイッチング素子の温度リップルが大きくなり、スイッチング素子の寿命を短くしてしまう。
【００１９】
よって、動力計測用インバータや射出成型機用インバータやエレベータ用インバータでは通常、スイッチング素子の定格を大きくし、余裕を持った設計をする必要がある。これらにより、数Ｈｚ以下の極低速域、あるいはゼロ速度域において、スイッチング素子の損失を低減することが可能になれば、スイッチング素子の定格を下げることが可能となり、低コスト化、あるいは信頼性向上を図ることができる。
【００２０】
ここで、スイッチング素子の損失について説明する。  
【００２１】
インバータ回路のスイッチング素子において、スイッチング素子には、電圧・電流と損失の関係を示す図１１のように、電流が導通することによる導通損失と、スイッチする（ＯＦＦ→ＯＮ、又はＯＮ→ＯＦＦに切り換える）ことによるスイッチング損失が発生する。
【００２２】
導通損失は、その相に流れる相電流とスイッチングのＯＮ電圧による積によって発生するため、相電流にほぼ比例する。また、スイッチング損失は、スイッチをする場合の過渡状態において、出力電圧と相電流の切り換わり時に発生する損失であり、インバータの直流電圧（図９（ａ）では、コンデンサＣ１，Ｃ２の直列回路の電圧）と相電流にほぼ比例する。
【００２３】
電圧型インバータにおいて、直流電圧の選択により出力電圧を制御する性質上、上記の導通損失とスイッチング損失が発生し、その損失は相電流にほぼ比例する（図１０）。
【００２４】
これらの損失を低減させる方法として、ある相のスイッチング素子のスイッチング動作を停止し、スイッチング損失を低減させる方法がある（２アーム変調や特許文献１、２に記載の方法）。
【００２５】
しかし、これらの方法は全て電圧位相を基準としており、図１０のように、出力する電圧位相と電流位相が異なる場合（すなわち負荷力率≠１の場合）には、最大の効果は得られない。
【００２６】
特に誘導電動機の場合には、励磁電流を必要とするため、電圧位相と電流位相は３０〜９０度程度ずれる。さらに、電流制御をかけた場合、極低速域では出力電圧の振幅自体が小さくなることと、電流制御をするために電圧を変化させるため綺麗な正弦波とならず歪んだ波形となることにより、電圧位相を特定することが困難である。
【００２７】
また、出力周波数がゼロの場合である位相に固定される場合には、最大電流相を把握しないと間違った相のスイッチング動作を停止する場合があり、安定して損失を抑制することができない。
【００２８】
本発明は、上記課題を解決するものであり、その目的は、極低速域又はゼロ周波数時に発生する、最大電流相のスイッチング素子の損失を低減することができるマルチレベルインバータの制御装置および制御方法を提供することにある。
【課題を解決するための手段】
【００２９】
上記課題を解決するための請求項１に記載のマルチレベルインバータの制御装置は、
３相のＮレベルインバータ（Ｎは３以上の奇数）の、Ｕ相、Ｖ相、Ｗ相の電圧指令値と（Ｎ−１）個のキャリア信号との比較に基づいて、前記Ｎレベルインバータ内の各スイッチング素子のスイッチング信号を生成するマルチレベルインバータの制御装置であって、
前記Ｎレベルインバータの３相各相の電流検出値又は電流指令値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択部と、
前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算部と、
前記減算された３相各相の電圧指令値と（Ｎ−１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するスイッチング信号生成部と、
を備えたことを特徴とする。
【００３０】
また、請求項２に記載のマルチレベルインバータの制御装置は、請求項１において、
前記最大電流相選択部により選択された最大電流相の電圧指令値に対して、インバータの出力周波数が設定した周波数以上となる領域ではゲインを下げるゲイン補正部を備え、
前記減算部は、前記各相の電圧指令値から前記ゲイン補正部の出力を減算することを特徴としている。
【００３１】
また、請求項３に記載のマルチレベルインバータの制御装置は、請求項１又は２において、
前記最大電流相選択部は、前記各相の電流検出値又は電流指令値に代えて、電流検出値の位相又は電流指令値の位相に基づいて最大電流相を選択することを特徴としている。
【００３２】
また、請求項４に記載のマルチレベルインバータの制御方法は、
３相のＮレベルインバータ（Ｎは３以上の奇数）の、Ｕ相、Ｖ相、Ｗ相の電圧指令値と（Ｎ−１）個のキャリア信号との比較に基づいて、前記Ｎレベルインバータ内の各スイッチング素子のスイッチング信号を生成するマルチレベルインバータの制御方法であって、
最大電流相選択部が、前記Ｎレベルインバータの３相各相の電流検出値又は電流指令値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択ステップと、
減算部が、前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算ステップと、
スイッチング信号生成部が、前記減算された３相各相の電圧指令値と（Ｎ−１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するスイッチング信号生成ステップと、
を備えたことを特徴とする。
【００３３】
また、請求項５に記載のマルチレベルインバータの制御方法は、請求項４において、
ゲイン補正部が、前記最大電流相選択部により選択された最大電流相の電圧指令値に対して、インバータの出力周波数が設定した周波数以上となる領域ではゲインを下げるゲイン補正ステップを備え、
前記減算ステップは、前記各相の電圧指令値から前記ゲイン補正部の出力を減算することを特徴としている。
【００３４】
また、請求項６に記載のマルチレベルインバータの制御方法は、請求項４又は５において、
前記最大電流相選択ステップは、前記各相の電流検出値又は電流指令値に代えて、電流検出値の位相又は電流指令値の位相に基づいて最大電流相を選択することを特徴としている。
【発明の効果】
【００３５】
（１）請求項１〜６に記載の発明によれば、最大電流相のスイッチング損失をゼロとし、各相の損失発生アンバランスを低減させ、特定の相のスイッチング素子の温度上昇を抑制することができる。これにより、スイッチング素子の温度上昇破壊防止用の出力トルクのリミットを緩めることができ、極低速域でもインバータはトルクを十分取れるようになる。
【００３６】
また、特定の相のスイッチング素子の温度リップルが低減されるため、スイッチング素子の寿命を向上させることができる。
（２）請求項２、５に記載の発明によれば、前記（１）の効果を、極低速域又はゼロ周波数時にのみ得ることができ、高速域での他の制御との干渉を防止することができる。
（３）請求項３、６に記載の発明によれば、最大電流相選択部での演算負荷を低減させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１による基本構成図。
【図２】本発明の実施形態例における、変調前のキャリアと電圧指令、電流の関係を示す波形図。
【図３】本発明の実施形態例における、変調前の３相電圧指令値を説明するための波形図。
【図４】本発明の実施形態例における、相電流による変調の様子を示す波形図。
【図５】本発明の実施形態例における、変調後の３相電圧指令値を説明するための波形図。
【図６】本発明が適用される５レベルインバータの代表構成を示す回路図。
【図７】本発明の実施例２による基本構成図。
【図８】本発明の実施例３による基本構成図。
【図９】３レベルインバータにおける、周波数ゼロ時に発生する最大電流相のスイッチング素子の損失を表し、（ａ）は回路図、（ｂ）は各相の電流波形図。
【図１０】３レベルインバータにおける、電圧指令とキャリアの比較時の、電圧と電流の位相差を表す波形図。
【図１１】３レベルインバータにおける、電圧・電流とスイッチング素子の損失の関係を示す説明図。
【発明を実施するための形態】
【００３８】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。本発明は、電圧指令に３相共通の零相電圧を加えることにより、電圧指令を、後述する図４のような凸形状の変調波形とし、後述する図５のように電圧指令とキャリア１、２との交点を少なく（すなわちスイッチング回数を少なく）したことを特徴とする。
【００３９】
前記零相電圧変調方式は、３つの相電圧に共通の零相電圧を加算することで、線間電圧を変えずに変調する方式である。本発明での零相電圧は、検出した相電流の振幅が最大となる相を検出し、その相の電圧指令がゼロとなるよう最大電流相から変調電圧を選択することで求められる。これにより、最大電流相の電圧指令をゼロとすることで最大電流相のスイッチング素子のスイッチング動作を停止させ損失の低減を図る。
【実施例１】
【００４０】
本発明は３相のＮレベルインバータ（Ｎは３以上の奇数）、例えば図９（ａ）の３レベルインバータに適用されるものであり、実施例１による基本構成を図１に示す。図１において、５１Ｕ、５１Ｖ、５１Ｗは、Ｕ相、Ｖ相、Ｗ相の各電流を検出した、Ｕ相電流検出値（図９（ａ）のＵ相出力端子に流れる電流）、Ｖ相電流検出値（図９（ａ）のＶ相出力端子に流れる電流）、Ｗ相電流検出値（図９（ａ）のＷ相出力端子に流れる電流）に対して、絶対値処理を施して絶対値を求める絶対値演算器である。
【００４１】
５２は、絶対値演算器５１Ｕ、５１Ｖ、５１Ｗの各出力から最も絶対値の大きい（電流振幅が最も大きい）相の電流検出値を選択する最大電流相選択部である。
【００４２】
５３は、Ｕ相電圧指令値、Ｖ相電圧指令値、Ｗ相電圧指令値から、最大電流相選択部５２で選択された最大電流相の電圧指令値を選択する電圧選択スイッチである。
【００４３】
５４Ｕ、５４Ｖ、５４Ｗは、Ｕ相電圧指令値、Ｖ相電圧指令値、Ｗ相電圧指令値から、電圧選択スイッチ５３で選択された最大電流相の電圧指令値を各々減算する減算器であり、それらの各減算出力はキャリア比較器５５に入力される。
【００４４】
例として、Ｕ相電流検出値の絶対値が、Ｖ相電流検出値の絶対値やＷ相電流検出値の絶対値よりも大きい場合、電圧選択スイッチ５３では、Ｕ相電圧指令値が選択される。したがってＵ相電圧指令値が前記零相電圧となる。
【００４５】
さらに、図１のキャリア比較器５５に入力する各相の電圧指令値（補正後）は、
Ｕ相電圧指令値（補正後）＝Ｕ相電圧指令値（補正前）−Ｕ相電圧指令値（補正前）＝０、
Ｖ相電圧指令値（補正後）＝Ｖ相電圧指令値（補正前）−Ｕ相電圧指令値（補正前）、
Ｗ相電圧指令値（補正後）＝Ｗ相電圧指令値（補正前）−Ｕ相電圧指令値（補正前）、
となる。
【００４６】
キャリア比較器５５は、各相の減算器５４Ｕ，５４Ｖ，５４Ｗの出力（補正後の各相の電圧指令値）とキャリア１、２との比較を行って、図９（ａ）の各スイッチング素子Ｕ１〜Ｕ４、Ｖ１〜Ｖ４、Ｗ１〜Ｗ４のＯＮ／ＯＦＦ指令信号（スイッチング信号）を生成して出力する。
【００４７】
ここで、電圧指令の変調前、すなわち図１の減算器５４Ｕ，５４Ｖ，５４Ｗによる減算が行われる前のＵ相電圧指令、Ｕ相電流とキャリア１、２の関係を図２に示し、変調前の正弦波状の３相の電圧指令値とキャリア１、２の関係を図３に示す。図２、図３のように、キャリア１の最大値は１、最小値は０である。キャリア２の最大値は０、最小値は−１である。
【００４８】
したがって、３レベルインバータでは、図２に示すように電圧指令値がゼロの場合には、電圧指令値はキャリア１、２とも交差しないため、スイッチング動作をしない。よって、電流最大相の電圧指令値を図１の回路によってゼロとすることで、電流最大相のスイッチング損失を低減させることが可能となる。
【００４９】
すなわち、図４は、最大電流相選択部５２によってＵ相が最大電流相として選択されたタイミングにおけるＵ相電圧指令の変調の様子を示しており、Ｕ相電圧指令はＵ相電流の最大時にゼロとなるように（減算器５４Ｕの減算により）変調され、凸形状の変調波形となっている。
【００５０】
その結果、変調後の３相電圧指令値を示す図５のように、３相電流が例えばＵ相→Ｗ相→Ｖ相の順で最大電流相となる場合、最大電流相となったときの当該相の電圧指令が順次ゼロに変調され、その電圧指令ゼロの期間において電圧指令値がキャリア１、２ともに交差しないためスイッチング動作をしない。これによって電流最大相のスイッチング損失をゼロとし、各相の損失発生アンバランスを低減させ、特定の相のスイッチング素子の温度上昇を抑制することができる。
【００５１】
尚、図１では、電流検出を用いているが、３相電流指令値がある場合には置換えが可能である。この場合、図１のＵ相電流検出値、Ｖ相電流検出値、Ｗ相電流検出値が、Ｕ相電流指令値、Ｖ相電流指令値、Ｗ相電流指令値に置き換わる。
【００５２】
また、本発明は、図１、図５に示すように電圧指令値とキャリア１、２を比較するキャリア比較器５５を持つ構成であれば、図９（ａ）の構成に限らず、他の３レベルインバータにも適用できる。
【００５３】
さらに、５レベル以上の奇数レベルのマルチレベルインバータにも拡張できる。図６に５レベルインバータの代表構成を示す。図６において、４つの直流電源６１〜６４が直列に接続されている。直流電源６１の正極は＋２Ｅ端子に接続され、直流電源６４の負極は−２Ｅ端子に接続されている。直流電源６１、６２の共通接続点は＋Ｅ端子に接続され、直流電源６３、６４の共通接続点は−Ｅ端子に接続されている。直流電源６２、６３の共通接続点は、中性点であるＮＰ端子に接続されている。
【００５４】
Ｕ相回路７０Ｕは次のように構成されている。＋２Ｅ端子と＋Ｅ端子の間にはスイッチング素子Ｓ１，Ｓ２が直列に接続され、−Ｅ端子と−２Ｅ端子の間にはスイッチング素子Ｓ７，Ｓ８が直列に接続されている。スイッチング素子Ｓ１，Ｓ２の共通接続点とスイッチング素子Ｓ７，Ｓ８の共通接続点の間には、スイッチング素子Ｓ３〜Ｓ６が直列に接続されている。スイッチング素子Ｓ３，Ｓ４の共通接続点とスイッチング素子Ｓ５，Ｓ６の共通接続点の間には、図示極性ダイオードＤ１，Ｄ２が直列に接続されている。ダイオードＤ１，Ｄ２の共通接続点はＮＰ端子に接続され、スイッチング素子Ｓ４，Ｓ５の共通接続点（インバータ出力側）はＵ相出力端子ＡＣＵに接続されている。
【００５５】
Ｖ相回路７０Ｖ、Ｗ相回路７０Ｗも、Ｕ相回路７０Ｕと同様に構成され、出力側はＶ相出力端子ＡＣＶ、Ｗ相出力端子ＡＣＷに各々接続されている。５レベルインバータでは、各電圧指令と比較されるキャリア信号はキャリア１〜キャリア４の４個（Ｎ−１個）となる。図６の５レベルインバータにおいて、Ｕ相の電圧指令と、キャリア１〜キャリア４の各比較状態における、Ｕ相の各スイッチング素子（Ｓ１〜Ｓ８）についてのＯＮ／ＯＦＦ信号指令と、Ｕ相出力電圧を、表２に示す。
【００５６】
【表２】
2019030070.tif 000004
【００５７】
前記キャリア信号は、キャリア１（最大値：１、最小値：０．５）、キャリア２（最大値：０．５、最小値：０）、キャリア３（最大値：０、最小値：−０．５）、キャリア４（最大値：−０．５、最小値：−１）の４種類の構成となる。
【００５８】
この場合でも、電圧指令値が０であれば各キャリアとの交点が発生しないため、本発明は適用できる。したがって、図６の５レベルインバータに図１の回路による制御を適用した場合も、前記図４、図５と同様に、電流最大相の電圧指令がゼロに変調され電流最大相のスイッチング損失が低減される。
【実施例２】
【００５９】
本実施例２では、最大電流相の電圧指令をゼロとする本発明の制御を、極低速域でのみ実施させるように構成した。実施例１では、最大電流相の電圧指令をゼロとする制御を、インバータの出力周波数がゼロ周波数から最高周波数まで適用してしまう。特定相のスイッチング素子への損失の負荷集中は、出力周波数が数Ｈｚ以下の極低速域でのみ発生するため、出力周波数が数Ｈｚ以上では実施例１の制御構成は不要である。
【００６０】
また、電圧の変調率が１に近い（電圧指令がキャリアの最大値に近い）場合には、３アーム変調によって出力可能な最大電圧を大きくする零相変調処理が必要となり、その場合、実施例１の零相変調処理と干渉してしまう。
【００６１】
よって、図７に示すように、変調電圧にゲインを掛けるゲイン付与回路（アンプ）７１を電圧選択スイッチ５３の出力側に追加するとともに、そのゲインを出力周波数から計算するゲイン演算部７２を追加し、数Ｈｚ以下の極低速域では補正ゲインを１とし、それ以上の周波数領域では補正ゲインをゼロとすることで、変調電圧の発生を極低速域に限定する。前記ゲイン付与回路７１およびゲイン演算部７２によって本発明のゲイン補正部を構成している。図７において図１と同一部分は同一符号をもって示している。なお、前記ゲイン演算部７２に入力する出力周波数は、指令値でもよいし検出値でもよい。
【００６２】
尚、図７ではゲインとしているが、ゲイン付与回路７１の代わりにスイッチを用いて、変調電圧を減算するかしないかのＯＮ／ＯＦＦ制御に置き換えても可能である。ただし、変調電圧を減算するかしないかのＯＮ／ＯＦＦ制御とする場合には、変調電圧が急変するため、負荷としてのモータの対アース間の浮遊容量により、漏れ電流が増大する可能性がある。よって、ＯＮ／ＯＦＦ制御とせずに、図７のゲイン演算部７２の出力周波数−ゲイン特性にスロープを持たせる（特定の周波数以上の領域で、出力周波数が高くなるとともにゲインを１→０に徐々に変化させる）ことで、漏れ電流の増大を抑制させる。その他の動作は図１と同様である。
【００６３】
本実施例２によれば、最大電流相のスイッチング損失をゼロとし、各相の損失発生アンバランスを低減させ、特定の相のスイッチング素子の温度上昇を抑制できる効果を、極低速域にのみ限定させることができ、高速域での他制御との干渉を防止することができる。
【実施例３】
【００６４】
本実施例３では、他の制御で電流位相を検出している場合、その電流位相によって最大電流相を検出するように構成した。実施例１、２では、最大電流相を各相の電流検出値又は電流指令値の絶対値から求めている。
【００６５】
しかし、センサレスベクトル制御など他の制御で電流検出値の位相、あるいは電流指令値の位相を求めている場合には、その位相を利用することで演算処理を低減させることが可能である。すなわち、電流位相と最大電流相の関係を定義した表３のようなテーブルを用いるか、あるいは電流位相から演算によって最大電流相を求めることによって、最大電流相を検出することが可能である。
【００６６】
【表３】
2019030070.tif 000005
【００６７】
したがって、図１の絶対値演算器５１Ｕ，５１Ｖ，５１Ｗおよび最大電流相選択部５２に代えて、図８のように、表３の電流位相対最大電流相テーブルを備えるか、あるいは電流検出値の位相又は電流指令値の位相から最大電流相を求める演算部を備えた最大電流相選択部８２を設ける。図８において、その他の部分は図１と同様に構成されている。
【００６８】
また、最大電流相選択部８２は、図７の絶対値演算器５１Ｕ，５１Ｖ，５１Ｗおよび最大電流相選択部５２に代えて設けるように構成してもよい。
【００６９】
本実施例３によれば、最大電流相を電流位相から求めているので、実施例１、２の効果に加えて、演算負荷を低減させる効果が得られる。
【符号の説明】
【００７０】
１０Ｕ，７０Ｕ…Ｕ相回路
１０Ｖ，７０Ｖ…Ｖ相回路
１０Ｗ，７０Ｗ…Ｗ相回路
５１Ｕ，５１Ｖ，５１Ｗ…絶対値演算器
５２、８２…最大電流相選択部
５３…電圧選択スイッチ
５４Ｕ，５４Ｖ，５４Ｗ…減算器
５５…キャリア比較器
６１〜６４…直流電源
７１…ゲイン付与回路
７２…ゲイン演算部
Ｃ１，Ｃ２…コンデンサ
Ｄ１，Ｄ２，Ｄ１U，Ｄ２U，Ｄ１V，Ｄ２V，Ｄ１W，Ｄ２W…ダイオード
Ｓ１〜Ｓ８，Ｕ１〜Ｕ４，Ｖ１〜Ｖ４，Ｗ１〜Ｗ４…スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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