(57)【要約】      （修正有）【課題】本発明は一つのＧＩＰが、少なくとも２本のゲートラインを駆動する、少なくとも２個の出力バッファーを備え、各出力バッファーの出力偏差を減らすことができるゲート駆動部及びこれを備えた平面表示装置を提供する。【解決手段】ゲート駆動部及びこれを備えた平面表示装置において、前記ゲート駆動部は、複数のゲートラインのそれぞれにスキャン信号を順次供給するために、複数のＧＩＰを含み、各ＧＩＰは、少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部２０１と少なくとも２個のスキャン信号出力部２０２，２０３を備え、前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備える。【選択図】図６
2019032519.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートラインのそれぞれにスキャン信号を順次供給するために複数のＧＩＰを含み、
各ＧＩＰは、少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部と少なくとも２個のスキャン信号出力部を備え、
前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備える、ゲート駆動部。
【請求項２】
前記少なくとも２個のスキャン信号出力部のそれぞれに多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記キャリー信号出力部に多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記多数のスキャンパルス出力用クロック信号は一定期間ずつシフトされ、各スキャンパルス出力用クロック信号は一定水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、
前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、各キャリーパルス出力用クロック信号は隣接した２個のスキャンパルス出力用クロック信号のハイ区間より長いハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップする、請求項１に記載のゲート駆動部。
【請求項３】
複数のゲートラインのそれぞれにスキャン信号を順次供給するために複数のＧＩＰを含み、
各ＧＩＰは、２本のゲートラインを駆動することができるように、キャリー信号出力部と第１及び第２スキャン信号出力部を備え、
前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備える、ゲート駆動部。
【請求項４】
前記第１スキャン信号出力部に多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記第２スキャン信号出力部に多数のスキャンパルス出力用パルス信号のうち他の一つのクロック信号が印加され、
前記キャリー信号出力部に多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記多数のスキャンパルス出力用クロック信号は一定期間ずつシフトされ、各スキャンパルス出力用クロック信号は一定期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、
前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、各キャリーパルス出力用クロック信号は隣接した２個のスキャンパルス出力用クロック信号のハイ区間より長いハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップする、請求項３に記載のゲート駆動部。
【請求項５】
前記各スキャンパルス出力用クロック信号は２水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は１水平期間の間に互いにオーバーラップし、
前記各キャリーパルス出力用クロック信号は３．５水平区間の間にハイ区間を有し、隣接したキャリーパルス出力用クロック信号は１．５水平期間の間に互いにオーバーラップする、請求項４に記載のゲート駆動部。
【請求項６】
複数のゲートラインのそれぞれにスキャン信号を順次供給するために複数のＧＩＰを含み、
各ＧＩＰは、４本のゲートラインを駆動することができるように、キャリー信号出力部と第１〜第４スキャン信号出力部を備え、
前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備える、ゲート駆動部。
【請求項７】
前記第１〜第４スキャン信号出力部には多数のスキャンパルス出力用パルス信号のうち互いに異なる一つのクロック信号が印加され、
前記キャリー信号出力部には多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記多数のスキャンパルス出力用クロック信号は一定期間ずつシフトされ、各スキャンパルス出力用クロック信号は一定水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、
前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、各キャリーパルス出力用クロック信号は隣接した４個のスキャンパルス出力用クロック信号のハイ区間より長い区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップする、請求項６に記載のゲート駆動部。
【請求項８】
前記各スキャンパルス出力用クロック信号は２水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は１水平期間の間に互いにオーバーラップし、
前記各キャリーパルス出力用クロック信号は６水平区間の間にハイ区間を有し、隣接したキャリーパルス出力用クロック信号は２水平期間の間に互いにオーバーラップする、請求項７に記載のゲート駆動部。
【請求項９】
複数のゲート及びデータラインが配置されてなる複数のマトリックス状のサブ画素を備え、各ゲートラインに供給されるスキャンパルスに応答して前記複数のデータラインにデータ電圧を供給して映像を表示する表示パネル；
各ゲートラインにスキャンパルスを順次供給するゲート駆動部；
前記データ電圧を前記複数のデータラインに供給するデータ駆動部；及び
外部から入力される映像データを前記表示パネルの大きさ及び解像度に合わせて整列して前記データ駆動部に供給し、外部から入力される同期信号を用いて複数のゲート制御信号及び複数のデータ制御信号を前記ゲート駆動部及び前記データ駆動部にそれぞれ供給するタイミングコントローラーを備え、
前記ゲート駆動部は、複数のゲートラインのそれぞれにスキャン信号を順次供給するために複数のＧＩＰを含み、
各ＧＩＰは、少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部と少なくとも２個のスキャン信号出力部を備え、
前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備える、平面表示装置。
【請求項１０】
前記少なくとも２個のスキャン信号出力部は、２本のゲートラインを駆動することができるように、第１及び第２スキャン信号出力部を備え、前記第１及び第２スキャン信号出力部のそれぞれには多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記キャリー信号出力部には多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記多数のスキャンパルス出力用クロック信号は一定期間ずつシフトされ、各スキャンパルス出力用クロック信号は一定期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、
前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、各キャリーパルス出力用クロック信号は隣接した２個のスキャンパルス出力用クロック信号のハイ区間より長い区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップする、請求項９に記載の平面表示装置。
【請求項１１】
前記少なくとも２個のスキャン信号出力部は、４本のゲートラインを駆動することができるように、第１〜第４スキャン信号出力部を備え、前記第１〜第４スキャン信号出力部のそれぞれには多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記キャリー信号出力部には多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、
前記多数のスキャンパルス出力用クロック信号は一定期間ずつシフトされ、各スキャンパルス出力用クロック信号は一定水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、
前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、各キャリーパルス出力用クロック信号は隣接した４個のスキャンパルス出力用クロック信号のハイ区間より長い区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップする、請求項９に記載の平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置のゲート駆動部に関するもので、特に単一ＧＩＰから多数の出力を出力するゲート駆動部及びこれを備えた平面表示装置に関するものである。
【背景技術】
【０００２】
情報化社会が発展し、移動通信端末機及びノートブック型コンピュータのような各種の携帯用電子機器が発展するにつれて、これに適用することができる平面表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）に対する要求が徐々に増大している。
【０００３】
このような平面表示装置としては、液晶を用いた液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）と有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ；以下、ＯＬＥＤ）を用いたＯＬＥＤ表示装置が活用されている。
【０００４】
このような平面表示装置は、映像を表示するために複数のゲートライン及び複数のデータラインを備えた表示パネルと前記表示パネルを駆動するための駆動回路を含む。
【０００５】
前記駆動回路は、前記複数のゲートラインを駆動するゲート駆動部と、前記複数のデータラインを駆動するデータ駆動部と、前記ゲート駆動部と前記データ駆動部に映像データ及び各種の制御信号を供給するタイミングコントローラーを含む。
【０００６】
前記ゲート駆動部は、前記表示パネルの前記複数のゲートライン及び複数のデータラインと画素を形成する過程で、前記表示パネルの非表示領域上に同時に形成されることができる。
【０００７】
すなわち、前記ゲート駆動部を前記表示パネルに集積化させるゲートインパネル（Ｇａｔｅ−Ｉｎ−Ｐａｎｅｌ；以下“ＧＩＰ”ともいう）方式が適用されている。そして、前記複数のゲートラインにＧＩＰが一対一で対応するように構成されている。
【０００８】
しかし、前記平面表示装置の高解像度、ナローベゼル（Ｎａｒｒｏｗ  Ｂｅｚｅｌ）化して行くにつれて、一つのＧＩＰが２個以上のゲートラインを駆動することが要求されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はこのような要求事項を解決するために案出されたもので、少なくとも２本のゲートラインを駆動することができるように、少なくとも２個の出力バッファーを備え、各出力バッファーの出力偏差を減らすことができるゲート駆動部及びこれを備えた平面表示装置を提供することにその目的がある。
【課題を解決するための手段】
【００１０】
前記のような目的を達成するための本発明によるゲート駆動部は、複数のゲートラインのそれぞれにスキャン信号を順次供給するために複数のＧＩＰを含み、各ＧＩＰは、少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部と少なくとも２個のスキャン信号出力部を備え、前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備えることにその特徴がある。
【００１１】
ここで、前記少なくとも２個のスキャン信号出力部は、２本のゲートラインを駆動することができるように、第１及び第２スキャン信号出力部を備え、前記第１及び第２スキャン信号出力部のそれぞれには多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、前記キャリー信号出力部には多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、各キャリーパルス出力用クロック信号は隣接した２個のスキャンパルス出力用クロック信号のハイ区間より長い区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップすることができる。
【００１２】
前記各スキャンパルス出力用クロック信号は２水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は１水平期間の間に互いにオーバーラップし、前記各キャリーパルス出力用クロック信号は３．５水平区間の間にハイ区間を有し、隣接したキャリーパルス出力用クロック信号は１．５水平期間の間に互いにオーバーラップすることができる。
【００１３】
前記少なくとも２個のスキャン信号出力部は、４本のゲートラインを駆動することができるように、第１〜第４スキャン信号出力部を備え、前記第１〜第４スキャン信号出力部のそれぞれには多数のスキャンパルス出力用パルス信号のうち一つのクロック信号が印加され、前記キャリー信号出力部には多数のキャリーパルス出力用パルス信号のうち一つのクロック信号が印加され、前記多数のキャリーパルス出力用クロック信号は一定期間ずつシフトされ、隣接したスキャンパルス出力用クロック信号は一定期間の間に互いにオーバーラップし、各キャリーパルス出力用クロック信号は隣接した４個のスキャンパルス出力用クロック信号のハイ区間より長い区間を有することができ、隣接したキャリーパルス出力用クロック信号は１水平期間より長い時間の間に互いにオーバーラップすることができる。
【００１４】
前記各スキャンパルス出力用クロック信号は２水平期間の間にハイ区間を有し、隣接したスキャンパルス出力用クロック信号は１水平期間の間に互いにオーバーラップし、前記各キャリーパルス出力用クロック信号は６水平区間の間にハイ区間を有し、隣接したキャリーパルス出力用クロック信号は２水平期間の間に互いにオーバーラップすることができる。
【００１５】
また、前記のような目的を達成するための本発明による平面表示装置は、複数のゲート及びデータラインが配置されてなる複数のマトリックス状のサブ画素を備え、各ゲートラインに供給されるスキャンパルスに応答して前記複数のデータラインにデータ電圧を供給して映像を表示する表示パネルと、各ゲートラインにスキャンパルスを順次供給するゲート駆動部と、前記データ電圧を前記複数のデータラインに供給するデータ駆動部と、外部から入力される映像データを前記表示パネルの大きさ及び解像度に合わせて整列して前記データ駆動部に供給し、外部から入力される同期信号を複数のゲート制御信号及び複数のデータ制御信号を前記ゲート駆動部及び前記データ駆動部にそれぞれ供給するタイミングコントローラーとを備え、前記ゲート駆動部は、複数のゲートラインのそれぞれにスキャン信号を順次供給するために、複数のＧＩＰを含み、各ＧＩＰは、少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部と少なくとも２個のスキャン信号出力部を備え、前記キャリー信号出力部は、第１ノードの電圧によって制御されるプルアップトランジスタと、第２ノードの電圧によって制御されるプルダウントランジスタと、前記プルアップトランジスタのゲート電極とソース電極の間に形成されるブースティングキャパシタとを備えることにその特徴がある。
【発明の効果】
【００１６】
前記のような特徴を有する本発明によるゲート駆動部及びこれを備えた平面表示装置は次のような効果がある。
【００１７】
本発明の各実施例によるゲート駆動部は、一つのＧＩＰが少なくとも２本のゲートラインを駆動することができるようにするので、平面表示装置が高解像度に具現されてもナローベゼル（Ｎａｒｒｏｗ  Ｂｅｚｅｌ）の平面表示パネルを満たすことができる。
【００１８】
本発明の第２及び第３実施例によるＧＩＰの出力部はキャリー信号を用いて前記第１ノードＱをブースティングする方式を用いた。
【００１９】
したがって、前記キャリー信号出力部にのみブースティングキャパシタを取り付けるので、前記各スキャン信号出力部のトランジスタの影響を減らし、前記第１ノードのブースティングレベル偏差を減少させることができる。これにより、各スキャン信号出力部から出力されるスキャン信号の立ち上がり時間（ｒｉｓｉｎｇ  ｔｉｍｅ）と立ち下がり時間（ｆａｌｌｉｎｇ  ｔｉｍｅ）の偏差及び平面表示パネルに表示される画像で周期的な輝度偏差を減少させることができる。
【００２０】
前記第１ノードのブースティングレベル偏差を減少させ、前記キャリー信号出力用クロック信号の幅を増やすことで、スキャンパルスが出力されるうちに前記第１ノードのブースティングレベルを高く維持するので、前記出力部の各トランジスタのゲートソース電圧（Ｖｇｓ）が減少し、これによってＧＩＰの特性及び信頼性が落ちる欠点を補うことができる。
【００２１】
少なくとも２個のスキャン信号出力部を備えてもスキャン信号出力部間のカップリング（ｃｏｕｐｌｉｎｇ）の発生がないので、信号歪みの発生を防止することができる。
【００２２】
また、前記キャリー信号出力部にのみブースティングキャパシタを取り付けるので、前記ブースティングキャパシタの容量を増やして前記第１ノードのブースティングレベルを確保することができ、よって各出力部のプルアップトランジスタの出力特性及びＰＢＴＳ（Ｐｏｓｉｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ）マージン（ｍａｒｇｉｎ）を確保することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明による平面表示装置を簡略に示す構成図である。
【図２】本発明によるゲート駆動部のブロック構成図である。
【図３】本発明による図２のＧＩＰの構成ブロック図である。
【図４】本発明の第１実施例による前記出力部の回路構成図である。
【図５】図４に示した本発明の第１実施例による出力部に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【図６】本発明の第２実施例による前記出力部の回路構成図である。
【図７】図６に示した本発明の第２実施例による出力部に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【図８】本発明の他の実施例によるゲート駆動部においてｎ番目ＧＩＰの説明図である。
【図９】図８による本発明の第３実施例の前記出力部の回路構成図である。
【図１０】図９に示した出力部に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【図１１ａ】本発明の第１実施例によるゲート駆動部の第１ノードＱとキャリー信号の出力波形図である。
【図１１ｂ】本発明の第２及び第３実施例によるゲート駆動部の第１ノードＱとキャリー信号の出力波形図である。
【図１２ａ】本発明の第１実施例によるゲート駆動部のスキャン信号の出力波形図である。
【図１２ｂ】本発明の第２及び第３実施例によるゲート駆動部のスキャン信号の出力波形図である。
【発明を実施するための形態】
【００２４】
前記のような特徴を有する本発明によるゲート駆動部及びこれを備えた平面表示装置を添付図面に基づいてより詳細に説明すると次のようである。
【００２５】
図１は本発明による平面表示装置を簡略に示す構成図である。
【００２６】
本発明による平面表示装置は、図１に示すように、表示パネル１、ゲート駆動部２、データ駆動部３及びタイミングコントローラー４を含む。
【００２７】
前記表示パネル１には複数のゲートラインＧＬと複数のデータラインＤＬが配置され、前記複数のゲートラインＧＬと複数のデータラインＤＬの交差領域に複数のサブ画素Ｐがマトリックス状に配列される。
前記複数のサブ画素Ｐは前記ゲートラインＧＬから供給されるスキャンパルスＧに応答して、前記複数のデータラインＤＬから供給される映像信号（データ電圧）による映像を表示する。
【００２８】
前記ゲート駆動部２はＧＩＰ（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）型ゲートドライバーであって、表示パネル１の非表示領域に配置される。
【００２９】
このようなゲート駆動部２は前記タイミングコントローラー４から提供された複数のゲート制御信号ＧＣＳによって各ゲートラインＧＬにスキャンパルス（ゲート駆動信号、Ｖｇｏｕｔ）を順次供給するゲートシフトレジスターからなる。
【００３０】
前記複数のゲート制御信号ＧＣＳは、相異なる位相を有する複数のクロック信号（ＣＬＫ１−８）、前記ゲート駆動部２の駆動開始を指示するゲートスタート信号（ＶＳＴ）、ゲートハイ電圧（ＶＧＨ）及びゲートロー電圧（ＶＧＬ）などを含む。
【００３１】
前記データ駆動部３は、前記タイミングコントローラー４から入力されるデジタル映像データＲＧＢを基準ガンマ電圧によってアナログデータ電圧に変換し、変換されたアナログデータ電圧を前記複数のデータラインＤＬに供給する。このようなデータ駆動部３は前記タイミングコントローラー４から提供された複数のデータ制御信号ＤＣＳによって制御される。
【００３２】
前記タイミングコントローラー４は外部から入力される映像データＲＧＢを表示パネル１の大きさ及び解像度に合わせて整列して前記データ駆動部３に供給する。また、前記タイミングコントローラー４は、外部から入力される同期信号ＳＹＮＣ、例えばドットクロック（ＤＣＬＫ）、データイネーブル信号（ＤＥ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）を用いて複数のゲート制御信号ＧＣＳ及び複数のデータ制御信号ＤＣＳを生成して前記ゲート駆動部２及び前記データ駆動部３にそれぞれ供給する。
【００３３】
前記ゲート駆動部２は、前記複数のゲートラインＧＬのそれぞれにスキャン信号（ゲート駆動信号、Ｖｇｏｕｔ）を順次供給するために、複数ステージ（ＧＩＰ）を含む。
【００３４】
ところが、前記複数のＧＩＰを前記複数のゲートラインと一対一で対応して連結すると、高解像度及びナローベゼル（Ｎａｒｒｏｗ  Ｂｅｚｅｌ）化といった最近の設計要求を満たすことができなくなる。
【００３５】
よって、本発明は、一つのＧＩＰが少なくとも２本のゲートラインを駆動することができるように、一つのキャリー信号出力部と少なくとも２個のスキャン信号出力部を備えることを特徴とする。
【００３６】
図２は本発明によるゲート駆動部のブロック構成図、図３は本発明によるＧＩＰの構成ブロック図である。
【００３７】
図２に示すように、本発明によるゲート駆動部２は、従属的に接続された複数のＧＩＰを含み、一つのＧＩＰに２本のゲートラインＧＬが連結され、タイミングコントローラー４から印加されるクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）によって順次２個のスキャン信号（Ｖｇｏｕｔ（ｎ）、Ｖｇｏｕｔ（ｎ＋１））及びキャリー信号（Ｃａｒｒｙ  ｓｉｇｎａｌ、ＣＯＵＴ（ｎ））を生成する出力部を含む。
【００３８】
具体的に、前記ゲート駆動部２は、前記タイミングコントローラー４から多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）、ゲートハイ電圧ＶＧＨ、多数のゲートロー電圧ＶＧＬｓ及びゲートスタートパルスＶＳＴなどが印加される。
【００３９】
前記多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）はスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）とキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）を含む。
【００４０】
前記各ＧＩＰから出力される２個のゲート駆動信号（Ｖｇｏｕｔ（ｎ）、Ｖｇｏｕｔ（ｎ＋１））は該当ゲートラインを順次駆動するためのものであり、前記各ＧＩＰから出力されるキャリー駆動信号（Ｃａｒｒｙ  ｓｉｇｎａｌ、ＣＯＵＴ（ｎ））は前段のＧＩＰをリセット（ｒｅｓｅｔ）させるとか、次段のＧＩＰをセット（ｓｅｔ）するための信号である。
【００４１】
図２は、ｎ番目ＧＩＰは３番目前段から出力されるキャリー信号（ＣＯＵＴ（ｎ−３））によってセットされ、３番目後段から出力されるキャリー信号（ＣＯＵＴ（ｎ＋３））によってリセットされることを示した。しかし、これに限定されず、（ｎ−４）番目の前段から出力されるキャリー信号（ＣＯＵＴ（ｎ−４））によってセットされ、（ｎ＋４）番目の後段から出力されるキャリー信号（ＣＯＵＴ（ｎ＋４））によってリセットされるなどの多様な方法で設計することができる。前記各ＧＩＰは、図３に示すように、前段のＧＩＰから出力されるキャリー信号（ＣＯＵＴ）によってセットされ、後段のＧＩＰから出力されるキャリー信号（ＣＯＵＴ）によってリセットされて第１及び第２ノードＱ、Ｑｂの電圧を制御するノード制御部１００と、前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち２個のスキャンパルス出力用クロック信号と前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のうち一つのキャリーパルス出力用クロック信号を受信し、前記第１及び第２ノードＱ、Ｑｂの電圧レベルによって前記スキャン信号（（Ｖｇｏｕｔ（ｎ）、Ｖｇｏｕｔ（ｎ＋１））及び前記キャリー信号（ＣＯＵＴ（ｎ））を出力する出力部２００とを含む。
【００４２】
図４は本発明の第１実施例による前記出力部２００の回路構成図、図５は図４に示した本発明の第１実施例による出力部２００に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【００４３】
本発明の第１実施例によるＧＩＰの出力部２００は、図４に示すように、キャリー信号出力部２０１、第１スキャン信号出力部２０２及び第２スキャン信号出力部２０３を含む。
【００４４】
本発明の第１実施例による前記キャリー信号出力部２０１は、複数のキャリー用クロック信号（ＣＲＣＬＫｓ）のうち一つのキャリーパルス出力用クロック信号が印加されるキャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）と第１ゲートロー電圧端ＶＧＬ１の間に直列で連結される第１プルアップトランジスタＴｐｃ及び第１プルダウントランジスタＴｄｃからなり、前記第１プルアップトランジスタＴｐｃは前記第１ノードＱの電圧レベルによってオン／オフされ、前記第１プルダウントランジスタＴｄｃは前記第２ノードＱｂの電圧レベルによってオン／オフされてキャリー信号（ＣＲ（ｎ））を出力する。
【００４５】
本発明の第１実施例による前記第１スキャン信号出力部２０２は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第２プルアップトランジスタＴｐ１及び第２プルダウントランジスタＴｄ１と、前記第２プルアップトランジスタＴｐ１のゲート電極とソース電極の間に連結されるブースティング（ｂｏｏｓｔｉｎｇ）用第１キャパシタＣ１とからなり、前記第２プルアップトランジスタＴｐ１は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第２プルダウントランジスタＴｄ１は前記第２ノードＱｂの電圧レベルによってオン／オフされて第１スキャン信号（Ｖｏｕｔ（ｎ））を出力する。
【００４６】
本発明の第１実施例による前記第２スキャン信号出力部２０３は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち他の一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第３プルアップトランジスタＴｐ２及び第３プルダウントランジスタＴｄ２と、前記第３プルアップトランジスタＴｐ２のゲート電極とソース電極の間に連結されるブースティング用第２キャパシタＣ２とからなり、前記第３プルアップトランジスタＴｐ２は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第３プルダウントランジスタＴｄ２は前記第２ノードＱｂの電圧レベルによってオン／オフされて第２スキャン信号（Ｖｏｕｔ（ｎ＋１）を出力する。
【００４７】
ここで、前記キャリー信号出力部２０１のプルアップトランジスタＴｐｃのチャネル幅は前記第１及び第２スキャン信号出力部２０２、２０３のプルアップトランジスタＴｐ１、Ｔｐ２のチャネル幅より小さく設計される。
【００４８】
図５に示すように、本発明の第１実施例による前記多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）はスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）とキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）とを含む。
【００４９】
前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は一定期間ずつシフトされて出力される１２相のクロック信号、つまり第１〜第１２クロック信号（ＳＣＣＬＫ１−ＳＣＣＬＫ１２）を含むことができる。前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、隣接したスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は１水平期間の間（１Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００５０】
前記キャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は一定期間ずつシフトされて出力される６相のクロック信号、つまり第１〜第６クロック信号（ＣＲＣＬＫ１−ＣＲＣＬＫ６）を含むことができる。前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は１水平期間（１Ｈ）の間に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００５１】
図５は、図４に示したＧＩＰの前記キャリー信号出力部２０１の前記キャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）には第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）が印加され、前記第１スキャン信号出力部２０２の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）には第５スキャンパルス出力用クロック信号（ＳＣＣＬＫ５）が印加され、前記第２スキャン信号出力部２０３の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）には第６スキャンパルス出力用クロック信号（ＳＣＣＬＫ６）が印加されることを示した。
【００５２】
図５は、図４に示したＧＩＰの前記キャリー信号出力部２０１の前記キャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）に第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）が印加され、前記第１スキャン信号出力部２０２の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）に第５スキャンパルス出力用クロック信号（ＳＣＣＬＫ５）が印加され、前記第２スキャン信号出力部２０３の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）に第６スキャンパルス出力用クロック信号（ＳＣＣＬＫ６）が印加されることを示した。
【００５３】
また、図５は、図３に示したＧＩＰ（ｎ）のノード制御部１００は３番目前段のＧＩＰ（ＧＩＰ（ｎ−３））から出力されたキャリー信号（ＣＯＵＴ、ＧＩＰ（ｎ）が第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）によってキャリーパルスを出力するので、ＣＲＣＬＫ６によってキャリーパルスを出力するＧＩＰ（ｎ−３）から出力されたキャリー信号）によってセットされ、２番目後段のＧＩＰ（ＧＩＰ（ｎ＋２））から出力されるキャリー信号（ＣＯＵＴ、ＣＲＣＬＫ５）によってリセットされて第１及び第２ノードＱ、Ｑｂの電圧を制御することを示した。
【００５４】
図２〜図５で説明したように、本発明の第１実施例による平面表示装置は一つのＧＩＰが２本のゲートラインを駆動することができるようにするので、平面表示装置が高解像度に具現されてもナローベゼル（Ｎａｒｒｏｗ  Ｂｅｚｅｌ）の平面表示パネルを実現することができる。
【００５５】
しかし、本発明の第１実施例によるＧＩＰの出力部２００はスキャン信号を用いて前記第１ノードＱをブースティングする方式を用いた。
【００５６】
したがって、前記第１及び第２スキャン信号出力部２０２、２０３に比べて前記キャリー信号出力部２０１のブースティングキャパシタンスが小さいため、前記第１ノードＱに及ぶ影響が少なく、前記第１及び第２スキャン信号出力部２０２、２０３に形成される第１及び第２キャパシタＣ１、Ｃ２が互いにホルディングキャパシタ（ｈｏｌｄｉｎｇ  ｃａｐａｃｉｔｏｒ）として作用するため、前記第１ノードＱのブースティングレベル（ｈ１とｈ２の差）が時間の経過によって偏差が発生する。これにより、前記第１及び第２スキャン信号出力部２０２、２０３から出力されるスキャン信号の立ち上がり時間（ｒｉｓｉｎｇ  ｔｉｍｅ）と立ち下がり時間（ｆａｌｌｉｎｇ  ｔｉｍｅ）の偏差が発生することになり、平面表示パネルに表示される画像で周期的な輝度偏差が発生し得る。
【００５７】
また、前記第１及び第２スキャン信号出力部２０２、２０３の出力の間にカップリング（ｃｏｕｐｌｉｎｇ）が発生して信号歪みが発生することがあり、前記第１ノードＱ電圧が部分的に低くなって前記出力部の各トランジスタのゲートソース電圧（Ｖｇｓ）が減少し、これによってＧＩＰの特性及び信頼性が落ちることがあり得る。
【００５８】
したがって、前記のような欠点を解消するために本発明は他の実施例を提供する。
【００５９】
図６は本発明の第２実施例による前記出力部２００の回路構成図、図７は図６に示した本発明の第２実施例による出力部２００に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【００６０】
本発明の第２実施例によるＧＩＰの出力部２００は、図６に示すように、キャリー信号出力部２０１、第１スキャン信号出力部２０２及び第２スキャン信号出力部２０３を含む。
【００６１】
本発明の第２実施例による前記キャリー信号出力部２０１は、複数のキャリー用クロック信号（ＣＲＣＬＫｓ）のうち一つのキャリーパルス出力用クロック信号が印加されるキャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）と第１ゲートロー電圧端ＶＧＬ１の間に直列で連結される第１プルアップトランジスタＴｐｃ及び第１プルダウントランジスタＴｄｃと、前記第１プルアップトランジスタＴｐｃのゲート電極とソース電極の間に連結されるブースティング（ｂｏｏｓｔｉｎｇ）用キャパシタＣとを含んでなり、前記第１プルアップトランジスタＴｐｃは前記第１ノードＱの電圧レベルによってオン／オフされ、前記第１プルダウントランジスタＴｄｃは前記第２ノードＱｂの電圧レベルによってオン／オフされてキャリー信号（ＣＲ（ｎ））を出力する。
【００６２】
本発明の第２実施例による前記第１スキャン信号出力部２０２は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第２プルアップトランジスタＴｐ１及び第２プルダウントランジスタＴｄ１を含んでなり、前記第２プルアップトランジスタＴｐ１は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第２プルダウントランジスタＴｄ１は前記第２ノードＱｂの電圧レベルによってオン／オフされて第１スキャン信号（Ｖｏｕｔ（ｎ））を出力する。
【００６３】
本発明の第２実施例による前記第２スキャン信号出力部２０３は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち他の一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第３プルアップトランジスタＴｐ２及び第３プルダウントランジスタＴｄ２を含んでなり、前記第３プルアップトランジスタＴｐ２は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第３プルダウントランジスタＴｄ２は前記第２ノードＱｂの電圧レベルによってオン／オフされて第２スキャン信号（Ｖｏｕｔ（ｎ＋１）を出力する。
【００６４】
図７に示すように、本発明の第２実施例による前記多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）はスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）とキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）を含む。
【００６５】
前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は一定期間ずつシフトされて出力される１２相のクロック信号、つまり第１〜第１２クロック信号（ＳＣＣＬＫ１−ＳＣＣＬＫ１２）を含むことができる。前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、隣接したスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は１水平期間の間（１Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００６６】
前記キャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は一定期間ずつシフトされて出力される６相のクロック信号、つまり第１〜第６クロック信号（ＣＲＣＬＫ１−ＣＲＣＬＫ６）を含むことができる。前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは３．５水平期間の間（３．５Ｈ）にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は１．５水平期間の間（１．５Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００６７】
以上で、説明の便宜のために、前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、１水平期間の間（１Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することを勘案して、前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは３．５水平期間の間（３．５Ｈ）にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は１．５水平期間の間（１．５Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができることを説明した。
【００６８】
しかし、これに限定されず、前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは隣接した２個のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のハイ区間（３Ｈ）より長い時間の間にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は１水平期間より長い時間の間に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００６９】
図７は、図６に示したＧＩＰの前記キャリー信号出力部２０１の前記キャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）に第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）が印加され、前記第１スキャン信号出力部２０２の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）に第５スキャンパルス出力用クロック信号（ＳＣＣＬＫ５）が印加され、前記第２スキャン信号出力部２０３の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）に第６スキャンパルス出力用クロック信号（ＳＣＣＬＫ６）が印加されることを示した。
【００７０】
また、図７は、図３に示したＧＩＰ（ｎ）のノード制御部１００は３番目前段のＧＩＰ（ＧＩＰ（ｎ−３））から出力されたキャリー信号（ＣＯＵＴ、ＧＩＰ（ｎ）が第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）によってキャリーパルスを出力するので、ＣＲＣＬＫ６によってキャリーパルスを出力するＧＩＰ（ｎ−３）から出力されたキャリー信号）によってセットされ、３番目後段のＧＩＰ（ＧＩＰ（ｎ＋３）から出力されるキャリー信号（ＣＯＵＴ、ＣＲＣＬＫ６）によってリセットされて第１及び第２ノードＱ、Ｑｂの電圧を制御することを示した。
【００７１】
一方、本発明の第１及び第２実施例では、一つのＧＩＰが２本のゲートラインを駆動することができるように一つのキャリー信号出力部と２個のスキャン信号出力部を備えるものを説明したが、これに限定されず、２個以上のスキャン信号出力部を備えることができる。
【００７２】
図８は本発明の他の実施例によるゲート駆動部においてｎ番目ＧＩＰの説明図である。
【００７３】
図２で説明したように、本発明によるゲート駆動部２は、従属的に接続された複数のＧＩＰを含む。
【００７４】
ただ、一つのＧＩＰに４本のゲートラインＧＬが連結されて、タイミングコントローラー４から印加されるクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）によって順次４個のスキャン信号（Ｖｇｏｕｔ（４ｎ−３）、Ｖｇｏｕｔ（４ｎ−２）、Ｖｇｏｕｔ（４ｎ−１）、Ｖｇｏｕｔ（４ｎ））及びキャリー信号（Ｃａｒｒｙ  ｓｉｇｎａｌ、ＣＯＵＴ（ｎ））を生成する出力部を含む。
【００７５】
図８は、ｎ番目ＧＩＰ（ｎ）は２番目前段から出力されるキャリー信号（ＣＯＵＴ（ｎ−２））によってセットされ、２番目後段から出力されるキャリー信号（ＣＯＵＴ（ｎ＋２））によってリセットされることを示した。しかし、上述したように、これに限定されない。
【００７６】
図９は図８による本発明の第３実施例の前記出力部２００の回路構成図、図１０は図９に示した本発明の第３実施例による出力部２００に印加された多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）及び前記第１ノードＱの電圧波形図である。
【００７７】
本発明の第３実施例によるＧＩＰの出力部２００は、図９に示すように、キャリー信号出力部２０１、第１スキャン信号出力部２０２、第２スキャン信号出力部２０３、第３スキャン信号出力部２０４及び第４スキャン信号出力部２０５を含む。
【００７８】
本発明の第３実施例による前記キャリー信号出力部２０１は、複数のキャリー用クロック信号（ＣＲＣＬＫｓ）のうち一つのキャリーパルス出力用クロック信号が印加されるキャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）と第１ゲートロー電圧端（ＶＧＬ１）の間に直列で連結される第１プルアップトランジスタＴｐｃ及び第１プルダウントランジスタＴｄｃと、前記第１プルアップトランジスタＴｐｃのゲート電極とソース電極の間に連結されるブースティング（ｂｏｏｓｔｉｎｇ）用キャパシタＣとを含んでなり、前記第１プルアップトランジスタＴｐｃは前記第１ノードＱの電圧レベルによってオン／オフされ、前記第１プルダウントランジスタＴｄｃは前記第２ノードＱｂの電圧レベルによってオン／オフされてキャリー信号（ＣＲ（ｎ））を出力する。
【００７９】
本発明の第３実施例による前記第１スキャン信号出力部２０２は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第２プルアップトランジスタＴｐ１及び第２プルダウントランジスタＴｄ１を含んでなり、前記第２プルアップトランジスタＴｐ１は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第２プルダウントランジスタＴｄ１は前記第２ノードＱｂの電圧レベルによってオン／オフされて第１スキャン信号（Ｖｏｕｔ（ｎ））を出力する。
【００８０】
本発明の第３実施例による前記第２スキャン信号出力部２０３は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第３プルアップトランジスタＴｐ２及び第３プルダウントランジスタＴｄ２を含んでなり、前記第３プルアップトランジスタＴｐ２は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第３プルダウントランジスタＴｄ２は前記第２ノードＱｂの電圧レベルによってオン／オフされて第２スキャン信号（Ｖｏｕｔ（ｎ＋１）を出力する。
【００８１】
本発明の第３実施例による前記第３スキャン信号出力部２０４は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋２）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第３プルアップトランジスタＴｐ２及び第３プルダウントランジスタＴｄ２を含んでなり、前記第３プルアップトランジスタＴｐ２は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第３プルダウントランジスタＴｄ３は前記第２ノードＱｂの電圧レベルによってオン／オフされて第３スキャン信号（Ｖｏｕｔ（ｎ＋２））を出力する。
【００８２】
本発明の第３実施例による前記第４スキャン信号出力部２０５は、複数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のうち一つのスキャンパルス出力用クロック信号が印加されるスキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋３）と第２ゲートロー電圧端ＶＧＬ２の間に直列で連結される第４プルアップトランジスタＴｐ３及び第４プルダウントランジスタＴｄ３を含んでなり、前記第４プルアップトランジスタＴｐ３は前記第１ノードＱの電圧レベルによってオン／オフされ、前記第４プルダウントランジスタＴｄ３は前記第２ノードＱｂの電圧レベルによってオン／オフされて第４スキャン信号（Ｖｏｕｔ（ｎ＋３）を出力する。
【００８３】
図１０に示すように、本発明の第３実施例による前記多数のクロック信号（ＳＣＣＬＫｓ、ＣＲＣＬＫｓ）はスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）とキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）を含む。
【００８４】
前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は一定期間ずつシフトされて出力される１６相のクロック信号、つまり第１〜第１６クロック信号（ＳＣＣＬＫ１−ＳＣＣＬＫ１６）を含むことができる。前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、隣接したスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）は１水平期間の間（１Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００８５】
前記キャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は一定期間ずつシフトされて出力される４相のクロック信号、つまり第１〜第４クロック信号（ＣＲＣＬＫ１−ＣＲＣＬＫ４）を含むことができる。前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは６水平期間の間（６Ｈ）にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は２水平期間の間（２Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００８６】
以上で、説明の便宜のために、前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のそれぞれは２水平期間の間（２Ｈ）にハイ区間を有することができ、１水平期間の間（１Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することを勘案して、前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは６水平期間の間（６Ｈ）にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は２水平期間の間（２Ｈ）に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができることを説明した。
【００８７】
しかし、これに限定されず、前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）のそれぞれは隣接した４個のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）のハイ区間（５Ｈ）より長い時間の間にハイ区間を有することができ、隣接したキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）は１水平期間より長い時間の間に互いにオーバーラップ（ｏｖｅｒｌａｐ）することができる。
【００８８】
図１０は、図９に示したＧＩＰの前記キャリー信号出力部２０１の前記キャリーパルス出力用クロック信号端ＣＲＣＬＫ（ｎ）に第３キャリーパルス出力用クロック信号（ＣＲＣＬＫ３）が印加され、前記第１スキャン信号出力部２０２の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ）に第９スキャンパルス出力用クロック信号（ＳＣＣＬＫ９）が印加され、前記第２スキャン信号出力部２０３の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋１）に第１０スキャンパルス出力用クロック信号（ＳＣＣＬＫ１０）が印加され、前記第３スキャン信号出力部２０４の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋２）に第１１スキャンパルス出力用クロック信号（ＳＣＣＬＫ１１）が印加され、前記第４スキャン信号出力部２０５の前記スキャンパルス出力用クロック信号端ＳＣＣＬＫ（ｎ＋３）に第１２スキャンパルス出力用クロック信号（ＳＣＣＬＫ１２）が印加されることを示した。
【００８９】
また、図１０は、図３に示したＧＩＰ（ｎ）のノード制御部１００は２番目前段のＧＩＰ（ＧＩＰ（ｎ−２））から出力されたキャリー信号（ＣＲＣＬＫ１）によってセットされ、２番目後段のＧＩＰ（ＧＩＰ（ｎ＋２）から出力されるキャリー信号（ＣＲＣＬＫ１）によってリセットされて第１及び第２ノードＱ、Ｑｂの電圧を制御することを示した。
【００９０】
前記本発明の各実施例で、前記多数のスキャンパルス出力用クロック信号（ＳＣＣＬＫｓ）の数及び前記多数のキャリーパルス出力用クロック信号（ＣＲＣＬＫｓ）の数及び各クロック信号の波形は設計方法によって多様に可変することができる。
【００９１】
前述したように、本発明の第２及び第３実施例による平面表示装置は一つのＧＩＰが少なくとも２本のゲートラインを駆動することができるようにするので、平面表示装置が高解像度に具現されてもナローベゼル（Ｎａｒｒｏｗ  Ｂｅｚｅｌ）の平面表示パネルを実現することができるだけではなく、本発明の第１実施例による欠点を補うことができる。
【００９２】
図１１ａは本発明の第１実施例によるゲート駆動部の第１ノードＱとキャリーパルス出力用クロック信号の出力波形図、図１１ｂは本発明の第２及び第３実施例によるゲート駆動部の第１ノードＱとキャリーパルス出力用クロック信号の出力波形図である。
【００９３】
図１２ａは本発明の第１実施例によるゲート駆動部のスキャン信号の出力波形図、図１２ｂは本発明の第２及び第３実施例によるゲート駆動部のスキャン信号の出力波形図である。
【００９４】
図１１ａに示すように、本発明の第１実施例によるＧＩＰの出力部２００はスキャン信号を用いて前記第１ノードＱをブースティングする方式を用い、スキャンパルス出力用クロック信号（ＳＣＣＬＫ（ｎ））とキャリーパルス出力用クロック信号（ＣＲＣＬＫ（ｎ））を同じ幅で駆動した。
【００９５】
したがって、本発明の第１実施例によるＧＩＰの出力部２００はスキャン信号を用いて前記第１ノードＱをブースティングする方式を用い、スキャンパルス出力用クロック信号（ＳＣＣＬＫ（ｎ））とキャリーパルス出力用クロック信号（ＣＲＣＬＫ（ｎ））を同じ幅で駆動するので、前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）が約１４．８Ｖ程度であった。
【００９６】
一方、図１１ｂに示すように、本発明の第２及び第３実施例によるＧＩＰの出力部２００はキャリー信号を用いて前記第１ノードＱをブースティングする方式を用い、スキャンパルス出力用クロック信号（ＳＣＣＬＫ（ｎ））の幅よりキャリーパルス出力用クロック信号（ＣＲＣＬＫ（ｎ））の幅を大きくして駆動した。
【００９７】
したがって、本発明の第２及び第３実施例によるＧＩＰの出力部２００はキャリー信号を用いて前記第１ノードＱでブースティングする方式を用い、スキャンパルス出力用クロック信号（ＳＣＣＬＫ（ｎ））の幅よりキャリーパルス出力用クロック信号（ＣＲＣＬＫ（ｎ））の幅を大きくして駆動するので、前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）が約４．０Ｖ程度であった。
【００９８】
図１１ａ及び図１１ｂで比較したように、本発明の第２及び第３実施例によるＧＩＰの出力部２００は本発明の第１実施例によるＧＩＰの出力部２００より前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）を減少させることができる。
【００９９】
また、本発明の第１実施例によるＧＩＰの出力部２００はスキャン信号を用いて前記第１ノードＱをブースティングする方式を用いた反面、本発明の第２及び第３実施例によるＧＩＰの出力部２００はキャリー信号を用いて前記第１ノードＱでブースティングする方式を用いた。したがって、本発明の第２及び第３実施例によると、図１２ａ及び図１２ｂで比較したように、前記各スキャン信号出力部２０２、２０３、２０４、２０５のトランジスタの影響を減らすことができる。
【０１００】
前記のように、本発明の第２及び第３実施例によるＧＩＰの出力部２００は本発明の第１実施例によるＧＩＰの出力部２００に比べて前記各スキャン信号出力部２０２、２０３、２０４、２０５のトランジスタの影響を減らし、前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）を減少させるので、前記各スキャン信号出力部２０２、２０３、２０４、２０５から出力されるスキャン信号の立ち上がり時間（ｒｉｓｉｎｇ  ｔｉｍｅ）及び立ち下がり時間（ｆａｌｌｉｎｇ  ｔｉｍｅ）の偏差及び平面表示パネルに表示される画像での周期的な輝度偏差を減少させることができる。
【０１０１】
また、本発明の第２及び第３実施例によるＧＩＰの出力部２００は本発明の第１実施例によるＧＩＰの出力部２００に比べてスキャンパルス出力用クロック信号（ＳＣＣＬＫ（ｎ））の幅よりキャリーパルス出力用クロック信号（ＣＲＣＬＫ（ｎ））の幅を大きくして駆動して前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）を減少させるので、スキャンパルスが出力されるうちに前記第１ノードＱのブースティングレベルを高く維持することができ、前記出力部の各トランジスタのゲートソース電圧（Ｖｇｓ）が減少し、これによってＧＩＰの特性及び信頼性が落ちる欠点を補うことができる。
【０１０２】
また、本発明の第２及び第３実施例によるＧＩＰの出力部２００は前記キャリー信号出力部にのみブースティングキャパシタを取り付け、前記第１ノードＱのブースティングレベル偏差（ｈ１とｈ２の差）を減少させるので、少なくとも２個のスキャン信号出力部を備えてもスキャン信号出力部間のカップリング（ｃｏｕｐｌｉｎｇ）の発生がなくて信号歪みの発生を防止することができる。
【０１０３】
すなわち、本発明の第１実施例によるＧＩＰの出力部２００は、図１２ａに示すように、スキャン信号出力部間のカップリング（ｃｏｕｐｌｉｎｇ）の発生によって、出力されるスキャン信号間に信号歪みが発生する。
【０１０４】
しかし、本発明の第２及び第３実施例によるＧＩＰの出力部２００は、図１２ｂに示すように、スキャン信号出力部間のカップリング（ｃｏｕｐｌｉｎｇ）の発生がないので、出力されるスキャン信号間に信号歪みが発生しない。
【０１０５】
また、本発明の第２及び第３実施例によるＧＩＰの出力部２００は前記キャリー信号出力部２０１にのみブースティングキャパシタＣを取り付けるので、前記ブースティングキャパシタＣの容量を増やして前記第１ノードＱのブースティングレベルを確保することができ、よって各出力部のプルアップトランジスタの出力特性及びＰＢＴＳ（Ｐｏｓｉｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ）マージン（ｍａｒｇｉｎ）を確保することができる。
【０１０６】
以上で説明した本発明は上述した実施例及び添付図面に限定されるものではなく、本発明の技術的思想を逸脱しない範疇内でさまざまな置換、変形及び変更が可能であることが本発明が属する技術分野で通常の知識を有する者に明らかになるであろう。
【符号の説明】
【０１０７】
１００    ノード制御部
２００    出力部
２０１    キャリー信号出力部
２０２、２０３、２０４、２０５    スキャン信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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