(57)【要約】【課題】  信頼性を向上することが可能な表示装置を提供する。【解決手段】  本実施形態の表示装置は、基材と、基材の上に位置する第１絶縁膜と、第１絶縁膜の上に位置する第２絶縁膜と、第１半導体層と第１半導体層と重なる第１ゲート電極とを備える第１スイッチング素子と、第２半導体層と第２半導体層と重なる第２ゲート電極とを備える第２スイッチング素子と、第１スイッチング素子と電気的に接続された画素電極と、を備え、第１半導体層と第２半導体層とは、第１絶縁膜と第２絶縁膜との間に位置し、第１ゲート電極と第２ゲート電極とは、第１絶縁膜及び第２絶縁膜を挟んで互いに反対側に位置している。【選択図】      図４
2019049627.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材の上に位置する第１絶縁膜と、
前記第１絶縁膜の上に位置する第２絶縁膜と、
第１半導体層と、前記第１半導体層と重なる第１ゲート電極と、を備える第１スイッチング素子と、
第２半導体層と、前記第２半導体層と重なる第２ゲート電極と、を備える第２スイッチング素子と、
前記第１スイッチング素子と電気的に接続された画素電極と、
を備え、
前記第１半導体層と前記第２半導体層とは、前記第１絶縁膜と前記第２絶縁膜との間に位置し、
前記第１ゲート電極と前記第２ゲート電極とは、前記第１絶縁膜及び前記第２絶縁膜を挟んで互いに反対側に位置している、表示装置。
【請求項２】
前記第１ゲート電極は、前記第２絶縁膜の上に位置し、
前記第２ゲート電極は、前記基材と前記第１絶縁膜との間に位置し、
前記第１絶縁膜の第１厚さは、前記第２絶縁膜の第２厚さより小さい、請求項１に記載の表示装置。
【請求項３】
前記第１ゲート電極の厚さは、前記第２ゲート電極の厚さより大きい、請求項２に記載の表示装置。
【請求項４】
前記第１厚さは、前記第２厚さの３倍以上である、請求項２又は３に記載の表示装置。
【請求項５】
前記第１ゲート電極は、前記基材と前記第１絶縁膜との間に位置し、
前記第２ゲート電極は、前記第２絶縁膜の上に位置し、
前記第１絶縁膜の第１厚さは、前記第２絶縁膜の第２厚さより大きい、請求項１に記載の表示装置。
【請求項６】
前記第１ゲート電極の厚さは、前記第２ゲート電極の厚さより小さい、請求項５に記載の表示装置。
【請求項７】
前記画素電極の上に位置する共通電極と、
前記共通電極と前記画素電極との間に挟持された電気泳動素子と、
をさらに備える、請求項１乃至６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
素子基板と対向基板との間に、マイクロカプセルが配列された電気泳動素子を挟持した電気泳動表示装置が開示されている。電気泳動表示装置は、記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はない。一方で、例えば表示の切り替え時においては、画素に含まれるスイッチング素子の駆動電圧は、例えば周辺回路に含まれるスイッチング素子の駆動電圧より大きいことが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２１０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、信頼性を向上することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、基材と、前記基材の上に位置する第１絶縁膜と、前記第１絶縁膜の上に位置する第２絶縁膜と、第１半導体層と前記第１半導体層と重なる第１ゲート電極とを備える第１スイッチング素子と、第２半導体層と前記第２半導体層と重なる第２ゲート電極とを備える第２スイッチング素子と、前記第１スイッチング素子と電気的に接続された画素電極と、を備え、前記第１半導体層と前記第２半導体層とは、前記第１絶縁膜と前記第２絶縁膜との間に位置し、前記第１ゲート電極と前記第２ゲート電極とは、前記第１絶縁膜及び前記第２絶縁膜を挟んで互いに反対側に位置している、表示装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置の一構成例を示す平面図である。
【図２】図２は、図１に示した表示装置の画素を示す平面図である。
【図３】図３は、図２に示した画素のＡ−Ａ’線に沿った断面図である。
【図４】図４は、表示領域ＤＡ及び非表示領域ＮＤＡにおける第１基板ＳＵＢ１を示す断面図である。
【図５】図５は、第１基板ＳＵＢ１の他の例を示す断面図である。
【図６】図６は、表示装置ＤＳＰの他の例を示す断面図である。
【図７】図７は、表示装置ＤＳＰの他の例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
図１は、本実施形態の表示装置ＤＳＰの一構成例を示す平面図である。図中において、第１方向Ｘ及び第２方向Ｙは互いに交差する方向であり、第３方向Ｚは第１方向Ｘ及び第２方向Ｙと交差する方向である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【０００９】
表示装置ＤＳＰは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、を備えている。図示した例では、第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＴを有している。実装部ＭＴは、表示装置ＤＳＰを外部装置と接続するための複数の端子ＴＥを備えている。
【００１０】
表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、非表示領域ＮＤＡとを備えている。表示領域ＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する領域に位置し、複数の画素ＰＸを備えている。図示した例では、画素ＰＸは、第１方向Ｘ及び第２方向Ｙに沿ってマトリクス状に配置されている。非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。
【００１１】
表示装置ＤＳＰは、表示領域ＤＡにおいて、複数本の走査線Ｇと、複数本の信号線Ｓとを備えている。図示した例では、走査線Ｇは、第１方向Ｘに沿って延出し、第２方向Ｙに沿って間隔をおいて並んでいる。信号線Ｓは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って延出している。また、表示装置ＤＳＰは、非表示領域ＮＤＡにおいて、ゲートドライバＧＤ１及びＧＤ２と、ソースドライバＳＤとを備えている。図示した例では、ゲートドライバＧＤ１及びＧＤ２は、表示領域ＤＡを挟み、第１方向Ｘに対向している。ソースドライバＳＤは、表示領域ＤＡと実装部ＭＴとの間に配置されている。
【００１２】
信号線Ｓは、ソースドライバＳＤに接続されている。走査線Ｇは、ゲートドライバＧＤ１及びＧＤ２のいずれか一方に接続されている。図示した例では、ゲートドライバＧＤ１に接続された走査線ＧとゲートドライバＧＤ２に接続された走査線Ｇとは、交互に並んでいる。
【００１３】
図２は、図１に示した表示装置ＤＳＰの画素ＰＸを示す平面図である。ここでは、画素ＰＸのうち、図１に示した第１基板ＳＵＢ１が備える主な要素のみを図示している。画素ＰＸは、スイッチング素子ＳＷ１と、金属膜Ｍと、画素電極ＰＥと、を備えている。
【００１４】
スイッチング素子ＳＷ１は、一例では、薄膜トランジスタである。スイッチング素子ＳＷ１は、ゲート電極ＧＥ１１及びＧＥ１２と、半導体層ＳＣ１と、ソース電極ＳＥ１と、ドレイン電極ＤＥ１とを備えている。図示したスイッチング素子ＳＷ１は、ダブルゲート構造であるが、シングルゲート構造であってもよい。
【００１５】
半導体層ＳＣ１は、平面視で略Ｕ字状に形成されている。半導体層ＳＣ１の一端部ＳＣＡは、信号線Ｓ１の直下に位置し、コンタクトホールＣＨ１において信号線Ｓ１と電気的に接続されている。また、半導体層ＳＣ１の他端部ＳＣＢは、コンタクトホールＣＨ２においてドレイン電極ＤＥ１と電気的に接続されている。半導体層ＳＣ１は、一端部ＳＣＡと他端部ＳＣＢとの間において、走査線Ｇ１と２回交差している。
【００１６】
ゲート電極ＧＥ１１及びＧＥ１２は、走査線Ｇ１のうち、半導体層ＳＣ１と重畳する領域に相当する。図示した例では、走査線Ｇ１は、第１方向Ｘに沿って延出し、画素ＰＸの中央部を横切っている。ソース電極ＳＥ１は、信号線Ｓ１のうち、半導体層ＳＣ１にコンタクトした領域を含む。図示した例では、信号線Ｓ１は、第２方向Ｙに沿って延出し、画素ＰＸの左側端部に位置している。ドレイン電極ＤＥ１は、島状に形成され、信号線Ｓ１及びＳ２の間において画素電極ＰＥと重なって配置されている。
【００１７】
金属膜Ｍは、第１方向Ｘ及び第２方向Ｙに並んだ複数の画素ＰＸと重畳し、また、走査線Ｇ１及び信号線Ｓ１のいずれとも重畳している。金属膜Ｍは、各画素ＰＸにおいて、ドレイン電極ＤＥ１と重畳する位置に開口部ＯＰ１を有している。金属膜Ｍは、少なくとも、図１に示した表示領域ＤＡの略全域に亘って形成されている。金属膜Ｍは、例えば、非表示領域ＮＤＡにおいてコモン電位が供給される。
【００１８】
画素電極ＰＥは、画素ＰＸにおいて、金属膜Ｍ、スイッチング素子ＳＷ１、走査線Ｇ１、及び、信号線Ｓ１と重畳している。画素電極ＰＥは、開口部ＯＰ１及びコンタクトホールＣＨ３を通じてドレイン電極ＤＥ１と電気的に接続されている。これにより、画素電極ＰＥとスイッチング素子ＳＷ１とが電気的に接続される。図示した例では、画素電極ＰＥは、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとが等しい正方形状に形成されているが、この例に限らない。画素電極ＰＥは、第１方向Ｘまたは第２方向Ｙに延びた長方形状であってもよいし、その他の多角形であってもよい。
【００１９】
平面視で、画素電極ＰＥと金属膜Ｍとが重畳する部分は、各画素ＰＸの蓄積容量に相当する。図示した例では、金属膜Ｍが画素ＰＸの略全面に亘って形成されているため、画素電極ＰＥが形成された領域の略全体が金属膜Ｍと重畳し、蓄積容量を形成している。
【００２０】
図３は、図２に示した画素ＰＸのＡ−Ａ’線に沿った断面図である。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した断面において、表示装置ＤＳＰの観察位置は、第２基板ＳＵＢ２の上方にあるものとする。
【００２１】
第１基板ＳＵＢ１は、基材１０と、絶縁膜１１乃至１５と、スイッチング素子ＳＷ１と、金属膜Ｍと、画素電極ＰＥと、を備えている。スイッチング素子ＳＷ１は、一例では、トップゲート型である。
【００２２】
基材１０は、絶縁性のガラスや樹脂などで形成されている。基材１０は、観察位置の反対側に位置しているため、不透明であってもよい。絶縁膜１１は、基材１０の上に位置している。半導体層ＳＣ１は、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣ１は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。走査線Ｇ１と一体のゲート電極ＧＥ１１及びＧＥ１２は、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。走査線Ｇ１、ゲート電極ＧＥ１１及びＧＥ１２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、積層構造であってもよい。
【００２３】
信号線Ｓ１と一体のソース電極ＳＥ１、及びドレイン電極ＤＥ１は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。信号線Ｓ１、ソース電極ＳＥ１及びドレイン電極ＤＥ１は、同一材料によって形成され、例えば、上記の金属材料を用いて形成されている。ソース電極ＳＥ１は、絶縁膜１３及び１２を貫通するコンタクトホールＣＨ１を通じて、半導体層ＳＣ１に接している。ドレイン電極ＤＥ１は、絶縁膜１３及び１２を貫通するコンタクトホールＣＨ２を通じて、半導体層ＳＣ１に接している。
【００２４】
金属膜Ｍは、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。金属膜Ｍは、例えば、第２基板ＳＵＢ２側からの入射光を反射する反射膜として機能するとともに、スイッチング素子ＳＷ１への光照射を抑制する遮光膜としても機能する。金属膜Ｍは、ドレイン電極ＤＥ１の直上に位置する開口部ＯＰ１を有している。金属膜Ｍは、例えば、アルミニウムなどの金属材料によって形成されている。具体例としては、金属膜Ｍは、アルミニウムとチタンとの積層体や、アルミニウムとモリブデンとの積層体などで形成されている。
【００２５】
画素電極ＰＥは、絶縁膜１５の上に位置している。画素電極ＰＥは、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されている。画素電極ＰＥは、絶縁膜１５を介して金属膜Ｍと対向している。画素電極ＰＥは、開口部ＯＰ１と重畳する位置において、絶縁膜１５及び絶縁膜１４を貫通するコンタクトホールＣＨ３を通じて、ドレイン電極ＤＥ１に接している。
【００２６】
本実施形態においては、絶縁膜１１乃至１３、及び絶縁膜１５は、いずれも、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成されている。一方、絶縁膜１４は、有機絶縁材料によって形成されている。これらの絶縁膜１１乃至１５は、単層構造であってもよいし、積層構造であってもよい。なお、絶縁膜１５は、金属膜Ｍと画素電極ＰＥとの間に介在する容量絶縁膜に相当する。
【００２７】
第２基板ＳＵＢ２は、基材２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。基材２０は、絶縁性のガラスや樹脂などで形成されている。基材２０は、観察位置側に位置しているため、透明である。共通電極ＣＥは、基材２０と電気泳動素子２１との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。共通電極ＣＥは、図１に示した表示領域ＤＡの略全域に亘って形成されている。共通電極ＣＥは、例えば、非表示領域ＮＤＡにおいてコモン電位が供給される。電気泳動素子２１は、ほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
【００２８】
粘着層４０は、画素電極ＰＥと電気泳動素子２１との間に位置している。
【００２９】
マイクロカプセル３０は、例えば５０μｍ〜１００μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと共通電極ＣＥとの間に、多くのマイクロカプセル３０が配置されているが、１辺の長さが数百μｍ程度の正方形状の画素ＰＸにおいては、１個〜１０個程度のマイクロカプセル３０が配置されている。
【００３０】
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻部（壁膜）３４は、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２と、白色粒子３３とを分散させる液体である。黒色粒子３２は、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子３３は、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子３２及び白色粒子３３の代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。
【００３１】
上記構成の電気泳動素子２１において、画素ＰＸを黒表示させる場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、共通電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。
【００３２】
図４は、表示領域ＤＡ及び非表示領域ＮＤＡにおける第１基板ＳＵＢ１を示す断面図である。図４は、表示領域ＤＡに配置されたスイッチング素子ＳＷ１の一部と、非表示領域ＮＤＡに配置されたスイッチング素子ＳＷ２とを示している。スイッチング素子ＳＷ１は、図３に示すスイッチング素子ＳＷ１と同様の構造を有し、画素電極ＰＥと電気的に接続されている。スイッチング素子ＳＷ２は、例えばソースドライバＳＤ、ゲートドライバＧＤ１及びＧＤ２などに含まれるスイッチング素子である。
【００３３】
本実施形態において、スイッチング素子ＳＷ１はトップゲート型の薄膜トランジスタである。一方、スイッチング素子ＳＷ２は、ボトムゲート型の薄膜トランジスタである。図示した例では、スイッチング素子ＳＷ２は、シングルゲート構造であるが、ダブルゲート構造であってもよい。
【００３４】
スイッチング素子ＳＷ２は、半導体層ＳＣ２と、ゲート電極ＧＥ２と、ソース電極ＳＥ２と、ドレイン電極ＤＥ２とを備えている。ゲート電極ＧＥ２は、基材１０の上に位置し、絶縁膜１１によって覆われている。半導体層ＳＣ２は、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣ２は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。ソース電極ＳＥ２及びドレイン電極ＤＥ２は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。ソース電極ＳＥ２及びドレイン電極ＤＥ２は、絶縁膜１３及び１２を貫通するコンタクトホールＣＨ４及びＣＨ５を通じて、半導体層ＳＣ２とそれぞれ接している。
【００３５】
なお、図示した例では、第１基板ＳＵＢ１が備える金属膜Ｍは、非表示領域ＮＤＡにも延在している。これにより、非表示領域ＮＤＡに位置するスイッチング素子ＳＷ２への光照射が抑制される。
【００３６】
上記の構成において、絶縁膜１１は、スイッチング素子ＳＷ２のゲート絶縁膜として機能し、絶縁膜１２は、スイッチング素子ＳＷ１のゲート絶縁膜として機能する。換言すると、半導体層ＳＣ１及びＳＣ２は、絶縁膜１１と絶縁膜１２との間に位置し、ゲート電極ＧＥ１２とゲート電極ＧＥ２とは、絶縁膜１１及び１２を挟んで、互いに反対側に位置している。
【００３７】
絶縁膜１１は、表示領域ＤＡ及び非表示領域ＮＤＡの全体において、ほぼ一定の厚さＴ１１を有している。絶縁膜１２は、表示領域ＤＡ及び非表示領域ＮＤＡの全体において、ほぼ一定の厚さＴ１２を有している。本実施形態において、スイッチング素子ＳＷ１のゲート絶縁膜は、スイッチング素子ＳＷ２のゲート絶縁膜より厚い。すなわち、厚さＴ１２は、厚さＴ１１より大きい。一例では、厚さＴ１２は、厚さＴ１１の３倍以上５倍以下である。具体的には、厚さＴ１２は、例えば２００〜３００ｎｍであり、厚さＴ１１は、例えば５０〜１００ｎｍである。
【００３８】
また、ゲート電極ＧＥ１２の厚さＴＧ１は、ゲート電極ＧＥ２の厚さＴＧ２より大きい。一例では、厚さＴＧ１は、厚さＴＧ２の２倍以上１５倍以下である。具体的には、厚さＴＧ１は、例えば２００〜５００ｎｍであり、厚さＴＧ２は、例えば３０〜１００ｎｍである。
【００３９】
本実施形態によれば、表示装置ＤＳＰは、トップゲート型とボトムゲート型の双方のスイッチング素子を備えている。すなわち、能動層（半導体層ＳＣ１及びＳＣ２）を挟んで、下側に絶縁膜１１及びゲート電極ＧＥ２が位置し、上側に絶縁膜１２及びゲート電極ＧＥ１２が位置している。このような構成において、絶縁膜１２はスイッチング素子ＳＷ１のゲート絶縁膜に相当し、絶縁膜１１はスイッチング素子ＳＷ２のゲート絶縁膜に相当する。絶縁膜１１の厚さＴ１１と、絶縁膜１２の厚さＴ１２とを独立に設定することができるため、スイッチング素子ＳＷ１のゲート絶縁膜の厚さＴ１２は、スイッチング素子ＳＷ２のゲート絶縁膜の厚さＴ１１より厚くすることができる。この結果、画素ＰＸに配置されるスイッチング素子ＳＷ１の駆動電圧（すなわちゲート電極ＧＥ１１及びＧＥ１２に印加される電圧）が周辺回路に含まれるスイッチング素子ＳＷ２の駆動電圧（すなわちゲート電極ＧＥ２に印加される電圧）よりも高い場合であっても、スイッチング素子ＳＷ１における絶縁膜１１の絶縁破壊、及び、スイッチング素子ＳＷ１における絶縁膜１２の絶縁破壊が抑制される。したがって、信頼性を向上することが可能な表示装置を提供することができる。
【００４０】
一方で、スイッチング素子を構成するトランジスタにおいて、ゲート絶縁膜の厚さが厚くなるほど、絶縁破壊を抑制する効果が得られるが、オン電流の低下を招く。特に、周辺回路を構成するスイッチング素子には高い駆動性能が要求されるため、オン電流の低下はスイッチング素子の大型化を招き、周辺回路の高集積化が困難となる。このため、周辺回路が配置される非表示領域の狭額縁化が阻害されるおそれがある。
【００４１】
本実施形態によれば、スイッチング素子ＳＷ２のゲート絶縁膜の厚さＴ１１は、スイッチング素子ＳＷ１のゲート絶縁膜の厚さＴ１２に関係なく、独立に設定することができる。このため、ゲート絶縁膜の厚さＴ１１が所望の厚さに設定されることにより、スイッチング素子ＳＷ２の大型化を招くことなく所望の性能を実現することができる。したがって、狭額縁化が可能になる。
【００４２】
また、本実施形態によれば、ゲート電極ＧＥ１２とゲート電極ＧＥ２とは、能動層を挟んで異なる層に配置されているため、ゲート電極ＧＥ２の厚さＴＧ２とゲート電極ＧＥ１２の厚さＴＧ１とを独立に設定することができる。したがって、トップゲート型のスイッチング素子ＳＷ１において、ゲート電極ＧＥ１２の厚さＴＧ１を厚くすることで、ゲート電極ＧＥ１２の抵抗を低減することができる。一方、ボトムゲート型のスイッチング素子ＳＷ２において、半導体層ＳＣ２が例えば多結晶シリコンによって形成される場合、例えばアモルファスシリコンにレーザー光を照射することによって、アモルファスシリコンの多結晶化が行われる。多結晶化の際、ゲート電極ＧＥ２が厚いとゲート電極ＧＥ２を介した放熱によって、アモルファスシリコンの多結晶化が阻害されるおそれがある。本実施形態によれば、厚さＴＧ２が厚さＴＧ１に関係なく、所望の厚さに設定されることにより、アモルファスシリコンの安定した結晶化が実現される。
【００４３】
図５は、第１基板ＳＵＢ１の他の例を示す断面図である。図５に示す例は、スイッチング素子ＳＷ１がボトムゲート型であり、スイッチング素子ＳＷ２がトップゲート型である点で、図４に示す例と相違している。すなわち、ゲート電極ＧＥ１２は、基材１０と絶縁膜１１との間に位置している。ゲート電極ＧＥ２は、絶縁膜１２の上に位置している。
【００４４】
本例において、絶縁膜１１は、スイッチング素子ＳＷ１のゲート絶縁膜に相当し、絶縁膜１２は、スイッチング素子ＳＷ２のゲート絶縁膜に相当する。本例においても、スイッチング素子ＳＷ１のゲート絶縁膜の厚さは、スイッチング素子ＳＷ２のゲート絶縁膜の厚さより大きい。すなわち、厚さＴ１１は、厚さＴ１２より大きい。一例では、厚さＴ１１は、厚さＴ１２の３倍以上５倍以下である。具体的には、厚さＴ１１は、例えば２００〜３００ｎｍであり、厚さＴ１２は、例えば５０〜１００ｎｍである。
【００４５】
また、ゲート電極ＧＥ２の厚さＴＧ２は、ゲート電極ＧＥ１２の厚さＴＧ１より大きい。一例では、厚さＴＧ２は、厚さＴＧ１の２倍以上１５倍以下である。具体的には、厚さＴＧ１は、例えば３０〜１００ｎｍであり、厚さＴＧ２は、例えば２００〜５００ｎｍである。
【００４６】
本例においても、絶縁膜１１の厚さＴ１１と、絶縁膜１２の厚さＴ１２とを独立に設定することができるため、図４に示す例と同様の効果を得ることができる。
【００４７】
図６は、表示装置ＤＳＰの他の例を示す断面図である。図６に示す例は、表示装置ＤＳＰが液晶層ＬＣを備える液晶表示装置である点で、図３及び図４に示す例と相違している。第１基板ＳＵＢ１と第２基板ＳＵＢ２とは、シールＳＥによって貼り合わされている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持されている。
【００４８】
表示装置ＤＳＰは、一例では、第１基板ＳＵＢ１の下方（表示面と反対側）からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型の液晶表示装置である。なお、表示装置ＤＳＰは、第２基板ＳＵＢ２の上方（表示面側）からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
【００４９】
第１基板ＳＵＢ１は、基材１０、絶縁膜１１乃至１５、スイッチング素子ＳＷ１、スイッチング素子ＳＷ２、及び画素電極ＰＥに加え、遮光層ＬＳ、共通電極ＣＥ、及び配向膜ＡＬ１、を備えている。
【００５０】
基材１０は、絶縁性のガラスや樹脂などで形成されている。本例においては、下方からの光を透過させるため、基材１０は、透明である。遮光層ＬＳは、下方からのスイッチング素子ＳＷ１への光照射を抑制する。図示した例では、遮光層ＬＳは、絶縁膜１１と基材１０との間で、ゲート電極ＧＥ１２の直下に位置している。遮光層ＬＳは、例えば、アルミニウムなどの金属材料によって形成されている。ゲート電極ＧＥ１２は、そのすべてが遮光層ＬＳと重なっている。なお、図示は省略するが、ゲート電極ＧＥ１１と直下においても同様の遮光層ＬＳが設けられている。絶縁膜１１から絶縁膜１４までの構成は、図３及び図４に示す例と同様であるため、説明を省略する。
【００５１】
共通電極ＣＥは、絶縁膜１４の上に位置している。図示した例では、共通電極ＣＥは、表示領域ＤＡのほぼ全体に亘って設けられ、非表示領域ＮＤＡには延在していない。共通電極ＣＥは、ドレイン電極ＤＥ１の直上に位置する開口部ＯＰ２を有している。絶縁膜１５は、共通電極ＣＥを覆うとともに、絶縁膜１４の上にも設けられている。画素電極ＰＥは、絶縁膜１５の上に位置している。画素電極ＰＥは、開口部ＯＰ２及びコンタクトホールＣＨ３を通じて、ドレイン電極ＤＥ１に接している。配向膜ＡＬ１は、画素電極ＰＥを覆うとともに、非表示領域ＮＤＡまで延在し、絶縁膜１５を覆っている。なお、絶縁膜１５は、共通電極ＣＥと画素電極ＰＥとの間に介在する容量絶縁膜に相当する。
【００５２】
第２基板ＳＵＢ２は、基材２０に加え、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、及び配向膜ＡＬ２を備えている。
【００５３】
遮光層ＢＭ及びカラーフィルタ層ＣＦは、基材２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、表示領域ＤＡにおいて各画素ＰＸを区画するとともに、非表示領域ＮＤＡにも延在している。図示した例では、遮光層ＢＭは、表示領域ＤＡにおいて、半導体層ＳＣ１、走査線Ｇ１、及びコンタクトホールＣＨ３と重なっている。カラーフィルタ層ＣＦは、画素電極ＰＥと対向し、部分的に遮光層ＢＭと重なっている。カラーフィルタ層ＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタなどを含む。オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆うとともに、非表示領域ＮＤＡにおいて遮光層ＢＭを覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
【００５４】
なお、カラーフィルタ層ＣＦは、第１基板ＳＵＢ１に配置されてもよい。カラーフィルタ層ＣＦは、４色以上のカラーフィルタを含んでいてもよい。白色を表示する画素には、白色のカラーフィルタが配置されてもよいし、無着色の樹脂材料が配置されてもよいし、カラーフィルタを配置せずにオーバーコート層ＯＣを配置してもよい。また、遮光層ＢＭは、オーバーコート層ＯＣとカラーフィルタ層ＣＦとの間に配置されてもよい。
【００５５】
図６に示す表示装置ＤＳＰは、主として基板主面にほぼ平行な横電界を利用する表示モードに対応した構成である。横電界を利用する表示モードでは、例えば第１基板ＳＵＢ１及び第２基板ＳＵＢ２のいずれか一方に画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成が適用可能である。図示した例では、画素電極ＰＥと共通電極ＣＥは、いずれも第１基板ＳＵＢ１に備えられている。なお、表示パネルＰＮＬは、基板主面に対して垂直な縦電界や、基板主面に対して斜め方向の電界、或いは、それらを組み合わせて利用する表示モードに対応した構成を有していてもよい。縦電界や斜め電界を利用する表示モードでは、例えば、第１基板ＳＵＢ１に画素電極ＰＥ及び共通電極ＣＥのいずれか一方が備えられ、第２基板ＳＵＢ２に画素電極ＰＥ及び共通電極ＣＥのいずれか他方が備えられた構成が適用可能である。
【００５６】
本例においても、絶縁膜１１の厚さＴ１１と、絶縁膜１２の厚さＴ１２とを独立に設定することができるため、図４に示す例と同様の効果を得ることができる。
【００５７】
図７は、表示装置ＤＳＰの他の例を示す断面図である。図７に示す例は、表示装置ＤＳＰが有機エレクトロルミネッセンス（ＥＬ）素子ＯＬＥＤを備える有機ＥＬ表示装置である点で、図３及び図４に示す例と相違している。図示した表示装置ＤＳＰは、トップエミッションタイプの有機ＥＬ表示装置である。
【００５８】
第１基板ＳＵＢ１は、基材１０、絶縁膜１１乃至１４、スイッチング素子ＳＷ１、及びスイッチング素子ＳＷ２に加え、絶縁膜１６及び１７、及び有機ＥＬ素子ＯＬＥＤを備えている。絶縁膜１１から絶縁膜１４までの構成は、図３及び図４に示す例と同様であるため、説明を省略する。
【００５９】
有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥ、共通電極ＣＥ、及び有機発光層ＯＲＧにより構成されている。画素電極ＰＥは、絶縁膜１４の上に位置している。画素電極ＰＥは、有機ＥＬ素子ＯＬＥＤの例えばアノードとして機能する。画素電極ＰＥは、絶縁膜１４内に設けられたコンタクトホールＣＨ３を通じて、スイッチング素子ＳＷ１のドレイン電極ＤＥ１と接している。有機発光層ＯＲＧは、画素電極ＰＥの上に形成されている。有機発光層ＯＲＧは、発光効率を向上するために、電子注入層、正孔注入層、電子輸送層、正孔輸送層等をさらに含んでいてもよい。共通電極ＣＥは、有機発光層ＯＲＧの上に形成されている。共通電極ＣＥは、有機ＥＬ素子ＯＬＥＤの例えばカソードとして機能する。
【００６０】
各有機ＥＬ素子ＯＬＥＤは、有機絶縁材料からなる絶縁膜（リブ）１６により区画されている。有機発光層ＯＲＧは、絶縁膜１６と絶縁膜１６との間において、画素電極ＰＥと接している。図示した例では、絶縁膜１６は、非表示領域ＮＤＡまで延在している。絶縁膜１７は、有機ＥＬ素子ＯＬＥＤを覆うとともに、非表示領域ＮＤＡにおいて絶縁膜１６
１４、１３、１２、及び１１とも接している。絶縁膜１７は、例えば透明な無機絶縁材料から形成されており、有機ＥＬ素子ＯＬＥＤを水分等から保護するための封止膜として機能する。すなわち、有機絶縁材料からなる絶縁膜１６及び１４が無機絶縁材料からなる絶縁膜１７、及び１３によって封止されることで、絶縁膜１６及び１４への水分の侵入が抑制される。
【００６１】
以上のように構成された有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥと共通電極ＣＥとの間に印加される電圧（あるいは電流）に応じた輝度で発光する。なお、図示は省略するが、本例のようなトップエミッションタイプの場合には、有機ＥＬ素子ＯＬＥＤは、例えば絶縁膜１４と画素電極ＰＥとの間に反射層を含んでいることが望ましい。反射層は、例えばアルミニウム、銀等の反射率の高い金属材料により形成される。
【００６２】
図示した例では、第１基板ＳＵＢ１と第２基板ＳＵＢ２とは、透明な接着剤５０によって接着されている。ここでは、基材２０が第２基板ＳＵＢ２に相当するが、第２基板ＳＵＢ２は、カラーフィルタ層を備えていてもよい。
【００６３】
本例においても、絶縁膜１１の厚さＴ１１と、絶縁膜１２の厚さＴ１２とを独立に設定することができるため、図４に示す例と同様の効果を得ることができる。
【００６４】
以上説明したように、本実施形態によれば、信頼性を向上することが可能な表示装置を提供することができる。
【００６５】
以上の実施形態において、スイッチング素子ＳＷ１は、第１スイッチング素子に相当し、半導体層ＳＣ１は、第１半導体層に相当し、ゲート電極ＧＥ１２は、第１ゲート電極に相当する。スイッチング素子ＳＷ２は、第２スイッチング素子に相当し、半導体層ＳＣ２は、第２半導体層に相当し、ゲート電極ＧＥ２は、第２ゲート電極に相当する。絶縁膜１１は、第１絶縁膜に相当し、厚さＴ１１は、第１厚さに相当する。絶縁膜１２は、第２絶縁膜に相当し、厚さＴ１２は、第２厚さに相当する。
【００６６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１０…基材、１１…絶縁膜、１２…絶縁膜、２１…電気泳動素子、ＰＥ…画素電極、ＣＥ…共通電極、ＳＷ１，ＳＷ２…スイッチング素子、ＳＣ１，ＳＣ２…半導体層、ＧＥ１１，ＧＥ１２，ＧＥ２…ゲート電極、ＳＥ１，ＳＥ２…ソース電極、ＤＥ１，ＤＥ２…ドレイン電極、Ｔ１１，Ｔ１２，ＴＧ１，ＴＧ２…厚さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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