(57)【要約】【課題】  コンタクトプラグにおけるシリサイドの異常成長の抑制と、コンタクト抵抗の低減を両立した半島体装置を提供する。【解決手段】  一態様は、半導体基板上の絶縁膜に形成されたコンタクトホールに、前記半導体基板と接するようにチタンを含む膜をＣＶＤ法により６１０℃以下の第１温度で形成し、前記チタンを含む膜の形成後、前記チタンを含む膜が形成された前記半導体基板を、前記第１温度より高い第２温度で加熱処理する半導体装置の製造方法。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板上の絶縁膜に形成されたコンタクトホールに、前記半導体基板と接するようにチタンを含む膜をＣＶＤ法により６１０℃以下の第１温度で形成し、
前記チタンを含む膜の形成後、前記チタンを含む膜が形成された前記半導体基板を、前記第１温度より高い第２温度で加熱処理する、
半導体装置の製造方法。
【請求項２】
前記第１温度は、５００℃より高い、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２温度は、６１０℃より高い、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記加熱処理は、前記コンタクトホールの中に窒化チタンを含む膜をＣＶＤ法により成膜する工程である、請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記窒化チタンを含む膜を形成した後、前記コンタクトホールの中に導電体を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記導電体は、タングステンを含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電体の底から前記半導体基板までの距離は３０ｎｍ以下である、請求項４に記載の半導体装置の製造方法。
【請求項８】
前記チタンを含む膜の成膜にて形成されるチタンを含む膜の膜厚は１０ｎｍ以上である、請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記チタンを含む膜は少なくとも前記コンタクトホールの底に形成される、請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記チタンを含む膜はバリアメタルである、請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板に光電変換部を形成し、
前記光電変換部で生成された電荷を転送するための転送トランジスタを形成し、
前記転送トランジスタの上に絶縁層を形成し、
前記絶縁層に前記コンタクトホールを形成する、請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記光電変換部で生成された電荷に基づく信号を処理する周辺回路領域において、前記半導体基板上の絶縁膜が有するコンタクトホールに、前記半導体基板と接するようにコンタクトプラグを形成し、
前記コンタクトプラグは、前記半導体基板が有するコバルトシリサイドと接する、請求項１１に記載の固体撮像装置の製造方法。
【請求項１３】
半導体基板の不純物領域と、
前記半導体基板上の絶縁層のコンタクトホールの中に配され、前記不純物領域に接するコンタクトプラグと、を有し、
前記コンタクトプラグは、導電体と、前記コンタクトホールの底に形成されたチタンシリサイド層を有する導電部材と、を含み、
前記導電体の底から前記不純物領域までの距離が３０ｎｍ以下である、半導体装置。
【請求項１４】
前記導電部材は、前記導電体と前記シリサイド層との間に配された、窒化チタンを含む層を有する、請求項１３に記載の半導体装置。
【請求項１５】
前記導電部材は、前記シリサイド層と前記窒化チタンを含む層との間にチタンを含む層を有する請求項１４に記載の半導体装置。
【請求項１６】
前記不純物領域は、前記コンタクトプラグと平面視において重なる第１部分と、前記第１部分を囲む第２部分と、有し、
前記第１部分は、前記第２部分よりも不純物濃度が高い、請求項１３乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
光電変換部、及び前記光電変換部で生成された電荷を転送するための転送トランジスタを有し、
前記不純物領域が、前記転送トランジスタのソースまたはドレインとして機能する、請求項１３乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記光電変換部で生成された電荷に基づく信号を処理する周辺回路領域を有し、
前記周辺回路領域は前記半導体基板に不純物領域を有し、
前記周辺回路領域において、前記半導体基板上に形成されたコンタクトホールの中に配され、前記不純物領域と接するコンタクトプラグを有し、
前記周辺回路領域における前記コンタクトプラグは、前記半導体基板が有するコバルトシリサイドと接する、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板と配線との接続にコンタクトプラグが用いられる。コンタクトプラグはコンタクトホール内に導電材料を充填して形成される。特許文献１には、半導体装置におけるコンタクトホール用のバリアメタル層として、例えば化学気相堆積法（ＣＶＤ法）を用い、５００〜７００℃でＴｉＮを成膜することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１９３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板上のコンタクトホール内にバリアメタル膜等の導電膜が形成される場合、導電膜とホール底のシリコンとが接する。本発明者らは、導電膜の成膜時の温度が高すぎると、シリコンと導電膜の材料とからなるシリサイドが部分的に他の部分より成長する、異常成長が起きることを発見した。シリサイドの異常成長が起きると、基板とコンタクトプラグの間のコンタクト抵抗が設計値からずれる可能性がある。あるいは、複数のコンタクトプラグ間でコンタクト抵抗がばらつく可能性が生じる。あるいは、導電膜の材料の原子が意図しない場所に拡散する可能性がある。
【０００５】
一方、コンタクトプラグ形成時の温度が低すぎると、基板のシリコンと導電膜の材料の反応が十分に進まず、基板とコンタクトプラグの間のコンタクト抵抗が十分に低くならないことがある。よって、コンタクトプラグにおける導電膜及びシリサイド層を成膜する際、単一温度でのＣＶＤ法による導電膜及びシリサイド層の成膜では、良好なコンタクトプラグが形成できない可能性が生じる。
【課題を解決するための手段】
【０００６】
本発明の一様態は、半導体装置の製造方法であって、半導体基板上の絶縁膜に形成されたコンタクトホールに、前記半導体基板と接するようにチタンを含む膜をＣＶＤ法により６１０℃以下の第１温度で形成し、前記チタンを含む膜の形成後、前記チタンを含む膜が形成された前記半導体基板を、前記第１温度より高い第２温度で加熱処理する、半導体装置の製造方法に関する。
【０００７】
また、本発明の別の一様態は、半導体基板の不純物領域と、前記半導体基板上の絶縁層のコンタクトホールの中に配され、前記不純物領域に接するコンタクトプラグと、を有し、
前記コンタクトプラグは、導電体と、前記コンタクトホールの底に形成されたチタンシリサイド層を有する導電部材と、を含み、前記導電体の底から前記不純物領域までの距離が３０ｎｍ以下である半導体装置に関する。
【発明の効果】
【０００８】
基板とコンタクトプラグの間で、シリサイドの異常成長が抑制され、かつコンタクト抵抗が低抵抗化されたコンタクトプラグを形成することができる。
【図面の簡単な説明】
【０００９】
【図１】固体撮像装置の一部の一例のブロック図
【図２】第１の実施形態に係る固体撮像装置の一部の一例の模式的断面図
【図３】第１の実施形態に係るコンタクトプラグの一例の拡大断面図
【図４】第１の実施形態に係る固体撮像装置の一部の一例の製造方法を示す模式的断面図
【図５】第１の実施形態に係る固体撮像装置の一部の一例の製造方法を示す模式的断面図
【図６】第１の実施形態に係る固体撮像装置の一部の一例の製造方法を示す模式的断面図
【図７】チタンを含む膜の成膜温度と導電部材の膜厚の関係を示す図
【図８】第２の実施形態に係るコンタクトプラグの一例の製造方法を示す拡大断面図
【図９】第２の実施形態に係るコンタクトプラグの一例の製造方法を示す拡大断面図
【図１０】第３の実施形態に係る撮像システムの一例を示すブロック図
【発明を実施するための形態】
【００１０】
本発明の実施形態について、例を挙げて具体的に説明する。しかし本発明は、これらの実施形態に限定されるものではなく、適宜変形が可能であり、更に複数の実施形態を組み合わせたものであってもよい。なお、以下の説明および図面において、複数の図面を相互に参照する場合がある。共通の符号を付した構成については適宜説明を省略する。
【００１１】
（第１の実施形態）
本実施形態について、半導体装置の一例である固体撮像装置を例に説明する。図１は本実施形態に係る固体撮像装置の一部の一例のブロック図である。固体撮像装置は、行列状に配列された複数の画素１を有する画素領域１０と、画素領域の周辺に位置し、周辺回路が配された周辺回路領域２０を備える。
【００１２】
例えば、画素１は光電変換を行う光電変換部ＰＤ、及び電荷を読み出すための読み出し部を備える。読み出し部は、光電変換部ＰＤで生成された電荷が転送される電荷保持部、光電変換部ＰＤで生成された電荷を電荷保持部に転送する転送トランジスタ、電荷保持部に保持された電荷を電荷電圧変換部に転送する転送トランジスタを含む。また、読み出し部は、電荷電圧変換部をリセットするリセットトランジスタ、電荷電圧変換部の電位に応じた信号を出力する増幅トランジスタ、増幅トランジスタを選択するための選択トランジスタを含む。
【００１３】
画素領域１０には、有効な画素以外に、光電変換部ＰＤが遮光されたオプティカルブラック画素、光電変換部ＰＤを有さないダミー画素等、画像を直接形成する信号を出力しない画素が含まれていてもよい。
【００１４】
周辺回路領域２０は、光電変換部ＰＤで生成された電荷に基づく信号を処理する領域である。周辺回路領域２０は、例えば、垂直走査回路２１、列増幅回路２２、水平走査回路２３、出力部２４等の周辺回路を有する。垂直走査回路２１は、画素１の転送トランジスタ等のトランジスタをオン（導通状態）またはオフ（非導通状態）に制御するための制御信号を供給する。垂直信号線１１は、画素１の各列に設けられ、画素１からの信号を列ごとに読み出す。列増幅回路２２は差動増幅回路およびサンプル・ホールド回路を備え、垂直信号線１１に出力された画素信号を増幅する。
【００１５】
水平走査回路２３は、各列の増幅器に接続されたスイッチと、該スイッチをオンまたはオフに制御するための制御信号を供給する。出力部２４はバッファアンプ、差動増幅器などから構成され、列増幅回路２２からの画素信号を固体撮像装置の外部の信号処理部に出力する。出力された画素信号は信号処理部によって、アナログ／デジタル変換、入力データの補正などの処理が行われる。なお、固体撮像装置はアナログ／デジタル変換の機能を備えたいわゆるデジタルセンサであっても良い。
【００１６】
図２は、本実施形態に係る固体撮像装置の一部の一例の模式的断面図である。図２は画素回路領域１０に配された転送トランジスタを含む断面を示している。ここでは画素回路領域における転送トランジスタの例を示すが、他のトランジスタ（不図示）に対しても同様の構成をとることができる。
【００１７】
前記の半導体基板１０１としては、例えばシリコン基板を用いることができ、具体的には、例えばｎ型半導体領域である単結晶シリコン基板を用いることができる。画素回路領域１０において、半導体基板１０１には光電変換部ＰＤとして機能する転送トランジスタのソースとして機能する不純物領域１０３が設けられている。また、電荷検出部ＦＤとして機能する転送トランジスタのドレインとして機能する不純物領域１０４が設けられている。不純物領域１０３と不純物領域１０４との間のチャネル領域上に、ゲート絶縁膜１１０を介して転送トランジスタのゲート電極１２０が設けられている。転送トランジスタは、例えば、ゲート電極１２０と、ゲート絶縁膜１１０と、半導体基板１０１のチャネル領域として機能する領域と、で構成されたＭＯＳトランジスタとすることができる。
【００１８】
半導体基板１０１の素子分離領域において、素子分離用の絶縁体１０２が半導体基板１０１に形成された溝の中に配されている。このように素子分離領域はＳＴＩ構造（Ｓｈａｌｌｏｗ  Ｔｒｅｈｃｈ  Ｉｓｏｌａｔｉｏｎ構造）を有していてもよく、また、ＬＯＣＯＳ構造（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ構造）であってもよい。また、分離領域は、絶縁体を用いずにＰＮ接合分離構造を有していてもよい。
【００１９】
半導体基板１０１の上には層間絶縁膜２１０が設けられている。画素回路領域１０では半導体基板１０１と層間絶縁膜２１０との間に、転送トランジスタ及び他の画素トランジスタ（不図示）を覆う絶縁膜２００が設けられている。すなわち、半導体基板上に絶縁膜（絶縁膜２００及び層間絶縁膜２１０の少なくとも１つ）が配されている。
【００２０】
画素回路領域１０には、層間絶縁膜２１０及び絶縁膜２００を貫通しているコンタクトプラグ３００が設けられている。コンタクトプラグ３００は、転送トランジスタのドレインとして機能する不純物領域１０４に接続されている。ここで、不純物領域１０４は、平面視（受光表面に対する平面視）においてコンタクトプラグ３００と重なる領域に、不純物領域１０４の他の部分より不純物濃度が濃い不純物領域２２０を有する。
【００２１】
層間絶縁膜２１０の上には、各々対応するコンタクトプラグと接続する複数の導電パターンを含む第１導電層４００が配されている。層間絶縁膜２１０及び第１導電層４００の上には、必要に応じて複数の配線層、カラーフィルタアレイ、及びマイクロレンズアレイの少なくとも１つが配されていてもよい。この場合、固体撮像装置は、表面照射型の固体撮像装置である。
【００２２】
また、固体撮像装置は、半導体基板１０１に対して複数の配線層とは反対側にカラーフィルタアレイやマイクロレンズアレイの少なくとも１つを配する、裏面照射型の固体撮像装置であっても良い。
【００２３】
後述する通り、本実施形態では、コンタクトプラグを形成するバリアメタル膜等の導電膜の成膜時、第１成膜工程を６１０℃以下で行い、以降の工程が、少なくとも第１成膜工程の処理温度より高い処理温度の工程を含む。これにより、基板とコンタクトプラグの間において、コンタクト抵抗の低減とシリサイドの異常成長の抑制を両立したコンタクトプラグを実現できる。よって、消費電力が低減され、または複数のコンタクトプラグ間のコンタクト抵抗のばらつきが抑制された固体撮像装置を提供することができる。
【００２４】
なお、本発明は上述した固体撮像装置の製造方法に限定されるものではなく、コンタクトプラグを有する半導体装置に適宜適用が可能である。
【００２５】
以下、コンタクトプラグの形成方法について、転送トランジスタのコンタクト部を例として、詳細に説明する。図３は、図２における転送トランジスタのコンタクト部拡大断面図である。画素回路領域１０のコンタクトプラグ３００は、層間絶縁膜２１０及び絶縁膜２００を貫通するコンタクトホール内に設けられている。
【００２６】
コンタクトプラグ３００は、層間絶縁膜２１０及び絶縁膜２００で構成された側面に形成された金属を含む膜と、該金属を含むシリサイド層と、金属を含む膜の開口内に配される導電体と、を有する。例えば、コンタクトプラグは、チタン（Ｔｉ）を含む層を有する導電層３２０、及び不純物領域１０４と接するシリサイド層３１０を含む導電部材３０１と、タングステンからなる導電体３３０と、を有する。チタンを含む層を有する導電層３２０は、例えば、チタン膜や、チタン膜と窒化チタン膜の積層とすることができる。
【００２７】
次に、図面を用いて、本発明に係る固体撮像装置の製造方法を説明する。なお、公知技術である作成方法は省略する。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、及び図６（ａ）〜（ｃ）は、本実施形態に係る固体撮像装置の製造方法を示す模式的断面図である。図４（ａ）において、画素回路領域１０において、半導体基板１０１は、転送トランジスタのソースとして機能する不純物領域１０３及びドレインとして機能する不純物領域１０４を有する。また、半導体基板１０１上に転送トランジスタのゲート絶縁膜１１０及びゲート電極１２０等が形成されている。周辺回路領域２０には、周辺トランジスタのソースとして機能する不純物領域、及びドレインとして機能する不純物領域１０５が半導体基板１０１内に形成されている。また、半導体基板１０１上には、ゲート絶縁膜１１１、及びゲート電極１２１等が形成されている。
【００２８】
次に、転送トランジスタ及び他の画素トランジスタ（不図示）を覆う絶縁膜２００をＣＶＤ法やＰＶＤ法（物理気相堆積法）を用いて形成する。ここで、絶縁膜２００は、半導体基板１０１の反射防止膜として機能させてもよく、シリコン酸化膜やシリコン窒化膜、及びこれらの膜の積層構造をとることができる。また、画素回路領域１０において、フォトリソグラフィー技術を用いてレジストマスクを形成し、周辺回路領域２０上の絶縁膜２００をエッチング技術により選択的に異方性エッチングする。これにより、絶縁膜２００から周辺トランジスタのサイドウォール１２２を形成することができる。
【００２９】
次に、ＣＶＤ法やＰＶＤ法を用いて周辺トランジスタのソースとして機能する不純物領域及びドレインとして機能する不純物領域１０５、ゲート絶縁膜、及びゲート電極１２１上に高融点金属膜としてコバルトを含む膜を形成する。高融点金属膜には、酸化防止膜として窒化チタンを積層する。この積層膜を加熱処理する。これにより、コバルトを含む膜と、周辺トランジスタのソースの不純物領域及びドレインの不純物領域１０５やゲート電極１２１の表面とを反応させ、シリサイド層２０１を形成する。このように、いわゆるサリサイドプロセスにより形成されるシリサイド層２０１は、半導体基板１０１の一部である。ここで、シリサイド層２０１形成時、画素回路領域１０は絶縁層２００に覆われている。高融点金属膜としてコバルト以外にチタン、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナ等を用いることもできる。
【００３０】
また、酸化防止膜として窒化チタン膜以外に、ニッケル膜やチタン膜等を用いることもできる。シリサイド層２０１を形成後、周辺トランジスタを覆う絶縁膜２０２をＣＶＤ法やＰＶＤ法を用いて成膜する。その後、絶縁膜２０２の上に、例えばシリコン酸化膜、あるいは、ボロン、リンを含んだシリコン酸化膜等で構成された層間絶縁膜２１０を形成する。
【００３１】
次に図４（ｂ）に示すように、画素回路領域１０において、フォトリソグラフィーおよび、エッチングを用いて、コンタクトホール３５０を形成する。コンタクトホール３５０形成後、コンタクトホールを介して不純物領域１０４のコンタクトホール下に不純物注入を行うことで、不純物領域１０４より不純物濃度が濃い不純物領域２２０を形成することもできる。これにより、後に形成されるコンタクトプラグ３００と接する不純物領域の不純物濃度を高め、画素回路領域１０のコンタクト抵抗の低抵抗化を図ることができる。
【００３２】
図４（ｃ）に示すように、画素回路領域１０のコンタクトホール３５０の中及び層間絶縁膜２１０上に、チタンを含む膜を有する導電膜３２０ａを、化学気相堆積法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）を用いて形成する。導電膜３２０ａは、チタンを含む膜としてのチタン膜、窒化チタン膜、又はこれらの積層構造等からなり、バリアメタル層として機能する。ここで、チタン膜や窒化チタン膜の成膜の前処理としてフッ酸やアンモニア過水などの酸性あるいはアルカリ性の溶液で、コンタクトホール３５０内の洗浄を行ってもよい。また、水素ガスなどを用いた還元処理によりコンタクトホール３５０の底の自然酸化膜等の除去を行ってもよい。
【００３３】
導電膜３２０ａの膜厚は、１０ｎｍ以上とすることが好ましい。導電膜３２０ａにおいて、チタン膜の成膜時の温度は、例えば４００℃〜６１０℃とすることができる。また、窒化チタン膜の成膜時の温度は、例えば４００℃〜７００℃とすることができる。具体的には、導電膜３２０ａにおいて、チタン膜の成膜時の温度を、例えば４００℃〜６１０℃とし、窒化チタン膜の成膜時の温度を、チタン膜の成膜時の温度より高い温度とすることができる。
【００３４】
ここで、チタン膜及び窒化チタン膜の成膜時の温度は、ウエハを搭載するステージに設置された熱電対によりモニターされる温度であってもよい。この場合には、チタン膜の成膜装置において、温度測定が可能なウエハを用い、ステージ温度と処理中のウエハ温度がほぼ一致していることを予め確認しておくことが好ましい。
【００３５】
半導体基板１０１と接するチタン膜をＣＶＤ法にて成膜する際、成膜温度が高いと、チタンがシリコンと接触した部分からシリサイドが形成され、シリサイドが局所的に成長する異常成長が起きる可能性がある。詳細については後述する。
【００３６】
シリサイドが異常成長した場合、半導体基板１０１とコンタクトプラグ３００との抵抗が、設計値からずれる可能性がある。また、半導体装置は、通常、複数のコンタクトプラグ３００を有する。よって、コンタクトプラグ３００においてシリサイドの異常成長が起きると、それぞれのコンタクトプラグ３００における半導体基板１０１とコンタクトプラグ３００とのコンタクト抵抗がばらつくこととなる。これにより、半導体装置において、コンタクトプラグ３００を有する素子の性能がばらつき、半導体装置の信頼性が低下する可能性がある。
【００３７】
一方、コンタクトプラグ３００の形成温度が低いと、半導体基板１０１とコンタクトプラグ３００とのコンタクト抵抗が十分低減されない可能性がある。コンタクト抵抗は、コンタクトプラグ底部における不純物領域と導電層との接触部分における、シリサイドの形成状況、及びシリサイド下の不純物領域の不純物濃度の影響を強く受ける。よって、コンタクト抵抗低減の観点からはシリサイドの形成温度はコンタクト抵抗が十分に低減可能な高温での加熱処理が好ましい。コンタクト抵抗の低減が不十分な場合、半導体装置の消費電極が増大する、また、コンタクトプラグ３００を有する素子が破壊される等の可能性が生じる。
【００３８】
本実施形態では、半導体基板１０１と接するチタンを含む膜を６１０℃以下で成膜する。これにより、シリサイドの異常成長を抑制しつつ、窒化チタンの成膜をチタン膜の成膜時の温度より高い温度で行うことで、コンタクト抵抗を低減している。
【００３９】
また、チタン膜の成膜時の温度を、例えば４００℃〜６１０℃とし、窒化チタン膜の成膜温度を、チタン膜の成膜温度以下とし、別途、チタン膜の処理温度以上の加熱処理（アニール）を行っても良い。アニールは、チタン膜の成膜後、窒化チタン膜の成膜前に行っても良く、また、チタン膜及び窒化チタン膜の成膜後に行っても良い。この場合でも、半導体基板１０１と直接接するチタン膜の成膜温度を６１０℃以下とすることで、シリサイドの異常成長を抑制し、かつ、その後にチタン膜成膜時より高い温度で熱処理することで、コンタクト抵抗を低減することができる。
【００４０】
なお、チタン膜の形成温度は５００℃以上とすることが好ましい。また、チタン膜成膜後の加熱処理（窒化チタン膜の成膜時の加熱も含む）は、６１０℃より高い温度とすることで、コンタクト抵抗の低減をより十分に行うことができる。
【００４１】
なお、導電膜３２０ａのチタン膜の成膜工程以降の処理温度は、周辺回路領域２０に形成されたシリサイド層２０１の耐熱温度以下とすることが好ましい。
【００４２】
その後、図５（ａ）に示すように、コンタクトホール３５０の中及び導電膜３２０ａ上にタングステン等からなる金属膜を形成する。図５（ｂ）に示すように、金属膜をＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ法）などにより余分な金属膜を除去することで、開口３５０の中に導電体３３０を形成する。また、導電膜３２０ａの一部が除去され、チタンを含む層を有する導電層３２０及びシリサイド層３１０を含む導電部材３０１が形成される。このようにして、導電部材３０１及び導電体３３０を有するコンタクトプラグ３００を形成が形成される。
【００４３】
次に、図５（ｃ）に示すように、周辺回路領域２０にフォトリソグラフィーにおいて、及びエッチングを用いてコンタクトホール３６０を形成する。次に図６（ａ）に示すように、周辺回路領域２０のコンタクトホール３６０の中、及び層間絶縁膜２１０上にチタンを含む膜３４５ａをバリアメタル層として、ＣＶＤ法やＰＶＤ法を用いて形成する。チタンを含む膜３４５ａとしては、例えば、チタン膜や、窒化チタン膜、及びこれらの膜の積層構造等を用いることができる。
【００４４】
その後、図６（ｂ）に示すように、コンタクトホール３６０の中、及びチタンを含む膜３４５ａ上にタングステン等からなる金属膜を形成する。その後、図６（ｃ）に示すように、ＣＭＰ法などにより余分な金属膜を除去することで、開口３６０の中に導電体３４６を形成する。また、チタンを含む膜３４５ａの一部が除去され、チタンを含む層３４５が形成される。このようにして、チタンを含む膜３４５及び導電体３４６を有するコンタクトプラグ３４０が形成される。なお、チタンを含む膜３４５は、例えば、チタン層、窒化チタン層、またはチタン層と窒化チタン層の積層とすることができる。
【００４５】
周辺回路領域２０におけるコンタクトプラグ３４０を形成する工程は、シリサイド層２０１の耐熱温度以下とすることが好ましい。シリサイド層２０１の耐熱温度以上の温度を有する処理を行うと、シリサイド層２０１が劣化、破壊されることにより、半導体基板１０１とコンタクトプラグ３４０とのコンタクトが良好なものでなくなる可能性がある。周辺回路領域２０のコンタクトプラグ３４０は、例えばコバルトシリサイドを含む。
【００４６】
本実施形態では、半導体基板１０１と直接接してシリサイドを形成するチタン膜を、６１０℃以下の温度で成膜することで、シリサイドの異常成長を低減している。これについて、図７を用いて具体的に説明する。
【００４７】
チタン膜の成膜温度と、チタン膜と窒化チタン膜形成後の導電部材３０１（シリサイド層、チタン層、及び窒化チタン層）の膜厚の測定結果を図７に示す。チタン膜の成膜温度が６１０℃より高くなると、導電部材３０１の膜厚が大きく増加することがわかる。この時のコンタクトプラグ３００及び半導体基板１０１の断面を電子顕微鏡（ＳＥＭ）で観察すると、成膜温度が６１０℃より高い場合には、局所的なシリサイドの異常成長が顕著であることがわかった。これは、半導体基板１０１と接するチタン膜の成膜温度が高いと、チタンが半導体基板１０１と接触した部分からシリサイドが形成され、結果として局所的に異常成長につながるためと考えられる。
【００４８】
一方、チタン膜の成膜温度を６１０℃以下とし、その後、加熱処理を行うことで、局所的なシリサイドの異常成長を抑制しつつ、シリサイドの形成を行うことができるものと考えられる。よって、シリサイドの異常成長を抑制しつつコンタクト抵抗の低抵抗化に必要なシリサイドの形成は行うことができるため、半導体基板１０１とコンタクトプラグ３００との間のコンタクト抵抗も十分低減することができる。
【００４９】
更に、本実施形態によれば、光電変換部ＰＤへのコンタクトプラグ３００の材料（金属）に起因する金属汚染の抑制を行うことができる。固体撮像装置において、画素回路領域１０における光電変換部ＰＤへの金属汚染は、リーク電流の増大等、画質の劣化を引き起こす原因となる。例えば、光電変換部ＰＤに近接するコンタクトプラグ３００におけるシリサイド形成時の加熱処理により、コンタクトプラグ３００の導電部材３０１の金属が半導体基板１０１内を拡散し、光電変換部ＰＤに達することがある。
【００５０】
よって、光電変換部ＰＤへの金属汚染抑制のため、画素回路領域１０では、転送トランジスタのソース及びドレイン等として機能する不純物領域の全体にはシリサイド層を形成しないことが好ましい。すなわち、画素回路領域１０のコンタクト抵抗低減の構成としては、コンタクトプラグ底部における不純物領域と導電層の接触部分のみをシリサイド化する構造が好ましい。これにより、光電変換部ＰＤへの金属汚染源を減らし、シリサイド層形成時やその後の加熱処理における光電変換部ＰＤへの高融点金属の拡散を抑制することができる。
【００５１】
しかし、近年では画素回路領域１０の微細化に伴い、光電変換部ＰＤとコンタクトプラグ間の距離が近づいている。よって、コンタクトプラグ底部におけるバリアメタル層等の導電層の材料に起因した光電変換部ＰＤへの金属汚染をより抑制することが好ましい。ここで、コンタクトプラグに起因する光電変換部ＰＤの金属汚染は、下地である不純物領域とコンタクトプラグが直接接触する際の処理温度に強く依存する。よって、金属汚染抑制の観点からも、半導体基板１０１と接するチタンを含む膜を成膜する際の温度は低温であることが好ましい。
【００５２】
本実施形態では、チタン膜の成膜温度を６１０℃以下としているため、コンタクトプラグ３００に起因する光電変換部ＰＤの金属汚染を効果的に抑制することができる。また、その後、チタン膜の成膜時以上の温度で加熱するため、コンタクト抵抗低減も十分に行うことができ、金属汚染の抑制とコンタクト抵抗の低減の両立を図ることができる。なお、転送トランジスタのソースやドレインに接続されるコンタクトプラグ３００は、光電変換部ＰＤとの距離が近いため、効果的に光電変換部ＰＤの金属汚染を抑制できるが、本実施形態はこれに限定されない。また、固体撮像装置以外の半導体装置においても、金属汚染を低減すべき素子が用いられるため、金属汚染の低減の効果を得ることができる。
【００５３】
本実施形態では画素回路領域１０のコンタクトプラグ３００と周辺回路領域２０のコンタクトプラグ３４０をそれぞれ別に形成する方法を示したが、コンタクトホール３５０とコンタクトホール３６０を同時に形成しても良い。また、画素回路領域１０のコンタクトホール３５０の形成後、不純物領域２２０を形成したのちに周辺回路領域２０のコンタクトホール３６０を形成しても良い。この場合、この後、コンタクトホール３５０及びコンタクトホール３６０内に、同時にチタンを含む膜、及び金属膜を成膜、余分な部分を除去し、コンタクトプラグ３００とコンタクトプラグ３４０を形成しても良い。
【００５４】
また、本実施形態では、表面照射型の固体撮像装置の例を示したが、受光面と配線層が基板の反対側に配される裏面照射型の固体撮像装置であっても良い。また、本実施形態では、画素回路領域１０と周辺回路領域２０が同一基板上に形成された構造を示したが、周辺回路領域２０を別基板にて形成し、各基板の配線を接続した積層型の固体撮像装置であっても良い。
【００５５】
周辺回路領域２０を別基板にて形成した場合、画素回路領域１０を形成した基板には、画素回路領域１０に最適化した温度で加熱処理を行うことが可能となる。これにより、画素回路領域１０のコンタクトプラグ３００の形成時におけるチタンを含む膜の初めの成膜工程以降の加熱処理の温度をより高温とすることができる。例えば、加熱処理の温度を、前述した周辺回路領域１０に形成されたシリサイド層２０１の耐熱温度以上の温度とすることが可能となり、半導体基板１０１とコンタクトプラグ３００のコンタクト抵抗をより低減することができる。
【００５６】
（第２の実施形態）
次に図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）を参照して、コンタクトプラグの製造方法を詳細に述べる。本実施形態において、第１の実施形態と同様の構成、材料、機能、効果、方法の部分については説明を省略する。
【００５７】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態に係るコンタクト部の製造方法を示す拡大断面図である。図８（ａ）に示すように、画素回路領域１０にコンタクトホール３５０を形成する。次に、図８（ｂ）に示すように、コンタクトホール３５０を介して不純物領域１０４のコンタクトホール下に不純物注入を行うことで、不純物領域１０４より不純物濃度が濃い不純物領域２２０を形成する。次に図８（ｃ）に示すように、コンタクトホール３５０の底にＣＶＤ法を用いてバリアメタル膜として機能する導電層として、チタン膜３１０ｂを成膜する。ここで、図には示していないがチタンはコンタクトホール側壁に成膜してもよい。
【００５８】
また、チタン成膜時の処理温度は、例えば４００℃〜６１０℃とすることができる。４００℃〜６１０℃においてチタン膜を不純物領域１０４または不純物領域２２０上に成膜すると、成膜と同時に下地である不純物領域とチタンの反応が進みシリサイド層３１０が形成される。ここで、チタンと不純物領域が直接接触する際の処理温度を６１０℃より高温とすると、チタンの光電変換部ＰＤ（不図示）への拡散が促進されると共に、シリサイド層が不純物領域の深くまで不均一に形成される異常成長が起きる。これらは、リーク電流増加やコンタクト抵抗ばらつき増加の原因となりうる。
【００５９】
ここで、例えばチタン膜３１０ｂの膜厚は１ｎｍ以上とすることができる。ここで、チタンの成膜を複数工程に分割しても良い。例えば、初期のチタン膜の成膜工程を４００℃〜６１０℃で行い、以降のチタン膜の成膜処理を、初期のチタン膜の成膜工程の処理温度以上としても良い。
【００６０】
次に図９（ａ）において、窒化チタン膜等をＣＶＤ法を用いて、図８（ｃ）に記載のコンタクトホール３５０内及びチタン膜３１０ｂ上に形成し、導電膜３２０ａを形成する。ここで、窒化チタン膜の成膜時の温度は例えば４００℃〜７００℃とすることができる。例えば、チタン膜３１０ｂの成膜時より高い温度で窒化チタン膜を成膜する。これにより、不純物領域１０４、及び不純物領域１０４より不純物濃度が高い不純物領域２２０とチタン膜３１０ｂ中の未反応のチタンを加熱処理により反応させ、シリサイド化することができる。また、チタン膜３１０ｂの下部のシリサイド層３１０に熱処理をすることによりシリサイド層を低抵抗化することができる。図９（ａ）において、導電膜３２０ａは、未反応のチタン膜３１０ｂと窒化チタン膜を含む。
【００６１】
また、チタン膜３１０ｂ中の未反応のチタンを窒化することにより、窒化チタンとすることも可能である。ここで、窒化チタン膜の加熱処理の温度をチタン膜３１０ｂの成膜時の温度以下とし、別途チタン膜３１０ｂの成膜温度以上の加熱処理を実施しても良い。導電部材３０１は、チタンシリサイド層や、チタン膜、窒化チタン膜、及びこれらの膜の積層構造等からなる。
【００６２】
ここで、図７にも示したように、導電体３３０の底から半導体基板１０１（が含む不純物領域２２０）までの距離は、３０ｎｍ以下とすることができ、１０ｎｍ〜３０ｎｍとすることが好ましい。すなわち、加熱処理後の導電部材３０１の膜厚は３０ｎｍ以下とすることができ、好ましくは１０ｎｍ〜３０ｎｍとすることができる。加熱処理後の導電部材３０１は、例えば、チタンを含む層及び窒化チタンの層を含むが、チタンを含む層が大きくシリサイド化している場合には、チタンを含む層はなくても良い。
【００６３】
本実施形態に係る固体撮像装置は、図８（ｃ）に示すように、不純物領域２２０に均一にシリサイドが形成されており、導電部材３０１の形成以降の工程による加熱処理によるチタンの光電変換部ＰＤ（不図示）への拡散が抑制される。このため、導電部材３０１のコンタクト抵抗低減の為にチタンを含む膜の初期成膜工程より高温の熱処理をかけることが可能となる。
【００６４】
図９（ｂ）に示すように、コンタクトホール３５０内及びシリサイド３１０及びチタンを含む膜を含む導電膜３２０ａ上にタングステン等からなる金属膜を形成する。この後、図９（ｃ）に示すように、ＣＭＰ法などにより余分な金属膜を除去して導電体３３０を形成する。また、導電膜３２０ａの一部を除去して導電層３２０を形成する。これにより、シリサイド層３１０及び導電層３２０を有する導電部材３０１と、導電体３３０と、を有するコンタクトプラグ３００が形成される。
【００６５】
以上より、コンタクトプラグ３００のコンタクト抵抗低減とコンタクトプラグ底部でのシリサイドの異常成長の低減を両立することができる。更に、光電変換部ＰＤへの導電部材３０１の材料による金属汚染の低減を行うことができる。
【００６６】
（第３の実施形態）
本実施の形態では、第１の実施形態または第２の実施形態の固体撮像装置を有する撮像システムの一例について、図１０を用いて説明する。第１及び第２実施形態と同様の構成、効果、材料、機能、及び方法となる部分には同様の符号を付し、詳細な説明を省略する。
【００６７】
図１０は、撮像システム１３００の構成を説明するブロック図である。図１０において、光の入射面に対し、絞り機構１３０１、撮影レンズ１３０２、ミラーユニット１３０３、及び機械式のシャッタ１３０４を介して、固体撮像装置２００が配されている。
【００６８】
ミラーユニット１３０３は、露光、ライブビュー撮影、及び動画撮影の際に、システム制御部１３０５からの指示に応じてアップダウンする。これにより、撮影レンズ１３０２から入射した光束の導入をファインダ１３０８側と、光検出装置１２００側とに切り替える。固体撮像装置１２００から出力された撮像信号は、信号処理部１３０９に送られ画像処理されたのち、メモリ１３１０に記憶される。
【００６９】
ミラーユニット１３０３によりファインダ１３０８側に光束が導かれるとき、ペンタプリズム１３０６を介して光束の一部が、自動露出を行うためのＡＥセンサ１３０７に入射する。ＡＥセンサでは、被写体の露出計測を行い、得られた情報はシステム制御部１３０５に入力される。
【００７０】
固体撮像装置１２００として第１または第２実施形態に係る固体撮像装置を用いることで、信頼性が向上し、または、消費電極が低減された撮像システム１３００を実現することができる。
【符号の説明】
【００７１】
１０１  半導体基板
３５０  コンタクトホール
３００  コンタクトプラグ
３２０  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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