(57)【要約】【課題】節電を図りつつ、光電効果により生成された電荷を効率的に収集する撮像装置及び撮像素子を提供する。【解決手段】撮像素子４００は、ｐ−ｅｐｉ１１２と、内部電極層１１３と、チャンネルストッパ１１５により隣接のＰＤから分離された表面側のｎ型半導体領域１１７とを備える。内部電極層１１３は、ｎ型半導体領域１１７の裏面とｐ−ｅｐｉ１１２との間に被覆部分１１３ｂを介在させている。ｐ−ｅｐｉ１１２の裏面と被覆部分１１３ｂとの間には、電圧差により電子を加速する加速電界が生成される。【選択図】図７
2019083266.tif 000002
【特許請求の範囲】
【請求項１】
複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
前記複数のフォトダイオードの各々は、
前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
前記チャンネルストッパに接触して、前記第２半導体領域の表面を覆うように形成された第１導電型の第３半導体領域と、
前記第１半導体領域の裏面の少なくとも一部において該裏面と前記第２半導体領域との間に介在するとともに、前記チャンネルストッパに接触し、前記第１半導体領域より高い不純物濃度を有する第１導電型の第４半導体領域と、
前記第１半導体領域の裏面に印加する電位を設定する第１電位設定手段と、
前記チャンネルストッパの表面側から前記第４半導体領域に印加する電位を設定する第２電位設定手段と、
を有し、
前記制御装置は、前記第１半導体領域に存在する第２導電型の電荷を前記第１半導体領域の裏面から前記第４半導体領域の向きに加速して移動させる加速電界を生成する電圧を、前記第１電位設定手段及び前記第２電位設定手段に供給することを特徴とする撮像装置。
【請求項２】
請求項１記載の撮像装置において、
前記複数のフォトダイオードの各々は、
前記第２半導体領域の裏面の面方向に前記チャンネルストッパとは反対側に前記第２半導体領域から離れて形成された第２導電型の第５半導体領域と、
前記第２半導体領域と前記第５半導体領域との間に形成されたゲートと、
を有し、
前記第２半導体領域の裏面は、該裏面の面方向に前記チャンネルストッパ側の面部分では前記第４半導体領域と接触し、前記第５半導体領域側の面部分では前記第１半導体領域に接触していることを特徴とする撮像装置。
【請求項３】
請求項１又は２記載の撮像装置において、
前記第３半導体領域は、不純物濃度が前記チャンネルストッパ及び前記第１半導体領域の不純物濃度より高くかつ厚みが前記第２半導体領域より小さいことを特徴とする撮像装置。
【請求項４】
請求項１〜３のいずれか１項に記載の撮像装置において、
前記撮像素子は、前記第２半導体領域の表面側を受光側にしていることを特徴とする撮像装置。
【請求項５】
請求項１〜３のいずれか１項に記載の撮像装置において、
前記撮像素子は、前記第１半導体領域の裏面側を受光側としていることを特徴とする撮像装置。
【請求項６】
請求項４又は５記載の撮像装置において、
前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であることを特徴とする撮像装置。
【請求項７】
請求項６記載の撮像装置において、
前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、低くされていることを特徴とする撮像装置。
【請求項８】
請求項１〜７のいずれか１項に記載の撮像装置において、
第２導電型の電荷は、電子であることを特徴とする撮像装置。
【請求項９】
複数のフォトダイオードを有する撮像素子であって、
前記複数のフォトダイオードの各々は、
前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
前記チャンネルストッパに接触して、前記第２半導体領域の表面を覆うように形成された第１導電型の第３半導体領域と、
前記第２半導体領域の裏面の少なくとも一部において該裏面と前記第２半導体領域との間に介在するとともに、前記チャンネルストッパに接触し、前記第１半導体領域より高い不純物濃度を有する第１導電型の第４半導体領域と、
前記第１半導体領域の裏面に印加する電位を設定する第１電位設定手段と、
前記チャンネルストッパの表面側から前記第４半導体領域に印加する電位を設定する第２電位設定手段と、
を有することを特徴とする撮像素子。
【請求項１０】
請求項９記載の撮像素子において、
前記複数のフォトダイオードの各々は、
前記第２半導体領域の裏面の面方向に前記チャンネルストッパとは反対側に前記第２半導体領域から離れて形成された第２導電型の第５半導体領域と、
前記第２半導体領域と前記第５半導体領域との間に形成されたゲートと、
を有し、
前記第２半導体領域の裏面は、該裏面の面方向に前記チャンネルストッパ側の面部分では前記第４半導体領域と接触し、前記第５半導体領域側の面部分では前記第１半導体領域に接触していることを特徴とする撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測距に用いられる撮像装置及び撮像素子に関する。
【背景技術】
【０００２】
撮像素子を用いてＴＯＦ（Time Of Flight：光飛行時間）方式で測距を行う撮像装置が知られている。このような撮像装置では、変調光を撮影範囲に出射してから、該変調光が撮影範囲内の対象物に反射して各画素に戻って来るまでに要した時間を画素ごとに計測し、該計測した時間に基づいて撮影範囲内の各対象物までの距離を画素ごとに測定する。
【０００３】
変調光として、可視光に代えて、赤外光が用いられることがある。赤外光の変調光の利点として、撮像素子に入射する入射光に反射光と共に含まれる背景光は、大部分が可視光であるので、背景光の影響を抑制できることが挙げられる。また、赤外光は、可視光に比べて、人に照射しても、人に与える不安感が少ない。
【０００４】
特許文献１は、近赤外光を用いてＴＯＦ方式で測距を行うことに有利な構造の撮像素子を開示する。該撮像素子は、電荷生成領域のエピタキシャル層と、エピタキシャル層の直上（表面側）の表面埋込領域と、表面埋込領域のさらに表面側の絶縁膜とを備える。絶縁膜の表面側には、中心の受光ゲート電極とその両側の第１及び第２転送ゲート電極とが設けられる。第１及び第２転送ゲート電極に負及び正の電圧を印加すると、信号電荷は、ｎ型の第１浮遊ドレイン領域に転送される。また、第１及び第２転送ゲート電極に正及び負の電圧を印加すると、信号電荷は、ｎ型の第２浮遊ドレイン領域に転送される。この信号電荷は、表面から深い位置のエピタキシャル層を経て第１及び第２浮遊ドレイン領域に転送されるので、近赤外光による信号電荷の転送時の消滅を抑制することができる。
【０００５】
特許文献２は、フォトダイオードに逆バイアスを印加する光電変換装置を開示する。該光電変換装置では、開口部が、フォトダイオードを構成する２層の半導体領域のうちの上層の半導体領域の中心部に形成される。そして、下層の半導体領域の中心部が開口部に露出し、逆バイアス印加用の配線が露出部に接続されている。逆バイアスの印加により、下側半導体領域が、完全空乏化し、その容量が低減する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００７／０２６７７７号
【特許文献２】特開２０００−３１２０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
赤外光は、可視光に比べて波長が長いので、赤外光による光電効果の発生位置は、受光面（撮像素子の受光側の面）から深い位置になる。従来の撮像装置は、可視光用に製造されていることが多いので、赤外光の光電効果の発生位置がフォトダイオードの空乏層内及び空乏層外であるが比較的に空乏層端に近い領域に限定される。この場合、空乏層外で発生した正負一方の電荷は、拡散で空乏層に進入してから、空乏層の電界によりドリフトを開始する。拡散速度は遅いので、電荷が対応の半導体領域に到達するまでの全体の移動速度が遅くなってしまい、シャッタ速度（単位時間当たりの測距回数）が遅いという問題がある。また、拡散速度が遅いということは、一方の電荷が拡散時に他方の電荷と再結合する可能性が高まり、信号電荷の収集量が低下して、感度が低下するという問題もある。
【０００８】
特許文献１の撮像装置は、光電効果により生成されて収集した信号電荷をフォトダイオードから蓄積部に転送する際の改善に関し、信号電荷の蓄積前のフォトダイオードにおける信号電荷の収集速度や収集量を改善するものではない。
【０００９】
特許文献２の光電変換装置は、フォトダイオードに逆バイアスを印加するものの、逆バイアスの印加のために、上側の半導体領域の中心部に電位設定のための領域が形成される。これは、該電位設定のための領域は受光に寄与しないので、受光面積の減少につながるとともに、下側の半導体領域が厚いときに、下側の半導体領域の厚み全体にわたり逆バイアスが印加されず、空乏層の深さを十分に増大することができない。
【００１０】
なお、撮像素子のエピタキシャル層の両面に外部から電圧を印加することは、消費電力の増大の原因になる。エピタキシャル層のドナ又はアクセプタの濃度を低くすることにより、高抵抗層として消費電力を抑制することができる。しかしながら、その場合も、ドナ又はアクセプタの均一性は維持する必要があるので、ウェハの高価格化を惹き起こし、撮像素子は高価になってしまう。
【００１１】
本発明の目的は、消費電力を抑制しつつ、受光面から深い位置に光電効果により生成された電荷を効率的に電荷回収側の半導体領域に収集することができる撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の撮像装置は、
複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
前記複数のフォトダイオードの各々は、
前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
前記チャンネルストッパに接触して、前記第２半導体領域の表面を覆うように形成された第１導電型の第３半導体領域と、
前記第２半導体領域の裏面の少なくとも一部において該裏面と前記第２半導体領域との間に介在するとともに、前記チャンネルストッパに接触し、前記第１半導体領域より高い不純物濃度を有する第１導電型の第４半導体領域と、
前記第１半導体領域の裏面に印加する電位を設定する第１電位設定手段と、
前記チャンネルストッパの表面側から前記第４半導体領域に印加する電位を設定する第２電位設定手段と、
を有し、
前記制御装置は、前記第１半導体領域に存在する第２導電型の電荷を前記第１半導体領域の裏面から前記第４半導体領域の向きに加速して移動させる加速電界を生成する電圧を、前記第１電位設定手段及び前記第２電位設定手段に供給することを特徴とする。
【００１３】
本発明によれば、第２導電型の電荷としての第２導電型の電荷が、光電効果により受光面から深い位置に生成されても、加速電界により加速されて高速で第２半導体領域に移動する。この結果、第２導電型の電荷と第１導電型の電荷との再結合が抑制されて、第２導電型の電荷を第２半導体領域に効率的に収集することができる。
【００１４】
本発明によれば、第１半導体領域の第２導電型の電荷を加速する加速電界を生成する電圧差は、第２半導体領域の裏面側の第４半導体領域と、第１半導体領域との裏面との間に生成される。第４半導体領域は、第２半導体領域に電気的に並列接続されているチャンネルストッパに接触している。この結果、第１導電型の電荷は、抵抗値が第２半導体領域に比して低いチャンネルストッパを介して第４半導体領域を流れるので、加速電界の生成のための消費電力を抑制することができる。
【００１５】
本発明の撮像装置において、
前記複数のフォトダイオードの各々は、
前記第２半導体領域の裏面の面方向に前記チャンネルストッパとは反対側に前記第２半導体領域から離れて形成された第２導電型の第５半導体領域と、
前記第２半導体領域と前記第５半導体領域との間に形成されたゲートと、
を有し、
前記第２半導体領域の裏面は、該裏面の面方向に前記チャンネルストッパ側の面部分では前記第４半導体領域と接触し、前記第５半導体領域側の面部分では前記第１半導体領域に接触していることが好ましい。
【００１６】
この構成によれば、第２半導体領域は、その裏面側における第４半導体領域と第１半導体領域との不純物の濃度差により面方向の電界が生成される。そして、該面方向の電界は、第２半導体領域内の第２導電型の電荷に対して、第５半導体領域の方に加速するように、作用する。こうして、ゲートがオンになった時の第２半導体領域から第５半導体領域への第２導電型の電荷の移動速度を増大させて、第２半導体領域から第５半導体領域への第２導電型の電荷の移動に要する時間を短縮することができる。
【００１７】
本発明の撮像装置において、前記第３半導体領域は、不純物濃度が前記チャンネルストッパ及び前記第１半導体領域の不純物濃度より高くかつ厚みが前記第２半導体領域より小さいことが好ましい。
【００１８】
この構成によれば、第３半導体領域により暗電流及び残像を効果的に抑制することができる。
【００１９】
本発明の撮像装置において、前記撮像素子は、前記第２半導体領域の表面側を受光側にしていることが好ましい。
【００２０】
撮像装置の撮像素子では、受光側（受光側）を、表面側にする場合（ＦＳＩ：Front Side Illumination）と、裏面側にする場合（ＢＳＩ：Back Side Illumination）との２通りがある。上記構成によれば、撮像素子はＦＳＩとされる。この結果、受光面と空乏層との距離を短くできるので、受光面から浅い位置で生成された電荷を空乏層に適切に取り込むことができる。
【００２１】
本発明の撮像装置において、前記撮像素子は、前記第１半導体領域の裏面側を受光側としていることが好ましい。
【００２２】
この構成によれば、撮像素子はＢＳＩとされる。この結果、光電効果により受光面から深い位置に生成された第２導電型の電荷の生成位置と第２半導体領域との距離が縮まるので、波長の長い光を第２半導体領域に効率的に収集することができる。
【００２３】
本発明の撮像装置において、
前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であることが好ましい。
【００２４】
この構成によれば、半導体基板層に第１半導体領域してのエピタキシャル層を円滑に生成することができる。
【００２５】
本発明の撮像装置において、前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、低くされていることが好ましい。
【００２６】
この構成によれば、隣接する画素間のクロストークを回避しつつ、第１半導体領域における消費電力を抑制することができる。
【００２７】
本発明の撮像装置において、第２導電型の電荷は、電子であることが好ましい。
【００２８】
この構成によれば、受光量を生成電子の個数に基づいて測定することができる。
【００２９】
本発明の撮像素子は、
複数のフォトダイオードを有する撮像素子であって、
前記複数のフォトダイオードの各々は、
前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
前記チャンネルストッパに接触して、前記第２半導体領域の表面を覆うように形成された第１導電型の第３半導体領域と、
前記第２半導体領域の裏面の少なくとも一部において該裏面と前記第２半導体領域との間に介在するとともに、前記チャンネルストッパに接触し、前記第１半導体領域より高い不純物濃度を有する第１導電型の第４半導体領域と、
前記第１半導体領域の裏面に印加する電位を設定する第１電位設定手段と、
前記チャンネルストッパの表面側から前記第４半導体領域に印加する電位を設定する第２電位設定手段と、
を有することを特徴とする。
【００３０】
本発明によれば、第１半導体領域の裏面と第４半導体領域との間に生成された加速電界により第１半導体領域内の第２導電型の電荷を加速して、第２半導体領域に収集することができる。
【００３１】
本発明によれば、加速電界を生成する電圧差は、第２半導体領域の裏面側の第４半導体領域と第１半導体領域の裏面との間に印加される。第４半導体領域は、第２半導体領域に電気的に並列接続されているチャンネルストッパに接触している。この結果、第１導電型の電荷は、抵抗値が第２半導体領域に比して低いチャンネルストッパを介して第４半導体領域を流れるので、加速電界の生成のための消費電力を抑制することができる。
【００３２】
本発明の撮像素子において、
前記複数のフォトダイオードの各々は、
前記第２半導体領域の裏面の面方向に前記チャンネルストッパとは反対側に前記第２半導体領域から離れて形成された第２導電型の第５半導体領域と、
前記第２半導体領域と前記第５半導体領域との間に形成されたゲートと、
を有し、
前記第２半導体領域の裏面は、該裏面の面方向に前記チャンネルストッパ側の面部分では前記第４半導体領域と接触し、前記第５半導体領域側の面部分では前記第１半導体領域に接触していることが好ましい。
【００３３】
この構成よれば、第１半導体領域の裏面側に、第２半導体領域内の第２導電型の電荷を第５半導体領域の方へ加速する面方向の加速電界が別途、形成される。これにより、ゲートがオンになった時の第２半導体領域から第５半導体領域への第２導電型の電荷の移動速度を増大させて、移動に要する時間を短縮することができる。
【図面の簡単な説明】
【００３４】
【図１】撮像装置の全体構成図。
【図２】カメラが備える撮像素子の構成図。
【図３】画素の詳細な構成図。
【図４】出射変調光及び反射変調光のタイミングチャート。
【図５】副画素を画素配列部の列方向に沿って切ったときの断面図であり、図５Ａは撮像素子の副画素の断面図、図５Ｂは比較例の撮像素子の副画素の断面図。
【図６】副画素を行方向に沿って切ったときの断面図であり、図６Ａは撮像素子の副画素の断面図、図６Ｂは比較例の撮像素子の副画素の断面図。
【図７】撮像素子内の加速電界の説明に関し、図７Ａ及び図７Ｂはそれぞれ内部電極層における被覆部分の張出し量が大及び小であるときの生成電界を示す図。
【図８】撮像素子の節電についての説明に関し、図８Ａは撮像素子と電圧源との接続図、図８Ｂは正孔電流についての図８Ａの等価回路図、図８Ｃは内部電極層１１３が存在しないときの正孔電流についての等価回路図。
【図９】ＢＳＩ型で撮像素子への適用例に関し、図９Ａは縦方向に沿って切ったときの副画素の断面図、図９Ｂは横方向に沿って切ったときの副画素の断面図。
【発明を実施するための形態】
【００３５】
（撮像装置の全体）
図１は、撮像装置１の全体構成図である。撮像装置１は、変調光出射部２、カメラ４及び制御装置５を備え、撮像装置１からカメラ４の撮影範囲６に存在する測距対象７までの距離Ｄを画素Ｇ（図２）ごとに計測する。
【００３６】
変調光出射部２は、制御装置５からの制御信号により点灯及び消灯を制御され、例えば１０ＭＨｚ（図４）で点滅して、強度を変調された変調光を生成する。該変調光は、変調光出射部２の光出射部に装着されたレンズ２ａにより配光調整されて、出射変調光Ｌａとして出射される。これにより、出射変調光Ｌａは、撮影範囲６の全体を一度に照射する。出射変調光Ｌａは、近赤外光が使用される。
【００３７】
撮影範囲６内に１以上の測距対象７が存在するときは、出射変調光Ｌａは、測距対象７において反射し、反射後は、出射変調光Ｌａ由来の反射変調光Ｌｂとなって、撮像装置１へ戻る。レンズ４ａは、カメラ４の入射部に装着されて、撮影範囲６から入射する光を集めて、撮像画像光としてカメラ４内の撮像素子４００（図２）に入射させる。撮像画像光には、背景光と反射変調光Ｌｂとが含まれている。反射変調光Ｌｂは、それが由来する測距対象７が撮影範囲６で占める位置に応じて、撮像素子４００における対応の画素Ｇ（図２）に入射する。
【００３８】
制御装置５は、位相差検出部５１、測距部５２及び電圧印加部５３を備える。
【００３９】
撮像装置１がＴＯＦ方式で測距対象７までの距離Ｄを計測する処理の詳細は後述するので、ここでは撮像装置１について概略的に説明する。カメラ４の撮像素子４００（図２）は、各画素ごとに入射光の強度に関係して生成した電荷の蓄積電荷量を外部から読出し可能にしている。なお、電荷には、正の電荷としての正孔（ホール）と、負の電荷としての電子がある。撮像装置１では、電子の個数に応じた電気量を電荷の蓄積電荷量として蓄積している。
【００４０】
位相差検出部５１は、変調光出射部２が出射した出射変調光Ｌａと反射変調光Ｌｂとの位相差φを、各画素について撮像素子４００から読出した蓄積電荷量に基づいて検出する。測距部５２は、位相差検出部５１が検出した位相差に基づいて距離Ｄを測定する。
【００４１】
図２は、カメラ４が備える撮像素子４００の構成図である。なお、図２以降、画素配列部４０１の構造についての説明の便宜上、３軸直交座標系を定義する。画素配列部４０１の受光面が見える方向視を正面視とし、正面視で画素配列部４０１の画素Ｇの格子配列の行方向及び列方向をそれぞれＸ軸方向及びＹ軸方向とする。Ｘ軸の正の向きは画素配列部４０１の正面視で左から右への向きとし、Ｙ軸の正の向きは画素配列部４０１の正面視で下から上への向きとする。Ｚ軸は、撮像素子４００の厚みの方向に平行な方向と定義し、Ｚ軸の正の向きは、撮像素子４００の裏面側から表面側の向きとする。
【００４２】
撮像素子４００は、主要構成要素として、画素配列部４０１、行制御部４０６、列制御部４０７及び画像プロセッサ４０８を備えている。なお、この撮像素子４００はＣＭＯＳ型である。
【００４３】
図２の画素配列部４０１は、正面視で平面上に格子配列で縦（Ｙ軸の方向）及び横（Ｘ軸の方向）に均一な密度で分布した複数の画素Ｇ（ｎ，ｍ）を有している。
【００４４】
なお、画素配列部４０１における画素Ｇを行番号ｎと列番号ｍとで表現する。画素Ｇ（ｎ，ｍ）とは、画素配列部４０１の正面視において上からｎ番目で、左からｍ番目の画素Ｇを指すものとする。画素配列部４０１は、例えば１２６×１２６個の画素Ｇから成る。以降、個々の画素を特に区別する必要がないときは、画素Ｇ（ｎ，ｍ）を画素Ｇと総称し、（ｎ，ｍ）は省略する。各画素Ｇは、正面視で左側の副画素Ｐｏと右側の副画素Ｐｅとを有している。
【００４５】
行制御部４０６は、行制御ライン４０９に制御信号を印加し、画素配列部４０１の画素Ｇを行ごとに制御できるようになっている。列制御部４０７は、列制御ライン４１０に制御信号を印加し、画素配列部４０１の画素Ｇを列ごとに制御できるようになっている。画像プロセッサ４０８は、制御装置５（図１）からの制御信号（制御電圧）に基づいて行制御部４０６及び列制御部４０７を制御する。
【００４６】
図３は、画素Ｇの詳細な構成図である。副画素Ｐｏは、ＰＤ、Ｍ１，Ｍ３、Ｆｄ１，Ｆｄ３、及び２つのＢＭを備える。副画素Ｐｅは、ＰＤ、Ｍ２，Ｍ４、Ｆｄ２，Ｆｄ４、及び２つのＢＭを備える。なお、ＰＤはフォトダイオードを意味し、Ｍは振分けスイッチを意味し、Ｆｄは、電荷蓄積部としてのフローティングディフュージョンを意味し、ＢＭは転送スイッチを意味するものとする。Ｍ１〜Ｍ４及びＢＭは、ＦＥＴ（電界効果トランジスタ）から成る。
【００４７】
Ｔｘ１〜Ｔｘ４には、Ｍ１〜Ｍ４のオンオフを制御する制御信号が行制御部４０６から供給される。Ｂｉには、ＢＭのオンオフを制御する制御信号が行制御部４０６から供給される。Ｔｘ１〜Ｔｘ４及びＢｉのラインの組は、各行制御ライン４０９（図２）に含まれる。
【００４８】
Ｒｏは、対応列（該対応列ではＦｄ１〜Ｆｄ４の各列は区別される）の全部のＢＭのドレインに接続されている。列制御部４０７は、Ｒｏを介して各画素ＧのＦｄ１〜Ｆｄ４に蓄積されている電荷の電荷量の読出し値としてのＣ１〜Ｃ４を読出す。Ｒｏは、各列制御ライン４１０（図２）に含まれる。
【００４９】
副画素Ｐｏと副画素Ｐｅとは、副画素内のゲートとしてのＭ１〜Ｍ４及びＢＭの作動タイミングが異なるのみで、全体の作動は同一である。したがって、副画素Ｐｏの作動のみを説明する。
【００５０】
ＰＤは、画素Ｇに入射する入射光（この入射光には背景光と反射変調光Ｌｂとを含む）の強度が大きいほど、多数の電子を生成する。なお、電子の数の増大に連れて、電荷量は増大する。Ｍ１とＭ３とはＴｘ１，Ｔｘ３の印加電圧により逆位相でオンオフされる。すなわち、オン、オフの１回ずつを１回のオンオフサイクルとして、各オンオフサイクルにおいて、Ｍ１のオン期間はＭ３のオフ期間とされ、Ｍ１のオフ期間はＭ３のオン期間とされる。変調光出射部２の点滅の周期は、反射変調光Ｌｂが後述の走査サイクルで１つの画素Ｇを通過する時間よりも十分に短い。したがって、各画素Ｇは、反射変調光Ｌｂの通過中、反射変調光Ｌｂの入射を複数回、繰り返されて、該反射変調光Ｌｂの入射強度Ｉｉに関係した電荷の蓄積量を増大することができる。
【００５１】
Ｍ１，Ｍ３のオン期間では、ＰＤが生成した電子が、Ｆｄ１，Ｆｄ３に供給され、蓄積される。Ｆｄ１，Ｆｄ３には、画素Ｇ（厳密には副画素Ｐｏ又はＰｅ）に入射した入射光の強さに関係する電荷量の電荷が蓄積される。Ｒｏは、所定の読出しタイミングで列制御部４０７内のスイッチの作動により通電状態になり、この時にオンになっているＢＭが属する副画素ＰｏのＦｄ１，Ｆｄ３の電荷量が列制御部４０７を介して画像プロセッサ４０８により読出し値Ｃ１，Ｃ３として読出される。Ｃ１，Ｃ３は、さらに、画像プロセッサ４０８から制御装置５（図１）に送られる。
【００５２】
図４は出射変調光Ｌａ及び反射変調光Ｌｂのタイミングチャートである。横軸の目盛は、時間経過を出射変調光Ｌａの位相で表現した値となっている。出射変調光Ｌａは、変調光出射部２が出射するレーザ光由来の光であり、出射変調光Ｌａのレベルは、変調光出射部２の消灯時ではＬｏｗ（ロー）、変調光出射部２の点灯時はＨｉｇｈ（ハイ）となっている。点灯時のＨｉｇｈレベルに対応する光強度は、変調光出射部２の給電電流の増減により増減される。
【００５３】
出射変調光Ｌａは、周期パルス波形の光であり、周期＝１００ｎｓ（周波数＝１０ＭＨｚ）で、デューティ比＝５０％の矩形波となっている。図４では、出射変調光Ｌａの立ち上がり時刻を位相＝０°で表わしている。反射変調光Ｌｂは、撮像装置１から出射した出射変調光Ｌａが測距対象７（図１）に到達し、測距対象７に反射して撮像装置１に戻る。この結果、反射変調光Ｌｂの位相は、測距対象７までの距離Ｄの２倍の長さを飛行する時間分だけ、出射変調光Ｌａより位相が遅れ、出射変調光Ｌａと反射変調光Ｌｂとの間に位相差φが生じる。位相差φより、撮像装置１−測距対象７間の距離Ｄを計測することができる。
【００５４】
前述したように、画像プロセッサ４０８（図２）は、Ｂｉ及びＲｏを介して画素ＧごとのＦｄ１〜Ｆｄ４の電荷量を読出すことができるようになっている。画像プロセッサ４０８は、各画素ＧのＦｄ１〜Ｆｄ４から該画素Ｇに入射した反射変調光Ｌｂの入射強度Ｉｉに関係する蓄積電荷量を読出すことができる。図４において、Ｔ１〜Ｔ４は、画像プロセッサ４０８が各画素ＧにおいてＦｄ１〜Ｆｄ４からそれぞれ読出す電荷量の蓄積期間を示している。
【００５５】
Ｔ１〜Ｔ４の期間は、開始位相が異なるものの、期間の長さは、出射変調光Ｌａの周期の１／２（＝半周期）に等しく設定されている。Ｔ１は位相０°〜１８０°の期間に設定される。Ｔ２は位相９０°〜２７０°の期間に設定される。Ｔ３は位相１８０°〜３６０°の期間に設定される。Ｔ４は位相２７０°〜３６０°とその次の周期の位相０°〜９０°との期間、換言すれば位相２７０°〜４５０°に設定される。この結果、Ｆｄ１〜Ｆｄ４には、Ｔ１〜Ｔ４に対応副画素に入射した反射変調光Ｌｂの入射強度Ｉｉに対応する電荷量で電荷が蓄積される。画像プロセッサ４０８は、各画素ＧにおいてＴ１〜Ｔ４に蓄積された電荷の電荷量を読出し値Ｃ１〜Ｃ４として読出す。
【００５６】
制御装置５は、位相差φを次の式（１）により算出する。
式（１）：位相差φ＝ｔａｎ−１｛（Ｃ１−Ｃ３）／（Ｃ２−Ｃ４）｝
上式において、「ｔａｎ」は正接（タンジェント）を意味し、「ｔａｎ−１」とは逆正接（アークタンジェント）を意味する。Ｃ１〜Ｃ４の個々には、背景光由来の入射光に因る蓄積電荷量が含まれるが、差分Ｃ１−Ｃ３、及び差分Ｃ２−Ｃ４からは、背景光由来の入射光に因る影響が除去されている。
【００５７】
（撮像素子の半導体構造）
図５及び図６を参照して、撮像素子４００の構造について説明する。なお、撮像素子４００の構造を理解し易くするために、図５及び図６では、撮像素子４００と比較例の撮像素子４００ｂ又は撮像素子４００ｃとを対比している。比較例の撮像素子４００ｂ，４００ｃにおいて、撮像素子４００の要素と対応する要素には、撮像素子４００の要素に付けた符号と同一の符号を付けている。また、副画素Ｐｏ，Ｐｅの総称として副画素Ｐｃを用いる。
【００５８】
図５は、副画素Ｐｃを画素配列部４０１の列方向（Ｙ軸方向）に沿って切ったときの断面図であり、図５Ａは撮像素子４００の副画素Ｐｃの断面図、図５Ｂは比較例の撮像素子４００ｂの副画素Ｐｃの断面図である。撮像素子４００ｂは、例えば、従来の可視光用の撮像素子である。
【００５９】
図６は、副画素Ｐｃを行方向（Ｘ軸方向）に沿って切ったときの断面図であり、図６Ａは撮像素子４００の副画素Ｐｃの断面図、図６Ｂは比較例の撮像素子４００ｃの副画素Ｐｃの断面図である。撮像素子４００ｃは、例えば、撮像素子４００ｂに対してｐ−ｅｐｉ（ｐ型エピタキシャル層）１１２の不純物濃度を所定量低くしたもの（低濃度のもの）である。
【００６０】
図５及び図６では、図示の簡略化上、それぞれ１つ又は２つの副画素Ｐｃしか記載されていないが、画素配列部４０１の実際の断面では、図５及び図６と同一の断面構造が列方向又は行方向の副画素Ｐｃの総数だけ連続することになる。
【００６１】
半導体の製造では、先に作り込んだ製造済みの半導体領域の上に新たな半導体領域が積層される。各半導体層において、新しい半導体層が積層される面を「表面」と定義し、表面とは反対側の面を「裏面」と定義する。なお、本明細書では、ＦＳＩ（Front Side Illumination）と、ＢＳＩ（Back Side Illumination）とを区別するために、「表面」と「受光面」とを区別するとともに、「裏面」と「背面」とを区別している。
【００６２】
この撮像素子４００は、ＦＳＩ型である。すなわち、表面側を受光側（受光面の側）とし、裏面側を背面側としている。これに対し、後述の図９のＢＳＩ型の撮像素子４００ｄでは、表面側を背面側とし、裏面側を受光側としている。
【００６３】
撮像素子４００をＦＳＩ型とするときは、撮像素子４００をＢＳＩとするときよりも、受光面から空乏層１５０（図５等）までのＺ軸方向の寸法を短くすることができる。このことは、受光面に近い位置（浅い位置）の光電効果により生成された電荷を空乏層１５０に取り込めるので有利である。
【００６４】
図５Ａ及び図６Ａにおいて、光シールド１０１は、画素配列部４０１の表面を撮像素子４００の受光側（Ｚ軸方向の正側）から覆うように、画素配列部４０１の表面との間にＺ軸方向に所定の間隔を空けて、配設される。光シールド１０１は、各副画素ＰｃのＰＤ（図２のＰＤと同一のフォトダイオード）に対向する部位に、ＰＤの受光面にほぼ等しい大きさの窓１０２を有する。
【００６５】
以降、実施形態では、第１導電型及び第２導電型をそれぞれｐ型及びｎ型として、説明する。第１導電型と第２導電型とは、相互に反対の導電型と定義される。また、第１導電型及び第２導電型をそれぞれｐ型及びｎ型に対応付けるときは、第１導電型の電荷及び第２導電型の電荷はそれぞれ正孔及び電子に対応付けられる。本発明では、第１導電型及び第２導電型はそれぞれｎ型及びｐ型とするとともに、第１導電型の電荷及び第２導電型の電荷はそれぞれ電子及び正孔とすることもできる。
【００６６】
撮像素子４００は、ｐ−ｓｕｂ（ｐ型の半導体基板層）１１１と、ｐ−ｓｕｂの表面側に形成されたｐ−ｅｐｉ１１２とを有する。ｐ−ｅｐｉ１１２の厚み、すなわちＺ軸方向の寸法はＨａである。
【００６７】
ｐ−ｅｐｉ１１２の表面側には、内部電極層１１３、チャンネルストッパ１１５、ｎ型半導体領域１１７、ｐ型ウェル１１９，ｐ＋領域１２３、ｎ＋領域１２６，１２７が形成される。これらは、積層方向に下の方にあるものから順番に（ｐ−ｅｐｉ１１２の裏面から表面の方向に順番に）、ｐ−ｅｐｉ１１２の表面側からの周知のイオン注入（Ion Implantation）法により製造される。チャンネルストッパ１１５は、内部電極層１１３の製造後、イオン注入法により製造される。
【００６８】
内部電極層１１３の裏面は、チャンネルストッパ１１５の裏面よりｐ−ｅｐｉ１１２の表面から深い位置（Ｚ軸方向に負側の位置）に存在し、内部電極層１１３の表面は、ｐ−ｅｐｉ１１２の表面に露出している。チャンネルストッパ１１５は、内部電極層１１３内に埋没している。
【００６９】
Ｐ型の不純物濃度については、低い方から順番に、ｐ−ｅｐｉ１１２、チャンネルストッパ１１５、内部電極層１１３と続く。ｐ＋領域１２３の不純物濃度は、通常、チャンネルストッパ１１５の不純物濃度より高く設定するが、フォトダイオード形成の目的を果たせば必ずしもその限りではない。ｐ型ウェル１１９の不純物濃度は、ｐ−ｅｐｉ１１２の不純物濃度より高い。ｎ型の不純物濃度については、ｎ＋領域１２６，１２７はｎ型半導体領域１１７より高い。当然のことながら、不純物濃度が高いほど、低抵抗となる。
【００７０】
ｐ−ｅｐｉ１１２には、各副画素Ｐｃにおける異なる範囲に、ｎ型半導体領域１１７と、ｐ型ウェル１１９とが、表面側から埋め込まれるように、形成される。ｎ型半導体領域１１７の範囲は、図３においてＰＤが占める範囲に相当し、ｐ型ウェル１１９の範囲は、図３においてＦｄ１，Ｆｄ３（副画素Ｐｃが副画素Ｐｏである場合）等が占める範囲に相当する。
【００７１】
ｐ型のチャンネルストッパ１１５は、画素間の分離又はＰＤ間の分離として機能するもので、複数のＰＤに共通に形成されている。チャンネルストッパ１１５は、ｐ−ｅｐｉ１１２の表面からｎ型半導体領域１１７の裏面よりさらに下（Ｚ軸方向の負側）の深さに達し、ｎ型半導体領域１１７及びｐ＋領域１２３を隣接の副画素Ｐｃから分離している。チャンネルストッパ１１５は、副画素Ｐｃ間の境界線を区切るように、格子状に形成され、画素配列部４０１の正面視では各副画素Ｐｃを矩形枠で包囲している。
【００７２】
ｐ＋領域１２３は、暗電流及び残像を抑制する機能を有する。このため、前述したように、ｐ＋領域１２３の不純物濃度は、同一の導電型のｐ−ｓｕｂ１１１及びチャンネルストッパ１１５の不純物濃度より高い。また、ｐ＋領域１２３の厚み（Ｚ軸方向の寸法）は、ｎ型半導体領域１１７の厚みより小さい。
【００７３】
酸化膜（二酸化ケイ素膜）１３１は、副画素Ｐｃの表面を覆っている。ただし、酸化膜１３１は、内部電極層１１３、チャンネルストッパ１１５、ｎ＋領域１２６，１２７の範囲において除去されている。ポリシリコン膜１３５は、酸化膜１３１の表面側の所定部位に形成される。
【００７４】
図５において、Ｍ１〜Ｍ４，Ｆｄ１〜Ｆｄ４，Ｂｉ，Ｒｏは、図３で説明したとおりである。接続点１４１は、Ｍ１〜Ｍ４のいずれかと接続される。接続点１４２は、Ｆｄ１〜Ｆｄ４のいずれかと接続される。接続点１４３はＢｉと接続される。接続点１４４はＲｏと接続される。
【００７５】
接続点１４２はｎ＋領域１２６に接続されている。接続点１４４はｎ＋領域１２７に接続されている。接続点１４１への正の印加電圧は、接続点１４１が接続されているポリシリコン膜１３５に印加されて、ｎ型半導体領域１１７とｎ＋領域１２６との間のｎチャネルを制御する。接続点１４３への印加電圧は、接続点１４３が接続されているポリシリコン膜１３５に印加されて、ｎ＋領域１２６とｎ＋領域１２７との間のｎチャネルを制御する。
【００７６】
接続点１４５は、ｐ−ｓｕｂ１１１の裏面側に接続されるとともに、制御装置５の電圧印加部５３から負の電圧であるＶｓｕｂを供給される。チャンネルストッパ１１５は、制御装置５の電圧印加部５３から表面側にＧＮＤ（＝０Ｖ）を供給される。ｎ型半導体領域１１７の電位は、チャンネルストッパ１１５及びｐ＋領域１２３とのｐｎ接合が逆バイアス状態となるように設定される。ｐ−ｓｕｂ１１１は、接続点１４５からのＶｓｕｂの供給により負の電位としてのＶｓｕｂに保持される。
【００７７】
ｐ−ｅｐｉ１１２とｎ型半導体領域１１７とは、各副画素Ｐｃにおいてそれぞれアノード及びカソードの対として１つのＰＤを構成する。ｐ−ｅｐｉ１１２とｎ型半導体領域１１７との境界領域には、空乏層１５０が形成される。接続点１４５及びチャンネルストッパ１１５に、相互に異なる電圧としてのＶｓｕｂ及びＧＮＤが供給される結果、空乏層の広がりも多少変わる。
【００７８】
図７は、撮像素子４００−１，４００−２内の加速電界の説明に関する。図７Ａの撮像素子４００−１と図７Ｂの撮像素子４００−２との構造上の相違点は、Ｙ軸方向の内部電極層１１３の被覆部分１１３ｂの長さである。すなわち、被覆部分１１３ｂのＹ軸方向の長さについて、撮像素子４００−２では、撮像素子４００−１より短くなっている。撮像素子４００−１，４００−２は、共に、撮像素子４００の実施例であり、区別しないときは、「撮像素子４００」と総称する。
【００７９】
電気力線の向きは、通常、正電荷に作用する力の向きに一致させるが、図７では、電気力線Ｅａ，Ｅｂの向きを、電子に作用する力の向きとして示している。
【００８０】
内部電極層１１３は、ｐ−ｅｐｉ１１２の表面からｐ−ｅｐｉ１１２の裏面側の方へ延在する垂下部分１１３ａと、チャンネルストッパ１１５及びｎ型半導体領域１１７の裏面を覆うように、ｐ−ｅｐｉ１１２とｎ型半導体領域１１７の裏面との間に介在する被覆部分１１３ｂとを有している。垂下部分１１３ａの延在方向はＺ軸に平行な方向であり、被覆部分１１３ｂの広がり方向は、ｎ型半導体領域１１７の裏面に沿う方向、すなわち、Ｘ軸及びＹ軸を含むＸＹ平面に平行な方向になっている。
【００８１】
ＧＮＤは、内部電極層１１３又はチャンネルストッパ１１５に供給されて、内部電極層１１３、チャンネルストッパ１１５及びｐ＋領域１２３は、ＧＮＤとなる。これにより、被覆部分１１３ｂは、ＧＮＤの電圧となる。一方、接続点１４５は、電圧印加部５３の直流電源１６０から負電圧のＶｓｕｂが供給される。これにより、ｐ−ｅｐｉ１１２の裏面全体はＶｓｕｂとなる。
【００８２】
被覆部分１１３ｂの裏面とｐ−ｅｐｉ１１２の裏面との電圧差により、被覆部分１１３ｂの裏面とｐ−ｅｐｉ１１２の裏面との間に電界が生成される。この電界は、Ｚ軸方向の被覆部分１１３ｂの裏面とｐ−ｅｐｉ１１２の裏面との間に存在する任意の電子を被覆部分１１３ｂの裏面からｐ−ｅｐｉ１１２の裏面の向きに加速する電界となる。Ｅａは、該電界に含まれる電気力線を示している。電気力線の向きは、通常、正の電荷に作用する力の向きに取るが、作用を理解し易くするために、電気力線Ｅａ，Ｅｂは、電子に作用する向きで表している。
【００８３】
図７Ａの撮像素子４００−１では、被覆部分１１３ｂがほぼｎ型半導体領域１１７の裏面全体をｎ型半導体領域１１７の裏面側から覆っている。これに対し、図７Ｂの撮像素子４００−２では、ｎ型半導体領域１１７の裏面をＹ軸方向に二分して、被覆部分１１３ｂは、Ｙ軸方向にｎ型半導体領域１１７の裏面のチャンネルストッパ１１５側のほぼ半部のみの面部分を覆っている。したがって、Ｙ軸方向にｎ型半導体領域１１７の裏面のチャンネルストッパ１１５とは反対側の面部分は、内部電極層１１３ではなく、内部電極層１１３から露出し、ｐ−ｅｐｉ１１２に接触している。電気力線Ｅａを生成する加速電界は、被覆部分１１３ｂがｎ型半導体領域１１７の裏面の少なくとも一部を被覆していれば、生成される。
【００８４】
内部電極層１１３の不純物濃度はｐ−ｅｐｉ１１２の不純物濃度より高い。この濃度差により、図７Ｂの撮像素子４００−２では、ｎ型半導体領域１１７内には、Ｙ軸方向に、電子に作用する力線としての電気力線Ｅｂが生成される。電気力線Ｅｂの向きの方向の先には、電子の転送ゲートの１素子を構成するポリシリコン膜１３５と、ポリシリコン膜１３５の先にはさらに、ポリシリコン膜１３５のオンの時のｎ型半導体領域１１７内の電子の送り先としてのｎ＋領域１２６が存在する。
【００８５】
図５及び図６に戻って、Ｈａは、ｐ−ｅｐｉ１１２の厚み（Ｚ軸方向の寸法）である。Ｈａは、撮像素子４００による赤外光の受光に対処し、可視光受光用の撮像素子４００ｂのｐ−ｅｐｉ１１２の厚みＨｂより十分に大きな値に設定されている。
【００８６】
撮像素子４００の各ＰＤに光が入射すると、各ＰＤには該入射光による光電効果により、受光面から入射光の波長に応じた深さの位置に正孔と電子が生成される。生成位置は、空乏層１５０内である方が電荷の収集量が増大し、撮像素子４００の感度は向上する。
【００８７】
Ｖｓｕｂの負電圧の絶対値を増大するに連れて、空乏層１５０の裏面側の端面は、ｐ−ｓｕｂ１１１の表面側の端面に近付いて行き、やがてｐ−ｓｕｂ１１１の表面側の端面に達する。この時の空乏層１５０を「完全空乏状態」と呼ぶ。「完全空乏状態」にならなくとも加速電界によりｐ−ｅｐｉ１１２全域にわたり発生した電子をｎ型半導体領域１１７に収集できる。
【００８８】
なお、Ｖｓｕｂの絶対値の上限は、ｐ−ｅｐｉ１１２とｎ型半導体領域１１７間の接合のブレークダウン（break down：絶縁破壊）を起こさない値以下にされる。例えば、Ｖｓｕｂは、一般的には、最小値（注：負の値については、絶対値の大きい方が小である。）は例えば−１２Ｖとなる。赤外光の波長が８３０〜９６０ｎｍであるので、ＰＤの受光面から空乏層１５０の最下面までの深さが、赤外光の波長にほぼ等しい長さが確保されるように、Ｖｓｕｂが設定される。
【００８９】
図５Ｂにおいて、撮像素子４００ｂについて、撮像素子４００との相違点のみを説明する。ｐ−ｅｐｉ１１２の厚みＨｂは、撮像素子４００におけるｐ−ｅｐｉ１１２の厚みＨａに対し、Ｈｂ＜Ｈａとなっている。撮像素子４００ｂでは、ｐ−ｓｕｂ１１１（Ｖｓｕｂと同一電圧）及びチャンネルストッパ１１５の両方に制御装置５の電圧印加部５３からＧＮＤが供給される。撮像素子４００ｂには、電界生成用電圧が供給されないので、空乏層１５０の厚みは、撮像素子４００の空乏層１５０の厚みより小さい。
【００９０】
撮像素子４００（図５Ａ）と撮像素子４００ｂ（図５Ｂ）とを対比する。反射変調光Ｌｂが赤外光であるとき、反射変調光Ｌｂの波長は長い。この結果、ＰＤへの反射変調光Ｌｂの入射に因る光電効果は、ＰＤの受光面から深い位置に生じ易くなる。図５及び図６において、○付きの＋，−は、それぞれ光電効果で生じた正孔及び電子を示している。正孔及び電子は、対で生じる。図示の光電効果は、いずれも空乏層１５０よりさらに深い位置で生じたことを意味している。
【００９１】
光電効果の発生する位置が空乏層１５０内であるときは、正孔及び電子は、空乏層１５０内の電界によりＺ軸方向に空乏層１５０の外のｎ型半導体領域１１７内及びｐ−ｅｐｉ１１２にドリフトする。なお、ドリフト速度は、拡散速度より十分に速い。さらに、光電効果の発生する位置が空乏層１５０外であるときは、正孔及び電子は、加速電界によりＺ軸方向に空乏層１５０の外のｎ型半導体領域１１７内及びｐ−ｅｐｉ１１２にドリフトする。
【００９２】
撮像素子４００では、Ｖｓｕｂへの負電圧の供給により、図７で説明した電気力線Ｅａがｐ−ｅｐｉ１１２の裏面と内部電極層１１３の被覆部分１１３ｂとの間に生成される。撮像素子４００への反射変調光Ｌｂの入射に伴う光電効果に因り生成される電子は、被覆部分１１３ｂとｐ−ｅｐｉ１１２の裏面との間に生成される。そして、そこには、電気力線Ｅａで表される電界が存在する。該電界は、電子をｐ−ｅｐｉ１１２の裏面から被覆部分１１３ｂの方へ加速する電界となっている。この結果、光電効果に因り生成された電子は、加速されてｎ型半導体領域１１７内の空乏層１５０の部分に移動して、蓄積される。
【００９３】
ｎ型半導体領域１１７に移動した電子は、ポリシリコン膜１３５のオン期間に、酸化膜１３１の裏面側にｎ型半導体領域１１７とｎ＋領域１２６との間に生成されるチャンネルを経てｎ＋領域１２６に移動する。その際、撮像素子４００−２（図７Ｂ）では、電子は、電気力線Ｅｂを受けてＹ軸方向にｎ型半導体領域１１７からｎ＋領域１２６の向きに加速されて、移動する。
【００９４】
これに対し、撮像素子４００ｂでは、空乏層１５０の厚みが小さくかつ空乏層１５０以外の部分には加速電界が存在しない。この結果、反射変調光Ｌｂが赤外光である場合は、光電効果に因る多数の電子が空乏層１５０より深い位置で発生し、発生電子が、ｎ型半導体領域１１７に到達する時間が長引いたり、正孔との再結合のために、ｎ型半導体領域１１７に到達する個数が低下してしまう。
【００９５】
図６Ｂの撮像素子４００ｃについて説明する。撮像素子４００ｃでは、ｐ−ｅｐｉ１１２の不純物濃度を撮像素子４００ｂのｐ−ｅｐｉ１１２の不純物濃度より低下させることより、空乏層１５０の拡張を図っている。しかしながら、空乏層１５０全体にわたり方向性を持った電界を発生させることは困難であり、特に空乏層１５０の境界付近での空乏層１５０内の電界はドリフトを発生するには不十分なことが多く、深さ方向だけでなく、面方向（ＸＹ平面に平行な方向）にも拡張する。
【００９６】
この結果、隣接する副画素Ｐｃの空乏層１５０同士が、面方向に重なってしまう。これは、空乏層１５０より下でかつ隣接する空乏層１５０の境界近辺で生じた電子が、その発生原因になった反射変調光Ｌｂが入射した副画素Ｐｃではなく、それに隣接する副画素Ｐｃの空乏層１５０に拡散して、隣接する副画素Ｐｃのｎ型半導体領域１１７に移動することになる。これは、クロストークの原因になる。
【００９７】
これに対し、撮像素子４００では、電気力線Ｅａを生成する加速電界（図７では電気力線Ｅａで表されている。）が存在する。電圧差により生成された電気力線Ｅａは、電子を、該電子が生成されたＰＤのｎ型半導体領域１１７に誘導するので、クロストークを防止することができる。また、電気力線Ｅｂは、転送ゲート（transfer gate）としてのポリシリコン膜１３５のオンの時には、ｎ型半導体領域１１７からの排出速度を大きくできる。
【００９８】
一方、撮像素子４００では、チャンネルストッパ１１５−接続点１４５間に電圧が印加される正孔電流は、ｎ型半導体領域１１７より抵抗値の低いチャンネルストッパ１１５を介して被覆部分１１３ｂに達する。その効果について次の図８を参照して説明する。
【００９９】
図８は、撮像素子４００の節電についての説明に関する。図８Ａは、撮像素子４００と電圧源との接続図、図８Ｂは、正孔電流についての図８Ａの等価回路図、図８Ｃは、内部電極層１１３が存在しないときの正孔電流についての等価回路図である。
【０１００】
図８Ａにおいて、撮像素子４００では、裏面側から表面側に（Ｚ軸方向に負側から正側に）、ｐ−ｓｕｂ１１１、ｐ−ｅｐｉ１１２、内部電極層１１３の被覆部分１１３ｂ、ｎ型半導体領域１１７及びｐ＋領域１２３が順番に並ぶ積層構造になっている。ｐ−ｓｕｂ１１１と被覆部分１１３ｂはＧＮＤ（この例では、０Ｖ）となり、ｐ−ｅｐｉ１１２の裏面はＶｓｕｂの電圧となる。
【０１０１】
図８Ｂの正孔電流の等価回路において、抵抗Ｒｐｄは、ＰＤを構成するｎ型半導体領域１１７とｐ−ｅｐｉ１１２との間の等価抵抗であり、抵抗Ｒｅｐｉは、ｐ−ｅｐｉ１１２の等価抵抗であり、抵抗Ｒｉｎｓは、内部電極層１１３又はチャンネルストッパ１１５の等価抵抗である。内部電極層１１３とチャンネルストッパ１１５とは、相互に接触しているので、加速電界Ｅａを生成するための一方の電圧としてＧＮＤを被覆部分１１３ｂに供給する第２電位設定手段として機能する。第２電撮像素子４００では、内部電極層１１３により、抵抗Ｒｐｄに並列に抵抗Ｒｉｎｓが形成される。Ｒｉｎｓの抵抗値は、Ｒｐｄの抵抗値に比べて十分に小さいので、ＲｐｄとＲｉｎｓの並列抵抗は、ほぼＲｉｎｓはとなる。また、このＲｉｎｓもＲｐｄに比べて小さい。
【０１０２】
内部電極層１１３が存在しない場合（図８Ｃ）、ＧＮＤからＶｓｕｂ間に印加される電圧は、抵抗Ｒｐｄと抵抗Ｒｅｐｉとに分割される。通常、加速電界Ｅａ（図７）は、Ｒｅｐｉでの電圧降下に比例するので、この電圧降下を十分確保しようとすると、ＧＮＤからＶｓｕｂ間に印加される電圧を高くする必要がある。したがって、撮像素子４００の消費電力は大幅に増大する。
【０１０３】
これに対し、撮像素子４００では、内部電極層１１３の存在のために、抵抗Ｒｉｎｓと抵抗Ｒｐｄとの並列接続回路が形成される（図８Ｂ）。この場合、抵抗Ｒｉｎｓは、内部電極層１１３又はチャンネルストッパ１１５の高い不純物濃度のために、抵抗Ｒｐｄに比して抵抗値が大幅に低い値となる。この結果、ＧＮＤからＶｓｕｂ間に印加される電圧の大半がＲｅｐｉでの電圧降下として寄与することになり、同じ加速電界を発生させるに必要なＧＮＤからＶｓｕｂ間に印加される電圧を低く抑えることができる。したがって、撮像素子４００の消費電力を抑制することができる。
【０１０４】
ｐ−ｅｐｉ１１２の不純物の濃度の典型例では、１ｃｍ3当たりのアクセプタ濃度（不純物濃度）は１０13〜１０15である。なお、ｐ−ｅｐｉ１１２のアクセプタ濃度は、隣接する副画素Ｐｃの間のクロストークを回避する程度に、低くすることが好ましい。
【０１０５】
撮像素子４００では、ｐ−ｅｐｉ１１２は第１半導体領域に相当し、ｎ型半導体領域１１７は第２半導体領域に相当し、ｎ型半導体領域１１７は第３半導体領域に相当する。また、内部電極層１１３は第４半導体領域に相当し、ｎ＋領域１２６は第５半導体領域に相当する。ｐ−ｓｕｂ１１１又はｐ−ｅｐｉ１１２は第１電位設定手段に相当し、内部電極層１１３、チャンネルストッパ１１５又はｎ型半導体領域１１７は第２電位設定手段に相当する。
【０１０６】
（ＢＳＩ型の半導体構造）
図９は、ＢＳＩ型の撮像素子４００ｄへの本発明の適用例に関し、図９Ａは縦方向（Ｙ軸方向）に沿って切ったときの副画素Ｐｃの断面図、図９Ｂは横方向（Ｘ軸方向）に沿って切ったときの副画素Ｐｃの断面図である。図９では、支持基板（ＦＳＩ型の撮像素子４００におけるｐ−ｓｕｂ１１１に相当するもの）の図示は省略している。
【０１０７】
撮像素子４００ｄの副画素Ｐｃにおいて、図５Ａ及び図６ＡのＦＳＩの撮像素子４００の副画素Ｐｃの断面図に図示されている各要素と同一の要素について、５Ａ及び図６Ａで付けた各符号と同一の符号で指示し、説明は省略する。ＦＳＩの撮像素子４００（図５Ａ及び図６Ａ）に対する撮像素子４００ｄの構造上の相違点についてのみ説明する。
【０１０８】
ＢＳＩ型の撮像素子４００ｄでは、光シールド１０１に対する撮像素子４００のｐ−ｅｐｉ１１２の表裏の向きがＦＳＩ型の撮像素子４００の場合とは逆転され、ｐ−ｅｐｉ１１２の裏面側が受光面の側となる。したがって、ｐ−ｅｐｉ１１２の表面側に形成されている内部電極層１１３、チャンネルストッパ１１５、ｎ型半導体領域１１７、ｐ型ウェル１１９、ｐ＋領域１２３、及び酸化膜１３１等は、光シールド１０１とは反対側に位置する。
【０１０９】
ｐ−ｅｐｉ１１２の裏面側（光シールド１０１の側）には、導電型透明薄膜層１５５が形成される。ＦＳＩ型の撮像素子４００におけるｐ−ｓｕｂ１１１に供給していたＶｓｕｂは、ＢＳＩ型の撮像素子４００ｄでは、導電型透明薄膜層１５５に供給される。
【０１１０】
撮像素子４００ｄでは、ｐ−ｅｐｉ１１２は第１半導体領域に相当し、ｎ型半導体領域１１７は第２半導体領域に相当し、ｎ型半導体領域１１７は第３半導体領域に相当する。さらに、内部電極層１１３は第４半導体領域に相当し、ｎ＋領域１２６は第５半導体領域に相当する。導電型透明薄膜層１５５は、第１電位設定手段及び第１導電型の半導体基板層に相当する。内部電極層１１３、チャンネルストッパ１１５又はｎ型半導体領域１１７は第２電位設定手段に相当する。
【０１１１】
撮像素子４００ｄでは、反射変調光Ｌｂの入射による光電効果に因りｐ−ｅｐｉ１１２に電子が生成される。撮像素子４００ｄも、図５及び図６の撮像素子４００と同様に、ＧＮＤとＶｓｕｂとの電圧差によりｐ−ｅｐｉ１１２内の電子をｐ−ｅｐｉ１１２の裏面から内部電極層１１３の被覆部分１１３ｂの向きに加速する加速電界が、ｐ−ｅｐｉ１１２の裏面と被覆部分１１３ｂとの間に生成されている。この結果、ｐ−ｅｐｉ１１２内の電子は、加速されて、ｎ型半導体領域１１７に移動する。
【０１１２】
また、撮像素子４００ｂでも、ＧＮＤとＶｓｕｂとの電圧差の印加により生成される加速電界生成の正孔電流は、図８の撮像素子４００の場合と同様に、抵抗値の低い内部電極層１１３及びチャンネルストッパ１１５を流れる。この結果、加速電界の生成にもかかわらず、撮像素子４００ｄの消費電力は抑制される。
【０１１３】
ＢＳＩとしての撮像素子４００ｄでは、光の混色を避けるために光シールド（「遮光膜」ともいう。）１０１を設けている。しかしながら、混色の虞がないときは、撮像素子４００ｄから光シールド１０１を省略することができる。
【０１１４】
（変形例）
【０１１５】
本実施形態では、内部電極層１１３は、垂下部分１１３ａを有している。しかながら、内部電極層１１３は、被覆部分１１３ｂのみを有し、垂下部分１１３ａは省略されてもよい。内部電極層１１３とチャンネルストッパ１１５とは接触状態にあるので、垂下部分１１３ａを省略した場合は、ＧＮＤはチャンネルストッパ１１５のみを介して被覆部分１１３ｂに供給されることになる。
【０１１６】
本実施形態の撮像素子４００−２（図７ｂ）では、電気力線Ｅｂを生成するために、内部電極層１１３の被覆部分１１３ｂは、ｎ型半導体領域１１７の裏面のチャンネルストッパ１１５側の半部においてｎ型半導体領域１１７の裏面に接触している。しかしながら、電気力線Ｅｂを生成するためには、ｎ型半導体領域１１７の裏面は、チャンネルストッパ１１５と反対側において少なくとも一部において被覆部分１１３ｂから露出し、ｐ−ｅｐｉ１１２に接触していればいい。
【符号の説明】
【０１１７】
１・・・撮像装置、５・・・制御装置、６・・・撮影範囲、７・・・測距対象、５３・・・電圧印加部、１１１・・・ｐ−ｓｕｂ（半導体基板層）、１１２・・・ｐ−ｅｐｉ（第１半導体領域及びエピタキシャル層）、１１３・・・内部電極層、１１３ｂ・・・被覆部分（第４半導体領域）、１１５・・・チャンネルストッパ、１１７・・・ｎ型半導体領域（第２半導体領域）、１２３・・・ｐ＋領域（第３半導体領域）、１２６・・・ｎ＋領域（第５半導体領域）、４００・・・撮像素子、ＰＤ・・・フォトダイオード。
【図１】
2019083266.tif 000003
【図２】
2019083266.tif 000004
【図３】
2019083266.tif 000005
【図４】
2019083266.tif 000006
【図５】
2019083266.tif 000007
【図６】
2019083266.tif 000008
【図７】
2019083266.tif 000009
【図８】
2019083266.tif 000010
【図９】
2019083266.tif 000011