(57)【要約】【課題】再配線を構成する導電部材の局部電池効果による過剰なエッチングを抑制する。【解決手段】半導体装置は、半導体基板上に設けられた第１の導電部材と、第１の導電部材の表面に設けられ且つ第１の導電部材よりもイオン化傾向が小さい第２の導電部材と、を含む配線を備える。第１の導電部材の第２の導電部材側の第１の面の幅は、第１の導電部材の半導体基板側の第２の面の幅よりも狭い。第２の導電部材の幅は、第１の導電部材の第１の面における幅よりも広く且つ第１の導電部材の第２の面における幅よりも狭い。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１の導電部材と、前記第１の導電部材の表面に設けられ且つ前記第１の導電部材よりもイオン化傾向が小さい第２の導電部材と、を含む配線を備え、
前記第１の導電部材の、前記第２の導電部材側の第１の面の幅は、前記第１の導電部材の、前記半導体基板側の第２の面の幅よりも狭く、
前記第２の導電部材の幅は、前記第１の導電部材の前記第１の面における幅よりも広く且つ前記第１の導電部材の前記第２の面における幅よりも狭い
半導体装置。
【請求項２】
前記半導体基板と前記配線との間に設けられた第１の絶縁膜と、
前記第１の絶縁膜及び前記配線を覆う第２の絶縁膜と、
を更に含む
請求項１に記載の半導体装置。
【請求項３】
前記配線は、前記第１の絶縁膜に形成された開口部を介して、前記半導体基板に形成された電極に接続され、前記第２の絶縁膜に形成された開口部を介して外部接続端子に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記配線は、前記第１の導電部材と前記第２の導電部材との界面の周辺領域に、前記配線の幅方向内側に向けて窪んだ窪み部を有し、
前記第２の絶縁膜が、前記窪み部に侵入している
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１の導電部材と、前記第１の絶縁膜との間に設けられた導電膜を更に含む
請求項２から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の導電部材は、前記第２の面の側に設けられたベース部と、前記第１の面の側に設けられた狭小部と、を有し、
前記ベース部の側壁は、前記半導体基板の主面に対して垂直であり、前記ベース部の上面は、前記半導体基板の主面に対して平行であり、
前記ベース部の上面に接続された前記狭小部の底部の幅は、前記ベース部の上面の幅よりも狭く、前記狭小部の断面形状が順テーパ形状である
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の導電部材は、Ｃｕを含み、
前記第２の導電部材は、Ａｕを含む
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の表面に第１の絶縁膜を形成する工程と、
第１の絶縁膜の表面にシード層を形成する工程と、
前記シード層を介して通電を行う電界めっき法によって、前記第１の絶縁膜の表面に第１の導電部材を形成する工程と、
前記シード層を介して通電を行う電界めっき法によって、前記第１の導電部材の表面に、前記第１の導電部材の幅よりも狭い幅を有し且つ前記第１の導電部材よりもイオン化傾向が小さい第２の導電部材を、前記第１の導電部材の内側に形成する工程と、
エッチングにより前記シード層を除去する工程と、
を含む
半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜に第１の開口部を形成する工程を更に含み、
前記第１の導電部材及び前記第２の導電部材を含む配線を、前記第１の開口部を介して、前記半導体基板に形成された電極に接続する
請求項８に記載の製造方法。
【請求項１０】
前記シード層を除去する工程において、前記第１の導電部材及び前記第２の導電部材を含む配線の、前記第１の導電部材と前記第２の導電部材との界面の周辺領域に、前記配線の幅方向内側に向けて窪んだ窪み部を形成する
請求項８または請求項９に記載の製造方法。
【請求項１１】
前記第１の絶縁膜及び前記配線を覆う第２の絶縁膜を形成する工程を更に含み、
前記第２の絶縁膜は、前記窪み部に侵入している
請求項１０に記載の製造方法。
【請求項１２】
前記配線の表面を部分的に露出させる第２の開口部を、前記第２の絶縁膜に形成する工程と、
前記配線の前記第２の開口部から露出した部分に、外部接続端子を形成する工程と、
を更に含む
請求項１１に記載の製造方法。
【請求項１３】
前記第１の導電部材は、Ｃｕを含み、
前記第２の導電部材は、Ａｕを含む
請求項８から請求項１２のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ）は、ウエハプロセスで再配線、電極の形成、樹脂封止及びダイシングまでを行う半導体装置のパッケージング技術である。
【０００３】
例えば、特許文献１には、ＷＬ−ＣＳＰと同様に再配線を備えた半導体装置の構造が記載されている。特許文献１には、半導体基板上に形成された絶縁膜上に、再配線が設けられた半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１３８８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＷＬ−ＣＳＰにおいて用いられる再配線は、Ｃｕ膜で構成されることが一般的である。本発明者は、再配線の配線抵抗を低下させることを目的として、再配線をＡｕ膜及びＣｕ膜を含む積層膜で構成する試みを行った。再配線を、Ｃｕ膜及びＡｕ膜を含む積層膜で構成することで、再配線の低抵抗化を実現できるだけでなく、製造工程内におけるＣｕ膜の酸化を抑制できる。更に、再配線の最表面をＡｕ膜で構成することで、再配線へのワイヤボンディングが可能となる。これにより、用途に応じて同一チップをＷＬ−ＣＳＰ及び通常のパッケージの２種類に作り分けることが可能となる。
【０００６】
再配線を構成するＣｕ膜及びＡｕ膜は、それぞれ、Ｃｕを含むシード層を介して通電を行う電界めっき法によって形成される。本発明者は、再配線をＣｕ膜及びＡｕ膜を含む積層膜で構成した場合、シード層を除去するためのエッチング工程において、Ａｕ膜とＣｕ膜とが局部電池効果を生じ、再配線を構成するＣｕ膜が過剰にエッチングされるという事象が発生することを発見した。
【０００７】
再配線の配線幅が狭い場合には、局部電池効果によるＣｕ膜の過剰なエッチングによりＣｕ膜が完全に消失し、Ａｕ膜が剥離するおそれがある。この場合、剥離したＡｕ膜が、製造装置内に残留し、他の製品に付着するおそれもある。Ｃｕ膜が完全に消失しない場合でも、Ｃｕ膜の過剰なエッチングにより、再配線の下地となる絶縁膜とＣｕ膜との接触面積が小さくなり、これによって再配線の絶縁膜に対する密着力が低下して、再配線が絶縁膜から剥離するおそれがある。
【０００８】
また、過剰にエッチングされたＣｕ膜を、Ａｕ膜がひさし状に覆うため、上面からの観察によりＣｕ膜の状態を確認することができなくなる。すなわち、従来から製造工程において実施されている再配線の出来映え確認の実施が困難となる。
【０００９】
本発明は、上記した点に鑑みてなされたものであり、再配線を構成する導電部材の局部電池効果による過剰なエッチングを抑制することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板上に設けられた第１の導電部材と、前記第１の導電部材の表面に設けられ且つ前記第１の導電部材よりもイオン化傾向が小さい第２の導電部材と、を含む配線を備える。前記第１の導電部材の前記第２の導電部材側の第１の面の幅は、前記第１の導電部材の前記半導体基板側の第２の面の幅よりも狭い。前記第２の導電部材の幅は、前記第１の導電部材の前記第１の面における幅よりも広く且つ前記第１の導電部材の前記第２の面における幅よりも狭い。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の表面にシード層を形成する工程と、前記シード層を介して通電を行う電界めっき法によって、前記第１の絶縁膜の表面に第１の導電部材を形成する工程と、前記シード層を介して通電を行う電界めっき法によって、前記第１の導電部材の表面に、前記第１の導電部材の幅よりも狭い幅を有し且つ前記第１の導電部材よりもイオン化傾向が小さい第２の導電部材を、前記第１の導電部材の内側に形成する工程と、エッチングにより前記シード層を除去する工程と、を含む。
【発明の効果】
【００１２】
本発明によれば、再配線を構成する導電部材の局部電池効果による過剰なエッチングを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の実施形態に係る半導体装置が備える再配線の形成領域の構成を示す平面図である。
【図１Ｂ】図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
【図１Ｃ】図１Ａにおける１Ｃ−１Ｃ線に沿った断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｂ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｃ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｄ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｅ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｆ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｇ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｈ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｉ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｊ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｋ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｌ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｍ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｎ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｏ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｐ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｑ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｒ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｓ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図３Ａ】本発明の実施形態に係るシード層のエッチング工程において、局部電池効果により第１の導電部材の内部を流れる電子の流れを示した図である。
【図３Ｂ】本発明の実施形態に係る再配線の構成を示す断面図である。
【図４Ａ】比較例に係る製造工程の一例を示す断面図である。
【図４Ｂ】比較例に係る製造工程の一例を示す断面図である。
【図４Ｃ】比較例に係る製造工程の一例を示す断面図である。
【図４Ｄ】比較例に係る製造工程の一例を示す断面図である。
【図４Ｅ】比較例に係る製造工程の一例を示す断面図である。
【図４Ｆ】比較例に係る製造工程の一例を示す断面図である。
【図５Ａ】比較例に係るシード層のエッチング工程において、局部電池効果により第１の導電部材の内部を流れる電子の流れを示した図である。
【図５Ｂ】比較例に係る再配線の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
【００１５】
図１Ａは、本発明の実施形態に係る半導体装置１０が備える再配線３０の形成領域の構成を示す平面図、図１Ｂは、図１Ａにおける１Ｂ−１Ｂ線に沿った断面図、図１Ｃは、図１Ａにおける１Ｃ−１Ｃ線に沿った断面図である。なお、図１Ａにおいて、図１Ｂに示されている下層絶縁膜２０、上層絶縁膜４０及び外部接続端子５０は、図示が省略されている。
【００１６】
半導体装置１０は、パッケージの形態が、ＷＬ−ＣＳＰの形態を有する。すなわち、半導体装置１０は、パッケージの平面サイズが、半導体基板１１の平面サイズと略同じである。半導体装置１０は、半導体基板１１上に設けられた下層絶縁膜２０と、下層絶縁膜２０の表面に設けられた再配線３０と、下層絶縁膜２０及び再配線３０を覆う上層絶縁膜４０と、を備えている。
【００１７】
半導体基板１１の表面には、トランジスタ、抵抗素子及びキャパシタ等の半導体素子（図示せず）が形成されている。半導体基板１１の表面は、ＳｉＯ２等の絶縁体からなる層間絶縁膜１２で覆われている。層間絶縁膜１２内には、半導体基板１１に形成された半導体素子に接続された配線１３が設けられている。層間絶縁膜１２の表面は、ＳｉＯ２等の絶縁体からなる層間絶縁膜１４で覆われている。層間絶縁膜１４の表面には、ビア１６を介して配線１３に接続されたチップ電極１５、及びチップ電極１５の表面を部分的に露出させる開口部を有するパッシベーション膜（保護膜）１７が設けられている。
【００１８】
パッシベーション膜１７の表面は、ポリイミド及びＰＢＯ（ポリベンゾオキサゾール）等の感光性有機系絶縁部材で構成される、厚さ５〜１０μｍ程度の下層絶縁膜２０で覆われている。下層絶縁膜２０には、チップ電極１５の表面を部分的に露出させる開口部２０Ａが設けられている。
【００１９】
下層絶縁膜２０の表面には、再配線３０が設けられている。再配線３０は、ＵＢＭ膜（Under Barrier Metal膜）３１、第１の導電部材３２及び第２の導電部材３３を含んで構成されている。ＵＢＭ膜３１は、下層絶縁膜２０と再配線３０との密着性を高めるためＴｉ膜を含む密着層を含んで構成されている。
【００２０】
第１の導電部材３２は、ＵＢＭ膜３１の表面に設けられ、第２の導電部材３３は、第１の導電部材３２の表面に設けられている。第１の導電部材３２としてＣｕ膜を好適に用いることができる。第２の導電部材３３としてＡｕ膜を好適に用いることができる。再配線３０がＡｕ膜で構成される第２の導電部材３３を含むことで、再配線３０の抵抗値を小さくすることができる。再配線３０は、下層絶縁膜２０の開口部２０Ａにおいてチップ電極１５に接続されている。
【００２１】
下層絶縁膜２０及び再配線３０は、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材で構成される、厚さ５〜１０μｍ程度の上層絶縁膜４０で覆われている。上層絶縁膜４０には、外部接続端子５０の形成位置に再配線３０を部分的に露出させる開口部４０Ａが設けられている。外部接続端子５０は、例えばＳｎＡｇを含んで構成され、上層絶縁膜４０の開口部４０Ａにおいて露出する再配線３０（第２の導電部材３３）の表面に接続されている。
【００２２】
このように、再配線３０は、一端側において、下層絶縁膜２０に形成された開口部２０Ａを介してチップ電極１５に接続されることにより半導体基板１１に形成された半導体素子に接続され、他端側において、上層絶縁膜４０に形成された開口部４０Ａを介して外部接続端子５０に接続されている。再配線３０は、半導体素子に接続される一端側が、接続部３０Ａとされ、外部接続端子５０に接続される他端側が、パッド部（ランド部）３０Ｂとされ、接続部３０Ａとパッド部３０Ｂとを繋ぐ部分が配線部３０Ｃとされている。
【００２３】
以下に、再配線３０の構成について詳細に説明する。上記したように、再配線３０は、密着層を含むＵＢＭ膜３１と、ＵＢＭ膜３１上に設けられたＣｕ膜で構成される第１の導電部材３２と、第１の導電部材３２上に設けられたＡｕ膜で構成される第２の導電部材３３を備えている。
【００２４】
図１Ｃに示すように、第１の導電部材３２は、ＵＢＭ膜３１を介して下層絶縁膜２０と接する面（以下、下面という）の側に設けられたベース部３２Ｂと、第２の導電部材３３と接する面（以下、上面という）の側に設けられた狭小部３２Ａと、を有する。ベース部３２Ｂの側壁は、半導体基板１１の主面に対して略垂直であり、ベース部３２Ｂの上面は、半導体基板１１の主面に対して略平行である。すなわち、ベース部３２Ｂの断面形状は矩形状である。ベース部３２Ｂの上面に接続された狭小部３２Ａの底部の幅は、ベース部３２Ｂの上面の幅よりも狭く、狭小部３２Ａの断面形状は、順テーパ形状である。すなわち、狭小部３２Ａの側壁は、半導体基板１１の主面に対して傾斜しており、狭小部３２Ａの幅は、上面に向けて徐々に狭くなっている。このように、第１の導電部材３２は、上面の幅Ｗ１ａが、下面の幅Ｗ１ｂよりも狭くなっている。
【００２５】
第２の導電部材３３の幅Ｗ２は、第１の導電部材３２の下面における幅Ｗ１ｂよりも狭く、且つ第１の導電部材３２の上面における幅Ｗ１ａよりも広い。第２の導電部材３３は、図１Ａに示すように、再配線３０の幅方向において第１の導電部材３２の内側に配置されているが、第２の導電部材３３の幅方向両端部は、図１Ｃに示すように、第１の導電部材３２の狭小部３２Ａからはみ出している。換言すれば、狭小部３２Ａの幅方向両端部が、第２の導電部材３３の内側に配置されている。なお、幅Ｗ１ａ、Ｗ１ｂ及びＷ２は、再配線３０の引き出し方向（伸長方向）と交差する方向の長さである。
【００２６】
第１の導電部材３２及び第２の導電部材３３が上記のように構成されていることにより、再配線３０の、第１の導電部材３２と第２の導電部材３３との界面の周辺領域には、再配線３０の幅方向内側に向けて窪んだ窪み部３５が形成される。再配線３０を覆う上層絶縁膜４０は、再配線３０の窪み部３５に侵入しており、第２の導電部材３３の、狭小部３２Ａからはみ出した部分は、上層絶縁膜４０と接している。窪み部３５は、ＵＢＭ膜３１を構成するシード層３１ｂ（図２Ｆ参照）を除去するためのエッチング工程において、第１の導電部材３２及び第２の導電部材３３による局部電池効果によって、第１の導電部材３２がエッチングされることにより形成される。なお、窪み部３５は、図１Ｂに示す断面において、再配線３０の接続部３０Ａ側の端部及びパッド部３０Ｂ側の端部においても観測することができる。
【００２７】
以下に半導体装置１０の製造方法を、図２Ａ〜図２Ｓを参照しつつ説明する。なお、図２Ａ〜図２Ｅ、図２Ｐ〜図２Ｓには、それぞれ、図１Ａにおける１Ｂ−１Ｂ線に沿った断面に相当する断面が示され、図２Ｆ〜図２Ｏには、それぞれ、図１Ａにおける１Ｃ−１Ｃ線に沿った断面に相当する断面が示されている。
【００２８】
はじめに、ウエハプロセスが完了した半導体基板１１を用意する（図２Ａ）。ウエハプロセスは、半導体基板１１上にトランジスタ等の半導体素子（図示せず）を形成する工程、半導体基板１１の表面にＳｉＯ２等の絶縁体で構成される層間絶縁膜１２を形成する工程、半導体素子に接続された配線１３を形成する工程、配線１３の表面にＳｉＯ２等の絶縁体で構成される層間絶縁膜１４を形成する工程、層間絶縁膜１４の表面にビア１６を介して配線１３に接続されたチップ電極１５を形成する工程、及び層間絶縁膜１４の表面にチップ電極１５を部分的に露出させるパッシベーション膜１７を形成する工程を含む。
【００２９】
次に、例えば、スピンコート法を用いてウエハプロセスが完了した半導体基板１１の表面に、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材を、８μｍ程度の膜厚で塗布することで、パッシベーション膜１７及びチップ電極１５の表面を覆う下層絶縁膜２０を形成する（図２Ｂ）。
【００３０】
次に、下層絶縁膜２０に露光及び現像処理を施すことにより、チップ電極１５の表面を部分的に露出させる開口部２０Ａを下層絶縁膜２０に形成する（図２Ｃ）。
【００３１】
その後、熱処理によって下層絶縁膜２０を硬化させる。熱硬化により下層絶縁膜２０は収縮し、膜厚が５ｕｍ程度となり、また、略垂直形状であった開口部２０Ａの側面は、順テーパ形状となる（図２Ｄ）。
【００３２】
次に、下層絶縁膜２０の表面、下層絶縁膜２０の開口部２０Ａにおいて露出するチップ電極１５の表面を覆うＵＢＭ膜３１を形成する（図２Ｅ、図２Ｆ）。ＵＢＭ膜３１は、図２Ｆに示すように、密着層３１ａ及びシード層３１ｂの積層膜により構成される。密着層３１ａは、下層絶縁膜２０と再配線３０との密着性を高める役割を担い、例えば厚さ１５０ｎｍ程度のＴｉ膜で構成される。シード層３１ｂは、第１の導電部材３２及び第２の導電部材３３を電解めっき法によって形成する際の通電層としての役割を担い、例えば厚さ３００ｎｍ程度のＣｕ膜で構成される。密着層３１ａ及びシード層３１ｂは、それぞれ、例えばスパッタ法によって形成される。
【００３３】
次に、再配線３０の形成領域に開口部２００Ａを備えたレジストマスク２００をＵＢＭ膜３１上に形成する（図２Ｇ）。レジストマスク２００は、スピンコート法を用いて感光性有機系絶縁部材からなるレジスト材をＵＢＭ膜３１上に塗布した後、このレジスト材を露光及び現像処理によってパターニングすることで形成される。
【００３４】
次に、電界めっき法を用いて、レジストマスク２００の開口部２００Ａにおいて露出しているＵＢＭ膜３１上に第１の導電部材３２としての厚さ５μｍ程度のＣｕ膜を形成する（図２Ｈ）。電界めっきでは、めっき液に半導体基板１１の表面を浸漬した状態で、半導体基板１１の外周に設けられためっき電極（図示せず）を介してＵＢＭ膜３１を構成するシード層３１ｂに電流を流す。これにより、ＵＢＭ膜３１の露出部分にＣｕが析出し、ＵＢＭ膜３１上に第１の導電部材３２が形成される。ＵＢＭ膜３１を構成するシード層３１ｂは、第１の導電部材３２のＣｕに取り込まれる。従って、第１の導電部材３２と下層絶縁膜２０との間に密着層３１ａとして機能するＴｉ膜が介在する構造となる。
【００３５】
次に、アッシングプロセスまたは有機溶剤などを用いてレジストマスク２００を除去する（図２Ｉ）。次に、第２の導電部材３３の形成領域に開口部２０１Ａを備えたレジストマスク２０１を第１の導電部材３２の表面に形成する（図２Ｊ）。レジストマスク２０１は、スピンコート法を用いて感光性有機系絶縁部材からなるレジスト材をＵＢＭ膜３１上及び第１の導電部材３２上に塗布した後、このレジスト材を露光及び現像処理によってパターニングすることで形成される。レジストマスク２０１の開口部２０１Ａの端部は、第１の導電部材３２の外縁に沿うように第１の導電部材３２の外縁の内側に配置される。
【００３６】
次に、電界めっき法を用いて、レジストマスク２０１の開口部２０１Ａにおいて露出している第１の導電部材３２の表面に第２導電部材３３としての厚さ１μｍ程度のＡｕ膜を形成する（図２Ｋ）。第２の導電部材３３は、第１の導電部材３２の端部より内側に形成される。この時点において、第１の導電部材３２の幅Ｗ１は、第１の導電部材３２の厚さ方向の全域に亘り略均一である。第２の導電部材の幅Ｗ２は、第１の導電部材３２の幅Ｗ１より狭く形成される。第２の導電部材３３の表面積Ｓ１と、第１の導電部材３２の露出部分（第１の導電部材３２の側面及び第２の導電部材３３から露出する上面）の表面積Ｓ２との比Ｓ２／Ｓ１が、０．０８以上であることが好ましい。電界めっきでは、めっき液に半導体基板１１の表面を浸漬した状態で、半導体基板１１の外周に設けられためっき電極（図示せず）を介してＵＢＭ膜３１を構成するシード層３１ｂに電流を流す。これにより、第１の導電部材３２の露出部分にＡｕが析出し、第１の導電部材３２の表面に第２の導電部材３３が形成される。ＵＢＭ膜３１、第１の導電部材３２及び第２の導電部材３３により再配線３０が構成される。
【００３７】
次に、アッシングプロセスまたは有機溶剤などを用いてレジストマスク２０１を除去する（図２Ｌ）。
【００３８】
次に、ソフトエッチング液などを用いたウェットエッチング処理によりシード層３１ｂを除去する（図２Ｍ）。シード層３１ｂの除去に用いられるソフトエッチング液により、シード層３１ｂ及び第１の導電部材３２を構成するＣｕ膜の一部が溶解されるが、第２の導電部材３３を構成するＡｕ膜は溶解されない。エッチング時間は、膜厚の小さいシード層３１ｂを除去するのに必要な時間に設定される。本エッチング工程においては、イオン化傾向が大きい第１の導電部材３２（Ｃｕ膜）と、イオン化傾向が第１の導電部材３２よりも小さい第２の導電部材３３（Ａｕ膜）とが積層されていることに起因して、局部電池効果を生じる。この局部電池効果によって第１の導電部材３２のエッチングレートは、シード層３１ｂのエッチングレートよりも高くなる。その結果、再配線３０には、第１の導電部材３２と第２の導電部材３３との界面の周辺領域に、再配線３０の幅方向内側に向けて窪んだ窪み部３５が形成される。すなわち、第１の導電部材３２の上面側に、下面側よりも幅が狭くなった狭小部３２Ａが形成され、第２の導電部材３３の幅は、第１の導電部材３２の下面における幅よりも狭く、且つ第１の導電部材３２の上面における幅よりも広くなる。
【００３９】
次に、第１の導電部材３２をマスクとして、密着層３１ａを除去する（図２Ｎ）。次に、例えば、スピンコート法を用いて、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材を、１８μｍ程度の膜厚で塗布することで、再配線３０及び下層絶縁膜２０を覆う上層絶縁膜４０を形成する。上層絶縁膜４０は、再配線３０に形成された窪み部３５に侵入する（図２Ｏ、図２Ｐ）。
【００４０】
次に、上層絶縁膜４０に露光及び現像処理を施すことにより、再配線３０のパッド部３０Ｂの表面を露出させる開口部４０Ａを上層絶縁膜４０に形成する（図２Ｑ）。
【００４１】
その後、熱処理によって上層絶縁膜４０を硬化させる。熱硬化により上層絶縁膜４０は収縮し、膜厚が１５ｕｍ程度となり、また、略垂直形状であった開口部４０Ａの側面は、順テーパ形状となる（図２Ｒ）。
【００４２】
次に、上層絶縁膜４０の開口部４０Ａにおいて露出した再配線３０のパッド部３０Ｂの表面に外部接続端子５０を形成する（図２Ｓ）。外部接続端子５０は、再配線３０のパッド部３０Ｂに、例えばＳｎＡｇボールを搭載した後にリフロー処理を行うことで形成される。また、スクリーン印刷により再配線３０のパッド部３０Ｂに例えばＳｎＡｇペーストを形成した後にリフロー処理を行うことで外部接続端子５０を形成することも可能である。なお、外部接続端子５０の形成前に上層絶縁膜４０の表面に保護テープを貼り付け、半導体基板１１の裏面から半導体基板１１を研削して半導体基板１１の薄膜化を行ってもよい。
【００４３】
上記工程の後、半導体基板１１を複数の半導体デバイスに分割することで、ＷＬ−ＣＳＰ型の半導体装置１０が完成する。
【００４４】
ここで、図４Ａ〜図４Ｆは、比較例に係る製造工程の一例を示す断面図である。図４Ａ〜図４Ｋには、それぞれ、図１Ａにおける１Ｃ−１Ｃ線に沿った断面に相当する断面が示されている。
【００４５】
比較例に係る製造工程では、再配線３０を構成する第１の導電部材３２（Ｃｕ膜）及び第２の導電部材３３（Ａｕ膜）が、同一のレジストマスク３００を用いた電界めっき法によって形成され、第１の導電部材３２と第２の導電部材３３とが同じ幅で形成される（図４Ａ）。
【００４６】
第１の導電部材３２及び第２の導電部材３３を形成した後、アッシングプロセスや有機溶剤などを用いてレジストマスク３００を除去する（図４Ｂ）。
【００４７】
次に、ソフトエッチング液などを用いたウェットエッチング処理によりシード層３１ｂを除去する。シード層３１ｂのエッチング工程においては、イオン化傾向が大きい第１の導電部材３２（Ｃｕ膜）と、イオン化傾向が第１の導電部材３２よりも小さい第２の導電部材３３（Ａｕ膜）が積層されていることに起因して、局部電池効果を生じる。比較例に係る製造方法によれば、この局部電池効果によって、第１の導電部材３２の側面が過剰にエッチングされる（図４Ｃ）。
【００４８】
図５Ａは、比較例に係るシード層３１ｂのエッチング工程において、局部電池効果により第１の導電部材３２の内部を流れる電子の流れを示した図である。局部電池効果により、第１の導電部材３２を構成するＣｕがイオン化してエッチング液中に放出される。これにより、第１の導電部材３２の側面が、厚さ方向の全域に亘りエッチングされる。図５Ｂに示すように、第２の導電部材３３と第１の導電部材３２とによって囲まれた領域Ａにおいて、エッチング液は濃密な電解質溶液環境を形成し、第１の導電部材３２からのイオンの放出が加速され、第１の導電部材３２の側面のエッチングが促進される。その結果、第１の導電部材３２の側面が過剰にエッチングされる。なお、局部電池効果は例えば、Ａｕ膜とＣｕ膜間にＮｉ膜などを挟んだＡｕ/Ｎｉ/Ｃｕ積層膜においても発生する。
【００４９】
シード層３１ｂを除去した後、第１の導電部材３２をマスクとして、密着層３１ａを除去する（図４Ｄ）。第１の導電部材３２の過剰エッチングに伴い、第１の導電部材３２の下方に残る密着層３１ａの幅は細くなる。これにより、下層絶縁膜２０と再配線３０との密着力が不足し、図４Ｅ示すように、再配線３０が下層絶縁膜２０から剥離するおそれがある。
【００５０】
また、再配線３０の配線幅が細い場合には、シード層３１ｂのエッチング工程において、第１の導電部材３２が完全に消失し、図４Ｆに示すように、第２の導電部材３３が剥離するおそれがある。この場合、剥離した第２の導電部材３３が、製造装置内に残留し、他の製品に付着するおそれもある。
【００５１】
また、比較例に係る製造工程を経て製造される半導体装置によれば、図４Ｄに示すように、過剰にエッチングされた第１の導電部材３２を、第２の導電部材３３がひさし状に覆うため、上面からの観察により、第１の導電部材３２の状態を確認することが困難となる。すなわち、再配線の出来映え確認の実施が困難となる。
【００５２】
一方、図３Ａは、本発明の実施形態に係るシード層３１ｂのエッチング工程において、局部電池効果により第１の導電部材３２の内部を流れる電子の流れを示した図である。局部電池効果により、第１の導電部材３２を構成するＣｕがイオン化してエッチング液中に放出される。しかしながら、本発明の実施形態に係る製造方法によれば、第２の導電部材３３は、第１の導電部材３２よりも狭い幅で形成される。すなわち、第２の導電部材３３の表面積に対する第１の導電部材３２の露出部分の表面積の比率が、上記した比較例に係る製造方法を適用した場合と比較して高くなる。これにより、局部電池効果により第１の導電部材３２の内部に流れる電流の密度が、比較例に係る製造方法を適用した場合と比較して低くなり、その結果、第１の導電部材３２からのイオンの放出が抑制され、単位面積当たりの第１の導電部材３２（Ｃｕ）の溶出速度が低下する。
【００５３】
また、図３Ｂに示すように、第１の導電部材３２と第２の導電部材３３とによって囲まれる領域Ａの形成が、比較例に係る製造方法を適用した場合と比較して緩やかとなり、第１の導電部材３２からのイオンの放出の加速が生じにくくなる。その結果、シード層３１ｂのエッチング工程において、第１の導電部材３２の過剰なエッチングが抑制されるので、再配線３０が下層絶縁膜２０から剥離するという不具合、及び第１の導電部材３２が消失して第２の導電部材３３が剥離するという不具合の発生を抑制することができる。
【００５４】
また、本発明の実施形態に係る半導体装置１０によれば、図１Ｃに示すように、第１の導電部材３２の下面における幅Ｗ１ｂよりも、第２の導電部材３３の幅Ｗ２の方が狭いため、上面からの観察により、第１の導電部材３２の状態を確認することが可能である。すなわち、再配線の出来映え確認が実施可能である。これは、レジスト開口の寸法と第１の導電部材３２の下面における幅Ｗ１ｂとの差から、第１の導電部材３２の上面における幅Ｗ１ａが算出可能であり、再配線３０の上面からの出来栄え確認により、第１の導電部材３２と第２の導電部材３３との接合幅を把握することができるからである。
【００５５】
ここで、Ａｕ膜で構成される第２の導電部材３３と、有機絶縁膜で構成される上層絶縁膜４０とは密着力が比較的小さく、上層絶縁膜４０が再配線３０から剥離して、上層絶縁膜４０と再配線３０との間に空隙が形成されるおそれがある。そして、この空隙内に水分が侵入した場合には、再配線３０が腐食し、半導体装置１０の長期間の使用で再配線３０が断線するおそれがある。このように、第２の導電部材３３と上層絶縁膜４０との密着力は、半導体装置１０の長期信頼性に影響を及ぼす。本発明の実施形態に係る半導体装置１０によれば、図１Ｃに示すように、上層絶縁膜４０が再配線３０に形成された窪み部３５に侵入するため、アンカー効果を生じ、上層絶縁膜４０の再配線３０からの剥離が生じにくくなる。すなわち、半導体装置１０の長期信頼性を高めることができる。
【００５６】
また、本発明の実施形態に係る半導体装置１０によれば、再配線３０が、Ｃｕ膜で構成される第１の導電部材３２と、Ａｕ膜で構成される第２の導電部材３３とを含む積層膜で構成されるので、再配線３０の低抵抗化を実現できるだけでなく、半導体装置１０の製造工程内における第１の導電部材３２の酸化を抑制できる。また、再配線３０の最表面をＡｕ膜で構成することで、再配線３０へのワイヤボンディングが可能となる。これにより、用途に応じて同一チップをＷＬ−ＣＳＰ及び通常のパッケージの２種類に作り分けることが可能となる。なお、本実施形態においては、第２の導電部材３３をＡｕ膜で構成する場合を例示したが、第２の導電部材３３をＮｉ膜及びＡｕ膜を含む積層膜で構成することも可能である。この場合、Ａｕ膜が再配線３０の最表面に配置され、Ｎｉ膜がＡｕ膜と第１の導電部材３２（Ｃｕ膜）との間に配置される。
【符号の説明】
【００５７】
１０  半導体装置
１１  半導体基板
２０  下層絶縁膜
３０  再配線
３０Ａ  窪み部
３１  ＵＢＭ膜
３１ａ  密着層
３１ｂ  シード層
３２  第１の導電膜
３３  第２の導電膜
４０  上層絶縁膜
５０  外部接続端子
【図１Ａ】
2019083250.tif 000003
【図１Ｂ】
2019083250.tif 000004
【図１Ｃ】
2019083250.tif 000005
【図２Ａ】
2019083250.tif 000006
【図２Ｂ】
2019083250.tif 000007
【図２Ｃ】
2019083250.tif 000008
【図２Ｄ】
2019083250.tif 000009
【図２Ｅ】
2019083250.tif 000010
【図２Ｆ】
2019083250.tif 000011
【図２Ｇ】
2019083250.tif 000012
【図２Ｈ】
2019083250.tif 000013
【図２Ｉ】
2019083250.tif 000014
【図２Ｊ】
2019083250.tif 000015
【図２Ｋ】
2019083250.tif 000016
【図２Ｌ】
2019083250.tif 000017
【図２Ｍ】
2019083250.tif 000018
【図２Ｎ】
2019083250.tif 000019
【図２Ｏ】
2019083250.tif 000020
【図２Ｐ】
2019083250.tif 000021
【図２Ｑ】
2019083250.tif 000022
【図２Ｒ】
2019083250.tif 000023
【図２Ｓ】
2019083250.tif 000024
【図３Ａ】
2019083250.tif 000025
【図３Ｂ】
2019083250.tif 000026
【図４Ａ】
2019083250.tif 000027
【図４Ｂ】
2019083250.tif 000028
【図４Ｃ】
2019083250.tif 000029
【図４Ｄ】
2019083250.tif 000030
【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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