(57)【要約】【目的】装置規模及び消費電流を抑えることが可能な表示ドライバ及び半導体装置を提供することを目的とする。【構成】本発明は、輝度レベルをＪビットで表す第１〜第Ｊのシフトビット信号を生成する第１〜第Ｊのレベルシフタと、第１〜第Ｊのシフトビット信号に応じて、電圧値が異なる２J個の参照電圧のうちから１つを選択して階調電圧として出力するデコーダ部と、を有する。デコーダ部は、夫々が、第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号を第１〜第Ｊのレベルシフタから受ける第１〜第Ｊのデコーダが縦続に接続された構成を有する。第１〜第Ｊのレベルシフタは、後段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流が、前段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流よりも小さくなるように構成されている。【選択図】図３
2019203980.tif 000002
【特許請求の範囲】
【請求項１】
輝度レベルをＪビット（Ｊは正の整数）で表す表示データを、前記輝度レベルに対応した電圧値を有する階調電圧に変換して表示デバイスに印加する表示ドライバであって、
前記Ｊビットの前記表示データのビット信号各々の信号レベルを個別にレベルシフトした第１〜第Ｊのシフトビット信号を出力する第１〜第Ｊのレベルシフタを含むレベルシフト部と、
電圧値が異なる２J個の参照電圧を生成する参照電圧生成部と、
夫々が前記第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給を、前記第１〜第Ｊのレベルシフタのうちの対応する１つのレベルシフタから受ける、互いに縦続に接続されている第１〜第Ｊのデコーダを含み、前記第１〜第Ｊのシフトビット信号に応じて前記２J個の参照電圧のうちから１つの参照電圧を選択してこれを前記階調電圧として出力するデコーダ部と、を有し、
前記第１のデコーダは、自身が受けた前記シフトビット信号に応じて前記２J個の参照電圧のうちの一部である参照電圧群を選択し、これを選択電圧群として出力し、
前記第２〜第（Ｊ−１）のデコーダの各々は、自身が受けた前記シフトビット信号に応じて、前段の前記デコーダから出力された選択電圧群のうちの一部を選択電圧群として選択して出力し、
前記第Ｊのデコーダは、自身が受けた前記シフトビット信号に応じて前段の前記デコーダから出力された選択電圧群のうちから１つの選択電圧を選択しこれを前記階調電圧として出力し、
前記第１〜第Ｊのレベルシフタは、
前記第１〜第Ｊのデコーダのうちで後段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流が、前記第１〜第Ｊのデコーダのうちで前段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流よりも小さくなるように構成されていることを特徴とする表示ドライバ。
【請求項２】
前記第１〜第Ｊのレベルシフタの各々は、前記出力電流を担うバイアス電流を生成するトランジスタを含むバイス電流生成部を有し、
前記第１〜第Ｊのレベルシフタ毎に、前記バイアス電流生成部に含まれる前記トランジスタを並列に接続する個数により、前記出力電流の電流量を設定することを特徴とする請求項１に記載の表示ドライバ。
【請求項３】
前記第１〜第Ｊのレベルシフタの各々は、前記出力電流を担うバイアス電流を生成するトランジスタを含むバイス電流生成部を有し、
前記第１〜第Ｊのレベルシフタ毎に、前記バイアス電流生成部に含まれる前記トランジスタのサイズにより、前記出力電流の電流量を設定することを特徴とする請求項１に記載の表示ドライバ。
【請求項４】
前記レベルシフト部は、前記第１〜第Ｊのレベルシフタ各々の前記バイス電流生成部に含まれる前記トランジスタのゲートにバイアス電圧を供給するバイアス設定部を含むことを特徴とする請求項２又は３に記載の表示ドライバ。
【請求項５】
前記バイアス設定部は、前記第１〜第Ｊのレベルシフタに個別に接続されている第１〜第Ｊのラインを介して、前記第１〜第Ｊのレベルシフタ各々の前記バイス電流生成部に含まれる前記トランジスタのゲートにバイアス電圧を供給する第１〜第Ｊのバイアス設定回路を含み、
前記第１〜第Ｊのバイアス設定回路は、前記第１〜第Ｊのラインに流す電流量を個別に設定することにより、前記第１〜第Ｊのレベルシフタ各々の前記出力電流の電流量を調整することを特徴とする請求項４に記載の表示ドライバ。
【請求項６】
輝度レベルをＪビット（Ｊは正の整数）で表す表示データを、前記輝度レベルに対応した電圧値を有する階調電圧に変換して表示デバイスに印加する表示ドライバを含む半導体装置であって、
前記Ｊビットの前記表示データのビット信号各々の信号レベルを個別にレベルシフトした第１〜第Ｊのシフトビット信号を出力する第１〜第Ｊのレベルシフタを含むレベルシフト部と、
電圧値が異なる２J個の参照電圧を生成する参照電圧生成部と、
夫々が前記第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給を、前記第１〜第Ｊのレベルシフタのうちの対応する１つのレベルシフタから受ける、互いに縦続に接続されている第１〜第Ｊのデコーダを含み、前記第１〜第Ｊのシフトビット信号に応じて前記２J個の参照電圧のうちから１つの参照電圧を選択してこれを前記階調電圧として出力するデコーダ部と、を有し、
前記第１のデコーダは、自身が受けた前記シフトビット信号に応じて前記２J個の参照電圧のうちの一部である参照電圧群を選択し、これを選択電圧群として出力し、
前記第２〜第（Ｊ−１）のデコーダの各々は、自身が受けた前記シフトビット信号に応じて、前段の前記デコーダから出力された選択電圧群のうちの一部を選択電圧群として選択して出力し、
前記第Ｊのデコーダは、自身が受けた前記シフトビット信号に応じて前段の前記デコーダから出力された選択電圧群のうちから１つの選択電圧を選択しこれを前記階調電圧として出力し、
前記第１〜第Ｊのレベルシフタは、
前記第１〜第Ｊのデコーダのうちで後段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流が、前記第１〜第Ｊのデコーダのうちで前段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流よりも小さくなるように構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示デバイスを駆動する表示ドライバ及び当該表示ドライバを含む半導体装置に関する。
【背景技術】
【０００２】
表示デバイスとしての例えば液晶表示パネルを駆動する表示ドライバは、入力されたディジタル映像信号に対応したアナログの階調電圧群を生成し、液晶表示パネルの複数のデータ線に印加する。また、表示ドライバとして、互いに異なる電位の複数の参照電圧のうちから、ディジタル映像信号に対応した参照電圧を選択し、この選択した参照電圧を上記した階調電圧として得るデコーダ回路を有するデータドライバが提案されている（例えば特許文献１参照）。
【０００３】
特許文献１に記載のデコーダ回路には、５ビットのディジタル映像信号に基づき、３２個の参照電圧のうちから１つを選択するセレクタとして、６２個のＮｃｈトランジスタスイッチを有するものが設けられている。
【０００４】
ところで、一般的に、参照電圧（階調電圧）の電圧値は、ディジタル映像信号の電圧値よりも高い。よって、ディジタル映像信号に応じて上記したＮｃｈトランジスタスイッチを確実にオン又はオフ状態に切り替える為には、当該ディジタル映像信号の電圧値を、複数の参照電圧（階調電圧）のうちで最も高い電圧値にまでレベルシフトする必要がある。
【０００５】
そこで、特許文献１に記載のデコーダ回路には、ディジタル映像信号に対してこのようなレベルシフトを行うレベルシフタが設けられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２１８０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に記載のデコーダ回路では、ディジタル映像信号中の１ビットの信号で、セレクタに含まれている複数のＮｃｈトランジスタスイッチを同時にオン・オフ制御する。
【０００８】
よって、レベルシフタとしては、ディジタル映像信号中の各ビット信号を上記したようにレベルシフトすると共に、複数のＮｃｈトランジスタスイッチを確実にオン状態又はオフ状態に設定できる程度の電流量の出力電流を送出可能なものが要求される。
【０００９】
しかしながら、当該レベルシフタが駆動対象とするビット信号毎のトランジスタスイッチの数は、参照電圧（階調電圧）の数が多くなるほど多くなり、それに伴って要求される出力電流の電流量も大きくなる。
【００１０】
したがって、大きな出力電流が要求されることから、レベルシフタの装置規模及び消費電流が共に大きくなるという問題があった。
【００１１】
そこで、本発明は、装置規模及び消費電流を抑えることが可能な表示ドライバ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る表示ドライバは、輝度レベルをＪビット（Ｊは正の整数）で表す表示データを、前記輝度レベルに対応した電圧値を有する階調電圧に変換して表示デバイスに印加する表示ドライバであって、前記Ｊビットの前記表示データのビット信号各々の信号レベルを個別にレベルシフトした第１〜第Ｊのシフトビット信号を出力する第１〜第Ｊのレベルシフタを含むレベルシフト部と、電圧値が異なる２J個の参照電圧を生成する参照電圧生成部と、夫々が前記第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給を、前記第１〜第Ｊのレベルシフタのうちの対応する１つのレベルシフタから受ける、互いに縦続に接続されている第１〜第Ｊのデコーダを含み、前記第１〜第Ｊのシフトビット信号に応じて前記２J個の参照電圧のうちから１つの参照電圧を選択してこれを前記階調電圧として出力するデコーダ部と、を有し、前記第１のデコーダは、自身が受けた前記シフトビット信号に応じて前記２J個の参照電圧のうちの一部である参照電圧群を選択し、これを選択電圧群として出力し、前記第２〜第（Ｊ−１）のデコーダの各々は、自身が受けた前記シフトビット信号に応じて、前段の前記デコーダから出力された選択電圧群のうちの一部を選択電圧群として選択して出力し、前記第Ｊのデコーダは、自身が受けた前記シフトビット信号に応じて前段の前記デコーダから出力された選択電圧群のうちから１つの選択電圧を選択しこれを前記階調電圧として出力し、前記第１〜第Ｊのレベルシフタは、前記第１〜第Ｊのデコーダのうちで後段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流が、前記第１〜第Ｊのデコーダのうちで前段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流よりも小さくなるように構成されている。
【００１３】
また、本発明に係る半導体装置は、輝度レベルをＪビット（Ｊは正の整数）で表す表示データを、前記輝度レベルに対応した電圧値を有する階調電圧に変換して表示デバイスに印加する表示ドライバを含む半導体装置であって、前記Ｊビットの前記表示データのビット信号各々の信号レベルを個別にレベルシフトした第１〜第Ｊのシフトビット信号を出力する第１〜第Ｊのレベルシフタを含むレベルシフト部と、電圧値が異なる２J個の参照電圧を生成する参照電圧生成部と、夫々が前記第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給を、前記第１〜第Ｊのレベルシフタのうちの対応する１つのレベルシフタから受ける、互いに縦続に接続されている第１〜第Ｊのデコーダを含み、前記第１〜第Ｊのシフトビット信号に応じて前記２J個の参照電圧のうちから１つの参照電圧を選択してこれを前記階調電圧として出力するデコーダ部と、を有し、前記第１のデコーダは、自身が受けた前記シフトビット信号に応じて前記２J個の参照電圧のうちの一部である参照電圧群を選択し、これを選択電圧群として出力し、前記第２〜第（Ｊ−１）のデコーダの各々は、自身が受けた前記シフトビット信号に応じて、前段の前記デコーダから出力された選択電圧群のうちの一部を選択電圧群として選択して出力し、前記第Ｊのデコーダは、自身が受けた前記シフトビット信号に応じて前段の前記デコーダから出力された選択電圧群のうちから１つの選択電圧を選択しこれを前記階調電圧として出力し、前記第１〜第Ｊのレベルシフタは、前記第１〜第Ｊのデコーダのうちで後段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流が、前記第１〜第Ｊのデコーダのうちで前段に配置されているデコーダに前記シフトビット信号を供給する前記レベルシフタの出力電流よりも小さくなるように構成されている。
【発明の効果】
【００１４】
本発明では、輝度レベルをＪビットで表すビット信号各々の信号レベルをレベルシフトした第１〜第Ｊのシフトビット信号に応じて、２J個の参照電圧のうちから１つを選択し、これを階調電圧として表示デバイスに印加するデコーダ部と、第１〜第Ｊのシフトビット信号を生成するレベルシフト部として、以下の構成を採用する。
【００１５】
すなわち、デコーダ部は、夫々が第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給をレベルシフト部から受ける、互いに縦続に接続されている第１〜第Ｊのデコーダにより、第１〜第Ｊのシフトビット信号に応じて、２J個の参照電圧のうちから１つを選択しこれを階調電圧として表示デバイスに印加する。
【００１６】
レベルシフト部は、第１〜第Ｊのシフトビット信号を生成する第１〜第Ｊのレベルシフタを含む。この際、第１〜第Ｊのレベルシフタは、第１〜第Ｊのデコーダのうちで後段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流が、前段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流よりも小さくなるように構成されている。
【００１７】
これにより、第１〜第Ｊのシフトビット信号各々の遅延量を規定範囲内に抑えつつ、レベルシフト部の回路規模及び消費電流を低減させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。
【図２】データドライバ１３の内部構成を示すブロック図である。
【図３】レベルシフト部１３２及びデコーダ部１３３の内部構成を示すブロック図である。
【図４】デコーダ３０の内部構成を示す回路図である。
【図５】バイアス設定部４０の内部構成を示す回路図である。
【図６】レベルシフタ４１の内部構成を示す回路図である。
【図７】レベルシフタ４１に含まれるバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成を示す回路図である。
【図８】レベルシフタ４５に含まれるバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成を示す回路図である。
【図９】レベルシフタ４８に含まれるバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成を示す回路図である。
【図１０】レベルシフト部１３２ａ及びデコーダ部１３３の内部構成の一例を示すブロック図である。
【図１１】バイアス設定部４０ａの内部構成を示すブロック図である。
【図１２】バイアス設定回路４０１〜４０８各々の内部構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００２０】
図１は、本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。図１に示すように、表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。
【００２１】
表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ１〜Ｄｎとが形成されている。更に、水平走査ライン及びデータラインの各交叉部には画素を担う表示セルが形成されている。
【００２２】
駆動制御部１１は、入力映像信号ＶＳに基づき、表示セル毎にその表示セルで表示させる輝度レベルを表す表示データＰＤの列を含む映像データ信号ＶＤを、データドライバ１３に供給する。尚、各表示データＰＤは、輝度レベルを例えば８ビットで表す第１〜第８のビット信号を含む。
【００２３】
また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。
【００２４】
走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ１〜Ｓｍの各々に順次、択一的に印加する。
【００２５】
図２は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。データドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。
【００２６】
図２に示すように、データドライバ１３は、データラッチ部１３１、レベルシフト部１３２、デコーダ部１３３、参照電圧生成部１３４及び出力アンプ部１３５を含む。
【００２７】
データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる表示データＰＤの各々を順次取り込む。ここで、データラッチ部１３１は、１水平走査ライン分（ｎ個）の表示データＰＤの取り込みが為される度に、取り込んだｎ個の表示データＰＤを、表示データＱ１〜Ｑｎとしてレベルシフト部１３２に供給する。
【００２８】
レベルシフト部１３２は、表示データＱ１〜Ｑｎの各々毎に、その表示データＱに含まれる８ビットのビット信号各々の信号レベルを、表示デバイス２０を駆動する為に用いる高電圧ＶＨの電圧値にレベルシフトする。
【００２９】
例えば、レベルシフト部１３２は、表示データＱ１に含まれる第１〜第８のビット信号各々の信号レベル、つまり論理回路用の電源電圧の電圧値に対応した信号レベルを、高電圧ＶＨの電圧値にレベルシフトし、レベルシフトされた表示データＰ１を得る。レベルシフト部１３２は、表示データＱ２〜Ｑｎの各々に対しても表示データＱ１と同様なレベルシフト処理を施すことにより表示データＰ２〜Ｐｎを得る。そして、レベルシフト部１３２は、表示データＰ１〜Ｐｎをデコーダ部１３３に供給する。
【００３０】
参照電圧生成部１３４は、高電圧ＶＨを分圧することにより、互いに異なる電圧値を有する２５６階調分の参照電圧Ｙ１〜Ｙ２５６を生成し、これら参照電圧Ｙ１〜Ｙ２５６をデコーダ部１３３に供給する。
【００３１】
デコーダ部１３３は、表示データＰ１〜Ｐｎの各々毎に、参照電圧Ｙ１〜Ｙ２５６のうちから、その表示データＰに含まれる８ビットのビット信号で表される輝度に対応した参照電圧を選択する。そして、デコーダ１３３は、表示データＰ１〜Ｐｎの各々毎に選択して得たｎ個の参照電圧を、階調電圧Ｖ１〜Ｖｎとして出力アンプ部１３５に供給する。
【００３２】
出力アンプ部１３５は、階調電圧Ｖ１〜Ｖｎを夫々個別に利得１で増幅して得られたｎ個の電圧を表示駆動電圧Ｇ１〜Ｇｎとして、表示デバイス２０のデータラインＤ１〜Ｄｎに印加する。
【００３３】
以下に、上記したレベルシフト部１３２及びデコーダ部１３３の詳細な構成及び動作について説明する。
【００３４】
尚、レベルシフト部１３２及びデコーダ部１３３は、表示データＱ（ｒ）（ｒは１〜ｎの整数）に基づき階調電圧Ｖ（ｒ）を生成するｎ系統のチャネルから構成される。この際、各チャネルは同一の構成を有するので、以下に、レベルシフト部１３２及びデコーダ部１３３におけるｎ系統のチャネルのうちから１チャネル分を抜粋して、その構成及び動作を説明する。
【００３５】
図３は、表示データＱ１及び階調電圧Ｖ１に対応した１チャネル分のレベルシフト部１３２及びデコーダ部１３３の内部構成を示すブロック図である。
【００３６】
図３に示すように、レベルシフト部１３２は、バイアス設定部４０、及びレベルシフタ（ＬＳ）４１〜４８を有する。
【００３７】
バイアス設定部４０は、レベルシフタ４１〜４８の各々の内部に流すバイアス電流を設定する為のｐチャネル側のバイアス電圧Ｂｐ及びｎチャネル側のバイアス電圧Ｂｎを生成し、夫々をラインＬｐ及びＬｎを介してレベルシフタ４１〜４８の各々に供給する。
【００３８】
レベルシフタ４１〜４８は、表示データＱ１に含まれる、夫々論理回路用の電圧値を有する８ビットのビット信号ｄ８〜ｄ１の信号レベルを、個別に高電圧ＨＶの電圧値にレベルシフトしたシフトビット信号ｅ８〜ｅ１を生成する。尚、ビット信号ｄ８〜ｄ１のうちのビット信号ｄ８が、２５６階調の輝度を表現する為の最上位ビットに対応しており、ビット信号ｄ１が最下位ビットに対応しているものとする。
【００３９】
更に、レベルシフタ４１〜４８は、これらシフトビット信号ｅ８〜ｅ１各々の位相を反転した反転シフトビット信号ｉ８〜ｉ１を生成する。
【００４０】
すなわち、レベルシフタ４１は、ビット信号ｄ８を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ８、及び当該シフトビット信号ｅ８の位相を反転させた反転シフトビット信号ｉ８を生成する。レベルシフタ４２は、ビット信号ｄ７を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ７、及び当該シフトビット信号ｅ７の位相を反転させた反転シフトビット信号ｉ７を生成する。レベルシフタ４３は、ビット信号ｄ６を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ６、及び当該シフトビット信号ｅ６の位相を反転させた反転シフトビット信号ｉ６を生成する。レベルシフタ４４は、ビット信号ｄ５を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ５、及び当該シフトビット信号ｅ５の位相を反転させた反転シフトビット信号ｉ６を生成する。
【００４１】
レベルシフタ４５は、ビット信号ｄ４を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ４、及び当該シフトビット信号ｅ４の位相を反転させた反転シフトビット信号ｉ４を生成する。レベルシフタ４６は、ビット信号ｄ３を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ３、及び当該シフトビット信号ｅ３の位相を反転させた反転シフトビット信号ｉ３を生成する。レベルシフタ４７は、ビット信号ｄ２を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ２、及び当該シフトビット信号ｅ２の位相を反転させた反転シフトビット信号ｉ２を生成する。レベルシフタ４８は、ビット信号ｄ１を受け、その信号レベルをレベルシフトしたシフトビット信号ｅ１、及び当該シフトビット信号ｅ１の位相を反転させた反転シフトビット信号ｉ１を生成する。
【００４２】
レベルシフタ４１〜４８は、シフトビット信号ｅ８〜ｅ１及び反転シフトビット信号ｉ８〜ｉ１を含む表示データＰ１をデコーダ部１３３に供給する。
【００４３】
デコーダ部１３３は、デコーダ（ＤＥＣ）３０〜３９を含む。
【００４４】
デコーダ３０は、２５６階調分の参照電圧Ｙ２５６〜Ｙ１を４つに区分けした、参照電圧Ｙ１〜Ｙ６４、参照電圧Ｙ６５〜Ｙ１２８、参照電圧Ｙ１２９〜Ｙ１９２、参照電圧Ｙ１９３〜Ｙ２５６のうちの参照電圧Ｙ１〜Ｙ６４及びＹ１２９〜Ｙ１９２を受ける。デコーダ３０は、レベルシフタ４１が生成したシフトビット信号ｅ８及び反転シフトビット信号ｉ８に基づき、参照電圧Ｙ１〜Ｙ６４と、参照電圧Ｙ１２９〜Ｙ１９２とのうちの一方の電圧群を選択し、選択した電圧群を選択電圧Ｕ１〜Ｕ６４として出力する。
【００４５】
デコーダ３１は、上記した参照電圧Ｙ１〜Ｙ６４、Ｙ６５〜Ｙ１２８、Ｙ１２９〜Ｙ１９２、Ｙ１９３〜Ｙ２５６のうちのＹ６５〜Ｙ１２８及びＹ１９３〜Ｙ２５６を受ける。デコーダ３１は、上記シフトビット信号ｅ８及び反転シフトビット信号ｉ８に基づき、参照電圧Ｙ６５〜Ｙ１２８と、参照電圧Ｙ１９３〜Ｙ２５６とのうちの一方の電圧群を選択し、選択した電圧群を選択電圧Ｗ１〜Ｗ６４として出力する。
【００４６】
デコーダ３２は、上記した選択電圧Ｕ１〜Ｕ６４のうち下位の選択電圧Ｕ１〜Ｕ３２と、上記した選択電圧Ｗ１〜Ｗ６４のうち上位の選択電圧Ｗ３３〜Ｗ６４と、を受ける。デコーダ３２は、レベルシフタ４２が生成したシフトビット信号ｅ７及び反転シフトビット信号ｉ７に基づき、選択電圧Ｕ１〜Ｕ３２と、選択電圧Ｗ３３〜Ｗ６４とのうちの一方の電圧群を選択し、選択した電圧群を選択電圧Ｔ１〜Ｔ３２として出力する。
【００４７】
デコーダ３３は、上記した選択電圧Ｕ１〜Ｕ６４のうち上位の選択電圧Ｕ３３〜Ｕ６４と、上記した選択電圧Ｗ１〜Ｗ６４のうち下位の選択電圧Ｗ１〜Ｗ３２と、を受ける。デコーダ３３は、シフトビット信号ｅ７及び反転シフトビット信号ｉ７に基づき、選択電圧Ｕ３３〜Ｕ６４と、選択電圧Ｗ１〜Ｗ３２とのうちの一方の電圧群を選択し、選択した電圧群を選択電圧Ｒ１〜Ｒ３２として出力する。
【００４８】
デコーダ３４は、上記した選択電圧Ｔ１〜Ｔ３２と、選択電圧Ｒ１〜Ｒ３２とを受ける。デコーダ３４は、レベルシフタ４３が生成したシフトビット信号ｅ６及び反転シフトビット信号ｉ６に基づき、選択電圧Ｔ１〜Ｔ３２と、選択電圧Ｒ１〜Ｒ３２とのうちの一方の電圧群を選択し、選択した電圧群を選択電圧Ｍ１〜Ｍ３２としてデコーダ３５に供給する。
【００４９】
デコーダ３５は、レベルシフタ４４が生成したシフトビット信号ｅ５及び反転シフトビット信号ｉ５に基づき、上記した選択電圧Ｍ１〜Ｍ３２のうちの下位の選択電圧Ｍ１〜Ｍ１６と、上位の選択電圧Ｍ１７〜Ｍ３２とのうちの一方の電圧群を選択する。そして、デコーダ３５は、この選択した電圧群を選択電圧Ｋ１〜Ｋ１６としてデコーダ３６に供給する。
【００５０】
デコーダ３６は、レベルシフタ４５が生成したシフトビット信号ｅ４及び反転シフトビット信号ｉ４に基づき、上記した選択電圧Ｋ１〜Ｋ１６のうちの下位の選択電圧Ｋ１〜Ｋ８と、上位の選択電圧Ｋ９〜Ｋ１６とのうちの一方の電圧群を選択する。そして、デコーダ３６は、この選択した電圧群を選択電圧Ｅ１〜Ｅ８としてデコーダ３７に供給する。
【００５１】
デコーダ３７は、レベルシフタ４６が生成したシフトビット信号ｅ３及び反転シフトビット信号ｉ３に基づき、上記した選択電圧Ｅ１〜Ｅ８のうちの下位の選択電圧Ｅ１〜Ｅ４と、上位の選択電圧Ｅ５〜Ｅ８とのうちの一方の電圧群を選択する。そして、デコーダ３７は、選択した電圧群を選択電圧Ｆ１〜Ｆ４としてデコーダ３８に供給する。
【００５２】
デコーダ３８は、レベルシフタ４７が生成したシフトビット信号ｅ２及び反転シフトビット信号ｉ２に基づき、上記した選択電圧Ｆ１〜Ｆ４のうちの下位の選択電圧Ｆ１及びＦ２と、上位の選択電圧Ｆ３及びＦ４とのうちの一方の電圧群を選択する。そして、デコーダ３８は、選択した電圧群を選択電圧Ｃ１及びＣ２としてデコーダ３９に供給する。
【００５３】
デコーダ３９は、レベルシフタ４８が生成したシフトビット信号ｅ１及び反転シフトビット信号ｉ１に基づき、上記した選択電圧Ｃ１及びＣ２のうちの一方を選択し、これを階調電圧Ｖ１として出力する。
【００５４】
このように、デコーダ部１３３は、夫々がシフトビット信号ｅ１〜ｅ８（又は反転シフトビット信号ｉ１〜ｉ８）のうちの対応する１つのシフトビット信号を受ける８系統のデコーダ、つまりデコーダ（３０、３１）、デコーダ（３２、３３）、デコーダ３４〜３９が、縦続に接続された構成を有する。尚、各デコーダは、夫々に対応した１つのシフトビット信号を受けると共に、１２８個、６４個、３２個、１６個、８個、４個又は２個の電圧からなる電圧群の入力を受け、自身が受けた１つのシフトビット信号に応じて、入力された電圧群のうちの半数の電圧を選択して出力する。
【００５５】
次に、上記したデコーダ３０〜３９、バイアス設定部４０、レベルシフタ４１〜４８各々の回路構成について説明する。
【００５６】
尚、デコーダ３０〜３９の各々は、夫々が受けた複数の電圧のうちから、その半数の電圧を選択して出力するセレクタであり、各デコーダが受ける電圧の数が異なる点を除き、基本的な回路構成は同一である。
【００５７】
そこで、デコード３０〜３９のうちからデコーダ３０を抜粋して、その内部の回路構成について説明する。
【００５８】
図４は、デコード３０の内部構成の一例を示す回路図である。
【００５９】
図４に示すように、デコーダ３０は、ｎチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＱＡ１〜ＱＡ６４及びＱＢ１〜ＱＢ６４を含む。
【００６０】
トランジスタＱＡ１〜ＱＡ６４は、夫々のソースで参照電圧Ｙ１〜Ｙ６４を個別に受ける。トランジスタＱＡ１〜ＱＡ６４のドレインはラインＬ１〜Ｌ６４に接続されており、トランジスタＱＡ１〜ＱＡ６４各々のゲートには反転シフトビット信号ｉ８が供給されている。
【００６１】
トランジスタＱＡ１〜ＱＡ６４は、当該反転シフトビット信号ｉ８が論理レベル０に対応した接地電位を有する場合にはオフ状態、反転シフトビット信号ｉ８が論理レベル１に対応した高電圧ＨＶを有する場合にはオン状態に設定される。トランジスタＱＡ１〜ＱＡ６４は、オン状態に設定された場合に、参照電圧Ｙ１〜Ｙ６４をラインＬ１〜Ｌ６４を介して選択電圧Ｕ１〜Ｕ６４として出力する。
【００６２】
トランジスタＱＢ１〜ＱＢ６４は、夫々のソースで参照電圧Ｙ１２９〜Ｙ１９２を個別に受ける。トランジスタＱＢ１〜ＱＢ６４のドレインはラインＬ１〜Ｌ６４に接続されており、トランジスタＱＢ１〜ＱＢ６４各々のゲートにはシフトビット信号ｅ８が供給されている。
【００６３】
トランジスタＱＢ１〜ＱＢ６４は、当該シフトビット信号ｅ８が論理レベル０に対応した接地電位を有する場合にはオフ状態、シフトビット信号ｅ８が論理レベル１に対応した高電圧ＨＶを有する場合にはオン状態に設定される。トランジスタＱＢ１〜ＱＢ６４は、オン状態に設定された場合に、参照電圧Ｙ１２９〜Ｙ１９２をラインＬ１〜Ｌ６４を介して選択電圧Ｕ１〜Ｕ６４として出力する。
【００６４】
図４に示すように、デコーダ３０は、参照電圧群（Ｙ１〜Ｙ６４）及び参照電圧群（Ｙ１２９〜Ｙ１９２）のうちの一方の電圧群を選択する為に、反転シフトビット信号ｉ８でオンオフ制御される６４個のトランジスタＱＡ１〜ＱＡ６４と、シフトビット信号ｅ８でオンオフ制御される６４個のトランジスタＱＢ１〜ＱＢ６４と、を有する。
【００６５】
デコーダ３１についても、デコーダ３１と同様に、反転シフトビット信号ｉ８でオンオフ制御される６４個のトランジスタＱＡ１〜ＱＡ６４と、シフトビット信号ｅ８でオンオフ制御される６４個のトランジスタＱＢ１〜ＱＢ６４を有する。
【００６６】
すなわち、デコーダ３０及び３１では、反転シフトビット信号ｉ８でオンオフ制御されるトランジスタの数は合計１２８個、シフトビット信号ｅ８でオンオフ制御されるトランジスタの数も合計１２８個となる。
【００６７】
尚、デコーダ３０及び３１の次段のデコーダ３２及び３３は、デコーダ３０及び３１から出力された６４個の選択電圧Ｕ１〜Ｕ６４と、６４個の選択電圧Ｗ１〜Ｗ６４を受ける。よって、デコーダ３２及び３３では、反転シフトビット信号ｉ７でオンオフ制御されるトランジスタの数は合計６４個、シフトビット信号ｅ７でオンオフ制御されるトランジスタの数も合計６４個となる。
【００６８】
これらデコーダ３２及び３３の次段のデコーダ３４は、デコーダ３２及び３３から出力された３２個の選択電圧Ｔ１〜Ｔ３２と、３２個の選択電圧Ｒ１〜Ｒ３２を受ける。よって、デコーダ３４では、反転シフトビット信号ｉ６でオンオフ制御されるトランジスタの数、及びシフトビット信号ｅ６でオンオフ制御されるトランジスタの数は、夫々３２個となる。
【００６９】
同様にして、デコーダ３５では、反転シフトビット信号ｉ５でオンオフ制御されるトランジスタの数、及びシフトビット信号ｅ５でオンオフ制御されるトランジスタの数は、夫々１６個となる。デコーダ３６では、反転シフトビット信号ｉ４でオンオフ制御されるトランジスタの数、及びシフトビット信号ｅ４でオンオフ制御されるトランジスタの数は、夫々８個となる。デコーダ３７では、反転シフトビット信号ｉ３でオンオフ制御されるトランジスタの数、及びシフトビット信号ｅ３でオンオフ制御されるトランジスタの数は、夫々４個となる。デコーダ３８では、反転シフトビット信号ｉ２でオンオフ制御されるトランジスタの数、シフトビット信号ｅ２でオンオフ制御されるトランジスタの数は、夫々２個となる。デコーダ３９では、反転シフトビット信号ｉ１でオンオフ制御されるトランジスタの数、及びシフトビット信号ｅ１でオンオフ制御されるトランジスタの数は共に１つとなる。
【００７０】
図５は、バイアス設定部４０の内部構成の一例を示す回路図である。図５に示す一例では、バイアス設定部４０は、バイアス設定回路ＢＳｐ、バイアス設定回路ＢＳｎ、及び定電流生成回路ＣＧを含む。
【００７１】
バイアス設定回路ＢＳｐは、自身のゲート及びドレインが互いに接続されているｐチャネルＭＯＳ型のトランジスタＴＰが並列に８個接続された構成を有する。図５に示すように、８個のトランジスタＴＰ各々のソースには高電圧ＨＶが印加されており、トランジスタＴＰ各々のドレインはノードＬＬｐを介して定電流生成回路ＣＧに接続されている。
【００７２】
バイアス設定回路ＢＳｎは、自身のゲート及びドレインが互いに接続されているｎチャネルＭＯＳ型のトランジスタＴＮが並列に８個接続された構成を有する。図５に示すように、８個のトランジスタＴＮ各々のソースには接地電位が印加されており、トランジスタＴＮ各々のドレインはノードＬＬｎを介して定電流生成回路ＣＧに接続されている。
【００７３】
定電流生成回路ＣＧは、所定の一定電流を生成し、これをバイアス設定回路ＢＳｐ、ノードＬＬｐ及びＬＬｎを介してバイアス設定回路ＢＳｎに流す。これにより、バイアス設定回路ＢＳｐに含まれるトランジスタＴＰのゲートに生じた電圧がｐチャネル側のバイアス電圧Ｂｐとしてレベルシフタ４１〜４８に供給される。更に、バイアス設定回路ＢＳｎに含まれるトランジスタＴＮのゲートに生じた電圧がｎチャネル側のバイアス電圧Ｂｎとしてレベルシフタ４１〜４８に供給される。
【００７４】
レベルシフタ４１〜４８は、基本的な内部構成が同一である。そこで、以下にレベルシフタ４１を抜粋して、レベルシフタの内部構成について説明する。
【００７５】
図６は、レベルシフタ４１の内部構成を示す回路図である。
【００７６】
図６に示すように、レベルシフタ４１は、差動入力部ＤＩＰ及び出力部ＯＰＴを含む。
【００７７】
差動入力部ＤＩＰは、インバータＩＶ１、ｐチャネルＭＯＤ型のトランジスタＭＰ１及びＭＰ２、ｎチャネルＭＯＳ型のトランジスタＭＮ１及びＭＮ２を含む。
【００７８】
トランジスタＭＰ１及びＭＰ２各々のソースには高電圧ＨＶが印加されている。トランジスタＭＰ１のドレイン及びトランジスタＭＰ２のゲートがノードＬＬ１を介してトランジスタＭＮ１のドレインに接続されている。トランジスタＭＰ２のドレイン及びトランジスタＭＰ１のゲートがノードＬＬ２を介してトランジスタＭＮ２のドレインに接続されている。
【００７９】
トランジスタＭＮ１及びＭＮ２のソースには接地電位が印加されている。トランジスタＭＮ１のゲートにはビット信号ｄ８が供給されている。インバータＩＶ１は、ビット信号ｄ８の位相を反転させた反転ビット信号をトランジスタＭＮ２のゲートに供給する。
【００８０】
出力部ＯＰＴは、バイアス電流生成部ＢＧｐ及びＢＧｎと、ｐチャネルＭＯＳ型のトランジスタＭＰ３及びＭＰ４と、ｎチャネルＭＯＳ型のトランジスタＭＮ３及びＭＮ４を含む。
【００８１】
バイアス電流生成部ＢＧｐは、高電圧ＨＶに基づき、バイアス設定部４０から供給されたバイアス電圧Ｂｐに対応した電流量一定のバイアス電流ＩＢａを生成し、ノードＬＬａを介してトランジスタＭＰ３及びＭＰ４各々のソースに供給する。
【００８２】
トランジスタＭＰ３のゲートは差動入力部ＤＩＰのノードＬＬ１に接続されてり、自身のドレインはノードＬＬ３に接続されている。トランジスタＭＰ４のゲートは差動入力部ＤＩＰのノードＬＬ２に接続されており、自身のドレインはノードＬＬ４に接続されている。
【００８３】
上記した構成により、トランジスタＭＰ３は、ノードＬＬ１の電圧とノードＬＬ２の電圧との大きさの比率で上記したバイアス電流ＩＢａを２分割した第１及び第２の電流のうちの第１の電流をノードＬＬ３に送出する。トランジスタＭＰ４は、上記した第２の電流をノードＬＬ４に送出する。
【００８４】
トランジスタＭＮ３のゲートは差動入力部ＤＩＰのノードＬＬ１に接続されており、トランジスタＭＮ４のゲートは差動入力部ＤＩＰのノードＬＬ２に接続されている。トランジスタＭＮ３及びＭＮ４各々のソースはノードＬＬｂを介してバイアス電流生成部ＢＧｎに接続されている。
【００８５】
バイアス電流生成部ＢＧｎは、接地電位に接続されており、バイアス設定部４０から供給されたバイアス電圧Ｂｎに対応した電流値一定のバイアス電流ＩＢｂを、ノードＬＬｂを介してトランジスタＭＮ３及びＭＮ４のソースから引き抜く。
【００８６】
上記した構成により、トランジスタＭＮ３は、ノードＬＬ１の電圧とノードＬＬ２の電圧との大きさの比率で上記したバイアス電流ＩＢａを２分割した第３及び第４の電流のうちの第３の電流をノードＬＬ３から引き抜く。トランジスタＭＮ４は、この第４の電流をノードＬＬ４から引き抜く。
【００８７】
出力部ＯＰＴは、ノードＬＬ３に流れる電流に伴いこのノードＬＬ３に生じた電圧を有する信号を、シフトビット信号ｅ８として出力すると共に、ノードＬＬ４に流れる電流に伴いこのノードＬＬ４に生じた電圧を有する信号を、反転シフトビット信号ｉ８として出力する。
【００８８】
つまり、例えばレベルシフタ４１の出力部ＯＰＴは、バイアス電流ＩＢａ及びＩＢｂに対応した一定電流量の出力電流をノードＬＬ３を介して、負荷としてのデコーダ３０及び３１に含まれる１２８個のトランジスタＱＢのゲートに供給する。これにより、ノードＬＬ３及び１２８個のトランジスタＱＢのゲートに生じた電圧を有する信号がシフトビット信号ｅ８となり、このシフトビット信号ｅ８の電圧に応じて１２８個のトランジスタＱＢが一斉にオンオフ制御される。
【００８９】
また、レベルシフタ４１の出力部ＯＰＴは、バイアス電流ＩＢａ及びＩＢｂに対応した電流量の出力電流をノードＬＬ４を介して、負荷としてのデコーダ３０及び３１に含まれる１２８個のトランジスタＱＡのゲートに供給する。これにより、ノードＬＬ４及び１２８個のトランジスタＱＡのゲートに生じた電圧を有する信号が反転シフトビット信号ｉ８となり、この反転シフトビット信号ｉ８の電圧に応じて１２８個のトランジスタＱＡが一斉にオンオフ制御される。
【００９０】
ここで、レベルシフタ４１のみならず、レベルシフタ４２〜４８の各々も、図６に示す差動入力部ＤＩＰ及び出力部ＯＰＴと同一の回路構成を有する。
【００９１】
レベルシフタ４２〜４８の各々に含まれるバイアス電流生成部ＢＧｐ及びＢＧｎでは、そのレベルシフタに接続されているデコーダの負荷量に合わせて、バイアス電流の電流量を個別に設定している。
【００９２】
図７は、レベルシフタ４１のバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成の一例を表す回路図であり、図８は、レベルシフタ４５のバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成の一例を表す回路図である。また、図９は、レベルシフタ４８のバイアス電流生成部ＢＧｐ及びＢＧｎの内部構成の一例を表す回路図である。
【００９３】
図７に示すように、レベルシフタ４１のバイアス電流生成部ＢＧｐは、自身のゲート及びドレインが互いに接続されているｐチャネルＭＯＳ型のトランジスタＴＰが、並列に８個接続された構成を有する。図７に示すように、８個のトランジスタＴＰ各々のソースには高電圧ＨＶが印加されており、トランジスタＴＰ各々のドレインがノードＬＬａに接続されている。８個のトランジスタＴＰ各々のゲートに、図５に示すバイアス設定部４０のバイアス設定回路ＢＳｐで生成されたバイアス電圧Ｂｐが印加されている。
【００９４】
また、レベルシフタ４１のバイアス電流生成部ＢＧｎは、自身のゲート及びドレインが互いに接続されているｎチャネルＭＯＳ型のトランジスタＴＮが、並列に８個接続された構成を有する。図７に示すように、８個のトランジスタＴＮ各々のソースには接地電位が印加されており、トランジスタＴＮ各々のドレインがノードＬＬｂに接続されている。８個のトランジスタＴＮ各々のゲートに、図５に示すバイアス設定部４０のバイアス設定回路ＢＳｎで生成されたバイアス電圧Ｂｎが印加されている。
【００９５】
すなわち、レベルシフタ４１では、図５に示すバイアス設定回路ＢＳｐと、図７に示すバイアス電流生成部ＢＧｐとにより、カレントミラー比が１：１のカレントミラー回路が構成されている。ここで、トランジスタＴＰのソース・ドレイン間電流をＩｓｄとした場合、バイアス電流生成部ＢＧｐは、バイアス設定回路ＢＳｐに含まれる８個のトランジスタＴＰに夫々流れる電流Ｉｓｄを合計した電流（８・Ｉｓｄ）と等しい電流をバイアス電流ＩＢａとして生成する。
【００９６】
更に、レベルシフタ４１では、図５に示すバイアス設定回路ＢＳｎと、図７に示すバイアス電流生成部ＢＧｎとにより、カレントミラー比が１：１のカレントミラー回路が構成されている。ここで、トランジスタＴＮのソース・ドレイン間電流をＩｓｄとした場合、バイアス電流生成部ＢＧｎは、バイアス設定回路ＢＳｎに含まれる８個のトランジスタＴＮに夫々流れる電流Ｉｓｄを合計した電流（８・Ｉｓｄ）と等しい電流をバイアス電流ＩＢｂとして生成する。
【００９７】
これにより、電流（８・Ｉｓｄ）を２分割した電流がノードＬＬ３及びＬＬ４に夫々流れることによって生じた電圧が、シフトビット信号ｅ８及び反転シフトビット信号ｉ８としてデコーダ３０及び３１に供給される。
【００９８】
よって、レベルシフタ４１は、電流（８・Ｉｓｄ）に基づくシフトビット信号ｅ８により、デコーダ３０及び３１に含まれる１２８個のトランジスタＱＡをオンオフ制御する。更に、レベルシフタ４１は、当該電流（８・Ｉｓｄ）に基づく反転シフトビット信号ｉ８により、デコーダ３０及び３１に含まれる１２８個のトランジスタＱＢをオンオフ制御する。
【００９９】
レベルシフタ４２から出力されたシフトビット信号ｅ７及び反転シフトビット信号ｉ７の各々でオンオフ制御されるトランジスタの数は、前述したように、１２８個よりも少ない６４個である。つまり、シフトビット信号ｅ７及び反転シフトビット信号ｉ７によってオンオフ制御の対象となる負荷量は、シフトビット信号ｅ８及び反転シフトビット信号ｉ８に比べて小さい。
【０１００】
よって、レベルシフタ４２では、バイアス電流ＩＢａ及びＩＢｂの電流量を減らしても、シフトビット信号ｅ７及び反転シフトビット信号ｉ７各々の遅延量をシフトビット信号ｅ８及び反転シフトビット信号ｉ８と同等にすることができる。
【０１０１】
そこで、レベルシフタ４２のバイアス電流生成部ＢＧｐでは、図７に示すバイアス電流生成部ＢＧｐにおいて並列に接続されている８個のトランジスタＴＰを例えば７個に減らしたものを採用する。同様に、レベルシフタ４２のバイアス電流生成部ＢＧｎでは、図７に示すバイアス電流生成部ＢＧｎにおいて並列に接続されている８個のトランジスタＴＮを例えば７個に減らしたものを採用する。
【０１０２】
以下、同様にして、レベルシフタ４３〜４８の各々においても、オンオフ制御の対象となる負荷量が小さいほど、バイアス電流生成部（ＢＧｐ、ＢＧｎ）において並列に接続されているトランジスタ（ＴＰ、ＴＮ）の数を減らす。
【０１０３】
例えば、レベルシフタ４５から出力されたシフトビット信号ｅ４及び反転シフトビット信号ｉ４の各々でオンオフ制御されるトランジスタの数は、前述したように８個である。つまり、シフトビット信号ｅ４及び反転シフトビット信号ｉ４によってオンオフ制御の対象となる負荷量は、シフトビット信号ｅ８〜ｅ５及び反転シフトビット信号ｉ８〜ｅ５に比べて小さい。
【０１０４】
よって、レベルシフタ４５では、バイアス電流ＩＢａ及びＩＢｂの電流量を減らしても、シフトビット信号ｅ４及び反転シフトビット信号ｉ４各々の遅延量をシフトビット信号ｅ８〜ｅ５及び反転シフトビット信号ｉ８〜ｅ５と同等にすることができる。
【０１０５】
そこで、レベルシフタ４５のバイアス電流生成部ＢＧｐでは、図８に示すように、４個のトランジスタＴＰを並列に接続したものを採用する。同様に、レベルシフタ４５のバイアス電流生成部ＢＧｎでは、図８に示すように、４個のトランジスタＴＮを並列に接続したものを採用する。
【０１０６】
すなわち、レベルシフタ４５では、図５に示すバイアス設定回路ＢＳｐと、図８に示すバイアス電流生成部ＢＧｐとにより、カレントミラー比が２：１のカレントミラー回路が構成されている。更に、レベルシフタ４５では、図５に示すバイアス設定回路ＢＳｎと、図８に示すバイアス電流生成部ＢＧｎとにより、カレントミラー比が２：１のカレントミラー回路が構成されている。
【０１０７】
また、例えば、レベルシフタ４８から出力されたシフトビット信号ｅ１及び反転シフトビット信号ｉ１の各々でオンオフ制御されるトランジスタの数は、前述したように１個である。つまり、シフトビット信号ｅ１及び反転シフトビット信号ｉ１によってオンオフ制御の対象となる負荷量は、シフトビット信号ｅ８〜ｅ２及び反転シフトビット信号ｉ８〜ｅ２に比べて小さい。
【０１０８】
よって、レベルシフタ４８では、バイアス電流ＩＢａ及びＩＢｂの電流量を減らしても、シフトビット信号ｅ１及び反転シフトビット信号ｉ１各々の遅延量をシフトビット信号ｅ８〜ｅ２及び反転シフトビット信号ｉ８〜ｅ２と同等にすることができる。
【０１０９】
そこで、レベルシフタ４８のバイアス電流生成部ＢＧｐでは、図９に示すように、２個のトランジスタＴＰを並列に接続したものを採用する。同様に、レベルシフタ４８のバイアス電流生成部ＢＧｎでは、図９に示すように、２個のトランジスタＴＮを並列に接続したものを採用する。
【０１１０】
すなわち、レベルシフタ４８では、図５に示すバイアス設定回路ＢＳｐと、図９に示すバイアス電流生成部ＢＧｐとにより、カレントミラー比が４：１のカレントミラー回路が構成されている。更に、レベルシフタ４８では、図５に示すバイアス設定回路ＢＳｎと、図９に示すバイアス電流生成部ＢＧｎとにより、カレントミラー比が４：１のカレントミラー回路が構成されている。
【０１１１】
上記したように、レベルシフタ４１〜４８は、夫々に接続されるデコーダの負荷量に対応させて、夫々の出力電流の電流量を個別に設定した構成を採用している。つまり、図３に示すように縦続に接続されているデコーダ（３０、３１）、（３２、３３）、３４〜３９、３５、３６、３７では、前段に配置されているデコーダに比べて後段に配置されているデコーダの負荷量が小さい。
【０１１２】
そこで、レベルシフタ４１〜４８では、これら縦続接続されているデコーダのうちで後段に配置されているデコーダにシフトビット信号(反転シフトビット信号)を供給するレベルシフタの出力電流が、前段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流よりも小さくなるように構成しているのである。
【０１１３】
これにより、レベルシフタ４１〜４８の各々に含まれるバイアス電流生成部（ＢＧｐ、ＢＧｎ）として、一律に図７に示す回路構成を採用した場合に比べて、回路規模及び消費電流を小さくすることが可能となる。
【０１１４】
尚、上記実施例では、レベルシフタ４１〜４８各々のバイアス電流生成部（ＢＧｐ、ＢＧｎ）に含まれる並列接続のトランジスタの数により、各レベルシフタの出力電流の電流量を、夫々に接続されているデコーダの負荷量に対応した電流量に調整している。
【０１１５】
しかしながら、このような出力電流の調整をバイアス設定部４０側でも行うようにしても良い。
【０１１６】
図１０は、かかる点に鑑みて為された、レベルシフト部１３２ａ及びデコーダ部１３３の構成の一部を示すブロック図である。尚、図１０においても図３と同様に、表示データＱ１及び階調電圧Ｖ１に対応した１チャネル分のレベルシフト部１３２ａ及びデコーダ部１３３の構成のみを示している。
【０１１７】
図１０に示す構成では、図３に示すレベルシフト部１３２に代えてレベルシフト部１３２ａを採用したものであり、デコーダ１３３については図３に示すものと同一である。
【０１１８】
レベルシフト部１３２ａは、バイアス設定部４０に代えてバイアス設定部４０ａを採用したものであり、レベルシフタ４１〜４８の構成については図３に示すものと同一である。
【０１１９】
図１１は、バイアス設定部４０ａの内部構成を示すブロック図である。
【０１２０】
バイアス設定部４０ａは、レベルシフタ４１〜４８の各々に対応して設けられたバイアス設定回路４０１〜４０８を有する。バイアス設定回路４０１は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ８及びＬｎ８を介してレベルシフタ４１に供給する。バイアス設定回路４０２は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ７及びＬｎ７を介してレベルシフタ４２に供給する。バイアス設定回路４０３は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ６及びＬｎ６を介してレベルシフタ４３に供給する。バイアス設定回路４０４は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ５及びＬｎ５を介してレベルシフタ４４に供給する。バイアス設定回路４０５は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ４及びＬｎ４を介してレベルシフタ４５に供給する。バイアス設定回路４０６は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ３及びＬｎ３を介してレベルシフタ４６に供給する。バイアス設定回路４０７は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ２及びＬｎ２を介してレベルシフタ４７に供給する。バイアス設定回路４０８は、生成したバイアス電圧Ｂｐ及びＢｎを夫々ラインＬｐ１及びＬｎ１を介してレベルシフタ４８に供給する。
【０１２１】
尚、バイアス設定回路４０１〜４０８は共通の内部構成を有する。
【０１２２】
図１２は、バイアス設定回路４０１〜４０８各々の内部構成の一例を示す回路図である。
【０１２３】
図１２に示すように、バイアス設定回路４０１〜４０８の各々は、図５に示すバイアス設定回路ＢＳｐに代えてバイアス設定回路ＢＳＸｐを採用し、バイアス設定回路ＢＳｎに代えてバイアス設定回路ＢＳＸｎを採用したものである。尚、定電流生成回路ＣＧについては図５に示されるものと同一である。
【０１２４】
バイアス設定回路ＢＳＸｐは、ｐチャネルＭＯＳ型のトランジスタＴＰ１〜ＴＰ（ｋ）（ｋは２以上の整数）が並列にｋ個接続された構成を有する。すなわち、トランジスタＴＰ１〜ＴＰ（ｋ）各々のソースは互いに接続されており、各ソースには高電圧ＨＶが印加されている。また、トランジスタＴＰ１〜ＴＰ（ｋ）各々のドレインは互いに接続されており、各ドレインはノードＬＬｐを介して定電流生成回路ＣＧに接続されている。
【０１２５】
また、バイアス設定回路ＢＳＸｐには、トランジスタＴＰ１〜ＴＰ（ｋ）各々のゲートに対して、オン状態時には高電圧ＨＶを印加し、オフ状態時には高電圧ＨＶの印加を遮断するスイッチ素子Ｓａ１〜Ｓａ（ｋ）が設けられている。更に、バイアス設定回路ＢＳＸｐには、トランジスタＴＰ１〜ＴＰ（ｋ）各々のゲートを、オン状態時にはノードＬＬｐと接続し、オフ状態時にはその接続を遮断するスイッチ素子Ｓｂ１〜Ｓｂ（ｋ）が設けられている。
【０１２６】
バイアス設定回路ＢＳＸｎは、ｎチャネルＭＯＳ型のトランジスタＴＮ１〜ＴＮ（ｋ）が並列にｋ個接続された構成を有する。すなわち、トランジスタＴＮ１〜ＴＮ（ｋ）各々のソースは互いに接続されており、各ソースには接地電位が印加されている。また、トランジスタＴＮ１〜ＴＮ（ｋ）各々のドレインは互いに接続されており、各ドレインはノードＬＬｎを介して定電流生成回路ＣＧに接続されている。
【０１２７】
また、バイアス設定回路ＢＳＸｎには、トランジスタＴＮ１〜ＴＮ（ｋ）各々のゲートに対して、オン状態時には接地電位を印加し、オフ状態時には接地電位の印加を遮断するスイッチ素子Ｓｃ１〜Ｓｃ（ｋ）が設けられている。更に、バイアス設定回路ＢＳＸｎには、トランジスタＴＮ１〜ＴＮ（ｋ）各々のゲートを、オン状態時にはノードＬＬｎと接続し、オフ状態時にはその接続を遮断するスイッチ素子Ｓｄ１〜Ｓｄ（ｋ）が設けられている。
【０１２８】
図１２に示す構成を有するバイアス設定回路４０１は、ノードＬＬｐに生じたバイアス電圧ＢｐをラインＬｐ８を介してレベルシフタ４１に供給すると共に、ノードＬＬｎに生じたバイアス電圧ＢｎをラインＬｎ８を介してレベルシフタ４１に供給する。以下、同様に、バイアス設定回路４０２〜４０８は、夫々が生成したバイアス電圧Ｂｐ及びＢｎを、レベルシフタ４２〜４８毎に専用に設けたライン（Ｌｐ７〜Ｌｐ１、Ｌｎ７〜Ｌｎ１）を介して、レベルシフタ４２〜４８に夫々供給する。
【０１２９】
ここで、バイアス設定回路４０１〜４０８の各々において、バイアス設定回路ＢＳＸｐ及びＢＳＸｎに夫々含まれる複数のスイッチ素子を個別に、オン状態又はオフ状態に設定する。
【０１３０】
すなわち、バイアス設定回路ＢＳＸｐでは、スイッチ素子Ｓａ１〜Ｓａ（ｋ）を全てオフ状態に設定する。そして、バイアス設定回路ＢＳＸｐに含まれるスイッチ素子Ｓｂ１〜Ｓｂ（ｋ）のうちでオン状態に設定するスイッチの数で、バイアス設定回路ＢＳＸｐとバイアス電流生成部ＢＧｐとで構成されるカレントミラー回路の１次側で流す電流量を調整する。この際、スイッチ素子Ｓｂ１〜Ｓｂ（ｋ）のうちでオン状態に設定するスイッチの数が多いほど、カレントミラー回路の１次側、つまりバイアス設定回路ＢＳＸｐに流れる電流量が増加し、それに伴いバイアス電流生成部ＢＧｐで生成されるバイアス電流ＩＢａの電流量も増加する。要するに、スイッチ素子Ｓｂ１〜Ｓｂ（ｋ）のうちでオン状態に設定するスイッチの数により、バイアス電流ＩＢａの電流量を設定することができるのである。
【０１３１】
同様に、バイアス設定回路ＢＳＸｎでは、スイッチ素子Ｓｃ１〜Ｓｃ（ｋ）を全てオフ状態に設定する。そして、バイアス設定回路ＢＳＸｎに含まれるスイッチ素子Ｓｄ１〜Ｓｄ（ｋ）のうちでオン状態に設定するスイッチの数で、バイアス設定回路ＢＳＸｎとバイアス電流生成部ＢＧｎとで構成されるカレントミラー回路の１次側で流す電流量を設定する。この際、スイッチ素子Ｓｄ１〜Ｓｄ（ｋ）のうちでオン状態に設定するスイッチの数が多いほど、カレントミラー回路の１次側、つまりバイアス設定回路ＢＳＸｎに流れる電流量が増加し、それに伴いバイアス電流生成部ＢＧｎで生成されるバイアス電流ＩＢｂの電流量も増加する。要するに、スイッチ素子Ｓｄ１〜Ｓｄ（ｋ）のうちでオン状態に設定するスイッチの数により、バイアス電流ＩＢｂの電流量を設定することができるのである。これにより、レベルシフタ４２〜４８各々の出力電流の電流量、並びにシフトビット信号ｅ１〜ｅ８（反転シフトビット信号ｉ１〜ｉ８）各々の遅延量を、個別に精度よく調整することが可能となる。かかる調整により、貫通電流、消費電流、及びＥＭＩ（electro-magnetic interference）の低減を図ることが可能となる。
【０１３２】
尚、上記したバイアス電流生成部（ＢＧｐ、ＢＧｎ）では、図７〜図９に示すように、レベルシフタ４１〜４８毎に、バイアス電流を生成するトランジスタの並列接続の段数を個別に設定することで出力電流の電流量を設定している。しかしながら、レベルシフタ毎に、バイアス電流を生成するトランジスタのサイズ（チャネル長、チャネル幅）を変更することによって、各レベルシフタの出力電流の電流量を設定しても良い。
【０１３３】
また、上記実施例では、輝度レベルを８ビットの２５６階調で表す場合の一例として、デコーダを縦続に接続する段数、及びレベルシフタの数を８つとしているが、かかる構成に限定されない。また、上記実施例では、デコーダ３０〜３９の各々は、自身が受けたシフトビット信号に応じて、複数の電圧（参照電圧又は選択電圧）のうちから、その半分の電圧を選択して出力しているが、選択する電圧の数は半数より多い、又は少なくても良い。つまり、各デコーダ（３０〜３９）としては、自身が受けたシフトビット信号に応じて、自身が受けた複数の電圧のうちから一部の電圧を選択して出力するものであれば良い。
【０１３４】
要するに、輝度レベルをＪビット（Ｊは正の整数）で表す表示データ（例えばＱ１）を、その輝度レベルに対応した電圧値を有する階調電圧（例えばＶ１）に変換して表示デバイス（２０）に印加する表示ドライバ（１３）としては、以下の参照電圧生成部、レベルシフト部及びデコーダ部を含むものを採用すれば良い。
【０１３５】
すなわち、参照電圧生成部（１３４）は、電圧値が異なる２J個の参照電圧（例えばＹ１〜Ｙ２５６）を生成する。レベルシフト部（１３２）は、Ｊビットの表示データのビット信号（例えばビット信号ｄ１〜ｄ８）各々の信号レベルを個別にレベルシフトした第１〜第Ｊのシフトビット信号（例えばｅ１〜ｅ８）を出力する第１〜第Ｊのレベルシフタ（例えばレベルシフタ４１〜４８）を含む。
【０１３６】
デコーダ部（１３３）は、夫々が、第１〜第Ｊのシフトビット信号のうちの対応する１つのシフトビット信号の供給を、第１〜第Ｊのレベルシフタのうちの対応する１つのレベルシフタから受ける、互いに縦続に接続された第１〜第Ｊのデコーダ（例えば、デコーダ３０〜３９）を含む。デコーダ部は、第１〜第Ｊのシフトビット信号に応じて２J個の参照電圧のうちから１つの参照電圧を選択してこれを階調電圧（例えばＶ１）として出力する。
【０１３７】
尚、第１のデコーダ（例えばデコーダ３０、３１）は、自身が受けたシフトビット信号（例えばｅ８）に応じて２J個の参照電圧のうちの一部である参照電圧群を選択し、これを選択電圧群として出力する。第２〜第（Ｊ−１）のデコーダの各々（例えば、デコーダ３２〜３８）は、自身が受けたシフトビット信号（例えばｅ７〜ｅ２）に応じて、前段のデコーダから出力された選択電圧群のうちの一部を選択電圧群として選択して出力する。第Ｊのデコーダ（例えばデコーダ３９）は、自身が受けた前記シフトビット信号に応じて前段の前記デコーダから出力された選択電圧群のうちから１つの選択電圧を選択しこれを階調電圧（例えばＶ１）として出力する。
【０１３８】
第１〜第Ｊのレベルシフタは、第１〜第Ｊのデコーダのうちで後段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流が、前段に配置されているデコーダにシフトビット信号を供給するレベルシフタの出力電流よりも小さくなるように構成されている。
【符号の説明】
【０１３９】
３０〜３９          デコーダ
４０、４０ａ        バイアス設定部
４１〜４８          レベルシフタ
１３２              レベルシフト部
１３３              デコーダ部
ＢＧｐ、ＢＧｎ      バイアス電流生成部
ＴＰ、ＴＮ          トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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