(57)【要約】【課題】小型化に寄与できる多層基板を提供する。【解決手段】外側配線層２１ａ，２１ｂは多層基板１の厚み方向Ｄ１１において互いに対向して配置されている。内側配線層組２２は外側配線層２１ａ，２１ｂとの間に配置され、厚み方向Ｄ１１において互いに対向する少なくとも二つの内側配線層２２ａ，２２ｂを有する。内側絶縁層３２ａは内側配線層組２２において互いに隣り合う内側配線層２２ａ，２２ｂの間に配置されている。外側絶縁層３１ａは、外側配線層２１ａと内側配線層組２２との間に配置されており、いずれの内側絶縁層３２ａの比較トラッキング指数よりも高い比較トラッキング指数を有する。外側絶縁層３１ｂは外側配線層２１ｂと内側配線層組２２との間に配置されており、いずれの内側絶縁層３２ａの比較トラッキング指数よりも高い比較トラッキング指数を有する。【選択図】図１
2019083244.tif 000002
【特許請求の範囲】
【請求項１】
多層基板(1)であって、
前記多層基板の厚み方向(D11)において互いに対向して配置されている第１外側配線層(2１a)および第２外側配線層(2１b)と、
前記第１外側配線層と前記第２外側配線層との間に配置され、前記厚み方向において互いに対向する少なくとも二つの内側配線層(22a,22b)を有する内側配線層組(22)と、
前記内側配線層組において互いに隣り合う前記内側配線層の間に配置されている内側絶縁層(32a)と、
前記第１外側配線層と前記内側配線層組との間に配置されており、いずれの前記内側絶縁層の比較トラッキング指数よりも高い比較トラッキング指数を有する第１外側絶縁層(31a)と、
前記第２外側配線層と前記内側配線層組との間に配置されており、いずれの前記内側絶縁層の比較トラッキング指数よりも高い比較トラッキング指数を有する第２外側絶縁層(31b)と
を備える、多層基板。
【請求項２】
前記第１外側配線層(21a)に形成された配線に印加される電圧の最大値、および、前記第２外側配線層(21b)に形成された配線に印加される電圧の最大値は、前記内側配線層組(22)に形成された配線に印加される電圧の最大値よりも高い、請求項１に記載の多層基板。
【請求項３】
前記第１外側配線層(21a)に形成された複数の配線の相互間の隙間の最小値、および、前記第２外側配線層(21b)に形成された複数の配線の相互間の隙間の最小値は、前記内側配線層組(22)に形成された複数の配線の相互間の隙間の最小値よりも小さい、請求項１に記載の多層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、多層基板に関する。
【背景技術】
【０００２】
特許文献１には、多層回路基板として４層回路基板が記載されている。この４層回路基板は内層回路板と、この内層回路板の両側にそれぞれプリプレグを介して設けられた外層回路用銅箔とを備える。内層回路板は、樹脂製の発泡フィルムと、この発泡フィルムの両面に設けられた銅箔を備えている。発泡フィルムの両面の銅箔は適宜にパターニングされて、配線を形成する。発泡フィルムには適宜にスルーホールが形成され、無電解メッキにより当該スルーホール内に導体が形成されて、当該導体が発泡フィルムの両面の銅箔（配線）を適宜に接続する。
【０００３】
外層回路用銅箔はプリプレグを介して内層回路板に固定される。プリプレグとしては、ガラス繊維布にエポキシ樹脂、ポリイミド樹脂などの熱硬化性樹脂を含浸させ、予備硬化させたシートを採用できる。外層回路用銅箔も適宜にパターニングされて、配線を形成する。多層回路基板には適宜にスルーホールが形成され、無電解メッキにより当該スルーホール内に導体を形成して、各層の銅箔を適宜に接続する。
【０００４】
以上のように、この４層回路基板は、外層回路用銅箔（層）、プリプレグ、銅箔（層）、発泡フィルム、銅箔（層）、プリプレグおよび外層回路用銅箔（層）がこの順で積層された構造を有する。
【０００５】
発泡フィルムは空気を含むので、その誘電率は低い。したがって、この４層回路基板は高速信号の伝達に好適である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２０２４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
多層基板の配線層の相互間に設けられる絶縁層の材料の選定において、多層基板の小型化という観点で、なお工夫の余地があった。
【０００８】
本開示は、小型化に寄与できる多層基板を提供する。
【課題を解決するための手段】
【０００９】
本開示にかかる多層基板の第１の態様は、多層基板(1)であって、前記多層基板の厚み方向(D11)において互いに対向して配置されている第１外側配線層(2１a)および第２外側配線層(2１b)と、前記第１外側配線層と前記第２外側配線層との間に配置され、前記厚み方向において互いに対向する少なくとも二つの内側配線層(22a,22b)を有する内側配線層組(22)と、前記内側配線層組において互いに隣り合う前記内側配線層の間に配置されている内側絶縁層(32a)と、前記第１外側配線層と前記内側配線層組との間に配置されており、いずれの前記内側絶縁層の比較トラッキング指数よりも高い比較トラッキング指数を有する第１外側絶縁層(31a)と、前記第２外側配線層と前記内側配線層組との間に配置されており、いずれの前記内側絶縁層の比較トラッキング指数よりも高い比較トラッキング指数を有する第２外側絶縁層(31b)とを備える。
【００１０】
本開示にかかる多層基板の第２の態様は、第１の態様にかかる多層基板であって、前記第１外側配線層(21a)に形成された配線に印加される電圧の最大値、および、前記第２外側配線層(21b)に形成された配線に印加される電圧の最大値は、前記内側配線層組(22)に形成された配線に印加される電圧の最大値よりも高い。
【００１１】
本開示にかかる多層基板の第３の態様は、第１の態様にかかる多層基板であって、前記第１外側配線層(21a)に形成された複数の配線の相互間の隙間の最小値、および、前記第２外側配線層(21b)に形成された複数の配線の相互間の隙間の最小値は、前記内側配線層組(22)に形成された複数の配線の相互間の隙間の最小値よりも小さい。
【発明の効果】
【００１２】
本開示にかかる多層基板の第１の態様によれば、多層基板の小型化に資する。
【００１３】
本開示にかかる多層基板の第２の態様によれば、内側絶縁層の比較トラッキング指数が低く外側絶縁層の比較トラッキング指数が高い多層基板に適している。
【００１４】
本開示にかかる多層基板の第３の態様によれば、内側絶縁層の比較トラッキング指数が低く外側絶縁層の比較トラッキング指数が高い多層基板に適している。
【図面の簡単な説明】
【００１５】
【図１】多層基板の構成の一例を概略的に示す断面図である。
【図２】電気装置の構成の一例を概略的に示す断面図である。
【図３】電気装置の電気的な構成の一例を概略的に示す図である。
【発明を実施するための形態】
【００１６】
図１は、多層基板１の構成の一例を概略的に示す断面図である。多層基板１は板状の形状を有しており、図１では、その厚み方向Ｄ１１を含む断面が示されている。多層基板１は第１表面１ａ、および、第１表面１ａとは反対側の第２表面１ｂを有している。第１表面１ａおよび第２表面１ｂは厚み方向Ｄ１１において互いに対向している。第１表面１ａおよび第２表面１ｂの一方を表面とみれば、他方は裏面となる。
【００１７】
多層基板１はいわゆるプリント配線板であって、４層以上の配線層を有している。図１では、多層基板１として４層の配線層を有する４層基板が例示されている。多層基板１は外側配線層２１ａ，２１ｂと内側配線層２２ａ，２２ｂと外側絶縁層３１ａ，３１ｂと内側絶縁層３２ａとを有している。
【００１８】
外側配線層２１ａ，２１ｂおよび内側配線層２２ａ，２２ｂは多層基板１の厚み方向Ｄ１１において相互に間隔を隔てて対向して配置されている。外側配線層２１ａは第１表面１ａに配置されており、外側配線層２１ｂは第２表面１ｂに配置されている。
【００１９】
内側配線層２２ａ，２２ｂは外側配線層２１ａ，２１ｂの間に配置されている。図１の例では、厚み方向Ｄ１１に沿って、外側配線層２１ｂ、内側配線層２２ｂ，２２ａおよび外側配線層２１ａがこの順で配置されている。以下では、内側配線層２２ａ，２２ｂの一組を内側配線層組２２とも呼ぶ。
【００２０】
外側絶縁層３１ａは外側配線層２１ａと内側配線層組２２との間に配置されており、外側配線層２１ａと内側配線層２２ａとの間を絶縁する。より具体的には、外側絶縁層３１ａは外側配線層２１ａと内側配線層２２ａとの間に配置されており、外側配線層２１ａおよび内側配線層２２ａに接している。内側絶縁層３２ａは内側配線層２２ａ，２２ｂの間に配置されており、内側配線層２２ａ，２２ｂの間を絶縁する。内側絶縁層３２ａは内側配線層２２ａ，２２ｂに接している。外側絶縁層３１ｂは内側配線層組２２と外側配線層２１ｂとの間に配置されており、内側配線層２２ｂと外側配線層２１ｂとの間を絶縁する。より具体的には、外側絶縁層３１ｂは内側配線層２２ｂと外側配線層２１ｂとの間に配置されており、内側配線層２２ｂおよび外側配線層２１ｂに接している。例えば外側絶縁層３１ａ，３１ｂおよび内側絶縁層３２ａは、いわゆるプリプレグとも呼ばれるシートを溶融および硬化することで形成される。
【００２１】
外側絶縁層３１ａ，３１ｂの比較トラッキング指数のいずれもが、内側絶縁層３２ａの比較トラッキング指数よりも高い。例えば、外側絶縁層３１ａ，３１ｂの比較トラッキング指数は１６００以上である。また内側絶縁層３２ａの比較トラッキング指数は１７５以上であり、かつ、外側絶縁層３１ａ，３１ｂの比較トラッキング指数の小さい方の値よりも小さい。内側絶縁層３２ａとしては、例えばガラス繊維布にエポキシ樹脂等を含浸したプリプレグが採用でき、外側絶縁層３１ａ，３１ｂとしても、同様に、ガラス繊維布にエポキシ樹脂等を含浸したプリプレグが採用できる。これらのプリプレグにおいて、その組成比（例えば全体に対するエポキシ樹脂の質量比）を変更することで、内側絶縁層３２と外側絶縁層３１ａ，３１ｂの比較トラッキング指数を変更できる。より具体的な一例として、内側絶縁層３２ａおよび外側絶縁層３１ａ，３１ｂとして、住友ベークライト株式会社の型番EI-16765および型番EI-6765CFをそれぞれ採用できる。もちろん、外側絶縁層３１ａ，３１ｂとして、内側絶縁層３２とは異なる材料を採用しても構わない。
【００２２】
外側配線層２１ａ，２１ｂおよび内側配線層２２ａ，２２ｂには、それぞれ適宜に配線（例えば銅配線）が形成される。例えば外側配線層２１ａ，２１ｂおよび内側配線層２２ａ，２２ｂの各々において、金属製の板状部材（例えば銅箔）をエッチングすることで、各種の配線が形成される。また多層基板１には、適宜にスルーホールが形成されて、各配線層の配線を適宜に接続する。このようなスルーホールは外側配線層２１ａ，２１ｂ、内側配線層２２ａ，２２ｂ、外側絶縁層３１ａ，３１ｂおよび内側絶縁層３２ａを適宜にエッチングすることで形成される。具体的な配線の一例については後述する。
【００２３】
このような多層基板１において、内側絶縁層３２ａの比較トラッキング指数は外側絶縁層３１ａ，３１ｂの比較トラッキング指数のいずれよりも小さいので、内側絶縁層３２ａにおいて高い比較トラッキング指数を有する材料を用いる場合に比べて、多層基板１の製造コストを低減することができる。
【００２４】
また外側絶縁層３１ａ，３１ｂの比較トラッキング指数が高いので、第１表面１ａおよび第２表面１ｂの両方に、強電用の電子部品を実装することができる。例えば第１表面１ａに強電用の電子部品が実装されると、外側配線層２１ａにおいてこの電子部品に接続される配線の電圧は大きくなる。しかしながら、外側絶縁層３１ａの比較トラッキング指数は高いので、これらの配線間において外側絶縁層３１ａにトラッキングは生じにくい。よって、第１表面１ａにおいて強電用の電子部品を実装することができる。第２表面１ｂについても同様である。
【００２５】
そして、強電用の電子部品は弱電用の電子部品に比べて面積が大きい傾向にある。したがって、もし一方の表面のみに強電用の電子部品を実装すれば、面積の大きな基板が必要となる。本多層基板１によれば、第１表面１ａおよび第２表面１ｂの両方に強電用の電子部品を実装することができるので、より面積の小さい多層基板１で足りる。つまり、多層基板１を小型化できる。
【００２６】
内側配線層組２２はＮ（Ｎは２以上の整数）の内側配線層を有している。Ｎ個の内側配線層の相互間を絶縁するために、（Ｎ−１）個の内側絶縁層がＮ個の内側配線層と交互に設けられる。外側絶縁層３１ａの比較トラッキング指数が（Ｎ−１）個の内側絶縁層のいずれよりも高く、外側絶縁層３１ｂの比較トラッキング指数が（Ｎ−１）個の内側絶縁層のいずれよりも高くなるように、各絶縁層の材料が選定される。Ｎ＝２の場合、Ｎ個の内側配線層には上述の内側配線層２２ａ，２２ｂが相当し、（Ｎ−１）個の内側絶縁層には上述の内側絶縁層３２ａが相当する。
【００２７】
また多層基板１において、例えば、内側配線層組２２は弱電用の配線のみを含んでいてもよい。この場合、外側配線層２１ａに形成される配線に印加される電圧の最大値は、内側配線層組２２に形成される配線に印加される電圧の最大値よりも大きく、外側配線層２１ｂに形成される配線に印加される電圧の最大値は、内側配線層組２２に形成される配線に印加される電圧の最大値よりも大きい。以下、具体的な一例について説明する。
【００２８】
図２は、多層基板１を用いた電気装置１００の構成の一例を概略的に示す図であり、図３は、電気装置１００の電気的構成の一例を概略的に示す図である。この電気装置１００は例えば空気調和機の室内機に搭載される。
【００２９】
図３を参照して、電気装置１００はパワーモジュールＩＰＭ１と電流検出部ＣＤ１と制御部ＣＮＴ１とを備えている。パワーモジュールＩＰＭ１は例えばインテリジェントパワーモジュールである。パワーモジュールＩＰＭ１はスイッチング素子を有しており、例えば電力変換機能を有している。図３の例では、パワーモジュールＩＰＭ１はインバータを有している。具体的には、パワーモジュールＩＰＭ１は入力端子ＰＨ，ＰＬとスイッチング素子Ｓ１〜Ｓ６とダイオードＤ１〜Ｄ６と出力端子Ｐｕ，Ｐｖ，Ｐｗとを有している。
【００３０】
入力端子ＰＨ，ＰＬの間には、直流電圧が印加される。ここでは、入力端子ＰＨに印加される電位は、入力端子ＰＬに印加される電位よりも高い。入力端子ＰＨ，ＰＬには、それぞれ直流電源線ＬＨ，ＬＬの一端が接続されており、図３の例では、その直流電源線ＬＨ，ＬＬの間において、コンデンサＣ１が接続されている。コンデンサＣ１の静電容量は直流電源線ＬＨ，ＬＬの間の直流電圧を平滑する程度に大きくてもよく、あるいは、当該直流電圧に脈動が生じる程度に小さくてもよい。
【００３１】
図３の例では、コネクタＣＮ１が設けられている。コネクタＣＮ１は直流電源線ＬＨ，ＬＬの他端に接続されている。また、このコネクタＣＮ１には直流電源Ｅ１が接続されている。直流電源Ｅ１はコネクタＣＮ１を介して直流電源線ＬＨ，ＬＬの間に直流電圧を印加する。この直流電圧は例えば数百（例えば２８０）［Ｖ］程度である。
【００３２】
スイッチング素子Ｓ１〜Ｓ６は、例えば、絶縁ゲートバイポーラトランジスタなどのトランジスタである。スイッチング素子Ｓ１，Ｓ２は入力端子ＰＨ，ＰＬの間において相互に直列に接続されており、スイッチング素子Ｓ３，Ｓ４は入力端子ＰＨ，ＰＬの間において相互に直列に接続されており、スイッチング素子Ｓ５，Ｓ６は入力端子ＰＨ，ＰＬの間において相互に直列に接続されている。スイッチング素子Ｓ１，Ｓ２の一組、スイッチング素子Ｓ３，Ｓ４の一組およびスイッチング素子Ｓ５，Ｓ６の一組は相互に並列に接続されている。
【００３３】
ダイオードＤ１〜Ｄ６はそれぞれスイッチング素子Ｓ１〜Ｓ６に並列に接続され、その順方向はいずれも入力端子ＰＬから入力端子ＰＨへ向かう方向である。
【００３４】
スイッチング素子Ｓ１，Ｓ２を互いに接続する接続点は出力端子Ｐｕに接続され、スイッチング素子Ｓ３，Ｓ４を互いに接続する接続点は出力端子Ｐｖに接続され、スイッチング素子Ｓ５，Ｓ６を互いに接続する接続点は出力端子Ｐｗに接続されている。
【００３５】
このようなパワーモジュールＩＰＭ１はスイッチング素子Ｓ１〜Ｓ６の動作によって、入力端子ＰＨ，ＰＬの間の直流電圧を三相交流電圧に変換し、当該三相交流電圧を出力端子Ｐｕ，Ｐｖ，Ｐｗから出力する。
【００３６】
図３の例では、コネクタＣＮ２が設けられている。コネクタＣＮ２は出力線Ｌｕ，Ｌｖ，Ｌｗを介してそれぞれパワーモジュールＩＰＭ１の出力端子Ｐｕ，Ｐｖ，Ｐｗに接続されている。また、このコネクタＣＮ２には負荷Ｍ１が接続されている。負荷Ｍ１は例えば三相モータであって、パワーモジュールＩＰＭ１からの三相交流電圧に応じて回転する。
【００３７】
電流検出部ＣＤ１はパワーモジュールＩＰＭ１を流れる電流を検出し、その電流の大きさを示す検出信号を出力する。図３の例では、電流検出部ＣＤ１は、入力端子ＰＬを流れる電流を検出すべく、直流電源線ＬＬの上に設けられている。図３の例では、電流検出部ＤＣ１は抵抗Ｒ１を有している。この抵抗Ｒ１は直流電源線ＬＬの上に設けられている。この電流検出部ＤＣ１は抵抗Ｒ１の両端電圧を検出信号として出力する。つまり、抵抗Ｒ１はいわゆるシャント抵抗として機能する。
【００３８】
抵抗Ｒ１の抵抗値が小さいほど、抵抗Ｒ１における消費電力を低減することができる。この場合、抵抗Ｒ１の両端電圧は小さくなる。抵抗Ｒ１の両端電圧は電流の大きさに応じて、例えば０［Ｖ］〜十数［Ｖ］以下程度の範囲で変動する。そこで、図３に例示するように、電気装置１００には増幅器ＡＭＰ１が設けられていてもよい。増幅器ＡＭＰ１は検出用配線ＳＬ１，ＳＬ２を介して電流検出部ＣＤ１から検出信号を受け取る。具体的には、検出用配線ＳＬ１は抵抗Ｒ１の一端および増幅器ＡＭＰ１を互いに接続し、検出用配線ＳＬ２は抵抗Ｒ１の他端および増幅器ＡＭＰ１を互いに接続している。これにより、抵抗Ｒ１の両端電圧が検出信号として増幅器ＡＭＰ１に入力される。増幅器ＡＭＰ１は、入力された検出信号を増幅し、増幅した検出信号を、検出用配線ＳＬ３，ＳＬ４を介して制御部ＣＮＴ１へと出力する。
【００３９】
制御部ＣＮＴ１は検出用配線ＳＬ１〜ＳＬ４を介して検出信号を受け取る。検出用配線ＳＬ１〜ＳＬ４は検出信号を電流検出部ＣＤ１から制御部ＣＮＴ１へと伝達するための配線である、ともいえる。制御部ＣＮＴ１はこの検出信号に基づいて、パワーモジュールＩＰＭ１のスイッチング素子Ｓ１〜Ｓ６を制御するための制御信号Ｓを生成し、この制御信号Ｓを出力する。より具体的には、制御部ＣＮＴ１には、負荷Ｍ１に対する指令値（例えばモータの回転速度についての指令値）が外部から入力され、当該指令値と検出信号とに基づいて制御信号Ｓを生成する。このような制御信号Ｓの生成自体は公知の技術で実現でき、本願の本質ではないので、詳細な説明を省略する。
【００４０】
なおここでは、制御部ＣＮＴ１は、マイクロコンピュータと記憶装置を含んで構成される。マイクロコンピュータは、プログラムに記述された各処理ステップ（換言すれば手順）を実行する。上記記憶装置は、例えばＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)、書き換え可能な不揮発性メモリ(ＥＰＲＯＭ(Erasable Programmable ROM)等)などの各種記憶装置の１つ又は複数で構成可能である。当該記憶装置は、各種の情報やデータ等を格納し、またマイクロコンピュータが実行するプログラムを格納し、また、プログラムを実行するための作業領域を提供する。なお、マイクロコンピュータは、プログラムに記述された各処理ステップに対応する各種手段として機能するとも把握でき、あるいは、各処理ステップに対応する各種機能を実現するとも把握できる。また、制御部ＣＮＴ１はこれに限らず、制御部ＣＮＴ１によって実行される各種手順、あるいは実現される各種手段又は各種機能の一部又は全部をハードウェアで実現しても構わない。
【００４１】
図２を参照して、多層基板１の第１表面１ａには、パワーモジュールＩＰＭ１、電流検出部ＣＤ１、増幅器ＡＭＰ１および制御部ＣＮＴ１が実装され、コネクタＣＮ１，ＣＮ２は多層基板１の第２表面１ｂに実装されている。コネクタＣＮ１，ＣＮ２、パワーモジュールＩＰＭ１、電流検出部ＤＣ１、増幅器ＡＭＰ１および制御部ＣＮＴ１は、例えば表面実装部品である。これらの部品が表面実装部品であれば、これらは例えばリフロー半田付けによって多層基板１に実装される。
【００４２】
パワーモジュールＩＰＭ１の入力端子ＰＨ，ＰＬにそれぞれ接続される直流電源線ＬＨ，ＬＬは、外側配線層２１ａに形成される。直流電源線ＬＨ，ＬＬは多層基板１に形成されたスルーホール（不図示）を経由して外側配線層２１ａから外側配線層２１ｂへ延在して、外側配線層２１ｂにおいてコネクタＣＮ１に接続される。
【００４３】
図２では図示していないものの、パワーモジュールＩＰＭ１の出力端子Ｐｕ，Ｐｖ，Ｐｗにそれぞれ接続される出力線Ｌｕ，Ｌｖ，Ｌｗは、外側配線層２１ａに形成される。これらの出力線Ｌｕ，Ｌｖ，Ｌｗはそれぞれ多層基板１に形成されたスルーホール（不図示）を経由して外側配線層２１ａから外側配線層２１ｂへと延在して、外側配線層２１ｂにおいてコネクタＣＮ２に接続される。
【００４４】
検出用配線ＳＬ１は、図２に示すように、内側配線層２２ｂを経由して電流検出部ＤＣ１と増幅器ＡＭＰ１とを接続する。具体的には、検出用配線ＳＬ１は配線部５１〜５３を有している。配線部５１は外側配線層２１ａにおいて電流検出部ＣＤ１と接続されており、外側配線層２１ａから内側配線層２２ｂへ延在している。図２に例示するように、多層基板１には、外側配線層２１ａから内側配線層２２ｂへ延在するスルーホール４１が形成されており、配線部５１がこのスルーホール４１を介して外側配線層２１ａから内側配線層２２ｂへと延在している。
【００４５】
配線部５２は内側配線層２２ｂに形成されており、配線部５１に接続されている。配線部５３は配線部５２に接続されており、内側配線層２２ｂから外側配線層２１ａへと延在して、外側配線層２１ａにおいて増幅器ＡＭＰ１に接続される。図２に例示するように、多層基板１には、内側配線層２２ｂから外側配線層２１ａへと延在するスルーホール４２が形成されており、配線部５３はこのスルーホール４２を介して内側配線層２２ｂから外側配線層２１ａへと延在している。
【００４６】
検出用配線ＳＬ２も検出用配線ＳＬ１と同様である。即ち、検出用配線ＳＬ２も内側配線層２２ｂを経由して電流検出部ＣＤ１と増幅器ＡＭＰ１とを接続する。言い換えれば、検出用配線ＳＬ２も配線部５１〜５３と同様の配線部を有している。
【００４７】
このように検出用配線ＳＬ１，ＳＬ２が内側配線層２２ｂを経由することで、電流検出部ＣＤ１と増幅器ＡＭＰ１とを接続するために外側配線層２１ａにおいて必要な領域の面積を低減できる。したがって、検出用配線ＳＬ１，ＳＬ２を外側配線層２１ａのみに配置した基板に比して、多層基板１の面積を小さくすることができる。つまり、電気装置１００を小さいサイズで実現できる。
【００４８】
増幅器ＡＭＰ１と制御部ＣＮＴ１とを接続する検出用配線ＳＬ３，ＳＬ４は、外側配線層２１ａに形成される。
【００４９】
外側配線層２１ａと内側配線層２２ｂとの間に位置する内側配線層２２ａには、固定電位が印加される導体ＧＮＤ１が形成されている。この導体ＧＮＤ１は配線の一種であり、金属製の板状部材（例えば銅箔）をエッチングすることで形成される。固定電位には、接地電位を採用することができる。言い換えれば、導体ＧＮＤ１は接地され得る。導体ＧＮＤ１は線状のグランドパターンであってもよく、あるいは、板状のグランドプレーンであってもよい。
【００５０】
上述の例によれば、強電用の配線として、数百［Ｖ］程度の電圧が印加される直流電源線ＬＨ，ＬＬおよび出力線Ｌｕ，Ｌｖ，Ｌｗが例示される。直流電源線ＬＨ，ＬＬおよび出力線Ｌｕ，Ｌｖ，Ｌｗは外側配線層２１ａ，２１ｂにおいて配置され、内側配線層２２ａ，２２ｂでは配置されない。
【００５１】
弱電用の配線としては、例えば数［Ｖ］程度の電圧が印加される検出用配線ＳＬ１，ＳＬ２が例示される。図２の例では、検出用配線ＳＬ１，ＳＬ２は外側配線層２１ａおよび内側配線層２２ｂにおいて配置される。
【００５２】
弱電用の配線としては、検出用配線ＳＬ１，ＳＬ２の他、検出用配線ＳＬ３，ＳＬ４、および、制御部ＣＮＴ１または増幅器ＡＭＰ１の電源を供給するための配線（不図示）も例示できる。これらの配線に印加される電圧は十数［Ｖ］程度以下である。これらの配線は、適宜に外側配線層２１ａ，２１ｂおよび内側配線層２２ａ，２２ｂにおいて配置されてもよい。
【００５３】
内側配線層２２ｂには弱電用の配線のみが形成されるので、内側配線層２２ｂにおいて複数の配線（例えば検出用配線ＳＬ１，ＳＬ２）の相互間に印加される電圧は低い。よって、内側絶縁層３２ａの比較トラッキング指数が低くても、内側配線層２２ｂの配線の相互間において内側絶縁層３２ａにはトラッキングが生じにくい。
【００５４】
同様に、内側配線層２２ａにも弱電用の配線のみが形成されるので、内側配線層２２ａにおいて複数の配線の相互間に印加される電圧も低い。したがって、内側絶縁層３２ａの比較トラッキング指数が低くても、内側配線層２２ａの配線の相互間において内側絶縁層３２ａにもトラッキングは生じにくい。
【００５５】
以上のように、内側配線層２２ａ，２２ｂに弱電用の配線のみを形成することは、内側絶縁層３２ａの比較トラッキング指数が低く外側絶縁層３１ａ，３１ｂの比較トラッキング指数が高い多層基板１に適している。
【００５６】
なお内側配線層組２２がＮ（Ｎは３以上の整数）個の内側配線層を有している場合には、Ｎ個の内側配線層に弱電用の配線のみを配置すればよい。
【００５７】
＜配線間の隙間＞
多層基板１において、外側配線層２１ａに形成される複数の配線の間の隙間（パターン間の隙間）の最小値は、内側配線層２２ａ，２２ｂの各々に形成される配線の間の隙間（パターン間の距離）の最小値よりも小さくても構わない。例えば、外側配線層２１ａに形成される複数の配線の間の隙間の最小値は０．１５［ｍｍ］であり、内側配線層２２ａ，２２ｂの各々に形成される複数の配線の間の隙間の最小値は０．２５［ｍｍ］である。また外側配線層２１ａ，２１ｂの各々に形成される配線の幅の最小値は０．１５［ｍｍ］であり、内側配線層２２ａ，２２ｂの各々に形成される配線の幅の最小値は０．５［ｍｍ］である。外側配線層２１ｂについても同様である。
【００５８】
比較トラッキング指数が大きいほど誘電率は低くなる傾向があるので、外側絶縁層３１ａの誘電率は内側絶縁層３２ａよりも低い。よって、外側配線層２１ａに形成される複数の配線間の隙間が小さくても、当該配線の間のインピーダンスの低減を抑制することができる。外側配線層２１ｂも同様である。逆に言えば、内側絶縁層３２ａの誘電率が低くても、内側配線層２２ａ，２２ｂに形成される複数の配線の隙間を広くすることで、当該配線の間のインピーダンスの低減を抑制することができる。このような隙間の大小関係を採用することにより、外側配線層２１ａ，２１ｂおよび内側配線層２２ａ，２２ｂの各々の配線の相互間のノイズの伝搬を抑制することができる。
【００５９】
以上のように、外側配線層２１ａ，２１ｂの各々の配線の相互間の隙間の最小値を、内側配線層２２ａ，２２ｂの各々の配線の相互間の隙間の最小値の両方よりも小さくすることは、内側絶縁層３２ａの比較トラッキング指数が低く外側絶縁層３１ａ，３１ｂの比較トラッキング指数が高い多層基板１に適している。
【００６０】
なお内側配線層組２２がＮ個の内側配線層を有している場合には、外側配線層２１ａ，２１ｂの各々の配線の相互間の隙間の最小値を、Ｎ個の内側配線層の各々の配線の相互間の隙間の最小値のいずれよりも小さくする。
【００６１】
以上、実施の形態を説明したが、特許請求の範囲の趣旨および範囲から逸脱することなく、形態や詳細の多様な変更が可能なことが理解されるであろう。また上述の各種の実施例および変形例は相互に組み合わせることができる。
【符号の説明】
【００６２】
１  多層基板
２１ａ，２１ｂ  外側配線層
２２ａ，２２ｂ  内側配線層
３１ａ，３１ｂ  外側絶縁層
３２ａ  内側絶縁層
Ｄ１１  厚み方向
【図１】
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【図２】
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【図３】
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