(57)【要約】【課題】Ｓｉを含む絶縁膜へのＮｉの拡散を低減できる半導体デバイスの製造方法および半導体デバイスを提供する。【解決手段】半導体デバイスの製造方法は、半導体層上にＮｉ層及びＡｕ層を順に積層した電極を形成する第１工程と、３５０℃以上の温度にて熱処理しＡｕ層の表面の少なくとも一部にＮｉを析出させ、当該析出したＮｉを酸化してＮｉ酸化膜を形成する第２工程と、Ｎｉ酸化膜に接しＳｉを含む絶縁膜を形成する第３工程と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体層上にＮｉ層及びＡｕ層を順に積層した電極を形成する第１工程と、
前記電極を３５０℃以上の温度にて熱処理し前記Ａｕ層の表面の少なくとも一部にＮｉを析出させ、当該析出したＮｉを酸化してＮｉ酸化膜を形成する第２工程と、
前記Ｎｉ酸化膜に接しＳｉを含む絶縁膜を形成する第３工程と、
を含む、半導体デバイスの製造方法。
【請求項２】
前記第２工程は、酸素を含む雰囲気にて熱処理を行い、Ｎｉの析出と酸化とを同時に行う、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記雰囲気は窒素を主に含み、前記雰囲気における酸素濃度は２１％以下である、請求項２に記載の半導体デバイスの製造方法。
【請求項４】
前記第２工程は、前記熱処理を１５分以上行う、請求項１〜３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記第１工程の前に、減圧ＣＶＤ法及びプラズマＣＶＤ法の少なくとも一方を用いてＳｉＮ膜を前記半導体層上に形成する工程と、前記半導体層を露出させる開口を前記ＳｉＮ膜に形成する工程とを更に含み、
前記第１工程は、前記開口を覆う前記電極を形成する、請求項１〜４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記第３工程は、プラズマＣＶＤ法を用いて前記絶縁膜を形成する、請求項１〜５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
半導体層と、
前記半導体層と接触するＮｉ層及び前記Ｎｉ層上に設けられたＡｕ層を有し、前記Ａｕ層の表面の少なくとも一部にＮｉ酸化膜を有する電極と、
前記Ｎｉ酸化膜に接しＳｉを含む絶縁膜と、
を備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法および半導体デバイスに関する。
【背景技術】
【０００２】
特許文献１には、窒化物半導体からなる高移動度トランジスタ（ＨＥＭＴ）が記載されている。このＨＥＭＴは、窒化物半導体層の上に形成されたソース電極、ドレイン電極、及びゲート電極を備える。窒化物半導体層は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のいずれかを含む材料により形成された絶縁膜によって覆われている。ゲート電極は、絶縁膜に形成された開口を介して窒化物半導体層に接触している。ゲート電極は、窒化物半導体層に接するＮｉ層と、Ｎｉ層上に設けられたＡｕ層とを有する。
【０００３】
特許文献２には、バンドギャップの大きい半導体層と、該半導体層上に設けられたゲートとしてのショットキ電極とを備える半導体デバイスが記載されている。ショットキ電極は、半導体層に接する酸化ニッケル層を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１０３６４６号公報
【特許文献２】特表２０１３−５２９３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体デバイスにおいて、半導体層の上に該半導体層と接するショットキ電極が設けられる。例えばＨＥＭＴなどのトランジスタでは、ショットキ電極はゲートとして用いられる。ショットキ電極は、半導体層（特に、窒化物半導体層）との間に形成されるショットキ障壁を大きくする目的から、その半導体層と接する層にＮｉを有する場合がある。Ｎｉは反応性に乏しい高仕事関数金属の中でも下地との密着性が比較的良好であり、かつ大きなショットキ障壁を形成できるからである。また、Ｎｉ層の上には、厚いＡｕ層が設けられる。Ａｕは化学的に安定かつ大きな導電率（２．３μΩｃｍ）を有するため、ショットキ電極の抵抗値を低減できるからである。
【０００６】
しかしながら、半導体デバイスは、その製造プロセスの過程で高温（例えば３００℃以上）に晒される場合がある。半導体デバイスが高温に晒されると、Ｎｉ層からＡｕ層へＮｉが次第に拡散し、Ａｕ層の表面に達する。多くの場合、ショットキ電極の周囲にはＳｉを含む絶縁膜（例えばＳｉＮ膜）が設けられている。Ａｕ層の表面に達したＮｉは絶縁膜内に拡散し、絶縁膜のＳｉと結合しニッケルシリサイドを形成する。これにより、絶縁膜の絶縁性が低下する。絶縁性の低下は、半導体デバイスの耐圧性能の劣化をもたらす。また、ショットキ電極がトランジスタのゲート電極である場合には、ゲートリーク電極の増大をもたらす。このＮｉと絶縁膜内への拡散、ニッケルシリサイドの形成は、半導体デバイスの通常動作時にも進行する。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、Ｓｉを含む絶縁膜へのＮｉの拡散を低減できる半導体デバイスの製造方法および半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、一実施形態に係る半導体デバイスの製造方法は、半導体層上にＮｉ層及びＡｕ層を順に積層した電極を形成する第１工程と、この電極を３５０℃以上の温度にて熱処理しＡｕ層の表面の少なくとも一部にＮｉを析出させ、当該析出したＮｉを酸化してＮｉ酸化膜を形成する第２工程と、Ｎｉ酸化膜に接しＳｉを含む絶縁膜を形成する第３工程と、を含む。
【０００９】
一実施形態に係る半導体デバイスは、半導体層と、半導体層と接触するＮｉ層及びＮｉ層上に設けられたＡｕ層を有し、Ａｕ層の表面の少なくとも一部にＮｉ酸化膜を有する電極と、Ｎｉ酸化膜に接しＳｉを含む絶縁膜と、を備える。
【発明の効果】
【００１０】
本発明による半導体デバイスの製造方法および半導体デバイスによれば、Ｓｉを含む絶縁膜へのＮｉの拡散を低減できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、半導体デバイスの例として、高移動度トランジスタ（ＨＥＭＴ）の構成を示す断面図である。
【図２】図２は、ゲート電極２８を拡大して示す断面図である。
【図３】図３は、ＨＥＭＴ１の製造方法の各工程を示す断面図である。
【図４】図４は、ＨＥＭＴ１の製造方法の各工程を示す断面図である。
【図５】図５は、ＨＥＭＴ１の製造方法の各工程を示す断面図である。
【図６】図６は、従来のゲート電極２８Ａにおける問題点を説明するための模式図である。
【図７】図７は、Ａｕ層の内部における不純物金属の拡散係数のアレニウスプロット及びその活性化エネルギを示す図である。
【図８】図８は、リフトオフ直後からの経過に伴うＡｕ層２８２の抵抗増加率を示すグラフである。
【図９】図９（ａ）は、酸素を含む雰囲気中での熱処理を実施しない場合のゲートリーク電流Ｉｇｓｏとゲート・ソース間電圧Ｖｇｓとの関係を示すグラフである。図９（ｂ）は、酸素を含む雰囲気中での熱処理を実施した場合のゲートリーク電流Ｉｇｓｏとゲート・ソース間電圧Ｖｇｓとの関係を示すグラフである。
【発明を実施するための形態】
【００１２】
［本発明の実施形態の詳細］
本発明の実施形態に係る半導体デバイスの製造方法および半導体デバイスの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１３】
図１は、本実施形態に係る半導体デバイスの例として、高移動度トランジスタ（ＨＥＭＴ）の構成を示す断面図である。図１に示すように、本実施形態のＨＥＭＴ１は、基板１０と、複数の窒化物半導体層を含み基板１０上に設けられた半導体積層部２０（半導体層）とを備える。基板１０は、例えば（０００１）面を有するＳｉＣ基板であり、半導体積層部２０の積層方向は例えば［０００１］方向である。半導体積層部２０は、基板１０側から順に形成される核生成層１２、チャネル層１４、バリア層１６、およびキャップ層１８を含む。核生成層１２は、チャネル層１４に対するシード層として機能する。核生成層１２は例えばＡｌＮ層であり、その厚さは例えば５ｎｍ〜２０ｎｍの範囲内である。チャネル層１４は、核生成層１２上にエピタキシャル成長した半導体層であって、電子走行層として機能する。チャネル層１４は、例えばアンドープＧａＮ層である。チャネル層１４の厚さは例えば５００ｎｍである。
【００１４】
バリア層１６は、チャネル層１４上にエピタキシャル成長した半導体層であって、電子供給層として機能する。バリア層１６は、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、若しくはＩｎＡｌＧａＮ層である。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６がＡｌＧａＮ層である場合、そのＡｌ組成は例えば０．１５以上０．３５以下である。バリア層１６の導電型は、ｎ型若しくはアンドープである。バリア層１６とチャネル層１４とは互いに接してもよく、バリア層１６とチャネル層１４との間に図示しないスペーサ層が介在してもよい。バリア層１６の厚さは、例えば５ｎｍ〜３０ｎｍの範囲内である。バリア層１６とチャネル層１４との間にはその格子定数の違いから歪みが生じ、これにより、バリア層１６とチャネル層１４との界面近傍であってチャネル層１４側の領域にピエゾ電荷に由来する二次元電子ガス（２ＤＥＧ）が生じ、チャネル領域が形成される。
【００１５】
キャップ層１８は、バリア層１６上にエピタキシャル成長した半導体層である。キャップ層１８は、例えばＧａＮ層である。キャップ層１８の厚さは、例えば５ｎｍである。キャップ層１８の導電型は、例えばｎ型である。
【００１６】
ＨＥＭＴ１は、ＳｉＮパッシベーション膜２６を更に備える。ＳｉＮパッシベーション膜２６の厚さは例えば１０〜１００ｎｍである。ＳｉＮパッシベーション膜２６は、ソース開口２６ａ、ドレイン開口２６ｂ、及びゲート開口２６ｃを有する。これらの開口２６ａ〜２６ｃでは、ＳｉＮパッシベーション膜２６から半導体積層部２０が露出する。具体的に、ソース開口２６ａ及びドレイン開口２６ｂにおいては、キャップ層１８が除去されてバリア層１６が露出する。ゲート開口２６ｃにおいてはキャップ層１８が露出する。
【００１７】
ＨＥＭＴ１は、ソース電極２２、ドレイン電極２４、及びゲート電極２８を更に備える。ソース電極２２及びドレイン電極２４は、基板１０の面に沿って順に並んでいる。ソース電極２２は、ＳｉＮパッシベーション膜２６のソース開口２６ａを覆っており、ソース開口２６ａを介してバリア層１６とオーミック接触を形成している。ドレイン電極２４は、ＳｉＮパッシベーション膜２６のドレイン開口２６ｂを覆っており、ドレイン開口２６ｂを介してバリア層１６とオーミック接触を形成している。ソース電極２２及びドレイン電極２４は、半導体積層部２０側から順に設けられたチタン（Ｔｉ）層およびアルミニウム（Ａｌ）層を熱処理（アロイ）することにより形成される。熱処理前におけるＴｉ層の厚さは例えば３０ｎｍであり、Ａｌ層の厚さは例えば３００ｎｍである。なお、Ｔｉ層に代えてＴａ層が設けられてもよい。
【００１８】
ゲート電極２８は、半導体積層部２０上においてソース電極２２とドレイン電極２４との間に設けられている。図２は、ゲート電極２８を拡大して示す断面図である。図２に示すように、ゲート電極２８は、ＳｉＮパッシベーション膜２６のゲート開口２６ｃを覆っており、ゲート開口２６ｃを介してキャップ層１８とショットキ接触を形成している。ゲート電極２８は、半導体積層部２０側から順に設けられたニッケル（Ｎｉ）層２８１、金（Ａｕ）層２８２およびタンタル（Ｔａ）層２８３を有する。Ｎｉ層２８１の厚さは例えば２０〜１００ｎｍの範囲内であり、一実施例では６０ｎｍである。Ａｕ層２８２の厚さは例えば３５０〜８００ｎｍの範囲内であり、一実施例では３５０ｎｍである。Ｔａ層２８３の厚さは例えば１０ｎｍである。
【００１９】
ゲート電極２８は、ゲート開口２６ｃ内およびその上に形成された部分と、該部分の側方に形成されＳｉＮパッシベーション膜２６上に乗り上げた部分とを有する。ＳｉＮパッシベーション膜２６上におけるゲート電極２８の一対の側面２８ａ，２８ｂはＳｉＮパッシベーション膜２６の上面に対して傾斜しており、半導体積層部２０から離れるほど互いに近づく。従って、ゲート開口２６ｃ内に形成された部分を除くゲート電極２８の断面形状は、略台形状となっている。
【００２０】
Ｎｉ層２８１は、ゲート開口２６ｃ内の半導体積層部２０上からゲート開口２６ｃの側面を経てＳｉＮパッシベーション膜２６上に乗り上げている。Ａｕ層２８２は、ゲート開口２６ｃ内からＳｉＮパッシベーション膜２６上にわたってＮｉ層２８１上に設けられ、Ｎｉ層２８１と接している。ゲート電極２８の一対の側面２８ａ，２８ｂは主にＡｕ層２８２によって構成されている。Ｔａ層２８３は、台形状のゲート電極２８の上面を構成しているが、一対の側面２８ａ，２８ｂには形成されていない。
【００２１】
Ｎｉ層２８１のＮｉ原子は、Ａｕ層２８２の内部において全体的に拡散している。Ａｕ層２８２の表面の少なくとも一部（本実施形態では、一対の側面２８ａ，２８ｂにおけるＡｕ層２８２の表面）には、析出したＮｉ原子が酸素原子Ｏと結合してＮｉ酸化物を構成している。これにより、一対の側面２８ａ，２８ｂにおけるＡｕ層２８２の表面には、Ｎｉ酸化膜２８４が生じている。Ｎｉ酸化膜２８４は、Ｔａ層２８３及びＮｉ層２８１から露出したＡｕ層２８２の表面の全て（或いは一部）を覆っている。Ｎｉ酸化膜２８４の厚さは、例えば５〜１０ｎｍの範囲内である。
【００２２】
ＨＥＭＴ１は、絶縁膜３０を更に備える。図２に示すように、絶縁膜３０はゲート電極２８を覆う保護膜であり、Ｎｉ酸化膜２８４に接している。絶縁膜３０は、Ｓｉを含む絶縁性材料からなり、一例ではＳｉＮ膜、ＳｉＯ２膜、或いはＳｉＯＮ膜である。絶縁膜３０の膜厚は例えば４００ｎｍであり、さらに２００ｎｍ程度までの薄層化が可能である。図１に示すように、絶縁膜３０は開口３０ａ，３０ｂを有しており、開口３０ａからはソース電極２２が露出し、開口３０ｂからはドレイン電極２４が露出する。開口３０ａにはソース電極２２と接続される図示しない配線が設けられ、開口３０ｂにはドレイン電極２３と接続される図示しない配線が設けられる。
【００２３】
続いて、図３〜図５を参照して、ＨＥＭＴ１の製造方法の一例について説明する。図３の（ａ）に示すように、有機金属気相成長（ＭＯＣＶＤ）法を用いて、複数の窒化物半導体層を含む半導体積層部２０を基板１０上に成長する。具体的には、まず、核生成層１２を基板１０上に成長する。核生成層１２がＡｌＮ層である場合、原料ガスは例えばＴＭＡ（トリメチルアルミニウム）及びＮＨ３（アンモニア）であり、成長温度は例えば１１００℃である。次に、核生成層１２上にチャネル層１４を成長する。チャネル層１４がＧａＮ層である場合、原料ガスは例えばＴＭＧ（トリメチルガリウム）及びＮＨ３であり、成長温度は例えば１０５０℃である。続いて、チャネル層１４上にバリア層１６を成長する。バリア層１６がＡｌＧａＮ層である場合、原料ガスは例えばＴＭＡ、ＴＭＧ及びＮＨ３であり、成長温度は例えば１０５０℃である。続いて、バリア層１６上にキャップ層１８を成長する。キャップ層１８がＧａＮ層である場合、原料ガスは例えばＴＭＧ及びＮＨ３であり、成長温度は例えば１０５０℃である。
【００２４】
続いて、図３の（ｂ）に示すように、半導体積層部２０の上面に接するＳｉＮパッシベーション膜２６を、減圧ＣＶＤ法及びプラズマＣＶＤの少なくとも一方を用いて成膜する。減圧ＣＶＤ法を用いる場合、成膜温度は例えば６００〜８５０℃の範囲内であり、成長圧力は例えば１０〜５０Ｐａの範囲内である。減圧ＣＶＤ法により形成されるＳｉＮパッシベーション膜２６は、プラズマＣＶＤにより形成される場合と比較して緻密な固い膜となる。減圧ＣＶＤ法によりＳｉＮパッシベーション膜２６の一部（下層部）を形成した後、プラズマＣＶＤによりＳｉＮパッシベーション膜２６の残部（上層部）を形成してもよい。減圧ＣＶＤ法により形成する時の原料ガスとしては、アンモニアガス及びジクロロシラン（ＳｉＨ２Ｃｌ２）を用いる。その後、図３の（ｃ）に示すように、ＳｉＮパッシベーション膜２６にソース開口２６ａおよびドレイン開口２６ｂを形成する。ソース開口２６ａおよびドレイン開口２６ｂは、ソース開口２６ａおよびドレイン開口２６ｂそれぞれに対応する開口を有するレジストマスクをＳｉＮパッシベーション膜２６上に形成し、該レジストマスクを介してＳｉＮパッシベーション膜２６をエッチングすることによって形成される。エッチングは、例えばフッ素（Ｆ）原子を含む反応性ガスを用いた反応性イオンエッチング（ＲＩＥ）である。その後、開口２６ａ，２６ｂ内のキャップ層１８をエッチングしてバリア層１６を露出させたのち、図４の（ａ）に示すように、リソグラフィー及びリフトオフ技術を用いて、開口２６ａ，２６ｂをそれぞれ覆うソース電極２２及びドレイン電極２４を蒸着により形成する。その後、温度を５００℃以上とした熱処理による合金化を行う。
【００２５】
続いて、図４の（ｂ）に示すように、ＳｉＮパッシベーション膜２６にゲート開口２６ｃを形成する。ゲート開口２６ｃに対応する開口を有するレジストマスクをＳｉＮパッシベーション膜２６上に形成し、該レジストマスクを介してＳｉＮパッシベーション膜２６をエッチングすることによってゲート開口２６ｃを形成する。エッチングは、例えばＦ原子を含む反応性ガスを用いたＲＩＥである。この後、レジストマスクを除去する。
【００２６】
続いて、図４の（ｃ）に示すように、ＳｉＮパッシベーション膜２６上にレジスト５１を塗布する。リソグラフィー技術により、レジスト５１の開口５１ａをゲート開口２６ｃ上に形成する。レジスト５１に形成する開口５１ａは、ゲート開口２６ｃよりも広い。また、開口５１ａは、庇部分５１ｂを有する。開口５１ａ内では、ゲート開口２６ｃ内においてキャップ層１８が露出し、ゲート開口２６ｃの周囲に位置するＳｉＮパッシベーション膜２６が露出する。
【００２７】
続いて、図５の（ａ）に示すように、ゲート開口２６ｃを介してキャップ層１８に接触するゲート電極２８を、蒸着法を用いて形成する（本実施形態における第１工程）。具体的には、Ｎｉ層２８１、Ａｕ層２８２、及びＴａ層２８３をこの順に蒸着する。このとき、ゲート電極２８の断面形状は台形状となり、Ｔａ層２８３は台形の上面に堆積する。従って、Ａｕ層２８２は台形の一対の側面から露出する。レジスト５１上に堆積した金属２９は、レジスト５１とともに除去される（リフトオフ）。
【００２８】
続いて、図５の（ｂ）に示すように、ゲート電極２８の周囲を酸素ガス（Ｏ２）を含む雰囲気とした状態で、熱処理炉５３にてゲート電極２８の熱処理を行う（本実施形態における第２工程）。熱処理の温度は例えば３５０℃以上４２０℃以下であり、一実施例では３５０℃である。また、熱処理の時間は例えば１５分以上３０分以下であり、一実施例では１５分である。ゲート電極２８の周囲の雰囲気は窒素（Ｎ２）を主に含み、該雰囲気における酸素濃度は２１％以下であってもよい。一例では、ゲート電極２８の周囲の雰囲気は大気である。
【００２９】
この工程で、Ｎｉ層２８１を構成するＮｉ原子の一部がＡｕ層２８２内に徐々に拡散し、一定時間後にＡｕ層２８２の全体にＮｉ原子が分布する。そして、Ａｕ層２８２内に拡散したＮｉ原子の一部はＡｕ層２８２の露出した表面に到達し、該表面に析出する。このとき、析出したＮｉ原子はＯ２ガスと反応して酸化し、Ｎｉ酸化膜２８４をＡｕ層２８２の表面上に形成する。このように、本実施形態では、Ｎｉの析出と酸化とが同時に行われる。この時、ソース電極２２、ドレイン電極２４は実質的に影響を受けない。これらの合金化が、Ｎｉの拡散及び酸化の温度よりも十分に高い温度で行われているためである。
【００３０】
続いて、図５の（ｃ）に示すように、ＳｉＮパッシベーション膜２６上に例えばプラズマＣＶＤ法により絶縁膜３０を形成し、この絶縁膜３０によりゲート電極２８を覆う（本実施形態における第３工程）。このとき、絶縁膜３０はＮｉ酸化膜２８４に接する。原料ガスとしては、アンモニアガス及びモノシランを用いる。その後、例えばフッ素系ガスを用いた反応性イオンエッチングにより絶縁膜３０に開口３０ａ，３０ｂを形成し、ソース電極２２およびドレイン電極２４を露出させる。以上の工程を経て、ＨＥＭＴ１が作製される。
【００３１】
以上の構成を備える本実施形態のＨＥＭＴ１及びその製造方法によって得られる効果について、従来の課題とともに説明する。図６は、従来のゲート電極２８Ａにおける問題点を説明するための模式図である。ゲート電極２８Ａは、Ｎｉ層２８１、Ａｕ層２８２、及びＴａ層２８３の積層構造を有する。この場合、動作中の発熱などに起因する半導体デバイスの温度上昇によって、Ｎｉ層２８１からＡｕ層２８２へＮｉが次第に拡散し（図中の矢印を参照）、最終的にＡｕ層２８２の表面に達する。多くの場合、ゲート電極２８Ａの周囲にはＳｉを含む絶縁膜（例えばＳｉＮ膜）３０が設けられている。Ａｕ層２８２の表面に達したＮｉは絶縁膜３０内に拡散し、Ａｕ層２８２に隣接する絶縁膜３０内の領域３１において絶縁膜３０のＳｉとともにシリサイドを形成する。これにより、絶縁膜３０の絶縁性が低下する。絶縁膜３０の絶縁性の低下は、ゲートリーク電極の増大、及び耐圧性能の劣化をもたらす。
【００３２】
ここで、Ｎｉ層２８１のＮｉが拡散し易い理由について説明する。上述したように、ゲート電極２８は、ゲート開口２６ｃを覆い、ゲート開口２６ｃ内において半導体積層部２０（本実施形態ではキャップ層１８）上に堆積した部分と、ゲート開口２６ｃ外においてＳｉＮパッシベーション膜２６上に堆積した部分とを含む。このようにゲート電極２８がＳｉＮパッシベーション膜２６に乗り上げる構造は、ゲート端部（ＳｉＮパッシベーション膜２６、ゲート電極２８、及び半導体積層部２０の３つが相互に接する箇所）の電界緩和の観点から重要である。
【００３３】
図７は、Ａｕ層の内部における種々の金属の拡散係数のアレニウスプロット及びその活性化エネルギを示す図である。図７において、実線で示されるグラフは、バルク拡散すなわち結晶粒内の格子点に存在するＡｕと置換するタイプの拡散、あるいはＡｕ格子間の拡散を示す。また、点線で示されるグラフは、結晶粒界での拡散（グレイン境界上の拡散）を示す。バルク拡散の場合、拡散係数は小さい。一方、結晶粒界ではＡｕの密度が疎であるため拡散係数は大きい。この図から明らかなように、Ｎｉについて粒界拡散とバルク拡散の拡散係数を比較すると、前者が圧倒的に大きい。Ａｕ中のＮｉ拡散は粒界拡散のみで決定されるとみなされる。そして、その拡散係数は、３５０℃でも有意な値、すなわち、３５０℃でもＮｉのＡｕ中の拡散、特に粒界拡散を十分に生じ得、Ａｕ表面に到達しやすい。従って、例えば３５０℃といった温度であっても、ＮｉはＡｕの粒界に沿ってＡｕ層の表面に到達し易い。
【００３４】
なお、このような課題を解決するための方法として、例えば、Ａｕ層２８２の蒸着時に基板１０を加熱してＡｕの粒径を拡大化・高配向化し、Ａｕのグレインサイズを大きくすることが考えられる。しかしながら、ゲート電極２８は、レジストを用いたリフトオフプロセスによって形成される（図５の（ａ）を参照）。従ってレジストが形成された基板１０をグレインサイズを大きくするまでの温度（数百度）に加熱することは実質不可能である。また、Ａｕ層２８２の露出表面を高融点金属により覆うことによって、Ａｕ層２８２からＳｉＮパッシベーション膜２６へのＮｉの拡散を防ぐことも考えられる。しかしながら、その場合、高融点金属はゲート金属の形成とは別の工程（別のリソグラフィー工程）を経て行う必要があり、製造上の負荷が大きい。なお、本実施形態では高融点金属としてＴａ層２８３を形成しているが、Ｔａ層２８３はＡｕ層の蒸着による形成と連続して形成することができる。
【００３５】
上記の課題に対し、本実施形態では、ゲート電極２８を形成した後、３５０℃以上の温度にて熱処理を行うことによりＡｕ層２８２の表面にＮｉを析出させ、析出したＮｉを酸化してＮｉ酸化膜２８４を形成する（図５の（ｂ）を参照）。Ｎｉ酸化物（ＮｉＯ）はＮｉシリサイドよりも化学的に安定であるため、Ａｕ層２８２の表面に析出したＮｉ酸化膜２８４は、絶縁膜中のＳｉとの結合（Ｎｉシリサイドの形成）が阻害される。また、Ｎｉ酸化膜２８４の形成は単にゲート電極２８を熱処理するという簡便な方法であり、一切フォトリソグラフィー工程を経る必要がない。
【００３６】
ここで、図５の（ｂ）に示された熱処理の好適な温度について説明する。図８は、リフトオフ直後からの経過に伴うＡｕ層２８２の抵抗増加率を示すグラフである。図８において、横軸はリフトオフ後の各工程を示し、縦軸は抵抗増加率（単位：％）を示す。なお、抵抗増加率０％は、高純度Ａｕの抵抗値を基準（０％）とする。図８に示すように、ゲート電極２８形成後の熱処理（３５０℃、１５分）によって、Ａｕ層２８２の抵抗値は０％から９％近く増加する。抵抗値の増加は、Ｎｉの拡散を意味する。その後、絶縁膜３０としてのＳｉＮ膜の一部を形成する際に温度を３００℃とするが、その温度ではＡｕ層２８２の抵抗値は殆ど増加しない。これは、Ｎｉが殆ど拡散していないことを意味する。このことから、Ａｕ層２８２内にＮｉを十分に拡散させてＡｕ層２８２の表面にＮｉを到達させるために、好適な熱処理温度は３５０℃以上であることがわかる。
【００３７】
また、本実施形態のように、熱処理工程（図５の（ｂ））において、酸素を含む雰囲気にて熱処理を行うことにより、Ｎｉの析出と酸化とを同時に行ってもよい。これにより、少ない工程数でＮｉ酸化膜２８４を形成することができる。この場合、該雰囲気は窒素（Ｎ２）を主に含み、酸素濃度は２１％以下であってもよい。このような酸素濃度であってもＮｉの酸化が可能なので、例えば大気を用いて簡便にＮｉ酸化膜２８４を形成することができる。
【００３８】
また、本実施形態のように、熱処理を１５分以上行ってもよい。これにより、Ａｕ層２８２の表面にＮｉを十分に析出させることができる。
【００３９】
また、本実施形態のように、ゲート電極２８を形成する工程の前に、減圧ＣＶＤ法及びプラズマＣＶＤ法の少なくとも一方を用いてＳｉＮパッシベーション膜２６を半導体積層部２０上に形成する工程（図３の（ｂ））と、半導体積層部２０を露出させる開口２６ａをＳｉＮパッシベーション膜２６に形成する工程（図４の（ｂ））とを更に行い、開口２６ａを覆うゲート電極２８を形成してもよい。また、ＨＥＭＴ１は、半導体積層部２０上に設けられたＳｉＮパッシベーション膜２６を備え、ＳｉＮパッシベーション膜２６は半導体積層部２０を露出する開口２６ａを有し、ゲート電極２８は開口２６ａを覆う。この場合、ＳｉＮパッシベーション膜２６上に堆積したＮｉ層２８１の部分（結晶性が劣る部分、グレインサイズが小さい部分）においてＮｉがＡｕ層２８２内に容易に拡散する。従って、上述した効果を奏するＮｉ酸化膜２８４が特に有効となる。
【００４０】
また、本実施形態のように、プラズマＣＶＤ法を用いて絶縁膜３０を形成してもよい。プラズマＣＶＤにより形成された絶縁膜３０では、内部の結晶構造が比較的疎であるため、結晶粒界を通じてＡｕ層２８２からのＮｉが拡散し易い。従って、上述した効果を奏するＮｉ酸化膜２８４が特に有効となる。
【００４１】
（実施例）
続いて、上記実施形態の一実施例について説明する。この実施例では、図３〜図４に示された各工程の後、ゲート電極２８として、厚さ６０ｎｍのＮｉ層２８１と、厚さ３５０ｎｍのＡｕ層２８２と、厚さ１０ｎｍのＴａ層２８３とを順に蒸着した。その後、酸素を含む雰囲気中で３５０℃／１５分の熱処理を実施することにより、Ｎｉ層２８１のＮｉをＡｕ層２８２の側面に析出させ酸化させた。その後、基板温度を３００℃として絶縁膜３０をプラズマＣＶＤにより形成した。また、比較のため、同様の構成を有するゲート電極を形成したのち、酸素を含む雰囲気中での熱処理を実施せずに絶縁膜３０をプラズマＣＶＤにより形成した。
【００４２】
図９（ａ）及び図９（ｂ）は、ゲートリーク電流Ｉｇｓｏとゲート・ソース間電圧Ｖｇｓとの関係を示すグラフである。図９（ａ）は酸素を含む雰囲気中での熱処理を実施しない場合のグラフであり、図９（ｂ）は酸素を含む雰囲気中での熱処理を実施した場合のグラフである。また、図中の右の数値は、４２０℃での累積放置時間（単位：ｈｏｕｒ）を示す。但し、０は作製直後を表す。図９（ａ）に示すように、酸素を含む雰囲気中での熱処理を実施しない場合、ゲートリーク電流は１．０×１０−３（Ａ／ｍｍ）といった大きな値まで上昇している。これに対し、図９（ｂ）に示すように、酸素を含む雰囲気中での熱処理を実施した場合、ゲートリーク電流は１．０×１０−７（Ａ／ｍｍ）といった小さな値に抑えられている。このように、上述した実施形態によれば、Ｎｉ酸化膜２８４をＡｕ層２８２の側面に形成することによって、ゲートリーク電流を効果的に低減することができる。
【００４３】
本発明による半導体デバイスの製造方法および半導体デバイスは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態では、酸素を含む雰囲気での熱処理によってＮｉを酸化しＮｉ酸化膜２８４を形成しているが、Ｎｉを酸化する方法はこれに限られない。例えば、アッシング、ＵＶ−Ｏ３処理等によりＮｉを酸化してもよい。但し、酸素を含む雰囲気での熱処理が最も簡便である。また、上記実施形態ではＨＥＭＴのゲート電極に本発明を適用しているが、本発明は、ＨＥＭＴ以外のトランジスタのゲート電極、或いはトランジスタ以外の半導体デバイス（特に、窒化物半導体デバイス）のショットキ電極にも適用可能である。
【符号の説明】
【００４４】
１…ＨＥＭＴ、１０…基板、１２…核生成層、１４…チャネル層、１６…バリア層、１８…キャップ層、２０…半導体積層部、２２…ソース電極、２３…ドレイン電極、２４…ドレイン電極、２６…ＳｉＮパッシベーション膜、２６ａ…ソース開口、２６ｂ…ドレイン開口、２６ｃ…ゲート開口、２８，２８Ａ…ゲート電極、２８ａ，２８ｂ…側面、２９…金属、３０…絶縁膜、３０ａ，３０ｂ…開口、３１…領域、５１…レジスト、５１ａ…開口、５１ｂ…庇部分、５３…熱処理炉、２８１…Ｎｉ層、２８２…Ａｕ層、２８３…Ｔａ層、２８４…Ｎｉ酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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