(57)【要約】【課題】小規模かつ省電力で安定した定電圧を生成する。【解決手段】定電圧生成回路１００は、ＰＭＯＳＦＥＴ２１を駆動するドライバ１１の下側駆動電圧としてＶＲＥＧＢ（＝ＰＶＩＮ−Ｖｚ）を生成する定電圧生成部１１０を有する。定電圧生成部１１０は、ＰＭＯＳＦＥＴ２１のオン時に期間Ｔｂだけ自身の駆動電流Ｉｄｒｖを増やすことでＶＲＥＧＢのシンク能力を一時的に高める機能を持つ。定電圧生成部１１０は、ソースがＶＲＥＧＢに接続されてドレインがＰＧＮＤに接続されたＰＭＯＳＦＥＴ１１１と、ＰＶＩＮとＰＭＯＳＦＥＴ１１１のゲートとの間に接続された定電圧設定部１１２と、ＰＶＩＮとＰＭＯＳＦＥＴ１１１のソースとの間に接続された負荷１１３と、ＰＭＯＳＦＥＴ１１１のゲートから電流Ｉ１を引き抜く電流源１１５と、ＰＭＯＳＦＥＴ１１１のゲートから期間Ｔｂだけ電流Ｉ２を引き抜く電流源１１６と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源電圧の入力端に接続されたＰＭＯＳＦＥＴを駆動するドライバの下側駆動電圧として前記電源電圧を所定値だけ引き下げた定電圧を生成する定電圧生成部を有し、
前記定電圧生成部は、前記ＰＭＯＳＦＥＴのオン時に所定のブースト期間だけ自身の駆動電流を増やすことにより前記定電圧の出力端から電流を引き抜く能力を一時的に高める機能を備えていることを特徴とする定電圧生成回路。
【請求項２】
前記定電圧生成部は、
ソースが前記定電圧の出力端に接続されてドレインが接地端に接続された第１ＰＭＯＳＦＥＴと、
前記電源電圧の入力端と前記第１ＰＭＯＳＦＥＴのゲートとの間に接続された定電圧設定部と、
前記電源電圧の入力端と前記第１ＰＭＯＳＦＥＴのソースとの間に接続された負荷と、
前記第１ＰＭＯＳＦＥＴのゲートから第１電流を引き抜く第１電流源と、
前記第１ＰＭＯＳＦＥＴのゲートから前記ブースト期間だけ第２電流を引き抜く第２電流源と、
を含むことを特徴とする請求項１に記載の定電圧生成回路。
【請求項３】
前記定電圧設定部は、
第１端が前記電源電圧の入力端に接続されたクランプ回路と、
ソースが前記クランプ回路の第２端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続された第２ＰＭＯＳＦＥＴと、
を含むことを特徴とする請求項２に記載の定電圧生成回路。
【請求項４】
前記負荷は、ドレインが前記電源電圧の入力端に接続されてソースが前記第１ＰＭＯＳＦＥＴのソースに接続されてゲートが前記クランプ回路の第２端に接続されたＮＭＯＳＦＥＴであることを特徴とする請求項３に記載の定電圧生成回路。
【請求項５】
前記クランプ回路は、第１端をカソードとして第２端をアノードとするツェナーダイオードであることを特徴とする請求項３または請求項４に記載の定電圧生成回路。
【請求項６】
前記定電圧生成部は、前記電源電圧の入力端と前記定電圧の出力端との間に接続されたキャパシタを含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の定電圧生成回路。
【請求項７】
前記電源電圧が第１閾値電圧よりも低くなったときに前記定電圧の出力端を接地端に短絡する減電対策部をさらに有することを特徴とする請求項１〜請求項６のいずれか一項に記載の定電圧生成回路。
【請求項８】
前記減電対策部は、前記電源電圧が前記第１閾値電圧よりも高い第２閾値電圧よりも高くなったときに前記定電圧の出力端を接地端から開放すること特徴とする請求項７に記載の定電圧生成回路。
【請求項９】
電源電圧の入力端に接続されたＰＭＯＳＦＥＴを駆動するドライバと、
前記ドライバの下側駆動電圧として前記電源電圧を所定値だけ引き下げた定電圧を生成する請求項１〜請求項８のいずれか一項に記載の定電圧生成回路と、
を有することを特徴とする駆動回路。
【請求項１０】
前記電源電圧の入力端と前記定電圧の出力端との間に接続されたクランパをさらに有することを特徴とする請求項９に記載の駆動回路。
【請求項１１】
電源電圧の入力端に接続されたＰＭＯＳＦＥＴを含む出力回路と、
前記電源電圧から所望の出力電圧が得られるように前記出力回路を駆動する請求項９または請求項１０に記載の駆動回路と、
を有することを特徴とするスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧生成回路に関する。
【背景技術】
【０００２】
従来より、高耐圧（例えば７Ｖ耐圧以上）のスイッチング電源には、出力回路のＰＭＯＳＦＥＴを駆動するドライバの下側駆動電圧を生成する手段として、電源電圧ＰＶＩＮを所定値だけ引き下げた定電圧ＶＲＥＧＢ（例えばＰＶＩＮ−５Ｖ）を生成する定電圧生成回路が設けられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の定電圧生成回路では、ＰＭＯＳＦＥＴのフルスイッチングに伴う定電圧ＶＲＥＧＢの揺れを抑えるために、その回路規模や駆動電流が増大していた。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、小規模かつ省電力で安定した定電圧を生成することのできる定電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている定電圧生成回路は、電源電圧の入力端に接続されたＰＭＯＳＦＥＴを駆動するドライバの下側駆動電圧として前記電源電圧を所定値だけ引き下げた定電圧を生成する定電圧生成部を有し、前記定電圧生成部は、前記ＰＭＯＳＦＥＴのオン時に所定のブースト期間だけ自身の駆動電流を増やすことにより前記定電圧の出力端から電流を引き抜く能力を一時的に高める機能を備えた構成（第１の構成）とされている。
【０００８】
なお、第１の構成から成る定電圧生成回路において、前記定電圧生成部は、ソースが前記定電圧の出力端に接続されてドレインが接地端に接続された第１ＰＭＯＳＦＥＴと、前記電源電圧の入力端と前記第１ＰＭＯＳＦＥＴのゲートとの間に接続された定電圧設定部と、前記電源電圧の入力端と前記第１ＰＭＯＳＦＥＴのソースの間に接続された負荷と、前記第１ＰＭＯＳＦＥＴのゲートから第１電流を引き抜く第１電流源と、前記第１ＰＭＯＳＦＥＴのゲートから前記ブースト期間だけ第２電流を引き抜く第２電流源と、を含む構成（第２の構成）にするとよい。
【０００９】
また、第２の構成から成る定電圧生成回路において、前記定電圧設定部は、第１端が前記電源電圧の入力端に接続されたクランプ回路と、ソースが前記クランプ回路の第２端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続された第２ＰＭＯＳＦＥＴと、を含む構成（第３の構成）にするとよい。
【００１０】
また、第３の構成から成る定電圧生成回路において、前記負荷は、ドレインが前記電源電圧の入力端に接続されてソースが前記第１ＰＭＯＳＦＥＴのソースに接続されてゲートが前記クランプ回路の第２端に接続されたＮＭＯＳＦＥＴである構成（第４の構成）にするとよい。
【００１１】
また、第３または第４の構成から成る定電圧生成回路において、前記クランプ回路は、第１端をカソードとして第２端をアノードとするツェナーダイオードである構成（第５の構成）にするとよい。
【００１２】
また、第１〜第５いずれかの構成から成る定電圧生成回路において、前記定電圧生成部は、前記電源電圧の入力端と前記定電圧の出力端との間に接続されたキャパシタを含む構成（第６の構成）にするとよい。
【００１３】
また、第１〜第６いずれかの構成から成る定電圧生成回路は、前記電源電圧が第１閾値電圧よりも低くなったときに前記定電圧の出力端を接地端に短絡する減電対策部をさらに有する構成（第７の構成）にするとよい。
【００１４】
また、第７の構成から成る定電圧生成回路において、前記減電対策部は、前記電源電圧が前記第１閾値電圧よりも高い第２閾値電圧よりも高くなったときに前記定電圧の出力端を接地端から開放する構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されている駆動回路は、電源電圧の入力端に接続されたＰＭＯＳＦＥＴを駆動するドライバと、上記第１〜第８いずれかの構成により前記ドライバの下側駆動電圧として前記電源電圧を所定値だけ引き下げた定電圧を生成する定電圧生成回路と、を有する構成（第９の構成）とされている。
【００１６】
なお、上記第９の構成から成る駆動回路は、前記電源電圧の入力端と前記定電圧の出力端との間に接続されたクランパをさらに有する構成（第１０の構成）にするとよい。
【００１７】
また、本明細書中に開示されているスイッチング電源は、電源電圧の入力端に接続されたＰＭＯＳＦＥＴを含む出力回路と、上記第９または第１０の構成により前記電源電圧から所望の出力電圧が得られるように前記出力回路を駆動する駆動回路とを有する構成（第１１の構成）とされている。
【発明の効果】
【００１８】
本明細書中に開示されている発明によれば、小規模かつ省電力で安定した定電圧を生成することのできる定電圧生成回路を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】スイッチング電源の全体構成を示す図
【図２】定電圧生成回路の第１実施形態を示す図
【図３】駆動電流ブースト動作の一例を示す図
【図４】定電圧生成回路の第２実施形態を示す図
【図５】減電対策動作の一例を示す図
【図６】マルチフェイズ型スイッチング電源への適用例を示す図
【図７】第２電流源の第１変形例を示す図
【図８】第２電流源の第２変形例を示す図
【図９】スイッチング電源の一変形例を示す図
【発明を実施するための形態】
【００２０】
＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、駆動回路１０と出力回路２０を含む。
【００２１】
駆動回路１０は、電源電圧ＰＶＩＮから所望の出力電圧ＶＯＵＴが得られるように出力回路２０を駆動する主体であり、上側ドライバ１１と、下側ドライバ１２と、コントローラ１３と、定電圧生成回路１００と、を含む。
【００２２】
上側ドライバ１１は、電源電圧ＰＶＩＮ（＝上側駆動電圧に相当）と定電圧ＶＲＥＧＢ（＝下側駆動電圧に相当）の供給を受けて動作し、コントローラ１３から入力される上側制御信号Ｓ１に応じて上側ゲート信号Ｇ１を生成する。
【００２３】
下側ドライバ１２は、定電圧ＶＲＥＧＤ（＝上側駆動電圧に相当）と接地電圧ＰＧＮＤ（＝下側駆動電圧に相当）の供給を受けて動作し、コントローラ１３から入力される下側制御信号Ｓ２に応じて下側ゲート信号Ｇ２を生成する。定電圧ＶＲＥＧＤとしては、例えば、電源依存性や温度依存性の比較的小さいバンドギャップ基準電圧を用いるとよい。
【００２４】
コントローラ１３は、出力回路２０から帰還入力される出力電圧ＶＯＵＴ（またはその分圧電圧）が所望の目標値となるように、上側制御信号Ｓ１及び下側制御信号Ｓ２を生成することにより、出力回路２０の出力帰還制御を行う。なお、出力帰還方式については、ＰＷＭ［pulse width modulation］方式やＰＦＭ［pulse frequency modulation］方式などの周知技術を適用すればよいので、詳細な説明は割愛する。
【００２５】
定電圧生成回路１００は、上側ドライバ１１の下側駆動電圧として、電源電圧ＰＶＩＮを所定値だけ引き下げた定電圧ＶＲＥＧＢを生成する。なお、本図の例では、定電圧ＶＲＥＧＢの供給先として、上側ドライバ１１のみを挙げたが、定電圧ＶＲＥＧＢは、その他の回路ブロック（上側アナログ回路や上側ロジック回路など）に供給しても構わない。
【００２６】
出力回路２０は、電源電圧ＰＶＩＮを降圧して出力電圧ＶＯＵＴを生成する降圧型スイッチング出力段であり、ＰＭＯＳＦＥＴ２１（出力トランジスタに相当）と、ＮＭＯＳＦＥＴ２２（同期整流トランジスタに相当）と、コイル２３と、キャパシタ２４を含む。
【００２７】
ＰＭＯＳＦＥＴ２１のソースは、入力電圧ＰＶＩＮの入力端に接続されている。ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２それぞれのドレインは、いずれも、コイル２３の第１端に接続されている。ＮＭＯＳＦＥＴ２２のソースは、接地端ＰＧＮＤに接続されている。コイル２３の第２端とキャパシタ２４の第１端は、いずれも、出力電圧ＶＯＵＴの出力端に接続されている。キャパシタ２４の第２端は、接地端ＰＧＮＤに接続されている。
【００２８】
ＰＭＯＳＦＥＴ２１は、そのゲートに入力される上側ゲート信号Ｇ１に応じてオン／オフされる。より具体的に述べると、ＰＭＯＳＦＥＴ２１は、上側ゲート信号Ｇ１がローレベル（＝ＶＲＥＧＢ）であるときにオンし、上側ゲート信号Ｇ１がハイレベル（＝ＰＶＩＮ）であるときにオフする。なお、比較的高い電源電圧ＰＶＩＮの入力を受け付ける必要がある場合、ＰＭＯＳＦＥＴ２１としては、高耐圧（例えば４０Ｖ耐圧）のＰＤＭＯＳＦＥＴ［P-channel type double-diffused MOSFET］）を用いることが望ましい。
【００２９】
ＮＭＯＳＦＥＴ２２は、そのゲートに入力される下側ゲート信号Ｇ２に応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴ２２は、下側ゲート信号Ｇ２がハイレベル（＝ＶＲＥＧＤ）であるときにオンし、下側ゲート信号Ｇ２がローレベル（＝ＰＧＮＤ）であるときにオフする。
【００３０】
なお、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２は、駆動回路１０によって相補的に駆動されるスイッチ素子である。本明細書中における「相補的」とは、それぞれのオン／オフ状態が完全に逆転している場合のほか、貫通電流を防止するために両トランジスタの同時オフ期間（いわゆるデッドタイム）が設けられている場合も含んでいる。
【００３１】
コイル２３及びキャパシタ２４は、ＰＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２との接続ノードに現れる矩形波状のスイッチ電圧ＳＷを整流ないし平滑することにより、出力電圧ＶＯＵＴを生成する整流平滑部として機能する。
【００３２】
＜定電圧生成回路（第１実施形態）＞
図２は、定電圧生成回路１００（及びその周辺回路）の第１実施形態を示す図である。本図で示したように、本実施形態の定電圧生成回路１００は、電源電圧ＰＶＩＮから定電圧ＶＲＥＧＢを生成し、これを上側ドライバ１１（特にインバータ段１１ａの後段に接続されるレベルシフタ１１ｂ）に供給するための手段として、定電圧生成部１１０を含む。
【００３３】
なお、定電圧生成部１１０は、ＰＭＯＳＦＥＴ２１のオン時（望ましくはオン直前、以下同様）に、所定のブースト期間Ｔｂだけ自身の駆動電流Ｉｄｒｖを増やすことにより、定電圧ＶＲＥＧＢの出力端から電流を引き抜く能力（＝電流シンク能力）を一時的に高める機能を備えている。以下では、図面を参照しながら、定電圧生成部１１０の構成及び動作について詳細に説明する。
【００３４】
本図で示すように、定電圧生成部１１０は、ＰＭＯＳＦＥＴ１１１（第１ＰＭＯＳＦＥＴに相当）と、定電圧設定部１１２と、ＮＭＯＳＦＥＴ１１３と、キャパシタ１１４と、第１電流源１１５と、第２電流源１１６と、を含む。
【００３５】
ＰＭＯＳＦＥＴ１１１のソースは、定電圧ＶＲＥＧＢの出力端に接続されている。ＰＭＯＳＦＥＴ１１１のドレインは、接地端ＰＧＮＤに接続されている。
【００３６】
定電圧設定部１１２は、ツェナーダイオード１１２ａ（＝クランプ回路の一例に相当）とＰＭＯＳＦＥＴ１１２ｂ（第２ＰＭＯＳＦＥＴに相当）を含み、定電圧ＶＲＥＧＢの電圧値を設定する。ツェナーダイオード１１２ａのカソードは、電源電圧ＰＶＩＮの入力端に接続されている。ツェナーダイオード１１２ａのアノードは、ＰＭＯＳＦＥＴ１１２ｂのソースに接続されている。ＰＭＯＳＦＥＴ１１２ｂのゲート及びドレインは、いずれもＰＭＯＳＦＥＴ１１１のゲートに接続されている。
【００３７】
ここで、ツェナーダイオード１１２ａのアノードに現れるノード電圧Ｖ１は、電源電圧ＰＶＩＮよりもツェナーダイオード１１２ａの降伏電圧Ｖｚ（例えばＶｚ＝５．２Ｖ）だけ低い電圧値（＝ＰＶＩＮ−Ｖｚ）となる。
【００３８】
また、ＰＭＯＳＦＥＴ１１１のゲートに現れるノード電圧Ｖ２は、ノード電圧Ｖ１よりもＰＭＯＳＦＥＴ１１２ｂのゲート・ソース間電圧Ｖｇｓ１だけさらに低い電圧値（＝ＰＶＩＮ−Ｖｚ−Ｖｇｓ１）となる。
【００３９】
一方、ＰＭＯＳＦＥＴ１１１のソースから引き出される定電圧ＶＲＥＧＢは、ノード電圧Ｖ２よりもＰＭＯＳＦＥＴ１１１のゲート・ソース間電圧Ｖｇｓ２だけ高い電圧値（＝ＰＶＩＮ−Ｖｚ−Ｖｇｓ１＋Ｖｇｓ２）となる。
【００４０】
従って、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２が互いに等しくなるように、ＰＭＯＳＦＥＴ１１１及び１１２ｂを形成しておけば、ＶＲＥＧＢ＝ＰＶＩＮ−Ｖｚとなる。
【００４１】
本図では、定電圧設定部１１２に含まれるクランプ回路として、ツェナーダイオード１１２ａを例に挙げたが、クランプ回路の構成は何らこれに限定されるものではなく、ＰＮ接合ダイオードなど、その他の素子や回路を用いても構わない。
【００４２】
なお、ＮＭＯＳＦＥＴ１１３のドレインは、電源電圧ＰＶＩＮの入力端に接続されている。また、ＮＭＯＳＦＥＴ１１３のソースは、ＰＭＯＳＦＥＴ１１１のソースに接続されている。一方、ＮＭＯＳＦＥＴ１１３のゲートは、ツェナーダイオード１１２ａのアノードに接続されている。
【００４３】
このようにして接続されたＮＭＯＳＦＥＴ１１３のオン抵抗値は、ノード電圧Ｖ１と定電圧ＶＲＥＧＢとの差分値（＝Ｖ１−ＶＲＥＧＢ）に応じて変動するので、ＶＲＥＧＢ＝Ｖ１（＝ＰＶＩＮ−Ｖｚ）となるように、定電圧ＶＲＥＧＢの出力帰還制御が掛かる。従って、定電圧ＶＲＥＧＢを安定的に出力することが可能となる。
【００４４】
ただし、上記の出力帰還制御が不要であれば、ＮＭＯＳＦＥＴ１１３に代えて、抵抗や電流源などの負荷を接続しても構わない。
【００４５】
キャパシタ１１４は、電源電圧ＰＶＩＮの入力端と定電圧ＶＲＥＧＢの出力端との間に接続されている。このようなキャパシタ１１４を設けることにより、定電圧ＶＲＥＧＢが平滑化されるので、定電圧ＶＲＥＧＢを安定的に出力することが可能となる。
【００４６】
また、定電圧生成回路１００の後段には、電源電圧ＰＶＩＮの入力端と定電圧ＶＲＥＧＢの出力端との間に接続されるクランパ１４を設けることが望ましい。なお、本図で示すように、クランパ１４は、ツェナーダイオード１４ａとＰＭＯＳＦＥＴ１４ｂを用いて形成することができる。ツェナーダイオード１４ａのカソードは、電源電圧ＰＶＩＮの入力端に接続されている。ツェナーダイオード１４ａのアノードは、ＰＭＯＳＦＥＴ１４ｂのソースに接続されている。ＰＭＯＳＦＥＴ１４ｂのゲート及びドレインは、いずれも定電圧ＶＲＥＧＢの出力端に接続されている。このようなクランパ１４を設けることにより、定電圧ＶＲＥＧＢが所定の上限値以下に制限されるので、定電圧ＶＲＥＧＢを安定的に出力することが可能となる。
【００４７】
第１電流源１１５は、ＰＭＯＳＦＥＴ１１１のゲートと接地端ＤＧＮＤとの間に接続されており、ＰＭＯＳＦＥＴ１１１のゲートから電流Ｉ１（例えば１μＡ）を引き抜く。
【００４８】
第２電流源１１６は、電流源１１６ａと、ＮＭＯＳＦＥＴ１１６ｂと、パルス生成部１１６ｃと、を含み、ＰＭＯＳＦＥＴ１１１のゲートから所定のブースト期間Ｔｂだけ電流Ｉ２（例えば７０μＡ）を引き抜く。
【００４９】
電流源１１６ａは、ＰＭＯＳＦＥＴ１１１のゲートとＮＭＯＳＦＥＴ１１６ｂのドレインとの間に接続されている。ＮＭＯＳＦＥＴ１１６ｂのソースは、接地端ＤＧＮＤに接続されている。パルス生成部１１６ｃは、上側制御信号Ｓ１に応じてＮＭＯＳＦＥＴ１１６ｂのゲート信号Ｓ２を生成する。ＮＭＯＳＦＥＴ１１６ｂは、ゲート信号Ｓ２がハイレベルであるときにオンし、ゲート信号Ｓ２がローレベルであるときにオフする。
【００５０】
図３は、第２電流源１１６を用いた駆動電流ブースト動作の一例を示す図であり、上から順に、上側制御信号Ｓ１、ゲート信号Ｓ２、並びに、駆動電流Ｉｄｒｖ（＝ＰＭＯＳＦＥＴ１１１のゲートから引き抜かれる電流）が描写されている。
【００５１】
本図で示したように、ゲート信号Ｓ２は、上側制御信号Ｓ１がローレベル（＝ＰＭＯＳＦＥＴ２１をオンするための論理レベル）に立ち下がってから、所定のブースト期間Ｔｂだけハイレベルとなる。このとき、ＮＭＯＳＦＥＴ１１６ｂがオンして、ＰＭＯＳＦＥＴ１１１のゲートから電流Ｉ２が引き込まれる。従って、駆動電流Ｉｄｒｖに着目すると、ブースト期間Ｔｂでは、Ｉｄｒｖ＝Ｉ１＋Ｉ２となり、ブースト期間Ｔｂ以外では、Ｉｄｒｖ＝Ｉ１となる。すなわち、ＰＭＯＳＦＥＴ２１のオン時には、所定のブースト期間Ｔｂだけ駆動電流Ｉｄｒｖが増強される。以下では、その技術的意義について詳述する。
【００５２】
ＰＭＯＳＦＥＴ２１のオン時には、上側ゲート信号Ｇ１をハイレベル（＝ＰＶＩＮ）からローレベル（＝ＶＲＥＧＢ）まで引き下げる必要がある。このとき、ＰＭＯＳＦＥＴ２１のゲートに付随する寄生キャパシタ（不図示）の電荷を引き抜く速度が遅いと、定電圧ＶＲＥＧＢが揺れてしまうので、ドライバ１１の安定動作を阻害する要因となり得る。
【００５３】
上記した定電圧ＶＲＥＧＢの揺れを防止するためには、ＰＭＯＳＦＥＴ１１１のゲートをローインピーダンスとして、その電流シンク能力を高めておくことが望ましい。しかしながら、ＰＭＯＳＦＥＴ１１１のゲートをローインピーダンスとするためには、大きな駆動電流Ｉｄｒｖ（数十μＡ）が必要であり、これを定常的に流すと、定電圧生成回路１００の消費電力が増大してしまう。
【００５４】
そこで、定電圧生成部１１０は、定常時（＝ブースト期間Ｔｂ以外）には、必要最小限の電流Ｉ１のみを駆動電流Ｉｄｒｖとして流す一方、ＰＭＯＳＦＥＴ２１のオン時には、所定のブースト期間Ｔｂだけ、電流Ｉ１に電流Ｉ２を足し合わせて駆動電流Ｉｄｒｖを増強する機能を備えている。
【００５５】
このような駆動電流ブースト動作によれば、ＰＭＯＳＦＥＴ２１をオンするときだけ、ＰＭＯＳＦＥＴ１１１の電流シンク能力を一時的に高めることができる。従って、ＰＭＯＳＦＥＴ２１のオン時には、そのゲートに付随する寄生キャパシタの電荷を引き抜く速度が瞬間的に上がるので、定電圧ＶＲＥＧＢの揺れを効果的に防止することが可能となる。
【００５６】
また、定常時には、僅かな駆動電流Ｉｄｒｖしか流れないので、定電圧生成回路１００の省電力化が可能となり、延いては、スイッチング電源１の高効率化にも寄与することが可能となる。
【００５７】
さらに、先出の図２からも明らかなように、定電圧生成回路１００は、極めて少数の回路素子で構成することができる。従って、従来の回路構成と比べて大幅な小面積化（１／５以下）を実現することも可能となる。
【００５８】
なお、本実施形態では、ＰＭＯＳＦＥＴ２１のオン時に必ず駆動電流ブースト動作を行う構成を例に挙げたが、例えば、スイッチング電源１に接続される負荷の状態を検出し、軽負荷時には駆動電流ブースト動作を禁止する構成としても構わない。
【００５９】
＜定電圧生成回路（第２実施形態）＞
図４は、定電圧生成回路１００の第２実施形態を示す図である。本実施形態の定電圧生成回路１００は、先の第１実施形態（図２）をベースとしつつ、さらに、減電対策部１２０を含む点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことにより重複した説明を割愛し、以下では、第２実施形態の特徴部分について、重点的な説明を行う。
【００６０】
電源電圧ＰＶＩＮが下がると、定電圧ＶＲＥＧＢ（＝ＰＶＩＮ−Ｖｚ）も下がるので、ＰＭＯＳＦＥＴ２１のオン時に印加されるゲート・ソース間電圧Ｖｇｓ（＝ＰＶＩＮ−ＶＲＥＧＢ）が低下していく。例えば、ＰＶＩＮ＝３Ｖのときには、Ｖｇｓ＜＜３Ｖとなるので、ＰＭＯＳＦＥＴ２１のオン抵抗値が増大して、スイッチング電源１の効率が悪くなる。また、最悪の場合には、ＰＭＯＳＦＥＴ２１をオンすることができなくなり、スイッチング電源１の動作自体に支障を来すようになる。
【００６１】
減電対策部１２０は、このような問題を解消するために導入された回路部であり、電流源１２１と、ＮＭＯＳＦＥＴ１２２〜１２６と、ＰＭＯＳＦＥＴ１２７と、インバータ１２８ａ〜１２８ｃと、を含む。
【００６２】
電流源１２１の第１端は、定電圧ＶＲＥＧＤの入力端に接続されている。電流源１２１の第２端（＝内部信号Ｓａの印加端に相当）は、ＮＭＯＳＦＥＴ１２２のドレインとインバータ１２８ａの入力端にそれぞれ接続されている。ＮＭＯＳＦＥＴ１２２のソース（＝ノード電圧Ｖ３の印加端に相当）は、ＮＭＯＳＦＥＴ１２３及び１２４それぞれのドレインに接続されている。ＮＭＯＳＦＥＴ１２３及び１２４それぞれのソースは、いずれも接地端ＤＧＮＤに接続されている。ＮＭＯＳＦＥＴ１２２及び１２３それぞれのゲートは、いずれもノード電圧Ｖ１の印加端（＝ツェナーダイオード１１２ａのアノード）に接続されている。インバータ１２８ａの出力端（＝内部信号Ｓｂの印加端に相当）は、ＮＭＯＳＦＥＴ１２４のゲートとインバータ１２８ｂの入力端に接続されている。
【００６３】
インバータ１２８ｂの出力端は、インバータ１２８ｃの入力端に接続されている。インバータ１２８ｃの出力端（＝内部信号Ｓｃの印加端に相当）は、ＰＭＯＳＦＥＴ１２７及びＮＭＯＳＦＥＴ１２５それぞれのゲートに接続されている。ＰＭＯＳＦＥＴ１２７のソースは、定電圧ＶＲＥＧＤの入力端に接続されている。ＰＭＯＳＦＥＴ１２７及びＮＭＯＳＦＥＴ１２５それぞれのドレインは、いずれもＮＭＯＳＦＥＴ１２６のゲート（＝内部信号Ｓｄの印加端に相当）に接続されている。ＮＭＯＳＦＥＴ１２５及び１２６それぞれのソースは、いずれも接地端ＰＧＮＤに接続されている。ＮＭＯＳＦＥＴ１２６のドレインは、定電圧ＶＲＥＧＢの出力端に接続されている。
【００６４】
なお、減電対策部１２０では、電源電圧ＰＶＩＮの急峻変動時にも破壊しないように、素子耐圧などの適切な設計が求められる。
【００６５】
また、減電対策部１２０を正しく動作させるためには、定電圧生成回路１００に供給される諸電圧のうち、定電圧ＶＲＥＧＤを最初に投入し、かつ、最後に落とす必要がある。
【００６６】
図５は、減電対策部１２０による減電対策動作の一例を示す図である。なお、本図上段には、電源電圧ＰＶＩＮ（実線）、ノード電圧Ｖ１（小破線）、及び、定電圧ＶＲＥＧＢ（大破線）がそれぞれ描写されている。一方、本図下段には、内部信号Ｓａ〜Ｓｄがそれぞれ描写されている。
【００６７】
時刻ｔ１以前には、電源電圧ＰＶＩＮが閾値電圧Ｖｔｈ１（例えば７Ｖ）よりも高いので、ＮＭＯＳＦＥＴ１２２がオンしている。従って、内部信号Ｓａがローレベルとなり、内部信号Ｓｂ及びＳｃがいずれもハイレベルとなるので、内部信号Ｓｄがローレベルとなる。その結果、ＮＭＯＳＦＥＴ１２６がオフして、定電圧ＶＲＥＧＢの出力端が接地端ＰＧＮＤから開放されるので、定電圧ＶＲＥＧＢがノード電圧Ｖ１（＝ＰＶＩＮ−Ｖｚ）とほぼ同値になる。
【００６８】
その後、電源電圧ＰＶＩＮが低下し、時刻ｔ１において、電源電圧ＰＶＩＮが閾値電圧Ｖｔｈ１よりも低くなると、ＮＭＯＳＦＥＴ１２２がオフする。従って、内部信号Ｓａがハイレベルとなり、内部信号Ｓｂ及びＳｃがいずれもローレベルとなるので、内部信号Ｓｄがハイレベルとなる。その結果、ＮＭＯＳＦＥＴ１２５がオンして、定電圧ＶＲＥＧＢの出力端が接地端ＰＧＮＤと短絡されるので、定電圧ＶＲＥＧＢが強制的にゼロ値まで引き下げられる。
【００６９】
このような減電対策動作により、電源電圧ＰＶＩＮが低下したときでも、ＰＭＯＳＦＥＴ２１のオン時に印加されるゲート・ソース間電圧Ｖｇｓを確保することができるので、スイッチング電源１の効率低下や動作不良を防止することが可能となる。すなわち、減電対策部１２０を導入することにより、定電圧生成回路１００のワイドレンジ化（＝より幅広い電源電圧ＰＶＩＮの入力に対応すること）が可能となる。
【００７０】
なお、ＮＭＯＳＦＥＴ１２２は、そのゲート・ソース間電圧（＝Ｖ１−Ｖ３）がオンスレッショルド電圧Ｖｔｈよりも低くなったときにオフする。ここで、時刻ｔ１以前には、内部信号Ｓｂがハイレベルなので、ＮＭＯＳＦＥＴ１２４がオンしている。従って、ノード電圧Ｖ３は、電流源１２１で生成される定電流の電流値Ｉ（例えば０．５μＡ）と、ＮＭＯＳＦＥＴ１２３及び１２４それぞれのオン抵抗値Ｒ１及びＲ２に応じた電圧値（＝Ｉ×｛Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）｝）となる。これを鑑みると、上記の閾値電圧Ｖｔｈ１は、次の（１）式で表すことができる。
【００７１】
Ｖｔｈ１＝Ｉ×｛Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）｝＋Ｖｔｈ＋Ｖｚ  …  （１）
【００７２】
その後、電源電圧ＰＶＩＮが上昇に転じ、時刻ｔ２において、電源電圧ＰＶＩＮが閾値電圧Ｖｔｈ２（＞Ｖｔｈ１）よりも低くなると、ＮＭＯＳＦＥＴ１２２がオンする。従って、内部信号Ｓａがローレベルとなり、内部信号Ｓｂ及びＳｃがいずれもハイレベルとなるので、内部信号Ｓｄが再びローレベルとなる。その結果、ＮＭＯＳＦＥＴ１２６がオフして、定電圧ＶＲＥＧＢの出力端が接地端ＰＧＮＤから開放されるので、定電圧ＶＲＥＧＢがノード電圧Ｖ１（＝ＰＶＩＮ−Ｖｚ）とほぼ同値まで引き上げられる。
【００７３】
なお、ＮＭＯＳＦＥＴ１２２は、そのゲート・ソース間電圧（＝Ｖ１−Ｖ３）がオンスレッショルド電圧Ｖｔｈより高くなったときにオフする。ここで、時刻ｔ１〜ｔ２には、内部信号Ｓｂがローレベルなので、ＮＭＯＳＦＥＴ１２４がオフしている。従って、ノード電圧Ｖ３は、電流源１２１で生成される定電流の電流値Ｉと、ＮＭＯＳＦＥＴ１２３のオン抵抗値Ｒ１に応じた電圧値（＝Ｉ×Ｒ１）となる。これを鑑みると、上記の閾値電圧Ｖｔｈ２は、次の（２）式で表すことができる。
【００７４】
Ｖｔｈ２＝Ｉ×Ｒ１＋Ｖｔｈ＋Ｖｚ  …  （２）
【００７５】
すなわち、閾値電圧Ｖｔｈ２は、ＮＭＯＳＦＥＴ１２４がオフしたことに伴い、閾値電圧Ｖｔｈ１よりも高い電圧値となる。このように、減電対策動作にヒステリシス特性を持たせることにより、電源電圧ＰＶＩＮが閾値電圧Ｖｔｈ１またはＶｔｈ２の近傍で変動したとしても、ＮＭＯＳＦＥＴ１２６のオン／オフが過度に繰り返されることはない。従って、適切な減電対策動作を実現することが可能となる。
【００７６】
＜多相スイッチング電源＞
図６は、多相スイッチング電源への適用例を示す図である。本図で示すように、出力回路２０の出力トランジスタとして、互いに並列接続されたｎ相（ただしｎ≧２，本図ではｎ＝２）のＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙが用いられている場合には、駆動回路１０にｎ相の上側ドライバ１１Ｘ及び１１Ｙを設ける必要がある。
【００７７】
上側ドライバ１１Ｘは、上側制御信号Ｓ１Ｘに応じてＰＭＯＳＦＥＴ２１Ｘのゲート信号Ｇ１Ｘを生成する。同様に、上側ドライバ１１Ｙは、上側制御信号Ｓ１Ｙに応じてＰＭＯＳＦＥＴ２１Ｙのゲート信号Ｇ１Ｙを生成する。
【００７８】
なお、定電圧生成回路１００で生成される定電圧ＶＲＥＧＢは、上側ドライバ１１Ｘ及び１１Ｙそれぞれの下側駆動電圧として共通に用いることができる。従って、定電圧生成回路１００は、駆動回路１０に一つだけ設けておけば足りる。
【００７９】
ここで、定電圧生成回路１００では、例えば、上側制御信号Ｓ１Ｘ及びＳ１Ｙの双方に応じて、ＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙそれぞれのオン毎に、先述の駆動電流ブースト動作（図３を参照）を行うことが望ましい。以下では、このような動作を実現するための回路構成（特に、第２電流源１１６の変形例）について具体的に説明する。
【００８０】
図７は、第２電流源１１６の第１変形例を示す図である。本変形例の第２電流源１１６では、単一のパルス生成部１１６ｃに対して、上側制御信号Ｓ１Ｘ及びＳ１Ｙがそれぞれ入力されている。
【００８１】
パルス生成部１１６ｃは、上側制御信号Ｓ１ＸまたはＳ１Ｙがローレベル（＝ＰＭＯＳＦＥＴ２１Ｘまたは２１Ｙをオンするための論理レベル）に立ち下がってから、所定のブースト期間Ｔｂだけゲート信号Ｓ２をハイレベルとする。
【００８２】
このような回路構成とすることにより、ＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙそれぞれのオン毎に、先述の駆動電流ブースト動作（図３を参照）を実施することが可能となる。
【００８３】
なお、本図では、ＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙの駆動位相が異なる場合を想定し、上側制御信号Ｓ１Ｘ及びＳ１Ｙの双方をパルス生成部１１６ｃに入力する例を挙げたが、ＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙの駆動位相が同一である場合には、上側制御信号Ｓ１Ｘ及びＳ１Ｙのうち、いずれか一方のみをパルス生成部１１６ｃに入力すれば足りる。
【００８４】
図８は、第２電流源１１６の第２変形例を示す図である。本変形例の第２電流源１１６では、上側制御信号Ｓ１Ｘ及びＳ１Ｙ毎に、それぞれ、ＮＭＯＳＦＥＴ１１６ｂＸ及びパルス生成部１１６ｃＸと、ＮＭＯＳＦＥＴ１１６ｂＹ及びパルス生成部１１６ｃＹが並列的に設けられている。
【００８５】
パルス生成部１１６ｃＸは、上側制御信号Ｓ１Ｘに応じてＮＭＯＳＦＥＴ１１６ｂＸのゲート信号Ｓ２Ｘを生成する。ＮＭＯＳＦＥＴ１１６ｂＸは、ゲート信号Ｓ２Ｘがハイレベルであるときにオンし、ゲート信号Ｓ２Ｘがローレベルであるときにオフする。
【００８６】
パルス生成部１１６ｃＹは、上側制御信号Ｓ１Ｙに応じてＮＭＯＳＦＥＴ１１６ｂＹのゲート信号Ｓ２Ｙを生成する。ＮＭＯＳＦＥＴ１１６ｂＹは、ゲート信号Ｓ２Ｙがハイレベルであるときにオンし、ゲート信号Ｓ２Ｙがローレベルであるときにオフする。
【００８７】
このような回路構成とすることにより、先の第１変形例（図７）と同様、ＰＭＯＳＦＥＴ２１Ｘ及び２１Ｙそれぞれのオン毎に、先述の駆動電流ブースト動作（図３を参照）を実施することが可能となる。
【００８８】
＜スイッチング電源（変形例）＞
図９は、スイッチング電源１の一変形例を示す図である。本図で示すように、本変形例のスイッチング電源１では、出力回路２０の整流素子がＮＭＯＳＦＥＴ２２（同期整流トランジスタ）から整流ダイオード２５に変更されている。このように、出力回路２０の整流方式については、同期整流方式に限らず、ダイオード整流方式を採用しても構わない。
【００８９】
＜その他の変形例＞
なお、上記の実施形態では、スイッチング電源への適用例を挙げたが、定電圧生成回路の適用対象は、何らこれに限定されるものではなく、上側スイッチとしてＰＭＯＳＦＥＴを用いる負荷駆動装置などにも広く適用することが可能である。
【００９０】
このように、本明細書中に開示されている種々の技術的特徴については、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で、任意の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９１】
本明細書中に開示されている定電圧生成回路は、ＰＭＯＳＦＥＴを駆動するドライバの下側駆動電圧を生成する手段として、好適に利用することが可能である。
【符号の説明】
【００９２】
１    スイッチング電源
１０    駆動回路
１１、１１Ｘ、１１Ｙ    上側ドライバ
１１ａ    インバータ段
１１ｂ    レベルシフタ
１２    下側ドライバ
１３    コントローラ
１４    クランパ
１４ａ    ツェナーダイオード
１４ｂ    ＰＭＯＳＦＥＴ
２０    出力回路
２１、２１Ｘ、２１Ｙ    ＰＭＯＳＦＥＴ（出力トランジスタ）
２２    ＮＭＯＳＦＥＴ（同期整流トランジスタ）
２３    コイル
２４    キャパシタ
２５    整流ダイオード
１００    定電圧生成回路
１１０    定電圧生成部
１１１    ＰＭＯＳＦＥＴ
１１２    定電圧設定部
１１２ａ    ツェナーダイオード（クランプ回路）
１１２ｂ    ＰＭＯＳＦＥＴ
１１３    ＮＭＯＳＦＥＴ（負荷）
１１４    キャパシタ
１１５    第１電流源
１１６    第２電流源
１１６ａ    電流源
１１６ｂ、１１６ｂＸ、１１６ｂＹ    ＮＭＯＳＦＥＴ
１１６ｃ、１１６ｃＸ、１１６ｃＹ    パルス生成部
１２０    減電対策部
１２１    電流源
１２２〜１２６    ＮＭＯＳＦＥＴ
１２７    ＰＭＯＳＦＥＴ
１２８ａ〜１２８ｃ    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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