(57)【要約】【課題】基板の上面にソース領域を備え、基板の裏面にドレイン領域を備えたＭＯＳＦＥＴを含む炭化ケイ素半導体装置において、貫通転位である結晶欠陥の有無を判別する試験に要する時間を短縮し、炭化ケイ素半導体装置の製造コストを低減する。【解決手段】ゲート・ソース間に負電圧印加部４７から負電圧を印加し、ドレイン・ソース間に正電圧印加部４８から１ｋＶ以上、定格電圧以下の正電圧を印加し、そのような電圧印加を行いながら、電流計４５、４６を用いてゲート電流およびドレイン電流を測定する。【選択図】図１５
2019216202.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）炭化ケイ素を含むｎ型の半導体基板を準備する工程、
（ｂ）前記半導体基板の上面に形成されたｐ型の第１半導体領域と、
前記第１半導体領域の上面に形成されたｎ型のソース領域と、
前記半導体基板の下面に形成されたｎ型のドレイン領域と、
前記ソース領域と隣接する前記第１半導体領域の前記上面上に絶縁膜を介して形成されたゲート電極と、
を有する電界効果トランジスタを形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板を個片化して、半導体チップを複数得る工程、
（ｄ）前記半導体チップをプリント基板に実装することで、半導体チップ実装基板を形成する工程、
（ｅ）前記半導体チップ実装基板をケースに封入することで、パワーモジュールを形成する工程、
（ｆ）前記電界効果トランジスタに対し、結晶欠陥の有無を判別する試験を行う工程、
を有し、
前記（ｂ）工程から前記（ｅ）工程の間、または、前記（ｅ）工程の後に前記（ｆ）工程を行い、
前記（ｆ）工程では、前記ゲート電極と前記ソース領域と間に、前記ソース領域側が高電圧側となる第１電圧を印加し、前記ドレイン領域と前記ソース領域との間に、前記ドレイン領域側が高電圧側となる第２電圧を印加し、前記ゲート電極を流れる電流を測定し、
前記第２電圧は、１ｋＶ以上、定格電圧以下である、炭化ケイ素半導体装置の製造方法。
【請求項２】
請求項１記載の炭化ケイ素半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の温度が１５０〜２００℃の状態で前記試験を行う、炭化ケイ素半導体装置の製造方法。
【請求項３】
請求項１記載の炭化ケイ素半導体装置の製造方法において、
前記第１電圧の絶対値は、５〜３５Ｖである、炭化ケイ素半導体装置の製造方法。
【請求項４】
請求項２記載の炭化ケイ素半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の温度が保証最高温度以下の状態で前記試験を行う、炭化ケイ素半導体装置の製造方法。
【請求項５】
請求項３記載の炭化ケイ素半導体装置の製造方法において、
前記第１電圧の絶対値は、絶対最大定格以下である、炭化ケイ素半導体装置の製造方法。
【請求項６】
請求項１記載の炭化ケイ素半導体装置の製造方法において、
前記（ｆ）工程では、前記第１電圧および前記第２電圧を印加し続け、前記ゲート電極を流れる前記電流が増大した場合には、前記電界効果トランジスタは前記結晶欠陥を有しているものと判断する、炭化ケイ素半導体装置の製造方法。
【請求項７】
（ａ）炭化ケイ素を含むｎ型の半導体基板を準備する工程、
（ｂ）前記半導体基板の上面に形成されたｐ型の第１半導体領域と、
前記第１半導体領域の上面に形成されたｎ型のソース領域と、
前記半導体基板の下面に形成されたｎ型のドレイン領域と、
前記ソース領域と隣接する前記第１半導体領域の前記上面上に絶縁膜を介して形成されたゲート電極と、
を有する電界効果トランジスタを形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板を個片化して、半導体チップを複数得る工程、
（ｄ）前記半導体チップをプリント基板に実装することで、半導体チップ実装基板を形成する工程、
（ｅ）前記半導体チップ実装基板をケースに封入することで、パワーモジュールを形成する工程、
（ｆ）前記電界効果トランジスタに対し、結晶欠陥の有無を判別する試験を行う工程、
を有し、
前記（ｂ）工程から前記（ｅ）工程の間、または、前記（ｅ）工程の後に前記（ｆ）工程を行い、
前記（ｆ）工程では、前記ゲート電極と前記ソース領域と間に、前記ソース領域側が高電圧側となる第１電圧を印加し、前記ドレイン領域と前記ソース領域との間に、前記ドレイン領域側が高電圧側となる第２電圧を印加し、前記ゲート電極を流れる電流を測定する、炭化ケイ素半導体装置の製造方法。
【請求項８】
請求項７記載の炭化ケイ素半導体装置の製造方法において、
前記第１電圧の絶対値は、５〜３５Ｖであり、前記第２電圧は、１ｋＶ以上、６．５ｋＶ以下である、炭化ケイ素半導体装置の製造方法。
【請求項９】
炭化ケイ素を含むｎ型の半導体基板と、
前記半導体基板の上面に形成されたｐ型の第１半導体領域と、
前記第１半導体領域の上面に形成されたｎ型のソース領域と、
前記半導体基板の下面に形成されたｎ型のドレイン領域と、
前記ソース領域と隣接する前記第１半導体領域の前記上面上に絶縁膜を介して形成されたゲート電極と、
を有する電界効果トランジスタに対する検査に用いられ、
前記検査で前記ゲート電極と前記ソース領域との間に、前記ソース領域側が高電圧側となる第１電圧を印加する第１電源と、
前記ゲート電極と前記第１電源との間に直列に接続された第１電流計と、
前記検査で前記ドレイン領域と前記ソース領域との間に、前記ドレイン領域側が高電圧側となる第２電圧を印加する第２電源と、
前記ドレイン領域と前記第２電源との間に直列に接続された第２電流計と、
を備え、
前記第２電圧は、１ｋＶ以上、定格電圧以下である、炭化ケイ素半導体検査装置。
【請求項１０】
請求項９記載の炭化ケイ素半導体検査装置において、
前記検査で前記半導体基板の温度を１５０〜２００℃に加熱する加熱部をさらに備えた、炭化ケイ素半導体検査装置。
【請求項１１】
請求項９記載の炭化ケイ素半導体検査装置において、
前記第１電圧の絶対値は、５〜３５Ｖである、炭化ケイ素半導体検査装置。
【請求項１２】
請求項１０記載の炭化ケイ素半導体検査装置において、
前記加熱部は、前記検査で前記半導体基板の温度を保証最高温度以下に加熱する、炭化ケイ素半導体検査装置。
【請求項１３】
請求項１１記載の炭化ケイ素半導体検査装置において、
前記第１電圧の絶対値は、絶対最大定格以下である、炭化ケイ素半導体検査装置。
【請求項１４】
請求項９記載の炭化ケイ素半導体検査装置において、
前記検査は、前記電界効果トランジスタが形成された半導体ウェハ、前記電界効果トランジスタが形成された半導体チップ、前記半導体チップを搭載した半導体チップ実装基板、または、前記半導体チップ実装基板を封入したパワーモジュールに対して行う、炭化ケイ素半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体検査装置に関し、特に、ＭＯＳＦＥＴを備えた炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体検査装置に利用できるものである。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きい。このため、Ｓｉパワー素子に比べて、耐圧を保持するドリフト層の厚さを約１／１０に薄くし、当該ドリフト層の不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいことから高温動作も可能である。このため、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
【０００３】
特許文献１（特開２０１３−１２０８７５号公報）には、半導体ウェハに対し高電圧を複数回印加し、当該印加を行う都度、リーク電流値を測定することで、劣化不良モードを検出することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１２０８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣを用いたスイッチング素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）を備えた炭化ケイ素半導体装置の製造工程では、炭化ケイ素半導体基板内に結晶欠陥（貫通転位）が生じている場合があり、この欠陥が原因でゲート絶縁膜において絶縁破壊が起きる虞がある。このような欠陥を含む半導体ウェハまたはチップなどを排除するために欠陥の有無を判別する必要があるが、炭化ケイ素半導体基板を拡大観察することで微細な欠陥を発見することは困難である。また、ゲート絶縁膜の経時破壊を発見するため、ＭＯＳＦＥＴのドレイン電極に高い電圧を印加し、ゲート電極に０Ｖを印加してＤＣＢＬ（Direct Current Blocking）試験を行うことも考えられるが、このような電圧印加条件で行う試験では、発見までに例えば１０００時間程度を要する。したがって、上記条件での試験で欠陥を発見することは現実的ではなく、欠陥の発見に要する時間の短縮が課題となっている。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
代表的な実施の形態による炭化ケイ素半導体装置の製造方法は、基板の上面にソース領域を備え、基板の裏面にドレイン領域を備えたＭＯＳＦＥＴの形成工程と、ＭＯＳＦＥＴの結晶欠陥の有無を判断する検査工程とを有し、当該検査工程では、ゲート・ソース間に負電圧を印加し、ドレイン・ソース間に１ｋＶ以上、定格電圧以下の正電圧を印加する試験を行うものである。
【発明の効果】
【０００９】
代表的な実施の形態によれば、炭化ケイ素半導体装置の製造コストを低減することができる。特に、炭化ケイ素半導体装置が有する欠陥を短時間で発見することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態である炭化ケイ素半導体装置の製造工程を示すフローである。
【図２】本発明の実施の形態である炭化ケイ素半導体装置の製造工程中の平面図である。
【図３】図２に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図４】図３に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図５】図４に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図６】図５に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図７】図６に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図８】図７に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図９】図８に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１０】図９に続く炭化ケイ素半導体装置の製造工程中の平面図である。
【図１１】図１０のＡ−Ａ線における断面図である。
【図１２】図１１に続く炭化ケイ素半導体装置の製造工程中の平面図である。
【図１３】図１２に続く炭化ケイ素半導体装置の製造工程中の平面図である。
【図１４】図１３に続く炭化ケイ素半導体装置の製造工程中の斜視図である。
【図１５】本発明の実施の形態である炭化ケイ素半導体装置の製造工程中に行う検査用の炭化ケイ素半導体検査装置の回路を説明する断面図である。
【図１６】炭化ケイ素半導体装置に生じた欠陥を示す断面図である。
【図１７】本発明の実施の形態である炭化ケイ素半導体装置の製造工程中に行う検査の結果として、リーク電流が生じた炭化ケイ素半導体装置の電流特性を示すグラフである。
【図１８】比較例の炭化ケイ素半導体装置の製造方法で行う検査に要する時間と、本発明の実施の形態である炭化ケイ素半導体装置の製造方法で行う検査に要する時間とを示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１３】
本願では、ＳｉＣ基板を炭化ケイ素半導体基板と呼ぶ場合があるが、当該ＳｉＣ基板と当該ＳｉＣ基板上のエピタキシャル層とから成る積層基板を炭化ケイ素半導体基板と呼ぶ場合もある。また、本願では、ダイシング工程によりチップ化される前の基板、つまり、ＭＯＳＦＥＴを備えた製造工程中の基板であっても、炭化ケイ素半導体装置と呼ぶ場合がある。
【００１４】
＜改善の余地の詳細＞
以下に、図１６を用いて、改善の余地の詳細について説明する。図１６は、炭化ケイ素半導体装置に生じた欠陥を示す断面図である。
【００１５】
図１６に示すように、ＳｉＣ（炭化ケイ素）から成る炭化ケイ素半導体基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）として、以下に説明する構造を有するものがある。当該炭化ケイ素半導体基板は、ＳｉＣから成るｎ＋型のＳｉＣ基板２と、ＳｉＣ基板２上のｎ−型の半導体層であるエピタキシャル層３とにより構成されている。ＳｉＣ基板２は、主面（上面）と、当該主面の反対側の裏面（下面）とを有している。エピタキシャル層３はＭＯＳＦＥＴのドリフト層を構成している。ＳｉＣ基板２の裏面（下面）には、ｎ＋型の半導体領域であるドレイン領域１４が形成されており、ドレイン領域１４の下面は、シリサイド層２４を介してドレイン配線用電極２４により覆われている。すなわち、ドレイン領域１４はシリサイド層２４を介してドレイン配線用電極２４に電気的に接続されている。
【００１６】
また、エピタキシャル層３の上面から所定の深さで、ｐ型半導体領域（ｐウェル領域、ｐ型ボディ領域）６が複数形成されている。すなわち、エピタキシャル層３の上面を含むエピタキシャル層３内には、複数のｐ型半導体領域６が所定の間隔で並んで形成されている。各ｐ型半導体領域６内には、エピタキシャル層３の上面から所定の深さで、ｎ＋型の半導体領域であるソース領域７が形成されている。ソース領域７とドリフト層であるエピタキシャル層３との間には、ｐ型半導体領域６が介在している。
【００１７】
また、各ｐ型半導体領域６内には、エピタキシャル層３の上面から所定の深さで、ｐ＋型の半導体領域であるコンタクト領域８が形成されている。コンタクト領域８はｐ型半導体領域６の電位を固定するために設けられた領域であり、ソース領域７とほぼ同様の深さを有している。コンタクト領域８は、ｐ型半導体領域６およびソース領域７のそれぞれと接している。コンタクト領域８は、隣接するソース領域７により両側から挟まれるように配置されている。また、コンタクト領域８の底面、並びにソース領域７の底面および側面は、ｐ型半導体領域６に覆われている。
【００１８】
隣り合うソース領域７同士の間であって、隣り合うｐ型半導体領域６同士の間のエピタキシャル層３上には、ゲート絶縁膜１１を介してゲート電極１２が形成されている。言い換えれば、ソース領域７と隣接するｐ型半導体領域６の上面上にゲート絶縁膜１１を介してゲート電極１２が形成されている。ゲート絶縁膜１１は、例えば酸化シリコン膜から成る。ゲート絶縁膜１１の端部の上面、ゲート電極１２の側面および上面は、層間絶縁膜１３により覆われている。ゲート電極１２の一部は、エピタキシャル層３の上面に形成されたｐ型半導体領域６の直上に位置している。ゲート絶縁膜１１および層間絶縁膜１３は開口部（貫通孔）１５を有しており、開口部１５において、コンタクト領域８およびソース領域７は、ゲート絶縁膜１１、ゲート電極１２および層間絶縁膜１３から成る積層膜に覆われていない。
【００１９】
開口部１５、つまりコンタクトホール内の底部で上記積層膜から露出するソース領域７の一部およびコンタクト領域８のそれぞれの表面上には、シリサイド層２５が形成されている。すなわち、コンタクト領域８およびソース領域７は互いに隣接しており、コンタクト領域８およびソース領域７の境界上を跨がるように、コンタクト領域８の上面およびソース領域７の上面にシリサイド層２５が形成されている。
【００２０】
ソース領域７の一部およびコンタクト領域８に接するシリサイド層２５上の開口部１５内には、コンタクトプラグ（導電性接続部）１８が埋め込まれている。複数の開口部１５に埋め込まれた複数のコンタクトプラグ１８のそれぞれは、層間絶縁膜１３上に形成されたソース配線用電極２１と一体となっている。ソース配線用電極２１は、ソースパッド２９（図１２参照）に電気的に接続されている。
【００２１】
ソース領域７の一部およびコンタクト領域８は、シリサイド層２５を介して、コンタクトプラグ１８に対しオーミック性を有するように電気的に接続されている。よって、ソース領域７およびコンタクト領域８は、シリサイド層２５、コンタクトプラグ１８、およびソース配線用電極２１などの導電体を介して、ソースパッド２９に電気的に接続されている。同様に、ゲート電極１２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極１２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド２８（図１２参照）に電気的に接続されている。
【００２２】
平面視において、１つのコンタクト領域８は矩形のレイアウトを有しており、コンタクト領域８の周囲はソース領域７により囲まれている（図１０参照）。当該ソース領域７は、ｐ型半導体領域６により囲まれている。コンタクト領域８と、コンタクト領域８の周囲のソース領域７と、ソース領域７の周囲のｐ型半導体領域６とは、ユニットセル３０を構成している。また、複数存在するユニットセル３０のそれぞれは、ｐ型半導体領域６の直上にゲート絶縁膜１１を介して形成されたゲート電極１２を有している。ユニットセル３０は、炭化ケイ素半導体基板の上面において複数並んで配置されており、隣り合うユニットセル３０同士の間には、エピタキシャル層３の上面が形成されている。
【００２３】
ゲート電極１２と、ソース領域７とドレイン領域１４とはｎチャネル型のＭＯＳＦＥＴを構成している。例えばゲート電極１２およびドレイン領域１４に正の電圧を印加して当該ＭＯＳＦＥＴを導通させた際には、ドリフト層であるエピタキシャル層３内をドレイン領域１４側から電流が縦方向に流れ、電流は、エピタキシャル層３の上面に位置するｐ型半導体領域６に形成されたチャネル（反転層）を通ってソース領域７へと流れる。なお、隣り合うｐ型半導体領域６と、それらのｐ型半導体領域６同士の間のエピタキシャル層３とはｎｐｎ型のトランジスタを構成している。ＭＯＳＦＥＴのオフ時には隣り合うｐ型半導体領域６のそれぞれからエピタキシャル層３側に空乏層が伸びるため、ｐ型半導体領域６に挟まれたエピタキシャル層３近傍の領域はＪＦＥＴ（Junction FET）領域と呼ばれている。
【００２４】
正常な炭化ケイ素半導体基板では、結晶欠陥は存在していない。しかし、図１６に示すように、上面から所定の深さに亘って、炭化ケイ素の貫通転位である結晶欠陥４が形成されている場合がある。結晶欠陥４は、エピタキシャル層３の上面からエピタキシャル層３の所定の深さに亘って空洞（空隙）５が断続的に複数配置された構造を有している。空洞５の平面視での直径は例えば１００ｎｍ以下である。すなわち、結晶欠陥４は閉塞マイクロパイプ構造を有している。結晶欠陥４の上部では、エピタキシャル層３の上面がすり鉢状に凹んでいる。
【００２５】
ドレイン領域１４とソース領域７との間の電位差が例えば２．６ｋＶとなり、ゲート電極１２とソース領域７との間の電位差が例えば０ＶとなるようにＭＯＳＦＥＴに対し電圧を印加すると、ＭＯＳＦＥＴはＤＣＢＬ（Direct Current Blocking）状態（ブロッキング状態）となる。ＤＣＢＬ状態、つまりＭＯＳＦＥＴのオフ状態では、エピタキシャル層３内のドリフト領域が空乏化し、炭化ケイ素半導体基板の上面とほぼ平行に等電位面が形成され、その等電位面に対する鉛直方向において電界Ｅｓｉｃが発生する。電界Ｅｓｉｃの値は約１ＭＶ／ｃｍとなる。一方、ＪＦＥＴ領域に形成された空洞５内の電界Ｅｃａｖｉｔｙと、電界Ｅｓｉｃとの間では、以下の式１が成立する。
【００２６】
Ｅｃａｖｉｔｙ＝εｓｉｃ／εｃａｖｉｔｙ×Ｅｓｉｃ・・・（式１）
ただし、εｓｉｃは電界Ｅｓｉｃが生じている領域のエピタキシャル層３の比誘電率であり、εｃａｖｉｔｙは空洞５内の比誘電率である。この電界Ｅｃａｖｉｔｙは空洞５の表面および空洞５の内部の気体中の耐電界を超えるため、空洞５内でプラズマが発生して放電が起き、この放電により、空洞５の表面の帯電と炭化ケイ素半導体基板内のホットキャリア（電子・正孔対）とが発生する。この影響で結晶欠陥４の直上に位置するゲート絶縁膜１１では、帯電による酸化膜電界の増大が起き、かつ、ゲート絶縁膜１１にはホットホール（正孔）が注入される。これにより、経時的にゲート絶縁膜１１の破壊が進行し、絶縁破壊が起きて絶縁不良に至る。
【００２７】
つまり、結晶欠陥４を有するＭＯＳＦＥＴでは、スイッチング動作などを繰り返すことで、このような放電に起因してゲート絶縁膜１１の破壊が起きる。その結果、ゲート電極１２とドレイン領域１４との間で流れるリーク電流が増大し、ＭＯＳＦＥＴが正常に動作しなくなる。すなわち、結晶欠陥４の存在は、炭化ケイ素半導体装置の信頼性の低下の原因となる。
【００２８】
結晶欠陥４はＳｉＣ基板２上にエピタキシャル成長法によりエピタキシャル層３を形成した際に生じる欠陥であるが、全ての炭化ケイ素半導体基板に発生するものではない。また、製造工程中に１枚の半導体ウェハに結晶欠陥４が生じていても、当該半導体ウェハから複数得られる半導体チップには、結晶欠陥４が形成されているものと、結晶欠陥が形成されていないものとに分かれ得る。結晶欠陥４を炭化ケイ素半導体装置の製造工程中に発見することができたとしても、結晶欠陥４を除去して炭化係争半導体基板を正常化することは困難である。したがって、炭化ケイ素半導体装置の信頼性の低下を防ぐため、炭化ケイ素半導体装置の製造工程中において結晶欠陥４の有無を判別し、結晶欠陥４を含む半導体ウェハ、半導体チップ、当該半導体チップを搭載した半導体チップ実装基板、または、パワーモジュールなどを破棄する必要がある。
【００２９】
結晶欠陥４を発見するための方法として、例えば炭化ケイ素半導体装置の製造工程中において、ゲート絶縁膜１１の形成前の時点で、炭化ケイ素半導体基板の表面に対してＳＥＭ（Scanning Electron Microscope）を用いた観察を行うことが考えられる。しかし、結晶欠陥４の平面視における直径は１００ｎｍ以下であり、半導体ウェハ全体に対しそのような観察を行って結晶欠陥４の有無を判断することは、手間と時間を要するため現実的ではない。このような観察による検査ではなく、下記のように電気的な試験を行う方が現実的である。
【００３０】
すなわち、結晶欠陥４を発見するための試験（検査方法）として、ＤＣＢＬ試験を行うことが考えられる。ＤＣＢＬ試験は、ＭＯＳＦＥＴがブロッキング状態、つまりオフ状態で、ドレイン電極に高い直流電圧を印加し続け、一定の時間をかけて行われるものである。ＤＣＢＬ試験では、ＭＯＳＦＥＴに電圧を印加し続けることで、結晶欠陥４を有するＭＯＳＦＥＴのゲート絶縁膜１１の絶縁破壊を促し、当該絶縁破壊に起因するリーク電流の増大を確認することで結晶欠陥４の有無を判断する。つまり、当該ＤＣＢＬ試験は、ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時絶縁破壊）試験である。以下では、まず、比較例のＤＣＢＬ試験を行う際の電圧印加条件について説明する。
【００３１】
ＤＣＢＬ試験ではＭＯＳＦＥＴがオフ状態となっていればよいので、ゲート電極１２とソース領域７との間の電位差、つまりゲート・ソース間電圧Ｖｇｓを０Ｖとすることが考えられる。また、ドレイン領域１４とソース領域７との間の電位差、つまりドレイン・ソース間電圧Ｖｄｓは、例えば２．６ｋＶとする。具体的には、例えば、ソース領域７に０Ｖを印加し、ドレイン領域１４に２．６ｋＶを印加し、ゲート電極１２に０Ｖを印加する。ゲート・ソース間電圧Ｖｇｓが０Ｖであるため、ドレイン・ソース間電圧Ｖｄｓが高くても、ドレイン・ソース間の導通はない。ドレイン・ソース間電圧Ｖｄｓは、炭化ケイ素半導体装置の定格電圧によって決まる。つまり、定格電圧を超えた電圧を印加すると、結晶欠陥４と関係無い原因で炭化ケイ素半導体装置が故障し、正確なＤＣＢＬ試験結果を得られない虞がある。よって、例えば定格電圧が３．３ｋＶである炭化ケイ素半導体装置においては、定格電圧の８０％程度の電圧である２．６ｋＶをドレイン領域１４に２．６ｋＶを印加する。
【００３２】
このような条件でＭＯＳＦＥＴに電圧を印加し続けると、例えば約１０００時間（つまり１、２ヶ月）後に、ゲート電極１２を流れるリーク電流の増大を確認することができる。すなわち、製造工程中または完成後の炭化ケイ素半導体装置が結晶欠陥４を有する場合、ＤＣＢＬ試験を長時間行うことで結晶欠陥４の空洞５において電子・正孔対が発生し、そうして発生した電荷（正孔）がゲート絶縁膜１１に注入されることでゲート絶縁膜１１が破壊され、これによりゲート電極１２とドレイン領域１４との間で流れるリーク電流が増大する。リーク電流の増大が確認された炭化ケイ素半導体装置は、結晶欠陥４が形成されていると判断することができる。逆に、１０００時間以上経ってもリーク電流が増大しない炭化ケイ素半導体装置は、結晶欠陥４が形成されていないと判断することができる。
【００３３】
ＤＣＢＬ試験は、炭化ケイ素半導体装置の製造工程中であって、例えば、ダイシング前の半導体ウェハ、ダイシング後の半導体チップ（ペレット）、当該半導体チップを搭載したプリント基板（配線基板）である半導体チップ実装基板、または、当該半導体チップ実装基板を封入したパワーモジュールの、いずれの状態で行ってもよい。このＤＣＢＬ試験を行うことでリーク電流の増大が確認された半導体ウェハ、半導体チップ、半導体チップ実装基板またはパワーモジュールは、ゲート絶縁膜１１の信頼性が低く、寿命が短いため、製品として出荷せずに破棄される。これにより、炭化ケイ素半導体装置の信頼性を確保することができる。
【００３４】
ただし、結晶欠陥４は、１つの半導体ウェハから得られる全ての半導体チップのそれぞれに生じるとは限らない。また、１つの半導体ウェハにおいて、１つの半導体チップとなる領域（チップ領域）のＭＯＳＦＥＴに結晶欠陥４が生じていないとしても、当該半導体ウェハの他のチップ領域には、結晶欠陥４が生じ得る。したがって、半導体ウェハに対してＤＣＢＬ試験を行う場合は、全ての半導体ウェハのそれぞれにおいて、全てのチップ領域に対してＤＣＢＬ試験を行う必要がある。また、実装前の半導体チップに対してＤＣＢＬ試験を行う場合には、全ての半導体チップに対してＤＣＢＬ試験を行う必要がある。また、半導体チップ実装基板に対してＤＣＢＬ試験を行う場合には、全ての半導体チップ実装基板に対してＤＣＢＬ試験を行う必要がある。同様に、パワーモジュールに対してＤＣＢＬ試験を行う場合には、全てのパワーモジュールに対してＤＣＢＬ試験を行う必要がある。
【００３５】
このように全てのチップ領域、全ての半導体チップ、全ての半導体チップ実装基板、または、全てのパワーモジュールのそれぞれに対し、１、２ヶ月の時間を要するＤＣＢＬ試験を行うことは、現実的ではなく、炭化ケイ素半導体装置の製造コストの増大の原因となる。また、試験に１、２ヶ月を要するため、例えば、製造工程中の複数の半導体ウェハのうち、一部の半導体ウェハについてのみ試験を行うことが考えられる。しかし、その場合、結晶欠陥４を有する半導体ウェハに対して試験を行わず、欠陥の見逃しが起こる可能性が高い。すなわち、製造工程中の全ての炭化ケイ素半導体装置に対しＤＣＢＬ試験を行わなければ、炭化ケイ素半導体装置の信頼性を向上することはできない。したがって、結晶欠陥４を発見するために行う試験（検査）に要する時間を短縮することは、改善の余地として存在する。
【００３６】
そこで、本実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【００３７】
＜炭化ケイ素半導体装置の製造方法＞
以下に、本実施の形態の炭化ケイ素半導体装置の製造工程を、図１に示す製造工程のフローに沿って、図２〜図１５、図１７および図１８を用いて説明する。図１は本実施の形態の半導体装置の製造工程を示すフローである。ここで製造する炭化ケイ素半導体装置を構成するＭＯＳＦＥＴの構造は、図１６を用いて説明したＭＯＳＦＥＴの構造と同様であるが、ここで製造されるＭＯＳＦＥＴは、結晶欠陥４（図１６参照）を含む場合と含まない場合とがある。
【００３８】
図２、図１０、図１２および図１３は、本実施の形態の半導体装置の製造工程中の平面図であり、図３〜図９および図１１は、本実施の形態の半導体装置の製造工程中の断面図である。図１４は、本実施の形態の半導体装置の製造工程中の斜視図である。図１５は、本実施の形態である炭化ケイ素半導体装置の製造工程中に行う検査用の炭化ケイ素半導体検査装置の回路を説明する断面図である。図１７は、本実施の形態の炭化ケイ素半導体装置の製造工程中に行う検査の結果として、リーク電流が生じた炭化ケイ素半導体装置の電流特性を示すグラフである。図１８は、比較例の炭化ケイ素半導体装置の製造方法で行うＤＣＢＬ試験（検査）に要する時間と、本実施の形態の炭化ケイ素半導体装置の製造方法で行うＤＣＢＬ試験（検査）に要する時間とを示すグラフである。図１１は、図１０のＡ−Ａ線における断面図である。
【００３９】
まず、図２に示すように、半導体ウェハＷＦ（図３に示すＳｉＣ基板２）を準備する（図１のステップＳＴ１）。半導体ウェハＷＦは、例えば炭化ケイ素（ＳｉＣ）から成るｎ＋型の基板であり、第１面である主面と、その反対側の第２面である裏面（背面）とを有している。ＳｉＣ基板２にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３である。
【００４０】
平面視において、円形状を有する半導体ウェハＷＦは、端部の一部に切り欠き（ノッチ）ＮＴを有している。また、半導体ウェハＷＦは、平面視において行列状に並ぶ複数のチップ領域ＣＨＲを有している。すなわち、チップ領域ＣＨＲは、Ｘ方向およびＹ方向のそれぞれに複数並んでアレイ状（マトリクス状）に配置されている。Ｘ方向およびＹ方向は、平面視で互いに直交する方向であり、いずれも半導体ウェハ（ＳｉＣ基板）ＷＦの主面に沿う方向である。平面視において、各チップ領域ＣＨＲは矩形形状を有している。以下で半導体ウェハと呼ぶ場合、半導体ウェハは、ＳｉＣ基板２のみでなく、ダイシング工程を行うまでの間にＳｉＣ基板２上に形成された構造を含む。
【００４１】
次に、図３〜図８を用いて説明するように、ＭＯＳＦＥＴを形成する（図１のステップＳＴ２）。
【００４２】
すなわち、図３に示すように、ＳｉＣ基板２の主面上に、エピタキシャル成長法によりＳｉＣから成るｎ−型の半導体層であるエピタキシャル層３を形成する。エピタキシャル層３には、ＳｉＣ基板２の不純物濃度よりも低いｎ型不純物（例えば窒素（Ｎ））が導入されている。エピタキシャル層３の不純物濃度は、素子の定格耐圧（定格電圧）に依存し、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層３の厚さは例えば３〜８０μｍである。これにより、ＳｉＣ基板２およびＳｉＣ基板２上のエピタキシャル層３から成る炭化ケイ素半導体基板を形成する。
【００４３】
次に、図４に示すように、エピタキシャル層３の上面上に、マスク３２を形成する。マスク３２はエピタキシャル層３の上面の複数の箇所を露出する膜である。マスク３２の厚さは、例えば１．０〜５．０μｍ程度である。マスク３２の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。エピタキシャル層３の上面の複数の箇所を露出する膜である。
【００４４】
次に、上部にマスク３２が形成されたエピタキシャル層３の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、エピタキシャル層３の上面に、ボディ領域（ウェル領域）であるｐ型半導体領域６を複数形成し、ｐ型半導体領域６のエピタキシャル層３の上面からの深さは、例えば０．５〜１．５μｍ程度である。また、ｐ型半導体領域６の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。なお、本願でいう深さとは、炭化ケイ素半導体基板の上面に一部が形成された半導体領域の上下方向（縦方向、垂直方向）の長さであり、炭化ケイ素半導体基板の上面から当該半導体領域の下面までの距離を指す。また、ここでいう上下方向（縦方向、垂直方向）とは、ＳｉＣ基板２の上面およびエピタキシャル層３の上面（炭化ケイ素半導体基板の上面）に対して垂直な方向である。
【００４５】
次に、図５に示すように、マスク３２を除去した後、エピタキシャル層３の上面上に、マスク３３を形成する。マスク３３の厚さは、例えば０．５〜２．０μｍ程度である。マスク３３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク３３は、アクティブ領域のエピタキシャル層３の上面のうち、複数の箇所を露出する膜である。具体的には、マスク３３は、平面視で島状に形成されたｐ型半導体領域６の上面の中央部を露出しており、ｐ型半導体領域６の上面の端部およびｐ型半導体領域６と隣接するエピタキシャル層３の上面を覆っている。なお、本願でいうアクティブ領域は、半導体チップが形成されるチップ領域のうち、周縁部であるターミネーション領域に囲まれた領域であって、複数のＭＯＳＦＥＴが形成される領域である。
【００４６】
続いて、上部にマスク３３が形成されたエピタキシャル層３に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、アクティブ領域のエピタキシャル層３の上面に、ｎ＋型の半導体領域であるソース領域７を複数形成する。ソース領域７のｎ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。各ソース領域７は、ｐ型半導体領域６の平面視における中央部に形成する。各ソース領域７のエピタキシャル層３の上面からの深さは、例えば０．０５〜１．０μｍ程度である。すなわち、ソース領域７の深さは、ｐ型半導体領域６の深さより浅い。
【００４７】
次に、図６に示すように、マスク３３を除去した後、エピタキシャル層３の上面上に、マスク３４を形成する。マスク３４の厚さは、例えば０．５〜２．０μｍ程度である。マスク３４の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク３４は、アクティブ領域のエピタキシャル層３の上面のうち、複数の箇所を露出する膜である。具体的には、マスク３４は、平面視で島状に形成されたソース領域７の上面の中央部を露出しており、ソース領域７の上面の端部およびソース領域７を平面視で囲むｐ型半導体領域およびエピタキシャル層３のそれぞれの上面を覆っている。すなわち、マスク３４の開口部の底部において、ソース領域７の上面の中央部が露出している。
【００４８】
続いて、上部にマスク３４が形成されたエピタキシャル層３に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、エピタキシャル層３の上面にｐ＋型の半導体領域であるコンタクト領域８を複数形成する。各コンタクト領域８は、各ソース領域７の平面視における中央部に形成される。コンタクト領域８のエピタキシャル層３の上面からの深さは、例えば０．０５〜１．０μｍ程度である。すなわち、コンタクト領域８の深さは、ｐ型半導体領域６の深さより浅い。
【００４９】
コンタクト領域８のｐ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。具体的には、当該濃度は１×１０２０ｃｍ−３である。
【００５０】
次に、図７に示すように、マスク３４を除去した後、エピタキシャル層３の上面上に、保護膜となるマスク（図示しない）を形成する。その後、ＳｉＣ基板２の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板２の裏面にｎ＋型の半導体領域であるドレイン領域１４を形成する。ドレイン領域１４の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。ドレイン領域１４の、ＳｉＣ基板２の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。
【００５１】
続いて、図示は省略するが、全てのマスクを除去し、エピタキシャル層３の上面およびＳｉＣ基板２の裏面のそれぞれを覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素膜を堆積する。炭素膜の厚さは、例えば０．０３〜０．０５μｍ程度である。その後、１５００度以上の温度で、２〜３分程度の熱処理を施す。これにより、エピタキシャル層３の上面と、ＳｉＣ基板２の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素膜を例えばプラズマ処理により除去する。
【００５２】
続いて、エピタキシャル層３の上面上に、絶縁膜２６およびｎ型の多結晶Ｓｉ（シリコン）膜を順に形成した後、多結晶Ｓｉ膜上にマスク３６を形成する。絶縁膜２６および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク３６は、エピタキシャル層３の上面において隣り合うコンタクト領域８同士の間に形成する。
【００５３】
続いて、マスク３６を用いたドライエッチング法により、多結晶Ｓｉ膜を加工する。これにより、多結晶Ｓｉ膜から成るゲート電極１２を形成する。絶縁膜２６の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極１２の厚さは、例えば、０．２〜０．５μｍ程度である。
【００５４】
次に、図８に示すように、マスク３６を除去した後、エピタキシャル層３の上面上に、ゲート電極１２および絶縁膜２６を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１３を形成する。その後、マスク３７を用いて、層間絶縁膜１３および絶縁膜２６をドライエッチング法により加工することで、エピタキシャル層３の上面を露出させる。これにより、絶縁膜２６から成るゲート絶縁膜１１をゲート電極１２および層間絶縁膜１３の直下に形成する。当該エッチング工程により、層間絶縁膜１３には、ソース領域７の一部およびコンタクト領域８のそれぞれの上面が露出する開口部１５が形成される。また、ここではゲート電極１２に達する開口部（図示しない）も形成する。
【００５５】
以上により、アクティブ領域には、ＭＯＳＦＥＴの最小単位構造であるユニットセル３０が複数形成される。図８に示す複数のユニットセル３０のそれぞれは、互いに隣接するｐ型半導体領域６、ソース領域７およびコンタクト領域８と、当該ｐ型半導体領域６の直上にゲート絶縁膜１１を介して形成されたゲート電極１２とを有している。
【００５６】
次に、図９に示すように、マスク３７を除去した後、開口部１５の底部のエピタキシャル層３の上面にシリサイド層２５を形成する。シリサイド層２５を形成する際には、まず、露出しているエピタキシャル層３の上面を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部１５の底面において、第１金属膜とエピタキシャル層３とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）から成るシリサイド層２５を形成する。
【００５７】
次に、図１０および図１１に示すように、電極パッドを形成する（図１のステップＳＴ３）。つまり、開口部１５およびゲート電極１２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜１３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜から成る積層膜を加工することにより、当該積層膜から成るコンタクトプラグ１８、ソース配線用電極２１およびゲート配線用電極（図示しない）を形成する。
【００５８】
ソース配線用電極２１またはゲート配線用電極は層間絶縁膜１３上の上記積層膜から成り、コンタクトプラグ１８は開口部１５内の上記積層膜から成る。ソース配線用電極２１はシリサイド層２５を介してコンタクト領域８およびソース領域７に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極１２と電気的に接続されている。図１０では、開口部１５の形成箇所、つまり、コンタクトプラグ１８が炭化ケイ素半導体基板に接続される箇所の輪郭を破線で示している。
【００５９】
続いて、ＳｉＯ２膜またはポリイミド膜から成る絶縁膜をゲート配線用電極およびソース配線用電極２１を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜２２（図１２参照）を形成する。パッシベーション膜２２はターミネーション領域の一部を覆い、アクティブ領域において開口している。パッシベーション膜２２から露出するソース配線用電極２１の上面は、ソースパッド（ソース電極パッド）２９（図１２参照）を構成している。また、パッシベーション膜２２から露出するゲート配線用電極の上面は、ゲートパッド（ゲート電極パッド）２８（図１２参照）を構成している。
【００６０】
続いて、ＳｉＣ基板２の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板２とを反応させて、シリサイド層２３を形成する。シリサイド層２３は、ドレイン領域１４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、シリサイド層２３の底面を覆うように、ドレイン配線用電極２４を形成する。ドレイン配線用電極２４は、シリサイド層２３側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。
【００６１】
ドレイン配線用電極２４の裏面は、ドレインパッド（ドレイン電極パッド）を構成している。これにより、上記電極パッドであるソースパッド、ドレインパッド、ゲートパッドを形成することができる。
【００６２】
次に、図１２に示すように、ＳｉＣ基板２（図１１参照）を含む半導体ウェハＷＦ（図２参照）をダイシング工程により切削することで個片化し、これにより複数の半導体チップ１を形成する（図１のステップＳＴ４）。以上により、ＳｉＣ−ＭＯＳＦＥＴを含む半導体チップ１が完成する。ＳｉＣ−ＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴと呼ぶ）は、炭化ケイ素半導体基板内にチャネル領域を有するＭＯＳＦＥＴである。チャネル領域は、ソース領域とドレイン領域との間で、ＭＯＳＦＥＴの動作時にチャネルが形成される領域である。
【００６３】
次に、図１３に示すように、半導体チップ１をプリント基板である絶縁基板上に実装することで、半導体チップ実装基板を形成する（図１のステップＳＴ５）。図１３では、半導体チップ１に接続されたボンディングワイヤ４１を太い線で示している。図１３では、全てのボンディングワイヤ４１ではなく、一部のボンディングワイヤ４１のみを示している。
【００６４】
すなわち、図１２に示す半導体チップ１を、絶縁基板２７に搭載する。絶縁基板２７は、上面に金属箔の導電パターンが形成（プリント）されたプリント基板である。金属箔の導電パターンとしては、絶縁基板２７上にゲート配線４０、ソース配線３９およびドレイン配線３８が互いに離間して配置されている。絶縁基板２７は、例えばＡｌＮ（窒化アルミニウム）などから成る。絶縁基板２７は、平面視で矩形のレイアウトを有している。
【００６５】
ここでは、絶縁基板２７上の２つのドレイン配線３８のそれぞれの上面上に、半田などを用いて半導体チップ１を６つ実装する。すなわち、ドレイン配線３８の上面上に、半田を介して６つの半導体チップ１のドレイン配線用電極２４（図１１参照）の底面（ドレインパッド）を接続する。つまり、絶縁基板２７上には、合計１２の半導体チップ１が搭載される。絶縁基板２７上に搭載（実装）される半導体チップ１の数は偶数であり、例えば、６つまたは８つなどであってもよい。
【００６６】
続いて、ボンディングワイヤ４１を介して、ソースパッド２９（図１２参照）とソース配線３９とを接続し、ボンディングワイヤ４１を介して、ゲートパッド２８（図１２参照）とゲート配線４０とを接続する。これにより、複数の半導体チップ１を実装した半導体実装基板を形成する。
【００６７】
次に、図１４に示すように、パワーモジュールを形成する（図１のステップＳＴ６）。つまり、パッケージングを行う。すなわち、樹脂ケース４２内に上記半導体チップ実装基板を複数配置し、半田などを用いて、ゲート配線４０、ソース配線３９およびドレイン配線３８（図１３参照）と外部端子４４とを電気的に接続する。続いて、半導体チップ実装基板上の樹脂ケース４２内にモールド樹脂を流し込み、これにより、樹脂ケース４２内の半導体チップ実装基板を封止するモールド樹脂層４３を形成する。以上により、樹脂ケース４２、モールド樹脂層４３、外部端子４４、および、封入された半導体チップ実装基板を含むパワーモジュールを形成する。樹脂ケース４２およびモールド樹脂層４３からは外部端子４４が複数露出しており、複数の外部端子４４のそれぞれは、半導体チップ実装基板のゲート配線４０、ソース配線３９またはドレイン配線３８（図１３参照）に電気的に接続されている。
【００６８】
次に、ＤＣＢＬ試験を行う（図１のステップＳＴ７）。ＤＣＢＬ試験は、ＭＯＳＦＥＴに電圧を印加し、電流を測定して行う試験（検査）である。ここでは、パワーモジュールを形成する工程（図１のステップＳＴ６）の後に結晶欠陥の有無を判別するＤＣＢＬ試験（検査）を行うことについて説明する。しかし、このＤＣＢＬ試験は、図１のステップＳＴ３の後、ステップＳＴ４の前の時点に行ってもよい。つまり、ＭＯＳＦＥＴが形成された半導体ウェハに対して当該試験を行ってもよい。また、このＤＣＢＬ試験は、ステップＳＴ４の後、ステップＳＴ５の前の時点に行ってもよい。つまり、個片化された半導体チップに対して当該試験を行ってもよい。また、このＤＣＢＬ試験は、ステップＳＴ５の後、ステップＳＴ６の前の時点に行ってもよい。つまり、半導体チップが複数搭載された半導体チップ実装基板に対して当該試験を行ってもよい。このように、当該ＤＣＢＬ試験は、図１のステップＳＴ３〜ＳＴ６の間、または、ステップＳＴ６の後に行うことができる。
【００６９】
本実施の形態のＤＣＢＬ試験では、図１５に示すように、１５０℃の温度条件で、ＭＯＳＦＥＴに対し、ゲート・ソース間電圧Ｖｇｓ＝−１５Ｖ、ドレイン・ソース間電圧Ｖｄｓ＝２．６ｋＶを印加する。つまり、炭化ケイ素半導体基板を１５０℃に加熱した状態で試験を行う。
【００７０】
ゲート・ソース間電圧Ｖｇｓは、ソース領域７に印加される電圧に対する、ゲート電極１２に印加される電圧の差である。すなわち、ゲート・ソース間電圧Ｖｇｓは、ゲート電極１２とソース領域７と間に印加される電圧である。つまり、ゲート電極１２に印加される電圧がソース領域７に印加される電圧に比べて大きい場合は、ゲート・ソース間電圧Ｖｇｓは正の値となり、ゲート電極１２に印加される電圧がソース領域７に印加される電圧に比べて小さい場合は、ゲート・ソース間電圧Ｖｇｓは負の値となる。
【００７１】
ここでは、ソース領域７はコモン線に接続される。つまり、ソース領域７はグランドＧＮＤに接続され、ソース領域７には接地電位、つまり０Ｖが印加される。この場合、ゲート電極１２には負バイアスが印加される。つまり、ゲート電極１２には−１５Ｖが印加される。ただし、ゲート・ソース間電圧Ｖｇｓが負バイアスであればよいので、例えばソース領域７に５０Ｖが印加される場合は、ゲート電極１２には例えば３５Ｖが印加される。ゲート・ソース間電圧Ｖｇｓが正バイアスではなく負バイアスであることにより、ＭＯＳＦＥＴはブロッキング状態（オフ状態）となる。
【００７２】
すなわち、上記の各電圧を印加したＭＯＳＦＥＴでは、ｐ型半導体領域６とエピタキシャル層３とから成るｐｎ接合が空乏層を形成し、エピタキシャル層３内に拡がった当該空乏層は、互いに隣り合うｐ型半導体領域６同士の間のエピタキシャル層３を、ドレイン領域１４に印加された高電圧から保護する。
【００７３】
本実施の形態では、ゲート・ソース間電圧Ｖｇｓは負の電圧である。言い換えれば、当該ＤＣＢＬ試験では、ゲート電極１２とソース領域７との間に、ソース領域７側が高電圧側となる第１電圧を印加する。
【００７４】
ゲート・ソース間電圧Ｖｇｓの値は、例えば−３５〜−５Ｖの範囲内であって、より望ましくは−２０〜−１０Ｖの範囲内である。ＤＣＢＬ試験において結晶欠陥の発見までに要する時間を短縮する観点から、ゲート・ソース間電圧Ｖｇｓの絶対値は大きい方が好ましい。ただし、ゲート・ソース間電圧Ｖｇｓの値は、絶対値が絶対最大定格以下である必要がある。ゲート・ソース間電圧Ｖｇｓの絶対最大定格とは、絶対値がその値を超えるゲート・ソース間電圧Ｖｇｓが印加されると、炭化ケイ素半導体装置が壊れ、正常に動作しなくなる値である。ここではゲート・ソース間電圧Ｖｇｓの絶対値の絶対最大定格が３５Ｖであるため、ゲート・ソース間電圧Ｖｇｓの絶対値を３５Ｖ以下とする必要がある。また、ゲート・ソース間電圧Ｖｇｓの絶対値を５Ｖ未満とすると、ＤＣＢＬ試験において結晶欠陥の発見までに要する時間が過度に大きくなる。よって、ゲート・ソース間電圧Ｖｇｓは−３５〜−５Ｖの範囲内であることが望ましい。つまり、｜−５｜≦Ｖｇｓ≦｜−３５｜の条件でＭＯＳＦＥＴにゲート・ソース間電圧Ｖｇｓを印加する。言い換えれば、ゲート・ソース間電圧Ｖｇｓの絶対値は、５〜３５Ｖである。
【００７５】
また、ドレイン・ソース間電圧Ｖｄｓは、ソース領域７に印加される電圧に対する、ドレイン領域１４に印加される電圧の差である。すなわち、ドレイン・ソース間電圧Ｖｄｓは、ドレイン領域１４とソース領域７と間に印加される電圧である。つまり、ドレイン領域１４に印加される電圧がソース領域７に印加される電圧に比べて大きい場合は、ドレイン・ソース間電圧Ｖｄｓは正の値となり、ドレイン領域１４に印加される電圧がソース領域７に印加される電圧に比べて小さい場合は、ドレイン・ソース間電圧Ｖｄｓは負の値となる。ソース領域７に０Ｖが印加される場合には、ドレイン領域１４に２．６ｋＶが印加される。ここでは、ドレイン領域１４に、炭化ケイ素半導体装置の定格電圧である３．３ｋＶの約８０％の値の電圧である２．６ｋＶを印加する。定格電圧の種類としては、１．７ｋＶ、２．５ｋＶ、３．３ｋＶ、４．５ｋＶまたは６．５ｋＶなどがある。つまり、ドレイン・ソース間電圧Ｖｄｓとして印加し得る最大の電圧は、６．５ｋＶである。
【００７６】
定格電圧とは、所定の期間（例えば２０年）の間、装置に対して印加し続けても、装置が壊れないことを保証する電圧である。
【００７７】
このように、本実施の形態のＤＣＢＬ試験でのドレイン・ソース間電圧Ｖｄｓは、正電圧である。言い換えれば、当該ＤＣＢＬ試験では、ドレイン領域１４とソース領域７との間に、ドレイン領域１４側が高電圧側となる第２電圧を印加する。
【００７８】
ドレイン・ソース間電圧Ｖｄｓが高ければ、炭化ケイ素半導体基板の上面から深い位置に形成された結晶欠陥も発見し易くなる。しかし、ドレイン・ソース間電圧Ｖｄｓが定格電圧の１００％の値より大きい場合、つまり、ドレイン領域１４に定格電圧を超えた電圧を印加した場合、例えばＭＯＳＦＥＴの性能が低下するなどして、結晶欠陥と関係無い原因で炭化ケイ素半導体装置が故障し、正確なＤＣＢＬ試験の結果を得られない虞がある。また、結晶欠陥を有しない炭化ケイ素半導体装置のＭＯＳＦＥＴの性能が低下する問題も生じる。よって、ドレイン・ソース間電圧Ｖｄｓは、炭化ケイ素半導体装置の定格電圧の８０％程度であることが望ましい。これにより、炭化ケイ素半導体装置の故障を防ぎ、ＤＣＢＬ試験の信頼性の低下を防ぎつつ、高いドレイン・ソース間電圧Ｖｄｓを印加することでＤＣＢＬ試験に要する時間を短縮することができる。
【００７９】
ただし、ドレイン・ソース間電圧Ｖｄｓが１ｋＶ未満である場合、ＤＣＢＬ試験により結晶欠陥が発見されるまでに要する時間が過度に長くなり、炭化ケイ素半導体装置の製造コストが増大する。また、当該ＤＣＢＬ試験は、結晶欠陥が生じていない正常な炭化ケイ素半導体装置と、結晶欠陥を有する炭化ケイ素半導体装置とを判別するために行うものであるから、試験は一定時間で打ち切る必要がある。よって、ドレイン・ソース間電圧Ｖｄｓが１ｋＶよりも低くなると、結晶欠陥を有する炭化ケイ素半導体装置であっても、結晶欠陥の存在しない正常な装置であると判断される虞がある。つまり、炭化ケイ素半導体装置およびＤＣＢＬ試験の信頼性を高めるため、ドレイン・ソース間電圧Ｖｄｓは１ｋＶ以上である必要がある。よって、ドレイン・ソース間電圧Ｖｄｓは、１ｋＶ以上であって、ＭＯＳＦＥＴの定格電圧の１００％の値以下（つまり定格電圧以下）とする必要がある。具体的に、ドレイン・ソース間電圧Ｖｄｓの値は、１ｋＶ以上、６．５ｋＶ以下である。
【００８０】
また、ここではＤＣＢＬ試験において結晶欠陥の発見までに要する時間を短縮するため、高い温度下でＤＣＢＬ試験を行う。具体的には、１５０〜２００℃の範囲内で炭化ケイ素半導体基板が加熱された炭化ケイ素半導体装置を用いて試験を行う。炭化ケイ素半導体装置の温度を高めることで、試験時間を短縮することが可能である。ただし、温度が２００℃より高い場合、例えば半田またはパワーモジュールの樹脂ケースが溶け出す虞があるため、試験の温度は２００℃以下とする。試験温度が１５０℃未満である場合、時間短縮の効果が殆ど得られないため、炭化ケイ素半導体装置に対し高温下でＤＣＢＬ試験を行う場合は、上記温度を１５０〜２００℃とする。
【００８１】
このように、本実施の形態で結晶欠陥の有無を調べる試験は、ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓとして負バイアスを印加するものである。このような電圧印加は、ＭＯＳＦＥＴの動作環境においては、ＭＯＳＦＥＴをオン状態およびオフ状態のいずれの状態とする場合にも行われない。本実施の形態のＤＣＢＬ試験は、このようにゲート・ソース間電圧Ｖｇｓを負の値とする点で、図１６を用いて説明したＤＣＢＬ試験とは異なるものである。
【００８２】
本実施の形態のＤＣＢＬ試験を行うため、図１５に示す炭化ケイ素半導体検査装置を用いる。つまり、炭化ケイ素半導体検査装置は、炭化ケイ素半導体基板の主面上にゲート絶縁膜１１を介して形成されたゲート電極１２と、炭化ケイ素半導体基板の上面に形成されたソース領域７と、炭化ケイ素半導体基板の裏面に形成されたドレイン領域１４とを有するＭＯＳＦＥＴを備えた炭化ケイ素半導体装置に対し、検査を行うものである。炭化ケイ素半導体検査装置は、当該検査においてゲート電極１２に負電圧を印加する負電圧印加部（負バイアス電源）４７と、ドレイン領域１４に高い正電圧（例えば定格電圧）を印加する正電圧印加部（正バイアス電源）４８とを有する。また、炭化ケイ素半導体検査装置は、ゲート電極１２と負電圧印加部４７との間に直列に接続され、ゲート電極１２に流れる電流を測定する電流計４５と、ドレイン領域１４と正電圧印加部４８との間に直列に接続され、ドレイン領域１４に流れる電流を測定する電流計４６とを有している。
【００８３】
図１のステップＳＴ７で行う上記ＤＣＢＬ試験の結果について、図１７および図１８を用いて説明する。
【００８４】
図１７の横軸は上記電圧条件でＤＣＢＬ試験を行う時間、つまりストレス時間を表し、図１７の縦軸は電流を表す。図１７では、破線でドレイン電流（ドレイン領域を流れる電流）を示し、実線でゲート電流（ゲート電極を流れる電流）を示している。破線のドレイン電流は、図１５に示す電流計４６で測定されるものであり、実線のゲート電流は、図１５に示す電流計４５で測定されるものである。
【００８５】
図１８の横軸はゲート絶縁膜の電界強度を示し、図１８の縦軸は、検査対象のＭＯＳＦＥＴの寿命、つまり、ゲート電極を流れるリーク電流の増大が発見されるまでの時間を表している。言い換えれば、図１８の縦軸は、ＤＣＢＬ試験において検査結果が得られるまでの時間を表している。図１８では、図１６を用いて説明した比較例のＤＣＢＬ試験の結果であって、横軸の電界強度と縦軸の寿命とが交わる箇所を白丸で示し、本実施の形態でのＤＣＢＬ試験の結果であって、横軸の電界強度と縦軸の寿命とが交わる箇所を黒丸で示している。
【００８６】
本実施の形態で行うＤＣＢＬ試験では、ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓを負電圧とすることで、上記比較例のようにゲート・ソース間電圧Ｖｇｓを０Ｖとする場合に比べてゲート絶縁膜の電界強度を高めることができる（図１８参照）。これにより、ゲート絶縁膜における絶縁破壊の発生を早め、短時間でリーク電流の増大を発見することができる。すなわち、図１８に示すように、比較例ではリーク電流の増大を発見するまでに１０００時間を要していたが、本実施の形態では、図１７および図１８に示すように、１時間程度でリーク電流の増大を確認することができる。つまり、試験に要する時間を３桁短縮することができる。
【００８７】
図１７に示すように、ドレイン電流が増大していないのに対し、ゲート電流は検査開始から１時間で増大している。これは、ドレイン領域とゲート電極との間で流れるリーク電流が、ゲート絶縁膜の絶縁破壊により増大していることを意味している。絶縁破壊が生じたＭＯＳＦＥＴを動作させようとすると、ゲート電圧が正バイアスである場合でも負バイアスである場合でもリーク電流の増大が確認できる。また、リーク電流は、ゲート電圧の絶対値が大きい程、増大する。
【００８８】
当該絶縁破壊は、ＤＣＢＬ試験の電圧印加により結晶欠陥における放電を促し、これにより引き起こされたものである。すなわち、ＤＣＢＬ試験は全ての炭化ケイ素半導体装置に対して行われるが、リーク電流の増大は、結晶欠陥を有しない正常な炭化ケイ素半導体装置では起こらず、結晶欠陥を有する炭化ケイ素半導体装置においてのみ起こる。つまり、リーク電流の増大が認められた炭化ケイ素半導体装置は、結晶欠陥を有しているものと判断することができ、リーク電流の増大が認められない炭化ケイ素半導体装置は、結晶欠陥を有していないものと判断することができる。このように、本実施の形態のＤＣＢＬ試験を行うことで、結晶欠陥の有無を検査する（図１のステップＳＴ８）。
【００８９】
検査結果としてリーク電流の増大が認められない炭化ケイ素半導体装置については、結晶欠陥を有していないため、検査に合格してＰＡＳＳ判定となり、次の工程へと移行する。つまり、図１のステップＳＴ３〜ＳＴ５の製造工程中の炭化ケイ素半導体装置であれば、次の製造ステップへ進み、図１のステップＳＴ６で完成したパワーモジュールであれば、出荷準備または他の検査工程などに移行する。これに対し、検査結果としてリーク電流の増大が認められた炭化ケイ素半導体装置は、結晶欠陥を有しているため、検査に不合格であるとしてＦＡＩＬ判定となり、破棄される。
【００９０】
このように、図１のステップＳＴ７、ＳＴ８では、ＤＣＢＬ試験を行うことで結晶欠陥の有無を判別し、結晶欠陥が発見された炭化ケイ素半導体装置を製造ラインから除外することで、炭化ケイ素半導体装置の信頼性を向上させている。以上により、本実施の形態の炭化ケイ素半導体装置の製造工程が完了する。
【００９１】
＜本実施の形態の効果＞
本実施の形態の炭化ケイ素半導体装置の製造方法では、結晶欠陥の有無の判別のために行う試験において、上記のようにゲート・ソース間電圧Ｖｇｓを負バイアスとすることで、試験時間を大幅に短縮することができる。ＤＣＢＬ試験に要する時間が約１時間程度で済むため、製造工程中の全半導体ウェハ、全半導体チップ、全半導体チップ実装基板または全パワーモジュールに対してＤＣＢＬ試験を行ったとしても、現実的に無理のない時間内に試験結果を得ることができる。よって、炭化ケイ素半導体装置の製造工程における製造コストを低減し、かつ、炭化ケイ素半導体装置の信頼性を向上させることができる。また、上記炭化ケイ素半導体検査装置を用いて図１のステップＳＴ７のＤＣＢＬ試験を行うことで、同様に、炭化ケイ素半導体装置の製造工程における製造コストを低減し、かつ、炭化ケイ素半導体装置の信頼性を向上させることができる。
【００９２】
本実施の形態では、ＤＣＢＬ試験を高温の条件下で行うことで、試験に要する時間をより短縮している。当該ＤＣＢＬ試験は室温（常温）で行っても、比較例のＤＣＢＬ試験より試験時間を短縮する効果を得ることができるが、試験温度が１５０〜２００℃であれば、より効果的に試験時間を短縮することができる。このような加熱を行う場合は、本実施の形態の炭化ケイ素半導体検査装置は、カーボンヒータなどの加熱部を備える。
【００９３】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００９４】
２    ＳｉＣ基板
３    エピタキシャル層（ドリフト層）
６    ｐ型半導体領域
７    ソース領域
８    コンタクト領域
１２    ゲート電極
４５、４６    電流計
４７    負電圧印加部（負バイアス電源）
４８    正電圧印加部（正バイアス電源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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