(57)【要約】【課題】ＤＡＣ回路の漏洩電流を改善する。【解決手段】多重インピーダンスストリング、共有の粗解像度ＤＡＣを含むことができる多重出力デジタル−アナログ変換器（ＤＡＣ）回路、前記ＭＳＢＤＡＣの出力を受信するための２つの第１の精細解像度ＤＡＣ、および出力端子への第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサ。マルチプレクサは、１つ以上のＭＳＢを用いて、第１および第２の精細解像度ＤＡＣの出力の結合を交換するように構成することができる。【選択図】図１
2019030001.tif 000002
【特許請求の範囲】
【請求項１】
多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の第１のインピーダンスストリングと、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、前記共有の第２のインピーダンスストリングから前記第２のアナログ信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、を備える、ＤＡＣ回路。
【請求項２】
前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリングを含み、第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリングを含み、前記回路が、
前記第１のストリングの中間点ノードに近接して結合された結合インピーダンス要素ネットワーク部をさらに備え、前記結合インピーダンス要素ネットワーク部が、前記第１のストリング、前記第２のストリング、および前記第３のストリングの前記インピーダンス要素のインピーダンス値とは異なるインピーダンス値を有するインピーダンス要素を含む、請求項１に記載のＤＡＣ回路。
【請求項３】
前記第１のストリングの中間点ノードに近接して結合された前記結合インピーダンス要素ネットワーク部が、
前記中間点ノードに結合された前記第１のストリングの２つのインピーダンス要素間に結合された中間点インピーダンス要素と、
前記中間点インピーダンス要素の第１の端子と、前記第１のスイッチング要素のセットの第１のスイッチング要素とに結合された、第１のスイッチングインピーダンス要素と、
前記中間点インピーダンス要素の第２の端子と、前記第２のスイッチング要素のセットの第１のスイッチング要素とに結合された、第２のスイッチングインピーダンス要素と、を含む、請求項２に記載のＤＡＣ回路。
【請求項４】
前記回路が、
前記第１のインピーダンスストリングの中間点ノードに近接して結合された負荷補償回路をさらに備え、前記負荷補償回路が、
少なくとも１つの電流源と、
前記少なくとも１つの電流源を前記第１のインピーダンスストリングに結合させるためのスイッチング要素と、を含む、請求項１に記載のＤＡＣ回路。
【請求項５】
前記制御信号が、少なくとも１つのＭＳＢを含む、請求項２２に記載のＤＡＣ回路。
【請求項６】
前記第１の精細解像度ＤＡＣが、第１のＬＳＢ  ＤＡＣであり、前記第２の精細解像度ＤＡＣが、第２のＬＳＢ  ＤＡＣであり、前記第１のＬＳＢ  ＤＡＣおよび前記第２のＬＳＢ  ＤＡＣが、前記第１のインピーダンス要素のストリングを共有する、請求項１に記載のＤＡＣ回路。
【請求項７】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−１）を含む、請求項１に記載のＤＡＣ回路。
【請求項８】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−２）インピーダンス要素を含む、請求項１に記載のＤＡＣ回路。
【請求項９】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−３）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−３）を含む、請求項１に記載のＤＡＣ回路。
【請求項１０】
前記第１のインピーダンス要素のストリングが、第１の部分および第２の部分を含む長さを有し、前記第１のストリングが、前記第１の部分に沿った第１のインピーダンス要素のセットおよび前記第２の部分に沿った第２のインピーダンス要素のセットと、
結合インピーダンスネットワーク部とを含み、前記ＤＡＣ回路が、
第１のスイッチング要素のセットおよび第２のスイッチング要素のセットを含むスイッチングネットワークであって、前記第１のスイッチング要素のセットが、前記第１の部分および前記結合インピーダンスネットワーク部のみに沿って延在し、前記第２のスイッチング要素のセットが、前記第２の部分および前記結合インピーダンスネットワーク部のみに沿って延在する、スイッチングネットワークをさらに備え、
前記第１の精細解像度ＤＡＣが、スイッチングネットワークの前記第１のスイッチング要素のセットを使用して、前記第１のインピーダンス要素のセットおよび前記結合インピーダンスネットワーク部のみに結合させるための第２のインピーダンス要素のストリングを含み、
前記第２の精細解像度ＤＡＣが、スイッチングネットワークの前記第２のスイッチング要素のセットを使用して、前記第２のインピーダンス要素のセットおよび前記結合インピーダンスネットワーク部にのみ結合させるための第３のインピーダンス要素のストリングを含む、請求項１に記載のＤＡＣ回路。
【請求項１１】
デジタル入力ストリームを、対応する第１のアナログ出力および第２のアナログ出力に変換するための方法であって、
共有の第１のインピーダンスストリングを使用して、前記デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換することと、
第１の精細解像度ＤＡＣの第１の入力を使用して、前記共有の第１のインピーダンスストリングから前記第１のアナログ信号成分を受信することと、
前記第１の精細解像度ＤＡＣを使用して、前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換することと、
第２の精細解像度ＤＡＣの第２の入力を使用して、前記共有の第１のインピーダンスストリングから前記第２のアナログ信号成分を受信することと、
前記第２の精細解像度ＤＡＣを使用して、前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換することと、を含む、方法。
【請求項１２】
前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリングを含み、第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリングを含み、前記方法が、
前記第１のストリングの中間点ノードに近接して結合された結合インピーダンス要素ネットワーク部を結合させることであって、前記結合インピーダンス要素ネットワーク部が、前記第１のストリング、前記第２のストリング、および前記第３のストリングの前記インピーダンス要素のインピーダンス値とは異なるインピーダンス値を有するインピーダンス要素を含む、結合させることと、
前記デジタル入力ストリームに応答して、前記結合インピーダンス要素ネットワーク部にわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることと、をさらに含む、請求項１１に記載の方法。
【請求項１３】
結合インピーダンス要素ネットワーク部を、前記第１のストリングの中間点ノードに近接して結合させることが、
中間点インピーダンス要素を、前記中間点ノードに結合された前記第１のストリングの２つのインピーダンス要素間で結合させることと、
第１のスイッチングインピーダンス要素を、前記中間点インピーダンス要素の第１の端子、および前記第１のスイッチング要素のセットの第１のスイッチング要素に結合させることと、
第２のスイッチングインピーダンス要素を、前記中間点インピーダンス要素の第２の端子、前記第２のスイッチング要素のセットの第１のスイッチング要素に結合させることと、を含む、請求項１２に記載の方法。
【請求項１４】
結合インピーダンス要素ネットワーク部を、前記第１のインピーダンスストリングの中間点ノードに近接して結合させることと、
負荷補償回路を、前記第１のインピーダンスストリングの中間点ノードに近接して結合させることであって、前記負荷補償回路が、少なくとも１つの電流源と、スイッチング要素と、を含む、結合させることと、
前記少なくとも１つの電流源を前記第１のインピーダンスストリングに結合させるように前記スイッチング要素を制御することと、をさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第１のアナログ信号および前記第２のアナログ信号をチョッピングするための制御信号に基づいて、前記第１および第２の出力を選択的に結合させることをさらに含む、請求項２３に記載の方法。
【請求項１６】
前記第１の精細解像度ＤＡＣが、第１のＬＳＢ  ＤＡＣであり、前記第２の精細解像度ＤＡＣが、第２のＬＳＢ  ＤＡＣであり、前記第１のＬＳＢ  ＤＡＣおよび前記第２のＬＳＢ  ＤＡＣが、前記第１のインピーダンス要素のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２のＬＳＢ  ＤＡＣの前記第１および第２のアナログ出力に結合させることを含む、請求項１１に記載の方法。
【請求項１７】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１１に記載の方法。
【請求項１８】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１１に記載の方法。
【請求項１９】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−３）を有し、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−３）を有し、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１１に記載の方法。
【請求項２０】
差分多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ差分信号成分および第２のアナログ差分信号成分に変換するための共有の第１のインピーダンスストリングと、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第１のアナログ差分信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第２のアナログ差分信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、を備える、ＤＡＣ回路。
【請求項２１】
第１および第２の精細解像度ＤＡＣの出力を第１および第２の差分出力端子に多重化するためのマルチプレクサをさらに備え、前記マルチプレクサが、少なくとも１つのＭＳＢを使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項２０に記載の差分多重ストリングＤＡＣ回路。
【請求項２２】
第１および第２の出力端子に、前記第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサをさらに備え、前記マルチプレクサが、制御信号を使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項１に記載のＤＡＣ回路。
【請求項２３】
前記マルチプレクサの第１および第２の出力端子に、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力を多重化して、前記第１および第２のアナログ出力の結合を交換することをさらに含む、請求項１１に記載の方法。
【請求項２４】
多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
前記デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の手段と、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度手段であって、変換するための前記共有の手段から前記第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度手段と、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度手段であって、第２の精細解像度ＤＡＣが、変換のための前記共有の手段から前記第２のアナログ信号成分を受信するための第２の入力有する、第２の精細解像度手段と、を備える、ＤＡＣ回路。
【請求項２５】
第１および第２の出力端子への出力に、前記変換のための第１および第２の精細解像度手段の出力を多重化するための手段をさらに備え、前記多重化するための手段が、制御信号を使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項２４に記載のＤＡＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本文書は、一般に、デジタル−アナログ変換器（ＤＡＣ）、より具体的には、限定するものではないが、インピーダンスストリング型のＤＡＣに関する。
【背景技術】
【０００２】
温度、圧力、音、または画像などの実在のアナログ信号は、現代のデジタルシステムで容易に処理できるデジタル表現に日常的に変換される。多くのシステムでは、このデジタル情報はいくつかの実在の機能を行うためにアナロク形態に逆変換される。このステップを行う回路は、デジタル−アナログ変換器（ＤＡＣ）であって、それらの出力は様々な装置を駆動するために用いられる。拡声器、ビデオディスプレイ、モータ、機械的なサーボ、センサ起動、計装、無線周波数（ＲＦ）トランスミッタ、および温度調整器は、数少ない多様な例である。ＤＡＣは、しばしば、実在の信号がアナログ−デジタル変換器（ＡＤＣ）によってデジタル化され、処理され、次いで、ＤＡＣによってアナロク形態に逆変換されるシステムに組み込まれている。
【０００３】
ＤＡＣは、二進デジタル入力コードに応答して、量子化されたまたは離散的ステップのアナログ出力を生成し、そして、アナログ出力は、一般に、電圧または電流である。出力を生成するために、基準量またはレベル（通常は、上記の電圧または電流）が、一般に、二進小数および／または線形分数に分割される。セグメント化された変換器は、入力の異なる部分またはセグメントを、例えば第１のステージまたはサブブロックによって変換された最上位ビット（ＭＳＢ）および第２のステージまたはサブブロックによって変換された最下位ビット（ＬＳＢ）を有するステージに変換する。また、変換器は、決定木論理を利用して入力を復号化するモードを有し得、変換器は、例えば、ＵＳ９，４４４，４８７に従って、完全にはセグメント化され得ない。
【０００４】
次いで、デジタル入力は、これらの適切な数の分数を結合させて出力を生成するスイッチを駆動する。分数の数およびサイズは、変換器の解像度または入力コードのビット数（ｎ）の関数である可能なデジタル入力コードの数を反映する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
いくつかのシングルエンドの解決策と比較して、差分多重ストリングインピーダンスデジタル−アナログ変換器（ＤＡＣ）は、より良好な信号範囲およびロバスト性を提供することができる。本発明者らは、解決すべき１つの問題は、多重出力ＤＡＣ回路が、面積が低減している集積回路内の著しい面積を占有する可能性があり、非常に多くのスイッチを含む可能性があることであり、このことは、ＤＡＣの速度を減少させる可能性があり、かつ漏洩電流をもたらす可能性があることを認識している。スイッチ漏洩電流は、より高い温度でのＤＡＣの線形性を劣化させ、ひいては最大動作温度範囲を低減させる。本発明者らは、差分多重ストリングＤＡＣ回路内のスイッチの数を低減させることによって、例えばいくつかのＤＡＣ回路手法においてはスイッチのほぼ半分を除去することによって、この問題を解決してきた。また、発明者らは、ストリングの異なるサブパーツがともに結合された場合、多重出力ＤＡＣが性能を制限される可能性があることも認識し、この制限を克服するための解決策を開発した。
【課題を解決するための手段】
【０００６】
いくつかの態様では、本開示は、多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路を対象とする。本回路は、デジタル入力ストリームの最上位ビット（ＭＳＢ）を第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の粗解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、共有の粗ＤＡＣから第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、共有の粗ＤＡＣから第２のアナログ信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、第１および第２の出力端子に第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサであって、制御信号を使用して、第１および第２の精細解像度ＤＡＣの出力の結合を交換するように構成される、マルチプレクサと、を備える。
【０００７】
いくつかの態様では、本開示は、デジタル入力ストリームを対応する第１のアナログ出力および第２のアナログ出力に変換するための方法を対象とする。本方法は、デジタル入力ストリームの最上位ビット（ＭＳＢ）を第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の粗解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって共有の粗ＤＡＣから第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、共有の粗ＤＡＣから第２のアナログ信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、を提供することを含む。本方法は、制御信号を使用して、マルチプレクサの第１および第２の出力端子に第１および第２の精細解像度ＤＡＣの第１および第２のアナログ出力を多重化するようにマルチプレクサを制御することをさらに含み、マルチプレクサは、第１および第２のアナログ出力の結合を交換するように構成される。
【０００８】
いくつかの態様では、本開示は、差分多重ストリングデジタル−アナログ変換器（ＤＡＣ）回路を対象とし、デジタル入力ストリームの最上位ビット（ＭＳＢ）を第１のアナログ差分信号成分および第２のアナログ差分信号成分に変換するための共有の粗解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、共有の粗ＤＡＣから第１のアナログ差分信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、共有の粗ＤＡＣから第２のアナログ差分信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、第１および第２の差分出力端子に第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサであって、少なくとも１つのＭＳＢを使用して、第１および第２の精細解像度ＤＡＣの出力の結合を交換するように構成される、マルチプレクサと、を備える。
【０００９】
この概説では、本特許出願の主題の概説を提供することが意図されている。本発明の排他的または徹底的な説明を提供することは意図されていない。詳細な説明は、本特許出願に関するさらなる情報を提供するために含まれている。
【図面の簡単な説明】
【００１０】
【図１】二重ストリングデジタル−アナログ変換器の実施例を示す。
【図２】図１の二重ストリングデジタル−アナログ変換器の概略図の一例を示す。
【図３】本開示の様々な技法による多重ストリングの多重出力デジタル−アナログ変換器回路の実施例を示す概略図である。
【図４】本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路の一実施例を示す概略図である。
【図５】本開示の様々な技法を実施するためのマルチプレクサの実施例を示す概略図である。
【図６】本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路の一実施例を示す概略図である。
【図７】図６の実施例のＤＡＣに供給された４ビットのデジタルワード間の関係を示す表である。
【図８】本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路の別の実施例を示す概略図である。
【図９】本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路の別の実施例を示す概略図である。
【図１０】本開示による、デジタル入力ストリームを対応する第１のアナログ出力および第２のアナログ出力に変換するための方法のフロー図の実施例である。
【００１１】
図面では、必ずしも原寸に比例して描かれる必要はないが、類似の数字で異なる図の類似した構成要素を説明してよい。異なる接尾辞を有する類似の数字は、類似の構成要素の異なる例を表してよい。図面は、一般に、本文書で論じられる様々な実施形態を限定するものではなく、例として示す。
【発明を実施するための形態】
【００１２】
本文書は、とりわけ、多重インピーダンスストリング、例えば、抵抗器ストリング、共有の粗解像度のＤＡＣを含むことができる多重出力デジタル−アナログ変換器（ＤＡＣ）回路、例えば、ＭＳＢＤＡＣ、ＭＳＢＤＡＣの出力を受信するための２つの第１の精細解像度ＤＡＣ、例えば、ＬＳＢ  ＤＡＣ、および異なる出力端子に第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサを説明する。マルチプレクサは、１つ以上のＭＳＢを用いて、第１および第２の精細解像度ＤＡＣの出力の結合を交換するように構成することができる。デジタル入力ストリームの１つ以上のＭＳＢを使用して第１および第２の精細解像度ＤＡＣの出力を多重化することにより、本発明者らは、デジタル入力ストリームの１つ以上のＭＳＢを用いて第１および第２の精細解像度ＤＡＣの出力を多重化することによって、本発明者らは、ＤＡＣ回路におけるスイッチの数を、例えばいくつかのＤＡＣ回路手法におけるスイッチの半分を除去することによって、多重ストリングの多重出力インピーダンスＤＡＣの回路面積を低減させ、速度を増大させ、漏出電流を低減させてきた。いくつかの実施では、多重ストリング、多重出力ＤＡＣ回路は、差分多重ストリングＤＡＣ回路として構成することができる。
【００１３】
図１は、二重ストリングＤＡＣ１００の簡略化されたブロック図を示す。二重ストリングＤＡＣ１００は、最上位ビット（ＭＳＢ）ストリング１２０および最下位ビット（ＬＳＢ）ストリング１３０を含み、どちらも、抵抗器ストリングなどの直列に結合されたインピーダンスストリングを含む。デジタル信号プロセッサ（ＤＳＰ）１４０は、デジタル入力信号Ｄｉｎ（またはデジタル入力ストリーム）を受信し、ＭＳＢストリング１２０を制御するための制御信号Ｃ０−ＣＮおよびＬＳＢストリング１３０を制御するための制御信号Ｄ０−ＤＭを出力する。ＭＳＢストリング１２０は、一般に、デジタルワードの最上位ビット（ＭＳＢ）を変換し、その出力が、デジタルワードの最下位ビット（ＬＳＢ）を変換するＬＳＢストリング１３０に結合される。ＶＯＵＴは、変換されたアナログ信号を表す。
【００１４】
図２は、図１の二重出力デジタル−アナログ変換器１００の概略図の一例を示す。図示するように、各ストリング１２０、１３０は、デジタルワードに基づく制御信号Ｃ０−ＣＮおよびＤ０−ＤＭに従って動作される、それぞれのスイッチの組１２２．０−１２２．Ｎ、１３２．０−１３２．Ｍに結合された抵抗ストリング１２１．１−１２１．Ｎ、１３１．１−１３１．Ｍを含む。スイッチの組１２２．０−１２２．Ｎ、１３２．０−１３２．Ｍのスイッチは、一般に、２つの状態−ｏｎまたはｏｆｆ、のみを含む。しかし、二重ストリングＤＡＣ１００は、単一チャネルＤＡＣである。多重チャネルストリングＤＡＣは、同一出願人による米国特許第９，１２４，２９６号に開示されており、その全内容は本明細書に参照援用されている。多重ストリングＤＡＣは、同一出願人による米国特許第９，１００，０４５号に開示されており、その全内容は本明細書に参照援用されている。本開示の技法を実施するために使用することができる多重ストリングＤＡＣの別の実施例は、同一出願人による米国特許第５，９６９，６５７号に開示されており、その全内容は本明細書に参照援用されている。
【００１５】
多重ストリングＤＡＣは、少なくとも２つのステージがインピーダンス要素のストリングを含むことができる多重ステージＤＡＣとみなすこともできることが理解されるであろう。かかる多重ストリング変換器では、第１のステージが、Ｎビットデジタルワードを変換する（例えば、粗変換する）第１のストリングを用い、第２のステージが、Ｎビットデジタルワードをさらに復号する（例えば、より微細な変換をする）第２のストリングを用いる。当業者が本教示による配置の特徴および利益を理解するのに役立つために提供された以下の文脈内で、ストリングのそれぞれが、抵抗器を用いる例示的な実装形態を参照して説明されるであろう。抵抗器は、用いてよいインピーダンス要素のタイプの例であり、本教示を、抵抗器がインピーダンス要素として排他的に用いられる実装形態に限定することは意図されていない。この点において、抵抗器は、特に、変換器の基準端末に結合されたストリングなどのストリングにわたる電圧が高い状況で、好ましいタイプのインピーダンス要素であってよいことを理解すべきである。ポリシリコン抵抗器および薄膜抵抗器は、低電力かつ精密な実装のために用いられ得る一体型抵抗器タイプであるが、それは、これらのタイプが拡散接合ダイオードリークパスを有していないためである。電圧が相対的に低い他のストリングでは、アクチィブＭＯＳなどの他の要素を使用してもよい。それゆえ、本教示は、多重抵抗器ストリングＤＡＣに限定されると解釈すべきではない。
【００１６】
図３は、本開示の様々な技法による多重ストリングの多重出力ＤＡＣ回路の実施例を示す概略図である。ＤＡＣ回路２００は、共有の粗解像度ＤＡＣ回路２０２と、第１の精細解像度ＤＡＣ回路２０４と、第２の精細解像度ＤＡＣ回路２０６を含むことができる。共有の粗解像度ＤＡＣ回路２０２は、インピーダンス要素２１０の第１のストリング２０８を含むことができ、第１の精細解像度ＤＡＣ２０４は、第２のインピーダンス要素のストリング（図３に図示せず）を含むことができ、第２の精細解像度ＤＡＣ２０６は、第３のインピーダンス要素のストリング（図３に図示せず）を含むことができる。第１の精細解像度ＤＡＣ回路２０４および第２の精細解像度ＤＡＣ回路２０６は、第１のストリングを共有することができる。ＤＡＣ２０４および２０６は、第１のストリングの異なる部分から、それら各自の精細解像度ＤＡＣ出力に、選択されたノードを結合させるように働く。
【００１７】
デジタル入力ストリームに応答して、共有の粗解像度ＤＡＣ２０２は、デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ差分信号成分２１３、例えば第１のストリング２０８の第１のインピーダンス要素２１０にわたって生成される第１の電圧と、第２のアナログ差分信号成分２１５、例えば第１のストリング２０８の第２のインピーダンス要素にわたって生成される第２の電圧とに変換することができる。
【００１８】
いくつかの例では、本開示の多重出力、例えば２つ以上の出力のＤＡＣ回路を、異なる構成で実施することができる。例えば、２つの出力を異なるように構成することができる。差分構成に対する本開示のあらゆる記載は、文脈で反対であることが明らかにされていない限り、より一般的な多重出力構成を排除しないことが理解されるべきである。
【００１９】
図３の差分ＤＡＣ回路２００は、ＭＳＢスイッチングネットワーク２１２Ａ、２１２Ｂ（まとめてスイッチングネットワーク２１２と呼ぶ）をさらに含むことができる。デジタル入力ストリームに応答して、スイッチングネットワーク２１２は、第１のアナログ差分信号成分２１３を第１の精細解像度ＤＡＣ２０４の入力２１４Ａ、２１４Ｂに結合させてデジタル入力ストリームの最下位ビット（ＬＳＢ）を変換し、第２のアナログ差分信号成分２１５を第２の精細解像度ＤＡＣ２０６の入力２１６Ａ、２１６Ｂに結合させてＬＳＢを変換することができる。
【００２０】
上述のように、本発明者らは、差分多重ストリングインピーダンスＤＡＣ回路内のスイッチの数を劇的に低減させている。スイッチのない状態は、図３において２１８、２２０でグラフィカルに図示されている。
【００２１】
いくつかの多重出力ＤＡＣ回路手法、例えば差分ＤＡＣ回路では、スイッチは、２１８、２２０において、第１のストリング２０８の長さの少なくとも一部に沿って、またいくつかの例では、第１のストリング２０８の全長に沿って含まれ得る。そのような手法は、第１の精細解像度ＤＡＣ２０４および第２の精細解像度ＤＡＣ２０６の両方が、第１のストリング２０８（または「ＭＳＢストリング」）の長さに沿って、例えば負の参照電圧端子Ｖｒｅｆｎから正の参照電圧端子Ｖｒｅｆｐまでインピーダンス要素に結合させることを可能にすることができる。しかしながら、これらスイッチ２１８、２２０を取り除くことによって、本発明者らは、面積を低減させ、速さを増大させ、かつＤＡＣ回路２００の漏洩電流を改善させた。
【００２２】
スイッチの低減を達成するために、本発明者らは、マルチプレクサ２２２を、デジタル入力ストリームの１つ以上のＭＳＢを使用して第１および第２の精細解像度ＤＡＣの出力の結合を交換するように含むことができることを認識した。より特定的には、マルチプレクサ２２２は、第１の精細解像度ＤＡＣ２０４および第２の精細解像度ＤＡＣ２０６の出力、例えば出力ＬＳＢ＿ａ＿ｏｕｔおよびＬＳＢ＿ｂ＿ｏｕｔを受信するために、入力２２４Ａ、２２４Ｂを含むことができる。マルチプレクサ２２２は、マルチプレクサ２２２の第１および第２の差分出力端子２２６Ａ、２２６Ｂに第１および第２の精細解像度ＤＡＣ２０４、２０６の出力を多重化することができる。
【００２３】
マルチプレクサ２２２は、制御信号入力を使用して受信されたマルチプレクサ制御信号を使用して、第１および第２の精細解像度ＤＡＣの出力の結合を交換することができる。いくつかの例では、マルチプレクサ制御信号は、チョッピング信号であることができ、他の実施例では、制御信号は、デジタル入力ストリームの１つ以上のＭＳＢであることができる。
【００２４】
いくつかの例では、マルチプレクサ制御信号は１つ以上のＭＳＢ、チョッピング信号、またはデジタル的ゲート／復号化／構成バージョンによって駆動することができる。いくつかの例では、デジタル制御は、マルチプレクサを駆動させる前に信号パスに沿って行うことができる。
【００２５】
一例として、制御信号に依存して、例えばＭＳＢに依存して、マルチプレクサ２２２は、１）第１の精細解像度ＤＡＣの出力、例えば出力ＬＳＢ＿ａ＿ｏｕｔを、第１の差分出力端子「ｏｕｔｐ」に結合させ、第２の精細解像度ＤＡＣの出力、例えばＬＳＢ＿ｂ＿ｏｕｔを、第２の差分出力端子「ｏｕｔｎ」に結合させること、または２）第１の精細解像度ＤＡＣの出力、例えばＬＳＢ＿ａ＿ｏｕｔを、第２の差分出力端子「ｏｕｔｎ」に、および第２の微細解像度ＤＡＣの出力、例えばＬＳＢ＿ｂ＿ｏｕｔを、第１の差分出力端子「ｏｕｔｐ」に結合させることができる。
【００２６】
多重ストリングの多重出力ＤＡＣ回路２００のＭＳＢストリング、例えば第１のストリング２０８は、その中間点ノード２２８の周囲に（または、中間あたりに）対称的構造を有する。本発明者らは、対称的構造を活用して、ＤＡＣ回路を動作させるために必要なスイッチ数を低減させている。
【００２７】
多重ストリング差分ＤＡＣ回路の動作は、図３に関して概念的に説明することができる。第１および第２の精細解像度ＤＡＣ２０４、２０６は、それらのスイッチング動作中、第１のストリング２０８に沿って１つの精細解像度ＤＡＣとして一斉に「動く」ことができ、例えば第１の精細解像度ＤＡＣ２０４は、デジタル入力ストリームに応答して、第１のストリング２０８を下に向かって「動き」、他方の精細解像度ＤＡＣ、例えば第２の精細解像度ＤＡＣ２０６は、第１のストリング２０８を上に向かって「動く」。
【００２８】
デジタル入力ストリームの１つ以上のＭＳＢを使用して第１および第２の精細解像度ＤＡＣ２０４、２０６の出力を多重化することによって、本発明者らは、第１の精細解像度ＤＡＣ２０４が第１のストリング２０８に結合させることができる第１のストリング２０８の長さに沿って延在する第１のスイッチングネットワークと、第２の精細解像度ＤＡＣ２０６が第１のストリング２０８に結合させることができる第１のストリング２０８の長さに沿って延在する第２のスイッチングネットワークとを含む必要性を除去した。（再度、概念的には）第１および第２の精細解像度ＤＡＣ２０４、２０６は、それらのスイッチング動作中に相補的な方法で（例えば、一方が下向きに動くと、他方が上向きに動く）一斉に「動く」ことができるため、本発明者らは、第１の精細解像度ＤＡＣ２０４は、デジタル入力ストリームに応答して、第１のストリング２０８の中間点２２８を下回って動く必要がある場合、第２の精細解像度ＤＡＣ２０６は、第１の精細解像度ＤＡＣ２０４が動く必要があるところに位置付けられ、同様に、第１の精細解像度ＤＡＣ２０４は、第２の精細解像度ＤＡＣ２０６が動く必要があるところに位置付けられることを認識した。第１および第２の精細解像度ＤＡＣ２０４、２０６の出力を多重化することによって、本発明者らは、中間点を中心としたＭＳＢストリングの対称性に起因する精細解像度ＤＡＣ２０４、２０６の相補的な位置付けを利用し、それによって、２１２Ａ、２１２Ｂに示されるようなスイッチの半分を除去しており、これは、いくつかの多重ストリング、多重出力ＤＡＣ回路手法に含まれる可能性がある。このように、スイッチを低減させたにもかかわらず、第１および第２の精細解像度ＤＡＣ２０４、２０６は、第１のストリング２０８をその長さに沿って上下動する物と思われる。
【００２９】
図３に見られるように、第１のストリング２０８は、第１の部分２３０および第２の部分２３２を含む長さを有し、第１の部分２３０に沿った第１のインピーダンス要素のセット２１０と、第２の部分２３２に沿った第２のインピーダンス要素のセット２１０とを含む。ＤＡＣ回路２００は、スイッチング要素２３４の第１のセット２１２Ａと、スイッチング要素２３４の第２のセット２１２Ｂとを有するスイッチングネットワークを含むことができ、第１のセット２１２Ａは、第１の部分２３０のみに沿って延在し、第２のセット２１２Ｂは、第２の部分２３２のみに沿って延在する。上記で示されたように、第１のストリング２０８の一部のみに沿ってスイッチを含むことによって、ＭＳＢスイッチングネットワークのスイッチ数が、他の多重出力ＤＡＣ回路手法と比較して実質的に、例えば半分まで低減される。
【００３０】
第１の精細解像度ＤＡＣ２０４は、第１のスイッチング要素のセット２１２Ａを使用して、第１のインピーダンス要素のセット２１０のみに結合させるための第２のインピーダンス要素のストリングを含むことができ、第２の精細解像度ＤＡＣ２０６は、スイッチング要素の第２のセット２１２Ｂを使用して、第２のインピーダンス要素のセットのみに結合させるための第３のインピーダンス要素のストリングを含むことができる。
【００３１】
このようにして、本発明者らは、差分多重ストリングＤＡＣ回路２００を動作させるためにひつようなスイッチ数を低減させている。
【００３２】
図３のＭＳＢストリングは、６ビットのＭＳＢストリングＤＡＣとして図示されている。いくつかの例では、第１および第２の精細解像度ＤＡＣは、６ビットＬＳＢストリングＤＡＣであることができ、結果として１２ビット差分多重ストリングＤＡＣであることができる。本開示の技法は、そのような構成に限定されない。むしろ、本開示の技法は、１２ビット解像度を上回るか、または１２ビット解像度を下回るＤＡＣ回路に適用することができる。明確に説明することを目的として、４ビット解像度の差分多重ストリングＤＡＣ回路（２ビットＭＳＢストリングおよび２ビットＬＳＢストリング）の一実施例が図６に関して示され、詳細に説明される。
【００３３】
Ｄｅｍｐｓｅｙらに対する同一出願人による米国特許第５，９６９，６５７号に詳細に記載されるように、インピーダンスストリングＤＡＣ回路は、ＭＳＢストリングに結合されたスイッチのインピーダンスを伝達関数に組み入れることができ、それによって、ＬＳＢ  ＤＡＣが隣接するＭＳＢ抵抗器間で切り替えるときにＭＳＢスイッチインピーダンスが一方のＬＳＢの伝達関数におけるステップを生じさせるようにされる。加えて、ＬＳＢストリング、例えば第２のストリングは、小規模かつ繰り返し可能な方法でＭＳＢストリングにローディングすることができる。この小規模なローディング効果は、それ自体を、スイッチング中にＤＡＣ回路を動きまわる電圧として顕在化させることができる。ローティング効果は、基本的には一定であり、伝達関数に組み込むことができる。
【００３４】
差分多重ストリングＤＡＣでは、図３のＭＳＢストリングの中間点ノードに、仮想接地が効果的に存在し、この中間点ノードは、２つのＭＳＢインピーダンス要素間のそのような受動抵抗器ノードのみであり、そのＤＣレベルは、ＬＳＢ  ＤＡＣスイッチングに対するＭＳＢの変化に起因するローティング効果の変化によって、実質的に不変である。このように、このノードにおける電圧レベルは、一次までの中間規模の遷移中には動かない。ＤＡＣ伝達関数は、ステージ間の電圧バッファまたは電流源／シンクアクティブ回路なしに、マルチストリングＤＡＣにおける電圧レベルの移動を利用することができる。
【００３５】
本発明者らは、図３のＤＡＣ回路２００を中レベルあたりに変更し、ゲイン増大を生じさせ、適度なオン抵抗（Ｒｏｎ）スイッチが、好ましくは受動的な切替回路の解決策で使用されることを可能にすることによって、ＭＳＢストリングの中間点に存在する可能性があるローティング効果問題を解決した。特に、本発明者らは、ＭＳＢインピーダンスストリング２０８の中間点ノード２２８に近接して結合された付加的なインピーダンス要素ネットワークを含んでいる。付加的なインピーダンス要素ネットワークは、図４において３４０で示され、以下に詳細に記載される。
【００３６】
図４は、本開示の様々な技法による．４ビット多重ストリング多重出力ＤＡＣ回路３００の一実施例を示す概略図である。図４の回路３００は、図３の回路２００の簡略化された４ビットバージョンである。ＤＡＣ回路３００は、共有の粗解像度ＤＡＣ回路３０２（または「ＭＳＢ  ＤＡＣ」）と、第１の精細解像度ＤＡＣ回路３０４（または「ＬＳＢ  ＤＡＣ１」）と、第２の精細解像度ＤＡＣ回路３０６（または「ＬＳＢ  ＤＡＣ２」）とを含むことができる。第１の精細解像度ＤＡＣ回路３０４および第２の精細解像度ＤＡＣ回路３０６は、粗解像度ＤＡＣのインピーダンスストリング３０８を共有する。
【００３７】
ｎビットの解像度を有する差分多重ストリングＤＡＣ回路については、ＭＳＢストリングは、インピーダンス「Ｒ１」を有するＭ個のインピーダンス要素３１０、例えば抵抗器を含むことができる。図４には特に図示されないが（しかし図６には示される）、ＬＳＢ  ＤＡＣ１３０４およびＬＳＢ  ＤＡＣ２３０６は、抵抗「Ｒ２」を有するインピーダンス要素を含むことができる。理想的には、ＬＳＢ  ＤＡＣ３０４、３０６のＲ２抵抗器の各々が、１つのＬＳＢの電圧に降下する。
【００３８】
上述のローティング効果問題を解決するために、ＤＡＣ回路３００は、例えば、図４のＭＳＢスイッチＳＭＢ０およびＳＭＴ０と直列であるＭＳＢストリングの中心点の周囲のＭＳＢスイッチにおいて抵抗「Ｒ３」を有するインピーダンス要素を含み、明かな第１のストリングードレベルの変化を作り出すかまたは引き起こすことができる。Ｒ３およびＳＭＴ０に結合された直列の相対位置は、入れ替えられてもよい。同様に、Ｒ３およびＳＭＢ０もまた、入れ替えられてもよい。本実施例の目的として、本開示によれば、選択されたＤＡＣノードが一方の底部から他方の頂部に、およびその逆に動くとき、ＬＳＢステップは、ＭＳＢストリング中心点の周囲にわたる電圧の約２倍に等しいことが望ましい可能性がある。
【００３９】
加えて、ゲイン増大をもたらし、高いＲｏｎスイッチを可能にするために、ＤＡＣ回路３００は、ＭＳＢストリング３０８の中間点ＭＳＢ抵抗器３４２、３４４と直列のインピーダンス「Ｒ４」を有するインピーダンス要素の週に、交差結合されたインピーダンス要素ネットワーク３４０を含むことができる。中間スケールの周囲での微分非直線性（ＩＮＬ）誤差を回避するために、インピーダンス「Ｒ４」は、中間スケールにおいて新しい１つのＬＳＢローティング効果「ステップ」を作り出すように選択することができる。例えば、ＤＡＣ範囲の１つのＬＳＢは、Ｒ４＝Ｒ１／（２ｎ２）に対応することができ、ここで、ｎ２は、ＬＳＢ  ＤＡＣの解像度、例えば自由度である。
【００４０】
非限定的かつ特定な例の説明を目的として、図４の４ビットの解像度に対して、２ビットのＭＳＢおよび２ビットのＬＳＢでは、Ｒ１＝２ｋΩの場合、ＭＳＢストリングにおいて、Ｒ４＝２ｋΩ／（２２）＝２０００／４＝５００Ωである。しかしながら、中間スケールにおける差分性に起因して、必要な直列インピーダンスは、Ｒ４＝（Ｒ１／（２ｎ２））／２＝２０００／８＝２５０Ωである。中間スケール遷移もまた、考慮することができる２つの中間スケールスイッチのＲｏｎ（ｃｏｍｂｏ）の２倍の寄与率を有することができることに留意すべきである。
【００４１】
インピーダンスＲ４とインピーダンスＲ３の各々との間の相互作用に起因して、Ｒ３の値は、それに応じてサイズ決めすることができる。例えば、Ｒ３は、（Ｒ１）／２＋（Ｒ２）／４と、例えば、Ｒ２÷４と等しい可能性があり、Ｒ４による１／２ＬＳＢ変化につき１および１／２、および差分解であることにつき１／２である。上記の例で続けると、Ｒ３＝２０００／２＋４００００／４＝２ｋＯｈｍｓである。ＬＳＢ  ＤＡＣ範囲の１つのＬＳＢは、ＭＳＢストリングにおける
【数１】
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に対応する。差分１／２のＬＳＢ変化については、中間スケールにおけるＲ４には、値Ｒ４＝１／２ｎ２／２＝２ｋ／６４＝３１．２５オームの直列インピーダンスを使用し得る。
【００４２】
新しいインピーダンスＲ４の挿入は、最終セグメントのゲインを増大させる可能性があり、それによって、ローティング効果の修正が、設計目標を満たすような中間スケールにおけるゲイン誤差を誘発させることを可能にする。また、インピーダンスＲ４の挿入／増大は、中間スケールにおけるＬＳＢステップを変化させる可能性があり、このことは、中間スケールにおける負のＤＮＬを生じさせる可能性がある。インピーダンスＲ４の増大は、中間スケールステップを増大させ、このノード遷移における負のＤＮＬ規模を低減させる。インピーダンスＲ４の減少は、ＬＳＢ中間スケールステップを減少させ、負のＤＮＬの規模を増大させる。
【００４３】
インピーダンスＲ３とインピーダンスＲ４との間の相互作用が望まれれる可能性がある。インピーダンスＲ３は、中間スケールにおけるＬＳＢステップおよび中間スケール「セグメント」のゲイン誤差を変化させることができる。加えて、インピーダンスＲ４は、中間スケールにおけるＬＳＢステップおよび中間スケール「セグメント」のゲイン誤差を変化させることができる（例えば、交差結合による異なるゲイン、異なる影響）。
【００４４】
インピーダンス要素ネットワーク３４０は、スイッチＳＭＢ０およびＳＭＴ０と組み合わせて、「負荷補償回路」であると考えられ得る。いくつかの例の実施では、インピーダンス要素ネットワーク３４０のインピーダンスＲ３は、スイッチＳＭＢ０およびＳＭＴ０のいずれかの側（または両側）に置くことができる。
【００４５】
上記のように、図３に関して、ＬＳＢ  ＤＡＣ１３０４の出力Ｖｄａｃ１およびＬＳＢ  ＤＡＣ２３０６の出力Ｖｄａｃ２は、図５に示されるように、マルチプレクサ３２２によって受信することができる。デジタル入力ストリームの１つ以上のＭＳＢを使用して、図５のマルチプレクサは、Ｖｄａｃ１およびＶｄａｃ２、例えばＬＳＢ  ＤＡＣ１３０４、ＬＳＢ  ＤＡＣ２３０６の出力の結合を交換することができる。
【００４６】
すなわち、ＭＳＢに依存して、マルチプレクサ３２２は、１）第１の精細解像度ＤＡＣの出力、例えば出力Ｖｄａｃ１を、第１の差分出力端子３２６Ａ「Ｖｏｕｔ１」に、そして第２の精細解像度ＤＡＣの出力、例えば出力Ｖｄａｃ２を、第２の差分出力端子３２６Ｂ「Ｖｏｕｔ２」に結合させるか、または２）第１の精細解像度ＤＡＣの出力、例えば出力Ｖｄａｃ１を、第２の差分出力端子３２６Ｂ「Ｖｏｕｔ２」に、そして第２の精細解像度ＤＡＣの出力、例えば出力Ｖｄａｃ２を、第１の差分出力端子３２６Ａ「Ｖｏｕｔ１」に結合させる。
【００４７】
本開示に記載された切替受動インピーダンス要素に加えて、アクティブなインピーダンス要素をさらに使用して、本開示における様々な技術を実施することができる。いくつかの例の実施では、アクティブなインピーダンス要素のインピーダンスは、ＤｅｎｎｉｓＡ．Ｄｅｍｐｓｅｙに対する同一出願人による米国特許第９，０７７，３７６号に記載された技術に従って制御することができ、その内容全体は、参照により本明細書に組み入れられる。インピーダンスストリングにおける受動抵抗要素を使用することが望ましい可能性があるが、それは、これらがダイオード接合リークパスを有していないためであることに留意すべきである。
【００４８】
上記のように、結合インピーダンス要素ネットワーク部ネットワーク３４０のインピーダンス要素Ｒ３およびＲ４は、アクティブな要素の動作を必要とすることなく、切替インピーダンスを使用して、ＬＳＢ  ＤＡＣ１３０４およびＬＳＢ  ＤＡＣ２３０６に結合されたストリング３０８の第１および第２のインピーダンスセクション間の端子におけるＡＣ接地制限を回避するか、または克服することができる。
【００４９】
図４に示されるように、切替電流源の解決策は、同様のＤＡＣ電圧変化をもたらすことができるが切替電流源の解決策は、付加的な電力、面積および動作の余裕制限を有する付加的な精密アクティブ回路を必要とする可能性がある。電流源３８０、３８２は、ＤＡＣネットワークに結合され、かつそれから結合解除され、必要とされる変化をもたらし得、そのようなスイッチングは、直列スイッチ３８４、３８６によってなされ得るか、または電流源内部に組み合わせられたスイッチング、例えばカスケードトランジスタは、「オフ」状態で直列スイッチとして機能することができる。
【００５０】
イネーブルにされると、電流源３８０、３８２は、ＤＡＣネットワークに、例えば第１のストリング３０８に結合され、中間点におけるローティング効果の制限を回避するような電圧変化をもたらすことができる。電流源３８０、３８２は、サブＤＡＣストリングと中間点との間の第１のストリングマルチプレクサネットワークに結合させることができる。静的および／または動的な要素マッチング回路設計技術を使用して、電流源をマッチさせることが望ましい可能性がある。
【００５１】
電流源３８０、３８２は、中間点ノードに結合された第１のストリング抵抗器が選択されると、ＤＡＣネットワークの中に結合させることができ、それによって、これらの電流源およびそれらに関連付けられたアナログ回路は、使用していないとき、電源をオフにして消費電力を低減させ得る。また、電流源３８２は、電流シンクと称されることもできる。
【００５２】
いくつかの切替電流源の解決策では、結合インピーダンス要素ネットワーク部ネットワーク３４０の抵抗器Ｒ３およびＲ４は、含まれる必要がない。結合インピーダンス要素ネットワーク部ネットワーク３４０の抵抗Ｒ３およびＲ４が含まれていないいくつかの切替電流の解決策では、電流源３８０、３８２は、図４に図示されるような左側に代えて、スイッチＳＭＢ０およびＳＭＴ０の右側にそれぞれ接続することができる。そのような構成では、電流源３８０、３８２は、電圧変化を引き起こすために、それらに関連付けられたスイッチＳＭＢ０およびＳＭＴ０の抵抗に対して使用することができる。
【００５３】
図５は、本開示の様々な技法を実施するためのマルチプレクサの実施例を示す概略図であるマルチプレクサ回路３２２は、制御信号を受信するための１つ以上の入力３４６を含むことができる。いくつかの例の実施では、制御信号は、デジタル入力ストリームの１つ以上のＭＳＢを含むことができる。他の例の実施では、制御信号は、チョッピング信号を含むことができる。上述のように、マルチプレクサ３２２は、図４のＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２の出力、すなわち出力Ｖｄａｃ１およびＶｄａｃ２を受信するための入力３２４Ａ、３２４Ｂを含むことができる。マルチプレクサ３２２は、出力Ｖｄａｃ１およびＶｄａｃ２を、マルチプレクサ３２２の第１および第２の差分出力端子３２６Ａ、３２６Ｂに直接経路付けするか、またはマルチプレクサ３２２の入力３２４と出力３２６との間の結合を交換することができる。この交換は、ＤＡＣ差分出力信号の極性を反転させ、両方の出力の相対位置をスワップする。
【００５４】
いくつかの例示の実施では、マルチプレクサ回路３３２は、クロック信号を受信するためのクロック入力（図示せず）を含むことができ、マルチプレクサ回路３２２は、クロック信号に基づいて入力３２４を出力３２６に選択的に結合させ、アナログ信号Ｖｄａｃ１およびアナログ信号Ｖｄａｃ２をチョッピングすることができる。他の例示の実施では、チョッピングは、制御信号パスにおいて１つのみの入力信号がマルチプレクサに必要であるようにゲート制御することによって、達成することができる。
【００５５】
図６は、本開示の様々な技法による．４ビット多重ストリング多重出力ＤＡＣ回路の一実施例を示す概略図である。図６は、上述の図４と同様であるが、ＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２によって詳細に示される。明確に説明することを目的として、図６の差分多重ストリングＤＡＣ回路３００は、４ビットの解像度（２ビットＭＳＢストリングおよび２ビットＬＳＢストリング）のみを図示する。簡潔にすることを目的として、同様の特徴は、再度詳細には説明しない。
【００５６】
ＭＳＢ  ＤＡＣ３０２は、粗解像度ＤＡＣであることができ、ＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２によって共有されるインピーダンス要素のストリング３０８（インピーダンス「Ｒ１」を有するとしてラベル付けされる）を含むことができる。ＭＳＢストリング３０８は、第１の部分および第２の部分を含む長さを有することができ、第１のストリング３０８は、第１の部分（インピーダンス要素３５０および３５２）に沿った第１のインピーダンス要素のセットと、第２の部分（インピーダンス要素３５４および３５６）に沿った第２のインピーダンス要素のセットとを含む。ＭＳＢ  ＤＡＣ３０２は、第１のスイッチング要素のセット３１２Ａ、例えばスイッチＳＭＢ０〜ＳＭＢ２と、第２のスイッチング要素のセット３１２Ｂ、例えばスイッチＳＭＴ０〜ＳＭＴ２とを有するスイッチングネットワークを含むことができる。ＭＳＢ  ＤＡＣ３０２は、デジタル入力ストリームのＭＳＢを、３１３において第１のアナログ差分信号成分に、３１５において第２のアナログ差分信号成分に変換することができる。
【００５７】
ＬＳＢ  ＤＡＣ１３０４は、精細解像度ＤＡＣであることができ、インピーダンス要素のストリング３５８（インピーダンス「Ｒ２」を有するとしてラベル付けされる）と、スイッチ３６０のセット、例えばスイッチＳＬＢ０〜ＳＬＢ３を含むことができる。ＬＳＢ  ＤＡＣ１３０４は、デジタル入力ストリームのＬＳＢを変換することができ、ＭＳＢ  ＤＡＣから第１のアナログ差分信号成分３１３を受信するための入力を有することができる。
【００５８】
同様に、ＬＳＢ  ＤＡＣ２３０６は、精細解像度ＤＡＣであることができ、インピーダンス要素ストリング３６２（インピーダンス「Ｒ２」を有するとしてラベル付けされる）と、スイッチ３６４のセット、例えばスイッチＳＬＴ０〜ＳＬＴ３を含むことができる。ＬＳＢ  ＤＡＣ２３０６は、デジタル入力ストリームのＬＳＢを変換することができ、ＭＳＢ  ＤＡＣから第２のアナログ差分信号成分３１５を受信するための入力を有することができる。
【００５９】
上述の仮想接地問題を解決するために、ＭＳＢ  ＤＡＣ３０２は、結合インピーダンスネットワーク部３４０を含むことができる。結合インピーダンス要素ネットワーク部３４０は、ＭＳＢストリングの中間点ノードに近接して結合させることができ、ここで、中間点ノードは、２つの最も内側のＭＳＢインピーダンス要素３５２、３５４間にある。結合インピーダンス要素ネットワーク部３４０は、図６に示されるように、インピーダンス値Ｒ３およびＲ４を有するインピーダンス要素を含むことができる。いくつかの実施例の構成では、インピーダンス値Ｒ３およびＲ４は、上記のように、互いに異なることができ、また第１のストリング、第２のストリング、および第３のストリングのインピーダンス要素のインピーダンス値とは異なることができる。
【００６０】
インピーダンスＲ４（「中間点インピーダンス要素」）を有するインピーダンス要素は、中間点ノードに結合されたＭＳＢストリング３０８の２つのインピーダンス要素３５２、３５４間に結合させることができる。図６に示された例では、結合インピーダンス要素ネットワーク部３４０は、インピーダンスＲ３（「スイッチングインピーダンス要素」とも称される）を有する２つのインピーダンス要素を含むことができる。インピーダンスＲ３を有する第１のスイッチングインピーダンス要素３６６は、インピーダンスＲ４を有し、第１のスイッチング要素のセット３１２Ａのスイッチング要素に結合された中間点インピーダンス要素３７０の第１の端子３６８に結合させることができる。同様に、インピーダンスＲ３を有する第２のスイッチングインピーダンス要素３７２は、インピーダンスＲ４を有する中間点インピーダンス要素３７０の第２の端子３７４に結合させることができ、第２のスイッチング要素のセット３１２Ｂのスイッチング要素に結合させることができる。
【００６１】
上述のように、２つのスイッチのセットが第１のストリング３０８の長さに沿って延在する構成を利用するのではなく、本発明者らは、ＤＡＣ回路のスイッチの数を低減させた。図６に示された実施例の構成に見られるように、第１のスイッチング要素のセット３１２Ａは、ＭＳＢストリングの第１の部分（インピーダンス要素３５４、３５６）および結合インピーダンスネットワーク部３４０のみに沿って延在し、第２のスイッチング要素のセット３１２Ｂは、ＭＳＢストリングの第２の部分（インピーダンス要素３５０、３５２）および結合インピーダンスネットワーク部３４０のみに沿って延在する。加えて、ＬＳＢ  ＤＡＣ１のストリング３５８は、第１のスイッチング要素のセット３１２Ａを使用して、第１のインピーダンス要素のセット（インピーダンス要素３５４、３５６）および結合インピーダンスネットワーク部３４０のみに結合させることができる。同様に、ＬＳＢ  ＤＡＣ２のストリング３６２は、第２のスイッチング要素のセット３１２Ｂを使用して、第２のインピーダンス要素のセット（インピーダンス要素３５０、３５２を含む）および結合インピーダンスネットワーク部３４０のみに結合させることができる。このように、本発明者らは、ＭＳＢスイッチングネットワークのスイッチにおいて大きな低減、例えば５０％の低減を達成している。
【００６２】
図６に示された例示の構成は、（２ｎ２−１）と等しいインピーダンス要素の数を含むＬＳＢ  ＤＡＣ１のストリング３５８を図示し、ここで、ｎ２は、ビット解像度であるＬＳＢ  ＤＡＣ１（完全であるために、ｎ１は、ＭＳＢ  ＤＡＣのビット解像度である）。図６に示された非限定的な実施例の構成では、ｎ２は２ビット解像度を定義し、ＬＳＢ  ＤＡＣ１におけるインピーダンス要素の数は、示されるように、２２−１＝３のインピーダンス要素と等しい。差分多重ストリングＤＡＣ回路については、ＬＳＢ  ＤＡＣ２はＬＳＢ  ＤＡＣ１に類似して構成され、そして、示されたように、それ自体が３つのインピーダンス要素を含む。（２ｎ２−１）ＬＳＢ  ＤＡＣインピーダンス要素を有するＭＳＢインピーダンスストリングに結合されたＬＳＢ  ＤＡＣを有する多重ストリングＤＡＣ回路の実施例は、Ｄｅｍｐｓｅｙらに対する同一出願人による米国特許第５，９６９，６５７号に記載され、その内容全体が参照により本明細書に組み入れられる。
【００６３】
図７は、図６の実施例のＤＡＣに供給された４ビットのデジタルワード間の関係を示す表である。表４００は、３つのコラムを含み、左端のコラム４０２は、４ビットの入力コードを図示し、中央のコラム４０４は、ＭＳＢ  ＤＡＣの閉鎖されたスイッチ、例えば図６のＭＳＢ  ＤＡＣ３０２を図示し、右端のコラム４０６は、２つのＬＳＢ  ＤＡＣの閉鎖されたスイッチ、例えば図６のＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２を図示する。リストアップされていないＤＡＣスイッチは、開またはオフ状態に構成される。
【００６４】
図７に示された実施例では、入力コードのビットＤ［３］は、出力スワッピング制御のために使用されるＭＳＢであることができる。ＭＳＢ  ＤＡＣスイッチは、入力コードビットＤ［３：２］によってデコードすることができ、２つのＬＳＢ  ＤＡＣのためのスイッチは、入力コードビットＤ［２：０］によってデコードすることができる。図７の頭文字は、以下のとおりである。ＳＭＴ＝ＳｗｉｔｃｈＭＳＢ  ＤＡＣＴｏｐ、ＳＭＢ＝ＳｗｉｔｃｈＭＳＢ  ＤＡＣＢｏｔｔｏｍ、ＳＬＴ＝ＳｗｉｔｃｈＬＳＢ  ＤＡＣＴｏｐ、ＳＬＢ＝ＳｗｉｔｃｈＬＳＢ  ＤＡＣＢｏｔｔｏｍ。
【００６５】
多重ストリングの多重出力ＤＡＣ回路の動作が、図３に関して概念的に説明された。概念的には、ＬＳＢ  ＤＡＣは、スイッチング中に相補的な方法で一斉に動くことができる（例えば、一方が下向きに動き、他方が上向きに動く）。本発明者らは、第１のＬＳＢ  ＤＡＣがデジタル入力ストリームに応答してＭＳＢストリングの中間点を下回って動く必要がある場合、第２のＬＳＢ  ＤＡＣは、第１のＬＳＢ  ＤＡＣが動く必要があるところに位置付けられ、同様に、第１のＬＳＢ  ＤＡＣは、第２のＬＳＢ  ＤＡＣが動く必要があるところに位置付けられることを認識した。
【００６６】
これらの技法は、図６の回路に関して、図７の表を用いて以下に記載される。米国特許第５，９６９，６５７号に詳細に説明され、参照により本明細書に組み入れられるこれらの組み合わせのうちのいくつかの背後の数値演算を説明する代わりに、本開示の主題の中でも、２つのＬＳＢ  ＤＡＣの相補的「移動」およびＭＳＢを使用した結合交換が、図７に関して説明される。
【００６７】
行１では、入力コード００００を有するデジタル入力ストリームは、結果として制御回路、例えば図１のＤＳＰ１４０となり、ＭＳＢスイッチＳＭＴ１、ＳＭＴ２、ＳＭＢ１およびＳＭＢ２を閉じるよう制御するための制御信号を出力し、ＬＳＢスイッチＳＬＴ０およびＳＬＢ０を閉じるよう出力する。図６を参照すると、この入力コードまたはワードは、結果として制御回路に、端子ＶｒｅｆｐにおいてＬＳＢ  ＤＡＣ２の出力Ｖｄａｃ２に電圧を結合させ、端子ＶｒｅｆｎにおいてＬＳＢ  ＤＡＣ１の出力Ｖｄａｃ１に電圧を結合させることが理解できる。概念的には、入力コード００００を使用することは、ＭＳＢストリングの最上位のインピーダンス要素と並行にＬＳＢ  ＤＡＣ２を結合させ、ＭＳＢストリングの最下位のインピーダンス要素と並行にＬＳＢ  ＤＡＣ１を結合させると考えられ得る。
【００６８】
スイッチＳＭＢ２およびＳＭＴ２の有限なオン抵抗は、ＤＡＣのゼロスケールおよびフルスケールレベルがＶｒｅｆｎおよびＶｒｅｆｐ電圧レベルとは異なることを生じさせ、それによって、小規模なゼロスケールおよびフルスケールレベルの誤差を誘発する。［非］線形測定のために使用されるＬＳＢサイズは、実際のＬＳＢサイズを使用し、終点はこれらの終点誤差を調整し、入力コード００００構成において顕著である。出力範囲は、フルスケールのＤＡＣ出力レベルからＤＡＣ出力ゼロスケールレベルを引いて計算される。実際の、または有効なＬＳＢサイズは、コード数またはコード数マイナス１で除算されたＤＡＣ出力範囲として計算され得る。
【００６９】
行２では、入力コード０００１では、ＭＳＢ  ＤＡＣスイッチは、以前として入力コード００００に従い、１つのＬＳＢステップの変化は、ＬＳＢ  ＤＡＣのスイッチングを変更することによって引き起こされる。同様に、行３および４における構成の変化は、結果として、ＬＳＢ  ＤＡＣのスイッチング変化を介して、さらに１つのＬＳＢステップが生じる。
【００７０】
行５では、変化に対する行４のスイッチングがあり、それによって、ＬＳＢ  ＤＡＣは、電圧項で反転され、ＬＳＢ  ＤＡＣスイッチのエンコーダスイッチング領域のデジタルエンコーダ動作もまた、行５〜８まで反転され、結果として各コードにおいて１つのＬＳＢステップになる。
【００７１】
このように、出力Ｖｄａｃ１およびＶｄａｃ２は、中間点に向かって相補的に動く。中間点の後、マルチプレクサ、例えば図５のマルチプレクサ３２２は、２つのＬＳＢ  ＤＡＣの出力Ｖｄａｃ１およびＶｄａｃ２の結合を交換することができる。中間点は、図７におけるスイッチング構成に見ることができる。入力コード０１１１（行８）の後、入力コード１０００〜１１１１（行９〜１５）についてのスイッチング構成は、入力コード００００〜０１１１に使用されたスイッチング構成と同一である。同様に、行２における入力コード０００１のためのスイッチング構成は、結果として、行１５の入力コード１１１０に使用されたものと同じスイッチ構成であり、行３における入力コード００１０のためのスイッチング構成は、結果として、行１４で入力コード１１０１に使用されたものと同じスイッチ構成等である。
【００７２】
最後に、行１６における入力コード１１１１のためのスイッチング構成は、結果として、第１の行において入力コード００００に使用されたものと同じＭＳＢ  ＤＡＣ閉スイッチ構成（中央のコラム）およびＬＳＢ  ＤＡＣ閉スイッチ構成（右側のコラム）となる。概念的には、入力コード１１１１（入力コード００００と同様）を使用することは、ＬＳＢ  ＤＡＣ２をＭＳＢストリングの上位に位置させ、ＬＳＢ  ＤＡＣ１をＭＳＢストリングの下位に位置させると考えられ得る。
【００７３】
当然ながら、言うまでもなく、入力コード１１１１に対するＬＳＢ  ＤＡＣ１の出力Ｖｄａｃ１およびＬＳＢ  ＤＡＣ２の出力Ｖｄａｃ２は、入力コード００００についてと同じである。マルチプレクサ、例えば図５のマルチプレクサ３２２を使用して、２つのＬＳＢ  ＤＡＣの出力Ｖｄａｃ１およびＶｄａｃ２の結合を交換することは、このシナリオを克服する。入力コードの１つ以上のＭＳＢを使用して、マルチプレクサは、ＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２の出力の結合を交換することができ、それによって、２つのＬＳＢ  ＤＡＣの相補的な方法が維持されると同時に、著しい数のスイッチ、例えば５０％のスイッチが除去される。例えば、図７の行１〜８の入力コード００００〜０１１１については、図５のマルチプレクサ３２２は、これらの入力コードのＭＳＢ「０」を使用することができ、出力Ｖｄａｃ１およびＶｄａｃ２をマルチプレクサの第１および第２の差分出力端子３２６Ａ、３２６Ｂに直接経路付けすることができる。図７の行９〜１６の入力コード１０００〜１１１１については、図５のマルチプレクサ３２２は、Ｋこれらの入力コードのＭＳＢ「１」を使用することができ、マルチプレクサ３２２の入力３２４および出力３２６間の結合を交換することができる。
【００７４】
再度、２つのＬＳＢ  ＤＡＣの出力を多重化することによって、本発明者らは、精細解像度ＤＡＣ、例えば図６のＬＳＢ  ＤＡＣ１およびＬＳＢ  ＤＡＣ２の相補的な位置付けを利用している。このように、スイッチを低減させたにもかかわらず、第１および第２の精細解像度ＤＡＣは、概念的にはＭＳＢストリングをその長さに沿って上下動するものと思われる。
【００７５】
図８は、本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路５００の別の実施例を示す概略図である。図６に示されたＤＡＣ回路３００とは異なり、図８の差分多重ストリングＤＡＣ回路５００は、（２ｎ２−２）と等しい多数のインピーダンス要素（インピーダンス「Ｒ２」を有する）を含むＬＳＢ  ＤＡＣ１のストリング３５８を図示し、ここで、ｎ２は、ＬＳＢ  ＤＡＣ１のビット解像度である（完全にするために、ｎ１は、ＭＳＢ  ＤＡＣのビット解像度である）。図８に示された非限定的な実施例の構成では、ｎ２は、２ビットの解像度を定義し、ＬＳＢ  ＤＡＣ１のインピーダンス要素の数は、示されるように、２２−２＝２のインピーダンス要素に等しい。差分多重ストリングＤＡＣ回路については、ＬＳＢ  ＤＡＣ２はＬＳＢ  ＤＡＣ１に類似して構成され、そして、示されたように、それ自体が２つのインピーダンス要素（インピーダンス「Ｒ２」を有する）を含む。（２ｎ２−２）ＬＳＢ  ＤＡＣインピーダンス要素を有するＭＳＢインピーダンスストリングに結合されたＬＳＢ  ＤＡＣを有する多重ストリングＤＡＣ回路の実施例は、Ｄｅｍｐｓｅｙらに対する同一出願人による米国特許第７，１３６，００２号に記載され、その内容全体が参照により本明細書に組み入れられる。
【００７６】
図９は、本開示の様々な技法による４ビット多重ストリング多重出力ＤＡＣ回路６００の別の実施例を示す概略図である。図６および８に示されたＤＡＣ回路３００、５００とは異なり、図９の差分多重ストリングＤＡＣ回路６００は、（２ｎ２−３）と等しい多数のインピーダンス要素（インピーダンス「Ｒ１」を有する）を含むＬＳＢ  ＤＡＣ１のストリング３５８を図示し、ここで、ｎ２は、ＬＳＢ  ＤＡＣ１のビット解像度である（完全にするために、ｎ１は、ＭＳＢ  ＤＡＣのビット解像度であり、ＤＡＣのｎビットの解像度＝ｎ１＋ｎ２である）。図９に示された非限定的な実施例の構成では、ｎ２＝２ビットであり、ＬＳＢ  ＤＡＣ１におけるインピーダンス要素の数は、示されるように、２２−３＝１のインピーダンス要素と等しい。差分多重ストリングＤＡＣ回路については、ＬＳＢ  ＤＡＣ２はＬＳＢ  ＤＡＣ１に類似して構成され、そして、示されたように、それ自体が１つのインピーダンス要素（インピーダンス「Ｒ１」を有する）を含む。（２ｎ２−３）ＬＳＢ  ＤＡＣインピーダンス要素を有するＭＳＢインピーダンスストリングに結合されたＬＳＢ  ＤＡＣを有する多重ストリングＤＡＣ回路の一実施例が、Ｄｅｍｐｓｅｙに対する同一出願人による米国特許第９，０６５，４７９号に記載され、その内容全体が参照により本明細書に組み入れられる。
【００７７】
別の実施例では、本開示の様々な技は、Ｄｅｍｐｓｅｙに対する米国特許第９，１２４，２９６号に記載された技法と組み合わせることができ、その内容全体が参照により本明細書に組み入れられる。例えば、米国特許第９，１２４，２９６号の図３は、共有のＭＳＢストリングを有する多重チャネルストリングＤＡＣ回路３００を図示する。いくつかの実施例の構成では、本開示に記載されたいずれかの図における各ＬＳＢ  ＤＡＣは、米国特許第９，１２４，２９６号に記載された技法を使用して変更され、低スイッチカウントを有する多重チャネルの多重出力、例えば差分ＤＡＣ回路を作成することができる。例えば、図６のＤＡＣ回路３００は、ＬＳＢ  ＤＡＣ１ＡならびにＬＳＢ  ＤＡＣ１Ｂ、およびＬＳＢ  ＤＡＣ２ＡならびにＬＳＢ  ＤＡＣ２Ｂを含むように変更することができ、この場合、ＬＳＢ  ＤＡＣ１ＡおよびＬＳＢ  ＤＡＣ２Ａは、第１のチャネルの多重出力ＤＡＣ回路を形成し、ＬＳＢ  ＤＡＣ２ＡおよびＬＳＢ  ＤＡＣ２Ｂは、第２のチャネルの多重出力ＤＡＣ回路を形成する。
【００７８】
別の実施例では、本開示の様々な技は、Ｄｅｍｐｓｅｙに対する米国特許第９，４０７，２７８号に記載された技法と組み合わせることができ、その内容全体が参照により本明細書に組み入れられる。例えば、米国特許第９，４０７，２７８号の図１は、多重ステージＤＡＣ回路を図示している。いくつかの実施例の構成では、本開示に記載された図面のいずれかにおける各ＬＳＢ  ＤＡＣは、米国特許第９，４０７，２７８号の技法を使用して変更され、低減された数のインピーダンス要素を有する多重ステージの多重ストリング差分ＤＡＣ回路を作成することができ、このことは、より高い解像度設計に望ましい可能性がある。
【００７９】
別の実施例では、本開示の様々な技は、Ｄｅｍｐｓｅｙに対する米国特許第９，４４４，４８７号に記載された技法と組み合わせることができ、その内容全体が参照により本明細書に組み入れられる。例えば、米国特許第９，４４４，４８７号の図４は、第１のＭＳＢストリングに対する第２のＬＳＢストリングのインピーダンスを低減させることができる可変または調整可能な負荷インピーダンスＲＬＯＡＤを含むＤＡＣ回路を図示している。いくつかの実施例の構成では、本開示に記載されたいずれかの図におけるＤＡＣ回路は、米国特許第９，４４４，４８７号の技法を使用して変更され、調整可能な負荷インピーダンスを有する多重ストリング差分ＤＡＣ回路を作成することができる。
【００８０】
図１０は、本開示による、デジタル入力ストリームを対応する第１のアナログ出力および第２のアナログ出力に変換するための方法７００のフロー図の実施例である。ブロック７０２において、本方法７００は、共有の粗解像度ＤＡＣ、例えば図６のＭＳＢ  ＤＡＣ３０２を、デジタル入力ストリームの最上位ビット（ＭＳＢ）を第１のアナログ差分信号成分および第２のアナログ差分信号成分に変換するために提供することをさらに含むことができる。本方法７００は、第１の精細解像度ＤＡＣ、例えば図６のＬＳＢ  ＤＡＣ１３０４を、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するために提供することをさらに含むことができ、第１の精細解像度ＤＡＣは、共有の粗ＤＡＣから第１のアナログ差分信号成分を受信するための第１の入力を有する。本方法７００は、第２の精細解像度ＤＡＣ、例えば図６のＬＳＢ  ＤＡＣ２３０６を、デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するために提供することをさらに含むことができ、第２の精細解像度ＤＡＣは、共有の粗ＤＡＣから第２のアナログ差分信号成分を受信するための第２の入力を有する。
【００８１】
ブロック７０４において、本方法７００は、デジタル入力ストリームに応答して、第１および第２のスイッチングネットワークを、粗解像度ＤＡＣの共有の第１のインピーダンスストリング、例えば図６のストリング３０８にわたって生成された電圧を、第１および第２の精細解像度ＤＡＣの第１および第２のアナログ差分出力に結合させるように制御することをさらに含むことができる。
【００８２】
ブロック７０６において、本方法７００は、制御信号、例えばチョッピング信号またはデジタル入力ストリームの少なくとも１つのＭＳＢを使用して、マルチプレクサの第１および第２の差分出力端子に第１および第２の精細解像度ＤＡＣの第１および第２のアナログ差分出力を多重化するようにマルチプレクサを制御することをさらに含むことができ、マルチプレクサは、第１および第２のアナログ差分出力の結合を交換するように構成される。例えば、図５のマルチプレクサ３２２は、第１および第２の精細解像度ＤＡＣ３０４、３０６への第１および第２のアナログ差分入力３１３、３１５を受信するための入力３２４Ａ、３２４Ｂを含むことができ、出力３１３、３１５を、マルチプレクサ３２２第の１および第２の差分出力端子３２６Ａ、３２６Ｂを通して結合させることができるか、または第１および第２のアナログ差分出力の結合を交換することができる。
【００８３】
いくつかの実施例の構成では、共有の粗解像度ＤＡＣは、第１のインピーダンス要素のストリングを含むことができ、第１の精細解像度ＤＡＣは、第２のインピーダンス要素のストリングを含むことができ、第２の精細解像度ＤＡＣは、第３のインピーダンス要素のストリングを含むことができる。方法７００は、任意には、第１のストリングの中間点ノードに隣接して結合された結合インピーダンス要素ネットワーク部、例えば図６の部分３４０を提供することを含むことができ、ここで、結合インピーダンス要素ネットワーク部は、前記第１のストリング、第２のストリング、および第３のストリングのインピーダンス要素のインピーダンス値とは異なるインピーダンス値を有し、デジタル入力ストリームに応答して、第１および第２のスイッチングネットワークを、結合インピーダンス要素ネットワーク部にわたって生成された電圧を第１および第２の精細解像度ＤＡＣの第１および第２のアナログ差分出力に結合させるように制御するインピーダンス要素を含む。
【００８４】
いくつかの例示的な構成では、マルチプレクサ回路は、ロック信号を受信するためのクロック入力を含むことができ、本方法は、任意には、クロック信号に基づいてマルチプレクサ回路の第１および第２の出力を選択的に結合させ、第１のアナログ信号および第２のアナログ信号をチョッピングすることをさらに含むことができる。
【００８５】
様々な注記
本明細書で説明した非限定的な態様または実施例のそれぞれは、独立していてよく、または、１つ以上の他の実施例との様々な並べ替えもしくは組み合わせで組み合わせてよい。
【００８６】
上記の説明は、詳細な説明の一部を形成する添付の図面への参照を含む。図面は、説明のために、本発明が実施され得る具体的な実施形態を示す。これらの実施形態は、本明細書で「態様」および「実施例」とも呼ばれる。そのような実施例は、示されるかまたは記載された要素に加えて、要素を含み得る。しかし、本発明者らは、示されまたは説明されたこれらの要素のみが提供される実施例も熟慮検討する。さらに本発明者らは、示されもしくは説明されたこれらの要素の任意の組み合わせもしくは並べ替え（または、それらの１つもしくは複数の態様）を用いた実施例を、本明細書で示されもしくは説明されたある特別な実施例（またはその１つもしくは複数の態様）、もしくは他の実施例（またはそれらの１つもしくは複数の態様）のいずれかに関して熟慮検討する。
【００８７】
本文書とこれまで参照援用してきた任意の文書との間で使用法が矛盾する場合には、本文書の使用法が支配する。
【００８８】
本文書で、用語「ａ（１つの）」または「ａｎ（１つの）」は特許文書に見られるように、「１つの」または「１つを超える」を含むように使用され、「少なくとも１つの」または「１つもしくは複数の」の他の実例もしくは使用法のどんなものとも無関係である。本文書で、用語「ｏｒ（または）」は、非排他的であると見なされ、特に断らない限り、「Ａ  ｏｒ  Ｂ（ＡまたはＢ）」は、「Ａ  ｂｕｔ  ｎｏｔ  Ｂ（ＡではあるがＢではない）」、「Ｂ  ｂｕｔ  ｎｏｔ  Ａ（ＢではあるがＡではない）」、および「Ａ  ａｎｄ  Ｂ（ＡおよびＢ）」を含む。本文書では、用語「ｉｎｃｌｕｄｉｎｇ（含む）」および「ｉｎ  ｗｈｉｃｈ（そこにおいて）」は、それぞれの用語「ｃｏｍｐｒｉｓｉｎｇ（含む）」および「ｗｈｅｒｅｉｎ（そこにおいて）」と同等の平易な英語として使用される。また、以下の特許請求の範囲で、用語「ｉｎｃｌｕｄｉｎｇ（含む）」および「ｃｏｍｐｒｉｓｉｎｇ（備える）」は、開放型である。すなわち、システム、装置、物品、組成物、構築、またはプロセスであって、請求項内でかかる用語の後に挙げられた要素に加えて要素を含むシステム、装置、物品、組成物、構築、またはプロセスは、依然としてこの請求項の範囲に該当するとみなされる。さらに、以下の特許請求の範囲で、用語「第１の」、「第２の」、および「第３の」等は、単にラベルとして用いられ、それらの対象物に数的な要件を課すことは意図されていない。
【００８９】
本明細書で説明された方法実施例は、少なくとも部分的に、機械またはコンピュータによって実施することができる。いくつかの実施例は、電子装置が上記の実施例で説明されたような方法を行うように構成する動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。かかる方法の実施は、マイクロコード、アセンブリ言語コード、レジスタ転送言語（ＲＴＬ）、高水準言語コードなどのコード含むことができる。かかるコードは、様々な方法を行うためのコンピュータ可読命令を含むことができる。コードはコンピュータプログラム製品の部分を形成してよい。さらに、実施例では、コードは、例えば、実行の間、またはそれ以外のときに、１つまたは複数の揮発性、持続性、または非揮発性の有形のコンピュータ可読媒体に具体的に格納することができる。これらの具体的なコンピュータ可読媒体の例は、限定はされないが、ハードディスク、取り外し可能な磁気ディスク、取り外し可能な光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）等を含むことができる。
【００９０】
例示の集積回路スイッチは、平面ＦＥＴスイッチ、ＭＯＳ、ＣＭＯＳ、ＦｉｎＦＥＴおよび他の非平面ＦＥＴの変形を含む。加えて、いくつかの例示の実施では、微小電子機械システム（ＭＥＭＳ）技法を使用して、本開示の１つ以上のスイッチを実装することができる。例示の技法は、同一出願人による米国特許第８，１０２，６３７号、第８，６５９，３７３号、第８，５３６，９６４号、第８，２９４，５３９号、第８，３６８，４９０号、第７，９６８，３６４号、第８，２７９，０２６号、第７，５０４，８４１号、第７，７２８，６１０号、第７，７３７，８１０号、第７，６４２，６５７号、第８，１９４，３８２号、および第８，０３５，１４８号に記載されており、その各々の全内容は本明細書に参照援用されている。
【００９１】
「ｄｉｇｉｔａｌ  ｄａｔａ  ｓｔｒｅａｍ（デジタルデータストリーム）」という用語は、ＤＡＣデジタル入力データを説明するために使用され、シリアルデータ形式を類推し得るがＤＡＣデジタル入力データは、他の形式、例えば古パラレルワード、マルチプルパーシャルワードを有することができることが理解されよう。ＤＡＣ入力語は、アナログ出力信号への変換のための多くの形式またはフォーマットで入力され得、パラレルＤＡＣレジスタは、多くの場合デジタル・アナログ変換プロセスへのデジタル入力のために使用されることが理解されよう。
【００９２】
直列結合されたインピーダンス要素は、インピーダンスストリングとして説明されており、これはまた、インピーダンスチェーンとして一般的に周知である。上記の説明は例示的なものであり、制限するものではないことが意図されている。例えば、上記で説明した実施例（または、それらの１つもしくは複数の態様）は、互いに組み合わせて用いてよい。他の実施形態は、上記の説明を検討する際に、例えば、当業者が用いることができる。要約書は、３７Ｆ．Ｒ．§１．７２（ｂ）に適合するために提供され、読者が技術的な開示の性質を速やかに確認できるようにする。要約書は、特許請求の範囲または意味を解釈または限定するために用いられないとの理解で提出されている。また、上記の詳細な説明で、様々な特徴をグループ化して開示を簡素化してよい。これは、未請求の開示された特徴はどんな請求項にとっても本質的なものであることを意図していると解釈されるべきではない。そうではなく、発明の主題事項は、開示された特別な実施形態の全ての特徴よりも少ない特徴にあってよい。したがって、以下の特許請求の範囲は、各請求項がそれ自体別個の実施形態として自立して、詳細な説明に実施例または実施形態として本明細書によって組み込まれており、かかる実施形態は、様々な組み合わせまたは並べ替えで互いに結合させることができることが熟慮検討された。本発明の範囲は、かかる特許請求の範囲が権利を与えた均等物の全範囲と同時に添付の特許請求の範囲を参照して決定されるべきである。
【符号の説明】
【００９３】
１００  二重出力デジタル−アナログ変換器
１２０  最上位ビット（ＭＳＢ）ストリング
１３０  最下位ビット（ＬＳＢ）ストリング
１４０  デジタル信号プロセッサ（ＤＳＰ）
２００  回路
２０２  回路
２０４  回路
２０６  回路
２０８  インピーダンスストリング
２１０  インピーダンス要素
２２２  マルチプレクサ
２２８  中間点ノード
２３４  スイッチング要素
３００  回路
３０２  回路
３０４  回路
３０６  回路
３０８  のインピーダンスストリング
３３２  マルチプレクサ回路
３４０  インピーダンス要素ネットワーク
３４２  抵抗器
３４４  抵抗器
３５０  インピーダンス要素
３５２  インピーダンス要素
３５４  インピーダンス要素
３５６  インピーダンス要素
３５８  ストリング
３６０  スイッチ
３６２  ストリング
３６４  スイッチ
３７０  中間点インピーダンス要素
３７２  第２のスイッチングインピーダンス要素
３８０  電流源
３８２  電流源
３８４  直列スイッチ
３８６  直列スイッチ
５００  回路
６００  回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成30年8月3日(2018.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の第１のインピーダンスストリングと、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、前記共有の第２のインピーダンスストリングから前記第２のアナログ信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、を備える、ＤＡＣ回路。
【請求項２】
前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリングを含み、第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリングを含み、前記回路が、
前記第１のストリングの中間点ノードに近接して結合された結合インピーダンス要素ネットワーク部をさらに備え、前記結合インピーダンス要素ネットワーク部が、前記第１のストリング、前記第２のストリング、および前記第３のストリングの前記インピーダンス要素のインピーダンス値とは異なるインピーダンス値を有するインピーダンス要素を含む、請求項１に記載のＤＡＣ回路。
【請求項３】
前記第１のストリングの中間点ノードに近接して結合された前記結合インピーダンス要素ネットワーク部が、
前記中間点ノードに結合された前記第１のストリングの２つのインピーダンス要素間に結合された中間点インピーダンス要素と、
前記中間点インピーダンス要素の第１の端子と、前記第１のスイッチング要素のセットの第１のスイッチング要素とに結合された、第１のスイッチングインピーダンス要素と、
前記中間点インピーダンス要素の第２の端子と、前記第２のスイッチング要素のセットの第１のスイッチング要素とに結合された、第２のスイッチングインピーダンス要素と、を含む、請求項２に記載のＤＡＣ回路。
【請求項４】
前記回路が、
前記第１のインピーダンスストリングの中間点ノードに近接して結合された負荷補償回路をさらに備え、前記負荷補償回路が、
少なくとも１つの電流源と、
前記少なくとも１つの電流源を前記第１のインピーダンスストリングに結合させるためのスイッチング要素と、を含む、請求項１に記載のＤＡＣ回路。
【請求項５】
前記第１の精細解像度ＤＡＣが、第１のＬＳＢ  ＤＡＣであり、前記第２の精細解像度ＤＡＣが、第２のＬＳＢ  ＤＡＣであり、前記第１のＬＳＢ  ＤＡＣおよび前記第２のＬＳＢ  ＤＡＣが、前記第１のインピーダンス要素のストリングを共有する、請求項１に記載のＤＡＣ回路。
【請求項６】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−１）を含む、請求項１に記載のＤＡＣ回路。
【請求項７】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−２）インピーダンス要素を含む、請求項１に記載のＤＡＣ回路。
【請求項８】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−３）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−３）を含む、請求項１に記載のＤＡＣ回路。
【請求項９】
前記第１のインピーダンス要素のストリングが、第１の部分および第２の部分を含む長さを有し、前記第１のストリングが、前記第１の部分に沿った第１のインピーダンス要素のセットおよび前記第２の部分に沿った第２のインピーダンス要素のセットと、
結合インピーダンスネットワーク部とを含み、前記ＤＡＣ回路が、
第１のスイッチング要素のセットおよび第２のスイッチング要素のセットを含むスイッチングネットワークであって、前記第１のスイッチング要素のセットが、前記第１の部分および前記結合インピーダンスネットワーク部のみに沿って延在し、前記第２のスイッチング要素のセットが、前記第２の部分および前記結合インピーダンスネットワーク部のみに沿って延在する、スイッチングネットワークをさらに備え、
前記第１の精細解像度ＤＡＣが、スイッチングネットワークの前記第１のスイッチング要素のセットを使用して、前記第１のインピーダンス要素のセットおよび前記結合インピーダンスネットワーク部のみに結合させるための第２のインピーダンス要素のストリングを含み、
前記第２の精細解像度ＤＡＣが、スイッチングネットワークの前記第２のスイッチング要素のセットを使用して、前記第２のインピーダンス要素のセットおよび前記結合インピーダンスネットワーク部にのみ結合させるための第３のインピーダンス要素のストリングを含む、請求項１に記載のＤＡＣ回路。
【請求項１０】
デジタル入力ストリームを、対応する第１のアナログ出力および第２のアナログ出力に変換するための方法であって、
共有の第１のインピーダンスストリングを使用して、前記デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換することと、
第１の精細解像度ＤＡＣの第１の入力を使用して、前記共有の第１のインピーダンスストリングから前記第１のアナログ信号成分を受信することと、
前記第１の精細解像度ＤＡＣを使用して、前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換することと、
第２の精細解像度ＤＡＣの第２の入力を使用して、前記共有の第１のインピーダンスストリングから前記第２のアナログ信号成分を受信することと、
前記第２の精細解像度ＤＡＣを使用して、前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換することと、を含む、方法。
【請求項１１】
前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリングを含み、第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリングを含み、前記方法が、
前記第１のストリングの中間点ノードに近接して結合された結合インピーダンス要素ネットワーク部を結合させることであって、前記結合インピーダンス要素ネットワーク部が、前記第１のストリング、前記第２のストリング、および前記第３のストリングの前記インピーダンス要素のインピーダンス値とは異なるインピーダンス値を有するインピーダンス要素を含む、結合させることと、
前記デジタル入力ストリームに応答して、前記結合インピーダンス要素ネットワーク部にわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることと、をさらに含む、請求項１０に記載の方法。
【請求項１２】
結合インピーダンス要素ネットワーク部を、前記第１のストリングの中間点ノードに近接して結合させることが、
中間点インピーダンス要素を、前記中間点ノードに結合された前記第１のストリングの２つのインピーダンス要素間で結合させることと、
第１のスイッチングインピーダンス要素を、前記中間点インピーダンス要素の第１の端子、および前記第１のスイッチング要素のセットの第１のスイッチング要素に結合させることと、
第２のスイッチングインピーダンス要素を、前記中間点インピーダンス要素の第２の端子、前記第２のスイッチング要素のセットの第１のスイッチング要素に結合させることと、を含む、請求項１１に記載の方法。
【請求項１３】
結合インピーダンス要素ネットワーク部を、前記第１のインピーダンスストリングの中間点ノードに近接して結合させることと、
負荷補償回路を、前記第１のインピーダンスストリングの中間点ノードに近接して結合させることであって、前記負荷補償回路が、少なくとも１つの電流源と、スイッチング要素と、を含む、結合させることと、
前記少なくとも１つの電流源を前記第１のインピーダンスストリングに結合させるように前記スイッチング要素を制御することと、をさらに含む、請求項１０に記載の方法。
【請求項１４】
前記第１の精細解像度ＤＡＣが、第１のＬＳＢ  ＤＡＣであり、前記第２の精細解像度ＤＡＣが、第２のＬＳＢ  ＤＡＣであり、前記第１のＬＳＢ  ＤＡＣおよび前記第２のＬＳＢ  ＤＡＣが、前記第１のインピーダンス要素のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２のＬＳＢ  ＤＡＣの前記第１および第２のアナログ出力に結合させることを含む、請求項１０に記載の方法。
【請求項１５】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−１）を含み、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１０に記載の方法。
【請求項１６】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−２）を含み、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１０に記載の方法。
【請求項１７】
前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣの各々が、ｎ２ビットの解像度を有し、前記第１の精細解像度ＤＡＣが、第２のインピーダンス要素のストリング（２ｎ２−３）を有し、前記第２の精細解像度ＤＡＣが、第３のインピーダンス要素のストリング（２ｎ２−３）を有し、前記第１の精細解像度ＤＡＣおよび前記第２の精細解像度ＤＡＣが、前記第１のストリングを共有し、前記方法が、
前記デジタル入力ストリームに応答して、前記共有の第１のストリングにわたって生成された電圧を、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力に結合させることをさらに含む、請求項１０に記載の方法。
【請求項１８】
差分多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ差分信号成分および第２のアナログ差分信号成分に変換するための共有の第１のインピーダンスストリングと、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第１のアナログ差分信号成分を受信するための第１の入力を有する、第１の精細解像度ＤＡＣと、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度ＤＡＣであって、前記共有の第１のインピーダンスストリングから前記第２のアナログ差分信号成分を受信するための第２の入力を有する、第２の精細解像度ＤＡＣと、を備える、ＤＡＣ回路。
【請求項１９】
第１および第２の精細解像度ＤＡＣの出力を第１および第２の差分出力端子に多重化するためのマルチプレクサをさらに備え、前記マルチプレクサが、少なくとも１つのＭＳＢを使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項１８に記載の差分多重ストリングＤＡＣ回路。
【請求項２０】
第１および第２の出力端子に、前記第１および第２の精細解像度ＤＡＣの出力を多重化するためのマルチプレクサをさらに備え、前記マルチプレクサが、制御信号を使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項１に記載のＤＡＣ回路。
【請求項２１】
前記制御信号が、少なくとも１つのＭＳＢを含む、請求項２０に記載のＤＡＣ回路。
【請求項２２】
前記マルチプレクサの第１および第２の出力端子に、前記第１および第２の精細解像度ＤＡＣの前記第１および第２のアナログ出力を多重化して、前記第１および第２のアナログ出力の結合を交換することをさらに含む、請求項１０に記載の方法。
【請求項２３】
前記第１のアナログ信号および前記第２のアナログ信号をチョッピングするための制御信号に基づいて、前記第１および第２の出力を選択的に結合させることをさらに含む、請求項２２に記載の方法。
【請求項２４】
多重ストリングの多重出力デジタル−アナログ変換器（ＤＡＣ）回路であって、
前記デジタル入力ストリームの最上位ビット（ＭＳＢ）を、第１のアナログ信号成分および第２のアナログ信号成分に変換するための共有の手段と、
前記デジタル入力ストリームの最下位ビット（ＬＳＢ）を変換するための第１の精細解像度手段であって、変換するための前記共有の手段から前記第１のアナログ信号成分を受信するための第１の入力を有する、第１の精細解像度手段と、
前記デジタル入力ストリームの前記最下位ビット（ＬＳＢ）を変換するための第２の精細解像度手段であって、第２の精細解像度ＤＡＣが、変換のための前記共有の手段から前記第２のアナログ信号成分を受信するための第２の入力有する、第２の精細解像度手段と、を備える、ＤＡＣ回路。
【請求項２５】
第１および第２の出力端子への出力に、前記変換のための第１および第２の精細解像度手段の出力を多重化するための手段をさらに備え、前記多重化するための手段が、制御信号を使用して、前記第１および第２の精細解像度ＤＡＣの前記出力の結合を交換するように構成される、請求項２４に記載のＤＡＣ回路。
【外国語明細書】
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