(57)【要約】【課題】コストアップを招くことなくＰＦＣ回路を並列駆動させることが可能な電源装置を提供する。【解決手段】交流電源１に並列接続されたＰＦＣ回路１１，１２を備える電源装置１００Ａであって、ＰＦＣ回路１１，１２に各１つ接続されたバランス回路２１Ａ，２２Ａを備える。バランス回路２１Ａ，２２Ａの前段回路６Ａは、接続元のＰＦＣ回路１１，１２から第１信号および第２信号が入力され、第１信号および第２信号に基づいて生成した第３信号を出力する。バランス回路２１Ａ，２２Ａの後段回路７Ａは、接続元の前段回路６Ａおよび他の前段回路６Ａから第３信号が入力され、当該第３信号の大きさを揃えるための制御信号を生成し、制御信号を接続元のＰＦＣ回路１１，１２の制御部３に出力することを特徴とする。【選択図】図１
2019216518.tif 000002
【特許請求の範囲】
【請求項１】
交流電源に並列接続された複数のＰＦＣ回路を備え、
前記ＰＦＣ回路が、第１スイッチング素子と、第２スイッチング素子と、前記第１スイッチング素子に流れる電流を検出して第１信号を出力する第１センサと、前記第２スイッチング素子に流れる電流を検出して第２信号を出力する第２センサと、前記第１信号および前記第２信号に基づいて前記第１スイッチング素子および前記第２スイッチング素子のスイッチング制御を行う制御部と、を備える電源装置であって、
前記複数のＰＦＣ回路に各１つ接続されたバランス回路を備え、
前記バランス回路は、
前段回路と、前記前段回路の後段に接続された後段回路とを備え、
前記前段回路は、接続元の前記ＰＦＣ回路から前記第１信号および前記第２信号が入力され、前記第１信号および前記第２信号に基づいて生成した第３信号を出力し、
前記後段回路は、接続元の前記前段回路および他の前記前段回路から複数の前記第３信号が入力され、当該複数の前記第３信号の大きさを揃えるための制御信号を生成し、前記制御信号を接続元の前記ＰＦＣ回路の前記制御部に出力し、
前記制御部は、前記制御信号に基づいて前記スイッチング制御を行う
ことを特徴とする電源装置。
【請求項２】
前記前段回路は、前記第１信号または前記第２信号の大きい方の信号に基づいて前記第３信号を生成するか、または、前記第１信号および前記第２信号を平均化して前記第３信号を生成する
ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記後段回路は、複数の前記第３信号の大きさを当該複数の前記第３信号の中間値または当該複数の前記第３信号の最大値に揃えるための前記制御信号を生成する
ことを特徴とする請求項１または２に記載の電源装置。
【請求項４】
前記前段回路は、
前記第１信号がベースに入力される第１ＰＮＰトランジスタと、
ベースが前記第１ＰＮＰトランジスタのエミッタに接続され、エミッタが前記後段回路に電気的に接続される第１ＮＰＮトランジスタと、
前記第２信号がベースに入力される第２ＰＮＰトランジスタと、
ベースが前記第２ＰＮＰトランジスタのエミッタに接続され、エミッタが前記第１ＮＰＮトランジスタのエミッタに電気的に接続される第２ＮＰＮトランジスタと、を備える
ことを特徴とする請求項１〜３のいずれか一項に記載の電源装置。
【請求項５】
前記後段回路は、
前記第３信号を増幅して出力する第１オペアンプと、
前記第１オペアンプの後段に設けられた第２オペアンプと、を備え、
前記第２オペアンプは、
前記第１オペアンプの出力端子に電気的に接続された反転入力端子および非反転入力端子と、
前記制御部に接続された出力端子と、を有し、
前記非反転入力端子は、他の前記後段回路に備えられた前記第２オペアンプの前記非反転入力端子にも接続されている
ことを特徴とする請求項１〜４のいずれか一項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＦＣ（Power Factor Correction）回路を並列駆動させるための電源装置に関する。
【背景技術】
【０００２】
ＰＦＣ回路を並列駆動させるための電源装置としては、例えば、特許文献１に記載のものが知られている。特許文献１に記載の電源装置は、交流電源に並列接続された複数のＰＦＣ回路を備える。この電源装置において、複数のＰＦＣ回路を単純に並列駆動させても、出力電圧の高い方のＰＦＣ回路のみ駆動率が１００％になる。
【０００３】
ＰＦＣ回路間における駆動率のバラツキを解消する方法としては、ＰＦＣ回路ごとに出力電流を検出するセンサ回路を別途追加して、出力電流が均一になるように各ＰＦＣ回路の駆動率を制御する方法が知られている。しかしながら、この方法では、別途追加したセンサ回路がコストアップを招くという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−４４７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記事情に鑑みてなされたものであって、その課題とするところは、コストアップを招くことなくＰＦＣ回路を並列駆動させることが可能な電源装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る電源装置は、
交流電源に並列接続された複数のＰＦＣ回路を備え、
前記ＰＦＣ回路が、第１スイッチング素子と、第２スイッチング素子と、前記第１スイッチング素子に流れる電流を検出して第１信号を出力する第１センサと、前記第２スイッチング素子に流れる電流を検出して第２信号を出力する第２センサと、前記第１信号および前記第２信号に基づいて前記第１スイッチング素子および前記第２スイッチング素子のスイッチング制御を行う制御部と、を備える電源装置であって、
前記複数のＰＦＣ回路に各１つ接続されたバランス回路を備え、
前記バランス回路は、
前段回路と、前記前段回路の後段に接続された後段回路とを備え、
前記前段回路は、接続元の前記ＰＦＣ回路から前記第１信号および前記第２信号が入力され、前記第１信号および前記第２信号に基づいて生成した第３信号を出力し、
前記後段回路は、接続元の前記前段回路および他の前記前段回路から複数の前記第３信号が入力され、当該複数の前記第３信号の大きさを揃えるための制御信号を生成し、前記制御信号を接続元の前記ＰＦＣ回路の前記制御部に出力し、
前記制御部は、前記制御信号に基づいて前記スイッチング制御を行うことを特徴とする。
【０００７】
この構成によれば、第１スイッチング素子を流れる電流と第２スイッチング素子を流れる電流を均一にする制御を行うために備えられた第１センサおよび第２センサを、各ＰＦＣ回路の出力電流を揃えるためにも利用しているので、センサ回路を別途追加する必要がなくなる。よって、この構成によれば、コストアップを招くことなくＰＦＣ回路を並列駆動させることが可能となる。
【０００８】
上記電源装置において、
前記前段回路は、前記第１信号または前記第２信号の大きい方の信号に基づいて前記第３信号を生成するか、または、前記第１信号および前記第２信号を平均化して前記第３信号を生成するように構成できる。
【０００９】
上記電源装置において、
前記後段回路は、複数の前記第３信号の大きさを当該複数の前記第３信号の中間値または当該複数の前記第３信号の最大値に揃えるための前記制御信号を生成するように構成できる。
【００１０】
上記電源装置において、
前記前段回路は、
前記第１信号がベースに入力される第１ＰＮＰトランジスタと、
ベースが前記第１ＰＮＰトランジスタのエミッタに接続され、エミッタが前記後段回路に電気的に接続される第１ＮＰＮトランジスタと、
前記第２信号がベースに入力される第２ＰＮＰトランジスタと、
ベースが前記第２ＰＮＰトランジスタのエミッタに接続され、エミッタが前記第１ＮＰＮトランジスタのエミッタに電気的に接続される第２ＮＰＮトランジスタと、を備えるように構成できる。
【００１１】
上記電源装置において、
前記後段回路は、
前記第３信号を増幅して出力する第１オペアンプと、
前記第１オペアンプの後段に設けられた第２オペアンプと、を備え、
前記第２オペアンプは、
前記第１オペアンプの出力端子に電気的に接続された反転入力端子および非反転入力端子と、
前記制御部に接続された出力端子と、を有し、
前記非反転入力端子は、他の前記後段回路に備えられた前記第２オペアンプの前記非反転入力端子にも接続されているように構成できる。
【発明の効果】
【００１２】
本発明によれば、コストアップを招くことなくＰＦＣ回路を並列駆動させることが可能な電源装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る電源装置の回路図である。
【図２】本発明の第２実施形態に係る電源装置の回路図である。
【図３】本発明の第３実施形態に係る電源装置の回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、本発明に係る電源装置の実施形態について説明する。
【００１５】
［第１実施形態］
図１に、本発明の第１実施形態に係る電源装置１００Ａを示す。電源装置１００Ａは、交流電源１に並列接続された複数（本実施形態では、２つ）のＰＦＣ回路１１，１２と、ＰＦＣ回路１１，１２に各１つ接続されたバランス回路２１Ａ，２２Ａと、を備える。ＰＦＣ回路１１，１２の出力電流は、負荷２に供給される。
【００１６】
ＰＦＣ回路１１は、ブリッジレス方式の昇圧チョッパ回路である。ＰＦＣ回路１１は、交流電源１に接続された一対の入力端子Ｌ，Ｎと、負荷２が接続された一対の出力端子Ｔ１，Ｔ２と、コイルＬ１，Ｌ２と、ダイオードＤ１〜Ｄ６と、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、本発明の第１センサに相当するカレントトランスＣＴ１と、本発明の第２センサに相当するカレントトランスＣＴ２と、コンデンサＣ１と、抵抗Ｒ１，Ｒ２の直列回路と、制御部３と、を備える。
【００１７】
コイルＬ１は、一端が入力端子Ｌに接続され、他端がダイオードＤ１を介して出力端子Ｔ１に接続される。ダイオードＤ１は、アノードがコイルＬ１側、カソードが出力端子Ｔ１側になる。コイルＬ２は、一端が入力端子Ｎに接続され、他端がダイオードＤ２を介して出力端子Ｔ１に接続される。ダイオードＤ２は、アノードがコイルＬ２側、カソードが出力端子Ｔ１側になる。
【００１８】
第１スイッチング素子Ｑ１は、例えば、ＳｉＣを用いたパワーＭＯＳＦＥＴである。第１スイッチング素子Ｑ１は、ドレインがカレントトランスＣＴ１の一次巻線を介してコイルＬ１の他端およびダイオードＤ１のアノードに接続され、ソースがグランドに接続される。第２スイッチング素子Ｑ２は、例えば、ＳｉＣを用いたパワーＭＯＳＦＥＴである。第２スイッチング素子Ｑ２は、ドレインがカレントトランスＣＴ２の一次巻線を介してコイルＬ２の他端およびダイオードＤ２のアノードに接続され、ソースがグランドに接続される。
【００１９】
ダイオードＤ３は、アノードがグランドに接続され、カソードがコイルＬ１の一端に接続される。ダイオードＤ４は、アノードがグランドに接続され、カソードがコイルＬ２の一端に接続される。コンデンサＣ１は、一端が出力端子Ｔ１に接続され、他端が出力端子Ｔ２（グランド）に接続される。抵抗Ｒ１，Ｒ２の直列回路は、一端がコンデンサＣ１の一端に接続され、他端がグランドに接続される。
【００２０】
カレントトランスＣＴ１の二次巻線は、カレントトランスＣＴ１の一次巻線と逆極性になり、ダイオードＤ５を介してバランス回路２１Ａに接続される。カレントトランスＣＴ２の二次巻線は、カレントトランスＣＴ２の一次巻線と逆極性になり、ダイオードＤ６を介してバランス回路２１Ａに接続される。
【００２１】
カレントトランスＣＴ１は、一次巻線に電流が流れると、二次巻線からダイオードＤ５を介して、制御部３およびバランス回路２１Ａに電圧信号（本発明の「第１信号」に相当）を出力する。同様に、カレントトランスＣＴ２は、一次巻線に電流が流れると、二次巻線からダイオードＤ６を介して、制御部３およびバランス回路２１Ａに電圧信号（本発明の「第２信号」に相当）を出力する。
【００２２】
制御部３は、比較回路４と、スイッチ制御回路５と、を備える。
【００２３】
比較回路４は、例えば、オペアンプからなる。比較回路４は、反転入力端子が抵抗Ｒ１，Ｒ２の直列回路の分圧点に接続され、非反転入力端子が所定の基準電圧源に接続され、出力端子がスイッチ制御回路５に接続される。比較回路４は、抵抗Ｒ１，Ｒ２の直列回路により分圧した電圧を所定の基準電圧と比較し、両者の差分に応じた出力信号をスイッチ制御回路５に出力する。
【００２４】
スイッチ制御回路５は、例えば、マイコンおよび／または専用のＩＣからなり、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のスイッチング制御を行う。スイッチ制御回路５には、比較回路４からの信号と、カレントトランスＣＴ１，ＣＴ２からの信号と、バランス回路２１Ａからの信号が入力される。
【００２５】
スイッチ制御回路５は、例えば、交流電源１の正の半サイクルの期間に、第１スイッチング素子Ｑ１を高周波でオン／オフさせるとともに、第２スイッチング素子Ｑ２を常時オフ状態にさせる。一方、交流電源１の負の半サイクルの期間において、スイッチ制御回路５は、第２スイッチング素子Ｑ２を高周波でオン／オフさせるとともに、第１スイッチング素子Ｑ１を常時オフ状態にさせる。
【００２６】
スイッチ制御回路５は、上記の制御を行うとともに、比較回路４からの信号に基づいてＰＦＣ回路１１の出力電圧が所定の電圧になるように、スイッチング制御を行う。さらに、スイッチ制御回路５は、カレントトランスＣＴ１，ＣＴ２からの信号（第１信号および第２信号）に基づいて、正の半サイクルの期間における第１スイッチング素子Ｑ１の電流量と負の半サイクルの期間における第２スイッチング素子Ｑ２の電流量とが均一になるように、スイッチング制御を行う。さらに、スイッチ制御回路５は、バランス回路２１Ａからの信号に基づいて、ＰＦＣ回路１１，１２間の出力電流を揃える（出力電流のバラツキを抑制する）ように、スイッチング制御を行う。
【００２７】
ＰＦＣ回路１２は、ブリッジレス方式の昇圧チョッパ回路であり、ＰＦＣ回路１１と同一の構成であるため、説明を省略する。
【００２８】
バランス回路２１Ａは、前段回路６Ａと、前段回路６Ａの後段に接続された後段回路７Ａと、を備える。なお、バランス回路２２Ａは、バランス回路２１Ａと同一の構成であるため、説明を省略する。
【００２９】
前段回路６Ａは、カレントトランスＣＴ１，ＣＴ２からの信号（第１信号および第２信号）のうち大きい方の信号（本発明の「第３信号」に相当）を出力する。本実施形態では、交流電源１の正の半サイクルの期間に、第１信号に応じた第３信号が出力される一方、交流電源１の負の半サイクルの期間に、第２信号に応じた第３信号が出力される。
【００３０】
前段回路６Ａは、第１信号が入力される入力側に、抵抗Ｒ３，Ｒ４の直列回路と、トランジスタＴＲ１（本発明の「第１ＰＮＰトランジスタ」に相当）と、抵抗Ｒ５，Ｒ６の直列回路と、トランジスタＴＲ２（本発明の「第１ＮＰＮトランジスタ」に相当）と、抵抗Ｒ１２と、を備える。
【００３１】
抵抗Ｒ３，Ｒ４の直列回路は、一端側が電圧源に接続され、他端側がグランドに接続される。抵抗Ｒ３，Ｒ４の直列回路の分圧点に、第１信号が入力される。トランジスタＴＲ１は、ベースが抵抗Ｒ３，Ｒ４の直列回路の分圧点に接続され、エミッタが抵抗Ｒ５，Ｒ６の直列回路を介して電圧源に接続され、コレクタがグランドに接続される。トランジスタＴＲ２は、ベースが抵抗Ｒ５，Ｒ６の直列回路の分圧点に接続され、コレクタが電圧源に接続され、エミッタが抵抗Ｒ１２を介して後段回路７Ａに接続される。
【００３２】
前段回路６Ａは、第２信号が入力される入力側に、抵抗Ｒ７，Ｒ８の直列回路と、トランジスタＴＲ３（本発明の「第２ＰＮＰトランジスタ」に相当）と、抵抗Ｒ９，Ｒ１０の直列回路と、トランジスタＴＲ４（本発明の「第２ＮＰＮトランジスタ」に相当）と、抵抗Ｒ１１と、コンデンサＣ２と、を備える。
【００３３】
抵抗Ｒ７，Ｒ８の直列回路は、一端側が電圧源に接続され、他端側がグランドに接続される。抵抗Ｒ７，Ｒ８の直列回路の分圧点に、第２信号が入力される。トランジスタＴＲ３は、ベースが抵抗Ｒ７，Ｒ８の直列回路の分圧点に接続され、エミッタが抵抗Ｒ９，Ｒ１０の直列回路を介して電圧源に接続され、コレクタがグランドに接続される。トランジスタＴＲ４は、ベースが抵抗Ｒ９，Ｒ１０の直列回路の分圧点に接続され、コレクタが電圧源に接続され、エミッタが抵抗Ｒ１１を介してグランドに接続されるとともに、トランジスタＴＲ２のエミッタにも接続される。コンデンサＣ２は、一端がトランジスタＴＲ２，ＴＲ４の各エミッタに接続され、他端がグランドに接続される。
【００３４】
第１信号がトランジスタＴＲ１のベースに入力されると、トランジスタＴＲ１はオフ状態になり、トランジスタＴＲ２はオン状態になる。第２信号がトランジスタＴＲ３のベースに入力されると、トランジスタＴＲ３はオフ状態になり、トランジスタＴＲ４はオン状態になる。トランジスタＴＲ２，ＴＲ４はエミッタ同士が直接接続されているので、トランジスタＴＲ２，ＴＲ４のエミッタ出力のうち高い方の値が抵抗Ｒ１２を介して出力される。すなわち、第１信号および第２信号のうち大きい方の信号（厳密には、抵抗Ｒ６，Ｒ１０の分だけ上昇した信号）が抵抗Ｒ１２を介して出力される。抵抗Ｒ１２を介して出力された信号（第３信号）は、後段回路７Ａに入力される。
【００３５】
後段回路７Ａは、バランス回路２１Ａの前段回路６Ａおよびバランス回路２２Ａの前段回路６Ａから第３信号が入力され、当該２つの第３信号の大きさを揃えるための制御信号を生成し、当該制御信号を接続元のＰＦＣ回路（バランス回路２１Ａの場合はＰＦＣ回路１１、バランス回路２２Ａの場合はＰＦＣ回路１２）のスイッチ制御回路５に出力する。
【００３６】
後段回路７Ａは、第１オペアンプＯＡ１と、抵抗Ｒ１３，Ｒ１４の直列回路と、第２オペアンプＯＡ２と、抵抗Ｒ１５〜Ｒ１８と、を備える。
【００３７】
第１オペアンプＯＡ１は、非反転入力端子が抵抗Ｒ１２に接続され、出力端子が抵抗Ｒ１３，Ｒ１４の直列回路の一端に接続され、反転入力端子が抵抗Ｒ１３，Ｒ１４の直列回路の分圧点に接続される。抵抗Ｒ１３，Ｒ１４の直列回路の他端は電圧源に接続される。第１オペアンプＯＡ１は、非反転入力端子に入力された第３信号を増幅して出力端子から出力する。
【００３８】
第２オペアンプＯＡ２は、反転入力端子が抵抗Ｒ１５を介して第１オペアンプＯＡ１の出力端子に接続され、非反転入力端子が抵抗Ｒ１６を介して第１オペアンプＯＡ１の出力端子に接続される。また、第２オペアンプＯＡ２の非反転入力端子は、他の第２オペアンプＯＡ２の非反転入力端子にも接続される。
【００３９】
このため、第２オペアンプＯＡ２の非反転入力端子には、バランス回路２１Ａの第１オペアンプＯＡ１で増幅された第３信号と、バランス回路２２Ａの第１オペアンプＯＡ１で増幅された第３信号と、の中間値となる信号が入力される。例えば、バランス回路２１Ａの第１オペアンプＯＡ１で増幅された第３信号が３．０Ｖの電圧信号、バランス回路２２Ａの第１オペアンプＯＡ１で増幅された第３信号が２．０Ｖの電圧信号である場合、第２オペアンプＯＡ２の非反転入力端子には、２．５Ｖの電圧信号が入力される。
【００４０】
第２オペアンプＯＡ２の出力端子は、抵抗Ｒ１７を介して反転入力端子に接続されるとともに、抵抗Ｒ１８を介して接続元のＰＦＣ回路（バランス回路２１Ａの場合はＰＦＣ回路１１、バランス回路２２Ａの場合はＰＦＣ回路１２）のスイッチ制御回路５に接続される。
【００４１】
第２オペアンプＯＡ２は、第３信号の大きさを揃えるために、反転入力端子に入力された第３信号を、非反転入力端子に入力された第３信号に近づける制御信号を出力する。例えば、バランス回路２１Ａの前段回路６Ａの第３信号がバランス回路２２Ａの前段回路６Ａの第３信号よりも大きい場合、バランス回路２１Ａの後段回路７Ａは、ＰＦＣ回路１１の出力電流を減少させる制御信号を出力する一方、バランス回路２２Ａの後段回路７Ａは、ＰＦＣ回路１２の出力電流を増加させる制御信号を出力する。これにより、ＰＦＣ回路１１，１２間の出力電流差が無くなり、ＰＦＣ回路１１、１２の出力電流はほぼ同一となり、バランスが保たれる。
【００４２】
本実施形態に係る電源装置１００Ａでは、第１スイッチング素子Ｑ１を流れる電流と第２スイッチング素子Ｑ２を流れる電流を均一にする制御を行うために備えられたセンサ回路（カレントトランスＣＴ１，ＣＴ２）を、ＰＦＣ回路１１，１２間の出力電流を揃えるためのセンサ回路としても利用しているので、センサ回路を別途追加する必要がなくなる。よって、本実施形態に係る電源装置１００Ａによれば、コストアップを招くことなくＰＦＣ回路１１，１２を並列駆動させることが可能となる。
【００４３】
［第２実施形態］
図２に、本発明の第２実施形態に係る電源装置１００Ｂを示す。電源装置１００Ｂは、交流電源１に並列接続された複数（本実施形態では、２つ）のＰＦＣ回路１１，１２と、ＰＦＣ回路１１，１２に各１つ接続されたバランス回路２１Ｂ，２２Ｂと、を備える。ＰＦＣ回路１１，１２は、第１実施形態と同一の構成である。
【００４４】
バランス回路２１Ｂは、前段回路６Ｂと、前段回路６Ｂに後段に接続された後段回路７Ｂと、を備える。後段回路７Ｂは、第１実施形態の後段回路７Ａと同一の構成である。また、バランス回路２２Ｂは、バランス回路２１Ｂと同一の構成である。
【００４５】
前段回路６Ｂは、第１実施形態の前段回路６Ａに抵抗Ｒ１９，Ｒ２０を追加したものである。トランジスタＴＲ２のエミッタは抵抗Ｒ１９を介して抵抗Ｒ１２に接続され、トランジスタＴＲ４のエミッタは抵抗Ｒ２０を介して抵抗Ｒ１２に接続される。コンデンサＣ２の一端は、抵抗Ｒ１９と抵抗Ｒ２０との接続点に接続される。抵抗Ｒ１９と抵抗Ｒ２０は、同一の抵抗値を有する。
【００４６】
前段回路６Ｂは、第１実施形態の前段回路６Ａと同様に動作する。前段回路６Ａが第１信号および第２信号のうち大きい方の信号を出力するのに対して、前段回路６Ｂは、抵抗Ｒ６，Ｒ１０の上昇分を無視すると、第１信号および第２信号の平均値に相当する信号を抵抗Ｒ１２を介して出力する。
【００４７】
本実施形態に係る電源装置１００Ｂでは、第１スイッチング素子Ｑ１を流れる電流と第２スイッチング素子Ｑ２を流れる電流を均一にする制御を行うために備えられたセンサ回路（カレントトランスＣＴ１，ＣＴ２）を、ＰＦＣ回路１１，１２間の出力電流を揃えるためのセンサ回路としても利用しているので、センサ回路を別途追加する必要がなくなる。よって、本実施形態に係る電源装置１００Ｂによれば、コストアップを招くことなくＰＦＣ回路１１，１２を並列駆動させることが可能となる。
【００４８】
［第３実施形態］
図３に、本発明の第３実施形態に係る電源装置１００Ｃを示す。電源装置１００Ｃは、交流電源１に並列接続された複数（本実施形態では、２つ）のＰＦＣ回路１１，１２と、ＰＦＣ回路１１，１２に各１つ接続されたバランス回路２１Ｃ，２２Ｃと、を備える。ＰＦＣ回路１１，１２は、第１実施形態と同一の構成である。
【００４９】
バランス回路２１Ｃは、前段回路６Ｃと、前段回路６Ｃに後段に接続された後段回路７Ｃと、を備える。前段回路６Ｃは、第１実施形態の前段回路６Ａと同一の構成である。また、バランス回路２２Ｃは、バランス回路２１Ｃと同一の構成である。
【００５０】
後段回路７Ｃは、第１実施形態の後段回路７Ａに、トランジスタＴＲ５（第３ＮＰＮトランジスタ）と、トランジスタＴＲ６（第４ＮＰＮトランジスタ）と、抵抗Ｒ２１，Ｒ２２を追加するとともに、抵抗Ｒ１６の位置を変更したものである。
【００５１】
トランジスタＴＲ５は、ベースが第１オペアンプＯＡ１の出力端子に接続され、コレクタが電圧源に接続され、エミッタが抵抗Ｒ２１を介してグランドに接続されるとともに抵抗Ｒ１５を介して第２オペアンプＯＡ２の反転入力端子に接続される。
【００５２】
トランジスタＴＲ６は、ベースが第１オペアンプＯＡ１の出力端子に接続され、コレクタが電圧源に接続され、エミッタが抵抗Ｒ２２を介してグランドに接続されるとともに抵抗Ｒ１６を介して第２オペアンプＯＡ２の非反転入力端子に接続される。
【００５３】
バランス回路２１Ｃの第２オペアンプＯＡ２の非反転入力端子は、バランス回路２１Ｃの抵抗Ｒ１６およびバランス回路２２Ｃの抵抗Ｒ１６を介して、バランス回路２２Ｃの第２オペアンプＯＡ２の非反転入力端子に接続される。すなわち、バランス回路２１ＣにおけるトランジスタＴＲ６のエミッタは、バランス回路２２ＣにおけるトランジスタＴＲ６のエミッタに直接接続される。
【００５４】
このため、第２オペアンプＯＡ２の非反転入力端子には、バランス回路２１Ｃの第１オペアンプＯＡ１で増幅された第３信号と、バランス回路２２Ｃの第１オペアンプＯＡ１で増幅された第３信号のうち、大きいほう信号が入力される。例えば、バランス回路２１Ｃの第１オペアンプＯＡ１で増幅された第３信号が３．０Ｖの電圧信号、バランス回路２２Ｃの第１オペアンプＯＡ１で増幅された第３信号が２．０Ｖの電圧信号である場合、第２オペアンプＯＡ２の非反転入力端子には、３．０Ｖの電圧信号が抵抗Ｒ１６を介して入力される。
【００５５】
第２オペアンプＯＡ２は、第３信号の大きさを揃えるために、反転入力端子に入力された第３信号を、非反転入力端子に入力された第３信号に近づける制御信号を出力する。例えば、バランス回路２１Ｃの前段回路６Ｃの第３信号がバランス回路２２Ｃの前段回路６Ｃの第３信号よりも大きい場合、バランス回路２１Ｃの後段回路７Ｃは、ＰＦＣ回路１１の出力電流を維持させる制御信号を出力する一方、バランス回路２２Ｃの後段回路７Ｃは、ＰＦＣ回路１２の出力電流を増加させる制御信号を出力する。これにより、ＰＦＣ回路１１，１２間の出力電流のバラツキが解消される。
【００５６】
本実施形態に係る電源装置１００Ｃでは、第１スイッチング素子Ｑ１を流れる電流と第２スイッチング素子Ｑ２を流れる電流を均一にする制御を行うために備えられたセンサ回路（カレントトランスＣＴ１，ＣＴ２）を、ＰＦＣ回路１１，１２間の出力電流を揃えるためのセンサ回路としても利用しているので、センサ回路を別途追加する必要がなくなる。よって、本実施形態に係る電源装置１００Ｃによれば、コストアップを招くことなくＰＦＣ回路１１，１２を並列駆動させることが可能となる。
【００５７】
以上、本発明に係る電源装置の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
【００５８】
本発明のＰＦＣ回路は、複数のスイッチング素子と、当該スイッチング素子に流れる電流を検出する各１つのセンサと、スイッチング制御を行う制御部とを備えるのであれば、適宜構成を変更できる。例えば、本発明のＰＦＣ回路は、インターリーブ方式の昇圧チョッパ回路であってもよい。
【００５９】
本発明のバランス回路は、ＰＦＣ回路のセンサからの信号に応じて、ＰＦＣ回路間の出力電流を揃えるための制御信号を生成するのであれば、適宜構成を変更できる。
【００６０】
本発明に係る電源装置は、交流電源に並列接続された３つ以上のＰＦＣ回路を備えてもよい。
【符号の説明】
【００６１】
１００Ａ〜１００Ｃ    電源装置
１    交流電源
２    負荷
３    制御部
４    比較回路
５    スイッチ制御回路
６Ａ〜６Ｃ    前段回路
７Ａ〜７Ｃ    後段回路
１１，１２    ＰＦＣ回路
２１Ａ〜２１Ｃ，２２Ａ〜２２Ｃ    バランス回路
【図１】
2019216518.tif 000003
【図２】
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【図３】
2019216518.tif 000005