(57)【要約】【課題】入力信号に対する出力信号の線形性を改善すること。【解決手段】トランスインピーダンス増幅回路は、電圧信号Ｖｉｎ及び基準信号Ｖｒｅｆに応じて一対の出力信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成する利得可変増幅器１３を備え、利得可変増幅器１３の差動回路２３は、電圧信号Ｖｉｎが入力されるベースを有するトランジスタ３１と、基準信号Ｖｒｅｆが入力されるベースを有するトランジスタ３２と、それぞれのソースがトランジスタ３１のエミッタに接続されるとともにそれぞれのドレインがトランジスタ３２のエミッタに接続された複数のＦＥＴ３５を有する可変抵抗回路３３と、を備え、各ＦＥＴ３５に入力される線形性調整信号Ｖｃｔｌの電圧がＦＥＴ３５の閾値電圧に達するタイミングは互いに異なる。【選択図】図２
2019216346.tif 000002
【特許請求の範囲】
【請求項１】
入力信号及び基準信号に応じて一対の相補信号を生成する利得可変増幅器と、
前記利得可変増幅器の線形性を制御するための線形性調整信号を生成する線形性制御回路と、
を備え、
前記利得可変増幅器は、
第１電流を供給する第１電流源と、
第２電流を供給する第２電流源と、
前記入力信号及び前記基準信号に応じて前記第１電流及び前記第２電流をそれぞれ２つに分配して、第１電流信号及び第２電流信号を生成する第１差動回路と、
前記第１電流信号に基づいて前記一対の相補信号の一方を生成する第１負荷抵抗素子と、
前記第２電流信号に基づいて前記一対の相補信号の他方を生成する第２負荷抵抗素子と、
を備え、
前記第１差動回路は、
前記入力信号が入力される制御端子と、前記第１電流源に電気的に接続された第１電流端子と、前記第１電流信号を出力する第２電流端子と、を有する第１トランジスタと、
前記基準信号が入力される制御端子と、前記第２電流源に電気的に接続された第１電流端子と、前記第２電流信号を出力する第２電流端子と、を有する第２トランジスタと、
それぞれのゲートに前記線形性調整信号が入力され、それぞれのソースが前記第１トランジスタの第１電流端子に共通に接続されるとともにそれぞれのドレインが前記第２トランジスタの第１電流端子に共通に接続された複数の電界効果トランジスタを有する可変抵抗回路と、
を備え、
前記可変抵抗回路は、前記複数の電界効果トランジスタのそれぞれの抵抗値が合成された合成抵抗値を有し、
前記線形性制御回路は、前記入力信号の振幅又は前記一対の相補信号の振幅が大きいほど前記合成抵抗値が大きくなるように、前記線形性調整信号を前記複数の電界効果トランジスタに供給し、
前記複数の電界効果トランジスタのそれぞれは、前記ドレインと前記ソースとの間が遮断されるオフ状態から、前記ドレインと前記ソースとの間が導通するオン状態に切り替わる前記線形性調整信号の電圧である閾値電圧を有し、
前記複数の電界効果トランジスタは、第１電界効果トランジスタと、第２電界効果トランジスタと、を含み、
前記第１電界効果トランジスタに入力される第１線形性調整信号の電圧が前記第１電界効果トランジスタの第１閾値電圧に達するタイミングと、前記第２電界効果トランジスタに入力される第２線形性調整信号の電圧が前記第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なる、トランスインピーダンス増幅回路。
【請求項２】
前記第１線形性調整信号の電圧は、前記第２線形性調整信号の電圧よりも大きい、請求項１に記載のトランスインピーダンス増幅回路。
【請求項３】
前記第１閾値電圧は、前記第２閾値電圧よりも小さい、請求項１又は請求項２に記載のトランスインピーダンス増幅回路。
【請求項４】
前記第１電界効果トランジスタのオン状態での抵抗値は、前記第２電界効果トランジスタのオン状態での抵抗値よりも大きい、請求項１〜請求項３のいずれか一項に記載のトランスインピーダンス増幅回路。
【請求項５】
前記利得可変増幅器の利得を制御するための利得調整信号を生成する利得制御回路をさらに備え、
前記利得可変増幅器は、
前記利得調整信号に応じて前記第１電流信号を第３電流信号及び第４電流信号に分配する第２差動回路と、
前記利得調整信号に応じて前記第２電流信号を第５電流信号及び第６電流信号に分配する第３差動回路と、
をさらに備え、
前記第１トランジスタの前記第２電流端子は、前記第２差動回路に電気的に接続され、
前記第２トランジスタの前記第２電流端子は、前記第３差動回路に電気的に接続され、
前記第１負荷抵抗素子は、前記第４電流信号を前記一対の相補信号の一方に変換し、
前記第２負荷抵抗素子は、前記第６電流信号を前記一対の相補信号の他方に変換する、請求項１〜請求項４のいずれか一項に記載のトランスインピーダンス増幅回路。
【請求項６】
前記利得制御回路は、前記一対の相補信号の振幅を検出する第１振幅検出回路と、前記振幅に基づいて前記利得調整信号を生成する第１生成回路と、を備える、請求項５に記載のトランスインピーダンス増幅回路。
【請求項７】
入力信号及び基準信号に応じて一対の相補信号を生成する利得可変増幅器であって、
第１電流を供給する第１電流源と、
第２電流を供給する第２電流源と、
前記入力信号及び前記基準信号に応じて前記第１電流及び前記第２電流をそれぞれ２つに分配して第１電流信号及び第２電流信号を生成する第１差動回路と、
前記第１電流信号に基づいて前記一対の相補信号の一方を生成する第１負荷抵抗素子と、
前記第２電流信号に基づいて前記一対の相補信号の他方を生成する第２負荷抵抗素子と、
を備え、
前記第１差動回路は、
前記入力信号が入力される制御端子と、前記第１電流源に電気的に接続された第１電流端子と、前記第１電流信号を出力する第２電流端子と、を有する第１トランジスタと、
前記基準信号が入力される制御端子と、前記第２電流源に電気的に接続された第１電流端子と、前記第２電流信号を出力する第２電流端子と、を有する第２トランジスタと、
それぞれのソースが前記第１トランジスタの第１電流端子に共通に接続されるとともにそれぞれのドレインが前記第２トランジスタの第１電流端子に共通に接続された複数の電界効果トランジスタを有する可変抵抗回路と、
を備え、
前記可変抵抗回路は、前記複数の電界効果トランジスタのそれぞれの抵抗値が合成された合成抵抗値を有し、
前記複数の電界効果トランジスタのそれぞれのゲートには、線形性調整信号が供給され、
前記複数の電界効果トランジスタのそれぞれは、前記ドレインと前記ソースとの間が遮断されるオフ状態から、前記ドレインと前記ソースとの間が導通するオン状態に切り替わる前記線形性調整信号の電圧である閾値電圧を有し、
前記複数の電界効果トランジスタは、第１電界効果トランジスタと、第２電界効果トランジスタと、を含み、
前記第１電界効果トランジスタのゲートに供給される第１線形性調整信号の電圧が前記第１電界効果トランジスタの第１閾値電圧に達するタイミングと、前記第２電界効果トランジスタのゲートに供給される第２線形性調整信号の電圧が前記第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なる、利得可変増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンス増幅回路、及び利得可変増幅器に関する。
【背景技術】
【０００２】
従来、受光素子で発生する光電流を電圧信号に変換するトランスインピーダンス増幅回路を含む光受信モジュールが知られている。ＰＡＭ４（4-level  Pulse  Amplitude  Modulation）伝送等では、光電流に対する電圧信号の線形性が求められる。このため、トランスインピーダンス増幅回路に含まれる増幅器が飽和しないように、信号の振幅がモニタされ、振幅に応じて利得可変増幅器の利得が制御される。
【０００３】
特許文献１には、一対のトランジスタと、一対のトランジスタのエミッタ間に設けられ、直列に接続された抵抗器と電界効果トランジスタ（Field  Effect  Transistor：ＦＥＴ）とを有する可変抵抗回路と、を備える可変利得型差動増幅器が記載されている。この可変利得型差動増幅器では、ＦＥＴのゲートに制御電圧が印加され、制御電圧に応じてＦＥＴのソース−ドレイン間抵抗を変化させることによって、利得制御が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０４７７５号公報
【特許文献２】特開昭５８−２０４６１４号公報
【特許文献３】特開平１１−５０９７１１号公報
【特許文献４】特開２００３−１６８９３７号公報
【特許文献５】特開２００３−１６８９３８号公報
【特許文献６】特開２００３−２４３９５１号公報
【特許文献７】特開２０１１−２０５４７０号公報
【特許文献８】特開昭６３−１７５５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の可変利得型差動増幅器のように、ＦＥＴのゲートに制御電圧が印加される構成では、ＦＥＴの閾値電圧付近の制御電圧を印加することによって、ドレインとソースとの間が導通するオン状態と、ドレインとソースとの間が遮断されるオフ状態と、の間の過渡状態を用いてソース−ドレイン間の抵抗値を変化させている。しかし、ＦＥＴが過渡状態であると、ソース及びドレインの端子電圧の変動がソース−ドレイン間の抵抗値に影響を及ぼすおそれがある。これにより、入力信号に対する出力信号の線形性が劣化するおそれがある。
【０００６】
本発明では、入力信号に対する出力信号の線形性を改善可能なトランスインピーダンス増幅回路、及び利得可変増幅器が提供される。
【課題を解決するための手段】
【０００７】
本発明の一側面に係るトランスインピーダンス増幅回路は、入力信号及び基準信号に応じて一対の相補信号を生成する利得可変増幅器と、利得可変増幅器の線形性を制御するための線形性調整信号を生成する線形性制御回路と、を備える。利得可変増幅器は、第１電流を供給する第１電流源と、第２電流を供給する第２電流源と、入力信号及び基準信号に応じて第１電流及び第２電流をそれぞれ２つに分配して、第１電流信号及び第２電流信号を生成する第１差動回路と、第１電流信号に基づいて一対の相補信号の一方を生成する第１負荷抵抗素子と、第２電流信号に基づいて一対の相補信号の他方を生成する第２負荷抵抗素子と、を備える。第１差動回路は、入力信号が入力される制御端子と、第１電流源に電気的に接続された第１電流端子と、第１電流信号を出力する第２電流端子と、を有する第１トランジスタと、基準信号が入力される制御端子と、第２電流源に電気的に接続された第１電流端子と、第２電流信号を出力する第２電流端子と、を有する第２トランジスタと、それぞれのゲートに線形性調整信号が入力され、それぞれのソースが第１トランジスタの第１電流端子に共通に接続されるとともにそれぞれのドレインが第２トランジスタの第１電流端子に共通に接続された複数の電界効果トランジスタを有する可変抵抗回路と、を備える。可変抵抗回路は、複数の電界効果トランジスタのそれぞれの抵抗値が合成された合成抵抗値を有する。線形性制御回路は、入力信号の振幅又は一対の相補信号の振幅が大きいほど合成抵抗値が大きくなるように、線形性調整信号を複数の電界効果トランジスタに供給する。複数の電界効果トランジスタのそれぞれは、ドレインとソースとの間が遮断されるオフ状態から、ドレインとソースとの間が導通するオン状態に切り替わる線形性調整信号の電圧である閾値電圧を有する。複数の電界効果トランジスタは、第１電界効果トランジスタと、第２電界効果トランジスタと、を含む。第１電界効果トランジスタに入力される第１線形性調整信号の電圧が第１電界効果トランジスタの第１閾値電圧に達するタイミングと、第２電界効果トランジスタに入力される第２線形性調整信号の電圧が第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なる。
【発明の効果】
【０００８】
本発明によれば、入力信号に対する出力信号の線形性を改善することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係るトランスインピーダンス増幅回路を含む光受信装置の概略構成を示す図である。
【図２】図２は、図１に示される利得可変増幅器の回路構成を示す図である。
【図３】図３は、図１に示される利得制御回路の回路構成を示す図である。
【図４】図４は、図１に示される線形性制御回路の回路構成を示す図である。
【図５】図５は、比較例のトランスインピーダンス増幅回路が備える利得可変増幅器の回路構成を示す図である。
【図６】図６は、図５に示される利得可変増幅器のＤＣ特性を示す図である。
【図７】図７の（ａ）は、トランスインピーダンス増幅回路の線形性調整信号に対する出力波形の振幅のシミュレーション結果を示す図である。図７の（ｂ）は、トランスインピーダンス増幅回路の線形性調整信号に対する出力波形の歪み率のシミュレーション結果を示す図である。
【図８】図８は、第２実施形態のトランスインピーダンス増幅回路が備える利得可変増幅器の回路構成を示す図である。
【図９】図９は、第２実施形態のトランスインピーダンス増幅回路が備える線形性制御回路の回路構成を示す図である。
【図１０】図１０は、図２に示される利得可変増幅器の変形例の回路構成を示す図である。
【図１１】図１１は、図１に示される線形性制御回路の回路構成の変形例を示す図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本発明の実施形態の内容を列記して説明する。
【００１１】
本発明の一側面に係るトランスインピーダンス増幅回路は、入力信号及び基準信号に応じて一対の相補信号を生成する利得可変増幅器と、利得可変増幅器の線形性を制御するための線形性調整信号を生成する線形性制御回路と、を備える。利得可変増幅器は、第１電流を供給する第１電流源と、第２電流を供給する第２電流源と、入力信号及び基準信号に応じて第１電流及び第２電流をそれぞれ２つに分配して、第１電流信号及び第２電流信号を生成する第１差動回路と、第１電流信号に基づいて一対の相補信号の一方を生成する第１負荷抵抗素子と、第２電流信号に基づいて一対の相補信号の他方を生成する第２負荷抵抗素子と、を備える。第１差動回路は、入力信号が入力される制御端子と、第１電流源に電気的に接続された第１電流端子と、第１電流信号を出力する第２電流端子と、を有する第１トランジスタと、基準信号が入力される制御端子と、第２電流源に電気的に接続された第１電流端子と、第２電流信号を出力する第２電流端子と、を有する第２トランジスタと、それぞれのゲートに線形性調整信号が入力され、それぞれのソースが第１トランジスタの第１電流端子に共通に接続されるとともにそれぞれのドレインが第２トランジスタの第１電流端子に共通に接続された複数の電界効果トランジスタを有する可変抵抗回路と、を備える。可変抵抗回路は、複数の電界効果トランジスタのそれぞれの抵抗値が合成された合成抵抗値を有する。線形性制御回路は、入力信号の振幅又は一対の相補信号の振幅が大きいほど合成抵抗値が大きくなるように、線形性調整信号を複数の電界効果トランジスタに供給する。複数の電界効果トランジスタのそれぞれは、ドレインとソースとの間が遮断されるオフ状態から、ドレインとソースとの間が導通するオン状態に切り替わる線形性調整信号の電圧である閾値電圧を有する。複数の電界効果トランジスタは、第１電界効果トランジスタと、第２電界効果トランジスタと、を含む。第１電界効果トランジスタに入力される第１線形性調整信号の電圧が第１電界効果トランジスタの第１閾値電圧に達するタイミングと、第２電界効果トランジスタに入力される第２線形性調整信号の電圧が第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なる。
【００１２】
このトランスインピーダンス増幅回路では、第１差動回路が備える第１トランジスタの制御端子に入力信号が入力され、第２トランジスタの制御端子に基準信号が供給される。このような非対称な構成では、特に、電界効果トランジスタが過渡状態であると、ソース及びドレインの端子電圧の変動がソース−ドレイン間の抵抗値に影響を及ぼし、入力信号に対する相補信号の線形性が劣化するおそれがある。これに対し、上記トランスインピーダンス増幅回路では、複数の電界効果トランジスタのそれぞれのゲートに線形性調整信号が供給されることによって、可変抵抗回路の合成抵抗値が設定される。各電界効果トランジスタは、ゲートに供給される線形性調整信号の電圧が閾値電圧付近であると過渡状態となる。上記トランスインピーダンス増幅回路では、第１電界効果トランジスタに入力される第１線形性調整信号の電圧が第１電界効果トランジスタの第１閾値電圧に達するタイミングと、第２電界効果トランジスタに入力される第２線形性調整信号の電圧が第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なっている。このため、第１電界効果トランジスタと第２電界効果トランジスタとを同時に過渡状態とすることなく、可変抵抗回路の合成抵抗値を変更することができる。これにより、可変抵抗回路の合成抵抗値を安定化することが可能となる。その結果、入力信号に対する相補信号の線形性を改善することが可能となる。
【００１３】
第１線形性調整信号の電圧は、第２線形性調整信号の電圧よりも大きくてもよい。この場合、第１線形性調整信号の電圧を第２線形性調整信号の電圧よりも大きくしておくことで、第１線形性調整信号の電圧が第１閾値電圧に達するタイミングと、第２線形性調整信号の電圧が第２閾値電圧に達するタイミングとを互いに異ならせることができる。これにより、第１電界効果トランジスタと第２電界効果トランジスタとを同じプロセスで作製することが可能となる。
【００１４】
第１閾値電圧は、第２閾値電圧よりも小さくてもよい。第１閾値電圧を第２閾値電圧よりも小さくすることで、第１線形性調整信号の電圧が第１閾値電圧に達するタイミングと、第２線形性調整信号の電圧が第２閾値電圧に達するタイミングとを互いに異ならせることができる。これにより、第１線形性調整信号と第２線形性調整信号とを共通化することが可能となる。
【００１５】
第１電界効果トランジスタのオン状態での抵抗値は、第２電界効果トランジスタのオン状態での抵抗値よりも大きくてもよい。例えば、可変抵抗回路の合成抵抗値を小さくする場合に、第１電界効果トランジスタを第２電界効果トランジスタよりも先にオン状態とすることで、可変抵抗回路の合成抵抗値の変化が緩やかになる。これにより、可変抵抗回路の合成抵抗値をさらに安定化することが可能となる。その結果、入力信号に対する相補信号の線形性をさらに改善することが可能となる。
【００１６】
上記トランスインピーダンス増幅回路は、利得可変増幅器の利得を制御するための利得調整信号を生成する利得制御回路をさらに備えてもよい。利得可変増幅器は、利得調整信号に応じて第１電流信号を第３電流信号及び第４電流信号に分配する第２差動回路と、利得調整信号に応じて第２電流信号を第５電流信号及び第６電流信号に分配する第３差動回路と、をさらに備えてもよい。第１トランジスタの第２電流端子は、第２差動回路に電気的に接続されてもよい。第２トランジスタの第２電流端子は、第３差動回路に電気的に接続されてもよい。第１負荷抵抗素子は、第４電流信号を一対の相補信号の一方に変換してもよい。第２負荷抵抗素子は、第６電流信号を一対の相補信号の他方に変換してもよい。この場合、第１電流信号を第３電流信号及び第４電流信号に分配する分配比と、第２電流信号を第５電流信号及び第６電流信号に分配する分配比とが、利得調整信号によって調整される。これにより、第１負荷抵抗素子に供給される第４電流信号と、第２負荷抵抗素子に供給される第６電流信号と、が調整されるので、入力信号に対する相補信号の利得を調整することが可能となる。
【００１７】
利得制御回路は、一対の相補信号の振幅を検出する第１振幅検出回路と、振幅に基づいて利得調整信号を生成する第１生成回路と、を備えてもよい。この場合、一対の相補信号を用いて利得調整信号が生成される。これにより、例えば、利得可変増幅器による増幅の線形性を維持できるように利得が調整され得る。その結果、入力信号の電圧範囲を拡大することが可能となる。
【００１８】
本発明の別の側面に係る利得可変増幅器は、入力信号及び基準信号に応じて一対の相補信号を生成する利得可変増幅器であって、第１電流を供給する第１電流源と、第２電流を供給する第２電流源と、入力信号及び基準信号に応じて第１電流及び第２電流をそれぞれ２つに分配して第１電流信号及び第２電流信号を生成する第１差動回路と、第１電流信号に基づいて一対の相補信号の一方を生成する第１負荷抵抗素子と、第２電流信号に基づいて一対の相補信号の他方を生成する第２負荷抵抗素子と、を備える。第１差動回路は、入力信号が入力される制御端子と、第１電流源に電気的に接続された第１電流端子と、第１電流信号を出力する第２電流端子と、を有する第１トランジスタと、基準信号が入力される制御端子と、第２電流源に電気的に接続された第１電流端子と、第２電流信号を出力する第２電流端子と、を有する第２トランジスタと、それぞれのソースが第１トランジスタの第１電流端子に共通に接続されるとともにそれぞれのドレインが第２トランジスタの第１電流端子に共通に接続された複数の電界効果トランジスタを有する可変抵抗回路と、を備える。可変抵抗回路は、複数の電界効果トランジスタのそれぞれの抵抗値が合成された合成抵抗値を有する。複数の電界効果トランジスタのそれぞれのゲートには、線形性調整信号が供給される。複数の電界効果トランジスタのそれぞれは、ドレインとソースとの間が遮断されるオフ状態から、ドレインとソースとの間が導通するオン状態に切り替わる線形性調整信号の電圧である閾値電圧を有する。複数の電界効果トランジスタは、第１電界効果トランジスタと、第２電界効果トランジスタと、を含む。第１電界効果トランジスタのゲートに供給される第１線形性調整信号の電圧が第１電界効果トランジスタの第１閾値電圧に達するタイミングと、第２電界効果トランジスタのゲートに供給される第２線形性調整信号の電圧が第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なる。
【００１９】
この利得可変増幅器では、第１差動回路が備える第１トランジスタの制御端子に入力信号が入力され、第２トランジスタの制御端子に基準信号が供給される。このような非対称な構成では、特に、電界効果トランジスタが過渡状態であると、ソース及びドレインの端子電圧の変動がソース−ドレイン間の抵抗値に影響を及ぼし、入力信号に対する相補信号の線形性が劣化するおそれがある。これに対し、上記利得可変増幅器では、複数の電界効果トランジスタのそれぞれのゲートに線形性調整信号が供給されることによって、可変抵抗回路の合成抵抗値が設定される。各電界効果トランジスタは、ゲートに供給される線形性調整信号の電圧が閾値電圧付近であると過渡状態となる。上記利得可変増幅器では、第１電界効果トランジスタに入力される第１線形性調整信号の電圧が第１電界効果トランジスタの第１閾値電圧に達するタイミングと、第２電界効果トランジスタに入力される第２線形性調整信号の電圧が第２電界効果トランジスタの第２閾値電圧に達するタイミングとは互いに異なっている。このため、第１電界効果トランジスタと第２電界効果トランジスタとを同時に過渡状態とすることなく、可変抵抗回路の合成抵抗値を変更することができる。これにより、可変抵抗回路の合成抵抗値を安定化することが可能となる。その結果、入力信号に対する相補信号の線形性を改善することが可能となる。
【００２０】
［本願発明の実施形態の詳細］
本発明の実施形態に係るトランスインピーダンス増幅回路、及び利得可変増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【００２１】
（第１実施形態）
図１は、第１実施形態に係るトランスインピーダンス増幅回路を含む光受信装置の概略構成を示す図である。図２は、図１に示される利得可変増幅器の回路構成を示す図である。図３は、図１に示される利得制御回路の回路構成を示す図である。図４は、図１に示される線形性制御回路の回路構成を示す図である。
【００２２】
図１に示される光受信装置１は、不図示の光送信装置から送信された光信号Ｐｉｎを受信する。光受信装置１は、受光素子ＰＤと、トランスインピーダンス増幅回路１０と、を備える。受光素子ＰＤは、光信号Ｐｉｎを受信し、光信号Ｐｉｎに応じた光電流を生成する。受光素子ＰＤは、例えば、フォトダイオードである。受光素子ＰＤの一方の端子は、所定のバイアス電圧に電気的に接続され、受光素子ＰＤの他方の端子は、光電流を出力する。
【００２３】
トランスインピーダンス増幅回路１０は、受光素子ＰＤからの光電流を入力信号Ｄｉｎとして受け、入力信号Ｄｉｎに応じて電圧信号である出力信号ＤｏｕｔＰ，ＤｏｕｔＮを出力する。出力信号ＤｏｕｔＰ，ＤｏｕｔＮは、一対の相補信号である。トランスインピーダンス増幅回路１０は、入力端子１０ａと、出力端子１０ｂと、出力端子１０ｃと、を備える。入力端子１０ａには入力信号Ｄｉｎが入力される。出力端子１０ｂから出力信号ＤｏｕｔＰが出力され、出力端子１０ｃから出力信号ＤｏｕｔＮが出力される。出力信号ＤｏｕｔＰ，ＤｏｕｔＮは、一つの差動信号（差動出力信号）を構成する。
【００２４】
トランスインピーダンス増幅回路１０は、ＴＩＡ（TransImpedance  Amplifier）部１１と、ダミーＴＩＡ部１２と、利得可変増幅器１３と、バッファ１４と、出力バッファ１５と、オフセット制御回路１６と、バイパス回路１７と、利得制御回路１８と、線形性制御回路１９と、を備える。
【００２５】
ＴＩＡ部１１は、入力信号Ｄｉｎを電圧信号Ｖｉｎ（入力信号）に変換する回路である。具体的には、ＴＩＡ部１１は、アンプ１１ａと帰還抵抗素子１１ｂとを備え、入力信号Ｄｉｎからバイパス電流Ｉｂを差し引いた電流信号Ｉｉｎに応じた電圧信号Ｖｉｎを生成する。ＴＩＡ部１１は、電圧信号Ｖｉｎを利得可変増幅器１３に出力する。ＴＩＡ部１１の利得（電流信号Ｉｉｎの大きさに対する電圧信号Ｖｉｎの大きさの比）は、帰還抵抗素子１１ｂの抵抗値（トランスインピーダンス）によって決まる。
【００２６】
ダミーＴＩＡ部１２は、電圧信号である基準信号Ｖｒｅｆを生成する回路である。ダミーＴＩＡ部１２は、基準信号Ｖｒｅｆを利得可変増幅器１３に出力する。基準信号Ｖｒｅｆは、利得可変増幅器１３において単一（単相）の電圧信号Ｖｉｎを差動信号に変換するために用いられ、所定の電圧値を有する。ダミーＴＩＡ部１２は、ＴＩＡ部１１と同様に、アンプと帰還抵抗素子とを備えていてもよい。ダミーＴＩＡ部１２がＴＩＡ部１１と同様の構成を有することで、アンプの電源電圧及び温度の変化による電圧信号Ｖｉｎの変化を補償（相殺）するように基準信号Ｖｒｅｆが生成されてもよい。
【００２７】
利得可変増幅器１３は、電圧信号Ｖｉｎ及び基準信号Ｖｒｅｆに応じて、一対の相補信号である出力信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成する回路である。図２に示されるように、利得可変増幅器１３は、電流源２１（第１電流源）と、電流源２２（第２電流源）と、差動回路２３（第１差動回路）と、差動増幅器２４と、差動回路２５（第２差動回路）と、差動回路２６（第３差動回路）と、負荷抵抗素子２７（第１負荷抵抗素子）と、負荷抵抗素子２８（第２負荷抵抗素子）と、を備える。
【００２８】
電流源２１は、電流Ｉ１（第１電流）を供給する回路である。電流源２１は、電流Ｉ１を差動回路２３に供給する。電流源２２は、電流Ｉ２（第２電流）を供給する回路である。電流源２２は、電流Ｉ２を差動回路２３に供給する。電流Ｉ１と電流Ｉ２とは、同じ大きさに設定されてもよい。
【００２９】
差動回路２３は、電圧信号Ｖｉｎと基準信号Ｖｒｅｆとに応じて電流Ｉ１及び電流Ｉ２をそれぞれ２つに分配して、電流信号Ｉｃ１（第１電流信号）及び電流信号Ｉｃ２（第２電流信号）を生成する回路である。差動回路２３は、トランジスタ３１（第１トランジスタ）と、トランジスタ３２（第２トランジスタ）と、可変抵抗回路３３と、を備える。電流Ｉ１と電流Ｉ２との和は、電流信号Ｉｃ１と電流信号Ｉｃ２との和に略等しい。ここで、「略等しい」と記載したのは、後述するようにトランジスタ３１，３２がバイポーラトランジスタである場合、ベース電流がエミッタに流れ込むことでエミッタ電流（電流Ｉ１，Ｉ２）がコレクタ電流（電流信号Ｉｃ１，Ｉｃ２）よりも大きくなるためである。例えば、トランジスタ３１，３２がＭＯＳ（Metal-Oxide-Semiconductor）構造を有する電界効果トランジスタ（ＭＯＳＦＥＴ）である場合は、ゲート電流をゼロとみなしてもよいので、電流Ｉ１と電流Ｉ２との和は、電流信号Ｉｃ１と電流信号Ｉｃ２との和に等しくなる。差動回路２３は、電圧信号Ｖｉｎと基準信号Ｖｒｅｆとの差に応じて、電流Ｉ１と電流Ｉ２との和を２つに分配してそれぞれ電流信号Ｉｃ１と電流信号Ｉｃ２とを生成する。
【００３０】
トランジスタ３１，３２は、例えば、ＮＰＮ型バイポーラトランジスタである。トランジスタ３１のベース（制御端子）は、ＴＩＡ部１１の出力端子に電気的に接続されており、トランジスタ３１のベースには、電圧信号Ｖｉｎが入力される。トランジスタ３１のエミッタ（第１電流端子）は、電流源２１に電気的に接続されている。トランジスタ３１のコレクタ（第２電流端子）は、差動回路２５に電気的に接続されており、電流信号Ｉｃ１を出力する。トランジスタ３２のベース（制御端子）は、ダミーＴＩＡ部１２の出力端子に電気的に接続されており、トランジスタ３２のベースには、基準信号Ｖｒｅｆが入力される。トランジスタ３２のエミッタ（第１電流端子）は、電流源２２に電気的に接続されている。トランジスタ３２のコレクタ（第２電流端子）は、差動回路２６に電気的に接続されており、電流信号Ｉｃ２を出力する。
【００３１】
可変抵抗回路３３は、トランジスタ３１のエミッタとトランジスタ３２のエミッタとの間に設けられ、トランジスタ３１のエミッタとトランジスタ３２のエミッタとの間の抵抗値（可変抵抗回路３３の抵抗値）を設定するための回路である。可変抵抗回路３３は、抵抗素子３４と、複数（Ｎ個；Ｎは２以上の整数を表す）の電界効果トランジスタ（Field  Effect  Transistor：ＦＥＴ）３５と、を備える。なお、Ｎ個のＦＥＴ３５を区別するために、ＦＥＴ３５＿ｋ（ｋは１以上Ｎ以下の整数）と表す場合がある。抵抗素子３４は、固定の抵抗値Ｒｅを有する。抵抗素子３４の一端は、トランジスタ３１のエミッタに電気的に接続され、抵抗素子３４の他端は、トランジスタ３２のエミッタに電気的に接続されている。
【００３２】
ＦＥＴ３５＿１〜３５＿Ｎは、抵抗素子３４と並列に接続され、かつ、互いに並列に接続されている。つまり、ＦＥＴ３５＿１〜３５＿Ｎのそれぞれのソースは、互いに電気的に接続され、トランジスタ３１のエミッタに共通に電気的に接続されている。ＦＥＴ３５＿１〜３５＿Ｎのそれぞれのドレインは、互いに電気的に接続され、トランジスタ３２のエミッタに共通に電気的に接続されている。ＦＥＴ３５＿１〜３５＿Ｎのそれぞれのゲートには、線形性調整信号Ｖｃｔｌが入力される。線形性調整信号Ｖｃｔｌは、利得可変増幅器１３の線形性を制御するための制御信号である。線形性調整信号Ｖｃｔｌは、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎを含む。つまり、ＦＥＴ３５＿ｋのゲートには、線形性調整信号Ｖｃｔｌ＿ｋが入力される。
【００３３】
ＦＥＴ３５＿ｋの状態は、線形性調整信号Ｖｃｔｌ＿ｋによって、ドレインとソースとの間が例えば数十Ω以下の比較的小さい抵抗値（オン抵抗値）で導通するオン状態と、ドレインとソースとの間が遮断されるオフ状態と、を含む。ＦＥＴ３５＿ｋは、閾値電圧Ｖｔｈ＿ｋを有する。閾値電圧Ｖｔｈ＿ｋは、ＦＥＴ３５＿ｋのドレインの電圧（ドレイン電圧）とソースの電圧（ソース電圧）のいずれか低い方の電圧を基準にしてＦＥＴ３５＿ｋがオフ状態からオン状態に切り替わる線形性調整信号Ｖｃｔｌ＿ｋの電圧である。閾値電圧Ｖｔｈ＿ｋは、ＦＥＴ３５＿ｋの電気的特性として、例えば、ドレイン電圧を所定の値に設定してドレイン電流が所定の値に等しくなるゲート電圧として定義されてもよい。また、閾値電圧Ｖｔｈ＿ｋは、ＦＥＴ３５＿ｋの電流電圧特性に対して閾値電圧Ｖｔｈ＿ｋを含むモデル式をフィッティングした結果によって求められてもよい。
【００３４】
従って、ここで、オン状態とはドレイン電圧とソース電圧との電位差を所定の値に設定したときのドレインとソースとの間を流れる電流値が所定の値以上になる（電流が流れる）状態、あるいは、ドレインとソースとの間の抵抗値が所定の値以下になる（導通している）状態（この場合、ドレイン電圧とソース電圧は等しくてもよい）を意味する。オン抵抗値は、オン状態でのドレインとソースとの間の抵抗値を表す。例えば、線形性調整信号Ｖｃｔｌ＿ｋの電圧値を閾値電圧Ｖｔｈ＿ｋ以上の所定の電圧値に設定したときのドレインとソースとの間の抵抗値をオン抵抗値という。なお、ここで、ドレイン電圧、ソース電圧、及び線形性調整信号Ｖｃｔｌ＿ｋの電圧は、同一の電位（例えば、接地電位）を基準としている。本実施形態では、閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎは、互いに等しい。
【００３５】
ＦＥＴ３５＿１〜３５＿Ｎのサイズは、互いに異なっている。ＦＥＴ３５のサイズは、例えば、ゲート幅（チャンネル幅）Ｗをゲート長（チャンネル長）Ｌで除算することによって得られる。ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎの順にＦＥＴ３５のサイズは大きくなる。つまり、ＦＥＴ３５＿１のサイズが最も小さく、ＦＥＴ３５＿Ｎのサイズが最も大きい。ＦＥＴ３５のサイズが小さいほど、ＦＥＴ３５のオン抵抗値は大きくなる。したがって、ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎの順にＦＥＴ３５のオン抵抗値は小さくなる。ＦＥＴ３５＿１のオン抵抗値が最も大きく、ＦＥＴ３５＿Ｎのオン抵抗値が最も小さい。
【００３６】
なお、ここでのオン抵抗値の大小は、ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎのそれぞれのゲートに同じ電圧を印加した場合を想定している。それぞれのゲートに印加される電圧（ゲート電圧）が異なる場合には、ゲート電圧に依存してそのＦＥＴ３５のオン抵抗値が変化する。このため、オン抵抗値の大小関係は、ＦＥＴ３５のサイズだけでなく、ゲート電圧によって変わる場合がある。上述のトランジスタ３１のエミッタとトランジスタ３２のエミッタとの間の抵抗値（可変抵抗回路３３の抵抗値）は、ＦＥＴ３５＿１〜３５＿Ｎのそれぞれのドレイン・ソース間抵抗を並列接続したときの合成抵抗値になる。
【００３７】
差動増幅器２４は、利得調整信号Ｖｇａを入力し、利得調整信号Ｖｇａ＋，Ｖｇａ−を生成する回路である。利得調整信号Ｖｇａは、利得可変増幅器１３の利得を制御するための制御信号である。利得調整信号Ｖｇａ＋，Ｖｇａ−は、それぞれ正相と逆相という互いの位相が１８０度異なる相補的に変化する一対の信号である。例えば、正相信号Ｖｇａ＋が増加するときには、逆相信号Ｖｇａ−は減少し、正相信号Ｖｇａ＋が減少するときには、逆相信号Ｖｇａ−は増加する。また、正相信号Ｖｇａ＋がピーク値（最高値）に達するときには、逆相信号Ｖｇａ−はボトム値（最低値）に達し、正相信号Ｖｇａ＋がボトム値に達するときには、逆相信号Ｖｇａ−はピーク値に達する。利得調整信号Ｖｇａ＋，Ｖｇａ−の間の電位差により、利得可変増幅器１３の電圧信号Ｖｉｎに対する出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の利得が制御される。差動増幅器２４は、利得調整信号Ｖｇａ＋，Ｖｇａ−を差動回路２５及び差動回路２６に出力する。
【００３８】
差動回路２５は、利得調整信号Ｖｇａに応じて電流信号Ｉｃ１を電流信号Ｉｃ３（第３電流信号）及び電流信号Ｉｃ４（第４電流信号）に分配する回路である。差動回路２５は、トランジスタ５１と、トランジスタ５２と、を備える。
【００３９】
トランジスタ５１，５２は、例えば、ＮＰＮ型バイポーラトランジスタである。トランジスタ５１のベースは、差動増幅器２４の反転出力端子に電気的に接続され、トランジスタ５１のベースには、利得調整信号Ｖｇａ−が入力される。トランジスタ５２のベースは、差動増幅器２４の非反転出力端子に電気的に接続され、トランジスタ５２のベースには、利得調整信号Ｖｇａ＋が入力される。トランジスタ５１のエミッタ及びトランジスタ５２のエミッタは、互いに電気的に接続され、トランジスタ３１のコレクタと電気的に接続されている。トランジスタ５１のコレクタは電源電圧ＶＣＣに電気的に接続されている。トランジスタ５２のコレクタは負荷抵抗素子２７を介して電源電圧ＶＣＣに電気的に接続されている。
【００４０】
差動回路２６は、利得調整信号Ｖｇａに応じて電流信号Ｉｃ２を電流信号Ｉｃ５（第５電流信号）及び電流信号Ｉｃ６（第６電流信号）に分配する回路である。差動回路２６は、トランジスタ６１と、トランジスタ６２と、を備える。
【００４１】
トランジスタ６１，６２は、例えば、ＮＰＮ型バイポーラトランジスタである。トランジスタ６１のベースは、差動増幅器２４の反転出力端子に電気的に接続され、トランジスタ６１のベースには、利得調整信号Ｖｇａ−が入力される。トランジスタ６２のベースは、差動増幅器２４の非反転出力端子に電気的に接続され、トランジスタ６２のベースには、利得調整信号Ｖｇａ＋が入力される。トランジスタ６１のエミッタ及びトランジスタ６２のエミッタは、互いに電気的に接続され、トランジスタ３２のコレクタと電気的に接続されている。トランジスタ６１のコレクタは電源電圧ＶＣＣに電気的に接続されている。トランジスタ６２のコレクタは負荷抵抗素子２８を介して電源電圧ＶＣＣに電気的に接続されている。
【００４２】
差動回路２５は、電流信号Ｉｃ１を、利得調整信号Ｖｇａ＋，Ｖｇａ−に応じてトランジスタ５１のコレクタ電流である電流信号Ｉｃ３とトランジスタ５２のコレクタ電流である電流信号Ｉｃ４とに分配する。差動回路２６は、電流信号Ｉｃ２を、利得調整信号Ｖｇａ＋，Ｖｇａ−に応じてトランジスタ６１のコレクタ電流である電流信号Ｉｃ５とトランジスタ６２のコレクタ電流である電流信号Ｉｃ６とに分配する。利得可変増幅器１３において、電流信号Ｉｃ３に対する電流信号Ｉｃ４の比が、電流信号Ｉｃ５に対する電流信号Ｉｃ６の比と等しい状態を保つように差動回路２５，２６が構成されている。
【００４３】
負荷抵抗素子２７は、電流信号Ｉｃ１に基づいて出力信号Ｖｏｕｔ１（一対の相補信号の一方）を生成する。本実施形態では、負荷抵抗素子２７は、電流信号Ｉｃ４を出力信号Ｖｏｕｔ１に変換する。具体的には、電流信号Ｉｃ４が負荷抵抗素子２７に流れることによって生じるトランジスタ５２のコレクタ電位が出力信号Ｖｏｕｔ１として出力される。負荷抵抗素子２８は、電流信号Ｉｃ２に基づいて出力信号Ｖｏｕｔ２（一対の相補信号の他方）を生成する。本実施形態では、負荷抵抗素子２８は、電流信号Ｉｃ６を出力信号Ｖｏｕｔ２に変換する。具体的には、電流信号Ｉｃ６が負荷抵抗素子２８に流れることによって生じるトランジスタ６２のコレクタ電位が出力信号Ｖｏｕｔ２として出力される。
【００４４】
出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の基準電位は、負荷抵抗素子２７，２８が接続された電源電圧ＶＣＣに等しい。すなわち、電流信号Ｉｃ４がゼロのときには、出力信号Ｖｏｕｔ１の電位は電源電圧ＶＣＣに等しくなり、電流信号Ｉｃ４が負荷抵抗素子２７を流れるときには、出力信号Ｖｏｕｔ１の電位は電源電圧ＶＣＣよりも負荷抵抗素子２７の電圧降下（負荷抵抗素子２７の抵抗値×電流信号Ｉｃ４の大きさ）だけ低い電位となる。同様に、電流信号Ｉｃ６がゼロのときには、出力信号Ｖｏｕｔ２の電位は電源電圧ＶＣＣに等しくなり、電流信号Ｉｃ６が負荷抵抗素子２８を流れるときには、出力信号Ｖｏｕｔ２の電位は電源電圧ＶＣＣよりも負荷抵抗素子２８の電圧降下（負荷抵抗素子２８の抵抗値×電流信号Ｉｃ６の大きさ）だけ低い電位となる。負荷抵抗素子２７，２８のそれぞれの抵抗値は、通常同じ値に設定される場合が多い。その場合、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２とは一つの差動信号を構成する。
【００４５】
電圧の高い状態（ハイレベル）をバイナリデータの“１”に対応させ、電圧の低い状態（ローレベル）をバイナリデータの“０”に対応させて説明すると、電圧信号Ｖｉｎが“１”のとき、出力信号Ｖｏｕｔ１は“０”となり、出力信号Ｖｏｕｔ２は“１”となる。このときに、利得可変増幅器１３は、反転増幅を行う。なお、利得可変増幅器１３の回路構成は対称性を有しているので、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２とを入れ替えても回路としては同様に動作する。ただし、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２とを入れ替えた場合には、電圧信号Ｖｉｎが“１”のとき、出力信号Ｖｏｕｔ１は“１”となり、出力信号Ｖｏｕｔ２は“０”となる。従って、利得可変増幅器１３は非反転増幅を行う。このように、差動信号の正相成分と逆相成分とを入れ替えた場合には、その差動信号の論理は反転するが、信号の論理が反転するという意味（効果）を持つだけであって、それ以外の回路としての機能及び動作特性において原理的に本質的な違いは生じない。なお、図１において、利得可変増幅器１３は非反転増幅を行う回路として図示されている。
【００４６】
バッファ１４は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２を増幅し、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２を出力する差動増幅器である。このとき、例えば、出力信号Ｖｏｕｔｘ１と出力信号Ｖｏｕｔｘ２との差（＝Ｖｏｕｔｘ１−Ｖｏｕｔｘ２）は、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２との差（＝Ｖｏｕｔ１−Ｖｏｕｔ２）にバッファ１４の利得（差動利得）を乗じた大きさに等しくなる。出力バッファ１５は、バッファ１４によって増幅された出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２をさらに増幅し、出力信号ＤｏｕｔＰ，ＤｏｕｔＮを出力する差動増幅器である。このとき、例えば、出力信号ＤｏｕｔＰと出力信号ＤｏｕｔＮとの差（＝ＤｏｕｔＰ−ＤｏｕｔＮ）は、出力信号Ｖｏｕｔｘ１と出力信号Ｖｏｕｔｘ２との差（＝Ｖｏｕｔｘ１−Ｖｏｕｔｘ２）に出力バッファ１５の利得（差動利得）を乗じた大きさに等しくなる。バッファ１４及び出力バッファ１５の利得は予め定められた固定値に設定されている。
【００４７】
なお、図１において、利得可変増幅器１３、バッファ１４、及び出力バッファ１５は、いずれも非反転増幅を行うように構成されている。しかし、それらが差動回路によって構成されている場合には、例えば非反転増幅器に非反転増幅器を縦続に接続しても、非反転増幅器の差動信号の正相成分と逆相成分とを入れ替えたことによって構成された非反転増幅器に同様に構成された非反転増幅器を縦続に接続しても、それぞれの場合に出力される信号間には原理的に違いは生じない。従って、回路構成としては全く等価となる。
【００４８】
オフセット制御回路１６は、出力バッファ１５から出力された出力信号ＤｏｕｔＰ，ＤｏｕｔＮに応じて、電流信号Ｉｉｎの時間平均が所定の値となるように制御する制御信号Ｖｏｆｆｓｅｔを生成する回路である。オフセット制御回路１６は、制御信号Ｖｏｆｆｓｅｔをバイパス回路１７に出力する。オフセット制御回路１６は、例えば、出力信号ＤｏｕｔＰと出力信号ＤｏｕｔＮとの差（＝ＤｏｕｔＰ−ＤｏｕｔＮ）が大きくなるに従いバイパス電流Ｉｂが大きくなるようにバイパス回路１７を制御することで、電流信号Ｉｉｎの時間平均値が過剰に増加するのを抑制する。
【００４９】
バイパス回路１７は、制御信号Ｖｏｆｆｓｅｔに応じて入力信号Ｄｉｎからバイパス電流Ｉｂをバイパス（分流）する回路である。本実施形態では、バイパス回路１７は、ＦＥＴを含む。ＦＥＴのゲートは、オフセット制御回路１６の出力端子に電気的に接続されており、ＦＥＴのゲートに制御信号Ｖｏｆｆｓｅｔが供給される。ＦＥＴのソースは接地電位（グラウンド電位）に電気的に接続されている。ＦＥＴのドレインは入力端子１０ａに電気的に接続されている。バイパス回路１７は、制御信号Ｖｏｆｆｓｅｔに応じてバイパス電流Ｉｂの大きさを増減するが、図１に示される構成に限定されず、同じ機能を実現するために他の回路構成を有してもよい。
【００５０】
利得制御回路１８は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２（出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２）の振幅に基づいて利得調整信号Ｖｇａを生成する回路である。利得制御回路１８は、利得調整信号Ｖｇａを用いて電流信号Ｉｃ４及び電流信号Ｉｃ６を制御することによって、利得可変増幅器１３の利得を調整する。利得制御回路１８は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅が大きいほど、利得可変増幅器１３の利得が小さくなるように、利得調整信号Ｖｇａを生成する。この例では、利得制御回路１８は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅が大きいほど、利得調整信号Ｖｇａの電圧レベルが小さくなるように、利得調整信号Ｖｇａを生成する。なお、例えば、図２に示される構成において、利得調整信号Ｖｇａの電圧レベルが小さくなるときに、差動増幅器２４から出力される利得調整信号Ｖｇａ＋，Ｖｇａ−の間の電位差（Ｖｇａ＋−Ｖｇａ−）は小さくなる。
【００５１】
図３に示されるように、利得制御回路１８は、振幅検出回路８１（第１振幅検出回路）と、生成回路８２（第１生成回路）と、を備える。振幅検出回路８１は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅を検出する回路である。具体的には、振幅検出回路８１は、バッファ１４によって増幅された出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅を検出する。例えば、生成回路８２が線形増幅動作を行っているときに、バッファ１４の電圧利得を所定の値に設定しておけば、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅をバッファ１４の電圧利得の値で割ることによって出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅を求めることができる。振幅検出回路８１は、ピーク検出回路８３と、平均値検出回路８４と、差動増幅器８５と、を備える。
【００５２】
ピーク検出回路８３は、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２のピーク値を検出する回路である。ピーク検出回路８３は、検出したピーク値を差動増幅器８５に出力する。平均値検出回路８４は、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の時間平均値（平均電圧値）を検出する回路である。平均値検出回路８４は、検出した平均値を差動増幅器８５に出力する。差動増幅器８５は、ピーク検出回路８３によって検出されたピーク値と平均値検出回路８４によって検出された平均値との差分値を生成し、差分値を基に出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅を検出する。差動増幅器８５の非反転入力端子にはピーク値が入力され、差動増幅器８５の反転入力端子には平均値が入力される。差動増幅器８５は、ピーク値から平均値を減算した値（振幅の１／２に等しい）から振幅を検出する。差動増幅器８５は、検出した振幅を生成回路８２に出力する。
【００５３】
生成回路８２は、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅に基づいて利得調整信号Ｖｇａを生成する回路である。この例では、生成回路８２は、差動増幅器である。生成回路８２の反転入力端子には、振幅検出回路８１から出力された振幅が入力される。生成回路８２の非反転入力端子には、基準信号Ａｒｅｆが入力されている。基準信号Ａｒｅｆは、予め定められた設定値であり、使用される光信号Ｐｉｎの範囲で、バッファ１４及び出力バッファ１５の信号が歪まないような値に設定される。このとき、生成回路８２の利得（差動利得）は、適宜設定されてもよい。生成回路８２は、基準信号Ａｒｅｆから振幅を減算した値を増幅することで利得調整信号Ｖｇａを生成する。この構成によれば、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅が大きいほど、利得調整信号Ｖｇａの値は小さくなる。生成回路８２は、利得調整信号Ｖｇａを利得可変増幅器１３に出力する。
【００５４】
線形性制御回路１９は、電圧信号Ｖｉｎの振幅に基づいて線形性調整信号Ｖｃｔｌを生成する回路である。具体的には、線形性制御回路１９は、電圧信号Ｖｉｎの振幅が大きいほど、可変抵抗回路３３の抵抗値が大きくなるように、線形性調整信号ＶｃｔｌをＦＥＴ３５＿１〜３５＿Ｎに供給する。線形性制御回路１９は、例えば、可変抵抗回路３３の抵抗値を大きくすることによって利得可変増幅器１３の差動利得を減少させ、利得可変増幅器１３が線形増幅動作を行うように制御する。ここで、線形増幅動作とは、電圧信号Ｖｉｎがある電圧範囲内で変化するときに電圧信号Ｖｉｎと基準信号Ｖｒｅｆとの差が一定の差動利得で増幅されることをいう。すなわち、線形増幅動作を行う際に差動利得（Ｖｏｕｔ１−Ｖｏｕｔ２）／（Ｖｉｎ−Ｖｒｅｆ）は一定値となっている。可変抵抗回路３３の抵抗値が小さいと利得可変増幅器１３の差動利得が増加するので、電圧信号Ｖｉｎと基準信号Ｖｒｅｆとの差が所定の範囲を超えると利得可変増幅器１３の増幅動作が飽和し、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２は歪むようになる。
【００５５】
可変抵抗回路３３の抵抗値は、トランジスタ３１のエミッタとトランジスタ３２のエミッタとの間の抵抗値である。本実施形態では、線形性制御回路１９は、互いに異なる電圧レベルを有する線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎを生成し、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿ＮをＦＥＴ３５＿１〜３５＿Ｎにそれぞれ供給する。線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎのそれぞれは、アナログ信号である。線形性調整信号Ｖｃｔｌ＿１、線形性調整信号Ｖｃｔｌ＿２、・・・及び線形性調整信号Ｖｃｔｌ＿Ｎの順に線形性調整信号Ｖｃｔｌの電圧レベルが小さくなるように、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎの電圧レベルは設定されている。つまり、線形性調整信号Ｖｃｔｌ＿１の電圧レベルが最も大きく、線形性調整信号Ｖｃｔｌ＿Ｎの電圧レベルが最も小さい。
【００５６】
図４に示されるように、線形性制御回路１９は、電圧信号Ｖｉｎの振幅の大きさに応じた検出信号Ｖｄｅｔを、予め定められた設定値（基準信号Ｂｒｅｆ）と比較し、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２を生成する。なお、上記にて可変抵抗回路３３のＦＥＴ３５の数をＮ個としたが、ここでは、説明を簡易化するために、Ｎ＝２の場合について説明する。線形性制御回路１９は、比較回路９０と、カレントミラー回路７０と、抵抗素子９８＿１と、抵抗素子９８＿２と、を備える。
【００５７】
比較回路９０は、トランジスタ９１と、トランジスタ９２と、トランジスタ９３と、トランジスタ９４と、電流源９５と、抵抗素子９６と、抵抗素子９７と、を備える。トランジスタ９１，９２は、例えば、Ｎ型ＭＯＳＦＥＴである。トランジスタ９１，９２は、互いに同一の構造及び同一の電気的特性を有する、一対のトランジスタ（トランジスタ対）である。トランジスタ９１のソースは、抵抗素子９６を介して電流源９５に接続されている。トランジスタ９２のソースは、抵抗素子９７を介して電流源９５に接続されている。電流源９５は、トランジスタ９１，９２に一定量の電流を供給する。
【００５８】
トランジスタ９１のゲートには、基準信号Ｂｒｅｆが印加される。トランジスタ９２のゲートには、検出信号Ｖｄｅｔが入力される。検出信号Ｖｄｅｔは、電圧信号Ｖｉｎの振幅の大きさに応じた電圧を有する。検出信号Ｖｄｅｔは、例えば、上述の振幅検出回路８１と同様に、ピーク検出回路（不図示）の出力（電圧信号Ｖｉｎのピーク値）と平均値検出回路（不図示）の出力（電圧信号Ｖｉｎの平均値）とを差動増幅器（不図示）に入力することで生成され得る。ここでは、電圧信号Ｖｉｎの振幅の大きさが増加するにつれて、検出信号Ｖｄｅｔの電圧が増加するように設定されていると想定する。
【００５９】
トランジスタ９１，９２は、検出信号Ｖｄｅｔと基準信号Ｂｒｅｆとに応じて電流源９５によって供給される電流をトランジスタ９１，９２のそれぞれのドレイン電流に分配する。例えば、検出信号Ｖｄｅｔの電圧が基準信号Ｂｒｅｆの電圧よりも小さい場合には、トランジスタ９１のドレイン電流はトランジスタ９２のドレイン電流よりも大きくなる。一方、検出信号Ｖｄｅｔの電圧が基準信号Ｂｒｅｆの電圧よりも大きい場合には、トランジスタ９１のドレイン電流はトランジスタ９２のドレイン電流よりも小さくなる。検出信号Ｖｄｅｔの電圧が基準信号Ｂｒｅｆの電圧と等しい場合には、トランジスタ９１，９２のそれぞれのドレイン電流は互いに等しくなり、電流源９５によって供給される電流が等分されて流れる。
【００６０】
トランジスタ９１，９２のそれぞれのドレイン電流の和は、電流源９５によって供給される一定量の電流に等しい。このため、検出信号Ｖｄｅｔの電圧が増加するときにトランジスタ９１のドレイン電流は減少し、検出信号Ｖｄｅｔの電圧が減少するときにトランジスタ９１のドレイン電流は増加する。このように、基準信号Ｂｒｅｆの値を適切に設定することによって、電圧信号Ｖｉｎの振幅の大きさが増加するのに応じてトランジスタ９１のドレイン電流を減少させることができる。
【００６１】
トランジスタ９３，９４は、負荷トランジスタである。トランジスタ９３，９４は、例えば、Ｐ型ＭＯＳＦＥＴである。トランジスタ９３，９４は、互いに同一の構造及び同一の電気的特性を有する、一対のトランジスタ（トランジスタ対）である。トランジスタ９３のゲートとドレインとは互いに接続され、さらにトランジスタ９１のドレインに電気的に接続されている。つまり、トランジスタ９３のドレイン電流は、トランジスタ９１のドレイン電流と等しい。トランジスタ９４のゲートとドレインとは互いに接続され、さらにトランジスタ９２のドレインに電気的に接続されている。つまり、トランジスタ９４のドレイン電流は、トランジスタ９２のドレイン電流と等しい。トランジスタ９３，９４のそれぞれのソースは、電源電圧ＶＣＣに電気的に接続されている。
【００６２】
カレントミラー回路７０は、トランジスタ９３と、出力トランジスタ７１＿１と、出力トランジスタ７１＿２と、を備える。つまり、トランジスタ９３は、比較回路９０とカレントミラー回路７０との両方に含まれている。トランジスタ９３は、カレントミラー回路７０では、入力トランジスタとして機能する。出力トランジスタ７１＿１，７１＿２は、例えば、Ｐ型ＭＯＳＦＥＴである。出力トランジスタ７１＿１，７１＿２のそれぞれのゲートは、トランジスタ９３のゲート及びドレインに電気的に接続されている。出力トランジスタ７１＿１，７１＿２のそれぞれのソースは、電源電圧ＶＣＣに電気的に接続されている。出力トランジスタ７１＿１のドレインは、抵抗素子９８＿１を介して接地電位に電気的に接続されている。出力トランジスタ７１＿２のドレインは、抵抗素子９８＿２を介して接地電位に電気的に接続されている。抵抗素子９８＿１は、抵抗値Ｒ１を有する。抵抗素子９８＿２は、抵抗値Ｒ２を有する。
【００６３】
トランジスタ９３と出力トランジスタ７１＿１とは、１番目のカレントミラー回路（第１カレントミラー回路）を構成する。例えば、トランジスタ９３のドレイン電流（入力電流）の大きさに比例した大きさの出力電流（ドレイン電流）Ｉｄ１が出力トランジスタ７１＿１から出力される。出力電流Ｉｄ１が抵抗素子９８＿１に流れると、抵抗素子９８＿１の電圧降下により出力トランジスタ７１＿１のドレインに抵抗値Ｒ１×出力電流Ｉｄ１（の電流値）に等しい電圧（ドレイン電圧）が発生する。線形性制御回路１９は、出力トランジスタ７１＿１のドレイン電圧を線形性調整信号Ｖｃｔｌ＿１として出力する。
【００６４】
同様に、トランジスタ９３と出力トランジスタ７１＿２とは、２番目のカレントミラー回路（第２カレントミラー回路）を構成する。例えば、トランジスタ９３のドレイン電流（入力電流）の大きさに比例した大きさの出力電流（ドレイン電流）Ｉｄ２が出力トランジスタ７１＿２から出力される。出力電流Ｉｄ２が抵抗素子９８＿２に流れると、抵抗素子９８＿２の電圧降下により出力トランジスタ７１＿２のドレインに抵抗値Ｒ２×出力電流Ｉｄ２（の電流値）に等しい電圧（ドレイン電圧）が発生する。線形性制御回路１９は、出力トランジスタ７１＿２のドレイン電圧を線形性調整信号Ｖｃｔｌ＿２として出力する。
【００６５】
第１カレントミラー回路及び第２カレントミラー回路のそれぞれの入力電流と出力電流との比（電流比）と、抵抗素子９８＿１，９８＿２のそれぞれの抵抗値とが適宜設定されることによって、線形性調整信号Ｖｃｔｌ＿１の電圧値が線形性調整信号Ｖｃｔｌ＿２の電圧値よりも大きくなるように、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２のそれぞれの電圧が設定される。
【００６６】
電圧信号Ｖｉｎの振幅の大きさが増加すると、比較回路９０においてトランジスタ９２のゲートに入力される検出信号Ｖｄｅｔの電圧が増加し、トランジスタ９３を流れるドレイン電流が減少する。すると、カレントミラー回路７０において、トランジスタ９３を流れる入力電流が減少するので、出力電流Ｉｄ１，Ｉｄ２が減少する。出力電流Ｉｄ１，Ｉｄ２が減少すると、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の電圧が減少する。従って、電圧信号Ｖｉｎの振幅の大きさが増加すると、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の電圧が減少する。
【００６７】
一方、電圧信号Ｖｉｎの振幅の大きさが減少すると、比較回路９０においてトランジスタ９２のゲートに入力される検出信号Ｖｄｅｔの電圧が減少し、トランジスタ９３を流れるドレイン電流が増加する。すると、カレントミラー回路７０において、トランジスタ９３を流れる入力電流が増加するので、出力電流Ｉｄ１，Ｉｄ２も増加する。出力電流Ｉｄ１，Ｉｄ２が増加することにより、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の電圧は増加する。従って、電圧信号Ｖｉｎの振幅の大きさが減少すると、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の電圧が増加する。
【００６８】
なお、このように、電圧信号Ｖｉｎの振幅の大きさに応じて線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の電圧が増減する際に、第１カレントミラー回路及び第２カレントミラー回路では、入力電流が共通であるので、それぞれの出力電流Ｉｄ１，Ｉｄ２は互いに一定の比率を保ちつつ変化する。これにより、例えば、線形性調整信号Ｖｃｔｌ＿１の電圧値が線形性調整信号Ｖｃｔｌ＿２の電圧値よりも大きいという関係が常に成り立つように、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２は設定される。
【００６９】
図４では、Ｎ＝２の場合について例示したが、Ｎが２よりも大きい場合でも、カレントミラー回路７０が、第１カレントミラー回路及び第２カレントミラー回路と同様のＮ個のカレントミラー回路を備え、線形性制御回路１９が各カレントミラー回路の出力に抵抗素子を備えていればよい。これにより、各カレントミラー回路から出力される出力電流が、抵抗素子に流れることで、線形性調整信号Ｖｃｔｌ＿１、線形性調整信号Ｖｃｔｌ＿２、・・・、及び線形性調整信号Ｖｃｔｌ＿Ｎの順に電圧値が小さくなる関係を満たすようにＮ個の線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎが生成される。便宜的に各線形性調整信号Ｖｃｔｌ＿ｋの電圧値をＶｃｔｌ＿ｋと表すと、Ｖｃｔｌ＿１＞Ｖｃｔｌ＿２＞・・・＞Ｖｃｔｌ＿Ｎの関係を満たすようにＮ個の線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎが生成される。
【００７０】
上述のように、閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎは互いに等しいので、可変抵抗回路３３の抵抗値を小さくする場合には、ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎの順にオフ状態からオン状態に切り替えられる。一方、可変抵抗回路３３の抵抗値を大きくする場合には、ＦＥＴ３５＿Ｎ、・・・、ＦＥＴ３５＿２、及びＦＥＴ３５＿１の順にオン状態からオフ状態に切り替えられる。つまり、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎの電圧レベルが閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達するタイミングは、互いに異なっている。
【００７１】
次に、図５〜図７の（ｂ）を参照して、比較例のトランスインピーダンス増幅回路と比較しながら、トランスインピーダンス増幅回路１０及び利得可変増幅器１３の作用効果を説明する。図５は、比較例のトランスインピーダンス増幅回路が備える利得可変増幅器の回路構成を示す図である。
【００７２】
図５に示されるように、比較例の利得可変増幅器１１３は、差動回路２３に代えて差動回路１２３を備える点において利得可変増幅器１３と主に相違する。差動回路１２３は、可変抵抗回路３３に代えて可変抵抗回路１３３を備える点において差動回路２３と主に相違する。可変抵抗回路１３３は、ＦＥＴ３５＿１〜３５＿Ｎに代えて１つのＦＥＴ３５を備える点において可変抵抗回路３３と主に相違する。
【００７３】
この利得可変増幅器１１３が用いられるトランスインピーダンス増幅回路では、線形性制御回路は、アナログ値の線形性調整信号ＶｃｔｌをＦＥＴ３５に出力する。つまり、線形性制御回路は、電圧信号Ｖｉｎの振幅が小さいほど、線形性調整信号Ｖｃｔｌの電圧レベルを大きくして可変抵抗回路１３３（ＦＥＴ３５）の抵抗値を小さくし、電圧信号Ｖｉｎの振幅が大きいほど、線形性調整信号Ｖｃｔｌの電圧レベルを小さくして可変抵抗回路１３３（ＦＥＴ３５）の抵抗値を大きくする。
【００７４】
図６は、図５に示される利得可変増幅器のＤＣ特性を示す図である。図７の（ａ）は、トランスインピーダンス増幅回路の線形性調整信号に対する出力波形の振幅のシミュレーション結果を示す図である。図７の（ｂ）は、トランスインピーダンス増幅回路の線形性調整信号に対する出力波形の歪み率のシミュレーション結果を示す図である。図６の横軸は電圧信号Ｖｉｎと基準信号Ｖｒｅｆとの差である差動入力電圧（＝Ｖｉｎ−Ｖｒｅｆ）［Ｖ］を示し、図６の縦軸は利得可変増幅器１１３の微分利得［ａ．ｕ．］を示す。なお、「ａ．ｕ．」は、任意単位（arbitrary  unit）を意味する。図７の（ａ）及び図７の（ｂ）の横軸は線形性調整信号Ｖｃｔｌの電圧値［Ｖ］を示す。図７の（ａ）の縦軸は出力波形の振幅［ｍＶｐｐｄ］を示し、図７の（ｂ）の縦軸は出力波形の歪み率（Total  Harmonic  Distortion；ＴＨＤ）［％］を示す。なお、図７の（ｂ）に示される歪み率は、利得可変増幅器１３での歪み率を示す。
【００７５】
ここでは、電圧信号Ｖｉｎとして、５０ｍＶｐｐの振幅及び１ＧＨｚの周波数を有する正弦波を用いた場合の利得可変増幅器１３，１１３から出力される出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の歪み率を示す。なお、電圧信号Ｖｉｎとして１ＧＨｚの周波数を有する正弦波を用いた場合、利得可変増幅器１３，１１３から出力される出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の周波数スペクトルは、歪みが無い理想的な状態では、１ＧＨｚの周波数成分のみを有する。歪みが大きくなると、１ＧＨｚの整数倍の周波数成分（高調波）が増加する。
【００７６】
なお、図７の（ａ）及び図７の（ｂ）のシミュレーションには、利得可変増幅器１３のＦＥＴ３５として、２つのＦＥＴが用いられ（つまり、Ｎ＝２）、利得可変増幅器１１３のＦＥＴ３５として、単体のＦＥＴが用いられた。利得可変増幅器１１３のＦＥＴ３５のゲート幅Ｗは８μｍ（比較例）であり、利得可変増幅器１３の２つのＦＥＴ３５（ＦＥＴ３５＿１及びＦＥＴ３５＿２）のゲート幅Ｗの組み合わせは、２．５μｍ／５．５μｍ（第１実施例）、４μｍ／４μｍ（第２実施例）、及び５．５μｍ／２．５μｍ（第３実施例）であった。ここで、第１実施例、第２実施例、及び第３実施例は、いずれも第１実施形態において利得可変増幅器１３の２つのＦＥＴ３５（ＦＥＴ３５＿１及びＦＥＴ３５＿２）のゲート幅Ｗの組み合わせを区別するための名称である。
【００７７】
各実施例において、利得可変増幅器１３の２つのＦＥＴ３５のゲート幅Ｗの合計は、利得可変増幅器１１３の単体のＦＥＴ３５のゲート幅Ｗと等しい。各ＦＥＴ３５のゲート長Ｌは０．１３μｍであった。ＦＥＴ３５＿１に供給される線形性調整信号Ｖｃｔｌ＿１としては、ＦＥＴ３５＿２に供給される線形性調整信号Ｖｃｔｌ＿２に４００ｍＶを加えることによって得られる信号が用いられた。利得可変増幅器１１３の単体のＦＥＴ３５には、線形性調整信号Ｖｃｔｌとして線形性調整信号Ｖｃｔｌ＿２が供給された。
【００７８】
図６に示されるグラフＧ１〜Ｇ４は、ＦＥＴ３５のゲート電圧の異なるバイアス条件での利得可変増幅器１１３のＤＣ特性を示す。グラフＧ１〜Ｇ４の順に、線形性調整信号Ｖｃｔｌの電圧レベルが大きくなり、利得（の絶対値）が大きくなる。具体的には、グラフＧ１のバイアス条件では、線形性調整信号Ｖｃｔｌの電圧レベルはＦＥＴ３５の閾値電圧よりも十分に小さく、可変抵抗回路１３３のＦＥＴ３５はオフ状態である。このときの可変抵抗回路１３３の抵抗値は、抵抗素子３４の抵抗値と等しくなる。グラフＧ２，Ｇ３のバイアス条件では、線形性調整信号Ｖｃｔｌの電圧レベルはＦＥＴ３５の閾値電圧付近である。このとき、ＦＥＴ３５の抵抗値が下がり、利得可変増幅器１１３の利得は大きくなるが、差動入力電圧が０でのグラフＧ２，Ｇ３の傾きが大きい。つまり、グラフＧ２，Ｇ３では、利得が差動入力電圧の正負で非対称となっている。このため、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２のそれぞれにおいて、正側の振幅と負側の振幅とが異なる。これにより、図７の（ｂ）に示されるように、比較例では、歪みのピークが大きくなり、線形性が劣化している。
【００７９】
グラフＧ４のバイアス条件では、線形性調整信号Ｖｃｔｌの電圧レベルはＦＥＴ３５の閾値電圧よりも十分に大きいので、ＦＥＴ３５の端子電圧（ソース電圧及びドレイン電圧）がＦＥＴ３５の抵抗値に与える影響が小さく、非対称性が改善されている。
【００８０】
一方、第１〜第３実施例では、線形性調整信号Ｖｃｔｌ＿１が線形性調整信号Ｖｃｔｌ＿２よりも大きいので、線形性調整信号Ｖｃｔｌ＿１が先にＦＥＴ３５＿１の閾値電圧Ｖｔｈ＿１付近に到達し、続いて線形性調整信号Ｖｃｔｌ＿２がＦＥＴ３５＿２の閾値電圧Ｖｔｈ＿２付近に到達する。このため、ＦＥＴ３５＿１、及びＦＥＴ３５＿２の順にオフ状態からオン状態に切り替えられる。これにより、図７の（ｂ）に示されるように、第１〜第３実施例では、比較例と比較して、歪みのピークが抑えられる。また、図７の（ａ）に示されるように、第１〜第３実施例では、比較例と比較して、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅が線形性調整信号Ｖｃｔｌ＿２の増加とともに緩やかに増加する。上述したように、電圧信号Ｖｉｎの振幅は５０ｍＶｐｐに固定されているので、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の振幅の変化は、利得（差動利得）の変化を示していると見ることもできる。従って、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の変化に対して、比較例、第３実施例、第２実施例、及び第１実施例の順に緩やかにそれぞれの利得（差動利得）は変化する（それぞれの曲線の傾き具合を比較）。
【００８１】
また、図７の（ｂ）に示されるように、第１〜第３実施例を比較することで、先にオン状態に切り替えられるＦＥＴ３５＿１のサイズ（ゲート幅Ｗ）が歪みのピーク低減効果に影響を与えることがわかる。第１実施例のように、サイズ（ゲート幅Ｗ）が大きいＦＥＴ３５を先にオン状態に切り替えると、可変抵抗回路３３の抵抗値が緩やかに変化するので、歪みのピークをより一層低減することができる。これは、例えば、互いに並列に接続された２つの抵抗素子において、抵抗値の大きい方の抵抗素子の抵抗値の変化の方が抵抗値の小さい方の抵抗素子の抵抗値の変化よりも２つの抵抗素子の合成抵抗値に与える影響が少ないことから類推される。
【００８２】
以上説明したようにトランスインピーダンス増幅回路１０及び利得可変増幅器１３では、差動回路２３が備えるトランジスタ３１のベースに電圧信号Ｖｉｎが入力され、トランジスタ３２のベースに基準信号Ｖｒｅｆが供給される。このような非対称な構成では、比較例のトランスインピーダンス増幅回路のように、特に、ＦＥＴ３５が過渡状態であると、ソース及びドレインの端子電圧の変動がソース−ドレイン間の抵抗値に影響を及ぼし、電圧信号Ｖｉｎに対する出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の線形性が劣化するおそれがある。これに対し、トランスインピーダンス増幅回路１０及び利得可変増幅器１３では、ＦＥＴ３５＿１〜３５＿Ｎのそれぞれのゲートに線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎが供給されることによって、可変抵抗回路３３の抵抗値が設定される。各ＦＥＴ３５＿ｋは、ゲートに供給される線形性調整信号Ｖｃｔｌ＿ｋの電圧が閾値電圧Ｖｔｈ＿ｋ付近であると過渡状態となる。トランスインピーダンス増幅回路１０及び利得可変増幅器１３では、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎが閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達するタイミングは互いに異なっている。このため、２以上のＦＥＴ３５を同時に過渡状態とすることなく、可変抵抗回路３３の抵抗値を変更することができる。これにより、可変抵抗回路３３の抵抗値を安定化することが可能となる。その結果、電圧信号Ｖｉｎに対する出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の線形性を改善することが可能となる。
【００８３】
また、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎを線形に変化させればよいので、線形性制御回路１９の回路構成を簡略化することが可能となる。
【００８４】
線形性調整信号Ｖｃｔｌ＿１、線形性調整信号Ｖｃｔｌ＿２、・・・及び線形性調整信号Ｖｃｔｌ＿Ｎの順に電圧レベルが小さくなるように、線形性調整信号Ｖｃｔｌの電圧レベルは設定されている。これにより、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎが閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達するタイミングを互いに異ならせることができる。これにより、ＦＥＴ３５＿１〜３５＿Ｎを同じプロセスで作製することが可能となる。
【００８５】
ＦＥＴ３５のサイズが小さいほど、ＦＥＴ３５のオン抵抗値は大きくなる。ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎの順にＦＥＴ３５のサイズは大きい。このため、例えば、可変抵抗回路３３の抵抗値を小さくする場合に、オン抵抗値が大きい順に、ＦＥＴ３５をオフ状態からオン状態とすることで、可変抵抗回路３３の抵抗値の変化が緩やかになる。例えば、最も大きいオン抵抗値を有するＦＥＴ３５＿１を他のＦＥＴ３５よりも先にオン状態とすることで、可変抵抗回路３３の抵抗値の変化が緩やかになる。また、可変抵抗回路３３の抵抗値を大きくする場合に、オン抵抗値が小さい順に、ＦＥＴ３５をオン状態からオフ状態とすることで、可変抵抗回路３３の抵抗値の変化が緩やかになる。つまり、可変抵抗回路３３の抵抗値が小さいほど、可変抵抗回路３３の抵抗値の変化量を小さくし、可変抵抗回路３３の抵抗値が大きいほど、可変抵抗回路３３の抵抗値の変化量を大きくすることで、可変抵抗回路３３の抵抗値に対する抵抗値の変化量の割合が全体として均一化される。これにより、可変抵抗回路３３の抵抗値をさらに安定化することが可能となる。その結果、電圧信号Ｖｉｎに対する出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の線形性をさらに改善することが可能となる。
【００８６】
電流信号Ｉｃ１を電流信号Ｉｃ３及び電流信号Ｉｃ４に分配する分配比と、電流信号Ｉｃ２を電流信号Ｉｃ５及び電流信号Ｉｃ６に分配する分配比とが、利得調整信号Ｖｇａによって調整される。これにより、負荷抵抗素子２７に供給される電流信号Ｉｃ４と、負荷抵抗素子２８に供給される電流信号Ｉｃ６と、が調整されるので、電圧信号Ｖｉｎに対する出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の利得を調整することが可能となる。
【００８７】
利得制御回路１８は、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅に基づいて利得調整信号Ｖｇａを生成する。つまり、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２を用いて利得調整信号Ｖｇａが生成される。これにより、例えば、利得可変増幅器１３による増幅の線形性を維持できるように利得可変増幅器１３の利得が調整され得る。その結果、電圧信号Ｖｉｎの電圧範囲を拡大することが可能となる。
【００８８】
なお、利得可変増幅器１３において、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎの電圧レベルが閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達するタイミングは、互いに異なっていればよい。このため、利得可変増幅器１３では、さらに閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎは互いに異なる値に設定されていてもよい。例えば、閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎはその順で大きくなっていてもよい。
【００８９】
（第２実施形態）
図８は、第２実施形態のトランスインピーダンス増幅回路が備える利得可変増幅器の回路構成を示す図である。図９は、第２実施形態のトランスインピーダンス増幅回路が備える線形性制御回路の回路構成を示す図である。第２実施形態のトランスインピーダンス増幅回路は、利得可変増幅器１３及び線形性制御回路１９に代えて利得可変増幅器１３Ａ及び線形性制御回路１９Ａを備える点においてトランスインピーダンス増幅回路１０と主に相違する。
【００９０】
図８に示されるように、利得可変増幅器１３Ａは、差動回路２３に代えて差動回路２３Ａを備える点において利得可変増幅器１３と主に相違する。差動回路２３Ａは、可変抵抗回路３３に代えて可変抵抗回路３３Ａを備える点において差動回路２３と主に相違する。可変抵抗回路３３Ａは、ＦＥＴ３５＿１〜３５＿Ｎのゲートに個別の線形性調整信号Ｖｃｔｌが供給される構成に代えて、共通の線形性調整信号Ｖｃｔｌが供給される点、及び閾値電圧Ｖｔｈにおいて可変抵抗回路３３と主に相違する。
【００９１】
可変抵抗回路３３Ａでは、ＦＥＴ３５＿１〜３５＿Ｎのゲートが互いに電気的に接続されている。ＦＥＴ３５＿１〜３５＿Ｎのゲートには、共通の線形性調整信号Ｖｃｔｌが入力される。閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎは互いに異なる値に設定されている。本実施形態では、閾値電圧Ｖｔｈ＿１、閾値電圧Ｖｔｈ＿２、・・・及び閾値電圧Ｖｔｈ＿Ｎの順に閾値電圧Ｖｔｈは大きくなる。つまり、閾値電圧Ｖｔｈ＿１が最も小さく、閾値電圧Ｖｔｈ＿Ｎが最も大きい。
【００９２】
図９に示されるように、線形性制御回路１９Ａは、カレントミラー回路７０に代えてカレントミラー回路７０Ａを備える点、及び抵抗素子９８＿１，９８＿２に代えて抵抗素子９８を備える点において線形性制御回路１９と主に相違する。カレントミラー回路７０Ａは、出力トランジスタ７１＿１，７１＿２に代えて出力トランジスタ７１を備える点において、カレントミラー回路７０と主に相違する。本実施形態では、線形性制御回路１９Ａは、単一の線形性調整信号Ｖｃｔｌを生成し、線形性調整信号ＶｃｔｌをＦＥＴ３５＿１〜３５＿Ｎのそれぞれに供給する。抵抗素子９８は、抵抗値Ｒを有する。
【００９３】
例えば、トランジスタ９３のドレイン電流（入力電流）の大きさに比例した大きさの出力電流（ドレイン電流）Ｉｄが出力トランジスタ７１から出力される。出力電流Ｉｄが抵抗素子９８に流れると、抵抗素子９８の電圧降下により出力トランジスタ７１のドレインに抵抗値Ｒ×出力電流Ｉｄ（の電流値）に等しい電圧（ドレイン電圧）が発生する。線形性制御回路１９は、出力トランジスタ７１のドレイン電圧を線形性調整信号Ｖｃｔｌとして出力する。
【００９４】
上述のように、閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎはその順で大きくなっているので、可変抵抗回路３３Ａの抵抗値を小さくする場合には、線形性調整信号Ｖｃｔｌが次第に増加されることで、ＦＥＴ３５＿１、ＦＥＴ３５＿２、・・・及びＦＥＴ３５＿Ｎの順にオフ状態からオン状態に切り替えられる。一方、可変抵抗回路３３Ａの抵抗値を大きくする場合には、線形性調整信号Ｖｃｔｌが次第に減少されることで、ＦＥＴ３５＿Ｎ、・・・、ＦＥＴ３５＿２、及びＦＥＴ３５＿１の順にオン状態からオフ状態に切り替えられる。つまり、線形性調整信号Ｖｃｔｌの電圧レベルが閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達する順番は、互いに異なっている。
【００９５】
以上のように、第２実施形態のトランスインピーダンス増幅回路及び利得可変増幅器１３Ａにおいても、トランスインピーダンス増幅回路１０及び利得可変増幅器１３と同様の効果が奏される。また、第２実施形態のトランスインピーダンス増幅回路及び利得可変増幅器１３Ａでは、閾値電圧Ｖｔｈ＿１、閾値電圧Ｖｔｈ＿２、・・・及び閾値電圧Ｖｔｈ＿Ｎの順に閾値電圧Ｖｔｈは大きくなる。このため、ＦＥＴ３５＿１〜３５＿Ｎに供給される線形性調整信号Ｖｃｔｌの電圧が閾値電圧Ｖｔｈ＿１〜Ｖｔｈ＿Ｎに達するタイミングを互いに異ならせることができる。これにより、ＦＥＴ３５＿１〜３５＿Ｎのゲートに供給される線形性調整信号Ｖｃｔｌを共通化することが可能となる。したがって、線形性制御回路１９Ａの回路構成をさらに簡略化することができる。
【００９６】
利得可変増幅器１３Ａでは、Ｎ個のＦＥＴ３５のうちの２以上のＦＥＴ３５のゲートが互いに電気的に接続され、残りのＦＥＴ３５のゲートとは電気的に接続されていなくてもよい。この場合、ゲートが互いに電気的に接続された２以上のＦＥＴ３５と、残りのＦＥＴ３５とにはそれぞれ別々の線形性調整信号Ｖｃｔｌが供給される。ゲートが互いに電気的に接続されている２以上のＦＥＴ３５の閾値電圧Ｖｔｈは、互いに異なる値に設定されており、これらのＦＥＴ３５に共通の線形性調整信号Ｖｃｔｌが供給される。この構成においても、線形性調整信号Ｖｃｔｌの数を減らすことができるので、線形性制御回路１９Ａの回路構成を簡略化することが可能となる。
【００９７】
なお、本発明に係るトランスインピーダンス増幅回路及び利得可変増幅器は上記実施形態に限定されない。
【００９８】
例えば、上記実施形態では、トランジスタ３１，３２，５１，５２，６１，６２として、バイポーラトランジスタを用いて説明を行ったが、トランジスタ３１，３２，５１，５２，６１，６２は、ＦＥＴであってもよい。トランジスタ３１，３２，５１，５２，６１，６２がＦＥＴである場合には、バイポーラトランジスタのベース、エミッタ、及びコレクタは、ゲート、ソース、及びドレインにそれぞれ読み替えられる。
【００９９】
可変抵抗回路３３（差動回路２３）によって利得可変増幅器１３の利得と線形性とが調整され得る。このため、利得可変増幅器１３は、差動増幅器２４、差動回路２５、及び差動回路２６を備えていなくてもよい。図１０に示される利得可変増幅器１３では、トランジスタ３１のコレクタは負荷抵抗素子２７を介して電源電圧ＶＣＣに電気的に接続されている。トランジスタ３２のコレクタは負荷抵抗素子２８を介して電源電圧ＶＣＣに電気的に接続されている。負荷抵抗素子２７は、電流信号Ｉｃ１を出力信号Ｖｏｕｔ１（一対の相補信号の一方）に変換する。具体的には、電流信号Ｉｃ１が負荷抵抗素子２７に流れることによって生じるトランジスタ３１のコレクタ電位が出力信号Ｖｏｕｔ１として出力される。負荷抵抗素子２８は、電流信号Ｉｃ２を出力信号Ｖｏｕｔ２（一対の相補信号の他方）に変換する。具体的には、電流信号Ｉｃ２が負荷抵抗素子２８に流れることによって生じるトランジスタ３２のコレクタ電位が出力信号Ｖｏｕｔ２として出力される。この場合、トランスインピーダンス増幅回路１０は、利得制御回路１８を備えていなくてもよい。
【０１００】
なお、図１０に示される利得可変増幅器１３は、電圧信号Ｖｉｎと基準信号Ｖｒｅｆとの差信号（Ｖｉｎ−Ｖｒｅｆ）を反転増幅した信号を出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２との差信号（差動出力信号）として出力する。例えば、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２とを入れ替えることによって、利得可変増幅器１３は、差信号（Ｖｉｎ−Ｖｒｅｆ）を非反転増幅した信号を、出力信号Ｖｏｕｔ１と出力信号Ｖｏｕｔ２との差信号（差動出力信号）として出力することができる。それらの利得可変増幅器１３に対して、可変抵抗回路３３に供給される線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎは、電圧信号Ｖｉｎの振幅の大きさだけでなく、出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２の振幅の大きさにも依存して設定される。
【０１０１】
同様に、利得可変増幅器１３Ａは、差動増幅器２４、差動回路２５、及び差動回路２６を備えていなくてもよい。
【０１０２】
Ｎ個のＦＥＴ３５のサイズは、互いに異なっていてもよく、互いに同一でもよい。また、Ｎ個のＦＥＴ３５のうちの一部のサイズが互いに同一でもよい。
【０１０３】
線形性制御回路１９の回路構成は、図４に示される回路構成に限られない。例えば、図１１に示されるように、線形性制御回路１９は、検出信号Ｖｄｅｔを予め定められた第１設定値（基準信号Ｃｒｅｆ）と比較して線形性調整信号Ｖｃｔｌ＿１を生成し、検出信号Ｖｄｅｔを予め定められた第２設定値（基準信号Ｄｒｅｆ）と比較して線形性調整信号Ｖｃｔｌ＿２を生成してもよい。なお、図４と同様に、図１１においても、説明を簡易化するために、Ｎ＝２の場合について説明する。図１１に示される線形性制御回路１９は、比較回路９０＿１と、比較回路９０＿２と、カレントミラー回路７０＿１と、カレントミラー回路７０＿２と、抵抗素子９８＿１と、抵抗素子９８＿２と、を備える。
【０１０４】
比較回路９０＿１、カレントミラー回路７０＿１、及び抵抗素子９８＿１は、第１線形性制御回路を構成する。第１線形性制御回路は、トランジスタ９１のゲートに基準信号Ｂｒｅｆに代えて基準信号Ｃｒｅｆが入力されている点、カレントミラー回路７０Ａに代えてカレントミラー回路７０＿１を備えている点、及び抵抗素子９８に代えて抵抗素子９８＿１を備えている点において図９の線形性制御回路１９Ａと主に相違する。カレントミラー回路７０＿１は、出力トランジスタ７１に代えて出力トランジスタ７１＿１を備えている点において図９のカレントミラー回路７０Ａと主に相違する。第１線形性制御回路は、検出信号Ｖｄｅｔを基準信号Ｃｒｅｆと比較して線形性調整信号Ｖｃｔｌ＿１を生成する。
【０１０５】
比較回路９０＿２、カレントミラー回路７０＿２、及び抵抗素子９８＿２は、第２線形性制御回路を構成する。第２線形性制御回路は、トランジスタ９１のゲートに基準信号Ｂｒｅｆに代えて基準信号Ｄｒｅｆが入力されている点、カレントミラー回路７０Ａに代えてカレントミラー回路７０＿２を備えている点、及び抵抗素子９８に代えて抵抗素子９８＿２を備えている点において図９の線形性制御回路１９Ａと主に相違する。カレントミラー回路７０＿２は、出力トランジスタ７１に代えて出力トランジスタ７１＿２を備えている点において図９のカレントミラー回路７０Ａと主に相違する。第２線形性制御回路は、検出信号Ｖｄｅｔを基準信号Ｄｒｅｆと比較して線形性調整信号Ｖｃｔｌ＿２を生成する。
【０１０６】
図４の線形性制御回路１９では、検出信号Ｖｄｅｔと比較する基準信号が基準信号Ａｒｅｆのみであるのに対して、図１１の線形性制御回路１９では、検出信号Ｖｄｅｔを互いに異なる基準信号Ｃｒｅｆ及び基準信号Ｄｒｅｆとそれぞれ比較することで線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２が生成される。これにより、例えば、Ｖｃｔｌ＿１＝Ｖｃｔｌ＿２＋４００ｍＶというように、線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２の間に一定の電圧差（４００ｍＶ）を設ける場合に、基準信号Ｃｒｅｆ及び基準信号Ｄｒｅｆのそれぞれの電圧間に電圧差を設けることで容易に線形性調整信号Ｖｃｔｌ＿１，Ｖｃｔｌ＿２を生成することができる。例えば、基準信号Ｃｒｅｆ及び基準信号Ｄｒｅｆは、Ｄｒｅｆ＝Ｃｒｅｆ＋４００ｍＶを満たすように設定される。このとき、出力トランジスタ７１＿１，７１＿２は、互いに同じ構造及び同じ電気的特性となるように設定され、抵抗素子９８＿１，９８＿２の抵抗値は同じ値に設定されてもよい。
【０１０７】
線形性制御回路１９は、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２（出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２）の振幅に基づいて、線形性調整信号Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎを生成してもよい。同様に、線形性制御回路１９Ａは、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２（出力信号Ｖｏｕｔｘ１，Ｖｏｕｔｘ２）の振幅に基づいて、線形性調整信号Ｖｃｔｌを生成してもよい。
【０１０８】
さらに、利得可変増幅器１３，１３Ａにおいて、Ｎ個のＦＥＴ３５のうちの少なくとも２つのＦＥＴ３５（ここでは、ＦＥＴ３５＿ａとＦＥＴ３５＿ｂとする。）について、ＦＥＴ３５＿ａに入力される線形性調整信号Ｖｃｔｌ＿ａの電圧がＦＥＴ３５＿ａの閾値電圧Ｖｔｈ＿ａに達するタイミングと、ＦＥＴ３５＿ｂに入力される線形性調整信号Ｖｃｔｌ＿ｂの電圧がＦＥＴ３５＿ｂの閾値電圧Ｖｔｈ＿ｂに達するタイミングとが互いに異なっていればよい。この場合、利得可変増幅器１３では、線形性調整信号Ｖｃｔｌ＿ａの電圧は、線形性調整信号Ｖｃｔｌ＿ｂの電圧よりも大きく設定されている。利得可変増幅器１３Ａでは、閾値電圧Ｖｔｈ＿ａは、閾値電圧Ｖｔｈ＿ｂよりも小さい値に設定されている。また、利得可変増幅器１３，１３Ａでは、ＦＥＴ３５＿ａのサイズは、ＦＥＴ３５＿ｂのサイズよりも小さくてもよい。なお、利得可変増幅器１３において、閾値電圧Ｖｔｈ＿ａは、閾値電圧Ｖｔｈ＿ｂよりも小さい値に設定されていてもよい。
【符号の説明】
【０１０９】
１…光受信装置、１０…トランスインピーダンス増幅回路、１１…ＴＩＡ部、１２…ダミーＴＩＡ部、１３…利得可変増幅器、１８…利得制御回路、１９，１９Ａ…線形性制御回路、２１…電流源（第１電流源）、２２…電流源（第２電流源）、２３…差動回路（第１差動回路）、２５…差動回路（第２差動回路）、２６…差動回路（第３差動回路）、２７…負荷抵抗素子（第１負荷抵抗素子）、２８…負荷抵抗素子（第２負荷抵抗素子）、３１…トランジスタ（第１トランジスタ）、３２…トランジスタ（第２トランジスタ）、３３…可変抵抗回路、３４…抵抗素子、３５＿１〜３５＿Ｎ…ＦＥＴ、８１…振幅検出回路（第１振幅検出回路）、８２…生成回路（第１生成回路）、Ｉ１…電流（第１電流）、Ｉ２…電流（第２電流）、Ｉｃ１…電流信号（第１電流信号）、Ｉｃ２…電流信号（第２電流信号）、Ｉｃ３…電流信号（第３電流信号）、Ｉｃ４…電流信号（第４電流信号）、Ｉｃ５…電流信号（第５電流信号）、Ｉｃ６…電流信号（第６電流信号）、Ｐｉｎ…光信号、Ｖｃｔｌ＿１〜Ｖｃｔｌ＿Ｎ…線形性調整信号、Ｖｇａ…利得調整信号、Ｖｉｎ…電圧信号、Ｖｏｕｔ１…出力信号（一対の相補信号の一方）、Ｖｏｕｔ２…出力信号（一対の相補信号の他方）、Ｖｒｅｆ…基準信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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