(57)【要約】【課題】コモンモードリファレンス回路の性能を改善する。【解決手段】コモンモードリファレンス回路は、分圧段および出力段を備える。分圧段は、高電源電圧回路ノードに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対、ならびに低電源電圧回路ノードに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対を含む。出力段は、第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１のＦＥＴ、第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴ、ならびに第１のＦＥＴから第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力を含む。【選択図】図１
2019185786.tif 000002
【特許請求の範囲】
【請求項１】
分圧段であって、
高電源電圧回路ノードに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対、ならびに
低電源電圧回路ノードに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対を含む、分圧段と、
出力段であって、
前記第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１の電界効果トランジスタ（ＦＥＴ）、
前記第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴ、ならびに
前記出力段の前記第１のＦＥＴから前記出力段の前記第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力、を含む出力段と、を備える、コモンモードリファレンス回路。
【請求項２】
前記出力段の前記第１および第２のＦＥＴが両方ともＰＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されており、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されている、請求項１に記載のコモンモードリファレンス回路。
【請求項３】
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのドレイン領域と前記出力段の前記第１のＦＥＴのゲート領域との間に結合された抵抗回路要素と、前記抵抗回路要素に結合され、かつ前記出力段の前記第１のＦＥＴの前記ゲート領域と前記第１のＦＥＴから前記第２のＦＥＴへの前記直列接続との間に結合されたキャパシタと、を含む、請求項１または２に記載のコモンモードリファレンス回路。
【請求項４】
前記出力段の前記第１および第２のＦＥＴが両方ともＮＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続されている、請求項１に記載のコモンモードリファレンス回路。
【請求項５】
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのドレイン領域と前記出力段の前記第２のＦＥＴのゲート領域との間に結合された抵抗回路要素と、前記抵抗回路要素に結合され、かつ前記出力段の前記第２のＦＥＴの前記ゲート領域と前記第１のＦＥＴから前記第２のＦＥＴへの前記直列接続との間に結合されたキャパシタとを含む、請求項１または４に記載のコモンモードリファレンス回路。
【請求項６】
前記出力段の前記第１および第２のＦＥＴがそれぞれＮＦＥＴおよびＰＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記ＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されている、請求項１に記載のコモンモードリファレンス回路。
【請求項７】
前記出力段の前記第１および第２のＦＥＴがそれぞれＮＦＥＴおよびＰＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されている、請求項１に記載のコモンモードリファレンス回路。
【請求項８】
前記分圧段が、
前記高電源電圧回路ノードに直列に接続された第３のＮＦＥＴ／ＰＦＥＴ対と、
前記低電源電圧回路ノードに直列に接続された第４のＮＦＥＴ／ＰＦＥＴ対と、を更に含み、
前記出力段が、
前記第３のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、
前記第３のＦＥＴと直列に接続され、かつ前記第４のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第４のＦＥＴであって、前記第３のＦＥＴおよび前記第４のＦＥＴの前記直列接続が前記コモンモードリファレンス出力に接続されている、第４のＦＥＴと、を更に含む、請求項１に記載のコモンモードリファレンス回路。
【請求項９】
前記出力段の前記第１および第２のＦＥＴが両方ともＰＦＥＴであり、かつ前記出力段の前記第３および第４のＦＥＴが両方ともＮＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続され、
前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第３のＦＥＴが、前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴの前記ソース領域に接続され、かつ前記第４のＦＥＴが、前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続されている、請求項８に記載のコモンモードリファレンス回路。
【請求項１０】
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴと前記高電源電圧回路ノードとの間に配置された第１の抵抗回路要素と、
前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴと前記低電源電圧回路ノードとの間に結合された第２の抵抗回路要素とを含む、請求項８または９に記載のコモンモードリファレンス回路。
【請求項１１】
前記出力段の前記第１および第３のＦＥＴが両方ともＮＦＥＴであり、かつ前記出力段の前記第２および第４のＦＥＴが両方ともＰＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記ＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続され、
前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第３のＦＥＴが、前記第３のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第４のＦＥＴが、前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されている、請求項８に記載のコモンモードリファレンス回路。
【請求項１２】
分圧段であって、
高電源電圧レールに直列に接続された第１のトランジスタ対、
前記第１のトランジスタ対および低電源電圧レールに直列に接続された第２のトランジスタ対、
前記高電源電圧レールに直列に接続された第３のトランジスタ対、ならびに
前記第３のトランジスタ対および前記低電源電圧レールに直列に接続された第４のトランジスタ対を含む、分圧段と、
前記第１および第２の分圧段に接続されたプッシュプル出力段と、コモンモードリファレンス出力と、を含むコモンモードリファレンス回路を備える電子回路。
【請求項１３】
前記プッシュプル出力段が、
前記第１のトランジスタ対のトランジスタにカレントミラーとして接続された第１の電界効果トランジスタ（ＦＥＴ）と、
前記第２のトランジスタ対のトランジスタにカレントミラーとして接続され、かつ前記第１のＦＥＴと直列に接続された第２のＦＥＴと、
前記第３のトランジスタ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、
前記第４のトランジスタ対のトランジスタにカレントミラーとして接続され、かつ前記第３のＦＥＴと直列に接続された第４のＦＥＴとを含み、
前記コモンモードリファレンス出力が、前記第１、第２、第３、および第４のＦＥＴのそれぞれのソース領域またはドレイン領域に接続されている、請求項１２に記載の電子回路。
【請求項１４】
前記分圧段の前記第１、第２、第３、および第４のトランジスタ対のそれぞれが、ｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対であり、
前記出力段の前記第１のＦＥＴが、前記第１のトランジスタ対の前記ＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、
前記出力段の前記第２のＦＥＴが、前記第２のトランジスタ対の前記ＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、
前記出力段の前記第３のＦＥＴが、前記第３のトランジスタ対の前記ＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、
前記出力段の前記第４のＦＥＴが、前記第４のトランジスタ対の前記ＮＦＥＴにカレントミラーとして接続されたＮＦＥＴである、請求項１３に記載の電子回路。
【請求項１５】
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴと前記高電源電圧回路ノードとの間に配置された第１の抵抗回路要素と、
前記第４のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴと前記低電源電圧回路ノードとの間に結合された第２の抵抗回路要素とを含む、請求項１４に記載のコモンモードリファレンス回路。
【請求項１６】
前記分圧段の前記第１、第２、第３、および第４のトランジスタ対のそれぞれが、ｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対であり、
前記出力段の前記第１のＦＥＴが、前記第１のトランジスタ対の前記ＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、
前記出力段の前記第２のＦＥＴが、前記第２のトランジスタ対の前記ＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、
前記出力段の前記第３のＦＥＴが、前記第３のトランジスタ対の前記ＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、
前記出力段の前記第４のＦＥＴが、前記第４のトランジスタ対のＰＦＥＴにカレントミラーとして接続されたＰＦＥＴである、請求項１３に記載の電子回路。
【請求項１７】
電子センサおよびセンサインタフェース回路を含み、前記センサインタフェース回路がコモンモード回路ノードを含み、かつ前記コモンモードリファレンス出力が前記センサインタフェース回路の前記コモンモード回路ノードに結合されている、請求項１２から１６のいずれか一項に記載の電子回路。
【請求項１８】
分圧段であって、
高電源電圧レールに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対、ならびに
低電源電圧レールに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対を含む、分圧段と、
出力段であって、
前記第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１のＦＥＴ、
前記第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴ、ならびに
前記第１のＦＥＴから前記第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力、を含む出力段と、を含むコモンモードリファレンス回路と、
増幅回路と、
前記コモンモードリファレンス回路および前記増幅回路に結合されたスイッチトキャパシタ回路であって、前記コモンモードリファレンス回路の前記出力が、前記スイッチトキャパシタ回路に対する仮想接地である、スイッチトキャパシタ回路と、を備える電子回路。
【請求項１９】
前記出力段の前記第１および第２のＦＥＴが両方ともＰＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴにカレントミラーとして接続されている、請求項１８に記載の電子回路。
【請求項２０】
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのドレイン領域と前記出力段の前記第１のＦＥＴのゲート領域との間に結合された抵抗回路要素と、前記抵抗回路要素に結合され、かつ前記出力段の前記第１のＦＥＴの前記ゲート領域と前記第１のＦＥＴから前記第２のＦＥＴへの前記直列接続との間に結合されたキャパシタと、を含む、請求項１８または１９に記載の電子回路。
【請求項２１】
前記出力段の第１および第２のＦＥＴが両方ともＮＦＥＴであり、
前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴのソース領域に接続され、かつ前記出力段の前記第１のＦＥＴが、前記第１のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続され、
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのゲート領域が、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴの前記ソース領域に接続され、かつ前記出力段の前記第２のＦＥＴが、前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＮＦＥＴにカレントミラーとして接続されている、請求項１８に記載の電子回路。
【請求項２２】
前記第２のＮＦＥＴ／ＰＦＥＴ対の前記ＰＦＥＴのドレイン領域と前記出力段の前記第２のＦＥＴのゲート領域との間に結合された抵抗回路要素と、前記抵抗回路要素に結合され、かつ前記出力段の前記第２のＦＥＴの前記ゲート領域と前記第１のＦＥＴから前記第２のＦＥＴへの前記直列接続との間に結合されたキャパシタとを含む、請求項１８または２１に記載の電子回路。
【請求項２３】
前記分圧段が、
前記高電源電圧回路ノードに直列に接続された第３のＮＦＥＴ／ＰＦＥＴ対と、
前記低電源電圧回路ノードに直列に接続された第４のＮＦＥＴ／ＰＦＥＴ対と、を更に含み、
前記出力段が、
前記第３のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、
前記第３のＦＥＴと直列に接続され、かつ前記第４のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第４のＦＥＴであって、前記第３のＦＥＴおよび前記第４のＦＥＴの前記直列接続が前記コモンモードリファレンス出力に接続されている、第４のＦＥＴと、を更に含む、請求項１８に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は電子回路に関し、特に電子回路システムに電圧リファレンスを提供する回路に関する。
【背景技術】
【０００２】
差動電子回路（例えば、アナログ−デジタル変換器（ＡＤＣ）回路、積分器回路、プログラマブルゲインアンプなど）では、コモンモード電圧は、通常、高電源レールと低電源レールとの間の中間に設定され、回路の入力および出力において最大のダイナミックレンジが実現される。
【発明の概要】
【０００３】
図１は、コモンモードリファレンス回路へのアプローチの一実施例を示す回路図である。抵抗器Ｒ１およびＲ２は、高電源レールの電圧ＶＤＤを分圧する。Ｒ１＝Ｒ０となるように抵抗を選択した場合、コモンモード電圧はＶＤＤの半分またはＶＤＤ／２になる。駆動能力を高めるために、ユニティゲインバッファが使用される。ＶＤＤが１．８ボルト（ＶＤＤ＝１．８Ｖ）であり、かつ抵抗器を流れる電流を１００ナノアンペア（１００ｎＡ）に制限することが望まれる用途のような超低電力用途では、総抵抗は少なくとも１８メガオーム（１８ＭΩ）となり、非常に広い面積を占める。図１の回路アプローチの別の欠点は、通常、バッファが、コモンモード電圧リファレンスを生成する分圧器レグよりはるかに多くの電流を消費することである。異なる容量性負荷に対する回路の安定性もまた考慮する必要がある。本発明者らは、コモンモードリファレンス回路の性能を改善する必要性を認識した。
【０００４】
本明細書は、一般に集積回路に関し、特に、他の差動回路などによるコモンモードリファレンスを生成するために使用することができる回路に関する。いくつかの態様では、コモンモードリファレンス回路は分圧段および出力段を備えることができる。分圧段は、高電源電圧回路ノードに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対と、低電源電圧回路ノードに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対と、を含むことができる。出力段は、第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１の電界効果トランジスタ（ＦＥＴ）と、第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴと、出力段の第１のＦＥＴから出力段の第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力と、を含む。
【０００５】
いくつかの態様では、電子回路はコモンモードリファレンス回路を備えることができる。コモンモードリファレンス回路は、高電源電圧回路ノードに直列に接続された第１のトランジスタ対と、第１のトランジスタ対および低電源電圧回路ノードに直列に接続された第２のトランジスタ対と、高電源電圧回路ノードに直列に接続された第３のトランジスタ対と、第３のトランジスタ対および低電源電圧回路ノードに直列に接続された第４のトランジスタ対とを含むことができる分圧段を含むことができる。コモンモードリファレンス回路はまた、第１および第２の分圧段に接続されたプッシュプル出力段を含むことができ、かつコモンモードリファレンス出力を含むことができる。
【０００６】
いくつかの態様では、電子回路は、コモンモードリファレンス回路およびアナログ−デジタル変換器（ＡＤＣ）回路を備えることができる。コモンモードリファレンス回路は分圧段および出力段を含むことができる。分圧段は、高電源電圧回路ノードに直列に接続された第１のＮＦＥＴ／ＰＦＥＴ対と、低電源電圧回路ノードに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対と、を含むことができる。出力段は、第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１のＦＥＴと、第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴと、出力段の第１のＦＥＴから出力段の第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力と、を含むことができる。ＡＤＣ回路は、それぞれ重み付けされたビットキャパシタを含む第１のデジタル−アナログ変換器（ＤＡＣ）回路および第２のＤＡＣ回路と、コモンモードリファレンス出力の電圧に関して、差動入力電圧を重み付きビットキャパシタにサンプリングするように構成されたサンプリング回路と、を含むことができる。
【０００７】
この節は、本特許出願の主題の概要を提供することを意図している。本発明の排他的または網羅的な説明を提供することを意図するものではない。詳細な説明は、本特許出願に関する更なる情報を提供するために含まれる。
【図面の簡単な説明】
【０００８】
図面は必ずしも一定の縮尺で描かれているわけではなく、同様の数字は異なる図面において同様の構成要素を説明する場合がある。異なる文字の接尾辞を有する類似の数字は、類似の構成要素の異なる事例を表す場合がある。図面は、概して、限定としてではなく実施例として、本明細書で論じられる様々な実施形態を示す。
【図１】ある態様におけるコモンモードリファレンス回路の回路図である。
【図２】別の態様におけるコモンモードリファレンス回路の回路図である。
【図３】別の態様におけるコモンモードリファレンス回路の回路図である。
【図４】別の態様におけるコモンモードリファレンス回路の回路図である。
【図５Ａ】図２〜４の回路の過渡応答のシミュレーションを示す。
【図５Ｂ】図２〜４の回路の過渡応答のシミュレーションを示す。
【図５Ｃ】図２〜４の回路の過渡応答のシミュレーションを示す。
【図６】別の態様におけるコモンモードリファレンス回路の回路図である。
【図７】別の態様におけるコモンモードリファレンス回路の回路図である。
【図８】別の態様におけるコモンモードリファレンス回路の回路図である。
【図９】別の態様におけるコモンモードリファレンス回路の回路図である。
【図１０】別の態様におけるコモンモードリファレンス回路の回路図である。
【図１１】別の態様におけるコモンモードリファレンス回路の回路図である。
【図１２】ある態様におけるコモンリファレンス回路を含む電子回路のブロック図である。
【図１３】ある態様におけるコモンリファレンス回路を含む回路図である。
【図１４】別の態様におけるコモンリファレンス回路を含む回路図である。
【図１５】別の態様におけるコモンリファレンス回路を含む回路図である。
【図１６】別の態様におけるコモンリファレンス回路を含む回路図である。
【発明を実施するための形態】
【０００９】
本明細書は、コモンモードリファレンスを生成する電子回路に関する。これらの回路は電力効率が良く、小さな回路面積しか占有しないが、それにもかかわらず回路は高速応答時間を有する。この回路はまた、回路の安定性が問題とならずにスイッチトキャパシタ回路を駆動することもできる。このため、この回路は超低消費電力設計に非常に適している。
【００１０】
図２は、コモンモードリファレンス回路２０５の一実施例の回路図である。この回路は、コモンモード電圧（ＶＣＭ）を生成する分圧段および回路負荷の駆動を提供する出力段を含む。図２において、回路は、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）およびｐチャネル電界効果トランジスタ（ＰＦＥＴ）を含む。ＦＥＴは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはＭＯＳトランジスタ（例えば、ＮＭＯＳおよびＰＭＯＳトランジスタ）とすることができる。
【００１１】
分圧段は、高電源電圧レールＶＤＤを分圧する２つのＮＦＥＴ／ＰＦＥＴ対を含む。第１のＮＦＥＴ／ＰＦＥＴ対は、高電源電圧レールに直列に接続されたＮＦＥＴＭＮ１と直列に接続されたＰＦＥＴＭＰ１を含む。第２のＮＦＥＴ／ＰＦＥＴ対は、低電圧電源レール（例えば、接地）と直列に接続されたＰＦＥＴＭＰ０およびＮＦＥＴＭＮ０を含む。トランジスタＭＮ０はトランジスタＭＮ１と幅（Ｗ）および長さ（Ｌ）が一致し、トランジスタＭＰ０はトランジスタＭＰ１と幅（Ｗ）および長さ（Ｌ）が一致し、または
【数１】
2019185786.tif 000003
である。
【００１２】
トランジスタＭＮ１およびＭＮ０は、長い素子（たとえば、ｐチャネル素子ＭＰ１およびＭＰ０に対して長い）であり、トランジスタＭＰ１およびＭＰ０は、広い素子（たとえば、ｎチャネル素子ＭＮ１およびＭＮ０に対して広い）であり、その結果、
（Ｗ／Ｌ）ＭＮ０／１＜＜Ｗ／Ｌ）ＭＰ０／１となる。
これにより、ＮＦＥＴのゲート−ソース間電圧（Ｖｇｓ）がＰＦＥＴのゲート−ソース間電圧よりも大きくなり、または
【数２】
2019185786.tif 000004
である。
【００１３】
全てのトランジスタは飽和領域にバイアスされている。高電源電圧と低電源電圧との間の差は、２つのトランジスタ対によって分圧される。分圧段の電流は、長いｎチャネル素子ＭＮ１およびＭＮ０によって決定される。ＭＮ１とＭＰ０との間のノードの電圧はコモンモード電圧（ＶＣＭ）である。
【００１４】
出力段はＰＦＥＴＭＰ２およびＭＰ３を備える。ＭＮ０のゲート領域はＭＰ０のソース領域に接続されている。ＭＮ１のゲート領域はＭＰ１のソース領域に接続されている。ＭＰ０のゲート領域およびドレイン領域は互いに接続され、かつＭＰ２のゲート領域はＭＰ０のゲート領域に接続されている。このように、ＭＰ２は、ＭＰ０の電流をミラーリングするミラー素子として接続されている。同様に、ＭＰ３は、ＭＰ１の電流をミラーリングするミラー素子として接続されている。出力段のカレントミラーは、分圧段のトランジスタの電流をＮ倍にミラーリングし、または、
【数３】
2019185786.tif 000005
となる。
【００１５】
（ここで、Ｎは１以上の正の数である）、その結果、出力段の電流は分圧段の電流のＮ倍になる。コモンモードリファレンス出力（ＶＣＭＯ）は、ＭＰ３トランジスタからＭＰ２トランジスタへ直列接続されている回路ノードにある。コモンモードリファレンス出力（ＶＣＭＯ）はコモンリファレンス（ＶＣＭ）と同じである。
【００１６】
ＭＰ２のソース端子がＶＣＭＯに接続されているので、電流をシンクする強力な能力を有している。しかしながら、トランジスタＭＰ３の電流ソース能力は弱い。容量性負荷からのオーバーシュート外乱がある場合、出力段は急速に回復することができる。ダウンシュート外乱がある場合、出力段の回復は遅くなる。
【００１７】
図３は、コモンモードリファレンス回路３０５の別の実施例の回路図である。回路のトポロジーは、図２の実施例と同様であるが、この実施例では、ＰＦＥＴは長い素子であり、ＮＦＥＴは広い素子であり、その結果、
【数４】
2019185786.tif 000006
（Ｗ／Ｌ）ＭＮ０／１＞＞Ｗ／Ｌ）ＭＰ０／１となる。
【００１８】
分圧器の電流はＭＰ０とＭＰ１によって決定される。
別の違いは、出力段のトランジスタがｎチャネル素子であり、ＰＦＥＴではなく分圧段のＮＦＥＴのカレントミラーとして接続されていることである。ＭＰ１のゲート領域はＭＮ１のソース領域に接続され、トランジスタＭＮ３はＭＮ１にカレントミラーとして接続されている。ＭＰ０のゲート領域はＭＮ０のソース領域に接続され、トランジスタＭＮ２はＭＮ０にカレントミラーとして接続されている。
【００１９】
その結果、図３の回路実施例では、出力段は電流を供給するための強力な能力を有するが、電流をシンクするための能力は弱い。出力段は、ダウンシュート外乱から急速に回復することができるが、オーバーシュート外乱からの回復は遅くなる。
【００２０】
図４は、コモンモードリファレンス回路４０５の別の実施例の回路図である。この回路は、図２および３のアプローチを組み合わせたものである。図４のコモンモードリファレンス回路は、分圧段およびプッシュプル出力段を含む。分圧段は、図２のトランジスタ対ＭＰ１／ＭＮ１と同じように接続された第１のＮＦＥＴ／ＰＦＥＴ対（ＭＰ３／ＭＮ１）、および図２のトランジスタ対ＭＰ０／ＭＮ０と同じように接続された第２のＮＦＥＴ／ＰＦＥＴ対（ＭＰ２／ＭＮ０）を含む。分圧段は、図３のトランジスタ対ＭＰ１／ＭＮ１と同じように接続された第３のＮＦＥＴ／ＰＦＥＴ対（ＭＰ１／ＭＮ３）、および図３のトランジスタ対ＭＰ０／ＭＮ０と同じように接続された第２のＮＦＥＴ／ＰＦＥＴ対（ＭＰ０／ＭＮ２）を含む。したがって、図４の分圧段は、図２および３の分圧段を組み合わせたものとなる。
【００２１】
出力段は、ＰＦＥＴＭＰ４およびＭＰ５、ならびにＮＦＥＴＭＮ４およびＭＮ５の４つのＦＥＴを含む。図２の出力段と同様に、トランジスタＭＰ５はＭＰ３のカレントミラーとして接続され、トランジスタＭＰ４はＭＰ２のカレントミラーとして接続されている。図３の出力段と同様に、トランジスタＭＮ５はＭＮ３のカレントミラーとして接続され、トランジスタＭＮ４はＭＮ２のカレントミラーとして接続されている。したがって、図４の出力段は、図２および３の出力段を組み合わせたものとなる。ＭＮ５およびＭＰ４は、ソースおよびシンク電流の両方に対して強力な駆動能力を提供するので、図４の出力段は、プッシュプルアーキテクチャである。図４のミラー素子比（１：Ｍ）および（１：Ｎ）は等しくする必要はない。コモンモードリファレンス回路によって消費される電力を低減するために、ＭはＮよりも小さくすることができる（Ｍ≦Ｎ）。
【００２２】
図４の回路アーキテクチャは非常に単純であり、追加のバイアス電流を必要としないという点で自己バイアスされている。出力段は、強力なシンク／ソース能力に起因して、高速の整定時間を提供する。回路は負荷の容量に関係なく安定している。
【００２３】
図５Ａ〜５Ｃは、図２〜４の回路のＶＣＭＯの過渡応答のシミュレーションを示す。シミュレーションでは、ＶＤＤは１．８Ｖであり、カレントミラー比１：Ｎは１：４に設定されている。容量性負荷は２ピコファラド（２ｐＦ）であり、負荷容量には０．９Ｖステップが印可される。図５Ａのシミュレーションは図２の回路に対するものであり、かつ下方０．９Ｖステップ外乱に対する低速応答および上方０．９Ｖステップ外乱に対する高速応答を示している。図５Ｂのシミュレーションは、図３の回路に対するものであり、かつ下方０．９Ｖステップ外乱に対する高速応答および上方０．９Ｖステップ外乱に対する低速応答を示す。図５Ｃのシミュレーションは、図４の回路に対するものであり、かつ下方および上方ステップ外乱の両方に対する高速応答を示している。
【００２４】
図２および３の実施例は、回路実施例が出力段に対して１レグしか含まないので、１．６マイクロアンペア（１．６μＡ）の電流しか消費しない。図４の実施例は、約２００ｎＳで０．１％の精度（コモンモード電圧リファレンスには十分に良好）に安定する。それは、図２および３の回路と比較して、分圧段および出力段の各々において余分な回路レグを有するが、単一利得バッファを使用する図１の方法と比較して８０％超の電力を節約することができる。図２〜４の回路は、超低電力用途のために容易に縮小することができる。
【００２５】
図６は、コモンモードリファレンス回路６０５の別の実施例の回路図である。図６は、図２の実施例の回路と同様であるが、抵抗回路要素Ｒ０およびキャパシタＣ０が追加されている。抵抗回路要素Ｒ０は、能動抵抗として振る舞うようにバイアスされた抵抗またはＦＥＴを含むことができ、かつＭＰ１のドレイン領域とＭＰ３のゲート領域との間に接続されている。能動抵抗として接続されたＦＥＴを使用することで、受動抵抗を使用するよりも全体の回路面積を減少させることができる。キャパシタＣ０は、Ｒ０およびＭＰ３のゲート領域に接続されている。キャパシタＣ０はまた、ＭＰ３とＭＰ２との間の直列接続において出力ＶＣＭＯにも接続されている。
【００２６】
図６の回路では、負荷容量からのダウンシュート外乱がある場合、Ｃ０を通るキックバックがＭＰ３のゲート電圧を下げてＭＰ３を通る過渡電流を増大させる。Ｒ０はＭＰ３およびＭＰ１を絶縁し、その結果、高速パルス外乱に対して、ＭＰ３電流が（Ｒ０およびＣ０のＲＣ時定数に関して）しばらく増大されて、ＶＣＭＯをコモンモードリファレンス電圧の所望の値に近づける。
【００２７】
図７は、コモンモードリファレンス回路７０５の別の実施例の回路図である。図７は、図３の実施例の回路と同様であるが、抵抗回路要素Ｒ０がＭＰ０のドレイン領域とＭＮ２のゲート領域との間に接続され、ならびにキャパシタＣ０がＲ０およびＭＮ２のゲート領域に接続されている。キャパシタＣ０はまた、ＭＮ３とＭＮ２との間の直列接続において出力ＶＣＭＯにも接続されている。図３の回路の下側にＲ０およびＣ０が追加され、その結果、図６の実施例に関する説明と同様の方法により、オーバーシュートに対する応答が改善される。
【００２８】
図２〜４のコモンモードリファレンス回路に対する他の代替物またはその変形物を使用することができる。図８は、コモンモードリファレンス回路８０５の別の実施例の回路図である。図８の実施例は、図２の出力段のＰＦＥＴＭＰ３がＮＦＥＴ  ＭＮ２に置き換えられていることを除いて、図２の回路と同様である。トランジスタＭＮ２は、ＭＮ１のミラー素子として接続されており、または
【数５】
2019185786.tif 000007
である。
【００２９】
トランジスタＭＰ２は依然としてＭＰ０のカレントミラーとして接続されている。
【００３０】
図２の回路と比較して、図８の出力段は電流を供給するためのより強力な能力を提供する。幅と長さの比（Ｗ／Ｌ）は、ＰＦＥＴＭＰ２のＷ／Ｌと比較してＮＦＥＴＭＮ２の方が小さい場合があるが、出力段の電流シンク能力は依然としてその電流ソース能力より強力である。
【００３１】
図９は、コモンモードリファレンス回路９０５の別の実施例の回路図である。図９の実施例は、図３のＮＦＥＴＭＮ２がＰＦＥＴＭＰ２に置き換えられていることを除いて、図３の回路と同様である。トランジスタＭＰ２はＭＰ０のカレントミラーとして接続され、トランジスタＭＮ３は依然としてＭＮ１のカレントミラーとして接続されている。図３の回路と比較して、図９の出力段はより強力なソース能力および比較的低いシンク能力を提供する。
【００３２】
図１０のコモンモードリファレンス回路１００５の別の実施例の回路図である。図１０の回路は、図８および図９の回路を組み合わせたものである。分圧段は、図８のＭＰ１、ＭＮ１、ＭＰ０、およびＭＮ０にそれぞれ対応するトランジスタＭＰ３、ＭＮ１、ＭＰ２、およびＭＮ０を含み、ならびに図９のＭＰ１、ＭＮ１、ＭＰ０、およびＭＮ０にそれぞれ対応するＭＰ１、ＭＮ３、ＭＰ０、およびＭＮ２を含む。図１０の回路は、図８および９の出力段を１つの強力なプッシュプル出力段に組み合わせたものである。図１０において、出力段トランジスタＭＮ４およびＭＰ４は、図８のトランジスタＭＮ２およびＭＰ２に対応し、出力段トランジスタＭＮ５およびＭＰ５は、図９のトランジスタＭＮ３およびＭＰ２に対応する。図４の実施例のように、図１０のミラー素子比（１：Ｍ）および（１：Ｎ）は等しい場合があるが、等しくする必要はない。Ｍは、コモンモードリファレンス回路によって消費される電力を減少させるため、Ｎ以下（Ｍ≦Ｎ）とすることができる。
【００３３】
図１１は、コモンモードリファレンス回路１１０５の別の実施例の回路図である。図１１の回路が、ＭＰ３と高電源電圧回路ノードとの間に配置された第１の抵抗回路要素Ｒ１と、ＭＮ２と低電源電圧回路ノードとの間に配置された第２の抵抗回路要素Ｒ２とを含むことを除いて、図１１の回路は、図４の実施例と同様である。Ｒ１は、出力段が（たとえばＶＤＤからＶＣＭＯに）電流を供給している場合に、ＭＰ５のＶｇｓを増大させることによって、負荷レギュレーション（または駆動能力）を増大させるのに役立つ。Ｒ２は、出力段が（たとえばＶＣＭＯからＧＮＤへ）電流をシンクしている場合に、ＭＮ４のＶｇｓを増大させることによって負荷レギュレーションを増大させるのに役立つ。
【００３４】
図１２は、コモンモードリファレンス回路１２０５およびＡＤＣ回路１２１０を含む電子回路のブロック図である。ＡＤＣ回路１２１０は、逐次比較（ＳＡＲ）ＡＤＣ回路であり、かつ第１のデジタル−アナログ変換器（ＤＡＣ）回路１２１５、第２のＤＡＣ回路１２２０、サンプリング回路１２２５、および比較器回路１２３０を含む。ＤＡＣはそれぞれ重み付けされたビットキャパシタを含む。
【００３５】
差動アナログ入力電圧（ＩＮ＋、ＩＮ−）は、サンプリング回路１２２５を使用して、コモンモードＶＣＭＯに関してビットキャパシタ上にサンプリングされる。逐次比較ルーチンの一部として、重み付けされたキャパシタのそれぞれに対するビット試行が反復的に実行される。ビット試行では、第１または正のＤＡＣ回路の出力および負または第２のＤＡＣ回路の出力が比較器回路１２３０の入力に印加される。比較器回路の出力に基づいて、変換ビットが決定される。その後、デジタル値のすべてのビットが決定されるまで、変換は重み付きキャパシタへ進行する。コモンモードリファレンス回路１２０５は、１つ以上の重み付きキャパシタへの電荷転送の外乱後の回復を提供する。
【００３６】
図１３は、コモンモードリファレンス回路１３０５、電子センサ１３３４、およびセンサインタフェース回路１３３６を含む回路の図である。図１３の実施例におけるセンサ１３４５は、熱電対である。他の実施例では、センサは電気化学センサまたはガスセンサとすることができる。コモンモードリファレンス回路１３０５は、本明細書に記載のコモンリファレンスモード回路のいずれであってもよい。コモンモードリファレンス回路１３０５の出力は、バッファ回路１３３８を用いてバッファリングされ、集積回路の外部でＶＣＭ信号を駆動することができる。ＶＣＭ信号は、センサ出力のコモンバイアスのためにセンサインタフェース回路１３３６の回路ノードに出力される。センサインタフェース回路１３３６は、高電圧電源および低電圧電源を含むことができる。コモンモードリファレンス回路（ＶＣＭＯ）１３０５の出力は、高電圧電源と低電圧電源との間の中間の電圧（例えば、ＶＤＤ／２）とすることができる。
【００３７】
図１４は、コモンモードリファレンス回路１４０５および差動増幅器１４４０を含む回路の図である。コモンモードリファレンス回路１４０５は、差動増幅器のコモンモード入力に結合され、かつ差動増幅器の出力コモンモード電圧を設定する。コモンモードリファレンス回路１４０５の出力は、差動増幅器１４４０の高電圧電源と低電圧電源との間の中間の電圧とすることができる。
【００３８】
図１５および図１６は、スイッチトキャパシタ回路の一実施例の回路図である。図１５は、コモンモードリファレンス回路１５０５および増幅器１５４２を含むシングルエンド回路である。キャパシタを切り替えることにより、増幅器にバイアスをかけることができる。図１６は、コモンモードリファレンス回路１６０５および差動増幅器１６４０を含む完全差動回路である。図１５および図１６の実施例では、コモンモードリファレンス回路の出力は、スイッチトキャパシタ回路における仮想接地として使用することができる。
【００３９】
本明細書に記載のコモンモードリファレンス回路は、コモンリファレンスが望ましい任意の差動回路またはシングルエンド回路（例えば、他のトポロジのＡＤＣ回路、差動増幅器、積分回路など）とともに使用することができる。コモンモードリファレンス回路は超低電力用途で使用でき、容量性負荷に対して回路の安定性を提供する。
【００４０】
追加の説明と側面
態様１は、分圧段および出力段を備える主題（コモンモードリファレンス回路など）を含むことができる。分圧段は、高電源電圧回路ノードに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対、ならびに低電源電圧回路ノードに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対を含む。出力段は、第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１のＦＥＴ、第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴ、ならびに第１のＦＥＴから第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力を含む。
【００４１】
態様２では、態様１の主題は、任意選択で両方ともＰＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されており、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されている。
【００４２】
態様３では、態様１および２の一方または両方の主題は、任意選択で第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのドレイン領域と出力段の第１のＦＥＴのゲート領域との間に結合された抵抗回路要素と、抵抗回路要素に結合され、かつ出力段の第１のＦＥＴのゲート領域と第１のＦＥＴから第２のＦＥＴへの直列接続との間に結合されたキャパシタとを含む。
【００４３】
態様４では、態様１および３の一方または両方の主題は、任意選択で両方ともＮＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続されている。
【００４４】
態様５では、態様１および４の一方または両方の主題は、任意選択で第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのドレイン領域と出力段の第２のＦＥＴのゲート領域との間に結合された抵抗回路要素と、抵抗回路要素に結合され、かつ出力段の第２のＦＥＴのゲート領域と第１のＦＥＴから第２のＦＥＴへの直列接続との間に結合されたキャパシタとを含む。
【００４５】
態様６では、態様１の主題は、任意選択でそれぞれＮＦＥＴおよびＰＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、ＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されている。
【００４６】
態様７では、態様１の主題は、任意選択でそれぞれＮＦＥＴおよびＰＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されている。
【００４７】
態様８では、態様１〜３のうちの１つまたは任意の組み合わせの主題は、任意選択で高電源電圧回路ノードに直列に接続された第３のＮＦＥＴ／ＰＦＥＴ対と、低電源電圧回路ノードに直列に接続された第４のＮＦＥＴ／ＰＦＥＴ対と、を更に含む分圧段と、第３のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、第３のＦＥＴと直列に接続され、かつ第４のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第４のＦＥＴであって、第３のＦＥＴおよび第４のＦＥＴの直列接続がコモンモードリファレンス出力に接続されている、第４のＦＥＴと、を更に含む、出力段を含む。
【００４８】
態様９では、態様８の主題は、任意選択で両方ともＰＦＥＴである出力段の第１および第２のＦＥＴならびに両方ともＮＦＥＴである出力段の第３および第４のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続され、第３のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第３のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第３のＦＥＴが、第３のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第４のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第４のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ第４のＦＥＴが、第４のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続されている。
【００４９】
態様１０では、態様８の主題は、任意選択で第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴと高電源電圧回路ノードとの間に配置された第１の抵抗回路要素と、第４のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴと低電源電圧回路ノードとの間に結合された第２の抵抗回路要素とを含む。
【００５０】
態様１１では、態様８の主題は、任意選択で両方ともＮＦＥＴである出力段の第１および第３のＦＥＴならびに両方ともＰＦＥＴである出力段の第２および第４のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、ＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続され、第３のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第３のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第３のＦＥＴが、第３のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第４のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第４のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第４のＦＥＴが、第４のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されている。
【００５１】
態様１２は、主題（電子回路など）を含むか、あるいは任意選択でそのような主題を含むように実施例１〜１１の１つまたは任意の組み合わせと任意に組み合わせることができ、分圧段であって、高電源電圧レールに直列に接続された第１のトランジスタ対、第１のトランジスタ対および低電源電圧レールに直列に接続された第２のトランジスタ対、高電源電圧レールに直列に接続された第３のトランジスタ対、ならびに第３のトランジスタ対および低電源電圧レールに直列に接続された第４のトランジスタ対を含む、分圧段と、第１および第２の分圧段に接続されたプッシュプル出力段と、コモンモードリファレンス出力と、を含むコモンモードリファレンス回路を備える。
【００５２】
態様１３では、態様１２の主題は、任意選択で第１のトランジスタ対のトランジスタにカレントミラーとして接続された第１の電界効果トランジスタ（ＦＥＴ）と、第２のトランジスタ対のトランジスタにカレントミラーとして接続され、かつ第１のＦＥＴと直列に接続された第２のＦＥＴと、第３のトランジスタ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、第４のトランジスタ対のトランジスタにカレントミラーとして接続され、かつ第３のＦＥＴと直列に接続された第４のＦＥＴとを含むプッシュプル出力段を含み、コモンモードリファレンス出力が、第１、第２、第３、および第４のＦＥＴのそれぞれのソース領域またはドレイン領域に接続されている。
【００５３】
態様１４では、態様１３の主題は、任意選択でそれぞれｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対である分圧段の第１、第２、第３、および第４のトランジスタ対を含み、出力段の第１のＦＥＴが、第１のトランジスタ対のＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、出力段の第２のＦＥＴが、第２のトランジスタ対のＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、出力段の第３のＦＥＴが、第３のトランジスタ対のＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、出力段の第４のＦＥＴが、第４のトランジスタ対のＮＦＥＴにカレントミラーとして接続されたＮＦＥＴである。
【００５４】
態様１５では、態様１４の主題は、任意選択で第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴと高電源電圧回路ノードとの間に配置された第１の抵抗回路要素と、第４のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴと低電源電圧回路ノードとの間に結合された第２の抵抗回路要素とを含む。
【００５５】
態様１６では、態様１５の主題は、任意選択でそれぞれｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対である分圧段の第１、第２、第３、および第４のトランジスタ対を含み、出力段の第１のＦＥＴが、第１のトランジスタ対のＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、出力段の第２のＦＥＴが、第２のトランジスタ対のＰＦＥＴにカレントミラーとして接続されたＰＦＥＴであり、出力段の第３のＦＥＴが、第３のトランジスタ対のＮＦＥＴにカレントミラーとして接続されたＮＦＥＴであり、出力段の第４のＦＥＴが、第４のトランジスタ対のＰＦＥＴにカレントミラーとして接続されたＰＦＥＴである。
【００５６】
態様１７では、態様１２〜１６の１つまたは任意の組み合わせの主題は、任意選択で電子センサおよびセンサインタフェース回路を含み、センサインタフェース回路がコモンモード回路ノードを含み、かつコモンモードリファレンス出力がセンサインタフェース回路のコモンモード回路ノードに結合されている。
【００５７】
態様１８は、主題（電子回路など）を含むことができ、または任意選択でそのような主題を含むように実施例１〜１７の１つまたは任意の組み合わせを組み合わせることができ、コモンモードリファレンス回路、および増幅器回路、およびスイッチトキャパシタ回路を備える。コモンモードリファレンス回路は分圧段および出力段を含む。分圧段は、高電源電圧レールに直列に接続された第１のｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタ（ＮＦＥＴ／ＰＦＥＴ）対、ならびに低電源電圧レールに直列に接続された第２のＮＦＥＴ／ＰＦＥＴ対を含む。出力段は、第１のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第１のＦＥＴ、第２のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第２のＦＥＴ、ならびに第１のＦＥＴから第２のＦＥＴへの直列接続におけるコモンモードリファレンス出力を含む。スイッチトキャパシタ回路は、コモンモードリファレンス回路および増幅回路に結合され、コモンモードリファレンス回路の出力が、スイッチトキャパシタ回路に対する仮想接地である。
【００５８】
態様１９では、態様１８の主題は、任意選択で両方ともＰＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴにカレントミラーとして接続されている。
【００５９】
態様２０では、態様１８および１９の一方または両方の主題は、任意選択で第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのドレイン領域と出力段の第１のＦＥＴのゲート領域との間に結合された抵抗回路要素と、抵抗回路要素に結合され、かつ出力段の第１のＦＥＴのゲート領域と第１のＦＥＴから第２のＦＥＴへの直列接続との間に結合されたキャパシタとを含む。
【００６０】
態様２１では、態様１８の主題は、任意選択で両方ともＮＦＥＴである出力段の第１および第２のＦＥＴを含み、第１のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第１のＦＥＴが、第１のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続され、第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのゲート領域が、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴのソース領域に接続され、かつ出力段の第２のＦＥＴが、第２のＮＦＥＴ／ＰＦＥＴ対のＮＦＥＴにカレントミラーとして接続されている。
【００６１】
態様２２では、態様１８の主題は、任意選択で第２のＮＦＥＴ／ＰＦＥＴ対のＰＦＥＴのドレイン領域と出力段の第２のＦＥＴのゲート領域との間に結合された抵抗回路要素と、抵抗回路要素に結合され、かつ出力段の第２のＦＥＴのゲート領域と第１のＦＥＴから第２のＦＥＴへの直列接続との間に結合されたキャパシタとを含む。
【００６２】
態様２３では、態様１８の主題は、任意選択で高電源電圧回路ノードに直列に接続された第３のＮＦＥＴ／ＰＦＥＴ対と、低電源電圧回路ノードに直列に接続された第４のＮＦＥＴ／ＰＦＥＴ対とを含む分圧段を含む。出力段は、任意選択で第３のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第３のＦＥＴと、第３のＦＥＴと直列に接続され、かつ第４のＮＦＥＴ／ＰＦＥＴ対のトランジスタにカレントミラーとして接続された第４のＦＥＴであって、第３のＦＥＴおよび第４のＦＥＴの直列接続がコモンモードリファレンス出力に接続されている、第４のＦＥＴとを含む。
【００６３】
これらの非限定的な態様は、任意の変形または組み合わせで組み合わせることができる。上記の詳細な説明は、詳細な説明の一部を形成する添付の図面への参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「実施例」とも呼ばれる。本明細書で参照されるすべての刊行物、特許、および特許文献は、あたかも個々に参照により引用されるかのように、その全体が参照により引用される。本明細書と、参照による引用の文献との間に矛盾する用法がある場合、参照による引用における用法は本明細書の用法に対する補足と考えられるべきである。齟齬する矛盾がある場合、本明細書での用法が優先する。
【００６４】
本明細書では、特許文献において一般的であるように、用語「ａ」または「ａｎ」は、任意の他の事例あるいは「少なくとも１つ」または「１つまたは２つ以上」の用法とは無関係に、１つまたは２つ以上を含むように用いられる。本明細書では、「または」という用語は非排他的な「または」を指すために使用され、「ＡまたはＢ」は特に断りのない限り「ＡであるがＢではない」、「ＢであるがＡではない」および「ＡおよびＢ」を含む。添付の特許請求の範囲において、用語「含む」および「その中で」は、それぞれの用語「備える」および「ここで」の平易な英語の等価物として使用されている。また、以下の特許請求の範囲において、「含む」および「備える」という用語は自由に定義されており、すなわち、特許請求の範囲においてそのような用語の後に列挙されるものに加えて要素を含むシステム、素子、物品またはプロセスは、依然としてその請求の範囲内にあると見なされる。更に、以下の特許請求の範囲において、用語「第１」、「第２」および「第３」などは、単なる標識として使用されており、それらの対象物に数値要件を課すことを意図していない。本明細書に記載の方法の実施例は、少なくとも部分的に機械またはコンピュータで実施することができる。
【００６５】
上記の説明は例示的であり、限定的ではない。例えば、上述の実施例（あるいは一つまたはその一つ以上の態様）は互いに組み合わせて使用することができる。上記の説明を検討すると、当業者などにより、他の実施形態を使用することができる。要約は、３７ＣＦＲ§１．７２（ｂ）に準拠して提供され、読者が技術的開示の本質を迅速に確認することを可能にする。それは、特許請求の範囲または意味を解釈または限定するために使用されることはないとの理解のもとに提出されている。また、上記の詳細な説明では、開示を簡素化するために様々な特徴をともに分類することができる。このことは、請求されていない開示された特徴が、任意の特許請求の範囲に不可欠であることを意図していると解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態の全ての特徴よりも少ない特徴にある場合がある。したがって、添付の特許請求の範囲は、詳細な説明に組み込まれており、各特許請求の範囲は、分離した実施形態として独立している。本発明の範囲は、添付の特許請求の範囲を、そのような特許請求の範囲が権利を有する等価物の全ての範囲とともに参照して決定されるべきである。
【符号の説明】
【００６６】
２０５  コモンモードリファレンス回路
３０５  コモンモードリファレンス回路
６０５  コモンモードリファレンス回路
７０５  コモンモードリファレンス回路
８０５  コモンモードリファレンス回路
９０５  コモンモードリファレンス回路
１００５  コモンモードリファレンス回路
１１０５  コモンモードリファレンス回路
１２０５  コモンモードリファレンス回路
１２１０  回路
１２１５、１２２０  ＤＡＣ回路
１２２５  サンプリング回路
１２３０  比較器回路
１３３４  電子センサ
１３３６  センサインタフェース回路
１３３８  バッファ回路
１４０５  コモンモードリファレンス回路
１４４０  差動増幅器
１５０５  コモンモードリファレンス回路
１５４２  増幅器
１６０５  コモンモードリファレンス回路
１６４０  差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【外国語明細書】
2019185786000001.pdf