(57)【要約】【課題】１つの画素に設けられたメモリの数を超えるフレーム数の動画像と、動画像よりも高精細な静止画像とを表示することができる表示装置を提供する。【解決手段】表示装置１は、複数の副画素と、各副画素に１つ以上設けられたメモリと、静止画像を表示するための第１モード又は動画像を表示するための第２モードのいずれかを選択可能に設けられた設定回路と、設定回路の設定に応じて副画素とメモリとの接続を切り替える切替回路と、第１モードは、各副画素と、各副画素に設けられたメモリとが接続されるモードであり、第２モードは、一部の副画素が他の副画素に設けられたメモリと接続される時間帯を含むモードである。【選択図】図６
2019159206.tif 000002
【特許請求の範囲】
【請求項１】
複数の副画素と、
各副画素に１つ以上設けられたメモリと、
静止画像を表示するための第１モード又は動画像を表示するための第２モードのいずれかを選択可能に設けられた設定回路と、
前記設定回路の設定に応じて前記副画素と前記メモリとの接続を切り替える切替回路と、
前記第１モードは、各副画素と、各副画素に設けられた前記メモリとが接続されるモードであり、
前記第２モードは、一部の前記副画素が他の前記副画素に設けられたメモリと接続される時間帯を含むモードである
表示装置。
【請求項２】
前記切替回路は、複数の副画素を１つのメモリに接続する経路を開閉する切替部を含む
請求項１に記載の表示装置。
【請求項３】
前記切替回路は、前記複数の副画素の各々と、前記複数の副画素の各々に設けられた前記メモリとの間の経路を個別に開閉する複数のスイッチを含み、
前記切替部は、前記複数の副画素と前記複数のスイッチとの間に介在し、
前記切替部が複数の副画素を１つのメモリに接続する場合、前記複数のスイッチのうち１つが前記メモリとの経路を接続する
請求項２に記載の表示装置。
【請求項４】
前記第２モードは、２以上の所定数の副画素と、前記所定数の副画素に設けられているメモリのうち１つのメモリとが接続され、かつ、所定時間毎に前記所定数の副画素と接続されるメモリが切り替わるモードであり、
前記第２モードで動作する場合、前記所定数の副画素に設けられた前記所定数のメモリは、前記動画像を構成する前記所定数のフレーム画像に対応するデータを保持する
請求項１から３のいずれか一項に記載の表示装置。
【請求項５】
複数の画素を備え、
前記画素は、色が異なる２つ以上の前記副画素を有し、
前記所定数の副画素は、前記所定数の前記画素が有する同一の色の前記副画素である
請求項３に記載の表示装置。
【請求項６】
夫々面積が異なる前記所定数の副画素を有する画素を備える
請求項４に記載の表示装置。
【請求項７】
各副画素は、前記第１モード用の前記メモリと、前記第２モード用の前記メモリとを有する
請求項１から６のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory  In  Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１２１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の表示装置では、複数の画素の各々に動画像のフレーム数に応じた数のメモリを設ける必要がある。このため、動画像を表示する表示装置ではメモリの数に応じて画素面積が大きくなる。すなわち、動画像を表示する表示装置では高精細化の難易度が高い。一方、静止画像を表示する表示装置ではより高精細な表示を行うための画素数が求められる。このため、従来の表示装置で動画像の表示と静止画像の表示を両立しようとすると、動画像を表示するためのフレーム数に応じたメモリの数の不足、及び、高精細度の不足の少なくともいずれか一方が生じるという問題があった。
【０００５】
本発明は、１つの画素に設けられたメモリの数を超えるフレーム数の動画像と、動画像よりも高精細な静止画像とを表示することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、複数の副画素と、各副画素に１つ以上設けられたメモリと、静止画像を表示するための第１モード又は動画像を表示するための第２モードのいずれかを選択可能に設けられた設定回路と、前記設定回路の設定に応じて前記副画素と前記メモリとの接続を切り替える切替回路と、前記第１モードは、各副画素と、各副画素に設けられた前記メモリとが接続されるモードであり、前記第２モードは、一部の前記副画素が他の前記副画素に設けられたメモリと接続される時間帯を含むモードである。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態１の表示装置の全体構成の概要を示す図である。
【図２】図２は、実施形態１の表示装置の断面図である。
【図３】図３は、実施形態１における２×２の画素が含む副画素及びこれらの副画素に含まれるメモリの一例を示す模式図である。
【図４】図４は、実施形態１における４個の副画素と４つのメモリを含む回路の模式図である。
【図５】図５は、図４に示す回路に含まれる副画素の組の一例を示す図である。
【図６】図６は、実施形態１において、第１モードと第２モードで夫々異なる回路内の接続形態の一例を示す模式図である。
【図７】図７は、実施形態１の表示装置の回路構成を示す図である。
【図８】図８は、実施形態１の表示装置の回路構成を示す図である。
【図９】図９は、実施形態１の表示装置の回路構成を示す図である。
【図１０】図１０は、メモリブロック、反転スイッチ及び切替回路部と、これらを制御する各種の信号を伝送する配線とを含む回路構成例を示す図である。
【図１１】図１１は、実施形態１の表示装置の副画素のメモリの回路構成を示す図である。
【図１２】図１２は、実施形態１の表示装置の副画素の反転スイッチの回路構成を示す図である。
【図１３】図１３は、実施形態１の表示装置の動作タイミングを示すタイミング図である。
【図１４】図１４は、実施形態２における２×２の画素が含む副画素及びこれらの副画素に含まれるメモリの一例を示す模式図である。
【図１５】図１５は、実施形態２における４個の副画素と４つのメモリを含む回路の模式図である。
【図１６】図１６は、実施形態２において、第１モードと第２モードで夫々異なる回路内の接続形態の一例を示す模式図である。
【図１７】図１７は、実施形態２の表示装置の回路構成を示す図である。
【図１８】図１８は、実施形態２の表示装置の回路構成を示す図である。
【図１９】図１９は、実施形態３における面積階調法を適用したＳＱＵＡＲＥ画素が含む副画素の一例を示す模式図である。
【図２０】図２０は、１個の画素に含まれる複数の副画素による面積階調の説明図である。
【図２１】図２１は、実施形態３における面積階調法を適用したＳＱＵＡＲＥ画素が含むメモリの一例を示す模式図である。
【図２２】図２２は、実施形態における１個の画素が含む３個の副画素と３つのメモリを含む回路の模式図である。
【図２３】図２３は、実施形態３において、第１モードと第２モードで夫々異なる回路内の接続形態の一例を示す模式図である。
【図２４】図２４は、変形例の表示装置の全体構成の概要を示す図である。
【図２５】図２５は、変形例の表示装置の分周回路及び選択回路の回路構成を示す図である。
【図２６】図２６は、変形例の表示装置のモジュール構成を示す図である。
【図２７】図２７は、変形例の表示装置の回路構成を示す図である。
【図２８】図２８は、変形例の表示装置の動作タイミング例を示すタイミング図である。
【図２９】図２９は、実施形態の表示装置の適用例を示す図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（実施形態１）
図１は、実施形態１の表示装置１の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層３０（図２参照）が封入されている。
【００１０】
なお、実施形態１では、表示装置１は、液晶層３０を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層３０に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。
【００１１】
表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＨ列（Ｈは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＶ行（Ｖは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８とをＩＣチップに組み込み、ゲート線駆動回路９とを第１パネル上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。以下の「接続」という記載は、特に断りが無い限り、配線及びスイッチ等を介した「電気的な接続」をさす。
【００１２】
Ｖ×Ｈ個の画素Ｐｉｘの各々は、複数の副画素Ｓを含む。実施形態１では、複数の副画素Ｓは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素Ｓは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素Ｓは、色が異なる５個以上であっても良い。
【００１３】
実施形態１では、複数の副画素Ｓが３個である。従って、表示領域ＤＡ内には、Ｖ×Ｈ×３個の副画素Ｓが配置されている。各副画素Ｓは、メモリを含む。実施形態１では、１個の副画素Ｓが含むメモリの数が１である。従って、表示領域ＤＡ内には、Ｖ×Ｈ×３×１のメモリが配置されている。１個の副画素Ｓが含むメモリの数は、１に限らず、２以上であっても良い。
【００１４】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００１５】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００１６】
設定レジスタ４ｃに設定される値には、表示装置１が第１モード又は第２モードのいずれで動作するかを示す値を含む。第１モードは、静止画像を表示するためのモードである。第２モードは、動画像を表示するためのモードである。実施形態１の設定レジスタ４ｃは、第１モード又は第２モードのいずれかを選択可能に設けられた設定回路として機能する。
【００１７】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８及びゲート線駆動回路９を制御する。
【００１８】
共通電極駆動回路６、反転駆動回路７及びメモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００１９】
液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。
【００２０】
表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施形態１では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位ＶＣＯＭ）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施形態１では、表示装置１は、液晶ＬＱ（図７参照）に電圧が印加されていない場合に黒色を表示し、液晶ＬＱに電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位ＶＣＯＭとが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位ＶＣＯＭとが異相の場合には、白色が表示される。これに対し、副画素電極の電位とコモン電位ＶＣＯＭとが同相の場合には、白色が表示され、副画素電極の電位とコモン電位ＶＣＯＭとが異相の場合には、黒色が表示されるとするノーマリホワイトの構成も採用可能である。
【００２１】
表示装置１にて画像を表示させるべく、各副画素Ｓのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｖ×Ｈ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。
【００２２】
ゲート線駆動回路９と画素Ｐｉｘとを接続するゲート線（例えば、ゲート線ＧＣＬ１等）の数は、１個の副画素Ｓが含むメモリの数に応じる。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｖ行の内の１つの行を選択するためのゲート信号を順次出力する。
【００２３】
ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。
【００２４】
副画素Ｓの階調制御（例えば、液晶分子の配向制御）は、メモリに格納されている副画素データに基づいて行われる。ただし、副画素Ｓは、当該副画素Ｓに含まれているメモリに加えて、当該メモリ以外のメモリにも接続可能に設けられている。
【００２５】
メモリ選択回路８は、動画像を表示する場合、フレーム画像の切替タイミングに応じて副画素Ｓと接続されるメモリを順次切り替える。実施形態１では、１個の副画素Ｓと接続可能なメモリの数が４である。すなわち、実施形態１では、メモリ選択回路８がメモリの切替を行うことで、４フレームの画像による動画像表示を行うことができる。１個の副画素Ｓと接続可能なメモリの数は４に限らず、２以上であればよい。メモリの接続の制御の詳細については後述する。
【００２６】
図２は、実施形態１の表示装置１の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。
【００２７】
表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。実施形態１の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。
【００２８】
第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線（例えば、ゲート線ＧＣＬ１等）、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin  Film  Transistor）等のスイッチング素子や、容量素子を含む。
【００２９】
絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、各副画素Ｓごとに矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としても良い。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
【００３０】
反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素ごとの光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。
【００３１】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００３２】
第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素Ｓに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。
【００３３】
液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素Ｓ毎に変調する。
【００３４】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素Ｓの反射電極１５で反射される。かかる反射光は、副画素Ｓ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。
【００３５】
図３は、実施形態１における２×２の画素Ｐｉｘが含む副画素Ｓ及びこれらの副画素Ｓに含まれるメモリＭの一例を示す模式図である。図３等、実施形態１の説明では、２×２の画素Ｐｉｘが設けられている領域内で各画素Ｐｉｘ及び副画素Ｓの配置を区別するため、アルファベットの下付き符号を付している。具体的には、画素Ｐｉｘａ、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄのように画素Ｐｉｘを区別している。画素Ｐｉｘａと画素Ｐｉｘｂは、同一行に位置する。画素Ｐｉｘｃと画素Ｐｉｘｄは、同一行に位置する。画素Ｐｉｘａと画素Ｐｉｘｃは、同一列に位置する。画素Ｐｉｘｂと画素Ｐｉｘｄは、同一列に位置する。
【００３６】
図３並びに後述する図１４、図１９及び図２１等を参照した説明では、画素Ｐｉｘａを例として各画素Ｐｉｘの構成について説明するが、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄについても同様の構成を有する。下付き符号をａから別の符号（ｂ、ｃ又はｄ）に読み替えることで、他の画素Ｐｉｘの構成に関する説明と読み替えることができる。
【００３７】
画素Ｐｉｘａは、Ｒ（赤）の副画素ＳＲａと、Ｇ（緑）の副画素ＳＧａと、Ｂ（青）の副画素ＳＢａと、を含む。副画素ＳＲａ、ＳＧａ及びＳＢａは、Ｘ方向に配列されている。これらの色を特に区別しない場合、副画素Ｓａと記載する。また、画素Ｐｉｘａ、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄのいずれに含まれるかを区別しない場合、副画素Ｓと記載する。
【００３８】
Ｒ（赤）の副画素ＳＲａは、メモリＭＲａを含む。Ｇ（緑）の副画素ＳＧａは、メモリＭＧａを含む。Ｂ（青）の副画素ＳＢａは、メモリＭＢａを含む。図３等で例示するように、実施形態１では、１個の副画素Ｓに１つのメモリが配置されている。メモリＭＲａ、メモリＭＧａ、メモリＭＢａを特に区別しない場合、メモリＭａと記載する。また、画素Ｐｉｘａ、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄのいずれに含まれるかを区別しない場合、メモリＭと記載する。また、Ｒ（赤）の副画素ＳＲが含むメモリＭ（例えば、メモリＭＲａ，ＭＲｂ，ＭＲｃ，ＭＲｄ）を総称して、メモリＭＲと記載することがある。また、Ｇ（緑）の副画素ＳＧが含むメモリＭ（例えば、メモリＭＧａ，ＭＧｂ，ＭＧｃ，ＭＧｄのを総称して、メモリＭＧと記載することがある。また、また、Ｂ（青）の副画素ＳＢが含むメモリＭ（例えば、メモリＭＢａ，ＭＢｂ，ＭＢｃ，ＭＢｄのを総称して、メモリＭＢと記載することがある。
【００３９】
メモリＭは、例えば１ビットのデータを格納するメモリセルとであるが、本開示はこれに限定されない。メモリＭは、２ビット以上のデータを格納するメモリセルであっても良い。
【００４０】
図４は、実施形態１における４個の副画素Ｓと４つのメモリＭを含む回路Ｕ１の模式図である。図４に例示する副画素Ｓａと、副画素Ｓｂと、副画素Ｓｃと、副画素Ｓｄは、同色の副画素Ｓである。これらの副画素Ｓは、切替部Ｏｓｗを介して、これらの副画素Ｓに含まれる複数のメモリＭのうち共通の１つのメモリＭに接続可能に設けられている。
【００４１】
図５は、図４に示す回路Ｕ１に含まれる副画素の組の一例を示す図である。副画素Ｓの色のうちＲ（赤）を例とすると、副画素ＳＲａと、副画素ＳＲｂと、副画素ＳＲｃと、副画素ＳＲｄは、切替部Ｏｓｗを介して、メモリＭＲａ、メモリＭＲｂ、メモリＭＲｃ又はメモリＭＲｄのうちいずれか一つに接続可能に設けられている。Ｒ（赤）に限らず、他の色（例えば、Ｇ（緑）、Ｂ（青））についても同様である。
【００４２】
切替部Ｏｓｗは、４個の副画素Ｓ及び４つのメモリＭと接続される。切替部Ｏｓｗは、当該４個の副画素Ｓ間の配線の接続と非接続とを切り替える。切替回路部Ｏｓｗは、複数の副画素（例えば、４個の副画素Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ）を１つのメモリＭに接続する経路を開閉する切替部として機能する。具体的には、切替部Ｏｓｗは、例えばスイッチＯｓｗ１と、スイッチＯｓｗ２と、スイッチＯｓｗ３とを含む。スイッチＯｓｗ１は、副画素Ｓａ−副画素Ｓｂ間の配線を開閉する。スイッチＯｓｗ２は、副画素Ｓｂ−副画素Ｓｃ間の配線を開閉する。スイッチＯｓｗ３は、副画素Ｓｃ−副画素Ｓｄ間の配線を開閉する。なお、切替部Ｏｓｗは、複数の副画素（例えば、４個の副画素Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ）を１つのメモリＭに接続するか、複数の副画素をそれぞれ異なるメモリＭに接続するかを切り替え可能に設けられていればよい。すなわち、切替部Ｏｓｗを構成する具体的な構成は、例えば例えばスイッチＯｓｗ１と、スイッチＯｓｗ２と、スイッチＯｓｗ３であってもよいし、異なる構成（図１２参照）であってもよい。また、切替部Ｏｓｗは、当該４つのメモリＭの各々と個別のスイッチを介して接続されている。具体的には、切替部Ｏｓｗは、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ、スイッチＭｓｗｄを介して、メモリＭａ、メモリＭｂ、メモリＭｃ、メモリＭｄと接続されている。スイッチＭｓｗａは、副画素Ｓａ−メモリＭａ間の配線を開閉する。スイッチＭｓｗｂは、副画素Ｓｂ−メモリＭｂ間の配線を開閉する。スイッチＭｓｗｃは、副画素Ｓｃ−メモリＭｃ間の配線を開閉する。スイッチＭｓｗｄは、副画素Ｓｄ−メモリＭｄ間の配線を開閉する。このように、複数のスイッチ（例えば、４個のスイッチＭｓｗａ，Ｍｓｗｂ，Ｍｓｗｃ，Ｍｓｗｄ）は、複数の副画素（例えば、４個の副画素Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ）の各々と、これら複数の副画素の各々に設けられたメモリ（メモリＭａ，Ｍｂ，Ｍｃ，Ｍｄ）との間の経路を個別に開閉する。切替部Ｏｓｗは、これら複数の副画素と複数のスイッチとの間に介在する。
【００４３】
図６は、実施形態１において、第１モードと第２モードで夫々異なる回路Ｕ１内の接続形態の一例を示す模式図である。第１モードは、静止画像を表示するモードである。第２モードは、動画像を表示するモードである。図６〜図９及び図１２を参照した説明における副画素ＳＲ（副画素ＳＲａ，ＳＲｂ，ＳＲｃ，ＳＲｄ）及びメモリＭＲ（メモリＭＲａ，ＭＲｂ，ＭＲｃ，ＭＲｄ）は、副画素ＳＧ及びメモリＭＧ又は副画素ＳＢ及びメモリＭＢに読み替えることができる。当該説明は、当該読み替えによって、副画素ＳＧ及びメモリＭＧならびに副画素ＳＢ及びメモリＭＢの説明になる。
【００４４】
第１モードでは、スイッチＯｓｗ１、スイッチＯｓｗ２及びスイッチＯｓｗ３が開き、非接続状態になる。また、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ及びスイッチＭｓｗｄが閉じ、接続状態になる。これによって、副画素ＳＲａ−メモリＭＲａ間、副画素ＳＲｂ−メモリＭＲｂ間、副画素ＳＲｃ−メモリＭＲｃ間、副画素ＳＲｄ−メモリＭＲｄ間が個別に接続される。第１モードでは、副画素ＳＲは、個別に接続された１つのメモリＭＲに格納された副画素データに応じて階調制御される。
【００４５】
第２モードでは、スイッチＯｓｗ１、スイッチＯｓｗ２及びスイッチＯｓｗ３が閉じ、接続状態になる。また、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ又はスイッチＭｓｗｄのいずれか１つが閉じて接続状態になり、他の３つが開いて非接続状態になる。これによって、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４個の副画素ＳＲは、メモリＭＲａ、メモリＭＲｂ、メモリＭＲｃ又はメモリＭＲｄの４つのメモリＭＲのうちいずれか１つに接続される。また、第２モードでは、動画のフレーム画像の切替タイミングに応じて当該４個の副画素ＳＲに接続されるメモリが切り替わる。図６では、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ、スイッチＭｓｗｄの開閉制御において、タイミングＡ１−Ａ２の時間帯にスイッチＭｓｗａが閉じている。従って、タイミングＡ１−Ａ２の時間帯、当該４個の副画素ＳＲは、メモリＭＲａに格納された副画素データに応じて階調制御される。また、タイミングＡ２−Ａ３の時間帯にスイッチＭｓｗｂのみが閉じ、タイミングＡ３−Ａ４間にスイッチＭｓｗｃのみが閉じている。図示しないが、タイミングＡ４以降にスイッチＭｓｗｄのみが閉じる。当該４個の副画素ＳＲは、各時間帯に接続された１つのメモリＭＲに格納された副画素データに応じて階調制御される。このように、第２モードは、一部の副画素ＳＲが他の副画素ＳＲに設けられたメモリＭＲと接続される時間帯を含む。また、第２モードでは、切替部Ｏｓｗが複数の副画素を１つのメモリに接続する。この場合、複数のスイッチ（例えば、４個のスイッチＭｓｗａ，Ｍｓｗｂ，Ｍｓｗｃ，Ｍｓｗｄ）のうち１つがメモリＭとの経路を接続する。
【００４６】
第２モードでは、所定数（例えば、２×２の画素Ｐｉｘが含む４個）の副画素ＳＲが同一のメモリＭＲに格納されている副画素データを用いて階調制御されるため、当該所定数の副画素ＳＲは同一の階調になる。一方、第１モードでは、当該所定数の副画素ＳＲが個別の副画素データを用いて階調制御される。従って、第１モードは、第２モードに比して所定数倍の解像度を発揮することができるモードとしても機能する。
【００４７】
なお、所定数は４に限られず、２以上であればよい。また、第２モードで同一の副画素データを用いる副画素ＳＲの位置関係は、２×２の画素Ｐｉｘが含むものに限られず、適宜変更可能である。
【００４８】
図７、図８及び図９は、実施形態１の表示装置１の回路構成を示す図である。図７から図９を参照した説明では、図３から図６を参照して説明した２×２の画素Ｐｉｘが含む副画素Ｓ及びこれらの副画素Ｓに含まれるメモリＭに関する回路構成を示している。特に、図８及び図９では、当該２×２の画素Ｐｉｘが含む副画素ＳＲ及びこれらの副画素ＳＲに含まれるメモリＭＲに関する回路構成を示している。副画素ＳＲは、メモリブロックＭＢＲと、反転スイッチ６１と、液晶ＬＱと、保持容量Ｃと、副画素電極１５（図２参照）と、を含む。図７、図８及び図９に示すメモリブロックＭＢＲａは、副画素ＳＲａに含まれる。メモリブロックＭＢＲｂは、副画素ＳＲｂに含まれる。メモリブロックＭＢＲｃは、副画素ＳＲｃに含まれる。メモリブロックＭＢＲｄは、副画素ＳＲｄに含まれる。副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ、副画素ＳＲｄのいずれに含まれるかを区別しない場合、メモリブロックＭＢＲと記載する。
【００４９】
メモリブロックＭＢＲａは、スイッチＧｓｗａと、メモリＭＲａと、スイッチＭｓｗａとを含む。スイッチＧｓｗａは、ソース線ＳＧＬ１とメモリＭＲａとの間に介在し、ゲート信号に応じてソース線ＳＧＬ１とメモリＭＲａとを接続する。ソース線ＳＧＬ１を介して伝送された副画素データは、ゲート信号に応じてソース線ＳＧＬ１と接続されたメモリＭＲａに格納される。
【００５０】
第１パネル２上には、Ｖ行の画素Ｐｉｘに応じたゲート線ＧＣＬ１，ＧＣＬ２，・・・が配置されている。ゲート線ＧＣＬ１，ＧＣＬ２，・・・は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。また、第１パネル２上には、Ｖ×３列の副画素ＳＲに対応して、Ｖ×３本のソース線ＳＧＬ１，ＳＧＬ２，・・・が配置されている。ソース線ＳＧＬ１，ＳＧＬ２，・・・は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。
【００５１】
同一行の副画素ＳＲは、同一行のゲート線を共有する。例えば、スイッチＧｓｗａ及びスイッチＧｓｗｂは、ゲート線ＧＣＬ１を介して伝送されるゲート信号に応じて動作する。スイッチＧｓｗｃ及びスイッチＧｓｗｄとゲート線ＧＣＬ２の関係も同様である。同一列の副画素ＳＲは、同一列のソース線を共有する。例えば、スイッチＧｓｗａとスイッチＧｓｗｃは、ソース線ＳＧＬ１と接続される。スイッチＧｓｗｂとスイッチＧｓｗｄは、ソース線ＳＧＬ４と接続される。スイッチＧｓｗｂ、スイッチＧｓｗｃ及びスイッチＧｓｗｄの動作の仕組みは、スイッチＧｓｗａと同様である。また、ソース線ＳＧＬ１は、副画素ＳＲａ，ＳＲｃの構成と接続されている。また、ソース線ＳＧＬ２は、副画素ＳＧａ，ＳＧｃの構成と接続されている。また、ソース線ＳＧＬ３は、副画素ＳＢａ，ＳＢｃの構成と接続されている。また、ソース線ＳＧＬ４は、副画素ＳＲｂ，ＳＲｄの構成と接続されている。また、ソース線ＳＧＬ５は、副画素ＳＧｂ，ＳＧｄの構成と接続されている。また、ソース線ＳＧＬ６は、副画素ＳＢｂ，ＳＢｄの構成と接続されている。図示しないが、２×２の画素Ｐｉｘに含まれない他の画素Ｐｉｘが含む構成についても同様である。
【００５２】
ゲート線駆動回路９は、Ｖ行の画素Ｐｉｘに応じた数の出力端子を有している。出力端子は夫々個別のゲート線ＧＣＬ１，ＧＣＬ２，・・・と接続されている。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、Ｖ行の内の１つの行を選択するためのゲート信号を順次出力する。ゲート信号は、ゲート線ＧＣＬ１，ＧＣＬ２，・・・を介して伝送されてスイッチＧｓｗａ，Ｇｓｗｂ，Ｇｓｗｃ，Ｇｓｗｄ，・・・を動作させる。
【００５３】
ソース線駆動回路５は、ゲート信号によって選択されている副画素ＳＲに設けられたメモリに対して、ソース線ＳＧＬ１，ＳＧＬ２，・・・を介して、副画素データを夫々出力する。
【００５４】
メモリ選択回路８は、スイッチＳＷ２と、ラッチ７１と、スイッチＳＷ３と、を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。タイミングコントローラ４ｂは、静止画像又は動画像のいずれを表示するかによって制御信号Ｓｉｇ２のハイ／ローを切り替える。制御信号Ｓｉｇ２は、スイッチＳＷ２と、切替部Ｏｓｗが含むスイッチとに入力される。また、制御信号Ｓｉｇ２は、スイッチＳＷ５に反転入力される。スイッチＳＷ５は、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとの間を開閉する。
【００５５】
第１モードで静止画像を表示する場合、制御信号Ｓｉｇ２がローレベルになる。このため、図８に示すように、ローレベルの制御信号Ｓｉｇ２が入力されるスイッチＯｓｗ１、スイッチＯｓｗ２及びスイッチＯｓｗ３は開き、非接続状態になる。一方、ローレベルの制御信号Ｓｉｇ２が反転入力されるスイッチＳＷ５は、ハイレベルの信号に応じて閉じ、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとを接続する。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。
【００５６】
選択信号線ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃ，ＳＥＬｄの各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。選択信号線ＳＥＬａは、スイッチＭｓｗａと接続される。選択信号線ＳＥＬａのハイ／ローは、スイッチＭｓｗａを開閉させる。選択信号線ＳＥＬｂは、スイッチＭｓｗｂと接続される。選択信号線ＳＥＬｂのハイ／ローは、スイッチＭｓｗｂを開閉させる。選択信号線ＳＥＬｃは、スイッチＭｓｗｃと接続される。選択信号線ＳＥＬｃのハイ／ローは、スイッチＭｓｗｃを開閉させる。選択信号線ＳＥＬｄは、スイッチＭｓｗｄと接続される。選択信号線ＳＥＬｄのハイ／ローは、スイッチＭｓｗｄを開閉させる。
【００５７】
高電位側の電源供給線ＶＤＤと接続された選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄは、ハイレベルの信号を伝送しているのと同様の状態になる。これによって、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ及びスイッチＭｓｗｄが閉じ、接続状態になる。従って、副画素ＳＲａ−メモリＭＲａ間、副画素ＳＲｂ−メモリＭＲｂ間、副画素ＳＲｃ−メモリＭＲｃ間、副画素ＳＲｄ−メモリＭＲｄ間が個別に接続される第１モードになる。なお、第１モードでは、メモリ選択回路８のスイッチＳＷ２は、制御信号Ｓｉｇ２がローレベルであるため、非接続状態になる。
【００５８】
第２モードで動画像を表示する場合、制御信号Ｓｉｇ２がハイレベルになる。このため、図９に示すように、スイッチＯｓｗ１、スイッチＯｓｗ２及びスイッチＯｓｗ３は閉じ、接続状態になる。すなわち、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４個の副画素ＳＲが相互接続される。
【００５９】
また、スイッチＳＷ２は、ハイレベルの制御信号Ｓｉｇ２に基づいて、接続状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給される。ラッチ７１は、基準クロック信号ＣＬＫが供給される場合に、基準クロック信号ＣＬＫのハイレベルを基準クロック信号ＣＬＫの１周期保持する。
【００６０】
スイッチＳＷ３は、ラッチ７１の出力端子が接続される対象（接続対象）を、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ又は選択信号線ＳＥＬｄのいずれか１つにするスイッチである。スイッチＳＷ３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ３によって制御される。制御信号Ｓｉｇ３は、スイッチＳＷ３の切替タイミングを制御するための信号である。スイッチＳＷ３は、制御信号Ｓｉｇ３に応じて接続対象を順次切り替える。例えば、スイッチＳＷ３は、接続対象を選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ、選択信号線ＳＥＬｄの順に切り替え、選択信号線ＳＥＬｄの次にはまた選択信号線ＳＥＬａに戻す。一方、スイッチＳＷ５は、ローレベルの信号に応じて開き、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとを非接続にする。このため、選択信号線ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃ，ＳＥＬｄのハイ／ローは、スイッチＳＷ３の切替に応じる。接続対象がハイレベルになり、接続対象でないものがローレベルになる。
【００６１】
スイッチＳＷ３の接続対象になった選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ又は選択信号線ＳＥＬｄのいずれか１つのハイレベルに応じて、スイッチＭｓｗａ、スイッチＭｓｗｂ、スイッチＭｓｗｃ又はスイッチＭｓｗｄのいずれか１つが閉じ、他が開く。これによって、相互接続された４個の副画素ＳＲ（副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄ）は、メモリＭＲａ、メモリＭＲｂ、メモリＭＲｃ又はメモリＭＲｄの４つのメモリＭＲのうちいずれか１つに接続される。また、制御信号Ｓｉｇ３に応じてスイッチＳＷ３が接続対象を切り替えることで、相互接続された４個の副画素ＳＲと接続されるメモリＭＲが切り替わる。これによって、動画像を構成する複数のフレーム画像の切替が行われる。
【００６２】
共通電極駆動回路６は、各副画素ＳＲに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。コモン電位ＶＣＯＭに対する電位の高低の切替によって、副画素ＳＲの反転駆動が行われる。
【００６３】
反転スイッチ６１は、表示信号に基づいて、副画素データをそのまま又は反転して、副画素電極１５に供給する。副画素電極１５と共通電極２３との間には、液晶ＬＱが設けられている。なお、図中に示す通り、画素領域内に副画素電極と対向する電極を別途設けることで保持容量Ｃを形成する構成も採用可能である。またかかる電極を設けず、保持容量のない構成を採用することも可能である。
【００６４】
次に、副画素Ｓの反転駆動について説明する。反転スイッチ６１は、メモリＭと、副画素電極（反射電極）１５（図２参照）との間の接続に介在するよう設けられる。反転スイッチ６１には、基準クロック信号ＣＬＫに同期して反転する表示信号が、信号線ＦＲＰ１から供給される。
【００６５】
図１０は、実施形態１の表示装置１の副画素のメモリの回路構成を示す図である。図１０は、メモリＭａの回路構成を示す図である。図１０ではメモリＭａを例示しているが、メモリＭｂ，Ｍｃ，Ｍｄについても同様である（下付き符号の置換による読み替え）。
【００６６】
メモリＭａは、インバータ回路８１と、インバータ回路８１に逆方向に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static  Random  Access  Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。
【００６７】
また、メモリブロックＭＢａは、ソース線ＳＧＬ１と、ゲート線ＧＣＬａと、選択信号線ＳＥＬａと、高電位側の電源供給線ＶＤＤに加えて、ゲート線ｘＧＣＬａと、選択信号線ｘＳＥＬａと、低電位側の電源供給線ＶＳＳと接続されている。
【００６８】
ノードＮ１は、スイッチＧｓｗａの出力端子に接続されている。図１０では、スイッチＧｓｗａとして、トランスファーゲートが用いられている例を示している。スイッチＧｓｗａの一方の制御入力端子は、ゲート線ＧＣＬａに接続されている。スイッチＧｓｗａの他方の制御入力端子は、ゲート線ｘＧＣＬａに接続されている。ゲート線ｘＧＣＬａには、ゲート線ＧＣＬａに供給されるゲート信号を反転した、反転ゲート信号が供給される。
【００６９】
スイッチＧｓｗａの入力端子は、ソース線ＳＧＬ１に接続されている。スイッチＧｓｗａの出力端子は、ノードＮ１に接続されている。スイッチＧｓｗａは、ゲート線ＧＣＬａに供給されるゲート信号がハイレベル且つゲート線ｘＧＣＬａに供給される反転ゲート信号がローレベルになると、接続状態になり、ソース線ＳＧＬ１と、ノードＮ１との間を接続する。これにより、ソース線ＳＧＬ１に供給される副画素データが、メモリＭａに格納される。
【００７０】
ノードＮ２は、スイッチＭｓｗａの入力端子に接続されている。図１１では、スイッチＭｓｗａとして、トランスファーゲートが用いられている例を示している。スイッチＭｓｗａの一方の制御入力端子は、選択信号線ＳＥＬａに接続されている。スイッチＭｓｗａの他方の制御入力端子は、選択信号線ｘＳＥＬａに接続されている。選択信号線ｘＳＥＬａには、選択信号線ＳＥＬａに供給される信号の電位を反転した電位が供給される。
【００７１】
スイッチＭｓｗａの入力端子は、ノードＮ２に接続されている。スイッチＭｓｗａの出力端子は、ノードＮ３に接続されている。ノードＮ３は、メモリＭａの出力ノードであり、反転スイッチ６１（図７参照）に接続されている。スイッチＭｓｗａは、選択信号線ＳＥＬａに供給される信号の電位がハイレベル且つ選択信号線ｘＳＥＬａに供給される信号の電位がローレベルになると、接続状態になる。これにより、ノードＮ２が、スイッチＭｓｗａ及びノードＮ３を経由して、反転スイッチ６１の入力端子に接続される。これにより、メモリＭａに格納されている副画素データが、反転スイッチ６１に供給される。なお、スイッチＧｓｗａ及びスイッチＭｓｗａの両方が非接続状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、メモリＭａは、副画素データを保持し続ける。
【００７２】
なお、実施形態１では、メモリＭがＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。メモリＭの他の例は、ＤＲＡＭ（Dynamic  Random  Access  Memory）が例示される。
【００７３】
図１１は、実施形態１の表示装置１の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、表示信号に基づいて、副画素データを一定周期毎に反転して副画素電極１５に供給する。実施形態１では、表示信号が反転する周期は、共通電極２３の電位（コモン電位ＶＣＯＭ）が反転する周期と同じである。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。
【００７４】
インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、メモリＭａのノードＮ３に接続されている。ノードＮ４には、メモリＭａから副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して動作する。
【００７５】
Ｎチャネルトランジスタ９２は、ソース及びドレインの内の一方が信号線ｘＦＲＰ１に接続されている。Ｐチャネルトランジスタ９３は、ソース及びドレインの内の一方が信号線ＦＲＰ１に接続されている。Ｐチャネルトランジスタ９４は、ソース及びドレインの内の一方が信号線ｘＦＲＰ１に接続されている。Ｎチャネルトランジスタ９５は、ソース及びドレインの内の一方が信号線ＦＲＰ１に接続されている。Ｎチャネルトランジスタ９２、Ｐチャネルトランジスタ９３、Ｐチャネルトランジスタ９４及びＮチャネルトランジスタ９５は、他方がノードＮ５に接続されている。
【００７６】
ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極（副画素電極）１５に接続されている。メモリＭａから供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２は非接続状態になり、Ｐチャネルトランジスタ９３は接続状態になる。
【００７７】
また、メモリＭａから供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４は非接続状態になり、Ｎチャネルトランジスタ９５は接続状態になる。従って、メモリＭａから供給される副画素データがハイレベルである場合には、信号線ＦＲＰ１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、副画素電極１５に供給される。
【００７８】
信号線ＦＲＰ１に供給される表示信号及び共通電極２３に供給されるコモン電位ＶＣＯＭは、例えば基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが同相である場合、液晶ＬＱは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。
【００７９】
メモリＭａから供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２は接続状態になり、Ｐチャネルトランジスタ９３は非接続状態になる。
【００８０】
また、メモリＭａから供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４は接続状態になり、Ｎチャネルトランジスタ９５は非接続状態になる。従って、メモリＭａから供給される副画素データがローレベルである場合には、信号線ｘＦＲＰ１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、副画素電極１５に供給される。
【００８１】
信号線ｘＦＲＰ１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。
【００８２】
基準クロック信号ＣＬＫは、反転駆動回路７から供給される。反転駆動回路７は、図７に示すように、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値（例えば、ローレベル）の場合には、基準クロック信号ＣＬＫを信号線ＦＲＰ１，ＦＲＰ２，・・・に供給する。また、スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値（例えば、ハイレベル）の場合には、基準電位（接地電位）ＧＮＤを信号線ＦＲＰ１，ＦＲＰ２，・・・に供給する。
【００８３】
図１２は、メモリブロックＭＢＲ、反転スイッチ６１及び切替部Ｏｓｗと、これらを制御する各種の信号を伝送する配線とを含む回路構成例を示す図である。第１パネル２上における反転スイッチ６１とメモリブロックＭＢは、Ｙ方向に配列されている。第１パネル２上には、Ｖ行の画素Ｐｉｘに対応して、Ｖ本の信号線ＦＲＰ１，ＦＲＰ２，・・・及びＶ本の信号線ｘＦＲＰ１，ｘＦＲＰ２，・・・が配置されている。Ｖ本の信号線ＦＲＰ１，ＦＲＰ２，・・・及びＶ本の信号線ｘＦＲＰ１，ｘＦＲＰ２，・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に延在している。各副画素ＳのメモリブロックＭＢＲ及び反転スイッチ６１が設けられた領域には、各副画素Ｓの画素電極１５が積層されている。表示面１ａ側から見て、各副画素ＳのメモリブロックＭＢＲ及び反転スイッチ６１は、画素電極１５の背面側に位置している。画素電極１５と反転スイッチ６１は、コンタクトホールＣＨを介して接続されている。
【００８４】
切替部Ｏｓｗは、副画素Ｓの行同士の間に設けられている。図１２に例示する切替部Ｏｓｗは、図４等を参照して説明したスイッチＯｓｗ１と、スイッチＯｓｗ２と、スイッチＯｓｗ３とを含む構成とは具体的構成が異なるが、複数の副画素（例えば、４個の副画素Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ）を１つのメモリＭに接続するか、複数の副画素をそれぞれ異なるメモリＭに接続するかを切り替え可能に設けられている。図１２に例示する切替部Ｏｓｗは、副画素Ｓａ−副画素Ｓｃ間の配線を開閉するスイッチと、副画素Ｓｂ−副画素Ｓｃ間の配線を開閉するスイッチと、副画素Ｓｂ−副画素Ｓｄ間の配線を開閉するスイッチとを含む。また、切替部Ｏｓｗに制御信号Ｓｉｇ２を供給する配線として、第１配線ＭＩＰ＿ＯＮＯＦＦ及び第２配線ｘＭＩＰ＿ＯＮＯＦＦが設けられている。図１０では、切替部Ｏｓｗに含まれるスイッチ（例えば、スイッチＯｓｗ１，Ｏｓｗ２，Ｏｓｗ３等）としてトランスファーゲートが用いられている例を示している。第１配線ＭＩＰ＿ＯＮＯＦＦは、制御信号Ｓｉｇ２を伝送する。第２配線ｘＭＩＰ＿ＯＮＯＦＦは、反転された制御信号Ｓｉｇ２を伝送する。また、第１配線ＭＩＰ＿ＯＮＯＦＦ及び第２配線ｘＭＩＰ＿ＯＮＯＦＦの表示面１ａ側には、画素電極１５が延出している。具体的には、第２配線ｘＭＩＰ＿ＯＮＯＦＦの表示面１ａ側には、副画素Ｓａ及び副画素Ｓｂの画素電極１５が積層されている。第１配線ＭＩＰ＿ＯＮＯＦＦの表示面１ａ側には、副画素Ｓｃ及び副画素Ｓｄの画素電極１５が積層されている。また、切替部Ｏｓｗと各副画素ＳのメモリブロックＭＢＲとを接続する配線の表示面１ａ側には、画素電極１５が延出している。すなわち、表示面１ａ側から見た場合の第１配線ＭＩＰ＿ＯＮＯＦＦ及び第２配線ｘＭＩＰ＿ＯＮＯＦＦならびに切替部Ｏｓｗと各副画素ＳのメモリブロックＭＢＲとを接続する配線は、大部分が画素電極１５に覆われている。
【００８５】
図１３は、実施形態１の表示装置１の動作タイミングを示すタイミング図である。図１３の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位ＶＣＯＭを、共通電極２３に供給する。なお、図１３は、２×２画素（＝２×２×３＝１２副画素）の表示を実行する表示装置についてのタイミングチャートであるが、本実施形態はもちろんこれに留まらず、当該タイミングチャートに基づいてＶ×Ｍの画素を有する表示装置についても適用可能である。また、以下では、各画素の色を特に区別する必要がない場合は、画素Ｐｉｘａの副画素をＳａ、メモリをＭａ、静止画用の副画素データをＳＡ１〜ＳＡ４、動画用の副画素データをＭＡ〜ＭＤのように代表して示す。また、図示しないが、静止画用の副画素データをＳＡ１〜ＳＡ４のうち、メモリＭＲに書き込まれる副画素データをＳＡＲ１〜ＳＡＲ４とし、メモリＭＧに書き込まれる副画素データをＳＡＧ１〜ＳＡＧ４とし、メモリＭＢに書き込まれる副画素データをＳＡＢ１〜ＳＡＢ４とする。同様に、動画用の副画素データをＭＡ〜ＭＤのうち、メモリＭＲに書き込まれる副画素データをＭＡＲ〜ＭＤＲとし、メモリＭＧに書き込まれる副画素データをＭＡＧ〜ＭＤＧとし、メモリＭＢに書き込まれる副画素データをＭＡＢ〜ＭＤＢとする。
【００８６】
タイミングｔ１以前の表示装置１は、第１モードで動作している。メモリＭａ（ＭＲａ、ＭＧａ、ＭＢａ／以下同様），Ｍｂ（ＭＲｂ、ＭＧｂ、ＭＢｂ／以下同様），Ｍｃ（ＭＲｃ、ＭＧｃ、ＭＢｃ／以下同様），Ｍｄ（ＭＲｄ、ＭＧｄ、ＭＢｄ／以下同様）には静止画像用の副画素データＳＡ１（ＳＡＲ１、ＳＡＧ１、ＳＡＢ１／以下同様），ＳＡ２（ＳＡＲ２、ＳＡＧ２、ＳＡＢ２／以下同様），ＳＡ３（ＳＡＲ３、ＳＡＧ３、ＳＡＢ３／以下同様），ＳＡ４（ＳＡＲ４、ＳＡＧ４、ＳＡＢ４／以下同様）がそれぞれ格納されている。制御信号Ｓｉｇ２がローレベルであるため、切替部Ｏｓｗによる副画素Ｓ間の接続は成立していない。また、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとが接続されるため、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄの全てがハイレベルである。従って、例えば副画素ＳＲａ−メモリＭＲａ間、副画素ＳＲｂ−メモリＭＲｂ間、副画素ＳＲｃ−メモリＭＲｃ間、副画素ＳＲｄ−メモリＭＲｄ間が個別に接続される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。これによって、副画素Ｓａ，Ｓｂ，Ｓｃ，Ｓｄの階調は、静止画像用の副画素データＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４に応じて制御された状態で維持される。
【００８７】
図１３に示す例では、タイミングｔ１に、第１モードから第２モードへのモード変更が行われている。タイミングｔ１に、ゲート信号がゲート線ＧＣＬ１（又は、ゲート線ｘＧＣＬ１）を介して伝送される。また、動画像用の副画素データＭＡ（ＭＲＡ、ＭＧＡ、ＭＢＡ），ＭＢ（ＭＲＢ、ＭＧＢ、ＭＢＢ）がソース線ＳＧＬ１〜３，ＳＧＬ４〜６を介して伝送される。これによって、メモリＭａ，Ｍｂに格納されるデータが、静止画像用の副画素データＳＡ１，ＳＡ２から動画像用の副画素データＭＡ，ＭＢに置換される。例えば、メモリＭＲａ，ＭＲｂに格納されるデータが、静止画像用の副画素データＳＡＲ１，ＳＡＲ２から動画像用の副画素データＭＡＲ，ＭＢＲに置換される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。
【００８８】
また、タイミングｔ１に、Ｓｉｇ２が第１モードに対応した状態（例えば、ローレベル）から第２モードに対応した状態（例えば、ハイレベル）になる。制御信号Ｓｉｇ２がハイレベルであるため、切替部Ｏｓｗによる副画素Ｓ間の接続が成立する。また、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとが接続されない。このため、タイミングｔ１以降、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ又は選択信号線ＳＥＬｄのうちいずれか１つがラッチ７１によって選択され、当該１つがハイレベルになり、他がローレベルになる。従って、副画素Ｓａ、副画素Ｓｂ、副画素Ｓｃ及び副画素Ｓｄの４個の副画素Ｓは、メモリＭａ、メモリＭｂ、メモリＭｃ又はメモリＭｄの４つのメモリＭのうちいずれか１つに接続される。より具体的には、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄは、メモリＭＲａ、メモリＭＲｂ、メモリＭＲｃ又はメモリＭＲｄの４つのメモリＭＲのうちいずれか１つに接続される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。当該４個の副画素Ｓは、接続された１つのメモリＭに格納された副画素データに応じて階調制御される。例えば、タイミングｔ１，ｔ５に、選択信号線ＳＥＬａがハイレベルになる。従って、当該４個の副画素Ｓは、メモリＭａに格納された動画像用の副画素データＭＡに応じて階調制御される。より具体的には、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４つの副画素は、１つのメモリＭＲａに格納された動画像用の副画素データＭＲＡに応じて階調制御される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。
【００８９】
また、タイミングｔ２に、ゲート信号がゲート線ＧＣＬ１，ＧＣＬ２（又は、ゲート線ｘＧＣＬ１，ｘＧＣＬ２）を介して伝送される。また、動画像用の副画素データＭＣ，ＭＤがソース線ＳＧＬ１〜３，ＳＧＬ４〜６を介して伝送される。これによって、メモリＭｃ，Ｍｄに格納されるデータが、静止画像用の副画素データＳＡ３，ＳＡ４から動画像用の副画素データＭＣ，ＭＤに置換される。例えば、メモリＭＲｃ，ＭＲｄに格納されるデータが、静止画像用の副画素データＳＡＲ３，ＳＡＲ４から動画像用の副画素データＭＣＲ，ＭＤＲに置換される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。動画像用の副画素データＭＡ，ＭＢ，ＭＣ，ＭＤは、夫々異なる１フレームのフレーム画像に対応する副画素データである。すなわち、第２モードの場合、メモリＭａ、メモリＭｂ、メモリＭｃ又はメモリＭｄの４つのメモリＭは、動画像を構成する所定数のフレーム画像に対応するデータを保持する。
【００９０】
上述の通り、第２モードでは、選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ又は選択信号線ＳＥＬｄのうち、ハイレベルであるものに対応するメモリＭの副画素データに応じて４個の副画素Ｓの階調制御が行われる。タイミングｔ２，ｔ６に、選択信号線ＳＥＬｂがハイレベルになる。従って、４個の副画素Ｓは、メモリＭｂに格納された動画像用の副画素データＭＡに応じて階調制御される。例えば、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４つの副画素は、１つのメモリＭＲｂに格納された動画像用の副画素データＭＲＢに応じて階調制御される。タイミングｔ３，ｔ７に、選択信号線ＳＥＬｃがハイレベルになり、４個の副画素ＳがメモリＭｃに格納された動画像用の副画素データＭＡに応じて階調制御される。例えば、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４つの副画素は、１つのメモリＭＲｃに格納された動画像用の副画素データＭＲＣに応じて階調制御される。タイミングｔ４，ｔ８に、選択信号線ＳＥＬｂがハイレベルになり、４個の副画素ＳがメモリＭｄに格納された動画像用の副画素データＭＡに応じて階調制御される。例えば、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４つの副画素は、１つのメモリＭＲｄに格納された動画像用の副画素データＭＲＤに応じて階調制御される。以上、タイミングｔ２〜ｔ４，ｔ６〜ｔ８までの階調制御について、副画素ＳＲを例として説明したが、他の副画素（副画素ＳＧ，ＳＢ）も同様である。
【００９１】
図１３に示す例では、タイミングｔ９に、第１モードから第２モードへのモード変更が行われている。タイミングｔ９に、ゲート信号がゲート線ＧＣＬ１，ＧＣＬ２、（又は、ゲート線ｘＧＣＬ１，ｘＧＣＬ２）を介して伝送される。また、静止画像用の副画素データＳＡ１，ＳＡ２がソース線ＳＧＬ１〜３，ＳＧＬ４〜６を介して伝送される。これによって、メモリＭａ，Ｍｂに格納されるデータが、動画像用の副画素データＭＡ，ＭＢから静止画像用の副画素データＳＡ１，ＳＡ２に置換される。例えば、メモリＭＲａ，ＭＲｂに格納されるデータが、動画像用の副画素データＭＡＲ，ＭＢＲから静止画像用の副画素データＳＡＲ１，ＳＡＲ２に置換される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。
【００９２】
また、タイミングｔ９に、Ｓｉｇ２が第２モードに対応した状態（例えば、ハイレベル）から第１モードに対応した状態（例えば、ローレベル）になる。これによって、切替部Ｏｓｗによる副画素Ｓ間の接続及び選択信号線ＳＥＬａ、選択信号線ＳＥＬｂ、選択信号線ＳＥＬｃ及び選択信号線ＳＥＬｄと高電位側の電源供給線ＶＤＤとの間の接続がタイミングｔ１以前と同じになる。タイミングｔ９以降、副画素Ｓａ，Ｓｂの階調は、静止画像用の副画素データＳＡ１，ＳＡ２に応じて制御された状態で維持される。
【００９３】
また、タイミングｔ１０に、ゲート信号がゲート線ＧＣＬ１，ＧＣＬ２、（又は、ゲート線ｘＧＣＬ１，ｘＧＣＬ２）を介して伝送される。また、静止画像用の副画素データＳＡ３，ＳＡ４がソース線ＳＧＬ１，ＳＧＬ４を介して伝送される。これによって、メモリＭｃ，Ｍｄに格納されるデータが、動画像用の副画素データＭＣ，ＭＤから静止画像用の副画素データＳＡ３，ＳＡ４に置換される。例えば、メモリＭＲｃ，ＭＲｄに格納されるデータが、動画像用の副画素データＭＣＲ，ＭＤＲから静止画像用の副画素データＳＡＲ３，ＳＡＲ４に置換される。他の副画素（副画素ＳＧ，ＳＢ）も同様である。タイミングｔ１０以降、副画素Ｓｃ，Ｓｄの階調は、静止画像用の副画素データＳＡ３，ＳＡ３に応じて制御された状態で維持される。
【００９４】
以上、実施形態１によれば、表示装置１は、静止画像を表示するための第１モード又は動画像を表示するための第２モードのいずれかを選択可能に設けられている。第１モードは、各副画素Ｓと、各副画素Ｓに設けられたメモリＭとが接続されるモードである。第２モードは、一部の副画素Ｓが他の副画素Ｓに設けられたメモリと接続される時間帯を含むモードである。すなわち、他の副画素Ｓに設けられたメモリと接続可能にすることで、１個の副画素Ｓに動画像のフレーム数に対応した数のメモリを設けることなく動画像に対応することができる。従って、１個の画素Ｐｉｘに設けられたメモリの数を超えるフレーム数の動画像と、動画像よりも高精細な静止画像とを表示することができる。
【００９５】
また、第２モードは、２以上の所定数の副画素Ｓと、所定数の副画素Ｓに設けられているメモリのうち１つのメモリＭとが接続され、かつ、所定時間毎に所定数の副画素Ｓと接続されるメモリが切り替わるモードとすることができる。また、第２モードで動作する場合、所定数の副画素Ｓに設けられた所定数のメモリＭに、動画像を構成する所定数のフレーム画像に対応するデータを格納することができる。これによって１個の副画素Ｓに動画像のフレーム数に対応した数のメモリを設けることなく所定数のフレーム画像を含む動画像に対応することができる。また、所定数の副画素Ｓを、所定数の画素Ｐｉｘが有する同一の色の副画素Ｓとすることで、同一の色の副画素Ｓに対応する副画素データの共有がより容易になる。
【００９６】
（実施形態２）
次に、実施形態２による表示装置について説明する。実施形態２の説明に係り、実施形態１と同様の事項については同じ符号を付して説明を省略することがある。
【００９７】
図１４は、実施形態２における２×２の画素Ｐｉｘが含む副画素Ｓ及びこれらの副画素Ｓに含まれるメモリＭの一例を示す模式図である。図１４等で例示するように、実施形態２では、１個の副画素Ｓに２つのメモリが配置されている。例えば、Ｒ（赤）の副画素ＳＲａは、メモリＳＭＲａ及びメモリＭＭＲａを含む。Ｇ（緑）の副画素ＳＧａは、メモリＳＭＧａ及びメモリＳＭＧａを含む。Ｂ（青）の副画素ＳＢａは、メモリＳＭＢａ及びメモリＭＭＢａを含む。メモリＳＭＲａ、メモリＳＭＧａ及びメモリＳＭＢａは、静止画像用のメモリＭである。メモリＭＭＲａ、メモリＭＭＧａ及びメモリＭＭＢａは、動画像用のメモリＭである。ここでは、実施形態２の副画素Ｓａが含む構成について説明しているが、実施形態２の副画素Ｓｂ，Ｓｃ，Ｓｄについても同様である（下付き符号の置換による読み替え）。メモリＳＭＲａ、メモリＳＭＧａ、メモリＳＭＢａを特に区別しない場合、メモリＳＭａと記載する。メモリＭＭＲａ、メモリＭＭＧａ、メモリＭＭＢａを特に区別しない場合、メモリＭＭａと記載する。
【００９８】
図１５は、実施形態２における４個の副画素Ｓと４つのメモリＭを含む回路Ｕ２の模式図である。図１５及び図１６を参照した回路Ｕ２の説明では、図４を参照して説明した回路Ｕ１と異なる点について説明する。回路Ｕ２は、回路Ｕ１の構成に加えて、スイッチＳｓｗａ、スイッチＳｓｗｂ、スイッチＳｓｗｃ及びスイッチＳｓｗｄを含む。また、回路Ｕ１における１つのメモリＭａは、回路Ｕ２において２つのメモリＳＭａとメモリＭＭａに置換されている。同様に、メモリＭｂ、メモリＭｃ、メモリＭｄは、メモリＳＭｂとメモリＭＭｂ、メモリＳＭｃとメモリＭＭｃ、メモリＳＭｄとメモリＭＭｄに置換されている。
【００９９】
スイッチＳｓｗａは、スイッチＭｓｗａと接続されるメモリＭをメモリＳＭａ又はメモリＭＭａのいずれか一方とするスイッチである。スイッチＳｓｗａは、副画素Ｓａ−メモリＭａ間に介在する。スイッチＳｓｗｂ、スイッチＳｓｗｃ、スイッチＳｓｗｄについても同様である（下付き符号の置換による読み替え）。
【０１００】
図１６は、実施形態２において、第１モードと第２モードで夫々異なる回路Ｕ２内の接続形態の一例を示す模式図である。図１６から後述する図８を参照した説明における副画素ＳＲ（副画素ＳＲａ，ＳＲｂ，ＳＲｃ，ＳＲｄ）は、副画素ＳＧ又は副画素ＳＢに読み替えることができる。また、メモリＳＭＲ（メモリＳＭＲａ，ＳＭＲｂ，ＳＭＲｃ，ＳＭＲｄ）は、副画素の色に対応する同様の構成（メモリＳＭＧａ，ＳＭＧｂ，ＳＭＧｃ，ＳＭＧｄ又はメモリＳＭＢａ，ＳＭＢｂ，ＳＭＢｃ，ＳＭＢｄ）に読み替えることができる。また、メモリＭＭＲ（メモリＭＭＲａ，ＭＭＲｂ，ＭＭＲｃ，ＭＭＲｄ）は、副画素の色に対応する同様の構成（メモリＭＭＧａ，ＭＭＧｂ，ＭＭＧｃ，ＭＭＧｄ又はメモリＭＭＢａ，ＭＭＢｂ，ＭＭＢｃ，ＭＭＢｄ）に読み替えることができる。当該説明は、当該読み替えによって、副画素ＳＧ及び副画素ＳＢの説明になる。第１モードでは、スイッチＳｓｗａによってスイッチＭｓｗａとメモリＳＭＲａとが接続される。スイッチＳｓｗｂ、スイッチＳｓｗｃ、スイッチＳｓｗｄについても同様である（下付き符号の置換による読み替え）。これによって、副画素ＳＲａ−メモリＳＭＲａ間、副画素ＳＲｂ−メモリＳＭＲｂ間、副画素ＳＲｃ−メモリＳＭＲｃ間、副画素ＳＲｄ−メモリＳＭＲｄ間が個別に接続される。
【０１０１】
第２モードでは、スイッチＳｓｗａによってスイッチＭｓｗａとメモリＭＭＲａとが接続される。スイッチＳｓｗｂ、スイッチＳｓｗｃ、スイッチＳｓｗｄについても同様である（下付き符号の置換による読み替え）。これによって、副画素ＳＲａ、副画素ＳＲｂ、副画素ＳＲｃ及び副画素ＳＲｄの４個の副画素ＳＲは、メモリＭＭＲａ、メモリＭＭＲｂ、メモリＭＭＲｃ又はメモリＭＭＲｄの４つのメモリＭのうちいずれか１つに接続される。
【０１０２】
図１７及び図１８は、実施形態２の表示装置の回路構成を示す図である。図１７及び図１８では、図１４から図１６を参照して説明した２×２の画素Ｐｉｘが含む同色の副画素ＳＲ及びこれらの副画素ＳＲに含まれるメモリＭに関する回路構成を示している。また、図１７、図１８を参照した説明では、実施形態１と異なる部分について説明する。
【０１０３】
副画素ＳＲａが含む構成のうち、実施形態１においてスイッチＧｓｗａ及びメモリＭａで構成されていた部分は、実施形態２では、スイッチＳＧｓｗａ、スイッチＭＧｓｗａ、メモリＳＭＲａ、メモリＭＭＲａ及びスイッチＳｓｗａに置換されている。メモリＳＭＲａは、静止画像用のメモリＭである。メモリＭＭＲａは、動画像用のメモリＭである。副画素ＳＲｂ，ＳＲｃ，ＳＲｄが含む構成についても同様である（下付き符号の置換による読み替え）。
【０１０４】
また、実施形態１におけるゲート線ＧＣＬ１は、静止画像用のゲート線ＧＳ１と動画像用のゲート線ＧＭ１とに置換されている。同様に、実施形態１におけるゲート線ＧＣＬ２は、静止画像用のゲート線ＧＳ２と動画像用のゲート線ＧＭ２とに置換されている。
【０１０５】
スイッチＳＧｓｗａは、ソース線ＳＧＬ１−メモリＳＭＲａ間を開閉する。スイッチＳＧｓｗａの開閉は、ゲート線ＧＳ１からのゲート信号の有無に応じる。スイッチＭＧｓｗａは、ソース線ＳＧＬ１−メモリＭＭＲａ間を開閉する。スイッチＭＧｓｗａの開閉は、ゲート線ＧＭ１からのゲート信号の有無に応じる。
【０１０６】
スイッチＳＧｓｗｂは、ソース線ＳＧＬ４−メモリＳＭＲｂ間を開閉する。スイッチＳＧｓｗｂの開閉は、ゲート線ＧＳ１からのゲート信号の有無に応じる。スイッチＭＧｓｗｂは、ソース線ＳＧＬ４−メモリＭＭＲｂ間を開閉する。スイッチＭＧｓｗｂの開閉は、ゲート線ＧＭ１からのゲート信号の有無に応じる。
【０１０７】
スイッチＳＧｓｗｃは、ソース線ＳＧＬ１−メモリＳＭＲｃ間を開閉する。スイッチＳＧｓｗｃの開閉は、ゲート線ＧＳ２からのゲート信号の有無に応じる。スイッチＭＧｓｗｃは、ソース線ＳＧＬ１−メモリＭＭＲｃ間を開閉する。スイッチＭＧｓｗｃの開閉は、ゲート線ＧＭ１からのゲート信号の有無に応じる。
【０１０８】
スイッチＳＧｓｗｄは、ソース線ＳＧＬ４−メモリＳＭＲｄ間を開閉する。スイッチＳＧｓｗｄの開閉は、ゲート線ＧＳ２からのゲート信号の有無に応じる。スイッチＭＧｓｗｄは、ソース線ＳＧＬ４−メモリＭＭＲｄ間を開閉する。スイッチＭＧｓｗｄの開閉は、ゲート線ＧＭ２からのゲート信号の有無に応じる。
【０１０９】
実施形態１のメモリＭａによる構成と実施形態２のメモリＳＭＲａ、メモリＭＭＲａ及びスイッチＳｓｗａによる構成との違いは、図１４から図１６を参照して説明した通りである。副画素ＳＲｂ，ＳＲｃ，ＳＲｄが含む構成についても同様である（下付き符号の置換による読み替え）。
【０１１０】
メモリＳＭＲａ、メモリＳＭＲｂに副画素データを書き込むタイミングには、ゲート線ＧＳ１にゲート信号が出力される。メモリＭＭＲａ、メモリＭＭＲｂに副画素データを書き込むタイミングには、ゲート線ＧＭ１にゲート信号が出力される。メモリＳＭＲｃ、メモリＳＭＲｄに副画素データを書き込むタイミングには、ゲート線ＧＳ２にゲート信号が出力される。メモリＭＭＲｃ、メモリＭＭＲｄに副画素データを書き込むタイミングには、ゲート線ＧＭ２にゲート信号が出力される。
【０１１１】
メモリＳＭＲａ、メモリＭＭＲａ、メモリＳＭＲｃ又はメモリＭＭＲｂに副画素データを書き込むタイミングには、ソース線ＳＧＬ１に副画素データが出力される。メモリＳＭＲｂ、メモリＭＭＲｂ、メモリＳＭＲｄ又はメモリＭＭＲｄに副画素データを書き込むタイミングには、ソース線ＳＧＬ４に副画素データが出力される。
【０１１２】
以上、実施形態２によれば、第１モード用のメモリＳＭによって、静止画像に対応する副画素データをメモリＳＭに保持させ続けることができる。また、第２モード用のメモリＭＭによって、動画像に対応する副画素データをメモリＳＭに保持させ続けることができる。すなわち、モード変更に伴う副画素データの書き換えを省略することができる。
【０１１３】
なお、実施形態２と同様の回路で、メモリＳＭを第２モードで利用するようにしてもよい。この場合、動画像のフレーム数を、切替部Ｏｓｗで接続される副画素Ｓの２倍まで増やすことが可能になる。また、１個の副画素Ｓが含むメモリＭの数は、３以上であってもよい。その場合、スイッチＳｓｗは、１個の副画素Ｓが含むメモリＭのうちいずれか１つと接続するスイッチとして機能する。
【０１１４】
（実施形態３）
次に、実施形態３による表示装置について説明する。実施形態３の説明に係り、実施形態１、実施形態２と同様の事項については同じ符号を付して説明を省略することがある。
【０１１５】
図１９は、実施形態３における面積階調法を適用したＳＱＵＡＲＥ画素が含む副画素の一例を示す模式図である。実施形態３では、１個の画素Ｐｉｘが含む副画素Ｓ１と、副画素Ｓ２と、副画素Ｓ３とは、同一の色の副画素Ｓである。例えば、副画素Ｓ１ａと、副画素Ｓ２ａと、副画素Ｓ３ａは、Ｒ（赤）の副画素Ｓである。副画素Ｓ１ｂと、副画素Ｓ２ｂと、副画素Ｓ３ｂは、Ｇ（緑）の副画素Ｓである。副画素Ｓ１ｃと、副画素Ｓ２ｃと、副画素Ｓ３ｃは、Ｂ（青）の副画素Ｓである。副画素Ｓ１ｄと、副画素Ｓ２ｄと、副画素Ｓ３ｄは、Ｗ（白）の副画素Ｓである。画素Ｐｉｘａ、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄのいずれに含まれるかを区別しない場合、副画素Ｓ１、副画素Ｓ２、副画素Ｓ３と記載する。
【０１１６】
１個の画素Ｐｉｘに含まれる複数の副画素Ｓは、夫々異なる面積を有する。例えば、画素Ｐｉｘａは、副画素Ｓ１ａ、副画素Ｓ２ａ及び副画素Ｓ３ａを含む。副画素Ｓ２ａは、副画素Ｓ１ａよりも面積が大きい。副画素Ｓ３ａは、副画素Ｓ２ａよりも面積が大きい。画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄが含む複数の副画素Ｓについても同様である（下付き符号の置換による読み替え）。
【０１１７】
図２０は、１個の画素Ｐｉｘに含まれる複数の副画素Ｓによる面積階調の説明図である。１個の画素Ｐｉｘに含まれる複数の副画素Ｓのうち、光るよう階調制御される副画素Ｓと光らないよう階調制御される副画素Ｓとの組み合わせによって、当該１個の画素Ｐｉｘの明るさを調節することができる。すなわち、夫々異なる面積を有する複数の副画素Ｓによって多階調を実現することができる。１個の画素Ｐｉｘは、当該画素Ｐｉｘに含まれる副画素Ｓの数に応じたビット数の階調値に対応可能な階調性を有する。例えば、１個の画素Ｐｉｘに含まれる副画素Ｓの数が３である場合、図２０に示すように、当該画素Ｐｉｘは、３ビット（０から７の計８階調）の階調性を有する。
【０１１８】
図２１は、実施形態３における実施形態３における面積階調法を適用したＳＱＵＡＲＥ画素が含むメモリの一例を示す模式図である。１個の画素Ｐｉｘは、当該画素Ｐｉｘに含まれる副画素Ｓの数に応じた数のメモリＭを含む。例えば、画素Ｐｉｘａは、メモリＭ１ａ、メモリＭ２ａ及びメモリＭ３ａの計３つのメモリＭを含む。画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄについても同様である（下付き符号の置換による読み替え）。画素Ｐｉｘａ、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄのいずれに含まれるかを区別しない場合、メモリＭ１、メモリＭ２及びメモリＭ３と記載する。
【０１１９】
図２２は、実施形態における１個の画素Ｐｉｘが含む３個の副画素Ｓと３つのメモリＭを含む回路Ｕ３の模式図である。図２２に例示する副画素Ｓ１と、副画素Ｓ２と、副画素Ｓ３は、同色の副画素Ｓである。１個の画素Ｐｉｘに含まれるこれらの副画素Ｓは、切替部ＯｓｗＡを介して、当該画素Ｐｉｘに含まれるメモリＭ（メモリＭ１，Ｍ２，Ｍ３）のうち共通の１つのメモリＭに接続可能に設けられている。
【０１２０】
切替部ＯｓｗＡは、３個の副画素Ｓ及び３つのメモリＭと接続される。切替部ＯｓｗＡは、当該３個の副画素Ｓ間の配線の接続と非接続とを切り替える。具体的には、切替部ＯｓｗＡは、例えばスイッチＯｓｗ４と、スイッチＯｓｗ５とを含む。スイッチＯｓｗ４は、副画素Ｓ１−副画素Ｓ２間の配線を開閉する。スイッチＯｓｗ５は、副画素Ｓ２−副画素Ｓ３間の配線を開閉する。また、切替部ＯｓｗＡは、当該３つのメモリＭの各々と個別のスイッチを介して接続されている。具体的には、切替部ＯｓｗＡは、スイッチＭｓｗ１，Ｍｓｗ２，Ｍｓｗ３を介して、メモリＭ１，Ｍ２，Ｍ３と接続されている。スイッチＭｓｗ１は、副画素Ｓ１−メモリＭ１間の配線を開閉する。スイッチＭｓｗ２は、副画素Ｓ２−メモリＭ２間の配線を開閉する。スイッチＭｓｗ３は、副画素Ｓ３−メモリＭ３間の配線を開閉する。
【０１２１】
図２３は、実施形態３において、第１モードと第２モードで夫々異なる回路Ｕ３内の接続形態の一例を示す模式図である。図２３を参照した説明では、画素Ｐｉｘａに含まれる構成を例としているが、画素Ｐｉｘｂ、画素Ｐｉｘｃ、画素Ｐｉｘｄが含む複数の副画素Ｓについても同様である（下付き符号の置換による読み替え）。第１モードでは、スイッチＯｓｗ４及びスイッチＯｓｗ５が開き、非接続状態になる。また、スイッチＭｓｗ１、スイッチＭｓｗ２、及びスイッチＭｓｗ３が閉じ、接続状態になる。これによって、副画素Ｓ１ａ−メモリＭ１ａ間、副画素Ｓ２ａ−メモリＭ２ａ間、副画素Ｓ３ａ−メモリＭ３ａ間が個別に接続される。
【０１２２】
第２モードでは、スイッチＯｓｗ４及びスイッチＯｓｗ５が閉じ、接続状態になる。また、スイッチＭｓｗ１、スイッチＭｓｗ２又はスイッチＭｓｗ３のいずれか１つが閉じて接続状態になり、他の２つが開いて非接続状態になる。これによって、副画素Ｓ１ａ、副画素Ｓ２ａ及び副画素Ｓ３ａの３個の副画素Ｓは、メモリＭ１ａ、メモリＭ２ａ又はメモリＭ３ａの３つのメモリＭのうちいずれか１つに接続される。また、第２モードでは、動画のフレーム画像の切替タイミングに応じて当該３個の副画素Ｓａに接続されるメモリが切り替わる。図６では、スイッチＭｓｗ１、スイッチＭｓｗ２、スイッチＭｓｗ３の開閉制御において、タイミングＡ８−Ａ９の時間帯にスイッチＭｓｗ１が閉じている。従って、タイミングＡ８−Ａ９の時間帯、当該３個の副画素Ｓａは、メモリＭ１ａに格納された副画素データに応じて階調制御される。また、タイミングＡ９−Ａ１０の時間帯にスイッチＭｓｗ２のみが閉じ、タイミングＡ１０−Ａ１１間にスイッチＭｓｗ３のみが閉じている。当該３個の副画素Ｓａは、各時間帯に接続された１つのメモリＭに格納された副画素データに応じて階調制御される。
【０１２３】
以上、１個の画素Ｐｉｘに含まれる副画素Ｓ及びメモリＭの数が３である場合の実施形態３について例示的に説明したが、これは一例であってこれに限られるものでない。面積階調のために１個の画素Ｐｉｘに含まれる副画素Ｓ及びメモリＭの数は、２でもよいし４以上であってもよい。
【０１２４】
なお、実施形態３では、実施形態２のように、静止画像用のメモリＭと動画像用のメモリＭとを個別に設けてもよい。その場合、静止画像用のメモリＭは、１つでよい。すなわち、実施形態３において、所定の動画像フレーム数に対応する数のメモリＭに１を加えた数のメモリＭを設けるようにしてもよい。
【０１２５】
以上、実施形態３によれば、夫々面積が異なる複数の副画素によって、第１モードにおいて面積階調による階調表現を行うことができる。
【０１２６】
（変形例）
次に、実施形態の変形例について説明する。変形例の説明に係り、実施形態１、実施形態２、実施形態３と同様の事項については同じ符号を付して説明を省略することがある。変形例は、実施形態（実施形態１、実施形態２、実施形態３）のいずれにも適用可能である。
【０１２７】
図２４は、変形例の表示装置１Ｄの全体構成の概要を示す図である。表示装置１Ｄは、選択回路３２Ａを備えている。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、選択回路３２Ａを制御する。
【０１２８】
選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。そして、選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。また、選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。そして、選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数と、第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数とは、同じであっても良いし、異なっていても良い。
【０１２９】
図２５は、変形例の表示装置の分周回路及び選択回路の回路構成を示す図である。分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３３１から第４の１／２分周器３３４までを含む。選択回路３２Ａは、第１セレクタ３４１と、第２セレクタ３４２と、を含む。
【０１３０】
第１セレクタ３４１には、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までが、供給される。第１セレクタ３４１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つの分周クロック信号を、第１選択クロック信号ＣＬＫ−ＳＥＬ１として、選択する。第１セレクタ３４１は、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。
【０１３１】
第２セレクタ３４２には、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までが、供給される。第２セレクタ３４２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つの分周クロック信号を、第２選択クロック信号ＣＬＫ−ＳＥＬ２として、選択する。第２セレクタ３４２は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。
【０１３２】
図２６は、変形例の表示装置のモジュール構成を示す図である。詳細には、図２６は、表示装置１Ｄでの、分周回路３１及び選択回路３２Ａの配置を示す図である。分周回路３１及び選択回路３２Ａは、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。
【０１３３】
分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までを、選択回路３２Ａに出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ０から第５分周クロック信号ＣＬＫ−Ｘ４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。
【０１３４】
分周回路３１及び選択回路３２Ａは、ＣＯＧとして、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２Ａは、ＣＯＦとして、フレキシブル基板Ｆ上に実装されても良い。
【０１３５】
図２７は、変形例の表示装置の回路構成を示す図である。実施形態において共通電極駆動回路６及び反転駆動回路７に入力されていた基準クロック信号ＣＬＫは、変形例において第２選択クロック信号ＣＬＫ−ＳＥＬ２に置換される。また、実施形態においてメモリ選択回路８に入力されていた基準クロック信号ＣＬＫは、変形例において第１選択クロック信号ＣＬＫ−ＳＥＬ１に置換される。
【０１３６】
図２８は、変形例の表示装置の動作タイミング例を示すタイミング図である。図２８では、第２モードについて例示している。タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、例えば第２分周クロック信号ＣＬＫ−Ｘ１を選択するための制御信号Ｓｉｇ６を、第１セレクタ３４１に出力する。これにより、第１セレクタ３４１は、第２分周クロック信号ＣＬＫ−Ｘ１を、第１選択クロック信号ＣＬＫ−ＳＥＬ１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ１の周波数は、基準クロック信号ＣＬＫの周波数の１／２である。第１セレクタ３４１は、第１選択クロック信号ＣＬＫ−ＳＥＬ１を、メモリ選択回路８に出力する。
【０１３７】
また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、例えば第４分周クロック信号ＣＬＫ−Ｘ３を選択するための制御信号Ｓｉｇ７を、第２セレクタ３４２に出力する。これにより、第２セレクタ３４２は、第４分周クロック信号ＣＬＫ−Ｘ３を、第２選択クロック信号ＣＬＫ−ＳＥＬ２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ２の周波数は、基準クロック信号ＣＬＫの周波数の１／８である。第２セレクタ３４２は、第２選択クロック信号ＣＬＫ−ＳＥＬ２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第１選択クロック信号ＣＬＫ−ＳＥＬ１に同期して反転するコモン電位ＶＣＯＭを、共通電極２３に供給する。
【０１３８】
タイミングｔ５０からタイミングｔ５４までは、動画像用の副画素データＭＡ，ＭＢ，ＭＣ，ＭＤに応じた４つのフレーム画像が順次切り替わる。以降のタイミングも、同様の周期でフレーム画像が順次切り替わる。
【０１３９】
タイミングｔ５５において、第２選択クロック信号ＣＬＫ−ＳＥＬ２は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ５５において、共通電極２３のコモン電位ＶＣＯＭを反転させる。タイミングｔ５５以降の共通電極駆動回路６の動作は、タイミングｔ５２からタイミングｔ５５までの動作と同様であるので、説明を省略する。このように、分周回路３１及び選択回路３２Ａによって、フレーム画像の切り替わり周期と、副画素電位の反転駆動の切り替わり周期とを個別に制御することができる。
【０１４０】
分周回路３１及び選択回路３２Ａの利用による個別のタイミング制御は、フレーム画像の切り替わり周期と、副画素電位の反転駆動の切り替わり周期に限られるものでない。例えば、メモリＭに格納される副画素データの置換周期と、フレーム画像の切り替わり周期とを個別に制御するようにしてもよい。
【０１４１】
（適用例）
図２９は、実施形態の表示装置の適用例を示す図である。図２９は、実施形態又は変形例の表示装置を電子棚札に適用した例を示す図である。
【０１４２】
図２９に示すように、表示装置１Ａ、１Ｂ及び１Ｃは、夫々棚１０２に取り付けられている。表示装置１Ａ、１Ｂ及び１Ｃの各々は、上述した実施形態又は変形例の表示装置と同様の構成を有する。表示装置１Ａ、１Ｂ及び１Ｃは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ａ、１Ｂ及び１Ｃは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。
【０１４３】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０１４４】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ  表示装置
４  インタフェース回路
４ａ  シリアル−パラレル変換回路
４ｂ  タイミングコントローラ
４ｃ  設定レジスタ
５  ソース線駆動回路
６  共通電極駆動回路
７  反転駆動回路
８  メモリ選択回路
９  ゲート線駆動回路
６１  反転スイッチ
ＦＲＰ１，ＦＲＰ２，ｘＦＲＰ１，ｘＦＲＰ２  信号線
ＧＣＬ１，ＧＣＬ２，ｘＧＣＬ１，ｘＧＣＬ２  ゲート線
Ｍ  メモリ
ＭＢ  メモリブロック
Ｏｓｗ，ＯｓｗＡ  切替回路部
Ｐｉｘ  画素
Ｓ  副画素
ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃ，ＳＥＬｄ  選択信号線
ＳＧＬ１，ＳＧＬ２，ＳＧＬ３，ＳＧＬ４，ＳＧＬ５，ＳＧＬ６  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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