(57)【要約】      （修正有）【課題】長期信頼性を向上することのできるボルテージディテクタを提供する。【解決手段】ボルテージディテクタ１００は、入力電圧に基づく分圧電圧を出力する分圧回路１０と、分圧電圧と基準電圧を比較して検出信号と解除信号を出力する比較回路１１と、分圧電圧を所定の電圧に制限する電圧制限回路１０４と、を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に基づく分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧を比較して、検出信号と解除信号を出力する比較回路と、
前記分圧電圧を所定の電圧に制限する電圧制限回路と、
を備えたことを特徴とするボルテージディテクタ。
【請求項２】
前記分圧回路は、
ソースに前記分圧回路の出力端子が接続され、ゲートに定電圧が入力されるＮＭＯＳトランジスタと、
前記入力電圧が入力される第１の端子と前記ＮＭＯＳトランジスタのドレインの間に接続された第１の抵抗と、
前記分圧回路の出力端子と基準電位となる第２の端子との間に接続された第２の抵抗と、を有した
ことを特徴とする請求項１に記載のボルテージディテクタ。
【請求項３】
前記ＮＭＯＳトランジスタは、デプレッション型であって、
前記定電圧が前記基準電圧である
ことを特徴とする請求項２に記載のボルテージディテクタ。
【請求項４】
前記定電圧は、前記基準電圧が入力される電圧調整回路が出力する電圧である
ことを特徴とする請求項２に記載のボルテージディテクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージディテクタに関する。
【背景技術】
【０００２】
図４は、従来のヒステリシスを有するボルテージディテクタ４００を示す回路図である。
監視端子４１に入力された電圧は、分圧回路４２によって分圧され、コンパレータ４３の反転入力端子に入力される。コンパレータ４３は、反転入力端子の電圧と非反転入力端子に入力される基準電圧回路４４の出力する基準電圧とを比較した結果の信号を、ＮＭＯＳトランジスタ４５を介して出力端子４７に出力する。また、コンパレータ４３の信号は、分圧回路４２の分圧比を切り替えるＮＭＯＳトランジスタ４６のゲートにも入力される。
【０００３】
監視端子４１の入力電圧が高く分圧電圧が基準電圧より高い場合、コンパレータ４３はＬｏの信号を出力するので、ＮＭＯＳトランジスタ４６はオフしている。この状態をボルテージディテクタの解除状態という。監視端子４１の入力電圧が低くなって分圧電圧が基準電圧より低くなると、コンパレータ４３はＨｉの信号を出力するので、ＮＭＯＳトランジスタ４６はオンする。ＮＭＯＳトランジスタ４６がオンすると、分圧回路４２の分圧比は分圧電圧が低くなるように切り替わる。この状態をボルテージディテクタの検出状態と言う。
【０００４】
このように構成されたボルテージディテクタ４００は、コンパレータ４３の信号に応じて分圧回路４２の分圧比を切り替えることによってヒステリシスを有するので、安定した検出信号を出力することが出来る（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００‐１１１５８９号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のボルテージディテクタ４００は、ボルテージディテクタが解除状態にある場合、コンパレータ４３の反転入力端子に基準電圧を上回る電圧が常に入力されているので、反転入力端子を構成するトランジスタの特性が劣化してしまう。従って、ボルテージディテクタは、検出電圧および解除電圧が徐々に変化して、長期的には性能が劣化してしまう、という課題があった。
【０００７】
本発明は上記課題に鑑みてなされ、長期信頼性を向上することのできるボルテージディテクタを提供する。
【課題を解決するための手段】
【０００８】
本発明のボルテージディテクタは、入力電圧に基づく分圧電圧を出力する分圧回路と、分圧電圧と基準電圧を比較して検出信号と解除信号を出力する比較回路と、分圧電圧を所定の電圧に制限する電圧制限回路と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明のボルテージディテクタによれば、監視端子の電圧が解除電圧を大きく上回ったとしても、分圧電圧は定電圧をゲートに入力されたＮＭＯＳトランジスタによって制限されるため、コンパレータの反転入力端子を構成するトランジスタの特性の劣化を防止できので、長期的な性能の劣化を抑制することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の本実施形態のボルテージディテクタを示す回路図である。
【図２】本実施形態のボルテージディテクタの他の例を示す回路図である。
【図３】本実施形態のボルテージディテクタの他の例を示す回路図である。
【図４】従来のボルテージディテクタを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
【００１２】
図１は、本発明の実施形態のボルテージディテクタの回路図である。
本実施形態のボルテージディテクタ１００は、分圧回路１０と、コンパレータ１１と、出力トランジスタ１２と、基準電圧回路１３と、ＮＭＯＳトランジスタ１４と、定電圧回路１５と、を備えている。分圧回路１０は、監視端子２と接地端子３の間に直列に接続された抵抗１０１、ＮＭＯＳトランジスタ１０４、抵抗１０２、抵抗１０３を備える。
【００１３】
コンパレータ１１は、反転入力端子にＮＭＯＳトランジスタ１０４のソースが接続され、非反転入力端子に基準電圧回路１３が接続され、出力端子が出力トランジスタ１２のゲートとＮＭＯＳトランジスタ１４のゲートに接続される。ＮＭＯＳトランジスタ１４は、ドレインとソースが抵抗１０３の両端に接続される。ＮＭＯＳトランジスタ１０４は、ゲートに定電圧回路１５が接続される。
【００１４】
次に、本実施形態のボルテージディテクタ１００の動作について説明する。
分圧回路１０が出力する分圧電圧が基準電圧回路１３の基準電圧より高い解除状態において、コンパレータ１１はＬｏを出力しているので、ＮＭＯＳトランジスタ１４はオフしている。分圧回路１０は、直列に接続された抵抗１０１と抵抗１０２、１０３で分圧した分圧電圧を出力する。分圧電圧は、監視端子２に入力される電圧の上昇とともに増加する。
【００１５】
ここで、ＮＭＯＳトランジスタはゲート・ソース間電圧が閾値電圧以下になると電流を流すことが出来なくなるため、ＮＭＯＳトランジスタ１０４のゲート・ソース間電圧がＮＭＯＳトランジスタ１０４の閾値電圧と等しくなる電圧に制限される。ＮＭＯＳトランジスタ１０４の閾値電圧をＶＴＮ、定電圧回路１５が出力する電圧をＶＦＩＸとすると、ＮＭＯＳトランジスタ１０４のソース電圧は、ＶＦＩＸ−ＶＴＮで表される値に制限される。即ち、定電圧回路１５とＮＭＯＳトランジスタ１０４は、分圧電圧の電圧制限回路として機能する。従って、監視端子２に高い電圧が入力されても、分圧回路１０が出力する分圧電圧はＶＦＩＸ−ＶＴＮで表される値に制限される。
【００１６】
従って、監視端子２に印加される電圧がボルテージディテクタの解除電圧を大きく上回ったとしても、分圧回路１０から出力される分圧電圧は、ＮＭＯＳトランジスタ１０４によって制限されるため、コンパレータ１１の入力端子を構成するトランジスタの特性を劣化させることは無い。
【００１７】
なお、分圧電圧が制限される電圧は、高い分圧電圧である解除電圧が基準電圧よりも高く設定されることにより、ボルテージディテクタの検出および解除動作に影響を与えない。
【００１８】
以上説明したように、本実施形態のボルテージディテクタ１００は、分圧回路１０から出力される分圧電圧を制限するためのＮＭＯＳトランジスタ１０４を備えたので、検出電圧および解除電圧の精度を維持することが可能となる。
【００１９】
図２は、本実施形態のボルテージディテクタの他の例を示す回路図である。
ボルテージディテクタ２００は、図１のボルテージディテクタ１００に対して、分圧回路１０のＮＭＯＳトランジスタ１０４を、ゲートに基準電圧が入力されるデプレッション型のＮＭＯＳトランジスタ２０４に替えた構成となっている。その他の構成については、ボルテージディテクタ１００と同一の回路には同一の符号を付して、詳細な説明は省力する。
【００２０】
分圧回路１０の分圧電圧は、デプレッション型のＮＭＯＳトランジスタ２０５の閾値電圧をＶＴＮＤ、基準電圧回路１３の基準電圧をＶＲＥＦとすると、ＶＲＥＦ−ＶＴＮＤで表される値に制限される。デプレッション型ＮＭＯＳトランジスタの閾値電圧は負の値であるから、電圧ＶＲＥＦ−ＶＴＮＤは、常に基準電圧ＶＲＥＦよりも大きい値となる。従って、ボルテージディテクタ２００は、閾値電圧ＶＴＮＤを適宜設定することで、定電圧回路１５を備えることなく、分圧電圧を所望の電圧値に制限することが可能である。
【００２１】
図３は、本実施形態のボルテージディテクタの他の例を示す回路図である。
ボルテージディテクタ３００は、図１のボルテージディテクタ１００に対して、定電圧回路１５を、電流源３０１とＰＭＯＳトランジスタ３０２で構成される電圧調整回路３０に替えた構成となっている。その他の構成については、ボルテージディテクタ１００と同一の回路には同一の符号を付して、詳細な説明は省力する。
【００２２】
電流源３０１は、一方の端子が電源端子１に接続され、他方の端子がＰＭＯＳトランジスタ３０２のソースに接続される。ＰＭＯＳトランジスタ３０２は、ソースがＮＭＯＳトランジスタ１０４のゲートに接続され、ゲートに基準電圧回路１３が接続され、ドレインが接地端子３に接続される。
【００２３】
電流源３０１とＰＭＯＳトランジスタ３０２は、ソースフォロワを構成している。従って、ＮＭＯＳトランジスタ１０４の閾値電圧をＶＴＮ、ＰＭＯＳトランジスタ３０２の閾値電圧をＶＴＰ、基準電圧をＶＲＥＦとすると、分圧電圧はＶＲＥＦ＋ＶＴＰ−ＶＴＮに制限される。
【００２４】
したがって、本実施形態のボルテージディテクタ３００によれば、分圧電圧は、所望の電圧値に制限することが可能であり、ＰＭＯＳトランジスタ３０２の閾値ＶＴＰによって容易に調整することが可能となる。
【００２５】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
【００２６】
例えば、監視端子２が電源端子１と共通に備えられているボルテージディテクタについても同様の効果が得られる。また例えば、分圧回路１０の分圧比をＮＭＯＳトランジスタ１４によって切り替えないボルテージディテクタについても同様の効果が得られる。
【００２７】
なお、従来のボルテージディテクタ４００は、監視端子４１に検出電圧と解除電圧の中間の電圧が印加された状態で電源電圧が供給された場合、コンパレータ４３は、反転入力端子には分圧回路４２の分圧電圧が入力されているので解除信号を出力する。本発明のボルテージディテクタ１００〜３００は、このような状況であっても、分圧回路１０にＮＭＯＳトランジスタ１０４、またはＮＭＯＳトランジスタ２０４を備えているので、分圧電圧は基準電圧Ｖｒｅｆよりも緩やかに増加して、コンパレータ１１は検出信号を出力することが出来る。即ち、本発明のボルテージディテクタ１００〜３００によれば、電源端子１と監視端子２の電圧投入の順序に制約がない、という効果もある。
【符号の説明】
【００２８】
１０  分圧回路
１３  基準電圧回路
１１  コンパレータ
１５  定電圧回路
３０  電圧調整回路
３０１  電流源
【図１】
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【図２】
2019203851.tif 000004
【図３】
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【図４】
2019203851.tif 000006