(57)【要約】【課題】プラント監視制御装置３００に使用され、各機能部の動作基準となるクロック信号の健全性を確認することができ、クロック信号検査装置５２自身の健全性の診断も可能とすることにより、正確なクロック信号による高い信頼性のプラント監視制御装置を提供することを目的とする。【解決手段】同一周波数の２つのクロック信号ＣＬＫ１，ＣＬＫ２を用い、２つのクロック信号検査回路であるＡ系検査回路１０、Ｂ系検査回路２０において各クロックの健全性を診断すると共に、一方の系が通常動作中に他方の系にクロックエラーを擬似的に発生させてクロック信号検査回路の検出動作を確認することで、オンラインでクロック信号検査装置５２自身の診断を可能とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のクロック信号が入力され、第１の時間、前記第１のクロック信号をカウントする第１のカウンタと、
前記第１のクロック信号と同じ周波数を有する第２のクロック信号が入力され、前記第２のクロック信号をカウントし、前記第１のカウンタの出力信号により前記第２のクロック信号のカウント値を出力する第１の比較カウンタと、
前記第１の時間、前記第１の比較カウンタで前記第２のクロック信号がカウントされる期待値と、前記第１の比較カウンタから出力されたカウント値とを比較し、誤差がある場合エラー信号を出力する第１の比較器と、
前記第１の比較器からエラー信号が入力された場合、前記第１のカウンタの出力信号により外部にエラー信号を出力する第１の出力回路と、を有する第１のクロック信号検査回路と、
前記第２のクロック信号が入力され、前記第１の時間、前記第２のクロック信号をカウントする第２のカウンタと、
前記第１のクロック信号が入力され、前記第１のクロック信号をカウントし、前記第２のカウンタの出力信号により前記第１のクロック信号のカウント値を出力する第２の比較カウンタと、
前記第１の時間、前記第２の比較カウンタで前記第１のクロック信号がカウントされる期待値と、前記第２の比較カウンタから出力されたカウント値とを比較し、誤差がある場合エラー信号を出力する第２の比較器と、
前記第２の比較器からエラー信号が入力された場合、前記第２のカウンタの出力信号により外部にエラー信号を出力する第２の出力回路と、を有する第２のクロック信号検査回路とを備え、
前記第１のクロック信号検査回路において、
前記第１のカウンタでカウントされる時間を前記第１の時間から第２の時間に変更し、
前記第１の比較器では、前記第１のカウンタからの出力信号により第１の比較カウンタから出力された第２のクロック信号のカウント値と、前記第１の比較カウンタで第１の時間、前記第２のクロック信号がカウントされる期待値と、を比較してエラー信号を出力した後、
前記第１のカウンタでカウントされる時間を前記第２の時間から前記第１の時間に変更し、前記第１の比較器において、前記第１の比較カウンタで第１の時間、前記第２のクロック信号がカウントされる期待値と、前記第１の比較カウンタから出力された第２のクロック信号のカウント値とを比較し、第１のクロック信号検査回路の健全性を判定するクロック信号検査装置。
【請求項２】
前記第２のクロック信号検査回路において、
前記第２のカウンタでカウントされる時間を前記第１の時間から前記第２の時間に変更し、
前記第２の比較器では、前記第２のカウンタからの出力信号により第２の比較カウンタから出力された第１のクロック信号のカウント値と、前記第２の比較カウンタで第１の時間、前記第１のクロック信号がカウントされる期待値と、を比較してエラー信号を出力させた後、
前記第２のカウンタで計測される時間を前記第２の時間から前記第１の時間に変更し、前記第２の比較器において、前記第２の比較カウンタで第１の時間、前記第１のクロック信号がカウントされる期待値と、前記第２の比較カウンタから出力された第１のクロック信号のカウント値とを比較し、第２のクロック信号検査回路の健全性を判定する請求項１に記載のクロック信号検査装置。
【請求項３】
前記第１の時間が１ｍｓｅｃであり、前記第１のカウンタが１ｍｓｅｃカウンタであることを特徴とする請求項１または２に記載のクロック信号検査装置。
【請求項４】
プラントを構成する機器からの信号を入力する入力回路と、前記信号を演算処理する演算処理部と演算処理されたデータを前記プラントを構成する機器へ出力する出力回路と、中央制御装置からの信号を受信し、前記プラントを構成する機器からの信号および演算処理されたデータを中央制御装置へ送信する通信回路と、備え、請求項１から３の何れか１項に記載のクロック信号検査装置により前記通信回路の制御に使用されるクロック信号の検査を行うプラント監視制御装置。
【請求項５】
前記通信回路の制御を行う通信制御装置はＦＰＧＡで構成されることを特徴とする請求項４に記載のプラント監視制御装置。
【請求項６】
所定の周波数を有するクロック信号を検査するクロック信号検査装置の健全性を診断する方法であって、
前記クロック信号から同じ周波数を有する第１のクロック信号と第２のクロック信号を生成する工程と、
第１の時間、第１のカウンタに入力された前記第１のクロック信号をカウントし、比較カウンタに入力された前記第２のクロック信号をカウントする工程と、
前記第１の時間経過後、前記比較カウンタのカウント値をエラー比較器に入力する工程と、
前記エラー比較器で、前記比較カウンタから入力されたカウント値と、前記第１の時間、前記比較カウンタで前記第２のクロック信号がカウントされる期待値とを比較し、誤差の有無を判定する工程と、
前記エラー比較器で誤差があると判定された場合、出力回路からエラー信号を出力する工程と、を備えた前記第２のクロック信号の検査方法を含み、さらに、
前記第１のカウンタでのカウント時間を前記第１の時間から第２の時間に変更する工程と、
前記第１のカウンタに入力された前記第１のクロック信号をカウントし、前記比較カウンタに入力された前記第２のクロック信号をカウントする工程と、
前記第２の時間経過後、前記比較カウンタのカウント値を前記エラー比較器に入力する工程と、
前記第１のカウンタでのカウント時間を前記第２の時間から前記第１の時間に変更する工程と、
前記第１のカウンタに入力された前記第１のクロック信号をカウントし、前記比較カウンタに入力された前記第２のクロック信号をカウントする工程と、
前記第１の時間経過後、前記比較カウンタのカウント値を前記エラー比較器に入力する工程と、
前記エラー比較器で、前記比較カウンタから入力されたカウント値と、前記第１の時間、前記比較カウンタで前記第２のクロック信号がカウントされる期待値とを比較し、誤差の有無を判定する工程と、を備えたクロック信号検査装置の診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プラント監視制御装置等に設けられた制御機器を動作するためのクロック信号の健全性を検査するクロック信号検査装置、それを用いたプラント監視制御装置等の制御装置およびクロック信号検査装置の診断方法に関するものである。
【背景技術】
【０００２】
プラント監視制御装置とは、プラントを構成する機器の破損等を検知して、プラントの運転を停止させる機能やその情報をプラントの中央制御室等に伝送する装置である。例えばプラントがタービン発電機であれば、タービン発電機の機器に設けられたセンサからその機器の破損、異常等を検知して、回転しているタービンを停止させる機能や、そのような停止命令に関する情報を中央制御室などに伝える通信機能（ネットワーク）を有する監視制御装置である。
【０００３】
上記通信機能を制御するモジュールには電源が搭載されており、電源の健全性が損なわれてしまうとモジュールが正常に作動しなくなる。そのため、電源の健全性を監視する機能を有する演算処理装置があるが、この演算処理装置は所定のクロック信号（周波数）で動作し、また、クロック信号は、演算処理装置に対して信号を送受信するタイミングを決定するための基準であり、クロック信号の健全性を検査する必要があった。
【０００４】
従来のクロック周波数を検査する方法として、ある時間のクロックとその時間とは十分大きい隔たりのある時間後のクロックとの差を演算し、両クロックが同じであることを確認することで健全性を確認する方法が知られている。
また、下記特許文献１には、クロック信号の診断方法として、２つのＣＰＵ（Central Processing Unit）を備える構成において、各ＣＰＵは自ＣＰＵに対するクロック信号の周期と、他のＣＰＵから出力されるウォッチドッグタイマのクリアパルス信号の周期とを比較することにより、相互のクロック信号が正常か否かを判定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１５６７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、クロック周波数検査器が『異常』と判定し、エレベータ制御装置にその信号が送信されると、アラートを通知する、エレベータを最寄階で停止させる等、外部機器を停止させる。すなわち、従来のクロック信号周波数検査器では、外部にエラー信号を出力し、クロック信号で動作される機器の全機能が停止することになる。そのため、クロック周波数検査器が正常に機能していることが重要となる。
正常動作を確認する方法として、意図的にクロックエラーが起きるよう設定し、クロックエラーと診断されることを確認し、その後、設定を通常状態に戻しクロックエラーは起きていないことを確認する方法がある。この方法では、クロックエラーを起こすとＩＣ等演算処理装置の全機能が停止してしまうため、容易に実施できない。すなわち、従来のクロック周波数検査器では、クロック周波数検査器自身が正常に動作しているか確認することは困難であった。
【０００７】
一方、タービン発電機等のプラントは、高い安全性や信頼性が求められるため、それらを監視する監視装置に高い信頼性や精度が求められる。そのため、制御系、監視系の多重化が進んでおり、構成する機器を停止させずにオンライン診断することが重要となる。
【０００８】
この発明は上述したような課題を解決するためになされたものであり、プラント監視制御装置等の制御装置において、演算処理装置を停止せずにオンラインでクロック信号の健全性だけでなくクロック信号の検査装置の健全性を診断ができるクロック信号検査装置の提供を目的とする。また、このクロック信号検査装置を搭載した制御装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るクロック信号検査装置は、第１のクロック信号が入力され、第１の時間、前記第１のクロック信号をカウントする第１のカウンタと、前記第１のクロック信号と同じ周波数を有する第２のクロック信号が入力され、前記第２のクロック信号をカウントし、前記第１のカウンタの出力信号により前記第２のクロック信号のカウント値を出力する第１の比較カウンタと、前記第１の時間、前記第１の比較カウンタで前記第２の信号がカウントされる期待値と、前記第１の比較カウンタから出力されたカウント値とを比較し、誤差がある場合エラー信号を出力する第１の比較器と、前記第１の比較器からエラー信号が入力された場合、前記第１のカウンタの出力信号により外部にエラー信号を出力する第１の出力回路と、を有する第１のクロック信号検査回路と、前記第２のクロック信号が入力され、前記第１の時間、前記第２のクロック信号をカウントする第２のカウンタと、前記第１のクロック信号が入力され、前記第１のクロック信号をカウントし、前記第２のカウンタの出力信号により前記第１のクロック信号のカウント値を出力する第２の比較カウンタと、前記第１の時間、前記第２の比較カウンタで前記第１の信号がカウントされる期待値と、前記第２の比較カウンタから出力されたカウント値とを比較し、誤差がある場合エラー信号を出力する第２の比較器と、前記第２の比較器からエラー信号が入力された場合、前記第２のカウンタの出力信号により外部にエラー信号を出力する第２の出力回路と、を有する第２のクロック信号検査回路とを備え、前記第１のクロック信号検査回路において、前記第１のカウンタでカウントされる時間を第１の時間から第２の時間に変更し、前記第１の比較器では、前記第１のカウンタからの出力信号により第１の比較カウンタから出力された第２のクロック信号のカウント値と、前記第１の比較カウンタで第１の時間、前記第２のクロック信号がカウントされる期待値と、を比較してエラー信号を出力した後、前記第１のカウンタでカウントされる時間を前記第２の時間から前記第１の時間に変更し、前記第１の比較器において、前記第１の比較カウンタで第１の時間、前記第２のクロック信号がカウントされる期待値と、前記第１の比較カウンタから出力された第２のクロック信号のカウント値とを比較し、第１のクロック信号検査回路の健全性を判定することを特徴とするものである。
【００１０】
本発明に係るプラント監視制御装置は、プラントを構成する機器からの信号を入力する入力回路と、前記信号を演算処理する演算処理部と演算処理されたデータを前記プラント機器へ出力する出力回路と、中央制御装置からの信号を受信し、前記プラントを構成する機器からの信号および演算処理されたデータを中央制御装置へ送信する通信回路と、備え、前述のクロック信号検査装置により前記通信回路の制御に使用されるクロック信号の検査を行うことを特徴とするものである。
【発明の効果】
【００１１】
この発明のクロック信号検査装置によれば、オンラインでクロック信号の健全性の確認、クロック信号検査装置自身の健全性の診断ができ、信頼性の高いクロック信号検査装置を得ることができる。
【００１２】
この発明のプラント監視制御装置によれば、クロック信号検査装置が二重系で構成され、オンラインで個別にクロック信号検査装置自身の健全性の診断を行うことができるので、一方のクロック信号検査装置に係るエラーが生じても他方のクロック信号検査装置でクロック信号の健全性を確認することができる。さらに、オンラインでクロック信号検査装置自身の健全性を個別に診断できるので通信回路等の停止を抑制することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る制御装置の構成図である。
【図２】本発明の実施の形態１に係るクロック信号検査装置が搭載された通信制御装置の構成図である。
【図３】本発明の実施の形態１に係るクロック信号検査装置の回路構成を示した図である。
【図４】本発明の実施の形態１に係るクロック信号検査装置における回路内部信号のタイミングチャートである。
【図５】本発明の実施の形態１に係るクロック信号検査装置で検査装置自身を診断する時の回路構成を説明するための図である。
【図６】本発明の実施の形態１に係るクロック信号検査装置でクロック信号の検査を行う手順を説明するためのフローチャートである。
【図７Ａ】本発明の実施の形態１に係るクロック信号検査装置で検査装置自身の健全性の診断を行う手順を説明するためのフローチャートである。
【図７Ｂ】本発明の実施の形態１に係るクロック信号検査装置で検査装置自身の健全性の診断を行う手順を説明するためのフローチャートで、図７Ａ中Ｘ部分の詳細を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について図を参照して説明する。なお、各図中、同一符号は、同一または相当部分を示すものとする。
【００１５】
実施の形態１．
本発明の実施の形態１に係るクロック信号検査装置およびそれを用いたプラント監視制御装置について図を用いて説明する。
【００１６】
［プラント監視制御装置の構成］
図１に、本発明の実施の形態１に係る制御装置の例としてのプラント監視制御装置３００の構成を示したものである。プラント監視制御装置３００は、プラント１００を構成する機器１０１ａ、１０１ｂの運転状態を監視し、機器１０１ａ、１０１ｂの破損等を検知して、プラントの運転を停止させる機能やその情報をプラントの中央制御装置２００等に伝送する装置である。本実施の形態ではプラントのうち特に監視制御に多重系を備えるタービン発電機等のプラント等を前提としている。プラント監視制御装置３００は、タービン発電機の機器に設けられた各種センサからその機器の破損、異常等を検知して、回転しているタービンを停止させる機能や、そのような停止命令に関する情報を中央制御装置２００などに伝える通信機能を有する監視制御装置である。
図１に示すように、プラント監視制御装置３００は、プラント１００を構成する機器１０１ａ、１０１ｂに設置されたセンサ等からの破損等の情報を入力回路９２にて受信し、プラント監視制御装置３００に備えられたＣＰＵ等の演算処理装置９０（コンピュータ）でその情報が処理され、出力回路９３によりプラント１００へ処理情報が送信される。
【００１７】
プラント監視制御装置３００は処理装置として、演算処理装置９０とデータのやり取りする記憶装置９１、演算処理装置９０に外部の信号を入力する入力回路９２、及び演算処理装置９０から外部に信号を出力する出力回路９３、及び演算処理装置９０が外部の中央制御装置２００とデータ通信を行うための通信回路９４を備えている。
【００１８】
演算処理装置９０として、ＡＳＩＣ（Application Specific Integrated Circuit）、ＩＣ（Integrated Circuit）、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field Programmable Gate Array）、各種の論理回路、及び各種の信号処理回路等が備えられてもよい。また、演算処理装置９０として、同じ種類のもの又は異なる種類のものが複数備えられ、各処理が分担して実行されてもよい。記憶装置９１として、演算処理装置９０からデータを読み出し及び書き込みが可能に構成されたＲＡＭ（Random Access Memory）、演算処理装置９０からデータを読み出し可能に構成されたＲＯＭ（Read Only Memory）等が備えられている。入力回路９２には、プラント１００を構成する機器１０１ａ、１０１ｂの各種のセンサやスイッチが接続され、これらセンサやスイッチの出力信号を演算処理装置９０に入力するＡ／Ｄ変換器等を備えている。出力回路９３には、プラント１００を構成する機器１０１ａ、１０１ｂのスイッチング素子等の電気負荷が接続され、これら電気負荷に演算処理装置９０から制御信号を出力する駆動回路等を備えている。
【００１９】
［通信回路と通信制御装置の構成］
通信回路９４には、各種の論理回路、及び各種の信号処理回路等が備えられており、中央制御装置２００等の外部の制御装置へ通信線を介して接続され、各種の通信プロトコルに基づいた通信が行われる。
次に、通信回路９４を制御する通信制御装置の構成について、図を用いて説明する。図２は、通信制御装置９５の構成を示す概略図である。本実施の形態では、通信制御装置９５としてＦＰＧＡを用いた例を示す。ＦＰＧＡ９５には、内部に電源５０を備えた通信制御部５１と、電源５０を制御する電源制御部５３、外部のクロック信号発生器９６から入力されたクロック信号の健全性を検査するためのクロック周波数を検査するクロック信号検査部であるクロック信号検査装置５２とを備え、各構成部のエラー発生時にＬＥＤを点灯するなど外部へアラーム信号を出力するエラーチェック部５４を備えている。
通信回路９４は、プラントの制御を統括する中央制御装置２００との通信を行うため、通信回路９４を制御する通信制御装置９５の通信制御部５１の安定動作は重要である。そのため、電源５０の健全性が損なわれてしまうと通信制御装置９５が正常に作動しなくなる。そのため、電源制御部５３には、電源５０の健全性を監視するための機能を備える。ＦＰＧＡは、自由にプログラム可能であり、また記憶装置９１から読み込んでプログラムを変更、更新することも可能な演算処理装置であるので、各部位の制御を行う通信制御装置９５としては好適である。
【００２０】
図２において、通信制御部５１は通信制御回路１（５１ａ）から通信制御回路４（５１ｄ）までの４チャネル分に対応した例で、それぞれの通信制御回路１〜４は電源５０から電源が供給されて動作し、クロック信号ＣＬＫのタイミングで通信入出力が行われる。また、入出力信号をチェックし、異常があればエラー信号を出力する機能などを持つ。
電源制御部５３は、電源５０のオン、強制オフの命令の送信や、電源５０が正常か監視し、電源５０からのリセット、エラー信号等を受信する。
クロック信号検査装置５２はクロック周波数検査部として、当該検査回路を含む。
クロック信号ＣＬＫは外部から通信制御部５１、クロック信号検査装置５２、電源制御部５３、エラーチェク部５４全てに同じタイミングで入力され、それぞれの部位の動作タイミングの基準となる。このクロック信号の健全性が損なわれた場合、ＦＰＧＡの機能が停止し、通信回路９４、通信制御装置９５全体に影響を及ぼす。そのため、電源５０の健全性監視のためには、まずこのクロック信号ＣＬＫの健全性の担保が重要であり、監視が必要となる。
【００２１】
［クロック信号検査装置の構成］
次に、クロック信号検査装置としての、クロック信号検査装置５２の回路構成について、図を用いて説明する。
図３は、本発明の実施の形態１に係るクロック信号検査装置５２の回路構成を示した図である。図において、Ａ系検査回路１０とＢ系検査回路２０の２つの同一の回路を持ち、外部のクロック信号発生器９６から入力されたクロック信号ＣＬＫから２つの同じ周波数のクロック信号であるＣＬＫ１とＣＬＫと２が生成されて、それぞれの検査回路１０、２０に入力される。図おいては、Ａ系検査回路１０ではクロック信号ＣＬＫ２が、Ｂ系検査回路２０ではクロック信号ＣＬＫ１が検査対象となる。
図４は、図３のクロック信号検査装置５２における回路内部信号のタイミングチャートである。
【００２２】
図３、４において、Ａ系検査回路１０の１ｍｓｅｃカウンタ１１にクロック信号ＣＬＫ１が入力される。１ｍｓｅｃカウンタ１１は、クロック信号ＣＬＫ１が入力されると、一定周期である１ｍｓｅｃ毎にクロック信号ＣＬＫ１をカウントしていき、１ｍｓｅｃ毎にカウント値を比較カウンタ１２のＥＮ端子及びＤフリップフロップ回路１５のＥＮ端子にパルス信号として出力し、再びカウントを繰り返す。Ａ系検査回路１０の比較カウンタ１２にクロック信号ＣＬＫ２が入力され、クロック信号ＣＬＫ２をカウントしていき、１ｍｓｅｃカウンタ１１からのパルス信号がＥＮ端子に入力されると、比較カウンタ１２はカウントを停止し、その時点のカウント値をエラー比較器１４の入力端子Ａに出力する。比較カウンタ１２が出力すると想定されるカウンタ期待値１３がエラー比較器１４の入力端子Ｂに入力され、エラー比較器１４で両者を比較し、誤差があれば、エラー信号がＤフリップフロップ回路１５の入力端子Ｄに入力される。Ｄフリップフロップ回路１５のＥＮ端子に１ｍｓｅｃカウンタ１１からのパルス信号が入力されているとき（Ｈ）、クロック信号ＣＬＫ１のタイミングにより、エラー比較器１４の出力であるエラー信号がＤフリップフロップ回路１５の出力端子Ｑから出力される。このＤフリップフロップ回路１５のＥＮ端子に１ｍｓｅｃカウンタ１１からのパルス信号が一定の周期毎に入力されるため、エラー比較器１４のエラーの信号が出力されている場合、一定の周期毎にＤフリップフロップ回路１５の出力端子Ｑはエラー信号を出力し、クロック信号ＣＬＫ２がクロックエラーを起こしていることがわかる。一方、エラー比較器１４からエラーの信号が出力されていない場合、Ｄフリップフロップ回路１５の出力端子Ｑは信号を出力しない。
【００２３】
同様に、Ｂ系検査回路２０での動作は以下のようになる。
Ｂ系検査回路２０の１ｍｓｅｃカウンタ２１にＣＬＫ２が入力される。１ｍｓｅｃカウンタ２１は、クロック信号ＣＬＫ２が入力されると、一定周期である１ｍｓｅｃ毎にクロック信号ＣＬＫ２をカウントしていき、１ｍｓｅｃ毎にカウント値を比較カウンタ２２のＥＮ端子及びＤフリップフロップ回路２５のＥＮ端子にパルス信号として出力し、再びカウントを繰り返す。Ｂ系検査回路２０の比較カウンタ２２にクロック信号ＣＬＫ１が入力され、クロック信号ＣＬＫ１をカウントしていき、１ｍｓｅｃカウンタ２１からのパルス信号がＥＮ端子に入力されると、比較カウンタ２２はカウントを停止し、その時点のカウント値をエラー比較器２４の入力端子Ａに出力する。比較カウンタ２２が出力すると想定されるカウンタ期待値２３がエラー比較器２４の入力端子Ｂに入力され、エラー比較器２４で両者を比較し、誤差があれば、エラー信号がＤフリップフロップ回路２５の入力端子Ｄに入力される。Ｄフリップフロップ回路２５のＥＮ端子に１ｍｓｅｃカウンタ２１からのパルス信号が入力されているとき（Ｈ）、クロック信号ＣＬＫ２のタイミングにより、エラー比較器２４の出力であるエラー信号がＤフリップフロップ回路２５の出力端子Ｑから出力される。このＤフリップフロップ回路２５のＥＮ端子に１ｍｓｅｃカウンタ２１からのパルス信号が一定周期毎に入力されるため、エラー比較器２４のエラーの信号が出力されている場合、一定周期毎にＤフリップフロップ回路２５の出力端子Ｑはエラー信号を出力し、クロック信号ＣＬＫ１がクロックエラーを起こしていることがわかる。一方、エラー比較器２４からエラーの信号が出力されていない場合、Ｄフリップフロップ回路２５の出力端子Ｑは信号を出力しない。
【００２４】
このように、クロック信号から同じ周波数の２つの信号を生成して、Ａ系検査回路１０とＢ系検査回路２０の二重系で回路を構成してクロック信号を検査することにより、いずれか一方の検査回路に不具合や故障が生じても、他方の検査回路でクロック信号の検査を行うことが可能となる。
【００２５】
［クロック信号検査装置の診断回路の構成］
次に、クロック信号検査装置５２の健全性を診断する回路構成について説明する。
図５は、本発明の実施の形態１に係るクロック信号検査装置で検査装置自身を診断する時の回路構成を説明するための図である。図５では図３における１ｍｓｅｃカウンタ１１、２１の設定を変更し、１ｍｓｅｃとは異なる任意の時間カウントするＸｍｓｅｃカウンタ３１、４１に変更する。この変更は、例えば、記憶装置９１のプログラムを読みだして、設定変更行う等、ＦＰＧＡでは容易に対応できる。
図において、Ａ系診断回路３０のＸｍｓｅｃカウンタ３１にクロック信号ＣＬＫ１が入力される。Ｘｍｓｅｃカウンタ３１は、クロック信号ＣＬＫ１が入力されると、任意の時間Ｘｍｓｅｃ毎にクロック信号ＣＬＫ１をカウントしていき、Ｘｍｓｅｃ毎にカウント値を比較カウンタ３２のＥＮ端子及びＤフリップフロップ回路３５のＥＮ端子にパルス信号として出力し、再びカウントを繰り返す。Ａ系診断回路３０の比較カウンタ４２にクロック信号ＣＬＫ２が入力され、クロック信号ＣＬＫ２をカウントとしていき、Ｘｍｓｅｃカウンタ３１からのパルス信号がＥＮ端子に入力されると、比較カウンタ３２はカウントを停止し、その時点のカウント値をエラー比較器３４の入力端子Ａに出力する。カウンタ期待値３３はＸｍｓｅｃカウンタ３１が１ｍｓｅｃカウンタであるとしたときに比較カウンタ３２が出力すると想定される値をカウンタ期待値としてエラー比較器３４の入力端子Ｂに入力する。エラー比較器３４ではこのカウンタ期待値３３と比較カウンタ３２からの入力値と比較する。この場合、１ｍｓｅｃと、１ｍｓｅｃでない任意の、Ｘｍｓｅｃでカウントされた値が比較されるためエラーと判定される。
【００２６】
同様に、Ｂ系診断回路４０での動作は以下のようになる。
Ｂ系診断回路４０のＸｍｓｅｃカウンタ４１にクロック信号ＣＬＫ２が入力される。Ｘｍｓｅｃカウンタ４１は、クロック信号ＣＬＫ２が入力されると、任意の時間Ｘｍｓｅｃ毎にクロック信号ＣＬＫ２をカウントしていき、Ｘｍｓｅｃ毎にカウント値を比較カウンタ４２のＥＮ端子及びＤフリップフロップ回路４５のＥＮ端子にパルス信号として出力し、再びカウントを繰り返す。Ｂ系診断回路４０の比較カウンタ４２にクロック信号ＣＬＫ１が入力され、クロック信号ＣＬＫ１をカウントとしていき、Ｘｍｓｅｃカウンタ４１からのパルス信号がＥＮ端子に入力されると、比較カウンタ４２はカウントを停止し、その時点のカウント値をエラー比較器４４に出力する。カウンタ期待値４３はＸｍｓｅｃカウンタ４１が１ｍｓｅｃカウンタであるとしたときに比較カウンタ４２が出力すると想定される値をカウンタ期待値としてエラー比較器４４に入力する。エラー比較器４４ではこのカウンタ期待値４３と比較カウンタ４２からの入力値と比較する。この場合、１ｍｓｅｃと、１ｍｓｅｃでない任意の、Ｘｍｓｅｃでカウントされた値が比較されるためエラーと判定される。
【００２７】
ここで、Ａ系診断回路３０及びＢ系診断回路４０において、任意の時間カウントするＸｍｓｅｃカウンタ３１、４１の設定を１ｍｓｅｃカウンタに戻して、先に述べたクロック信号の検査回路としての動作確認を実施する。
【００２８】
［クロック信号の検査手順とクロック信号検査装置の診断手順］
次に、クロック信号の検査手順及びクロック信号検査装置５２の健全性の診断手順について、フローチャートを用いて説明する。
まず、クロック信号の検査手順について、図６を用いて説明する。図６は、本発明の実施の形態１に係るクロック信号検査装置でクロック信号の検査を行う手順を説明するためのフローチャートである。
クロック信号ＣＬＫが、通信制御装置であるＦＰＧＡ９５に入力されると、ＦＰＧＡ９５の各機能部はクロック信号ＣＬＫのタイミングに応じて動作制御される。このクロック信号ＣＬＫがクロック信号検査装置５２に入力されると、２つの同じ周波数のクロック信号であるＣＬＫ１とＣＬＫと２が生成される（ＳＴ０１）。
Ａ系検査回路１０の１ｍｓｅｃカウンタ１１にクロック信号ＣＬＫ１が入力され、１ｍｓｅｃカウンタ１１はカウントを開始し、同時にＡ系検査回路１０の比較カウンタ１２にクロック信号ＣＬＫ２が入力され、比較カウンタ１２はカウントを開始する（ＳＴ０２Ａ）。
【００２９】
１ｍｓｅｃ後、１ｍｓｅｃカウンタ１１のカウントが終了し、１ｍｓｅｃカウンタ１１のカウント値が比較カウンタ１２のＥＮ端子に入力されるとその時点での比較カウンタ１２でのカウント値がエラー比較器１４の入力端子Ａに入力される（ＳＴ０３Ａ）。
エラー比較器１４では、入力端子Ｂに入力された比較カウンタ１２が出力すると想定されるカウンタ期待値１３と比較カウンタ１２から入力されたカウント値を比較する（ＳＴ０４Ａ）。
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは同じ周波数の信号であり、同じ１ｍｓｅｃ計測後のカウント値なので、信号に問題がなければ本来エラー比較器１４では同値のはずである。従って、エラー比較器１４で誤差の有無を判定し（ＳＴ０５Ａ）、誤差がなければ、クロック信号ＣＬＫ２はエラー無し（問題なし）と判定する。ここで、カウント値に０．１％差異があれば誤差と判定される。
エラー比較器１４で同値でなく、誤差があれば、クロック信号ＣＬＫ２はエラーあり（問題あり）と判定し、エラー信号がＤフリップフロップ回路１５の入力端子Ｄに入力される。Ｄフリップフロップ回路１５のＥＮ端子に１ｍｓｅｃカウンタ１１からのパルス信号が入力されているとき（Ｈ）、出力が有効とされ、エラー信号がＤフリップフロップ回路１５の出力端子Ｑから出力される（ＳＴ０６Ａ）。
【００３０】
同様に、ＳＴ０１から右側のＢ系検査回路２０での手順について説明する。
Ｂ系検査回路２０の１ｍｓｅｃカウンタ２１にクロック信号ＣＬＫ２が入力され、１ｍｓｅｃカウンタ２１はカウントを開始し、同時にＢ系検査回路２０の比較カウンタ２２にクロック信号ＣＬＫ１が入力され、比較カウンタ２２はカウントを開始する（ＳＴ０２Ｂ）。
１ｍｓｅｃ後、１ｍｓｅｃカウンタ２１のカウントが終了し、１ｍｓｅｃカウンタ２１のカウント値が比較カウンタ２２のＥＮ端子に入力されるとその時点での比較カウンタ２２でのカウント値がエラー比較器２４の入力端子Ａに入力される（ＳＴ０３Ｂ）。
エラー比較器２４では、入力端子Ｂに入力された比較カウンタ２２が出力すると想定されるカウンタ期待値２３と比較カウンタ２２からの入力されたカウント値を比較する（ＳＴ０４Ｂ）。
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは同じ周波数の信号であり、同じ１ｍｓｅｃ計測後のカウント値なので、信号に問題がなければ本来エラー比較器２４では同値のはずである。従って、エラー比較器１４で誤差の有無を判定し（ＳＴ０５Ｂ）、誤差がなければ、クロック信号ＣＬＫ１はエラー無し（問題なし）と判定する。ここで、カウント値に０．１％差異があれば誤差と判定される。
エラー比較器２４で同値でなく、誤差があれば、ＣＬＫ１はエラーあり（問題あり）と判定し、エラー信号がＤフリップフロップ回路２５の入力端子Ｄに入力される。Ｄフリップフロップ回路２５のＥＮ端子に１ｍｓｅｃカウンタ２１からのパルス信号が入力されているとき（Ｈ）、出力が有効とされ、エラー信号がＤフリップフロップ回路２５の出力端子Ｑから出力される（ＳＴ０６Ｂ）。
【００３１】
Ａ系検査回路１０ではクロック信号ＣＬＫ２がクロックエラーか否か、Ｂ系検査回路２０ではクロック信号ＣＬＫ１がクロックエラーか否か、エラー信号の出力により判定可能となる。
【００３２】
次に、クロック信号検査装置５２が正常に動作しているか健全性の診断手順について、図７Ａ、図７Ｂを用いて説明する。図７Ａは、本発明の実施の形態１に係るクロック信号検査装置で検査装置自身の健全性の診断を行う手順を説明するためのフローチャートである。図７Ｂは、図７Ａ中Ｘ部分（ＳＴ２３〜ＳＴ２６）の詳細を説明するための図である。
Ａ系検査回路１０の１ｍｓｅｃカウンタ１１の設定を変更し、任意の時間カウントするＸｍｓｅｃカウンタ３１とし、図５のＡ系診断回路３０とする。同様に、Ｂ系検査回路２０の１ｍｓｅｃカウンタ２１の設定を変更し、任意の時間カウントするＸｍｓｅｃカウンタ４１とし、図５のＢ系診断回路４０とする（ＳＴ２１）。
クロック信号ＣＬＫがクロック信号検査装置５２に入力されると、２つの同じ周波数のクロック信号であるＣＬＫ１とＣＬＫと２が生成される（ＳＴ２２）。
Ａ系診断回路３０のＸｍｓｅｃカウンタ３１にクロック信号ＣＬＫ２が入力され、Ｘｍｓｅｃカウンタ３１はカウントを開始し、同時にＡ系診断回路３０の比較カウンタ３２にクロック信号ＣＬＫ１が入力され、比較カウンタ３２はカウントを開始する（ＳＴ２３）。
【００３３】
任意の時間（Ｘｍｓｅｃ）後、Ｘｍｓｅｃカウンタ３１のカウントが終了し、Ｘｍｓｅｃカウンタ３１のカウント値が比較カウンタ３２のＥＮ端子に入力されるとその時点での比較カウンタ３２でのカウント値がエラー比較器３４の入力端子Ａに入力される（ＳＴ２４）。
エラー比較器３４では、入力端子Ｂに入力された比較カウンタ３２が出力するカウンタ期待値３３と比較カウンタ３２からの入力されたカウント値を比較する（ＳＴ２５）。ここでカウンタ期待値３３はＸｍｓｅｃカウンタ３１が１ｍｓｅｃカウンタであるとしたときに比較カウンタ３２が出力すると想定される値（期待値）である。
ここで、カウンタ期待値３３はＸｍｓｅｃカウンタ３１が１ｍｓｅｃカウンタであるとしたときに比較カウンタ３２が出力すると想定される値であるから、エラー比較器３４では同じ周波数のクロック信号に対し、１ｍｓｅｃカウンタとＸｍｓｅｃカウンタのカウント値を比較することになる。そのため、エラー信号がＤフリップフロップ回路３５の入力端子Ｄに入力される。Ｄフリップフロップ回路３５のＥＮ端子にＸｍｓｅｃカウンタ３１からのパルス信号が入力されているとき（Ｈ）、出力が有効とされ、エラー信号がＤフリップフロップ回路３５から出力される（ＳＴ２６）。
【００３４】
図３のＢ系検査回路２０を診断する場合も同様である。図７Ｂで示すように、Ａ系診断回路３０は左側のＳＴ２３ＡからＳＴ２６Ａの手順で、Ｂ系診断回路４０は右側のＳＴ２３ＢからＳＴ２６Ｂの手順で行われる。
【００３５】
Ｄフリップフロップ回路３５、４５の出力端子Ｑからエラー信号が出力されていることを確認し、Ｘｍｓｅｃカウンタ３１、４１の設定を１ｍｓｅｃカウンタ１１、２１に戻し、Ａ系診断回路３０をＡ系検査回路１０に、Ｂ系診断回路４０をＢ系検査回路２０とする（ＳＴ２７）。
【００３６】
ＳＴ０２からＳＴ０５は、図６のフローチャートを用いたクロック信号の検査手順ＳＴ０２Ａ、ＳＴ０２ＢからＳＴ０５Ａ，ＳＴ０５Ｂと同様にクロック信号検査を行う。
図７Ｂ中ＳＴ０５で、１ｍｓｅｃカウンタを用いたクロック信号について確認し、エラー無しとされれば、クロック信号検査回路の正常動作を確認できたことになる（ＳＴ２８）。
一方、ＳＴ０５で、１ｍｓｅｃカウンタを用いたクロック信号について確認し、エラーありとなれば、その検査回路は、再確認要等の判定となる（ＳＴ２９）。
Ａ系検査回路１０、Ｂ系検査回路２０ともに、ＳＴ２９に進んだ場合は、クロック信号を停止させる。
【００３７】
なお、上記実施の形態では、Ａ系検査回路１０及びＢ系検査回路２０の両方を診断するように説明したが、診断手順は片方ずつ行えばよい。
たとえば、Ａ系検査回路１０のクロック信号検査中にＢ系検査回路２０の１ｍｓｅｃカウンタ２１をＸｍｓｅｃカウンタ４１に設定変更して、Ｂ系検査回路２０を診断する。あるいはＢ系検査回路２０のクロック信号検査中にＡ系検査回路１０の１ｍｓｅｃカウンタ１１をＸｍｓｅｃカウンタ３１に設定変更して、Ａ系検査回路１０を診断する。
このように、クロック信号を停止させることなくオンラインで、一方の検査回路ではクロック信号の検査を、他方の検査回路では検査回路自身の診断を行うことができる。
【００３８】
また、上記実施の形態では、検査回路に１ｍｓｅｃカウンタを、検査回路の診断回路にＸｍｓｅｃカウンタを用いた例を示したが、１ｍｓｅｃカウンタはＸｍｓｅｃカウンタとは別の任意の時間カウントするカウンタであってもよい。
【００３９】
従来のクロック信号検査装置では、検査装置がエラーと判定されれば、クロック信号が停止し、クロック信号により動作する制御機器や演算処理装置は停止していたが、本発明の実施の形態においては、クロック信号検査装置として、二系統の検査回路を有し、それぞれの検査回路を別々に、クロック信号を停止させることなく診断することができる。また、診断結果も個々に判定することができ、いずれかが正常動作していれば、不用意にクロック信号を停止させなくてもよくなる。それにより、プラント監視制御装置等の制御装置において、演算処理装置、通信制御装置等を停止せずにクロック信号の健全性及びクロック信号の周波数検査装置の健全性を確認できることになり、安全性や高信頼性に寄与する。
【００４０】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４１】
１０  Ａ系検査回路、    １１、２１  １ｍｓｅｃカウンタ、
１２、２２、３２、４２  比較カウンタ、
１３、２３、３３、４３  カウンタ期待値、
１４、２４、３４、４４  エラー比較器、
１５、２５、３５、４５  Ｄフリップフロップ回路、
２０  Ｂ系検査回路、  ３１、４１  Ｘｍｓｅｃカウンタ、
３０  Ａ系診断回路、  ４０  Ｂ系診断回路、
５０  電源、  ５１  通信制御部、
５１ａ、５１ｂ、５１ｃ、５１ｄ  通信制御回路、
５２  クロック信号検査装置、  ５３  電源制御部、
５４  エラーチェック部、
９０  演算処理装置、  ９１  記憶装置、  ９２  入力回路、  ９３  出力回路、
９４  通信回路、  ９５  通信制御装置、  ９６  クロック信号発生器、
１００  プラント、  １０１ａ、１０１ｂ  機器、
２００  中央制御装置、  ３００  プラント監視制御装置、
ＣＬＫ、ＣＬＫ１、ＣＬＫ２  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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