(57)【要約】 【課題】ＳＲＡＭとＲＯＭを兼ね面積の小さな半導体装置を提供する。【解決手段】半導体装置は逆極性のデータを保持可能な第１、第２ノードを有するラッチ回路を備える。第１トランジスタは第１ノードと第１ビット線との間にありゲート電極がワード線に接続される。第２トランジスタは第２ノードと第２ビット線との間にありゲートがワード線に接続される。電源線はラッチ回路に電気的に接続される。第３トランジスタは第１ノードと基準電圧源との間にある。第４トランジスタは第２ノードと基準電圧源との間にありゲートが基準電圧源に電気的に接続される。信号線が第３トランジスタのゲートに電気的に接続される。第１モードでは電源線はラッチ回路に第１電圧を供給し信号線は第３トランジスタを非導通状態とし、第２モードでは電源線はラッチ回路へ第２電圧を供給し信号線は第３トランジスタを導通状態とし第１ノードを基準電圧源に接続する。【選択図】図２
2019185834.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆極性のデータを保持可能な第１および第２ノードを有するラッチ回路と、
前記第１ノードと第１ビット線との間に電気的に接続され、ゲート電極がワード線に電気的に接続された第１トランジスタと、
前記第２ノードと第２ビット線との間に電気的に接続され、ゲート電極が前記ワード線に電気的に接続された第２トランジスタと、
前記ラッチ回路に電気的に接続された電源線と、
前記第１ノードと基準電圧源との間に電気的に接続された第３トランジスタと、
前記第２ノードと前記基準電圧源との間に接続され、ゲート電極が前記基準電圧源に電気的に接続された第４トランジスタと、
前記第３トランジスタのゲート電極に電気的に接続された信号線とを備え、
第１モードにおいて、前記電源線は前記ラッチ回路に第１電圧を供給し、前記信号線は前記第３トランジスタを非導通状態とし、
第２モードにおいて、前記電源線は前記ラッチ回路へ第２電圧を供給し、前記信号線は前記第３トランジスタを導通状態とし、前記第１ノードを前記基準電圧源に電気的に接続する、半導体装置。
【請求項２】
前記第１モードにおいて、前記ラッチ回路は前記第１および第２ノードにデータを保持し、
前記第２モードにおいて、前記第３トランジスタは、前記第１ノードを前記基準電圧源に電気的に接続し、前記第４トランジスタは、前記第２ノードを前記基準電圧源から電気的に切断している、請求項１に記載の半導体装置。
【請求項３】
前記第１モードは、前記ラッチ回路をＳＲＡＭ（Static Random Access Memory）として機能させるモードであり、
前記第２モードは、前記ラッチ回路、前記第３および第４トランジスタをＲＯＭ（Read-Only Memory）として機能させるモードである、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電源線は、前記ワード線とほぼ平行に延伸している、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記信号線は、前記ワード線とほぼ平行に延伸している、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記ラッチ回路および前記第１〜第４トランジスタを１つのユニットとすると、
複数の前記ユニットは、前記ワード線と前記第１および第２ビット線とに対応して設けられており、
前記複数のユニットは、前記ワード線に共通に接続され、
前記電源線は、前記複数のユニットの前記ラッチ回路に共通に接続されており、
前記信号線は、前記複数のユニットの前記第３および第４トランジスタのいずれかの一方のゲート電極に選択的に接続されている、請求項１から請求項５のいずれか一項に記載半導体装置。
【請求項７】
前記第３トランジスタが前記信号線に接続された前記ユニットは、第２モードにおいて第１論理のデータを出力し、
前記第４トランジスタが前記信号線に接続された前記ユニットは、第２モードにおいて前記第１論理とは逆論理の第２論理のデータを出力する、請求項６に記載半導体装置。
【請求項８】
互いに逆極性のデータを保持可能な第１および第２ノードを有するラッチ回路と、
前記ラッチ回路に電気的に接続された電源線と、
前記第１および第２ノードと基準電圧源との間に電気的に接続されたＲＯＭ回路と、
前記ＲＯＭ回路に電気的に接続された信号線とを備え、
第１モードにおいて、前記電源線が前記ラッチ回路に第１電圧を供給することによって前記ラッチ回路はデータを保持し、前記信号線が前記ＲＯＭ回路に第３電圧を供給することによって前記ＲＯＭ回路は第１および前記第２ノードを前記基準電圧源から電気的に切断し、
第２モードにおいて、前記電源線が前記ラッチ回路に第２電圧を供給することによって前記ラッチ回路はデータを保持せず、前記信号線が前記ＲＯＭ回路に第４電圧を供給することによって前記ＲＯＭ回路は前記第１または第２ノードのいずれか一方を前記基準電圧源に電気的に接続する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ（Static Random Access Memory）は、アクセス速度において速いものの、揮発性であり電源を遮断するとデータを保持できないという特性を有する。また、ＳＲＡＭは、データ保持のために電力供給を維持すると、消費電力が大きくなる。一方、ＳＲＡＭにＲＯＭ（Read-Only Memory）を付加すると、レイアウト面積が大きくなり、全体のチップサイズが大きくなってしまう問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７２７２８１４公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭとＲＯＭの機能を兼ね備え、レイアウト面積の小さな半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、互いに逆極性のデータを保持可能な第１および第２ノードを有するラッチ回路を備える。第１トランジスタは、第１ノードと第１ビット線との間に電気的に接続され、ゲート電極がワード線に電気的に接続されている。第２トランジスタは、第２ノードと第２ビット線との間に電気的に接続され、ゲート電極がワード線に電気的に接続されている。電源線は、ラッチ回路に電気的に接続されている。第３トランジスタは、第１ノードと基準電圧源との間に電気的に接続されている。第４トランジスタは、第２ノードと基準電圧源との間に電気的に接続され、ゲート電極が基準電圧源に電気的に接続されている。信号線は、第３トランジスタのゲート電極に電気的に接続されている。第１モードにおいて、電源線はラッチ回路に第１電圧を供給し、信号線は第３トランジスタを非導通状態とする。第２モードにおいて、電源線はラッチ回路へ第２電圧を供給し、信号線は第３トランジスタを導通状態とし、第１ノードを基準電圧源に電気的に接続する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態による半導体メモリ装置の構成例を示す回路図。
【図２】メモリユニットの内部構成の一例を示す回路図。
【図３】本実施形態によるメモリユニットのデータ読出し動作の一例を示すフロー図。
【図４】メモリユニットの概略的なレイアウトの一例を示す平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。尚、以下、「接続」とは、直接に接続されていることだけでなく、電気的に接続されていることも含む。
【０００８】
図１は、本実施形態による半導体メモリ装置１の構成例を示す回路図である。半導体メモリ装置１は、例えば、ＳＲＡＭ（Static Random Access Memory）にＲＯＭ（Read-Only Memory）の機能を付加した半導体メモリ装置である。半導体メモリ装置１は、１つの半導体チップで構成され、また、ＮＡＮＤ型フラッシュメモリ等の他の半導体装置と組み合わせて１つの半導体チップとしてもよい。
【０００９】
半導体メモリ装置１は、複数のメモリユニットＭＵ００〜ＭＵ２２と、複数のビット線ＢＬ＿Ａ０〜ＢＬ＿Ａ２、ＢＬ＿Ｂ０〜ＢＬ＿Ｂ２、ＸＢＬ＿Ａ０〜ＸＢＬ＿Ａ２、ＸＢＬ＿Ｂ０〜ＸＢＬ＿Ｂ２と、複数のワード線ＷＬ＿Ａ０〜ＷＬ＿Ａ２、ＷＬ＿Ｂ０〜ＷＬ＿Ｂ２と、電源線ＰＬ０〜ＰＬ２と、リセット線ＲＳＴ０〜ＲＳＴ２と、プリチャージトランジスタＴｐｒｃ＿Ａ０〜Ｔｐｒｃ＿Ａ２、Ｔｐｒｃ＿Ｂ０〜Ｔｐｒｃ＿Ｂ２、Ｔｘｐｒｃ＿Ａ０〜Ｔｘｐｒｃ＿Ａ２、Ｔｘｐｒｃ＿Ｂ０〜Ｔｘｐｒｃ＿Ｂ２を有する。
【００１０】
１つのメモリユニットＭＵｉｊ（ｉ、ｊは０以上の整数）は、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉ、電源線ＰＬｉ、リセット線ＲＳＴ１ｉ、ＲＳＴ０ｉ、ビット線ＢＬ＿Ａｊ、ＢＬ＿Ｂｊ、ＸＢＬ＿Ａｊ、ＸＢＬ＿Ｂｊ、プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ｂｊに対応して設けられている。メモリユニットＭＵｉｊは、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉとビット線ＢＬ＿Ａｊ、ＢＬ＿Ｂｊ、ＸＢＬ＿Ａｊ、ＸＢＬ＿Ｂｊとに対応して設けられており、それらの交点に配置されている。メモリユニットＭＵｉｊは、後述するようにＲＯＭ機能を有するＳＲＡＭであり、それぞれ１ビットデータを格納することができるように構成されている。
【００１１】
尚、図１ではｉおよびＪは０〜３である。しかし、ｉおよびＪは４以上の数値であってもよい。ｉおよびｊが０〜３の場合、メモリユニットＭＵの数は９となる。しかし、メモリユニットＭＵの数は、８以下であってもよく、あるいは、１０以上であってもよい。
【００１２】
本実施形態において、１つのメモリユニットＭＵｉｊに接続されるワード線の数は２本である。しかし、１つのメモリユニットＭＵに接続されるワード線の数は１本であってもよく、３本以上であってもよい。
【００１３】
１つのメモリユニットＭＵｉｊに接続されるワード線は、（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）および（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）の２つのペアである。ビット線ＢＬ＿ＡｊとＸＢＬ＿Ａｊとは、互いに逆論理の信号を伝達し、ビット線ＢＬ＿ＢｊとＸＢＬ＿Ｂｊとは、互いに逆論理の信号を伝達する。ビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）は、ワード線ＷＬ＿Ａｉに対応している。従って、ワード線ＷＬ＿Ａｉを選択する場合には、ビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）にデータが伝達され、データの読出しまたは書込みがメモリユニットＭＵｉｊに実行される。一方、ビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）は、ワード線ＷＬ＿Ｂｉに対応している。従って、ワード線ＷＬ＿Ｂｉを選択する場合には、ビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）にデータが伝達され、データの読出しまたは書込みがメモリユニットＭＵｉｊに実行される。
【００１４】
プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ｂｊは、ビット線ＢＬ＿Ａｊ、ＢＬ＿Ｂｊ、ＸＢＬ＿Ａｊ、ＸＢＬ＿Ｂｊと電源Ｖｄｄとの間に接続されており、それぞれに対応するビット線をプリチャージするために導通状態となる。例えば、ビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）を介してデータを読み出す場合、プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ａｊが導通状態となり、電源Ｖｄｄで予めビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）をプリチャージする。プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ａｊを非導通状態とした後に、ワード線ＷＬ＿Ａｉを選択的に立ち上げることで、ビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）に電圧差が生じる。図示しないセンスアンプがビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）の電圧差を検出することによって、メモリユニットＭＵｉｊに保持されているデータの論理を検出することができる。また、ビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）を介してデータを読み出す場合、プリチャージトランジスタＴｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ｂｊが導通状態となり、電源Ｖｄｄで予めビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）をプリチャージする。プリチャージトランジスタＴｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ｂｊを非導通状態とした後に、ワード線ＷＬ＿Ｂｉを選択的に立ち上げることで、ビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）に電圧差が生じる。センスアンプがビット線ペア（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）の電圧差を検出することによって、メモリユニットＭＵｉｊに保持されているデータの論理を検出することができる。
【００１５】
プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ｂｊは、例えば、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）で構成されている。従って、プリチャージ信号ＰＲＣＨ＿Ａｊ、ＰＲＣＨ＿Ｂｊが低レベル電圧に立ち下がっているときに、プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｐｒｃ＿Ｂｊ、Ｔｘｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ｂｊは導通状態となる。
【００１６】
このように、メモリユニットＭＵｉｊに保持されているデータは、ワード線ＷＬ＿ＡｉまたはＷＬ＿Ｂｉのいずれかを選択的に立ち上げることによって、予めプリチャージされたビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）または（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）に生じる電圧差を検出することによって読み出される。
【００１７】
次に、メモリユニットＭＵｉｊの内部構成について説明する。
【００１８】
図２は、メモリユニットＭＵｉｊの内部構成の一例を示す回路図である。メモリユニットＭＵｉｊは、それぞれ同一構成を有するので、その１つの構成を説明する。
【００１９】
メモリユニットＭＵｉｊは、ラッチ回路ＬＣと、ＲＯＭ回路ＲＣと、トランジスタＴｎ１〜Ｔｎ４とを備えている。ラッチ回路ＬＣは、インバータ回路ＩＮＶ１、ＩＮＶ２を含む。インバータ回路ＩＮＶ１、ＩＮＶ２は、一方の入力が他方の入力に接続され、他方の入力が一方の入力に接続された構成を有する。第１ノードは、インバータ回路ＩＮＶ１の入力とインバータ回路ＩＮＶ２の出力との間を電気的に接続する。第２ノードは、インバータ回路ＩＮＶ１の出力とインバータ回路ＩＮＶ２の入力との間を電気的に接続する。電源線ＰＬｉは、インバータ回路ＩＮＶ１、ＩＮＶ２のそれぞれ電力を供給可能なようにラッチ回路ＬＣに接続されている。電源線ＰＬｉが高レベル電圧（第1電圧）に立ち上がることによって、ラッチ回路ＬＣは、第１および第２ノードＮ１、Ｎ２に互いに逆極性のデータを保持することができる。即ち、第１ノードＮ１が論理ハイとなっている場合、第２ノードＮ２は論理ロウとなり、第１ノードＮ１が論理ロウとなっている場合、第２ノードＮ２は論理ハイとなる。
【００２０】
一方、電源線ＰＬｉが高レベル電圧よりも低い低レベル電圧（第２電圧）に立ち下がっている場合、第１および第２ノードＮ１、Ｎ２の電位は不定となり、ラッチ回路ＬＣはデータを保持していない状態となる。このように、ラッチ回路ＬＣは、電源線ＰＬｉが高レベル電圧に立ち上がっている限りにおいてＳＲＡＭとして機能し、揮発性ではあるがデータを保持することができる。
【００２１】
第１トランジスタとしてのトランジスタＴｎ１は、第１ノードＮ１と第１ビット線としてのビット線ＢＬ＿Ａｊとの間に接続され、そのゲート電極は第１ワード線としてのワード線ＷＬ＿Ａｉに接続されている。第２トランジスタとしてのトランジスタＴｎ２は、第２ノードＮ２と第２ビット線としてのビット線ＸＢＬ＿Ａｊとの間に接続され、そのゲート電極はトランジスタＴｎ１のゲート電極と同様にワード線ＷＬ＿Ａｉに接続されている。トランジスタＴｎ１、Ｔｎ２は、例えば、Ｎ型ＭＯＳＦＥＴで構成されている。従って、ワード線ＷＬ＿Ａｉが選択的に立ち上がると、トランジスタＴｎ１、Ｔｎ２が導通状態となり、第１および第２ノードＮ１、Ｎ２がそれぞれビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊに接続される。これにより、第１および第２ノードＮ１、Ｎ２に保持されているデータまたはＲＯＭ回路ＲＣからのデータがビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊに読み出される。
【００２２】
トランジスタＴｎ３は、第１ノードＮ１とビット線ＢＬ＿Ｂｊとの間に接続され、そのゲート電極はワード線ＷＬ＿Ｂｉに接続されている。トランジスタＴｎ４は、第２ノードＮ２とビット線ＸＢＬ＿Ｂｊとの間に接続され、そのゲート電極はトランジスタＴｎ３のゲート電極と同様にワード線ＷＬ＿Ｂｉに接続されている。トランジスタＴｎ３、Ｔｎ４も、例えば、Ｎ型ＭＯＳＦＥＴで構成されている。従って、ワード線ＷＬ＿Ｂｉが選択的に立ち上がると、トランジスタＴｎ３、Ｔｎ４が導通状態となり、第１および第２ノードＮ１、Ｎ２がそれぞれビット線ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊに接続される。これにより、第１および第２ノードＮ１、Ｎ２に保持されているデータまたはＲＯＭ回路ＲＣからのデータがビット線ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊに読み出される。尚、本実施形態によるメモリユニットＭＵｉｊは、ノードＮ１、Ｎ２から互いに逆論理のデータを出力する２ポートのＳＲＡＭまたはＲＯＭである。
【００２３】
ＲＯＭ回路ＲＣは、トランジスタＴｎ５、Ｔｎ６を備える。第３トランジスタとしてのトランジスタＴｎ５は、第１ノードＮ１とグランド（基準電圧源）ＧＮＤとの間に接続されており、そのゲート電極は、信号線としてのリセット線ＲＳＴ１ｉに接続されている。尚、基準電圧源は、グランドＧＮＤまたは低レベル電圧源Ｖｓｓのいずれであってもよく、接地電圧または低レベル電圧を与える。以下、基準電圧源としてグランドＧＮＤまたは基準電圧源Ｖｓｓが用いられる。第４トランジスタとしてのトランジスタＴＮ６は、第２ノードＮ２とグランドＧＮＤとの間に接続されており、そのゲート電極はリセット線ＲＳＴ０ｉに接続されている。リセット線ＲＳＴ０ｉは、グランドＧＮＤまたは基準電圧源Ｖｓｓに維持されている信号線である。トランジスタＴｎ５、Ｔｎ６は、例えば、Ｎ型ＭＯＳＦＥＴで構成されている。従って、電源線ＰＬｉが立ち下がってラッチ回路ＬＣがＳＲＡＭとして機能していないときにリセット線ＲＳＴ１ｉが高レベル電圧（第４電圧）に立ち上がると、ＲＯＭ回路ＲＣが機能する。即ち、リセット線ＲＳＴ１ｉが立ち上がることによって、トランジスタＴｎ５が導通状態となり、トランジスタＴｎ５は、第１ノードＮ１をグランドＧＮＤに電気的に接続する。第１ノードＮ１は接地され、第１ノードＮ１にプリチャージされた電荷がグランドＧＮＤへ抜ける。一方、トランジスタＴｎ６のゲート電極はリセット線ＲＳＴ０ｉを介して接地されているので、トランジスタＴｎ６は、リセット線ＲＳＴ１ｉの電圧に関わらず非導通状態となっている。従って、第２ノードＮ２は、浮遊状態となっており、第２ノードＮ２にプリチャージされた電荷はあまり抜けない。この場合、第１ノードＮ１の電位は第２ノードＮ２の電位よりも速く低下していき、第１ノードＮ１と第２ノードＮ２との間で電位差が生じる。センスアンプＳＡが、ビット線ペア（ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ）または（ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ）を介して第１ノードＮ１と第２ノードＮ２との間の電位差を増幅し検出する。これにより、ＲＯＭ回路ＲＣのデータが第１および第２ノードＮ１、Ｎ２を介して検出される。
【００２４】
電源線ＰＬｉが立ち上がってラッチ回路ＬＣがＳＲＡＭとして機能しているときには、リセット線ＲＳＴ１ｉは、低レベル電圧（第３電圧）に立ち下がっている。従って、ＲＯＭ回路ＲＣは、第１および第２ノードＮ１、Ｎ２をグランドＧＮＤから電気的に切断する。即ち、リセット線ＲＳＴ１ｉが低レベル電圧に立ち下がっている場合には、ＲＯＭ回路ＲＣは機能しない。
【００２５】
ここで、ＲＯＭ回路ＲＣは、トランジスタＴｎ５、Ｔｎ６のゲート電極の接続状態を選択的に変更することによってＲＯＭに格納するデータの論理を変更することができる。例えば、図２のＲＯＭ回路ＲＣでは、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ１ｉに接続されており、トランジスタＴｎ６のゲート電極はリセット線ＲＳＴ０ｉに接続されている。この場合、データ読出し時にワード線ＷＬ＿ＡｉまたはＷＬ＿Ｂｉを選択的に立ち上げると、第１ノードＮ１の電位は第２ノードＮ２の電位に対して低下していく。これにより、第１論理のデータが検出され得る。
【００２６】
一方、トランジスタＴｎ６のゲート電極がリセット線ＲＳＴ１ｉに接続されており、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ０ｉに接続されている場合、リセット線ＲＳＴ１ｉが立ち上がったときに、トランジスタＴｎ６が導通状態となり、第２ノードＮ２にプリチャージされた電荷がグランドＧＮＤへ抜ける。一方、トランジスタＴｎ５は、リセット線ＲＳＴ１ｉの電圧に関わらず非導通状態となっており、第１ノードＮ１では、プリチャージされた電荷があまり抜けない。この場合、第２ノードＮ２の電位は第１ノードＮ１の電位よりも速く低下していく。これにより、第１論理とは逆論理の第２論理のデータが検出される。
【００２７】
ＲＯＭ回路ＲＣに格納するデータの論理は、半導体メモリ装置１の製造時に設定され、物理的な構造で決定される。従って、ＲＯＭ回路ＲＣのデータは、半導体メモリ装置１の製造後、変更され得ない。従って、メモリユニットＭＵｉｊをＲＯＭモードで動作させる場合、メモリユニットＭＵｉｊは、ＲＯＭ回路ＲＣから予め決まった書き換え不可能な所定論理のデータを出力する。メモリユニットＭＵｉｊをＳＲＡＭモードで動作させる場合、メモリユニットＭＵｉｊは、ＲＯＭ回路ＲＣのデータに関わらず、ラッチ回路ＬＣに書き込まれた書き換え可能な揮発性データを出力する。
【００２８】
このように、本実施形態によるメモリユニットＭＵｉｊは、電源線ＰＬｉが立ち上がっているときにはＳＲＡＭとして機能し、電源線ＰＬｉが立ち下がっているときには、リセット線ＲＳＴ１ｉの立ち上げによってＲＯＭ回路ＲＣを起動してＲＯＭとして機能することができる。尚、リセット線ＲＳＴ０ｉに接続されるトランジスタＴｒ５またはＴｒ６のゲート電極は、グランドＧＮＤまたは基準電圧源Ｖｓｓに直接接続されていてもよい。
【００２９】
本実施形態によるメモリユニットＭＵｉｊは、ＳＲＡＭ回路とＲＯＭ回路とを単純に組み合わせたものではなく、ビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊ、ＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊ、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉ、トランジスタＴｎ１〜Ｔｎ４、および、ノードＮ１、Ｎ２がラッチ回路ＬＣとＲＯＭ回路ＲＣとで共有されており、可及的に小さいサイズで構成されている。即ち。本実施形態によるメモリユニットＭＵｉｊは、ＳＲＡＭとＲＯＭの機能を兼ね備えつつ、レイアウト面積が非常に小さい。メモリユニットＭＵｉｊは、ｉおよびｊの数だけ多数設けられている。従って、各メモリユニットＭＵｉｊのレイアウト面積を小さくすることによって、半導体メモリ装置１全体の面積が非常に小さくなり得る。
【００３０】
次に、本実施形態による半導体メモリ装置１の動作について説明する。
【００３１】
図３は、本実施形態によるメモリユニットＭＵｉｊのデータ読出し動作の一例を示すフロー図である。図３では、最初にＳＲＡＭモードにおける各配線の電圧を示し、次に、ＲＯＭモードにおける各配線の電圧を示している。尚、メモリユニットＭＵｉｊは、それぞれ同様に動作可能であるので、その１つの動作を説明する。また、図３では、ワード線ＷＬ＿Ａｉを選択している場合を示しているので、ワード線ＷＬ＿Ａｉに対応するプリチャージ信号ＰＲＣＨ＿Ａｊ、ビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの電圧を示している。しかし、勿論、ワード線ＷＬ＿Ｂｉを選択してもよい。ワード線ＷＬ＿Ｂｉを選択する場合には、ワード線ＷＬ＿Ｂｉに対応するプリチャージ信号ＰＲＣＨ＿Ｂｊ、ビット線ペアＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊの電圧が図３に示されるように動作する。
【００３２】
（ＳＲＡＭモード）
まず、ｔ０〜ｔ１において、メモリユニットＭＵｉｊは、第１モードとしてのＳＲＡＭモードのスタンバイ状態となっている。ＳＲＡＭモードのスタンバイ状態では、電源線ＰＬｉが立ち上がっており、ラッチ回路ＬＣは、ノードＮ１、Ｎ２に互いに逆論理の信号（１ビットデータ）を格納し、ＳＲＡＭとして動作可能な状態となっている。
【００３３】
ＳＲＡＭモードでは、リセット線ＲＳＴ１ｉは、低レベル電圧に立ち下がっており、リセット線ＲＳＴ１ｉはトランジスタＴｎ５（またはＴｎ６）を非導通状態としている。従って、ＳＲＡＭモードにおいて、ＲＯＭ回路ＲＣは機能していない。
【００３４】
また、スタンバイ状態では、ワード線ＷＬ＿ＡｉおよびＷＬ＿Ｂｉは低レベル電圧に立ち下がっており、いずれも非選択状態である。また、スタンバイ状態では、プリチャージ信号ＰＲＣＨ＿Ａｊが低レベル電圧に立ち下がっており、プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ａｊが導通状態となっている。これにより、スタンバイ状態では、ビット線ペアＢＬ＿ＡｊおよびＸＢＬ＿Ａｊが電源Ｖｄｄの電圧にプリチャージされている。
【００３５】
尚、スタンバイ状態において、プリチャージ信号ＰＲＣＨ＿Ｂｊを高レベル電圧に維持し、ビット線ペアＢＬ＿ＢｊおよびＸＢＬ＿Ｂｊをプリチャージせずに浮遊状態にしてもよい。これにより、スタンバイ状態における消費電力を低減させることができる。この場合、ｔ１においてワード線ＷＬ＿Ａｉを立ち上げる前に、一旦、プリチャージ信号ＰＲＣＨ＿Ｂｊを低レベル電圧に立ち下げてビット線ペアＢＬ＿Ｂｊ、ＸＢＬ＿Ｂｊをプリチャージする必要がある。
【００３６】
ｔ１〜ｔ３において、プリチャージ信号ＰＲＣＨ＿Ａｊを高レベル電圧に立ち上げてビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊのプリチャージを終了するのと同時あるいはその直後に、ワード線ＷＬ＿Ａｉを高レベル電圧に立ち上げる。これにより、トランジスタＴｎ１、Ｔｎ２がそれぞれのＮ１、Ｎ２の電圧をビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊへ伝達する。このとき、ノードＮ１、Ｎ２に保持されている逆論理の信号に応じて、ビット線ペアＢＬ＿ＡｊとＸＢＬ＿Ａｊとの間に電圧差が生じる。
【００３７】
例えば、第２ノードＮ２に高レベル電圧が保持され、第１ノードＮ１に低レベル電圧が保持されている場合、ビット線ＸＢＬ＿Ａｊは高レベル電圧に維持されたまま、ビット線ＢＬ＿Ａｊの電圧は次第に低下していく。ｔ２において、ワード線ＷＬ＿Ａｉを立ち下げるのと同時またはその直後に、センスアンプＳＡがビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの電圧差を検出する。これにより、ラッチ回路ＬＣに保持されていたデータの論理（例えば、第１論理）が検出される。
【００３８】
逆に、第１ノードＮ１に高レベル電圧が保持され、第２ノードＮ２に低レベル電圧が保持されている場合、ビット線ＢＬ＿Ａｊは高レベル電圧に維持されたまま、ビット線ＸＢＬ＿Ａｊの電圧は次第に低下していく。ｔ２において、ワード線ＷＬ＿Ａｉを立ち下げるのと同時またはその直後に、センスアンプＳＡがビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの電圧差を検出する。これにより、ラッチ回路ＬＣに保持されていたデータの論理（例えば、第２論理）が検出される。
【００３９】
ｔ３〜ｔ４において、プリチャージ信号ＰＲＣＨ＿Ａｊを低レベル電圧へ立ち下げることによって、ＳＲＡＭのスタンバイモードに入る。その後、ＳＲＡＭモードが繰り返されてもよいし、ＲＯＭモードへ移行してもよい。
【００４０】
（ＲＯＭモード）
ｔ４〜ｔ５において、メモリユニットＭＵｉｊは、ＲＯＭモードのスタンバイ状態となっている。ＳＲＡＭモードでは、電源線ＰＬｉが立ち下がっており、電源線ＰＬｉはラッチ回路ＬＣへの電源供給を停止している。従って、ラッチ回路ＬＣはＳＲＡＭとして機能しない。ＲＯＭモードでは、電源線ＰＬｉおよびリセット線ＲＳＴ１ｉが立ち下がっているので、消費電力は小さいが、ノードＮ１、Ｎ２の信号状態は不定である。
【００４１】
スタンバイ状態では、ワード線ＷＬ＿ＡｉおよびＷＬ＿Ｂｉは低レベル電圧に立ち下がっており、いずれも非選択状態である。また、スタンバイ状態では、プリチャージ信号ＰＲＣＨ＿Ａｊが高レベル電圧に立ち上がっており、プリチャージトランジスタＴｐｒｃ＿Ａｊ、Ｔｘｐｒｃ＿Ａｊが非導通状態となっている。これにより、スタンバイ状態では、ビット線ペアＢＬ＿ＡｊおよびＸＢＬ＿Ａｊは浮遊状態となっている。これにより、スタンバイ状態における消費電力をさらに低減させることができる。
【００４２】
ｔ５〜ｔ６において、プリチャージ信号ＰＲＣＨ＿Ａｊを低レベル電圧に立ち下げて、ビット線ペアＢＬ＿ＡｊおよびＸＢＬ＿Ａｊを電源Ｖｄｄの電圧にプリチャージしている。
【００４３】
ｔ６〜ｔ７において、プリチャージ信号ＰＲＣＨ＿Ａｊを高レベル電圧に立ち上げてビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊのプリチャージを終了するのと同時あるいはその直後に、ワード線ＷＬ＿Ａｉおよびリセット線ＲＳＴ１ｉを高レベル電圧に立ち上げる。リセット線ＲＳＴ１ｉを立ち上げることによって、リセット線ＲＳＴ１ｉに接続されたトランジスタＴｎ５（またはＴｎ６）が導通状態となりノードＮ１（またはＮ２）をグランドＧＮＤに接続する。トランジスタＴｎ６（またはＴｎ５）、は非導通状態のままであり、ノードＮ２（またはＮ１）をグランドＧＮＤから電気的に切断している。さらに、ワード線ＷＬ＿Ａｉを立ち上げることによって、ノードＮ１、Ｎ２の電圧差に応じて、ビット線ペアＢＬ＿ＡｊとＸＢＬ＿Ａｊとの間に電圧差が生じる。
【００４４】
例えば、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ１ｉに接続されており、トランジスタＴｎ６のゲート電極がリセット線ＲＳＴ０ｉに接続されている場合（図２の実線参照）、トランジスタＴｎ５が第１ノードＮ１を接地する。トランジスタＴｎ６は、非導通状態のままであり、第２ノードＮ２をグランドＧＮＤから電気的に切断し、第２ノードＮ２を浮遊状態のままとする。この場合、ビット線ＸＢＬ＿Ａｊは高レベル電圧に維持されたまま、ビット線ＢＬ＿Ａｊの電圧は次第に低下していく。従って、ｔ７において、ワード線ＷＬ＿Ａｉを立ち下げるのと同時またはその直後に、センスアンプＳＡがビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの電圧差を検出する。これにより、ＲＯＭ回路ＲＣに保持されているデータの論理（例えば、第１論理）が検出される。
【００４５】
逆に、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ０ｉに接続されており、トランジスタＴｎ６のゲート電極がリセット線ＲＳＴ１ｉに接続されている場合（図２の破線参照）、トランジスタＴｎ６が導通状態となり第２ノードＮ２を接地する。トランジスタＴｎ５は、非導通状態のままであり、第１ノードＮ１をグランドＧＮＤから電気的に切断し、第１ノードＮ１を浮遊状態のままとする。この場合、ビット線ＢＬ＿Ａｊは高レベル電圧に維持されたまま、ビット線ＸＢＬ＿Ａｊの電圧が次第に低下していく。従って、ｔ７において、ワード線ＷＬ＿Ａｉを立ち下げるのと同時またはその直後に、センスアンプＳＡがビット線ペアＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの電圧差を検出する。これにより、ＲＯＭ回路ＲＣに保持されているデータの論理（例えば、第２論理）が検出される。
【００４６】
ｔ７以降において、ワード線ＷＬ＿Ａｉおよびリセット線ＲＳＴ１ｉを立ち下げることによって、ＲＯＭモードのスタンバイ状態に入る。その後、ＲＯＭモードが繰り返されてもよいし、ＳＲＡＭモードへ移行してもよい。
このように、本実施形態による半導体メモリ装置１は、電源線ＰＬｉを立ち上げてラッチ回路ＬＣにデータを保持するＳＲＡＭモードと、電源線ＰＬｉを立ち下げかつリセット線ＲＳＴ１ｉを立ち上げてＲＯＭ回路ＲＣを機能させるＲＯＭモードとを有する。
【００４７】
データ書込み動作については、図示しないが、ＳＲＡＭモードにおいて、ワード線ＷＬ＿Ａｉを選択的に駆動してトランジスタＴｎ１、Ｔｎ２を導通状態にし、ビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊからの電圧をそれぞれ第１および第２ノードＮ１、Ｎ２に伝達すればよい。また、ＲＯＭモードにおいて、データ書込みは行うことができない。
【００４８】
このように、ＳＲＡＭモードでは、電源線ＰＬｉがラッチ回路ＬＣに電力を供給することによって、ラッチ回路ＬＣはデータを保持する。一方、リセット線ＲＳＴ１ｉは、ＲＯＭ回路ＲＣに電力を供給せず、ＲＯＭ回路ＲＣはノードＮ１、Ｎ２の両方をグランドＧＮＤから電気的に切断する。
【００４９】
また、ＲＯＭモードでは、電源線ＰＬｉがラッチ回路ＬＣへの電源供給を停止することによって、ラッチ回路ＬＣはデータを保持しなくなる。一方、リセット線ＲＳＴ１ｉがＲＯＭ回路ＲＣに電力を供給することによってＲＯＭ回路ＲＣはノードＮ１、Ｎ２のいずれか一方をグランドＧＮＤに電気的に接続する。
【００５０】
このように、本実施形態によるメモリユニットＭＵｉｊは、電源線ＰＬｉが立ち上がっているときにはＳＲＡＭとして機能し、電源線ＰＬｉが立ち下がっているときにはリセット線ＲＳＴ１ｉの立ち上げによってＲＯＭ回路ＲＣとして機能することができる。
【００５１】
（変形例）
上記実施形態において、図３のｔ６〜ｔ７に示すように、リセット線ＲＳＴ１ｉは、ワード線ＷＬ＿Ａｉと同様のタイミングで立ち上げまたは立ち下げされている。しかし、破線で示すように、リセット線ＲＳＴ１ｉは、ワード線ＷＬ＿Ａｉの立ち上げタイミングよりも前（例えば、ｔ４あるいはｔ５）において立ち上げてもよい。
【００５２】
また、リセット線ＲＳＴ１ｉは、ワード線ＷＬ＿Ａｉの立ち下げタイミング以降にいて高レベル電圧を維持してもよい。即ち、リセット線ＲＳＴ１ｉは、ＲＯＭモードのときに高レベル電圧の状態を継続してもよい。この場合、リセット線ＲＳＴ１ｉの消費電力が増大する場合もあるが、ＲＯＭ回路ＲＣの動作や機能に問題は生じない。
【００５３】
一方、ＲＯＭモードで頻繁にアクセスする場合、即ち、ｔ５〜ｔ７の動作が短時間に頻繁に実行される場合、リセット線ＲＳＴ１ｉの立ち上げと立ち上げの動作が頻繁に実行される。この場合、リセット線ＲＳＴ１ｉの充放電が短時間に頻繁に繰り返されることになるので、消費電力が寧ろ増大するおそれがある。従って、ＲＯＭモードにおいて頻繁にアクセスする場合、消費電力を低減させるために、本変形例のように、リセット線ＲＳＴ１ｉは、高レベル電圧の状態を継続した方が好ましい場合もある。
【００５４】
（レイアウト）
次に、本実施形態による半導体メモリ装置１のレイアウトについて説明する。
【００５５】
図４は、メモリユニットＭＵｉｊの概略的なレイアウトの一例を示す平面図である。尚、図４では、Ｘ方向に延伸する電源線ＰＬ、リセット線ＲＳＴ１ｉ、ＲＳＴ０ｉ、基準電圧源Ｖｓｓの配線、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉ以外の配線は、簡略化されており接続関係で示している。図４に示すメモリユニットＭＵｉｊの等価回路は、図２のメモリユニットＭＵｉｊに示したとおりである。
【００５６】
本実施形態によるメモリユニットＭＵｉｊのレイアウトでは、インバータ回路ＩＮＶ１、ＩＮＶ２のそれぞれのＮ型トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２は、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉの延伸方向（Ｘ方向）に並んで配置されている。さらに、ＲＯＭ回路ＲＣのＮ型トランジスタＴｎ５、Ｔｎ６は、Ｎ型トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２の横に（Ｘ方向に）並んで配置されている。即ち、ラッチ回路ＬＣのＮ型トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２とＲＯＭ回路ＲＣのＮ型トランジスタＴｎ５、Ｔｎ６は、Ｘ方向に並列して配置されている。
【００５７】
トランジスタＴｎ５、Ｔｎ６のソースは、基準電圧源Ｖｓｓに接続されている。トランジスタＴｎ５、Ｔｎ６のドレインは、それぞれノードＮ１、Ｎ２に接続されている。トランジスタＴｎ５、Ｔｎ６のゲート電極は、それぞれコンタクトＣＮＴ５、ＣＮＴ６を介してリセット線ＲＳＴ１ｉまたはＲＳＴ０ｉのいずれかに接続されている。リセット線ＲＳＴ１ｉは、ＳＲＡＭモードにおいて低レベル電圧（ＶｓｓまたはＧＮＤ）を維持し、ＲＯＭモードにおいて高レベル電圧（Ｖｄｄ）に立ち上がる信号線である。即ち、リセット線ＲＳＴ１ｉの電圧は、第３電圧としての低レベル電圧と、第４電圧としての高レベル電圧との間で可変である。一方、リセット線ＲＳＴ０ｉは、低レベル電圧（ＶｓｓまたはＧＮＤ）に維持されている信号線である。
【００５８】
例えば、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ１ｉに接続され、トランジスタＴｎ６のゲート電極がリセット線ＲＳＴ０ｉに接続されている場合、ＲＯＭ回路ＲＣは、第１論理（例えば、データ“１”）を格納する。逆に、トランジスタＴｎ５のゲート電極がリセット線ＲＳＴ１ｉに接続され、トランジスタＴｎ６のゲート電極がリセット線ＲＳＴ０ｉに接続されている場合、ＲＯＭ回路ＲＣは、第２論理（例えば、データ“０”）を格納する。尚、トランジスタＴｎ５またはＴｎ６のゲート電極は、リセット線ＲＳＴ０ｉを介さずに、低レベル電圧（ＶｓｓまたはＧＮＤ）に接続されていてもよい。
【００５９】
このように、ＲＯＭ回路ＲＣに書き込むデータの論理は、ＲＯＭ回路ＲＣの製造工程におけるコンタクトＣＮＴ５、ＣＮＴ６の形成位置に依存し、物理的な構造により決定される。リセット線ＲＳＴ１ｉに接続されたトランジスタＴｎ５（またはＴｎ６）が、リセット線ＲＳＴ１ｉの立ち上げによって、ノードＮ１（またはＮ２）を基準電圧源Ｖｓｓに接続し、ノードＮ１（またはＮ２）に蓄積された電荷を基準電圧源Ｖｓｓへ流す。これにより、ＲＯＭ回路ＲＣに格納されるデータの論理が決まる。
【００６０】
トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２のソースは、基準電圧源Ｖｓｓに接続されている。トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２のドレインは、それぞれノードＮ１，Ｎ２に接続されている。トランジスタＴｎ＿ｉｎｖ１のゲート電極は、ノードＮ２に接続されており、トランジスタＴｎ＿ｉｎｖ２のゲート電極は、ノードＮ１に接続されている。
【００６１】
インバータ回路ＩＮＶ１、ＩＮＶ２のそれぞれのＰ型トランジスタＴｐ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ２は、Ｎ型トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２に対してビット線ＢＬ＿Ａｊ、ＸＢＬ＿Ａｊの延伸方向（Ｙ方向）にずれた位置に配置されている。トランジスタＴｐ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ２のソースは、電源線ＰＬに接続されており、ＳＲＡＭモードにおいて高レベル電圧を維持し、ＲＯＭモードにおいて低レベル電圧を維持する。トランジスタＴｐ＿ｉｎｖ１のドレインは、ノードＮ１に接続されている。トランジスタＴｐ＿ｉｎｖ２のドレインは、ノードＮ２に接続されている。即ち、トランジスタＴｎ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ１のゲート電極、トランジスタＴｎ＿ｉｎｖ２、Ｔｐ＿ｉｎｖ２、Ｔｎ６のドレインは、ともに第２ノードＮ２に接続されている。トランジスタＴｎ＿ｉｎｖ２、Ｔｐ＿ｉｎｖ２のゲート電極、トランジスタＴｎ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ１、Ｔｎ５のドレインは、ともに第１ノードＮ１に電気的に接続されている。
【００６２】
これにより、トランジスタＴｎ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ１がインバータ回路ＩＮＶ１を構成し、トランジスタＴｎ＿ｉｎｖ２、Ｔｐ＿ｉｎｖ２がインバータ回路ＩＮＶ２を構成する。トランジスタＴｎ５、Ｔｎ６がＲＯＭ回路ＲＣを構成する。
【００６３】
第１ノードＮ１は、さらに、トランジスタＴｎ１、Ｔｎ３のドレインに電気的に接続されている。第２ノードＮ２は、さらに、トランジスタＴｎ２、Ｔｎ４のドレインに電気的に接続されている。トランジスタＴｎ１〜Ｔｎ４も、Ｎ型トランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２に対してＹ方向にずれた位置に配置されているが、Ｐ型トランジスタＴｐ＿ｉｎｖ１、Ｔｐ＿ｉｎｖ２とは反対側に配置されている。
【００６４】
ワード線ＷＬ＿ＡｉがトランジスタＴｎ１、Ｔｎ２のゲートとして機能し、ワード線ＷＬ＿ＢｉがトランジスタＴｎ３、Ｔｎ４のゲートとして機能する。トランジスタＴｎ１のソースまたはドレインの一方はノードＮ１に接続され、他方はビット線ＢＬ＿Ａｊに接続されている。トランジスタＴｎ２のソースまたはドレインの一方はノードＮ２に接続され、他方はビット線ＸＢＬ＿Ａｊに接続されている。トランジスタＴｎ３のソースまたはドレインの一方はトランジスタＴｎ１とともにノードＮ１に接続され、他方はビット線ＢＬ＿Ｂｊに接続されている。トランジスタＴｎ４のソースまたはドレインの一方はトランジスタＴｎ２とともにノードＮ２に接続され、他方はビット線ＸＢＬ＿Ｂｊに接続されている。これにより、トランジスタＴ１〜Ｔ４は、データのトランスファトランジスタとして機能する。
【００６５】
電源線ＰＬｉ、リセット線ＲＳＴ１ｉ、ＲＳＴ０ｉは、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉとほぼ平行してＸ方向に延伸している。従って、図１を参照して分かるように、電源線ＰＬｉ、リセット線ＲＳＴ１ｉ、ＲＳＴ０ｉは、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉに共通に接続されている複数のメモリユニットＭＵｉｊに対して、共通に接続されている。電源線ＰＬｉは、複数のメモリユニットＭＵｉｊのラッチ回路ＬＣに共通に接続されている。リセット線ＲＳＴ１ｉは、複数のメモリユニットＭＵｉｊのトランジスタＴｎ５、Ｔｎ６のいずれかの一方のゲート電極に選択的に接続され、リセット線ＲＳＴ０ｉは、その他方のゲート電極に接続される。電源線ＰＬｉは、それぞれ独立して電圧制御することができる。リセット線ＲＳＴ１ｉもそれぞれ独立して電圧制御することができる。これにより、本実施形態による半導体メモリ装置１は、ワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉを共有する複数のメモリユニットＭＵｉｊごとに、ＳＲＡＭモードまたはＲＯＭモードのいずれかに選択的に設定することができる。
【００６６】
例えば、或るワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉに共通に接続された複数のメモリユニットＭＵｉｊは、それらに対応する電源線ＰＬｉを立ち上げて、ＳＲＡＭモードとして動作させる。このとき、リセット線ＲＳＴ１ｉは立ち下げておく。一方、他のワード線ＷＬ＿Ａｋ、ＷＬ＿Ｂｋ（ｋは自然数、ただし、ｋ≠ｉ）に共通に接続された複数のメモリユニットＭＵｋｊは、それらに対応する電源線ＰＬｋを立ち下げかつリセット線ＲＳＴ１ｋを立ち上げて、ＲＯＭモードとして動作させる。
【００６７】
これにより、当初、半導体メモリ装置１全体をＲＯＭとして用い、その後、ＲＯＭのデータを書き換えたい場合に、対応するワード線ＷＬ＿Ａｉ、ＷＬ＿Ｂｉに接続された行のメモリユニットＭＵｉｊのみを選択的にＳＲＡＭモードに変更することができる。
尚、ＲＯＭモードで用いるワード線の情報とＳＲＡＭモードで用いるワード線の情報は、各ワード線に対応して設けられた図示しない他のメモリ（レジスタ、フューズまたはＮＡＮＤ型フラッシュメモリ等）に格納してもよい。あるいは、半導体メモリ装置１内部の冗長セルの値を参照して、ＲＯＭモードで用いるワード線とＳＲＡＭモードで用いるワード線を決定してもよい。
【００６８】
また、ＲＯＭ回路ＲＣを構成するトランジスタＴｎ５、Ｔｎ６は、上述の通り、インバータ回路を構成するトランジスタＴｎ＿ｉｎｖ１、Ｔｎ＿ｉｎｖ２の横に（Ｘ方向に）並列配置されている。これにより、トランジスタＴｎ５、Ｔｎ６の追加によるレイアウト面積の増加は、ほとんど無く、あるいは、非常に小さい。従って、本実施形態による半導体メモリ装置１は、ＳＲＡＭとＲＯＭの機能を兼ね備えながら、レイアウト面積を小さくすることができる。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７０】
ＭＵｉｊ  メモリユニット、ＷＬ＿Ａｉ、ＷＬ＿Ｂｉ  ワード線、ＰＬｉ  電源線、ＲＳＴ１ｉ、ＲＳＴ０ｉ  リセット線、ＢＬ＿Ａｊ，ＢＬ＿Ｂｊ，ＸＢＬ＿Ａｊ，ＸＢＬ＿Ｂｊ  ビット線、Ｔｐｒｃ＿Ａｊ，Ｔｐｒｃ＿Ｂｊ，Ｔｘｐｒｃ＿Ａｊ，Ｔｘｐｒｃ＿Ｂｊ  プリチャージトランジスタ、ＬＣ  ラッチ回路、ＲＣ  ＲＯＭ回路、Ｔｎ１〜Ｔｎ６  トランジスタ、ＩＮＶ１，ＩＮＶ２  インバータ、Ｎ１，Ｎ２  ノード
【図１】
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【図２】
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【図３】
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【図４】
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