(57)【要約】      （修正有）【課題】表示装置及びそのリペア方法を提供する。ダミー画素を用いて不良画素の回路起因性または素子起因性の明点または暗点を容易にリペアすることでパネルの収率及び信頼性を向上させる。【解決手段】複数のサブ発光素子ＳＥ１，ＳＥ２を含む発光素子と、前記発光素子に駆動電流を供給する発光画素回路ＰＣｉと、前記発光素子に駆動電流を供給するダミー画素回路ＰＣｎ+１と、前記発光素子と前記ダミー画素回路とを連結するリペア線ＲＬと、を備え、前記発光素子は、前記発光画素回路と前記ダミー画素回路のうち一つから駆動電流を供給される。【選択図】図３０Ａ
2019215564.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１画素回路と、
前記第１画素回路と電気的に連結された第１電極と、
前記第１電極とは異なる層に設けられた導電性パターンと、
前記第１電極及び前記第１画素と電気的に連結された第１接続部材であって、平面視において、前記導電性パターンの一部と重なる第１接続部材と、
を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光表示装置及びそのリペア方法に関する。
【背景技術】
【０００２】
特定画素で不良が発生する場合、特定画素は、走査信号及びデータ信号と関係なく常に光を発生させるか、または黒色で表示される。このように画素でいつも光が発生する画素は観察者に明点（または輝点）として認識され、黒色で表示される画素は観察者に暗点（または黒点）として認識される。
【０００３】
画素内の回路が複雑になるにつれて回路不良による明点または暗点を、克服し難いという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、パネル内に冗長パターンを各列ごとに形成し、冗長パターンを用いて不良画素を正常駆動できる表示装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による有機発光表示装置は、複数のサブ発光素子を含む発光素子と、前記発光素子に駆動電流を供給する発光画素回路と、前記発光素子に駆動電流を供給するダミー画素回路と、前記発光素子と前記ダミー画素回路とを連結するリペア線と、を備え、前記発光素子は、前記発光画素回路と前記ダミー画素回路のうち一つから駆動電流を供給される。
【０００６】
各サブ発光素子は、複数に分割された下部電極のうち一つの下部電極と、前記下部電極に共通に対向する上部電極と、前記下部電極と上部電極との間の発光層と、を備え、前記下部電極は、電極連結配線によって電気的に連結される。
【０００７】
前記電極連結配線は、金属または非晶質シリコン、結晶質シリコン及び酸化物半導体のうち一つで形成される。
【０００８】
前記電極連結配線は、前記発光画素回路の活性層と同一層に同一物質で形成される。
【０００９】
前記電極連結配線は、前記下部電極と一体に形成される。
【００１０】
前記電極連結配線は、前記下部電極それぞれと連結される第１連結部と、前記発光画素回路と連結される第２連結部と、前記第１連結部と前記第２連結部との間に形成され、前
記下部電極の連結を切るために切断される切断ノードと、を備える。
【００１１】
前記電極連結配線は、前記第１連結部それぞれでコンタクトホールを通じて前記下部電極それぞれと連結され、前記第２連結部でコンタクトホールを通じて前記発光画素回路と連結される。
【００１２】
前記有機発光表示装置は、一端が前記発光画素回路と連結され、他端が前記第２連結部に連結された第１回路連結配線と連結され、前記一端の切断によって前記発光画素回路と前記発光素子とが分離される少なくとも一つの回路配線を備える。
【００１３】
有機発光表示装置は、一端が前記リペア線と連結され、他端が前記第１連結部のうち一つと連結された第１短絡配線と絶縁膜を介して重畳しつつ、レーザービームによって前記第１短絡配線と連結される第１リペア連結配線をさらに備える。
【００１４】
前記第１リペア連結配線と前記第１短絡配線それぞれは、前記発光画素回路の互いに異なる層に形成された導電層と同一層に同一物質で形成される。
【００１５】
前記ダミー画素回路は、各列の最初の行及び最後の行のうち少なくとも一つの行、または各行の最初の列及び最後の列のうち少なくとも一つの列に形成される。
【００１６】
前記発光画素回路は表示部に形成され、前記ダミー画素回路は非表示部に形成される。
【００１７】
前記発光画素回路と前記ダミー画素回路とは同一である。
【００１８】
前記ダミー画素回路は、一端がリペア線と連結され、他端が前記ダミー画素回路と連結された第２短絡配線と、絶縁膜を介して重畳する第２リペア連結配線が、レーザービームによって前記第２短絡配線と連結されることで前記発光素子と連結される。
【００１９】
前記発光画素回路は、走査信号に応答してデータ信号を伝達する第１トランジスタと、前記伝達されたデータ信号に対応する電圧を充電するキャパシタと、前記キャパシタに充電された電圧に対応する駆動電流を前記発光素子に伝達する第２トランジスタと、を備える。
【００２０】
前記発光画素回路は、走査信号に応答してデータ線からデータ信号を印加される第１トランジスタと、前記データ信号に対応する駆動電流を前記発光素子に伝達する第２トランジスタと、前記第２トランジスタをダイオード連結する第３トランジスタと、前記伝達されたデータ信号に対応する電圧を充電する第１キャパシタと、前記第１キャパシタの一電極及び前記第２トランジスタのゲート電極に連結された第２キャパシタと、を備える。
【００２１】
前記発光画素回路は、前記第１トランジスタと前記第１キャパシタの一電極との間に連結された第４トランジスタと、データ線と前記第１キャパシタの一電極との間に連結された第５トランジスタと、前記第１トランジスタと前記第４トランジスタとの間のノードに一電極が連結され、前記第５トランジスタのゲート電極に他の電極が連結された第３キャパシタと、をさらに備える。
【００２２】
前記発光画素回路は、走査信号に応答してデータ線からデータ信号を印加される第１トランジスタと、前記データ信号に対応する駆動電流を前記発光素子に伝達する第２トランジスタと、前記第２トランジスタをダイオード連結する第３トランジスタと、前記第１トランジスタと前記第２トランジスタとの間に連結された第４トランジスタと、前記第２トランジスタと前記発光素子との間に連結された第５トランジスタと、前記第２トランジスタのゲート電極と初期化電源との間に連結された第６トランジスタと、前記第２トランジスタのゲート電極と第１電源との間に連結された第１キャパシタと、前記第１トランジスタと前記第４トランジスタとの間のノードに一電極が連結され、第２電源に他の電極が連結された第２キャパシタと、を備える。
【００２３】
前記ダミー画素回路は、前記発光画素回路と同時にまたは所定時間差をおいて駆動電流を前記発光素子に供給する。
【００２４】
前記ダミー画素回路は、前記発光画素回路と同じデータ信号を前記発光素子に供給する。
【００２５】
前記複数のサブ発光素子は、第１下部電極と、前記第１下部電極に対向する上部電極と、前記第１下部電極と前記対向電極との間の発光層とを含む第１サブ発光素子と、第２下部電極と、前記第２下部電極に対向する上部電極と、前記第２下部電極と前記対向電極との間の発光層とを含む第２サブ発光素子と、を備え、電極連結配線によって前記第１下部電極と前記第２下部電極とが連結される。
【００２６】
前記電極連結配線は、前記第１下部電極と連結される第１連結部と、前記第２下部電極と連結される第２連結部と、前記発光画素回路と連結される第３連結部と、前記第１連結部と前記第３連結部との間に形成されて前記第１サブ発光素子を前記発光画素回路から分離するために切断する第１ノードと、前記第２連結部と前記第３連結部との間に形成されて前記第２サブ発光素子を前記発光画素回路から分離するために切断する第２ノードと、を備える。
【００２７】
前記有機発光表示装置は、一端が前記リペア線と連結され、他端が前記第１連結部と連結された第１短絡配線と絶縁膜を介して重畳しつつ、レーザービームによって前記第１短絡配線と連結される第１リペア連結配線と、一端が前記リペア線と連結され、他端が前記ダミー画素回路と連結された第２短絡配線と絶縁膜を介して重畳しつつ、レーザービームによって前記第２短絡配線と連結される第２リペア連結配線と、をさらに備える。
【００２８】
本発明の望ましい一実施形態による、発光画素回路とダミー画素回路のうち一つから駆動電流を供給される複数のサブ発光素子で構成された発光素子を含む発光画素が複数配された有機発光表示装置で不良画素をリペアする方法は、不良画素を、リペア線を用いて前記ダミー画素回路と連結する段階と、前記ダミー画素回路との連結後、前記不良画素が正常発光しない場合、前記複数のサブ発光素子を分離する段階と、を含む。
【００２９】
前記複数のサブ発光素子を分離する段階は、前記複数のサブ発光素子それぞれの下部電極を連結する電極連結配線において、前記発光画素回路の連結部と前記下部電極の連結部との間を切断する段階を含む。
【００３０】
前記方法は、前記ダミー画素回路との連結後、前記検出された不良画素が正常発光する場合、前記発光画素回路と前記発光素子とを分離する段階をさらに含む。
【００３１】
前記ダミー画素回路と連結する段階は、一端が前記リペア線と連結され、他端が前記発光素子と連結された第１短絡配線と絶縁膜を介して重畳された第１リペア連結配線と、一端が前記リペア線と連結され、他端が前記ダミー画素回路と連結された第２短絡配線と絶縁膜を介して重畳された第２リペア連結配線と、にレーザービームを照射して、それぞれ前記第１及び第２短絡配線と短絡させる段階を含む。
【００３２】
前記発光画素回路と前記発光素子とを分離する段階は、前記発光画素回路と前記発光素子の下部電極との間に連結された少なくとも一つの配線をいずれも切断する段階を含む。
【００３３】
前記方法は、前記検出された不良画素の複数のサブ発光素子のうち欠陷のあるサブ発光素子を残りのサブ発光素子から分離する段階をさらに含む。
【００３４】
前記欠陷のあるサブ発光素子を残りのサブ発光素子から分離する段階は、前記複数のサブ発光素子それぞれの下部電極を連結する電極連結配線において、前記欠陷のあるサブ発光素子の下部電極連結部と前記発光画素回路連結部との間を切断する段階を含む。
【発明の効果】
【００３５】
本発明によれば、表示装置のダミー画素を用いて不良画素の回路起因性または発光素子起因性の明点または暗点を容易にリペアすることでパネルの収率及び信頼性を向上させる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態による表示装置を概略的に示すブロック図である。
【図２】図１に示された表示パネルの一例を概略的に示す図面である。
【図３】図１に示された表示パネルの一例を概略的に示す図面である。
【図４】図１に示された表示パネルの一例を概略的に示す図面である。
【図５】図２に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【図６】図５のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図７】図５のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図８】図３に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【図９】図８のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図１０】図８のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図１１】図４に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【図１２】図１１のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図１３】図１１のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【図１４】本発明の一実施形態による発光画素を概略的に示す図面である。
【図１５】図１４に示された発光画素の発光素子の平面図である。
【図１６】図１５のＡ−Ａ’線の断面図である。
【図１７】本発明の一実施形態によるダミー画素を概略的に示す図面である。
【図１８】図１７に示されたダミー画素の一部を示す平面図である。
【図１９】図１８のＢ−Ｂ’線の断面図である。
【図２０】本発明の一実施形態による不良画素のリペア方法を概略的に説明するフローチャートである。
【図２１】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２２】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２３】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２４】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２５】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２６】図２０に示された可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２７】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２８Ａ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２８Ｂ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２９Ａ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図２９Ｂ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図３０Ａ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図３０Ｂ】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図３１】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図３２】図２０に示された非可視的不良の場合の不良画素のリペア方法を説明する図面である。
【図３３】本発明の一実施形態による発光画素の回路図である。
【図３４】本発明の一実施形態による発光画素の回路図である。
【図３５】本発明の一実施形態による発光画素の回路図である。
【図３６】本発明の一実施形態による発光画素の回路図である。
【図３７】本発明の他の実施形態による表示パネルを示す図面である。
【図３８】本発明の他の実施形態による発光画素の回路図である。
【図３９】図３８に示された画素回路を備える発光画素を示す平面図である。
【図４０】図３８に示された画素回路を備えるダミー画素を示す平面図である。
【図４１】本発明の他の実施形態による発光画素の発光素子の平面図である。
【図４２】図４１のＣ−Ｃ’線の断面図である。
【図４３】本発明の一実施形態による発光画素を含む有機発光表示装置の断面図である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の望ましい実施形態を添付した図面を参照して説明する。図面上の同じ符号は同じ要素を示す。下記で本発明を説明するに際して、かかる公知機能または構成についての具体的な説明が本発明の要旨を不要に不明にすると判断される場合には、その詳細な説明を省略する。
【００３８】
また、図面に示された各構成のサイズ及び厚さは、説明の便宜のために任意で示しており、本発明が必ずしも図示されたものに限定されるものではない。層、膜、領域、板などの部分が他の部分「上に」あるという時、これは、他の部分の「真上に」ある場合だけではなく、その中間にさらに他の部分がある場合も含む。
【００３９】
また、明細書全体で、ある部分がいずれかの構成要素を「含む」という時、これは特に断りのない限り他の構成要素を除くものではなく、他の構成要素をさらに含めるということを意味する。また、明細書全体で「〜上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準として上側に位置することを意味するものではない。
【００４０】
第１、第２などの用語は、多様な構成要素の説明に使われるが、前記構成要素がこれらの用語によって限定されるものではない。前記用語は、一つの構成要素を他の構成要素から区別する目的のみで使われる。例えば、本発明の権利範囲から離脱していない状態で第１構成要素は第２構成要素と称され、類似して第２構成要素も第１構成要素と称されることができる。
【００４１】
図１は、本発明の一実施形態による表示装置を概略的に示すブロック図である。
【００４２】
図１を参照すれば、本発明の実施形態による表示装置１００は、複数の画素を含む表示パネル１０、走査駆動部２０、データ駆動部３０、及び制御部４０を備える。走査駆動部２０、データ駆動部３０、及び制御部４０は、それぞれ別個の半導体チップに形成されてもよく、一つの半導体チップに集積されてもよい。また、走査駆動部２０は、表示パネル１０と同じ基板上に形成されてもよい。
【００４３】
表示パネル１０には、横長方向に複数の走査線ＳＬが形成されており、縦長方向に走査線ＳＬと垂直に交差する複数のデータ線ＤＬが形成されている。また、表示パネル１０には、データ線ＤＬとほぼ平行に一定距離ほど離隔し、走査線ＳＬと垂直に交差する複数のリペア線ＲＬが形成されている。複数の走査線ＳＬ、複数のデータ線ＤＬ、及び複数のリペア線ＲＬの交差部には、略行列状に配列された複数の画素Ｐが形成される。
【００４４】
図１では、画素Ｐに対して右側にデータ線ＤＬ、左側にリペア線ＲＬが配されているが、本発明はこれに限定されず、データ線ＤＬとリペア線ＲＬとの位置は互いに変ってもよく、各画素列ごとに一つ以上形成される。また、リペア線ＲＬは、画素設計によって走査線ＳＬと平行に形成され、各画素行ごとに一つ以上形成される。図示されてはいないが、表示パネル１０には発光制御信号を供給する複数の発光制御線、初期化電圧を供給する初期化電圧線、電源電圧を供給する電源電圧線などがさらに形成される。
【００４５】
走査駆動部２０は、複数の走査線ＳＬを通じて表示パネル１０に走査信号を生成して順次に供給する。
【００４６】
データ駆動部３０は、複数のデータ線ＤＬを通じて表示パネル１０にデータ信号を順次に供給する。データ駆動部３０は、制御部４０から入力される階調を持つ入力映像データＤＡＴＡを電圧または電流形態のデータ信号に変換する。
【００４７】
制御部４０は、走査制御信号ＳＣＳ及びデータ制御信号ＤＣＳを生成して走査駆動部２０及びデータ駆動部３０にそれぞれ伝達する。これによって、走査駆動部２０は、走査線に対して順次に走査信号を印加し、データ駆動部３０は、各画素Ｐにデータ信号を印加する。また、第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、発光制御信号ＥＭ、初期化電圧Ｖｉｎｔなどが、制御部４０の制御下で各画素Ｐに印加される。制御部４０は、走査駆動部２０がダミー画素ＤＰに走査信号を印加する時点を制御し、データ駆動部３０がダミー画素ＤＰに走査信号が印加される時、不良画素に印加されるデータ信号と同じデータ信号をダミー画素ＤＰに印加するように制御する。
【００４８】
図２ないし図４は、図１に示された表示パネル１０の一例を概略的に示す図面である。
【００４９】
図２ないし図４を共に参照すれば、表示パネル１０ａ、１０ｂ、１０ｃには複数の走査線ＳＬ、複数のデータ線ＤＬ、及び複数のリペア線ＲＬの交差部に略行列状に配列された複数の画素Ｐが形成される。画素Ｐは、表示領域ＡＡに形成された発光画素ＥＰ及び非表示領域ＮＡに形成されたダミー画素ＤＰを含む。非表示領域ＮＡは、表示領域ＡＡの上下または左右のうち少なくとも一つの領域に形成される。これによって、ダミー画素ＤＰは、画素列の上下のうち少なくとも一つの領域に画素列ごとに一つ以上形成されるか、または、画素行の左右のうち少なくとも一つの領域に画素行ごとに一つ以上形成される。図２ないし図４では、表示領域ＡＡの上下非表示領域ＮＡの画素列にダミー画素ＤＰが形成された例を説明するが、これは、表示領域ＡＡの左右非表示領域ＮＡの画素行にダミー画素ＤＰが形成された場合に同じく適用する。
【００５０】
図２を参照すれば、表示パネル１０ａは、表示領域ＡＡと、表示領域ＡＡの下部の非表示領域ＮＡとを含む。複数の走査線ＳＬ１ないしＳＬｎ＋１のうち第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎは表示領域ＡＡに形成され、最後の第ｎ＋１番目の走査線ＳＬｎ＋１は非表示領域ＮＡに形成される。そして、複数のデータ線ＤＬ１ないしＤＬｍと、複数のリペア線ＲＬ１ないしＲＬｍとは、表示領域ＡＡ及び非表示領域ＮＡに画素列ごとに形成される。表示領域ＡＡには、第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎと、複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数の発光画素ＥＰが形成され、非表示領域ＮＡには、最後の第ｎ＋１番目の走査線ＳＬｎ＋１と、複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数のダミー画素ＤＰが形成される。
【００５１】
図３を参照すれば、表示パネル１０ｂは、表示領域ＡＡと、表示領域ＡＡの上部の非表示領域ＮＡとを含む。複数の走査線ＳＬ０ないしＳＬｎのうち第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎは表示領域ＡＡに形成され、第０番目の走査線ＳＬ０は非表示領域ＮＡに形成される。そして、複数のデータ線ＤＬ１ないしＤＬｍと、複数のリペア線ＲＬ１ないしＲＬｍとは、表示領域ＡＡ及び非表示領域ＮＡに画素列ごとに形成される。表示領域ＡＡには、第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎと、複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数の発光画素ＥＰが形成され、非表示領域ＮＡには第０番目の走査線ＳＬ０と、複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数のダミー画素ＤＰが形成される。
【００５２】
図４を参照すれば、表示パネル１０ｃは、表示領域ＡＡと、表示領域ＡＡの上下部の非表示領域ＮＡとを含む。複数の走査線ＳＬ０ないしＳＬｎ＋１のうち第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎは表示領域ＡＡに形成され、第０番目の走査線ＳＬ０と第ｎ＋１番目の走査線ＳＬｎ＋１とは、非表示領域ＮＡに形成される。そして、複数のデータ線ＤＬ１ないしＤＬｍと、複数のリペア線ＲＬ１ないしＲＬｍとは、表示領域ＡＡ及び非表示領域ＮＡに画素列ごとに形成される。表示領域ＡＡには第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎと、複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数の発光画素ＥＰが形成され、非表示領域ＮＡには、第０番目の走査線ＳＬｎ０と最後の第ｎ＋１番目の走査線ＳＬｎ＋１及び複数のデータ線ＤＬ１ないしＤＬｍとにそれぞれ連結された複数のダミー画素ＤＰが形成される。
【００５３】
図５は、図２に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【００５４】
図５を参照すれば、表示領域ＡＡに形成された発光画素ＥＰは、走査線ＳＬ及びデータ線ＤＬに連結された画素回路ＰＣと、画素回路ＰＣから駆動電流を供給されて発光する
発光素子Ｅとを含む。非表示領域ＮＡに形成されたダミー画素ＤＰは、発光素子Ｅなしに走査線ＳＬ及びデータ線ＤＬに連結された画素回路ＰＣのみを含む。
【００５５】
第１列の第ｉ番目の走査線ＳＬｉに連結された発光画素ＥＰｉが不良である場合、不良発光画素ＥＰｉの発光素子Ｅを画素回路ＰＣから分離し、リペア線ＲＬを通じて分離した発光素子Ｅを、第ｎ＋１番目の走査線ＳＬｎ＋１に連結されたダミー画素ＤＰの画素回路ＰＣと連結する。発光素子Ｅと画素回路ＰＣとの分離、リペア線ＲＬと発光素子Ｅとの連結及びリペア線ＲＬとダミー画素ＤＰとの連結は、基板側または基板の反対側からレーザービームの照射による切断（ｃｕｔ）及び短絡（ｓｈｏｒｔ）で行われる。
【００５６】
図６及び図７は、図５のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【００５７】
図６を参照すれば、走査駆動部２０は、第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎに走査信号Ｓ１ないしＳｎを順次に印加し、リペアされた発光画素ＥＰｉに走査信号Ｓｉが印加されるタイミングと同じタイミングで、第ｎ＋１番目の走査線ＳＬｎ＋１に走査信号Ｓｎ＋１を印加する。
【００５８】
そして、データ駆動部３０は、各走査信号Ｓ１ないしＳｎ＋１に同期されて、データ信号Ｄ１ないしＤｎをデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉに印加されるデータ信号Ｄｉと同じデータ信号Ｄｉが、同時にダミー画素ＤＰにも印加される。これによって、不良発光画素ＥＰｉの発光素子Ｅは、ダミー画素ＤＰの画素回路ＰＣ及びリペア線ＲＬを通じてデータ信号Ｄｉに対応する電流を供給される。これによって、不良発光画素ＥＰｉの明点または暗点の発生を抑制する。
【００５９】
図７を参照すれば、走査駆動部２０は、第１ないし第ｎ＋１番目の走査線ＳＬ１ないしＳＬｎ＋１に走査信号Ｓ１ないしＳｎ＋１を順次に印加する。
【００６０】
そして、データ駆動部３０は、各走査信号Ｓ１ないしＳｎ＋１に同期されてデータ信号Ｄ１ないしＤｎをデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉに印加されたデータ信号Ｄｉと同じデータ信号Ｄｉがダミー画素ＤＰに再び印加される。これによって、不良発光画素ＥＰｉの発光素子Ｅは、ダミー画素ＤＰの画素回路ＰＣ及びリペア線ＲＬを通じてデータ信号Ｄｉに対応する電流を供給される。これによって、不良発光画素ＥＰｉの明点または暗点の発生を抑制する。
【００６１】
図６及び図７では、走査信号の幅が１水平時間（１Ｈ）であると示されたが、走査信号の幅を２水平時間（２Ｈ）に印加し、隣接する走査信号の幅、例えば、第ｎ−１番目の走査信号Ｓｎ−１の幅と第ｎ番目の走査信号Ｓｎの幅とは、１Ｈ以下ほど重畳するように印加する。これによって、表示領域の大面積化による信号線のＲＣ遅延（ｄａｌａｙ）による充電不足現象を克服する。
【００６２】
図８は、図３に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【００６３】
図８を参照すれば、表示領域ＡＡに形成された発光画素ＥＰは、画素回路ＰＣと、画素回路ＰＣから駆動電流を供給されて発光する発光素子Ｅとを含む。非表示領域ＮＡに形成されたダミー画素ＤＰは、発光素子Ｅなしに画素回路ＰＣのみを含む。
【００６４】
第１列の第ｉ番目の走査線ＳＬｉに連結された発光画素ＥＰｉが不良である場合、不良発光画素ＥＰｉの発光素子Ｅを画素回路ＰＣから分離し、リペア線ＲＬを通じて分離された発光素子Ｅを、第０番目の走査線ＳＬ０に連結されたダミー画素ＤＰの画素回路ＰＣと連結する。発光素子Ｅと画素回路ＰＣとの分離、リペア線ＲＬと発光素子Ｅとの連結及びリペア線
【００６５】
ＲＬとダミー画素ＤＰとの連結は、基板側または基板の反対側からレーザービームの照射による切断及び短絡で行われる。
【００６６】
図９及び図１０は、図８のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【００６７】
図９を参照すれば、走査駆動部２０は、第１ないし第ｎ番目の走査線ＳＬ１ないしＳＬｎに走査信号Ｓ１ないしＳｎを順次に印加し、リペアされた発光画素ＥＰｉに走査信号Ｓｉが印加されるタイミングと同じタイミングで、第０番目の走査線ＳＬ０に走査信号Ｓ０を印加する。
【００６８】
そして、データ駆動部３０は、各走査信号Ｓ０ないしＳｎに同期されてデータ信号Ｄ１ないしＤｎ
【００６９】
をデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉに印加されるデータ信号Ｄｉと同じデータ信号Ｄｉが同時にダミー画素ＤＰにも印加される。これによって、不良発光画素ＥＰｉの発光素子Ｅは、ダミー画素ＤＰの画素回路ＰＣ及びリペア線ＲＬを通じて、データ信号Ｄｉに対応する電流を供給される。これによって、不良発光画素ＥＰｉの明点または暗点の発生を抑制する。
【００７０】
図１０を参照すれば、走査駆動部２０は、第０ないし第ｎの走査線ＳＬ０ないしＳＬｎに走査信号Ｓ０ないしＳｎを順次に印加する。
【００７１】
そして、データ駆動部３０は、各走査信号Ｓ０ないしＳｎに同期されてデータ信号Ｄ１ないしＤｎをデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉに印加されるデータ信号Ｄｉと同じデータ信号Ｄｉがダミー画素ＤＰに先ず印加される。これによって、不良発光画素ＥＰｉの発光素子Ｅは、ダミー画素ＤＰの画素回路ＰＣ及びリペア線ＲＬを通じてデータ信号Ｄｉに対応する電流を供給される。これによって、不良発光画素ＥＰｉの明点または暗点の発生を抑制する。
【００７２】
図９及び図１０では、走査信号の幅が１水平時間（１Ｈ）であると示されたが、走査信号の幅を２水平時間（２Ｈ）に印加し、隣接する走査信号の幅、例えば、第ｎ−１番目の走査信号Ｓｎ−１の幅と第ｎ番目の走査信号Ｓｎの幅とは１Ｈ以下ほど重畳するように印加する。これによって、表示領域の大面積化による信号線のＲＣ遅延による充電不足現象を克服する。
【００７３】
図１１は、図４に示された表示パネルにおいて、リペア線を用いて不良画素をリペアする方法を説明するための図面である。
【００７４】
図１１を参照すれば、表示領域ＡＡに形成された発光画素ＥＰは、画素回路ＰＣと、画素回路ＰＣから駆動電流を供給されて発光する発光素子Ｅとを含む。非表示領域ＮＡに形成されたダミー画素ＤＰは、発光素子Ｅなしに画素回路ＰＣのみを含む。
【００７５】
第１列の第ｉ番目の走査線ＳＬｉに連結された発光画素ＥＰｉと、第ｐ番目の走査線ＳＬｐに連結された発光画素ＥＰｐとが不良である場合、不良発光画素ＥＰｉ、ＥＰｐ間のリペア線ＲＬを分離し、不良発光画素ＥＰｉ、ＥＰｐの各発光素子Ｅを画素回路ＰＣから分離し、リペア線ＲＬを通じて、分離された発光素子Ｅを、第０番目の走査線ＳＬ０と第ｎ＋１番目の走査線ＳＬｎ＋１とにそれぞれ連結された第１ダミー画素ＤＰ１及び第２ダミー画素ＤＰ２の画素回路ＰＣとそれぞれ連結する。発光素子Ｅと画素回路ＰＣとの分離、リペア線ＲＬと発光素子Ｅとの連結、及びリペア線ＲＬとダミー画素ＤＰとの連結は、基板側または基板の反対側からレーザービームの照射による切断及び短絡で行われる。
【００７６】
図１２及び図１３は、図１１のようにリペアされた表示パネルに供給される走査信号及びデータ信号を示す波形図である。
【００７７】
図１２を参照すれば、走査駆動部２０は、第０ないし第ｎ＋１番目の走査線ＳＬ０ないしＳＬｎ＋１に走査信号Ｓ０ないしＳｎ＋１を順次に印加し、リペアされた発光画素ＥＰｉ、ＥＰｐにそれぞれ走査信号Ｓｉ、Ｓｐが印加されるタイミングと同じタイミングで、第０番目の走査線ＳＬ０及び第ｎ＋１番目の走査線ＳＬｎ＋１にそれぞれ走査信号Ｓ０、Ｓｎ＋１を印加する。
【００７８】
そして、データ駆動部３０は、各走査信号Ｓ０ないしＳｎ＋１に同期されて、データ信号Ｄ１ないしＤｎをデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉ、ＥＰｐに印加されるデータ信号Ｄｉ、Ｄｐと同じデータ信号Ｄｉ、Ｄｐが、同時にそれぞれ第１及び第２ダミー画素ＤＰ１、ＤＰ２にも印加される。これによって、不良発光画素ＥＰｉ、ＥＰｐの発光素子Ｅは、第１及び第２ダミー画素ＤＰ１、ＤＰ２の画素回路ＰＣ及びリペア線ＲＬを通じて、データ信号Ｄｉ、Ｄｐに対応する電流を供給される。これによって、不良発光画素ＥＰｉ、ＥＰｐの明点または暗点の発生を抑制する。
【００７９】
図１３を参照すれば、走査駆動部２０は、第０ないし第ｎ＋１番目の走査線ＳＬ０ないしＳＬｎ＋１に走査信号Ｓ０ないしＳｎ＋１を順次に印加する。
【００８０】
そして、データ駆動部３０は、各走査信号Ｓ０ないしＳｎ＋１に同期されてデータ信号Ｄ１ないしＤｎをデータ線ＤＬに順次に印加する。この時、不良発光画素ＥＰｉに印加されるデータ信号Ｄｉと同じデータ信号Ｄｉが第１ダミー画素ＤＰ１に先ず印加される。そして、不良発光画素ＥＰｐに印加されたデータ信号ＤＰと同じデータ信号ＤＰが第２ダミー画素ＤＰ２に再び印加される。これによって、不良発光画素ＥＰｉ、ＥＰｐの発光素子Ｅは、第１及び第２ダミー画素ＤＰ１、ＤＰ２の画素回路ＰＣ及びリペア線ＲＬを通じて、データ信号Ｄｉ、Ｄｐに対応する電流を供給される。これによって、不良発光画素ＥＰｉ、ＥＰｐの明点または暗点の発生を抑制する。
【００８１】
図１２及び図１３では、走査信号の幅が１水平時間（１Ｈ）であると示されたが、走査信号の幅を２水平時間（２Ｈ）に印加し、隣接する走査信号の幅、例えば、第ｎ−１番目の走査信号Ｓｎ−１の幅と第ｎ番目の走査信号Ｓｎの幅とは１Ｈ以下ほど重畳するように印加する。これによって、表示領域の大面積化による信号線のＲＣ遅延による充電不足現象を克服する。
【００８２】
図１４は、本発明の一実施形態による発光画素を概略的に示す。図１５は、図１４に示された発光画素の発光素子の平面図である。図１６は、図１５のＡ−Ａ’線の断面図である。
【００８３】
図１４を参照すれば、走査線ＳＬ及びデータ線ＤＬに連結された発光画素ＥＰは、画素回路ＰＣ及び画素回路ＰＣから駆動電流を伝達されて発光する発光素子Ｅを含む。画素回路ＰＣは、少なくとも一つの薄膜トランジスタ及び少なくとも一つのキャパシタを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含む有機発光素子ＯＬＥＤである。発光素子Ｅのアノード電極は、少なくとも２つに分割され、これによって発光素子Ｅは、少なくとも２つのサブ発光素子ＳＥ１、ＳＥ２を含む。
【００８４】
図１５及び図１６を共に参照すれば、第１サブ発光素子ＳＥ１は、第１アノード電極ＡＤ１と、発光層を含む有機層ＯＬ及びカソード電極（図示せず）を含む。第２サブ発光素子ＳＥ２は、第２アノード電極ＡＤ２と、発光層を含む有機層ＯＬ及びカソード電極を含む。有機層ＯＬは、第１及び第２サブ発光素子ＳＥ１、ＳＥ２に個別的に形成されてもよく、共通に形成されてもよい。カソード電極は、第１及び第２サブ発光素子ＳＥ１、ＳＥ２に共通に形成されてもよく、基板の全面に形成されて第１アノード電極ＡＤ１及び第２アノード電極ＡＤ２に共通に対向して形成されてもよい。
【００８５】
基板１０１及びバッファ層１０２の上部に電極連結配線１１が形成される。電極連結配線１１は、導電性物質で形成される。例えば、電極連結配線１１は、非晶質シリコン、結晶質シリコンまたは酸化物半導体で形成される。この場合、電極連結配線１１は、画素回路ＰＣの薄膜トランジスタを構成する活性層と同一層に同一物質で形成される。また電極連結配線１１は、金属で形成される。この場合、電極連結配線１１は、金属、半透過金属または透明導電性酸化物の単一層、または半透過金属と半透過金属の上部及び下部とにそれぞれ形成されて半透過金属を保護する透明導電性酸化物を含む３重層構造である。半透過金属は、銀（Ａｇ）または銀合金を含み、透明導電性酸化物は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化インジウムガリウム（ＩＧＯ）、及びアルミニウム酸化亜鉛（ＡＺＯ）を含む群から選択された少なくとも一つ以上を含む。電極連結配線１１の上部には第１絶縁膜１０３が形成され、第１絶縁膜１０３の上部にリペア連結配線１３が形成される。
【００８６】
リペア連結配線１３は、画素回路ＰＣの薄膜トランジスタを構成する一つの導電性電極、例えば、ゲート電極と同一層に同一物質で形成される。リペア連結配線１３の上部には第２絶縁膜１０４が形成され、第２絶縁膜１０４の上部には、第１連結部ＣＵ１で第１コンタクト金属ＣＭ１がコンタクトホールを通じて電極連結配線１１と連結され、第２コンタクト金属ＣＭ２がコンタクトホールを通じて電極連結配線１１と連結される。そして、画素回路ＰＣと連結された回路配線１５と連結された回路連結配線１２が、第２連結部ＣＵ２でコンタクトホールを通じて電極連結配線１１と連結される。回路配線１５は、画素回路ＰＣの薄膜トランジスタを構成する活性層と共に非晶質シリコン、結晶質シリコンまたは酸化物半導体で形成されるか、または、薄膜トランジスタを構成するソース電極及びドレイン電極と同一層に同一物質で形成される。回路連結配線１２は、第１連結部ＣＵ１の間で電極連結配線１１と連結されることで、電極連結配線１１には第１切断ノードＣＮ１及び第２切断ノードＣＮ２が形成される。第１コンタクト金属ＣＭ１から延びた短絡配線１４は、第１短絡ノードＳＮ１でリペア連結配線１３の一部と重畳してリペア連結配線１３と仮連結される。そして、リペア線ＲＬは、コンタクトホールを通じてリペア連結配線１３と連結される。リペア線ＲＬ、回路連結配線１２、第１及び第２コンタクト金属ＣＭ１、ＣＭ２と短絡配線１４は、画素回路ＰＣの薄膜トランジスタを構成する一つの導電性電極、例えば、ソース電極及びドレイン電極と同一層に同一物質で形成される。リペア線ＲＬ、第１及び第２コンタクト金属ＣＭ１、ＣＭ２及び短絡配線１４の上部には第３絶縁膜１０５が形成され、第３絶縁膜１０５の上部には第１アノード電極ＡＤ１及び第２アノード電極ＡＤ２が形成される。
【００８７】
第１アノード電極ＡＤ１から延設した第１突出部ＡＤ１’は、第１連結部ＣＵ１で第１コンタクト金属ＣＭ１を通じて電極連結配線１１と連結される。第２アノード電極ＡＤ２から延設した第２突出部ＡＤ２’は、第２連結部ＣＵ２で第２コンタクト金属ＣＭ２を通じて電極連結配線１１と連結される。これによって第１アノード電極ＡＤ１と第２アノード電極ＡＤ２とは、電極連結配線１１によって電気的に連結される。第１アノード電極ＡＤ１と第２アノード電極ＡＤ２との上部には、第１アノード電極ＡＤ１及び第２アノード電極ＡＤ２のエッジをカバーする第４絶縁膜１０６が形成される。
【００８８】
図１７は、本発明の一実施形態によるダミー画素を概略的に示す。図１８は、図１７に示されたダミー画素の一部を示す平面図である。図１９は、図１８のＢ−Ｂ’線の断面図である。
【００８９】
図１７を参照すれば、第０番目及び／または第ｎ＋１番目の走査線ＳＬ及びデータ線ＤＬに連結されたダミー画素ＤＰは、画素回路ＰＣのみを備え、発光素子Ｅは備えない。ダミー画素ＤＰの画素回路ＰＣは、発光画素ＥＰの画素回路ＰＣと同一である。
【００９０】
図１８及び図１９を共に参照すれば、基板１０１及びバッファ層１０２の上部に電源連結配線１８を形成する。電源連結配線１８は、非晶質シリコン、結晶質シリコンまたは酸化物半導体で形成される。電源連結配線１８は、画素回路ＰＣの薄膜トランジスタを構成する活性層と同一層に同一物質で形成される。電源連結配線１８の上部には第１絶縁膜１０３が形成され、第１絶縁膜１０３の上部にリペア連結配線１６が形成される。
【００９１】
リペア連結配線１６は、画素回路ＰＣの薄膜トランジスタを構成する一つの導電性電極、例えば、ゲート電極と同一層に同一物質で形成される。リペア連結配線１６の上部には第２絶縁膜１０４が形成され、第２絶縁膜１０４の上部には画素回路ＰＣと連結された短絡配線１７が、第２短絡ノードＳＮ２でリペア連結配線１６の一部と重畳してリペア連結配線１６と仮連結される。そして、リペア線ＲＬは、コンタクトホールを通じてリペア連結配線１６と連結される。リペア線ＲＬ及び表示パネル１０の外郭の電源電圧線ＥＬＶＤＤＬは、コンタクトホールを通じて電源連結配線１８と連結され、リペア線ＲＬと電源電圧線ＥＬＶＤＤＬとが電気的に連結される。リペア線ＲＬが発光画素ＥＰをリペアするために使われる場合、電源連結配線１８の切断によって電源電圧線ＥＬＶＤＤＬはリペア線ＲＬから分離される。
【００９２】
リペア線ＲＬ、短絡配線１７及び電源電圧線ＥＬＶＤＤＬは、画素回路ＰＣの薄膜トランジスタを構成する一つの導電性電極、例えば、ソース電極及びドレイン電極と同一層に同一物質で形成される。リペア線ＲＬ、短絡配線１７及び電源電圧線ＥＬＶＤＤＬの上部には、第３絶縁膜１０５と第４絶縁膜１０６が順次に形成される。
【００９３】
図２０は、本発明の一実施形態による不良画素のリペア方法を概略的に説明するフローチャートである。
【００９４】
図２０を参照すれば、表示パネル１０が完成された後、表示パネル１０に対するパネルテストを通じて表示領域ＡＡ内の不良画素を検出する（Ｓ２１）。パネルテストは、点灯テスト、エージングテストなどを含む。不良画素は、明点または暗点に認識される発光画素である。明点または暗点は、画素回路の不良または発光素子の不良によって発生する。発光素子アノード電極とカソード電極との間に欠陷が存在して両電極が短絡される場合、両電極と並列に形成される抵抗Ｒｄｅｆ値が小さい場合、画素回路で生成した駆動電流が、アノード電極から抵抗Ｒｄｅｆを通じてカソード電極に流れることで、アノード電極の電圧が発光素子のターンオン電圧より十分に高くなく、発光素子が発光しない暗点が発生する。
【００９５】
点灯検査装置の光学顕微鏡を通じて表示パネル１０の明点または暗点に視認される画素を検出する。
【００９６】
複数のサブ発光素子のうち明点または暗点であるサブ発光素子が視認される可視的不良の場合、明点または暗点の欠陷を持つサブ発光素子を画素回路から分離する（Ｓ２２）。
【００９７】
複数のサブ発光素子のうちいかなるサブ発光素子が欠陷を持つか視認されない非可視的不良の場合、先ず、不良画素の発光素子をリペア線ＲＬに連結し、ダミー画素の画素回路をリペア線ＲＬに連結して、不良画素をダミー画素と連結し（Ｓ２３）、不良画素の正常化如何を判断する（Ｓ２４）。
【００９８】
不良画素とダミー画素との連結によって不良画素が正常に発光する場合、不良画素の原因は画素回路の欠陷と判断され、したがって、画素回路と発光素子との間の確実な絶縁のために、不良画素の画素回路を発光素子から分離する（Ｓ２５）。段階２５は、選択的に行われる。
【００９９】
不良画素とダミー画素との連結によっても不良画素が正常に発光しない場合、発光素子の短絡欠陷と判断され、したがって、サブ発光素子間の連結を切る（Ｓ２６）。
【０１００】
図２１ないし図２６は、図２０に示された可視的不良の場合の不良画素のリペア方法（Ｓ２２）を説明する図面である。
【０１０１】
図２１ないし図２６に示されたリペア方法は、図２に示された表示パネル１０ａのように、ダミー画素ＤＰが複数の走査線ＳＬ１ないしＳＬｎ＋１のうち第ｎ＋１番目の走査線ＳＬｎ＋１に連結された場合を挙げて説明するが、図３及び図４に示された表示パネル１０ｂ、１０ｃのリペアにも同じく適用する。
【０１０２】
図２１ないし図２３を参照すれば、不良と検出された発光画素ＥＰｉの第１サブ発光素子ＳＥ１が短絡欠陷と視認された場合、第１サブ発光素子ＳＥ１を第２サブ発光素子ＳＥ２から分離する。このために、電極連結配線１１の第１切断ノードＣＮ１をレーザービームの照射によって切断する。これによって、第１サブ発光素子ＳＥ１は暗点化され、発光画素回路ＰＣｉからの駆動電流はいずれも第２サブ発光素子ＳＥ２に流れるようになって、第２サブ発光素子ＳＥ２は輝度低下なしに発光する。
【０１０３】
図２４ないし図２６を参照すれば、不良と検出された発光画素ＥＰｉの第２サブ発光素子ＳＥ２が短絡欠陷に視認された場合、第２サブ発光素子ＳＥ２を第１サブ発光素子ＳＥ１から分離する。このために、電極連結配線１１の第２切断ノードＣＮ２をレーザービームの照射によって切断（ｃｕｔ）する。これによって、第２サブ発光素子ＳＥ２は暗点化され、発光画素回路ＰＣｉからの駆動電流はいずれも第１サブ発光素子ＳＥ１に流れて、第１サブ発光素子ＳＥ１は輝度低下なしに発光する。
【０１０４】
図２１ないし図２６に示された実施形態は、発光素子ＥＰｉの短絡欠陷の場合であり、発光画素回路ＰＣｉが正常であるため、リペア線ＲＬを通じて発光素子ＥＰｉがダミー画素ＤＰと連結される必要がない。
【０１０５】
図２７ないし図２９Ｂは、図２０に示された非可視的不良の場合の不良画素のリペア方法（Ｓ２３及びＳ２５）を説明する図面である。
【０１０６】
図２７ないし図２９Ｂに示されたリペア方法は、図２に示された表示パネル１０ａのように、ダミー画素ＤＰが複数の走査線ＳＬ１ないしＳＬｎ＋１のうち第ｎ＋１番目の走査線ＳＬｎ＋１に連結された場合を挙げて説明するが、図３及び図４に示された表示パネル１０ｂ、１０ｃのリペアにも同じく適用する。
【０１０７】
図２７ないし図２９Ｂを参照すれば、第ｉ番目の走査線に連結された発光画素ＥＰｉが不良と検出されたが、不良の原因が画素回路の欠陷によるものか、あるいは発光素子の欠陷によるものかが確認されない場合、先ず、第１短絡ノードＳＮ１にレーザービームを照射して仮連結されたリペア連結配線１３及び短絡配線１４を短絡させ、第２短絡ノードＳＮ２にレーザービームを照射して仮連結されたリペア連結配線１６及び短絡配線１７を短絡させることで、発光画素ＥＰｉとダミー画素ＤＰとを電気的に連結する（Ｓ２３）。また、ダミー画素ＤＰの電源連結配線１８にレーザービームを照射して電源電圧線ＥＬＶＤＤＬとリペア線ＲＬとを分離する。
【０１０８】
リペア線ＲＬとの連結後、第１サブ発光素子ＳＥ１及び第２サブ発光素子ＳＥ２が正常に点灯される場合、不良の原因が発光画素回路ＰＣｉの欠陷であると判断されるので、発光画素回路ＰＣｉと発光素子との間の確実な絶縁のために、回路配線１５にレーザービームを照射して切断することで回路連結配線１２と回路配線１５とを分離し、発光画素回路ＰＣｉを発光素子から分離する（Ｓ２５）。
【０１０９】
これによって、ダミー画素回路ＰＣｎ＋１からの駆動電流は、第１サブ発光素子ＳＥ１及び第２サブ発光素子ＳＥ２に流れるようになって、発光画素ＥＰｉは輝度低下なしに発光する。
【０１１０】
図３０Ａないし図３２は、図２０に示された非可視的不良の場合の不良画素のリペア方法（Ｓ２３及びＳ２６）を説明する図面である。
【０１１１】
図３０Ａないし図３２に示されたリペア方法は、図２に示された表示パネル１０ａのように、ダミー画素ＤＰが複数の走査線ＳＬ１ないしＳＬｎ＋１のうち第ｎ＋１番目の走査線ＳＬｎ＋１に連結された場合を挙げて説明するが、図３及び図４に示された表示パネル１０ｂ、１０ｃのリペアにも同じく適用する。
【０１１２】
図３０Ａないし図３２と図２８Ｂを参照すれば、第ｉ番目の走査線に連結された発光画素ＥＰｉが不良と検出されたが、不良の原因が画素回路の欠陷によるものか、あるいは発光素子の欠陷によるものかが確認されない場合、先ず、第１短絡ノードＳＮ１にレーザービームを照射して仮連結されたリペア連結配線１３及び短絡配線１４を短絡させ、第２短絡ノードＳＮ２にレーザービームを照射して仮連結されたリペア連結配線１６及び短絡配線１７を短絡させることで発光画素ＥＰｉとダミー画素ＤＰとを電気的に連結する（Ｓ２３）。またダミー画素ＤＰの電源連結配線１８にレーザービームを照射して電源電圧線ＥＬＶＤＤＬとリペア線ＲＬとを分離する。
【０１１３】
リペア線ＲＬとの連結後、第１サブ発光素子ＳＥ１及び第２サブ発光素子ＳＥ２が正常に点灯されない場合、不良の原因が発光素子Ｅの欠陷と判断されるので、レーザービームを照射して電極連結配線１１の第１切断ノードＣＮ１を切断する（Ｓ２６）。よって、第１サブ発光素子ＳＥ１と第２サブ発光素子ＳＥ２とが分離され、第１サブ発光素子ＳＥ１は、ダミー画素回路ＰＣｎ＋１から駆動電流を供給され、第２サブ発光素子ＳＥ２は、発光画素回路ＰＣｉからの駆動電流を供給される。
【０１１４】
もし、第１サブ発光素子ＳＥ１が短絡欠陥のある場合ならば、図３０Ａに示されたように、第１サブ発光素子ＳＥ１は暗点化され、発光画素回路ＰＣｉからの駆動電流によって第２サブ発光素子ＳＥ２は輝度低下なしに発光する。
【０１１５】
もし、第２サブ発光素子ＳＥ２が短絡欠陥のある場合ならば、図３０Ｂに示されたように、第２サブ発光素子ＳＥ２は暗点化され、ダミー画素回路ＰＣｎ＋１からの駆動電流によって第１サブ発光素子ＳＥ１は輝度低下なしに発光する。
【０１１６】
図３３は、本発明の一実施形態による発光画素の回路図である。
【０１１７】
図３３を参照すれば、発光画素ＥＰ１は、発光素子Ｅと、発光素子Ｅに電流を供給するための画素回路２Ａとを備える。ダミー画素ＤＰは、発光素子Ｅが除外された画素回路２Ａを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含み、アノード電極が複数に分割された構造の有機発光素子ＯＬＥＤである。発光素子Ｅは、アノード電極の複数分割によって並列連結された第１の有機発光素子ＯＬＥＤ１ないし第ｎの有機発光素子ＯＬＥＤｎを含む。これによって、画素回路２Ａからの駆動電流は、第１ないし第ｎの有機発光素子ＯＬＥＤ１ないしＯＬＥＤｎに分け
て印加される。不良の有機発光素子が分離されれば、残りの有機発光素子に駆動電流が分けられて印加されるので、輝度損失なしに発光できる。発光素子Ｅと連結された回路連結配線１２と、画素回路２Ａと連結された回路配線１５との連結は、回路配線１５を切断することで切れ、これによって画素回路２Ａと発光素子Ｅとが分離される。
【０１１８】
画素回路２Ａは、４個のトランジスタＴＡ１ないしＴＡ４、及び２個のキャパシタＣ１、Ｃ２を備える。
【０１１９】
第１トランジスタＴＡ１のゲート電極は、走査線から走査信号Ｓを印加され、第１電極は、データ線からデータ信号Ｄを印加される。そして、第１トランジスタＴＡ１の第２電極は、第１ノードＮ１に接続される。
【０１２０】
第２トランジスタＴＡ２のゲート電極は第２ノードＮ２に連結され、第１電極は第１電源から第１電源電圧ＥＬＶＤＤを印加され、第２電極は有機発光素子ＯＬＥＤのアノード電極に連結される。第２トランジスタＴＡ２は、駆動トランジスタの役割を行う。
【０１２１】
第１ノードＮ１及び第２トランジスタＴＡ２の第２電極と第１電源との間に第１キャパシタＣ１が連結され、第１ノードＮ１と第２ノードＮ２との間には第２キャパシタＣ２
が連結される。
【０１２２】
第３トランジスタＴＡ３のゲート電極は第１制御信号ＧＣを印加され、第１電極は第２トランジスタＴＡ２のゲート電極と連結され、第２電極は有機発光素子ＯＬＥＤのアノード電極及び第２トランジスタＴＡ２の第２電極と連結される。
【０１２３】
第４トランジスタＴＡ４のゲート電極は第２制御信号ＳＵＳ＿ＥＮＢを印加され、第１電極は補助電圧Ｖｓｕｓを印加され、第２電極はデータ線に連結されてデータ信号Ｄを印加される。
【０１２４】
初期化区間で走査線にローレベルの走査信号Ｓが印加され、ローレベルの第２制御信号ＳＵＳ＿ＥＮＢが第４トランジスタＴＡ４のゲート電極に印加される。この時、データ線は、ハイインピーダンスＨｉ−Ｚ状態である。これによって、第１トランジスタＴＡ１及び第４トランジスタＴＡ４がターンオンされ、第１ノードＮ１にハイレベルの補助電圧Ｖｓｕｓが印加され、第２ノードＮ２の電圧が減少し、第２ノードＮ２は所定の初期化電圧を維持する。
【０１２５】
補償区間からデータ線に印加されるハイレベルの補助電圧Ｖｓｕｓが第１ノードＮ１に印加される。そして、第１制御信号ＧＣがローレベルに印加され、第３トランジスタＴＡ３がターンオンされる。これによって、第２トランジスタＴＡ２はダイオード連結されて、第２キャパシタＣ２に第２トランジスタＴＡ２のしきい電圧に対応する電圧が保存されるまで電流が流れ、次いで、ターンオフされる。
【０１２６】
走査／データ入力区間で、ローレベルの走査信号Ｓが走査線に印加されて第１トランジスタＴＡ１はターンオンされ、データ線を通じてデータ信号Ｄが印加される。これによって、第１キャパシタＣ１には駆動電圧ＥＬＶＤＤと第１ノードＮ１との電圧差が保存される。
【０１２７】
発光区間で第１電源電圧ＥＬＶＤＤはハイレベルに印加され、第２電源電圧ＥＬＶＳＳはローレベルに印加される。そして、第２トランジスタＴＡ２を通じて第１電源電圧ＥＬＶＤＤから有機発光素子ＯＬＥＤのカソード電極までの電流経路が形成され、すべての発光画素ＥＰ１の発光素子Ｅはデータ信号に対応する輝度で発光する。
【０１２８】
図３４は、本発明の他の実施形態による発光画素の回路図である。
【０１２９】
図３４を参照すれば、発光画素ＥＰ２は、発光素子Ｅと、発光素子Ｅに電流を供給するための画素回路２Ｂとを備える。ダミー画素ＤＰは、発光素子Ｅが除外された画素回路２Ｂを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含み、アノード電極が複数に分割された構造の有機発光素子ＯＬＥＤである。発光素子Ｅは、アノード電極の複数分割によって並列連結された第１の有機発光素子ＯＬＥＤ１ないし第ｎの有機発光素子ＯＬＥＤｎを含む。これによって、画素回路２Ａからの駆動電流は、第１ないし第ｎの有機発光素子ＯＬＥＤ１ないしＯＬＥＤｎに分けて印加される。不良の有機発光素子が分離されれば、残りの有機発光素子に駆動電流が分けられて印加されるので、輝度損失なしに発光できる。発光素子Ｅと連結された回路連結配線１２と、画素回路２Ｂと連結された回路配線１５との連結は、回路配線１５を切断することで切れ、これによって画素回路２Ｂと発光素子Ｅとが分離される。
【０１３０】
画素回路２Ｂは、５個のトランジスタＴＢ１ないしＴＢ５、及び３個のキャパシタＣ１ないしＣ３を備える。
【０１３１】
第１トランジスタＴＢ１のゲート電極は、走査線から走査信号Ｓを印加され、第１電極は、データ線に連結されてデータ信号Ｄを印加され、第２電極は、第１ノードＮ１に連結される。
【０１３２】
第２トランジスタＴＢ２のゲート電極は、第１制御信号ＧＷを印加され、第１電極は第１ノードＮ１に連結され、第２電極は第２ノードＮ２に連結される。
【０１３３】
第３トランジスタＴＢ３のゲート電極は、第３ノードＮ３に連結され、第１電極は、第１電源から第１電源電圧ＥＬＶＤＤを印加され、第２電極は、有機発光素子ＯＬＥＤのアノード電極に連結される。第３トランジスタＴＢ３は、駆動トランジスタの役割を行う。
【０１３４】
第４トランジスタＴＢ４のゲート電極は、第２制御信号ＧＣを印加され、第１電極は、第３ノードＮ３及び第３トランジスタＴＢ３のゲート電極に連結され、第２電極は、有機発光素子ＯＬＥＤのアノード電極と連結される。
【０１３５】
第５トランジスタＴＢ５のゲート電極は、第２制御信号ＧＣを印加され、第１電極は、データ線に連結されてデータ信号Ｄを印加され、第２電極は、第２ノードＮ２に連結される。
【０１３６】
第１ノードＮ１と第５トランジスタＴＢ５のゲート電極との間に第１キャパシタＣ１が連結され、第２ノードＮ２と第１電源との間に第２キャパシタＣ２が連結され、第２ノードＮ２と第３ノードＮ３及び第３トランジスタＴＢ３のゲート電極の間に第３キャパシタＣ３が連結される。第１キャパシタＣ１は、第１トランジスタＴＢ１がターンオンされる時のデータ線から供給されるデータ信号Ｄに対応する電圧を充電する。
【０１３７】
初期化区間で、第１電源電圧ＥＬＶＤＤ及び第２制御信号ＧＣがローレベルに印加される。そして、データ線は、ハイインピーダンスＨｉ−Ｚ状態である。これによって、第５トランジスタＴＢ５がターンオンされ、第４トランジスタＴＢ４がターンオンされて第３トランジスタＴＢ３はダイオード連結され、有機発光素子ＯＬＥＤのアノード電極の電圧及び第３ノードＮ３の電圧が駆動電圧ＥＬＶＤＤレベルに初期化される。
【０１３８】
補償区間で第２制御信号ＧＣがローレベルに印加され、データラインにはハイレベルの補助電圧Ｖｓｕｓが印加される。これによって、第５トランジスタＴＢ５がターンオンされ、第２ノードＮ２に補助電圧Ｖｓｕｓが印加される。そして、第４トランジスタＴＢ４がターンオンされて第３トランジスタＴＢ３はダイオード連結され、第３キャパシタＣ３に第３トランジスタＴＢ３のしきい電圧に対応する電圧が保存されるまで電流が流れ、次いで、ターンオフされる。
【０１３９】
データ移動区間で第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳがハイレベルに印加され、第１制御信号ＧＷがローレベルに印加される。これによって、第２トランジスタＴＢ２がターンオンされて、第１キャパシタＣ１に保存されていたＮ−１フレームの走査区間中に発光画素ＥＰ２に書き込まれたデータ信号Ｄが第２ノードＮ２に移動する。これによって、第２キャパシタＣ２には駆動電圧ＥＬＶＤＤと第２ノードＮ２との電圧差が保存される。
【０１４０】
走査／発光区間では、走査区間及び発光区間が同時に進む。走査／発光区間（Ｓｃａｎ／Ｅｍｉｓｓｉｏｎ）で第１電源電圧ＥＬＶＤＤがハイレベルに印加され、第２電源電圧ＥＬＶＳＳがローレベルに印加される。そして、ローレベルの走査信号Ｓが走査線に入力されて第１トランジスタＴＢ１はターンオンされ、走査線に連結された発光画素ＥＰ２にデータ信号が入力される。これによって、第１キャパシタＣ１にはＮフレームのデータ信号に対応する電圧が保存される。
【０１４１】
一方、第２トランジスタＴＢ２はターンオフされ、第１ノードＮ１及び第２ノードＮ２を遮断する。そして、ターンオンされた第３トランジスタＴＢ３を通じて第１電源電圧ＥＬＶＤＤから有機発光素子ＯＬＥＤのカソード電極までの電流経路が形成され、Ｎ−１フレームの走査区間中に発光画素ＥＰ２に書き込まれて、第２キャパシタＣ２に保存されたデータ信号に対応する輝度で有機発光素子ＯＬＥＤが発光する。この時、表示領域ＡＡ内のすべての発光画素ＥＰ２が同時に発光する。すなわち、走査／発光区間（Ｓｃａｎ／Ｅｍｉｓｓｉｏｎ）では、Ｎフレームのデータ信号が走査信号によって順次に入力され、これと同時に、Ｎ−１フレームのデータ信号に対応して表示領域ＡＡ内のすべての発光画素ＥＰ２が同時に発光する。
【０１４２】
図３５は、本発明の他の実施形態による発光画素の回路図である。
【０１４３】
図３５を参照すれば、発光画素ＥＰ３は、発光素子Ｅと、発光素子Ｅに電流を供給するための画素回路２Ｃとを備える。ダミー画素ＤＰは、発光素子Ｅが除外された画素回路２Ｃを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含み、アノード電極が複数に分割された構造の有機発光素子ＯＬＥＤである。発光素子Ｅは、アノード電極の複数分割によって並列連結された第１の有機発光素子ＯＬＥＤ１ないし第ｎの有機発光素子ＯＬＥＤｎを含む。これによって、画素回路２Ａからの駆動電流は、第１ないし第ｎの有機発光素子ＯＬＥＤ１ないしＯＬＥＤｎに分けられて印加される。不良の有機発光素子が分離されれば、残りの有機発光素子に駆動電流が分けられて印加されるので、輝度損失なしに発光できる。発光素子Ｅと連結された回路連結配線１２と、画素回路２Ｃと連結された回路配線１５との連結は、回路配線１５を切断することで切れ、これによって画素回路２Ｃと発光素子Ｅとが分離される。
【０１４４】
画素回路２Ｃは、８個のトランジスタＴＣ１ないしＴＣ８、及び２個のキャパシタＣ１及びＣ２を備える。
【０１４５】
第１トランジスタＴＣ１のゲート電極は、走査線から走査信号Ｓを印加され、第１電極は、データ線に連結されてデータ信号Ｄを印加され、第２電極は、第１ノードＮ１に連結される。
【０１４６】
第２トランジスタＴＣ２のゲート電極は、第１制御信号ＧＷを印加され、第１電極は、第１ノードＮ１に連結され、第２電極は、第２ノードＮ２に連結される。
【０１４７】
第３トランジスタＴＣ３のゲート電極は、第２制御信号ＧＩを印加され、第１電極は、初期化電源に連結されて初期化電圧Ｖｉｎｔを印加され、第２電極は、第３ノードＮ３
に連結される。
【０１４８】
第４トランジスタＴＣ４のゲート電極は、第１制御信号ＧＷを印加され、第１電極は、第３ノードＮ３に連結され、第２電極は、第４ノードＮ４に連結される。
【０１４９】
第５トランジスタＴＣ５のゲート電極は、第２制御信号ＧＩを印加され、第１電極は、第１電源に連結されて第１電源電圧ＥＬＶＤＤを印加され、第２電極は、第２ノードＮ
２に連結される。
【０１５０】
第６トランジスタＴＣ６のゲート電極は、第３ノードＮ３に連結され、第１電極は、第２ノードＮ２に連結され、第２電極は、第４ノードＮ４に連結される。第６トランジスタＴＣ６は、駆動トランジスタの役割を行う。
【０１５１】
第７トランジスタＴＣ７のゲート電極は、第３制御信号ＧＥを印加され、第１電極は、第４ノードＮ４に連結され、第２電極は、有機発光素子ＯＬＥＤのアノード電極に連結される。
【０１５２】
第８トランジスタＴＣ８のゲート電極は、第３制御信号ＧＥを印加され、第１電極は、第１電源に連結されて第１電源電圧ＥＬＶＤＤを印加され、第２電極は、第２ノードＮ２に連結される。
【０１５３】
第１キャパシタＣ１は、第１ノードＮ１と第３電源電圧Ｖｈｏｌｄを供給する第３電源との間に連結される。第１キャパシタＣ１は、第１トランジスタＴＣ１がターンオンされる時にデータ線から供給されるデータ信号Ｄに対応する電圧を充電する。第３電源は、所定電圧の固定電源（例えば、直流電源）に設定され、例えば、第１電源電圧ＥＬＶＤＤを印加する第１電源または初期化電圧Ｖｉｎｔを印加する初期化電源に設定される。第２キャパシタＣ２は、第３ノードＮ３と第１電源との間に連結される。
【０１５４】
初期化区間で第１電源電圧ＥＬＶＤＤがハイレベルに印加され、第２電源電圧ＥＬＶＳＳ及び第２制御信号ＧＩがローレベルに印加される。これによって、第３トランジスタＴＣ３及び第５トランジスタＴＣ５がターンオンされ、第２ノードＮ２に第１電源電圧ＥＬＶＤＤが印加され、第３ノードＮ３に初期化電圧Ｖｉｎｔが印加される。
【０１５５】
補償／データ移動区間で第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、第１制御信号ＧＷがローレベルに印加される。これによって、第２トランジスタＴＣ２がターンオンされて、第１キャパシタＣ１に保存されていたＮ−１フレームの走査区間中に発光画素ＥＰ３に書き込まれたデータ信号Ｄが第２ノードＮ２に移動する。また第４トランジスタＴＣ４がターンオンされて第６トランジスタＴＣ６はダイオード連結され、ダイオード連結された第６トランジスタＴＣ６を通じて電流が流れるようになって、第６トランジスタＴＣ６のしきい電圧を補償しつつ、第２キャパシタＣ２には駆動電圧ＥＬＶＤＤと第２ノードＮ２との電圧差が保存される。
【０１５６】
走査／発光区間では、走査区間及び発光区間が同時に進む。走査／発光区間で第１電源電圧ＥＬＶＤＤがハイレベルに印加され、第２電源電圧ＥＬＶＳＳ及び第３制御信号ＧＥがローレベルに印加される。そして、ローレベルの走査信号Ｓが走査線に入力されて第１トランジスタＴＣ１はターンオンされ、走査線に連結された発光画素ＥＰ３にＮフレームのデータ信号が入力される。これによって、第１キャパシタＣ１にはＮフレームのデータ信号に対応する電圧が保存される。
【０１５７】
一方、第２トランジスタＴＣ２は、ターンオフされて第１ノードＮ１及び第２ノードＮ２を遮断する。そして、第７トランジスタＴＣ７及び第８トランジスタＴＣ８がターンオンされ、ターンオンされた第６トランジスタＭＣ６を通じて第１電源電圧ＥＬＶＤＤから有機発光素子ＯＬＥＤのカソード電極までの電流経路が形成され、Ｎ−１フレームの走査区間中に発光画素ＥＰ３に書き込まれて、第２キャパシタＣ２に保存されたデータ信号に対応する輝度で有機発光素子ＯＬＥＤが発光する。この時、表示領域ＡＡ内のすべての発光画素ＥＰ２が同時に発光する。すなわち、走査／発光区間では、Ｎフレームのデータ信号が走査信号によって順次に入力され、これと同時に、Ｎ−１フレームのデータ信号に対応して表示領域ＡＡ内のすべての発光画素ＥＰ３が同時に発光する。一方、発光区間（Ｅｍｉｓｓｉｏｎ）は走査区間（Ｓｃａｎ）と一部重畳するが、走査区間（Ｓｃａｎ）より短く実行される。
【０１５８】
図３６は、本発明の他の実施形態による発光画素の回路図である。
【０１５９】
図３６を参照すれば、発光画素ＥＰ４は、発光素子Ｅと、発光素子Ｅに電流を供給するための画素回路２Ｄとを備える。ダミー画素ＤＰは、発光素子Ｅが除外された画素回路２Ｄを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含み、アノード電極が複数に分割された構造の有機発光素子ＯＬＥＤである。発光素子Ｅは、アノード電極の複数分割によって並列連結された第１の有機発光素子ＯＬＥＤ１ないし第ｎの有機発光素子ＯＬＥＤｎを含む。これによって、画素回路２Ａからの駆動電流は、第１ないし第ｎの有機発光素子ＯＬＥＤ１ないしＯＬＥＤｎに分けられて印加される。不良の有機発光素子が分離されれば、残りの有機発光素子に駆動電流が分けられて印加されるので、輝度損失なしに発光できる。発光素子Ｅと連結された回路連結配線１２と、画素回路２Ｄと連結された回路配線１５との連結は回路配線１５を切断することで切れ、これによって画素回路２Ｄと発光素子Ｅとが分離される。
【０１６０】
画素回路２Ｄは、２個のトランジスタＴＤ１及びＴＤ２と、１個のキャパシタＣとを備える。
【０１６１】
第１トランジスタＴＤ１は、ゲート電極が走査線に連結され、第１電極がデータ線に連結され、第２電極が第１ノードＮ１に連結される。
【０１６２】
第２トランジスタＴＤ２は、ゲート電極が第１ノードＮ１に連結され、第１電極が第１電源から第１電源電圧ＥＬＶＤＤを印加され、第２電極が発光素子Ｅのアノード電極に連結される。
【０１６３】
キャパシタＣは、第１電極が第１ノードＮ１に連結され、第２電極が第１電源から第１電源電圧ＥＬＶＤＤを印加される。
【０１６４】
第１トランジスタＴ１は、走査線から走査信号Ｓが供給される時、データ線から供給されるデータ信号ＤをキャパシタＣの第１電極に伝達する。これによって、キャパシタＣにはデータ信号Ｄに対応する電圧が充電され、キャパシタＣに充電された電圧に対応する駆動電流が、第２トランジスタＴ２を通じて発光素子Ｅに伝達され、発光素子Ｅが発光する。
【０１６５】
図３６では、一つの画素に２個のトランジスタ及び１個のキャパシタを備える２Ｔｒ−１Ｃａｐ構造を示しているが、本発明がこれに限定されるものではない。したがって、一つの画素に２個以上の複数の薄膜トランジスタ及び一つ以上のキャパシタを備えられ、別途の配線がさらに形成されるか、または既存の配線が省略されて多様な構造を持つよう
に形成されてもよい。
【０１６６】
図３７は、本発明の他の実施形態による表示パネルを示す図面である。
【０１６７】
図３７を参照すれば、表示パネル１０ｄには複数の走査線ＳＬ、複数のデータ線ＤＬ、及び複数のリペア線ＲＬの交差部に略行列状に配列された複数の画素Ｐが形成される。画素Ｐは、表示領域ＡＡに形成された発光画素ＥＰと、非表示領域ＮＡに形成されたダミー画素ＤＰとを含む。非表示領域ＮＡは、表示領域ＡＡの上下部のうち少なくとも一つの領域に形成される。これによってダミー画素ＤＰは、画素列の上下部のうち少なくとも一つの領域に画素列ごとに形成される。図３７では、画素列の下部にダミー画素ＤＰが形成された例を示す。
【０１６８】
一つの発光画素ＥＰは、３つの発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３で構成され、発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３は列方向に沿って配列される。各発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３は、画素回路ＰＣと、画素回路ＰＣと連結された発光素子Ｅとを備える。各発光素子Ｅは、アノード電極、カソード電極及びアノード電極とカソード電極との間の発光層を含む有機発光素子ＯＬＥＤである。各発光素子Ｅのアノード電極は少なくとも２つに分割され、これによって発光素子Ｅは、少なくとも２つのサブ発光素子を含む。
【０１６９】
各発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３の画素回路ＰＣ及び／または発光素子Ｅは、サイズが互いに異なる。３つの発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３は、一つの走査線ＳＬｉに共通に連結され、３つのデータ線ＤＬｊ＿１、ＤＬｊ＿２、ＤＬｊ＿３にそれぞれ連結される。よって、走査線ＳＬｉに走査信号が供給されれば、データ信号が３つのデータ線ＤＬｊ＿１、ＤＬｊ＿２、ＤＬｊ＿３を通じて各発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３に供給され、これによって、各発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３は該データ信号に対応する電圧を充電し、これに対応する輝度で発光する。
【０１７０】
ダミー画素ＤＰも３つのダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３で構成され、ダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３は列方向に沿って配列される。各ダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３は、発光素子Ｅなしに画素回路ＰＣのみを備える。ダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３それぞれの画素回路ＰＣは、発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３それぞれの画素回路ＰＣと同一である。３つのダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３は、一つの走査線ＳＬｎ＋１に共通に連結され、３つのデータ線ＤＬｊ＿１、ＤＬｊ＿２、ＤＬｊ＿３にそれぞれ連結される。よって、走査線ＳＬｎ＋１に走査信号が供給されれば、データ信号が３つのデータ線ＤＬｊ＿１、ＤＬｊ＿２、ＤＬｊ＿３を通じて各ダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３に供給される。
【０１７１】
発光副画素ＳＥＰ１、ＳＥＰ２、ＳＥＰ３のうち第２発光副画素ＳＥＰ２の画素回路ＰＣが不良の場合、第２発光副画素ＳＥＰ２の画素回路ＰＣと発光素子ＳＥ２とを分離し、発光素子ＳＥ２をリペア線ＲＬｊと連結する。そして、ダミー副画素ＳＤＰ１、ＳＤＰ２、ＳＤＰ３のうち第２発光副画素ＳＥＰ２に対応する第２ダミー副画素ＳＤＰ２の画素回路ＰＣをリペア線ＲＬｊと連結する。
【０１７２】
図３７の実施形態は、一つの画素を構成する複数の副画素の特性が互いに異なる場合にダミー画素を複数の副画素で形成した例である。しかし、この場合にもダミー画素を一つの副画素で構成し、ダミー画素に印加されるデータ信号のガンマ値を補正することで同じく駆動できる。
【０１７３】
図３８は、本発明の他の実施形態による発光画素の回路図である。
【０１７４】
図３８を参照すれば、発光画素ＥＰ５は、発光素子Ｅと、発光素子Ｅに電流を供給するための画素回路２Ｅとを備える。ダミー画素ＤＰは、発光素子Ｅが除外された画素回路２Ｅを備える。発光素子Ｅは、アノード電極、カソード電極、アノード電極とカソード電極との間の発光層を含み、アノード電極が複数に分割された構造の有機発光素子ＯＬＥＤである。発光素子Ｅは、アノード電極の複数分割によって並列連結された第１の有機発光素子ＯＬＥＤ１ないし第ｎの有機発光素子ＯＬＥＤｎを含む。これによって、画素回路２Ａからの駆動電流は、第１ないし第ｎの有機発光素子ＯＬＥＤ１ないしＯＬＥＤｎに分けられて印加される。不良の有機発光素子が分離されれば、残りの有機発光素子に駆動電流が分けられて印加されるので、輝度損失なしに発光できる。発光素子Ｅと連結された回路連結配線１２と、画素回路２Ｅと連結された回路配線１５、１９との連結は、回路配線１５、１９を切断することで切れ、これによって画素回路２Ｅと発光素子Ｅとが分離される。
【０１７５】
図３８に示された画素回路２Ｅは、図３５に示された画素回路２Ｃと比較して、第９トランジスタＴＣ９が加えられることで発光素子Ｅと連結される回路配線１９が加えられた点を除いては画素回路２Ｃと同一であるので、同じ構成及び駆動に関する説明は略する。
【０１７６】
第９トランジスタＴＣ９のゲート電極は第２制御信号ＧＩを印加されて、第１電極は初期化電源に連結されて初期化電圧Ｖｉｎｔを印加されて、第２電極は発光素子Ｅのアノード電極に連結される。第９トランジスタＴＣ９は第２制御信号ＧＩによってターンオンされてアノード電極に初期化電圧Ｖｉｎｔを印加する。
【０１７７】
図３９は、図３８に示された画素回路２Ｅを備える発光画素を示す平面図である。
【０１７８】
図３９は、一つの走査線ＳＬに連結され、複数のデータ線ＤＬ＿Ｒ、ＤＬ＿Ｇ、ＤＬ＿Ｂにそれぞれ連結された３つの発光副画素ＳＥＰ＿Ｒ、ＳＥＰ＿Ｇ、ＳＥＰ＿Ｂを含む発光画素を示す。赤色副画素ＳＥＰ＿Ｒは、二分割されたアノード電極によって、２つの赤色サブ発光素子ＯＬＥＤ＿Ｒ１、ＯＬＥＤ＿Ｒ２及び赤色画素回路ＰＣ＿Ｒを含む。緑副画素ＳＥＰ＿Ｇは、二分割されたアノード電極によって２つの緑サブ発光素子ＯＬＥＤ＿Ｇ１、ＯＬＥＤ＿Ｇ２及び緑画素回路ＰＣ＿Ｇを含む。青色副画素ＳＥＰ＿Ｂは、二分割されたアノード電極によって、２つの青色サブ発光素子ＯＬＥＤ＿Ｂ１、ＯＬＥＤ＿Ｂ２及び青色画素回路ＰＣ＿Ｂを含む。説明及び理解の便宜のために、図３９では各サブ発光素子のアノード電極のみを示した。
【０１７９】
図３９を参照すれば、３つの発光副画素ＳＥＰ＿Ｒ、ＳＥＰ＿Ｇ、ＳＥＰ＿Ｂの左側にリペア線ＲＬが画素列方向に配され、右側に第１制御信号ＧＷを印加する第１信号線ＧＷＬ、第２制御信号ＧＩを印加する第２信号線ＧＩＬ、第３制御信号ＧＥを印加する第３信号線ＧＥＬ、電源電圧線ＥＬＶＤＤＬ、初期化電圧線ＶＬ、及び複数のデータ線ＤＬ＿Ｒ、ＤＬ＿Ｇ、ＤＬ＿Ｂが画素列方向に配される。
【０１８０】
各発光副画素ＳＥＰ＿Ｒ、ＳＥＰ＿Ｇ、ＳＥＰ＿Ｂは、リペア線ＲＬと仮連結された短絡ノードＳＮ１＿Ｒ、ＳＮ１＿Ｇ、ＳＮ１＿Ｂを備え、サブ発光素子を連結する電極連結配線に形成された切断ノードＣＮ１＿Ｒ、ＣＮ２＿Ｒ、ＣＮ１＿Ｇ、ＣＮ２＿Ｇ、ＣＮ１＿Ｂ、ＣＮ２＿Ｂを備える。サブ発光素子は、発光画素回路ＰＣ＿Ｒ、ＰＣ＿Ｇ、ＰＣ＿Ｂと連結された回路配線１５、１９の切断によって発光画素回路ＰＣ＿Ｒ、ＰＣ＿Ｇ、ＰＣ＿Ｂから分離される。
【０１８１】
図４０は、図３８に示された画素回路２Ｅを備えるダミー画素を示す平面図である。
【０１８２】
図４０は、一つの走査線ＳＬに連結されて複数のデータ線ＤＬ＿Ｒ、ＤＬ＿Ｇ、ＤＬ＿Ｂにそれぞれ連結された３つのダミー副画素ＳＥＰ＿Ｒ、ＳＥＰ＿Ｇ、ＳＥＰ＿Ｂを含むダミー画素を示す。赤色ダミー副画素ＳＤＰ＿Ｒは、赤色画素回路ＰＣ＿Ｒを含む。緑副画素ＳＥＰ＿Ｇは、緑画素回路ＰＣ＿Ｇを含む。青色副画素ＳＥＰ＿Ｂは、青色画素回路ＰＣ＿Ｂを含む。
【０１８３】
図４０を参照すれば、３つのダミー副画素ＳＤＰ＿Ｒ、ＳＤＰ＿Ｇ、ＳＤＰ＿Ｂの左側にリペア線ＲＬが画素列方向に配され、右側に第１制御信号ＧＷを印加する第１信号線ＧＷＬ、第２制御信号ＧＩを印加する第２信号線ＧＩＬ、第３制御信号ＧＥを印加する第３信号線ＧＥＬ、電源電圧線ＥＬＶＤＤＬ、初期化電圧線ＶＬ、及び複数のデータ線ＤＬ＿Ｒ、ＤＬ＿Ｇ、ＤＬ＿Ｂが画素列方向に配される。
【０１８４】
各ダミー副画素ＳＥＰ＿Ｒ、ＳＥＰ＿Ｇ、ＳＥＰ＿Ｂは、リペア線ＲＬと仮連結された短絡ノードＳＮ２＿Ｒ、ＳＮ２＿Ｇ、ＳＮ２＿Ｂを備える。リペア線ＲＬは、電源電圧線ＥＬＶＤＤＬと連結されており、今後にリペア線ＲＬを用いて不良画素をリペアする場合、電源連結配線１８の領域Ｘを切断して電源電圧線ＥＬＶＤＤＬとリペア線ＲＬとが分離される。
【０１８５】
図４１は、本発明の他の実施形態による発光画素の発光素子の平面図である。図４２は、図４１のＣ−Ｃ’線の断面図である。
【０１８６】
図４１を参照すれば、本発明の一実施形態で発光素子の分割電極、すなわち、第１及び第２アノード電極ＡＤ１及びＡＤ２と、電極連結配線１１及び回路連結配線１２とが一体に形成される。電極連結配線１１は、第１アノード電極ＡＤ１及び第２アノード電極ＡＤ１それぞれと連結される第１連結部ＣＵ１、及び回路連結配線１２と連結される第２連結部ＣＵ２を備える。第１連結部ＣＵ１それぞれと第２連結部ＣＵ２との間には、第１切断ノードＣＮ１及び第２切断ノードＣＮ２が形成される。これによって、今後に第１切断ノードＣＮ１及び第２切断ノードＣＮ２にレーザービームを照射して切る。電極連結配線１１は、短絡配線１４とコンタクトされ、短絡配線１４は、第１短絡ノードＳＮ１でリペア連結配線１３の一部と重畳してリペア連結配線１３と仮連結される。そして、リペア線ＲＬは、コンタクトホールを通じてリペア連結配線１３と連結される。これによって、今後に第１短絡ノードＳＮ１へのレーザービームの照射によって、短絡配線１４とリペア連結配線１３とが連結される。
【０１８７】
リペア線ＲＬ及び短絡配線１４は、画素回路ＰＣの薄膜トランジスタを構成する一つの導電性電極、例えば、ソース電極及びドレイン電極と同一層に同一物質で形成される。
リペア線ＲＬ及び短絡配線１４の上部には、第３絶縁膜１０５が形成され、第３絶縁膜１０５の上部には、第１アノード電極ＡＤ１と第２アノード電極ＡＤ２及び電極連結配線１１と回路連結配線１２とが一体に形成される。第１アノード電極ＡＤ１及び第２アノード電極ＡＤ２の上部には、第１アノード電極ＡＤ１及び第２アノード電極ＡＤ２のエッジをカバーする第４絶縁膜１０６が形成される。
【０１８８】
図４３は、本発明の一実施形態による発光画素を含む有機発光表示装置の断面図である。
【０１８９】
図４３を参照すれば、本発明の一実施形態による有機発光表示装置の基板１０１上には、複数の発光画素ＥＰが含まれて画像を表示する表示領域ＡＡが備えられる。表示領域ＡＡの外郭の非表示領域ＮＡには、ダミー画素ＤＰ及び表示領域ＡＡに複数の駆動信号及び制御信号を伝達するパッド部ＰＡＤが形成されている。図４３では、発光画素ＥＰ及びパッド部ＰＡＤのみを示す。
【０１９０】
図４３を参照すれば、有機発光表示装置は、複数のサブ発光素子を含む発光素子Ｅ、少なくとも一つの薄膜トランジスタＴＲ、及び少なくとも一つのキャパシタＣＡＰを備えて発光素子Ｅに駆動電流を供給する画素回路ＰＣ及びパッド部ＰＡＤを備える。
【０１９１】
発光素子Ｅは、複数の分割電極ＡＤ１、ＡＤ２を含むアノード電極ＡＤと、アノード電極ＡＤに対向するカソード電極ＣＤ、及びアノード電極ＡＤとカソード電極ＣＤとの間に配された発光層を含む有機層ＯＬとを含む。
【０１９２】
アノード電極ＡＤは、半透過金属と、半透過金属の上部及び下部にそれぞれ形成されて半透過金属を保護する透明導電性酸化物とを含む３重層構造である。半透過金属は、銀（Ａｇ）または銀合金を含み、透明導電性酸化物は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化インジウムガリウム（ＩＧＯ）、及びアルミニウム酸化亜鉛（ＡＺＯ）を含む群から選択された少なくとも一つ以上を含む。半透過金属は、カソード電極ＣＤと共にマイクロキャビティ構造を形成することで有機発光表示装置の光効率を向上させる。分割電極ＡＤ１、ＡＤ２のエッジには、分割電極ＡＤ１、ＡＤ２をカバーする画素定義膜である第４絶縁膜１０６が形成される。分割電極ＡＤ１、ＡＤ２のうち一つは、トランジスタＴＲのソース電極２１７ａ及びドレイン電極２１７ｂのうち一つとコンタクト金属１１７を介して連結される。
【０１９３】
図示されてはいないが、分割電極ＡＤ１、ＡＤ２は、電極連結配線１１（図１５及び図４１参照）によって互いに連結される。電極連結配線１１は、アノード電極ＡＤと同じ物質で同一層に一体に形成され、または、トランジスタＴＲの活性層２１２と同じ物質で同一層に形成されてアノード電極ＡＤとコンタクトされる。また電極連結配線１１は、トランジスタＴＲのソース電極２１７ａ及びドレイン電極２１７ｂのうち一つとコンタクトできる。電極連結配線１１と連結されたトランジスタＴＲは、分割電極ＡＤ１、ＡＤ２のうち一つと連結されたトランジスタＴＲと異なるトランジスタＴＲである。
【０１９４】
カソード電極ＣＤは、反射物質を含む反射電極で構成される。この時、カソード電極ＣＤは、Ａｌ、Ｍｇ、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、及びＬｉＦ／Ａｌから選択された一つ以上の材料を含む。カソード電極ＣＤが反射電極で備えられることで、有機層ＯＬから放出された光はカソード電極ＣＤに反射し、半透過金属であるアノード電極ＡＤを透過して基板１０１側に放出される。
【０１９５】
トランジスタＴＲは、基板１０１のバッファ層１０２上に配された活性層２１２、活性層２１２上にゲート絶縁膜である第１絶縁膜１０３を介して活性層２１２のチャネル領域２１２ｃに対応する位置に配されたゲート電極２１５、ゲート電極２１５上に、層間絶縁膜である第２絶縁膜１０４を介して活性層２１２のソース領域２１２ａ及びドレイン領域２１２ｂにそれぞれ接続するソース電極２１７ａ及びドレイン電極２１７ｂを含む。
【０１９６】
活性層２１２は、非晶質シリコンまたは結晶質シリコンを含む半導体、または酸化物半導体を含む。活性層２１２は、チャネル領域２１２ｃと、チャネル領域２１２ｃの両側にイオン不純物がドーピングされたソース領域２１２ａ及びドレイン領域２１２ｂを含む。ゲート電極２１５は、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、ニッケル（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）から選択された一つ以上の金属で単層または複数層に形成される。ソース電極２１７ａ及びドレイン電極２１７ｂは、電子移動度の異なる異種の金属層が２層以上形成されたものである。例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、ニッケル（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）及びこれらの合金から選択された金属層が２層以上形成されたものである。
【０１９７】
キャパシタＣＡＰは、活性層２１２と同一層に配された第１電極３１２と、ゲート電極２１５と同一層に配された第２電極３１４と、ソース電極２１７ａ及びドレイン電極２１７ｂと同一層に配された第３電極３１７とを備える。
【０１９８】
キャパシタの第１電極３１２は、活性層２１２のソース領域２１２ａ及びドレイン領域２１２ｂのようにイオン不純物のドーピングされた半導体で形成される。キャパシタの第２電極３１４は、たとえゲート電極２１５と同じく第１絶縁膜１０３上に位置するとしても、その材料は異なる。第２電極３１４の材料は、透明導電性酸化物を含む。第２電極３１４を介して第１電極３１２にイオン不純物がドーピングされた半導体を形成することで、キャパシタをＭＩＭ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で形成する。キャパシタの第３電極３１７は、ソース電極２１７ａ及びドレイン電極２１７ｂと同
じ材料で形成される。
【０１９９】
パッド領域ＰＡＤには、外装ドライバーの接続端子であるパッド電極４１７、７１８が配される。
【０２００】
第１パッド電極４１７は、電子移動度の異なる複数の金属層を含む。例えば、第１パッド電極４１７は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、ニッケル（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）から選択された一つ以上の金属が複数層に形成される。
【０２０１】
第２パッド電極４１８は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化インジウムガリウム（ＩＧＯ）、及びアルミニウム酸化亜鉛（ＡＺＯ）を含む群から選択された少なくとも一つ以上を含む透明導電性酸化物で形成される。第１パッド電極４１７が水分及び酸素に被曝することを防止してパッドの信頼性低下を防止する。
【０２０２】
前述した実施形態では、画素回路をＰＭＯＳトランジスタで具現して、ローレベルの信号がイネーブル信号であり、ハイレベルの信号がディセーブル信号である例を説明したが、画素回路をＮＭＯＳトランジスタで具現して印加される信号を反転させることで、本発明の駆動方法を適用できるということはいうまでもない。この場合、ハイレベルの信号がイネーブル信号になり、ローレベルの信号がディセーブル信号になる。
【０２０３】
前述した実施形態で、発光画素回路とダミー画素回路とは同一、または発光画素回路のうち一部の薄膜トランジスタ及び／またはキャパシタが省略及び／または加えられることで相異なる。
【０２０４】
また前述した実施形態では、アノード電極の２分割構造で説明しているが、３分割、４分割のような複数の分割電極構造が可能であるということは前述した通りである。
【０２０５】
本発明の実施形態で薄膜トランジスタ（ＴＦＴ）の動作点は飽和領域に含まれ、不良画素のアノード電極の抵抗が高い場合、抵抗値を予測して不良画素の電流補正を行える。
【０２０６】
本発明の実施形態は、前述した特定画素構造及び駆動方法に限定されず、多様な駆動方法で駆動する多様な画素に適用されて、画素回路不良または発光素子不良による不良画素の明点または暗点をリペアして輝度損失なしに発光可能にする。
【０２０７】
本明細書では、本発明を限定された実施形態を中心として説明したが、本発明の範囲内で多様な実施形態が可能である。また説明されてはいないが、均等な手段も本発明にそのまま結合されるといえる。したがって、本発明の真の保護範囲は特許請求の範囲によって定められねばならない。
【産業上の利用可能性】
【０２０８】
本発明は、有機発光表示装置及びそのリペア方法関連の技術分野に好適に用いられる。
【符号の説明】
【０２０９】
１００  表示装置
１０  表示パネル
２０  走査駆動部
３０  データ駆動部
４０  制御部 
【図１】
2019215564.tif 000003
【図２】
2019215564.tif 000004
【図３】
2019215564.tif 000005
【図４】
2019215564.tif 000006
【図５】
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【図６】
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【図７】
2019215564.tif 000009
【図８】
2019215564.tif 000010
【図９】
2019215564.tif 000011
【図１０】
2019215564.tif 000012
【図１１】
2019215564.tif 000013
【図１２】
2019215564.tif 000014
【図１３】
2019215564.tif 000015
【図１４】
2019215564.tif 000016
【図１５】
2019215564.tif 000017
【図１６】
2019215564.tif 000018
【図１７】
2019215564.tif 000019
【図１８】
2019215564.tif 000020
【図１９】
2019215564.tif 000021
【図２０】
2019215564.tif 000022
【図２１】
2019215564.tif 000023
【図２２】
2019215564.tif 000024
【図２３】
2019215564.tif 000025
【図２４】
2019215564.tif 000026
【図２５】
2019215564.tif 000027
【図２６】
2019215564.tif 000028
【図２７】
2019215564.tif 000029
【図２８Ａ】
2019215564.tif 000030
【図２８Ｂ】
2019215564.tif 000031
【図２９Ａ】
2019215564.tif 000032
【図２９Ｂ】
2019215564.tif 000033
【図３０Ａ】
2019215564.tif 000034
【図３０Ｂ】
2019215564.tif 000035
【図３１】
2019215564.tif 000036
【図３２】
2019215564.tif 000037
【図３３】
2019215564.tif 000038
【図３４】
2019215564.tif 000039
【図３５】
2019215564.tif 000040
【図３６】
2019215564.tif 000041
【図３７】
2019215564.tif 000042
【図３８】
2019215564.tif 000043
【図３９】
2019215564.tif 000044
【図４０】
2019215564.tif 000045
【図４１】
2019215564.tif 000046
【図４２】
2019215564.tif 000047
【図４３】
2019215564.tif 000048
【手続補正書】
【提出日】令和1年8月28日(2019.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１画素回路と、
前記第１画素回路と電気的に連結された第１電極と、
前記第１電極とは異なる層に設けられた導電パターンと、
前記第１電極および前記第１画素回路と電気的に連結された第１連結部材であって、平面視において、前記導電パターンの一部と重なる第１連結部材と、
を備える表示装置
【請求項２】
前記第１連結部材は、断面視において、前記第１電極と前記導電パターンとの間にある、請求項１に記載の表示装置。
【請求項３】
表示領域に隣り合う非表示領域にある前記第２画素回路と、
前記第２画素回路に電気的に連結され、前記導電パターンの一部と重なる第２連結部材と、
をさらに備える、請求項１に記載の表示装置。
【請求項４】
前記第１電極上の発光層と、
前記発光層上の第２電極であって、前記第１電極と対向する第２電極と、
をさらに備える、請求項１に記載の表示装置。
【請求項５】
前記第１連結部材は、前記第１画素回路に含まれる薄膜トランジスタのソース電極およびドレイン電極と同じ層にある、請求項１に記載の表示装置。
【請求項６】
前記第１連結部材は、チタンを含む第１層と、アルミニウムを含む第２層と、を備える、請求項１に記載の表示装置。
【請求項７】
前記第１連結部材と重なる前記導電パターンの一部は、モリブデンを含む、請求項１に記載の表示装置。
【請求項８】
前記導電パターンは、導電線と、前記導電線と電気的に連結された連結配線と、を含み、
前記第１連結部材と重なる前記導電パターンの一部は、前記連結配線の一部を含む、請求項１に記載の表示装置。
【請求項９】
前記導電パターンは、導電線と、前記導電線と電気的に連結された連結配線と、を含み、
前記導電線の一部は、前記連結配線の一部と重なる、請求項１に記載の表示装置。
【請求項１０】
前記導電パターンと重なる前記第１連結部材の一部は、開口を介して前記第１電極と接触する前記第１連結部材の一部から離れている、請求項１に記載の表示装置。
【請求項１１】
前記導電パターンは、前記第１画素回路に電気的に連結された電源電圧線と電気的に連結されている、請求項１に記載の表示装置。
【請求項１２】
第１方向に延びる走査線と、
前記第１方向とは異なる第２方向に延びるデータ線と、
をさらに備える請求項１に記載の表示装置。
【請求項１３】
前記導電パターンは、前記走査線と平行である、請求項１２に記載の表示装置。
【請求項１４】
前記導電パターンは、前記データ線と平行である、請求項１２に記載の表示装置。
【請求項１５】
前記第１画素回路に電気的に連結された第１連結配線と、
前記第１連結部材および前記第１連結配線と電気的に連結された第２連結配線と、
をさらに備える請求項１に記載の表示装置。
【請求項１６】
基板と、
前記基板の表示領域の第１電極と、
前記第１電極とは異なる層の導電パターンと、
断面視において前記第１電極と前記導電パターンとの間の第１連結部材であって、前記第１電極および前記導電パターンと電気的に連結され、前記第１連結部材の一部が平面視において前記導電パターンの一部と重なる、第１連結部材と、
を備える、表示装置。
【請求項１７】
前記表示領域の第１画素回路であって、前記第１電極と連結されていない第１画素回路をさらに備える、請求項１６に記載の表示装置。
【請求項１８】
前記第１連結部材は、前記第１画素回路に含まれる薄膜トランジスタのソース電極およびドレイン電極と同じ層にある、請求項１７に記載の表示装置。
【請求項１９】
前記表示領域に隣り合う非表示領域の第２画素回路と、
前記第２画素回路および前記導電パターンと電気的に連結された第２連結部材と、
をさらに備える、請求項１６に記載の表示装置。
【請求項２０】
前記第１電極上の発光層と、
前記発光層上の第２電極であって、前記第１電極と対向する第２電極と、
をさらに備える請求項１６に記載の表示装置。
【請求項２１】
前記第１連結部材は、チタンを含む第１層と、アルミニウムを含む第２層と、を備える、請求項１６に記載の表示装置。
【請求項２２】
前記第１連結部材と重なる前記導電パターンの一部は、モリブデンを含む、請求項１６に記載の表示装置。
【請求項２３】
前記導電パターンは、導電線と、前記導電線と電気的に連結された連結配線と、を含み、
前記第１連結部材と重なる前記導電パターンの一部は、前記連結配線の一部を含む、請求項１６に記載の表示装置。
【請求項２４】
第１方向に延びる走査線と、
前記第１方向とは異なる第２方向に延びるデータ線と、
をさらに備える請求項１６に記載の表示装置。
【請求項２５】
前記導電パターンは、前記走査線と平行である、請求項２４に記載の表示装置。
【請求項２６】
前記導電パターンは、前記データ線と平行である、請求項２４に記載の表示装置。