(57)【要約】【課題】増幅器の電源端子の電源バウンスを抑制し、増幅器の出力信号のノイズを低減することが可能な電源バウンス補償回路を提供する。【解決手段】  本願発明の電源バウンス補償回路は、第１の電源端子および第２の電源端子を備え、入力される単相の入力信号を増幅して、出力する単相入力増幅器と、単相入力増幅器の前段であって、第１の電源端子と前記第２の電源端子の間に配置された電流生成回路を備え、電流生成回路は、入力信号の変動によって発生する単相入力増幅器と第１の電源端子または第２の電源端子の間に流れる電流の変動による、第１の電源端子あるいは第２の電源端子に流れる電流の変動を抑制するような電流を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源端子および第２の電源端子を備え、入力される単相の入力信号を増幅して、出力する単相入力増幅器と、
前記単相入力増幅器の前段であって、前記第１の電源端子と前記第２の電源端子の間に配置された電流生成回路を備え、
前記電流生成回路は、前記入力信号の変動によって発生する前記単相入力増幅器と前記第１の電源端子または前記第２の電源端子の間に流れる電流の変動による、前記第１の電源端子あるいは前記第２の電源端子に流れる電流の変動を抑制するような電流を生成する、
電源バウンス補償回路。
【請求項２】
前記電流生成回路は、前記第１の電源端子あるいは前記第２の電源端子に流れる電流が概略一定となるような電流を生成すること、
を特徴とする請求項１記載の電源バウンス補償回路。
【請求項３】
前記単相入力増幅器および前記電流生成回路のそれぞれにおける、前記第１の電源端子あるいは前記第２の電源端子に対するトランスコンダクタンス値の合計値が概略ゼロとなること、
を特徴とする請求項１または２記載の電源バウンス補償回路。
【請求項４】
前記単相入力増幅器がソース接地型増幅器であり、前記ソース接地された前記第１の電源端子あるいは前記第２の電源端子に対し、前記単相入力増幅器および前記電流生成回路のそれぞれにおけるトランスコンダクタンス値の合計値が概略ゼロとなること、
を特徴とする請求項１乃至３のいずれか１項に記載の電源バウンス補償回路。
【請求項５】
前記単相入力増幅器は、インバータ回路と帰還抵抗を備えたトランスインピーダンスアンプであり、前記インバータ回路を構成するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの内、ゲート幅／ゲート長×移動度の値がより大きいＮＭＯＳトランジスタまたはＰＭＯＳトランジスタがソース接地された前記第１の電源端子あるいは前記第２の電源端子に対する前記単相入力増幅器および前記電流生成回路のトランスコンダクタンス値の合計値が概略ゼロであること、
を特徴とする請求項１乃至３のいずれか１項に記載の電源バウンス補償回路。
【請求項６】
請求項１乃至５のいずれか１項に記載の電源バウンス補償回路を複数備えた多段増幅器であって、
複数の前記電源バウンス補償回路の全てが前記第１の電源端子または前記第２の電源端子を基準として動作する、
多段増幅器。
【請求項７】
請求項１乃至５のいずれか１項に記載の電源バウンス補償回路を複数備えた多段増幅器であって、
複数の前記電源バウンス補償回路の一部が前記第１の電源端子を基準として動作し、他の前記電源バウンス補償回路が前記第２の電源端子を基準として動作し、前記第１の電源端子および前記第２の電源端子を基準とする各電源バウンス補償回路はもう一端の電源端子として、前記第１の電源端子および前記第２の電源端子とは独立した電源端子を備える、
多段増幅器。
【請求項８】
請求項１乃至５のいずれか１項に記載の電源バウンス補償回路であって、前記単相入力増幅器が単相入力−差動出力増幅器である電源バウンス補償回路と、前記電源バウンス補償回路の後段に配置される全差動型増幅器とを備えた多段増幅器であって、
前記全差動型増幅器は、前段の前記電源バウンス補償回路の前記第１の電源端子および前記第２の電源端子とは独立した電源端子を備える、
多段増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンスアンプ等に利用される単相信号を扱う増幅器の低ノイズ化に関し、特に信号入力時に電源端子に生じる電源バウンスに由来するノイズを抑制する為の電源バウンス補償回路に関する。
【背景技術】
【０００２】
増幅器は入力された電気信号を所望の振幅強度まで増幅して出力する為に用いられるものであり、一般的に、増幅器において高速信号を扱う場合には、ノイズ耐性向上や電源回路簡易化の為に差動信号が用いられることが多い。一方、光通信用のトランスインピーダンスアンプ（ＴＩＡ）や無線通信用のローノイズアンプなどでは、高速信号を扱う場合であっても、入力信号が単相信号の増幅器が用いられることが多い。
【０００３】
単相信号を扱う増幅器では、信号が入力されると正側電源端子（ＶDD電源端子）、負側電源端子（ＶSS電源端子）間を流れる電流が変動する。例えば、増幅器が集積回路で実現される場合、ＶDD電源端子、ＶSS電源端子は実装時に接続されるボンディングワイヤ等に寄生するインダクタンス成分によって、高周波数帯において低いインピーダンスを実現する事が難しいため、信号入力時に生じる電流変動によって各電源端子に電源バウンスが発生するという問題がある。
【０００４】
従来、ＶDD電源端子−ＶSS電源端子間に大きな容量素子を設けることにより、信号が入力された際に生じるＶDD電源端子−ＶSS電源端子間の電位差を安定化させる技術が報告されている。例えば、図１２の増幅器では、入力端子に信号が入力された際に増幅器を流れる電流の高周波数成分を容量素子を通じて、ＶDD電源端子−ＶSS電源端子間に流す事によって、ＶDD電源端子−ＶSS電源端子間の電位差を安定化させる事が出来る（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Behzad Razavi著、黒田 忠広訳、「アナログＣＭＯＳ集積回路の設計  応用編」、丸善、2003年、p.816-819
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えば、ＴＩＡのように入力端子に電流信号が入力される場合には、電流保存則より、ＶDD電源端子側、ＶSS電源端子側いずれかのチップ外電源端子に信号電流を流す事が必要である。ここで、従来のようにＶDD電源端子−ＶSS電源端子間に大きな容量素子を設けることにより、ＶDD電源端子−ＶSS電源端子間の電位差を安定化する事が出来るが、入力電流を電源端子に受け流す事が必要である為、ＶDD電源端子、ＶSS電源端子それぞれの電位そのものを安定化することは出来ない。
【０００７】
電圧信号を増幅するタイプの増幅器の場合でも、入力端子に電圧信号ＶINが入力された際に、増幅器の入力インピーダンスをＺINとすると、ＩIN＝ＶIN／ＺINの電流信号が発生し、その電流信号をいずれかの電源端子に流す事が必要である事は同じであるため、ＺINが充分大きい場合を除き、容量素子を用いてもＶDD電源端子、ＶSS電源端子それぞれの電位そのものを安定化することは出来ない。
【０００８】
光通信用の受信器の場合には、図１３に示すようにＴＩＡの入力信号にフォトダイオード（ＰＤ）が接続され、ＴＩＡにはＰＤによって光電変換された電流信号が入力される。一般的に、ＴＩＡは、正側または負側の電源端子を基準として、それに対する相対的な入力電圧（または電流）を入力信号として、それを増幅して出力する。
【０００９】
図１３に示すように、光通信用の受信器において、ＶPDとＶDD電源端子はチップ外でしか接続されない事が多いため、信号入力時にＶDD電源端子に発生する電源バウンスはＶPDに一切伝わらない。そのため、ＰＤから入力される電流信号には電源バウンスが重畳されず、ＶDD電源端子、ＶSS電源端子にのみ電源バウンスが発生することとなり、ＴＩＡの電源端子を基準とした入力電圧には電源バウンスが重畳され、ＴＩＡの出力信号に大きな影響を与える。
【００１０】
図１４は、図１３に示す回路構成において、容量素子が有る場合と無い場合の（ａ）ＶDD−ＶSS間電圧、（ｂ）ＶSS電位を測定した結果の一例である。ここで、入力信号として、１０ＧｂｐｓのＰＲＢＳパタンの電流信号を入力した。また、各グラフは２００ｐｓを周期として、波形を折り返して重ね書いたものである。
【００１１】
図１４によれば、容量素子が有る場合は、無い場合に比べてＶDD電源端子−ＶSS電源端子間電圧のバウンスは大きく抑制されているが、ＶSS電位のバウンスはほとんど抑制出来ていない事が分かる。このように、ＶDD電源端子−ＶSS電源端子間に電源バウンスを抑制する容量素子を設置しても、ＶDD電源端子やＶSS電源端子の電位の電源バウンスは抑制されないため、増幅器の出力信号のノイズを低減できないという問題がある。
【００１２】
本発明は、以上のような問題を解消するためになされたものであり、増幅器の電源端子の電源バウンスを抑制し、増幅器の出力信号のノイズを低減することが可能な電源バウンス補償回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本願発明の電源バウンス補償回路では、第１の電源端子および第２の電源端子を備え、入力される単相の入力信号を増幅して、出力する単相入力増幅器と、前記単相入力増幅器の前段であって、前記第１の電源端子と前記第２の電源端子の間に配置された電流生成回路を備え、前記電流生成回路は、前記入力信号の変動によって発生する前記単相入力増幅器と前記第１の電源端子または前記第２の電源端子の間に流れる電流の変動による、前記第１の電源端子あるいは前記第２の電源端子に流れる電流の変動を抑制するような電流を生成する。
【００１４】
また、前記電流生成回路は、前記第１の電源端子あるいは前記第２の電源端子に流れる電流が概略一定となるような電流を生成してもよい。ここで概略一定とは、電源端子に流れる直流電流値に対して、電源端子に流れる電流の変動が充分に小さいことを意味し、以下同様である。
【００１５】
また、前記単相入力増幅器および前記前記電流生成回路のそれぞれにおける、前記第１の電源端子または前記第２の電源端子に対するトランスコンダクタンス値の合計値が概略ゼロであってもよい。ここで概略ゼロとは、単相入力増幅器が有する電源端子に対するトランスコンダクタンス値に対して、トランスコンダクタンス値の合計値が充分に小さいことを意味し、以下同様である。
【００１６】
また、前記単相入力増幅器がソース接地型増幅器であり、前記ソース接地された前記第１の電源端子あるいは前記第２の電源端子に対し、前記単相入力増幅器および前記電流生成回路のそれぞれにおけるトランスコンダクタンス値の合計値が概略ゼロであってもよい。
【００１７】
また、前記単相入力増幅器は、インバータ回路と帰還抵抗を備えたトランスインピーダンスアンプであり、前記インバータ回路を構成するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの内、ゲート幅／ゲート長×移動度の値がより大きいＮＭＯＳトランジスタまたはＰＭＯＳトランジスタがソース接地された前記第１の電源端子または前記第２の電源端子に対する前記単相入力増幅器および前記電流生成回路のトランスコンダクタンス値の合計値が概略ゼロであってもよい。
【００１８】
上記課題を解決するために、本願発明の多段増幅器は、前記電源バウンス補償回路を複数備えた多段増幅器であって、複数の前記電源バウンス補償回路の全てが前記第１の電源端子または前記第２の電源端子を基準として動作する。
【００１９】
また、本願発明の多段増幅器は、前記電源バウンス補償回路を複数備えた多段増幅器であって、複数の前記電源バウンス補償回路の一部が前記第１の電源端子を基準として動作し、他の前記電源バウンス補償回路が前記第２の電源端子を基準として動作し、前記第１の電源端子および前記第２の電源端子を基準とする各電源バウンス補償回路はもう一端の電源端子として、前記第１の電源端子および前記第２の電源端子とは独立した電源端子を備える。
【００２０】
また、本願発明の多段増幅器は、前記電源バウンス補償回路であって、前記単相入力増幅器が単相入力・差動出力増幅器である電源バウンス補償回路と、前記電源バウンス補償回路の後段に配置される全差動型増幅器とを備えた多段増幅器であって、前記全差動型増幅器は、前段の前記電源バウンス補償回路の前記第１の電源端子および前記第２の電源端子とは独立した電源端子を備える。
【発明の効果】
【００２１】
本願発明によれば、増幅器の電源端子の電源バウンスを抑制し、増幅器の出力信号のノイズを低減することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】図１は、本願発明の電源バウンス補償回路の構成例である。
【図２】図２は、増幅器にソース接地型のＮＭＯＳトランジスタを用いた電源バウンス補償回路の構成例である。
【図３】図３は、増幅器にソース接地型のＰＭＯＳトランジスタを用いた電源バウンス補償回路の構成例である。
【図４】図４は、増幅器にインバータ型のＴＩＡを用いた電源バウンス補償回路の１構成例である。
【図５】図５は、増幅器にインバータ型のＴＩＡを用いた電源バウンス補償回路の他の構成例である。
【図６】図６は、インバータ型のＴＩＡを用いた電源バウンス補償回路にＰＲＢＳ電流信号を入力した際のシミュレーション結果である。
【図７】図７は、電源バウンス補償回路を２ｃｈ並べて集積した回路例である。
【図８】図８は、電源バウンス補償回路を２ｃｈ並べて集積した回路例における出力アイダイアグラムの測定例である。
【図９】図９は、電源バウンス補償回路を複数用いて構成した多段増幅器の１構成例である。
【図１０】図１０は、電源バウンス補償回路を複数用いて構成した多段増幅器の他の構成例である。
【図１１】図１１は、単相入力−差動出力型の増幅器を備えた電源バウンス補償回路の構成例である。
【図１２】図１２は、電源端子の間に容量を設置した従来の単相信号の増幅器の構成例である。
【図１３】図１３は、電源端子の間に容量を設置した従来のトランスインピーダンスアンプの構成例である。
【図１４】図１４は、従来のトランスインピーダンスアンプの電源端子における電位を測定例である。
【発明を実施するための形態】
【００２３】
以下、本願発明の実施の形態について図面を用いて説明する。但し、本願発明は、多くの異なる形態で実施することが可能であり、以下に説明する実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
＜電源バウンス補償回路の構成＞
図１（ａ）に、本願発明の電源バウンス補償回路の基本的な構成例を示す。図１（ａ）の電源バウンス補償回路１では、増幅器４から電源端子２、３に流れる電流の変動による電源端子に流れる電流の変動を抑制するような電流を生成する電流生成回路７を増幅器４の前段に備える。電流生成回路７は、後段の増幅器４の第１、第２の電源端子（ＶDD電源端子２、ＶSS電源端子３）の間に配置されており、入力端子の電位（または電流）が変動した際に発生する増幅器４とＶDD電源端子２またはＶSS電源端子３の間に流れる電流の変動による電源端子に流れる電流の変動を抑制するような電流を生成することによって、電源端子２、３に流れる電流を安定化する回路である。
【００２５】
＜第１の実施の形態＞
図１（ｂ）は、電流生成回路７として電圧制御電流源８を用いた電源バウンス補償回路１の構成例である。電圧制御電流源８は、制御端子に入力される制御信号の変動に応じた値の電流を生成する回路である。図１（ｂ）では、電圧制御電流源８の制御端子が増幅器４の入力端子に接続されており、入力端子の電位（または電流）が変動した際に生じるＶDD電源端子２から増幅器４に流れる電流、または増幅器４からＶSS電源端子３に流れる電流のいずれかの電流の変動を打ち消す、または、電源端子に流れる電流の変動を抑制するような電流を電圧制御電流源８で生成することにより、増幅器４とＶDD電源端子２またはＶSS電源端子３の間に流れる電流の変動を抑制し、電源端子２、３に流れる電流を安定化させる。
【００２６】
ここで、どちらの電源端子の電流変動を抑制するかについては、後段の増幅器４がどちらの電源端子を基準として入力端子の信号を増幅するかによって決定される。すなわち、増幅器４の出力端子に、より大きな増幅率で電源バウンスが伝わる電源端子における電流変動を抑制するように電圧制御電流源８は構成される。
【００２７】
まず、ＶDD電源端子２から増幅器４へ流れる電流の変動による電源端子に流れる電流の変動を抑制する場合を想定する。入力端子の電圧にΔＶINの電位変動が生じた際に、ＶDD電源端子２から増幅器４に流れる電流変動をΔＩDDとすると、電圧制御電流源８のトランスコンダクタンス（ｇｍ）を−ΔＩDD／ΔＶINと設定し、ＶDD電源端子２に対する増幅器４と電圧制御電流源８のトランスコンダクタンス値の合計値を概略ゼロとなるように設定することにより、ＶDD電源端子２と増幅器４間の電流変動による電源端子に流れる電流の変動を抑制し、ＶDD電源端子２に流れる電流を安定化することが出来る。
【００２８】
同様に、増幅器４からＶSS電源端子３へ流れる電流の変動による電源端子に流れる電流の変動を抑制する場合には、入力端子の電圧にΔＶINの電位変動が生じた際に、増幅器４からＶSS電源端子３に流れる電流変動をΔＩSSとすると、電圧制御電流源８のトランスコンダクタンスを−ΔＩSS／ΔＶINと設定し、ＶSS電源端子３に対する増幅器４と電圧制御電流源８のトランスコンダクタンス値の合計値が概略ゼロとなるように設定することにより、ＶSS電源端子３と増幅器４間の電流変動による電源端子に流れる電流の変動を抑制し、ＶSS電源端子３に流れる電流を安定化することが出来る。
【００２９】
＜第２の実施の形態＞
図２−５を用いて電源バウンス補償回路の具体的な構成について説明する。図２−５は、電源バウンス補償回路１の電流生成回路７をトランジスタ素子を用いて実現したものである。
【００３０】
図２は、増幅器にソース接地型のＮＭＯＳトランジスタを用いた電源バウンス補償回路の構成例である。図２の場合、ＮＭＯＳトランジスタ２０のソース端子が接地されているＶSS電源端子３を基準として入力端子の電圧を増幅し、電流生成回路７としては、ソース接地型のＰＭＯＳトランジスタ３０を用いる。
【００３１】
図２において、入力端子の電位が上昇すると増幅器４からＶSS電源端子３に流れる電流は増加するが、一方で、電流生成回路７に流れる電流を減少させることにより、ＶSS電源端子３に流れる総電流量の変動を抑制することができるので、結果として、ＶSS電源端子３そのものの電源バウンスを抑制することができる。
【００３２】
図３は、増幅器にソース接地型のＰＭＯＳトランジスタを用いた電源バウンス補償回路の構成例である。図３では、増幅器４にソース接地型のＰＭＯＳトランジスタ３０を用い、電流生成回路７にはソース接地型のＮＭＯＳトランジスタ２０を用いている。増幅の基準となるＶDD電源端子２に流れる総電流量の変動を抑制することにより、ＶDD電源端子２そのものの電源バウンスを抑制することができる。
【００３３】
図４、５は、増幅器にインバータ型のトランスインピーダンスアンプ（ＴＩＡ）５を用いた電源バウンス補償回路の構成例である。インバータ型アンプの場合、入力端子がソース接地されたＮＭＯＳトランジスタ２０、ＰＭＯＳトランジスタ３０の両ゲート端子にそれぞれ接続される為、トランスコンダクタンス（ｇｍ）がより大きいトランジスタのソース端子に接続される電源端子が入力信号の増幅の基準となる。例えば、ＰＭＯＳトランジスタ３０のｇｍが大きい場合には、電流生成回路７はソース接地型のＮＭＯＳトランジスタ２０で実現することができ（図４）、ＮＭＯＳトランジスタ２０のｇｍが大きい場合には、電流生成回路７はソース接地型のＰＭＯＳトランジスタ３０で実現することができる（図５）。
【００３４】
また、一般的に、トランジスタのトランスコンダクタンス（ｇｍ）は、ｇｍ=Ｗ／Ｌ×μＣOX（ＶGS−ＶT）で表される。ここで、Ｗはゲート幅、Ｌはゲート長、μは移動度、ＣOXはゲート酸化膜の単位面積のキャパシタンス、ＶGSはゲートソース間電圧、ＶTは閾値である。インバータ回路を形成する場合、ＶTやＣOXはＮＭＯＳ、ＰＭＯＳ間で同程度である場合が多く、また、帰還抵抗を加えたＴＩＡの場合には、ＮＭＯＳ、ＰＭＯＳトランジスタ間でＶGSが同程度になる事が多い。そのため、ｇｍがより大きいトランジスタというのは、トランジスタのゲート幅／ゲート長×移動度の値がより大きなトランジスタと言い換える事も出来る。従って、電源端子に対する増幅器と電圧生成回路のトランスコンダクタンス値の合計値が概略ゼロとなるように、各トランジスタにおける、ゲート幅、ゲート長、移動度を設定すれば、電源バウンスを抑制し、電源端子に流れる電流が概略一定となる電源バウンス補償回路を実現することができる。
【００３５】
図６は、インバータ型のＴＩＡを用いた電源バウンス補償回路にＰＲＢＳ電流信号を入力した際のシミュレーション結果である。図６は、図４に示す電源バウンス補償回路に１００Ｍｂ／ｓのＰＲＢＳ電流信号を入力した際の（ａ）入力電流、（ｂ）ＴＩＡ−各電源端子間に流れる電流、および（ｃ）全電流（ＴＩＡ＋電流生成回路に流れる電流の総和）をシミュレーションした結果である。
【００３６】
尚、シミュレーション条件としては、入力端子に振幅７０μＡのＰＲＢＳパタンの電流信号を入力し、各トランジスタには６５ｎｍＣＭＯＳプロセスパラメタを用いた。
【００３７】
図６の結果によれば、入力した電流の変動成分がＶDD電源端子−ＴＩＡ間およびＴＩＡ−ＶSS電源端子間のそれぞれに流れており、電流生成回路を備える事によって、入力された電流の変動成分が全てＶSS電源端子側に流れ、電源バウンスを抑制し、ＶDD電源端子側の総電流は概略一定に維持されていることが確認できる。
【００３８】
また、図２−図５では、入力端子→電流生成回路→電源端子と伝わる電流パスと、入力端子→ＴＩＡ→電源端子と伝わる電流パスを、共に同数のトランジスタ（図２−図５の回路では、それぞれ一つのトランジスタ）を介して伝えることにより、両方の電流パスにおける入力端子から電源端子までの遅延時間をおよそ同程度にする事が出来る。これにより、両電流パスを伝搬する電流に生じる電流変動のタイミングを揃えることができるので、図６に示すように瞬間的なスパイク電流が無く、電流値が概略一定の電源端子（図６ではＶDD電源端子）を実現する事が可能となる。
【００３９】
このように、本実施の形態によれば、電源端子における電源バウンスそのものを抑制する事が出来るので、増幅器の出力端子において生じるノイズを低減する事が可能となる。
【００４０】
尚、図６では、図４に示す電源バウンス補償回路を用いて、ＶDD電源端子の電源バウンスを抑制する態様を説明したが、図５に示す電源バウンス補償回路を用いた場合でも、同様にＶSS電源端子の電源バウンスを抑制することができる。
【００４１】
また、図２−図５では、トランジスタとしてＭＯＳＦＥＴを用いた回路を例として説明したが、いずれかのトランジスタまたは全てのトランジスタがバイポーラトランジスタに置き換えられた場合でも同様の効果を得る事ができることは言うまでもない。
【００４２】
＜第３の実施の形態＞
本実施の形態の電源バウンス補償回路によれば、電源端子の電位を安定化させる事ができるため、複数チャネルを集積した際に電源端子を介してあるチャネルから他のチャネルに伝わるノイズ、いわゆるクロストークノイズを低減する効果を得る事もできる。
【００４３】
図７に、図４の電源バウンス補償回路１を２ｃｈ並べて集積し、各回路の電源端子がチップ外電源端子と接続された場合の回路例を示す。図７において、インダクタンスＬ１、Ｌ２はボンディングワイヤによって寄生するインダクタンスを模擬した素子である。
【００４４】
図８に、（ａ）図７において電流生成回路の動作をＯＦＦとし、ＶDD電源端子−ＶSS電源端子間に３５ｐＦの容量を挿入した場合、（ｂ）図７に示す回路のそれぞれにおいて、ｃｈ１、ｃｈ２共に信号が入出力された場合のｃｈ１のＴＩＡ出力アイダイアグラムを示す。
【００４５】
図８は、図７のＩＮ１に振幅７０μＡの電流信号を、ＩＮ２に振幅７００μＡの電流信号を、同時に入力した際のＯＵＴ１の出力波形をモニタしたものである。入力信号としては、それぞれ１０ＧｂｐｓのＰＲＢＳパタン信号を用いた。図８によれば、クロストークノイズによる影響が抑制でき、約２割のアイ開口の向上が得られている事が確認できる。
【００４６】
＜第４の実施の形態＞
図９、図１０を用いて、本願発明の第４の実施の形態を説明する。第４の実施形態は、電源バウンス補償回路１を複数用いて多段増幅器を構成したものである。図９は、多段増幅器を構成する各電源バウンス補償回路１が全て同じ電源端子を基準として動作するものであり、図１０は、多段増幅器を構成する各電源バウンス補償回路１において、正側電源端子２を基準として動作するものと負側電源端子３を基準として動作するものが混在する場合である。
【００４７】
図９では、例えば、全ての電源バウンス補償回路がＶSS電源端子基準（またはＶDD電源端子基準）で動作する場合、各電源バウンス補償回路の増幅器からＶSS電源端子（またはＶDD電源端子）に流れる電流変動による電源端子に流れる電流の変動を抑制する為の電圧制御電流源が各増幅器の前段に配置される。
【００４８】
また、図１０では、ＶDD電源端子２を基準として動作する増幅器４の前段には、ＶDD電源端子２から増幅器４に流れる電流変動による電源端子に流れる電流の変動を抑制する為の電圧制御電流源８が配置され、ＶSS電源端子３を基準として動作する増幅器４の前段には、増幅器４からＶSS電源端子３に流れる電流変動による電源端子に流れる電流の変動を抑制する為の電圧制御電流源８が配置されている。
【００４９】
ここで、ＶSS電源端子３を基準として動作する増幅器４の正側電源端子は、ＶDD電源端子３では無い別の独立したＶDD’電源端子３’とし、ＶDD電源端子２を基準として動作する増幅器４の負側電源端子は、ＶSS電源端子３では無い別の独立したＶSS’電源端子３’とする事で、信号入力時にＶDD電源端子２、ＶSS電源端子３にそれぞれ流れる電流を安定化し、各電源端子の電源バウンスを抑制する事が出来る。
【００５０】
一方で、ＶDD’電源端子２’、ＶSS’電源端子３’には電源バウンスが生じるものの、ＶDD’電源端子２’、ＶSS’電源端子３’はいずれの増幅器４においても基準電位では無いため、ＶDD’電源端子２’、ＶSS’電源端子３’の電源バウンスが出力信号におけるノイズに影響することはない。
【００５１】
＜第５の実施の形態＞
図１１に、第５の実施の形態における多段増幅回路を示す。第５の実施の形態は、電源バウンス補償回路を単相入力−差動出力型の増幅器に適応したものである。
【００５２】
図１１では、全差動型増幅器６の前段に電源バウンス補償回路１が配置されており、前段の電源バウンス補償回路１が単相入力−差動出力構成となっており、上述した実施の形態と同様に電源バウンス補償回路１の増幅器４の動作の基準となる電源端子に流れる電流が信号入力時に一定になるように電源バウンス補償回路１の電圧制御電圧源８を制御する。ここで、差動入力−差動出力構成の全差動型増幅器６は電源端子２’、３’にバウンスが生じにくく、かつノイズの影響を受けにくいので、単相−差動変換を行う増幅器４と電源端子２、３の間の電流変動による電源端子に流れる電流の変動を抑制するような電圧制御電流源８を備えればよい。
【００５３】
図１１の多段増幅回路では、後段の全差動型増幅器６のＶSS’電源端子３’またはＶDD’電源端子２’は、前段の電源バウンス補償回路１のＶSS電源端子３またはＶDD電源端子２と独立した構成としている。単相−差動変換後の増幅器６では電源端子のバウンスが差動出力信号に影響しにくいため電圧制御電流源を備える必要性が低いが、一方で、ＶSS’電源端子３’またはＶDD’電源端子２’に流れる電流が変動する事は有り得る。本実施の形態のように、後段の全差動型増幅器６の電源端子を、前段の電源バウンス補償回路１の電源端子と独立にすることにより、差動増幅器６から発生する電源端子の電流変動による電源バウンスが、単相入力の電源バウンス補償回路１の増幅器４の出力に及ぼす影響を抑制することができる。
【符号の説明】
【００５４】
１…電源バウンス補償回路、２…正側電源端子（ＶDD電源端子）、２’…正側電源端子（ＶDD’電源端子）、３…負側電源端子（ＶSS電源端子）、３’…負側電源端子（ＶSS’電源端子）、４…増幅器、５…トランスインピーダンスアンプ（ＴＩＡ）、６…全差動増幅器、７…電流生成回路、８…電圧制御電流源、９…フォトダイオード、１０…抵抗、１１…インダクタンス、１２…容量、２０…ＮＭＯＳトランジスタ、３０…ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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