(57)【要約】【課題】短時間でアンロック状態からロックアップ状態に変化させる。【解決手段】ＰＬＬ回路１は、制御電圧に基づいて発振信号を出力する電圧制御発振器１１と、基準信号と発振信号との周波数差を検出し、検出した周波数差に基づく第１制御値を出力する周波数差検出部１３と、基準信号と発振信号との位相差を検出し、検出した位相差に基づく第２制御値を出力する位相差検出部１４と、第２制御値が所定範囲を超えない場合に第１制御値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力し、第２制御値が所定範囲を超える場合に第１制御値を補正した補正値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力する出力部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電圧に基づいて発振信号を出力する電圧制御発振器と、
基準信号と前記発振信号との周波数差を検出し、検出した周波数差に基づく第１制御値を出力する周波数差検出部と、
前記基準信号と前記発振信号との位相差を検出し、検出した位相差に基づく第２制御値を出力する位相差検出部と、
前記第２制御値が所定範囲を超えない場合に前記第１制御値と前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力し、前記第２制御値が所定範囲を超える場合に前記第１制御値を補正した補正値と前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力する出力部と、
を備えるＰＬＬ回路。
【請求項２】
前記出力部は、
前記第１制御値を補正した補正値を算出する制御部と、
前記第２制御値が所定範囲を超えない場合に前記第１制御値を出力し、前記第２制御値が前記所定範囲を超える場合に前記補正値を出力する切替器と、
前記切替器が出力する前記第１制御値又は前記補正値と、前記位相差検出部が出力する前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力する加算器とを有する、
請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御部は、前記第２制御値が前記所定範囲の上限を示す上限値を上回ると、前記第１制御値に所定値を加算することにより前記補正値を算出し、前記第２制御値が前記所定範囲の下限を示す下限値を下回ると、前記第１制御値から前記所定値を減算することにより前記補正値を算出する、
請求項２に記載のＰＬＬ回路。
【請求項４】
前記制御部は、前記ＰＬＬ回路が動作を開始してから所定時間経過すると、前記補正値を算出する、
請求項２又は３に記載のＰＬＬ回路。
【請求項５】
前記発振信号をデジタル信号に変換する第１変換部と、
前記第１制御値又は前記補正値を第１制御電圧に変換する第２変換部と、
前記第２制御値を第２制御電圧に変換する第３変換部と、
前記周波数差検出部、前記位相差検出部、前記制御部、及び前記切替器を有するデジタル回路とをさらに備える、
請求項２から４のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路においては、電圧制御発振器から出力される発振信号と外部から入力される基準信号との位相差に応じて位相比較器が出力する位相差信号を、発振信号の周波数を制御する制御信号に変換し、当該制御信号を電圧制御発振器に入力する。電圧制御発振器は、入力される制御信号の電圧に応じた周波数の発振信号を出力する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電圧制御発振器の温度特性等のＰＬＬ回路の内部の要因や、電源ノイズの発生等のＰＬＬ回路の外部の要因により、発振信号と基準信号との位相差が一定になった状態であるロックアップ状態から、当該位相差がずれたアンロック状態に変化することがあった。この場合には、アンロック状態となっている要因を取り除くまでロックアップ状態に変化させることができない。したがって、従来のＰＬＬ回路は、アンロック状態からロックアップ状態に変化させるまで時間がかかるという問題があった。
【０００５】
そこで、本発明はこれらの点に鑑みてなされたものであり、短時間でアンロック状態からロックアップ状態に変化させることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係るＰＬＬ回路は、制御電圧に基づいて発振信号を出力する電圧制御発振器と、基準信号と前記発振信号との周波数差を検出し、検出した周波数差に基づく第１制御値を出力する周波数差検出部と、前記基準信号と前記発振信号との位相差を検出し、検出した位相差に基づく第２制御値を出力する位相差検出部と、前記第２制御値が所定範囲を超えない場合に前記第１制御値と前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力し、前記第２制御値が所定範囲を超える場合に前記第１制御値を補正した補正値と前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力する出力部と、を備える。
【０００７】
前記出力部は、前記第１制御値を補正した補正値を算出する制御部と、前記第２制御値が所定範囲を超えない場合に前記第１制御値を出力し、前記第２制御値が前記所定範囲を超える場合に前記補正値を出力する切替器と、前記切替器が出力する前記第１制御値又は前記補正値と、前記位相差検出部が出力する前記第２制御値とに基づく前記制御電圧を前記電圧制御発振器に出力する加算器とを有してもよい。
【０００８】
前記制御部は、前記第２制御値が前記所定範囲の上限を示す上限値を上回ると、前記第１制御値に所定値を加算することにより前記補正値を算出し、前記第２制御値が前記所定範囲の下限を示す下限値を下回ると、前記第１制御値から前記所定値を減算することにより前記補正値を算出してもよい。
【０００９】
前記制御部は、前記ＰＬＬ回路が動作を開始してから所定時間経過すると、前記補正値を算出してもよい。
【００１０】
前記ＰＬＬ回路は、前記発振信号をデジタル信号に変換する第１変換部と、前記第１制御値又は前記補正値を第１制御電圧に変換する第２変換部と、前記第２制御値を第２制御電圧に変換する第３変換部と、前記周波数差検出部、前記位相差検出部、前記制御部、及び前記切替器を有するデジタル回路とをさらに備えてもよい。
【発明の効果】
【００１１】
本発明によれば、短時間でアンロック状態からロックアップ状態に変化させることができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係るＰＬＬ回路の構成を示す図である。
【図２】本実施形態における制御部における処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１３】
［ＰＬＬ回路１の構成］
図１は、本実施形態に係るＰＬＬ回路１の構成を示す図である。ＰＬＬ回路１は、電圧制御発振器１１と、ＡＤコンバータ１２と、周波数差検出部１３と、位相差検出部１４と、切替器１５と、制御部１６と、第１ＤＡコンバータ１７と、第２ＤＡコンバータ１８と、加算器１９とを備える。
【００１４】
ＰＬＬ回路１は、デジタル回路を備えている。デジタル回路は、周波数差検出部１３、位相差検出部１４、切替器１５、及び制御部１６として機能する。制御部１６は、例えばＣＰＵ（Central Processing Unit）である。
【００１５】
本実施形態に係るＰＬＬ回路１は、電圧制御発振器１１が所定周波数の発振信号を出力している状態であるロックアップ状態である場合に、周波数差検出部１３から出力される第１制御値と、位相差検出部１４から出力される第２制御値とに基づいて電圧制御発振器１１を動作させる。ＰＬＬ回路１は、ロックアップ状態から、電圧制御発振器１１が所定周波数の発振信号を出力しないアンロック状態に変化すると、制御部１６が出力する補正値と、位相差検出部１４から出力される第２制御値とに基づいて電圧制御発振器１１を動作させる。
【００１６】
このようにすることで、ＰＬＬ回路１は、電圧制御発振器１１の温度特性等のＰＬＬ回路１の内部の要因や、電源ノイズの発生等のＰＬＬ回路１の外部の要因により、周波数差検出部１３が正常に動作せず、アンロック状態となった場合であっても、早期にロックアップ状態に復帰することができる。
【００１７】
以下、ＰＬＬ回路１を構成する各要素の詳細について説明する。
電圧制御発振器１１は、加算器１９が出力する制御電圧に基づいて予め定められた所定周波数の発振信号を生成する。電圧制御発振器１１は、アナログ信号の発振信号を生成する。電圧制御発振器１１は、生成した発振信号を外部に出力するとともにＡＤコンバータ１２に出力する。
【００１８】
ＡＤコンバータ１２は、電圧制御発振器１１から出力されるアナログ信号としての発振信号をデジタル信号に変換する。ＡＤコンバータ１２は、デジタル化された発振信号を周波数差検出部１３と、位相差検出部１４とに出力する。
【００１９】
周波数差検出部１３は、基準信号と、発振信号との周波数差を検出し、検出した周波数差に基づく第１制御値を出力する。ここで、基準信号は、デジタル回路が有するＤＤＳ（Direct Digital Synthesizer）回路から出力されるデジタル信号である。ＤＤＳ回路は、任意の周波数の信号をデジタル処理により発生させる回路である。例えば、ＤＤＳ回路は、発振信号よりも低い周波数の基準信号を発生する。
【００２０】
まず、周波数差検出部１３は、基準信号と、発振信号との周波数差を検出する。周波数差検出部１３は、例えば、入力された発振信号を分周した信号と基準信号との周波数差を検出する。続いて、周波数差検出部１３は、例えば、デジタル回路に設けられている記憶領域に記憶されている、周波数差と第１制御値とを関連付けたテーブルを参照し、検出した周波数差に関連付けられている第１制御値を特定する。周波数差検出部１３は、検出した周波数差を低域通過フィルタによりフィルタリングした後のデータに対応する第１制御値を特定してもよい。周波数差検出部１３は、特定した第１制御値を切替器１５に出力する。
【００２１】
周波数差検出部１３は、周波数差に基づいて第１制御値を出力することにより、電圧制御発振器１１が出力する発振信号の周波数を例えば１２０ＭＨｚの範囲内で粗調整することができる。しかしながら、第１制御値に対応する制御電圧に基づいて電圧制御発振器１１が出力する発振信号の周波数は、所定周波数と比較して、最大で約３００ＫＨｚのずれがある。そこで、周波数差検出部１３による粗調整とともに、位相差検出部１４を用いる微調整を行う必要がある。
【００２２】
位相差検出部１４は、基準信号と、発振信号との位相差を検出し、検出した位相差に基づく第２制御値を出力する。位相差検出部１４は、例えば、入力された発振信号を分周した信号と基準信号との位相差を検出する。位相差検出部１４は、例えば、デジタル回路に設けられている記憶領域に記憶されている位相差と、第２制御値とを関連付けたテーブルを参照し、検出された位相差に関連付けられている第２制御値を特定する。位相差検出部１４は、検出した位相差を低域通過フィルタによりフィルタリングした後のデータに対応する第２制御値を特定してもよい。位相差検出部１４は、特定した第２制御値を第２ＤＡコンバータ１８及び制御部１６に出力する。
【００２３】
位相差検出部１４は、位相差信号に基づいて第２制御値を出力することにより、電圧制御発振器１１が出力する発振信号の周波数を例えば３００ＫＨｚの範囲内で微調整することができる。したがって、位相差検出部１４は、周波数差検出部１３によって粗調整された発振信号の周波数の微調整を行い、発振信号の周波数を所定周波数に調整することができる。
【００２４】
切替器１５、制御部１６、第１ＤＡコンバータ１７、第２ＤＡコンバータ１８、及び加算器１９は、第２制御値が所定範囲を超えない場合に第１制御値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力し、第２制御値が所定範囲を超える場合に第１制御値を補正した補正値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力する出力部として動作する。
【００２５】
切替器１５は、制御部１６の制御により、位相差検出部１４が出力する第２制御値が所定範囲を超えない場合に第１制御値を出力し、第２制御値が所定範囲を超える場合に第１制御値を補正した補正値を出力する。切替器１５は、例えば、制御部１６から出力される切替信号に基づいて、第１制御値を出力するか、第１制御値を補正した補正値を出力するかを切り替えるセレクタである。
【００２６】
制御部１６は、ＰＬＬ回路１が動作を開始してから所定時間が経過すると、位相差検出部１４から出力された第２制御値に基づいて、ＰＬＬ回路１の状態がロックアップ状態からアンロック状態に変化したか否かを判定する。制御部１６は、ＰＬＬ回路１の状態がアンロック状態に変化したことに応じて、周波数差検出部１３から出力された第１制御値を補正した補正値を算出する。ここで、所定時間は、例えばＰＬＬ回路１が動作を開始してからロックアップ状態となるまでの時間よりも長い時間である。
【００２７】
制御部１６は、第２制御値が予め定められた所定範囲の上限を示す上限値を上回ると、第１制御値に所定値を加算することにより補正値を算出する。制御部１６は、第２制御値が予め定められた下限値を下回ると、第１制御値から所定値を減算することにより補正値を算出する。
【００２８】
制御部１６は、第２制御値が予め定められた所定範囲を超えていない場合には、切替器１５に第１制御値を出力させる切替信号を出力する。制御部１６は、第２制御値が所定範囲を超えると、切替器１５に補正値を出力させる切替信号を出力する。
【００２９】
また、制御部１６は、ＰＬＬ回路１の状態がアンロック状態に変化すると、アンロック状態に変化したことを示す信号を外部に出力する。これにより、例えば、ＰＬＬ回路１の管理者等にＰＬＬ回路１がアンロック状態に変化したことを通知することができる。
【００３０】
第１ＤＡコンバータ１７は、第２変換部として機能し、切替器１５が出力する第１制御値又は補正値をアナログ信号に変換する。第１ＤＡコンバータ１７は、アナログ信号に変換した第１制御値又は補正値を加算器１９に出力する。
【００３１】
第２ＤＡコンバータ１８は、第３変換部として機能し、位相差検出部１４が出力する第２制御値をアナログ信号に変換する。第２ＤＡコンバータ１８は、アナログ信号に変換した第２制御値を加算器１９に出力する。
【００３２】
加算器１９は、切替器１５が出力する第１制御値又は補正値と、位相差検出部１４が出力する第２制御値とに基づく制御電圧を電圧制御発振器１１に出力する。具体的には、加算器１９は、第１ＤＡコンバータ１７が出力する第１制御値又は補正値を示すアナログ信号と、第２ＤＡコンバータ１８が出力する第２制御値を示すアナログ信号とを合算することにより制御電圧を生成する。加算器１９は、生成した制御電圧を電圧制御発振器１１に出力する。これにより、電圧制御発振器１１は、周波数差検出部１３が正常に動作しない場合であっても制御部１６によって生成された補正値と、位相差検出部１４が出力する第２制御値とに基づいて所定周波数の発振信号を出力することができる。
【００３３】
［制御部１６における処理の流れ］
続いて、制御部１６における処理の流れについて説明する。図２は、本実施形態における制御部１６における処理の流れを示すフローチャートである。なお、本実施形態の開始時において、制御部１６は、周波数差検出部１３が出力した第１制御値を出力させる切替信号を切替器１５に出力しているものとする。
【００３４】
まず、制御部１６は、ＰＬＬ回路１が動作を開始してから規定時間を経過したか否かを判定する（Ｓ１０）。制御部１６は、動作開始から規定時間を経過したと判定すると、Ｓ２０に処理を移し、動作開始から規定時間を経過していないと判定すると、本フローチャートに係る処理を終了する。
【００３５】
続いて、制御部１６は、位相差検出部１４が出力する第２制御値を取得する（Ｓ２０）。
続いて、制御部１６は、第２制御値が所定範囲の上限を示す上限値よりも大きいか否かを判定する（Ｓ３０）。制御部１６は、第２制御値が上限値よりも大きいと判定するとＳ４０に処理を移す。Ｓ４０において、制御部１６は、第１制御値を取得し、当該第１制御値に所定値を加算して補正値を算出する。制御部１６は、第２制御値が上限値以下と判定すると、Ｓ５０に処理を移す。
【００３６】
Ｓ５０において、制御部１６は、第２制御値が所定範囲の下限を示す下限値よりも小さい否かを判定する。制御部１６は、第２制御値が下限値よりも小さいと判定するとＳ６０に処理を移し、第２制御値が下限値以上と判定すると、本フローチャートに係る処理を終了する。
【００３７】
Ｓ６０において、制御部１６は、第１制御値を取得し、当該第１制御値から所定値を減算して補正値を算出する。
Ｓ７０において、制御部１６は、自身が算出した補正値を出力させる切替信号を切替器１５に出力することにより、切替器１５が補正値を出力するように切り替える。
【００３８】
なお、制御部１６は、図２に示すフローチャートに係る処理を複数回実行するようにしてもよい。この場合において、制御部１６は、フローチャートに係る処理の実行回数に応じて、補正値を算出するために用いる所定値の値を徐々に減少させるようにしてもよい。このようにすることで、制御部１６は、電圧制御発振器１１から出力される発振信号の周波数を所定周波数に収束させることができる。
【００３９】
［本実施形態の効果］
以上のとおり、本実施形態に係るＰＬＬ回路１は、位相差検出部１４が出力した第２制御値が所定範囲を超えない場合に、周波数差検出部１３が出力した第１制御値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力し、第２制御値が所定範囲を超える場合に第１制御値を補正した補正値と第２制御値とに基づく制御電圧を電圧制御発振器１１に出力する。
【００４０】
このようにすることで、ＰＬＬ回路１は、電圧制御発振器１１の温度特性等のＰＬＬ回路１の内部の要因や電源ノイズの発生等のＰＬＬ回路１の外部の要因によりアンロック状態となった場合であっても、これらの要因を取り除くことなく、早期にロックアップ状態に変化させることができる。
【００４１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。また、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４２】
１・・・ＰＬＬ回路、１１・・・電圧制御発振器、１２・・・ＡＤコンバータ、１３・・・周波数差検出部、１４・・・位相差検出部、１５・・・切替器、１６・・・制御部、１７・・・第１ＤＡコンバータ、１８・・・第２ＤＡコンバータ、１９・・・加算器
【図１】
2019016988.tif 000003
【図２】
2019016988.tif 000004