(57)【要約】      （修正有）【課題】高速、低コスト、および容易な製造が可能な、高電圧の増幅器出力ステージ回路を提供する。【解決手段】高電圧ＤＣ結合出力ステージにおいて、等しい抵抗値を有し、ストリングの一部を形成する抵抗Ｒ１と、コンデンサＣ２に並列に接続されたツェナーダイオードＺ２のカソードに接続されたソースと、ストリングの他のサブステージ、増幅器ステージの出力ノードまたはＤＣ高電圧に接続されたドレインとを有するＦＥＴＱ１および該ＦＥＴのゲートと抵抗Ｒ１との間に接続されて、抵抗のノードの電圧と該ＦＥＴのゲートとの間に高インピーダンスを提供し、かつ、アクティブデバイスと該ＦＥＴのゲートとの間を低インピーダンスにし、ツェナーダイオードＺ２のカソードおよびアノードの両方に接続されているアクティブデバイスＱ２、Ｑ３を備える。【選択図】図２Ａ
2019097165.tif 000002
【特許請求の範囲】
【請求項１】
サブステージのストリングを備える増幅器出力ステージであって、前記サブステージの各々は、
隣接するサブステージの別の抵抗またはＤＣ高電圧ノードに接続された抵抗であって、前記抵抗および前記別の抵抗は等しい抵抗値を有し、ストリングの一部を形成する抵抗、
ゲートと、コンデンサと並列に接続されたツェナーダイオードのカソードに接続されたソースと、前記サブステージのストリングの他のサブステージ、増幅器出力ステージの出力ノード、またはＤＣ高電圧ノードに接続されたドレインと、を有する電界効果トランジスタ、および
前記電界効果トランジスタの前記ゲートと前記抵抗との間に接続された少なくとも１つのアクティブデバイスであって、前記抵抗のノードの電圧と前記電界効果トランジスタの前記ゲートとの間に高インピーダンスを提供し、かつ、前記少なくとも１つのアクティブデバイスと前記電界効果トランジスタの前記ゲートとの間を低インピーダンスにし、前記ツェナーダイオードの前記カソードおよびアノードの両方に接続されている、少なくとも１つのアクティブデバイス、を備える増幅器出力ステージ。
【請求項２】
前記増幅器出力ステージの前記サブステージのストリングが、正のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの正側のストリングと、負のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの負側のストリングと、を備える請求項１に記載の増幅器出力ステージ。
【請求項３】
前記少なくとも１つのアクティブデバイスは、デプレッションモードＮ型パワーＭＯＳＦＥＴを含む前記電界効果トランジスタの、前記ゲートへの共通のソース接続、および、前記抵抗の前記ノードへの共通のゲート接続を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴと、ＰチャネルエンハンスメントモードＭＯＳＦＥＴと、を含む請求項１に記載の増幅器出力ステージ。
【請求項４】
チャージポンプが前記ツェナーダイオードおよび前記コンデンサに並列に接続され、前記少なくとも１つのアクティブデバイスは、エンハンスメントモードＮ型パワーＭＯＳＦＥＴを含む前記電界効果トランジスタの、前記ゲートへの共通のソース接続、および、前記抵抗の前記ノードへの共通のゲート接続、を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴと、ＰチャネルエンハンスメントモードＭＯＳＦＥＴと、を含む請求項１に記載の増幅器出力ステージ。
【請求項５】
前記少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートへの共通のエミッタ接続、および、前記抵抗の前記ノードへの共通のベース接続、を有する、ＮＰＮトランジスタとＰＮＰトランジスタとを含む、請求項１に記載の増幅器出力ステージ。
【請求項６】
前記少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートに接続された出力と、前記抵抗の前記ノードに接続された入力と、を有する緩衝増幅器を含む、請求項１に記載の増幅器出力ステージ。
【請求項７】
チャージポンプが前記ツェナーダイオードおよび前記コンデンサと並列に接続され、前記少なくとも１つのアクティブデバイスが、高電圧エンハンスメントモードパワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートに接続された出力と、前記抵抗の前記ノードに接続された入力と、を有する緩衝増幅器を含む、請求項１に記載の増幅器出力ステージ。
【請求項８】
前記増幅器出力ステージのサブステージの前記ストリングは、正のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの正側のストリングと、負のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの負側のストリングとを備え、
サブステージの前記正側のストリングの入力デバイスは、正側パルス幅変調入力信号に接続された入力と、サブステージの前記正側のストリングと前記出力ノードとの間に接続された正側入力サブステージ電界効果トランジスタのゲートに接続された出力と、を有する正側ＭＯＳＦＥＴドライバを備え、
サブステージの前記負側のストリングの入力デバイスは、負側パルス幅変調入力信号に接続された入力と、サブステージの前記負側のストリングと前記負のＤＣ高電圧ノードとの間に接続された負側入力サブステージ電界効果トランジスタのゲートに接続された出力と、を有する負側ＭＯＳＦＥＴドライバを備える、請求項１に記載の増幅器出力ステージ。
【請求項９】
前記ツェナーダイオードの前記アノードは、前記増幅器出力ステージの前記出力ノードに接続された前記増幅器出力ステージの入力デバイス、または、前記増幅器出力ステージのサブステージの前記ストリングの中の他のサブステージの電界効果トランジスタのドレイン、に接続されている、請求項１の増幅器出力ステージ。
【請求項１０】
並列に接続され、前記抵抗の前記ノード、サブステージの前記少なくとも１つのアクティブデバイス、および前記増幅器出力ステージの前記出力ノード、に接続された、他のツェナーダイオードおよびコンデンサをさらに備える、請求項９に記載の増幅器出力ステージ。
【請求項１１】
前記増幅器出力ステージのサブステージの前記ストリングは、正のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの正側のストリングと、負のＤＣ高電圧ノードと前記出力ノードとの間に接続されたサブステージの負側のストリングと、を備える、請求項１０に記載の増幅器出力ステージ。
【請求項１２】
正側と負側とを備える増幅器出力ステージであって、
前記正側は、正の電源端で正のＤＣ高電圧ノードに接続され、正側の出力端で前記増幅器出力ステージの出力ノードに接続され、
前記負側は、負の電源端で負のＤＣ高電圧ノードに接続され、負側の出力端で前記増幅器出力ステージの前記出力ノードに接続され、
前記正側は、前記正の電源端と前記正側の出力端に接続された正電流制御装置との間にカスコード構成で接続された複数のパワートランジスタ、を備え、
前記負側は、前記負側の出力端と前記負の電源端に接続された負電流制御装置との間にカスコード構成で接続された複数のパワートランジスタ、を備え、
等しい値の抵抗のストリングは前記正電圧を前記出力ノードと前記正の電源端との間で分割し、それぞれの抵抗の低い正電圧ノードは、前記正の電源端と前記正側の出力端との間に前記カスコード構成で接続された前記複数のパワートランジスタのうちの、対応するパワートランジスタの制御ノードに接続され、
等しい値の抵抗のストリングは前記負電圧を前記出力ノードと前記負の電源端との間で分割し、それぞれの抵抗の低い負電圧ノードは、前記負の電源端と前記負側の出力端との間に前記カスコード構成で接続された前記複数のパワートランジスタのうちの、対応するパワートランジスタの制御ノードに接続され、
高インピーダンス負荷を、前記正電圧を前記出力ノードと前記正の電源端との間で分割する前記等しい値の抵抗のストリングに提供し、低インピーダンスおよび高電流性能を、前記対応するパワートランジスタの前記制御ノードに提供する、少なくとも１つのアクティブデバイスを介して、前記正のノードのうちそれぞれの抵抗の前記低い正電圧ノードは、前記対応するパワートランジスタの前記制御ノードに接続され、
高インピーダンス負荷を、前記負電圧を前記出力ノードと前記負の電源端との間で分割する前記等しい値の抵抗のストリングに提供し、低インピーダンスおよび高電流性能を、前記対応するパワートランジスタの前記制御ノードに提供する、少なくとも１つのアクティブデバイスを介して、前記負のノードのうちそれぞれの抵抗の前記低い負電圧側は、前記対応するパワートランジスタの前記制御ノードに接続される、ことを特徴とする増幅器出力ステージ。
【請求項１３】
前記少なくとも１つのアクティブデバイスは、デプレッションモードＮ型パワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートへの共通ソース接続、および前記抵抗の前記低い正または負電圧ノードへの共通ゲート接続を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴと、ＰチャネルエンハンスメントモードＭＯＳＦＥＴとを含む、請求項１２に記載の増幅器出力ステージ。
【請求項１４】
コンデンサと並列のツェナーダイオードをさらに備え、チャージポンプが前記アクティブデバイスおよび前記電界効果トランジスタに接続された前記ツェナーダイオードおよび前記コンデンサと並列に接続される、請求項１２に記載の増幅器出力ステージ。
【請求項１５】
前記少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートへの共通のエミッタ接続、および前記抵抗の前記ノードへの共通のベース接続を有する、ＮＰＮトランジスタと、ＰＮＰトランジスタとを備える、請求項１２に記載の増幅器出力ステージ。
【請求項１６】
前記少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む前記電界効果トランジスタの前記ゲートに接続された出力、および前記抵抗の前記ノードに接続された入力を有する緩衝増幅器を含む、請求項１２に記載の増幅器出力ステージ。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、２０１７年１１月１７日に出願された米国仮特許出願第６２／５８８，０６８号明細書の利益を主張し、参照によりその全体が本明細書に組み込まれる。
【０００２】
本発明は、高速、低コスト、および容易な製造が可能な、高電圧の増幅器出力ステージ回路に関する。
【背景技術】
【０００３】
現在の技術では、高電圧ＤＣ結合増幅器は、カスコード構成を使用して、固定されたＨ．Ｖ．電源に接続された、高電圧（Ｈ．Ｖ．）ＭＯＳＦＥＴトランジスタのような複数の高電圧半導体デバイスからなる出力ステージを有するように設計されている。カスコード構成により、Ｈ．Ｖ．ＭＯＳＦＥＴデバイスが、それぞれの電圧性能を足し合わせ、カスコードストリング接続に含まれる単一のＭＯＳＦＥＴデバイスの電圧性能をはるかに上回るより高い増幅器出力ステージの電圧性能を生成することが可能となる。例えば、いわば、ドレイン・ソース間電圧降伏限界の性能がそれぞれ１キロボルトの５０個のＭＯＳＦＥＴデバイスを使用してカスコード接続し、接地電位に対して５０キロボルトの出力性能の単一の端子電圧の出力ステージ、または接地電位に対してプラスまたはマイナス２５キロボルト（ピーク間５０キロボルト）であるバイポーラ出力を生成させ得る。もちろん、ユニポーラ実装にも同じことが当てはまり、バイポーラ実装が以下に示されているが、本発明はユニポーラ実装に適用可能であることを理解されたい。
【０００４】
これは、ＤＣ結合されたＨ．Ｖ．増幅器システムのための高電圧性能出力ステージを生成する周知の従来技術である。
【０００５】
図１は、このような従来技術のＨ．Ｖ．ＭＯＳＦＥＴデバイスを用いた、Ｈ．Ｖ．増幅器出力ステージ構成１０を示す。図示されるように、３つのＨ．Ｖ．ＭＯＳＦＥＴデバイスＱ１は、増幅器出力端子１２の各側にカスコード接続され、正側入力ライン１３で（＋）Ｈ．Ｖ．固定電源１４に接続され、負側入力ライン１５で（−）Ｈ．Ｖ．固定電源１６に接続され、実質的に−Ｈ．Ｖ．から＋Ｈ．Ｖ．間の出力電圧のバイポーラ出力性能を生ずる。Ｈ．Ｖ．ＭＯＳＦＥＴデバイスＱ１はデプレッションまたはエンハンスメントモードのパワーＭＯＳＦＥＴであり得る。Ｈ．Ｖ．絶縁を伴うリニアオプトカプラＬ１は正側カスコードストリング１７の電流を制御し、リニアオプトカプラＬ２は負側カスコードストリング１８の電流を制御する。両方の場合（Ｌ１およびＬ２）、オプトカプラの入力ダイオード電流の増加は、それぞれのカスコードストリングにおいて第1のＭＯＳＦＥＴデバイス（Ｑ１）各々のソース端子へのオプトカプラのトランジスタ出力における電流の増加をもたらす。これらの増加したＬ１またはＬ２の電流は、それぞれのカスコードストリングに伝播し、正出力または負出力のすべてのＱ１デバイスの電流を増加させ、出力端子の電流を増加させる。このようにして、接地基準の低電圧回路からのＬ１またはＬ２入力ダイオード電流の制御により、Ｈ．Ｖ．出力電流が制御される。
【０００６】
それぞれの、カスコードストリング１７、１８の各Ｑ１間の分圧を制御するために、等しい値の抵抗Ｒ１のストリングを使用して、出力端子と（＋）Ｈ．Ｖ．電源との間の電圧を、同様に、（−）Ｈ．Ｖ．電源と出力端子との間の電圧を分割する。抵抗値は、＋Ｈ．Ｖ．および−Ｈ．Ｖ．の電圧の大きさに依り、Ｒ１の抵抗損は例えば略０．５ワットに維持される。抵抗ストリング内の抵抗間のノードはまた、各々のＭＯＳＦＥＴデバイスＱ１をオンおよびオフにするゲート電圧を提供する。Ｑ１ゲート回路に必要とされる定常電流は、ＭＯＳＦＥＴデバイスＱ１のためゼロ電流に近く、その結果、分圧は十分に正確である。オプトカプラトランジスタのコレクタ電圧を制限し、オプトカプラデバイス内のトランジスタデバイスの降伏を防ぐために、ツェナーＺ１（例えば、１０ボルトツェナーダイオード）およびコンデンサＣ（例えば、０．１マイクロファラド）が使用される。Ｌ１およびＬ２オプトカプラによって生成される、出力において要求されるリニア出力電流変化が、時間の経過と共に比較的ゆっくり変化する必要がある場合、この従来技術の構成はうまく機能する。
【０００７】
しかしながら、増加した周波数応答の要求により出力電流変化の速度が増加する必要がある場合、この従来技術のシステムはうまく動作せず、場合によってはＱ１ＭＯＳＦＥＴデバイスに部品不良を引き起こす。これは、図１に示す場合には図示のように接続されたＲ１によって提供される略５００キロオームである、Ｑ１ＭＯＳＦＥＴデバイスのゲート回路に接続された抵抗ストリング内の抵抗の値に基づく、Ｑ１ゲート駆動のインピーダンスレベルに起因する。一方、静的には、Ｑ１ＭＯＳＦＥＴデバイスによって要求される電流は実質的にゼロであり、動的には、Ｑ１ＭＯＳＦＥＴデバイスのそれぞれのゲートに関連する容量を充電および放電するために抵抗ストリングによって電流が供給される必要がある。この入力容量はゲート・ソース間容量Ｃgs、ドレイン・ゲート間容量Ｃdgで構成されている。並列に現れるこれらの２つの容量は、略５００キロオームのソースインピーダンスにより駆動される必要がある。Ｃgsの容量値は略２００ピコファラドであり、Ｃdsの値は略２５ピコファラドであるので、図１のシステムの出力ステージの周波数応答にはかなり低いロールオフがある。さらに、ドレイン・ゲート間電圧変化の大きな値により、ｉ＝Ｃ（ｄＶDG／ｄｔ）の電流項（ｄＶDG／ｄｔ）が生成される。ここで（ｄＶDG／ｄｔ）はドレイン・ゲート間電圧の時間変化であり、Ｃはドレイン・ゲート間容量であり、ｉは抵抗ストリングからゲートに供給される電流に対抗する派生電流である。これらの要因が加わり、図１のこの出力ステージは、数百ヘルツ程度の低速で低周波のリニア応答となる。この低周波数応答特性は、カスコードストリングの各ステージでタイムラグを引き起こし、カスコードストリングの連続するＱ１ステージで累積タイムラグ効果を生じさせ、これらのＭＯＳＦＥＴステージがそれぞれのストリングにおいてより高くなる前に、Ｌ１−Ｌ２オプトカプラデバイスに最も近いステージをオンにする。これにより、カスコードストリング全体に不均一な電圧分布を引き起こし、まだオンになる機会を有していないＱ１デバイスに過剰の電圧がもたらされる。その結果、これらのデバイスのドレインとソースとの間に過剰な電圧の発生が引き起こされる。これにより、より高い周波数で動作しているとき、安全動作領域（ＳＯＡ）定格外での動作により、これらのデバイスの電圧降伏が引き起こされる。
【０００８】
このより高周波数の電圧降伏問題を緩和するために、抵抗の値の低いゲート抵抗ストリングを使用することができる。しかしながら、ゲート抵抗ストリングの抵抗値が低くなると、ストリング内の電力損失が増大し、過剰な発熱を招き、過剰の温度上昇を防ぐのに必要な冷却装置のコスト上昇を招く。
【０００９】
カスコード接続された出力ステージを使用する現在の技術設計では、リニアオプトカプラデバイスＬ１またはＬ２によって制御される、カスコードストリングのＨ．Ｖ．ＭＯＳＦＥＴステージの数は、上述のようにストリングのＭＯＳＦＥＴデバイスの電圧降伏に至る累積タイムラグ効果を制限するために、約１０〜１５ステージに制限される。続くストリング上の１０〜１５ステージの制御は、オリジナルのＬ１またはＬ２デバイスと（電気的に）並列に入力ダイオードが配置された、別のＬ１またはＬ２デバイスによって提供される。これにより、サブセットごとに１０〜１５個のＭＯＳＦＥＴであるいくつかのサブセットが提供される。正方向または負方向のカスコードストリング（すなわち、出力と（＋）Ｈ．Ｖ．電源との間に接続されたストリング、および、出力と（−）Ｈ．Ｖ．電源との間に接続されたストリング）のいずれかに発生するトータルの電圧ストレスに適応するために、１０〜１５個のＭＯＳＦＥＴステージのサブセットが提供される。あいにく、使用されるすべての付加的な並列Ｌ１／Ｌ２デバイスの入力／出力電流利得比のトラッキングは、これらの付加されたＬ１／Ｌ２デバイスが防止するよう設計された、電圧分布の不均衡を防止するために、温度と時間の関数として厳密に維持されなければならず、したがって、サブセット間の適切な電圧トラッキングを確実にするために、各Ｌ１またはＬ２制御サブセットに紐づけられたサーミスタまたは他の温度感受性デバイスを使用する必要が生じる。
【００１０】
不均一な電圧分布を防止するために使用することができる別の技術は、各Ｑ１ＭＯＳＦＥＴゲート回路に対して低インピーダンス低電圧源を提供するために別個の接地基準電源を使用することである。しかし、この解決策は、より高い電圧出力のためにカスコードストリングのＱ１デバイスの数を増やすために必要な電源の数が多いため、高価である。さらに、各低電圧ゲート電源は、ゲート回路の容量負荷を最小限に保つための特別な構成と同様に、ゲート回路からグランドへの破壊的なアークオーバーを防ぐために高電圧スタンドオフ定格絶縁を有さなければならない。
【発明の概要】
【００１１】
本開示の発明の目的は、カスコード接続されたＨ．Ｖ．ＭＯＳＦＥＴトランジスタデバイスを使用する高電圧増幅器出力ステージの構築のための新しい技術を提供することを含み、
（Ａ）Ｈ．Ｖ．ＭＯＳＦＥＴトランジスタを使用する高電圧増幅器の出力ステージの速度と帯域幅の性能を、１００キロヘルツ以上の範囲に拡大する。
（Ｂ）カスコードストリングのそれぞれのＨ．Ｖ．パワーＭＯＳＦＥＴデバイスのゲート回路に接続されたゲートバイアス抵抗ネットワークの低下による発熱の増加なしに、より高い帯域幅を得る。
（Ｃ）カスコードストリング内の各ＭＯＳＦＥＴデバイスのゲート回路に接続する個別の接地基準の低インピーダンス電源の使用を回避する。
（Ｄ）累積的なターンオンおよびターンオフのタイムラグによるカスコードストリング内のＭＯＳＦＥＴデバイスに亘る過剰の電圧の発生を防ぐことで、電圧降伏またはＭＯＳＦＥＴデバイスの安全動作領域（ＳＯＡ）定格外の動作によるＭＯＳＦＥＴデバイスの故障を防ぐ。
（Ｅ）パルス幅変調モードでカスケード接続されたＭＯＳＦＥＴデバイスの超高速動作を提供することによって、「Ｄ級」増幅器出力ステージを提供するように動作する、カスケード接続された高電圧ＭＯＳＦＥＴデバイスのための動作を提供する。
（Ｆ）ＭＯＳＦＥＴデバイスステージのサブセットを使用せずに、単一のＬ１またはＬ２電流制御デバイスのみを使用して、各正側および負側にカスコード接続された、増幅器出力と（＋）Ｈ．Ｖ．と（−）Ｈ．Ｖ．の間に接続されたＭＯＳＦＥＴデバイスのセットを通じて、全体の電流を制御することによって、高電圧増幅器のカスコード接続された高電圧、高速、または高帯域幅の出力ステージの信頼性を高めコストを低減する。
【００１２】
本発明の第１の実施形態によれば、増幅器出力ステージがサブステージのストリングを備え、サブステージの各々は、隣接するサブステージの別の抵抗またはＤＣ高電圧に接続された抵抗であって、前記抵抗および前記別の抵抗は等しい抵抗値を有し、ストリングの一部を形成する抵抗、ゲートと、コンデンサと並列に接続されたツェナーダイオードのカソードに接続されたソースと、サブステージのストリングの他のサブステージ、ＤＣ増幅器出力ステージの出力ノード、またはＤＣ高電圧に接続されたドレインと、を有する電界効果トランジスタ、および、電界効果トランジスタのゲートと抵抗との間に接続された少なくとも１つのアクティブデバイスであって、抵抗のノードの電圧と電界効果トランジスタのゲートとの間に高インピーダンスを提供し、かつ、少なくとも１つのアクティブデバイスと電界効果トランジスタのゲートとの間を低インピーダンスにし、ツェナーダイオードのカソードおよびアノードの両方に接続されている、少なくとも１つのアクティブデバイス、を備える。
【００１３】
さらに、本発明の第１の実施形態によれば、増幅器出力ステージは、以下の８つの構造的特徴のうちの１つ以上を含み得る。
（１）−増幅器のサブステージのストリングは、正のＤＣ高電圧と出力ノードとの間に接続された、サブステージの正側のストリングと負の高ＤＣ電圧と出力ノードとの間に接続されたサブステージの負側のストリングとを備え得る。
（２）−少なくとも１つのアクティブデバイスが、デプレッションモードＮ型パワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通ソース接続、および、抵抗のノードへの共通のゲート接続を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴとＰチャネルエンハンスメントモードＭＯＳＦＥＴとを含み得る。
（３）−チャージポンプが、ツェナーダイオードおよびコンデンサと並列に接続されてよく、少なくとも１つのアクティブデバイスは、エンハンスメントモードのＮ型パワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通ソース接続、および、抵抗器のノードへの共通ゲート接続を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴとＰチャネルエンハンスメントモードＭＯＳＦＥＴとを含む。
（４）−少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通エミッタ接続、および、抵抗のノードへの共通のベース接続を有する、ＮＰＮトランジスタとＰＮＰトランジスタとを含み得る。
（５）−少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートに接続された出力、および、抵抗のノードに接続された入力を有する、緩衝増幅器を含む。
（６）−チャージポンプがツェナーダイオードおよびコンデンサと並列に接続され、少なくとも１つのアクティブデバイスが高電圧エンハンスメントモードパワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートに接続された出力、および、抵抗のノードに接続された入力を有する緩衝増幅器を含み得る。
（７）−増幅器のサブステージのストリングは、正のＤＣ高電圧と出力ノードとの間に接続されたサブステージの正側ストリングと、負のＤＣ高電圧と出力ノードとの間に接続されたサブステージの負側ストリングと、を備えてよく、サブステージの正側ストリングの入力デバイスは、正側パルス幅変調入力信号に接続された入力と、サブステージの正側ストリングと出力ノードの間に接続された正側入力サブステージ電界効果トランジスタのゲートに接続された出力と、を有する正側ＭＯＳＦＥＴドライバを備え、サブステージの負側のストリングの入力デバイスは、負側パルス幅変調入力信号に接続された入力と、サブステージの負側ストリングと負のＤＣ高電圧との間に接続された負側入力サブステージ電界効果トランジスタのゲートに接続された出力と、を有する負側ＭＯＳＦＥＴドライバを備える。
（８）−ツェナーダイオードのアノードは、増幅器出力ステージの出力ノードに接続された増幅器出力ステージの入力デバイス、または、増幅器出力ステージのサブステージのストリングの中の他のサブステージの電界効果トランジスタのドレイン、に接続され、増幅器出力ステージはさらに、並列に接続され、抵抗のノードおよび、サブステージの少なくとも１つのアクティブデバイス、および増幅器出力ステージの出力ノードに接続された、他のツェナーダイオードとコンデンサを備え得る。その場合、増幅器のサブステージのストリングは、正のＤＣ高電圧および出力ノードの間に接続されたサブステージの正側ストリング、および、負のＤＣ高電圧と出力ノードとの間に接続されたサブステージの負側ストリング、を備え得る。
【００１４】
本発明の第２の実施形態によれば、増幅器出力ステージは、正側と負側とを備え、正側は、正の電源端で正のＤＣ高電圧に接続され、正側の出力端で増幅器の出力ノードに接続され、負側は、負の電源端で負のＤＣ高電圧に接続され、負側の出力端で増幅器の出力ノードに接続され、正側は、正の電源端と正側の出力端に接続された正電流制御装置との間にカスコード構成で接続された複数のパワートランジスタを備え、負側は、負側の出力端と負の電源端に接続された負電流制御装置との間にカスコード構成で接続された複数のパワートランジスタを備え、等しい値の抵抗のストリングは正電圧を出力ノードと正の電源端との間で分割し、それぞれの抵抗の低い正電圧ノードは、正の電源端と正側の出力端との間にカスコード構成で接続された複数のパワートランジスタのうちの、対応するパワートランジスタの制御ノードに接続され、等しい値の抵抗のストリングは負電圧を出力ノードと負の電源端との間で分割し、それぞれの抵抗の低い負電圧ノードは、負の電源端と負側の出力端との間にカスコード構成で接続された複数のパワートランジスタのうちの、対応するパワートランジスタの制御ノードに接続され、高インピーダンス負荷を、正電圧を出力ノードと正の電源端との間で分割する、等しい値の抵抗のストリングに提供し、低インピーダンスおよび高電流性能を、対応するパワートランジスタの制御ノードに提供する、少なくとも１つのアクティブデバイスを介して、正のノードのうちそれぞれの抵抗の低い正電圧ノードは、対応するパワートランジスタの制御ノードに接続され、そして、高インピーダンス負荷を、負電圧を出力ノードと負の電源端との間で分割する、等しい値の抵抗のストリングに提供し、低インピーダンスおよび高電流性能を、対応するパワートランジスタの制御ノードに提供する、少なくとも１つのアクティブデバイスを介して、負のノードのうちそれぞれの抵抗の低い負電圧側は、対応するパワートランジスタの制御ノードに接続される。
【００１５】
さらに、本発明の第２の実施形態によれば、増幅器は、以下の４つの構造的特徴の１つ以上を含み得る。
（１）−少なくとも１つのアクティブデバイスは、デプレッションモードＮ型パワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通ソース接続、および、抵抗の低い正または負電圧ノードへの共通のゲート接続を有する、ＮチャネルエンハンスメントモードＭＯＳＦＥＴと、ＰチャネルエンハンスメントモードＭＯＳＦＥＴとを含む。
（２）−正および負側のぞれぞれは、コンデンサと並列のツェナーダイオードをさらに備え、チャージポンプが、アクティブデバイスおよび電界効果トランジスタに接続されたツェナーダイオードおよびコンデンサと並列に接続される。
（３）−少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通エミッタ接続、および、抵抗のノードへの共通ベース接続を有する、ＮＰＮトランジスタとＰＮＰトランジスタとを備える。そして、
（４）−少なくとも１つのアクティブデバイスは、高電圧デプレッションモードパワーＭＯＳＦＥＴを含む電界効果トランジスタのゲートへの共通のエミッタ接続、および、抵抗のノードへの共通ベース接続を有する、小信号ＮＰＮトランジスタと小信号ＰＮＰトランジスタとを含む。
【００１６】
前述の目的および本発明によって提供される改良された特徴は、以下の詳細な開示を読めば明らかになるであろう。
【図面の簡単な説明】
【００１７】
【図１】従来技術の高電圧ＤＣ結合出力ステージの概略図である。
【図２】本発明による高電圧ＤＣ結合出力ステージの一実施例の概略図を示すようにするための図２Ａおよび図２Ｂの接続を示す。
【図２Ａ】本発明による高電圧ＤＣ結合出力ステージの一実施例の一部を示す。
【図２Ｂ】本発明による高電圧ＤＣ結合出力ステージの一実施例の他の一部を示す。
【図３】エンハンスメントモードパワーＭＯＳＦＥＴ（Ｑ１）のゲート回路を駆動するための小信号ＮチャネルＭＯＳＦＥＴ（Ｑ２）およびＰチャネルＭＯＳＦＥＴ（Ｑ３）の使用を提供するカスコードストリングの単一ステージの一実施例を示す。
【図４】デプレッションモードパワーＭＯＳＦＥＴ（Ｑ１）のゲート回路を駆動するための小信号ＮＰＮトランジスタ（Ｑ２）およびＰＮＰトランジスタ（Ｑ３）の使用を提供するカスコードストリングの単一ステージの別の実施例を示す。
【図５】デプレッションモードパワーＭＯＳＦＥＴ（Ｑ１）のゲート回路を駆動するための緩衝増幅器（Ａ１）の使用を提供するカスコードストリングの単一ステージの別の実施例を示す。
【図６】エンハンスメントモードパワーＭＯＳＦＥＴ（Ｑ１）のゲート回路を駆動するための緩衝増幅器（Ａ１）の使用を提供するカスコードストリングの単一ステージの別の実施例を示す。
【図７】Ｄ級トポロジーのためのＭＯＳＦＥＴドライバ集積回路（Ｌ３）を含む電流制御に接続されたカスコードストリングの単一ステージを示す。
【発明を実施するための形態】
【００１８】
先に背景技術で説明したように、図１はカスコード接続された正／負の側１７、１８当たり３つのＱ１ＭＯＳＦＥＴデバイス（セル）を示す従来の高電圧ＤＣ結合出力ステージの概略図である。Ｌ１およびＬ２は、オプトカプラデバイスとして示され、より高い値の（＋）Ｈ．Ｖ．および（−）Ｈ．Ｖ．電圧レベルでは、より高い電圧性能の光ファイバ素子で置き換えることができる。ツェナーＺ１とコンデンサＣは、オプトカプラデバイス内部のトランジスタデバイスの降伏を防ぐために、オプトカプラトランジスタのコレクタ電圧を制限するために使用される。各カスケード接続されたステージ（セル）のＱ１は、デプレションモードまたはエンハンスメントモードＭＯＳＦＥＴトランジスタデバイスのいずれかであり得る。デプレッションモードとエンハンスメントモードの違いは、ＭＯＳＦＥＴデバイスを流れる電流を完全に制御するために必要なゲート・ソース間電圧の範囲にある。デプレッションモードでは、ゲート・ソース間電圧（ＶGS）が負の５ボルトから０ボルトの範囲で完全に制御され、エンハンスメントモードでは０ボルトから＋１０ボルトのＶGS電圧が必要である。
【００１９】
図２は、図２Ｂの上部に図２Ａを有する、図２Ａと図２Ｂの接続方法を示す。これらは共に、正側２０および負側２１を有する本発明による実施例の増幅器出力ステージの概略図を示す。図示されているように、（−）Ｈ．Ｖ．〜（＋）Ｈ．Ｖ．の出力電圧範囲を達成するために、出力端子２２の各側に３つのカスコード接続されたＭＯＳＦＥＴステージのＱ１（セル）がある。より高い出力電圧性能を達成するために、より多くのＭＯＳＦＥＴデバイスがカスコードで使用され得る。この実施例では、ＭＯＳＦＥＴデバイスＱ１は、デプレッションモードＮ型パワーＭＯＳＦＥＴデバイスである。
【００２０】
各ステージにおいてツェナーダイオードＺ２およびコンデンサＣ２は、各ＭＯＳＦＥＴステージ（セル）内に約６ボルト電源を生成するために使用される。各カスケードＱ１ステージ（セル）のＭＯＳＦＥＴのソース端子に６ボルト電源のハイ側出力が接続され、前ステージのドレイン回路またはフォトカプラのトランジスタのコレクタに６ボルト電源のロー側出力が接続される。また、低電力エンハンスメントモードで、小信号の、ＮチャネルおよびＰチャネルＭＯＳＦＥＴＱ２およびＱ３もそれぞれ示されている。Ｑ２およびＱ３は、抵抗ストリングへのそれらの共通のゲート接続と、カスコード接続されたＭＯＳＦＥＴＱ１のゲート回路へのそれらの共通のソース接続とによって、ソースフォロワとして動作する。このＱ２とＱ３の共通ソース接続は、Ｑ１ＭＯＳＦＥＴのゲート容量を駆動する高電流性能と数Ωの非常に低いインピーダンスとをもたらす一方、Ｑ２とＱ３ＭＯＳＦＥＴの共通ゲート端子は抵抗ストリングにかかる数テラオームの非常に高いインピーダンスを提供する。より高いＱ１ドレイン電流値を生成するために、Ｑ１ＭＯＳＦＥＴゲートがゲート電圧を増加させるのに必要な正電流は、ＭＯＳＦＥＴＱ２を介してコンデンサＣ２の電荷によって供給され、一方、Ｑ１ゲート電圧の減少はＱ３の電流によって生じる。したがって、電流は、抵抗ストリングによって供給されることが必要とされ、数ピコアンペアに低減される。
【００２１】
カスコード接続されたＱ１デバイスのゲートによる抵抗ストリングの負荷がない場合、抵抗ストリングはストリングに沿って等しく電圧を分割してカスコード接続されたＱ１ＭＯＳＦＥＴのいずれか１つに過度の電圧が発生するのを防ぐ。これは電圧降伏またはＱ１デバイスの安全動作領域（ＳＯＡ）定格外での動作を防止し、それにより、カスコード接続されたＭＯＳＦＥＴをサブセットごとに１０〜１５個のＭＯＳＦＥＴのサブセットグループに分割する必要がなくなる。
【００２２】
図２Ａおよび図２Ｂに示されるように、デプレッションモードの、Ｎ型パワーＭＯＳＦＥＴデバイスが各カスコード接続されたＱ１ステージに使用され得る。エンハンスメントモードＭＯＳＦＥＴを用いたこのセルの動作は、図３に示すように、＋１０ボルトの電圧源を生成するための電源を提供するためにツェナーダイオードＺ２にコンデンサと並列に接続された、電圧倍増チャージポンプＩ．Ｃ．（Ｐ１）を使用することによって達成することができる。Ｑ１にエンハンスメントモードデバイスが使用される場合には、エンハンスメントモードＭＯＳＦＥＴによって必要とされるように、１０ボルト電源は、０〜＋１０ボルトのＶGSゲート電圧を印加するために、Ｑ２およびＱ３と共に使用される。このエンハンスメントモード回路の動作は、倍電圧集積回路デバイスを追加した上述したデプレッションモードの動作について説明したものと同じである。したがって、図３はエンハンスメントモード動作を示す。簡略化のために１つのステージ（セル）のみが示されている。
【００２３】
図４は、図２および図３に示すＭＯＳＦＥＴＮチャネルおよびＰチャネルデバイスの代わりに、バイポーラＮＰＮデバイスおよびＰＮＰデバイスをエミッタフォロワとして使用する、本発明による単一ステージの別の実施例を示す。図４では、小信号ＮＰＮトランジスタおよび小信号ＰＮＰトランジスタは、高電圧デプレッションモードパワーＭＯＳＦＥＴ（Ｑ１）のゲートへの共通のエミッタ接続と、抵抗Ｒ１のノードへの共通のベース接続とを有する。この実施例では、ツェナーダイオードは例えば６ボルトデバイスであり、それに並列に接続されたコンデンサは約０．１マイクロファラッドであり得る。当然のことながら、前述したように、同じタイプの構成がユニポーラ実装に適用可能であり、バイポーラ実装が図４に示されているが本発明はユニポーラ実装に適用可能であることが理解されるべきである。
【００２４】
図５は、デプレッションモードＨ．Ｖ．ＭＯＳＦＥＴＱ１のゲートを駆動するボルテージフォロワ緩衝増幅器として接続された演算増幅器または緩衝増幅器を使用する、本発明の実施例を示す。緩衝増幅器または演算増幅器の入力は、抵抗ストリングに接続される。緩衝または演算増幅器の出力インピーダンスは数オームであり、一方、その入力インピーダンスは数テラオームの範囲にあるので、抵抗ストリングからのＱ２ＭＯＳＦＥＴゲート回路の分離が達成される。
【００２５】
図６は、エンハンスメントモードＨ．Ｖ．ＭＯＳＦＥＴデバイスＱ１のゲート回路を駆動するための緩衝または演算増幅器を使用する本発明の実施例を示す。ここでもまた、電圧倍増チャージポンプを使用して、＋１０ボルト電圧源を生成し、緩衝または演算増幅器に電力を供給し、Ｑ１ソース電圧に対して０ボルト〜＋１０ボルトの電圧範囲にわたってＱ１のゲートを駆動する。
【００２６】
図７は、高電流ＭＯＳＦＥＴドライバ集積回路Ｌ３を使用するＤ級構成の本発明の実施例を示す。Ｌ３の入力電圧が約１ボルト正に移動すると、Ｌ３の出力は、低電力、デプレションモードＭＯＳＦＥＴのゲートを駆動する超高速信号を生成する。低電力、デプレッションモードＭＯＳＦＥＴのドレインとソースの間に接続された抵抗Ｒは、カスコードストリング内のすべてのＱ１デバイスを通した無活動の電流を確立する。Ｌ３への入力電圧は、入力ノード７１に印加されるアナログ情報信号と、別の入力ノード７２に印加される高周波三角波形７３と、を有するパルス幅変調（ＰＷＭ）回路、から得られる接地基準パルス発生器から、Ｌ３を駆動する高速動作が可能な光ファイバリンク７０を通じて生成される。Ｌ３が光ファイバカプラ７０の受信機からの信号を受信すると、Ｌ３の出力がハイ（ツェナーダイオード（Ｚ）の電圧値）に切り換えられて、デプレッションモードＭＯＳＦＥＴＱ２（ゲートは出力に接続されている）とカスコードストリング内のすべてのＱ１デバイスを同時に高速でオンさせる。このようにして、高電圧パルス幅変調信号が、カスコード接続されたＨ．Ｖ．デプレッションモードＭＯＳＦＥＴ出力ステージの出力で生成される。この実施例はＤ級高電圧増幅器出力ステージとして使用することができる。従来知られているように、アナログ情報を回復するために、４極フィルタネットワークを出力端子に接続することができる。パルス幅変調された出力信号は、（＋）Ｈ．Ｖ．から（−）Ｈ．Ｖ．へ非常に速い速度で切り換わり、カスコード接続されたデプレッションモードＭＯＳＦＥＴデバイスＱ１は、リニアモードではなく、フルオンまたはフルオフモードで動作するので、これらのＱ１ＭＯＳＦＥＴにおける電力損失は最小限に抑えられる。これにより、より小型で安価なＱ１ＭＯＳＦＥＴデバイスをＱ１に使用できるだけでなく、出力ステージ冷却システムの複雑性とコストとを大幅に削減できる。
【００２７】
本明細書で示されるすべての実施例は次の共通した特徴を有する。
（Ａ）エンハンスメントまたはデプレッションモードで動作されるデバイスであるカスコード接続されたＭＯＳＦＥＴストリングデバイスの各Ｑ１セルのローカル電源の生成。
（Ｂ）抵抗ストリングとカスコードストリング内のＨ．ＶパワーＭＯＳＦＥＴのゲート回路との間に配置されたＭＯＳＦＥＴトランジスタ、バイポーラトランジスタ、緩衝増幅器または演算増幅器の使用は、ストリングからＭＯＳＦＥＴゲート回路への電流を数ピコアンペアに劇的に低減する。これにより、ＭＯＳＦＥＴのゲートを低インピーダンスのソースで駆動して、カスコード接続のＭＯＳＦＥＴデバイスの速度と帯域幅の性能を劇的に向上させることができる。
（Ｃ）図７に示す実施例の場合、カスコードＭＯＳＦＥＴストリングが「Ｄ級」増幅器出力ステージのデューティを実行することを可能にする。これは、高速オプトカプラまたは光ファイバ「パイプ」の端における光ファイバレシーバの出力によって生成される高速デジタル駆動信号を使用するＱ１のゲートを駆動する能力を有するデジタル集積回路Ｌ３、の使用によって達成される。オプトカプラまたは「パイプ」への入力は、高周波数で動作する従来の接地基準のパルス幅変調回路の出力からのものである。
（Ｄ）単一の制御素子によるカスコード接続された高速ＭＯＳＦＥＴ増幅器出力ステージの出力電流の制御は、特定のＭＯＳＦＥＴが提供する速度により、ＭＯＳＦＥＴデバイスのグループまたはサブセットに接続された複数の制御素子ステージの必要性を排除する。そのドレインには、先行するＭＯＳＦＥＴドレイン回路（またはＬ１／Ｌ２デバイス）によってそのソースに注入された電流のほぼ瞬時のレプリカが含まれる。このほぼ瞬時の応答は、抵抗素子の値のストリングによって現れるインピーダンスレベルに関係なく、低インピーダンス、高速応答ゲート駆動信号を与えるために、ＭＯＳＦＥＴゲート回路に接続されたデバイスの性能に起因する。これはまた、抵抗ストリングに沿った均一な電圧分布を可能にするために、抵抗ストリングから絶縁されたＭＯＳＦＥＴゲート電流を維持することによって、カスコード接続の任意のＭＯＳＦＥＴステージに電圧過大ストレスが現れることを防ぐ。
【００２８】
したがって、本発明はその意図された目的を達成することが明らかである。本発明のいくつかの実施例を詳細に説明してきたが、これは説明を意図したものであり限定を意図したものではない。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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