(57)【要約】【課題】信号処理の高速化を実現するデジタル信号処理装置を提供する。【解決手段】入力信号を変調するデジタル信号処理装置１は、入力信号Ｕ（ｚ）に対して伝達関数Ａ（ｚ）の処理を行い、第１の演算結果信号Ａ（ｚ）Ｕ（ｚ）と入力信号Ｕ（ｚ）とを合成するフィードフォワード処理部２と、第３の合成信号Ｙ（ｚ）に対して伝達関数Ｂ（ｚ）の処理を行い、第２の演算結果信号Ｂ（ｚ）Ｙ（ｚ）と第１の合成信号Ｘ（ｚ）とを合成する第１のフィードバック処理部３と、出力信号Ｖ（ｚ）に対して予め伝達関数Ｃ（ｚ）の処理が行われた複数種類の第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）が記憶された記憶素子を備え、出力信号Ｖ（ｚ）に対応する第３の演算結果信号Ｃ（ｚ）Ｖ（ｚ）が読み出されて第２の合成信号Ｗ（ｚ）と合成する第２のフィードバック処理部４と、を備えている。【選択図】図３
2019016996.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号を所望のビット数の離散信号に変換する量子化器を備えたデジタル信号処理装置であって、
入力信号が入力され、所定の演算が行われて出力される第１の演算結果信号が前記入力信号と合成されて第１の合成信号が出力されるフィードフォワード処理部と、
前記量子化器に入力される信号がフィードバック入力され、所定の演算が行われて出力される第２の演算結果信号が前記第１の合成信号と合成されて第２の合成信号が出力される第１のフィードバック処理部と、
前記量子化器から出力される出力信号がフィードバック入力され、前記出力信号の出力パターンの全てについて予め所定の演算が行われた演算結果である複数種類の第３の演算結果信号が記憶された記憶素子を備え、前記出力信号に対応する前記第３の演算結果信号が前記記憶素子から読み出されて出力され、出力された前記第３の演算結果信号が前記第２の合成信号と合成されて前記量子化器に入力される第３の合成信号が出力される第２のフィードバック処理部と、
を備えたことを特徴とするデジタル信号処理装置。
【請求項２】
前記第１のフィードバック処理部は、前記第１のフィードバック処理部を表す伝達関数を所定の遅延素子のみが現れる形に変形するパイプラインフィードバック処理を行う、
ことを特徴とする請求項１に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調を利用したデジタル信号処理装置に関する。
【背景技術】
【０００２】
デジタル無線機などに使用される、非線形アンプで線形信号を高効率に表現する技術として、ＬＩＮＣ（Ｌｉｎｅａｒ  Ａｍｐｌｉｆｉｃａｔｉｏｎ  ｗｉｔｈ  Ｎｏｎｌｉｎｅａｒ  Ｃｏｍｐｏｎｅｎｔｓ）による飽和増幅器を用いて線形増幅を行うものや、位相制御型の直交変調器を用いて線形増幅を行うものなどが知られている。位相制御型直交変調方式は、ＬＩＮＣ方式の課題であった低振幅時のスプリアスが解消可能であるものの、Ｄ／Ａコンバータによって回路規模が大きくなるという課題があった。また、ＬＩＮＣ方式および位相制御型直交変調方式に共通の課題として、広帯域に対応できないというものがある。これは、送信周波数でスイッチングするため、送信周波数を大きく変えた場合にＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を切り替える必要があるためである。
【０００３】
このようなＬＩＮＣ方式および位相制御型直交変調方式の課題を解決するデジタル信号処理装置の１つとして、ΔΣ変調器が知られている（例えば、特許文献１参照）。このΔΣ変調器は、例えば、図１０（ａ）に示すΔΣ変調器１００のような回路構成であり、主としてループフィルタ回路１０１と、量子化器１０２とを備え、入力信号Ｕ（ｚ）が入力され、振幅情報が特定のサンプリング空間の時間軸方向へ展開されて離散時間信号の密度で表現された離散信号である出力信号Ｖ（ｚ）が出力されるように構成されている。
【０００４】
ループフィルタ回路１０１は、入力信号Ｕ（ｚ）が入力されるとともに、量子化器１０２から出力された出力信号Ｖ（ｚ）がフィードバック入力されて減算処理等を行うための回路構成であり、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）が量子化器１０２へ入力されるように構成されている。このループフィルタ回路１０１は、例えば、遅延素子や減算器のような素子により構成されている。量子化器１０２は、ループフィルタ回路１０１の出力側に接続され、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）が入力されるように構成されるとともに、出力信号Ｖ（ｚ）を出力し、その出力側にループフィルタ回路１０１が接続されてフィードバック入力されるように構成されている。
【０００５】
このようなΔΣ変調器１００の入力信号Ｕ（ｚ）の例を、図１０（ｂ）の波形Ｌ１１に示し、出力信号Ｖ（ｚ）の例を、図１０（ｃ）に示す。このΔΣ変調器１００は、図１０（ｃ）に示す出力信号Ｖ（ｚ）のように、振幅情報を時間軸方向へ展開して離散時間信号の密度で制御することが可能であり、また、ノイズを帯域外に押しやるノイズシェービングの機能も有している。そして、高効率で低振幅時のスプリアスを解消することが可能であり、入力信号の広帯域化も可能にする変調器である。
【０００６】
しかしながら、このようなΔΣ変調器１００を用いて実用的な精度、すなわち電波法等の規定を遵守できる程度の精度で信号処理を行うには、出力信号の周波数の数倍〜数百倍のサンプリング周波数で動作させる必要があり、このような高速な処理を行うための構成を実現することが課題となっていた。
【０００７】
また、閉ループ構造を有するフィルタ回路を高速化する技術として、Ｓｃａｔｔｅｒｅｄ  Ｌｏｏｋ−Ａｈｅａｄが知られている（例えば、非特許文献１参照）。このＳｃａｔｔｅｒｅｄ  Ｌｏｏｋ−Ａｈｅａｄは、閉ループ構造を有するフィルタ回路を高速演算するためのパイプラインフィードバック処理の１つである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−２３０１１３号公報
【非特許文献】
【０００９】
【非特許文献１】Ｋ．Ｋ．Ｐａｒｈｉ（Ｄｅｐｔ．ｏｆ  Ｅｌｅｃｔｒ．Ｅｎｇ．，Ｍｉｎｎｅｓｏｔａ  Ｕｎｉｖ．，Ｍｉｎｎｅａｐｏｌｉｓ，ＭＮ，ＵＳＡ）著「Ｐｉｐｅｌｉｎｅ  Ｉｎｔｅｒｌｅａｖｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌｉｓｍ  ｉｎ  Ｒｅｃｕｒｓｉｖｅ  Ｄｉｇｉｔａｌ  Ｆｉｌｔｅｒ−Ｐａｒｔ  Ｉ：Ｐｉｐｅｌｉｎｉｎｇ  Ｕｓｉｎｇ  Ｓｃａｔｔｅｒｅｄ  Ｌｏｏｋ−Ａｈｅａｄ  ａｎｄ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ」ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ（Ｖｏｌ．３７，Ｉｓｓｕｅ：７，Ｊｕｌ．１９８９）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
一般に、信号処理システムを高速化するには、回路を並列化して一度に大量の演算を実行する手法が用いられている。しかし、ΔΣ変調器は閉ループ構造を有しているため、並列化が困難である。これは、閉ループ回路ではある時刻ｔの出力信号Ｖ（ｔ）が離散時間ステップΔｔ前の出力Ｖ（ｔ−Δｔ）に依存し、１ステップ時刻前の出力結果が確定しない限り出力が得られないためである。そのため、閉ループ回路内の遅延をいかに小さくするかが課題であった。
【００１１】
そこで本発明は、ΔΣ変調のループ処理に伴うレイテンシを抑制し、信号処理の高速化を実現したデジタル信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明は、入力された信号を所望のビット数の離散信号に変換する量子化器を備えたデジタル信号処理装置であって、入力信号が入力され、所定の演算が行われて出力される第１の演算結果信号が前記入力信号と合成されて第１の合成信号が出力されるフィードフォワード処理部と、前記量子化器に入力される信号がフィードバック入力され、所定の演算が行われて出力される第２の演算結果信号が前記第１の合成信号と合成されて第２の合成信号が出力される第１のフィードバック処理部と、前記量子化器から出力される出力信号がフィードバック入力され、前記出力信号の出力パターンの全てについて予め所定の演算が行われた演算結果である複数種類の第３の演算結果信号が記憶された記憶素子を備え、前記出力信号に対応する前記第３の演算結果信号が前記記憶素子から読み出されて出力され、出力された前記第３の演算結果信号が前記第２の合成信号と合成されて前記量子化器に入力される第３の合成信号が出力される第２のフィードバック処理部と、を備えたことを特徴とする。
【００１３】
この発明では、第２のフィードバック処理部に記憶素子が備えられ、量子化器から出力される出力信号の出力パターンの全てについて予め所定の演算が行われた複数種類の第３の演算結果信号が記憶される。この第３の演算結果信号は、出力信号に対応して読み出されて出力される。
【００１４】
請求項２に記載の発明は、請求項１に記載のデジタル信号処理装置において、前記第１のフィードバック処理部は、前記第１のフィードバック処理部を表す伝達関数を所定の遅延素子のみが現れる形に変形するパイプラインフィードバック処理を行う、ことを特徴とする。
【００１５】
本願発明者は、前述のΔΣ変調器を利用したデジタル信号処理装置のモデル回路による実験によって、フィードバック入力された出力信号と、予め計算された出力候補値から選択された出力値の出力信号とが一致し、ループ処理に伴うレイテンシを抑制することが可能であることを確認した。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、第２のフィードバック処理部に記憶素子が備えられ、量子化器から出力される出力信号の出力パターンの全てについて予め所定の演算が行われた複数種類の第３の演算結果信号が記憶され、出力信号に対応して読み出されて出力されるため、閉ループ回路における１ステップ前の出力が定まったときに記憶素子から出力値を選択して読み出すことが可能になるので、ΔΣ変調のループ処理に伴うレイテンシを抑制することができる。これにより、信号処理の高速化を実現するデジタル信号処理装置を提供することができる。
【００１７】
請求項２に記載の発明によれば、第１のフィードバック処理部を表す伝達関数を、所定の遅延素子のみが現れる形に変形するパイプラインフィードバック処理を行うので、閉ループ回路における処理をさらに高速化することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態に係るデジタル信号処理装置１の伝達関数を示すブロック線図である。
【図２】図１の第２のフィードバック処理部４を予め計算された出力値を出力するように変換した状態を示すブロック線図である。
【図３】図２の第２のフィードバック処理部４Ａ内の加算器４２１，４２２，・・・，４２ｎ及びセレクタ４３を記憶素子４４及び加算器４２に置換した状態を示すブロック線図である。
【図４】図３の第１のフィードバック処理部３の伝達関数をフィードバック処理部３Ｃへ変換した状態を示すブロック線図である。
【図５】図４の第１のフィードバック処理部３Ｃの伝達関数をフィードバック処理部３Ｄへ変換した状態を示すブロック線図である。
【図６】図５の第１のフィードバック処理部３Ｄの伝達関数をフィードバック処理部３Ｅへ変換した状態を示すブロック線図である。
【図７】図３のデジタル信号処理装置１Ｂの伝達関数の動作検証を行うためのモデル回路であるデジタル信号処理装置１Ｆを示すブロック線図である。
【図８】図３のデジタル信号処理装置１Ｂの伝達関数の動作検証を行うためのモデル回路であるデジタル信号処理装置１Ｇを示すブロック線図である。
【図９】図７のデジタル信号処理装置１Ｆの伝達関数の動作検証結果を示すグラフである。
【図１０】従来例のΔΣ変調器１００を示す例であり、ΔΣ変調器１００を示す回路構成図（ａ）、ΔΣ変調器１００に入力される入力信号の波形Ｌ１１を示すグラフ（ｂ）、及びΔΣ変調器１００から出力されるパルス出力信号の波形Ｌ１２を示すグラフ（ｃ）である。
【発明を実施するための形態】
【００１９】
以下、この発明を図示の実施の形態に基づいて説明する。
【００２０】
この発明の実施の形態に係るデジタル信号処理装置１の伝達関数は、図１に示すようなブロック線図にて表される。まず、このデジタル信号処理装置１の伝達関数の導出方法について、以下に説明する。
【００２１】
図１０（ａ）に示すようなΔΣ変調器１００の閉ループのレイテンシ（遅延時間）を抑制するためには、ループ内部の演算処理を外部へ移動することにより、処理負荷を小さくすることが有効である。このΔΣ変調器１００を１次１ｂｉｔΔΣ変調器として考える。このとき、出力信号Ｖ（ｚ）の出力値は＋１または−１のいずれかであるため、Ｖ（ｚ）＝＋１の場合、及びＶ（ｚ）＝−１のそれぞれの場合について、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）の値を予め計算しておき、出力信号Ｖ（ｚ）の出力値が定まったときに予め計算しておいた値からいずれかを選択するような構成が考えられる。このように構成することで、閉ループのレイテンシが抑制されるので、処理負荷を小さくすることが可能になる。
【００２２】
上記のような手法を、ｎ次１ｂｉｔΔΣ変調器に適用した場合を考える。ΔΣ変調器の伝達関数をＳＴＦ（ｚ）、ΔΣ変調器のノイズ伝達関数をＮＴＦ（ｚ）とし、量子化誤差をＥ（ｚ）＝Ｖ（ｚ）−Ｙ（ｚ）とすると、出力信号Ｖ（ｚ）は以下の数式１により表される。
【数１】
2019016996.tif 000003
【００２３】
ここで、
【数２】
2019016996.tif 000004
とすると、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）は以下の数式３により表される。
【数３】
2019016996.tif 000005
【００２４】
このときの伝達関数が、図１に示すデジタル信号処理装置１のようなブロック線図にて表される。このデジタル信号処理装置１は、主としてフィードフォワード処理部２と、第１のフィードバック処理部３と、第２のフィードバック処理部４と、量子化器５とを備えている。
【００２５】
フィードフォワード処理部２は、入力信号Ｕ（ｚ）が入力され、この信号に対する所定の演算である伝達関数Ａ（ｚ）の処理が演算子２１にて行われ、その演算結果である第１の演算結果信号Ａ（ｚ）Ｕ（ｚ）と入力信号Ｕ（ｚ）とが加算器２２にて加算されて第１の合成信号Ｘ（ｚ）が出力される箇所である。
【００２６】
第１のフィードバック処理部３は、量子化器５に入力される信号（後述する第３の合成信号Ｙ（ｚ））がフィードバック入力され、この信号に対する所定の演算である伝達関数Ｂ（ｚ）の処理が演算子３１にて行われ、その演算結果である第２の演算結果信号Ｂ（ｚ）Ｙ（ｚ）が加算器３２にて負帰還されて第１の合成信号Ｘ（ｚ）と合成され、第２の合成信号Ｗ（ｚ）が出力される箇所である。
【００２７】
第２のフィードバック処理部４は、出力信号Ｖ（ｚ）が入力され、この信号に対する所定の演算である伝達関数Ｃ（ｚ）の処理が演算子４１にて行われ、その演算結果である信号Ｃ（ｚ）Ｖ（ｚ）が加算器４２にて正帰還されて第２の合成信号Ｗ（ｚ）と合成され、第３の合成信号Ｙ（ｚ）が出力される箇所である。
【００２８】
量子化器５は、図１０（ａ）に示す量子化器１０２とほぼ同様の装置である。
【００２９】
数式３において、伝達関数Ａ（ｚ）、伝達関数Ｂ（ｚ）はｎ次の多項式であるため、伝達関数Ｃ（ｚ）もｎ次の多項式になり、信号Ｃ（ｚ）Ｖ（ｚ）の演算結果は２ｎ通りの値になる。そのため、図１に示すデジタル信号処理装置１において、２ｎ通りの計算を予め行い、その結果を後の処理にて選択するようなブロック構成が考えられる。そのように構成した伝達関数は、図２に示すデジタル信号処理装置１Ａのようなブロック線図にて表される。
【００３０】
このデジタル信号処理装置１Ａは、図１に示す第２のフィードバック処理部４に代えて、第２のフィードバック処理部４Ａを備えている点において、図１に示すデジタル信号処理装置１と異なる。第２のフィードバック処理部４Ａは、量子化器５から出力された出力信号Ｖ（ｚ）が入力されて１、２、・・・、ｎクロックだけ信号を遅延させる遅延素子４１１，４１２，・・・，４１ｎと、信号Ｃ（ｚ）Ｖ（ｚ）の計算を予め行った結果である第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）が加算される加算器４２１，４２２，・・・，４２ｎと、遅延素子４１１，４１２，・・・，４１ｎから出力された遅延信号に基づいて入力信号の選択を行うセレクタ４３と、を備えている。
【００３１】
第２のフィードバック処理部４Ａでは、量子化器５から出力された出力信号Ｖ（ｚ）が遅延素子４１１，４１２，・・・，４１ｎにより、遅延信号としてセレクタ４３へ出力される。また、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）が加算器４２１，４２２，・・・，４２ｎにより加算される。そして、セレクタ４３において、遅延信号に基づいてｎ個の第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択されて第３の合成信号Ｙ（ｚ）として量子化器５へ出力される。これにより、閉ループのレイテンシを抑制することが可能になる。
【００３２】
図２のデジタル信号処理装置１Ａの構成では、加算器がｎ個必要になる。そのため、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶する記憶素子を備えることで、ハードウェアリソースを削減することが可能になる。そのように構成した伝達関数は、図３に示すデジタル信号処理装置１Ｂのようなブロック線図にて表される。
【００３３】
このデジタル信号処理装置１Ｂは、図２に示す第２のフィードバック処理部４Ａの加算器４２１，４２２，・・・，４２ｎ及びセレクタ４３に代えて、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶する記憶素子４４と、記憶素子４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を加算する加算器４２とを備えた第２のフィードバック処理部４Ｂを備えている。
【００３４】
量子化器５から出力された出力信号Ｖ（ｚ）は、遅延素子４１１，４１２，・・・，４１ｎにより遅延信号として記憶素子４４へ出力される。そして、遅延信号に基づいて記憶素子４４に記憶されたｎ個の第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択され、加算器４２にて正帰還されて量子化器５へ出力される。これにより、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。
【００３５】
次に、図１に示すデジタル信号処理装置１の第１のフィードバック処理部３における閉ループを高速化するため、パイプラインフィードバック処理の１つである、前述のＳｃａｔｔｅｒｅｄ  Ｌｏｏｋ−Ａｈｅａｄを行う場合について説明する。ここで、第１のフィードバック処理部３が、以下の数式４のような伝達関数を有するものとする。
【数４】
2019016996.tif 000006
この伝達関数を有する第１のフィードバック処理部３の例として、第１のフィードバック処理部３Ｃを図４に示す。この第１のフィードバック処理部３Ｃは、図１に示す第１のフィードバック処理部３の演算子３１に代えて、第３の合成信号Ｙ（ｚ）が入力され、１及び２クロックだけ信号を遅延させる遅延素子３１１，３１２と、定数ａ０＋ａ１を乗算する乗算器３３１と、定数ａ０ａ１を乗算する乗算器３３２と、乗算器３３１の出力結果と乗算器３３２の出力結果とを加算する加算器３４とを備えている点において、図１に示す第１のフィードバック処理部３と異なる。
【００３６】
ここで、上記の数式４を、以下の数式５のように変換する。
【数５】
2019016996.tif 000007
すると、分母の項にｚ−１が現れない形に変形することができる。このような伝達関数を有する第１のフィードバック処理部３の例として、第１のフィードバック処理部３Ｄを図５に示す。この第１のフィードバック処理部３Ｄは、図４に示す第１のフィードバック処理部３Ｃの遅延素子３１１，３１２に代えて、第３の合成信号Ｙ（ｚ）が入力され、２及び４クロックだけ信号を遅延させる遅延素子３１１Ｄ，３１２Ｄを、乗算器３３１，３３２に代えて、定数−（ａ０２＋ａ１２）を乗算する乗算器３３１Ｄ、及び定数ａ０２ａ１２を乗算する乗算器３３２Ｄを備え、新たに１及び２クロックだけ信号を遅延させる遅延素子３５１，３５２と、定数−（ａ０＋ａ１）を乗算する乗算器３６１と、定数ａ０ａ１を乗算する乗算器３６２と、乗算器３６１の出力結果と乗算器３６２の出力結果とを加算する加算器３７１と、加算器３７１の出力結果と第１の合成信号Ｘ（ｚ）とを加算する加算器３７２とから構成されるフィードフォワード処理部を備えている点において、図４に示す第１のフィードバック処理部３Ｃと異なる。
【００３７】
さらに、上記の数式５を最適化した例として、第１のフィードバック処理部３Ｅを図６に示す。この第１のフィードバック処理部３Ｅは、図５に示す第１のフィードバック処理部３Ｄの遅延素子３１１Ｄ，３１２Ｄに代えて、第２の合成信号Ｗ（ｚ）が入力されて１クロックだけ信号を遅延させる遅延素子３１１Ｅと、第３の合成信号Ｙ（ｚ）が入力されて２クロックだけ信号を遅延させる遅延素子３１２Ｅと、乗算器３３１Ｄの出力結果が入力されて１クロックだけ信号を遅延させる遅延素子３１３Ｅと、乗算器３３２Ｄの出力結果が入力されて１クロックだけ信号を遅延させる遅延素子３１４Ｅとを備えている点において、図５に示す第１のフィードバック処理部３Ｄと異なる。このような伝達関数の構成にすることにより、フィードフォワード処理部は閉ループではないので、並列処理を行うことにより高速化が可能であり、また、遅延素子３１２Ｅ，３１３Ｅ，３１４Ｅのように、閉ループ内で行う処理を小さくすることにより、処理の高速化が可能になる。
【００３８】
本願発明者は、図３に示すデジタル信号処理装置１Ｂのモデル回路である、次に示すデジタル信号処理装置１Ｆを使用した実験によって、フィードバック入力された出力信号Ｖ（ｚ）と、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）の出力信号とが一致し、ループ処理に伴うレイテンシを抑制することが可能であることを確認した。この結果について、図７ないし図９を用いて、以下に説明する。
【００３９】
図３のデジタル信号処理装置１Ｂの伝達関数の動作検証を行うためのモデル回路であるデジタル信号処理装置１Ｆ及びデジタル信号処理装置１Ｇを、図７及び図８に示す。図７に示すデジタル信号処理装置１Ｆは、図３のフィードフォワード処理部２が８つの遅延素子と８つの乗算器とを用いて構成されている演算部２１Ｆで構成され、第１のフィードバック処理部３が８つの遅延素子と４つの乗算器とを用いて構成されている演算部３１Ｆで構成されている。また、第２のフィードバック処理部４Ｂは、８つの遅延素子と８つの乗算器とを用いて構成されている演算部４１Ｆにより構成されている。さらに、量子化器５Ｆを備えている。
【００４０】
図８に示すデジタル信号処理装置１Ｇは、図７に示すデジタル信号処理装置１Ｆの演算部２１Ｆ及び演算部３１Ｆと同様の構成である、演算部２１Ｇ及び演算部３１Ｇとを備えている。また、第２のフィードバック処理部４Ｂは、伝達関数Ｃ（ｚ）の演算結果が格納されている記憶部４４Ｇと、８つの遅延素子の演算結果と比較を行うＬＵＴ（ＬｏｏｋＵｐ  Ｔａｂｌｅ）４５とにより構成されている。
【００４１】
このデジタル信号処理装置１Ｆによる出力結果とデジタル信号処理装置１Ｇによる出力結果とを比較した動作検証の結果を、図９に示す。図９に示す波形Ｌ１は、図８のデジタル信号処理装置１Ｇによる第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を示すグラフであり、波形Ｌ２は、図７のデジタル信号処理装置１Ｆによる信号Ｃ（ｚ）Ｖ（ｚ）を示すグラフであり、波形Ｌ３は、第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）と信号Ｃ（ｚ）Ｖ（ｚ）との差分を示すグラフである。波形Ｌ３に示すように、開始直後において差分が発生しているが、所定時間経過すると差分は０になっている。このことから、第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）と信号Ｃ（ｚ）Ｖ（ｚ）とは一致しているので、図３において、量子化器５から出力された出力信号Ｖ（ｚ）を遅延素子４１１，４１２，・・・，４１ｎを経由した遅延信号として使用するのに代えて、記憶部４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を使用することが可能であるといえる。これにより、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。
【００４２】
以上のように、このデジタル信号処理装置１Ｂによれば、遅延素子４１１，４１２，・・・，４１ｎにより遅延信号として出力されると、記憶部４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択されて量子化器５へ出力される。これにより、出力信号Ｖ（ｚ）のサンプリング周期の経過を待たずに、閉ループ回路における１ステップ前の出力が定まったときに記憶素子から出力値が読み出されて出力されるので、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。これにより、信号処理の高速化を実現するデジタル信号処理装置を提供することができる。
【００４３】
また、このデジタル信号処理装置１Ｂによれば、記憶部４４が第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶しているので、図９に示すように、信号Ｃ（ｚ）Ｖ（ｚ）との差分が無い正確な第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を出力することが可能になる。さらに、第１のフィードバック処理部３Ｅがパイプラインフィードバック処理の１つであるＳｃａｔｔｅｒｅｄ  Ｌｏｏｋ−Ａｈｅａｄを行っているので、閉ループ回路における処理のさらなる高速化が可能になる。
【００４４】
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態では、モデル回路として８次１ｂｉｔデジタル信号処理装置を使用したが、この実施形態に限られない。
【符号の説明】
【００４５】
１，１Ａ，１Ｂ                      デジタル信号処理装置
２                                  フィードフォワード処理部
３                                  第１のフィードバック処理部
４，４Ａ                            第２のフィードバック処理部
５                                  量子化器
２１                                演算子
２２                                加算器
３１                                演算子
３２                                加算器
４１                                演算子
４２                                加算器
３１１，３１２，３１１Ｄ，３１２Ｄ，３１１Ｅ，３１２Ｅ，
３１３Ｅ，３１４Ｅ                  遅延素子
３３１，３３２，３３１Ｄ，３３２Ｄ  乗算器
３４                                加算器
３５１，３５２                      遅延素子
３６１，３６２                      乗算器
３７１，３７１                      加算器
４１１，４１２，・・・，４１ｎ      遅延素子
４２１，４２２，・・・，４２ｎ      加算器
４３                                セレクタ
４４                                記憶素子
１００，１００Ａ                    ΔΣ変調器
１０１，１０１ａ，１０１ｂ          ループフィルタ回路
１０２                              量子化器
１０３                              セレクタ
１０４                              遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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