(57)【要約】【課題】オン電流とオフ電流との比を高くできる半導体装置を提供すること。【解決手段】柱状の半導体部２０が、１つの第１配線ＧＢＬと１つの第２配線ＢＬとの間に配置され、第１配線ＧＢＬおよび第２配線ＢＬに接続されている。半導体部２０は、分離した複数のチャネル２０ａを有し、それら複数のチャネル２０ａの間に第２ゲート電極ＳＧ２が設けられている。【選択図】図３
2019016652.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる複数の第１配線と、
前記第１方向に対して交差する第２方向に延びる複数の第１ゲート電極と、
前記第１方向および前記第２方向に対して直交する第３方向に延びる複数の第２配線と、
前記複数の第１ゲート電極の間に配置されるとともに、１つの前記第１配線と１つの前記第２配線との間に配置され、前記第１配線および前記第２配線に接続された柱状の半導体部であって、前記第３方向に対して直交する方向に分離した複数のチャネルを有する半導体部と、
前記複数のチャネルの間に設けられた第２ゲート電極と、
前記半導体部と前記第１ゲート電極との間、および前記半導体部と前記第２ゲート電極との間に設けられた絶縁膜と、
を備えた半導体装置。
【請求項２】
前記複数のチャネルは、前記第２方向に分離し、
前記第２ゲート電極は、前記第１方向に延びている請求項１記載の半導体装置。
【請求項３】
前記第１方向に延びる前記第２ゲート電極の端部は、前記第１ゲート電極に接続している請求項２記載の半導体装置。
【請求項４】
前記複数のチャネルは、前記第１方向に分離し、
前記第２ゲート電極は、前記第２方向に延びている請求項１記載の半導体装置。
【請求項５】
前記複数のチャネルは、前記第１方向および前記第２方向に分離し、
前記第２ゲート電極は、前記第１方向および前記第２方向に延びている請求項１記載の半導体装置。
【請求項６】
前記複数のチャネルにおける前記第１配線側の下端部は互いにつながっている請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記複数のチャネルにおける前記第２配線側の上端部は互いにつながっている請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
基板上に柱状に延び、マトリクス状に配置された複数のビット線と、ビット線と基板との間に配置され、基板の主面に対して平行な方向に延びる複数のグローバルビット線と、１つのグローバルビット線と１つのビット線との間に配置された縦型トランジスタと、を有するＶＢＬ（vertical bit line）構造の半導体デバイスが提案されている。
【０００３】
縦型トランジスタは、グローバルビット線とビット線との間をオンオフする選択トランジスタとして機能する。その複数の選択トランジスタのピッチは、複数のグローバルビット線のピッチ、および複数のビット線のピッチに依存し、そのような制約されたピッチでオン状態の選択トランジスタとオフ状態の選択トランジスタとが並ぶことになる。このような構造は、選択トランジスタのオンオフ比を高くすることが困難になりやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１１９１７９号公報
【特許文献２】特開２０１５−１４１７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、オン電流とオフ電流との比を高くできる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、第１方向に延びる複数の第１配線と、前記第１方向に対して交差する第２方向に延びる複数の第１ゲート電極と、前記第１方向および前記第２方向に対して直交する第３方向に延びる複数の第２配線と、前記複数の第１ゲート電極の間に配置されるとともに、１つの前記第１配線と１つの前記第２配線との間に配置され、前記第１配線および前記第２配線に接続された柱状の半導体部と、第２ゲート電極と、絶縁膜と、を備えている。前記半導体部は、前記第３方向に対して直交する方向に分離した複数のチャネルを有する。前記第２ゲート電極は、前記複数のチャネルの間に設けられている。前記絶縁膜は、前記半導体部と前記第１ゲート電極との間、および前記半導体部と前記第２ゲート電極との間に設けられている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式断面図。
【図３】実施形態の半導体装置における選択トランジスタの模式斜視図。
【図４】図３におけるＡ−Ａ’断面図。
【図５】（ａ）及び（ｂ）は、実施形態の半導体装置における選択トランジスタの模式斜視図。
【図６】実施形態の半導体装置における選択トランジスタの模式斜視図。
【図７】実施形態の半導体装置における選択トランジスタの模式斜視図。
【図８】図７におけるＡ−Ａ’断面図。
【図９】実施形態の半導体装置における選択トランジスタの模式斜視図。
【図１０】（ａ）は図９におけるＡ−Ａ’断面図であり、（ｂ）は図１０（ａ）の変形例を表す断面図。
【図１１】（ａ）及び（ｂ）は、選択トランジスタのＩｄ−Ｖｇ特性図。
【図１２】選択トランジスタのＩｄ−Ｖｇ特性図。
【図１３】（ａ）及び（ｂ）は、実施形態の選択トランジスタの製造方法を示す模式斜視図。
【図１４】（ａ）及び（ｂ）は、実施形態の選択トランジスタの製造方法を示す模式斜視図。
【図１５】（ａ）及び（ｂ）は、実施形態の選択トランジスタの製造方法を示す模式斜視図。
【図１６】（ａ）及び（ｂ）は、実施形態の選択トランジスタの製造方法を示す模式斜視図。
【図１７】比較例の選択トランジスタにおける図４、図８、図１０（ａ）及び（ｂ）と同様の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置の模式斜視図である。  
図２は、実施形態の半導体装置の模式断面図である。
【００１０】
図１においてＸ方向及びＹ方向は、基板１０の主面に対して平行な面内で直交している。また、基板１０の主面に対して垂直で、Ｘ方向及びＹ方向に直交する方向をＺ方向とする。他の図におけるＸ方向、Ｙ方向、およびＺ方向は、図１におけるＸ方向、Ｙ方向、およびＺ方向に対応する。
【００１１】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイＭＡを有する半導体記憶装置を説明する。
【００１２】
メモリセルアレイＭＡは基板１０上に設けられている。メモリセルアレイＭＡは、複数のビット線（第１配線）ＢＬと、複数のワード線ＷＬを有する。
【００１３】
ビット線ＢＬはＺ方向に柱状に延びている。複数のビット線ＢＬは、Ｘ方向およびＹ方向に互いに離間してマトリクス状に配置されている。
【００１４】
ワード線ＷＬは、ビット線ＢＬの側方でＹ方向に延びている。複数のワード線ＷＬが、Ｚ方向に互いに離間して積層されるとともに、Ｘ方向に互いに離間して配列されている。Ｘ方向で隣り合うワード線ＷＬの間に、Ｙ方向に並んだ複数のビット線ＢＬの列が配置されている。
【００１５】
Ｚ方向で隣り合うワード線ＷＬの間には、図２に示す絶縁層５１が設けられている。Ｙ方向で隣り合うビット線ＢＬの間には、図示しない絶縁層が設けられている。
【００１６】
ビット線ＢＬとワード線ＷＬとの間に、記憶膜として例えば抵抗変化膜３０が設けられている。例えば、抵抗変化膜３０は、ビット線ＢＬにおけるワード線ＷＬに対向する側面に設けられ、ビット線ＢＬに沿ってＺ方向に連続している。
【００１７】
抵抗変化膜３０は、相対的に抵抗が低い状態と抵抗が高い状態とを電気的にスイッチング可能で、データを不揮発に記憶する。
【００１８】
例えば、高抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電圧が印加されると低抵抗状態に遷移する。例えば、低抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電流が流れると、高抵抗状態に遷移する。
【００１９】
図１に示すように、基板１０上に複数のグローバルビット線（第１配線）ＧＢＬが設けられている。基板１０とグローバルビット線ＧＢＬとの間には、図２に示す絶縁層１１が設けられている。
【００２０】
図１に示すように、複数のグローバルビット線ＧＢＬは、Ｘ方向に延び、Ｙ方向に互いに離間している。複数のグローバルビット線ＧＢＬのＹ方向の配列ピッチは、複数のビット線ＢＬのＹ方向の配列ピッチと同じである。
【００２１】
ビット線ＢＬ、ワード線ＷＬ、およびグローバルビット線ＧＢＬは、例えば金属を主成分に含む配線である。または、ビット線ＢＬ、ワード線ＷＬ、およびグローバルビット線ＧＢＬは、例えば不純物がドープされた半導体を主成分に含む配線であってもよい。
【００２２】
メモリセルアレイＭＡと、複数のグローバルビット線ＧＢＬとの間に、複数の選択トランジスタＳＴが配置されている。
【００２３】
選択トランジスタＳＴは、基板１０の主面に対して略垂直な方向（縦方向）に電流が流れる縦型トランジスタである。
【００２４】
複数のビット線ＢＬに対応して複数の選択トランジスタＳＴが配置されている。１つの選択トランジスタＳＴは、１つのビット線ＢＬと１つのグローバルビット線ＧＢＬとの間に配置された柱状の半導体部（または半導体ピラー）２０を有する。半導体部２０は、１つのビット線ＢＬと１つのグローバルビット線ＧＢＬとの間でＺ方向に延び、それらビット線ＢＬとグローバルビット線ＧＢＬに接続されている。
【００２５】
半導体部２０は、例えば、角柱、円柱、楕円柱、円錐、楕円錐形状に形成されている。
【００２６】
複数のビット線ＢＬの配置ピッチと同じピッチで、複数の半導体部２０が例えばマトリクス状に配置されている。１つのグローバルビット線ＧＢＬ上に、複数の半導体部２０がＸ方向に配列されている。
【００２７】
図２に示すように、半導体部２０は、第１半導体領域２０ｂと、第２半導体領域２０ｃと、第１半導体領域２０ｂと第２半導体領域２０ｃとの間に設けられたチャネル２０ａとを有する。第１半導体領域２０ｂおよび第２半導体領域２０ｃの一方が縦型トランジスタにおけるドレイン領域に対応し、他方がソース領域に対応する。
【００２８】
例えば、第１半導体領域２０ｂおよび第２半導体領域２０ｃはＮ型のシリコン領域であり、チャネル２０ａはＰ型のシリコン領域である。第１半導体領域２０ｂのＮ型不純物濃度および第２半導体領域２０ｃのＮ型不純物濃度は、チャネル２０ａのＰ型不純物濃度よりも高い。チャネル２０ａは、Ｐ型シリコン領域に限らず、第１半導体領域２０ｂのＮ型不純物濃度および第２半導体領域２０ｃのＮ型不純物濃度よりもＮ型不純物濃度が低いＮ型シリコン領域であってもよい。
【００２９】
後述するゲート電極ＳＧ１、ＳＧ２にしきい値以上のゲート電位を与えることで、チャネル２０ａにＮ型の反転層が形成され、選択トランジスタＳＴはオン状態になる。
【００３０】
第１半導体領域２０ｂはグローバルビット線ＧＢＬに接し、第２半導体領域２０ｃはビット線ＢＬに接している。
【００３１】
Ｙ方向に配列された複数の半導体部２０の側方で、第１ゲート電極ＳＧ１がＹ方向に延びている。第１ゲート電極ＳＧ１は、Ｘ方向で隣り合う半導体部２０の間に配置されている。複数の第１ゲート電極ＳＧ１が、Ｘ方向に互いに離間して配列されている。１対の第１ゲート電極ＳＧ１が半導体部２０をＸ方向に挟んでＹ方向に延び、それら１対の第１ゲート電極ＳＧ１のそれぞれは、半導体部２０のＸ方向の両側面に対向している。
【００３２】
図３は、選択トランジスタＳＴの模式斜視図である。  
図４は、図３におけるＡ−Ａ’断面図である。
【００３３】
図３および図４に示すように、１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に配置された半導体部２０は、物理的に互いに分離した複数のチャネル２０ａを有する。
【００３４】
１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に配置された複数のチャネル２０ａの上方に位置する１つのビット線ＢＬを、図４において２点鎖線で表している。
【００３５】
１つのビット線ＢＬの下に配置され、そのビット線ＢＬに共通に接続する複数のチャネル２０ａは、ＸＹ面に平行な方向に分離している。図４に示す例では、複数のチャネル２０ａはＹ方向に分離している。
【００３６】
図３に示すように、複数のチャネル２０ａにおけるグローバルビット線ＧＢＬ側の下端部は、第１半導体領域２０ｂを通じて互いにつながっている。すなわち、１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に、１つの第１半導体領域２０ｂが複数のチャネル２０ａに共通に設けられている。
【００３７】
図３に示す例では、第２半導体領域２０ｃはチャネル２０ａと同様に複数に分離され、複数のチャネル２０ａのそれぞれの上に第２半導体領域２０ｃが設けられている。
【００３８】
選択トランジスタＳＴは、前述した第１ゲート電極ＳＧ１に加えて、さらに第２ゲート電極ＳＧ２を有する。
【００３９】
第２ゲート電極ＳＧ２は、Ｙ方向に分離した２つのチャネル２０ａの間に設けられている。図４に示すように、第２ゲート電極ＳＧ２は、分離した２つのチャネル２０ａの間でＸ方向に延びている。
【００４０】
Ｙ方向に延び、Ｘ方向で隣り合う１対の第１ゲート電極ＳＧ１の間に、Ｙ方向に分離して並んだ複数のチャネル２０ａが配置されている。チャネル２０ａをＹ方向に分断するようにＸ方向に延びる第２ゲート電極ＳＧ２の端部は上記１対の第１ゲート電極ＳＧ１に接続している。
【００４１】
すなわち、Ｙ方向に分離した複数のチャネル２０ａをＸ方向で挟む１対の第１ゲート電極ＳＧ１は、それら１対の第１ゲート電極ＳＧ１の間をＸ方向に延びる第２ゲート電極ＳＧ２によって互いに接続されている。
【００４２】
第１ゲート電極ＳＧ１および第２ゲート電極ＳＧ２は、同じ材料（例えば、不純物がドープされた多結晶シリコン、または金属を含む材料）で一体に設けられている。
【００４３】
第１ゲート電極ＳＧ１のＹ方向の端部は、例えばメモリセルアレイＭＡに重ならない領域に配置された図示しないコンタクトを介して、制御回路と接続されている。
【００４４】
半導体部２０の側面には、絶縁膜（ゲート絶縁膜）４１が設けられている。したがって、チャネル２０ａと第１ゲート電極ＳＧとの間、およびチャネル２０ａと第２ゲート電極ＳＧ２との間に絶縁膜４１が設けられている。絶縁膜４１は、例えばシリコン酸化膜である。絶縁膜４１は、第２ゲート電極ＳＧ２の下端と、第１半導体領域２０ｂとの間にも設けられている。
【００４５】
図２に示すように、第１ゲート電極ＳＧ１の下端は、第１半導体領域２０ｂとチャネル２０ａとの境界よりもチャネル２０ａ側に位置し、第１ゲート電極ＳＧ１の上端は、第２半導体領域２０ｃとチャネル２０ａとの境界よりもチャネル２０ａ側に位置する。
【００４６】
図３に示すように、第２ゲート電極ＳＧ２の下端は、第１半導体領域２０ｂとチャネル２０ａとの境界よりもチャネル２０ａ側に位置し、第２ゲート電極ＳＧ２の上端は、第２半導体領域２０ｃとチャネル２０ａとの境界よりもチャネル２０ａ側に位置する。
【００４７】
このようなゲート電極ＳＧ１、ＳＧ２と、高不純物濃度の半導体領域２０ｂ、２０ｃとの位置関係は、選択トランジスタＳＴをオフしたときに、半導体領域２０ｂ、２０ｃとゲート電極ＳＧ１、ＳＧ２との大きな電位差によるダイレクトトンネリングで発生するリーク電流、いわゆるＧＩＤＬ（Gate Induced Drain Leakage）を抑制する。
【００４８】
図２および図４に示すように、Ｘ方向で隣り合う半導体部２０の間でＸ方向に離間した第１ゲート電極ＳＧ１の間には、絶縁層１４が設けられている。図３および図４に示すように、異なるビット線ＢＬの下に位置し、Ｙ方向で隣り合う半導体部２０の間には、絶縁層１５が設けられている。図３に示すように、第２ゲート電極ＳＧ２の上に、絶縁層４２が設けられている。
【００４９】
図２に示すように、グローバルビット線ＧＢＬと第１ゲート電極ＳＧ１との間に絶縁層１２が設けられ、第１ゲート電極ＳＧ１とメモリセルアレイＭＡの積層体との間に絶縁層１３が設けられている。
【００５０】
図１７は、比較例の選択トランジスタにおける図４と同様の模式断面図である。
【００５１】
この比較例の選択トランジスタにおいては、１つのビット線ＢＬの下に１つの柱状のチャネル２０ａが配置され、その１つのビット線ＢＬの下に配置されたチャネル２０ａは分離していない。
【００５２】
そして、比較例においては、ゲート電極として、チャネル２０ａの側方に配置され、Ｙ方向に延びる第１ゲート電極ＳＧ１のみが設けられている。１つのビット線ＢＬの下に配置されたチャネル２０ａを分断するように配置された第２ゲート電極ＳＧ２は設けられていない。
【００５３】
図４の実施形態と、図１７の比較例とで、複数のビット線ＢＬのＸ方向ピッチおよびＹ方向ピッチは同じである。すなわち、図４の実施形態と、図１７の比較例とで、複数の選択トランジスタのＸ方向ピッチおよびＹ方向ピッチは同じである。
【００５４】
実施形態の選択トランジスタによれば、１つのビット線ＢＬの下に配置されたチャネル２０ａを複数に分離し、その分離されたチャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、比較例に比べてチャネル幅（ゲート電極がチャネルに対向する面積）を広くすることができる。チャネル幅を広くすることはオン電流を向上させる。チャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、ゲート制御性を向上させるとともに、ＧＩＤＬ発生量を抑制し、オン電流とオフ電流との比を高くできる。
【００５５】
また、図４に示す実施形態は、図１７に示す比較例の柱状のチャネル２０ａをＹ方向に２分割した構造に相当し、分離されたそれぞれのチャネル２０ａは比較例のチャネル２０ａよりも薄型化されている。
【００５６】
このようなチャネル２０ａの薄型化は、ゲート電極で制御できない電流パス（図１７の柱状チャネル２０ａの軸中心付近の電流パス）を抑制し、ゲート制御性を向上させる。さらに、ゲート制御性の向上は、チャネル長（チャネル２０ａのＺ方向長さ）を短くし、オン電流の向上も期待できる。また、短チャネル化は、チャネル２０ａを形成するプロセスばらつきの抑制にもつながる。
【００５７】
図１１（ａ）、図１１（ｂ）、および図１２は、縦型選択トランジスタのゲート電位Ｖｇとドレイン電流Ｉｄとの関係を表すＩｄ−Ｖｇ特性図である。図１１（ａ）の縦軸はリニアスケールであり、図１１（ｂ）および図１２の縦軸はｌｏｇスケールである。
【００５８】
ａは、図１７に示す比較例の選択トランジスタの特性を、ｂは、図３および図４に示す第１実施形態の選択トランジスタの特性を表す。
【００５９】
図１１（ａ）のグラフによれば、Ｖｇが３Ｖのときで比較すると、第１実施形態のＩｄ（オン電流）は、比較例のＩｄの約１．２倍になっている。
【００６０】
図１１（ｂ）のグラフによれば、第１実施形態は、比較例よりも、ＧＩＤＬ成分を含むオフ電流を１桁以上低減できている。
【００６１】
図１２のグラフによれば、第１実施形態は、比較例よりもしきい値電圧が高い。これは、第１実施形態のチャネル２０ａのＰ型不純物（例えばボロン）の濃度（量）を、比較例のチャネル２０ａのＰ型不純物（例えばボロン）の濃度（量）よりも低くできる可能性を示す。これは、チャネル２０ａにおける不純物濃度（量）のばらつきによる閾値電圧のばらつき低減につながり得る。閾値電圧のばらつき低減は、オン電流、オフ電流のばらつきを低減させる。
【００６２】
図５（ａ）、図５（ｂ）、および図６は、実施形態の選択トランジスタの他の例の模式斜視図である。
【００６３】
図５（ａ）、図５（ｂ）、および図６に示す例では、複数のチャネル２０ａにおけるビット線ＢＬ側の上端部は、第２半導体領域２０ｃを通じて互いにつながっている。すなわち、１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に、１つの第２半導体領域２０ｃが複数のチャネル２０ａに共通に設けられている。
【００６４】
さらに、図５（ｂ）および図６に示す例では、第２半導体領域２０ｃのＸ方向サイズは、半導体部２０における複数のチャネル２０ａが並んでいる部分のＸ方向サイズよりも大きい。第２半導体領域２０ｃのＹ方向サイズは、半導体部２０における複数のチャネル２０ａが並んでいる部分のＹ方向サイズよりも大きい。
【００６５】
このような構成は、ビット線ＢＬと半導体部２０とのコンタクト面積を大きくし、それら両者のコンタクト抵抗を低減する。さらに、半導体部２０に対するビット線ＢＬの位置ずれの許容範囲が広がる。
【００６６】
さらに、図６に示す例では、半導体部２０のＸ方向サイズはＹ方向サイズよりも大きく、半導体部２０はグローバルビット線ＧＢＬに沿った方向（Ｘ方向）に長手方向を持つ直方体形状に形成されている。
【００６７】
このような構成は、グローバルビット線ＧＢＬと半導体部２０とのコンタクト面積を大きくし、それら両者のコンタクト抵抗を低減する。さらに、半導体部２０に対するビット線ＢＬのＸ方向の位置ずれの許容範囲が広がる。
【００６８】
以下、他の実施形態について説明する。上記第１実施形態と異なる箇所を中心に説明し、第１実施形態と共通の要素は同じ符号を付し、その説明を省略する場合もある。
【００６９】
図７は、第２実施形態の選択トランジスタＳＴの模式斜視図である。  
図８は、図７におけるＡ−Ａ’断面図である。
【００７０】
第２実施形態の選択トランジスタＳＴにおいても、１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に配置された半導体部２０は、物理的に互いに分離した複数のチャネル２０ａを有する。
【００７１】
１つのビット線ＢＬの下に配置され、そのビット線ＢＬに共通に接続する複数のチャネル２０ａは、図８に示すようにＸ方向に分離している。
【００７２】
さらに、選択トランジスタＳＴは、前述した第１ゲート電極ＳＧ１に加えて、さらに第２ゲート電極ＳＧ２を有する。第２ゲート電極ＳＧ２は、Ｘ方向に分離した２つのチャネル２０ａの間に設けられている。図８に示すように、第２ゲート電極ＳＧ２は、分離した２つのチャネル２０ａの間でＹ方向に延びている。第１ゲート電極ＳＧ１と第２ゲート電極ＳＧ２は互いに平行に延びている。
【００７３】
Ｙ方向に延び、Ｘ方向で隣り合う１対の第１ゲート電極ＳＧ１の間に、Ｘ方向に分離して並んだ複数のチャネル２０ａが配置されている。チャネル２０ａをＸ方向に分断するように第２ゲート電極ＳＧ２がＹ方向に延びている。
【００７４】
半導体部２０の側面には、絶縁膜（ゲート絶縁膜）４１が設けられている。したがって、チャネル２０ａと第１ゲート電極ＳＧとの間、およびチャネル２０ａと第２ゲート電極ＳＧ２との間に絶縁膜４１が設けられている。
【００７５】
Ｘ方向で隣り合う半導体部２０の間でＸ方向に離間した第１ゲート電極ＳＧ１の間には、絶縁層４２が設けられている。異なるビット線ＢＬの下に位置し、Ｙ方向で隣り合う半導体部２０の間には、絶縁層１５が設けられている。第１ゲート電極ＳＧ１の上、および第２ゲート電極ＳＧ２の上に、絶縁層４２が設けられている。
【００７６】
図７および図８に示す第２実施形態と、前述した図１７の比較例とで、複数のビット線ＢＬのＸ方向ピッチおよびＹ方向ピッチは同じである。すなわち、第２実施形態と、図１７の比較例とで、複数の選択トランジスタのＸ方向ピッチおよびＹ方向ピッチは同じである。
【００７７】
第２実施形態の選択トランジスタによれば、１つのビット線ＢＬの下に配置されたチャネル２０ａを複数に分離し、その分離されたチャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、比較例に比べてチャネル幅（ゲート電極がチャネルに対向する面積）を広くすることができる。チャネル幅を広くすることはオン電流を向上させる。チャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、ゲート制御性を向上させるとともに、ＧＩＤＬ発生量を抑制し、オン電流とオフ電流との比を高くできる。
【００７８】
また、第２実施形態は、図１７に示す比較例の柱状のチャネル２０ａをＸ方向に２分割した構造に相当し、分離されたそれぞれのチャネル２０ａは比較例のチャネル２０ａよりも薄型化されている。
【００７９】
このようなチャネル２０ａの薄型化は、ゲート電極で制御できない電流パス（図１７の柱状チャネル２０ａの軸中心付近の電流パス）を抑制し、ゲート制御性を向上させる。さらに、ゲート制御性の向上は、チャネル長（チャネル２０ａのＺ方向長さ）を短くし、オン電流の向上も期待できる。また、短チャネル化は、チャネル２０ａを形成するプロセスばらつきの抑制にもつながる。
【００８０】
前述した図１１（ａ）、図１１（ｂ）、および図１２のＩｄ−Ｖｇ特性グラフにおいて、ｃは、第２実施形態の選択トランジスタの特性を表す。
【００８１】
図１１（ａ）のグラフによれば、Ｖｇが３Ｖのときで比較すると、第２実施形態のＩｄ（オン電流）は、比較例のＩｄの約１．６倍になっている。
【００８２】
図１１（ｂ）のグラフによれば、第２実施形態は、比較例よりも、ＧＩＤＬ成分を含むオフ電流を１桁以上低減できている。
【００８３】
図１２のグラフによれば、第２実施形態は、比較例よりもしきい値電圧が高い。これは、第２実施形態のチャネル２０ａのＰ型不純物（例えばボロン）の濃度（量）を、比較例のチャネル２０ａのＰ型不純物（例えばボロン）の濃度（量）よりも低くできる可能性を示す。これは、チャネル２０ａにおける不純物濃度（量）のばらつきによる閾値電圧のばらつき低減につながり得る。閾値電圧のばらつき低減は、オン電流、オフ電流のばらつきを低減させる。
【００８４】
図９は、第３実施形態の選択トランジスタＳＴの模式斜視図である。  
図１０（ａ）は、図９におけるＡ−Ａ’断面図である。
【００８５】
第３実施形態の選択トランジスタＳＴにおいても、１つのグローバルビット線ＧＢＬと１つのビット線ＢＬとの間に配置された半導体部２０は、物理的に互いに分離した複数（４つ）のチャネル２０ａを有する。
【００８６】
１つのビット線ＢＬの下に配置され、そのビット線ＢＬに共通に接続する複数のチャネル２０ａは、図１０（ａ）に示すようにＸ方向およびＹ方向に分離している。
【００８７】
さらに、選択トランジスタＳＴは、前述した第１ゲート電極ＳＧ１に加えて、さらに第２ゲート電極ＳＧ２を有する。第２ゲート電極ＳＧ２は、Ｘ方向に分離した２つのチャネル２０ａの間、およびＹ方向に分離した２つのチャネル２０ａの間に設けられている。
【００８８】
図１０（ａ）に示すように、第２ゲート電極ＳＧ２は、分離した４つのチャネル２０ａの間でＸ方向およびＹ方向に延びている。Ｘ方向に延びる第２ゲート電極ＳＧ２とＹ方向に延びる第２ゲート電極ＳＧ２は例えば十字状に一体形成され、さらにＸ方向に延びる第２ゲート電極ＳＧ２の両端は第１ゲート電極ＳＧ１に一体に接続している。
【００８９】
Ｙ方向に延び、Ｘ方向で隣り合う１対の第１ゲート電極ＳＧ１の間に、Ｘ方向およびＹ方向に分離して並んだ複数のチャネル２０ａが配置されている。チャネル２０ａをＸ方向およびＹ方向に分断するように第２ゲート電極ＳＧ２がＹ方向およびＸ方向に延びている。
【００９０】
半導体部２０の側面には、絶縁膜（ゲート絶縁膜）４１が設けられている。したがって、チャネル２０ａと第１ゲート電極ＳＧとの間、およびチャネル２０ａと第２ゲート電極ＳＧ２との間に絶縁膜４１が設けられている。
【００９１】
Ｘ方向で隣り合う半導体部２０の間でＸ方向に離間した第１ゲート電極ＳＧ１の間には、絶縁層４２が設けられている。異なるビット線ＢＬの下に位置し、Ｙ方向で隣り合う半導体部２０の間には、絶縁層１５が設けられている。第２ゲート電極ＳＧ２の上に、絶縁層４２が設けられている。
【００９２】
図９および図１０（ａ）に示す第３実施形態と、前述した図１７の比較例とで、複数のビット線ＢＬのＸ方向ピッチおよびＹ方向ピッチは同じである。すなわち、第３実施形態と、図１７の比較例とで、複数の選択トランジスタのＸ方向ピッチおよびＹ方向ピッチは同じである。
【００９３】
第３実施形態の選択トランジスタによれば、１つのビット線ＢＬの下に配置されたチャネル２０ａを複数に分離し、その分離されたチャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、比較例に比べてチャネル幅（ゲート電極がチャネルに対向する面積）を広くすることができる。チャネル幅を広くすることはオン電流を向上させる。チャネル２０ａの間に第２ゲート電極ＳＧ２を配置することで、ゲート制御性を向上させるとともに、ＧＩＤＬ発生量を抑制し、オン電流とオフ電流との比を高くできる。
【００９４】
また、第３実施形態は、図１７に示す比較例の柱状のチャネル２０ａをＸ方向およびＹ方向に４分割した構造に相当し、分離されたそれぞれのチャネル２０ａは比較例のチャネル２０ａよりも薄型化されている。
【００９５】
このようなチャネル２０ａの薄型化は、ゲート電極で制御できない電流パス（図１７の柱状チャネル２０ａの軸中心付近の電流パス）を抑制し、ゲート制御性を向上させる。さらに、ゲート制御性の向上は、チャネル長（チャネル２０ａのＺ方向長さ）を短くし、オン電流の向上も期待できる。また、短チャネル化は、チャネル２０ａを形成するプロセスばらつきの抑制にもつながる。
【００９６】
図１０（ｂ）は、第３実施形態の選択トランジスタの変形例を表す、図１０（ａ）と同様の図である。
【００９７】
図１０（ｂ）の例では、図１０（ａ）の構成に加えて、さらに次のような特徴をもつ。すなわち、Ｙ方向で隣り合う２つのビット線ＢＬのうちの一方のビット線ＢＬの下に設けられたチャネル２０ａと、他方のビット線ＢＬの下に設けられたチャネル２０ａとの間にも、Ｘ方向に延びる第２ゲート電極ＳＧ２が設けられている。このような構造は、さらにゲート制御性を高める。
【００９８】
図１３（ａ）〜図１４（ｂ）は、前述した図３および図４に示す第１実施形態の選択トランジスタＳＴの形成方法を示す模式斜視図である。基板１０の図示は省略している。
【００９９】
グローバルビット線ＧＢＬの材料層上に半導体部２０の材料層を形成した後、図１３（ａ）に示すように、例えばマスク６１を用いたＲＩＥ（reactive ion etching）によって、半導体部２０とグローバルビット線ＧＢＬをＸ方向に延びるライン状に加工する。
【０１００】
Ｙ方向に分離したグローバルビット線ＧＢＬの間、およびＹ方向に分離した半導体部２０の間に、図１３（ｂ）に示すように、絶縁層１５が埋め込まれる。その後、半導体部２０上のマスク６１（図１３（ａ）に示す）を除去し、半導体部２０上に再度マスク６２を形成する。
【０１０１】
絶縁層１５は半導体部２０の上面よりも上方に突出し、絶縁層１５の上面は半導体部２０の上面よりも高い位置にある。それら半導体部２０の上面、絶縁層１５における半導体部２０よりも上の部分の側面、および絶縁層１５の上面に沿って、マスク６２（例えばシリコン窒化膜）が形成される。その後、マスク６２に対してＲＩＥを行い、マスク６２における絶縁層１５の側面に形成されＸ方向に延びる部分が側壁部として残される。
【０１０２】
そのマスク６２の側壁部を用いたＲＩＥによって、半導体部２０をＹ方向に分離する。半導体部２０の底部は分離せずに、半導体部２０はＵ字状に加工される。
【０１０３】
半導体部２０における分離部には、図１４（ａ）に示すダミー材（または犠牲膜）６３が埋め込まれる。
【０１０４】
そして、マスク６４を用いたＲＩＥによって、半導体部２０、絶縁層１５、およびダミー材６３をＸ方向に分離する。
【０１０５】
そして、ダミー材６３を除去した後、図１４（ｂ）に示すように、半導体部２０の表面に絶縁膜（ゲート絶縁膜）４１を形成する。
【０１０６】
絶縁膜４１を形成した後、半導体部２０のＸ方向側の側壁、およびＵ字状の半導体部２０の内側にゲート電極材ＳＧ（例えば多結晶シリコン）を堆積し、その後、ゲート電極材ＳＧをエッチバックする。このゲート電極材ＳＧの形成により、図４に示す第１ゲート電極ＳＧ１および第２ゲート電極ＳＧ２が一体形成される。
【０１０７】
その後、Ｘ方向に分離した半導体部２０の間に図３に示す絶縁層４２が埋め込まれる。絶縁層４２は、Ｕ字状の半導体部２０の内側に設けられた第２ゲート電極ＳＧ２の上にも形成される。
【０１０８】
その後、メモリセルアレイＭＡを形成するプロセスが続けられる。
【０１０９】
図１５（ａ）〜図１６（ｂ）は、前述した図７および図８に示す第２実施形態の選択トランジスタＳＴの形成方法を示す模式斜視図である。基板１０の図示は省略している。
【０１１０】
グローバルビット線ＧＢＬの材料層上に半導体部２０の材料層を形成した後、図１５（ａ）に示すように、例えばマスク６１を用いたＲＩＥによって、半導体部２０とグローバルビット線ＧＢＬをＸ方向に延びるライン状に加工する。
【０１１１】
Ｙ方向に分離したグローバルビット線ＧＢＬの間、およびＹ方向に分離した半導体部２０の間に、図１５（ｂ）に示すように、絶縁層１５が埋め込まれる。そして、マスク６２を用いたＲＩＥによって、半導体部２０および絶縁層１５をＸ方向に分離する。
【０１１２】
その後、Ｘ方向に分離した半導体部２０の間、およびＹ方向に分離した絶縁層１５の間に、図１６（ａ）に示すように、ダミー材６３が埋め込まれる。
【０１１３】
その後、マスク６２（図１５（ｂ）に示す）を除去し、半導体部２０上および絶縁層１５上にマスク６４を形成する。
【０１１４】
ダミー材６３は半導体部２０の上面および絶縁層１５の上面よりも上方に突出し、ダミー材６３の上面は半導体部２０の上面および絶縁層１５の上面よりも高い位置にある。それら半導体部２０の上面、絶縁層１５の上面、ダミー材６３における半導体部２０および絶縁層１５よりも上の部分の側面、およびダミー材６３の上面に沿って、マスク６４（例えばシリコン窒化膜）が形成される。その後、マスク６４に対してＲＩＥを行い、マスク６４におけるダミー材６３の側面に形成されＹ方向に延びる部分が側壁部として残される。
【０１１５】
そのマスク６４の側壁部を用いたＲＩＥによって、半導体部２０をＸ方向に分離する。絶縁層１５もＸ方向に分離される。半導体部２０の底部は分離せずに、半導体部２０はＵ字状に加工される。
【０１１６】
その後、図１６（ｂ）に示すように、半導体部２０の表面に絶縁膜（ゲート絶縁膜）４１を形成する。
【０１１７】
絶縁膜４１を形成した後、半導体部２０のＸ方向側の側壁、およびＵ字状の半導体部２０の内側にゲート電極材ＳＧ（例えば多結晶シリコン）を堆積し、その後、ゲート電極材ＳＧをエッチバックする。このゲート電極材ＳＧの形成により、第１ゲート電極ＳＧ１および第２ゲート電極ＳＧ２が同時形成される。
【０１１８】
その後、Ｘ方向に分離した半導体部２０の間に図８に示す絶縁層４２が埋め込まれる。絶縁層４２は、図７に示すように、ゲート電極材ＳＧを覆う。
【０１１９】
図９、図１０（ａ）および図１０（ｂ）に示す第３実施形態の選択トランジスタは、前述した、第１実施形態の選択トランジスタの形成プロセスと、第２実施形態の選択トランジスタの形成プロセスとの組み合わせにより形成することができる。
【０１２０】
実施形態によれば、前記第２方向で隣り合う２つの前記第２配線のうちの一方の第２配線の下に設けられたチャネルと、他方の第２配線の下に設けられたチャネルとの間にも、前記第１方向に延びる前記第２ゲート電極が設けられている。
【０１２１】
実施形態によれば、前記半導体部は、前記第１配線と接続されたＮ型の第１半導体領域と、前記第２配線と接続されたＮ型の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられたＰ型の前記チャネルと、を有する。
【０１２２】
実施形態によれば、１つの前記第１配線と１つの前記第２配線との間に、１つの前記第１半導体領域が前記複数のチャネルに共通に設けられている。
【０１２３】
実施形態によれば、１つの前記第１配線と１つの前記第２配線との間に、１つの前記第２半導体領域が前記複数のチャネルに共通に設けられている。
【０１２４】
実施形態によれば、前記第２半導体領域の前記第１方向のサイズは、前記半導体部における前記複数のチャネルが並んでいる部分の前記第１方向のサイズよりも大きい。
【０１２５】
実施形態によれば、前記第２半導体領域の前記第２方向のサイズは、前記半導体部における前記複数のチャネルが並んでいる部分の前記第２方向のサイズよりも大きい。
【０１２６】
実施形態によれば、前記第１ゲート電極の下端は、前記第１半導体領域と前記チャネルとの境界よりも前記チャネル側に位置し、前記第１ゲート電極の上端は、前記第２半導体領域と前記チャネルとの境界よりも前記チャネル側に位置する。
【０１２７】
実施形態によれば、前記第２ゲート電極の下端は、前記第１半導体領域と前記チャネルとの境界よりも前記チャネル側に位置し、前記第２ゲート電極の上端は、前記第２半導体領域と前記チャネルとの境界よりも前記チャネル側に位置する。
【０１２８】
実施形態によれば、前記第２配線の側方で前記第２方向に延び、前記第１方向および前記第３方向に互いに離間した複数のワード線と、前記ワード線と前記第２配線との間に設けられた記憶膜と、をさらに備えている。
【０１２９】
実施形態によれば、前記記憶膜は、抵抗変化膜である。
【０１３０】
実施形態によれば、前記抵抗変化膜は、前記第２配線の側面に設けられ、前記第３方向に連続している。
【０１３１】
実施形態によれば、前記複数の第２配線は、前記第１方向および前記第２方向にマトリクス状に配置されている。
【０１３２】
実施形態によれば、前記第１ゲート電極および前記第２ゲート電極は、同じ材料で一体に設けられている。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
１０…基板、２０…半導体部、２０ａ…チャネル、３０…抵抗変化膜、４１…絶縁膜、ＳＧ１…第１ゲート電極、ＳＧ２…第２ゲート電極、ＧＢＬ…グローバルビット線、ＢＬ…ビット線、ＷＬ…ワード線、ＭＡ…メモリセルアレイ、ＳＴ…選択トランジスタ
【図１】
2019016652.tif 000003
【図２】
2019016652.tif 000004
【図３】
2019016652.tif 000005
【図４】
2019016652.tif 000006
【図５】
2019016652.tif 000007
【図６】
2019016652.tif 000008
【図７】
2019016652.tif 000009
【図８】
2019016652.tif 000010
【図９】
2019016652.tif 000011
【図１０】
2019016652.tif 000012
【図１１】
2019016652.tif 000013
【図１２】
2019016652.tif 000014
【図１３】
2019016652.tif 000015
【図１４】
2019016652.tif 000016
【図１５】
2019016652.tif 000017
【図１６】
2019016652.tif 000018
【図１７】
2019016652.tif 000019