(57)【要約】【課題】  デジタル回路のメタステーブル特性を評価する。【解決手段】  本発明は、互いにエッジタイミングが調整されたデータ信号と第１のクロック信号とをデジタル回路の被評価回路に供給し、前記データ信号と前記第１のクロック信号とについて、前記第１のクロック信号に対して所定の遅延量を有する第２のクロック信号を用いて、前記被評価回路において発生するメタステーブルを検出し、前記メタステーブルを検出した時点の前記データ信号と前記第１のクロック信号との間の時間差を同定し、前記同定された時間差に基づく前記データ信号と前記第１のクロック信号とのシーケンスパターンを所定回数繰り返し供給し、前記被評価回路におけるメタステーブルの発生を観測するメタステーブルの評価方法である。また、前記評価方法は、前記繰り返し供給されるシーケンスパターンに基づいてメタステーブルの発生回数をカウントする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
非同期のデジタル回路における被評価回路において発生するメタステーブルの特性を評価するための回路評価装置による評価方法であって、
第１のクロック信号及び前記第１のクロック信号に対して所定の遅延量を有する第２のクロック信号を生成することと、
データ信号のエッジタイミングと前記第１のクロック信号のエッジタイミングとの間の時間差を調整することと、
前記調整された時間差を有する前記データ信号と前記第１のクロック信号とを前記デジタル回路の前記被評価回路に供給することと、
供給された前記データ信号と前記第１のクロック信号とについて、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記被評価回路においてメタステーブルが発生するか否かを、所定の時間差に基づく所定の時間分解能でスイープしながら観測し、前記メタステーブルの発生を観測した時点の前記データ信号のエッジタイミングと前記第１のクロック信号のエッジタイミングとの間の時間差を同定することと、
前記同定された時間差に基づく前記データ信号と前記第１のクロック信号とのシーケンスパターンに基づいて、前記被評価回路におけるメタステーブルの発生を観測することと、を含み、
前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、
前記シーケンスパターンを前記被評価回路に所定の回数繰り返し供給することと、
前記供給されるシーケンスパターンに基づいて、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記被評価回路におけるメタステーブルの発生を検出することと、
前記検出されたメタステーブルの発生回数をカウントすることと、
前記シーケンスパターンを前記所定の回数繰り返し供給した後、カウントされた前記発生回数を累積値として取得することと、を含む、
評価方法。
【請求項２】
前記時間差を調整することは、前記データ信号及び前記第１のクロック信号を前記被評価回路にそれぞれ供給し、前記被評価回路を介して前記データ信号及び前記第１のクロック信号をそれぞれ受信し、前記供給したデータ信号のエッジタイミングと前記受信したデータ信号のエッジタイミングとの時間差及び前記供給した第１のクロック信号のエッジタイミングと前記受信した第１のクロック信号のエッジタイミングとの時間差に基づいて、前記所定の時間差を算出することを含む、請求項１に記載の評価方法。
【請求項３】
前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、前記同定された時間差に対して所定の時間分解能ずつ前記所定の回数分ずらしながら、前記シーケンスパターンを前記デジタル回路の前記被評価回路に繰り返し供給し、前記累積値を取得することを含む、
請求項１又は２に記載の評価方法。
【請求項４】
前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、前記同定された時間差に対応するタイミングを中心に所定の時間範囲をスイープすることを含む、請求項３に記載の評価方法。
【請求項５】
前記時間差を同定することは、前記データ信号に基づく前記被評価回路の出力の変化を検出することにより、前記時間差を同定することを含む、請求項１ないし４のいずれかに記載の評価方法。
【請求項６】
前記時間差を同定することは、前記データ信号の立ち上がりエッジに対する前記第１のクロック信号の立ち上がりエッジの時間差、及び前記データ信号の立ち下がりエッジに対する前記第１のクロック信号の立ち上がりエッジの時間差の少なくとも一方を同定することを含む、請求項１ないし５のいずれかに記載の評価方法。
【請求項７】
前記第２のクロック信号を生成することは、異なる遅延量を有する第２のクロック信号をそれぞれ生成することを含み、
前記メタステーブルの発生を検出することは、前記異なる遅延量を有する第２のクロック信号のそれぞれを用いて、前記被評価回路におけるメタステーブルの発生を検出することを含む、
請求項１ないし６のいずれかに記載の評価方法。
【請求項８】
前記所定の回数に基づくメタステーブルの総誘発回数、取得された複数の前記累積値、及び前記所定の遅延量に基づいて、メタステーブルの発生に関するタイムウィンドウを算出することにより、メタステーブルの特性を解析することをさらに含む、請求項１ないし７のいずれかに記載の評価方法。
【請求項９】
前記メタステーブルの特性を解析することは、前記タイムウィンドウと前記所定の遅延量との相関関係を解析することにより、メタステーブルの特性係数を算出することを含む、請求項８記載の評価方法。
【請求項１０】
回路評価装置によってメタステーブルの特性が評価される、非同期のデジタル回路における被評価回路であって、
前記回路評価装置から供給される第１のクロック信号及び前記第１のクロック信号に対して所定の遅延量を有する第２のクロック信号を生成する遅延調整回路と、
前記回路評価装置から供給されるデータ信号と前記第１のクロック信号に基づいて発生したメタステーブルを検出するメタステーブル生成・検出回路と、
前記メタステーブル生成・検出回路によって検出された前記メタステーブルに応じて出力されるメタステーブル検出信号に基づいて、前記メタステーブルの発生回数をカウントするカウンタと、を備え、
前記メタステーブル生成・検出回路は、
メタステーブルの特性の評価対象である被評価論理回路と、
前記被評価論理回路からの出力にメタステーブルが発生したか否かを検出する検出論理回路と、を備え、
前記被評価論理回路は、前記データ信号を、前記第１のクロック信号に従って、ラッチ及び出力し、
前記検出論理回路は、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記メタステーブルの発生を検出し、
前記メタステーブル生成・検出回路は、
前記所定の遅延量を有し、所定の時間差に基づく所定の時間分解能でスイープされる前記第２のクロック信号を用いて、前記メタステーブルの発生を検出した時点の前記データ信号と前記第１のクロック信号との間の時間差を同定し、
前記同定された時間差に基づいて所定の回数繰り返し供給される、前記データ信号と前記第１のクロック信号とのシーケンスパターンに基づいて、前記被評価論理回路からの出力に発生する前記メタステーブルを検出するごとに、前記メタステーブル検出信号を出力し、
前記カウンタは、前記シーケンスパターンが前記所定の回数繰り返し供給された後、カウントした発生回数を累積値として前記回路評価装置に出力する、
被評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、評価回路装置によるメタステーブル特性の評価方法及びこれに用いられる被評価回路に関する。
【背景技術】
【０００２】
デジタル回路設計において、非同期のデジタル回路の不具合の要因の一つとして、従前よりメタステーブルと呼ばれる現象が知られている。メタステーブルは、本来、“Ｈ”又は“Ｌ”のいずれかの電位を取るべき非同期のデジタル回路において、信号タイミング要求が違反する場合に中間電位が発生する現象である。したがって、このような中間電位が、不定情報としてデジタル回路内を伝播、拡散すると、回路全体に大規模な悪影響が及ぶことがある。
【０００３】
近年、半導体テクノロジの進展に伴い、レジスタ数の増加、動作クロックの高周波化、回路の低電圧化、及び回路内の配線負荷の増大などが進んだ結果、メタステーブルの発生頻度が増大しており、メタステーブルへの対策がますます重要になってきている。
【０００４】
かかる状況において、下記非特許文献１では、メタスタビリティの定量化方法及びその影響を最小限にする方法が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「アルテラ・デバイスのメタスタビリティ（Metastability in Altera Devices）」，Application Note 2，[online]，1998年1月，Altera Corporation，[2018年2月28日検索]，インターネット<https://www.altera.com/ja_JP/pdfs/literature/an/an042_j.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般的に、メタステーブルの発生は再現性に乏しいため、その発生をピンポイントで捕捉することは非常に困難であるという問題がある。上記の非特許文献１は、メタスタビリティの定量化方法及びその影響を最小限にする方法を提案しているものの、デジタル回路設計の分野において、具体的かつ有効な回路評価装置や回路評価方法は、未だ確立されていないのが実情である。
【０００７】
また、従来は、メタスタビリティの発生確率に伴う不良発生率の問題が議論の中心となっており、メタステーブルに関するもう一つの重要な観点であるメタステーブルの持続時間などの一般化された特性については、有効な提案がなされていなかった。
【０００８】
そこで、本発明は、非同期のデジタル回路におけるメタスタビリティ（メタステーブル）の特性を有効に評価することができる評価方法及びこれに用いられる被評価回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
ある観点に係る本発明は、非同期のデジタル回路における被評価回路において発生するメタステーブルの特性を評価するための回路評価装置による評価方法である。前記評価方法は、第１のクロック信号及び前記第１のクロック信号に対して所定の遅延量を有する第２のクロック信号を生成することと、データ信号のエッジタイミングと前記第１のクロック信号のエッジタイミングとの間の時間差を調整することと、前記調整された時間差を有する前記データ信号と前記第１のクロック信号とを前記デジタル回路の前記被評価回路に供給することと、供給された前記データ信号と前記第１のクロック信号とについて、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記被評価回路においてメタステーブルが発生するか否かを、所定の時間差に基づく所定の時間分解能でスイープしながら観測し、前記メタステーブルの発生を観測した時点の前記データ信号のエッジタイミングと前記第１のクロック信号のエッジタイミングとの間の時間差を同定することと、前記同定された時間差に基づく前記データ信号と前記第１のクロック信号とのシーケンスパターンに基づいて、前記被評価回路におけるメタステーブルの発生を観測することと、を含み得る。そして、前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、前記シーケンスパターンを前記被評価回路に所定の回数繰り返し供給することと、前記供給されるシーケンスパターンに基づいて、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記被評価回路におけるメタステーブルの発生を検出することと、前記検出されたメタステーブルの発生回数をカウントすることと、前記シーケンスパターンを前記所定の回数繰り返し供給した後、カウントされた前記発生回数を累積値として取得することと、を含み得る。
【００１０】
したがって、かかる発明によれば、メタステーブルの発生し易いタイミング（例えば、データ信号と第１のクロック信号との間のセットアップ時間）で、前記データ信号と前記第１のクロック信号を所定回数繰り返し供給するので、統計的に有効な数のメタステーブルの発生を効率的に観測することができる。
【００１１】
また、前記時間差を調整することは、前記データ信号及び前記第１のクロック信号を前記被評価回路にそれぞれ供給し、前記被評価回路を介して前記データ信号及び前記第１のクロック信号をそれぞれ受信し、前記供給したデータ信号のエッジタイミングと前記受信したデータ信号のエッジタイミングとの時間差及び前記供給した第１のクロック信号のエッジタイミングと前記受信した第１のクロック信号のエッジタイミングとの時間差に基づいて、前記所定の時間差を算出することを含み得る。
【００１２】
また、前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、前記同定された時間差に対して所定の時間分解能ずつ前記所定の回数分ずらしながら、前記シーケンスパターンを前記デジタル回路の前記被評価回路に繰り返し供給し、前記累積値を取得することを含み得る。
【００１３】
さらに、前記シーケンスパターンに基づいてメタステーブルの発生を観測することは、前記同定された時間差に対応するタイミングを中心に所定の時間範囲をスイープすることを含み得る。
【００１４】
また、前記時間差を同定することは、前記データ信号に基づく前記被評価回路の出力の変化を検出することにより、前記時間差を同定することを含み得る。
【００１５】
さらに、前記時間差を同定することは、前記データ信号の立ち上がりエッジに対する前記第１のクロック信号の立ち上がりエッジの時間差、及び前記データ信号の立ち下がりエッジに対する前記第１のクロック信号の立ち上がりエッジの時間差の少なくとも一方を同定することを含み得る。
【００１６】
また、前記第２のクロック信号を生成することは、異なる遅延量を有する第２のクロック信号をそれぞれ生成することを含み得る。また、前記メタステーブルの発生を検出することは、前記異なる遅延量を有する第２のクロック信号のそれぞれを用いて、前記被評価回路におけるメタステーブルの発生を検出することを含み得る。
【００１７】
さらに、前記評価方法は、前記所定の回数に基づくメタステーブルの総誘発回数、取得された複数の前記累積値、及び前記所定の遅延量に基づいて、メタステーブルの発生に関するタイムウィンドウを算出することにより、メタステーブルの特性を解析することをさらに含み得る。
【００１８】
また、前記メタステーブルの特性を解析することは、前記タイムウィンドウと前記所定の遅延量との相関関係を解析することにより、メタステーブルの特性係数を算出することを含み得る。
【００１９】
また、別の観点に係る本発明は、回路評価装置によってメタステーブルの特性が評価される、非同期のデジタル回路における被評価回路である。前記被評価回路は、前記回路評価装置から供給される第１のクロック信号及び前記第１のクロック信号に対して所定の遅延量を有する第２のクロック信号を生成する遅延調整回路と、前記回路評価装置から供給されるデータ信号と前記第１のクロック信号に基づいて発生したメタステーブルを検出するメタステーブル生成・検出回路と、前記メタステーブル生成・検出回路によって検出された前記メタステーブルに応じて出力されるメタステーブル検出信号に基づいて、前記メタステーブルの発生回数をカウントするカウンタと、を備え得る。また、前記メタステーブル生成・検出回路は、メタステーブルの特性の評価対象である被評価論理回路と、前記被評価論理回路からの出力にメタステーブルが発生したか否かを検出する検出論理回路と、を備え得る。前記被評価論理回路は、前記データ信号を、前記第１のクロック信号に従って、ラッチ及び出力し得る。また、前記検出論理回路は、前記所定の遅延量を有する前記第２のクロック信号を用いて、前記メタステーブルの発生を検出し得る。そして、前記メタステーブル生成・検出回路は、前記所定の遅延量を有し、所定の時間差に基づく所定の時間分解能でスイープされる前記第２のクロック信号を用いて、前記メタステーブルの発生を検出した時点の前記データ信号と前記第１のクロック信号との間の時間差を同定し、前記同定された時間差に基づいて所定の回数繰り返し供給される、前記データ信号と前記第１のクロック信号とのシーケンスパターンに基づいて、前記被評価論理回路からの出力に発生する前記メタステーブルを検出するごとに、前記メタステーブル検出信号を出力し、前記カウンタは、前記シーケンスパターンが前記所定の回数繰り返し供給された後、カウントした発生回数を累積値として前記回路評価装置に出力し得る。
【００２０】
さらに別の観点に係る本発明は、回路評価装置と被評価回路とが協働することにより、被評価回路のメタステーブルの特性を評価・解析する回路評価システムとしても把握され得る。
【発明の効果】
【００２１】
本発明によれば、非同期のデジタル回路におけるメタスタビリティ（メタステーブル）の特性を有効に評価することができるようになる。
【００２２】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係る回路評価装置の概略的構成の一例を示す図である。
【図２】図２は、本発明の一実施形態に係る被評価回路の概略的構成の一例を示す図である。
【図３】図３は、本発明の一実施形態に係る被評価回路の遅延調整回路の概略的構成の一例を示す図である。
【図４】図４は、本発明の一実施形態に係る被評価回路の生成・検出回路の概略的構成の一例を示す図である。
【図５】図５は、本発明の一実施形態に係る被評価回路のカウンタの概略的構成の一例を示す図である。
【図６】図６は、本発明の一実施形態に係る回路評価装置による被評価回路におけるメタステーブルの発生及び検出の基本概念を説明するためのタイミングチャートである。
【図７】図７は、本発明の一実施形態に係る回路評価装置のテスト装置による処理を説明するための概略フローチャートである。
【図８】図８は、本発明の一実施形態に係る回路評価装置による被評価回路におけるメタステーブルの発生及び検出の一連の処理を説明するためのタイミングチャートである。
【図９】図９は、図８に示したタイミングチャートにおける処理Ａを説明するためのタイミングチャートである。
【図１０】図１０は、図８に示したタイミングチャートにおける処理Ｂを説明するためのタイミングチャートである。
【図１１】図１１は、図８に示したタイミングチャートにおける処理Ｂを説明するためのタイミングチャートである。
【図１２】図１２は、本発明の一実施形態に係る回路評価装置のテスト装置により収集された、メタステーブルの発生回数の累積値を示すグラフである。
【図１３】本発明の一実施形態に係る回路評価装置の解析装置により算出された遅延量ＴｍｅｔとタイムウィンドウＴｗとの関係を示すグラフである。
【図１４】図１４は、本発明の他の実施形態に係る被評価回路の概略的構成の一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【００２５】
図１は、本発明の一実施形態に係る回路評価装置の概略的構成の一例を示す図である。同図に示すように、本実施形態の回路評価装置１０は、デジタル回路におけるメタステーブル特性を評価し解析するための装置であり、例えば、テスト装置１２と、解析装置１４とを含み構成される。回路評価装置１０は、例えば、テスト装置１２の制御の下、メタステーブル特性の評価対象であるデジタル回路に組み込まれた被評価回路２０を動作させ、被評価回路２０から出力される各種の信号を観測する。回路評価装置１０は、例えば、解析装置１４の制御の下、受信した各種の観測信号に基づいて、デジタル回路におけるメタステーブル特性を解析し、その解析結果を出力する。なお、本発明は、回路評価装置１０と被評価回路２０とが協働することにより、被評価回路２０のメタステーブルの特性を評価・解析する１つのシステム（すなわち、回路評価システム）としても把握され得る。
【００２６】
図２は、本発明の一実施形態に係る被評価回路の概略的構成の一例を示す図である。同図に示すように、被評価回路２０は、例えば、遅延調整回路２１と、１つ又は複数のメタステーブル生成・検出回路（以下「生成・検出回路」という。）２２と、カウンタ２３と、セレクタ２４とを含み構成される。
【００２７】
遅延調整回路２１は、テスト装置１２から入力されるクロック信号ＣＬＫを２系統のクロック信号、すなわち、第１のクロック信号ＣＬＫ１、及び該第１のクロック信号ＣＬＫ１に対して所定の遅延量を有するように調整した第２のクロック信号ＣＬＫ２をそれぞれ生成する回路である。遅延調整回路２１は、生成した第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２を生成・検出回路２２に出力する。
【００２８】
生成・検出回路２２は、テスト装置１２から供給されるデータ信号ＤＡＴＡを受信し、該受信したデータ信号ＤＡＴＡについて、誘発ないしは意図的に発生させたメタステーブルを検出する回路である。生成・検出回路２２は、１個のみ配置されても良いが、本例では、複数の生成・検出回路２２が並列的に配置されている。生成・検出回路２２は、メタステーブルの発生を検出すると、メタステーブルの発生を示す値（例えば“Ｈ”）のメタステーブル検出信号ＤＥＴＥＣＴをカウンタに出力する。
【００２９】
カウンタ２３は、メタステーブルが検出された回数をカウントアップし、そのカウント値（累積値）を保持する回路である。カウンタ２３は、例えば、カウント切替信号ＳＥＬ＿ＣＯＵＮＴの値に応じて動作する。例えば、カウント切替信号ＳＥＬ＿ＣＯＵＮＴがカウントモードを示す値（例えば“Ｈ”）の場合、カウンタ２３は、メタステーブルが検出された回数をカウントアップする一方、カウント切替信号ＳＥＬ＿ＣＯＵＮＴが出力モードを示す値（例えば“Ｌ”）の場合、カウンタ２３は、現在保持しているカウント値を出力する。カウント値は、回路評価装置１０に出力される。
【００３０】
セレクタ２４は、出力切替信号ＳＥＬ＿ＳＩＧの状態に応じて、回路評価装置１０に２つの信号、すなわち、データ信号ＤＡＴＡを出力するか、又はクロック信号ＣＬＫに基づく第１のクロック信号ＣＬＫ１を出力するかを選択的に切り替える回路である。セレクタ２４は、例えばマルチプレクサにより構成される。
【００３１】
図３は、本発明の一実施形態に係る被評価回路の遅延調整回路の概略的構成の一例を示す図である。上述したように、遅延調整回路２１は、入力されたクロック信号ＣＬＫを２系統の信号、すなわち、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２に分岐するとともに、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２との間の遅延量を調整する。同図に示すように、遅延調整回路２１は、例えば、バッファＢＵＦ１及び複数のバッファＢＵＦ２と、ＡＮＤ回路ＡＮＤと、マルチプレクサＭＵＸ１〜ＭＵＸ３とを含み構成される。
【００３２】
バッファＢＵＦ１及びＢＵＦ２は、入力される信号に対して所定の遅延量を与える遅延回路である。テスト装置１２から供給された、バッファＢＵＦ１に入力されたクロック信号ＣＬＫは、所定の遅延量が与えられたクロック信号ＣＬＫ１として出力される。バッファＢＵＦ２は、複数段に接続され、バッファチェーンを構成する。本例では、バッファＢＵＦ２は、７段のバッファＢＵＦ１(1)〜２(7)を含むバッファチェーンとして構成される。これにより、バッファＢＵＦ１の出力及び複数のバッファＢＵＦ１(1)〜２(7)のそれぞれの出力から、クロック信号ＣＬＫ１に対して０〜７段階の遅延量を有する遅延クロック信号が得られる。なお、図中、バッファＢＵＦ１及びＢＵＦ２のそれぞれは、典型的には、２つのインバータ素子を用いて構成され得るが、これに限られるものではない。
【００３３】
マルチプレクサＭＵＸ１〜ＭＵＸ３は、テスト装置１２から供給される遅延調整信号ＡＤＪ＿ＤＥＬＡＹに従って、いずれかの遅延量を有するクロック信号（遅延クロック信号）を選択し、出力する。遅延調整信号ＡＤＪ＿ＤＥＬＡＹは、例えば、３ビットの信号である。なお、本例では、マルチプレクサＭＵＸ３から出力される遅延クロック信号は論理否定される。
【００３４】
ＡＮＤ回路ＡＮＤは、クロック信号ＣＬＫ２の立ち下がりエッジのタイミングを画定する。すなわち、クロック信号ＣＬＫ１は、マルチプレクサＭＵＸ３からの論理否定された遅延クロック信号とＡＮＤ演算され、これにより、該遅延クロック信号の遅延量に応じて、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングが画定する。このようにして、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングが調整されたクロック信号は、クロック信号ＣＬＫ２として出力される。
【００３５】
なお、本実施形態では、遅延調整回路２１は、図示したような回路構成を有するものとして説明されたが、これに限られるものではなく、同様の遅延調整機能が得られるものであればよい。また、遅延調整回路２１を、評価対象のデジタル回路の一部として構成するのではなく、例えば、テスト装置１２内の一部の回路として構成し、テスト装置１２が、評価対象のデジタル回路にクロック信号ＣＬＫ１及びＣＬＫ２を直接供給するようにしてもよい。
【００３６】
また、本実施形態では、遅延調整回路２１は、インバータＩＮＶ１を含み構成されているが、インバータＩＮＶ１が省略されてもよい。したがって、この場合、第１のクロック信号ＣＬＫ１は、クロック信号ＣＬＫと同じである。
【００３７】
図４は、本発明の一実施形態に係る被評価回路の生成・検出回路の概略的構成の一例を示す図である。同図に示すように、生成・検出回路２２は、例えば、被評価論理回路２２１と検出論理回路２２２とを含み構成される。また、生成・検出回路２２は、図示のように配置された、ＮＯＴ回路ＮＯＴ１及びＮＯＴ２並びにＸＮＯＲ回路ＸＮＯＲを含む。概略的には、生成・検出回路２２は、テスト装置１２の制御の下、クロック信号ＣＬＫ１に従って動作する被評価論理回路２２１から出力されるデータ信号ＤＡＴＡを、検出論理回路２２２が、クロック信号ＣＬＫ２の立ち下がりエッジのタイミングでキャプチャし、その状態からメタステーブルが発生したか否かを判定する。メタステーブルが発生し、これが検出されるごとに、検出論理回路２２２から出力されるメタステーブル検出信号ＤＥＴＥＣＴの状態は、例えば“Ｈ”となる。メタステーブル検出信号ＤＥＴＥＣＴは、例えば３２ビットの信号として定義される。また、生成・検出回路２２からの出力は、テスト装置１２の制御の下、遅延調整回路２１により調整されるクロック信号ＣＬＫ２の遅延量に従い、メタステーブルの持続時間の算出に供される。
【００３８】
被評価論理回路２２１は、メタステーブル特性の評価の対象である例えば既知のＤフリップフロップであり、クロック信号ＣＬＫ１に従ってデータ信号ＤＡＴＡをラッチし、これを出力する。
【００３９】
検出論理回路２２２は、例えば、第１の検出論理回路２２２Ａと第２の検出論理回路２２２Ｂとを含み構成される。第１の検出論理回路２２２Ａ及び第２の検出論理回路２２２Ｂもまた、例えば既知のＤフリップフロップである。第１の検出論理回路２２２Ａの出力と第２の検出論理回路２２２Ｂの出力との関係に応じて、被評価論理回路２２１の出力にメタステーブルが発生した場合、ＸＮＯＲ回路ＸＮＯＲからメタステーブル検出信号ＤＥＴＥＣＴが出力される（つまり、メタステーブル検出信号ＤＥＴＥＣＴの値が例えば“Ｈ”となる。）。
【００４０】
図５は、本発明の一実施形態に係る被評価回路のカウンタの概略的構成の一例を示す図である。同図に示すように、カウンタ２３は、加算器２３１と、複数のレジスタ回路２３２と、シフタ２３３とを含み構成される。
【００４１】
加算器２３１は、生成・検出回路２２から出力されるメタステーブル検出信号を累積的に加算する回路である。つまり、メタステーブル検出信号ＤＥＴＥＣＴは、メタステーブルの発生の有無を示す信号であるところ、加算器２３１からの出力は、クロック信号ＣＬＫ１に従ってレジスタ回路２３２にラッチされ、その出力は、加算器２３１の入力に戻されるととともに、シフタ２３３に入力される。これにより、加算器２３１から出力される値は、メタステーブルが発生した総回数（累積値ａ）を示すことになる。シフタ２３３は、カウント切替信号ＳＥＬ＿ＣＯＵＮＴの状態に応じて、累積値ａを出力する。
【００４２】
次に、本実施形態の回路評価装置１０による被評価回路２０におけるメタステーブルの発生及び検出の基本概念を、図６〜１０を参照して、説明する。
【００４３】
図６は、本発明の一実施形態に係る回路評価装置による被評価回路におけるメタステーブルの発生及び検出の基本概念を説明するためのタイミングチャートである。
【００４４】
テスト装置１２は、所定の信号セットを生成・検出回路２２に供給することにより、生成・検出回路２２の被評価論理回路２２１からの出力にメタステーブルが誘発されるよう、被評価論理回路２２１に入力されるデータ信号ＤＡＴＡとクロック信号ＣＫＬ１との間のセットアップ時間を調整する（図中(1)）。生成・検出回路２２の２つの検出論理回路２２２Ａ及び２２２Ｂは、クロック信号ＣＬＫ２の例えば立ち下がりタイミングで、被評価論理回路２２１の出力をそれぞれキャプチャする（図中(2)）。メタステーブルが発生している場合、２つの検出論理回路２２２Ａ及び２２２Ｂの出力の値は同じとなるため、メタステーブル検出信号ＤＥＴＥＣＴは、メタステーブルが検出されたことを示す値（例えば“Ｈ”）となる（図中(3)）。
【００４５】
図７は、本発明の一実施形態に係る回路評価装置のテスト装置による処理を説明するための概略フローチャートである。
【００４６】
同図に示すように、まず、テスト装置１２は、出力切替信号ＳＥＬ＿ＳＩＧによりセレクタ２４を制御して、データ信号ＤＡＴＡ及びクロック信号ＣＬＫ１のそれぞれの固有遅延時間を測定する（Ｓ７０１）。該固有遅延量が測定されることにより、被評価回路２０の信号伝搬特性が考慮され、より正確な測定ができるようになる。次に、テスト装置１２は、遅延調整信号ＡＤＪ＿ＤＥＬＡＹを遅延調整回路２１に供給し、遅延調整回路２１に、クロック信号ＣＬＫ１に対して所定の遅延量を有するクロック信号ＣＬＫ２を生成、出力させる（Ｓ７０２）。
【００４７】
次に、テスト装置１２は、被評価回路２０においてメタステーブルが誘発されるように、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間のタイミング条件（例えばセットアップ時間）を調整し（Ｓ７０３）、該タイミング条件でメタステーブルが発生したか否かを判定する（Ｓ７０４）。
【００４８】
テスト装置１２は、メタステーブルの発生を観測できない場合（Ｓ７０４のＮｏ）、メタステーブルが誘発されるタイミング条件を見つけ出すため、ステップＳ７０３に戻る。一方、テスト装置１２は、メタステーブルが発生したと判定する場合（Ｓ７０４のＹｅｓ）、メタステーブルが発生した該タイミング条件に従うシーケンスパターンを所定の回数、繰り返し被評価回路２０に供給して、メタステーブルの発生を観測する（Ｓ７０５）。具体的には、テスト装置１２は、シーケンスパターンを供給し、メタステーブルが発生した回数をカウントアップする。テスト装置１２は、シーケンスパターンを所定回数繰り返し供給し終えるまで、メタステーブルの発生を観測する（Ｓ７０５〜７０６）。
【００４９】
テスト装置１２は、シーケンスパターンを所定回数繰り返し供給し終えると（Ｓ７０６のＹｅｓ）、遅延調整回路２１が供給するすべての遅延量（本例では０〜７段階の遅延量）についてメタステーブルの発生を観測したか否かを判定する（Ｓ７０７）。テスト装置１２は、すべての遅延量についてメタステーブルの発生を観測していないと判定する場合（Ｓ７０７のＮｏ）、第２のクロック信号の遅延量を変更し、メタステーブルの発生を観測するため、ステップＳ７０２に戻る。一方、テスト装置１２は、すべての遅延量についてメタステーブルの発生を観測したと判定する場合（Ｓ７０７のＹｅｓ）、処理を終了する。上記の処理により測定され、収集されたデータは、解析装置１４によるメタステーブル特性係数の算出に供されることになる。
【００５０】
図８は、本発明の一実施形態に係る回路評価装置による被評価回路におけるメタステーブルの発生及び検出の一連の処理を説明するためのタイミングチャートである。すなわち、同図に示すタイミングチャートは、テスト装置１２がメタステーブルの発生を観測するための所定のテストプログラムを実行することにより得られる各種の信号の状態を示している。
【００５１】
まず、テスト装置１２は、所定のテストプログラムに従い、メタステーブル特性を評価対象であるデジタル回路の被評価回路２０を初期化する。初期化後、テスト装置１２は、データ信号ＤＡＴＡ及びクロック信号ＣＬＫ１のそれぞれの固有遅延時間を測定する（処理Ａ）。各固有遅延量を測定することにより、被評価回路２０の信号伝搬特性が把握される。また、テスト装置１２は、遅延調整信号ＡＤＪ＿ＤＥＬＡＹを遅延調整回路２１に供給し、遅延調整回路２１に、クロック信号ＣＬＫ１に対して所定の遅延量（例えば遅延量“７”）を有するクロック信号ＣＬＫ２を生成、出力させる。
【００５２】
次に、テスト装置１２は、被評価論理回路２２１に入力されるデータ信号ＤＡＴＡとクロック信号ＣＫＬ１との間のセットアップ時間を調整しながら、所定の遅延量を有するクロック信号ＣＬＫ２を用いてメタステーブルが発生するタイミング条件を特定する。テスト装置１２はまた、該特定したタイミング条件に従うデータ信号ＤＡＴＡ及びクロック信号ＣＬＫのシーケンスパターンを、所定の回数、繰り返し供給し、これにより、メタステーブルが発生した回数をカウントし、そのカウント値を累積値ａとして記録していく（処理Ｂ）。
【００５３】
テスト装置１２は、シーケンスパターンの繰り返し供給を終えると、生成・検出回路２２から累積値ａを読み出す。
【００５４】
その後、テスト装置１２は、初期化後、クロック信号ＣＬＫ２の遅延量を例えば１段階変更し、同様に、メタステーブルが発生するタイミング条件を特定し、該特定したタイミング条件に従うシーケンスパターンを、所定の回数、繰り返し供給して、メタステーブルが発生した回数をカウントする。
【００５５】
テスト装置１２は、以上のような処理を異なる遅延量のそれぞれについて実行し、それぞれの遅延量に対する累積値ａを収集する。
【００５６】
図９は、図８に示したタイミングチャートにおける処理Ａを説明するためのタイミングチャートである。
【００５７】
上述したように、処理Ａでは、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間の固有遅延時間の測定が行われる。すなわち、テスト装置１２は、生成・検出回路２２に供給したデータ信号ＤＡＴＡが入力観測信号ＩＮ＿ＭＯＮとしてそのまま出力されるように、出力切替信号ＳＥＬ＿ＳＩＧをデータ信号ＤＡＴＡの選択を示す値（例えば“Ｌ”）に設定し、出力される入力観測信号ＩＮ＿ＭＯＮ（すなわち、データ信号ＤＡＴＡ）を受信する。これにより、テスト装置１２は、供給したデータ信号ＤＡＴＡの立ち上がりエッジと受信したデータ信号ＤＡＴＡの立ち上がりエッジとを比較して、固有遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｒｉｓｅを求めるとともに、供給したデータ信号ＤＡＴＡの立ち下がりエッジと受信したデータ信号ＤＡＴＡの立ち下がりエッジとを比較して、固有遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｆａｌｌを測定する。固有遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｒｉｓｅ及び固有遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｆａｌｌは、例えばテスト装置１２のメモリ（図示せず）に格納される。
【００５８】
次に、テスト装置１２は、生成・検出回路２２に供給したクロック信号ＣＬＫに基づくクロック信号ＣＬＫ１が入力観測信号ＩＮ＿ＭＯＮとしてそのまま出力されるように、出力切替信号ＳＥＬ＿ＳＩＧをクロック信号ＣＬＫ１の選択を示す値（例えば“Ｈ”）に設定し、出力される入力観測信号ＩＮ＿ＭＯＮ（すなわち、クロック信号ＣＬＫ１）を受信する。これにより、テスト装置１２は、供給したクロック信号ＣＬＫの立ち上がりエッジと受信したクロック信号ＣＬＫ１の立ち上がりエッジとを比較して、固有遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｒｉｓｅを求めるとともに、供給したクロック信号ＣＬＫの立ち下がりエッジと受信したクロック信号ＣＬＫ１の立ち下がりエッジとを比較して、固有遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｆａｌｌを求める。遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｒｉｓｅ及び遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｆａｌｌは、例えばテスト装置１２のメモリ（図示せず）に格納される。
【００５９】
なお、クロック信号ＣＬＫに対するクロック信号ＣＬＫ１の遅延時間は設計上の既知の固定値であることから、該固定値を加味して、該固有遅延時間が算出され得る。また、セレクタ２４が生成・検出回路２２の近傍に配置されることを前提すると、固有遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｒｉｓｅと固有遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｒｉｓｅとの差（該時間差を基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０とする。）は、データ信号ＤＡＴＡの立ち上がりエッジ及びクロック信号ＣＬＫ（すなわち、クロック信号ＣＬＫ１）の立ち上がりエッジのそれぞれが、生成・検出回路２２に到達する遅延時間の差に略等しいことを理解されたい。
【００６０】
以上のようなテスト装置１２の動作により、各固有遅延時間を測定することにより、被評価回路２０の信号伝搬特性が把握され、これらを考慮することにより、より正確なメタステーブルの発生タイミングを予想することができるようになる。
【００６１】
図１０は、図８に示したタイミングチャートにおける処理Ｂを説明するためのタイミングチャートである。
【００６２】
上述したように、処理Ｂでは、被評価論理回路２２１の出力にメタステーブルが発生するタイミング条件を特定し、該特定したタイミング条件に従うデータ信号ＤＡＴＡ及びクロック信号ＣＬＫのシーケンスパターンを、所定の回数、繰り返し供給して、メタステーブルの発生回数が測定される。つまり、基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０は、データ信号ＤＡＴＡの立ち上がりエッジ及びクロック信号ＣＬＫ１の立ち上がりエッジのそれぞれが、生成・検出回路２２に到達する遅延時間の差に略等しい。したがって、テスト装置１２は、データ信号ＤＡＴＡの立ち上がりエッジからクロック信号ＣＬＫ１の立ち上がりエッジまでの遅延時間が基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０に等しくなるように、データ信号ＤＡＴＡに対するクロック信号ＣＬＫ１のタイミングを設定する。これにより、データ信号ＤＡＴＡの立ち上がりエッジ及びクロック信号ＣＬＫ１の立ち上がりエッジが検出論理回路２２２に略同時に到達し、したがって、被評価論理回路２２１の出力にメタステーブルの発生する確率が高くなる。
【００６３】
同図に示すように、テスト装置１２は、基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０を中心にして、クロック信号ＣＬＫ１の交番タイミングをスイープさせ、メタステーブルが発生するタイミングを、クロック信号ＣＬＫ１の立ち上がりの領域で測定する（図中(1)及び(2)）。例えば、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間のセットアップ時間が十分に確保されていれば、被評価論理回路２２１には“Ｈ”のデータ信号ＤＡＴＡが取り込まれ、これが被評価論理回路２２１から出力されるため、メタステーブル観測信号は“Ｈ”となる。一方、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間のセットアップ時間が十分に確保されていない場合、メタステーブルが誘発されやすい状況となり、被評価論理回路２２１にはデータ信号ＤＡＴＡが“Ｈ”で取り込まれず、したがって、メタステーブル観測信号は“Ｌ”となる。
【００６４】
そこで、テスト装置１２は、立ち上がり領域において、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間の時間差を、測定した基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０を中心にして、時間分解能Ｔｒｅｓで段階的にスイープさせて、メタステーブル観測信号ＭＥＴＡＳ＿ＭＯＮが例えば“Ｌ”から“Ｈ”に変化するタイミングを測定する。スイープは、例えば、基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０を中心に、±１０＊Ｔｒｅｓ（ただし、Ｔｒｅｓはテスト装置１２の時間分解能である。）の範囲で行われる。つまり、基準時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ０を中心にして、データ信号ＤＡＴＡとクロック信号ＣＬＫ１との間の時間差が変化することにより、“Ｌ”のデータ信号ＤＡＴＡを取り込んでいた被評価論理回路２２１は、ある時点において、“Ｈ”のデータ信号ＤＡＴＡを取り込むため、メタステーブル観測信号ＭＥＴＡＳ＿ＭＯＮは、“Ｌ”から“Ｈ”に変化する。テスト装置１２は、メタステーブル観測信号ＭＥＴＡＳ＿ＭＯＮが“Ｌ”から“Ｈ”に変化するタイミングを同定し、その時の時間差をＴｓｅｔｕｐ＿ｒｉｓｅ１として記録する。なお、この変化のタイミングが観測されなかった場合は、テスト装置１２は、スイープ領域を拡大することにより、変化するタイミングを見つけ出す。
【００６５】
同様に、テスト装置１２は、立ち下り領域においても、メタステーブル観測信号が“Ｈ”が“Ｌ”に変化するタイミングを同定し、その時の時間差Ｔｓｅｔｕｐ＿ｆａｌｌ１として記録する。
【００６６】
すなわち、まず、テスタ装置１２は、上述の遅延時間Ｔｄｅｌａｙ＿ｄａｔａ＿ｆａｌｌと遅延時間Ｔｄｅｌａｙ＿ｃｌｋ＿ｒｉｓｅとの差から基準時間差Ｔｓｅｔｕｐ＿ｆａｌｌ０を求める。続いて、テスト装置１２は、同様に、データ信号ＤＡＴＡの立ち下がりタイミングからクロック信号ＣＬＫ１の立ち下がりタイミングまでの時間差を、基準時間差Ｔｓｅｔｕｐ＿ｆａｌｌ０を中心に、例えば±１０＊時間分解能Ｔｒｅｓの範囲で段階的にスイープさせて、メタステーブル観測信号が例えば“Ｈ”から“Ｌ”に変化するタイミングを同定し、その時の時間差をＴｓｅｔｕｐ＿ｆａｌｌ１として記録する。
【００６７】
なお、本例では、メタステーブルの発生は、メタステーブル観測信号ＭＥＡＳ＿ＭＯＮによって判断されるが、これに限られるものではなく、例えば、カウントされた累積値に基づいて、すなわち、累積値が観測されるか否かに基づいて判断されてもよい。
【００６８】
図１１は、図８に示したタイミングチャートにおける処理Ｂを説明するためのタイミングチャートであり、より具体的には、メタステーブルの誘発のためのシーケンスパターンの繰り返し供給を説明するための図である。
【００６９】
すなわち、同図に示すように、テスト装置１２は、遅延調整回路２１に対する遅延調整信号ＡＤＪ＿ＤＥＬＡＹの値を設定する。遅延調整信号ＡＤＪ＿ＤＥＬＡＹは、本例では、上述したとおり、８段階（０〜７段階）の値をとり得るが、以下では、値“０”であるものとして説明する。
【００７０】
次に、テスト装置１２は、被評価論理回路２２１に“Ｈ”のデータ信号ＤＡＴＡが入力されている間のクロック信号ＣＬＫ１の２つの立ち上がりエッジｒ１のタイミング（つまり、データ信号ＤＡＴＡの立ち上がりエッジに対するクロック信号ＣＬＫ１の立ち上がりエッジの時間差）を設定する。該タイミングは、実際には、スイープされることにより同定されるが、ここでは、例えば、時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１であるものとする。
【００７１】
次に、テスト装置１２は、時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１を有するデータ信号ＤＡＴＡ及びクロック信号ＣＬＫのシーケンスパターンを、所定の回数、繰り返し供給する。繰り返しの回数は、例えば、統計処理上、有効なデータ片の数が収集されるに十分な回数であり、例えば、１万回、１０万回、１００万回、２００万回、若しくは３００万回など、任意の回数が設定される。メタステーブルが発生する確率が高い条件のシーケンスパターンが所定の回数繰り返されることで、繰り返し回数に応じたメタステーブルの発生が誘発される（ただし、繰り返し回数と発生回数とは必ずしも同じではない。）。シーケンスパターン１回あたり、立ち上がりエッジａのタイミングは２回であるから、シーケンスパターンがｎ回繰り返された場合、メタステーブルを誘発させようとした回数（総誘発回数）Ｎｔｅｓｔは、２ｎ回となる。テスト装置１２は、総誘発回数Ｎｔｅｓｔに対して、実際にメタステーブルの発生を検出した回数をカウントし、そのカウント値を累積値ａとして記録する。テスト装置１２は、シーケンスパターンの繰り返しが完了した時点で、カウント切替信号ＳＥＬ＿ＣＯＵＮＴを“Ｌ”にして、該累積値ａを読み出す。ここでの累積値ａは、遅延調整回路２１による遅延量が“０”、クロック信号ＣＬＫ１の立ち上がりエッジｒ１の入力タイミング、及び時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１に基づく値である。
【００７２】
すなわち、上述したように、テスト装置１２は、データ信号ＤＡＴＡが“Ｈ”のときのクロック信号ＣＬＫ１の立ち上がりエッジｒ１の入力タイミングをスイープしながら、メタステーブルが発生した回数をカウントする。例えば、テスト装置１２は、スイープの初期値Ｔｓｃａｎ＿ｓｔａｒｔを、Ｔｓｅｔｕｐ＿ｒｉｓｅ１−１００＊Ｔｒｅｓとし、スイープの最終値Ｔｓｃａｎ＿ｅｎｄを、Ｔｓｅｔｕｐ＿ｒｉｓｅ１＋１００＊Ｔｒｅｓとし、初期値Ｔｓｃａｎ＿ｓｔａｒｔから、最終値Ｔｓｃａｎ＿ｅｎｄまで、Ｔｒｅｓステップで行う。したがって、測定の回数ｎは、
ｎ＝（Ｔｓｃａｎ＿ｅｎｄ−Ｔｓｃａｎ＿ｓｔａｒｔ）／Ｔｒｅｓ＋１    （回）
となる。初期値Ｔｓｃａｎ＿ｓｔａｒｔ及び最終値Ｔｓｃａｎ＿ｅｎｄは、メタステーブルの発生が観測されるように、十分に広く設定され得る。
【００７３】
時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１は、元々、メタステーブルの発生が観測されたタイミングであるから、累積値ａは、立ち上がりエッジｒ１が時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１であるタイミング付近に分布する傾向にある。すなわち、立ち上がりエッジｒ１を、時間差Ｔｓｅｔｕｐ＿ｒｉｓｅ１を中心にスイープした場合、メタステーブルの発生による累積値ａは、ゼロ〜ａ〜ゼロに変化することが理解される。
【００７４】
以上より、メタステーブルが発生した累積値ａは、クロック信号ＣＬＫ１の立ち上がりエッジｒ１の入力タイミングの設定数に応じて、ｎ個（ａ１〜ａｎ）得られる。
【００７５】
また、テスト装置１２は、データ信号ＤＡＴＡが“Ｌ”のときのクロック信号ＣＬＫ１の立ち上がりエッジｒ２の入力タイミングをスイープしながら、同様に、メタステーブルが発生した回数をカウントし、ｎ個の累積値（ａ１〜ａｎ）を得る。
【００７６】
以上により、テスト装置１２は、データ信号ＤＡＴＡが“Ｈ”であるときのメタステーブルの発生回数の累積値ａ１〜ａｎ及びデータ信号ＤＡＴＡが“Ｌ”であるときのメタステーブルの発生回数の累積値ａ１〜ａｎのセットを得る。
【００７７】
テスト装置１２は、上記の処理について、遅延量を段階的に変えながら繰り返す。本例では、遅延調整回路２１は、遅延量を０〜７段階に設定可能である。テスト装置１２は、所定の遅延量を指定するための遅延調整信号ＡＤＪ＿ＤＥＬＡＹを遅延調整回路２１に供給する。これにより、遅延量０〜７段階のそれぞれに対応したデータ信号ＤＡＴＡが“Ｈ”であるときのメタステーブルの発生回数の累積値ａ１〜ａｎ及びデータ信号ＤＡＴＡが“Ｌ”であるときのメタステーブルの発生回数の累積値ａ１〜ａｎのセット（計８セット）をそれぞれ得る。
【００７８】
図１２は、本発明の一実施形態に係る回路評価装置のテスト装置により収集された、メタステーブルの発生回数の累積値を示すグラフである。すなわち、図１２のグラフは、遅延量Ｔｍｅｔ＝０〜７のそれぞれについて、繰り返し回数（総誘発回数）３２０万回、スイープ時間分解能２ｐｓｅｃのときの、セットアップ時間の差に対する累積値ａを示している。
【００７９】
次に、テスト装置１２が収集したデータセットに基づいて、メタステーブル特性を解析する方法について説明する。本実施形態では、メタステーブル特性の解析は、例えば、解析装置１４によって行われる。
【００８０】
具体的には、解析装置１４は、発生したメタステーブルに対するタイムウィンドウＴｗを、以下の式により、算出する。タイムウィンドウＴｗは、メタステーブルを発生させたデータ信号ＤＡＴＡのエッジタイミングとクロック信号ＣＬＫのエッジタイミングとの間の期間である。
【００８１】
【数１】
2019178895.tif 000003
ただし、ａｋ（ｋ＝１〜ｎ、ｎはクロック信号ＣＬＫの入力タイミングの設定数）は、遅延量Ｔｍｅｔに対応するメタステーブルの発生回数の累積値（回）、Ｔｒｅｓは、クロック信号ＣＬＫの入力タイミングの時間分解能（ｐｓ）、Ｎｔｅｓｔは、シーケンスパターンの繰り返しによるメタステーブルの総誘発回数である。なお、遅延量Ｔｍｅｔは、遅延調整信号ＡＤＪ＿ＤＥＬＡＹに従う、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２との間の遅延量であり、より具体的には、クロック信号ＣＬＫ１の立ち上がりエッジからクロック信号ＣＬＫ２の立ち下がりエッジまでの時間差である。
【００８２】
これにより、ａ１〜ａｎの１つのデータセットに基づいて、１つのタイムウィンドウＴｗが算出されるため、遅延量ＴｍｅｔとタイムウィンドウＴｗとの間の相関が解析され得る。すなわち、遅延量ＴｍｅｔとタイムウィンドウＴｗとの関係は、以下の式で表されることが知られている。
【００８３】
Ｔｗ＝Ｔ０＊ｅｘｐ（−Ｔｍｅｔ／Ｔａｕ）          …（式２）
ただし、ｔ０は、遅延量Ｔｍｅｔが０のときのタイムウィンドウＴＷの最大値であり、Ｔａｕは、遅延量Ｔｍｅｔの変化に対するタイムウィンドウＴＷの変化（すなわち、傾き）であり、これらは、メタステーブルの特性係数として知られている。したがって、解析装置１４は、算出された遅延量ＴｍｅｔとタイムウィンドウＴｗを、既知の手法（例えば最小二乗法など）を用いて、解析することにより、メタステーブルの特性係数であるＴ０及びＴａｕを算出する。
【００８４】
図１３は、本発明の一実施形態に係る回路評価装置の解析装置により算出された遅延量ＴｍｅｔとタイムウィンドウＴｗとの関係を示すグラフである。なお、同図に示すグラフは、縦軸（遅延量Ｔｍｅｔ）が対数目盛になっている。
【００８５】
同図に示すように、プロットを結ぶ線の傾きからＴａｕが、縦軸との切片からＴ０がそれぞれ算出される。同図に示すように、本実施形態によれば、従来の回路評価装置では測定することができなかった、１Ｅ−１８（１の−１８乗）（ｓ）の精緻なオーダまで、タイムウィンドウＴｗが算出される。
【００８６】
以上のように、本実施形態によれば、メタステーブルの特性係数Ｔ０及びＴａｕに基づいて、メタステーブル特性の一般化を行うことができ、デジタル回路設計において、メタステーブルの発生に対して有効に対処することができるようになる。
【００８７】
図１４は、本発明の他の実施形態に係る被評価回路の概略的構成の一例を示す図である。同図に示す被評価回路２０’は、ジッタ生成回路２５を含み構成される点で、図２に示した被評価回路２０と異なっている。
【００８８】
すなわち、同図に示すように、遅延調整回路２１と生成・検出回路２２との間に、ジッタ生成回路２５が配置される。ジッタ生成回路２５は、データ信号ＤＡＴＡ及びクロック信号ＣＬＫ１のそれぞれを受けて、その出力にジッタを重畳させる。ジッタ生成回路２５は、既知の回路により構成され得る。これにより、被評価論理回路２２１のデータ信号ＤＡＴＡとクロック信号ＣＬＫ１との間にジッタが重畳するので、生成・検出回路２２におけるメタステーブルの発生確率を上げることができ、メタステーブルの発生有無の観測が容易になる。
【００８９】
以上のように、本実施形態によれば、メタステーブルの特性係数Ｔ０及びＴａｕをより正確に得ることができ、非同期のデジタル回路におけるメタスタビリティの特性を有効に評価することができるようになる。
【産業上の利用可能性】
【００９０】
本発明は、デジタル回路の分野に広く利用することができる。
【符号の説明】
【００９１】
１０…回路評価装置
１２…テスト装置
１４…解析装置
２０…被評価回路
２１…遅延調整回路
２２…メタステーブル生成・検出回路
２２１…被評価論理回路
２２２…検出論理回路
２３…カウンタ
２３１…加算器
２３２…レジスタ回路
２３３…シフタ
２４…セレクタ
２５…ジッタ生成回路
ＩＮＶ…インバータ
ＭＵＸ…マルチプレクサ
【図１】
2019178895.tif 000004
【図２】
2019178895.tif 000005
【図３】
2019178895.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
2019178895.tif 000010
【図８】
2019178895.tif 000011
【図９】
2019178895.tif 000012
【図１０】
2019178895.tif 000013
【図１１】
2019178895.tif 000014
【図１２】
2019178895.tif 000015
【図１３】
2019178895.tif 000016
【図１４】
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