(57)【要約】【課題】適正な配線レイアウトを決定する。【解決手段】配線レイアウト決定装置１００は、制御部１を備える。制御部１は、第１算出部１０１と、決定部１０６とを備える。第１算出部１０１は、中央処理装置Ｐ１の出力インピーダンスＲＴと、中央処理装置Ｐ１と主記憶装置Ｐ２との間の配線ＬＮの併走長Ｌ１と、出力信号ＳＴの周波数ＦＴとに基づいて、クロストークノイズＮＣによる許容遅延時間ＴＤＡを求める。決定部１０６は、許容遅延時間ＴＤＡに基づき、配線間距離Ｌ２を含む配線ルールを決定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する配線レイアウト決定装置であって、
前記中央処理装置の出力インピーダンスと、前記中央処理装置と前記主記憶装置との間の配線の併走長と、出力信号の周波数とに基づいて、クロストークノイズによる許容遅延時間を求める第１算出部と、
前記許容遅延時間に基づき、配線間距離を含む配線ルールを決定する決定部と
を備える、配線レイアウト決定装置。
【請求項２】
前記出力信号のスルーレートを求める第２算出部を更に備え、
前記決定部は、前記スルーレートに基づき、前記配線ルールを決定する、請求項１に記載の配線レイアウト決定装置。
【請求項３】
前記クロストークノイズによる電圧の変動量を求める第３算出部を更に備え、
前記決定部は、前記電圧の変動量に基づき、前記配線ルールを決定する、請求項２に記載の配線レイアウト決定装置。
【請求項４】
回路網特性値の変化を求める第４算出部を更に備え、
前記回路網特性値は、前記併走長と前記配線間距離との変化に伴って変化し、
前記決定部は、前記回路網特性値の変化に基づき、前記配線ルールを決定する、請求項３に記載の配線レイアウト決定装置。
【請求項５】
前記許容遅延時間と前記スルーレートと前記電圧の変動量とに基づき回路網特性値を求める第５算出部を更に備え、
前記決定部は、前記回路網特性値に基づき前記配線ルールを決定する、請求項３に記載の配線レイアウト決定装置。
【請求項６】
中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する配線レイアウト決定プログラムであって、
配線レイアウト決定装置が備えるコンピューターを、
前記中央処理装置の出力インピーダンスと、前記中央処理装置と前記主記憶装置との間の配線の併走長と、出力信号の周波数とに基づいて、クロストークノイズによる許容遅延時間を求める第１算出部と、
前記許容遅延時間に基づき、配線間距離を含む配線ルールを決定する決定部として機能させる、配線レイアウト決定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する配線レイアウト決定装置、及び配線レイアウト決定プログラムに関する。
【背景技術】
【０００２】
特許文献１に記載の配線方法は、多層配線構造を有する半導体集積回路のレイアウト手法である。配線方法は、論理機能を有する複数のスタンダードセル、ゲートアレイセル、或いは機能ブロックセルを基板に配置する。また、配線方法は、複数のセル間を接続し所望の論理機能を満たすネットリストを入力として配線を実行する。配線方法は、配線後に各配線容量を計算し、隣接配線によるクロストーク基準値を設定する。そして、配線方法は、基準値を超える配線の一部を別層に変換し再配線を実行する工程を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３０８４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の配線方法では、クロストーク基準値を決定できない可能性がある。その結果、配線レイアウトを決定できない可能性がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、適正な配線レイアウトを決定可能な配線レイアウト決定装置、及び配線レイアウト決定プログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る配線レイアウト決定装置は、中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する。前記配線レイアウト決定装置は、第１算出部と、決定部とを備える。前記第１算出部は、前記中央処理装置の出力インピーダンスと、前記中央処理装置と前記主記憶装置との間の配線の併走長と、出力信号の周波数とに基づいて、クロストークノイズによる許容遅延時間を求める。前記決定部は、前記許容遅延時間に基づき、配線間距離を含む配線ルールを決定する。
【０００７】
本発明に係る配線レイアウト決定プログラムは、中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する。前記配線レイアウト決定プログラムは、配線レイアウト決定装置が備えるコンピューターを、第１算出部と、決定部として機能させる。前記第１算出部は、前記中央処理装置の出力インピーダンスと、前記中央処理装置と前記主記憶装置との間の配線の併走長と、出力信号の周波数とに基づいて、クロストークノイズによる許容遅延時間を求める。前記決定部は、前記許容遅延時間に基づき、前記配線間距離を含む配線ルールを決定する。
【発明の効果】
【０００８】
本発明の配線レイアウト決定装置、及び配線レイアウト決定プログラムによれば、適正な配線レイアウトを決定できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る配線レイアウト決定装置の構成の一例を示す図である。
【図２】本発明の実施形態に係る制御部の構成の一例を示す図である。
【図３】（ａ）は、スルーレートの一例を示す図である。（ｂ）は、スルーレートによるタイミングの変動量と電圧の変動量との関係を示す図である。
【図４】２つの配線の間の回路網特性値を示す。
【図５】制御部の処理の一例を示すフローチャートである。
【図６】回路網特性値の算出方法の一例を示す図である。
【図７】配線ルールの一例を示す図である。
【図８】配線ルールの他の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面（図１〜図８）を参照しながら説明する。なお、図中、同一又は相当部分については同一の参照符号を付して説明を繰り返さない。
【００１１】
まず、図１を参照して、本発明の実施形態に係る配線レイアウト決定装置１００の構成について説明する。図１は、配線レイアウト決定装置１００の構成の一例を示す図である。配線レイアウト決定装置１００は、例えばパーソナルコンピューターである。
【００１２】
図１に示すように、配線レイアウト決定装置１００は、制御部１と、操作パネル２と、ディスプレー３とを備える。
【００１３】
制御部１は、プロセッサー１１及び記憶部１２を備える。プロセッサー１１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を備える。記憶部１２は、半導体メモリーのようなメモリーを備え、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）を備えてもよい。記憶部１２は、制御プログラムを記憶している。「制御プログラム」は、「配線レイアウト決定プログラム」の一例に相当する。
【００１４】
操作パネル２は、ユーザーからの操作を受け付ける。操作パネル２は、例えばキーボード及びマウスを有する。操作パネル２は、操作信号を制御部１に伝送する。操作信号は、ユーザーからの操作を示す。
【００１５】
ディスプレー３は、例えば、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）を備える。ディスプレー３は、制御部１からの指示にしたがって、種々の画像を表示する。
【００１６】
次に、図１及び図２を参照して、本発明の実施形態に係る制御部１の構成について説明する。図２は、制御部１の構成の一例を示す図である。図２に示すように、制御部１は、第１算出部１０１、第２算出部１０２、第３算出部１０３、第４算出部１０４、第５算出部１０５及び決定部１０６を備える。具体的には、制御部１のプロセッサー１１が、制御プログラムを実行することによって、第１算出部１０１、第２算出部１０２、第３算出部１０３、第４算出部１０４、第５算出部１０５及び決定部１０６として機能する。
【００１７】
第１算出部１０１は、中央処理装置Ｐ１の出力インピーダンスＲＴと、中央処理装置Ｐ１と主記憶装置Ｐ２との間の配線ＬＮの併走長Ｌ１と、出力信号ＳＴの周波数ＦＴとに基づいて、クロストークノイズＮＣによる許容遅延時間ＴＤＡを求める。
【００１８】
中央処理装置Ｐ１は、例えばＣＰＵである。主記憶装置Ｐ２は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００１９】
併走長Ｌ１は、基板ＢＤ上において、複数の配線ＬＮが互いに隣接して配置される長さを示す。基板ＢＤには、中央処理装置Ｐ１と主記憶装置Ｐ２と複数の配線ＬＮとが配置される。
【００２０】
出力信号ＳＴは、ＤＱＳ（外部ストローブ）信号、ＤＱ（データ）信号、ＤＭ（データマスク）信号、ＡＤＤ（アドレス）信号、ＣＭＤ（コマンド）信号、及びＣＴＲＬ（コントロール）信号を含む。
【００２１】
ＤＱＳ信号は、データ端子を介して入出力されるＤＱ信号の入出力タイミングを規定する。ＤＭ信号は、ライト動作時、データ入力をマスクし、デバイスへの書き込みを禁止する。ＡＤＤ（アドレス）信号は、メモリーセルを規定する。ＣＭＤ（コマンド）信号は、各種のコマンドを規定する。ＣＴＲＬ信号は、メモリーの読み出し動作及び書込み動作を制御する。
【００２２】
第２算出部１０２は、出力信号ＳＴのスルーレートＳＲを求める。スルーレートＳＲについては、後述にて図３（ａ）を参照して詳細に説明する。
【００２３】
第３算出部１０３は、クロストークノイズＮＣによる電圧の変動量ＶＸを求める。変動量ＶＸについては、後述にて図３（ｂ）を参照して詳細に説明する。
【００２４】
第４算出部１０４は、回路網特性値ＫＴの変化を求める。回路網特性値ＫＴは、併走長Ｌ１と配線間距離Ｌ２との変化に伴って変化する。回路網特性値ＫＴは、いわゆる「Ｓパラメーター」のパラメーターＳ１２、又はパラメーターＳ２１を示す。Ｓパラメーターについては、後述にて図４を参照して詳細に説明する。
【００２５】
第５算出部１０５は、許容遅延時間ＴＤＡとスルーレートＳＲと電圧の変動量ＶＸとに基づき回路網特性値ＫＴを求める。
【００２６】
決定部１０６は、許容遅延時間ＴＤＡと、スルーレートＳＲと、電圧の変動量ＶＸとに基づき、配線ルールを決定する。換言すれば、決定部１０６は、回路網特性値ＫＴに基づき、配線ルールを決定する。配線ルールは、配線間距離Ｌ２を含む。配線間距離Ｌ２は、基板ＢＤ上において、複数の配線ＬＮのうちの互いに隣接する２つの配線の間の距離を示す。
【００２７】
以上、図１及び図２を参照して説明したように、本発明の実施形態では、中央処理装置Ｐ１の出力インピーダンスＲＴと、中央処理装置Ｐ１と主記憶装置Ｐ２との間の配線ＬＮの併走長Ｌ１と、出力信号ＳＴの周波数ＦＴとに基づいて、クロストークノイズＮＣによる許容遅延時間ＴＤＡを求める。許容遅延時間ＴＤＡに基づき、配線間距離Ｌ２を含む配線ルールを決定する。よって、適正な配線ルールを決定できる。したがって、適正な配線レイアウトを決定できる。
【００２８】
また、許容遅延時間ＴＤＡとスルーレートＳＲと電圧の変動量ＶＸとに基づき回路網特性値ＫＴを求め、回路網特性値ＫＴに基づき配線ルールを決定する。よって、更に適正な配線ルールを決定できる。したがって、更に適正な配線レイアウトを決定できる。
【００２９】
次に、図２及び図３を参照して、スルーレートＳＲと電圧の変動量ＶＸとについて説明する。図３（ａ）は、スルーレートＳＲの一例を示す図である。図３（ａ）に示すグラフの横軸は、時間Ｔを示し、縦軸は出力信号ＳＴの電圧Ｖを示す。図３（ａ）のグラフＧ１に示すように、電圧Ｖの立ち上がりは傾斜している。スルーレートＳＲは、次の式（１）で規定される。
ＳＲ＝０．８ＶＰ／（ＴＢ−ＴＡ）      （１）
ここで、電圧ＶＰは、電圧Ｖの振幅を示す。時間ＴＡは、電圧値Ｖが電圧ＶＰの１０％に到達するまでの時間を示す。時間ＴＢは、電圧値Ｖが電圧ＶＰの９０％に到達するまでの時間を示す。
【００３０】
図３（ｂ）は、スルーレートＳＲによるタイミングの変動量ＴＸと電圧の変動量ＶＸとの関係を示す図である。図３（ｂ）に示すグラフの横軸は、時間Ｔを示し、縦軸は出力信号ＳＴの電圧Ｖを示す。図３（ｂ）に示すグラフＧ２は、電圧変動前の出力信号ＳＴの電圧Ｖを示し、グラフＧ３は、電圧変動後の出力信号ＳＴの電圧Ｖを示す。
【００３１】
タイミングの変動量ＴＸは、次の式（２）によって規定される。
ＴＸ＝ＶＸ／ＳＲ      （２）
すなわち、タイミングの変動量ＴＸは、スルーレートＳＲと電圧の変動量ＶＸとに基づき、式（２）を用いて算出できる。図３（ｂ）には、タイミングの変動量ＴＸと、電圧の変動量ＶＸとを示している。
【００３２】
次に、図２〜図４を参照して、回路網特性値ＫＴについて説明する。図４は、２つの配線（第１配線ＬＮ１及び第２配線ＬＮ２）の間の回路網特性値ＫＴを示す。図４に示すように、第１配線ＬＮ１と第２配線ＬＮ２とは平行に配置される。第１配線ＬＮ１は、入力端子Ａ１から出力端子Ｂ１との間に配置される。第２配線ＬＮ２は、入力端子Ａ２から出力端子Ｂ２との間に配置される。
【００３３】
回路網特性値ＫＴとしては、ＳパラメーターのうちのパラメーターＳ１２又はパラメーターＳ２１が用いられる。パラメーターＳ１２は、入力端子Ａ１に入力される信号が出力端子Ｂ２から出力される信号に及ぼす影響を示す。パラメーターＳ２１は、入力端子Ａ２に入力される信号が出力端子Ｂ１から出力される信号に及ぼす影響を示す。すなわち、パラメーターＳ１２及びパラメーターＳ２１は、第１配線ＬＮ１と第２配線ＬＮ２との間におけるクロストークノイズＮＣの影響を示す。
【００３４】
次に、図２〜図５を参照して、制御部１の処理について説明する。図５は、制御部１の処理の一例を示すフローチャートである。本発明の実施形態では、チップ規格ＤＤＲ４−２１３３におけるデータ伝送について説明する。チップ規格ＤＤＲ４−２１３３は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する規格を示す。
図５に示すように、まず、ステップＳ１において、第１算出部１０１は、クロストークノイズＮＣによる許容遅延時間ＴＤＡを求める。
【００３５】
具体的には、第１算出部１０１は、中央処理装置Ｐ１の出力インピーダンスＲＴと、中央処理装置Ｐ１と主記憶装置Ｐ２との間の配線ＬＮの併走長Ｌ１と、出力信号ＳＴの周波数ＦＴとに基づいて、クロストークノイズＮＣによる許容遅延時間ＴＤＡを求める。
【００３６】
チップ規格ＤＤＲ４−２１３３では、バスクロックの周波数ＦＴが１０６６ＭＨｚである。また、データ１ビット当たりの時間は、クロック周期の半分となる。よって、データ１ビット当たりの時間は、４６９ｐｓである。一般的には、クロストークノイズＮＣによる許容遅延時間ＴＤＡは、４０〜１００ｐｓ程度になると想定される。ここでは、許容遅延時間ＴＤＡを６０ｐｓとする。
【００３７】
次に、ステップＳ２において、第２算出部１０２は、出力信号ＳＴのスルーレートＳＲを求める。
次に、ステップＳ３において、第３算出部１０３は、クロストークノイズＮＣによる電圧の変動量ＶＸを求める。
次に、ステップＳ４において、第４算出部１０４は、回路網特性値ＫＴの変化を求める。具体的には、回路網特性値ＫＴは、併走長Ｌ１の変化、及び配線間距離Ｌ２の変化に伴って変化する。更に具体的には、併走長Ｌ１の変化、及び配線間距離Ｌ２の変化に伴う回路網特性値ＫＴの変化は、シミュレーション、及び実験によって求められる。
【００３８】
次に、ステップＳ５において、第５算出部１０５は、回路網特性値ＫＴを求める。具体的には、第５算出部１０５は、許容遅延時間ＴＤＡとスルーレートＳＲと電圧の変動量ＶＸとに基づき回路網特性値ＫＴを求める。
【００３９】
具体的には、基準配線条件における電圧の変動量ＶＸを変動量ＶＸＢと記載し、基準配線条件における回路網特性値ＫＴを回路網特性値ＫＢと記載する。変動量ＶＸは、回路網特性値ＫＴに比例する。よって、次の式（３）が成立する。
ＶＸ＝ＶＸＢ×ＫＴ／ＫＢ      （３）
タイミングの変動量ＴＸが許容遅延時間ＴＤＡ以下となるためには、式（２）及び式（３）より、次の式（４）が成立する。
ＴＸ＝（ＶＸＢ×ＫＴ／ＫＢ）／ＳＲ≦ＴＤＡ      （４）
式（４）を回路網特性値ＫＴについて解くことによって、次の式（５）が得られる。
ＫＴ≦（ＫＢ×ＴＤＡ×ＳＲ）／ＶＸＢ      （５）
【００４０】
例えば、基準配線条件において、電圧の変動量ＶＸＢが２５０ｍＶであり、回路網特性値ＫＢが０．１であり、スルーレートＳＲが３Ｖ／ｎｓである場合には、式（５）より、次の式（６）が得られる。
ＫＴ≦（０．１×６０ｐｓ×３Ｖ／ｎｓ）／２５０ｍＶ＝０．０７２      （６）
すなわち、回路網特性値ＫＴを、０．０７２以下にする必要がある。
【００４１】
次に、ステップＳ６において、決定部１０６は、配線ルールを決定する。具体的には、決定部１０６は、回路網特性値ＫＴに基づき、配線ルールを決定する。
【００４２】
以上、図２〜図５を参照して説明したように、本発明の実施形態では、スルーレートＳＲに基づき、配線ルールを決定する。具体的には、式（５）に示すように、スルーレートＳＲが大きい程、回路網特性値ＫＴの上限値が増加する。よって、更に適正な配線ルールを決定できる。したがって、更に適正な配線レイアウトを決定できる。
【００４３】
また、クロストークノイズＮＣによる電圧の変動量ＶＸに基づき、配線ルールを決定する。具体的には、式（５）に示すように、変動量ＶＸが大きい程、回路網特性値ＫＴの上限値が増加する。よって、更に適正な配線ルールを決定できる。したがって、更に適正な配線レイアウトを決定できる。
【００４４】
また、回路網特性値ＫＴの変化を求め、回路網特性値ＫＴの変化に基づき、配線ルールを決定する。回路網特性値ＫＴは、併走長Ｌ１の変化、及び配線間距離Ｌ２の変化に伴って変化する。よって、更に適正な配線ルールを決定できる。したがって、更に適正な配線レイアウトを決定できる。
【００４５】
次に、図２〜図６を参照して、併走長Ｌ１と配線間距離Ｌ２と回路網特性値ＫＴとの関係について説明する。図６は、回路網特性値ＫＴの算出方法の一例を示す図である。図６に示すように、配線ＬＮ１、配線ＬＮ２、配線ＬＮ３、配線ＬＮ４及び配線ＬＮ５が互いに平行に基板ＢＤ上に形成される。
【００４６】
配線ＬＮ１〜配線ＬＮ５の併走長Ｌ１は、互いに同一である。配線ＬＮ１〜配線ＬＮ５の配線間距離Ｌ２は互いに同一である。すなわち、配線ＬＮ２と配線ＬＮ３との配線間距離Ｌ２は、配線ＬＮ１と配線ＬＮ２との配線間距離Ｌ２と同一である。また、配線ＬＮ４と配線ＬＮ３との配線間距離Ｌ２は、配線ＬＮ１と配線ＬＮ２との配線間距離Ｌ２と同一である。配線ＬＮ５と配線ＬＮ４との配線間距離Ｌ２は、配線ＬＮ１と配線ＬＮ２との配線間距離Ｌ２と同一である。
【００４７】
配線ＬＮ１〜配線ＬＮ５の配線幅Ｗは、互いに同一である。すなわち、配線ＬＮ２の配線幅Ｗ２は、配線ＬＮ１の配線幅Ｗ１と同一である。配線ＬＮ３の配線幅Ｗ３は、配線ＬＮ１の配線幅Ｗ１と同一である。配線ＬＮ４の配線幅Ｗ４は、配線ＬＮ１の配線幅Ｗ１と同一である。配線ＬＮ５の配線幅Ｗ５は、配線ＬＮ１の配線幅Ｗ１と同一である。
【００４８】
配線ＬＮ３と、配線ＬＮ１、配線ＬＮ２、配線ＬＮ４及び配線ＬＮ５との間の回路網特性値ＫＴ３は、次の式（７）で求められる。
ＫＴ３＝ＫＴ１＋ＫＴ２＋ＫＴ４＋ＫＴ５      （７）
ここで、回路網特性値ＫＴ１は、配線ＬＮ３と配線ＬＮ１との間の回路網特性値を示す。回路網特性値ＫＴ２は、配線ＬＮ３と配線ＬＮ２との間の回路網特性値を示す。回路網特性値ＫＴ４は、配線ＬＮ３と配線ＬＮ４との間の回路網特性値を示す。回路網特性値ＫＴ５は、配線ＬＮ３と配線ＬＮ５との間の回路網特性値を示す。
【００４９】
すなわち、回路網特性値ＫＴ３は、回路網特性値ＫＴ１と回路網特性値ＫＴ２と回路網特性値ＫＴ４と回路網特性値ＫＴ５とによって求められる。回路網特性値ＫＴ１、回路網特性値ＫＴ２、回路網特性値ＫＴ４及び回路網特性値ＫＴ５の各々は、２本の平行な配線間の回路網特性値を示す。よって、回路網特性値ＫＴ１、回路網特性値ＫＴ２、回路網特性値ＫＴ４及び回路網特性値ＫＴ５の各々は、シミュレーション、及び実験によって容易に求められる。
【００５０】
次に、図２〜図８を参照して、配線ルールの一例について説明する。配線ルールは、配線間距離Ｌ２を示す。図７は，配線ルールの一例を示す図である。
【００５１】
図７に示すように、基板ＢＤには、ＣＰＵ５と、ＤＲＡＭ６とが配置されている。ＤＲＡＭ６は、ＤＲＡＭ６１、ＤＲＡＭ６２、ＤＲＡＭ６３、ＤＲＡＭ６４及びＤＲＡＭ６５を含む。
【００５２】
ＣＰＵ５は、ＤＲＡＭ６１〜ＤＲＡＭ６４に対してＤＱＳ信号、ＤＱ信号及びＤＭ信号を送信する。この場合に、配線ルールは、以下に示すように求められる。なお、配線ＬＮの幅は、例えば１００μｍである。
第１の配線ルール：ＤＱＳ信号を伝送する配線ＬＮと、ＤＱ信号を伝送する配線ＬＮとの間隔は、２００μｍ以上とする。
第２の配線ルール：ＤＱＳ信号を伝送する配線ＬＮと、ＤＭ信号を伝送する配線ＬＮとの間隔は、２００μｍ以上とする。
第３の配線ルール：ＤＱ信号を伝送する配線ＬＮ同士の間隔、ＤＭ信号を伝送する配線ＬＮ同士の間隔、及びＤＱ信号を伝送する配線ＬＮとＤＭ信号を伝送する配線ＬＮとの間隔は、第１領域ＡＲ１内、及び第３領域ＡＲ３内においては、２００μｍ以上とし、第２領域ＡＲ２内においては、１７５μｍ以上とする。
【００５３】
第１領域ＡＲ１は、ＣＰＵ５の右側部と、ＤＲＡＭ６５との間の領域を示す。第２領域ＡＲ２は、ＣＰＵ５の中央部と、ＤＲＡＭ６２及びＤＲＡＭ６３との間の領域を示す。第３領域ＡＲ３は、ＣＰＵ５の左側部と、ＤＲＡＭ６１との間の領域を示す。
【００５４】
第１領域ＡＲ１内、及び第３領域ＡＲ３内に配置される配線ＬＮの併走長Ｌ１は、３０ｍｍ以下である。第２領域ＡＲ２内に配置される配線ＬＮの併走長Ｌ１は、２５ｍｍ以下である。すなわち、第１領域ＡＲ１内、及び第３領域ＡＲ３内に配置される配線ＬＮの併走長Ｌ１の最大値（３０ｍｍ）は、第２領域ＡＲ２内に配置される配線ＬＮの併走長Ｌ１の最大値（２５ｍｍ）より長い。したがって、第１領域ＡＲ１内、及び第３領域ＡＲ３内に配置される配線ＬＮの配線間距離Ｌ２は、第２領域ＡＲ２内に配置される配線ＬＮの配線間距離Ｌ２より長く設定される。
【００５５】
図８は、配線ルールの他の一例を示す図である。図８に示すように、基板ＢＤには、ＣＰＵ５と、ＤＲＡＭ６とが配置されている。ＤＲＡＭ６は、ＤＲＡＭ６１、ＤＲＡＭ６２、ＤＲＡＭ６３、ＤＲＡＭ６４及びＤＲＡＭ６５を含む。
【００５６】
ＣＰＵ５は、ＤＲＡＭ６５に対してＡＤＤ信号、ＣＭＤ信号及びＣＴＲＬ信号を送信する。この場合に、配線ルールは、以下に示すように求められる。
第１の配線ルール：第４領域ＡＲ４内においては、ＡＤＤ信号、ＣＭＤ信号又はＣＴＲＬ信号を伝送する配線ＬＮの間隔は、３００μｍ以上とする。
第２の配線ルール：第５領域ＡＲ５内においては、ＡＤＤ信号、ＣＭＤ信号又はＣＴＲＬ信号を伝送する配線ＬＮの間隔は、２００μｍ以上とする。
【００５７】
第４領域ＡＲ４は、ＣＰＵ５からＤＲＡＭ６１の左側までの領域を示す。第５領域ＡＲ５は、ＤＲＡＭ６１からＤＲＡＭ６５の上側までの領域を示す。
【００５８】
第４領域ＡＲ４内の配線ＬＮの配線幅が２００μｍであるのに対して、第５領域ＡＲ５の配線ＬＮの配線幅が１００μｍである。したがって、第４領域ＡＲ４内における配線間距離Ｌ２の最小値（３００μｍ）は、第５領域ＡＲ５内における配線間距離Ｌ２（２００μｍ）より長く設定される。
【００５９】
以上、図面を参照しながら本発明の実施形態について説明した。ただし、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である（例えば、下記に示す（１）〜（２））。図面は、理解し易くするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる場合がある。また、上記の実施形態で示す各構成要素の形状、寸法等は一例であって、特に限定されるものではなく、本発明の構成から実質的に逸脱しない範囲で種々の変更が可能である。
【００６０】
（１）図１を参照して説明したように、本発明の実施形態では、配線レイアウト決定装置１００がパーソナルコンピューターであるが、本発明はこれに限定されない。配線レイアウト決定装置１００が制御部１を有すればよい。配線レイアウト決定装置１００が、例えば、タブレット型端末でもよい。
【００６１】
（２）図５を参照して説明したように、本発明の実施形態では、決定部１０６が回路網特性値ＫＴに基づき、配線ルールを決定するが、本発明はこれに限定されない。決定部１０６は、許容遅延時間ＴＤＡに基づき、配線ルールを決定すればよい。
【産業上の利用可能性】
【００６２】
本発明は、中央処理装置と主記憶装置との間の信号伝送における配線レイアウトを決定する配線レイアウト決定装置、及び配線レイアウト決定プログラムの分野に利用可能である。
【符号の説明】
【００６３】
１００    配線レイアウト決定装置
１    制御部
１１    プロセッサー
１２    記憶部
１０１    第１算出部
１０２    第２算出部
１０３    第３算出部
１０４    第４算出部
１０５    第５算出部
１０６    決定部
２    操作パネル
３    ディスプレー
Ｐ１    中央処理装置
Ｐ２    主記憶装置
ＬＮ    配線
ＮＣ    クロストークノイズ
Ｌ１    併走長
Ｌ２    配線間距離
ＳＴ    出力信号
ＦＴ    周波数
ＳＲ    スルーレート
ＴＸ    タイミングの変動量
ＶＸ    電圧の変動量
ＫＴ    回路網特性値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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