(57)【要約】【課題】半導体装置のトリミングに要する時間を従来よりも短縮する。【解決手段】半導体装置は、複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、トリミングコードの対応するビットのビット値を格納する複数のレジスタと、複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、供給される指令に応じて、前記複数のレジスタのうちの一部のレジスタに格納されたビット値の更新を禁止するマスク回路と、を含む。【選択図】図１
2019016752.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、
前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、
供給される指令に応じて、前記複数のレジスタのうちの一部のレジスタに格納されたビット値の更新を禁止するマスク回路と、
を含む半導体装置。
【請求項２】
前記マスク回路は、前記指令に応じて、前記複数のレジスタのうち、前記トリミングコードの上位側の少なくとも１つのビットに対応するレジスタに格納されたビット値の更新を禁止する請求項１に記載の半導体装置。
【請求項３】
複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、を含む半導体装置の、前記アナログ回路のアナログ出力を調整するトリミング方法であって、
前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路のアナログ出力の測定値を取得する第１のステップと、
前記第１のステップにおいて取得された測定値の各々に基づいて、前記一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記一部のレジスタに格納する第２のステップと、
前記第２のステップの後に、前記一部のレジスタに格納されたビット値の更新を禁止した状態で前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの他の一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路におけるアナログ出力の測定値を取得する第３のステップと、
前記第３のステップにおいて取得された測定値に基づいて、前記他の一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記他の一部のレジスタに格納する第４のステップと、
を含むトリミング方法。
【請求項４】
前記トリミングコードの上位側のビットを変化させた場合の前記アナログ回路におけるアナログ出力の変化幅は、前記トリミングコードの下位側のビットを変化させた場合の前記アナログ回路におけるアナログ出力の変化幅よりも大きく、
前記一部のレジスタは、前記トリミングコードの上位側のビットに対応するレジスタであり、前記他の一部のレジスタは、前記トリミングコードの下位側のビットに対応するレジスタである
請求項３に記載のトリミング方法。
【請求項５】
前記第１のステップにおける処理及び前記第３のステップにおける処理を、複数の半導体装置の各々について並行して行う
請求項３または請求項４に記載のトリミング方法。
【請求項６】
前記半導体装置は、複数のフューズを含むフューズ回路を更に含み、前記複数のフューズを選択的に切断することにより、前記アナログ回路のアナログ出力が調整可能とされており、
前記第２のステップにおいて決定したビット値及び前記第４のステップにおいて決定したビット値に基づいて、前記複数のフューズを選択的に切断するステップを更に含む
請求項３から請求項５のいずれか１項に記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びトリミング方法に関する。
【背景技術】
【０００２】
半導体装置に設けられたアナログ回路のアナログ出力を調整するトリミングに関する技術として以下の技術が知られている。
【０００３】
例えば、特許文献１には、半導体ウエハ上に形成され、半導体試験装置に接続可能なトリミングレジスタ回路及びトリミングレジスタ回路に接続されたトリミング制御回路を備えたトリミング調整回路と、半導体ウエハ上に形成され、トリミング調整回路に接続されたテスト集積回路とを備えた半導体デバイスが記載されている。この半導体デバイスにおいて、トリミングレジスタ回路の内部タイミング及び内部電位が、半導体試験装置から供給される外部信号によって任意の調整値に設定した状態で測定可能とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０５９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に設けられたアナログブロック等で、特性の合わせこみを行うために、テスト工程でアナログブロックのトリミングが行われる場合がある。トリミングは、テスタから半導体装置に複数のビットからなるトリミングコードを供給することで行われる。近年では、LSI(large scale integrated circuit)の高精度化に伴い、トリミングコードのビット数が増加する傾向にあり、これに伴ってテストコストが増加する傾向にある。半導体装置のテストコストを削減する手法として、複数の半導体装置のトリミングを並行して行う手法もあるが、特性の異なる複数の半導体装置のトリミングを並行して行うと、テスタ制約を受けて、並行処理による時短効果が減退する。
【０００６】
半導体装置のトリミングは、テスタから半導体装置に複数のビットからなるトリミングコードを供給し、半導体装置の内部に設けられたトリミングレジスタの各々に格納されるビット値を変更することで、アナログブロックの対象端子から出力される電流または電圧等のアナログ出力を変化させ、アナログ出力の大きさが目標値に最も近くなるトリミングコード（以下、ベストコードという）を探索することにより行われる。半導体装置のテストコストを削減するために、ベストコードの探索を複数の半導体装置の各々について並行して行う並列処理が適用される。
【０００７】
ベストコードの探索を複数の半導体装置の各々について並行して行う手法として、以下の２つが挙げられる。第１の手法は、複数の半導体装置の各々について、全てのトリミングコードを順次供給し、各トリミングコードに対応するアナログ出力を測定し、測定値が目標値に最も近くなるトリミングコードをベストコードとする手法である。この第１の手法のメリットは、複数の半導体装置に対して、同一のトリミングコードを同時に供給することができるので、並列処理に伴うテスタ制約を受けないことが挙げられる。一方、第１の手法のデメリットは、トリミングコードのビット数がｎビットである場合、アナログ出力の測定回数が２ｎ回となるので、トリミングコードのビット数が多いと、ベストコードの探索に要する時間が膨大となることが挙げられる。
【０００８】
ベストコードを探索する第２の手法は、複数の半導体装置の各々について、あるトリミングコードを供給し、そのトリミングコードに対応するアナログ出力を測定し、その測定値とトリミング分解能からベストコードを推測する手法である。この第２の手法によるメリットは、全てのトリミングコードについて測定値を得ることが不要となるので、アナログ出力の測定回数を、上記の第１の手法と比較して少なくすることができることである。一方、第２の手法のデメリットは、半導体装置毎に異なるベストコードを探索する処理となるため、テスタ制約を受けて並列処理によるテストコスト削減効果が減退することである。
【０００９】
本発明は、上記した点に鑑みてなされたものであり、半導体装置のトリミングに要する時間を従来よりも短縮することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、供給される指令に応じて、前記複数のレジスタのうちの一部のレジスタに格納されたビット値の更新を禁止するマスク回路と、を含む。
【００１１】
本発明に係るトリミング方法は、複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、を含む半導体装置の、前記アナログ回路のアナログ出力を調整するトリミング方法であって、前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路のアナログ出力の測定値を取得する第１のステップと、前記第１のステップにおいて取得された測定値の各々に基づいて、前記一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記一部のレジスタに格納する第２のステップと、前記第２のステップの後に、前記一部のレジスタに格納されたビット値の更新を禁止した状態で前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの他の一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路におけるアナログ出力の測定値を取得する第３のステップと、前記第３のステップにおいて取得された測定値に基づいて、前記他の一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記他の一部のレジスタに格納する第４のステップと、を含む。
【発明の効果】
【００１２】
本発明によれば、半導体装置のトリミングに要する時間を従来よりも短縮することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置の構成を示すブロック図である。
【図２】本発明の実施形態に係るアナログ回路及びトリミングレジスタ回路の構成の一例を示す図である。
【図３】本発明の実施形態に係るトリミング方法の一例を示すフローチャートである。
【図４Ａ】本発明の実施形態に係るトリミング方法の処理内容の具体例を示す図である。
【図４Ｂ】本発明の実施形態に係るトリミング方法の処理内容の具体例を示す図である。
【図５Ａ】トリミングコードの上位ビットを変化させた場合に、テスタによって取得される測定値の範囲を示す図である。
【図５Ｂ】トリミングコードの下位ビットを変化させた場合に、テスタによって取得される測定値の範囲を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
【００１５】
図１は、本発明の実施形態に係る半導体装置１０の構成を示すブロック図である。半導体装置１０は、半導体基板上にそれぞれ形成された、入力端子１７、通信インターフェース１１、マスク回路１２、トリミングレジスタ回路１３、フューズ回路１４、選択回路１５、アナログ回路１６及び出力端子１８を含んで構成されている。なお、図１には、アナログ回路１６をトリミングする際に使用されるテスタ２０が、半導体装置１０と共に示されている。
【００１６】
図２は、アナログ回路１６及びトリミングレジスタ回路１３の構成の一例を示す図である。なお、図２には、選択回路１５によってトリミングレジスタ回路１３が選択された状態が示されており、フューズ回路１４、選択回路１５及び通信インターフェース１１の図示が省略されている。
【００１７】
通信インターフェース１１は、入力端子１７に接続されており、テスタ２０から供給されるトリミングコードを受信する。トリミングコードは、複数のビットからなるビット列で構成されている。トリミングコードのビット数は、アナログ回路１６のトリミング範囲及びトリミング分解能に応じて適宜定められる。
【００１８】
トリミングレジスタ回路１３は、図２に示すように、トリミングコードの各ビットに対応した複数のトリミング用レジスタ３０を含んで構成されている。トリミング用レジスタ３０の各々には、トリミングコードの対応するビットのビット値が格納される。トリミングレジスタ回路１３に含まれるトリミング用レジスタ３０の数は、トリミングコードのビット数、すなわち、アナログ回路１６のトリミング範囲及びトリミング分解能に応じて定められる。
【００１９】
アナログ回路１６は、トリミング用レジスタ３０の各々に格納されたビット値に応じたアナログ出力を生成する。すなわち、テスタ２０から供給されるトリミングコードによってアナログ出力の大きさを変化させることが可能である。アナログ回路１６は、例えば、図２に示すように、電源ラインとグランドラインとの間で直列接続された複数の抵抗素子Ｒ０〜Ｒｎと、抵抗素子Ｒ１〜Ｒｎの各々に対応して設けられ、対応する抵抗素子に並列接続された複数のスイッチＳＷ１〜ＳＷｎと、を含んで構成されている。出力端子１８は、抵抗素子Ｒ０とＲ１との接続点に接続されている。
【００２０】
トリミング用レジスタ３０の各々は、スイッチＳＷ１〜ＳＷｎの各々に対応している。スイッチＳＷ１〜ＳＷｎの各々は、対応するトリミング用レジスタ３０に格納されたビット値が、例えば“０”のときオフ状態となり、“１”のときオン状態となる。トリミング用レジスタ３０の各々に格納されるビット値に応じて、出力端子１８から出力されるアナログ出力としての出力電圧Ｖｏｕｔの大きさが変化する。
【００２１】
本実施形態において、トリミングコードの上位側のビットを変化させた場合の出力電圧Ｖｏｕｔの変化幅は、トリミングコードの下位側のビットを変化させた場合の出力電圧Ｖｏｕｔの変化幅よりも大きくなるように構成されている。すなわち、トリミングコードのコード値が大きくなる程、出力電圧Ｖｏｕｔの大きさが大きくなるように構成されている。
【００２２】
なお、アナログ回路１６は、アナログ出力を生成するいかなる回路であってもよい。例えば、アナログ回路１６は、アナログ出力として電流を出力する回路であってもよく、この場合、半導体装置１０は、アナログ回路１６から出力される出力電流の大きさがトリミングコードに応じて変化するように構成されていてもよい。また、アナログ回路１６は、アナログ出力としてパルス信号を出力する回路であってもよく、この場合、半導体装置１０は、アナログ回路１６から出力されるパルス信号の周波数がトリミングコードに応じて変化するように構成されていてもよい。
【００２３】
マスク回路１２は、テスタ２０から供給される指令に基づいて、複数のトリミング用レジスタ３０のうちの一部をマスキングすることにより、マスキングしたレジスタに格納されたビット値の更新を禁止する。マスク回路１２によるマスキング処理は、例えば、マスキング対象のトリミング用レジスタ３０に対するトリミングコードの入力を遮断することにより実現することができる。一方、マスク回路１２によってマスキングされないトリミング用レジスタ３０については、トリミングコードの入力に伴って格納されるビット値が更新される。
【００２４】
本実施形態において、マスク回路１２は、テスタ２０から供給される指令に応じて、トリミングコードの上位側の少なくとも１つのビットに対応するトリミング用レジスタ３０をマスキング対象とする。これにより、トリミングコードの上位側の各ビットが無効化される。
【００２５】
例えば、トリミングコードが８ビットからなる場合、マスク回路１２は、８ビットの各々に対応する８つのトリミング用レジスタ３０のうち、テスタ２０から供給される指令に基づいて、例えばトリミングコードの上位４ビットに対応する各トリミング用レジスタ３０をマスキングする。この状態で８ビットのトリミングコードが半導体装置１０に供給されると、マスキングされたトリミングコードの上位４ビットに対応する各トリミング用レジスタ３０においては、供給されたトリミングコードによってビット値が更新されず、既に格納されているビット値が維持される。一方、マスキングされないトリミングコードの下位４ビットに対応する各レジスタにおいては、トリミングコードが供給されることによって格納されるビット値が更新される。アナログ回路１６においては、トリミングコードの下位４ビットに対応するトリミング用レジスタ３０に格納されるビット値の更新に応じたアナログ出力の変化が生じる。
【００２６】
マスク回路１２は、例えば、トリミング用レジスタ３０の各々に対応する、複数のマスキング用レジスタ４０（図４Ａ、図４Ｂ参照）を含んで構成されており、マスキング用レジスタ４０に“１"が格納されている場合、対応するトリミング用レジスタ３０がマスキングされた状態となり、マスキング用レジスタ４０に“０"が格納されている場合、対応するトリミング用レジスタ３０がマスキングされない状態となる。
【００２７】
フューズ回路１４は、アナログ回路１６のスイッチＳＷ１〜ＳＷｎの各々に対応して設けられた複数のフューズ（図示せず）を含んで構成されている。換言すれば、フューズ回路１４を構成する複数のフューズは、複数のトリミング用レジスタ３０の各々に対応している。アナログ回路１６のスイッチＳＷ１〜ＳＷｎは、対応するフューズが例えば切断状態にある場合にオフ状態となり、対応するフューズが例えば導通状態にある場合にオン状態となる。すなわち、フューズの切断状態は、トリミング用レジスタ３０に“０”が格納された状態に相当し、フューズの導通状態は、トリミング用レジスタ３０に“１”が格納された状態に相当する。
【００２８】
選択回路１５は、外部から供給される選択信号ＳＳＥＬに基づいて、トリミングレジスタ回路１３及びフューズ回路１４のいずれか一方を選択する。選択回路１５によって、トリミングレジスタ回路１３が選択された場合、アナログ回路１６は、トリミング用レジスタ３０に格納されたビット値に応じたアナログ出力を生成する。一方、選択回路１５によって、フューズ回路１４が選択された場合、アナログ回路１６は、フューズ回路１４の各フューズの状態に応じたアナログ出力を生成する。
【００２９】
以下に、アナログ回路１６のアナログ出力を調整する、本発明の実施形態に係るトリミング方法について説明する。図３は、本発明の実施形態に係るトリミング方法の一例を示すフローチャートである。
【００３０】
半導体装置１０は、ウエハ状態でテスタ２０にセットされ、複数の半導体装置１０に対して、アナログ回路１６のトリミングが並列処理によって行われる。以下に説明する各処理が実施されている間、選択回路１５は、トリミングレジスタ回路１３を選択する。
【００３１】
ステップＳ１において、テスタ２０は、トリミングコードの上位ビットを変化させた複数のトリミングコードを、トリミング対象とされる複数の半導体装置１０の各々に供給する。複数の半導体装置１０の各々には、互いに同じトリミングコードが入力される。このとき、全てのトリミング用レジスタ３０は、マスキングされない状態とされる。各半導体装置１０の、上位ビットに対応するトリミング用レジスタ３０に格納されるビット値が、トリミングコードの切り替わりに応じて変化する。アナログ回路１６から出力されるアナログ出力である出力電圧Ｖｏｕｔの大きさは、トリミング用レジスタ３０に格納されるビット値の変化に応じて変化する。テスタ２０は、複数の半導体装置１０の各々について、上位ビットを変化させた複数のトリミングコードの各々に対応する出力電圧Ｖｏｕｔの測定値を順次取得する。なお、テスタ２０から供給されるトリミングコードの下位ビットについては、任意の値とすることができる。トリミングコードの下位ビットの値を例えば“０”に固定してもよい。上記のステップＳ１の処理は、複数の半導体装置１０の各々について並行して（同時進行で）行われる。
【００３２】
図４Ａは、上記したステップＳ１における処理内容の具体例を示す図である。ここでは、テスタ２０から供給されるトリミングコードのビット数が８ビットであり、各半導体装置１０は、トリミングコードの各ビットに対応する８個のトリミング用レジスタ３０（ＴＲＭ［１］〜ＴＲＭ［８］）及び８個のマスキング用レジスタ４０（ＭＳＫ［１］〜ＭＳＫ［８］）を備えているものとする。マスキング用レジスタ４０の各々には、テスタ２０からの指令に基づいて“０”が格納される。これにより、トリミング用レジスタ３０の各々は、マスキングされない状態とされ、各トリミング用レジスタ３０には、テスタ２０から供給されるトリミングコードの対応するビットが格納される。
【００３３】
テスタ２０は、トリミングコードの上位４ビットを“００００”〜“１１１１”まで、１ステップずつ変化させた１６パターンのトリミングコードを各半導体装置１０に略同じタイミングで供給する。なお、ここでは、トリミングコードの下位４ビットは、“００００”に固定されるものとする。
【００３４】
トリミングコードの上位４ビットの変化に応じて、対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）に格納されるビット値が変化し、これに伴って出力電圧Ｖｏｕｔが変化する。テスタ２０は、１６パターンのトリミングコードにそれぞれ対応する１６個の出力電圧Ｖｏｕｔの測定値を、複数の半導体装置１０の各々について取得する。
【００３５】
図５Ａは、トリミングコードの上位４ビットを変化させた場合に、テスタ２０によって取得される１６個の測定値Ｍ１〜Ｍ１６の範囲を示す図である。トリミングコードの上位４ビットを変化させることで、図５Ａに示すように、トリミングによる出力電圧Ｖｏｕｔの調整可能範囲の全域に亘り、略均等な間隔で測定値を得ることができる。
【００３６】
ステップＳ２において、テスタ２０は、ステップＳ１において各半導体装置１０について取得した測定値のうち、目標値に最も近い測定値に対応するトリミングコードを特定する処理を、複数の半導体装置１０の各々について行い、特定したトリミングコードを、対応する半導体装置１０に供給する。すなわち、ステップＳ１において取得された測定値に基づいて、トリミングコードの上位ビットに対応するトリミング用レジスタ３０に格納すべきビット値が決定され、決定されたビット値が、対応するトリミング用レジスタ３０に格納される。なお、本ステップにおいて、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納されるビット値は、任意の値とすることができる。
【００３７】
ステップＳ３において、テスタ２０は、上位ビットに対応するトリミング用レジスタ３０をマスキングすべく、各半導体装置１０に指令を与える。各半導体装置１０のマスク回路１２は、上記の指令に基づいて、上位ビットに対応するトリミング用レジスタ３０をマスキングすることで、マスキングされたトリミング用レジスタ３０に格納されたビット値の更新を禁止する。続いて、テスタ２０は、トリミングコードの下位ビットを変化させた複数のトリミングコードを、複数の半導体装置１０の各々に供給する。複数の半導体装置１０の各々には、互いに同じトリミングコードが入力される。トリミングコードの上位ビットに対応するトリミング用レジスタ３０の各々は、マスク回路１２によってマスキングされているので、上記のステップＳ２において格納されたビット値が、更新されず、そのまま維持される。一方、各半導体装置１０の、下位ビットに対応するトリミング用レジスタ３０に格納されるビット値は、トリミングコードの切り替わりに応じて変化する。アナログ回路１６から出力される出力電圧Ｖｏｕｔの大きさは、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納されるビット値の変化に応じて変化する。テスタ２０は、複数の半導体装置１０の各々について、下位ビットを変化させた複数のトリミングコードの各々に対応する複数の出力電圧Ｖｏｕｔの測定値を順次取得する。なお、トリミングコードの上位ビットに対応するトリミング用レジスタ３０は、マスク回路によってマスキングされているので、テスタ２０から供給されるトリミングコードの上位ビットについては、任意の値とすることができる。上記のステップＳ３の処理は、複数の半導体装置１０の各々について並行して（同時進行で）行われる。
【００３８】
図４Ｂは、上記したステップＳ２及びＳ３における処理内容の具体例を示す図である。ステップＳ１において取得されたアナログ出力の測定値に基づいて、トリミングコードの上位ビットに対応するトリミング用レジスタ３０（ＴＲＭ［５］〜ＴＲＭ［８］）に格納すべきビット値（“＃＃＃＃”）が決定され、決定されたビット値（“＃＃＃＃”）が、対応するトリミング用レジスタ３０（ＴＲＭ［５］〜ＴＲＭ［８］）に格納される。続いて、トリミングコードの上位４ビットに対応するマスキング用レジスタ４０の各々（ＭＳＫ［５］〜ＭＳＫ［８］）に、テスタ２０からの指令に基づいて“１”が格納される。これにより、トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）がマスキングされ、マスキングされたトリミング用レジスタ３０の各々に格納されたビット値（“＃＃＃＃”）の更新が禁止される。
【００３９】
続いてテスタ２０は、トリミングコードの下位４ビットを“００００”〜“１１１１”まで、１ステップずつ変化させた１６パターンのトリミングコードを各半導体装置１０に供給する。トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）は、マスク回路１２によってマスキングされているので、これらのトリミング用レジスタ３０に既に格納されているビット値（“＃＃＃＃”）は、維持される。トリミングコードの下位４ビットの変化に応じて、対応する各トリミング用レジスタ３０（ＴＲＭ［１］〜ＴＲＭ［４］）に格納されるビット値が変化し、これに伴って出力電圧Ｖｏｕｔが変化する。テスタ２０は、１６パターンのトリミングコードに対応する１６個の出力電圧Ｖｏｕｔの測定値を、複数の半導体装置１０の各々について取得する。
【００４０】
図５Ｂは、トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々をマスキングした状態で、トリミングコードの下位４ビットを変化させた場合に、テスタ２０によって取得される１６個の測定値Ｍ１７〜Ｍ３２の範囲を示す図である。図５Ｂには、トリミングコードの上位４ビットを変化させた１６パターンのトリミングコードを半導体装置１０の各々に供給することにより取得される測定値Ｍ１〜Ｍ１６のうち、測定値Ｍ２が、出力電圧Ｖｏｕｔの目標値に最も近く、測定値Ｍ２に対応するトリミングコードの上位４ビットの値が、対応するトリミング用レジスタ３０に格納され、当該トリミング用レジスタ３０がマスキングされている場合が例示されている。この場合、トリミングコードの下位４ビットを変化させることで、図５Ｂに示すように、測定値Ｍ２と測定値Ｍ３の間の範囲で測定値Ｍ１７〜Ｍ３２が取得される。
【００４１】
ステップＳ４において、テスタ２０は、ステップＳ３において各半導体装置１０について取得した測定値のうち、目標値に最も近い測定値に対応するトリミングコードを特定する処理を、複数の半導体装置１０の各々について行い、特定したトリミングコードを、対応する半導体装置１０に供給する。すなわち、ステップＳ３において取得された測定値に基づいて、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納すべきビット値が決定され、決定されたビット値が、対応するトリミング用レジスタ３０に格納される。例えば、図５Ｂに示すように、測定値Ｍ１７〜Ｍ３２のうち、測定値Ｍ１９が目標値に最も近い場合、測定値Ｍ１９に対応するトリミングコードの下位４ビットが、対応するトリミング用レジスタ３０に格納される。
【００４２】
以上の各処理により、複数の半導体装置１０の各々のトリミング用レジスタ３０に、ベストコードが書き込まれ、出力電圧Ｖｏｕｔが目標値に最も近づくように調整される。その後、トリミング用レジスタ３０にベストコードが書き込まれた状態に相当する状態をフューズ回路１４において形成するべく、フューズ回路１４を構成する複数のフューズが選択的に切断される。換言すれば、ステップＳ２において決定されたトリミングコードの上位ビットの最適値及びステップＳ４において決定されたトリミングコードの下位ビットの最適値に基づいてフューズ回路１４を構成する複数のフューズが選択的に切断される。
【００４３】
上記のように、本発明の実施形態に係るトリミング方法では、はじめに、トリミングコードの上位ビットを変化させてアナログ出力の測定値を得ることで、ベストコードの大まかな探索を行い、上位ビットの最適値を、上位ビットに対応するトリミング用レジスタ３０に格納し、その後、トリミングコードの上位ビットに対応するトリミング用レジスタ３０をマスキングした状態で、トリミングコードの下位ビットを変化させてアナログ出力の測定値を得ることで、ベストコードの緻密な探索を行う。このようなトリミング方法によれば、トリミングコードの全パターンを半導体装置１０に順次供給してベストコードを探索する従来の方法と比較して、アナログ出力を測定する回数を削減することができる。例えば、トリミングコードのビット数が８ビットである場合、上記従来の方法では、アナログ出力の測定回数は合計２５６回となるのに対し、本発明の実施形態に係るトリミング方法によれば、アナログ出力の測定回数は合計３２回となる。
【００４４】
更に、本発明の実施形態に係るトリミング方法によれば、トリミングコードの下位ビットを変化させてアナログ出力の測定値を得ることでベストコードの緻密な探索を行う際に、トリミングコードの上位ビットに対応するトリミング用レジスタ３０がマスキングされるので、複数の半導体装置１０の各々に対して共通のトリミングコードを供給することができる。これにより、複数の半導体装置のトリミングを並列処理によって行う場合のテスタ制約を最小限に抑えることができる。従って、本実施形態に係る半導体装置及びトリミング方法によれば、トリミングの並列処理数が増加しても処理時間のオーバーヘッドを最小限に抑えることができ、半導体装置のトリミングに要する時間を従来よりも短縮することが可能となる。
【００４５】
なお、本実施形態では、トリミング対象とされるアナログ回路１６が１つである場合を例示したが、トリミング対象とされる複数のアナログ回路１６が、半導体装置１０に設けられていてもよい。
【符号の説明】
【００４６】
１０  半導体装置
１１  通信インターフェース
１２  マスク回路
１３  トリミングレジスタ回路
１４  フューズ回路
１６  アナログ回路
２０  テスタ
３０  トリミング用レジスタ
４０  マスキング用レジスタ
【図１】
2019016752.tif 000003
【図２】
2019016752.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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