(57)【要約】【課題】水平方向に配置される複数の画素について、水平方向へ位相をずらして順次画素信号に読み出すときに、ノイズを抑制する固体撮像素子を提供すること。【解決手段】複数の画素を一行以上の画素行および複数の画素列の配列とし、配列を一列以上の画素列から構成される複数の画素列群に分割した画素部１０と、複数の画素を駆動する制御信号を、複数の画素列群毎に供給できるように配線した複数の制御線と、複数の制御線を介して複数の画素列群の間で位相をずらして制御信号を印加し、各画素列群の各画素を駆動させて画素信号を出力させる画素制御部２０と、画素信号を伝達する複数の信号線と、複数の信号線を介して複数の画素列群毎に各画素から出力された画素信号を読み出す読み出し処理部３０と、少なくとも隣接する画素列群の間では、複数の画素列群の各画素へ電力を独立して供給するように配線された複数の電力供給線と、を備える。【選択図】図７
2019016908.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を少なくとも一行の画素行および複数の画素列の配列とし、前記配列を少なくとも一列の画素列から構成される複数の画素列群に分割した画素部と、
前記複数の画素を駆動する制御信号を、前記複数の画素列群毎に供給できるように配線した複数の制御線と、
前記複数の制御線を介して、前記複数の画素列群の間で位相をずらして前記制御信号を印加し、前記複数の画素列群毎に各画素を駆動させ、前記各画素から画素信号を出力させる画素制御部と、
前記各画素から出力された画素信号を伝達する複数の信号線と、
前記複数の信号線を介して、前記複数の画素列群の間で位相をずらして、前記各画素から出力された画素信号を読み出す読み出し処理部と、
少なくとも隣接する画素列群の間では、前記複数の画素列群の各画素へ電力を独立して供給するように配線された複数の電力供給線と、を備える固体撮像素子。
【請求項２】
各画素は、
入射した光から信号電荷を生成する光電変換素子と
フローティングディフュージョンと、
前記信号電荷を前記フローティングディフュージョンへ転送する転送トランジスタと、
前記フローティングディフュージョンをリセット電位へリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷に応じた画素信号を出力する増幅トランジスタと、を有し、
前記複数の電力供給線は、前記増幅トランジスタを駆動させる印加電圧を供給する複数の画素電源線と、前記リセットトランジスタに接続され、前記リセット電位を与える複数のリセット電源線との、少なくとも一方を含むことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記複数の電力供給線は、前記転送トランジスタ、前記リセットトランジスタ、および前記増幅トランジスタとのバックバイアスを固定する複数の画素接地線を含むことを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記複数の画素列群に含まれる各画素は、前記転送トランジスタ、前記リセットトランジスタ、および前記増幅トランジスタのバックゲートとなる前記各画素のウェルが、前記複数の画素接地線のうち、各画素列群に対応する画素接地線へ接続されることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記各画素は、前記増幅トランジスタに定電流を流す定電流回路を、さらに備え、
前記画素制御部は、前記複数の画素列群の間で位相をずらして、前記増幅トランジスタを前記定電流回路から切断するように制御することを特徴とする請求項２乃至４のいずれか一項に記載の固体撮像素子。
【請求項６】
前記画素制御部は、前記複数の信号線を介して、前記転送トランジスタのゲート端子に前記制御信号を印加するときに、前記制御信号の電圧変化を緩やかにする駆動回路を備えることを特徴とする請求項２乃至５のいずれか一項に記載の固体撮像素子。
【請求項７】
前記複数の電力供給線は、電源への接続状態と切断状態とを切り替える複数のスイッチをさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の固体撮像素子。
【請求項８】
請求項１乃至７のいずれか一項に記載の固体撮像素子と、
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子から出力される信号を処理する信号処理部と、
前記固体撮像素子を駆動する駆動部と、を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子および撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、一般的なＣＭＯＳプロセスを用いた製造が可能であり、アナログ、デジタル回路を同一のチップ内に混在させることができる。そのため、周辺のＩＣ（Integrated Circuit）を減らすことができるといった、大きな利点を持つ。
ＣＭＯＳイメージセンサなどの固体撮像素子は、水平方向と垂直方向とに画素が配置された画素アレイを有する画素部と、画素部の複数の画素から画素信号を読み出す周辺回路とから構成される。
【０００３】
イメージセンサの中でもＣＭＯＳラインセンサは、エリアセンサに比べ、垂直方向へ配置される画素が少ないため、画素部の面積が少なくなる。一方、周辺回路は、エリアセンサと同様であるため、チップに占める割合が大きくなる。これは、一般に、水平方向に配列された複数の画素は、同時に読み出されることから、それぞれの画素に対応した回路を複数用意するからである。
このような事情から、ＣＭＯＳラインセンサを含むチップ面積の削減には、周辺回路の削減が望まれる。周辺回路の削減としては、水平方向に配置された複数の画素を分割し、水平方向へ位相をずらして画素信号を読み出すことにより、周辺回路を削減することが検討され得る。
【０００４】
しかし、水平方向へ位相をずらして画素信号を読み出す場合には、任意の画素から画素信号を読み出す間またはその前後において、位相をずらして読み出す他の画素（例えば、任意の画素の一つ前または複数前の画素）が回路駆動および回路の動作を行うため、画素信号にノイズが混入する問題があった。
固体撮像素子では、画素の読み出しを制御する制御信号や、画素から読み出す画素信号にノイズが混入することを抑制する技術が開発されている（例えば、特許文献１、２）。
【０００５】
しかしながら、従来の技術は、ＣＭＯＳラインセンサにおいて位相をずらして画素信号を読み出す場合を考慮する技術ではないため、任意の画素から読み出す画素信号へ、位相をずらして読み出す他の画素からノイズが混入するという問題を解消するものではない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、水平方向に配置される複数の画素について、水平方向へ位相をずらして順次画素信号に読み出すときに、ノイズを抑制することができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明にかかる固体撮像素子は、複数の画素を少なくとも一行の画素行および複数の画素列の配列とし、前記配列を少なくとも一列の画素列から構成される複数の画素列群に分割した画素部と、前記複数の画素を駆動する制御信号を、前記複数の画素列群毎に供給できるように配線した複数の制御線と、前記複数の制御線を介して、前記複数の画素列群の間で位相をずらして前記制御信号を印加し、前記複数の画素列群毎に各画素を駆動させ、前記各画素から画素信号を出力させる画素制御部と、前記各画素から出力された画素信号を伝達する複数の信号線と、前記複数の信号線を介して、前記複数の画素列群の間で位相をずらして、前記各画素から出力された画素信号を読み出す読み出し処理部と、少なくとも隣接する画素列群の間では、前記複数の画素列群の各画素へ電力を独立して供給するように配線された複数の電力供給線と、を備える。
【発明の効果】
【０００８】
本発明によれば、水平方向に配置される複数の画素について、水平方向へ位相をずらして順次画素信号に読み出すときに、ノイズを抑制することが可能な固体撮像素子を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】複数の画素列群の間で互いに位相をずらして画素信号を読み出す固体撮像素子の全体構成の一例について説明する図である。
【図２】固体撮像素子の画素の構成例について説明する図である。
【図３】図１の固体撮像素子の画素列群［Ｎ−１］、［Ｎ］、［Ｎ＋１］の各画素の動作例を説明するタイミングチャートである。
【図４】図１の固体撮像素子の画素部への電力供給線について説明する図である。
【図５】図１の固体撮像素子において、隣接する画素列群との間のノイズ経路について説明する図である。
【図６】図５のノイズが発生するタイミングについて説明する図である。
【図７】実施形態１の固体撮像素子の構成例について説明する図である。
【図８】実施形態１の固体撮像素子の他の構成例について説明する図である。
【図９】実施形態１の固体撮像素子の一つの画素列群内における各画素への配線の具体例について説明する図である。
【図１０】実施形態２の固体撮像素子の構成例について説明する図である。
【図１１】実施形態３の固体撮像素子のシャッター動作の一例について説明するタイミングチャートである。
【図１２】実施形態３の固体撮像素子の画素が備える定電流回路の一例を説明する図である。
【図１３】実施形態３の固体撮像素子の画素が備える訛化回路の一例を説明する図である。
【図１４】実施形態４の固体撮像素子の構成例を説明する図である。
【図１５】実施形態４の固体撮像素子に適用する電力供給線の切り離し回路の構成例を説明する図である。
【図１６】実施形態５の撮像装置の構成例を説明する図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略または簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。
まず、本発明の一実施形態を適用する固体撮像素子について説明した後、本発明の各実施形態について説明する。
【００１１】
図１は、複数の画素列群の間で互いに位相をずらして画素信号を読み出す固体撮像素子の全体構成の一例について説明する図である。
固体撮像素子は、画素部１０、画素制御部２０、読み出し処理部３０、出力部４０、複数の制御線ＬＴＸ、ＬＲＴ、および複数の信号線ＶＯＵＴを備える。固体撮像素子の各構成要素は、例えば、半導体基板上に形成される。
以降の説明では、図中のＸ方向を「水平方向」、Ｙ方向を「垂直方向」として説明する。また、水平方向を「主走査方向」または「行方向」と、垂直方向を「副走査方向」または「列方向」と称することもある。
【００１２】
画素部１０は、入射光に応じて画素信号をそれぞれ生成する複数の画素を備える。複数の画素は、水平方向の少なくとも一行の画素行と、垂直方向の複数列の画素列との二次元で配列される画素アレイを形成する。また、画素アレイは、複数列の画素列のうち、一列または複数列の画素列から構成される複数の画素列群に分割される。複数の画素列群は、画素アレイを垂直方向（列方向）に分割した複数の画素サブアレイ（サブグループ）である。
本明細書では、複数の画素列群を、番号「Ｎ」を用いて識別する。図１において、画素アレイは、３つの画素列群（Ｎ−１、Ｎ、Ｎ＋１）から構成される例を示している。
複数の画素は、画素列群の番号、行番号および各画素列群内の列番号により識別する。例えば、図中左上の画素［Ｎ−１、３、１］は、画素列群の番号「Ｎ−１」、行の番号「３」、および各画素列群における列の番号「１」を表している。なお、例えば、画素列群［Ｎ］の任意の画素を表す場合には、画素［Ｎ、＊、＊］と記載し、行の番号、および各画素列群における列の番号を、「＊」を用いて表す。
【００１３】
各画素は、例えば、正方形形状を有し、互いに同じサイズを有する。複数の画素列群のそれぞれにおいて、複数の画素は、水平方向で例えば等間隔に配置され、垂直方向でも例えば等間隔に配置される。
異なる行の画素には、フィルタ等により、被写体からの光の異なる色成分（青、緑、赤など）が入射してもよい。
【００１４】
また、画素部１０には、複数の制御線ＬＲＴ、ＬＴＸ、および複数の信号線ＶＯＵＴを含む複数の配線が配置される。
【００１５】
複数の制御線ＬＲＴ、ＬＴＸは、複数の画素を駆動する制御信号を、複数の画素列群毎に供給できるように配線される。詳細には、複数の制御線ＬＴＸ、ＬＲＴは、各画素列群における各画素に接続される。各制御線ＬＴＸ、ＬＲＴは線状の導体である。本明細書では、例えば、画素列群［Ｎ］に接続される制御線を、ＬＴＸ［Ｎ］、ＬＲＴ［Ｎ］と記載する。
複数の制御線ＬＲＴ、ＬＴＸと各画素との接続は、各一つの画素列群において、各画素列群における少なくとも一つの行のすべての画素が一つの制御線ＬＴＸ、ＬＲＴに接続される。図１の場合、例えば、画素列群［Ｎ］において、制御線ＬＴＸ［Ｎ］は、画素列群［Ｎ］におけるすべての行のすべての画素に接続される。また、画素列群［Ｎ］において、制御線ＬＲＴ［Ｎ］は、画素列群［Ｎ］におけるすべての行のすべての画素に接続される。他の画素列群も同様である。
各一つの画素列群において、複数の画素は、制御線ＬＴＸ、ＬＲＴそれぞれの本数以上の複数の列（図１では２列）を形成するように配列される。
【００１６】
複数の信号線ＶＯＵＴは、画素から出力された画素信号を読み出し処理部３０へ伝達する。複数の信号線ＶＯＵＴは、各一つの画素列群における各画素に個別に接続され、画素の行および列配列に対応して各列に配列された画素の画素信号を読み出す。各信号線ＶＯＵＴは、線状の導体である。
本明細書では、画素列群［Ｎ］の任意の画素［Ｎ、＊、＊］に接続する信号線を、ＶＯＵＴ［Ｎ、＊、＊］と記載する。例えば、画素［Ｎ、３、１］に接続する信号線を、ＶＯＵＴ［Ｎ、３、１］と記載する。図１では、各画素と対応する構成例を示しているが、画素列群の番号との対応を表す場合に、ＶＯＵＴ［Ｎ］のように記載することもある。
【００１７】
画素制御部２０は、複数の画素列群の間で位相をずらして、各画素から画素信号を出力するように、複数の制御線ＬＲＴ、ＬＴＸを介して画素の駆動を制御する。
具体的には、画素制御部２０は、複数の増幅器２１および画素制御回路２２を備える。画素制御回路２２は、各制御線ＬＴＸ、ＬＲＴを介して制御信号を複数の画素列群ごとに、各画素列群の各画素に印加する。これにより、画素制御部２０は、複数の画素列群の間で互いに位相差を有するように、一つの画素列群の各画素を動作させて画素信号（アナログ信号）をそれぞれ出力させる。各制御線ＬＴＸ、ＬＲＴにおいて、画素制御回路２２と各画素との間に増幅器２１がそれぞれ設けられる。
【００１８】
読み出し処理部３０は、複数の信号線ＶＯＵＴを介して、複数の画素列群の間で位相をずらして各画素から出力された画素信号を、複数の画素列群毎に読み出し、アナログ増幅およびアナログ転送処理を行なう。具体的には、読み出処理部３０は、複数の増幅器３１および転送回路３２を備える。転送回路３２は、複数の画素列群の間で互いに位相差を有するように、各画素列群の各画素から各信号線ＶＯＵＴを介して画素信号をそれぞれ読み出す。複数の増幅器３１は、各信号線ＶＯＵＴにおいて、各画素と転送回路３２との間に設けられ、各画素から読み出された画素信号をアナログ的に増幅する。転送回路３２は、複数の画素列群の間で互いに位相差を有するように読み出された画素信号をシリアル信号に変換するとともに、出力部４０にアナログ的に転送する。
【００１９】
出力部４０は、固体撮像素子の外部とのインターフェースであり、アナログ信号処理または、デジタル変換処理を行なう。図１の構成例では、出力部４０は、読み出し処理部３０から入力された信号を増幅する増幅器４１を備える。出力部４０は、増幅器４１の後段に、固体撮像素子の外部とのインターフェースのために、追加のアナログ信号処理回路が設けられてもよく、または、アナログ／デジタル変換回路およびデジタル信号処理回路が設けられてもよい。
【００２０】
上述したように、図１の固体撮像素子は、各画素列群の各画素を、位相をずらしたタイミングで順に、画素制御部２０によって、各制御線ＬＲＴ／ＬＴＸを通して各画素を駆動制御し、読み出し処理部３０によって、各画素に接続する信号線ＶＯＵＴに読み出された画素信号を順次取り込み、処理を行う。
図１の場合、画素部１０、画素制御部２０、および読み出し処理部３０は、水平方向に配列される。各制御線ＬＴＸ、ＬＲＴおよび各信号線ＶＯＵＴは、水平方向に沿って配置された区間（導体部分）をそれぞれ含む。
図１の固体撮像素子は、水平方向への画素の読み出しタイミングをずらすため、画素部１０において、制御線ＬＲＴ、ＬＴＸ、および信号線ＶＯＵＴを、各画素列群の垂直方向の一辺へ接続する。また、制御線ＬＲＴ、ＬＴＸは、複数の画素群毎に、垂直方向に一つの垂直配線が配列され、各画素列群内では、行方向の行配列の全画素を行方向に垂直配線に接続するように配線される。
【００２１】
次に画素構成について説明する。図２は、固体撮像素子の画素の構成例について説明する図である。
画素部１０の各画素は、光電変換素子ＰＤ、転送トランジスタＴＸ、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、および増幅トランジスタＳＦを備える。
光電変換素子ＰＤは、各画素へ入射した光を電荷へ変換して信号電荷を生成する。光電変換素子ＰＤは、例えばフォトダイオードである。
転送トランジスタＴＸは、光電変換素子ＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸのゲート端子には、制御線ＬＴＸを介して、画素制御部２０から制御信号（駆動信号）が印加される。転送トランジスタＴＸは、制御線ＬＴＸを介して印加された制御信号に応じて、光電変換素子ＰＤからフローティングディフュージョンＦＤへ電荷を転送する。
【００２２】
フローティングディフュージョンＦＤは、光電変換素子ＰＤから転送された電荷をいったん蓄積する半導体基板上の領域である。
リセットトランジスタＲＴは、リセット電源ＶＤＤＲＴとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＲＴのゲート端子には、制御線ＬＲＴを介して、画素制御部２０から制御信号（リセット用の駆動信号）が印加される。リセットトランジスタＲＴは、制御線ＬＲＴを介して印加された制御信号に応じて、フローティングディフュージョンＦＤの電位をリセット電源ＶＤＤＲＴの電位にリセットする。
【００２３】
増幅トランジスタＳＦのドレインは電源ＶＤＤに接続され、増幅トランジスタＳＦのソースは端子ＶＯに接続される。端子ＶＯは信号線ＶＯＵＴに接続される。増幅トランジスタＳＦのゲートは、フローティングディフュージョンＦＤに接続される。増幅トランジスタＳＦは、画素部１０外の定電流源とともに、ソースフォロアを構成する。増幅トランジスタＳＦは、フローティングディフュージョンＦＤに蓄積された電荷に応じた電圧を増幅し、増幅された電圧を信号線ＶＯＵＴに出力する。
各画素から出力された電圧は、信号線ＶＯＵＴを通じて、画素の読み出し処理部３０で画素信号として取り込まれ、アナログ増幅およびアナログ転送処理され、出力部４０から出力される。
【００２４】
図３は、図１の固体撮像素子の画素列群［Ｎ−１］、［Ｎ］、［Ｎ＋１］の各画素の動作例を説明するタイミングチャートである。
図３の各動作は、図１の回路図にある各ノードに対応している。制御線ＬＲＴ、ＬＴＸにおける制御信号は、ハイレベル（Ｈレベル）の電位ＶＤＤおよびローレベル（Ｌレベル）の電位ＧＮＤを有する。信号線ＶＯＵＴにおける画素信号は、フローティングディフュージョンＦＤの電位をリセットしたときの電位を示すリセット信号ＶＯＵＴｄａｒｋと、入射光に応じて電荷が発生したときの電位を示す露光信号ＶＯＵＴｓｉｇとを含む。また、図３では、画素部１０の画素列群［Ｎ−１］、［Ｎ］、［Ｎ＋１］それぞれについて、リセット信号の読み出し時刻ｔＤａｒｋ［Ｎ−１］、［Ｎ］、［Ｎ＋１］と、画素の信号レベル（露光信号）の読み出し時刻ｔＳｉｇ［Ｎ−１］、［Ｎ］、［Ｎ＋１］とを含む期間の動作を表している。
【００２５】
図３を参照して、画素信号の読み出し動作を時系列に説明する。
まず、画素列群［Ｎ］の各画素から画素信号を読み出す動作について説明する。
・リセットおよびリセット信号ＶＯＵＴｄａｒｋの読み出し
時刻ｔＲＴＯＮ［Ｎ］において、画素制御部２０は、制御線ＬＲＴ［Ｎ］の電位をローレベルからハイレベルに遷移させることで、各画素のフローティングディフュージョンＦＤの電位を電源ＶＤＤＲＴの電位にリセットする（リセット動作）。
次いで、時刻ｔＲＴＯＦＦ［Ｎ］において、画素制御部２０は、制御線ＬＲＴ［Ｎ］の電位をハイレベルからローレベルに遷移させることで、各画素のフローティングディフュージョンＦＤを電源ＶＤＤＲＴから切断する。
その後、時刻ｔＤａｒｋ［Ｎ］において、読み出し処理部３０は、画素列群［Ｎ］の各画素から信号線ＶＯＵＴを介してリセット信号ＶＯＵＴｄａｒｋを読み出す（サンプリング動作）。
【００２６】
・電荷転送および露光信号ＶＯＵＴｓｉｇの読み出し
時刻ｔＴＸＯＮ［Ｎ］において、画素制御部２０は、制御線ＬＴＸ［Ｎ］の電位をローレベルからハイレベルに遷移させることで、入射光に応じて光電変換素子ＰＤに生じた電荷をフローティングディフュージョンＦＤへ転送する（電荷転送動作）。
次いで、時刻ｔＴＸＯＦＦ［Ｎ］において、画素制御部２０は、制御線ＬＴＸ［Ｎ］の電位をハイレベルからローレベルに遷移させることで、フローティングディフュージョンＦＤを光電変換素子ＰＤから切断する。
その後、時刻ｔＳｉｇ［Ｎ］において、読み出し処理部３０は、画素列群［Ｎ］の各画素から信号線ＶＯＵＴを介して、フローティングディフュージョンＦＤに蓄積された電荷に応じて変化した電圧の露光信号ＶＯＵＴｓｉｇを読み出す（サンプリング動作）。
【００２７】
前述のように、画素制御部２０は、複数の画素列群の間で互いに位相差を有するように、制御線ＬＲＴ、ＬＴＸを介して、各画素列群の各画素をそれぞれ動作させて画素信号をそれぞれ発生させる。また、読み出し処理部３０は、画素制御部２０によって複数の画素列群の間で互いに位相差を有するように出力された画素信号を順次読み出す。
次に、図３を参照して、複数の画素列群の間で互いに位相差を有する画素信号の発生および読み出しについて説明する。
【００２８】
制御線ＬＲＴ［Ｎ−１］の制御信号を、時刻ｔＲＴＯＮ［Ｎ−１］から時刻ｔＲＴＯＦＦ［Ｎ−１］の期間、ハイレベルにすることによって、画素列群［Ｎ−１］の各画素のフローティングディフュージョンＦＤの電位は、リセットされる。制御線ＬＲＴ［Ｎ］の制御信号を、時刻ｔＲＴＯＮ［Ｎ−１］から時刻ｔＲＴＯＦＦ［Ｎ］の期間、ハイレベルにすることによって、画素列群［Ｎ］の各画素のフローティングディフュージョンＦＤの電位は、リセットされる。また、制御線ＬＲＴ［Ｎ＋１］の制御信号を、時刻ｔＲＴＯＮ［Ｎ−１］から時刻ｔＲＴＯＦＦ［Ｎ＋１］の期間、ハイレベルにすることによって、画素列群［Ｎ＋１］の各画素のフローティングディフュージョンＦＤの電位は、リセットされる。
【００２９】
時刻ｔＤａｒｋ［Ｎ−１］において、画素列群［Ｎ−１］の各画素のリセット信号ＶＯＵＴｄａｒｋが読み出される。時刻ｔＤａｒｋ［Ｎ］において、画素列群［Ｎ］の各画素のリセット信号ＶＯＵＴｄａｒｋが読み出される。時刻ｔＤａｒｋ［Ｎ＋１］において、画素列群［Ｎ＋１］の各画素のリセット信号ＶＯＵＴｄａｒｋが読み出される。
【００３０】
次に、制御線ＬＴＸ［Ｎ−１］の制御信号を、時刻ｔＴＸＯＮ［Ｎ−１］から時刻ｔＴＸＯＦＦ［Ｎ−１］の期間、ハイレベルにすることによって、画素列群［Ｎ−１］の各画素の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。
制御線ＬＴＸ［Ｎ］の制御信号を、時刻ｔＴＸＯＮ［Ｎ−１］から時刻ｔＴＸＯＦＦ［Ｎ］の期間、ハイレベルにすることによって、画素列群［Ｎ］の各画素の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。
制御線ＬＴＸ［Ｎ＋１］の制御信号を、時刻ｔＴＸＯＮ［Ｎ−１］から時刻ｔＴＸＯＦＦ［Ｎ＋１］の期間、ハイレベルにすることによって、画素列群［Ｎ＋１］の各画素の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。
【００３１】
時刻ｔＳｉｇ［Ｎ−１］において、画素列群［Ｎ−１］の各画素の露光信号ＶＯＵＴｓｉｇが読み出される。時刻ｔＳｉｇ［Ｎ］において、画素列群［Ｎ］の各画素の露光信号ＶＯＵＴｓｉｇが読み出される。時刻ｔＳｉｇ［Ｎ＋１］において、画素列群［Ｎ＋１］の各画素の露光信号ＶＯＵＴｓｉｇが読み出される。
【００３２】
読み出し処理部３０は、好ましくは、各制御線ＬＴＸ［Ｎ］、ＬＲＴ［Ｎ］の信号の立ち上がりおよび立ち下がりの瞬間とは異なる瞬間に、各信号線ＶＯＵＴを介して複数の画素列群の各画素から画素信号をそれぞれ読み出す。言い換えると、複数の画素列群の各画素の動作のタイミングは、時刻ｔＤａｒｋ［Ｎ］およびｔＳｉｇ［Ｎ］が、時刻ｔＲＴＯＮ［Ｎ］、ｔＲＴＯＦＦ［Ｎ］、ｔＴＸＯＮ［Ｎ］、およびｔＴＸＯＦＦ［Ｎ］のいずれとも異なるように決められる。これらの時刻が一致していると、互いに隣接する画素列群の制御線の電圧変動により電源および基板の電位が変動し、画素信号を読み出そうとする画素列群の信号も変動してしまい、画質が劣化するおそれがある。図３の動作によれば、このような電位の変動および画質の劣化を抑制することができる。
【００３３】
以上説明したように、複数の画素列群の間で位相をずらして画素信号を読み出す固体撮像素子の一態様は、入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向および副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、以下の構成を備える。
画素アレイは、主走査方向に配列された複数の画素列群を含み、複数の画素列群のうちの各一つの画素列群は、主走査方向に沿った複数の行および副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含む。
固体撮像素子は、複数の画素列群のうちの各一つの画素列群において、当該画素列群における少なくとも一つの行のすべての画素が一つの制御線に接続されるように、当該画素列群における各画素に接続された複数の制御線と、複数の画素列群のうちの各一つの画素列群において、当該画素列群における各画素に個別に接続された複数の信号線と、各制御線を介して制御信号を各画素列群の各画素に印加することにより、複数の画素列群の間で互いに位相差を有するように各画素列群の各画素をそれぞれ動作させて画素信号をそれぞれ発生させる画素制御回路（画素制御部）と、複数の画素列群の間で互いに位相差を有するように、各画素列群の各画素から各信号線を介して画素信号をそれぞれ読み出す読み出し回路（読み出し処理部）とを備える。
なお、図１に示す固体撮像素子は一例であり、複数の画素列群の間で位相をずらして画素列群毎に画素の読み出しができる構成であれば、これに限られるものではない。
【００３４】
図１乃至３を参照して説明したように、図１の固体撮像素子は、複数の画素列群の間で互いに位相差を有するように画素信号の発生および読み出しを行うため、読み出し処理部３０よりも後段の回路を、複数の画素列群の間で共用することができる。例えば、読み出し処理部３０以降の出力部４０の出力回路やデジタル変換回路など１セットもしくは数セットで処理することが可能となる。従って、画素部１０の列ごとに回路を設ける場合と比較して回路の部品点数を大幅に削減し、チップサイズを削減した固体撮像素子を可能とする。
【００３５】
しかし、上述した複数の画素列群の間で位相をずらして画素信号を読み出す場合には、任意の画素列群（例えば、画素列群［Ｎ］）の各画素から画素信号を読み出す期間またはその前後において、任意の画素列群の一つ前または複数前に読み出す画素列群の各画素は、画素駆動部２０によって回路が駆動され、回路動作を行う。このような回路駆動および回路動作により、任意の画素列群の各画素から読み出す画素信号にノイズが混入することが判明した。図４乃至６を参照してノイズの混入について説明する。
【００３６】
図４は、図１の固体撮像素子の画素部への電力供給線について説明する図である。
図４において、画素部１０の各画素への電力供給は、各画素列群で共通する共通電力供給線５１を用いて供給される。電力供給として、電源ＶＤＤ、リセット電源ＶＤＤＲＴ、接地ＧＮＤがあり、電力は、画素部１０の周辺回路またはパッドから供給される。
なお、図４では、画素部１０の各画素を、光電変換素子ＰＤと画素回路とに分けて表している。画素回路は、転送トランジスタＴＸ、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、および増幅トランジスタＳＦである。また、画素制御部２０および読み出し処理部３０をブロックで表し、出力部４０を省略している。以降に参照する図７、８、１４も同様である。
【００３７】
図５は、隣接する画素列群との間のノイズ経路について説明する図である。
図５では、一例として、図４に示す共通電力供給線５１による電力供給における、画素列群［Ｎ］の任意の一画素と、画素列群［Ｎ＋１］の任意の一画素との関係を表している。
隣接する画素列群の画素のフローティングディフュージョンＦＤ間は、図５に示すように、電力供給線を通し、容量Ｃ１〜Ｃ４を介して接続される。
具体的には、容量Ｃ１は、電源ＶＤＤ−フローティングディフュージョンＦＤ間容量、容量Ｃ２は、リセット電源ＶＤＤＲＴ−フローティングディフュージョンＦＤ間容量、容量Ｃ３は、端子ＶＯ−フローティングディフュージョンＦＤ間容量、容量Ｃ４は、接地ＧＮＤ−フローティングディフュージョンＦＤ間容量である。
フローティングディフュージョンＦＤの電位変動は、電位のリセットおよび光電変換素子ＰＤからの電荷の転送において、画素制御部２０がリセットトランジスタＲＴおよび転送トランジスタＴＸのゲート端子へ接続する制御線ＬＴＸ、ＬＲＴの電位をハイレベルからローレベルおよびローレベルからハイレベルへ遷移させることにより起こる。
【００３８】
フローティングディフュージョンＦＤの電位変動によって、上述した容量Ｃ１〜Ｃ４を介して電源などが変動する。電源変動は、電位のリセットおよび電荷の転送を開始していない隣接の画素列群の容量Ｃ１〜Ｃ４を介してフローティングディフュージョンＦＤへ伝わり、ノイズとなる。ここで、電位のリセットおよび電荷の転送を開始していない隣接の画素列群とは、画素制御部２０がリセットトランジスタＲＴおよび転送トランジスタＴＸのゲート端子へ接続する制御線ＬＴＸ、ＬＲＴの電位をハイレベルからローレベルおよびローレベルからハイレベルへ遷移させていない隣接の画素列群である。
また、フローティングディフュージョンＦＤの電位が変動することによって、定電流回路で制御される増幅トランジスタＳＦのソースが接続される端子ＶＯに流れるドライブ電流も変動する。この端子ＶＯの電流変動は、電源ＶＤＤの電位変動となり、容量Ｃ１を介して隣接する画素列群のフローティングディフュージョンＦＤが変動することでノイズとなる。
【００３９】
図６は、ノイズが発生するタイミングについて説明する図である。
時間軸に沿って信号線ＶＯＵＴの波形を表すことによって、ノイズによる出力信号（画素信号）への影響を説明する。
図６は、画素列群［Ｎ］の任意の信号線ＶＯＵＴに影響するノイズを、図３のタイミングチャートに、信号線ＶＯＵＴの波形より太い実線で追記している。
図６に示すように、隣接する画素列群の画素駆動による信号線ＶＯＵＴへのノイズは、例えば、画素列群［Ｎ］に注目すると、太い実線のように変化する。この変化は、画素列群［Ｎ−１］および画素列群［Ｎ＋１］において、信号線ＬＲＴ［Ｎ−１］、［Ｎ＋１］および信号線ＬＴＸ［Ｎ−１］、［Ｎ＋１］を介して画素制御部２０から制御信号が印加され、リセットトランジスタＲＴおよび転送トランジスタＴＸのゲート端子の電位がハイレベルからローレベルおよびローレベルからハイレベルに遷移する駆動タイミングの直後で発生する。
ノイズレスにするには、各画素の信号線ＶＯＵＴの信号のサンプリングホールドの時刻（読み出し時刻ｔＤａｒｋ、ｔＳｉｇ）でノイズの影響を受けないようにする必要がある。信号線ＶＯＵＴの電位レベルは、それぞれの発生したノイズの変動後は、元に電位レベルに戻ろうとするが、このサンプリングホールド時刻を過ぎても元に戻らない信号線ＶＯＵＴの変動に対しては、ノイズが残り、画質が劣化してしまう。
【００４０】
そこで、本発明の一実施形態にかかる固体撮像素子は、水平方向に配置される複数の画素において、水平方向へ位相をずらして順次に読み出す際、読み出しが同時になされる一つないし複数の画素で構成される画素列群ごとに、画素の電源および接地の供給配線を分ける。これにより、ノイズを抑制することが可能である固体撮像素子を提供する。
詳細には、各画素列群を、水平方向へ位相をずらして順次に読み出し制御し、画素信号を順次、読み出し処理および取り込み処理できる固体撮像素子において、抑制したいノイズは、以下の特徴を有する。
【００４１】
まず、ノイズは、画素の信号を読み出そうとする画素列群以外の画素列群から生じる。
次に、生じたノイズは、ノイズ源となる画素の信号を読み出すためのトランジスタに接続する制御線を駆動することにより発生し、画素のトランジスタの電源、接地へ伝わる。
このような事情から一実施形態では、少なくとも同時に読み出しを行う画素列群と、読み出しの位相がずれている隣接する画素列群やその他の画素列群との間で画素のトランジスタへの電源、接地の供給線を分ける。
これにより、他の画素列群の読み出しの際に生じるノイズの影響を抑制する。
以下、本発明の各実施形態について説明する。以降の説明では、画素列群の一例として、画素列群［Ｎ−１］、［Ｎ］、［Ｎ＋１］を用いて説明する。
【００４２】
実施形態１．
図７は、実施形態１の固体撮像素子の構成例について説明する図である。図７では、本発明に係る固体撮像素子に適用される電力供給線の配線例として、電力供給線が三本以上の配線構成を示す。複数の電力供給線は、番号「Ｍ」を用いて識別する。
図７に示すように、固体撮像素子の複数の電力供給線は、任意の画素列群が隣接する画素列群およびそれ以外の画素列群と独立になるように配線される。
図７の構成では、複数の電力供給線は、電力供給線［Ｍ−１］群、電力供給線［Ｍ］群および電力供給線［Ｍ＋１］群から構成され、画素列群［Ｎ］には、電力供給線［Ｍ］群が対応し、画素列群［Ｎ−１］には、電力供給線［Ｍ−１］群が対応し、画素列群［Ｎ＋１］には、電力供給線［Ｍ＋１］群が対応する。
電力供給線は、画素駆動による電圧変動によるノイズの影響を及ぼす画素列群に対して独立になるように、複数の本数を確保することが望ましい。詳細には、電力供給線は、任意の画素列群が、少なくとも隣接する画素列群、好ましくはさらに他の画素列群と異なる電力供給線から電力が供給されるように、複数配置することが望ましい。
【００４３】
以降の説明において、複数の電源供給線を、電力供給元配線と供給先配線とに分けて説明することがある。電力供給元配線は、電源から電力を供給先配線へ供給する配線である。供給先配線は、電供給元配線から供給された電力を各画素列群の各画素に供給する配線である。例えば、電力供給線［Ｍ］群は、電力供給元配線５２［Ｍ］と供給先配線５３［Ｍ］とを含み、電力供給線［Ｍ−１］群または電力供給線［Ｍ＋１］群も同様である。
また、各配線について、画素列群を区別しない場合には、電力供給線の番号部分（例えば、［Ｍ］）を省略して、「電力供給元配線５２」、「供給先配線５３」のように記載する。
なお、電力供給元配線５２および供給先配線５３は、説明を容易にするために名称を分けたものであり、いずれも本明細書の複数の電力供給線に含まれる。
【００４４】
図７に示す電力供給線の構成により、画素列群［Ｎ］に対して、画素駆動による電圧変動によるノイズの影響を及ぼす画素列群、例えば、画素信号の読み出しが前段である画素列群［Ｎ−１］および後段である画素列群［Ｎ＋１］で発生する画素駆動および回路動作による電源変動によって発生するノイズの影響を抑制することができる。
【００４５】
図８は、実施形態１の固体撮像素子の他の構成例を説明する図である。図８を参照して、電力供給線が最小となる二本の場合の配線構成について説明する。
図８に示すように、複数の電力供給線は、任意の画素列群が、少なくとも隣接する画素列群と独立になるように配線される。例えば、二本の電力供給線を電力供給線偶数群および電力供給線奇数群とすると、奇数の番号の画素列群には、電力供給線奇数群が対応し、偶数の番号の画素列群には、電力奇数群が対応するように構成される。図８では、番号「Ｎ」が奇数であり、画素列群［Ｎ］が電力供給線奇数群から電力が供給される場合を示している。
図８の構成では、固体撮像素子の複数の電力供給線は、電力供給線［１］群および電力供給線［２］群から構成される。また、電力供給線［１］群は、電力供給元配線５２［１］と供給先配線５３［１］とを含み、電力供給線［２］群は、電力供給元配線５２［２］と供給先配線５３［２］とを含む。
図８の構成にすることにより、隣接する画素列群の間では、電力供給は独立になる。
【００４６】
図８に示す電力供給線の構成により、画素列群［Ｎ］の画素信号を読み出す場合、隣接する画素列群［Ｎ−１］および画素列群［Ｎ＋１］での画素信号の読み出し動作による電源、接地などの変動によるノイズは、電力供給線奇数群に影響する。しかし、画素信号を読み出す画素列群［Ｎ］の電力供給線偶数群であり、電力供給線奇数群とは異なる電力供給線として独立に配線されており、隣接する画素列群の読み出し動作によるノイズの影響は抑制される。
【００４７】
図９は、実施形態１の固体撮像素子の一つの画素列群内における各画素への配線の具体例について説明する図である。図９では、画素列群［Ｎ］を用いて説明する。
図９では、画素列群［Ｎ］を構成する複数の画素を、図７、８と同様に光電変換素子ＰＤと画素回路とに分けて表している。複数の画素は、水平方向には、下から、Ｒ（赤）、Ｇ（緑）、Ｂ（黒）の３行、垂直方向には、各色の画素６列が配列されている。なお、図９では、各画素の識別として、行の番号にかえて、色成分（Ｒ、Ｇ、Ｂ）を用いて表し、光電変換素子ＰＤの矩形内の右上方に示している。例えば、図中左上の画素［Ｎ、Ｂ１］について、「Ｎ」は画素列群の番号であり、「Ｂ１」は、行の番号に代わる色成分「Ｂ」と、各画素列群における列の番号「１」を組み合わせた記号である。
また、画素列群［Ｎ］内の配線に関して、水平方向の配線は、各行の各画素の画素回路が配置される領域に、光電変換素子ＰＤに近い方から、電源線ＬＶＤＤ、制御線ＬＴＸ、制御線ＬＲＴ，およびリセット電源線ＬＶＤＤＲＴが配置されている。垂直方向の配線は図中に示す通りである。
【００４８】
図９には示していないが、電源線ＬＶＤＤおよびリセット電源線ＬＶＤＤＲＴは、図７の構成例では電力供給線［Ｍ］群の電源供給元配線５２［Ｍ］、図８の構成例では電力供給線奇数群の電源供給元配線５２［１］から電力が供給されるように配線されている。電力供給線は、図７、８に示したように、画素列群［Ｎ］は、少なくとも隣接する画素列群［Ｎ−１］、［Ｎ＋１］とは独立して配線された電力供給線群と接続される。
【００４９】
電源線ＬＶＤＤは、増幅トランジスタＳＤを動作させる印加電圧を供給する配線であり、画素電源線とも称する。電源線ＬＶＤＤは、各画素の電源ＶＤＤの端子に接続される。
リセット電源線ＬＶＤＤＲＴは、リセットトランジスタＲＴによってフローティングディフュージョンＦＤをリセットするリセット電位を与える配線である。リセット電源線ＬＶＤＤＲＴは、各画素のリセット電源ＶＤＤＲＴの端子に接続される。
【００５０】
また、各画素列群内に配線された電源線ＬＶＤＤおよびリセット電源線の各供給線は、少なくとも隣接する画素列群と電力供給を独立にするため、隣接する画素列群との間において、配線が切断されたレイアウト構成になっている。より詳細には、各画素列群内の水平方向の配線は、画素列群内で切断され、隣接する画素列群の画素とは接続しない。これは、複数の画素列群の間で相互に異なる電源供給線から電力を供給するように構成されるからである。
【００５１】
なお、図示していないが、画素の各トランジスタのバックゲートを接地するグランド配線も同様に隣接する画素列群へのグランド配線と独立に配線することが好ましい。グランド配線は、転送トランジスタＴＸ、リセットトランジスタＲＴ、および増幅トランジスタＳＥとのバックバイアスを固定する配線であり、画素接地線とも称する。
また、図９では、電源線ＬＶＤＤおよびリセット電源線ＬＶＤＤＲＴは、複数の画素列群の間で独立して配線される場合を示したが、電源線ＬＶＤＤとリセット電源線ＬＶＤＤＲＴとの一方が独立した配線となる場合を排除するものではない。
【００５２】
図９に示すように、電力供給元配線５２から各画素に電源ＶＤＤ、リセット電源ＶＤＤＲＴを供給する電源線ＬＶＤＤ、リセット電源線ＬＶＤＤＲＴなどの供給先配線５３は、一つの画素列群内で他の画素列群とは独立して配線される。ここで、供給先配線５３は、上述した画素電源線、リセット電源線および画素接地線などの各画素列群内の配線を含む。従って、少なくとも隣接する画素列群の間では、電力供給元配線５２および供給先配線５３を含む電力供給線は独立になる。
【００５３】
本実施形態によれば、複数の電力供給線は、少なくとも隣接する画素列群とは独立に配線されることから、隣接する画素列群からのノイズを抑制することができる。具体的には、画素信号を読み出す画素列群（例えば、画素列群［Ｎ］）と、当該画素列群と隣接する画素列群（例えば、画素列群［Ｎ−１］、［Ｎ＋１］）とは、独立になり、隣接する画素列群からのノイズを抑制することが可能となる。
【００５４】
実施形態２．
本実施形態では、固体撮像素子に適用するＧＮＤタップの具体的について説明する。
図１０は、実施形態２の固体撮像素子の構成例について説明する図である。
図１０に示すように、一つの画素列群と隣接する画素列群とは独立に、複数のグランド配線が配置される。グランド配線は、コンタクト６１を通してＰ＋タップ６２へ接続され、基板と接続する。図１０では、画素列群［Ｎ］と、隣接する画素列群［Ｎ＋１］について、それぞれの画素の一部分を表し、グランド配線ＧＮＤ１は画素列群［Ｎ］の各画素のウェルと接続し、グランド配線ＧＮＤ２は、画素列群［Ｎ＋１］の各画素のウェルと接続する構成例を示している。
【００５５】
固体撮像素子では、トランジスタの駆動の際、トランジスタのバックバイアスから画素を形成するウェルなどを介して隣接する画素列群のトランジスタのバックバイアスに影響を与える。
本実施形態によれば、ウェルをＰ＋タップ６２でグランド配線から電位固定することによって、バックバイアスの変動を抑制することができる。さらに、グランド配線は隣接する画素列群との間で独立して配線することによって、任意の画素列群での画素の制御駆動によってグランド配線が変動する場合、隣接する画素列群のグランド配線への変動を抑制することができる。
【００５６】
実施形態３．
本実施形態では、固体撮像素子が行うシャッター動作への対応として、増幅トランジスタＳＦのドライブ電流のオン／オフと、制御線ＬＴＸのパルス波形の訛化とについて説明する。
図１１は、実施形態３の固体撮像素子のシャッター動作の一例について説明するタイミングチャートである。図１２は、実施形態３の固体撮像素子の画素が備える定電流回路の一例を説明する図である。
【００５７】
固体撮像素子では、露光期間の設定を変更するために、シャッター動作を用いる。シャッター動作は、画素の光電変換素子ＰＤの信号電荷の読み出し前に信号線ＬＴＸのパルス動作を行い、画素の光電変換素子ＰＤに蓄積された電荷を排出し、その直後から、新たに光電変換素子ＰＤに電荷を蓄積させ、読み出し時に光電変換素子ＰＤに蓄積した電荷を読み出す動作である。
図１１に示すように、リセット動作前に信号線ＬＴＸのパルス動作を行い、このパルス動作により光電変換素子ＰＤに蓄積した電荷を一旦排出する。その後、電荷は光電変換素子ＰＤに蓄積され、次の制御線ＬＴＸのパルス動作では、光電変換素子ＰＤに蓄積された電荷を読み出す。信号線ＬＴＸによる、リセット動作前のパルス動作と次のバルス動作との２回のパルスの期間で露光期間が決まる。図１１に、各画素列群について信号線ＬＴＸと信号線ＶＯＵＴとの間に、点線の矢印で露光期間を示す。
【００５８】
図１１にノードの一つとして示すトランジスタＣＳＬは、増幅トランジスタＳＦのドライブ電流のオン／オフを行うように構成される。
トランジスタＣＳＬは、増幅トランジスタに定電流を流す定電流回路の一例としてのトランジスタであり、例えば、図１２に示す回路図のように、画素の増幅トランジスタＳＦをソースフォロア回路とし、増幅トランジスタＳＦをドライブするための定電流を流す定電流動作を担う。図１２に示す画素の構成例は、図２の構成にトランジスタＣＳＬを追加したものである。
図１１に示すトランジスタＣＳＬの動作タイミングチャートにおいて、電圧ＶＣＳＬは、増幅トランジスタＳＦをドライブするため、トランジスタＣＳＬが定電流を流す定電流動作のための印加電圧であり、ＧＮＤは、定電流をオフにさせる動作のための印加電圧である。
【００５９】
トランジスタＣＳＬは、画素のリセットや読み出し動作を行うときは、電圧ＶＣＳＬが印加され、増幅トランジスタＳＦをドライブさせる定電流状態で動作する。一方、シャッター動作時は、トランジスタＣＳＬは、電圧をＧＮＤにすることによって増幅トランジスタＳＦに流れる電流をオフになるように動作する。
画素制御部２０は、複数の画素列群の間で位相をずらして、増幅トランジスタＳＦを定電流回路から切断するように、上述したトランジスタＣＳＬの動作を制御する。
【００６０】
このように、固体撮像素子の画素に定電流回路としてのトランジスタＣＳＬを備えることにより、シャッター時の制御線ＬＴＸのパルス動作によるノイズを抑制することが可能となる。
詳細には、シャッター動作中とはいえ、増幅トランジスタＳＦをドライブ動作にして、制御線ＬＴＸにパルス動作をさせると、容量としてのフローティングディフュージョンＦＤの電位が変動し、信号線ＶＯＵＴも追従して、電位が変動する。このような電位の変位は、増幅トランジスタＳＦのドレインである電源ＶＤＤや、増幅トランジスタＳＦのバックゲートであるＧＮＤへも電位変動の影響を与えることになる。他の画素列群は、画素信号の読み出し動作時に、上述した電位変動の影響を受けるとノイズとなる。
【００６１】
そこで、本実施形態では、少なくともシャッター動作としての信号線ＬＴＸのパルス動作中では、増幅トランジスタＳＦのドライブ電流をオフにするため、定電流回路としてのトランジスタＣＳＬを設け、トランジスタＣＳＬの印加電圧をＧＮＤにする。
これにより、シャッター動作時の信号線ＬＴＸのバルス動作によるフローティングディフュージョンＦＤの電位変動による増幅トランジスタＳＦの電流変動はなくなり、増幅トランジスタＳＦの電源ＶＤＤおよびバックゲートのＧＮＤの電圧変動が抑制され、ノイズが抑制される。
【００６２】
次に、図１３を参照して、制御線ＬＴＸのパルス波形の訛化について説明する。
図１３は、実施形態３の固体撮像素子の画素が備える訛化回路の一例を説明する図である。なお、図１３に示す画素制御部２０ａは本実施形態に関連する部分のみを表し、他の構成を省略している。
画素制御部２０ａは、信号線ＬＴＸに接続する訛化回路として、容量Ｃ５と抵抗Ｒ１とを有する直列回路、および直列回路への接続切り替えるスイッチＳＷ１を備える。訛化回路は、複数の信号線を介して、転送トランジスタＴＸのゲート端子に制御信号を印加するときに、制御信号の電圧変化を遅くする、言い換えると、時間的に穏やかな傾斜の電圧変化にする駆動回路として働く。
スイッチＳＷ１の動作タイミングは、図１１に図示していないが、シャッター動作時は、スイッチＳＷ１をオンにして、容量Ｃ５と抵抗Ｒ１の直列回路に接続し、画素のリセットや読み出し動作時は、スイッチＳＷ１をオフにし、容量Ｃ５、抵抗Ｒ１の直列回路から切断させる。図１１のトランジスタＣＳＬと動作タイミングで、逆位相に動作させる。
画素制御部２０は、スイッチＳＷ１のオン／オフを制御する。
【００６３】
このように、画素制御部２０ａが有する訛化回路によって、制御線ＬＴＸを介して転送トランジスタＴＸを制御するときの駆動波形は、画素のリセットや読み出し動作時は、スイッチＳＷ１をオフ状態とするため、直列回路の影響を受けない。一方、シャッター動作時は、スイッチＳＷ１をオン状態にするため、制御線ＬＴＸの電位がローレベルからハイレベルへ変化するとき、および、その逆の変化において、急な電圧変化がなくなり、波形としていわゆる“なまり”が発生する。これにより、容量としてのフローティングディフュージョンＦＤの電位変動も“なまり”により時間的に緩やかになり、トランジスタＳＦの電源ＶＤＤ、バックゲートのＧＮＤの変動が抑制され、他の画素列群の読み出し時のノイズの影響を抑制することができる。
なお、本実施形態では、固体撮像素子は、図１３に示すように、各画素の定電流回路（トランジスタＣＳＬ）と、画素制御部２０の駆動回路（訛化回路）とを備える構成例を示したが、定電流回路と駆動回路とのいずれかを備える場合であっても、ノイズ抑制の効果を奏することができる。
【００６４】
実施形態４．
本実施形態では、固体撮像素子へ電力供給線の切り離し回路を追加する態様について説明する。
図１４は、実施形態４の固体撮像素子の構成例を説明する図である。図１５は、実施形態４の固体撮像素子に適用する電力供給線の切り離し回路の構成例を説明する図である。
図１４に示すように、切り離し回路７０は、電源供給線のうち、電力供給元配線５２と供給先配線５３との間に配置される。
【００６５】
切り離し回路７０は、図１５のようにスイッチＳＷ２で電力供給元配線５２を切断し、また、切断した際に供給先配線５３側に負荷容量Ｃ６を追加した構成としている。
固体撮像素子は、画素制御部２０が複数の切り離し回路７０のスイッチＳＷ２のオン／オフを制御することによって、複数の電力供給線毎に、電源へ接続する接続状態と、電源から切り離される切断状態とを切り替えるように構成される。
なお、図１４では、図７の構成に切り離し回路７０を追加した例を示しているが、図８の構成に追加することも可能である。
【００６６】
複数の電力供給線は、隣接する画素列群の間などでは、独立に配線されるが、画素列群を複数配置する画素部１０以外の回路などと介して、または、配線同士が直接接続されることで共通化される。このような場合、電力供給元配線間も電圧変動を受ける可能があり、画素のリセットや読み出しの際は、画素信号を読み出そうとする画素列群に対応する電力供給元配線とスイッチＳＷ２をオンにして接続状態にすることで、他の画素列群の画素の読み出し動作によるノイズの影響を抑制する。
本実施形態の固体撮像素子に適用する切り離し回路は、電力供給線の配線本数が多いときに効果的であり、図１２のＣＳＬのパルスと同じ動作タイミングで接続動作を行い、読み出し動作中の画素列群から離れた画素列群の駆動動作によるノイズの影響を抑制できる。
【００６７】
実施形態５．
本実施形態では、一実施形態に係る固体撮像素子を適用する撮像装置の一例として、カメラシステムの構成例について説明する。
図１６は、実施形態５の撮像装置の構成例を説明する図である。
カメラシステムは、レン１ズ、撮像デバイス２、駆動部３および信号処理部４を備える。
撮像デバイス２は、上述した各実施形態の固体撮像素子を適用可能なデバイスである。
レンズ１は、撮像デバイス２の画素領域にて入射光を撮像面に結像させる。レンズ１は、固体撮像素子の光電変換素子ＰＤに入射光を導く光学系の一例である。
駆動部３は、撮像デバイス２を駆動する駆動回路であり、撮像デバイス２内の回路を駆動するタイミングジェネレータを備える。タイミングジェネレータは、駆動タイミング信号を生成し、所定のタイミング信号で撮像デバイス２を駆動する。撮像デバイス２は、駆動タイミング信号に応じて、画素の駆動を制御する。
信号処理部４は、撮像デバイス２から出力された出力信号（画素信号）を処理する信号処理回路であり、撮像デバイス２の出力信号に所定の信号処理を施した画像信号を出力する。
【００６８】
信号処理部から出力された画像信号は、メモリなどの記録媒体に記録することができる。画像信号は、アナログ出力であれば、アナログ・デジタル変換回路（ＡＦＥ）を通し、また、デジタル出力であればデジタル信号処理（ＤＦＥ）を通し、記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーすることができる。
また、信号処理部から出力された画像信号は、液晶ディスプレイなどのモニタに動画として映し出すことができる。
【００６９】
このように、撮像装置において、撮像デバイスとして、上記各実施形態の固体撮像素子を搭載することにより、高精度な撮像装置（例えば、カメラ）を実現することができる。また、一実施形態の固体撮像素子は、チップ面積を削減することが可能であり、撮像装置の小型化にも寄与することができる。
【００７０】
以上説明したように、上述した各実施形態の固体撮像素子によれば、水平方向に配置される複数の画素において水平方向へ位相をずらして順次に読み出す際、読み出しが同時になされる一つないし複数の画素で構成される画素列群毎に、画素の電源および接地の供給配線を分けることにより、ノイズを抑制することができる。
【００７１】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、上記各実施形態の一つまたは複数を組み合わせて固体撮像素子を構成することも可能である。
【符号の説明】
【００７２】
１０  画素部
２０、２０ａ  画素制御部
３０  読み出し処理部
４０  出力部
５１  共通電力供給線
５２  電力供給元配線
５３  供給先配線
６１  コンタクト
６２  Ｐ＋タップ
７０  切り離し回路
ＦＤ  フローティングディフュージョン、
ＬＴＸ、ＬＲＴ  制御線、
ＰＤ  光電変換素子、
ＲＴ  リセットトランジスタ、
ＳＦ  増幅トランジスタ、
ＴＸ  転送トランジスタ、
ＶＯＵＴ  信号線、
【先行技術文献】
【特許文献】
【００７３】
【特許文献１】特許５４７８９０５号公報
【特許文献２】特開２００９‐２２５０２１号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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