(57)【要約】【課題】瞬時に信号の位相の補正を行うことが可能で、温度変化や経時変化による位相の変化に追随することができる記録装置を提供する。【解決手段】記録素子基板であって、記録素子と、前記記録素子を駆動する駆動回路と、第１の信号、第２の信号および制御信号を受信する受信回路と、前記受信回路で受信された第１の信号の位相と第２の信号の位相のずれ量を第１の値に調整し、前記駆動回路へ出力する調整回路と、を有し、前記調整回路は、前記制御信号に基づいて、前記ずれ量を第１の値と異なる第２の値に変更可能である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
記録素子基板であって、
記録素子と、
前記記録素子を駆動する駆動回路と、
第１の信号、第２の信号および制御信号を受信する受信回路と、
前記受信回路で受信された第１の信号の位相と第２の信号の位相のずれ量を第１の値に調整し、前記駆動回路へ出力する調整回路と、
を有し、
前記調整回路は、前記制御信号に基づいて、前記ずれ量を第１の値と異なる第２の値に変更可能であることを特徴とする記録素子基板。
【請求項２】
前記制御信号は前記ずれ量の変更の有効／無効を示す情報を含むことを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記制御信号は前記ずれ量を、前記第１の値より大きい値に変更する、または、前記第１の値より小さい値に変更する、を示す情報を含むことを特徴とする請求項１または２に記載の記録素子基板。
【請求項４】
前記制御信号が前記ずれ量の変更の無効を示す情報を含む場合、前記調整回路は、第１の信号と第２の信号を前記第１の値のずれ量の位相で前記駆動回路へ出力することを特徴とする請求項１乃至３のいずれか一項に記載の記録素子基板。
【請求項５】
前記制御信号が前記ずれ量の変更の有効を示す情報を含む場合、前記調整回路は、第１の信号と第２の信号を前記第２の値のずれ量の位相で前記駆動回路へ出力することを特徴とする請求項１乃至３のいずれか一項に記載の記録素子基板。
【請求項６】
前記調整回路は、
前記第１の信号に対して複数の第１遅延信号を生成する第１生成回路と、
前記第２の信号に対して複数の第２遅延信号を生成する第２生成回路と、
第１の信号の位相と第２の信号の位相のずれ量を第１の値となるように、前記駆動回路へ出力する第１の信号として前記複数の第１遅延信号の中から１つの信号を選択し、前記駆動回路へ出力する第２の信号として前記複数の第２遅延信号の中から１つの信号を選択する第１の選択回路と、
前記第１の選択回路で選択された２つの信号の相対的なずれ量が前記第２の値となるように、少なくとも一方の信号を遅延させる遅延手段を有する第１の経路と、前記第１の選択回路で選択された２つの信号の相対的なずれ量が変わらない第２の経路を有し、前記制御信号に基づき、第１の経路か第２の経路を選択する第２の選択回路と、
を含むことを特徴とする請求項１乃至５のいずれか一項に記載の記録素子基板。
【請求項７】
前記調整回路は、
前記第１の信号に対して複数の第１遅延信号を生成する第１生成回路と、
前記第２の信号に対して複数の第２遅延信号を生成する第２生成回路と、
前記制御信号と、前記複数の第１遅延信号と、前記複数の第２遅延信号とに基づいて、前記駆動回路へ出力する第１の信号として前記複数の第１遅延信号の中から１つの信号を選択し、前記駆動回路へ出力する第２の信号として前記複数の第２遅延信号の中から１つの信号を選択することを特徴とする請求項１乃至６のいずれか一項に記載の記録素子基板。
【請求項８】
前記第１の信号はデータ信号であり、前記第２の信号はクロック信号であることを特徴とする請求項１乃至７のいずれか一項に記載の記録素子基板。
【請求項９】
請求項１乃至８のいずれか一項に記載の記録素子基板を備える記録ヘッド。
【請求項１０】
請求項９に記載の記録ヘッドを備える記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録素子基板、記録ヘッド、及び記録装置に関する。
【背景技術】
【０００２】
半導体集積回路によって構成されるインクジェット記録方式の記録装置（以下、単に記録装置）の記録素子基板は、記録装置本体からクロック信号（ＣＬＫ）と画像データ信号（ＤＡＴＡ）を受け取り、その画像データに応じて記録動作を行う。近年の印刷の高速化に対応して、クロック信号や画像データ信号の周波数は数百ＭＨｚ程度と高速化してきている。クロック信号と画像データ信号は送信回路や受信回路のバラツキによって位相にずれが生じるが、高速化に伴い位相ずれの影響を顕著に受けやすくなり、クロック信号とデータ信号の同期を取るのが難しくなる。そのため、クロック信号とデータ信号の位相のずれを補正する手段が必要とされてきている。
【０００３】
クロック信号とデータ信号の位相のずれを補正する技術として、受信回路側にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路やＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を設けた構成が知られている。また、特許文献１には送信回路側でクロック信号とデータ信号の位相ずれを補正する記録装置の例が開示されている。特許文献１に記載の記録装置は、記録装置本体側（送信回路側）にある制御ＩＣが記録素子基板（受信回路側）の受信した画像データ信号を繰り返し読み出し、その受信結果を確認することで、最適な位相補正量を決定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１０２７０９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＬＬ回路やＰＬＬ回路を用いた従来技術では、ＤＬＬやＰＬＬが安定動作をするためのトレーニング期間が必要である。また、特許文献１の技術では、一回の位相補正をするために記録素子基板の受信結果を複数回確認する必要があるため、位相補正量を決定するまでに時間がかかる。そのために位相の補正を定期的に行うことが難しく温度変化や経時変化による位相の変化に追随することが難しいという課題がある。
【０００６】
本発明は、上記課題を鑑み、安定動作をさせるためのトレーニング期間が不要で、かつ温度変化や経時変化による位相の変化に追随することができる位相補正手段を備えた、信頼性の高い記録装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は以下の構成を有する。すなわち、記録素子基板であって、記録素子と、前記記録素子を駆動する駆動回路と、第１の信号、第２の信号および制御信号を受信する受信回路と、前記受信回路で受信された第１の信号の位相と第２の信号の位相のずれ量を第１の値に調整し、前記駆動回路へ出力する調整回路と、を有し、前記調整回路は、前記制御信号に基づいて、前記ずれ量を第１の値と異なる第２の値に変更可能である。
【発明の効果】
【０００８】
本発明によれば、トレーニング期間が不要で瞬時に位相差の補正を行うことが可能となる。そのため、温度変化や経時変化による位相の変化に追随することができ、信頼性の高い記録装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】インクジェット記録装置の構成例を示す外観斜視図。
【図２】本発明に係るインクジェット記録装置の制御構成の例を示す図。
【図３】第１の実施形態に係る記録装置の構成例を説明するための図。
【図４】第１の実施形態に係る記録装置のタイミングチャートを示す図。
【図５】第１の実施形態に係る補正回路の構成例を説明するための図。
【図６】第１の実施形態に係る第１の信号補正回路のタイミングチャートを示す図。
【図７】第１の実施形態に係る第２の信号補正回路のタイミングチャートを示す図。
【図８】第１の実施形態に係る第１の判定回路の構成例を示す図。
【図９】第１の実施形態に係る第１のマルチプレクサの構成例を示す図。
【図１０】第１の実施形態に係る第２の判定回路の構成例を示す図。
【図１１】第１の実施形態に係る第２のマルチプレクサの構成例を示す図。
【図１２】第１の実施形態に係る記録ヘッドの斜視図。
【図１３】第１の実施形態に係る検査用遅延回路の構成例を示す図。
【図１４】第１の実施形態に係る検査用遅延回路のタイミングチャートを示す図。
【図１５】第１の実施形態に係る単位遅延回路の構成例を示す図。
【図１６】第１の実施形態に係る補正回路の補正特性を示す図。
【図１７】第１の信号と第２の信号の位相関係を説明するための図。
【図１８】第２の実施形態に係る補正回路の構成例を説明するための図。
【図１９】第２の実施形態に係る第２のマルチプレクサの構成例を示す図。
【図２０】検査装置と記録素子基板の接続を説明するための図。
【図２１】記録素子基板の出荷検査時のタイミングチャートを示す図。
【発明を実施するための形態】
【００１０】
この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００１１】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００１２】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００１３】
またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１４】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１５】
以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。
【００１６】
さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。
【００１７】
本発明に係る記録ヘッドは、その記録幅が記録媒体の幅に相当するようなフルラインタイプの記録ヘッドを備えた記録装置に用いる例にて説明する。なお、これに限定するものではなく、配線の長さなどにより、本発明により解決すべき問題が発生し得る場合には、シリアルタイプの記録ヘッドを備えた記録装置に用いられてもよい。
【００１８】
［記録装置の概要説明］
図１はフルラインのインクジェット記録ヘッド（以下、記録ヘッド）１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置１００の構造を説明するための斜視透視図である。なお、以下の説明において、４つのインクに対応した記録ヘッドを例に挙げて説明するが、この数に限定するものではない。また、記録ヘッドにおいて共通した構成については、添え字を省略して記録ヘッド１０１として示す。
【００１９】
記録装置１００において、記録媒体１５は、フィーダユニット１７から、これら記録ヘッド１０１による印刷位置に供給され、記録装置１００の筐体１８に具備された搬送ユニット１６によって搬送される。
【００２０】
記録媒体１５への画像の印刷は、記録媒体１５を搬送しながら、記録媒体１５の基準位置がブラック（Ｋ）インクを吐出する記録ヘッド１０１Ｋの下に到達したときに、記録ヘッド１０１Ｋからブラックインクを吐出する。同様に、シアン（Ｃ）インクを吐出する記録ヘッド１０１Ｃ、マゼンタ（Ｍ）インクを吐出する記録ヘッド１０１Ｍ、イエロ（Ｙ）インクを吐出する記録ヘッド１０１Ｙの順に、各基準位置に記録媒体１５が到達すると各色のインクを吐出してカラー画像が形成される。こうして画像が印刷された記録媒体１５はスタッカトレイ２０に排出されて堆積される。
【００２１】
記録装置１００は、更に搬送ユニット１６、記録ヘッド１０１にインクを供給するためのインク毎に交換可能なインクカートリッジ（不図示）を有している。またさらに、記録ヘッド１０１へのインク供給や回復動作のためのポンプユニット（不図示）、記録装置１００全体を制御する制御基板（不図示）等を有している。またフロントドア１９は、インクカートリッジの交換用の開閉扉である。
【００２２】
［制御構成］
次に、図１を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。
【００２３】
図２は、記録装置１００の制御回路の構成を示すブロック図である。図２において、コントローラ３０は、ＭＰＵ３１、ＲＯＭ３２、ゲートアレイ（Ｇ．Ａ．）３３、及びＤＲＡＭ３４を含んで構成される。インタフェース４０は、記録データを入力するインタフェースである。ＲＯＭ３２は、不揮発性の記憶領域であり、ＭＰＵ３１が実行する制御プログラムを格納する。ＤＲＡＭ３４は、記録データや記録ヘッド１０１に供給される記録信号等のデータを保存しておくＤＲＡＭである。ゲートアレイ３３は、記録ヘッド１０１に対する記録信号の供給制御を行うゲートアレイであり、インタフェース４０、ＭＰＵ３１、ＤＲＡＭ３４間のデータ転送制御も行う。キャリッジモータ９０は、記録ヘッド１０１を搬送するためのモータである。搬送モータ７０は、記録紙搬送のためのモータである。ヘッドドライバ５０は、記録ヘッド１０１を駆動する。モータドライバ６０、８０はそれぞれ、搬送モータ７０、キャリッジモータ９０を駆動するためのモータドライバである。
【００２４】
なお、図１に示すようなフルライン記録ヘッドを用いる構成の記録装置では、キャリッジモータ９０やそのモータを駆動するモータドライバ８０は存在しない。このために、図２ではカッコ符号にて示している。
【００２５】
上記制御構成の動作を説明すると、インタフェース４０に記録データが入るとゲートアレイ３３とＭＰＵ３１との間で記録データが記録用の記録信号に変換される。そして、モータドライバ６０、８０が駆動されると共に、ヘッドドライバ５０に送られた記録データに従って記録ヘッド１０１が駆動され、記録が行われる。
【００２６】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る記録装置１００の概略構成を示す図である。図３ではフルライン型の記録ヘッド１０１の例を示している。記録ヘッド１０１の斜視図を図１２に示す。フルライン型の記録ヘッドは、図１２に示すように記録素子基板１０３が複数配置され、記録媒体１５以上の印刷幅を持つ。本実施形態において、複数の記録素子基板１０３は、同じ構成を備えるものとする。なお、記録素子基板１０３の形状および配置の数や位置構成は一例であり、これに限定するものではない。
【００２７】
以下、本発明に係る記録素子基板１０３の構成例について説明する。なお、以下に示す各構成要素において、同一種類の要素に関し、「第１の」「第２の」といった表現を用いて説明するが、これは便宜的に用いるものであり、必ずしも特許請求の範囲に記載の構成と一致するものではない。
【００２８】
記録素子基板１０３は、第１の信号１１１（ＤＡＴＡ）を受信する第１の受信回路１０６と、第２の信号１１２（ＣＬＫ）を受信する第２の受信回路１０７と、第３の信号１１３を受信する第３の受信回路１０８とを備える。第１の信号１１１、第２の信号１１２、及び第３の信号１１３は、記録装置本体基板１０２に配置されるヘッド制御ＩＣ１０９から伝送線路１１０を介して、複数の記録素子基板１０３それぞれへと供給される。
【００２９】
第１の信号１１１、第２の信号１１２、及び第３の信号１１３は、各受信回路を介して補正回路１０５に入力される。補正回路１０５は、第３の信号１１３の周期毎に、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相差を補正して、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）を出力する。第４の信号１１４（Ｄａｄｊ）は、第１の信号１１１（ＤＡＴＡ）の位相を補正した信号である。また、第５の信号１１５（ＣＫａｄｊ）は、第２の信号１１２（ＣＬＫ）の位相を補正した信号である。補正回路１０５から出力された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）は、駆動回路１０４に入力される。駆動回路１０４は、位相差が補正された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）で駆動されるため、画像データ信号とクロック信号の同期を確実に取ることができ、正確な画像データを受信する事が可能となる。この補正回路１０５は、２つの信号（ＤＡＴＡとＣＬＫ）の位相の相対的なずれ量を調整するので、調整回路とも表現できる。
【００３０】
検査用制御信号１２０は、記録素子基板１０３を出荷検査する際に用いる信号であり、補正回路１０５に入力される。記録素子基板１０３を出荷検査する際は検査用制御信号１２０に応じて、補正回路１０５が第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相を故意的にずらし、位相関係をワーストの状態で出荷検査を行えるようにする。なお、図１２において、検査用制御信号１２０は、通常動作時（記録装置の出荷後）には使用されないものとし、ここでは、記録装置本体基板１０２等とは接続されていない状態を示している。検査時等の接続された状態については、図２０を用いて後述する。
【００３１】
図４は、本発明の第１の実施形態に係る記録装置１００におけるタイミングチャートを示す図である。第１の信号１１１を画像データ信号（ＤＡＴＡ）として、第２の信号１１２をクロック信号（ＣＬＫ）として、また、第３の信号１１３をラッチ信号（ＬＴ）として説明を行う。ライン時間とは、記録媒体１５に１列分ないしは１行分の画像を印刷するための時間を指す。記録素子基板１０３は、１ライン時間を所定の数のブロックに分割して、記録素子を順次駆動していく時分割駆動を行っている。ラッチ時間は、１ブロックあたりの時間を指す。また、ラッチ信号（ＬＴ）は、１ブロックを識別するための信号である。
【００３２】
１ラッチ時間は、テストフラグ信号２００を送信する期間、画像データ信号２０１を送信する期間、及び休止期間２０３から構成される。休止期間２０３は、画像データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）の論理が遷移しない期間となる。第１の実施形態に係る記録装置１００は、休止期間２０３後のテストフラグ信号２００の送信期間で瞬時に画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の位相ずれの補正を行う。
【００３３】
具体的には、休止期間２０３後に送信されるテストフラグ信号２００と、クロック信号（ＣＬＫ）の位相差を把握し、最適な位相補正量が決定される。画像データ信号２０１を送信する期間中、決定した位相補正量を維持し、ラッチ信号（ＬＴ）の立ち上がりで位相補正量がリセットされる。このような動作を１ラッチ時間毎に繰り返し行うことで、本実施形態に係る記録装置１００は、温度変化や経時変化による位相の変化に追随することが可能で、信頼性を確保することが可能となる。
【００３４】
図５は、本実施形態に係る記録装置１００における補正回路１０５の構成例を説明するための図である。補正回路１０５は、第１の信号１１１（ＤＡＴＡ）の位相を補正する第１の信号補正回路３００と、第２の信号１１２（ＣＬＫ）の位相を補正する第２の信号補正回路３０１、及び検査用遅延回路３３０から構成される。第１の信号補正回路３００は、第１の遅延回路３０２、第１の判定回路３０３、及び第１のマルチプレクサ３０４から構成される。また、第２の信号補正回路３０１は、第２の遅延回路３０６、第２の判定回路３０７、及び第２のマルチプレクサ３０８から構成される。以下に図５を参照して補正回路１０５の動作を説明する。
【００３５】
第１の遅延回路３０２は、複数段の単位遅延回路３５０で構成され、第１の信号１１１（ＤＡＴＡ）を遅延させたｎ＋１個の第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２・・・Ｄ＿ｎ）を生成する生成回路として機能する。第１の判定回路３０３は、第１の遅延信号３１０と第２の信号１１２（ＣＬＫ）の位相を比較する。第１の判定回路３０３は、第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２・・・Ｄ＿ｎ）のうち、どの遅延信号の立ち上がりエッジが第２の信号１１２（ＣＬＫ）の立ち上がりエッジと一致するかを判定し、第１の判定信号３０５を出力する。第１のマルチプレクサ３０４は、選択回路として機能し、第１の判定回路３０３からの第１の判定信号３０５に基づいて、第１の判定回路３０３で判定されたエッジが一致する遅延信号を、第１の遅延信号３１０の中から選択する。そして、第１のマルチプレクサ３０４は、選択された信号を位相調整後のデータ信号３６０（Ｄａｄｊ＿ｘ）として出力する。つまり、選択した第１の遅延信号３１０が、位相調整後のデータ信号として特定されることとなる。
【００３６】
第２の遅延回路３０６は、複数段の単位遅延回路３５０で構成され、第２の信号１１２（ＣＬＫ）を遅延させたｍ＋１個の第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２・・・ＣＫ＿ｍ）を生成する生成回路として機能する。第２の判定回路３０７は、第２の遅延信号３１１と第４の信号１１４の位相を比較する。第２の判定回路３０７は、第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２・・・ＣＫ＿ｍ）のうち、どの遅延信号の立ち上がりエッジが第４の信号１１４（Ｄａｄｊ）の立下りエッジと一致するかを判定し、第２の判定信号３０９を出力する。第２のマルチプレクサ３０８は、選択回路として機能する。第２のマルチプレクサ３０８は、第２の判定回路３０７からの第２の判定信号３０９に基づいて、第２の判定回路３０７で判定されたエッジが一致する遅延信号の遅延時間に対して半分の遅延時間である遅延信号を第２の遅延信号３１１から選択する。そして、第２のマルチプレクサ３０８は、選択した信号を、位相調整後のクロック信号３６１（ＣＫａｄｊ＿ｘ）として出力する。つまり、選択した第２の遅延信号３１１が、位相調整後のクロック信号として特定されることとなる。
【００３７】
図１５は、単位遅延回路３５０の回路の構成例を示している。例えば、単位遅延回路３５０は、８段のインバータ回路１５０１で構成され、単位遅延回路３５０一段分で発生する遅延時間はｔｄである。
【００３８】
図６は、第１の信号補正回路３００のタイミングチャートを示す図である。図７は、第２の信号補正回路３０１のタイミングチャートを示す図である。図８は、第１の判定回路３０３の回路構成の例を示す図である。図１０は、第２の判定回路３０７の回路構成の例を示す図である。なお、第１の判定回路３０３及び第２の判定回路３０７は、ラッチ回路やフリップ回路などのデジタル回路のみで構成が可能である。
【００３９】
図９は、第１のマルチプレクサ３０４の回路の概念構成を示す図である。第１のマルチプレクサ３０４は、図９に示される真理値表の通りに、第１の判定信号３０５に基づいて第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２・・・Ｄ＿ｎ）のうちから一つの信号を選択する。そして、第１のマルチプレクサ３０４は、位相調整後のデータ信号３６０（Ｄａｄｊ＿ｘ）として出力する。図７に示す真理値表において、記号“＊”はｄｏｎ’ｔ  ｃａｒｅを意味する。
【００４０】
図１１は、第２のマルチプレクサ３０８の回路の概念構成を示す図である。第２のマルチプレクサ３０８は、図１１に示される真理値表の通りに、第２の判定信号３０９に基づいて第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２・・・ＣＫ＿ｍ）のうちから一つの信号を選択する。そして、第２のマルチプレクサ３０８は、位相調整後のクロック信号３６１（ＣＫａｄｊ＿ｉ）として出力する。また、第２のマルチプレクサ３０８は、ＡＮＤゲート９０１を備え、真理値表にて選択した位相調整後のクロック信号（ＣＫａｄｊ＿ｉ）と、制御用信号３１２とのＡＮＤを取っている。なお、真理値表に示す論理は、ＡＮＤゲートやＣＭＯＳスイッチなどのデジタル回路のみで実現が可能である。
【００４１】
以下、図６、図８、図９を参照し、第１の信号補正回路３００の詳細な動作を説明する。図６の例では、第２の信号１１２（ＣＬＫ）が第１の信号１１１（ＤＡＴＡ）に対して、理想状態のａの位置から時間ｔｓ分遅れが発生し、位相差が生じた例を示している。またテストフラグ信号２００を２ｂｉｔの信号「１０」とした場合の例である。
【００４２】
図８の複数のラッチ回路６００は第１の遅延信号３１０がラッチパルスとして入力されている。そのため、第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２・・・Ｄ＿ｎ）それぞれに同期して、初段のラッチ６００−０から後段のラッチ６００−ｎへ論理“Ｈｉｇｈ”レベルが転送される。ここで、図６に示すように、第１の遅延信号３１０それぞれの間には単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。次に、第２の信号１１２（ＣＬＫ）の立ち上がりに同期した信号ｅｄｇｅ２が生成され、そのｅｄｇｅ２が複数のフリップフロップ回路６０１に入力される。フリップフロップ回路６０１は、ｅｄｇｅ２の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がどの段のラッチまで転送されたかを示す第１の判定信号３０５（Ｑｄ）を出力する。第１の判定信号３０５は、ｎ＋１ｂｉｔにて構成される。
【００４３】
図６の例では、Ｑｄは０ｂｉｔ目から３ｂｉｔ目までが“Ｈｉｇｈ”レベル、４ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号Ｄ＿３で駆動される４段目のラッチ６００−３まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは、第２の信号１１２（ＣＬＫ）の立ち上がりエッジと一致しているのは、遅延信号Ｄ＿３であるということを示す。図９の第１のマルチプレクサ３０４は、第１の判定回路３０３から出力された第１の判定信号３０５（Ｑｄ）に従って、Ｄ＿３を位相調整後のデータ信号３６０（Ｄａｄｊ＿ｘ）として検査用遅延回路３３０へと出力する。
【００４４】
次に、図７、図１０、図１１を参照し、第２の信号補正回路３０１の詳細な動作を説明する。図１０の複数のラッチ回路８００は、第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２・・・ＣＫ＿ｍ）に同期して、初段のラッチ８００−０から後段のラッチ８００−ｍへ論理“Ｈｉｇｈ”レベルが転送される。ここで第２の遅延信号３１１それぞれの間には単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。次に、第４の信号１１４（Ｄａｄｊ）の立下りに同期した信号ｅｄｇｅ４が生成され、そのｅｄｇｅ４が複数のフリップフロップ回路８０１に入力される。フリップフロップ回路８０１がｅｄｇｅ４の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がどの段のラッチまで転送されたかを示す第２の判定信号３０９（Ｑｃ）を出力する。第２の判定信号３０９は、ｍ＋１ｂｉｔにて構成される。また、信号ｅｄｇｅ５はｅｄｇｅ４をＣＬＫ（第２の信号１１２）の立ち上がりエッジで取り込んだ信号である。信号ｅｄｇｅ５は、第２のマルチプレクサ３０８に供給され、マスキング信号として使用される。
【００４５】
図７の例では、Ｑｃは０ｂｉｔ目から４ｂｉｔ目までが“Ｈｉｇｈ”レベル、５ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号ＣＫ＿４で駆動される５段目のラッチ８００−４まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは第４の信号１１４（Ｄａｄｊ）の立下りエッジと一致しているのは、遅延信号ＣＫ＿４であるということを示す。図１１の第２のマルチプレクサ３０８は、第２の判定信号３０９（Ｑｃ）に従って、ＣＫ＿４に対して半分の遅延時間を持つＣＫ＿２を選択する。そして、第２のマルチプレクサ３０８は、ＡＮＤゲート９０１によって信号ｅｄｇｅ５で選択した信号の不要な部分をマスクし、位相調整後のクロック信号３６１（ＣＫａｄｊ＿ｘ）として検査用遅延回路３３０へと出力する。その結果、時間ｔｓ分が補正され、クロック信号のエッジが理想状態のａの位置に戻り、データ信号との同期が確実に取れるようになる。
【００４６】
次に、図１３、図１４を参照し、検査用遅延回路３３０の詳細動作を説明する。図１３は、本実施形態に係る検査用遅延回路３３０の構成例を示す。検査用遅延回路３３０は、単位遅延回路３５０、デコード回路１１０１、及び切り替えスイッチ１１０２、１１０３、１１０４から構成される。検査用遅延回路３３０は、信号３６０、信号３６１についてそれぞれ３つの経路が設けられている。デコード回路１１０１の制御によって、それぞれの信号の経路が選択される。この経路の選択によって、信号３６０と信号３６１の位相のずれ量を変更可能である。デコード回路１１０１は、２ｂｉｔの検査用制御信号１２０を３ｂｉｔのスイッチ制御信号１１０５、１１０６、１１０７にデコード処理する。この２ｂｉｔの情報は、非検査モードか検査モードかを示す。検査モードはここでは、２モードに限定するものではない。また、この２ｂｉｔの情報は、位相のずれ量の変更の有効／無効を指定する情報として適用しても構わない。あるいは、この２ｂｉｔの情報を位相ずれ量の変更量の大きさの指定（大／中／小）等を指定する情報として適用しても構わない。あるいは、検査用制御信号１２０のビット数を増やして、位相のずれ量の変更の有効／無効を指定する情報と位相ずれ量の変更量の大きさの指定する情報として適用してもかまわない。
【００４７】
非検査モード（通常モード）時は、スイッチ制御信号１１０６（ＣＯＮＴ２）によって切り替えスイッチ１１０３がオンされる。これにより、位相調整後のデータ信号３６０（Ｄａｄｊ＿ｉ）及び位相調整後のクロック信号３６１（ＣＫａｄｊ＿ｉ）が、それぞれ単位遅延回路３５０の１段分を経由して第４の信号１１４（Ｄａｄｊ）及び第５の信号１１５（ＣＫａｄｊ）として出力される。したがって、図１４（ａ）に示すように第４の信号１１４及び第５の信号１１５の位相関係に変化はなく、クロック信号のエッジが理想状態のａの位置となる。記録装置出荷後においては、通常モードにて動作するものとし、図３の状態において、デコード回路１１０１は、スイッチ制御信号１１０６（ＣＯＮＴ２）が出力するように構成されているものとする。つまり、信号１１４の位相と信号１１５の位相のずれ量は、信号３６０の位相と信号３６１の位相のずれ量と等しい。位相のずれ量は変化しない。
【００４８】
第１の検査モード時は、スイッチ制御信号１１０７によって切り替えスイッチ１１０２がオンされる。これにより、位相調整後のデータ信号３６０は、単位遅延回路３５０の１段分を経由して第４の信号１１４（Ｄａｄｊ）として出力される。一方、位相調整後のクロック信号３６１は、単位遅延回路３５０を経由せずに第５の信号１１５（ＣＫａｄｊ）として出力される。したがって、図１４（ｂ）に示すようにクロック信号のエッジが理想状態のａの位置から単位遅延回路３５０の１段分の遅延時間（ｔｄ）進んだ状態となる。つまり、信号１１４の位相と信号１１５の位相のずれ量は、信号３６０の位相と信号３６１の位相のずれ量より小さくなっている。
【００４９】
第２の検査モード時は、スイッチ制御信号１１０５によって切り替えスイッチ１１０４がオンされる。これにより、位相調整後のデータ信号３６０は、単位遅延回路３５０の１段分を経由して第１の信号１１４（Ｄａｄｊ）として出力される。また、位相調整後のクロック信号３６１は、単位遅延回路３５０の２段分を経由して第２の信号１１５（ＣＫａｄｊ）として出力される。したがって、図１４（ｃ）に示すようにクロック信号のエッジが理想状態のａの位置から単位遅延回路３５０の１段分の遅延時間（ｔｄ）遅れた状態となる。つまり、信号１１４の位相と信号１１５の位相のずれ量は、信号３６０の位相と信号３６１の位相のずれ量より大きくなっている。
【００５０】
つまり、検査用遅延回路３３０では、スイッチ制御信号１１０５に応じて、位相調整における補正量を変更することが可能である。図１３に示す構成では、データ信号およびクロック信号の少なくとも一方を遅延させることで補正量を制御している。また、単位遅延回路の数を信号ごと、及び、モードごとに変更することで、信号に対する遅延量を制御している。この遅延量の制御に関して、別の表現をすれば、第１の信号補正回路３００と第２の信号補正回路３０１で２つの信号（３６０と３６１）の位相のずれ量が第１の値であるとする。検査用遅延回路３３０によって、２つの信号（１１４と１１５）を位相のずれ量は第１の値と異なる第２の値へ変更される。また、データ信号およびクロック信号それぞれに対する遅延量は、図１３に示すものに限定するものではない。例えば、より多くの検査モードを設けた際には、必要に応じて、データ信号およびクロック信号其々に対する遅延量の組み合わせを定義してよい。
【００５１】
このような動作により、検査用遅延回路３３０は、記録素子基板１０３を出荷検査する際に検査用制御信号１２０に応じて、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相関係を故意的にずらすことが可能である。この構成により、出荷検査時にワーストの状態の位相関係で記録素子基板１０３の動作確認をすることが可能となり、品質を保証することが可能となる。
【００５２】
図１６は、補正回路１０５の補正特性を示す図である。図１６において、横軸は、補正回路１０５で位相補正前の第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相関係を示している。縦軸は、補正回路１０５で位相補正後の第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相関係を示している。
【００５３】
図１７は、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相関係を説明するための図である。理想的な位相関係は０．５ＵＩの状態であり、第２の信号１１２（ＣＬＫ）のエッジが第１の信号１１１（ＤＡＴＡ）の中央に来ている状態である（図１７（ｂ））。理想状態から第１の信号１１１（ＤＡＴＡ）が極端に遅れた場合の位相関係が０ＵＩの状態であり、第２の信号１１２（ＣＬＫ）のエッジと第１の信号１１１（ＤＡＴＡ）のエッジが一致している状態である（図１７（ａ））。また、理想状態から第２の信号１１２（ＣＬＫ）が極端に遅れた場合の位相関係が１．０ＵＩの状態であり、第２の信号１１２（ＣＬＫ）のエッジと第１の信号１１１（ＤＡＴＡ）のエッジが、一周期遅れで一致している状態である（図１７（ｃ））。
【００５４】
補正回路１０５は、０ＵＩ〜１．０ＵＩの位相関係を０．５ＵＩの位相関係に近づけるように補正をするので、図１６（ａ）に示すような特性となり、補正後の位相関係は縦軸の０．５ＵＩ近辺をまたぐ。補正回路１０５は、単位遅延回路の段数を切り替えて位相補正を行う。そのため、位相補正の最小分解能は単位遅延回路の１段分の遅延時間（ｔｄ）となり、図１６に示すようにのこぎりのような特性となっている。のこぎりの段差は遅延時間（ｔｄ）によって決まる。例えば、遅延時間（ｔｄ）が小さければのこぎりの段差が小さくなり、理想状態に近づく。また、逆に遅延時間（ｔｄ）が大きければのこぎりの段差が大きくなり、理想状態から遠のく。
【００５５】
図１６（ａ）の網掛けされた領域は、記録素子基板１０３の動作ＮＧ領域を示している。補正回路１０５の次段には駆動回路１０４が接続され、補正回路１０５で位相補正された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）によって記録素子を駆動する。網掛けされた領域は第４の信号と第５の信号の位相関係が理想状態の０．５ＵＩからかけ離れた領域であり、セットアップタイムまたはホールドタイムを十分に確保できない領域である。そのため、駆動回路１０４が正しいデータが受信できないため、記録素子基板１０３としての動作がＮＧとなる。
【００５６】
図１６（ｂ）は、トランジスタの動作速度が遅い場合の補正回路１０５の補正特性を示した図である。トランジスタの動作速度が遅い場合は、単位遅延回路３５０で発生する遅延時間（ｔｄ）が大きくなるため、のこぎりの段差が大きくなる。そのため調整後の位相関係の一部箇所で、記録素子基板１０３の動作ＮＧ領域に入ってしまう可能性がある。図１７（ｂ）の丸印で示したところがその箇所である。
【００５７】
量産時には、このようにトランジスタ動作速度が遅い記録素子基板が作られる可能性があり、出荷検査時に確実に不良品として判別する必要がある。ここで、図１６（ｂ）に示すように、動作ＮＧ領域に入るポイントはごく一部の箇所のみである。そのため、この箇所を検知するためには、第１の信号と第２の信号の位相関係を０ＵＩから１．０ＵＩまで小刻みにずらしていき、その都度、記録素子基板のファンクション動作を確認する検査が必要となる。このような検査を実施した場合、検査時間が長くなってしまい検査コストが増大するという課題がある。
【００５８】
本発明に係る補正回路１０５では、検査用遅延回路３３０によって記録素子基板１０３を出荷検査する際に検査用制御信号１２０に応じて、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相関係を故意的にずらす。出荷検査時に常にワースト状態の位相関係で記録素子基板の動作確認をすることが可能となり、その動作確認を踏まえて品質を保証することが可能となる。
【００５９】
図１７の第１の検査モード時及び第２の検査モード時の点線で示した補正特性が、位相関係を故意的にずらした状態である。第１の検査モード時及び第２の検査モード時は、通常使用時（非検査モード時）のどのポイントよりも位相関係がワーストになっているため、ある１ポイントでファンクション動作を確認するのみで、良品／不良品判定が行える。この構成により、位相関係を小刻みにずらす必要がなく、検査時間が大幅に短縮することが可能となる。
【００６０】
＜第２の実施形態＞
図１８は、本発明の第２の実施形態に係る記録装置における補正回路１０５の構成例を説明するための図である。第１の実施形態（図５）との差異としては、検査用遅延回路３３０を設けず、検査用制御信号１２０が、第２のマルチプレクサ３０８に入力されている点である。本実施形態に係る補正回路１０５は、第２のマルチプレクサ１６０１が検査用制御信号１２０に応じて、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相関係を故意的にずらす。
【００６１】
図１９は、第２のマルチプレクサ１６０１の回路の概念構成を示した図である。第２のマルチプレクサ１６０１は非検査モード時（通常動作時）には、図１９に図示される真理値表の通りに、第２の判定信号３０９に基づいて第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２・・・ＣＫ＿ｍ）のうちから一つの信号を選択する。そして、第２のマルチプレクサ１６０１は、選択した信号を第５の信号１１５（ＣＫａｄｊ）として出力する。
【００６２】
また、検査用制御信号１２０に応じて、第１の検査モード時は、非検査モード時で選択された信号の１段前の信号を選択し、第２の検査モード時は、非検査モード時で選択された信号の１段後の信号を選択する。これにより、第５の信号１１５（ＣＫａｄｊ）の位相を進ませたり遅らせたりして、第４の信号１１４と第５の信号１１５の位相関係を故意的にずらす。更に、第２のマルチプレクサ１６０１は、ＡＮＤゲート１７０１を備え、真理値表にて選択した位相調整後のクロック信号（ＣＫａｄｊ＿ｉ）と、制御用信号３１２とのＡＮＤを取っている。
【００６３】
以上のように、本実施形態に係る補正回路１０５は、第２のマルチプレクサ１６０１によって記録素子基板１０３を出荷検査する際に検査用制御信号１２０に応じて第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）の位相関係を故意的にずらす。出荷検査時に常にワースト状態の位相関係で記録素子基板の動作確認をすることが可能となり、品質を保証することが可能となる。
【００６４】
＜検査装置との接続例＞
図２０は、出荷検査時における検査装置１８００と記録素子基板１０３の接続を説明した図である。記録素子基板１０３の出荷検査時には、記録素子基板１０３と検査装置１８００の検査基板１８０１が接続される。検査基板１８０１からは第１の信号１１１（ＤＡＴＡ）、第２の信号１１２（ＣＬＫ）、第３の信号１１３（ＬＴ）、及び２ｂｉｔの検査用制御信号１２０（ＴＥＳＴ１／ＴＥＳＴ２）が送信される。また、記録素子基板１０３から検査基板１８０１へ、駆動回路出力モニタ信号１８０２（ＯＵＴ）が出力される。検査基板１８０１は、駆動回路出力モニタ信号１８０２（ＯＵＴ）と送信した第１の信号１１１（ＤＡＴＡ）とを比較し、記録素子基板１０３が正しくデータを受信できたか否かを判定する。
【００６５】
図２１は、記録素子基板１０３の出荷検査時のタイミングチャートを示した図である。通常動作モード、第１の検査モード、第２の検査モードのそれぞれのモードで記録素子基板１０３にデータを送信し、駆動回路出力モニタ信号１８０２（ＯＵＴ）をモニタする。
【００６６】
上記の接続構成により、検査時において、各モードで記録素子基板１０３が正しくデータが受信できたかを検査することができる。
【符号の説明】
【００６７】
１０１…記録ヘッド、１０２…本体基板、１０３…記録素子基板、１０４…駆動回路、１０５…補正回路、３００…第１の信号補正回路、３０１…第２の信号補正回路、３０４…第１のマルチプレクサ、３０８…第２のマルチプレクサ、３３０…検査用遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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