(57)【要約】【課題】基板上に複数のパターンを積層して形成するにあたり、当該複数のパターンを適正化する。【解決手段】基板上に積層された２層以上のパターンの関係性について、上層のパターンのＥＰＥと、下層のパターンのＥＰＥと、２層のパターンのオーバーレイとに基づき、当該２層のパターン間のずれ量であるＩＰＦＥを算出する。算出されたＩＰＦＥが所定の閾値（ＩＰＦＥバジェット）を超える場合、当該ＩＰＦＥが所定の閾値に収まるように、所定の処理における処理条件を補正する。【選択図】図９
2019028377.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数の所定の処理を行い、当該基板上に複数のパターンを積層して形成する基板処理方法であって、
基板上に積層された２層のパターンについて、上層のパターンの端部位置ずれと、下層のパターンの端部位置ずれと、２層のパターンのオーバーレイとに基づき、当該２層のパターン間のずれ量である相互パターンずれ量を算出する算出工程と、
前記相互パターンずれ量が所定の閾値を超える場合、当該相互パターンずれ量が所定の閾値に収まるように、前記所定の処理における処理条件を補正する補正工程と、を有することを特徴とする、基板処理方法。
【請求項２】
前記補正工程は、処理中の基板に対し、後続の処理における処理条件を補正するフォードフォワード制御であることを特徴とする、請求項１に記載の基板処理方法。
【請求項３】
前記補正工程は、処理中の基板の次に処理される基板に対し、処理条件を補正するフィードバック制御であることを特徴とする、請求項１に記載の基板処理方法。
【請求項４】
前記算出工程において、前記端部位置ずれは、パターンの線幅のばらつきと、重心位置のばらつきとに基づいて算出されることを特徴とする、請求項１〜３のいずれか一項に記載の基板処理方法。
【請求項５】
前記相互パターンずれ量の閾値は、下記式（１）で算出されることを特徴とする、請求項１〜４のいずれか一項に記載の基板処理方法。
【数１】
2019028377.tif 000012
但し、ＩＰＦＥ（Ｉｎｔｅｒａｃｔｉｖｅ  Ｐａｔｔｅｒｎ  Ｆｉｄｅｌｉｔｙ  Ｅｒｒｏｒ）：相互パターンずれ量、ＯＶＬ：オーバーレイの値、ΔＬ：下層パターンの線幅の目標値と平均値の差分、ΔＤ：上層パターンの線幅の目標値と平均値の差分、ｎ：正の係数、σＯＶＬ：オーバーレイの標準偏差、σＬ：下層パターンの線幅の標準偏差、σＤ：上層パターンの線幅の標準偏差
【請求項６】
前記相互パターンずれ量の所定の閾値は、下層のパターンに対する上層のパターンの許容位置ずれ量に基づいて設定されることを特徴とする、請求項１〜５のいずれか一項に記載の基板処理方法。
【請求項７】
請求項１〜６のいずれか一項に記載の基板処理方法を基板処理システムによって実行させるように、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムを格納した読み取り可能なコンピュータ記憶媒体。
【請求項８】
基板上に複数のパターンを積層して形成する基板処理システムであって、
基板に所定の処理を行う複数の処理装置と、
前記所定の処理の処理条件を設定する制御部と、を有し、
前記制御部は、
基板上に積層された２層のパターンについて、上層のパターンの端部位置ずれと、下層のパターンの端部位置ずれと、２層のパターンのオーバーレイとに基づき、当該２層のパターン間のずれ量である相互パターンずれ量を算出する算出工程と、
前記相互パターンずれ量が所定の閾値を超える場合、当該相互パターンずれ量が所定の閾値に収まるように、基板の処理における処理条件を補正する補正工程と、を実行することを特徴とする、基板処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に複数の所定の処理を行い、当該基板上に複数のパターンを積層して形成する基板処理方法、コンピュータ記憶媒体及び基板処理システムに関する。
【背景技術】
【０００２】
例えば多層配線構造の半導体デバイスの製造工程では、例えば半導体ウェハ（以下、「ウェハ」という。）上に被処理膜を形成する成膜処理、被処理膜上にレジストパターンを形成するフォトリソグラフィー処理、レジストパターンをマスクとした被処理膜のエッチング処理、レジスト膜の除去処理などが行われて、ウェハ上の被処理膜に所定のパターンが形成される。このように所定の層に所定のパターンを形成する工程が複数回繰り返し行われ、多層配線構造の半導体デバイスが製造される。
【０００３】
かかる半導体デバイスでは、所定のパターンを適切な寸法（例えば線幅）で適切な位置（例えばオーバーレイ）に形成する必要がある。特に近年、半導体デバイスのさらなる高集積化に伴い、パターンが微細化しており、ウェハ面内においてわずかなパターンの線幅のばらつきやオーバーレイのばらつきがあっても、パターンの不良をもたらす。したがって、パターンに求められる精度は厳格になっている。
【０００４】
そこで、例えば特許文献１には、フォトリソグラフィー処理を行ってウェハ上にレジストパターンを形成し、レジストパターンの線幅などの寸法を測定した後、その寸法測定結果に基づいて、例えばＰＥＢ処理の加熱温度を補正して、レジストパターンの寸法の適正化を図ることが提案されている。
【０００５】
また、例えば特許文献２には、ウェハ上にすでに形成されているパターン（下層のパターン）と、その後に露光されるパターン（上層のパターン）とのオーバーレイ誤差を所定の範囲内に収めるため、露光処理においてオーバーレイ誤差の測定を行い、その誤差に基づいて露光処理の処理条件を設定することが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１１６９０号公報
【特許文献２】特表２０１３−５３５８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された方法では、単層におけるパターンの寸法を適正化することはできるが、積層されたパターンの相互関係（相互位置）までは考慮されていない。一方、特許文献２に記載された方法では、各層間のオーパーレイを適正化することはできるが、単層のパターンの寸法を適切に形成することまでは考慮されていない。
【０００８】
このように多層配線構造の半導体デバイスにおいて、従来の方法では、単層のパターンの寸法又はオーバーレイを別々に測定しており、積層された複数のパターンの良否を適切に判定することはできない。かかる場合、その判定結果を用いて各処理の処理条件を設定又は補正しても、パターンを十分に適正化できるとはいえず、当該パターンの適正化には改善の余地がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、基板上に複数のパターンを積層して形成するにあたり、当該複数のパターンを適正化することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明は、基板に複数の所定の処理を行い、当該基板上に複数のパターンを積層して形成する基板処理方法であって、基板上に積層された２層のパターンについて、上層のパターンの端部位置ずれと、下層のパターンの端部位置ずれと、２層のパターンのオーバーレイとに基づき、当該２層のパターン間のずれ量である相互パターンずれ量を算出する算出工程と、前記相互パターンずれ量が所定の閾値を超える場合、当該相互パターンずれ量が所定の閾値に収まるように、前記所定の処理における処理条件を補正する補正工程と、を有することを特徴としている。
【００１１】
ここで本発明において、パターンの端部位置ずれは、パターンの理想の形状と現実の形状との差である。具体的に端部位置ずれは、例えばパターンの大小、ラフネス、重心のずれなどによって、パターンの端部の位置が理想の位置からずれている状態、又はその長さのことを示す。すなわち、端部位置ずれは、単層におけるパターンのばらつきの値といえる。以下、このパターンの端部位置ずれをＥＰＥ（Ｅｄｇｅ  Ｐｌａｃｅｍｅｎｔ  Ｅｒｒｏｒ）と称する。また、相互パターンずれ量は、本発明者らが新たに定義した指標であって、以下、ＩＰＦＥ（Ｉｎｔｅｒａｃｔｉｖｅ  Ｐａｔｔｅｒｎ  Ｆｉｄｅｌｉｔｙ  Ｅｒｒｏｒ）と称する。
【００１２】
本発明によれば、上層のパターンのＥＰＥと、下層のパターンのＥＰＥと、上下２層のパターンのオーバーレイとに基づいて、ＩＰＦＥを算出する。上述したように従来は、各層のパターンの寸法（ＥＰＥ）又は２層のオーバーレイのいずれかしか考慮されていなかったが、本発明ではこれらを共に考慮したＩＰＦＥを用いているので、パターンの良否を適切に判定することができる。
【００１３】
そして、このＩＰＦＥを用いて所定の処理における処理条件を補正するので、当該補正された処理条件で基板を処理することにより、積層されたパターンのＥＰＥとオーバーレイを許容範囲内に納めることができ、パターンを適正化することができる。
【００１４】
前記補正工程は、処理中の基板に対し、後続の処理における処理条件を補正するフォードフォワード制御であってもよい。また、前記補正工程は、処理中の基板の次に処理される基板に対し、処理条件を補正するフィードバック制御であってもよい。
【００１５】
前記算出工程において、前記端部位置ずれは、パターンの線幅のばらつきと、重心位置のばらつきとに基づいて算出されてもよい。
【００１６】
前記相互パターンずれ量の閾値は、下記式（１）で算出されてもよい。
【数１】
2019028377.tif 000003
但し、ＩＰＦＥ（Ｉｎｔｅｒａｃｔｉｖｅ  Ｐａｔｔｅｒｎ  Ｆｉｄｅｌｉｔｙ  Ｅｒｒｏｒ）：相互パターンずれ量、ＯＶＬ：オーバーレイの値、ΔＬ：下層パターンの線幅の目標値と平均値の差分、ΔＤ：上層パターンの線幅の目標値と平均値の差分、ｎ：正の係数、σＯＶＬ：オーバーレイの標準偏差、σＬ：下層パターンの線幅の標準偏差、σＤ：上層パターンの線幅の標準偏差
【００１７】
前記相互パターンずれ量の所定の閾値は、下層のパターンに対する上層のパターンの許容位置ずれ量に基づいて設定されてもよい。
【００１８】
別な観点による本発明によれば、前記基板処理方法を基板処理システムによって実行させるように、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムを格納した読み取り可能なコンピュータ記憶媒体が提供される。
【００１９】
また別な観点による本発明は、基板上に複数のパターンを積層して形成する基板処理システムであって、基板に所定の処理を行う複数の処理装置と、前記所定の処理の処理条件を設定する制御部と、を有し、前記制御部は、基板上に積層された２層のパターンについて、上層のパターンの端部位置ずれと、下層のパターンの端部位置ずれと、２層のパターンのオーバーレイとに基づき、当該２層のパターン間のずれ量である相互パターンずれ量を算出する算出工程と、前記相互パターンずれ量が所定の閾値を超える場合、当該相互パターンずれ量が所定の閾値に収まるように、基板の処理における処理条件を補正する補正工程と、を実行することを特徴としている。
【発明の効果】
【００２０】
基板上に複数のパターンを積層して形成するにあたり、ＩＰＦＥを算出して所定の処理における処理条件を補正することにより、複数のパターンを適正化することができる。そして、その結果、製品の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】ＩＰＦＥｉの定義を示す説明図である。
【図２】ブリッジタイプにおけるＩＰＦＥｉの具体例を示す説明図である。
【図３】カットタイプにおけるＩＰＦＥｉの具体例を示す説明図である。
【図４】ビアタイプにおけるＩＰＦＥｉの具体例を示す説明図である。
【図５】アイランドタイプにおけるＩＰＦＥｉの具体例を示す説明図である。
【図６】ブリッジタイプにおけるＩＰＦＥの具体例を示す説明図である。
【図７】２つのＩＰＦＥｉに対するＩＰＦＥ分布を示す説明図である。
【図８】４つのＩＰＦＥｉに対するＩＰＦＥ分布を示す説明図である。
【図９】ＩＰＦＥを構成する各項目を図示したイメージ図である。
【図１０】基板処理システムの構成の概略を模式的に示す平面図である。
【図１１】第１の処理システムの構成の概略を模式的に示す平面図である。
【図１２】第１の処理システムの内部構成の概略を模式的に示す正面図である。
【図１３】第１の処理システムの内部構成の概略を模式的に示す背面図である。
【図１４】第２の処理システムの構成の概略を模式的に示す平面図である。
【図１５】第２の処理システムの内部構成の概略を模式的に示す正面図である。
【図１６】第２の処理システムの内部構成の概略を模式的に示す背面図である。
【図１７】第３の処理システムの構成の概略を模式的に示す平面図である。
【図１８】半導体デバイスの製造プロセスの各工程におけるウェハ上の状態を示す説明図である。
【図１９】半導体デバイスの製造プロセスの各工程における処理項目及び測定項目の一覧表である。
【図２０】線幅の小さいスペーサパターン上にＳＯＣ膜を塗布した様子を示す説明図ある。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する要素においては、同一の符号を付することにより重複説明を省略する。
【００２３】
＜ＩＰＦＥによるパターンの良否判定＞
本発明者らは、多層配線構造の半導体デバイスに対し、積層された複数のパターンの良否を判定する指標として、ＩＰＦＥ（Ｉｎｔｅｒａｃｔｉｖｅ  Ｐａｔｔｅｒｎ  Ｆｉｄｅｌｉｔｙ  Ｅｒｒｏｒ）を定義した。ＩＰＦＥは、上層のパターンのＥＰＥ（Ｅｄｇｅ  Ｐｌａｃｅｍｅｎｔ  Ｅｒｒｏｒ）と、下層のパターンのＥＰＥと、上下２層のパターンのオーバーレイとに基づいて定義される指標である。また、ＥＰＥは、上述したようにパターンの端部の位置が理想の位置からずれている状態、又はその長さのことを示し、単層におけるパターンのばらつきの値である。本実施形態において、ＥＰＥは、パターンの線幅（ＣＤ：Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）のばらつきと、重心位置のばらつきとに基づいて算出される。パターンの線幅のばらつきは、パターンの寸法が正しいかどうかを示すものである。また、重心位置のばらつきは、パターンが正しい位置（重心）にあるかどうかを示すものであり、任意の方向の重心位置が含まれる。例えば水平方向（例えばＸ軸方向）の重心位置に加え、垂直方向（例えばＹ軸方向）の重心位置や、その他に致命的になりやすい箇所、いわゆるＨｏｔ  Ｓｐｏｔが斜めの角度（例えば４５度）の方向の重心位置も含まれる。いずれの重心位置に基づいても、ＥＰＥを算出することができる。
【００２４】
（ＩＰＦＥｉの説明）
ＩＰＦＥの具体的な説明に先だって、個々の素子レベルにおけるＩＰＦＥｉについて説明する。図１は、ＩＰＦＥｉの定義を示す説明図である。図１中、Ｐ１は下層のパターンであって、例えばラインアンドスペースのパターンである。Ｐ２は上層のパターンであって、例えばピラー又はブロックのパターンである。なお、図１の例では、一対の下層パターンＰ１、Ｐ１上に上層パターンＰ２が架け渡されて配置される場合（以下、ブリッジタイプという。）を示している。
【００２５】
ブリッジタイプにおけるＩＰＦＥｉは下記式（２）で定義される。
【数２】
2019028377.tif 000004
但し、ＬＴ：下層パターンＰ１の目標線幅、Ｗｊ：下層パターンＰ１の端部と上層パターンＰ２の端部の距離
【００２６】
図２は、ブリッジタイプにおけるＩＰＦＥｉの具体例を示す説明図である。図２（ａ）は、パターンＰ１、Ｐ２が理想的な状態である場合を示している。すなわち、一対の下層パターンＰ１、Ｐ１の中央に上層パターンＰ２が配置される。かかる場合、すべてのＷｊがＬＴ／２となり、上記式（２）におけるｍｉｎ（Ｗｊ）もＬＴ／２となる。そうすると、ＩＰＦＥｉは０（ゼロ）となる。
【００２７】
図２（ｂ）は、パターンＰ１、Ｐ２が許容範囲の限界である場合を示している。すなわち、一対の下層パターンＰ１、Ｐ１上に上層パターンＰ２がぎりぎりはみ出さずに配置された場合であり、一の下層パターンＰ１の端部と上層パターンＰ２の端部が一致している。かかる場合、Ｗ４が０（ゼロ）となり、上記式（２）におけるｍｉｎ（Ｗｊ）も０（ゼロ）となる。そうすると、ＩＰＦＥｉはＬＴ／２となる。そして、このＬＴ／２がＩＰＦＥｉの閾値（ｔｈｒｅｓｈｏｌｄ）となる。換言すれば、ＩＰＦＥｉの閾値は、下層パターンＰ１に対する上層パターンＰ２の許容位置ずれ量である。
【００２８】
図２（ｃ）は、パターンＰ１、Ｐ２が許容範囲外である場合を示している。すなわち、上層パターンＰ２が一対の下層パターンＰ１、Ｐ１からはみ出して配置される場合である。かかる場合、Ｗ４がマイナスとなり、上記式（２）におけるｍｉｎ（Ｗｊ）もマイナスとなる。そうすると、ＩＰＦＥｉはＬＴ／２より大きい値となる。
【００２９】
以上がＩＰＦＥｉの基本的な考え方であるが、このＩＰＦＥｉは上述したブリッジタイプ以外にも、種々の積層タイプに適用することができる。
【００３０】
図３は、カットタイプにおけるＩＰＦＥｉの具体例を示す説明図である。カットタイプは、ラインアンドスペースの一の下層パターンＰ１上に、ホールが形成された上層パターンＰ２を配置する場合である。すなわち、図３（ａ）に示すように一の下層パターンＰ１上に上層パターンＰ２のホールが配置される場合が許容範囲内であって、（ｂ）に示すように一対の下層パターンＰ１、Ｐ１上に上層パターンＰ２のホールが配置される場合が許容範囲外である。
【００３１】
カットタイプにおけるＩＰＦＥｉは下記式（３）で定義される。
【数３】
2019028377.tif 000005
但し、ＳＴ：下層パターンＰ１、Ｐ１間の目標間隔（スペースの目標間隔）、Ｗｊ：下層パターンＰ１の端部と上層パターンＰ２のホールの端部の距離
【００３２】
このＩＰＦＥｉの許容範囲の閾値は、ＳＴ／２となる。そして、図３（ａ）に示した例ではＩＰＦＥｉはＳＴ／２より小さく、（ｂ）に示した例ではＩＰＦＥｉはＳＴ／２より大きくなる。
【００３３】
図４は、ビアタイプにおけるＩＰＦＥｉの具体例を示す説明図である。ビアタイプは、ラインアンドスペースの一の下層パターンＰ１上に、ビア状の上層パターンＰ２を配置する場合である。すなわち、図４（ａ）に示すように一の下層パターンＰ１の内側に上層パターンＰ２のホールが配置される場合が許容範囲内であって、（ｂ）に示すように上層パターンＰ２が下層パターンＰ１からはみ出して配置される場合が許容範囲外である。なお、図４では、上層パターンＰ２は略矩形状に示されているが、例えば円形状など種々の形状を取り得る。
【００３４】
ビアタイプにおけるＩＰＦＥｉは下記式（４）で定義される。
【数４】
2019028377.tif 000006
但し、ＬＴ：下層パターンＰ１の目標線幅、ＤＴ：上層パターンＰ２の目標径、Ｗｊ：下層パターンＰ１の端部と上層パターンＰ２の端部の距離
【００３５】
このＩＰＦＥｉの許容範囲の閾値は、（ＬＴ−ＤＴ）／２となる。そして、図３（ａ）に示した例ではＩＰＦＥｉは（ＬＴ−ＤＴ）／２より小さく、（ｂ）に示した例ではＩＰＦＥｉは（ＬＴ−ＤＴ）／２より大きくなる。
【００３６】
図５は、アイランドタイプにおけるＩＰＦＥｉの具体例を示す説明図である。アイランドタイプは、ラインアンドスペースの一対の下層パターンＰ１、Ｐ１間のスペース上に、ピラー又はブロックのパターン上層パターンＰ２を配置する場合である。すなわち、図５（ａ）に示すように一対の下層パターンＰ１、Ｐ１間に上層パターンＰ２全体が配置される場合が許容範囲内であって、（ｂ）に示すように上層パターンＰ２が下層パターンＰ１にかかって配置される場合が許容範囲外である。
【００３７】
アイランドタイプにおけるＩＰＦＥｉは下記式（５）で定義される。
【数５】
2019028377.tif 000007
但し、ＳＴ：下層パターンＰ１、Ｐ１間の目標間隔（スペースの目標間隔）、ＤＴ：上層パターンＰ２の目標径、Ｗｊ：下層パターンＰ１の端部と上層パターンＰ２の端部の距離
【００３８】
このＩＰＦＥｉの許容範囲の閾値は、（ＳＴ−ＤＴ）／２となる。そして、図５（ａ）に示した例ではＩＰＦＥｉは（ＳＴ−ＤＴ）／２より小さく、（ｂ）に示した例ではＩＰＦＥｉは（ＳＴ−ＤＴ）／２より大きくなる。
【００３９】
以上のように、ＩＰＦＥｉは種々の積層タイプに適用できる。また、このように個別な積層タイプに限らず、これら積層タイプを組み合せた複雑なものであっても、同様の考え方でＩＰＦＥｉを適用することができる。
【００４０】
（ＩＰＦＥの説明）
ＩＰＦＥは、上記素子レベルのＩＰＦＥｉを複数考慮した、半導体デバイスにおける複数のパターンの良否判定の指標である。具体的には、ＩＰＦＥは複数のＩＰＦＥｉの最大値となる。なお、ＩＰＦＥの対象となる半導体デバイスは、ウェハ単位であってもよいし、ダイ（チップ）単位であってもよい。
【００４１】
図６は、ブリッジタイプにおけるＩＰＦＥの具体例を示す説明図である。図６に示すように複数のＩＰＦＥｉがある場合において、その平均値が閾値内であっても、その半導体デバイスにおけるパターンが良好であるとは限らない。１つでもＩＰＦＥｉが許容範囲外となるパターンがあれば、その半導体デバイスは不良となる。換言すれば、複数のＩＰＦＥｉの最大値が閾値内であれば、半導体デバイスは良好となる。したがって、上述したようにＩＰＦＥは複数のＩＰＦＥｉの最大値となる。
【００４２】
このようにＩＰＦＥは複数のＩＰＦＥｉの最大値であるが、上述したように上下２層のパターンのオーバーレイと、下層パターンのＥＰＥと、上層パターンのＥＰＥとに基づいても定義される。ＥＰＥは、パターンの線幅のばらつきと、重心位置のばらつきとに基づいて算出される、各層のパターンのばらつきの値である。また、重心位置のばらつきは、Ｐｉｔｃｈ  Ｗａｌｋｉｎｇと称される周期的な寸法変動などによる。
【００４３】
すなわち、ＩＰＦＥは、上下２層のパターンのオーバーレイ、下層のパターンのＥＰＥ、下層のパターンのＥＰＥの関数であり、その閾値は下記式（６）で表される。式（６）において、右辺第１項は上下２層のパターンのオーバーレイであり、右辺第２項は下層のパターンのＥＰＥであり、右辺第３項は上層のパターンのＥＰＥである。なお、ＩＰＦＥは、ばらつきの標準偏差を示す値ではなく、積層状態を数値化した長さを示すものある。式（６）は算術和の関係になっていて、一見数学的に正しくないように見えるが、ＩＰＦＥは、式（６）においてＩＰＦＥＴＨと表記したように、標準偏差ではないことを留意されたい。
【数６】
2019028377.tif 000008
但し、ＯＶＬ：オーバーレイの値、ΔＬ：下層パターンの線幅の目標値と平均値の差分、ΔＤ：上層パターンの線幅の目標値と平均値の差分、ｎ：正の係数（例えば３や４．５）、σＯＶＬ：オーバーレイの標準偏差、σＬ：下層パターンの線幅の標準偏差、σＤ：上層パターンの線幅の標準偏差
【００４４】
そして、上記式（６）を整理すると、下記式（１）が導出される。
【数７】
2019028377.tif 000009
【００４５】
（ＩＰＦＥ分布の説明）
次に、ＩＰＦＥの分布（確率密度分布）について説明する。ここでは、図１に示したブリッジパターンを例にＩＰＦＥ分布を説明する。
【００４６】
例えばブリッジタイプの積層パターンにおいて下層パターンと上層パターンの積層パターンは、次の８つのぱらつき（パラメータ）によって構成される。これら８つのパラメータがＩＰＦＥの分布を算出する際のインプット値となる。
ＯＶＬ：オーバーレイの値
ΔＬ：下層パターンの線幅の目標値と平均値の差分
ΔＤ：上層パターンの線幅の目標値と平均値の差分
ΔＳ：下層パターン間の間隔（スペースの間隔）の目標値と平均値の差分
σＯＶＬ：オーバーレイの標準偏差
σＬ：下層パターンの線幅の標準偏差
σＤ：上層パターンの線幅の標準偏差
σＬＰＲ：下層パターンのうねり具合ＬＰＲ（Ｌｉｎｅ  Ｐｌａｃｅｍｅｎｔ  Ｅｒｒｏｒ）の標準偏差
【００４７】
８つのパラメータから、下層パターンの端部と上層パターンの端部の距離Ｗ１〜Ｗ４を算出し、さらに下記式（７）〜（１０）からＩＰＦＥｉ１〜ＩＰＦＥｉ４をそれぞれ算出する。そして、上記式（２）に示したように最も小さいＷｊに対するＩＰＦＥｉが積層パターンの代表値となる。なお、以下においては、一方のＷｊが他方のＷｊよりも小さい状態を、当該一方のＷｊを「採用」する（Ｗｉｎ）といい、逆に一方のＷｊが他方のＷｊよりも大きい状態を、当該一方のＷｊを「棄却」する（Ｌｏｓｅ）という場合がある。
【数８】
2019028377.tif 000010
【００４８】
ここで、複数の積層パターンから得られる、８つのパラメータＯＶＬ、ΔＬ、ΔＤ、ΔＳ、σＯＶＬ、σＬ、σＤ、σＬＰＲと、Ｗ１〜Ｗ４と、ＩＰＦＥｉ１〜ＩＰＦＥｉ４はそれぞれ正規分布であるが、そこから算出されるＩＰＦＥ分布は正規分布ではなくなる。
【００４９】
例えばＷ１〜Ｗ４のうちＷ１が最小の場合について説明する。先ず、説明を容易にするため、Ｗ１とＷ２に対する分布のみを対象に図７に基づいて説明する。図７の各グラフにおいて、横軸はＩＰＦＥｉを示し、縦軸は確率密度を示している。図７（ａ）はＩＰＦＥｉ１の確率密度分布を示し、図７（ｂ）はＩＰＦＥｉ２に対する確率密度分布を示し、それぞれ正規分布になる。一方、図７（ｃ）は（ａ）と（ｂ）を合成した分布であって、Ｗ１（ＩＰＦＥｉ１）が採用されＷ２（ＩＰＦＥｉ２）が棄却された後に残るＩＰＦＥの分布（確率密度分布）であり、正規分布にはならない。
【００５０】
例えば図７（ａ）の点線に示すようにＩＰＦＥｉ１が１の場合、ＩＰＦＥｉ１が採用されＩＰＦＥｉ２が棄却されるためには、ＩＰＦＥｉ２は１より小さい必要があり、すなわち図７（ｂ）に示す斜線部分である必要がある。図７（ａ）のＩＰＦＥｉ１のグラフにおける点線の大きさは、確率密度関数（ＰＤＦ：Ｐｒｏｂａｂｉｌｉｔｙ  ｄｅｎｓｉｔｙ  ｆｕｎｃｔｉｏｎ）である。図７（ｂ）のＩＰＦＥｉ２のグラフにおける斜線部分の面積は、累積分布関数（ＣＤＦ：Ｃｕｍｕｌａｔｉｖｅ  ｄｉｓｔｒｉｂｕｔｉｏｎ  ｆｕｎｃｔｉｏｎ）で表現することができる。そして、図７（ｃ）のＩＰＦＥ分布関数Ｆ（ｘ）は、これらＩＰＦＥｉ１の確率密度関数φ（ｘ）とＩＰＦＥｉ２の累積分布関数Φ（ｘ）の掛け算の関数になる。
【００５１】
しかしながら、Ｗ１（ＩＰＦＥｉ１）とＷ２（ＩＰＦＥｉ２）は独立した関係ではなく、互いに影響する従属の関係になる。このため、上述した累積分布関数Φ（ｘ）は、Ｗ１（ＩＰＦＥｉ１）とＷ２（ＩＰＦＥｉ２）の両方に依存したΨｉ２（ｘ）に補正する必要がある。そして、ＩＰＦＥ分布関数Ｆ（ｘ）は、確率密度関数φ１（ｘ）と累積分布関数Ψ１２（ｘ）を掛け合わせて算出される。
【００５２】
上記例においては、Ｗ１（ＩＰＦＥｉ１）が採用されＷ２（ＩＰＦＥｉ２）が棄却される場合について説明したが、Ｗ１（ＩＰＦＥｉ１）は他のＷ３（ＩＰＦＥｉ３）とＷ４（ＩＰＦＥｉ４）に対しても採用される必要がある。そうすると、ＩＰＦＥ分布関数Ｆ（ｘ）は、確率密度関数φ１（ｘ）と累積分布関数Ψ１２（ｘ）、Ψ１３（ｘ）、Ψ１４（ｘ）を掛け合わせて算出される。そして、Ｗ２（ＩＰＦＥｉ２）が採用される場合、Ｗ３（ＩＰＦＥｉ３）が採用される場合、Ｗ４（ＩＰＦＥｉ４）が採用される場合をそれぞれ考慮して、ＩＰＦＥ分布関数Ｆ（ｘ）を一般化すると下記式（１１）が導出される。すなわち、式（１１）においてＩＰＦＥ分布関数Ｆ（ｘ）は、確率密度関数φは全部で４個、累積分布関数Ψは全部で１２個であり、合計１６個の関数の形となる。そして、これら確率密度関数φと累積分布関数Ψのそれぞれが、上述した８つのパラメータＯＶＬ、ΔＬ、ΔＤ、ΔＳ、σＯＶＬ、σＬ、σＤ、σＬＰＲで表現される。
【数９】
2019028377.tif 000011
【００５３】
次に、以上のＩＰＦＥ分布関数Ｆ（ｘ）で算出されるＩＰＦＥ分布の具体例について図８に基づいて説明する。図８（ａ）〜（ｄ）はそれぞれ、Ｗ１（ＩＰＦＥｉ１）、Ｗ２（ＩＰＦＥｉ２）、Ｗ３（ＩＰＦＥｉ３）、Ｗ４（ＩＰＦＥｉ４）が採用された場合の分布であり、図８（ｅ）はこれら図８（ａ）〜（ｄ）を合成した分布である。
【００５４】
図８（ａ）に示すようにＷ１（ＩＰＦＥｉ１）が採用された場合について説明する。図８（ａ）の凡例中“ｗ１  ａｌｌ”は確率密度関数φ１であり、“１ｗｉｎ２”は累積分布関数Ψ１２（ｘ）であり、“１ｗｉｎ３”は累積分布関数Ψ１３（ｘ）であり、“１ｗｉｎ４”は累積分布関数Ψ１４（ｘ）であり、“１ｗｉｎ２３４”はＩＰＦＥ分布関数Ｆ（ｘ）である。なお、図８（ｂ）〜（ｄ）は図８（ａ）と同様であるので説明を省略する。そして、図８（ｅ）は、図８（ａ）〜（ｄ）の４つのＩＰＦＥ分布関数Ｆ（ｘ）を合成した関数である。こうして、ＩＰＦＥ分布が算出される。
【００５５】
上記式（１１）に示すＩＰＦＥ分布関数Ｆ（ｘ）が、８つのパラメータＯＶＬ、ΔＬ、ΔＤ、ΔＳ、σＯＶＬ、σＬ、σＤ、σＬＰＲで表現されると、例えば次のようなことを行うことができる。
【００５６】
一例として、積層したウェハにおいて、あるチップの不良が生じた場合について説明する。チップの不良について分析した結果、パターンの線幅が大きいことが判明した場合、単にパターンの線幅を小さくするように処理条件を制御すると、良品である他のチップにまで影響するおそれがある。そこで、チップ毎にＩＰＦＥ分布を計算し、不良チップであった箇所が不良にならないように８つのパラメータでバランスを取り、当該不良チップが良品となるように処理条件に対しフィードバック制御を行う。その際、良品チップにも多少の影響があるが、不良品にならない程度に抑える。その結果、歩留まりを改善することができる。
【００５７】
また、別の例として、ウェハに対してこれから次の処理を実施しようとする際に、あるチップに負担がかかりすぎていて、そのまま次の処理を行うと確実に不良品となってしまう場合について説明する。かかる場合でも、上記例と同様にＩＰＦＥ分布を計算し、次の処理の処理条件を若干調整して不良チップを出さないように処理をする。その際、良品チップにも多少の影響があるが、不良品にならない程度に抑える。その結果、パターンのオーバーレイや線幅で補正するとなった場合、オーバーレイについては露光機にその情報をフィードバック、フィードフォワードする。また、線幅については、工程次第であるが、フォトリソグラフィー処理、成膜処理、エッチング処理などに振り分けることも可能である。それぞれの装置の長所短所や調整ノブによって、理想的なＩＰＦＥの状態にする。このＩＰＦＥの理想状態とは、あくまで下層パターンの状態、さらに次の上層パターンの状態を踏まえたときに最適な線幅であって、均一な線幅というわけではない。
【００５８】
（ｎの設定方法）
ここで、ｎの設定方法について説明する。なお、半導体デバイスが例えば半導体チップである場合、当該半導体チップには、例えば１０００億個オーダーのパターンが存在する。かかる場合に、本例のようにｎ＝３とし、３σＯＶＬ＝４、３σＬ＝２、３σＤ＝３で管理すると、ＩＰＦＥｉが６．５より大きくなる素子は、１０００億個のパターンのうち例えば約８６万個であって、当該約８６万個のパターンが不良となる。確率でいうと、合格品は９９．９９９１％となる。
【００５９】
一方、ｎ＝４．５とし、４．５σＯＶＬ＝４、４．５σＬ＝２、４．５σＤ＝３とすると、１０００億個のパターンのうち、例えば不良を２個のパターンに抑えられる。かかる場合、完全に不良をゼロにすることはできないが、現実的には合理的な値であるといえる。
【００６０】
このようにｎを変動させると不良パターンの数も変動する。上述したｎ＝３又はｎ＝４．５は、パターンの素子や、半導体チップの製造者の管理スペックに応じて設定されるものである。
【００６１】
＜ＩＰＦＥに基づく処理条件の補正＞
多層配線構造の半導体デバイスの製造工程では、基板としてのウェハに複数の所定の処理を行い、当該ウェハ上に複数のパターンを積層して形成する。以下においては、上述のように定義されるＩＰＦＥを用いて、所定の処理における処理条件を補正する方法について説明する。
【００６２】
（ＩＰＦＥバジェット）
処理条件を補正するに際し、本発明者らはＩＰＦＥバジェットという概念を導入した。上述したようにＩＰＦＥは、積層された複数のパターンの良否を判定する指標である。例えばＩＰＦＥが所定の閾値以内に収まっている場合、複数のパターンは良好と判定され、ＩＰＦＥが所定の閾値を超える場合、複数のパターンは不良であると判定される。そして、このＩＰＦＥにおける所定の閾値がＩＰＦＥバジェットとなる。
【００６３】
また、上記式（１）、（６）に示したようにＩＰＦＥは、上下２層のパターンのオーバーレイ（ＯＶＬ＋ｎσＯＶＬ）、下層パターンのＥＰＥ（ΔＬ／２＋ｎσＬ／２）、上層パターンのＥＰＥ（ΔＤ／２＋ｎσＤ／２）の和である。図９は、ＩＰＦＥを構成する各項目を図示したイメージ図である。
【００６４】
例えば下層パターンの線幅が１３ｎｍで、上下２層のパターンの積層タイプがブリッジタイプである場合、ＩＰＦＥの閾値は６．５ｎｍとなる。この場合において、例えば下層パターンのＥＰＥが２．５ｎｍであって、上下２層のパターンのオーバーレイが２ｎｍであった場合、上層パターンのＥＰＥに許容される量は６．５ｎｍとなる。上記式（６）に示すように下層パターンのＥＰＥは、ＩＰＦＥに対して半分の影響度になる。したがって、３．２５ｎｍ（＝６．５ｎｍ−２．５ｎｍ／２−２ｎｍ）の２倍の６．５ｎｍが上層パターンのＥＰＥに許容される量となる。そうすると、上層パターンを形成する際に行われる処理の処理条件は、ＥＰＥが６．５ｎｍ以内になるように決定される。このように下層パターンの状態を見て、最適な上層パターンの線幅やプロファイルを算出し、当該上層パターンを形成する際の処理の処理条件を補正する。
【００６５】
以上がＩＰＦＥバジェットの考え方であって、要はＩＰＦＥバジェットの範囲内に収まるように、ＩＰＦＥを構成する各項目（オーバレイ、上下層のＥＰＥ）の許容量を決定し、当該項目に係る処理の処理条件を補正するものである。
【００６６】
（処理条件の補正方法）
次に、上述したＩＰＦＥバジェットの考え方を用いて、処理条件を補正する方法について具体的に説明する。
【００６７】
（現状把握工程）
先ず、ウェハに所定の処理を行い、当該ウェハ上に下層パターンを形成する。この際、下層パターンの線幅のばらつき（及び重心位置のばらつき）を測定し、当該下層パターンのＥＰＥを算出する。一方、ＩＰＦＥバジェットの観点から、下層パターンのＥＰＥの許容値を算出しておく。そして、下層パターンのＥＰＥの算出値と許容値を比較し、ウェハとダイ（チップ）の状態を把握する。
【００６８】
ウェハ上のすべてのダイにおいて、下層パターンのＥＰＥの算出値が許容値以内であって正常である場合、当該ウェハに対して後続の処理を行う。
【００６９】
また、下層パターンのＥＰＥの算出値が許容値を超える不良ダイが存在するが、その不良ダイの数が少ない場合、当該不良ダイを除外するように、後続の処理の最適な処理条件を決定する。
【００７０】
さらに、下層パターンのＥＰＥの算出値が許容値を超える不良ダイが存在するが、その不良ダイの数が多い場合、当該ウェハのリワークが可能であれば、ウェハに対して再処理を行う。あるいは、良好なダイのみに対して、後続の処理を行って製品化してもよい。最悪の場合は、当該ウェハを不良ウェハとして、後続の処理を行わずに廃棄する。
【００７１】
（フィードフォワード制御）
次に、上述の下層パターンのＥＰＥの算出値に基づいて、ＩＰＦＥバジェットから、上下２層のパターンのオーバーレイと、上層パターンのＥＰＥとを算出する。そして、上層パターンを形成するに際しての処理の処理条件を補正する。これが処理条件のフィードフォワード制御である。この際、例えば処理条件とパターンのＥＰＥ（又は線幅）との関係を予め求めておくことで、最適な処理条件を選定して補正する。
【００７２】
フィードフォワード制御によれば、例えばウェハ間に対する補正が可能となる。例えば同一処理装置内で生じるウェハ間差や処理装置間差が原因となる場合、ウェハに形成されるパターンの平均膜厚や線幅分布が特徴的にずれている場合が多い。そして、同一ロット（２５枚のウェハ）において、各ウェハは同一環境下で処理されているとは限らないため、ウェハ１枚ごとの枚葉での処理条件の補正が必要となる。フィードフォワード制御では、このような枚葉での処理条件の補正が可能となる。
【００７３】
なお、ウェハ面内において全点でパターンの線幅（及び重心位置）を測定すると、その測定及び解析に時間がかかる。そこで、ウェハ内の数点を測定し、それらの傾向からウェハ間の違いを把握してもよい。かかる場合でも、枚葉での処理条件の補正が可能となる。
【００７４】
補正される処理条件は、種々考えられる。例えばフォトリソグラフィー処理では、例えばレジスト膜形成時の膜厚、熱処理（例えばＰＡＢ処理やＰＥＢ処理）の加熱時間や温度またはそれらのオフセット、現像処理における現像時間、回転数、使用するノズルの選定、露光処理におけるドーズ、フォーカス、オーバーレイ、ディストーションなどが挙げられる。また、成膜処理（デポジション）では、例えば成膜量、膜厚の面内均一性などが挙げられる。さらに、エッチング処理では、例えばフォーカスリングの高さ、原料ガスの分圧、エッチング時間などが挙げられる。
【００７５】
また、例えば下層パターンのＥＰＥの算出値に基づいて予想されるＩＰＦＥが、ＩＰＦＥバジェットに対して余裕がある場合、例えば後続の処理において増加すると予想されるダイ内のオーバーレイを小さくするように、積極的にウェハを逆にひずませてもよい。
【００７６】
（フィードバック制御）
その後、ウェハの下層パターン上に上層パターンを形成する。この際、上下２層のパターンのオーバーレイを測定する。また、上層パターンの線幅のばらつき（及び重心位置のばらつき）を測定し、当該上層パターンのＥＰＥを算出する。そして、下層パターンのＥＰＥ、上下２層のパターンのオーバーレイ、上層パターンのＥＰＥに基づいて、ＩＰＦＥを算出する。例えば算出されたＩＰＦＥがＩＰＦＥバジェットを超えている場合、次に処理されるウェハの処理条件を補正する。これが処理条件のフィードバック制御である。なお、フィードバック制御においても上述したフィードフォワード制御と同様に、例えば処理条件とパターンのＥＰＥ（又は線幅）との関係を予め求めておくことで、最適な処理条件を選定して補正する。
【００７７】
本実施形態によれば、以上のようにフィードフォワード制御やフィードバック制御を繰り返し行い、処理条件を補正することで、当該処理条件を最適化することができる。そして、最適化された処理条件でウェハを処理することにより、当該ウェハに形成されるパターンを適正化することができる。その結果、製品の歩留まりを向上させることができる。
【００７８】
なお、ＩＰＦＥを算出するためには、ウェハ上の各パターンの線幅を測定することが重要となる。しかしながら、現実的には、ウェハ全面の線幅をすべて測定することは不可能である。そこで、ウェハ上の複数の測定点において線幅を測定し、当該測定結果に基づいてＩＰＦＥを算出する。
【００７９】
また、パターンの線幅の測定は、処理システムに搭載された測定装置によって行われる。この測定装置における測定方法は任意であるが、例えばウェハを撮像し、画像解析によって線幅を推定してもよい。あるいは、スキャトロメトリ法を用いて線幅を測定してもよい。
【００８０】
但し、このような測定装置が処理システムに搭載されていない場合には、例えばＣＤＳＥＭでパターンの線幅を測定しておき、この測定値を暫定値として採用してもよい。
【００８１】
＜ＩＰＦＥに基づく処理条件の補正の例＞
次に、以上のように行われるＩＰＦＥに基づく処理条件の補正について、具体的な半導体デバイスの製造プロセスを示して説明する。
【００８２】
（基板処理システム）
先ず、本実施形態にかかる基板処理システムの構成について説明する。図１０は、基板処理システム１の構成の概略を模式的に示す平面図である。
【００８３】
基板処理システム１は、ウェハＷに所定の処理を行う３つの処理システム１０、２０、３０を有している。また、基板処理システム１には、基板処理システム１には、制御部４０が設けられている。制御部４０は、例えばコンピュータであり、プログラム格納部（図示せず）を有している。プログラム格納部には、基板処理システム１におけるウェハＷの処理を制御するプログラムが格納されている。なお、前記プログラムは、例えばコンピュータ読み取り可能なハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルデスク（ＭＯ）、メモリーカードなどのコンピュータに読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御部４０にインストールされたものであってもよい。
【００８４】
（第１の処理システム）
第１の処理システム１０では、ウェハＷに対してフォトリソグラフィー処理が行われる。図１１は、第１の処理システム１０の構成の概略を模式的に示す平面図である。図１２及び図１３は、第１の処理システム１０の内部構成の概略を模式的に示す、各々正面図と背面図である。
【００８５】
第１の処理システム１０は、図１１に示すように複数枚のウェハＷを収容したカセットＣが搬入出されるカセットステーション１００と、ウェハＷに所定の処理を施す複数の処理装置を備えた処理ステーション１０１と、処理ステーション１０１に隣接する露光装置１０２との間でウェハＷの受け渡しを行うインターフェイスステーション１０３とを一体に接続した構成を有している。
【００８６】
カセットステーション１００には、カセット載置台１１０が設けられている。カセット載置台１１０には、基板処理システム１の外部に対してカセットＣを搬入出する際に、カセットＣを載置するカセット載置板１１１が複数設けられている。
【００８７】
カセットステーション１００には、Ｘ方向に延びる搬送路１１２上を移動自在なウェハ搬送装置１１３が設けられている。ウェハ搬送装置１１３は、上下方向及び鉛直軸周り（θ方向）にも移動自在であり、各カセット載置板１１１上のカセットＣと、後述する処理ステーション１０１の第３のブロックＧ３の受け渡し装置との間でウェハＷを搬送できる。
【００８８】
処理ステーション１０１には、各種装置を備えた複数例えば４つのブロック、すなわち第１のブロックＧ１〜第４のブロックＧ４が設けられている。例えば処理ステーション１０１の正面側（図１１のＸ方向負方向側）には、第１のブロックＧ１が設けられ、処理ステーション１０１の背面側（図１１のＸ方向正方向側、図面の上側）には、第２のブロックＧ２が設けられている。また、処理ステーション１０１のカセットステーション１００側（図１１のＹ方向負方向側）には、既述の第３のブロックＧ３が設けられ、処理ステーション１０１のインターフェイスステーション１０３側（図１１のＹ方向正方向側）には、第４のブロックＧ４が設けられている。
【００８９】
第１のブロックＧ１には、図１２に示すように複数の液処理装置、例えばウェハＷを現像処理する現像処理装置１２０、ウェハＷのレジスト膜の下層に反射防止膜（以下、「下部反射防止膜」という。）を形成する下部反射防止膜形成装置１２１、ウェハＷにレジスト液を塗布してレジスト膜を形成するレジスト塗布装置１２２、ウェハＷのレジスト膜の上層に反射防止膜（以下、「上部反射防止膜」という。）を形成する上部反射防止膜形成装置１２３が下からこの順に配置されている。
【００９０】
例えば現像処理装置１２０、下部反射防止膜形成装置１２１、レジスト塗布装置１２２、上部反射防止膜形成装置１２３は、それぞれ水平方向に３つ並べて配置されている。なお、これら現像処理装置１２０、下部反射防止膜形成装置１２１、レジスト塗布装置１２２、上部反射防止膜形成装置１２３の数や配置は、任意に選択できる。
【００９１】
これら現像処理装置１２０、下部反射防止膜形成装置１２１、レジスト塗布装置１２２、上部反射防止膜形成装置１２３では、例えばウェハＷ上に所定の処理液を塗布するスピンコーティングが行われる。スピンコーティングでは、例えば塗布ノズルからウェハＷ上に処理液を吐出すると共に、ウェハＷを回転させて、処理液をウェハＷの表面に拡散させる。
【００９２】
第２のブロックＧ２には、図１３に示すようにウェハＷの加熱や冷却といった熱処理を行う熱処理装置１３０や、レジスト液とウェハＷとの定着性を高めるために疎水化処理を行う疎水化処理装置１３１、ウェハＷの外周部を露光する周辺露光装置１３２、ウェハＷ上に形成されるレジスト膜の膜厚やレジストパターンの寸法を測定する測定装置１３３が上下方向と水平方向に並べて設けられている。これら熱処理装置１３０、疎水化処理装置１３１、周辺露光装置１３２、測定装置１３３の数や配置は、任意に選択できる。また、熱処理装置１３０、疎水化処理装置１３１、周辺露光装置１３２、測定装置１３３には、それぞれ公知の装置を用いることができる。
【００９３】
第３のブロックＧ３には、複数の受け渡し装置１４０、１４１、１４２、１４３、１４４、１４５、１４６が下から順に設けられている。また、第４のブロックＧ４には、複数の受け渡し装置１５０、１５１、１５２が下から順に設けられている。
【００９４】
図１１に示すように第１のブロックＧ１〜第４のブロックＧ４に囲まれた領域には、ウェハ搬送領域Ｄが形成されている。ウェハ搬送領域Ｄには、例えばＹ方向、Ｘ方向、θ方向及び上下方向に移動自在な搬送アーム１６０ａを有する、ウェハ搬送装置１６０が複数配置されている。ウェハ搬送装置１６０は、ウェハ搬送領域Ｄ内を移動し、周囲の第１のブロックＧ１、第２のブロックＧ２、第３のブロックＧ３及び第４のブロックＧ４内の所定の装置にウェハＷを搬送できる。
【００９５】
また、ウェハ搬送領域Ｄには、図１３に示すように、第３のブロックＧ３と第４のブロックＧ４との間で直線的にウェハＷを搬送するシャトル搬送装置１７０が設けられている。
【００９６】
シャトル搬送装置１７０は、例えば図１３のＹ方向に直線的に移動自在になっている。シャトル搬送装置１７０は、ウェハＷを支持した状態でＹ方向に移動し、第３のブロックＧ３の受け渡し装置１４２と第４のブロックＧ４の受け渡し装置１５２との間でウェハＷを搬送できる。
【００９７】
図１１に示すように第３のブロックＧ３のＸ方向正方向側の隣には、ウェハ搬送装置１８０が設けられている。ウェハ搬送装置１８０は、例えばＸ方向、θ方向及び上下方向に移動自在な搬送アーム１８０ａを有している。ウェハ搬送装置１８０は、ウェハＷを支持した状態で上下に移動して、第３のブロックＧ３内の各受け渡し装置にウェハＷを搬送できる。
【００９８】
インターフェイスステーション１０３には、ウェハ搬送装置１９０と受け渡し装置１９１が設けられている。ウェハ搬送装置１９０は、例えばＹ方向、θ方向及び上下方向に移動自在な搬送アーム１９０ａを有している。ウェハ搬送装置１９０は、例えば搬送アーム１９０ａにウェハＷを支持して、第４のブロックＧ４内の各受け渡し装置、受け渡し装置１９１及び露光装置１０２との間でウェハＷを搬送できる。
【００９９】
（第２の処理システム）
第２の処理システム２０では、ウェハＷ上に所定の膜（ＳＯＣ膜とＳＯＧ膜）を形成する成膜処理が行われる。図１４は、第２の処理システム２０の構成の概略を模式的に示す平面図である。図１５及び図１６は、第２の処理システム２０の内部構成の概略を模式的に示す、各々正面図と背面図である。
【０１００】
第２の処理システム２０は、図１４に示すように複数枚のウェハＷを収容したカセットＣが搬入出されるカセットステーション２００と、ウェハＷに所定の処理を施す複数の処理装置を備えた処理ステーション２０１とを一体に接続した構成を有している。
【０１０１】
カセットステーション２００には、カセット載置台２１０が設けられている。カセット載置台２１０は、複数のカセットＣをＸ方向（図１４中の上下方向）に一列に載置自在になっている。
【０１０２】
カセットステーション２００には、Ｘ方向に延伸する搬送路２１１上を移動可能なウェハ搬送装置２１２が設けられている。ウェハ搬送装置２１２は、上下方向及び鉛直周り（θ方向）にも移動自在であり、カセットＣと処理ステーション２０１との間でウェハＷを搬送できる。
【０１０３】
処理ステーション２０１には、その中心部にウェハ搬送装置２２０が設けられている。このウェハ搬送装置２２０の周辺には、各種処理装置が多段に配置された、例えば４つの処理ブロックＧ５〜Ｇ８が配置されている。処理ステーション２０１の正面側（図１４のＸ方向負方向側）には、カセットステーション２００側から第１の処理ブロックＧ５、第２の処理ブロックＧ６が順に配置されている。処理ステーション２０１の背面側（図１４のＸ方向正方向側）には、カセットステーション２００側から第３の処理ブロックＧ７、第４の処理ブロックＧ８が順に配置されている。処理ステーション２０１のカセットステーション２００側には、ウェハＷの受け渡しを行うための受け渡し装置２２１が配置されている。ウェハ搬送装置２２０は、これらの処理ブロックＧ５〜Ｇ８内に配置された後述する各種処理装置、及び受け渡し装置２２１に対してウェハＷを搬送できる。
【０１０４】
第１の処理ブロックＧ５には、図１５に示すように複数の液処理装置、例えばウェハＷにＳＯＣ膜を形成するためのＳＯＣ材料を塗布するＳＯＣ塗布装置２３０、２３１が下から順に２段に重ねられている。第１の処理ブロックＧ５の最下段には、ＳＯＣ塗布装置２３０、２３１にＳＯＣ材料を供給するためのケミカル室２３２が設けられている。第２の処理ブロックＧ６には、例えばウェハＷにＳＯＧ膜を形成するためのＳＯＧ材料を塗布するＳＯＧ処理装置２３３、２３４が下から順に２段に重ねられている。第２の処理ブロックＧ６の最下段には、ＳＯＧ処理装置２３３、２３４にＳＯＧ材料を供給するためのケミカル室２３５が設けられている。
【０１０５】
これらＳＯＣ塗布装置２３０、２３１、ＳＯＧ処理装置２３３、２３４では、例えばウェハＷ上に所定の処理液を塗布するスピンコーティングが行われる。スピンコーティングでは、例えば塗布ノズルからウェハＷ上に処理液を吐出すると共に、ウェハＷを回転させて、処理液をウェハＷの表面に拡散させる。
【０１０６】
第３の処理ブロックＧ７には、図１６に示すようにウェハＷの加熱や冷却といった熱処理を行う熱処理装置２４０〜２４４が下から順に５段に重ねられている。第４の処理ブロックＧ８には、熱処理装置２５０〜２５２、ウェハＷ上に形成されるＳＯＣ膜やＳＯＧ膜の膜厚を測定する測定装置２５３、２５４が下から順に５段に重ねられている。なお、また、熱処理装置２４０〜２４４、２５０〜２５２、測定装置２５３、２５４には、それぞれ公知の装置を用いることができる。
【０１０７】
（第３の処理システム）
第３の処理システム３０では、ウェハＷ上に所定の膜を形成する成膜処理、ウェハＷに対するエッチング処理などが行われる。図１７は、第３の処理システム３０の構成の概略を模式的に示す平面図である。
【０１０８】
第３の処理システム３０は、図１７に示すように複数枚のウェハＷを収容したカセットＣが搬入出されるカセットステーション３００と、ウェハＷの搬送を行う共通搬送部３０１と、ウェハＷ上にＴｉＮ膜を形成するＴｉＮ成膜装置３０２と、ウェハＷ上にスペーサ膜を形成するスペーサ成膜装置３０３と、ウェハＷ上の所定の膜をエッチングするエッチング装置３０４と、ウェハＷ上に形成される所定の膜の膜厚やパターンの寸法を測定する測定装置３０５とを有している。
【０１０９】
ＴｉＮ成膜装置３０２とスペーサ成膜装置３０３はそれぞれ、例えばプラズマを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置である。また、エッチング装置３０４には、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｉｎｇ）装置が用いられる。なお、これらＴｉＮ成膜装置３０２、スペーサ成膜装置３０３、エッチング装置３０４、測定装置３０５には、それぞれ公知の装置を用いることできる。
【０１１０】
カセットステーション３００は、ウェハＷを搬送するウェハ搬送装置３１０が内部に設けられた搬送室３１１を有している。ウェハ搬送装置３１０は、ウェハＷを略水平に保持する２つの搬送アーム３１０ａ、３１０ｂを有しており、これら搬送アーム３１０ａ、３１０ｂのいずれかによってウェハＷを保持しながら搬送する構成となっている。搬送室３１１の側方には、ウェハＷを複数枚並べて収容可能なカセットＣが載置されるカセット載置台３１２が備えられている。図示の例では、カセット載置台３１２には、カセットＣを複数、例えば３つ載置できるようになっている。
【０１１１】
搬送室３１１と共通搬送部３０１は、真空引き可能な２つのロードロック装置３１３ａ、３１３ｂを介して互いに連結させられている。
【０１１２】
共通搬送部３０１は、例えば上方からみて略多角形状（図示の例では六角形状）をなすように形成された密閉可能な構造の搬送室チャンバ３１４を有している。搬送室チャンバ３１４内には、ウェハＷを搬送するウェハ搬送装置３１５が設けられている。ウェハ搬送装置３１５は、ウェハＷを略水平に保持する２つの搬送アーム３１５ａ、３１５ｂを有しており、これら搬送アーム３１５ａ、３１５ｂのいずれかによってウェハＷを保持しながら搬送する構成となっている。
【０１１３】
搬送室チャンバ３１４の外側には、ＴｉＮ成膜装置３０２、スペーサ成膜装置３０３、エッチング装置３０４、測定装置３０５、ロードロック装置３１３ｂ、３１３ａが、搬送室チャンバ３１４の周囲を囲むように配置されている。ＴｉＮ成膜装置３０２、スペーサ成膜装置３０３、エッチング装置３０４、測定装置３０５、ロードロック装置３１３ｂ、３１３ａは、例えば上方からみて時計回転方向においてこの順に並ぶように、また、搬送室チャンバ３１４の６つの側面部に対してそれぞれ対向するようにして配置されている。
【０１１４】
なお、本実施形態における基板処理システム１の構成は、本発明の基板処理方法を実行するための一例であって、これに限定されるものではない。
【０１１５】
（基板処理方法）
次に、以上のように構成された基板処理システム１で行われる基板処理方法について説明する。本実施形態の基板処理は、半導体デバイスの製造プロセスである。図１８は、半導体デバイスの製造プロセスの各工程Ｓ１〜Ｓ２１におけるウェハ上の状態を示す説明図である。図１９は、半導体デバイスの製造プロセスの各工程Ｓ１〜Ｓ２１における処理項目及び測定項目の一覧表である。なお、本実施形態の製造プロセスにおいて、ウェハ上には予めＳｉＯ２膜５００が形成されている。
【０１１６】
（工程Ｓ１）
先ず、ＴｉＮ成膜装置３０２において、ＳｉＯ２膜５００上にＴｉＮ膜５１０を形成する。そして、測定装置３０５において、ＴｉＮ膜５１０の膜厚を測定する。
【０１１７】
（工程Ｓ２）
次に、ＳＯＣ塗布装置２３０において、ＴｉＮ膜５１０上にＳＯＣ膜５２０を塗布した後、熱処理装置２４０において、ＳＯＣ膜５２０を加熱処理する。そして、測定装置２５３において、ＳＯＣ膜５２０の膜厚を測定する。
【０１１８】
（工程Ｓ３）
次に、ＳＯＧ処理装置２３３において、ＳＯＣ膜５２０上にＳＯＧ膜５３０を塗布した後、熱処理装置２５０において、ＳＯＧ膜５３０を加熱処理する。そして、測定装置２５４において、ＳＯＧ膜５３０の膜厚を測定する。
【０１１９】
（工程Ｓ４）
次に、レジスト塗布装置１２２において、ＳＯＧ膜５３０上にレジスト膜５４０を塗布した後、熱処理装置１３０において、レジスト膜５４０を加熱処理（ＰＡＢ処理）する。そして、測定装置１３３において、レジスト膜５４０の膜厚を測定する。
【０１２０】
（工程Ｓ５）
次に、露光装置１０２において、レジスト膜５４０を所定のパターンに露光処理し、熱処理装置１３０において、露光処理されたレジスト膜５４０を加熱処理（ＰＥＢ処理）した後、現像処理装置１２０において、レジスト膜５４０を現像処理する。こうしてＳＯＧ膜５３０上に、レジストパターン５４１を形成する。そして、測定装置１３３において、レジストパターン５４１の線幅を測定する。なお、本実施形態では、レジストパターン５４１はラインアンドスペースのパターンである。
【０１２１】
（工程Ｓ６）
次に、エッチング装置３０４において、レジストパターン５４１をマスクとしてＳＯＧ膜５３０をエッチングし、ＳＯＣ膜５２０上にＳＯＧパターン５３１を形成する。そして、測定装置３０５において、レジストパターン５４１及びＳＯＧパターン５３１の線幅を測定する。
【０１２２】
（工程Ｓ７）
次に、エッチング装置３０４において、ＳＯＧパターン５３１をマスクとしてＳＯＣ膜５２０をエッチングし、ＴｉＮ膜５１０上にＳＯＣパターン５２１を形成する。その後、レジストパターン５４１を除去する。そして、測定装置３０５において、ＳＯＧパターン５３１及びＳＯＣパターン５２１の線幅を測定する。
【０１２３】
（工程Ｓ８）
次に、エッチング装置３０４において、ＳＯＣパターン５２１をトリミングし、その線幅を小さくする。そして、測定装置３０５において、ＳＯＧパターン５３１及びＳＯＣパターン５２１の線幅を測定する。
【０１２４】
（工程Ｓ９）
次に、エッチング装置３０４において、ＳＯＧパターン５３１を除去する。そして、測定装置３０５において、ＳＯＣパターン５２１の線幅を測定する。
【０１２５】
（工程Ｓ１０）
次に、スペーサ成膜装置３０３において、ＴｉＮ膜５１０上にＳＯＣパターン５２１を覆うようにスペーサ膜５５０を形成する。スペーサ膜５５０には、例えばＳｉＯ２膜が用いられる。そして、測定装置３０５において、スペーサ膜５５０の線幅を測定する。
【０１２６】
（工程Ｓ１１）
次に、エッチング装置３０４において、スペーサ膜５５０をエッチバックし、ＴｉＮ膜５１０上にスペーサパターン５５１を形成する。そして、測定装置３０５において、スペーサパターン５５１の線幅を測定する。
【０１２７】
（工程Ｓ１２）
次に、エッチング装置３０４において、ＳＯＣパターン５２１を除去する。そして、測定装置３０５において、スペーサパターン５５１の線幅を測定する。
【０１２８】
（工程Ｓ１３）
次に、ＳＯＣ塗布装置２３０において、ＴｉＮ膜５１０上にスペーサパターン５５１を覆うようにＳＯＣ膜６００を塗布した後、熱処理装置２４０において、ＳＯＣ膜６００を加熱処理する。そして、測定装置２５３において、ＳＯＣ膜６００の膜厚及び段差（平坦度）を測定する。
【０１２９】
（工程Ｓ１４）
次に、ＳＯＧ処理装置２３３において、ＳＯＣ膜６００上にＳＯＧ膜６１０を塗布した後、熱処理装置２５０において、ＳＯＧ膜６１０を加熱処理する。そして、測定装置２５４において、ＳＯＧ膜６１０の膜厚を測定する。
【０１３０】
（工程Ｓ１５）
次に、レジスト塗布装置１２２において、ＳＯＧ膜６１０上にレジスト膜６２０を塗布した後、熱処理装置１３０において、レジスト膜６２０を加熱処理（ＰＡＢ処理）する。そして、測定装置１３３において、レジスト膜６２０の膜厚を測定する。
【０１３１】
（工程Ｓ１６）
次に、露光装置１０２において、レジスト膜６２０を所定のパターンに露光処理し、熱処理装置１３０において、露光処理されたレジスト膜６２０を加熱処理（ＰＥＢ処理）した後、現像処理装置１２０において、レジスト膜６２０を現像処理する。こうしてＳＯＧ膜６１０上に、レジストパターン６２１を形成する。この際、露光装置１０２において、オーバーレイを測定する。また、測定装置１３３において、レジストパターン６２１の線幅を測定する。なお、本実施形態では、レジストパターン６２１はブロックのパターンである。
【０１３２】
（工程Ｓ１７）
次に、エッチング装置３０４において、レジストパターン６２１をマスクとしてＳＯＧ膜６１０をエッチングし、ＳＯＣ膜６００上にＳＯＧパターン６１１を形成する。そして、測定装置３０５において、レジストパターン６２１及びＳＯＧパターン６１１の線幅を測定する。
【０１３３】
（工程Ｓ１８）
次に、エッチング装置３０４において、ＳＯＧパターン６１１をマスクとしてＳＯＣ膜５２０をエッチングし、ＴｉＮ膜５１０上にＳＯＣパターン６０１を形成する。また、この際、レジストパターン６２１を除去する。そして、測定装置３０５において、ＳＯＧパターン６１１及びＳＯＣパターン６０１の線幅を測定する。
【０１３４】
（工程Ｓ１９）
次に、エッチング装置３０４において、ＳＯＧパターン６１１を除去する。そして、測定装置３０５において、ＳＯＣパターン６０１の線幅を測定する。
【０１３５】
（工程Ｓ２０）
次に、エッチング装置３０４において、ＳＯＣパターン６０１をマスクとしてＴｉＮ膜５１０をエッチングし、ＳｉＯ２膜５００上にＴｉＮパターン５１１を形成する。そして、測定装置３０５において、ＴｉＮパターン５１１の線幅を測定する。
【０１３６】
（工程Ｓ２１）
次に、エッチング装置３０４において、ＴｉＮパターン５１１をマスクとしてＳｉＯ２膜５００をエッチングし、ウェハ上にＳｉＯ２パターン５０１を形成する。その後、ＳＯＣパターン６０１、スペーサパターン５５１、及びＴｉＮパターン５１１を除去する。そして、測定装置３０５において、ＳｉＯ２パターン５０１の線幅を測定する。
【０１３７】
以上の工程Ｓ１〜Ｓ２１は製造プロセスの一例である。このような工程Ｓ１〜Ｓ２１を繰り返し行って、多層配線構造の半導体デバイスが製造される。
【０１３８】
（フィードフォワード制御とフィードバック制御）
次に、上述した工程Ｓ１〜Ｓ２１において、本発明のフィードフォワード制御とフィードバック制御を行う場合について説明する。
【０１３９】
工程Ｓ１２で形成されるラインアンドスペースのスペーサパターン５５１（下層パターン）と、工程Ｓ１９で形成されるブロックのＳＯＣパターン６０１（上層パターン）とは、それぞれ線幅が均一であるのが好ましい。そこで、これら線幅にばらつきがある場合、工程Ｓ１２のスペーサパターン５５１に対しては、その前段の工程Ｓ２〜Ｓ１１における処理を改善する。また、工程Ｓ１０のＳＯＣパターン６０１に対しては、その前段の工程Ｓ１３〜Ｓ１８における処理を改善する。これら処理の改善に際しては、予め各処理の処理条件とパターンの線幅（又はＥＰＥ）との関係を予め求めておき、当該関係に基づいて処理条件を補正する。
【０１４０】
（制御の第１例）
本実施形態において、下層パターンはスペーサパターン５５１であり、上層パターンはＳＯＣパターン６０１であるため、最終的なＩＰＦＥは工程Ｓ１９で決定される。しかしながら、工程Ｓ１６ではオーバーレイを測定しており、当該工程Ｓ１６においても上層パターンのＥＰＥを含まないＩＰＦＥを算出することは可能である。そこで、工程Ｓ１６で算出されるＩＰＦＥを鑑みて、（１）下層パターンの改善、（２）オーバーレイの改善、（３）上層パターンの改善のいずれを行うかを判断する。例えば（２）や（３）の場合、リワークの必要があれば、ウェハに対して再処理を行う。一方、（１）の場合、すでに下層パターンが形成されており、リワークを行うことはできないため、例えば良好なダイのみに対して後続の処理を行うか、あるいはウェハを廃棄する。
【０１４１】
上記（１）〜（３）のいずれの場合においても、次のウェハ（又は次のロット）に対して、各処理の処理条件の補正量を算出し、フィードバック制御する。この際、例えば特定の処理に負荷がかからないように、複数の処理の処理条件を補正してもよい。また、算出されるＩＰＦＥが、ＩＰＦＥバジェットに対して余裕がある場合、例えば後続の処理において増加すると予想されるダイ内のオーバーレイを小さくするように、積極的にウェハを逆にひずませてもよい。
【０１４２】
（制御の第２例）
工程Ｓ１２までの状態で、どのパターンの線幅も均一であるのが理想的であるが、実際には同一処理装置内で生じるウェハ間差が存在する。そこで、工程Ｓ１２におけるスペーサパターン５５１の状態を分類することにより、処理装置間差を計算することができる。この処理装置間差は、次のウェハ（又は次のロット）にフィードバックし、処理条件を補正する。
【０１４３】
一方、ウェハ間差がある場合、工程Ｓ１３以降において最適な処理条件で処理を実行するために、このウェハ間差に基づいて、処理条件の最適解を予測し、各処理に対してフィードフォワード制御を行う。さらにその結果をとりまとめ、次のウェハ（又は次のロット）へのフィードバック制御を行う。例えば、工程Ｓ５においてレジストパターン５４１の線幅が目標値より大きくなった場合、工程Ｓ６〜Ｓ８の工程において、理想の線幅になるようにフィードフォワード制御を行う。そして、その結果は、次のウェハ（又は次のロット）に対する処理条件にフィードバックする。
【０１４４】
（制御の第３例）
例えば工程Ｓ１２で測定されるスペーサパターン５５１の線幅が目標値より小さい場合、フィードバック制御又はフィードフォワード制御を行って、各処理の処理条件を補正する。
【０１４５】
フィードバック制御としては、例えば次のウェハ（又は次のロット）に対して、例えば露光処理におけるドーズ量や現像処理における現像時間を補正して、スペーサパターン５５１の線幅を目標値にする。
【０１４６】
フィードフォワード制御としては、以下を行う。工程Ｓ１２における処理が終了したウェハに対し、そのまま工程Ｓ１３以降の処理を実行すると、図２０に示すように、線幅の小さいスペーサパターン５５１上にＳＯＣ膜６００を塗布するため、ＳＯＣ膜６００が埋め込まれる隙間が増える。そうすると、ＳＯＣ膜６００は通常より薄膜、且つ、表面のラフネスが大きくなる。その結果、工程Ｓ１９においてＳＯＣパターン６０１を適正な線幅で、適正な位置に形成できない。そこで、工程Ｓ１３以降の処理に対してフィードフォワード制御を行い、処理条件を補正する。
【０１４７】
具体的に補正する処理条件は種々あるが、一例として下記が挙げられる。例えばＳＯＣ膜６００が薄膜になるのを改善するために、工程Ｓ１３のＳＯＣ膜６００の塗布処理において、回転数遅くし、当該ＳＯＣ膜６００を厚膜にする。
【０１４８】
また、ＳＯＣ膜６００の表面にラフネスがあるため、工程Ｓ１６の露光処理時に、アライメントマーク（ウェハの位置調整のマーク）の読み込みにオフセットがかかる。このオフセットがかからないようにするために、露光装置１０２にその情報を出力する。この際、ＩＰＦＥがＩＰＦＥバジェットに対して余裕があって、ウェハをひずませる場合、その情報も含めて露光装置１０２に出力する。そして、当該露光装置１０２における処理条件を補正する。
【０１４９】
また、工程Ｓ１３において塗布されるＳＯＣ材料の使用量が増加し、さらに工程Ｓ１２におけるスペーサパターン５５１の形状が理想状態と異なっているため、工程Ｓ１８におけるＳＯＣ膜６００のエッチング処理の処理条件を補正する。
【０１５０】
さらに、以上のようなフィードフォワード制御を行い、補正された処理条件でウェハを処理した後、工程Ｓ１９において測定されるＳＯＣパターン６０１の線幅を解析する。そして、このＳＯＣパターン６０１の線幅が目標値（ＩＰＦＥから求められる目標値）から乖離している場合、上述した処理条件について、本来どのような補正値（オフセット値）が適正であったかを解析し、次のウェハ（又は次のロット）に対して、フィードバックする。
【０１５１】
（制御の第４例）
上述したように第１の処理システム１０には複数の熱処理装置１３０が設けられている。そして、同一種の熱処理装置１３０を用いてＰＥＢ処理を行う場合、処理条件が同一であっても、熱処理装置１３０の装置間差によって、熱処理後のレジスト膜の状態に僅かに差が生じる。そうすると、形成されるレジストパターンの線幅にも、装置間差に起因する固有の分布が生じる。このように装置間差が存在する場合でも、フィードバック制御とフィードフォワード制御を繰り返すことによって、適切なレジストパターンを形成する。
【０１５２】
例えば４台の熱処理装置１３０を用いてＰＥＢ処理を行う場合、１ロット中の２５枚のウェハは、機械的に、下記グループＡ〜Ｄに分けられる。そして、同一グループにおいても、ウェハ間差はゼロではない。
・グループＡ：ウェハＷ１、Ｗ５、Ｗ９、Ｗ１３、Ｗ１７、Ｗ２１、Ｗ２５
・グループＢ：ウェハＷ２、Ｗ６、Ｗ１０、Ｗ１４、Ｗ１８、Ｗ２２
・グループＣ：ウェハＷ３、Ｗ７、Ｗ１１、Ｗ１５、Ｗ１９、Ｗ２３
・グループＤ：ウェハＷ４、Ｗ８、Ｗ１２、Ｗ１６、Ｗ２０、Ｗ２４
【０１５３】
例えばグループＡ〜Ｄにおいて、レジストパターンの線幅の基本的な面内分布がすでに得られている場合、例えばグループＡのウェハＷ１、Ｗ５、Ｗ９などは、ほぼ同じ面内分布となる。その中で、ウェハ面内で最も特徴のでる位置数箇所で線幅を測定し、グループ内でのウェハ間差を調べる。
【０１５４】
そして、同一グループ内でウェハごとに平均線幅が異なっているのであれば、上述した制御の第３例と同様に、工程Ｓ１３以降の処理の処理条件を補正する。
【０１５５】
一方、同一グループ内でウェハごとの平均線幅が一定の場合、工程Ｓ１３以降のＳＯＣ膜６００に対する処理の処理条件を補正しても、レジストパターン６２１を適切な線幅で形成するのは困難である。かかる場合、レジストパターン６２１を適切な線幅で適切な位置に形成するために、ＳＯＣ膜６００の膜厚を測定又は推定し、工程Ｓ１６の露光処理時におけるアライメイントマークのオフセット値を露光装置１０２に出力する。そして、当該露光装置１０２における処理条件を補正する。
【０１５６】
また、以上のような露光装置１０２における処理条件の補正を行い、当該補正された処理条件でウェハを処理した後、工程Ｓ１９において測定されるＳＯＣパターン６０１の線幅を解析する。そして、このＳＯＣパターン６０１の線幅が目標値（ＩＰＦＥから求められる目標値）から乖離している場合、上述した処理条件について、本来どのような補正値（オフセット値）が適正であったかを解析し、次のウェハ（又は次のロット）に対して、フィードバックする。
【０１５７】
以上、本発明の実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到しうることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１５８】
１      基板処理システム
１０    第１の処理システム
２０    第２の処理システム
３０    第３の処理システム
４０    制御部
５００  ＳｉＯ２膜
５０１  ＳｉＯ２パターン
５１０  ＴｉＮ膜
５１１  ＴｉＮパターン
５２０、６００  ＳＯＣ膜
５２１、６０１  ＳＯＣパターン
５３０、６１０  ＳＯＧ膜
５３１、６１１  ＳＯＧパターン
５４０、６２０  レジスト膜
５４１、６２１  レジストパターン
５５０  スペーサ膜
５５１  スペーサパターン
Ｐ１    下層パターン
Ｐ２    上層パターン
Ｗ      ウェハ
【図１】
2019028377.tif 000013
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2019028377.tif 000025
【図１４】
2019028377.tif 000026
【図１５】
2019028377.tif 000027
【図１６】
2019028377.tif 000028
【図１７】
2019028377.tif 000029
【図１８】
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【図１９】
2019028377.tif 000031
【図２０】
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