(57)【要約】【課題】複数個の演算装置を用いた並列処理を用いた場合であっても、モデルベースによるシミュレーション動作確認時と実際の車両による動作確認時との振舞いの近似が可能な車両制御装置、及び、車両制御模擬装置を提供する。【解決手段】  システムを制御する制御モデル情報と、制御モデルを動作させるハードウェア情報と、制御モデル中の制御プログラムをハードウェア中のいずれの演算装置で演算処理するかを割当てた演算装置割当て情報と、制御モデルをハードウェア上で動作させた場合に発生する遅延時間情報と、少なくとも演算装置割当て情報とハードウェア情報のいずれかの情報を基に、制御モデル中に遅延時間情報が挿入されている遅延付き制御モデル情報を作成する遅延時間付与部と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
システムを制御する制御モデル情報と、
制御モデルを動作させるハードウェア情報と、
前記制御モデル中の制御プログラムを前記ハードウェア中のいずれの演算装置で演算処理するかを割当てた演算装置割当て情報と、
前記制御モデルを前記ハードウェア上で動作させた場合に発生する遅延時間情報と、
少なくとも前記演算装置割当て情報と前記ハードウェア情報のいずれかの情報を基に、前記制御モデル中に前記遅延時間情報が挿入されている遅延付き制御モデル情報を作成する遅延時間付与部と、を有することを特徴とする車両制御装置。
【請求項２】
請求項１に記載の車両制御装置において、前記遅延時間付与部は、少なくとも前記演算装置割当て情報と前記ハードウェア情報を基に、前記制御モデル中の機能ブロックの組み合わせのうち前記演算装置割当て先が異なる機能ブロックの組み合わせ間に前記遅延時間情報を挿入することを特徴とする車両制御装置。
【請求項３】
請求項１又は２に記載の車両制御装置において、前記ハードウェア情報は、少なくとも複数個のシステムコントローラユニット、記憶装置及び前記システムコントローラユニットを接続する通信線のいずれかの情報を含むことを特徴とする車両制御装置。
【請求項４】
請求項１又は２に記載の車両制御装置において、前記ハードウェア情報は、少なくとも複数個のプロセッサコア、記憶装置及び前記プロセッサコアを接続する通信線のいずれかの情報を含むことを特徴とする車両制御装置。
【請求項５】
請求項１又は２に記載に車両制御装置において、前記遅延時間情報は、少なくとも複数個の演算装置間の同期処理に要する時間、又は複数個の演算装置間のデータ通信に要する時間の情報を含むことを特徴とする車両制御装置。
【請求項６】
請求項１又は２に記載に車両制御装置において、前記遅延時間情報は、前記制御モデルを前記ハードウェア上で複数回動作させた場合に発生した遅延時間の確立分布情報であることを特徴とする車両制御装置。
【請求項７】
システムを制御する制御モデル情報と、
制御モデルを動作させるハードウェア情報と、
前記制御モデル中の制御プログラムを前記ハードウェア中のいずれの演算装置で演算処理するかを割当てた演算装置割当て情報と、
前記制御モデルを前記ハードウェア上で動作させた場合に発生する遅延時間情報と、
少なくとも前記演算装置割当て情報と前記ハードウェア情報のいずれかの情報を基に、前記制御モデル中に前記遅延時間情報が挿入されている遅延付き制御モデル情報を作成する遅延時間付与部と、を有することを特徴とする車両制御模擬装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、車両制御装置、及び、車両制御模擬装置に関する。
【背景技術】
【０００２】
自動車、エレベータ、建設機械等の技術分野ではいわゆる組込みソフトウェアによって制御対象を制御する、組込み制御装置が用いられている。組込みソフトウェアは、従来の機械的機構や電気回路による方式に比べて柔軟かつ高度な制御が実現できることが利点として挙げられる。
【０００３】
このような組込み制御装置、例えば車両の制御装置では、複数個のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）を用いてエンジンやブレーキを制御することで、車両全体を制御している。また、エンジン制御用のＥＣＵといった１つのＥＣＵにおいても、内蔵された複数個のプロセッサコアを用いることで、複雑な制御を実現している。
【０００４】
しかしながら、制御の複雑化に伴い組込みソフトウェアの開発規模も増大しており、組込みソフトウェアの設計および検証に要する工数は増大し続けている。この問題に対し、車両制御装置の開発効率化を目的に、実際のＥＣＵやエンジンを用いずシミュレーションを用いた設計・検証が可能なモデルベースによる組込みソフトウェア開発技術が知られ、例えば特許文献１に記載されている。
【０００５】
一方、大規模化している組込みソフトウェアを演算処理するＥＣＵに対しても、単位時間当たりに演算処理可能なプログラム量の増加を目的に、ＥＣＵやプロセッサコアといった演算装置を複数個用いた並列処理による高速化手法が導入され始めている。車両の制御装置の場合、複数個の演算装置で車両制御用プログラムを効率良く処理するための並列化技術が知られ、例えば特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特願平９−１６２１６９号公報
【特許文献２】特願２０１５−５０１４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、既存のモデルベースによるソフトウェア開発技術は複数個の演算装置を用いた並列処理による影響を考慮していないため、モデルベース上で設計した組込みソフトウェアとＥＣＵに実装され並列動作する組込みソフトウェアの間でギャップが大きく、モデルベースで設計した組込みソフトウェアと実機性能との乖離が大きいといった課題がある。
【０００８】
より具体的には、既存のモデルベース開発では複数個の演算装置を用いた並列処理によって生じる演算処理間の同期処理時間や、演算処理間のデータ通信により生じる遅延時間による影響が考慮されていない。このため、モデルベースによるシミュレーション動作確認時と実際の車両による動作確認時との間に食い違いが生じ、設計時に見込まれた性能が引き出せないといった課題がある。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、複数個の演算装置を用いた並列処理を用いた場合であっても、モデルベースによるシミュレーション動作確認時と実際の車両による動作確認時との振舞いの近似が可能な車両制御装置、及び、車両制御模擬装置を提供するものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明は、システムを制御する制御モデル情報と、制御モデルを動作させるハードウェア情報と、前記制御モデル中の制御プログラムを前記ハードウェア中のいずれの演算装置で演算処理するかを割当てた演算装置割当て情報と、前記制御モデルを前記ハードウェア上で動作させた場合に発生する遅延時間情報と、少なくとも前記演算装置割当て情報と前記ハードウェア情報のいずれかの情報を基に、前記制御モデル中に前記遅延時間情報が挿入されている遅延付き制御モデル情報を作成する遅延時間付与部と、を有する。
【発明の効果】
【００１１】
本発明によれば、複数個の演算装置を用いた並列処理を実施する場合においても、モデルベースによるシミュレーション動作と実際の車両動作との振舞いを近似することが可能となり、開発工数の低減が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明による一実施の形態における車両制御模擬装置のシステム構成図。
【図２】本発明による一実施の形態における制御モデルのモデル図。
【図３】本発明による一実施の形態における制御モデルのデータテーブル。
【図４】本発明による一実施の形態におけるＨＷ構成の構成図。
【図５】本発明による一実施の形態におけるＨＷ構成のデータテーブル。
【図６】本発明による一実施の形態における演算装置割当てのデータテーブル。
【図７】本発明による一実施の形態における遅延時間のデータテーブル。
【図８】本発明による一実施の形態における遅延時間付与部の振舞いを示すフローチャート。
【図９】本発明による一実施の形態における遅延付き制御モデルのモデル図。
【図１０】本発明による一実施の形態における制御モデルおよび遅延付き制御モデルのシミュレーション結果を示す波形図。
【発明を実施するための形態】
【００１３】
本実施例は、家庭用機器、産業用機器、医療機器等、電子制御を必要とする製品の特定の機能を実現するためにコンピュータシステムが組込まれている組込みシステムに関し、特に自動車、鉄道、エレベータ等の輸送機器など、必要とする機能が多岐にわたるシステム、複数のハードウェア、複数のソフトウェアを組み合わせた規模の大きなシステムの、複数の演算装置を用いてシステムを制御する車両制御装置、及び、車両制御模擬装置に関する。
【００１４】
以下、図面を参照して本発明による一実施の実施例を説明する。なお、実施例では便宜上１つのＥＣＵを対象とするが、本発明の効果をＥＣＵ内部に限定するものではない。
【００１５】
図１は、本発明による一実施の形態の車両制御模擬装置のシステム構成を示すシステム構成図である。車両制御模擬装置１は、制御モデル１０１、ＨＷ構成１０２、演算装置割当て１０３、遅延時間１０４、遅延時間付与部１０５を有し、遅延時間付与部１０５は制御モデル１０１、ＨＷ構成１０２、演算装置割当て１０３、遅延時間１０４を基に遅延付き制御モデル１０６を生成する。
【００１６】
ここで、本実施例を適用前の制御モデル１０１を基にしたシミュレーション結果を示す波形図１０７に対し、本実施例適用後の遅延付き制御モデル１０６を基にしたシミュレーション結果を示す波形図１０８は、遅延時間１０４による影響により波形が変更されていることを示している。
【００１７】
図２は、本発明による一実施例における制御モデルのモデル図である。制御モデル１０１は入力ポート１０１０１、１０１０２、出力ポート１０１０６、機能ブロック１０１０３、１０１０４、１０１０５を有する。機能ブロック１０１０３と機能ブロック１０１０５は、データ依存関係を示す配線１０１０７、１０１０８によりラベル情報１、およびラベル情報２を授受することを示している。同じく、機能ブロック１０１０４と機能ブロック１０１０５は、データ依存関係を示す配線１０１０９によりラベル情報３を授受する。機能ブロック１０１０３は、入力ポート１０１０１よりセンサ１情報を入力し、機能ブロック１０１０５にラベル１情報、ラベル２情報を出力する。また、機能ブロック１０１０４は、入力ポート１０１０２よりセンサ２情報を入力し、機能ブロック１０１０５にラベル３情報を出力する。そして、機能ブロック１０１０５は、機能ブロック１０１０３および機能ブロック１０１０４から出力されたラベル１情報、ラベル２情報、ラベル３情報を入力し、出力ポート１０１０６にアクチュエータ１情報を出力する。
【００１８】
図３は、本発明による一実施例における制御モデルのデータテーブルである。制御モデルのデータテーブル１０１１は、ＩＤ、ラベル、データ依存元機能、データ依存先機能の情報を有する。具体的には、データテーブル１０１１は、制御モデル１０１中に示す機能ブロック１０１０３、１０１０４、１０１０５間で授受されるラベル１、ラベル２、ラベル３情報のデータ依存元機能とデータ依存先機能を示している。例えば、ＩＤ１のラベル１のデータ依存元機能は制御モデル１０１中の機能ブロック１０１０３である機能１であり、データ依存先機能は制御モデル１０１中の機能ブロック１０１０５である機能３であることを示している。
【００１９】
図４は、本発明による一実施の形態におけるＨＷ構成の構成図である。ＨＷ構成１０２は、制御モデル１０１で記述されている制御ソフトウェアを演算処理するＨＷ構成を示している。ＨＷ構成１０２は、ＥＣＵ１０２０１、アクチュエータ１０２０２、センサ１０２０３、１０２０４およびバス１０２０５によって構成される。また、ＥＣＵ１０２０１は、演算装置１０２０１０１、１０２０１０２、１０２０１０３、およびメモリ１０２０１を有する。
【００２０】
図５は、本発明による一実施の形態におけるＨＷ構成のデータテーブルである。ＨＷ構成のデータテーブル１０２１は、データ依存元、データ依存先、遅延判定情報を有する。具体的には、データテーブル１０２１は、演算装置１０２０１０１、１０２０１０２、１０２０１０３間のデータ通信に遅延が生じるか否かの判定基準となる遅延判定情報を有する。例えばデータテーブル１０２１の場合、データ依存元が演算装置１で示される演算装置１０２０１０１でデータ依存先が演算装置２で示される演算装置１０２０１０２である場合、遅延判定は無しであるため、遅延時間は発生しないことを示している。一方、データ依存先が演算装置１で示される演算装置１０２０１０１でデータ依存先が演算装置ｎで示される演算装置１０２０１０３である場合、遅延判定は有りであるため、遅延時間が発生することを示している。
【００２１】
図６は、本発明による一実施の形態における演算装置割当てのデータテーブルである。演算装置割当てのデータテーブル１０３は、機能と割当ての情報を有する。具体的には、データテーブル１０３は、制御モデル１０１で示す各機能が、それぞれＨＷ構成１０２で示すどの演算装置で演算処理されるかを示している。例えば、制御モデル１０１中で機能１で示される機能ブロック１０１０３は、ＨＷ構成１０２で演算装置１で示される演算装置１０２０１０１で演算処理されることを示している。同様に、制御モデル１０２中で機能２で示される機能ブロック１０１０４は、ＨＷ構成１０２で演算装置２で示される演算装置１０２０１０２で演算処理されることを示している。
【００２２】
図７は、本発明による一実施の形態における遅延時間のデータテーブルである。遅延時間のデータテーブル１０４は、機能と遅延時間情報を有する。具体的には、データテーブル１０４は、制御モデル１０１で示す各機能が、ＨＷ構成１０２中の演算装置で演算処理された場合に要する処理時間を示している。例えば、制御モデル１０１中で機能１で示される希望ブロック１０１０３は、ＨＷ構成１０２中の演算装置で処理された場合に２．２０μｓかかることを示している。
【００２３】
図８は、本発明による一実施の形態における遅延時間付与部の振舞いを示すフローチャートである。遅延時間付与部１０５は、ＨＷ構成１０２、演算装置割当て１０３、遅延時間１０４情報を基に、制御モデル１０１中に遅延情報１０４付与した遅延付き制御モデル１０６を生成する。遅延時間付与部１０５の振舞いはフローチャートに示す通り、ステップＳ１０５０１から処理を開始する。ステップＳ１０５０２で、制御モデル１０１１中のラベル情報を取得し、ラベルに関係するデータ依存元機能とデータ依存先機能を特定する。ステップＳ１０５０３で、演算装置割当て１０３を取得し、制御モデル情報中のラベルに関係するデータ依存元機能とデータ依存先機能が、どの演算装置に割当てられているかを特定する。ステップ１０５０４で、ＨＷ構成１０２１情報を取得し、制御モデル情報中のラベルに関係するデータ依存元機能とデータ依存先機能が割当てられた演算装置の組合せから、遅延判定が有りか無しかを特定する。ステップＳ１０５０５で、ラベルに関係するデータ依存元機能とデータ依存先機能が割当てられた演算装置の組合せによる遅延判定が有りか否かを判定し、ＹＥＳである場合はステップＳ１０５０６に進み、ＮＯである場合はステップＳ１０５０７に進む。ステップＳ１０５０６では、遅延時間１０４より遅延時間情報を取得し、ラベルに関係するデータ依存元機能を演算処理するのに要する遅延時間を特定する。ステップＳ１０５０８では、遅延モデル１０１のラベルに関係する配線部分に遅延時間１０４情報を基にした遅延ブロックを挿入する。ステップＳ１０５０９では、制御モデル１０１１中の全てのラベルに対し、ステップＳ１０５０５の判定を実施したか否かを判定し、ＹＥＳである場合はステップＳ１０２０１１０に進み処理を終了する。ＮＯである場合は、ステップＳ１０５０７に進み処理を続行する。ステップＳ１０５０７では、制御モデル１０１１中の次のラベルに関係するデータ依存元機能とデータ依存先機能を特定する。
【００２４】
図９は、本発明による一実施の形態における遅延付き制御モデルのモデル図である。遅延付き制御モデル１０１１は、遅延時間付与部１０５により制御モデル１０１に遅延時間１０４を付与した結果である。本実施例の場合、機能ブロック１０１１３と機能ブロック１０１１５の間でデータ授受されるラベル１とラベル２に関係する配線１０１１７、１０１１８中に遅延時間情報が付与された結果を示している。
【００２５】
図１０は、本発明による一実施の形態における制御モデルおよび遅延付き制御モデルのシミュレーション結果を示す波形図である。遅延付き制御モデル１０１１のシミュレーション結果を示す波形図１０８は、制御モデル１０１のシミュレーション結果を示す波形図１０７と比較すると、遅延ブロックが挿入されているため波形が変化していることがわかる。
【００２６】
これにより、既存のモデルベース開発で考慮されていなかった複数個の演算装置を用いた並列処理によって生じる演算処理間の同期処理時間や、演算処理時間のデータ通信により生じる遅延時間による影響を取込みことができ、モデルベースによるシミュレーション動作確認時と実際の車両による動作確認時との食い違いを抑え、設計時に見込まれた性能が担保することが可能となる。
【符号の説明】
【００２７】
１：車両制御模擬装置、１０１：制御モデル、１０２：ＨＷ構成、１０３：演算装置割当て、１０４：遅延時間：１０５：遅延時間付与部、１０６：遅延付き制御モデル、１０７：波形図１、１０８：波形図２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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