(57)【要約】【課題】複数の電源回路の寿命を延長することができる液滴吐出装置及びコンピュータプログラムを提供する。【解決手段】液滴吐出装置のコントローラは、所定の契機を検出するまでは、供給される駆動信号の電圧に応じてＮ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせである第１の組み合わせでＮ個の駆動素子とＭ個の電源回路とを接続するように、Ｎ個の選択回路を制御し、所定の契機を検出した後は、Ｍ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせであって第１の組み合わせと異なる組み合わせである第２の組み合わせでＮ個の駆動素子とＭ個の電源回路とを接続するようにＮ個の選択回路を制御する。【選択図】図３
2019064151.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個のノズルと、
前記Ｎ個のノズルの各ノズルに対応して設けられたＮ個の駆動素子と、
それぞれ前記駆動素子に供給される駆動信号を生成するためのＭ個の電源回路と、
前記Ｎ個の駆動素子の各駆動素子と前記Ｍ個の電源回路との間に配置され、前記Ｎ個の駆動素子の各駆動素子に対して、前記Ｍ個の電源回路の中の一つの電源回路を選択的に接続させるＮ個の選択回路と、
コントローラと
を備え、
前記コントローラは、
所定の契機を検出するまでは、供給される駆動信号の電圧に応じて前記Ｎ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせである第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように、前記Ｎ個の選択回路を制御し、
前記コントローラは、
前記所定の契機を検出した後は、前記Ｍ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせであって前記第１の組み合わせと異なる組み合わせである第２の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御するように構成されていることを特徴とする液滴吐出装置。
【請求項２】
前記Ｍ個の駆動素子グループのうち一つの駆動素子グループを駆動素子グループＡと定義し、
前記Ｍ個の駆動素子グループのうち前記駆動素子グループＡとは異なる他の一つの駆動素子グループを駆動素子グループＢと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＡに対応する電源回路を電源回路Ａと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＢに対応する電源回路を電源回路Ｂと定義したとき、
前記Ｍ個の電源回路のうち前記第２の組み合わせにおいて前記駆動素子グループＡに対応する電源回路が前記電源回路Ｂであり、
前記Ｍ個の電源回路のうち前記第２の組み合わせにおいて前記駆動素子グループＢに対応する電源回路が前記電源回路Ａであることを特徴とする請求項１に記載の液滴吐出装置。
【請求項３】
前記駆動素子グループＡを構成する駆動素子の個数は、前記駆動素子グループＢを構成する駆動素子の個数よりも多いことを特徴とする請求項２に記載の液滴吐出装置。
【請求項４】
前記駆動素子グループＡは、前記Ｍ個の駆動素子グループの中で、グループを構成する駆動素子の個数が最も多い駆動素子グループであることを特徴とする請求項３に記載の液滴吐出装置。
【請求項５】
前記駆動素子グループＢは、前記Ｍ個の駆動素子グループの中で、グループを構成する駆動素子の個数が最も少ない駆動素子グループであることを特徴とする請求項４に記載の液滴吐出装置。
【請求項６】
前記コントローラは、
前記第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とが接続された状態での前記Ｎ個の駆動素子の駆動回数の合計値を、前記Ｍ個の駆動素子グループごとに算出し、
前記コントローラは、
前記Ｍ個の駆動素子グループごとに算出した前記合計値に基づいて前記第２の組み合わせを示す第２組み合わせ情報を生成し、
前記所定の契機を検出した後は、前記第２組み合わせ情報が示す前記第２の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御するように構成されており、
前記駆動素子グループＡの駆動回数の前記合計値が、前記駆動素子グループＢの駆動回数の前記合計値よりも多いことを特徴とする請求項２に記載の液滴吐出装置。
【請求項７】
前記駆動素子グループＡは、前記Ｍ個の駆動素子グループの中で、前記駆動回数の前記合計値が最も大きい駆動素子グループであることを特徴とする請求項６に記載の液滴吐出装置。
【請求項８】
前記駆動素子グループＢは、前記Ｍ個の駆動素子グループの中で、前記駆動回数の前記合計値が最も小さい駆動素子グループであることを特徴とする請求項７に記載の液滴吐出装置。
【請求項９】
前記コントローラは、
前記Ｍ個の駆動素子グループの各駆動素子グループを構成する駆動素子の個数を特定するための個数情報を取得し、
前記個数情報に基づいて前記第１の組み合わせを示す第１組み合わせ情報を生成し、
前記所定の契機を検出するまでは、前記第１組み合わせ情報が示す前記第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御するように構成されており、
前記駆動素子グループＡを構成する駆動素子の個数は、前記駆動素子グループＢを構成する駆動素子の個数よりも多く、
前記液滴吐出装置内の熱源から前記電源回路Ｂが配置された位置に伝達される熱量よりも、前記熱源から伝達される熱量が小さくなる位置に前記電源回路Ａが配置されていることを特徴とする請求項２に記載の液滴吐出装置。
【請求項１０】
前記コントローラは、
前記Ｍ個の駆動素子グループの各駆動素子グループを構成する駆動素子の個数を特定するための個数情報を取得し、
前記個数情報に基づいて前記第１の組み合わせを示す第１組み合わせ情報を生成し、
前記所定の契機を検出するまでは、前記第１組み合わせ情報が示す前記第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御するように構成されており、
前記Ｍ個の駆動素子グループのうち前記駆動素子グループＡ及び前記駆動素子グループＢとは異なる他の一つの駆動素子グループを駆動素子グループＣと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＣに対応する電源回路を電源回路Ｃと定義したとき、
前記Ｍ個の電源回路の中で前記電源回路Ｂは、前記電源回路Ａに対して最も近い位置に配置されており、
前記Ｍ個の電源回路の中で前記電源回路Ｃは、前記電源回路Ａに対して２番目に近い位置に配置されており、
前記駆動素子グループＢを構成する駆動素子の個数は、前記駆動素子グループＡを構成する駆動素子の個数よりも少なく、
前記駆動素子グループＢを構成する駆動素子の個数は、前記駆動素子グループＣを構成する駆動素子の個数よりも少ないことを特徴とする請求項２に記載の液滴吐出装置。
【請求項１１】
Ｎ個のノズルと、
前記Ｎ個のノズルの各ノズルに対応して設けられたＮ個の駆動素子と、
それぞれ前記駆動素子に供給される駆動信号を生成するためのＭ個の電源回路と、
前記Ｎ個の駆動素子の各駆動素子と前記Ｍ個の電源回路との間に配置され、前記Ｎ個の駆動素子の各駆動素子に対して、前記Ｍ個の電源回路の中の一つの電源回路を選択的に接続させるＮ個の選択回路と、
コントローラと
を備え、
前記コントローラは、
所定の契機を検出するまでは、供給される駆動信号の電圧に応じて前記Ｎ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせである第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように、前記Ｎ個の選択回路を制御し、
前記Ｍ個の駆動素子グループのうち一つの駆動素子グループを駆動素子グループＡと定義し、
前記Ｍ個の駆動素子グループのうち前記駆動素子グループＡとは異なる他の一つの駆動素子グループを駆動素子グループＢと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＡに対応する電源回路を電源回路Ａと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＢに対応する電源回路を電源回路Ｂと定義したとき、
前記駆動素子グループＡを構成する駆動素子の個数は、前記駆動素子グループＢを構成する駆動素子の個数よりも多く、
液滴吐出装置内の熱源から前記電源回路Ｂが配置された位置に伝達される熱量よりも、前記熱源から伝達される熱量が小さくなる位置に前記電源回路Ａが配置されていることを特徴とする液滴吐出装置。
【請求項１２】
Ｎ個のノズルと、
前記Ｎ個のノズルの各ノズルに対応して設けられたＮ個の駆動素子と、
それぞれ前記駆動素子に供給される駆動信号を生成するためのＭ個の電源回路と、
前記Ｎ個の駆動素子の各駆動素子と前記Ｍ個の電源回路との間に配置され、前記Ｎ個の駆動素子の各駆動素子に対して、前記Ｍ個の電源回路の中の一つの電源回路を選択的に接続させるＮ個の選択回路と、
コントローラと
を備え、
前記コントローラは、
所定の契機を検出するまでは、供給される駆動信号の電圧に応じて前記Ｎ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせの一つである第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように、前記Ｎ個の選択回路を制御し、
前記Ｍ個の駆動素子グループのうち一つの駆動素子グループを駆動素子グループＡと定義し、
前記Ｍ個の駆動素子グループのうち前記駆動素子グループＡとは異なる他の一つの駆動素子グループを駆動素子グループＢと定義し、
前記Ｍ個の駆動素子グループのうち前記駆動素子グループＡ及び前記駆動素子グループＢとは異なる他の一つの駆動素子グループを駆動素子グループＣと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＡに対応する電源回路を電源回路Ａと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＢに対応する電源回路を電源回路Ｂと定義し、
前記Ｍ個の電源回路のうち前記第１の組み合わせにおいて前記駆動素子グループＣに対応する電源回路を電源回路Ｃと定義したとき、
前記Ｍ個の電源回路の中で前記電源回路Ｂは、前記電源回路Ａに対して最も近い位置に配置されており、
前記Ｍ個の電源回路の中で前記電源回路Ｃは、前記電源回路Ａに対して２番目に近い位置に配置されており、
前記駆動素子グループＢを構成する駆動素子の個数は、前記駆動素子グループＡを構成する駆動素子の個数よりも少なく、
前記駆動素子グループＢを構成する駆動素子の個数は、前記駆動素子グループＣを構成する駆動素子の個数よりも少ないことを特徴とする液滴吐出装置。
【請求項１３】
前記所定の契機は、
電源オンの時点であることを特徴とする請求項１に記載の液滴吐出装置。
【請求項１４】
前記所定の契機は、
直近の契機から所定時間経過した時点であることを特徴とする請求項１に記載の液滴吐出装置。
【請求項１５】
コンピュータに、Ｎ個のノズルと、前記Ｎ個のノズルの各ノズルに対応して設けられたＮ個の駆動素子と、それぞれ前記駆動素子に供給される駆動信号を生成するためのＭ個の電源回路と、前記Ｎ個の駆動素子の各駆動素子と前記Ｍ個の電源回路との間に配置され、前記Ｎ個の駆動素子の各駆動素子に対して、前記Ｍ個の電源回路の中の一つの電源回路を選択的に接続させるＮ個の選択回路とを備える液滴吐出装置の前記選択回路を制御させるためのコンピュータプログラムであって、
コンピュータに、
所定の契機を検出するまでは、供給される駆動信号の電圧に応じて前記Ｎ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせである第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように、前記Ｎ個の選択回路を制御する処理と、
前記所定の契機を検出した後は、前記Ｍ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせであって前記第１の組み合わせと異なる組み合わせである第２の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御する処理と
を実行させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液滴吐出装置及びコンピュータプログラムに関する。
【背景技術】
【０００２】
各ノズルからの液体の吐出量のバラツキを抑制するために、複数種類の駆動信号の中から一つの駆動信号を選択して、駆動素子に供給する液滴吐出装置が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７３９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数種類の駆動信号を生成するために複数の電源回路を設けた場合に、各電源回路の寿命を長くすることが求められていた。
【０００５】
本発明は、斯かる事情に鑑みてなされたものであり、複数の電源回路の寿命を延長することができる液滴吐出装置及びコンピュータプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施の形態に係る液滴吐出装置は、Ｎ個のノズルと、前記Ｎ個のノズルの各ノズルに対応して設けられたＮ個の駆動素子と、それぞれ前記駆動素子に供給される駆動信号を生成するためのＭ個の電源回路と、前記Ｎ個の駆動素子の各駆動素子と前記Ｍ個の電源回路との間に配置され、前記Ｎ個の駆動素子の各駆動素子に対して、前記Ｍ個の電源回路の中の一つの電源回路を選択的に接続させるＮ個の選択回路と、コントローラとを備え、前記コントローラは、所定の契機を検出するまでは、供給される駆動信号の電圧に応じて前記Ｎ個の駆動素子が区分されたＭ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせである第１の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように、前記Ｎ個の選択回路を制御し、前記コントローラは、前記所定の契機を検出した後は、前記Ｍ個の駆動素子グループの各駆動素子グループと各駆動素子グループに対応する電源回路との組み合わせであって前記第１の組み合わせと異なる組み合わせである第２の組み合わせで前記Ｎ個の駆動素子と前記Ｍ個の電源回路とを接続するように前記Ｎ個の選択回路を制御するように構成されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、複数の電源回路の寿命を延長することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態の印刷装置の要部構成の一例を示す平面図である。
【図２】本実施の形態のインクジェットヘッドをノズル面側から見た場合の要部構成の一例を示す平面図である。
【図３】本実施の形態のヘッドユニットが備える第２基板と、第２基板と接続されたフレキシブル回路基板との構成の一例を示すブロック図である。
【図４】ドライバＩＣが備える回路構成の一例を示す。
【図５】本実施の形態のヘッドユニットが備える波形生成回路の構成の一例を示す回路図である。
【図６】本実施の形態のヘッドユニットの動作の第１実施例を示す説明図である。
【図７】本実施の形態のＦＰＧＡの処理手順の第１実施例を示すフローチャートである。
【図８】本実施の形態のＦＰＧＡの印刷処理時の手順の第１実施例を示すフローチャートである。
【図９】本実施の形態のヘッドユニットの動作の第２実施例を示す説明図である。
【図１０】本実施の形態のＦＰＧＡの処理手順の第２実施例を示すフローチャートである。
【図１１】本実施の形態のヘッドユニットの動作の第３実施例を示す説明図である。
【図１２】本実施の形態のＦＰＧＡの処理手順の第３実施例を示すフローチャートである。
【図１３】本実施の形態のＦＰＧＡの印刷処理時の手順の第３実施例を示すフローチャートである。
【図１４】本実施の形態のヘッドユニットの動作の第４実施例を示す説明図である。
【図１５】本実施の形態のヘッドユニットの動作の第５実施例を示す説明図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施の形態を図面に基づいて説明する。図１は本実施の形態の印刷装置１の要部構成の一例を示す平面図である。なお、図１に示すように、便宜上、本明細書において、前後左右それぞれの方向を矢印で示す方向として説明する。印刷装置１は、例えば、インクジェットプリンタである。印刷装置１は、筐体２、筐体２内に配置されたプラテン３、液滴吐出装置としての４個のインクジェットヘッド４、２個の搬送ローラ５、６、及び制御装置７などを備える。なお、インクジェットヘッド４、搬送ローラ５、６の数は図１の例に限定されない。
【００１０】
プラテン３上には、印刷装置１で用いる記録紙１００が載置される。搬送ローラ５、６は、プラテン３の前後方向の両端部に配置され、記録紙１００は、搬送ローラ５、６が回転することによって、前後方向（搬送方向）に沿って搬送される。
【００１１】
インクジェットヘッド４は、平面視において外形が矩形状をなし、記録紙１００が搬送される搬送方向（前後方向）が短辺側となり、搬送方向と直交する方向（左右方向）が長辺側となるようにプラテン３に対向配置されている。各インクジェットヘッド４は、長辺側が対向するように適長離隔して、二つ２搬送ローラ５、６間に配置されている。
【００１２】
筐体２には、複数のヘッド保持部８が取り付けられている。複数のヘッド保持部８は、プラテン３の上方で、且つ、二つの搬送ローラ５、６の間の位置において、前後に並設されている。ヘッド保持部８によって、インクジェットヘッド４がそれぞれ保持される。
【００１３】
４つのインクジェットヘッド４はそれぞれ、例えば、シアン、マゼンタ、イエロー、ブラックに対応する。
【００１４】
制御装置７は、後述の第１基板７１を備える。第１基板７１には、ＦＰＧＡ（Field Programmable Gate Array）７１１の他に、不図示のＲＯＭ(Read Only Memory)、不図示のＲＡＭ(Random Access Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)７１２などを備える。制御装置７は、パーソナルコンピュータ等の外部装置９と相互に通信が可能である。制御装置７は、外部装置９又は印刷装置１が具備する操作部（不図示）からの指示により、当該ＲＯＭに格納されたプログラムに従って各インクジェットヘッド４及び搬送ローラ５、６の動作を制御する。なお、ＦＰＧＡ７１１に代えてＣＰＵ（Central Processing Unit ）又はＭＰＵ（Microprocessor Unit ）を使用してもよい。
【００１５】
制御装置７は、モータ（不図示）を作動させて、搬送ローラ５、６の動作を制御して、記録紙１００の搬送を行う。ユーザによる印刷の指示が外部装置９に入力されると、制御装置７は、印刷指示の信号や印刷する画像の画像データを後述の第２基板５０を制御するための信号を送信し、記録紙１００の搬送中に各インクジェットヘッド４のヘッドユニット１１から、記録紙１００にインクを吐出させる。
【００１６】
図２は本実施の形態のインクジェットヘッド４をノズル面側から見た場合の要部構成の一例を示す平面図である。インクジェットヘッド４は、複数の液滴吐出装置としてのヘッドユニット１１を備える。ヘッドユニット１１は、前後方向に２列で配置されている。前側の列８２では、左右方向に沿って４個のヘッドユニット１１が配置され、後側の列８１では、左右方向に沿って５個のヘッドユニット１１が配置されている。ヘッドユニット１１のノズル面（ノズルプレートの下面）には、複数のノズルの吐出口（開口）１１ａが設けられている。また、ヘッドユニット１１にはノズルの吐出口１１ａと同数の駆動素子１１１（後述）が設けられている。なお、ノズルの吐出口１１ａは、便宜上模式的に表しており、実際の配置及び個数とは異なる。また、図２の例では、インクジェットヘッド４が、９個のヘッドユニット１１を備える構成であるが、ヘッドユニット１１の数は９個に限定されない。各ヘッドユニット１１は、後述の第２基板５０、フレキシブル回路基板６０などを備える。
【００１７】
図３は本実施の形態のヘッドユニット１１が備える第２基板５０と、第２基板５０と接続されたフレキシブル回路基板６０との構成の一例を示すブロック図である。第２基板５０とフレキシブル回路基板６０とは、それぞれ一つのヘッドユニット１１に対応して一つ設けられる。例えば、印刷装置１が４個のインクジェットヘッド４を備え、各インクジェットヘッド４が９個のヘッドユニット１１を備える場合、印刷装置１は、３６個のヘッドユニット１１を備えるので、第２基板５０は３６個となり、第２基板５０と接続されたフレキシブル回路基板６０も３６個となる。第１基板７１は、３６個の第２基板５０に接続される。便宜上、図３では、一つの第２基板５０と一つのフレキシブル回路基板６０とを図示する。
【００１８】
第２基板５０は、コントローラとしてのＦＰＧＡ５１、ＥＥＰＲＯＭなどの不揮発性メモリ５２、Ｄ／Ａコンバータ２０、第１電源回路２１、第２電源回路２２、第３電源回路２３、第４電源回路２４、第５電源回路２５、第６電源回路２６などを備える。また、フレキシブル回路基板６０は、ＥＥＰＲＯＭなどの不揮発性メモリ６２、ドライバＩＣ２７などを備える。
【００１９】
ＦＰＧＡ５１は、第１基板７１に設けられたＦＰＧＡ７１１の制御の下、Ｄ／Ａコンバータ２０を介して第１電源回路２１〜第６電源回路２６の出力電圧を設定するためのアナログ信号である設定信号を出力する。
【００２０】
Ｄ／Ａコンバータ２０は、ＦＰＧＡ５１が出力するデジタルの設定信号をアナログの設定信号に変換して第１電源回路２１〜第６電源回路２６に出力する。
【００２１】
第１電源回路２１〜第６電源回路２６は、例えば、ＦＥＴ、インダクタ、抵抗、電解コンデンサ等の複数の電子部品で構成されるＤＣ／ＤＣコンバータとすることができる。各電源回路２１〜２６は、設定信号で指定された、出力電圧をドライバＩＣ２７に出力する。
【００２２】
ドライバＩＣ２７は、配線ＶＤＤ１を介して第１電源回路２１と接続され、配線ＶＤＤ２を介して第２電源回路２２と接続され、配線ＶＤＤ３を介して第３電源回路２３と接続され、配線ＶＤＤ４を介して第４電源回路２４と接続され、配線ＶＤＤ５を介して第５電源回路２５と接続され、配線ＨＶＤＤを介して第６電源回路２６と接続されている。なお、第６電源回路２６は、後述の駆動素子１１１と配線ＶＣＯＭを介して接続されている。配線ＨＶＤＤと配線ＶＣＯＭは、第６電源回路２６から引き出された配線が、経路の途中で２つの配線に分岐したものである。
【００２３】
第１電源回路２１〜第６電源回路２６は、ドライバＩＣ２７の内部に形成された波形生成回路３０（１）〜波形生成回路３０（ｎ）（ｎは２以上の自然数であり、例えば、ヘッドユニット１１が有する駆動素子１１１の数に等しい）に接続されている。
【００２４】
波形生成回路３０（１）〜（ｎ）は、ヘッドユニット１１がノズル毎に対応して備えているｎ個の駆動素子１１１にそれぞれ対応して備えられたものである。ドライバＩＣ２７は、ｎ本の信号線３４（１）〜（ｎ）と接続されている。ドライバＩＣ２７は、ｎ本の信号線３４（１）〜（ｎ）を介して、ｎ個の駆動素子１１１と接続されている。各信号線３４は、駆動素子１１１の個別電極と接続されている。
【００２５】
また、ドライバＩＣ２７は、ｎ個の駆動素子１１１に対応して設けられたｎ個のセレクタ９０（１）〜（ｎ）を備える。各セレクタ９０は、ドライバＩＣ２７の内部に形成された複数のＦＥＴなどから構成されるハードウェアの構成要素である。
【００２６】
第６電源回路２６は、駆動素子１１１のＶＣＯＭ用電源電圧、あるいは後述のＰＭＯＳトランジスタ３１１〜３１５のＨＶＤＤ（ハイサイド側バッグゲート電圧）として使用することができる。
【００２７】
不揮発性メモリ６２には、後述の各ランクを構成するノズルを識別するノズルアドレスが記憶されている。不揮発性メモリ５２には、各ランクに対応する電源回路を示す電源割り当て情報、各ランクのノズルからの液滴の吐出数などが記憶されている。
【００２８】
また、ドライバＩＣ２７は、ｎ本の制御線３３（１）〜（ｎ）及び制御線４０を介してＦＰＧＡ５１と接続されている。制御線３３（１）〜（ｎ）は、上述のｎ個の波形生成回路３０（１）〜（ｎ）に対応して設けられた制御線である。各制御線３３には、各波形生成回路３０に備えられたＦＥＴを制御するための信号が伝播される。この信号に従って、波形生成回路３０は、駆動素子１１１を駆動する駆動信号を生成し、生成した駆動信号を信号線３４を介して駆動素子１１１に出力する。
【００２９】
また、制御線４０には、ドライバＩＣ２７が有するｎ個のセレクタ９０（１）〜（ｎ）を制御するための制御信号が伝送される。ＦＰＧＡ５１は、ｎ個のセレクタ９０（１）〜（ｎ）を制御することで、各信号線３４に出力する駆動信号を生成するための電源回路を選択する。
【００３０】
図４はドライバＩＣ２７が備える回路構成の一例を示す。ドライバＩＣ２７は、ｎ個の波形生成回路３０（１）〜（ｎ）と、各波形生成回路３０（１）〜（ｎ）に対応して備えられたｎ個のセレクタ９０（１）〜（ｎ）を備える。
【００３１】
ドライバＩＣ２７は、同様の構成をノズルの数と同じｎ個分備えているので、以下では、代表して制御線３３（１）と、信号線３４（１）との間に備えられた回路構成について説明する。ドライバＩＣ２７には、制御線３３（１）と信号線３４（１）と間に、セレクタ９０（１）と波形生成回路３０（１）が形成されている。
【００３２】
ＦＰＧＡ５１からの制御線３３（１）は、セレクタ９０（１）と接続されている。制御線３３（１）はＦＰＧＡ５１とセレクタ９０（１）とを結ぶ経路の途中で分岐しており、制御線３３（１）から途中で分岐した制御線ＳＢ（１）は波形生成回路３０（１）と接続されている。
【００３３】
セレクタ９０（１）と波形生成回路３０（１）とは、５本の制御線Ｓ１（１）、Ｓ２（１）、Ｓ３（１）、Ｓ４（１）、及びＳ５（１）とで接続されている。セレクタ９０（１）は、ＦＰＧＡ５１からの指示に従って、５本の制御線Ｓ１（１）、Ｓ２（１）、Ｓ３（１）、Ｓ４（１）、及びＳ５（１）の中から選択されるいずれか一つの制御線を、制御線３３（１）と接続する。
【００３４】
波形生成回路３０（１）には、上述の配線ＶＤＤ１〜５と接続される５つの配線と、配線ＨＶＤＤと接続される配線と、配線ＧＮＤと接続される配線とが接続されている。
【００３５】
図５は本実施の形態のヘッドユニット１１が備える波形生成回路３０（１）の構成の一例を示す回路図である。なお、波形生成回路３０（１）〜（ｎ）は、同様の構成をなすので、図５では、波形生成回路３０（１）について説明する。波形生成回路３０（１）は、５つのＰＭＯＳ(P-type Metal Oxide Semiconductor)トランジスタ３１１〜３１５（図５では、２つのみ図示）、一つのＮＭＯＳ(N-type Metal Oxide Semiconductor)トランジスタ３２、抵抗３５などを備える。波形生成回路３０（１）は、信号線３４（１）を介して、駆動素子１１１の個別電極と接続されている。
【００３６】
本実施の形態の駆動素子１１１は、特開２０１５−２４５３１（特願２０１３−１５４３５７）の図５に開示されているような一つの圧力室に対して、個別電極と第１の定電位電極との間に挟まれる第１活性部と、個別電極と第２の定電位電極との間に挟まれる第２活性部とを備える圧電素子である。このため、駆動素子１１１は、キャパシタ１１１ｂと、キャパシタ１１１ｂ′を備える。
【００３７】
信号線３４（１）には、５つのＰＭＯＳトランジスタ３１１〜３１５の５つのソース端子３１１ａ〜３１５ａが接続されている。ＮＭＯＳトランジスタ３２のソース端子３２ａは、グランドに接続されている。
【００３８】
また、ＰＭＯＳトランジスタ３１１のゲート端子３１１ｃには、制御線Ｓ１（１）が接続されている。ＰＭＯＳトランジスタ３１２のゲート端子３１２ｃには、制御線Ｓ２（１）が接続されている。ＰＭＯＳトランジスタ３１３のゲート端子３１３ｃには、制御線Ｓ３（１）が接続されている。ＰＭＯＳトランジスタ３１４のゲート端子３１４ｃには、制御線Ｓ４（１）が接続されている。ＰＭＯＳトランジスタ３１５のゲート端子３１５ｃには、制御線Ｓ５（１）が接続されている。また、ＮＭＯＳトランジスタ３２のゲート端子３２ｃには、制御線ＳＢ（１）が接続されている。
【００３９】
また、ＰＭＯＳトランジスタ３１１は、配線ＶＤＤ１を介して第１電源回路２１と接続されている。ＰＭＯＳトランジスタ３１２は、配線ＶＤＤ２を介して第２電源回路２２と接続されている。ＰＭＯＳトランジスタ３１３は、配線ＶＤＤ３を介して第３電源回路２３と接続されている。ＰＭＯＳトランジスタ３１４は、配線ＶＤＤ４を介して第４電源回路２４と接続されている。ＰＭＯＳトランジスタ３１５は、配線ＶＤＤ５を介して第５電源回路２５と接続されている。
【００４０】
また、５つのＰＭＯＳトランジスタ３１１〜３１５のドレイン端子３１１ｂ〜３１５ｂは、抵抗３５の一端に接続されている。また、ＮＭＯＳトランジスタ３２のドレイン端子３２ｂは、抵抗３５の一端に接続されている。抵抗３５の他端は、駆動素子１１１の個別電極（キャパシタ１１１ｂ′の他端及びキャパシタ１１１ｂの一端）に接続されている。駆動素子１１１の第１の定電位電極（キャパシタ１１１ｂ′の一端）はＶＣＯＭに接続され、駆動素子１１１の第２の定電位電極（キャパシタ１１１ｂの他端）はグラウンドに接続されている。
【００４１】
ＦＰＧＡ５１が、制御線３３（１）にローレベル（「Ｌ」）の信号を出力すると、上述のセレクタ９０（１）で選択された信号線と接続されたＰＭＯＳトランジスタ３１１〜３１５のいずれか一つのＰＭＯＳトランジスタはオン状態となる。電源回路２１〜２５のいずれか一つから供給される電圧によってキャパシタ１１１ｂが充電され、キャパシタ１１１ｂ′が放電される。一方、ＦＰＧＡ５１が、制御線３３（１）にハイレベル（「Ｈ」）の信号を出力すると、ＮＭＯＳトランジスタ３２はオン状態となり、電源回路２１〜２５のうちのいずれか一つから出力される電圧によってキャパシタ１１１ｂ′が充電され、キャパシタ１１１ｂが放電される。キャパシタ１１１ｂ、１１１ｂ′が交互に充電及び放電を行うことによって、駆動素子１１１は変形し、ノズルの吐出口１１ａからインクが吐出される。
【００４２】
すなわち、信号線３４（１）には駆動素子１１１を駆動する駆動信号が出力される。セレクタ９０（１）が、接続する制御線を５つの制御線Ｓ１（１）〜Ｓ５（１）のうちからいずれか一つを選択することで、駆動信号を生成する電源回路を５つの電源回路２１〜２５の中から選択することができる。
【００４３】
次に、本実施の形態のヘッドユニット１１の動作について説明する。
【００４４】
図６は本実施の形態のヘッドユニット１１の動作の第１実施例を示す説明図である。駆動素子１１１の個別電極に所定の電圧を印加した場合、ノズルの吐出口１１ａから吐出される液滴（インク）の液滴速度又は液滴吐出量は、ノズル毎にばらつきがある。そこで、液滴速度又は液滴吐出量を複数のランクに区分して、各区分（グループ）に属するノズルを識別するノズルアドレスを予め定めておくことができる。各区分と、それぞれの区分に対応するノズルを識別するノズルアドレスとを対応付けたテーブルは、不揮発性メモリ６２にあらかじめ記憶されている。なお、ノズルの数が１６８０個である場合、ノズルアドレスは、１〜１６８０とすることができる。
【００４５】
上述のテーブルによって、１６８０個のノズルが、図５に示すように、ランクＲ１〜Ｒ５の五つのランクに区分されているものとする。本実施形態では、各ランクの駆動素子１１１を同じ電圧の駆動信号で駆動させたときに、ランクＲ１は液滴速度が最も速く、液滴吐出量が最も多くなるグループである。ランクＲ１からランクＲ５に向かって液滴速度が遅くなるとともに液滴吐出量が少なくなる。ランクＲ１〜Ｒ５は、順番に、１００個、３００個、６００個、５００個、１８０個のノズルで構成されているとする。なお、本発明では、ランクの数は５に限定されない。
【００４６】
図５において、電源番号１〜５は、第１電源回路２１〜第５電源回路２５に対応する番号である。便宜上、第１電源回路２１〜第５電源回路２５を電源番号１〜５と表す。当初、すなわち、所定の契機を検出するまでは、電源割り当てＡＬ１によって、電源番号１〜５が、ランクＲ１〜Ｒ５に割り当てられたとする。
【００４７】
すなわち、ＦＰＧＡ５１は、所定の契機を検出するまでは、供給される駆動信号の電圧に応じてＮ個（例えば、１６８０個）の駆動素子１１１が区分されたＭ個（例えば、５個）の駆動素子グループ（例えば、ランクＲ１〜Ｒ５）の各駆動素子グループ（例えば、ランクＲ１〜Ｒ５）と各駆動素子グループに対応する電源回路（電源番号１〜５）との組み合わせである電源割り当てＡＬ１（第１の組み合わせ）でＮ個の駆動素子１１１とＭ個の電源回路２１〜２５とを接続するように、ドライバＩＣ２７内のＮ個のセレクタ９０（１）〜（ｎ）を制御する。
【００４８】
所定の契機を検出すると、電源割り当てＡＬ２によって、電源番号１〜５が、それぞれ、ランクＲ３、Ｒ２、Ｒ１、Ｒ５、Ｒ４に割り当てられる。
【００４９】
すなわち、ＦＰＧＡ５１は、所定の契機を検出した後は、Ｍ個の駆動素子グループの各駆動素子グループ（例えば、ランクＲ１〜Ｒ５）と各駆動素子グループに対応する電源回路との組み合わせであって１の組み合わせと異なる組み合わせである電源割り当てＡＬ２（第２の組み合わせ）でＮ個の駆動素子１１１とＭ個の電源回路とを接続するように、ドライバＩＣ２７内のＮ個のセレクタ９０（１）〜（ｎ）を制御する。
【００５０】
図６の例では、電源割り当てＡＬ１では、ランクＲ１と電源番号１とが対応し、ランクＲ３と電源番号３とが対応していたが、電源割り当てＡＬ２では、ランクＲ１と電源番号３とが対応し、ランクＲ３と電源番号１とが対応している。また、電源割り当てＡＬ１では、ランクＲ４と電源番号４とが対応し、ランクＲ５と電源番号５とが対応していたが、電源割り当てＡＬ２では、ランクＲ４と電源番号５とが対応し、ランクＲ５と電源番号４とが対応している。
【００５１】
所定の契機は、例えば、電源オンの時点、直近の契機から所定時間（例えば、１日など）、印刷ジョブが終了した場合などとすることができる。
【００５２】
上述の構成により、所定の契機をトリガとして、第１電源回路２１〜第５電源回路２５それぞれが駆動信号を供給するノズルの数を、ランクを切り替えて変化させることができるので、ある特定の電源回路の負荷電流が多くなり寿命が短くなることを防止し、全ての電源回路の負荷電流を平均化することができ、複数の電源回路の寿命を延長することができる。
【００５３】
また、電源割り当てＡＬ１において、ランクＲ３（駆動素子グループＡ）と電源番号３（電源回路Ａ）とが対応し、ランクＲ１（駆動素子グループＢ）と電源番号１（電源回路Ｂ）とが対応している。所定の契機を検出した後の電源割り当てＡＬ２においては、ランクＲ３（駆動素子グループＡ）と電源番号１（電源回路Ｂ）とが対応し、ランクＲ１（駆動素子グループＢ）と電源番号３（電源回路Ａ）とが対応している。
【００５４】
また、電源割り当てＡＬ１において、ランクＲ４（駆動素子グループＡ）と電源番号４（電源回路Ａ）とが対応し、ランクＲ５（駆動素子グループＢ）と電源番号５（電源回路Ｂ）とが対応している。所定の契機を検出した後の電源割り当てＡＬ２においては、ランクＲ４（駆動素子グループＡ）と電源番号５（電源回路Ｂ）とが対応し、ランクＲ５（駆動素子グループＢ）と電源番号４（電源回路Ａ）とが対応している。
【００５５】
このように、ランクに対応する電源回路を切り替えることにより、電源回路の負荷が、特定の電源回路に偏ることを防止して、全ての電源回路の負荷電流を平均化することができ、複数の電源回路の寿命を延長することができる。
【００５６】
ランクＲ４を構成するノズル数（駆動素子の数）は、５００個であり、ランクＲ５を構成するノズル数１８０個よりも多い。ランクに対応する電源回路を切り替えることにより、電源回路が駆動する駆動素子の数を変えることができるので、電源回路の負荷を平均化することができる。
【００５７】
また、図６の例では、ランクＲ３（駆動素子グループＡ）は、各ランク（Ｒ１〜Ｒ５）の中で、ノズル数が最も多い（６００個）ランクである。これにより、最も負荷が大きい電源回路の負荷を低減して、電源回路の負荷を平均化することができる。
【００５８】
また、図６の例では、ランクＲ１（駆動素子グループＢ）は、各ランク（Ｒ１〜Ｒ５）の中で、ノズル数が最も少ない（１００個）ランクである。これにより、最も負荷が小さい電源回路の負荷を増やして、電源回路の負荷を平均化することができる。
【００５９】
図７は本実施の形態のＦＰＧＡ５１の処理手順の第１実施例を示すフローチャートである。なお、図７に示す処理は、図６に例示した動作に対応している。また、本実施形態の説明においては、各電源回路と、各電源に対応する駆動素子のグループとの組み合わせを電源割り当てＡＬと称す。異なる組み合わせについて区別して説明する場合は、ＡＬというアルファベットの符号に対して異なる数字を付加して説明する。また、各電源割り当てＡＬを示す情報であって、コンピュータが読み取り可能な情報である電源割り当て情報ついては、ＡＬＤという符号を付けて説明する。また異なる組み合わせを示す電源割り当て情報をそれぞれ区別して説明する場合は、ＡＬＤという符号に対して異なる数字を付加して説明する。電源割り当てＡＬ１に対応する電源割り当て情報はＡＬＤ１となる。
【００６０】
印刷装置１に電源が投入されると、まず、ＦＰＧＡ５１は、初期設定が完了しているか否かを判断する（Ｓ１０）。初期設定が完了しているか否かの判断は、不揮発性メモリ５２に電源割り当て情報ＡＬＤが記憶されているか否かで判断する。具体的には、不揮発性メモリ５２に電源割り当て情報ＡＬＤ１及び電源割り当て情報ＡＬＤ２が記憶されている場合は、初期設定が完了していると判断し（Ｓ１０でＹＥＳ）、後述のＳ１５の処理を行う。
【００６１】
不揮発性メモリ５２にＡＬＤ１、ＡＬＤ２が記憶されていない場合は、初期設定が完了していないと判断し（Ｓ１０でＮＯ）、ＦＰＧＡ５１は、電源割り当てＡＬ１を確定する（Ｓ１１）。電源割り当てＡＬ１をどのように確定するかは本発明において特に限定されるものではないが、例えば、初期設定の電源割り当てであるＡＬ１をどのように設定するかを決めるルールを不揮発性メモリ５２に予め記憶しておき、そのルールに従って初期設定の電源割り当てＡＬ１を確定してもよい。例えば、本実施形態では、単純に、電源回路を識別する番号が小さいものから順に、ランクを識別する番号が小さいものを割り当てるようなルールであるものとする。ＦＰＧＡ５１は、電源割り当てＡＬ１を確定し、その割り当てＡＬ１を示す情報であるＡＬＤ１を不揮発性メモリ５２に記憶する。
【００６２】
次に、ＦＰＧＡ５１は、各ランクのノズル数をフレキシブル回路基板６０に搭載されている不揮発性メモリ６２から読み出す（Ｓ１２）。
【００６３】
ＦＰＧＡ５１は、電源割り当てＡＬ１で、ノズル数が１番目に多いランクの電源（電源回路）と、１番目に少ないランクの電源を入れ替え、ノズル数が２番目に多いランクの電源と、２番目に少ないランクの電源を入れ替えた電源割り当てＡＬ２を確定する（Ｓ１３）。ＦＰＧＡ５１は、電源割り当てＡＬ２を確定後、電源割り当てＡＬ２を示す情報であるＡＬＤ２を不揮発性メモリ５２に記憶する。
【００６４】
その後、ＦＰＧＡ５１は、変数Ｘ＝０として不揮発性メモリ５２に記憶する（Ｓ１４）。なお、この変数Ｘは印刷装置１が印刷処理を実行する際にいずれの割り当てＡＬで各駆動素子１１１を駆動するかを示す情報である。
【００６５】
次に、ＦＰＧＡ５１は、所定の契機を検出したか否かを判定する（Ｓ１５）。所定の契機を検出していない場合（Ｓ１５でＮＯ）、ＦＰＧＡ５１は、後述のステップＳ１９の処理を行う。所定の契機を検出した場合（Ｓ１５でＹＥＳ）、ＦＰＧＡ５１は、変数Ｘ＝０であるか否かを判定する（Ｓ１６）。
【００６６】
所定の契機は、例えば、電源オンの時点、直近の契機から所定時間（例えば、１日など）、印刷ジョブが終了した場合などとすることができる。ＦＰＧＡ５１は、例えば、電源オンを示す電源オン信号、印刷ジョブの終了を示す終了信号を取得することができる。また、ＦＰＧＡ５１は、タイマを備え、直近の契機から所定時間を計時することができる。
【００６７】
変数Ｘ＝０の場合（Ｓ１６でＹＥＳ）、ＦＰＧＡ５１は、変数Ｘ＝１とし（Ｓ１７）、不揮発性メモリ５２に変数Ｘを記憶し、電源オフの操作がユーザによって行われたか否かを判定する（Ｓ１９）。電源オフ操作が行われている場合は（Ｓ１９でＹＥＳ）、処理を終了する。変数Ｘ＝０でない場合（Ｓ１６でＮＯ）、ＦＰＧＡ５１は、変数Ｘ＝０とし不揮発性メモリ５２に記憶し（Ｓ１８）、ステップＳ１９の処理を行う。電源オフ操作が行われていない場合（Ｓ１９でＮＯ）、ＦＰＧＡ５１は、ステップＳ１５以降の処理を続ける。
【００６８】
なお、上述したように、ステップＳ１０からＳ１４までの処理は、初期設定の時に実施すればよい。
【００６９】
図８は本実施の形態のＦＰＧＡ５１の印刷処理時の手順の第１実施例を示すフローチャートである。図８は、印刷装置１の電源がＯＮされている場合に、印刷装置１がユーザから印刷の実行を行う指示を受け付けた際に、ＦＰＧＡ５１が実行する処理を示す。図８に示すように、印刷装置１が印刷指示を受け付けた後、ＦＰＧＡ５１は、上述の図７の処理で記憶した変数Ｘが示す値に対応する割り当てＡＬで、各駆動素子１１１を駆動して印刷を実行する（Ｓ２１）。本実施形態においては、変数Ｘが０である場合は、不揮発性メモリ５２に記憶されている割り当て情報ＡＬＤ１に基づいて、割り当てＡＬ１で各駆動素子１１１を駆動する。また、変数Ｘが１である場合は、不揮発性メモリ５２に記憶されている割り当て情報ＡＬＤ２に基づいて、割り当てＡＬ２で各駆動素子１１１を駆動する。
【００７０】
図９は本実施の形態のヘッドユニット１１の動作の第２実施例を示す説明図である。ランクＲ１〜Ｒ５を構成するノズル数は、図５の場合と同様である。図７においても、電源番号１〜５は、第１電源回路２１〜第５電源回路２５に対応する。図７に示すように、電源割り当てＡＬ１１では、ランクＲ１〜Ｒ５それぞれに電源番号１〜５が対応している。電源割り当てＡＬ１２では、ランクＲ１〜Ｒ５それぞれに電源番号２〜５、１が対応している。電源割り当てＡＬ１３では、ランクＲ１〜Ｒ５それぞれに電源番号３〜５、１、２が対応している。電源割り当てＡＬ１４では、ランクＲ１〜Ｒ５それぞれに電源番号４〜５、１、２、３が対応している。電源割り当てＡＬ１５では、ランクＲ１〜Ｒ５それぞれに電源番号５、１、２、３、４が対応している。
【００７１】
すなわち、ＦＰＧＡ５１は、所定の契機を検出する都度、ランクＲ１〜Ｒ５それぞれに対応する電源回路を順番にローテーションすることにより、電源回路の負荷を平均化することができる。
【００７２】
図１０は本実施の形態のＦＰＧＡ５１の処理手順の第２実施例を示すフローチャートである。なお、図１０に示す処理は、図９に例示した動作に対応している。ＦＰＧＡ５１は、まず初期設定が完了しているか否かを判定する（Ｓ３０）。初期設定が完了していない場合（Ｓ３０でＮＯ）、ＦＰＧＡ５１は、電源割り当てＡＬ１１〜ＡＬ１５を確定し（Ｓ３１）、変数Ｘ＝０とする（Ｓ３２）。なお、第２実施例におけるステップＳ３１においても、不揮発性メモリ５２に予め記憶されている所定のルールに従って、割り当てＡＬ１１〜ＡＬ１５を確定すればよい。このとき各電源割り当てＡＬ１１〜ＡＬ１５がそれぞれ異なる組み合わせとなるよう確定する。例えば、本実施形態では、単純に、電源回路を識別する番号が小さいものから順に、ランクを識別する番号が小さいものを割り当てるようにＡＬ１１を作成し、その他のＡＬ１２〜ＡＬ１５については、ＡＬ１１とは組み合わせが異なる割り当てをランダムに作成するというルールであってもよい。ＦＰＧＡ５１は、電源割り当てＡＬ１１〜ＡＬ１５を確定し、その割り当てＡＬ１〜ＡＬ１５を示す情報であるＡＬＤ１１〜ＡＬＤ１５を不揮発性メモリ５２に記憶する。初期設定が完了している場合（Ｓ３０でＹＥＳ）、ＦＰＧＡ５１は、後述のステップＳ３３以降の動作を行う。
【００７３】
次に、ＦＰＧＡ５１は、所定の契機を検出したか否かを判定する（Ｓ３３）。所定の契機を検出していない場合（Ｓ３３でＮＯ）、ＦＰＧＡ５１は、後述のステップＳ３７の処理を行う。所定の契機を検出した場合（Ｓ３３でＹＥＳ）、ＦＰＧＡ５１は、変数Ｘの値が４よりも小さいか否かを判定する（Ｓ３４）。
【００７４】
変数Ｘ＜４の場合、すなわち、変数Ｘの値が１〜３のいずれかである場合（Ｓ３４でＹＥＳ）、ＦＰＧＡ５１は、変数Ｘをインクリメントして（Ｓ３５）、電源オフの操作がユーザによって行われたか否かを判定する（Ｓ３７）。電源オフ操作が行われている場合は（Ｓ３７でＹＥＳ）、処理を終了する。変数Ｘ＜４でない場合、すなわち、変数Ｘの値が４である場合（Ｓ３４でＮＯ）、ＦＰＧＡ５１は、変数Ｘの値を０にセットして不揮発性メモリ５２に記憶し（Ｓ３６）、ステップＳ３７の処理を行う。電源オフ操作が行われていない場合（Ｓ３７でＮＯ）、ＦＰＧＡ５１は、ステップＳ３３以降の処理を続ける。
【００７５】
なお、上述したように、ステップＳ３０からＳ３２までの処理は、初期設定の時に実施すればよい。
【００７６】
なお、第２実施形態において、電源割り当てＡＬ１１〜ＡＬ１５の割り当てをＦＰＧＡ５１が初期設定の際に割り当てるものとして説明したが、本発明はこれに限られるものではない。例えば、あらかじめ定められた５つの電源割り当てＡＬ１１〜ＡＬ１５に相当する割り当て情報ＡＬＤ１１〜ＡＬＤ１５を不揮発性メモリ５２が記憶しており、ＦＰＧＡ５１は、印刷の実行時に不揮発性メモリ５２から電源割り当て情報ＡＬＤ１１〜ＡＬＤ１５を読み込むことで、変数Ｘに対応する割り当てで各駆動素子１１１を駆動するようにしてもよい。この場合、図１０の初期設定のステップＳ３０からＳ３２は省略できる。
【００７７】
図１１は本実施の形態のヘッドユニット１１の動作の第３実施例を示す説明図である。図１１においても、電源番号１〜５は、第１電源回路２１〜第５電源回路２５に対応する。また、ランクＲ１〜Ｒ５を構成するノズル数は、図６の場合と同様である。図１１の例では、ノズル数だけでなく、ノズルの吐出回数も考慮する。
【００７８】
ＦＰＧＡ５１は、電源割り当てＡＬ２１（第１の組み合わせ）でランクＲ１〜Ｒ５と電源番号１〜５とが対応した状態で、所定期間（例えば、１回の電源オンの期間、１回の印刷ジョブの間など）に亘って、各ノズルの吐出回数（駆動素子の駆動回数）の合計値を、ランクＲ１〜Ｒ５ごとに算出する。図１１の例では、ランクＲ１を構成する１００個のノズルの吐出回数の合計値が５０００であり、ランクＲ２を構成する３００個のノズルの吐出回数の合計値が６００であり、ランクＲ３を構成する６００個のノズルの吐出回数の合計値が３０００であり、ランクＲ４を構成する５００個のノズルの吐出回数の合計値が２００であり、ランクＲ５を構成する１８０個のノズルの吐出回数の合計値が１０００であるとする。
【００７９】
ＦＰＧＡ５１は、ランクＲ１〜Ｒ５ごとに算出した吐出回数の合計値に基づいて電源割り当てＡＬ２２（第２の組み合わせ）を示す第２組み合わせ情報（電源割り当て情報）ＡＬＤ２２を生成する。
【００８０】
ＦＰＧＡ５１は、所定の契機を検出した後は、電源割り当てＡＬ２２でＮ個（例えば、１６８０個）の駆動素子１１１とＭ個（例えば、５個）の電源回路２１〜２５とを接続するように、ドライバＩＣ２７内のＮ個のセレクタ９０（１）〜（ｎ）を制御する。
【００８１】
図１１の例では、電源割り当てＡＬ２１において、ランクＲ１（駆動素子グループＡ）と電源番号１（電源回路Ａ）とが対応し、ランクＲ４（駆動素子グループＢ）と電源番号４（電源回路Ｂ）とが対応している。所定の契機を検出した後の電源割り当てＡＬ２２においては、ランクＲ１（駆動素子グループＡ）と電源番号４（電源回路Ｂ）とが対応し、ランクＲ４（駆動素子グループＢ）と電源番号１（電源回路Ａ）とが対応している。
【００８２】
また、電源割り当てＡＬ１において、ランクＲ３（駆動素子グループＡ）と電源番号３（電源回路Ａ）とが対応し、ランクＲ２（駆動素子グループＢ）と電源番号２（電源回路Ｂ）とが対応している。所定の契機を検出した後の電源割り当てＡＬ２においては、ランクＲ３（駆動素子グループＡ）と電源番号２（電源回路Ｂ）とが対応し、ランクＲ２（駆動素子グループＢ）と電源番号３（電源回路Ａ）とが対応している。
【００８３】
このように、ランクに対応する電源回路を切り替えることにより、電源回路の駆動回数（吐出回数）の合計値が、特定の電源回路に偏ることを防止して、全ての電源回路の負荷を平均化することができ、複数の電源回路の寿命を延長することができる。
【００８４】
ランクＲ３を構成するノズルの吐出回数の合計値は、３０００回であり、ランクＲ２を構成するノズルの吐出回数の合計値（６００回）よりも多い。ランクに対応する電源回路を切り替えることにより、駆動回数の多い電源回路と駆動回数の少ない電源回路と入れ替えることができるので、電源回路の負荷を平均化することができる。
【００８５】
また、図１１の例では、ランクＲ１（駆動素子グループＡ）は、各ランク（Ｒ１〜Ｒ５）の中で、吐出回数の合計値が最も多い（５０００回）ランクである。これにより、最も負荷が大きい電源回路の負荷を低減して、電源回路の負荷を平均化することができる。
【００８６】
また、図１１の例では、ランクＲ４（駆動素子グループＢ）は、各ランク（Ｒ１〜Ｒ５）の中で、吐出回数の合計値が最も少ない（２００回）ランクである。これにより、最も負荷が小さい電源回路の負荷を増やして、電源回路の負荷を平均化することができる。
【００８７】
図１２は本実施の形態のＦＰＧＡ５１の処理手順の第３実施例を示すフローチャートである。なお、図１２に示す処理は、図１１に例示した動作に対応している。印刷装置１の電源が投入されると、ＦＰＧＡ５１は、初期設定が完了しているか否かを判定する（Ｓ５０）。初期設定が完了しているか否かは、不揮発性メモリ５２に電源割り当て情報ＡＬＤ２１が記憶されているか否かで判定する。
【００８８】
初期設定が完了している場合は（Ｓ５０でＹＥＳ）、ＦＰＧＡ５１は、後述のステップＳ５４の処理を行う。初期設定が完了していない場合は（Ｓ５０でＮＯ）、ＦＰＧＡ５１は、電源割り当てＡＬ２１を確定する（Ｓ５１）。第１実施形態と同様に、第３実施例においても、電源回路を識別する番号が小さいものから順に、ランクを識別する番号が小さいものを割り当てる。
【００８９】
その後、ＦＰＧＡ５１は、各ランクのノズルの吐出数（Ｖ）をリセットし、不揮発性メモリ５２に記憶する（Ｓ５２）。なお、リセットは、例えば、吐出数（Ｖ）を０にセットする（Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝０）。
【００９０】
ＦＰＧＡ５１は、変数Ｘにも０をセットして不揮発性メモリ５２に記憶する（Ｓ５３）。その後、ＦＰＧＡ５１は、所定の契機を検出したか否かを判定する（Ｓ５４）。所定の契機を検出していない場合（Ｓ５４でＮＯ）、ＦＰＧＡ５１は、後述のステップＳ６０の処理を行う。
【００９１】
所定の契機を検出した場合（Ｓ５４でＹＥＳ）、ＦＰＧＡ５１は、各ランクのノズルの吐出数（Ｖ）と、この時点における変数Ｘの値に対応する電源割り当て情報ＡＬＤと不揮発性メモリ５２から読み出す（Ｓ５５）。なお、各ランクのノズルの吐出数は、上述のステップＳ５２において０がセットされた後に、後述の印刷処理において印刷が実行されている場合は、各ランクのノズルの吐出数は更新されている。また、初期設定が行われた後、ステップＳ５４にて所定の契機が始めて検出された場合は、変数Ｘの値は０がセットされている。このためＦＰＧＡ５１は、Ｘ＝０に対応する割り当て情報であるＡＬＤ２１を読み出す。所定の契機を検出したのが初期設定後から２回目であれば、Ｘ＝１に対応する割り当て情報であるＡＬＤ２２が読み出されることになる。
【００９２】
この後、ＦＰＧＡ５１は、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝０であるか否かを判定し（Ｓ５６）、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝０である場合（Ｓ５６でＹＥＳ）、後述のステップＳ６０の処理を行う。
【００９３】
Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝０でない場合（Ｓ５６でＮＯ）、ＦＰＧＡ５１は、変数Ｘの値を１増やした値に更新して（変数Ｘをインクリメントして）、更新した変数Ｘの値を不揮発性メモリ５２に記憶する（Ｓ５７）。
【００９４】
次に、ＦＰＧＡ５１は、ステップＳ５５において読み出したランク毎の吐出数と、割り当て情報ＡＬＤ（例えばＡＬＤ２１）に基づいて、新たな割り当てを作成し、作成した新たな割り当てを示す割り当て情報ＡＬＤ（例えばＡＬＤ２２）を不揮発性メモリ５２に記憶する（Ｓ５８）。
【００９５】
具体的には、まず、ステップＳ５５で読み出した吐出数が１番目に多いランク（例えば、ランクＲ１）と、吐出数が１番目に少ないランク（例えば、ランクＲ４）と、吐出数が２番目に多いランク（例えば、ランクＲ３）と、吐出数が２番目に少ないランク（例えば、ランクＲ２）を特定する。そして、その吐出数が１番目に多いランク（例えばランクＲ１）に対して、ステップＳ５５で読み出した割り当て情報ＡＬＤが示す割り当てＡＬ（例えばＡＬ２１）で割り当てられていた電源回路（例えば電源回路２１）を、新たな割り当て（例えばＡＬ２２）では吐出数が１番目に少ないランク（例えばランクＲ４）に割り当てる。また、吐出数が２番目に多いランク（例えばランクＲ３）に対して、ステップＳ５５で読み出した割り当て情報ＡＬＤが示す割り当てＡＬ（例えばＡＬ２１）で割り当てられていた電源回路（例えば電源回路２３）を、新たな割り当て（例えばＡＬ２２）では吐出数が２番目に少ないランク（例えばランクＲ２）に割り当てる。また、吐出数が１番目に少ないランク（例えばランクＲ４）に対して、ステップＳ５５で読み出した割り当て情報ＡＬＤが示す割り当てＡＬ（例えばＡＬ２１）で割り当てられていた電源回路（例えば電源回路２４）を、新たな割り当て（例えばＡＬ２２）では吐出数が１番目に多いランク（例えばランクＲ１）に割り当てる。また、吐出数が２番目に少ないランク（例えばランクＲ２）に対して、ステップＳ５５で読み出した割り当て情報ＡＬＤが示す割り当てＡＬ（例えばＡＬ２１）で割り当てられていた電源回路（例えば電源回路２２）を、新たな割り当て（例えばＡＬ２２）では吐出数が２番目に多いランク（例えばランクＲ３）に割り当てる。なお、吐出数が３番目に多いランク（例えばランクＲ５）については、本実施形態においては電源の割り当ては変更しない。
【００９６】
このように、吐出数が１番目に多いランクと１番目に少ないランクの電源割り当てを交換し吐出数が２番目に多いランクと２番目に少ないランクの電源割り当てを交換して、作成した新たな割り当てを示す新たな割り当て情報ＡＬＤ（例えばＡＬＤ２２）を、ステップＳ５７で更新した変数Ｘの値（例えばＸ＝１）に対応する割り当て情報として不揮発性メモリ５２に記憶する。
【００９７】
その後、ＦＰＧＡ５１は、各ランクの吐出数を０にリセットして（Ｓ５９）、電源オフの操作が行われたか否かを判定する（Ｓ６０）。電源オフの操作が行われていない場合（Ｓ６０でＮＯ）、ＦＰＧＡ５１は、ステップＳ５４以降の処理を行う。電源オフの操作が行われている場合（Ｓ６０でＹＥＳ）、ＦＰＧＡ５１は、処理を終了する。
【００９８】
本実施形態によれば、所定の契機を検出するたびに、新たな変数Ｘの値がセットされ、その値に対応する新たな割り当て情報が生成され、不揮発性メモリ５２に記憶されることになる。
【００９９】
図１３は本実施の形態のＦＰＧＡ５１の印刷処理時の手順の第３実施例を示すフローチャートである。図１３は、印刷装置１の起動中に、印刷装置１がユーザからの印刷の実行を行う指示を受け付けた後に、ＦＰＧＡ５１が実行する処理を示す。
【０１００】
図１３に示すように、印刷装置１が印刷指示を受け付けた後、ＦＰＧＡ５１は、上述の図１２の処理で記憶した変数Ｘが示す値に対応する割り当てＡＬで、各駆動素子１１１を駆動して印刷を実行する（Ｓ７０）。本実施形態においては、変数Ｘが０である場合は、不揮発性メモリ５２に記憶されている割り当て情報ＡＬＤ２１に基づいて、割り当てＡＬ２１で各駆動素子１１１を駆動する。また、変数Ｘが１である場合は、不揮発性メモリ５２に記憶されている割り当て情報ＡＬＤ２２に基づいて、割り当てＡＬ２２で各駆動素子１１１を駆動する。
【０１０１】
印刷が終了した場合、今回の印刷で駆動した駆動素子１１１の駆動回数をランク毎に集計し、集計した回数を、不揮発性メモリ５２に記憶されている駆動回数に加えることで、不揮発性メモリ５２に記憶されているランク毎の駆動回数を更新する（Ｓ７１）。
【０１０２】
上述の第３実施例では、電源割り当て変更後でも、各ランクの吐出数カウントはリセットされずに、累積される構成であるが、これに限定されるものではない。例えば、図１２の処理のステップＳ５９とＳ６０との間に、各ランクの吐出数をリセットするためにＶ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝０とする処理を挿入することができる。これにより、電源割り当てを変更した直後から、次に所定の契機を検出して電源割り当てを変更するまでの間で吐出数が多いランクと少ないランクの電源を交換することができる。
【０１０３】
図１４は本実施の形態のヘッドユニット１１の動作の第４実施例を示す説明図である。図１４においても、電源番号１〜５は、第１電源回路２１〜第５電源回路２５に対応する番号である。また、ランクＲ１〜Ｒ５を構成するノズル数は、図６の場合と同様である。また、図１４に示すように、電源１〜５（第１電源回路２１〜第５電源回路２５）及び熱源（例えば、ＶＣＯＭ電源など）が図１４に例示するように配置されているとする。
【０１０４】
上述の実施例１では、図７のステップＳ１１において、単純に、電源回路を識別する番号が小さいものから順に、ランクを識別する番号が小さいものを割り当てるようにして、電源割り当て情報ＡＬＤ１を生成するものとしてしたが、第４実施例では以下のルールで、割り当て情報を生成する。
【０１０５】
ＦＰＧＡ５１は、フレキシブル回路基板６０の不揮発性メモリ６２から、ランクＲ１〜Ｒ５を構成するノズル（駆動素子）の個数を特定するための個数情報（例えば、ノズルアドレス）を取得する。図１４の例では、図６等の場合と同様に、ランクＲ１〜Ｒ５のノズル数は、１００個、３００個、６００個、５００個、１８０個であるとする。
【０１０６】
ＦＰＧＡ５１は、ランクＲ１〜Ｒ５を構成するノズル数に基づいて電源割り当てＡＬ１を示す情報（第１の組み合わせを示す第１組み合わせ情報）を生成する。
【０１０７】
ＦＰＧＡ５１は、所定の契機を検出するまでは、電源割り当てＡＬ１でＮ個（例えば、１６８０個）の駆動素子１１１とＭ個（例えば、５個）の電源回路とを接続するように、ドライバＩＣ２７内のＮ個のセレクタ９０（１）〜（ｎ）を制御する。
【０１０８】
図１４に示すように、電源１は電源３に対して最も近い位置に配置され、電源４（又は電源２でもよい）は電源３に対して２番目に近い位置に配置されているとする。ＦＰＧＡ５１は、電源割り当てＡＬ１で、ランクＲ３と電源番号３とを対応させ、ランクＲ１と電源番号１とを対応させ、ランクＲ２と電源番号４とを対応させている。
【０１０９】
すなわち、ＦＰＧＡ５１は、Ｍ個の電源回路の中で電源１（電源回路Ｂ）は、電源３（電源回路Ａ）に対して最も近い位置に配置されており、電源４（電源回路Ｃ）は、電源３（電源回路Ａ）に対して２番目に近い位置に配置されている。そして、電源１と対応するランクＲ１を構成するノズル（駆動素子１１１）の個数（１００個）は、電源３と対応するランクＲ３を構成するノズル（駆動素子１１１）の個数（６００個）よりも少なく、かつ、電源４と対応するランクＲ２を構成するノズル（駆動素子１１１）の個数（３００個）よりも少ない。
【０１１０】
上述の構成により、電源１が駆動する駆動素子１１１の数よりも多くの駆動素子１１１を駆動する電源３、４が電源１の周りに配置されても、電源１が駆動する駆動素子１１１の数が周りの電源３、４よりも少ないので、回りから熱による影響を受けにくい。これにより、熱的なストレスにより電源回路の寿命が短くなることを防止できる。
【０１１１】
図１５は本実施の形態のヘッドユニット１１の動作の第５実施例を示す説明図である。図１５においても、電源番号１〜５は、第１電源回路２１〜第５電源回路２５に対応する番号である。また、ランクＲ１〜Ｒ５を構成するノズル数は、図６の場合と同様である。また、電源１〜５（第１電源回路２１〜第５電源回路２５）及び熱源の配置は図１４の例と同じである。
【０１１２】
第５実施例では初期設定のＡＬ１を以下のように、割り当て情報を生成してもよい。図１５に示すように、電源割り当てＡＬ１では、電源２、電源５は、熱源から伝達される熱量が大きいので、電源２をランクＲ１（ノズル数が１００個）に対応させ、電源５をランクＲ５（ノズル数が１８０個）に対応させている。一方、電源１は、熱源から伝達される熱量が小さいので、電源１をランクＲ３（ノズル数が６００個）に対応させている。
【０１１３】
上述の構成により、各電源回路が受ける熱源から熱量のばらつきを少なくして、特定の電源回路だけが熱の影響を多く受けることを抑止し、各電源回路に加わる熱的なストレスの均等化を図り、各電源回路の寿命を均等に延長することができる。
【０１１４】
上述のように、本実施の形態によれば、Ｎ個の駆動素子１１１を駆動するＭ個の電源回路を満遍なく使用することができ、各電源回路の寿命のばらつきを抑制して、各電源回路全体として寿命を延長することができる。
【０１１５】
上述のように、電源割り当ての初期設定を行う場合に、第１実施例のように、単純に、電源回路を識別する番号が小さいものから順に、ランクを識別する番号が小さいものを割り当てるようにしてもよく、あるいは第４実施例又は第５実施例のように電源と熱源との間の配置関係に基づいて行ってもよい。この場合、ＦＰＧＡ５１は、電源割り当て情報を生成する必要はなく、予めノズル数の多少に係る情報に基づいて作成された割り当て情報を不揮発性メモリ５２に予め記憶しておき、この記憶されている割り当て情報に従って、単純に駆動素子１１１を駆動すればよい。
【０１１６】
また、上述の第４実施例又は第５実施例による電源割り当ては、電源のローテーション（電源の割り当ての変更）を行う際の初期設定に用いる構成に限定されない。例えば、第４実施例又は第５実施例による電源割り当てに基づいて電源の割り当てを決定するとともに、一旦決定した電源割り当てを変更しないこともできる。この場合でも、特定の電源回路に対する温度の上昇を抑制することができるので、電源回路の寿命を延長することができる。
【０１１７】
駆動素子を駆動する電源回路には、電解コンデンサ等の電子部品が使用され、このような電子部品の寿命の長短は、負荷電流（リップル電流）又は熱などによって変動し、結果として液滴吐出装置の寿命の長短にも影響する。
【０１１８】
そこで、予め予備の電解コンデンサを実装しておき、使用中の電解コンデンサの寿命が所定の寿命を確保できなくなった場合には、使用中の電解コンデンサを予備の電解コンデンサに切り替えて、実質的に電解コンデンサの寿命を延長する方法が考えられる。しかし、電源回路を複数備える場合には、それぞれの電源回路に予備の電解コンデンサを設ける必要があり、装置が大型化するという問題がある。また、複数の電源回路それぞれの負荷状態は、ノズルの使用状況によって均一ではないため、例えば、寿命に近づきつつある電解コンデンサと、寿命までの時間が十分ある電解コンデンサとが混在することになり、電源回路の中には予備の電解コンデンサが無用となるものもある。
【０１１９】
本実施の形態によれば、所定の契機をトリガとして、第１電源回路２１〜第５電源回路２５それぞれが駆動信号を供給するノズルの数を、ランクを切り替えて変化させることができるので、ある特定の電源回路の負荷電流が多くなり寿命が短くなることを防止し、全ての電源回路の負荷電流を平均化することができ、複数の電源回路の寿命を延長することができる。
【０１２０】
なお、本実施の形態では、駆動素子１１１は、一つの圧力室に対して第１活性部と第２活性部とを備えた圧電素子であるものとして説明したが、本発明はこれに限定されるものではない。例えば、一つの圧力室に対して一つの活性部のみを有する圧電素子を備えた液体吐出装置や、駆動素子としてヒータを備え、そのヒータで発生させた気泡で液体を吐出せるサーマルジェット方式の液体吐出装置等、あらゆるタイプの液体吐出装置に適用可能である。
【０１２１】
本実施の形態では、制御線３３（１）〜３３（ｎ）の配線がドライバＩＣ２７と接続されているが、これに限定されるものではない。例えば、制御線３３（１）〜３３（ｎ）上を伝送させる信号を、ＦＰＧＡ５１内でシリアライズした信号にシリアル変換して、１本又は少数のシリアル信号線を介してシリアル変換した信号をドライバＩＣ２７へ出力し、ドライバＩＣ２７内部でシリアル信号をパラレル信号に変換し、変換した信号をｎ個のセレクタ、あるいはｎ個の波形生成回路に出力するようにしてもよい。これにより、配線の数、ＩＣに必要なピン数などを少なくすることができる。
【０１２２】
本実施の形態では、フレキシブル回路基板６０と、第２基板５０とは着脱可能にコネクタで接続されており、フレキシブル回路基板６０と駆動素子１１１やノズル等を備えたヘッドモジュールは、第２基板５０と分離できる。
【０１２３】
本実施の形態では、電源割り当てＡＬを決めるためのルール、あるいは予め作成された電源割り当て情報ＡＬＤを不揮発性メモリ５２に記憶する構成であったが、第１基板７１のＥＥＰＲＯＭ７１２に記憶するようにしてもよい。
【符号の説明】
【０１２４】
１  印刷装置
２  筐体
３  プラテン
４  インクジェットヘッド
５、６  搬送ローラ
７  制御装置
８  ヘッド保持部
９  外部装置
１１  ヘッドユニット
１１ａ  吐出口
１１１  駆動素子
１１１ｂ、１１１ｂ′  キャパシタ
２０  Ｄ／Ａコンバータ
２１  第１電源回路
２２  第２電源回路
２３  第３電源回路
２４  第４電源回路
２５  第５電源回路
２６  第６電源回路
２７  ドライバＩＣ
３０  波形生成回路
３１１  ＰＭＯＳトランジスタ
３２  ＮＭＯＳトランジスタ
３５  抵抗
５０  第２基板
５１  ＦＰＧＡ
５２、６２  不揮発性メモリ
６０  フレキシブル回路基板
７１  第１基板
７１２  ＥＥＰＲＯＭ
【図１】
2019064151.tif 000003
【図２】
2019064151.tif 000004
【図３】
2019064151.tif 000005
【図４】
2019064151.tif 000006
【図５】
2019064151.tif 000007
【図６】
2019064151.tif 000008
【図７】
2019064151.tif 000009
【図８】
2019064151.tif 000010
【図９】
2019064151.tif 000011
【図１０】
2019064151.tif 000012
【図１１】
2019064151.tif 000013
【図１２】
2019064151.tif 000014
【図１３】
2019064151.tif 000015
【図１４】
2019064151.tif 000016
【図１５】
2019064151.tif 000017