(57)【要約】      （修正有）【課題】電力コンバータの電力段の適応型制御のためのボディダイオード導通検出器を提供する。【解決手段】システム１０において、スイッチモード電源のための適応型デッドタイムスキームにより、スイッチにおけるボディダイオードの導通を検出するための回路２４（ＢＤＣＤ）回路は、第１のフェーズでは電圧フォロワとして作用し、第２のフェーズではコンパレータとして作用する。ＢＤＣＤ回路は、第１のフェーズの間、ＶＬＸに追従し、第１のフェーズの終わりにおいてＶＬＸ＋ＶＲＥＦ＝ＶＨＯＬＤをサンプリングし、ホールドする。第２のフェーズの間、ＢＤＣＤ回路は、ＶＬＸ＋ＶＨＯＬＤをＶＲＥＦに対して比較する。第１のスイッチのボディダイオードが導通し、ＶＬＸが負の方向に大きくなり、ＶＬＸ＋ＶＨＯＬＤがＶＲＥＦ未満に降下した場合、コンパレータの論理レベル出力を切り換える。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路であって、
第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、前記蓄えられた電圧が、入力電圧と基準電圧との和を含む、コンデンサと、
演算増幅器であって、
前記第１のフェーズの間、前記基準電圧に追従することと、
第２のフェーズの間、前記入力電圧と前記蓄えられた電圧との和を前記基準電圧に対して比較することと、
前記入力電圧と前記蓄えられた電圧との前記和の大きさが、前記基準電圧の大きさより大きいことに応答して、第１の論理レベルから第２の論理レベルに前記演算増幅器の出力信号を切り換えることと
を行うように構成される、演算増幅器と、
を備える、回路。
【請求項２】
前記演算増幅器は、前記入力電圧と前記蓄えられた電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、前記第１の論理レベルから前記第２の論理レベルに前記出力信号を切り換えるように構成される、請求項１に記載の回路。
【請求項３】
前記入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、請求項１に記載の回路。
【請求項４】
前記第２の論理レベルが、前記電力段の第１のスイッチのボディダイオードの導通を示す、請求項３に記載の回路。
【請求項５】
前記演算増幅器の前記出力信号が、前記電力段のデッドタイムを制御する、請求項３に記載の回路。
【請求項６】
第１のスイッチをさらに備え、
前記第１のスイッチを閉じることにより、前記演算増幅器が電圧フォロワとして構成され、
前記第１のスイッチを開くことにより、前記演算増幅器がコンパレータとして構成される、請求項１に記載の回路。
【請求項７】
前記コンデンサが、第１の端子と第２の端子とを備え、
前記コンデンサの前記第１の端子が、前記入力電圧に接続し、
前記コンデンサの前記第２の端子が、前記演算増幅器の反転入力に接続し、
前記基準電圧が、前記演算増幅器の非反転入力に接続する、請求項１に記載の回路。
【請求項８】
第２のスイッチをさらに備え、
前記第１のフェーズおよび前記第２のフェーズの間、前記第２のスイッチが、前記コンデンサの前記第１の端子に前記入力電圧を接続し、
第３のフェーズの間、前記第２のスイッチが、前記コンデンサの前記第１の端子を前記入力電圧から切り離す、請求項７に記載の回路。
【請求項９】
第３のスイッチをさらに備え、
第３のフェーズの間、前記第３のスイッチが、前記コンデンサの前記第１の端子をグラウンドに接続し、
前記第１のフェーズおよび前記第２のフェーズの間、前記第３のスイッチが、前記コンデンサの前記第１の端子をグラウンドから切り離す、請求項７に記載の回路。
【請求項１０】
前記演算増幅器が、オフセット電圧入力を受信するようにさらに構成され、前記オフセット電圧入力が、
プログラム可能な電圧であり、
前記第２のフェーズの間、前記第１の論理レベルから前記第２の論理レベルへの前記出力信号の前記切り換えを遅延させる、請求項１に記載の回路。
【請求項１１】
方法であって、
回路の第１の部分を電圧フォロワとして構成するステップであって、前記回路の前記第１の部分の出力要素における出力信号が、基準電圧に追従するように構成される、ステップと、
回路動作の第１のフェーズの間、前記基準電圧に追従するステップであって、前記第１のフェーズが、始まりと終わりとを含む、ステップと、
前記第１のフェーズの前記終わりにおいて、前記回路の第２の部分によって、電圧を蓄えるステップであって、前記蓄えられた電圧が、入力電圧と前記基準電圧との和を含む、ステップと、
回路動作の第２のフェーズの間、
前記回路の前記第１の部分を電圧コンパレータとして構成するステップであって、前記回路の前記第１の部分の前記出力要素における前記出力信号が、複数の論理レベルを含む、ステップと、
前記蓄えられた電圧と前記入力電圧との和を前記基準電圧に対して比較するステップと、
前記蓄えられた電圧と前記入力電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに前記回路の前記第１の部分の前記出力信号を切り換えるステップと、
を含む、方法。
【請求項１２】
前記回路の前記第１の部分が、演算増幅器を備え、
前記回路の前記第１の部分を電圧フォロワとして構成するステップが、前記演算増幅器の反転入力要素に前記出力要素を接続するスイッチを閉じるステップを含む、請求項１１に記載の方法。
【請求項１３】
前記回路の前記第１の部分を電圧コンパレータとして構成するステップが、
前記スイッチを開くステップと、
前記演算増幅器の前記反転入力要素において、前記入力電圧と前記蓄えられた電圧との前記和を受信するステップと、
を含む、請求項１２に記載の方法。
【請求項１４】
前記入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、請求項１１に記載の方法。
【請求項１５】
前記第２の論理レベルが、前記電力段の第１のスイッチのボディダイオードの導通を示す、請求項１４に記載の方法。
【請求項１６】
前記演算増幅器の前記出力信号が、前記電力段のデッドタイムを制御する、請求項１４に記載の方法。
【請求項１７】
システムであって、
スイッチモード電源の電力段を駆動するように構成される制御回路であって、前記制御回路が、
前記電力段の少なくとも１つのスイッチを駆動するように構成される駆動要素と、
ボディダイオード導通検出（ＢＤＣＤ）回路であって、
第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、前記蓄えられた電圧が、基準電圧と前記電力段のスイッチングノード電圧との和を含む、コンデンサ
を備える、ボディダイオード導通検出（ＢＤＣＤ）回路と、
演算増幅器であって、
前記第１のフェーズの間、前記基準電圧に追従することと、
第２のフェーズの間、
前記蓄えられた電圧と前記スイッチングノード電圧との和を前記基準電圧に対して比較することと、
前記スイッチングノード電圧と前記蓄えられた電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに前記演算増幅器の出力信号を切り変えることと
を行うように構成される、演算増幅器と、
を備える、制御回路
を備える、システム。
【請求項１８】
前記演算増幅器が、所定の正のオフセット電圧を受信することと、前記スイッチングノード電圧と前記蓄えられた電圧と前記所定の正のオフセット電圧との和が、前記基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに前記演算増幅器の出力信号を切り換えることとを行うようにさらに構成される、請求項１７に記載のシステム。
【請求項１９】
デッドタイム発生器回路をさらに備え、前記演算増幅器の前記出力信号が、前記デッドタイム発生器回路を制御する、請求項１７に記載のシステム。
【請求項２０】
前記電力段が、第１の集積回路（ＩＣ）上に実装され、前記制御回路が、前記第１のＩＣとは別個の第２のＩＣ上に実装される、請求項１７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、スイッチモード電力コンバータに関する。
【背景技術】
【０００２】
スイッチモード電源のための制御信号は、ハイサイドスイッチをターンオンする信号とローサイドスイッチをターンオンする信号と間においていくらかのデッドタイムを含み得る。デッドタイムにより、電力段を損傷させ得る相互導通を回避できる。スイッチが、他方のスイッチのターンオン前に、確実に完全にオフになるように、固定デッドタイムが選択され得る。固定デッドタイムは、回路用途における差、ならびにスイッチの製造上の公差からのばらつきを考慮する、安全のためのマージンを含むことができる。必要以上に長いデッドタイムは、電力損失および効率低下の原因となり得る。
【発明の概要】
【課題を解決するための手段】
【０００３】
一般的に、本開示は、スイッチにおけるボディダイオードの導通を検出するための回路を対象としている。ボディダイオードの導通を検出することによって、スイッチモード電源用のコントローラが、適応型デッドタイムスキームを備えることができる。本開示のボディダイオード導通検出回路は、スイッチングノード電圧（ＶＬＸ）の相対解析を提供する。相対解析により、ボディダイオード導通検出（ＢＤＣＤ）回路は、電圧の絶対測定を必要とすることなしに、ＶＬＸ電圧の微分の符号を判定できる。
【０００４】
本開示のＢＤＣＤ回路の動作は、少なくとも２つのフェーズに基づく。第１のフェーズの間、ＢＤＣＤ回路は、ローサイド（ＬＳ）スイッチ導通サイクルの間、ＶＲＥＦに追従する。ＬＳスイッチが導通しているとき、ＶＬＸは、ＬＳスイッチのＶＤＳに略等しい。ＬＳ導通サイクルの終わりは、第１のフェーズの終わりである。ＬＳスイッチ導通サイクルの終わりにおいて、ＢＤＣＤ回路は、ＬＳスイッチのドレイン−ソース電圧ＶＤＳと基準電圧ＶＲＥＦとの和をサンプリングし、ホールドする。ここで、ＶＲＥＦは任意の基準電圧であり、ＶＤＳ＋ＶＲＥＦ＝ＶＨＯＬＤとなる。第２のフェーズの間、すなわち、非オーバーラップフェーズの間、ＢＤＣＤ回路は、ＶＬＸ＋ＶＨＯＬＤの挙動を評価し、次いで、これを基準電圧ＶＲＥＦと比較する。例示的なＢＤＣＤ回路は、第１のフェーズでは電圧フォロワとして作用し、第２のフェーズではコンパレータとして作用する演算増幅器を含む。
【０００５】
ＬＳスイッチのボディダイオードが導通した場合、ＶＬＸは、ＶＤＳよりも負の方向に大きくなり、そのため、ＶＬＸの微分が負となる。その結果、ＶＬＸ＋ＶＨＯＬＤは減少し始め、ＶＬＸ＋ＶＨＯＬＤはＶＲＥＦ未満に降下し、これにより、コンパレータの出力が、ＬＳスイッチのボディダイオードが導通したことを示す。ＬＳスイッチのボディダイオードが導通するということは、ＬＳスイッチがオフであり、ハイサイド（ＨＳ）スイッチをターンオンできることを意味する。
【０００６】
一例では、本開示は、第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、蓄えられた電圧が入力電圧と基準電圧との和を含む、コンデンサと、演算増幅器であって、第１のフェーズの間、基準電圧に追従することと、第２のフェーズの間、入力電圧と蓄えられた電圧との和を基準電圧に対して比較することと、入力電圧と蓄えられた電圧との和の大きさが、基準電圧の大きさより大きいことに応答して、第１の論理レベルから第２の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される演算増幅器と、を備える、回路を対象としている。
【０００７】
別の例では、本開示は、回路の第１の部分を電圧フォロワとして構成するステップであって、回路の第１の部分の出力要素における出力信号が、基準電圧に追従するように構成される、ステップと、回路動作の第１のフェーズの間、基準電圧に追従するステップであって、第１のフェーズが、始まりと終わりとを含む、ステップと、第１のフェーズの終わりにおいて、回路の第２の部分によって、電圧を蓄えるステップであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、ステップと、を含む、方法を対象としている。
【０００８】
別の例では、本開示は、スイッチモード電源の電力段を駆動するように構成される制御回路を備える、システムを対象としている。制御回路は、電力段の少なくとも１つのスイッチを駆動するように構成される駆動要素と、第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサを備える、ボディダイオード導通検出（ＢＤＣＤ）回路であって、蓄えられた電圧が、電力段の基準電圧とスイッチングノード電圧との和を含む、ＢＤＣＤ回路と、を備える。制御回路は、演算増幅器であって、第１のフェーズの間、基準電圧に追従することと、第２のフェーズの間、蓄えられた電圧とスイッチングノード電圧との和を基準電圧に対して比較することと、スイッチングノード電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される、演算増幅器をさらに備える。
【０００９】
添付の図面および以下の説明において、本開示の１つ以上の例の詳細を説明する。本開示の他の特徴、目的、および利点は、説明および図面、ならびに特許請求の範囲から明らかになる。
【図面の簡単な説明】
【００１０】
【図１】本開示の１つ以上の技法による、ＢＤＣＤ回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示すブロック図である。
【図２】本開示の１つ以上の技法による、ＢＤＣＤ回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示す概略図である。
【図３Ａ】スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。
【図３Ｂ】スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。
【図４】本開示の１つ以上の技法による、ＢＤＣＤ回路の動作を示すタイミング図である。
【図５】本開示の１つ以上の技法による、例示的なＢＤＣＤ回路の概略図である。
【図６】適応型タイミングスキームの電力消費量に対する影響を示すタイミング図である。
【図７Ａ】本開示の１つ以上の技法による、寄生素子を無視した、例示的なＢＤＣＤ回路の例示的な信号を示すタイミング図である。
【図７Ｂ】本開示の１つ以上の技法による、寄生素子を考慮した、例示的なＢＤＣＤ回路の例示的な信号を示すタイミング図である。
【図８】本開示の１つ以上の技法による、ＶＲＥＦおよび決定レベル整合回路を備える制御回路の実施例を示す概略図である。
【図９】本開示の１つ以上の技法による、例示的なＶＲＥＦおよび決定レベル整合回路の詳細を示す概略図である。
【図１０】負のＶＬＸ電圧を扱う能力および高いｄｖ／ｄｔ電圧遷移イミュニティを有する入力スイッチを備える例示的な制御回路を示す概略図である。
【図１１】本開示の１つ以上の技法による、ＢＤＣＤ回路の動作を示す流れ図である。
【発明を実施するための形態】
【００１１】
本開示は、スイッチにおけるボディダイオードの導通を検出するための回路を対象としている。ボディダイオードの導通を検出することによって、スイッチモード電源用のコントローラが、適応型デッドタイムスキームを備えることができる。本開示のボディダイオード導通検出回路は、スイッチングノード電圧（ＶＬＸ）の相対解析によって、ボディダイオードの導通を検出する。相対解析により、ボディダイオード導通検出（ＢＤＣＤ）回路は、電圧の絶対測定を必要とすることなしに、ＶＬＸ電圧の微分の符号を判定できる。
【００１２】
本開示のＢＤＣＤ回路の動作は、２つのフェーズに基づく。第１のフェーズの間、ＢＤＣＤ回路は、ローサイド（ＬＳ）スイッチ導通サイクルΦ１の間、ＶＲＥＦに追従する。ＬＳスイッチが導通しているとき、ＶＬＸは、ＬＳスイッチのＶＤＳに略等しい。ＬＳ導通サイクルの終わりは、第１のフェーズの終わりである。ＬＳスイッチ導通サイクルの終わりにおいて、ＢＤＣＤ回路は、ＬＳスイッチのドレイン−ソース電圧ＶＤＳと基準電圧ＶＲＥＦとの和をサンプリングし、ホールドする。ここで、ＶＲＥＦは任意の基準電圧であり、ＶＤＳ＋ＶＲＥＦ＝ＶＨＯＬＤとなる。第２のフェーズΦ２の間、すなわち、非オーバーラップフェーズの間、ＢＤＣＤ回路は、ＶＬＸ＋ＶＨＯＬＤの挙動を評価し、次いで、これを基準電圧ＶＲＥＦと比較する。ＢＤＣＤ回路は、第１のフェーズでは電圧フォロワとして作用し、第２のフェーズではコンパレータとして作用する演算増幅器を含む。
【００１３】
ＬＳスイッチのボディダイオードが導通した場合、ＶＬＸは、より負の方向に大きくなり、ＶＬＸの微分が負となる。ＶＬＸ＋ＶＨＯＬＤは減少し始め、ＶＬＸ＋ＶＨＯＬＤはＶＲＥＦ未満に降下し、これにより、コンパレータの出力が、ＬＳスイッチのボディダイオードが電流を流し始めたことを示す。ＬＳスイッチのボディダイオードが導通するということは、ＬＳスイッチがオフであり、電力段を損傷させることなしにハイサイド（ＨＳ）スイッチをターンオンできることを意味する。
【００１４】
適応型デッドタイムスキームを有するコントローラは、トランジスタの種類や製造プロセスまたは環境条件からのばらつきに関わらず、多種多様なパワートランジスタを制御可能であり得る。積極的なタイミングスキームを可能にすることによって、電力段への損傷を防止しつつも、このようなコントローラを高効率化できる。加えて、このようなコントローラは、逆回復電荷を最小化することによって、例えば基板における電荷蓄積時間を短くすることによって、パワートランジスタの信頼性を高めることができる。ＢＤＣＤ回路は、スイッチングノード電圧を測定するだけでよく、これは、パワートランジスタがオンであるか、オフであるか、なんらかの他の状態にあるかを判定し得る、より複雑なパワートランジスタ状態検出回路と比べて簡素化されたスキームであり得る。
【００１５】
本開示のボディダイオード導通検出回路は、ＢＤＣＤ回路とは別個の回路上にある電力段の制御に関連する問題を克服する。一部の例では、電力段回路は、個別のパワートランジスタを備え得る。他の例では、電力段回路は、ボディダイオード導通検出回路とは別個の集積回路（ＩＣ）上にあり得る。ＢＤＣＤ回路を含む検知ＩＣのグラウンドは、電力段回路の電力用グラウンドとは異なる場合があり、その結果、単純な電圧測定を信頼できないものにし得るなどのために、ボディダイオードの導通を正確に検知することは、難しい場合がある。電力段回路および検知ＩＣが印刷回路基板（ＰＣＢ）に取り付けられる場合、検知ＩＣのピンとＰＣＢパッドと間のボンディング、ならびにＰＣＢ上の他の寄生素子が、電圧、タイミング、および他の測定値に影響を与え得る。加えて、スイッチングノードは、検出を難しくする、高い共振周波数、およびシステム電源（例えば、ＶＰＷＲまたはＶＤＤ）などに由来する他の高周波ノイズを含み得る。絶対電圧ではなく相対電圧を検知することによって、本開示のＢＤＣＤ回路は、別個のＩＣ上にある電力段のボディダイオードの導通を正確に検知できる。１ナノ秒（ｎｓ）程度の高速な検出速度などの本開示のＢＤＣＤ回路の他の利点については、以下に詳述する。
【００１６】
図１は、本開示の１つ以上の技法による、ＢＤＣＤ回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示すブロック図である。システム１０の回路コンポーネントは、単一のＩＣ、２つ以上のＩＣ、またはＩＣおよび個別コンポーネントの組み合わせ上に実装され得る。
【００１７】
システム１０は、制御およびドライバ回路２０と、スイッチモード電源３０と、制御およびドライバ回路２０と電源３０との間の接続と、を備え得る。システム１０は、マイクロプロセッサ、マイクロコントローラ、またはスイッチモード電源により供給を受け得る任意の他の負荷を含む様々な回路のために電力を供給し得る。
【００１８】
スイッチモード電源３０（ＳＭＰＳ  ３０）は、整流およびフィルタリングを行い得る電力段サブ回路、ならびに追加的なフィルタリングを含み得る出力サブ回路（図１に示さず）などのサブ回路を備えてもよい。スイッチモード電源の一部の例としては、ＤＣ−ＤＣコンバータおよびフライバックコンバータが挙げられる。
【００１９】
制御およびドライバ回路２０は、パルス幅変調（ＰＷＭ）入力信号２２を受信でき、ドライバおよびＢＤＣＤ回路２４を備え得る。ＰＷＭ入力信号は、ドライバおよびＢＤＣＤ回路２４のドライバ部分の出力を制御することによって、ＳＭＰＳ  ３０の出力電圧および電流を制御できる。一部の例では、制御およびドライバ回路２０はまた、ハイサイドスイッチとローサイドスイッチとの両方が同時にターンオンされないこと、すなわち相互導通されないことを確実にすることによって、電力段を損傷しないよう保護するために、デッドタイム発生器回路を備え得る。
【００２０】
ドライバおよびＢＤＣＤ回路２４は、ＳＭＰＳ  ３０などのスイッチモード電源の電力段を駆動するように構成される制御回路とみなすことができる。ドライバおよびＢＤＣＤ回路２４は、電力段の少なくとも１つのスイッチを駆動するように構成される駆動要素を備え得る。つまり、ドライバおよびＢＤＣＤ回路２４は、ハイサイドゲート信号（Ｇ＿ＨＳ  ２６）およびローサイドゲート信号（Ｇ＿ＬＳ  ２８）を出力することによって、ＳＭＰＳ  ３０を制御し得る。ドライバおよびＢＤＣＤ回路２４は、スイッチングノード電圧（ＶＬＸ  １３２）を監視するフィードバック信号を受信し得る。上述のように、ドライバおよびＢＤＣＤ回路２４は、個別のパワートランジスタ回路として、または別個のＩＣ上に実装され得るＳＭＰＳ  ３０の電力段サブ回路のボディダイオードの導通を正確に検知するために、ＶＬＸ  １３２の相対電圧を検知し得る。
【００２１】
システム１０の構成は、パワートランジスタなどの多種多様な個別の外部装置を扱うように構成され得る、制御およびドライバ回路２０などの電力段ドライバの自己適応型制御を提供し得る。ボディダイオードの導通を検知することによって、システム１０は、固定デッドタイムスキームを実施するよりも積極的なタイミングスキームを可能にし得る。より積極的なタイミングスキームは、固定デッドタイムスキームを有する電力段ドライバ回路よりも、効率を改善し得る。追加的な利点は、より複雑な制御スキームではなく、スイッチングノード電圧ＶＬＸ  １３２を受信することによる、制御およびドライバ回路２０とＳＭＰＳ  ３０との間の単純化された相互作用を含み得る。一部の例では、本開示のボディダイオードは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、および絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）、または同様のパワートランジスタなどのパワートランジスタの寄生成分であり得る。
【００２２】
図２は、本開示の１つ以上の技法による、ＢＤＣＤ回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示す概略図である。システム１０Ａは、本開示の技法の一実施例である。他の例では、本開示による制御およびドライバ回路は、より多くの、またはより少ないコンポーネントを備えることができ、図２に示されていない他の構成を含むことができる。説明を簡単にするために、本開示は、降圧電力段を有するＳＭＰＳ  ＤＣ−ＤＣコンバータ、すなわち、ＬＣ−ＤＣ−ＤＣ降圧コンバータに焦点を合わせる。ただし、本開示の技法は、利用可能なスイッチングノード電圧フィードバックを有するスイッチモードコンバータ用の任意のゲートドライバ回路に適用できる。
【００２３】
システム１０Ａは、図１に関連して上述したシステム１０と同様に機能し得る。システム１０Ａは、上述のＳＭＰＳ  ３０などのスイッチモード電源のサブ回路であり得る電力段３４を備え得る。電力段３４は、上述の制御およびドライバ回路２０の機能と同様に、制御およびドライバ回路２０Ａによって制御され得る。
【００２４】
電力段３４は、ＳＭＰＳの電力段の一実施例である。電力段の他の例は、図２に示されているものとは異なる構成の異なるコンポーネントを含み得る。図２の例では、電力段３４は、ＰＭＯＳハイサイド（ＨＳ）スイッチＭ１と、ＮＭＯＳローサイド（ＬＳ）スイッチＭ２と、を備える。ＬＳスイッチＭ２のソースは、グラウンドに接続し、ＬＳスイッチＭ２のドレインは、スイッチングノード３２において、ＨＳスイッチＭ１のドレインに接続する。スイッチングノード３２における電圧は、ＶＬＸである。ＨＳスイッチＭ１のソースは、電力段の電力ＶＰＷＲ  １３０に接続する。
【００２５】
スイッチングノード３２は、インダクタ１３８（ＬＣＯＩＬ  １３８）の第１の端子に接続し、インダクタ１３８の第２の端子は、抵抗器１４０（ＲＣＯＩＬ  １４０）を介して、出力ＶＯＵＴ  １４６に接続する。一部の例では、抵抗器１４０は、別個の抵抗器ではなく、寄生素子、すなわちインダクタ１３８の固有抵抗を表す場合もある。ＶＯＵＴ  １４６は、出力コンデンサ１４２（ＣＯＵＴ  １４２）を介して、グラウンドに接続する。インダクタ電流ＩＬ  １３６は、インダクタ１３８および抵抗器１４０を通って流れる。
【００２６】
電力段３４は、コントローラおよびドライバ回路２０Ａに、スイッチングノード３２における電圧ＶＬＸのフィードバック信号を供給する。ＨＳスイッチＭ１は、ＨＳドライバ１１２からゲート制御信号Ｇ＿ＨＳ  ２６を受信する。ＬＳスイッチＭ２は、ＬＳドライバ１１４からゲート制御信号Ｇ＿ＬＳ  ２８を受信する。
【００２７】
制御およびドライバ回路２０Ａは、プロセッサ、または図１に示すＳＭＰＳ  ３０などのＳＭＰＳの電圧もしくは電流出力を判定する他のコントローラから、ＰＷＭ信号ＰＷＭ＿ＩＮ  ２２を受信し得る。制御およびドライバ回路２０Ａは、グラウンドに接続され、ＶＤＤ、温度検知信号、または他の類似の検知もしくは制御信号などの図２に示されていない他の入力を受信し得る。制御およびドライバ回路２０Ａは、デッドタイム発生器１１０と、ドライバ回路と、ＢＤＣＤ  １００とを備え得る。
【００２８】
ＢＤＣＤ  １００は、電力段３４からのＶＬＸを受信し、出力要素ｏｕｔ  １０２において、デッドタイム発生器１１０に信号を出力する。一部の例では、ＢＤＣＤ  １００の出力信号は、デッドタイム発生器１１０を制御し得る。他の例では、ＢＤＣＤ  １００の出力要素は、スイッチＭ１およびＭ２を制御するために、ドライバ制御信号ＣＭＤ＿ＨＳ  １０６およびＣＭＤ＿ＬＳ  １０８をバイパスまたはオーバーライドし得る。ＬＳスイッチのボディダイオードが導通した場合、ＶＬＸは、負の方向に大きくなり、ＶＬＸの微分が負となる。ＢＤＣＤ  １００は、ＬＳスイッチＭ２のボディダイオードが電流を流し始めたときを正確に検出する。ＬＳスイッチＭ２のボディダイオードが導通するということは、ＬＳスイッチＭ２がオフであり、電力段を損傷させることなしにＨＳスイッチＭ１をターンオンできることを意味する。
【００２９】
一部の例では、デッドタイム発生器１１０への信号は、ＶＬＸの立ち下がりエッジ検出するために、インバータ１０５を介してスイッチングノード電圧ＶＬＸを反転したものを含み得る。デッドタイム発生器１１０はまた、非オーバーラップ信号の発生器とみなすことができる。デッドタイム発生器１１０は、ＢＤＣＤ  １００からのタイミング情報およびドライバ回路への出力制御信号とともに、ＰＷＭ＿ＩＮ  ２２からの制御情報を受信し得る。図２の例では、ドライバ制御信号は、ＣＭＤ＿ＨＳ  １０６とＣＭＤ＿ＬＳ  １０８とを含み得る。ドライバ回路、すなわちＨＳドライバ１１２およびＬＳドライバ１１４は、ゲート制御信号Ｇ＿ＨＳ  ２６およびＧ＿ＬＳ  ２８を電力段３４に出力し得る。
【００３０】
動作させた場合、システム１０は、デッドタイムを固定値に設定した電力段制御回路よりも効率的であり得る。制御およびドライバ回路２０および２０Ａなどの適応型スキームを有する本開示の技法は、ＶＬＸ電圧の立ち下がりおよび立ち上がりエッジを検出するために、２つのセンサを使用し得る。この検出については、図３および図４に関連してより詳細に後述する。
【００３１】
一部の例では、電力段３４は、制御およびドライバ回路２０Ａと同じＩＣ上に実装されてもよい。したがって、スイッチＭ１およびＭ２は、「内部スイッチ」とみなすことができる。内部スイッチに関するＲＯＮなどの特性は、正確に規定され得る。Ｍ１およびＭ２のＶＤＳなどの同じＩＣの測定はまた、電圧ノイズ（スパイク、共振など）なしにできる。したがって、ボディダイオードの導通は、スイッチングノード３２のＶＬＸを検知する電圧によって検出され得る。内部スイッチに関する１つの可能な技法としては、ＧＮＤ未満の検知を可能にする、ゲート共通差動対を挙げることができる。一部の例では、内部スイッチの場合、ボディダイオードの検知は、ゲート電圧の検知によって正確に置き換えることができる。
【００３２】
しかしながら、本開示の技法の１つの利点は、電力段３４が検知ＩＣとは別個である例において検知回路を使用できることである。制御およびドライバ回路２０Ａは、一部の例では電力段３４とは別個であり得る単一のＩＣ上に実装できる。この例では、スイッチＭ１およびＭ２は、「外部スイッチ」とみなすことができる。電力段回路、すなわち電力段３４と、検知ＩＣ、すなわち制御およびドライバ回路２０Ａとは、ＰＣＢに取り付けされてもよい。制御およびドライバ回路２０ＡのピンとＰＣＢパッドと間のボンディング、ならびにＰＣＢ上の他の寄生素子が、電圧、タイミング、および他の測定値に影響を与え得る。電力段３４のコンポーネントとＰＣＢとの間のボンディングはまた、検知および回路性能に影響を与え得る抵抗、インダクタンス、および電気容量などの寄生素子を含み得る。
【００３３】
製造の際には、外部スイッチとして使用されるパワートランジスタのＲＯＮは、適切に制御されない場合もあるし、制御およびドライバ回路２０Ａなどの検知回路では利用できない場合もある。また、検知回路のＧＮＤは、電力段の電力用グラウンドとは異なる場合もあり、したがって、スイッチングノードおよび他のノードの単純な直接電圧測定は、信頼できない場合がある。さらに、ＰＣＢボンディングおよび他の寄生素子のために、スイッチングノードは、高い共振周波数、および他の高周波ノイズを含んで、検出を難しくする場合がある。ＢＤＣＤ  １００などの本開示のＢＤＣＤ回路は、スイッチングノード電圧３２（ＶＬＸ）の相対解析によって、ボディダイオードの導通を検出し得る。以下に詳述する相対解析により、ボディダイオード導通検出（ＢＤＣＤ）回路は、電圧の絶対測定を必要とすることなしに、ＶＬＸの微分の符号を判定できる。
【００３４】
図３Ａおよび図３Ｂは、スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。図３Ｂは、本開示のＢＤＣＤ回路の検出窓動作をさらに詳しく示したものである。
【００３５】
図３Ａは、ＬＳスイッチ導通サイクルの間、正の出力電流（すなわち、正インダクタ電流ＩＣＯＩＬ）を供給する、スイッチングノードＶＬＸの波形を示す。図３Ａの波形は、寄生素子、ノイズまたは他の類似の要因を無視するように単純化されている場合がある。本開示のＢＤＣＤ回路を持たない回路では、相互導通および電力段への損傷を回避するために、デッドタイムフェーズを長くする必要があり得る。デッドタイムは、図６に関連して以下に詳述する、電力損失による効率低下を招き得る。
【００３６】
ＬＳスイッチ導通サイクルの前に、ＨＳスイッチＭ１などのＨＳスイッチがターンオフすると、ＶＬＸ  １３２Ａがハイからローに遷移する。固定デッドタイム曲線１５１は、ＬＳスイッチＭ２などのＬＳスイッチがターンオンする前のデッドタイムを示す。固定デッドタイム曲線１５１は、ＬＳスイッチＭ２がターンオフした後、ＨＳスイッチＭ１が再びターンオンしたときにＶＬＸがハイになる前の第２のデッドタイム１５３を示す。
【００３７】
ＶＬＸ  １３２Ａを監視することによって、制御およびドライバ回路２０Ａなどの電力段コントローラは、インバータ１０５などの、スイッチングノード３２に接続されたインバータを介して立ち下がり遷移を検出することによって、ＬＳスイッチＭ２のターンオン（１５０）を予期できる。立ち下がり遷移は、例えばスイッチ閾値電圧（ＶＴＨ）付近の、ＧＮＤに近いスイッチングポイントにより、インバータによって検出され得る。制御およびドライバ回路２０Ａなどの検知回路が立ち下がり遷移を検出すると、デッドタイム発生器１１０は、直ちにＬＳスイッチＭ２を作動させる（１５０）。
【００３８】
第２の遷移１５２はより複雑になり得るが、それは、正のインダクタ電流の場合、スイッチングノードＶＬＸは、なんらかの未知の負のＬＳスイッチＭ２の電圧ＶＤＳ（一部の例では、〜１００ｍＶ）から、順方向のダイオード電圧まで変わり得るためである。ＬＳスイッチＭ２の順方向のダイオード電圧は、概ね、ショットキーボディダイオードでは、３００ｍＶであり、シリコンボディダイオードでは、−６００ｍＶであり得る。さらに、ＧＮＤの絶対値（位置）は、チップ内で未知である場合があり、共振などに由来する電圧スパイクが遷移中に発生する場合がある。これらの３つの影響により、ボディダイオードの導通の検出が複雑になる。本開示の技法によるＢＤＣＤ  １００を有する制御およびドライバ回路の１つの利点は、様々なパワートランジスタ（例えば、ショットキー、シリコン、ＩＧＢＴおよび他の種類）を制御できることを含む。
【００３９】
本開示の制御およびドライバ回路２０および２０Ａは、ＬＳスイッチのボディダイオードの導通１５６を判定でき、ＣＭＤ＿ＬＳの立ち下がりエッジ信号１５２のタイミングを組み合わせて、ＬＳスイッチＭ２がターンオフされたときを判定できる。制御およびドライバ回路２０は、ＬＳスイッチＭ２のターンオフを予期し、デッドタイム１５３より短いデッドタイムでＨＳスイッチＭ１をターンオン（１５４）できる。
【００４０】
図３Ｂは、ローサイドスイッチ導通サイクルのスイッチのターンオフイベントにおけるスイッチングノード波形ＶＬＸ  １３２Ｂを示し、これは、ＬＳスイッチのボディダイオードの導通を検出することの難しさを示している。図３Ｂは、寄生素子、ノイズまたは他の類似の要因を無視するように単純化されている場合がある。電力段３４などの電力段が制御およびドライバ回路と同じＩＣ上に実装され得る例では、ＲＯＮなどの内部スイッチの特性は、上述のように、正確に規定され得る。測定は電圧ノイズがなくなり、ボディダイオードの導通は、スイッチングノード３２の絶対電圧ＶＬＸを検知する電圧によって検出され得る。上述のように、内部スイッチに関する可能な技法としては、ＧＮＤ未満の検知を可能にする、ゲート共通差動対を挙げることができる。一部の例では、内部スイッチの場合、ボディダイオードの検知は、ゲート電圧の検知によって正確に置き換えることができる。
【００４１】
したがって、内部スイッチでは、検知回路は、検出窓１６０を正確に規定できる。また、検知回路は、ＣＭＤ＿ＬＳからのオフコマンド（１５２）のタイミング、およびオフコマンド１５２と検出窓１６０との間のタイミング１６２（τ）を正確に判定できる。内部スイッチのＲＯＮが、適切に制御され、かつ検知回路に把握され得るため、一例では、検知回路は、電力段３４に示されているＬＳスイッチＭ２のＶＤＳを次式により正確に判定できる（１５８）。
ＶＤＳ＿ＬＳ＝ＲＯＮ＿Ｎ×ＩＣＯＩＬ
【００４２】
しかしながら、外部スイッチでは、上述のように、ＲＯＮ＿Ｎが未知であり、また検知回路と電力段との間でグラウンドが異なり得るため、検知回路によるゼロボルトの判定が不正確になり得る。不正確なグラウンドにより、絶対電圧の測定が不正確になる。また、外部スイッチでは、検出窓１６０は、未規定の電圧範囲および未知のＲＯＮ＿Ｎならびに他の寄生素子およびグラウンドオフセットに由来するノイズを有し得る。これらの問題のために、検出時間が長くなり得る。ボディダイオード導通検出回路の一部の例では、約１１５ｍＶ程度の検出閾値（ＶＴＨ）および３０ｎｓ程度の検出時間を有し得る。以下に詳述する本開示の技法は、これらの問題を克服するための一技法として、相対電圧解析を使用する。
【００４３】
図４は、本開示の１つ以上の技法による、ＢＤＣＤ回路の動作を示すタイミング図である。図４に示すように、本開示のＢＤＣＤ回路の動作は、ＬＳスイッチ導通サイクルの終わりにおけるスイッチングノード電圧をサンプリングし、蓄えることに基づく。この蓄えられた電圧に基づいて、ＢＤＣＤ回路は、残る時間において、すなわち非オーバーラップフェーズの間に、ＶＬＸの挙動を評価する。
【００４４】
一部の例では、スイッチングノード電圧の挙動に関して２つの可能性が生じ得る。シナリオＡ（２０６）では、例えばＬＳスイッチのボディダイオードの導通が発生しないとき、スイッチングノード電圧ＶＬＸは増加する。シナリオＡでは、スイッチングノード電圧が増加することは、ｄＶ／ｄｔ＞０であり、図２に示すインダクタ電流ＩＬ  １３６などのコイルの電流が負であることを意味する。シナリオＢ（２０８）では、ＬＳスイッチボディダイオードが導通したときなど、ノード電圧ＶＬＸは減少する。上述のように、ＬＳスイッチのボディダイオードが導通することは、ＬＳスイッチ、すなわちＬＳスイッチＭ２が既にオフであり、相互導通および電力段の損傷なしに、ＨＳスイッチＭ１をターンオンできることを示す。ＢＤＣＤ回路は、ボディダイオードが導通したときを判定するために、電圧の減少、すなわちｄＶ／ｄｔ＜０を検出できる。
【００４５】
シナリオＢ（２０８）に着目すると、ＬＳスイッチ導通サイクルの終わりは、ＣＭＤ＿ＬＳ  １０８（またはＧ＿ＬＳ  ２８）がハイからローに遷移するときに生じ得る（２０２）。ＢＤＣＤ回路、例えばＢＤＣＤ  １００は、この時の電圧（ＶＨＯＬＤ）をサンプリングし、蓄えることができる（２００）。ＶＨＯＬＤのサンプル時間２０２は、Φ１で示す第１のフェーズの終わりにある。非オーバーラップフェーズとも呼ばれるデッドタイムフェーズ２３０は、Φ２で示されている。デッドタイムフェーズ２３０は、ＣＭＤ＿ＨＳ  １０６（またはＧ＿ＨＳ  ２６）がハイからローに遷移し、ＨＳスイッチＭ１をターンオンしたときに終わる。本開示の技法により、デッドタイムフェーズ２３０（Φ２）をより短くでき、したがって、回路の効率を上げることができる。
【００４６】
本開示のＢＤＣＤ  １００は、ボディダイオードが導通したときを判定するために、蓄えられた電圧２００（ＶＨＯＬＤ）に対してＶＬＸを比較して、ｄＶ／ｄｔ＜０となるときを検出できる。この相対電圧解析は、外部スイッチのゼロ電圧レベルに関連する不正確さが関係しないことを意味する。
【００４７】
一部の例では、ＢＤＣＤ  １００はまた、ローサイドスイッチのターンオフ遅延から生じるオフセット電圧２０４を含むことができる。このオフセット電圧は、ノイズイミュニティを高めるのに有用であり得る。一部の例では、本開示の技法は、このオフセット電圧２０４をさらに増加して、ノイズイミュニティをさらに高める。換言すれば、ＢＤＣＤ  １００は、フェーズΦ２の間に有効にされる人為的な正のオフセットを導入するために、内部回路を含み得る。このオフセットの値は、プログラム可能な電圧であり、ノイズイミュニティを高めることができる。別の言い方をすれば、一部の例では、ＢＤＣＤ  １００は、ボディダイオードの導通によるわずかな電圧降下（例えば、１ｍＶ未満）を検出できる。正のオフセット２０４を導入することにより、ＢＤＣＤ  １００は、いくらか大きい値、例えば−１０ｍＶまたは−５０ｍＶで規定される電圧降下に関して、ボディダイオードの導通を検出できる。オフセット２０４は、ボディダイオード導通の検出を遅延させ得るが、安全因子を導入して、ノイズに起因する起こり得る誤検出を防止できる。このようにして、オフセット２０４は、相互導通および電力段３４の損傷を防止する安全因子となり得る。
【００４８】
ハイからローへのＣＭＤ＿ＬＳの遷移（２２８）は、ＨＳスイッチＭ１がＰＭＯＳであり、ＬＳスイッチＭ２がＮＭＯＳである図２の例に対応することに留意されたい。異なる電力段３４構成などの他の例では、ＣＭＤ＿ＬＳは、第１のフェーズΦ１の終わりを示すのにローからハイに遷移する場合もある。図２〜図４などに示す本開示の例示的な説明は、説明のためのものにすぎない。カスコード構成の電力段、ＨＳスイッチとＬＳスイッチとの両方がＰＭＯＳまたはＮＭＯＳのいずれかである電力段、および他の例など、他の類似の回路が本開示の技法を使用することもできる。
【００４９】
図５は、本開示の１つ以上の技法による、例示的なＢＤＣＤ回路の概略図である。簡単のために、寄生素子は考慮せず、スイッチを単純な理想的なスイッチとみなす。図５の例示的なＢＤＣＤは、本開示のＢＤＣＤ回路のアナログ回路実装の唯一の可能な例である。他の例は、デジタル回路などの構成またはコンポーネントを含み得る。
【００５０】
図５の例は、説明のため、電力段３４の一部分を含む。電力段３４の一部分は、スイッチングノード３２（ＶＬＸ）と、ＬＳスイッチＭ２Ａと、電力用グラウンド２４０と、を備える。電力用グラウンド２４０は、例えばＰＣＢ上の接続を介して、グラウンド２４２に接続していてもよい。
【００５１】
図５の例では、ＢＤＣＤ  １００Ａの第１の部分は、電圧フォロワまたはコンパレータとして構成され得る演算増幅器２５０（オペアンプ２５０）を備える。フェーズ１（Φ１）の間、スイッチ３（ＳＷ３）を閉じることによって、オペアンプ２５０の出力は、オペアンプ２５０の反転入力に接続する。したがって、フェーズ１の間、オペアンプ２５０は、オペアンプ２５０の非反転入力に接続するＶＲＥＦ２５４に追従するように電圧フォロワとして構成される。一部の例では、ＶＲＥＦを約０．６Ｖに設定できるが、ＶＲＥＦには他の値を使用することもできる。
【００５２】
ＢＤＣＤ  １００は、スイッチ１（ＳＷ１）を介して、スイッチングノード電圧ＶＬＸを受信し、スイッチ１（ＳＷ１）はまた、コンデンサＣ１の第１のノード２６０に接続されている。ノード２６０は、スイッチ２（ＳＷ２）を介して、グラウンド２４２（ＧＮＤ  ２４２）に接続する。第２のノード２５８は、コンデンサＣ１を、オペアンプ２５０の反転入力に接続し、かつＳＷ３を介してＢＤＣＤの出力要素２５２に接続する。ノード２６０およびノード２５８はまた、コンデンサＣ１の第１の端子および第２の端子とみなすことができる。ＢＤＣＤの出力要素ｏｕｔ  ２５２は、オペアンプ２５０の出力要素と同じである。一部の例では、オペアンプ２５０はまた、オフセット電圧入力２５６（ＶＯＳ）を備え得る。オフセット電圧入力２５６は、図４に関連して上述した所定のオフセット２０４に対応する。オフセット電圧入力２５６（ＶＯＳ）は、フェーズ２（Φ２）の間に適用され得る。
【００５３】
動作の際、ＳＷ１は、フェーズ１とフェーズ２との両方の間、閉じられる。ＳＷ２は、フェーズ１とフェーズ２との両方の間、開かれる。ＳＷ３は、フェーズ１の間、閉じられ、フェーズ２の間、開かれる。フェーズ１の間、ＢＤＣＤ  １００Ａは、トラックアンドホールド回路として動作する。このことは、ＳＷ１がオンであり、サンプリングコンデンサＣ１の極板（２６０）に電圧ＶＬＸを供給することを意味する。ＳＷ３がオンであり、したがって、オペアンプ２５０は、電圧フォロワとして挙動する。その結果、オペアンプ２５０の非反転入力は、ＶＲＥＦに等しくなる。上述のように、フェーズ１の終わりは、ＬＳスイッチの導通の終わりにおけるＣＭＤ＿ＬＳまたはＧ＿ＬＳ（図４の２２８参照）のいずれかによってトリガされる。フェーズ１の終わりは、コンデンサＣ１の電圧をホールドするようにＢＤＣＤ  １００Ａにトリガをかける。これにより、コンデンサＣ１は、ローサイドスイッチＭ２の電圧ＶＤＳに関する情報を次式に従って蓄える。
ＶＣ１＝ＶＲＥＦ−ＶＤＳ＿ＬＳ＝ＶＨＯＬＤ
換言すれば、コンデンサＣ１は、第１のフェーズ（Φ１）の終わりにおける電圧（ＶＨＯＬＤ）を蓄えるように構成される。蓄えられた電圧（ＶＨＯＬＤ）は、入力電圧（ＶＬＸ）と基準電圧ＶＲＥＦとの和を含む。蓄えられた電圧ＶＨＯＬＤはまた、以下に詳述する追加的な情報を蓄えることもできる。
【００５４】
フェーズ２（Φ２）の間、ＳＷ３はオフに設定され、したがって、オペアンプ２５０は、コンパレータとして振る舞うように構成される。コンデンサＣ１は、値ＶＣ１を蓄える。図４に関連して上述したように、ＶＣ１＝ＶＨＯＬＤである。ＳＷ３がターンオフされるのと同時に、Ｇ＿ＬＳ  ２８の立ち下がりエッジがＬＳスイッチＭ２のゲートに伝わり、図４に示す時間１６２（τ）において、ボディダイオード導通およびＶＬＸの減少によって示されるように、ＬＳスイッチＭ２がターンオフされる。インダクタ電流の極性に応じて、スイッチングノード３２の電圧ＶＬＸは、（シナリオＡの負の電流では）ＶＤＤまで増加する、または図４に示すように、ボディダイオードの順方向電圧（−Ｖｆ）まで減少する。換言すれば、オペアンプ２５０は、フェーズ１の間、基準電圧ＶＲＥＦに追従するように構成される。フェーズ２の間、オペアンプ２５０は、入力電圧と蓄えられた電圧（ＶＬＸ＋ＶＨＯＬＤ）との和を、基準電圧ＶＲＥＦに対して比較するために、コンパレータとして構成される。
【００５５】
シナリオＡでは、ＶＬＸが増加すると、コンパレータ（オペアンプ２５０）の非反転入力がＶＲＥＦよりも大きくなり、コンパレータの出力ｏｕｔ  ２５２が、論理ローに切り換わる。反対の場合、図４および図５の例では、ボディダイオードが導通すると、ＶＬＸは、概ね時間１６２（τ）において負の方向に大きくなる。したがって、ノード２５８は、ＶＲＥＦ未満に降下し、コンパレータの出力ｏｕｔ  ２５２は、論理ハイに切り換わる。ノード２５８における電圧は、ＶＨＯＬＤ＋ＶＬＸである。上述のように、ＶＨＯＬＤは、フェーズ１の終わりにおけるサンプリング時間における和ＶＬＸ＋ＶＲＥＦである、蓄えられた電圧である。ＶＬＸが概ねスイッチＭ２ＡのＶＤＳであることにも留意されたい。相対電圧解析は、和ＶＨＯＬＤ＋ＶＬＸをＶＲＥＦに対して比較する。したがって、図５の例では、入力電圧（ＶＬＸ）と蓄えられた電圧（ＶＨＯＬＤ）との和の大きさが、基準電圧（ＶＲＥＦ）の大きさより大きいことに応答して、第１の論理レベル（ロー）から第２の論理レベル（ハイ）にオペアンプ２５０の出力信号（ｏｕｔ  ２５２）を切り換える。この例では、オペアンプ２５０は、入力電圧と蓄えられた電圧（ＶＨＯＬＤ＋ＶＬＸ）との和が基準電圧（ＶＲＥＦ）よりも負の方向に大きいことに応答して、出力信号をローからハイに切り換えるように構成される。ｏｕｔ  ２５２をローからハイに切り換えることは、ＬＳスイッチＭ２Ａのボディダイオードが導通し、ＨＳスイッチＭ１をターンオンできることを意味する。
【００５６】
オフセット２５６を含むＢＤＣＤ  １００Ａの例では、入力（ＶＯＳ）は、所定の正のオフセット電圧であり得る。オフセット電圧は、図４に関して上述したように、ノイズイミュニティに関する安全のためのマージンを提供し得る。ＢＤＣＤ  １００Ａでは、スイッチングノード電圧と蓄えられた電圧（ＶＨＯＬＤ＋ＶＬＸ）と所定の正のオフセット電圧（ＶＯＳ）との和が、基準電圧（ＶＲＥＦ）より負の方向に大きいことに応答して、オペアンプ２５０が、ｏｕｔ  ２５２からの出力信号をローからハイに切り換えることができる。図３Ｂおよび図４に示すように、フェーズ１の終わりにおけるサンプリングの瞬間の後、電圧ＶＤＳ（ＶＬＸ）が増加することにも留意されたい。このことにより、安全のためのマージンが検出閾値にも追加され、ノイズイミュニティの向上を助け得る。
【００５７】
上記の説明は、図４および図５の例に当てはまる。他の例では、本開示のＢＤＣＤ回路は、他の構成を有してもよい。一部の例は、オペアンプ２５０の反転入力と非反転入力とを逆にすること、ＳＷ２を介して、ＶＤＤにコンデンサＣ１を接続すること、および他の構成を含むことができる。
【００５８】
電力段スイッチングサイクルの残りの間、例えばフェーズ２の終わりの後から次のフェーズ１の始まりまで、ＳＷ１は開いたままとなる。電力段スイッチングサイクルの残りは、第３のフェーズ（Φ３）とみなすことができ、第３のフェーズ（Φ３）では、ＳＷ１がＶＬＸからノード２６０を切り離す。電力段スイッチングサイクルの残りの間、ＳＷ２およびＳＷ３は閉じられたままであり得る。電力段スイッチングサイクルの残りは、ＨＳスイッチが導通している間を含む。フェーズ１とフェーズ２と電力段スイッチングサイクルの残りとの間の関係については、図７Ａおよび図７Ｂに示すようにより詳細にみることができる。電力段スイッチングサイクルの残りの間、例えばＨＳスイッチＭ１が導通しているとき、ＶＬＸ≒ＶＤＤである。ＳＷ１がオフに設定され、ＳＷ２およびＳＷ３がオンに設定された状態で、コンデンサＣ１は、電圧ＶＲＥＦに略等しくなるように予めバイアスをかけられている。
【００５９】
図５に示す構造は、線形（予めバイアスをかけた）電圧フォロワ動作からコンパレータモードにオペアンプ２５０を切り換えることができるという利点を有し得る。コンデンサＣ１に約ＶＲＥＦとなるバイアスを予めかけることは、時間応答が他の構成よりずっと速くなることを意味する。一部の例では、図５の構成は、一般的な低消費の演算増幅器コンポーネントであっても、ナノ秒範囲（例えば、＜３ｎｓ）のボディダイオード導通検出を有し得る。外部スイッチ用の他のボディダイオード導通検出回路は、３０ｎｓ以上の検出時間を有し得る。
【００６０】
他の利点としては、製造時のばらつきに影響されないことを挙げることができる。オペアンプ２５０などのオペアンプは、製造時のばらつきに起因する固有のランダムなオフセットを有する場合がある。しかしながら、電圧フォロワモードにおけるオペアンプのこのランダムなオフセットは、コンパレータモードでも同じである。したがって、いかなるオフセットも、ボディダイオード導通検出を変えることはない。同様に、寄生抵抗（ボンディング、ＰＣＢなど）に由来するいかなる電圧降下もサンプリングされ、コンデンサＣ１に蓄えられる。その結果、図５のＢＤＣＤ回路１００Ａは、プロセス、材料、および類似の状況によって変わり得るアナログ（オンチップ）ＧＮＤレベルに影響されない。また、ＶＬＸ立ち下がりエッジ後の非オーバーラップ期間の間、ノード２６０に接続されたＣ１の極板は、ＳＷ２を介して、ＧＮＤに短絡され得る。その結果、動作の際、コンデンサ電圧（ＶＣ１）が、より安定に（例えば、一定に）保たれ得る。
【００６１】
まとめると、本開示のボディダイオード導通検出回路は、未規定の検出窓、不正確な測定を引き起こし得るＰＣＢおよびパッケージの寄生素子（例えば、Ｒ、Ｌ、Ｃ）、および高速時間応答の要件などの制約を克服する。絶対電圧測定方法を回避し、スイッチングノード電圧の相対解析を使用することによって、本開示の技法は、電圧ＶＬＸの微分の符号を判定できる。したがって、本開示のＢＤＣＤ回路は、ボディダイオードの導通を判定し、ＳＭＰＳのＨＳスイッチおよびＬＳスイッチ導通サイクル間のデッドタイムを減らすことができる。本明細書で説明したように、図５の例示的なＢＤＣＤ回路は特定の利点を提供するが、ＢＤＣＤ回路は、例えばプロセッサ、マイクロコントローラ、論理回路、または他の実装を含む、様々な他の構成で実施できる。
【００６２】
図６は、適応型タイミングスキームの電力消費量に対する影響を示すタイミング図である。スイッチングノード電圧ＶＬＸ曲線３０２は、ＨＳスイッチの導通およびＬＳスイッチの導通の完全なスイッチングサイクルを示す。図６は、スイッチングノード電圧ＶＬＸの立ち下がりエッジ後のデッドタイムを減らしたことによる電力消費量に対する影響と、ＨＳスイッチＭ１をターンオンする前のデッドタイムを減らしたことによる影響と、を示す。図２および図３Ａに関連して説明したように、スイッチングノード電圧ＶＬＸの立ち下がりエッジは、インバータ１０５によって予期されたＬＳスイッチのターンオン１５０に対応する。
【００６３】
適応型非オーバーラップスキーム曲線２７０は、ＬＳスイッチがオフであることを示す、ＬＳスイッチＭ２のボディダイオードの導通を、ＢＤＣＤ回路が判定したポイント（２７７）を示している。制御およびドライバ回路２０Ａは、短い、ＨＳスイッチターンオン遅延２７８を含み得る。比較すると、固定タイムスキーム曲線２７２は、固定タイムスキームの開ループの性質に起因して、それよりもずっと長いターンオン遅延を含み得る。固定タイムスキームでは、ＬＳスイッチが実際にオフであることは示されないため、比較的長いデッドタイム（非オーバーラップタイムともいう）の安全のための因子を含まなければならない。
【００６４】
同様に、上述のように、制御およびドライバ回路２０Ａなどに含まれ得る検知回路は、ＨＳスイッチＭ１がターンオフしたことを示す、ＶＬＸ曲線３０２の立ち下がりエッジ２７９を検出できる。本開示の技法は、スイッチングノード電圧ＶＬＸを監視することによって、ＨＳスイッチがオフであるときを判定できる。したがって、適応型スキーム２７０により、制御およびドライバ回路２０Ａは、固定タイムスキームのＬＳターンオン遅延より比較的短いＬＳターンオン遅延（２８０）を含むことができる。
【００６５】
電力消費量曲線２７４は、固定デッドタイム曲線２７２に対応する一方、電力消費量曲線２７６は、適応型デッドタイム曲線２７０に対応する。電力損失、すなわち消費電力（３０３）は、次式により記述できる。
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適応型スキーム２７６と固定タイムスキーム２７４と両方の第１の部分２８１は、ＬＳスイッチのドレイン−ソース抵抗を流れる電流に対応し得る（ＲＯＮ（ＬＳ）×Ｉ２）。第２の部分２８２は、ＬＳスイッチのボディダイオードの順方向の電圧降下に対応し得る（ＶＦ（ＬＳ）×Ｉ）。適応型スキーム２７６では、第２の部分２８２における時間が、固定タイムスキーム電力曲線２７４における時間よりも短い。第３の部分２８３は、ＨＳスイッチのドレイン−ソース抵抗に対応し得る（ＲＯＮ（ＨＳ）×Ｉ２）。第４の部分２８４は、ＨＳスイッチのボディダイオードの順方向の電圧降下に対応し得る（ＶＦ（ＨＳ）×Ｉ）。適応型スキーム電力曲線２７６と固定タイムスキーム電力曲線２７４との間の電力損失の差が２８５に示されている。
【００６６】
曲線２７４で示すように、固定デッドタイム、すなわち非オーバーラップタイムでは、電力消費量は、曲線２７６で示す電力消費量より大きい。（図１Ａの例示的なＩＣＯＩＬを使用する）このシミュレーションは、例えばＨＳスイッチの導通後およびＬＳスイッチの導通前において、デッドタイム部分を減らすことにより、ＳＭＰＳの総電力消費量を減らし得ることを示している。本開示の技法は、第１および第２のデッドタイムの両方を減らすことができ、それによって、ＳＭＰＳの電力消費量を減らすことができる。また、上述のように、本開示の技法は、電力段のスイッチングノード電圧ＶＬＸを監視することによって、内部スイッチおよび外部スイッチの両方とともに使用することを含む、他の種類のＳＭＰＳ制御回路を超える利点を有し得る。
【００６７】
図７Ａは、本開示の１つ以上の技法による、寄生素子を無視した、例示的なＢＤＣＤ回路の例示的な信号を示すタイミング図である。このシミュレーションは、ボディダイオード検出器の概念の単純化した（寄生素子なしの）挙動を例証する。
【００６８】
図７Ａには、スイッチングノードＶＬＸ（３０２）と、コンデンサＣ１の下部極板のサンプリングされるノード２６０（２９８）と、基準電圧ＶＲＥＦ（２８８）と、コンパレータ出力２９４と、検出器出力２９０と、が含まれている。コンパレータ出力２９４は、図２および図５に示されているＯＵＴ  ２５２およびＯＵＴ  １０２に対応する。検出器出力２９０は、図８および図９に示されている決定回路３２２の出力要素に対応する。明確にするために、スイッチングノードの波形３０２は、負のインダクタ電流（ＩＬ）を有する１サイクルと、正のインダクタ電流を有する１サイクルと、を含む。図７Ａはまた、フェーズ１（Φ１）と、フェーズ２（Φ２）と、第３のフェーズ（Φ３）とみなされ得る電力段スイッチングサイクルの残りとの間の関係を示している。
【００６９】
負のインダクタ電流の場合では、ＬＳ導通フェーズΦ１（３０１）の終わりにおいて、電圧ＶＬＸ、ひいてはコンデンサＣ１のサンプリングされるノード２６０（曲線２９８）も増加する。コンパレータ出力２９４はゼロに下がる。
【００７０】
正のインダクタ電流の場合では、Φ１（３０３）の終わりにおいて、ＶＬＸノードがボディダイオード順方向電圧（−Ｖｆ）に向かって降下し始めると、コンパレータ（オペアンプ２５０）の非反転入力（ノード２５８）が、ＶＲＥＦ未満に同時に降下し始める。図３Ａ、図３Ｂ、図４および図５に関連して上述したように、フェーズ１の終わりおよびフェーズ２の始まりにおけるノード２５８は、ＶＨＯＬＤ＋ＶＬＸである。その結果、コンパレータ出力２９４は、ＶＤＤ、すなわち論理ハイまで上昇し得る。図５に関連して上述したように、フェーズ２の間、コンパレータモードが予めバイアスをかけた（不安定な）状態から開始し、したがって、コンパレータは、ＯＵＴ  ２５２から極めて短時間に（約０．５ｎｓ〜２ｎｓ）出力を生成する。検出遅延２９２は、上述したように、ノイズイミュニティに関する安全のためのマージンを提供する。
【００７１】
図７Ａの例のシミュレーションは、本開示の技法によるＢＤＣＤ回路が、正のインダクタ電流の場合と負のインダクタ電流の場合との両方についてボディダイオードの導通を検出するように機能でき、負のインダクタ電流の場合に誤検出しないことを例証している。
【００７２】
図７Ｂは、本開示の１つ以上の技法による、寄生素子を考慮した、例示的なＢＤＣＤ回路の例示的な信号を示すタイミング図である。図７Ｂの例は、現実的用途における本開示のＢＤＣＤ回路のロバスト性を評価できる。図７Ｂの例におけるシミュレーションは、非理想的な電圧電源、各電源ワイヤ上の寄生ＲＬＣ、またＲＬＣセルの連結を含む、現実的なＰＣＢモデルを含む。一例として、図７Ｂの例では、全体的なＧＮＤの不安定性は、転流時に＋／−１Ｖの間となるように設定した。
【００７３】
図７Ｂは、いくつかのスイッチングサイクルにわたる、本開示のＢＤＣＤ回路の挙動を示している。タイミング図は、スイッチングノード電圧ＶＬＸ（３０２Ａ）と、コンパレータの反転ノード（３０４）と、ＶＲＥＦ２８８と、コンパレータ出力２９４Ａと、を含む。ノイズの多い環境における例示的なシミュレーションは、本開示のＢＤＣＤ回路が、寄生素子、ノイズまたは他の同様の要因を無視している場合がある図７Ａのより単純化したシミュレーションよりもわずかに長い検出時間で、安定な結果を提供し得ることを例証している。上述のように、検出遅延２９２Ａは、ノイズイミュニティを高め得る。図７Ｂのシミュレーション例はまた、本開示のＢＤＣＤ回路が、ノイズの多い環境において誤検出を回避するように構成され、したがって、相互導通および起こり得る電力段の損傷を回避できることを例証している。
【００７４】
図８は、本開示の１つ以上の技法による、ＶＲＥＦおよび決定レベル整合回路を備える制御回路の実施例を示す概略図である。図８の例示的な回路は、図９に示す出力インバータ３５２などの出力インバータによって、ボディダイオード導通の誤検出を生じ得る未規定の論理出力電圧を回避できる。誤検出は、相互導通を引き起こし、出力段を損傷させ得る。換言すれば、本開示の技法は、決定回路３２２の出力インバータのスイッチングポイントより常に低いＶＲＥＦを生成することを含み、未規定の論理レベルの危険性を回避する。
【００７５】
図５の例では、出力要素２５２における出力電圧は、決定回路における出力インバータのスイッチングポイントに近い場合がある。つまり、フェーズ１の間、オペアンプの出力電圧は、論理ハイでもローでもない未規定の論理状態になり得る。
【００７６】
図８の回路は、電力段３４と、オペアンプ２５０Ａと、ＶＲＥＦ回路３２０と、決定回路３２２と、スイッチＳＷ３と、サンプリングコンデンサＣ１と、スイッチ３４０、３４２、３４４および３４６を含む入力スイッチングネットワークと、を備える。図８の例示的な回路は、本開示のＢＤＣＤ回路とともに使用され得る。
【００７７】
電力段３４は、図２に関連して上述した電力段３４と同じであり、明確にするために、図８に提示されている。ＶＲＥＦ回路３２０は、オペアンプ２５０Ａの非反転入力に接続する。決定回路３２２は、オペアンプ２５０Ａの出力要素２５２に接続し、出力要素ＤＥＴ＿ＯＵＴ  ３２４を有する。図５と同様に、スイッチＳＷ３は、オペアンプ２５０Ａの反転入力ならびにノード２５８に、出力要素２５２を接続する。ノード２６０は、スイッチ３４０および３４２を介して、スイッチングノード３２に接続する。スイッチ３４０および３４２は、フェーズ１およびフェーズ２の間、閉じられる。コンデンサＣ１は、ノード２６０とノード２５８との間に接続する。ノード２６０は、スイッチ３４６を介して、グラウンドに接続する。スイッチ３４４は、スイッチ３４２とスイッチ３４０との間のノードをグラウンドに接続する。スイッチ３４４および３４６は、図５に示されているＳＷ２と同様に、フェーズ１およびフェーズ２の間、開かれる。
【００７８】
オペアンプ２５０Ａはまた、オフセット電圧入力３２６を備え得る。ＶＲＥＦ回路３２０と決定回路３２２との間の相互作用を図９に示す。決定回路３２２の出力インバータと基準発生器とは、整合されているが、異なるＶＲＥＦおよびスイッチングポイント電圧を有し得る。
【００７９】
図９は、本開示の１つ以上の技法による、例示的なＶＲＥＦおよび決定レベル整合回路の詳細を示す概略図である。ＶＲＥＦ回路３２０Ａおよび決定回路３２２Ａは、図８に示すＶＲＥＦ回路３２０および決定回路３２２に対応する。
【００８０】
図９の例では、基準電圧ＶＲＥＦは、「線形」インバータ、すなわち相互に接続された入出力を有するインバータによって生成される。ＶＲＥＦ回路３２０Ａは、ＰＭＯＳトランジスタ３６２および３６４と、ＮＭＯＳトランジスタ３６６と、を備える。トランジスタ３６２のソースは、ＶＤＤに接続し、トランジスタ３６２のドレインは、トランジスタ３６４のソースに接続する。トランジスタ３６４のドレインは、トランジスタ３６６のドレインに接続する。トランジスタ３６６のドレインは、グラウンドに接続する。トランジスタ３６２〜３６６のすべてのゲートは、互いに接続し、かつトランジスタ３６４および３６６のドレインに接続する。トランジスタ３６４および３６６のドレインは、オペアンプ２５０Ｂの非反転入力に接続するＶＲＥＦを出力する。一部の例では、トランジスタ３６２〜３６６のドレイン−ソース電流は、約２μＡであり得る（３６０）。
【００８１】
決定回路３２２Ａは、出力インバータ３５２と、窓回路３５０と、を備える。窓回路３５０は、フェーズ２（Φ２）の間に作動され、決定回路出力ＤＥＴ＿ＯＵＴ  ３２４に接続する。窓回路３５０の入力は、ＰＭＯＳトランジスタ３６８のドレインおよびＮＭＯＳトランジスタ３７０のドレインに接続する。トランジスタ３６８のソースは、ＶＤＤに接続する。トランジスタ３７０のソースは、ＮＭＯＳトランジスタ３７２のドレインに接続する。トランジスタ３７２のソースは、グラウンドに接続する。トランジスタ３６８〜３７２のゲートは、ともに接続され、かつオペアンプ２５０Ｂの出力要素２５２に接続する。
【００８２】
ＶＲＥＦ回路３２０Ａにおいて２つの弱いＰＭＯＳ装置をカスケード接続することによって、ＶＲＥＦは、大きいＷ／ＬのＮＭＯＳトランジスタ３６６が支配的になる。弱いＰＭＯＳ装置は、低Ｗ／Ｌ比で実装され得る。同様に、決定回路３２２Ａの出力インバータ３５２のトリガポイントは、強いｇｍのＰＭＯＳトランジスタ３６８によって主に決定される一方、２つの弱い積層されたＮＭＯＳトランジスタ３７０および３７２は、スイッチングポイントに与える影響が小さい。このようにして、出力インバータ３５２のスイッチングポイント（トリガポイントともいう）は、基準電圧ＶＲＥＦより常に高く、このことにより、本開示のＢＤＣＤ回路に接続されたときの検出の信頼性を高めることができる。
【００８３】
図１０は、負のＶＬＸ電圧を扱う能力および高いｄｖ／ｄｔ電圧遷移イミュニティを有する入力スイッチを備える例示的な制御回路を示す概略図である。図５の回路実装は、高い電圧範囲のスイッチングノード３２（ＶＬＸ）を有し得る。一部の例では、電圧範囲は、過渡的瞬間の間、ＧＮＤ−ＶＤＤヘッドルームを超え得る。図１０は、高い電圧範囲に起因する問題を緩和し得る、図５に示すアナログサンプリング入力スイッチＳＷ１の例示的な実装である。スイッチ回路４００は、２段のカスケードされたスイッチであり、高い分離レートを提供し、このことは、図２および図５に示すＢＤＣＤ回路などの検出器の高精度な入力回路には有益であり得る。
【００８４】
例示的なスイッチ回路４００は、クランプ回路４０２の入力段、ならびにレベルシフタ４０８およびバックツーバック構成で実装された専用電圧スイッチを備える。スイッチ回路４００は、静的条件においても有効にされる、負の方向に高い電圧と、スイッチングノード３２の高いｄＶ／ｄｔ遷移とを維持し得る。静的条件は、例えば負の電圧が絶えず存在する条件である。スイッチ回路４００の開閉は、フェーズ１のための駆動信号の値、図４に関連して上述したような例えばＣＭＤ＿ＬＳまたはＧ＿ＬＳ（２２８）に追従することによって制御され得る。
【００８５】
クランプ回路４０２は、トランジスタＭ１０と、トランジスタＭ７と、インバータ４０６と、を備える。ＮＭＯＳトランジスタＭ１０のドレインは、スイッチングノード３２に接続し、電圧ＶＬＸを監視する。トランジスタＭ１０のソースは、ＰＭＯＳトランジスタＭ７のドレインに接続する。トランジスタＭ７のソースは、トランジスタＭ１０のゲートおよび電源に接続する。スイッチ回路４００の例では、電源は、ＶＤＤの半分、すなわちＶＤＤ／２とすることができる。トランジスタＭ７のゲートは、インバータ４０６の出力に接続する。インバータ４０６の入力は、トランジスタＭ１０のソースおよびレベルシフタ４０８に接続する。この例では、クランプ回路４０２は、ＶＬＸ＿ＣＬＡＭＰＥＤ信号（４０４）を＋ＶＤＤ／２に制限する。これは、スイッチ回路４００におけるトランジスタの電圧範囲を２倍に延ばす。
【００８６】
レベルシフタ４０８は、フェーズ１駆動信号（Φ１）、ならびにトランジスタＭ３のソースに接続する。レベルシフタ４０８はまた、インバータ４１０の入力に接続する同じノードにおいて、トランジスタＭ３、Ｍ５およびＭ４のゲートに接続する。トランジスタＭ３のドレインは、トランジスタＭ５のドレインに接続する。トランジスタＭ５のソースは、トランジスタＭ４のソースに接続する。トランジスタＭ４のドレインは、スイッチ回路４００の出力４１２およびトランジスタＭ９のソースに接続する。
【００８７】
トランジスタＭ９のドレインは、トランジスタＭ１１のドレインに接続する。トランジスタＭ１１のソースは、グラウンドに接続する。トランジスタＭ６のソースは、トランジスタＭ５およびＭ４のソースに接続する。トランジスタＭ６のドレインは、トランジスタＭ８のドレインに接続する。トランジスタＭ８のソースは、グラウンドに接続する。トランジスタＭ６、Ｍ８、Ｍ９およびＭ１１のゲートは、インバータ４１０の出力に接続する。インバータ４１０の入力電圧は、＋ＶＤＤ／２であり、インバータ４１０のグラウンドまたはＶＳＳは、トランジスタＭ４、Ｍ５およびＭ８のソースに接続する（４１４）。入力レベルシフタＬＳ  ４０８は、全（負の）電圧範囲に関して、入力スイッチ回路４００のトランジスタを正確に駆動する。追加的に、専用電圧スイッチＭ３〜Ｍ６、Ｍ８、Ｍ９およびＭ１１をバックツーバック構成で実装し、信頼できる負の電圧の取り扱いを可能にした。
【００８８】
本開示の技法は、絶対ＤＣ電圧測定の代わりに、スイッチングノード電圧ＶＬＸの相対測定を使用する。例示的なＢＤＣＤ回路は、トラックアンドホールド回路に基づいている。ＢＤＣＤ回路は、演算増幅器を、トラックアンドホールドフェーズの間は電圧フォロワとして、また検出フェーズの間はコンパレータとして構成するための特定のタイミングを含み得る。本開示の技法は、ボディダイオード導通検出精度および速さ、ならびにＰＣＢおよびボンディング寄生素子に対するイミュニティを含む利点を提供し得る。他の利点は、変換効率の改善、ひいては放熱の減少、他のパワートランジスタ状態検出回路と比べて、レジスタの数が減ったことによる、簡素化されたドライバ／コンバータ構成を含み得る。加えて、本開示のＢＤＣＤ回路を備える制御およびドライバ回路は、ドライバタイミング、すなわちデッドタイムを自動調整するため、外部コンポーネントのより容易な選択および置き換えを可能にし得る。
【００８９】
図１１は、本開示の１つ以上の技法による、ＢＤＣＤ回路の動作を示す流れ図である。ＢＤＣＤ回路の動作は、特に指定しない限り、図５に関連して説明される。
【００９０】
ＬＳスイッチ導通フェーズ（Φ１）の間、ＳＷ３は閉じられ、オペアンプ２５０が電圧フォロワとして構成され得る（８８）。オペアンプ２５０およびＳＷ３は、ＢＤＣＤ回路１００Ａの第１の部分とみなすことができる。ＶＲＥＦ２５４に追従（９０）し、ノード２５８がＶＲＥＦに略等しくなるようにすることによって、ＶＲＥＦに追従し、ＢＤＣＤ回路１００Ａのオペアンプ２５０に予めバイアスをかけることができる。フェーズ１の間、ＳＷ１がオンであり、サンプリングコンデンサＣ１の一方の極板（２６０）にスイッチングノード３２の電圧ＶＬＸ電圧を供給する。
【００９１】
図２および図４に示す、ＣＭＤ＿ＬＳ  １０８またはＧ＿ＬＳ  ２８のいずれかによってトリガされる、フェーズ１の終わりにおいて、ＢＤＣＤ回路１００Ａは、ＢＤＣＤ回路１００Ａの第２の部分とみなされ得るコンデンサＣ１に電圧を蓄える（９２）。蓄えられた電圧ＶＨＯＬＤは、サンプリング時間におけるＶＬＸ＋ＶＲＥＦの和である。
【００９２】
また、フェーズ１の終わりにおいて、ＢＤＣＤ回路１００Ａは、ＳＷ３を開くことによって、オペアンプ２５０をコンパレータとして構成し得る（９４）。フェーズ２（Φ２）の間、コンパレータとして、オペアンプ２５０は、反転入力２５８における入力電圧ＶＬＸと蓄えられた電圧ＶＨＯＬＤとの和を、非反転入力におけるＶＲＥＦ  ２５４に対して比較するように構成され得る（９６）。これは、上述のように、相対解析技法であり、ＢＤＣＤ回路１００Ａは、電圧の絶対測定を必要とすることなしに、ＶＬＸの微分の符号を判定するために使用され得る。ＶＬＸの微分の符号を判定することによって、ＢＤＣＤ回路１００Ａは、ＬＳスイッチＭ１などのパワートランジスタのボディダイオードが導通し始めたときを判定できる。ボディダイオードの導通を判定することによって、ＢＤＣＤ  １００Ａは、パワートランジスタの状態、例えばパワートランジスタが導通している（オン）かオフかを判定できる。したがって、ＢＤＣＤ回路１００Ａは、ＳＭＰＳのＨＳスイッチおよびＬＳスイッチ導通サイクル間のデッドタイムを減らす。
【００９３】
蓄えられた電圧と入力電圧との和（ＶＨＯＬＤ＋ＶＬＸ）が、基準電圧ＶＲＥＦより負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルにオペアンプ２５０、すなわち回路の第１の部分の出力信号２５２を切り換える（９８）。図５の例では、ＶＨＯＬＤ＋ＶＬＸが、負の方向にＶＲＥＦよりも大きくなったとき、オペアンプ２５０は、論理ローから論理ハイに切り換える。
【００９４】
１つ以上の例において、上述の機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装できる。例えば、図１および図５の様々なコンポーネントは、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装できる。ソフトウェアで実装される場合、機能は、１つ以上の命令またはコードとして、コンピュータ可読媒体に記憶される、またはコンピュータ可読媒体上を伝送され、ハードウェアベースの処理装置によって実行されてもよい。コンピュータ可読媒体は、データ記憶媒体などの有形媒体に対応する、コンピュータ可読記憶媒体、または例えば通信プロトコルに従って、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体を含み得る。このようにして、コンピュータ可読媒体は、一般的に、（１）非一時的な有形コンピュータ可読記憶媒体、または（２）信号または搬送波などの通信媒体に対応し得る。データ記憶媒体は、本開示で説明した技法を実施するための命令、コードおよび／またはデータ構造を読み出すために、１つ以上のコンピュータまたは１つ以上のプロセッサによってアクセスされ得る、任意の利用可能な媒体とすることができる。コンピュータプログラム製品は、コンピュータ可読媒体を含むことができる。
【００９５】
限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、フラッシュメモリ、または命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用でき、コンピュータによってアクセスできる、任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。例えば、命令が、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。しかしながら、コンピュータ可読記憶媒体およびデータ記憶媒体は、接続、搬送波、信号、または他の一時的媒体を含まないが、代わりに非一時的な有形記憶媒体を対象とすることを理解されたい。本明細書で使用する場合、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、データをレーザで光学的に再生する。上記の組み合わせもコンピュータ可読媒体の範囲内に含めるべきである。
【００９６】
命令は、１つ以上のＤＳＰなどの１つ以上のプロセッサ、汎用マイクロプロセッサ、ＡＳＩＣ、ＦＰＧＡ、または他の等価な集積回路もしくは個別の論理回路によって実行され得る。したがって、本明細書で使用する場合、「プロセッサ」という用語は、前述の構造、または本明細書で説明する技法の実装に適する他の任意の構造のいずれかを指す場合がある。加えて、一部の態様では、本明細書で説明した機能は、符号化および復号のために構成された専用のハードウェアおよび／もしくはソフトウェアモジュール内に設けることができる、または複合コーデックに組み込むことができる。また、本技法は、１つ以上の回路または論理要素中に完全に実装され得る。
【００９７】
本開示の技法は、ワイヤレスハンドセット、集積回路（ＩＣ）またはＩＣのセット（例えば、チップセット）を含む、多種多様なデバイスまたは装置において実装され得る。本開示では、開示される技法を行うように構成されたデバイスの機能的態様を強調するために様々な構成要素、モジュール、またはユニットについて説明したが、それらの様々な構成要素、モジュール、またはユニットを、必ずしも異なるハードウェアユニットによって実現する必要はない。むしろ、上述のように、様々なユニットが、適切なソフトウェアおよび／またはファームウェアとともに、上述の１つ以上のプロセッサを含む、ハードウェアユニットにおいて組み合わせてもよいし、相互動作ハードウェアユニットの集合によって設けられてもよい。
【実施例】
【００９８】
実施例１
第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、コンデンサと、演算増幅器であって、第１のフェーズの間、基準電圧に追従することと、第２のフェーズの間、入力電圧と蓄えられた電圧との和を基準電圧に対して比較することと、入力電圧と蓄えられた電圧との和の大きさが、基準電圧の大きさより大きいことに応答して、第１の論理レベルから第２の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される演算増幅器と、を備える、回路。
【００９９】
実施例２
演算増幅器は、入力電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに出力信号を切り換えるように構成される、実施例１に記載の回路。
【０１００】
実施例３
入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、実施例１もしくは２に記載の回路、またはこれらの任意の組み合わせの回路。
【０１０１】
実施例４
第２の論理レベルが、電力段の第１のスイッチのボディダイオードの導通を示す、実施例１〜３の任意の組み合わせの回路。
【０１０２】
実施例５
演算増幅器の出力信号が、電力段のデッドタイムを制御する、実施例１〜４の任意の組み合わせの回路。
【０１０３】
実施例６
第１のスイッチをさらに備え、第１のスイッチを閉じることにより、演算増幅器が電圧フォロワとして構成され、第１のスイッチを開くことにより、演算増幅器がコンパレータとして構成される、実施例１〜５の任意の組み合わせの回路。
【０１０４】
実施例７
コンデンサが、第１の端子と第２の端子とを備え、コンデンサの第１の端子が、入力電圧に接続し、コンデンサの第２の端子が、演算増幅器の反転入力に接続し、基準電圧が、演算増幅器の非反転入力に接続する、実施例１〜６の任意の組み合わせの回路。
【０１０５】
実施例８
第２のスイッチをさらに備え、第１のフェーズおよび第２のフェーズの間、第２のスイッチが、コンデンサの第１の端子に入力電圧を接続し、第３のフェーズの間、第２のスイッチが、コンデンサの第１の端子を入力電圧から切り離す、実施例１〜７の任意の組み合わせの回路。
【０１０６】
実施例９
第３のスイッチをさらに備え、第３のフェーズの間、第３のスイッチが、コンデンサの第１の端子をグラウンドに接続し、第１のフェーズおよび第２のフェーズの間、第３のスイッチが、コンデンサの第１の端子をグラウンドから切り離す、実施例１〜８の任意の組み合わせの回路。
【０１０７】
実施例１０
オフセット電圧入力をさらに備え、オフセット電圧入力が、プログラム可能な電圧であり、第２のフェーズの間、第１の論理レベルから第２の論理レベルへの出力信号の切り換えを遅延させる、実施例１〜９の任意の組み合わせの回路。
【０１０８】
実施例１１
回路の第１の部分を電圧フォロワとして構成するステップであって、回路の第１の部分の出力要素における出力信号が、基準電圧に追従するように構成される、ステップと、回路動作の第１のフェーズの間、基準電圧に追従するステップであって、第１のフェーズが、始まりと終わりとを含む、ステップと、第１のフェーズの終わりにおいて、回路の第２の部分によって、電圧を蓄えるステップであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、ステップと、回路動作の第２のフェーズの間、回路の第１の部分を電圧コンパレータとして構成するステップであって、回路の第１の部分の出力要素における出力信号が、複数の論理レベルを含む、ステップと、蓄えられた電圧と入力電圧との和を基準電圧に対して比較するステップと、蓄えられた電圧と入力電圧との和が、基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに回路の第１の部分の出力信号を切り換えるステップと、を含む、方法。
【０１０９】
実施例１２
回路の第１の部分が、演算増幅器を備え、回路の第１の部分を電圧フォロワとして構成するステップが、演算増幅器の反転入力要素に出力要素を接続するスイッチを閉じるステップを含む、実施例１１に記載の方法。
【０１１０】
実施例１３
回路の第１の部分を電圧コンパレータとして構成するステップが、スイッチを開くステップと、演算増幅器の反転入力要素において、入力電圧と蓄えられた電圧との和を受信するステップと、を含む、実施例１１〜１２の任意の組み合わせの方法。
【０１１１】
実施例１４
入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、実施例１１〜１３の任意の組み合わせの方法。
【０１１２】
実施例１５
第２の論理レベルが、電力段の第１のスイッチのボディダイオードの導通を示す、実施例１１〜１４の任意の組み合わせの方法。
【０１１３】
実施例１６
演算増幅器の出力信号が、電力段のデッドタイムを制御する、実施例１１〜１５の任意の組み合わせの方法。
【０１１４】
実施例１７
スイッチモード電源の電力段を駆動するように構成される制御回路を備える、システム。制御回路は、電力段の少なくとも１つのスイッチを駆動するように構成される駆動要素と、第１のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサを備える、ボディダイオード導通検出（ＢＤＣＤ）回路であって、蓄えられた電圧が、電力段の基準電圧とスイッチングノード電圧との和を含む、ＢＤＣＤ回路と、を備える。制御回路は、演算増幅器であって、第１のフェーズの間、基準電圧に追従することと、第２のフェーズの間、蓄えられた電圧とスイッチングノード電圧との和を基準電圧に対して比較することと、スイッチングノード電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに演算増幅器の出力信号を切り変えることとを行うように構成される、演算増幅器をさらに備える。
【０１１５】
実施例１８
演算増幅器が、所定の正のオフセット電圧を受信することと、スイッチングノード電圧と蓄えられた電圧と所定の正のオフセット電圧との和が、基準電圧より負の方向に大きいことに応答して、第１の論理レベルから第２の論理レベルに演算増幅器の出力信号を切り換えることとを行うようにさらに構成される、実施例１７に記載のシステム。
【０１１６】
実施例１９
デッドタイム発生器回路をさらに備え、演算増幅器の出力信号が、デッドタイム発生器回路を制御する、実施例１７〜１８の任意の組み合わせのシステム。
【０１１７】
実施例２０
電力段が、第１の集積回路（ＩＣ）上に実装され、制御回路が、第１のＩＣとは別個の第２のＩＣ上に実装される、実施例１７〜１９の任意の組み合わせのシステム。
【０１１８】
本開示の様々な実施例を説明した。これらおよび他の実施例は、以下の特許請求の範囲内に含まれる。
【符号の説明】
【０１１９】
１０、１０Ａ  システム
２０、２０Ａ  制御回路
２４、１００、１００Ａ  ボディダイオード導通検出（ＢＤＣＤ）回路
３０  スイッチモード電源
３２  スイッチングノード電圧
３４  電力段
２４２、ＧＮＤ  グラウンド
２５０  演算増幅器
２５２  出力要素
２５６、３２６、ＶＯＳ  オフセット電圧入力
Ｃ１  コンデンサ
Φ１  第１のフェーズ
Φ２  第２のフェーズ
Φ３  第３のフェーズ
ＶＬＸ  入力電圧
ＶＲＥＦ  基準電圧
ＶＨＯＬＤ  蓄えられた電圧
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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