(57)【要約】【課題】複数のラッチを速やかに初期化できる記憶装置及び記憶装置の制御方法の提供。【解決手段】複数のラッチと、電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給する供給部と、前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる制御部とを備える、記憶装置。複数のラッチを備える記憶装置の制御方法であって、前記記憶装置が有する供給部が、電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給し、前記記憶装置が有する制御部が、前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる、記憶装置の制御方法。【選択図】図４
2019028695.tif 000002
【特許請求の範囲】
【請求項１】
複数のラッチと、
電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給する供給部と、
前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる制御部とを備える、記憶装置。
【請求項２】
前記制御部は、前記論理が反転するタイミングが経過するまで、前記複数のラッチに書き込むデータを保持し続ける、請求項１に記載の記憶装置。
【請求項３】
前記制御部は、前記リセット信号を遅延させることにより、前記データを保持し続けさせる、請求項２に記載の記憶装置。
【請求項４】
前記制御部は、前記リセット信号の解除に応じて、前記データの保持を解除させる、請求項２又は３に記載の記憶装置。
【請求項５】
前記供給部は、前記論理の反転後、前記データ書き込み用クロックを、前記論理の反転後に発生するメインクロックに変更し、
前記制御部は、前記データ書き込み用クロックが前記メインクロックに変更される前に、前記データの保持を解除させる、請求項２から４のいずれか一項に記載の記憶装置。
【請求項６】
前記制御部は、前記データ書き込み用クロックが前記メインクロックに変更された後、前記複数のラッチのうち指定されたラッチに対し、前記メインクロックに応じて、データを書き込ませる、請求項５に記載の記憶装置。
【請求項７】
複数のラッチを備える記憶装置の制御方法であって、
前記記憶装置が有する供給部が、電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給し、
前記記憶装置が有する制御部が、前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる、記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及び記憶装置の制御方法に関する。
【背景技術】
【０００２】
従来、複数のラッチに共通のクロック信号を供給することによって複数のラッチを初期化する技術が知られている（例えば、特許文献１，２参照）。また、複数のラッチに初期値を書き込む専用のシーケンス回路を用いて、複数のラッチを初期化する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６４−５０１２０号公報
【特許文献２】特開平６−３４２４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、システムクロックの開始後でなければ、複数のラッチを初期化できない。また、専用のシーケンス回路を用いたとしても、システムクロックに同期して複数のラッチを一つずつしか初期化することができない。
【０００５】
そこで、本開示では、複数のラッチを速やかに初期化できる記憶装置及び記憶装置の制御方法が提供される。
【課題を解決するための手段】
【０００６】
本開示の一態様では、
複数のラッチと、
電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給する供給部と、
前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる制御部とを備える、記憶装置が提供される。
【０００７】
また、本開示の一態様では、
複数のラッチを備える記憶装置の制御方法であって、
前記記憶装置が有する供給部が、電源電圧が所定値以上になると論理が反転するリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして、前記複数のラッチに供給し、
前記記憶装置が有する制御部が、前記リセット信号に応じて、前記複数のラッチにデータを書き込ませる、記憶装置の制御方法が提供される。
【発明の効果】
【０００８】
本開示によれば、複数のラッチを速やかに初期化できる。
【図面の簡単な説明】
【０００９】
【図１】リセット用シーケンス回路とレジスタファイル回路の構成の一例を示す図である。
【図２】レジスタファイル回路の動作の一例を示すフローチャートである。
【図３】レジスタファイル回路の動作の一例を示すタイムチャートである。
【図４】第１の実施形態におけるレジスタファイル回路の構成の一例を示す図である。
【図５】第１の実施形態におけるレジスタファイル回路の動作の一例を示すフローチャートである。
【図６】本実施形態におけるレジスタファイル回路の動作の一例を示すタイムチャートである。
【図７】第２の実施形態におけるレジスタファイル回路の構成の一例を示す図である。
【図８】第２の実施形態におけるレジスタファイル回路の動作の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、本開示の実施形態を図面を参照して説明する。
【００１１】
最初に、リセット用シーケンス回路を用いて初期化されるレジスタファイル回路について説明する。
【００１２】
図１は、リセット用シーケンス回路と、リセット用シーケンス回路を用いて初期化されるレジスタファイル回路の構成の一例を示す図である。図１に例示されるレジスタファイル回路６００は、１６個（ｉ＝１６）のラッチを備える４ビット４ワードのレジスタファイル（ＲＦ）である。
【００１３】
シーケンス回路５００及びレジスタファイル回路６００は、例えば、ＣＰＵ（Central  Processing  Unit）等のマイクロプロセッサに搭載される。マイクロプロセッサは、電源投入直後では、電源電圧が不安定なため、誤動作するおそれがある。このような誤動作を防ぐため、電源電圧が安定するまでパワーオンリセット信号によってリセット状態を保持するパワーオンリセットが行われる。
【００１４】
シーケンス回路５００には、マイクロプロセッサのシステムクロックＣＫと、パワーオンリセット信号と、４ビットの入力データＤＩＮ［３：０］とが入力される。シーケンス回路５００は、レジスタファイル回路６００内の複数のラッチ１〜１６を初期化する場合、入力データＤＩＮ［３：０］にかかわらず、初期値“００００”に設定された４ビットのデータＤ［３：０］を複数のラッチ１〜１６に供給する。
【００１５】
シーケンス回路５００は、パワーオンリセットが解除されると、ライトイネーブル信号ＷＥの論理をアクティブレベル“１”に設定する。また、シーケンス回路５００は、パワーオンリセットが解除されると、システムクロックＣＫに同期して、４ビットのアドレスデータＷＡＤ［３：０］を、“００００”〜“１１１１”まで順番に変化させる。
【００１６】
レジスタファイル回路６００は、デコーダ２１，２２と、論理積回路２３と、複数のラッチ１〜１６とを備える。デコーダ２１は、アドレスデータＷＡＤ［３：０］のうち上位２ビット［３：２］で指示された列アドレスに従って、複数のラッチ１〜１６の列番号［０］〜［３］のいずれかを指定する。デコーダ２２は、アドレスデータＷＡＤ［３：０］のうち下位２ビット［１：０］で指示された行アドレスに従って、複数のラッチ１〜１６の行番号のいずれかを指定する。論理積回路２３は、デコーダ２１，２２によって指定された列番号及び行番号と一致するラッチへのデータ書き込みを可能にするチップイネーブル信号ＣＥを出力する。
【００１７】
図２は、レジスタファイル回路６００の動作の一例を示すフローチャートである。図３は、レジスタファイル回路６００の動作の一例を示すタイムチャートである。次に、図２，３を参照して、図１に示されるレジスタファイル回路６００の初期化を制御する制御方法の一例を説明する。
【００１８】
パワーオンによりマイクロプロセッサに電源が投入されると（ステップＳ１）、パワーオンリセットが発生し（ステップＳ２）、パワーオンリセット信号の論理がハイレベルからローレベルに変化する。パワーオンリセット信号の論理がハイレベルからローレベルに変化すると、シーケンス回路５００は、４ビットのデータＤ［３：０］を初期値“００００”に設定する。
【００１９】
電源電圧の安定によってパワーオンリセットが解除されると、ＣＰＵのスタートアップ動作が行われ（ステップＳ３）、ＣＰＵのシステムクロックＣＫが発振し始める。シーケンス回路５００は、システムクロックＣＫのパルスが発生するたびに、４ビットのアドレスデータＷＡＤ［３：０］を“００００”〜“１１１１”まで順番に変化させる初期化処理を行う（ステップＳ４）。
【００２０】
初期化処理では、デコーダ２１は、アドレスデータＷＡＤ［３：０］のうち上位２ビット［３：２］で指示された列アドレス［００］［０１］［１０］［１１］に従って、複数のラッチ１〜１６の列番号［０］〜［３］のいずれかを指定する。デコーダ２２は、アドレスデータＷＡＤ［３：０］のうち下位２ビット［１：０］で指示された行アドレス［００］［０１］［１０］［１１］に従って、複数のラッチ１〜１６の行番号のいずれかを指定する。論理積回路２３は、デコーダ２１，２２によって指定された列番号及び行番号と一致するラッチへのデータ書き込みを可能にするチップイネーブル信号ＣＥを出力する。これにより、初期値“０”がラッチ１〜１６のそれぞれに順番に書き込まれる。ラッチ１６まで初期値が書き込まれると、レジスタファイル回路６００は、通常動作を行う（ステップＳ６）。
【００２１】
しかしながら、図１〜３のように、シーケンス回路５００を用いてレジスタファイル回路６００を初期化する場合、パワーオンリセットの解除後に発生するシステムクロックＣＫが発振し始めた後でなければ、複数のラッチ１〜１６を初期化することができない。また、システムクロックＣＫに同期して複数のラッチ１〜１６を一つずつしか初期化することができない。
【００２２】
本実施形態におけるレジスタファイル回路によれば、システムクロックＣＫが開始する前の段階で複数のラッチを一括で速やかに初期化することができる。次に、本実施形態におけるレジスタファイル回路の詳細について説明する。
【００２３】
図４は、第１の実施形態におけるレジスタファイル回路の構成の一例を示す図である。図４に示されるレジスタファイル回路１００は、複数のラッチを備える記憶装置の一例である。レジスタファイル回路１００は、１６個（ｉ＝１６）のラッチ１〜１６を備える４ビット４ワードのレジスタファイル（ＲＦ）である。レジスタファイル回路１００は、例えば、ＣＰＵ等のマイクロプロセッサに搭載される。
【００２４】
レジスタファイル回路１００は、複数のラッチ１〜１６と、信号供給部６０と、書き込み制御部５０とを備える。また、レジスタファイル回路１００には、４ビットのデータＤ［３：０］と、システムクロックＣＫと、パワーオンリセット信号ＰＯＲと、ライトイネーブル信号ＷＥと、４ビットのアドレスデータＷＡＤ［３：０］とが不図示の外部回路から入力される。システムクロックＣＫは、メインクロックの一例であり、マイクロプロセッサの動作基準となるクロック信号を表す。
【００２５】
信号供給部６０は、パワーオンリセット信号ＰＯＲを複数のラッチ１〜１６に共通のデータ書き込み用クロックＣＫＲとして複数のラッチ１〜１６の全てに供給する回路である。パワーオンリセット信号ＰＯＲは、レジスタファイル回路１００に印加される電源電圧が所定値以上になると論理が反転する。書き込み制御部５０は、パワーオンリセット信号ＰＯＲによる複数のラッチ１〜１６へのデータ書き込みを可能にするチップイネーブル信号ＣＥを出力する回路である。
【００２６】
このような構成によれば、システムクロックＣＫの開始前に発生するパワーオンリセット信号ＰＯＲによって、ライトデータＷＤ［３：０］が供給されるラッチ１〜１６の全てがライトデータＷＤ［３：０］で一括で初期化される。つまり、システムクロックＣＫが止まっている期間でも、システムクロックＣＫの開始前に発生するパワーオンリセット信号ＰＯＲによって複数のラッチ１〜１６を初期化されるので、複数のラッチ１〜１６を初期化するタイミングを早めることができる。また、パワーオンリセット信号ＰＯＲによってラッチ１〜１６の全てを一括で初期化することができるので、複数のラッチ１〜１６の初期化に要する期間を短縮することができる。このように、本実施形態によれば、複数のラッチ１〜１６を速やかに初期化することができる。
【００２７】
図４において、信号供給部６０は、システムクロックＣＫとパワーオンリセット信号ＰＯＲとの論理積をとることによって、データ書き込み用クロックＣＫＲを出力する論理積回路６１を有する。また、信号供給部６０は、パワーオンリセット信号ＰＯＲの論理を反転して出力する反転回路６２を有する。
【００２８】
書き込み制御部５０は、デコード部２０を有する。デコード部２０は、デコーダ２１，２２と、論理積回路２３と、論理和回路２４とを備える。デコーダ２１は、アドレスデータＷＡＤ［３：０］のうち上位２ビット［３：２］で指示された列アドレスに従って、複数のラッチ１〜１６の列番号［０］〜［３］のいずれかを指定する。デコーダ２２は、アドレスデータＷＡＤ［３：０］のうち下位２ビット［１：０］で指示された行アドレスに従って、複数のラッチ１〜１６の行番号のいずれかを指定する。論理積回路２３は、ライトイネーブル信号ＷＥの論理がアクティブレベル（本例では、ハイレベル）である場合、デコーダ２１，２２によって指定された列番号及び行番号と一致するラッチへのデータ書き込みを可能にするチップイネーブル信号を出力する。
【００２９】
デコード部２０は、パワーオンリセット信号ＰＯＲが有効な期間にライトデータＷＤ［３：０］を複数のラッチ１〜１６の全てに書き込みできるように、論理和回路２４を備える。論理和回路２４は、信号供給部６０から供給されるパワーオンリセット信号ＰＯＲの反転信号と、論理積回路２３から供給されるチップイネーブル信号との論理和をとることによって、チップイネーブル信号ＣＥを複数のラッチ１〜１６に対して出力する。論理和回路２４によれば、論理積回路２３から供給されるチップイネーブル信号にかかわらず、パワーオンリセット信号ＰＯＲが有効な期間に、複数のラッチ１〜１６の全てにライトデータＷＤ［３：０］を書き込むことが可能となる。
【００３０】
また、書き込み制御部５０は、タイミング調整部３０を有する。タイミング調整部３０は、パワーオンリセット信号ＰＯＲの発生によって、初期化対象のラッチ１〜１６に書き込むライトデータＷＤ［３：０］を初期値“００００”に固定する選択回路３２を備える。また、書き込み制御部５０は、パワーオンリセット信号ＰＯＲが無効になっても（解除されても）、システムクロックＣＫが入力されるまで、ライトデータＷＤ［３：０］を初期値“００００”でホールドするための遅延回路３１を備える。
【００３１】
図５は、レジスタファイル回路１００の動作の一例を示すフローチャートである。図６は、レジスタファイル回路１００の動作の一例を示すタイムチャートである。次に、図５，６を参照して、図４に示されるレジスタファイル回路１００の初期化を制御する制御方法の一例を説明する。
【００３２】
パワーオンによりマイクロプロセッサに電源が投入されると（ステップＳ１１）、パワーオンリセットが発生し（ステップＳ１２）、パワーオンリセット信号ＰＯＲの論理が非アクティブレベルからアクティブレベルに変化する。本例では、パワーオンリセット信号ＰＯＲの論理は、ハイレベルからローレベルに変化する。パワーオンリセット信号ＰＯＲの論理が非アクティブレベルからアクティブレベルに変化すると、信号供給部６０は、パワーオンリセット信号ＰＯＲと同じ論理のデータ書き込み用クロックＣＫＲを出力する。
【００３３】
本例では、ラッチ１〜１６に入力されるデータ書き込み用クロックＣＫＲの論理がローレベルであるとき、ラッチ１〜１６は、入力されるライトデータＷＤ［３：０］をそのまま出力するスルー状態になる。
【００３４】
また、本例では、パワーオンリセットの期間中では、パワーオンリセット信号ＰＯＲの論理はローレベルであるので、論理和回路２４には、ハイレベルの信号が入力される。したがって、デコード部２０は、ラッチ１〜１６の全てを書き込み可能にするハイレベルのチップイネーブル信号ＣＥを論理和回路２４からラッチ１〜１６に出力する。
【００３５】
ラッチ１〜１６に入力されるデータ書き込み用クロックＣＫＲの論理がローレベルからハイレベルに遷移した時のライトデータＷＤ［３：０］が、チップイネーブル信号ＣＥによって選択された全てのラッチ１〜１６に一括で書き込まれる。データ書き込み用クロックＣＫＲのエッジとチップイネーブル信号ＣＥのエッジとが重なることを防ぐため、チップイネーブル信号ＣＥを図示の点線ように遅延させる遅延部が設けられてもよい。遅延部は、例えば、奇数個のインバータが直列に接続された反転回路６２によって形成される。
【００３６】
一方、パワーオンリセット信号ＰＯＲは、タイミング調整部３０の遅延回路３１によって遅延する。遅延回路３１は、パワーオンリセット信号ＰＯＲを所定時間遅延させた選択信号Ｓを選択回路３２に出力する。本例では、パワーオンリセットの期間中では、パワーオンリセット信号ＰＯＲの論理はローレベルであるので、選択信号Ｓの論理はローレベルとなる（Ｓ＝０）。選択回路３２は、Ｓ＝０のとき、予め決められた初期値“００００”をライトデータＷＤ［３：０］として選択する。したがって、タイミング調整部３０は、初期値“００００”に設定されたライトデータＷＤ［３：０］を選択回路３２から出力する。
【００３７】
書き込み制御部５０は、パワーオンリセット信号ＰＯＲの論理が反転する（本例では、ローレベルからハイレベルに反転する）タイミングが経過するまで、複数のラッチ１〜１６に書き込むライトデータＷＤ［３：０］をタイミング調整部３０によりホールドする。つまり、書き込み制御部５０は、パワーオンリセット信号ＰＯＲの論理が反転するタイミングが経過するまで、ライトデータＷＤ［３：０］の保持を続ける。本例では、書き込み制御部５０は、パワーオンリセット信号ＰＯＲを遅延回路３１によって遅延させることによって、パワーオンリセット信号ＰＯＲの論理が反転するまで、ライトデータＷＤ［３：０］をホールドする。これにより、ラッチ１〜１６の夫々に必要な書き込みホールドタイムが製造ばらつきや温度ばらつきによって相違しても、チップイネーブル信号ＣＥによって選択された全てのラッチ１〜１６を、一括に初期化することができる。つまり、パワーオンリセットの解除によりパワーオンリセット信号ＰＯＲに生ずる論理反転エッジによって、全てのラッチ１〜１６を、初期値“００００”に設定されたライトデータＷＤ［３：０］で一括に初期化することができる。
【００３８】
書き込み制御部５０は、パワーオンリセット信号ＰＯＲの解除によって、ライトデータＷＤ［３：０］のホールドを解除する。本例では、パワーオンリセット信号ＰＯＲの論理がローレベルからハイレベルに遷移すると、選択信号Ｓの論理はハイレベルとなる（Ｓ＝１）。選択回路３２は、Ｓ＝１のとき、外部回路から入力されるデータＤ［３：０］をライトデータＷＤ［３：０］として選択する。したがって、タイミング調整部３０は、データＤ［３：０］に応じて設定されたライトデータＷＤ［３：０］を選択回路３２から出力する。
【００３９】
電源電圧が所定値以上になり電源電圧が安定すると、パワーオンリセットが解除されるので、ＣＰＵのスタートアップ動作が行われ（ステップＳ１３）、ＣＰＵの動作基準となるシステムクロックＣＫが発振し始める。レジスタファイル回路１００は、システムクロックＣＫに従って通常動作を行う（ステップＳ１４）。
【００４０】
通常動作では、信号供給部６０は、システムクロックＣＫと同じ論理のデータ書き込み用クロックＣＫＲを、複数のラッチ１〜１６の全てに供給する。つまり、信号供給部６０は、パワーオンリセット信号ＰＯＲの論理の反転後、データ書き込み用クロックＣＫＲを、当該論理の反転後に発生するシステムクロックＣＫに変更する。また、通常動作では、信号供給部６０から論理和回路２４に供給される信号はローレベルである。よって、デコード部２０は、デコーダ２１，２２によって指定された列番号及び行番号と一致するラッチへのデータ書き込みを可能にするチップイネーブル信号ＣＥを論理和回路２４から出力する。したがって、データ書き込み用クロックＣＫＲがシステムクロックＣＫに変更された後、通常動作では、書き込み制御部５０は、ラッチ１〜１６のうち指定されたラッチにライトデータＷＤ［３：０］がシステムクロックＣＫによって書き込まれることを可能にする。
【００４１】
図７は、第２の実施形態におけるレジスタファイル回路の構成の一例を示す図である。図７に示されるレジスタファイル回路２００は、複数のラッチを備える記憶装置の一例である。第２の実施形態のうち第１の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略又は簡略する。
【００４２】
レジスタファイル回路２００は、レジスタファイル回路１００と同様、複数のラッチ１〜１６と、信号供給部６０と、書き込み制御部５１とを備える。書き込み制御部５１は、デコード部２０とタイミング調整部４０とを備え、タイミング調整部４０は、ラッチ４１と、選択回路３２とを備える。つまり、第２の実施形態におけるレジスタファイル回路２００は、第１の実施形態におけるレジスタファイル回路１００に設けられた遅延回路３１を備える代わりに、ラッチ４１を備える。ラッチ４１も、遅延回路３１と同様に、パワーオンリセット信号ＰＯＲを遅延させることによって、ライトデータＷＤ［３：０］を遅延させる回路である。
【００４３】
ラッチ４１は、データ“１”が常時入力されるデータ入力端子と、システムクロックＣＫが入力されるクロック端子と、パワーオンリセット信号ＰＯＲが入力されるクリア端子ＣＬとを有する。
【００４４】
第２の実施形態におけるレジスタファイル回路２００の初期化を制御する制御方法は、図５に示される流れと同様である。図９は、レジスタファイル回路２００の動作の一例を示すタイムチャートである。
【００４５】
第２の実施形態では、システムクロックＣＫの最初のエッジがラッチ４１に入力されるタイミングが経過するまで、ラッチ４１から出力される選択信号Ｓの論理はローレベルが継続するので（Ｓ＝０）、ライトデータＷＤ［３：０］は初期値“０”に固定される。通常動作では、書き込み制御部５０は、ラッチ１〜１６のうちチップイネーブル信号ＣＥにより指定されたラッチに対して、ライトデータＷＤ［３：０］がシステムクロックＣＫによって書き込まれることを可能にする。
【００４６】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
複数のラッチと、
電源電圧が所定値以上になると論理が反転するパワーオンリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして前記複数のラッチに供給する信号供給部と、
前記パワーオンリセット信号による前記複数のラッチへのデータ書き込みを可能にする書き込み制御部とを備える、記憶装置。
（付記２）
前記書き込み制御部は、前記論理が反転するタイミングが経過するまで、前記複数のラッチに書き込むデータをホールドする、付記１に記載の記憶装置。
（付記３）
前記書き込み制御部は、前記パワーオンリセット信号を遅延させることによって、前記データをホールドする、付記２に記載の記憶装置。
（付記４）
前記書き込み制御部は、前記パワーオンリセット信号の解除によって、前記データのホールドを解除する、付記２又は３に記載の記憶装置。
（付記５）
前記信号供給部は、前記論理の反転後、前記データ書き込み用クロックを、前記論理の反転後に発生するメインクロックに変更し、
前記書き込み制御部は、前記データ書き込み用クロックが前記メインクロックに変更される前に、前記データのホールドを解除する、付記２から４のいずれか一項に記載の記憶装置。
（付記６）
前記書き込み制御部は、前記データ書き込み用クロックが前記メインクロックに変更された後、前記複数のラッチのうち指定されたラッチにデータが前記メインクロックによって書き込まれることを可能にする、付記５に記載の記憶装置。
（付記７）
前記書き込み制御部は、前記パワーオンリセット信号の発生によって、前記複数のラッチに書き込むデータを固定する、付記１から６のいずれか一項に記載の記憶装置。
（付記８）
複数のラッチを備える記憶装置の制御方法であって、
信号供給部は、電源電圧が所定値以上になると論理が反転するパワーオンリセット信号を前記複数のラッチに共通のデータ書き込み用クロックとして前記複数のラッチに供給し、
書き込み制御部は、前記パワーオンリセット信号による前記複数のラッチへのデータ書き込みを可能にする、記憶装置の制御方法。
（付記９）
前記書き込み制御部は、前記論理が反転するタイミングが経過するまで、前記複数のラッチに書き込むデータをホールドする、付記８に記載の記憶装置の制御方法。
（付記１０）
前記書き込み制御部は、前記パワーオンリセット信号を遅延させることによって、前記データをホールドする、付記９に記載の記憶装置の制御方法。
（付記１１）
前記書き込み制御部は、前記パワーオンリセット信号の解除によって、前記データのホールドを解除する、付記９又は１０に記載の記憶装置の制御方法。
（付記１２）
前記信号供給部は、前記論理の反転後、前記データ書き込み用クロックを、前記論理の反転後に発生するメインクロックに変更し、
前記書き込み制御部は、前記データ書き込み用クロックが前記メインクロックに変更される前に、前記データのホールドを解除する、付記９から１１のいずれか一項に記載の記憶装置の制御方法。
（付記１３）
前記書き込み制御部は、前記データ書き込み用クロックが前記メインクロックに変更された後、前記複数のラッチのうち指定されたラッチにデータが前記メインクロックによって書き込まれることを可能にする、付記１２に記載の記憶装置の制御方法。
（付記１４）
前記書き込み制御部は、前記パワーオンリセット信号の発生によって、前記複数のラッチに書き込むデータを固定する、付記８から１３のいずれか一項に記載の記憶装置の制御方法。
【符号の説明】
【００４７】
１〜１６，４１  ラッチ
２０  デコード部
３０，４０  タイミング調整部
５０，５１  書き込み制御部
６０  信号供給部
１００，２００，６００  レジスタファイル回路
５００  シーケンス回路
【図１】
2019028695.tif 000003
【図２】
2019028695.tif 000004
【図３】
2019028695.tif 000005
【図４】
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【図５】
2019028695.tif 000007
【図６】
2019028695.tif 000008
【図７】
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【図８】
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