(57)【要約】【課題】さまざまな要求仕様に柔軟に対応可能なＰＭＩＣを提供する。【解決手段】シーケンスコントローラ１００は、複数の電源２０４の起動、停止のシーケンスを制御する。シーケンスコントローラ１００は、プロセッサ１０２と非プログラマブルＲＯＭ１０４を備える。シーケンスを記述する一連のパラメータレコードは、プログラマブルメモリ１０６に格納されている。各パラメータレコードは、（i）第１パラメータおよび第２パラメータを含み、複数の電源２０４のうち第１パラメータに対応するひとつを、オン状態およびオフ状態のうち第２パラメータに対応する一方の状態にセットするための第１命令に関連づけられる第１レコードと、（ii）第３パラメータを含み、第３パラメータに応じた時間、待機するための第２命令に関連づけられる第２レコードのいずれかである。【選択図】図１
2019028683.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源の起動、停止のシーケンスを制御するシーケンスコントローラであって、
プロセッサと、
非プログラマブルＲＯＭ（Read Only Memory）と、
を備え、
前記シーケンスを記述する一連のパラメータレコードは、プログラマブルメモリに格納されており、
各パラメータレコードは、（i）第１パラメータおよび第２パラメータを含み、前記複数の電源のうち前記第１パラメータに対応するひとつを、オン状態およびオフ状態のうち第２パラメータに対応する一方の状態にセットするための第１命令に関連づけられる第１レコードと、（ii）第３パラメータを含み、第３パラメータに応じた時間、待機するための第２命令に関連づけられる第２レコードのいずれかであり、
前記非プログラマブルＲＯＭは、（i）前記第１命令に応じて前記プロセッサが実行すべき処理を、前記第１パラメータに対応する前記電源の識別子と、前記オン状態と前記オフ状態のうち前記第２パラメータに対応する一方の状態と、を引数として定義した第１ルーチンと、（ii）前記第２命令に応じて前記プロセッサが実行すべき処理を、前記第３パラメータに応じた時間を引数として定義した第２ルーチンと、を格納し、
前記プロセッサは、前記一連のパラメータレコードに含まれるパラメータレコードを先頭から順に読み出し、読み出したパラメータレコードに対応するルーチンを実行するよう構成されることを特徴とするシーケンスコントローラ。
【請求項２】
前記プログラマブルメモリであるＯＴＰ（One Time Programmable）−ＲＯＭをさらに備えることを特徴とする請求項１に記載のシーケンスコントローラ。
【請求項３】
前記プログラマブルメモリからロードした前記一連のパラメータレコードを格納するＲＡＭ（Random Access Memory）をさらに備えることを特徴とする請求項２に記載のシーケンスコントローラ。
【請求項４】
前記プログラマブルメモリは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であることを特徴とする請求項１に記載のシーケンスコントローラ。
【請求項５】
前記プログラマブルメモリは、フラッシュメモリであることを特徴とする請求項１に記載のシーケンスコントローラ。
【請求項６】
前記プログラマブルメモリは、前記シーケンスコントローラに外付けされ、
前記プログラマブルメモリとのインタフェース回路をさらに備えることを特徴とする請求項１から５のいずれかに記載のシーケンスコントローラ。
【請求項７】
前記非プログラマブルＲＯＭは、前記一連のパラメータレコードの第１のセットを格納可能であり、
前記プログラマブルメモリは、前記一連のパラメータレコードの第２のセットを格納可能であり、
前記プロセッサは、前記第１のセットと前記第２のセットの一方を選択的に使用可能であることを特徴とする請求項１から６のいずれかに記載のシーケンスコントローラ。
【請求項８】
前記第１のセットと前記第２のセットが選択的にロード可能なＲＡＭ（Random Access Memory）をさらに備え、
前記プロセッサは、前記ＲＡＭにロードされた前記第１のセットと前記第２のセットの一方を読み出すことを特徴とする請求項７に記載のシーケンスコントローラ。
【請求項９】
前記プログラマブルメモリは、複数の遷移に対応して複数の一連のパラメータレコードを格納しており、
イベントを検出するイベントデコーダをさらに備え、
前記プロセッサは、前記イベントデコーダが検出したイベントをトリガとする遷移を判定し、当該遷移に対応する一連のパラメータレコードを読み出すことを特徴とする請求項１から８のいずれかに記載のシーケンスコントローラ。
【請求項１０】
前記複数の電源が集積化されていることを特徴とする請求項１から９のいずれかに記載のシーケンスコントローラ。
【請求項１１】
請求項１から１０のいずれかに記載のシーケンスコントローラを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源を管理、制御するパワーマネージメント技術に関する。
【背景技術】
【０００２】
携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器は、演算処理を行うＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのマイクロプロセッサを備える。
【０００３】
マイクロプロセッサを搭載する電子機器は、半導体製造プロセスの微細化、搭載する周辺回路の増加、低消費電力化の要請にともない、数十もの回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を制御可能に構成される。
【０００４】
こうした機器において、数十の回路ブロックに対応する数十もの電源系統を制御するために、パワーマネージメントＩＣ（ＰＭＩＣ）が使用される。ＰＭＩＣには、数十の電源のオン、オフを、所定のシーケンスにしたがって確実に制御することが要求される。
【０００５】
ＰＭＩＣには、以下の性質が要求される。
（１）ロバスト性、安定性
ＰＭＩＣには、外部のノイズ等で暴走しない仕組みが要求される。
（２）  安全性
ＰＭＩＣには、異常状態になった場合に、他のデバイスに依存することなく自律的に電源系統をシャットダウンする機能が要求される。
（３）  省電力
ＰＭＩＣは、システムのシャットダウン時も動作する必要があるため、その消費電力は極力小さいことが要求される。
【０００６】
こうした仕様要求を満たすＰＭＩＣを、汎用のマイコンを利用して構成することは困難であった。したがって従来では、電子機器ごとにその要求仕様を満たすように、専用のシーケンサをハードウェア的にその都度設計する必要があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０８９０６０号公報
【特許文献２】特許第４５８１９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来では、いくつかの電源の起動シーケンスを変更したい場合に、ハードウェアの大幅な設計変更を余儀なくされていた。これにより、わずかな変更であっても、マスク修正が必要となり、設計期間が長くなるという問題もあった。
【０００９】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、さまざまな要求仕様に柔軟に対応可能なＰＭＩＣの提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、複数の電源の起動、停止のシーケンスを制御するシーケンスコントローラに関する。シーケンスコントローラは、プロセッサと、非プログラマブルＲＯＭ（Read Only Memory）と、を備える。シーケンスを記述する一連のパラメータレコードは、プログラマブルメモリに格納される。各パラメータレコードは、第１レコードと第２レコードのいずれかである。第１レコードは、第１パラメータおよび第２パラメータを含み、複数の電源のうち第１パラメータに対応するひとつを、オン状態およびオフ状態のうち第２パラメータに対応する一方の状態にセットするための第１命令に関連づけられる。第２レコードは、第３パラメータを含み、第３パラメータに応じた時間、待機するための第２命令に関連づけられる。非プログラマブルＲＯＭは、第１ルーチンおよび第２ルーチンを格納する。第１ルーチンは、（i）第１命令に応じてプロセッサが実行すべき処理を、第１パラメータに対応する電源の識別子と、オン状態と前記オフ状態のうち第２パラメータに対応する一方の状態と、を引数として定義したものである。第２ルーチンは、第２命令に応じてプロセッサが実行すべき処理を、第３パラメータに応じた時間を引数として定義したものである。プロセッサは、一連のパラメータレコードに含まれるパラメータレコードを先頭から順に読み出し、読み出したパラメータレコードに対応するルーチンを実行するよう構成される。
【００１１】
この態様によれば、プログラマブルメモリに格納される一連のパラメータレコードを変更することにより、複数の電源の起動や停止の順序、遅延時間に変更を加えることができる。非プログラマブルＲＯＭについては変更を加える必要がないため、マスクの修正等が不要であり、設計時間や設計変更に要する時間を短縮できる。
【００１２】
シーケンスコントローラは、プログラマブルメモリであるＯＴＰ（One Time Programmable）−ＲＯＭをさらに備えてもよい。
【００１３】
シーケンスコントローラは、プログラマブルメモリからロードした一連のパラメータレコードを格納するＲＡＭ（Random Access Memory）をさらに備えてもよい。
【００１４】
プログラマブルメモリは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であってもよい。プログラマブルメモリは、フラッシュメモリであってもよい。
【００１５】
プログラマブルメモリは、シーケンスコントローラに外付けされてもよい。シーケンスコントローラは、プログラマブルメモリとのインタフェース回路をさらに備えてもよい。インタフェース回路は、Ｉ２Ｃ（Inter IC）インタフェースであってもよいし、ＳＰＩ（Serial Peripheral Interface）であってもよい。
【００１６】
非プログラマブルＲＯＭは、一連のパラメータレコードの第１のセットを格納してもよい。プログラマブルメモリは、一連のパラメータレコードの第２のセットを格納してもよい。プロセッサは、第１のセットと第２のセットの一方を選択的に使用可能であってもよい。
【００１７】
シーケンスコントローラは、第１のセットと第２のセットが選択的にロード可能なＲＡＭをさらに備えてもよい。プロセッサは、ＲＡＭにロードされた第１のセットと第２のセットの一方を読み出してもよい。
【００１８】
プログラマブルメモリは、複数の遷移に対応して複数の一連のパラメータレコードを格納してもよい。シーケンスコントローラは、イベントを検出するイベントデコーダをさらに備えてもよい。プロセッサは、イベントデコーダが検出したイベントをトリガとする遷移を判定し、当該遷移に対応する一連のパラメータレコードを読み出してもよい。イベントは、パワーボタンの押下、リセットボタンの押下、キーボードの特定キーの押下、システム電源の投入、タッチパネルへの特定のジェスチャの入力などを含む。
【００１９】
シーケンスコントローラには、複数の電源がともに集積化されていてもよい。
【００２０】
本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかのシーケンスコントローラを備えてもよい。
【００２１】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２２】
本発明のある態様によれば、さまざまな要求仕様に柔軟に対応できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態に係るシーケンスコントローラを備える電源管理集積回路（ＰＭＩＣ：Power Management IC）２００のブロック図である。
【図２】シーケンスの一例を示す図である。
【図３】図３（ａ）、（ｂ）は、Wait命令およびSet命令に対応するパラメータレコードPRM_RECの例を示すテーブルである。
【図４】図４（ａ）、（ｂ）は、Wait命令およびSet命令に対応するパラメータレコードPRM_RECの別の例を示すテーブルである。
【図５】プログラマブルメモリに格納される一連のパラメータレコードの一例を示す図である。
【図６】シーケンスコントローラの状態遷移図である。
【図７】ＲＡＭ上のパラメータレコードのアドレス割り当ての一例を示す図である。
【図８】ＲＡＭ上のアドレス割り当ての一例を示す図である。
【図９】第２の実施の形態に係るシーケンスコントローラを備える電源管理集積回路のブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２６】
図１は、第１の実施の形態に係るシーケンスコントローラ１００を備える電源管理集積回路（ＰＭＩＣ：Power Management IC）２００のブロック図である。ＰＭＩＣ２００は、複数の負荷デバイス５０２＿１〜５０２＿４を有する電子機器５００に搭載され、複数の負荷デバイス５０２＿１〜５０２＿４に適切な電源電圧ＶＤＤ１〜ＶＤＤ４を供給する。負荷デバイス５０２の種類や個数は特に限定されないが、たとえばＣＰＵ、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk）、ＳＳＤ（Solid State Drive）、オーディオ回路、ディスプレイドライバなどが例示される。
【００２７】
複数の負荷デバイス５０２を正常に動作させるためには、それらを所定の順序で起動する必要があり、したがってそれらの部品に対する電源電圧のオン、オフのシーケンスは、数μｓのオーダーで正しく制御する必要がある。たとえばＲＡＭに対する電源供給は、ＣＰＵがＲＡＭにアクセスする前に完了していなければならない。
【００２８】
また近年のＣＰＵは、その内部が数十もの回路ブロックに細分化されており、回路ブロックごとに電源端子が設けられ、回路ブロックごとに独立した電源電圧が供給可能となっている。そして、ＣＰＵの動作状態に応じて、電源端子ごとの電源電圧をオン、オフすることで、消費電力の低減が図られる。
【００２９】
ＰＭＩＣ２００は、シーケンスコントローラ１００、パワーマネージメントユニット２０２および複数の電源２０４＿１〜２０４＿４を備え、ひとつの半導体基板に一体集積化された機能ＩＣである。
【００３０】
図１では、複数の電源２０４は、複数の負荷デバイス５０２に対応する。ＣＰＵが複数の電源ピンを有する場合、電源ピンごとに電源２０４が設けられる場合もある。複数の電源２０４＿１〜２０４＿４は、個別にオン、オフが切りかえ可能に構成される。電源２０４は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、ＬＤＯ（Low Drop Output）であってもよいし、あるいはチャージポンプ回路などであってもよい。当業者であれば電源２０４を構成する部品の一部、たとえばインダクタやトランス、平滑キャパシタ、フィードバック用の抵抗、スイッチング素子などが、チップ部品やディスクリート部品で構成され、ＰＭＩＣ２００のＩＣ外部に外付けされることが理解される。
【００３１】
ここでは４系統の電源を例とし、電源２０４＿１〜２０４＿４それぞれに、識別子LDO1,LDO2,DCDC1,DCDC2を付すものとする。
【００３２】
シーケンスコントローラ１００は、ＣＰＵや電子機器５００の主電源ボタン、リセットボタンから複数の制御信号Sigを受け、制御信号Sigにもとづいて複数の電源２０４の起動、停止を、要求仕様を満たすシーケンスで制御可能に構成されたシーケンサである。制御信号Sigは割り込み要求（IRQ：Interrupt ReQuest）を含んでもよい。
【００３３】
パワーマネージメントユニット２０２は、シーケンスコントローラ１００と複数の電源２０４のインタフェースであり、シーケンスコントローラ１００の出力にもとづいて、複数の電源２０４それぞれのオン、オフを制御する。
【００３４】
シーケンスコントローラ１００は、プロセッサ１０２、非プログラマブルＲＯＭ１０４、プログラマブルメモリ１０６、ＲＡＭ１０８、イベントデコーダ１１０を備える。
【００３５】
プロセッサ１０２は、ソフトウェアプログラムを実行可能であり、ＣＰＵ（Central Processing Unit）やマイクロコントローラとも称される。
【００３６】
シーケンスコントローラ１００が実行すべきシーケンスは、一連のパラメータレコードとして記述され、一連のパラメータレコードはプログラマブルメモリ１０６に格納されている。本実施の形態においてプログラマブルメモリ１０６は、ＯＴＰ（One Time Programmable）−ＲＯＭである。プログラマブルメモリ１０６に格納される一連のパラメータレコードは、ＰＭＩＣ２００の起動時にＲＡＭ１０８にロードされる。
【００３７】
一連のパラメータレコードに含まれる各パラメータレコードPRM_RECは、第１命令に関連づけられる第１レコードと、第２命令に関連づけられる第２レコードのいずれかである。
（i）第１命令
第１命令はセット（Set）命令であり、第１レコードによって指定される。第１パラメータPRM1および第２パラメータPRM2を含む。第１パラメータPRM1は、複数の電源２０４＿１〜２０４＿４のうち当該命令の対象となるひとつを指定する。
第２パラメータPRM2は、ONまたはOFFのいずれかをとり、対象となる電源を、オン状態およびオフ状態のいずれにセットすべきかを指定する。
（ii）第２命令
第２命令は待機（Wait）命令であり、第２レコードによって指定される。第２レコードは、第３パラメータPRM3を含む。第３パラメータPRM3は、当該待機命令における待機時間を指定する。
【００３８】
理解の容易化、説明の簡潔化のために、Set命令に対応する第１レコードPRM_RECを以下のように表記するものとする。
・Set PRM1,PRM2
１番目の引数のPRM1は、制御の対象となる電源を指定する識別子であり。本実施の形態では、この識別子PRM1は、LDO1,LDO2,DCDC1,DCDC2のいずれかに対応する値を取り得る。
【００３９】
２番目の引数PRM2は、制御対象の電源を、オンするか、オフするかを指定するパラメータであり、ON,OFFのいずれかに対応する値を取り得る。
【００４０】
同様に、Wait命令に対応する第２レコードPRM_RECを、以下のように表記するものとする。
・Wait PRM3
引数PRM3は、遅延時間（待機時間）を表すパラメータである。
【００４１】
非プログラマブルＲＯＭ１０４は、（i）第１命令に応じてプロセッサ１０２が実行すべき処理を、第１パラメータPRM1に対応する電源の識別子と、オン状態とオフ状態のうち第２パラメータに対応する一方の状態と、を引数として定義した第１ルーチン（セットルーチン）と、（ii）第２命令に応じてプロセッサが実行すべき処理を、第３パラメータPRM3に応じた時間を引数として定義した第２ルーチン（待機ルーチン）と、を格納する。
【００４２】
第１ルーチンおよび第２ルーチンの実体はバイナリコードであり、外部のコンピュータを用いてＣ言語などのプログラム言語で記述し、それをコンパイルすることにより生成することができる。このバイナリコードが非プログラマブルＲＯＭ１０４に書き込まれる。
【００４３】
プロセッサ１０２は、ＲＡＭ１０８にロードされた一連のパラメータレコードに含まれるパラメータレコードPRM_RECを先頭から順に読み出し、読み出したパラメータレコードPRM_RECに対応するルーチンを実行する。
【００４４】
以上がＰＭＩＣ２００の構成である。続いてその動作を説明する。
【００４５】
図２は、シーケンスの一例を示す図である。イベントデコーダ１１０により、所定のイベントEVTの発生が検出されると、それに対応するシーケンスがトリガされる。
【００４６】
このシーケンスでは、時刻ｔ０に電源２０４＿１がオンし、それから遅延時間ｔ１の経過後の時刻ｔ１に電源２０４＿２がオンし、それから遅延時間ｔ２の経過後の時刻ｔ２に電源２０４＿３がオンする。
【００４７】
図２のシーケンスに対応する一連のパラメータレコードは、Set命令、Wait命令を用いて以下のように表現される。
Set LDO1 ON
Wait t1
Set LDO2 ON
Wait t2
Set DCDC1 ON
【００４８】
図３（ａ）、（ｂ）は、Wait命令およびSet命令に対応するパラメータレコードPRM_RECの例を示すテーブルである。各パラメータレコードPRM_RECは１ワード８ビットで規定される。最上位ビット（bit7）は、命令の種類を表し、この例では、値0がWait命令、値1がSet命令であることを表す。
【００４９】
図３（ａ）は、Wait命令に関連づけられるレコードを示す。このレコードの下位２ビット（bit1,bit0）がPRM3に相当し、待機時間を表している。具体的には、値00が10us(micro second)、値01が100us、値10が1ms、値11が10msに対応する。bit6〜bit2は値が意味を持たない、いわゆるDon't Careである。
【００５０】
図３（ｂ）は、Set命令に対応付けられるレコードを示し、このレコードの最上位ビット(bit7)が値１である。Set命令に関して、この例では最下位ビット（bit0）が、PRM2に相当し、値1がONに、値0がOFFに対応する。また、残りのビット（bit6-bit1）を、PRM1に割り当てることができる。この例では、bit6-bit4をPRM1が割り当てられており、値000がLDO1に、値001がLDO2に、値010がDCDC1に、値100がDCDC2に対応する。bit3〜bit1は値が意味を持たない、いわゆるDon't Careである。
【００５１】
図４（ａ）、（ｂ）は、Wait命令およびSet命令に対応するパラメータレコードPRM_RECの別の例を示すテーブルである。図４（ａ）のWait命令は、下位３ビット(bit2-bit0)が第３パラメータPRM3に割り当てられ、待機時間が８値で指定することができる。また、上位５ビット（bit7-bit3）=[00000]が、待機命令を表す。
【００５２】
図４（ｂ）のSet命令は、上位６ビット目（bit2）が、第２パラメータPRM2に割り当てられ、値0がOFF、値1がONに対応する。また、[00000]でない上位５ビット（bit7-bit3）が、セット命令であることを示すとともに、第１パラメータPRM1を表す。VR1,VR2,・・・は、制御対象の電源の識別子を一般化したものであり、この例では最大で、３１個の電源を指定できる。
【００５３】
下位２ビット(bit1,bit0)はDon't care（冗長）であるが、意味を持たせてもよい。たとえば、Set命令に待機機能を追加し、下位２ビットが、Set命令実行後の待機時間を示す第４パラメータPRM4として利用してもよい。PRM4=[00]を遅延ゼロとすれば、通常のSet命令として使用でき、01,10,11のときに、10us,1ms,10msの待機処理を行うようにしてもよい。
【００５４】
なお、図３や図４のパラメータレコードは例示に過ぎず、当業者によれば、さまざまな変形例が存在しうることが理解される。たとえば、各パラメータに割り当てるビット数、およびビットの位置は自由に変更可能である。また各パラメータの値と、その意味の割り当ても変更可能である。
【００５５】
図５は、プログラマブルメモリ１０６に格納される一連のパラメータレコードの一例を示す図である。シーケンスは、６ステップで構成され、したがって一連のパラメータレコードは６個のパラメータレコードPRM_RECを含み、プログラマブルメモリ１０６の所定のアドレス（ここでは０〜５）に格納される。
【００５６】
アドレス３と４で10usの待機命令を連続させることで、20usの待機を実現でき、LDO2をオンした後、20usの経過後に、DCDC1をオンすることができる。
【００５７】
図６は、シーケンスコントローラ１００の状態遷移図である。シーケンスコントローラ１００は、複数の状態をもつことがでる。状態は、複数の電源のオン、オフ状態の組み合わせと把握することができる。そしてある状態において、所定のイベントが発生すると、所定の別の状態に遷移する。各遷移ごとに上述のシーケンスを定義し、イベントの発生をトリガとして、対応するシーケンスが実行される。図６では、簡易的に４つの状態φ１〜φ４を取り得るものとし、６つの遷移Ｓ１〜Ｓ６が存在する。状態φ１〜φ４はそれぞれ、ＯＦＦ（オフ）状態、ＲＥＡＤＹ（レディー）状態、ＲＵＮ（ラン）状態、ＩＤＬＥ（アイドル）状態、ＳＵＳＰＥＮＤ（サスペンド状態）、あるいはその他の状態のいずれかに対応づけることができる。
【００５８】
現在の状態とトリガとなるイベントと、遷移の対応関係は、非プログラマブルＲＯＭ１０４にルックアップテーブルとして格納されている。
【００５９】
一連のパラメータレコードは、遷移ごとに定義される。図７は、ＲＡＭ上の、パラメータレコードのアドレス割り当ての一例を示す図である。プログラマブルメモリ１０６に格納された一連のパラメータレコードは、ＲＡＭの所定のアドレス領域にロードされる。パラメーラレコードは、遷移ごとにまとめて格納されている。遷移Ｓ１は５ステップであり、アドレス0D1H〜0D5Hには、遷移Ｓ１に対応する一連の５ワードのパラメータレコードPRM_REC1-1〜PRM_REC1-5が格納される。続く遷移Ｓ２は４ステップであり、アドレス0D6H〜0D9Hには、遷移Ｓ２に関連する４ワードの一連のパラメータレコードPRM_REC2-1〜PRM_REC2-4が格納される。遷移Ｓ３は４ステップであり、続くアドレス0DAH〜0DDHには、遷移Ｓ３に関連する４ワードの一連のパラメータレコードPRM_REC3-1〜PRM_REC3-4が格納される。以降も同様に、遷移Ｓ４，Ｓ５・・・に関連する一連のパラメータレコードが格納される。
【００６０】
図８は、ＲＡＭ上のアドレス割り当ての一例を示す図である。所定のアドレス0C0Hには、先頭のパラメータレコードPRM_RECが格納されるアドレス（図７では、0D1H）が格納される。また所定のアドレス0C1Hには、遷移Ｓ１のレコード長（この例では値5）が格納され、所定のアドレス0C2Hには、遷移Ｓ２のレコード長（この例では値4）が格納され、所定のアドレス0C3Hには、遷移Ｓ３のレコード長（この例では値4）が格納される。0C4H,0C5Hには、遷移Ｓ４，Ｓ５のレコード長が格納される。
【００６１】
プロセッサ１０２は、ある状態において所定のイベントが発生すると、それに対応する遷移を決定する。たとえば遷移Ｓ３が発生する場合、図８のアドレスを参照して、それに対応する一連のパラメータレコードPRM_REC3-1〜PRM_REC3-4が格納されるアドレスを計算する。
【００６２】
具体的には、0C0Hにアクセスし、先頭アドレスの値（0D1H）を取得し、遷移Ｓ１，Ｓ２のレコード長の値（5,4）を、0C1H  ,0C2Hから取得する。そして0D1H+5+4=0DAHを計算して遷移Ｓ３に対応する一連のパラメータレコードPRM_REC3-1〜PRM_REC3-4の先頭アドレスを求める。そして先頭アドレスから、アドレス0C3Hの値（4）が示すワード数分、パラメータレコードPRM_RECを読み出す。
【００６３】
以上が、第１の実施の形態に係るシーケンスコントローラ１００の説明である。このシーケンスコントローラ１００によれば、プログラマブルメモリ１０６に格納される一連のパラメータレコードPRM_PRMを変更することにより、複数の電源の起動や停止の順序、遅延時間に変更を加えることができる。非プログラマブルＲＯＭ１０４については変更を加える必要がないため、マスクの修正等が不要であり、設計時間や設計変更に要する時間を短縮できる。
【００６４】
（第２の実施の形態）
図９は、第２の実施の形態に係るシーケンスコントローラ１００Ａを備える電源管理集積回路２００Ａのブロック図である。第２の実施の形態では、プログラマブルメモリ１０６がＰＭＩＣ２００に外付けされる。プログラマブルメモリ１０６は、EEPROMやフラッシュメモリを用いることができる。
【００６５】
シーケンスコントローラ１００は、外付けのプログラマブルメモリ１０６とのインタフェース回路１１２を備える。インタフェース回路１１２は、Ｉ２Ｃ（Inter IC）インタフェースやＳＰＩ（Serial Peripheral Interface）などを採用できる。
【００６６】
プログラマブルメモリ１０６に格納される一連のパラメータレコードRPM_RECは、ＰＭＩＣ２００の起動時にＲＡＭ１０８の所定のアドレス領域にロードされる。
【００６７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６８】
（第１変形例）
第１、第２の実施の形態では、プログラマブルメモリ１０６にのみ、一連のパラメータレコードが格納される場合を説明したがその限りでない。第１変形例では、プログラマブルメモリ１０６は、一連のパラメータレコードの第１セットを格納し、非プログラマブルＲＯＭ１０４は、一連のパラメータレコードの第２のセットを格納する。そして、プロセッサ１０２は第１のセットと第２のセットを選択的に使用できるようになっている。
【００６９】
たとえば、非プログラマブルＲＯＭ１０４に格納される第２のセットは、初期の設計段階で規定したデフォルトのシーケンスを規定してもよい。ＰＭＩＣ２００の設計当初において、プログラマブルメモリ１０６にはパラメータレコードの第１のセットは格納されず、第２のセットにもとづくデフォルトのシーケンスが実行される。
【００７０】
シーケンスに変更の必要が生じた場合には、プログラマブルメモリ１０６に、新たなシーケンスを記述する第１のセットが書き込まれる。プロセッサ１０２は、第２のセットが存在する場合には、それにもとづいたシーケンス制御を実行することができる。
【００７１】
（第２変形例）
第１、第２の実施の形態では、パラメータレコードとして、第１命令に対応する第１レコードと、第２命令に対応する第２レコードが用意されたが、その限りでない。そのほかに追加の命令を定義し、その命令に関連付けた第３レコード、第４レコードを使用可能としてもよい。
【００７２】
（第３変形例）
第１、第２の実施の形態では、プログラマブルメモリ１０６に格納されたデータを、一旦、ＲＡＭ１０８の所定のアドレス領域にロードすることとしたがその限りでない。プログラマブルメモリ１０６としてＥＥＰＲＯＭやフラッシュメモリを用いる場合には、高速なアクセスが可能であるため、プロセッサ１０２は、プログラマブルメモリ１０６に格納される一連のパラメータレコードに直接アクセスしてもよい。この場合、図７、図８の説明に関連してＲＡＭのアドレスを、プログラマブルメモリ１０６のアドレスと読み替えればよい。
【００７３】
（第４変形例）
第１、第２の実施の形態では、シーケンスコントローラ１００が、パワーマネージメントユニット２０２、電源２０４とともに集積化される態様について説明したがその限りでなく、シーケンスコントローラ１００の部分のみが、独立したＩＣであってもよい。
【００７４】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７５】
１００…シーケンスコントローラ、１０２…プロセッサ、１０４…非プログラマブルＲＯＭ、１０６…プログラマブルメモリ、１０８…ＲＡＭ、１１０…イベントデコーダ、２００…ＰＭＩＣ、２０２…パワーマネージメントユニット、２０４…電源、５００…電子機器、５０２…負荷デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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