(57)【要約】【課題】ゲート酸化膜が薄いトランジスタで容量を構成した場合、酸化膜破壊を防ぐと同時に、低消費電流でも安定動作が可能な定電圧回路を提供する。【解決手段】定電圧回路は、入力された２個の入力電圧の電圧差を増幅して出力する差動増幅回路を含む第１の増幅回路部と、第１の増幅回路部の後段に設けられた第２の増幅回路部とを含む演算増幅回路と、第１の増幅回路部の出力端子と、第２の増幅回路部の出力端子との間に接続された位相補償回路とを備える。位相補償回路は、少なくとも演算増幅回路を構成するトランジスタの耐圧よりも低い耐圧を有する容量を含み、定電圧回路は、位相補償回路の両端の電圧が所定の電圧以上にならないように電圧を制御する電圧制限回路であって、第１の増幅回路部の出力端子と電源との間と、第２の増幅回路部の出力端子と電源との間とにそれぞれ設けられた２個の電圧制限回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力された２個の入力電圧の電圧差を増幅して出力する差動増幅回路を含む第１の増幅回路部と、前記第１の増幅回路部の後段に設けられた第２の増幅回路部とを含む演算増幅回路と、
前記第１の増幅回路部の出力端子と、前記第２の増幅回路部の出力端子との間に接続された位相補償回路とを備えた定電圧回路であって、
前記位相補償回路は、少なくとも前記演算増幅回路を構成するトランジスタの耐圧よりも低い耐圧を有する容量を含み、
前記定電圧回路は、
前記位相補償回路の両端の電圧が所定の電圧以上にならないように電圧を制御する電圧制限回路であって、前記第１の増幅回路部の出力端子と電源との間と、前記第２の増幅回路部の出力端子と電源との間とにそれぞれ設けられた２個の電圧制限回路を備えたことを特徴とする定電圧回路。
【請求項２】
前記演算増幅回路に代えて、差分増幅回路と、入力段の電流対と、出力段の電流対とを含むトランスコンダクタンスアンプを備え、
前記２個の電圧制限回路は、前記トランスコンダクタンスアンプの差分増幅回路の出力端子と電源との間と、前記トランスコンダクタンスアンプの出力段の電流対の出力端子と電源との間とにそれぞれ設けられたことを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記各電圧制限回路は、ツェナーダイオードを含むことを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記各電圧制限回路は、少なくとも１つのダイオードを含むことを特徴とする請求項１又は２記載の定電圧回路。
【請求項５】
前記各電圧制限回路は、複数のダイオードが互いに同一の方向で直列に接続されて構成されたことを特徴とする請求項４記載の定電圧回路。
【請求項６】
前記各ダイオードは、ゲートとドレインが接続されたトランジスタであることを特徴とする請求項４又は５記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路に関する。
【背景技術】
【０００２】
従来、演算増幅回路等を使用した定電圧回路では、消費電流を低減させると、発振に対する安定性を確保することが難しくなる。それを回避する手段として、位相補償容量を大きくする手法がある。しかし、位相補償容量を大きくする事で、チップ面積が大きくなる点やコストが増大する問題点がある。
【０００３】
それを解決する手段として、容量を構成するＭＯＳトランジスタのゲート酸化膜を薄くすることで、単位面積あたりの容量値を大きくすることができる。しかし、ゲート酸化膜を薄くすることは破壊耐圧が小さくなり、ＩＣの致命的破壊に繋がり兼ねない。そこで容量の両端にダイオードを接続することで、酸化膜破壊を防ぐ方法が既に知られている（例えば、特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、今までの容量の両端をダイオードでクランプする方法では、ダイオードの接合容量が容量と並列に、所望の容量値以外の容量値が接続され、安定性を確保するための位相補償設計が難くなる課題があった。
【０００５】
特に、ダイオードはバイアス依存により、接合容量が変化するため、定電圧回路の状態などによって容量値が変化し、より一層設計がし難くなるという課題があった。また、ダイオードをＰＮ接合で構成した場合、高温時に半導体基板内のＮ領域と、当該半導体基板のＰ型基板領域でリーク電流が流れ、本来、演算増幅回路で流れるはずの電流が、リーク電流として消費してしまうため、反転入力と非反転入力との間にオフセット電圧が発生する課題があった。それを回避する手段として、演算増幅回路の消費電流を増やすことで改善をすることは可能であるが、低消費という課題は解決できない。
【０００６】
本発明の目的は、ゲート酸化膜が薄いトランジスタで容量を構成した場合、酸化膜破壊を防ぐと同時に、低消費電流でも安定動作が可能な定電圧回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる定電圧回路は、入力された２個の入力電圧の電圧差を増幅して出力する差動増幅回路を含む第１の増幅回路部と、前記第１の増幅回路部の後段に設けられた第２の増幅回路部とを含む演算増幅回路と、
前記第１の増幅回路部の出力端子と、前記第２の増幅回路部の出力端子との間に接続された位相補償回路とを備えた定電圧回路であって、
前記位相補償回路は、少なくとも前記演算増幅回路を構成するトランジスタの耐圧よりも低い耐圧を有する容量を含み、
前記定電圧回路は、
前記位相補償回路の両端の電圧が所定の電圧以上にならないように電圧を制御する電圧制限回路であって、前記第１の増幅回路部の出力端子と電源との間と、前記第２の増幅回路部の出力端子と電源との間とにそれぞれ設けられた２個の電圧制限回路を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明に係る定電圧回路によれば、ゲート酸化膜が薄いトランジスタで容量を構成した場合、酸化膜破壊を防ぐと同時に、低消費電流でも安定動作が可能である。
【図面の簡単な説明】
【０００９】
【図１】実施形態１にかかる定電圧回路１の構成例を示す回路図である。
【図２】実施形態２にかかる定電圧回路１Ａの構成例を示す回路図である。
【図３】実施形態３にかかる定電圧回路１Ｂの構成例を示す回路図である。
【図４】実施形態４にかかる定電圧回路１Ｃの構成例を示す回路図である。
【図５】比較例にかかる定電圧回路１Ｄの構成例を示す回路図である。
【図６】変形例１にかかるキャパシタ回路７１の構成例を示す回路図である。
【図７】変形例２にかかるキャパシタ回路７２の構成例を示す回路図である。
【図８】図１〜図４のツェナーダイオードＤ１，Ｄ２に代わる、少なくとも複数個のダイオードＤ２１〜Ｄ２３が互いに同一の方向で接続されて構成された変形例３にかかる回路の構成例を示す回路図である。
【図９】図８の各ダイオードＤ２１〜Ｄ２３に代わる、ゲートとドレインが接続されて構成されたＰチャネルＭＯＳトランジスタＭ３３の回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
【００１１】
図５は比較例にかかる定電圧回路１Ｄの構成例を示す回路図である。
【００１２】
図５において、定電圧回路１Ｄは、入力端子Ｔ１と、出力端子Ｔ２との間において、差分増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２を含む演算増幅回路３Ｄと、ドライバトランジスタであるＭＯＳトランジスタＭ１と、分圧抵抗Ｒ１，Ｒ２とを備える。差分増幅回路ＡＭＰ１は４個のＭＯＳトランジスタＭ１１〜Ｍ１４と、定電流源１１とを備えて構成される。増幅回路ＡＭＰ２は、ＭＯＳトランジスタＭ１５と定電流源１２とを備えて構成される。差分増幅回路ＡＭＰ１の出力端子と増幅回路ＡＭＰ２との間に、抵抗Ｒ３及びキャパシタＣ１の直列回路である位相補償回路７が接続される。また、上述のように酸化膜の破壊を防止するために、キャパシタＣ１の両端に、互いに逆方向で直列に接続されてなる２個のダイオードＤ１１，Ｄ１２が接続される。
【００１３】
なお、ＭＯＳトランジスタＭ１，Ｍ１１，Ｍ１２，Ｍ１５はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）であり、ＭＯＳトランジスタＭ１３，Ｍ１４はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）である。
【００１４】
ここで、入力端子Ｔ１には電源電圧Ｖｄｄが印加され、差分増幅回路ＡＭＰ１は基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂの各電圧の差電圧を増幅した後、増幅回路ＡＭＰ２に出力される。増幅回路ＡＭＰ２は入力される電圧を増幅した後、ＭＯＳトランジスタＭ１のゲートに印加することで駆動する。ＭＯＳトランジスタＭ１からの出力電圧Ｖｏｕｔは出力端子Ｔ２を介して負荷１０に出力される。ここで、出力電圧Ｖｏｕｔは、分圧抵抗Ｒ１，Ｒ２により分圧された電圧Ｖｆｂが差分増幅回路ＡＭＰ１のＭＯＳトランジスタＭ１４のゲートに帰還されることで、これに基づいて演算増幅回路３Ｄは、ＭＯＳトランジスタＭ１に流れる出力電流Ｉｏｕｔを制御することで、出力電圧Ｖｏｕｔを所定の電圧に制御する。
【００１５】
しかしながら、キャパシタＣ１の両端をダイオードＤ１１，Ｄ１２でクランプする方法では、ダイオードＤ１１，Ｄ１２の接合容量がキャパシタＣ１と並列に、所望の容量値以外の容量値が接続され、安定性を確保するための位相補償設計が難くなる課題があった。特に、ダイオードＤ１１，Ｄ１２はバイアス依存により、接合容量が変化するため、定電圧回路の状態などによって容量値が変化し、より一層設計がし難くなるという課題があった。また、ダイオードＤ１１，Ｄ１２をＰＮ接合で構成した場合、高温時に半導体基板内のＮ領域と、当該半導体基板のＰ型基板領域でリーク電流が流れ、本来、演算増幅回路で流れるはずの電流が、リーク電流として消費してしまうため、反転入力と非反転入力との間にオフセット電圧が発生する課題があった。それを回避する手段として、演算増幅回路の消費電流を増やすことで改善をすることは可能であるが、低消費という課題は解決できない。
【００１６】
以上の課題を解決するために、実施形態１〜４にかかる定電圧回路１〜１Ｃを提案する。以下、これについて詳述する。
【００１７】
実施形態１．
図１は実施形態１にかかる定電圧回路１の構成例を示す回路図である。図１において、実施形態１にかかる定電圧回路１は、図５の比較例にかかる定電圧回路１Ｄに比較して以下の点が異なる。
（１）ダイオードＤ１１、Ｄ１２に代えて、ツェナーダイオードＤ１にてなる電圧クランプ回路５、及びツェナーダイオードＤ２にてなる電圧クランプ回路６を備える。
（２）キャパシタＣ１は例えば、図６のキャパシタ回路７１で構成される。
その他の構成は、図５と同様であり、詳細説明を省略する。
【００１８】
図１において、電圧クランプ回路５は差動増幅回路ＡＭＰ１の出力端子と電源電圧Ｖｄｄとの間に接続されたツェナーダイオードＤ１を備え、キャパシタＣ１に印加する電圧を所定の電圧以下に制限する。また、電圧クランプ回路６は増幅回路ＡＭＰ２の出力端子と電源電圧Ｖｄｄとの間に接続されたツェナーダイオードＤ２を備え、キャパシタＣ１に印加する電圧を所定の電圧以下に制限する。これにより、キャパシタＣ１に印加する電圧を、キャパシタＣ１の耐圧以下に制限することができる。
【００１９】
図６は変形例１にかかるキャパシタ回路７１の構成例を示す回路図である。図６において、キャパシタ回路７１は、抵抗Ｒ３と、ソース、ドレイン及び基板端子が接続されたＰＭＯＳトランジスタＭ３１とを備えて構成される。ここで、ＭＯＳトランジスタＭ３１は容量を構成し、抵抗Ｒ３１と容量の接続が逆でも可能である。
【００２０】
図７は変形例２にかかるキャパシタ回路７２の構成例を示す回路図である。図７において、キャパシタ回路７２は、抵抗Ｒ４と、ソース、ドレイン及び基板端子が接続されたＰＭＯＳトランジスタＭ３２とを備えて構成される。ここで、ＭＯＳトランジスタＭ３２は容量を構成し、抵抗Ｒ３１と容量の接続が逆でも可能である。
【００２１】
なお、負荷１０は、例えば、定電圧回路１から電源供給を受ける所定の機能を有する機器であり、具体的には、定電圧回路１から電源供給を受ける自動車用の電子機器、又は定電圧回路１から電源供給を受けるコピー機やプリンタといった画像形成装置等である。また、これらの機器及び装置がそれぞれ定電圧回路１を有するようにしてもよい。
【００２２】
実施形態１にかかる定電圧回路１においては、ゲート酸化膜が比較的薄いＭＯＳトランジスタで容量を構成すると同時に、動作時に容量が破壊耐圧以上の電圧に到達しないように、電源電圧Ｖｄｄと、位相補償回路７の両端との間に電圧クランプ回路５，６を接続したことを特徴としている。
【００２３】
図１の定電圧回路１において、入力端子Ｔ１と出力端子Ｔ２との間にドライバトランジスタであるＭＯＳトランジスタＭ１が接続され、出力端子Ｔ２と接地電圧ＧＮＤとの間に、分圧抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが帰還電圧として出力される。演算増幅回路３の反転入力端子をなすＭＯＳトランジスタＭ１３のゲートには基準電圧Ｖｒｅｆが入力され、演算増幅回路３の非反転入力端子をなすＭＯＳトランジスタＭ１４のゲートには分圧電圧Ｖｆｂが入力されている。ＭＯＳトランジスタＭ１３及びＭ１４は差動対をなしており、ＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成して該差動対の負荷をなしている。
【００２４】
また、ＭＯＳトランジスタＭ１１及びＭ１２において、各ソースは入力される電源電圧Ｖｄｄにそれぞれ接続され、各ゲートは互いに接続され、当該接続部はＭＯＳトランジスタＭ１１のドレインに接続されている。また、ＭＯＳトランジスタＭ１１のドレインはＭＯＳトランジスタＭ１３のドレインに、ＭＯＳトランジスタＭ１２のドレインはＭＯＳトランジスタＭ１４のドレインにそれぞれ接続されている。ＭＯＳトランジスタＭ１３及びＭ１４の各ソースは互いに接続され、当該接続部と接地電圧ＧＮＤとの間に定電流源１１が接続されている。ＭＯＳトランジスタＭ１２とＭＯＳトランジスタＭ１４との接続部は差動増幅回路ＡＭＰ１の出力端子をなし、当該出力端子には、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは入力される電源電圧Ｖｄｄに接続されている。また、差分増幅回路１の出力端子には、位相補償回路７を構成する抵抗Ｒ３が接続されている。
【００２５】
また、ＭＯＳトランジスタＭ１５において、ソースは入力電圧Ｖｄｄに、ゲートは差動増幅回路ＡＭＰ１の出力端子にそれぞれ接続され、ＭＯＳトランジスタＭ１５のドレインと接地電圧ＧＮＤとの間に定電流源１２が接続されている。ＭＯＳトランジスタＭ１５と定電流源１２との接続部は、増幅回路ＡＭＰ２の出力端子をなすとともに、演算増幅回路３の出力端子をなし、ドライバトランジスタであるＭＯＳトランジスタＭ１のゲートに接続されている。増幅回路ＡＭＰ２の出力端子には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードは入力される電源電圧Ｖｄｄに接続されている。また、ＡＭＰ２の出力端子には位相補償回路７を構成するキャパシタＣ１が接続されている。ここで、キャパシタＣ１は演算増幅回路３を構成するトランジスタの耐圧よりも低い耐圧を有する。
【００２６】
以上のように構成された定電圧回路１において、演算増幅回路３は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとの電圧差を増幅してドライバトランジスタＭ１のゲートに出力する。そして、ドライバトランジスタＭ１から出力される出力電流Ｉｏｕｔを制御することで、出力電圧Ｖｏｕｔが所定の電圧になるように制御する。
【００２７】
次に、ダイオードＤ１及びＤ２の動作について以下説明する。
【００２８】
ダイオードＤ１は、差動増幅回路ＡＭＰ１の出力電圧範囲に制限をかけ、ダイオードＤ２は増幅回路ＡＭＰ２の出力電圧範囲に制限をかける。また、差分増幅回路ＡＭＰ１の出力端子と増幅回路ＡＭＰ２の出力端子に接続される位相補償回路７のキャパシタＣ１に破壊耐圧以上の電圧が印加されないようにクランプしている。
【００２９】
定常動作時には、差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力電圧は、入力される電源電圧Ｖｄｄに近い電圧になっており、このときの該各出力電圧にダイオードＤ１及びＤ２による各電圧クランプが対応してかかっても特に問題はない。差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力電圧をこのように電圧クランプさせることにより、位相補償回路７を構成するキャパシタＣ１をゲート酸化膜の比較的薄い低耐圧トランジスタで作製することができる。また、キャパシタＣ１にゲート酸化膜の薄い低耐圧トランジスタを使用することにより単位面積当たりの容量を大きくすることができ、チップ面積を小さくすることができる。この容量値は、位相設計において非常に重要となる。この容量値はミラー効果の影響により、実際の容量値にＡＭＰ２の増幅率を掛けた値に１を加算した値の容量値が等価的にＡＭＰ1の出力に付く。このことにより、ＡＭＰ１の出力抵抗と出力容量が作る極を低周波側に当てることができ、位相余裕を確保することができる。
【００３０】
実施形態２．
図２は実施形態２にかかる定電圧回路１Ａの構成例を示す回路図である。図１の実施形態１にかかる定電圧回路１では、入力される電源電圧Ｖｄｄは正電圧であり、定電圧回路１は正電圧の出力電圧Ｖｏｕｔを生成して出力する場合を示した。しかし、本発明はこれに限定するものではなく、負の入力電圧−Ｖｄｄから負の定電圧を生成して出力する定電圧回路においても適用することができる。この場合を実施形態２にかかる定電圧回路１Ａ（図２）に示す。
【００３１】
図２の定電圧回路１Ａは、図１の定電圧回路１と比較して以下の相違点がある。
【００３２】
（１）図１のＰＭＯＳトランジスタをすべてＮＭＯＳトランジスタに置き換え、図１のＮＭＯＳトランジスタをすべてＰＭＯＳトランジスタに置き換えた。
（２）入力される電源電圧Ｖｄｄを負の入力電圧−Ｖｄｄとし、基準電圧Ｖｒｅｆ及び分圧電圧Ｖｆｂをそれぞれ負電圧とした。
（３）ダイオードＤ１のカソードが差動増幅回路ＡＭＰ１の出力端子に、ダイオードＤ２のアノードが増幅回路ＡＭＰ２の出力端子にそれぞれ接続され、ダイオードＤ１及びＤ２の各カソードがそれぞれ負の入力電圧−Ｖｄｄに接続された。
【００３３】
なお、キャパシタＣ１は例えば、図６のキャパシタ回路７１で構成される。図７において、キャパシタ回路７1は、抵抗Ｒ３と、ソース、ドレイン及びバック基板端子が接続されたＰＭＯＳトランジスタＭ３１とを備えて構成される。
【００３４】
以上の定電圧回路１Ａの動作は、図１の各電圧が負電圧になるとともに各ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、各ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えた動作になる以外は定電圧回路１の動作と同様である。従って、その説明を省略する。
【００３５】
なお、定電圧回路１Ａは、差分増幅回路ＡＭＰ１Ａ及び増幅回路ＡＭＰ２Ａを含む演算増幅回路３Ａと、ドライバトランジスタであるＭＯＳトランジスタＭ２とを含む。差動増幅回路ＡＭＰ１Ａは、ＭＯＳトランジスタＭ１１〜Ｍ２４と、定電流源２１とを備えて構成される。増幅回路ＡＭＰ２Ａは、ＭＯＳトランジスタＭ２５と、定電流源２２とを備えて構成される。
【００３６】
以上の実施形態１、２にかかる定電圧回路１，１Ａの説明では、電圧クランプ回路５，６にツェナーダイオードＤ１，Ｄ２を使用した場合を例にして示した。しかし、本発明はこれに限定するものではなく、当該電圧クランプ回路５，６が演算増幅回路３，３Ａにおける差動増幅回路ＡＭＰ１，ＡＭＰ１Ａ及び増幅回路ＡＭＰ２，ＡＭＰ２Ａの各出力端子の電圧範囲が所定値以下になるように制限する電圧制限回路であればよい。
【００３７】
なお、実施形態１、２では、演算増幅回路３，３Ａが２つの増幅回路からなる２段構成をなす場合を例にして説明した。しかし、本発明はこれに限定するものではなく、差動増幅回路に複数の増幅回路を直列にした多段構成の演算増幅回路に対して適用するものである。また、前記説明では、演算増幅回路を定電圧回路に使用した場合を例にして示したが、これは一例であり、本発明はこれに限定するものではなく、演算増幅回路を使用したすべての回路に適用することができる。
【００３８】
実施形態３．
図３は実施形態３にかかる定電圧回路１Ｂの構成例を示す回路図である。図３において、実施形態３にかかる定電圧回路１Ｂは、図１の実施形態１にかかる定電圧回路１に比較して以下の点が異なる。
（１）演算増幅回路３に代えて、公知のトランスコンダクタンスアンプ（以下、ＯＴＡという）４で構成した。ここで、ＯＴＡ４は、ＭＯＳトランジスタＭ１１〜Ｍ１８と、定電流源１１とを備えて構成される。
【００３９】
図３において、ＯＴＡ４は、ＭＯＳトランジスタＭ１１〜Ｍ１４及び電流源１１からなる差動増幅回路と、ＭＯＳトランジスタＭ１６，Ｍ１８からなる入力段の電流対と、ＭＯＳトランジスタＭ１５，Ｍ１７からなる出力段の電流対とを備えて構成される。ここで、ＭＯＳトランジスタＭ１８とＭ１７はカレントミラー回路を構成する。位相補償回路７は前記差分増幅回路の出力端子と、出力段の電流対の出力端子との間に接続される。また、電圧クランプ回路５は電源電圧Ｖｄｄと、差分増幅回路の出力端子との間に接続され、電圧クランプ回路６は電源電圧Ｖｄｄと、出力段の電流対の出力端子との間に接続される。
【００４０】
以上のように構成された定電圧回路１Ｂは、図１の実施形態１にかかる定電圧回路１と同様に動作し、同様の作用効果を有する。また、変形例も同様である。
【００４１】
実施形態４．
図４は実施形態４にかかる定電圧回路１Ｃの構成例を示す回路図である。図４において、実施形態４にかかる定電圧回路１Ｃは、図２の実施形態２にかかる定電圧回路１Ａに比較して以下の点が異なる。
（１）演算増幅回路３Ａに代えて、公知のＯＴＡ４Ａで構成した。ここで、ＯＴＡ４Ａは、ＭＯＳトランジスタＭ２１〜Ｍ２８と、定電流源２１とを備えて構成される。
【００４２】
図４において、ＯＴＡ４Ａは、ＭＯＳトランジスタＭ２１〜Ｍ２４及び定電流源２１からなる差分増幅回路と、ＭＯＳトランジスタＭ２６，Ｍ２８からなる入力段の電流対と、ＭＯＳトランジスタＭ２５，Ｍ２７からなる出力段の電流対とを備えて構成される。ここで、ＭＯＳトランジスタＭ２８とＭ２７はカレントミラー回路を構成する。位相補償回路７は前記差分増幅回路の出力端子と、出力段の電流対の出力端子との間に接続される。また、電圧クランプ回路５は電源電圧Ｖｄｄと、差分増幅回路の出力端子との間に接続され、電圧クランプ回路６は電源電圧Ｖｄｄと、出力段の電流対の出力端子との間に接続される。
【００４３】
以上のように構成された定電圧回路１Ｂは、図１の実施形態１にかかる定電圧回路１と同様に動作し、同様の作用効果を有する。また、変形例も同様である。
【００４４】
変形例．
図８は図１〜図４の各ツェナーダイオードＤ１，Ｄ２に代わる、少なくとも複数個のダイオードＤ２１〜Ｄ２３が互いに同一の方向で接続されて構成された変形例３にかかる回路の構成例を示す回路図である。図１〜図４の各ツェナーダイオードＤ１，Ｄ２は公知の逆方向降伏電圧を利用する。これに代えて、少なくとも１つのダイオードＤ２１〜図２３（図８）を用いて構成してもいい。もしくは、図８では、少なくとも複数個のダイオードＤ２１〜Ｄ２３を用いて順方向電圧でクランプすることで耐電圧を増大させることができる。
【００４５】
図９は図８の各ダイオードＤ２１〜Ｄ２３に代わる、ゲートとドレインが接続されて構成されたＰチャネルＭＯＳトランジスタＭ３３の回路の構成例を示す回路図である。図９に示すように、ＰＮ接合形ダイオードを、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタＭ３３で構成してもよい。
【００４６】
本発明と特許文献１との相違点．
特許文献１には、定電圧回路において、チップ面積を削減することを目的で、単位面積当たりの容量値が大きい、ゲート酸化膜厚が薄い容量を使用すると同時に、容量両端に破壊耐圧以上にならないような構成が開示されている。
【００４７】
これに対して、本発明によれば、
（１）入力された２個の入力電圧の電圧差を増幅して出力する差動増幅回路を含む第１の増幅回路部と、前記差分増幅回路の後段に設けられた第２の増幅回路部とを含む演算増幅回路と、
（２）前記第１の増幅回路部の出力端子と、前記第２の増幅回路部の出力端子との間に接続された位相補償回路とを備えた定電圧回路であって、
（３）前記位相補償回路は、少なくとも前記演算増幅回路を構成するトランジスタの耐圧よりも低い耐圧を有する容量を含み、
（４）前記定電圧回路は、前記位相補償回路の両端の電圧が所定の電圧以上にならないように電圧を制御する電圧制限回路であって、前記第１の増幅回路部の出力端子と電源との間と、前記第２の増幅回路部の出力端子と電源との間とにそれぞれ設けられた２個の電圧制限回路を備えた
ことを特徴とする。
【００４８】
従って、本発明は以上の構成を有することで、ゲート酸化膜が薄いトランジスタで容量を構成することができ、位相補償の安定性を確保しやすくなり、定電圧回路の低消費化ができる。また、ゲート酸化膜が薄いトランジスタで容量を構成する事ができるのと同時に、演算増幅回路の出力にＮ領域からＰ−Ｓｕｂに抜ける電流パスを形成することなく構成することができる。それ故、引用文献１においては、特に、意図しないダイオードの接合容量が付いてしまう課題や高温時ＰＮジャンクションのリークによる演算増幅回路のオフセットが付くという問題は解消できていない。
【符号の説明】
【００４９】
１，１Ａ〜１Ｄ…定電圧回路、
２…定電圧源、
３…演算増幅回路、
４，４Ａ…トランスコンダクタンスアンプ（ＯＴＡ）、
５，６…電圧クランプ回路、
７…位相補償回路、
１０…負荷、
１１，１２，２１，２２…定電流源、
ＡＭＰ１，ＡＭＰ１Ａ…差分増幅回路、
ＡＭＰ２，ＡＭＰ２Ａ…増幅回路、
Ｃ１…キャパシタ、
Ｄ１，Ｄ２…ツェナーダイオード、
Ｄ１１，Ｄ１２，Ｄ２１〜Ｄ２３…ダイオード、
Ｍ１〜Ｍ３３…ＭＯＳトランジスタ、
Ｒ１，Ｒ２…分圧抵抗、
Ｒ３，Ｒ４…抵抗、
Ｔ１…入力端子、
Ｔ２…出力端子。
【先行技術文献】
【特許文献】
【００５０】
【特許文献１】特開２０１５−５０５４号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成30年4月3日(2018.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された２個の入力電圧の電圧差を増幅して出力する差動増幅回路と、入力段の電流対と、出力段の電流対とを含むトランスコンダクタンスアンプと、
前記差動増幅回路の出力端子と、前記出力段の電流対の出力端子との間に接続された位相補償回路とを備えた定電圧回路であって、
前記位相補償回路は、少なくとも前記トランスコンダクタンスアンプを構成するトランジスタの耐圧よりも低い耐圧を有する容量を含み、
前記定電圧回路は、
前記位相補償回路の両端の電圧が所定の電圧以上にならないように電圧を制御する電圧制限回路であって、前記トランスコンダクタンスアンプの差分増幅回路の出力端子と電源との間と、前記トランスコンダクタンスアンプの出力段の電流対の出力端子と電源との間とにそれぞれ設けられた２個の電圧制限回路を備えたことを特徴とする定電圧回路。
【請求項２】
前記各電圧制限回路は、ツェナーダイオードを含むことを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記各電圧制限回路は、少なくとも１つのダイオードを含むことを特徴とする請求項１記載の定電圧回路。
【請求項４】
前記各電圧制限回路は、複数のダイオードが互いに同一の方向で直列に接続されて構成されたことを特徴とする請求項３記載の定電圧回路。
【請求項５】
前記各ダイオードは、ゲートとドレインが接続されたトランジスタであることを特徴とする請求項３又は４記載の定電圧回路。