(57)【要約】【課題】トレンチゲートの高密度化を図ることでチャネル抵抗の低減を図る。【解決手段】トレンチゲート構造の長手方向とＪＦＥＴ部３のうちのストライプ状とされている部分および電界ブロック層４の長手方向を同方向とし、これらに対してｐ型連結層９の長手方向が交差するようにする。このような構成とすることで、トレンチゲート構造の間隔をｐ型連結層９に無関係に設定することができ、ｐ型連結層９を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。したがって、トレンチゲートの高密度化、つまりチャネルの高密度化を図ることが可能となって、チャネル抵抗の低減を図ることができる。【選択図】図３
2019016775.tif 000002
【特許請求の範囲】
【請求項１】
反転型の半導体素子を備えている半導体装置であって、
半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の半導体からなる電界ブロック層（４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（７）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ベース領域と前記電界ブロック層とを連結し、前記一方向と交差する方向に延設された第２導電型の連結層（９）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記基板の裏面側に形成されたドレイン電極（１５）と、を含む前記半導体素子を備え、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体装置。
【請求項２】
前記連結層は、前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達するディープトレンチ（９ａ）内に配置され、前記ベース領域と前記電界ブロック層とを連結すると共に前記ソース電極に接続されている請求項１に記載の半導体装置。
【請求項３】
前記ソース領域の表面から前記ベース領域に至り、前記連結層と対応する位置に形成されると共に前記ソース電極に接続された第２導電型のプラグ層（２０）を有し、
前記連結層は、前記ベース領域および前記プラグ層を介して前記ソース電極に接続されている請求項１に記載の半導体装置。
【請求項４】
前記ＪＦＥＴ部は、前記電界ブロック層を貫通すると共に前記ドリフト層を露出させる底面を有するトレンチ（３ａ）内において、該トレンチの底面および側面上に形成され前記ドリフト層よりも第１導電型不純物濃度が高くされた第１層（３ｂ）と、前記第１層の上に形成され前記第１層よりも第１導電型不純物濃度が低くされた第２層（３ｃ）と、を有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１層は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記電界ブロック層から前記第２層に伸びる空乏層の伸び量を抑制して前記ＪＦＥＴ部を通じて電流を流せるようにし、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層を構成する請求項４に記載の半導体装置。
【請求項６】
前記電界ブロック層は、前記ドリフト層に接して形成された下層部（４ａ）と、該下層部の上に形成されると共に該下層部よりも第２導電型不純物濃度が高くされた上層部（４ｂ）と、を有している請求項４または５に記載の半導体装置。
【請求項７】
前記連結層は、前記一方向において複数本が並べて配置されることでストライプ状とされており、複数本それぞれの幅が、０．４〜１．０μｍの範囲内、かつ、複数本の該連結層それぞれの間の距離の１／３０以下とされている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記複数本の連結層の間の距離は３０〜１００μｍとされている請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記トレンチゲート同士の間隔であるセルピッチが０．６〜２．０μｍとされている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ＪＦＥＴ部は、該ＪＦＥＴ部が複数本並んでいる配列方向の寸法が０．６〜２．０μｍとされている請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記電界ブロック層と前記トレンチゲート構造が同じピッチとされていると共に、前記電界ブロック層の幅が前記トレンチゲート構造の幅以上とされ、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置された構造とされている請求項１ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の半導体からなる電界ブロック層（４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（７）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）を形成することと、
前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とするディープトレンチ（９ａ）を形成することと、
前記ディープトレンチ内に、前記ベース領域と前記電界ブロック層とを連結する第２導電型の連結層（９）を形成することと、
前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ（１０）を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１１）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１２）を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極（１４）を形成することと、
前記基板の裏面側にドレイン電極（１５）を形成することと、を含む半導体装置の製造方法。
【請求項１３】
前記飽和電流抑制層を形成することでは、前記ＪＦＥＴ部として、前記電界ブロック層に形成されたトレンチ（３ａ）の底面および側面上に配置され前記ドリフト層よりも第１導電型不純物濃度が高い第１層（３ｂ）と、前記第１層の上に配置され前記第１層よりも第１導電型不純物濃度が低い第２層（３ｃ）と、を形成することを含む請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記飽和電流抑制層を形成することでは、前記電界ブロック層として、前記ドリフト層に接する下層部（４ａ）と、該下層部の上に形成されると共に該下層部よりも第２導電型不純物濃度が高くされた上層部（４ｂ）と、を連続してエピタキシャル成長させることを含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記飽和電流抑制層を形成することにおける前記ＪＦＥＴ部を形成すること、および、前記電流分散層を形成することを連続して行い、前記ＪＦＥＴ部として前記第１層と前記第２層とを連続してエピタキシャル成長させると共に、前記第２層のエピタキシャル成長と同時に前記電流分散層もエピタキシャル成長させる請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の半導体からなる電界ブロック層（４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）を形成することと、
前記電流分散層に対して第２導電型不純物のイオン注入を行うことで、前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とする第２導電型の連結層（９）を形成することと、
前記電流分散層および前記連結層の上に、第２導電型の半導体からなるベース領域（７）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）を形成することと、
前記ソース領域に対して第２導電型不純物のイオン注入を行うことで、前記ベース領域に達する第２導電型のプラグ層（２０）を形成することと、
前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ（１０）を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１１）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１２）を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極（１４）を形成することと、
前記基板の裏面側にドレイン電極（１５）を形成することと、を含む半導体装置の製造方法。
【請求項１７】
前記トレンチゲート構造を形成することでは、前記トレンチゲート構造を前記電界ブロック層と同じピッチにすると共に、前記トレンチゲート構造の幅が前記電界ブロック層の幅以下となるようにし、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置されるようにする請求項１２ないし１６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
【背景技術】
【０００２】
従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有するＳｉＣ半導体装置がある。トレンチゲート構造のＳｉＣ半導体装置では、ＳｉＣの破壊電界強度が高く、トレンチ底部に高電界が加わることで絶縁破壊が生じる可能性がある。このため、例えば、特許文献１に示されるように、対向するトレンチゲート間のベース層の下部に１層構造の電界緩和層を形成して電界を緩和することで、絶縁破壊を防止することが行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−６６７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、トレンチゲート間に電界緩和層を備えた構造とする場合、トレンチゲート間の間隔をトレンチゲート間に電界緩和層を配置することを加味して設定する必要があり、トレンチゲート間の間隔を狭めることが難しい。このため、トレンチゲートの高密度化が行えず、チャネル抵抗の低減が十分に行えない。
【０００５】
本発明は上記点に鑑みて、トレンチゲートの高密度化を図ることでチャネル抵抗の低減を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の半導体装置は、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成され、一方向を
ック層（４）、および、一方向を長手方向として電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の半導体からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなる電流分散層（６）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（７）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ベース領域と電界ブロック層とを連結し、一方向と交差する方向に延設された第２導電型の連結層（９）と、を備えている。
【０００７】
さらに、当該半導体装置は、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、一方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１４）と、基板の裏面側に形成されたドレイン電極（１５）と、を含む半導体素子を備えている。
【０００８】
このように、トレンチゲート構造の長手方向とＪＦＥＴ部のうちのストライプ状とされている部分および電界ブロック層の長手方向を同方向とし、これらに対して連結層の長手方向が交差するようにしている。このような構成とすることで、トレンチゲート構造の間隔を連結層に無関係に設定することができ、連結層を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。したがって、トレンチゲートの高密度化、つまりチャネルの高密度化を図ることが可能となって、チャネル抵抗の低減を図ることができる。
【０００９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１のII−II断面図である。
【図３】図１の領域IIIの斜視断面図である。
【図４Ａ】図１〜図３に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｂ】図４Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｃ】図４Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｄ】図４Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｅ】図４Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｆ】図４Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４Ｇ】図４Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５】第２実施形態にかかるＳｉＣ半導体装置の一部を示した断面図である。
【図６】第２実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図７Ａ】図１〜図３に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｂ】図７Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｃ】図７Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｄ】図７Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｅ】図７Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｆ】図７Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｇ】図７Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｈ】図７Ｇに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８】第３実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図９】第４実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図１０Ａ】ゲート−ドレイン間容量のシミュレーションに用いたケースIのＭＯＳＦＥＴの構造を示した断面図である。
【図１０Ｂ】ゲート−ドレイン間容量のシミュレーションに用いたケースIIのＭＯＳＦＥＴの構造を示した断面図である。
【図１１】ゲート−ドレイン間容量のシミュレーション結果を示した図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
第１実施形態について説明する。ここでは半導体素子としてトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１３】
図１〜図３に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部１００と、このセル部１００を囲む外周部２００とを有した構成とされている。外周部は、ガードリング部２１０と、ガードリング部２１０よりも内側、つまりセル部とガードリング部２１０との間に配置される繋ぎ部２２０とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
【００１４】
セル部１００には、半導体素子として、図２および図３に示す縦型ＭＯＳＦＥＴが形成されている。図３は、図１中の領域IIIの斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。なお、以下では、図３に示すように、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１５】
図２および図３に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型ドリフト層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【００１６】
ｎ−型ドリフト層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型ドリフト層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００１７】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００１８】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００１９】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２〜０．６μｍ、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ−型ドリフト層２よりも高くされていて、例えば５．０×１０１７〜２．０×１０１８／ｃｍ３とされている。
【００２０】
電界ブロック層４は、Ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．１５〜１．４μｍ、厚みが例えば１．４μｍとされている。また、電界ブロック層４は、例えばＰ型不純物濃度が３．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてＰ型不純物濃度が一定とされている。また、電界ブロック層４は、Ｎ−型ドリフト層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【００２１】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層６が形成されている。ｎ型電流分散層６は、後述するようにチャネルを通じて流れる電流がＹ方向に拡散できるようにする層であり、例えば、ｎ−型ドリフト層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層６は、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、厚みが０．５μｍとされている。
【００２２】
ｎ型電流分散層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ＋型ソース領域８が形成されている。ｎ＋型ソース領域８は、ｐ型ベース領域７のうちｎ型電流分散層６と対応する部分の上に形成されている。
【００２３】
ｐ型ベース領域７は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．３μｍとされている。また、ｎ＋型ソース領域８は、ｎ型不純物濃度がｎ型電流分散層６よりも高濃度とされており、例えば厚みが０．５μｍとされている。
【００２４】
また、ｎ＋型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するように複数本のｐ型連結層９が形成されている。本実施形態では、ｐ型連結層９は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向とした短冊状とされ、Ｘ方向に複数本並べられることでストライプ状にレイアウトされている。このｐ型連結層９を通じて、ｐ型ベース領域７や電界ブロック層４が電気的に接続されている。本実施形態の場合、ｎ＋型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するディープトレンチ９ａが形成され、このディープトレンチ９ａ内に埋め込まれるようにしてｐ型連結層９が形成されている。ｐ型連結層９の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチとは無関係に独立して設定されているが、ｐ型連結層９が形成された部分においてチャネル密度を低下させることになるため、それを抑制できるように設定される。本実施形態の場合、各ｐ型連結層９の間の距離を例えば３０〜１００μｍ、各ｐ型連結層９の幅を例えば０．４〜１．０μｍとしている。各ｐ型連結層９の幅については任意に設定可能であるが、チャネル密度の低下の抑制を考慮すると、各ｐ型連結層９の間の距離の１／３０以下にすると好ましい。また、各ｐ型連結層９の深さを例えば１．４μｍとしている。
【００２５】
さらに、ｐ型ベース領域７およびｎ＋型ソース領域８を貫通してｎ型電流分散層６に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域７とｎ＋型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と同方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図１〜図３に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。
【００２６】
例えば、後述するようにゲートトレンチ１０内に形成されるトレンチゲート構造の形成間隔となるセルピッチ、つまり隣り合うゲートトレンチ１０の配置間隔となるセルピッチは、例えば０．６〜２．０μｍとされている。ゲートトレンチ１０の幅については任意であるが、セルピッチよりも小さくされている。また、セルピッチに対して、ＪＦＥＴ部３の配置間隔となるＪＦＥＴピッチ、換言すれば電界ブロック層４の配置間隔は、無関係に独立して設定可能である。本実施形態の場合、図１および図３に示すようにセルピッチとＪＦＥＴピッチを異ならせているが、これらを等しくしても良い。
【００２７】
ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域８とｎ型電流分散層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２によってゲートトレンチ１０内が埋め尽くされ、トレンチゲート構造が構成されている。
【００２８】
また、図２に示すように、ｎ＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。ソース電極１４は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ＋型ソース領域８およびｐ型連結層９と電気的に接触させられている。
【００２９】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル部１００が構成されている。
【００３０】
さらに、このような縦型ＭＯＳＦＥＴが形成されたセル部１００を囲むようにガードリング部２１０が備えられることで外周耐圧構造が構成されている。ガードリング部２１０は、複数の環状のｐ型ガードリング２１１によって構成されており、ガードリング部２１０において、ＪＦＥＴ部３を構成するｎ型ＳｉＣに対してｐ型不純物をイオン注入することなどによって、電界ブロック層４と同時に形成されている。
【００３１】
また、繋ぎ部２２０は、セル部１００からガードリング部２１０に至るまでの間の領域であり、繋ぎ部２２０には、ｐ型層２２１が備えられている。ｐ型層２２１は、繋ぎ部２２０において、ＪＦＥＴ部３を構成するｎ型ＳｉＣに対してｐ型不純物をイオン注入することなどによって、電界ブロック層４やｐ型ガードリング２１１と同時に形成されている。本実施形態の場合、ｐ型層２２１は、各電界ブロック層４の先端と接続された構造とされており、ソース電位に固定されている。
【００３２】
なお、図示しないが、ガードリング部２１０では、ｎ＋型ソース領域８やｐ型ベース領域７およびｎ型電流分散層６を貫通する凹部が形成されている。このため、凹部が形成されていないセル部１００や繋ぎ部２２０がガードリング部２１０よりも突き出したメサ構造が構成されている。また、図１に示されるように、繋ぎ部２２０には、ゲートパッド２３０やソースパッド２３１が備えられている。図示しないが、ゲートパッド２３０やソースパッド２３１は、層間絶縁膜１３の上に形成されている。そして、層間絶縁膜１３に形成されたコンタクトホールや層間絶縁膜１３の上に形成された配線層などを介して、ゲートパッド２３０はゲート電極１２に接続されており、ソースパッド２３１はソース電極１４に接続されている。これらゲートパッド２３０やソースパッド２３１を通じて、ゲート電極１２やソース電極１４が所望の電位に制御可能となっている。
【００３３】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
【００３４】
このとき、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【００３５】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型ドリフト層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【００３６】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００３７】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３８】
また、トレンチゲート構造に対してｐ型連結層９が交差する構造とされていることから、トレンチゲート構造同士の間隔をｐ型連結層９に無関係に設定することができ、ｐ型連結層９を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。また、ＪＦＥＴ部３のうちストライプ状とされた部分同士の間隔についても、ｐ型連結層９に無関係に設定することができる。このため、ＪＦＥＴピッチをより小さく設定することが可能となる。このようにすると、電流が流れるＪＦＥＴ部３のうちストライプ状とされた部分の形成面積を増やせるため、電流通路密度が増大させられる。その結果、ＪＦＥＴ抵抗を低下させることが可能となって、縦型ＭＯＳＦＥＴのオン抵抗の低減を図ることが可能となる。
【００３９】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型ドリフト層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ−型ドリフト層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【００４０】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【００４１】
一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【００４２】
なお、縦型ＭＯＳＦＥＴの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
【００４３】
例えば、ＪＦＥＴ部３の幅、つまりＪＦＥＴ部３が複数本並べられた配列方向における寸法については、飽和電流抑制効果が得られるように設定されていればよい。飽和電流抑制効果が得られるＪＦＥＴ部３の幅は、ＪＦＥＴ部３のｎ型不純物濃度や電界ブロック層４のｐ型不純物濃度によって変わるが、例えば０．２〜０．５μｍの範囲であれば飽和電流抑制効果を得ることができる。
【００４４】
また、電界ブロック層４の幅、つまり電界ブロック層４が複数本並べられた配列方向における寸法については、低オン抵抗と電界抑制効果とを考慮して設定されていればよい。電界ブロック層４の幅を大きくすると、相対的にＪＦＥＴ部３の形成割合が少なくなり、ＪＦＥＴ抵抗を増大させる要因となるため小さい方が有利であるが、小さ過ぎると、オフ時に電界ブロック層４の側面からも空乏層が広がったときに電界抑制効果が低減する。このため、ＪＦＥＴ抵抗の低減による低オン抵抗の実現と、電界抑制効果を考慮して電界ブロック層４の幅を設定しており、例えば０．３〜０．８μｍの範囲であれば低オン抵抗を図りつつ電界抑制効果を得ることができる。
【００４５】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図４Ａ〜図４Ｈに示す製造工程中の断面図を参照して説明する。
【００４６】
〔図４Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型ドリフト層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型ドリフト層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
【００４７】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
【００４８】
〔図４Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１６を配置したのち、マスク１６をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１６を除去する。
【００４９】
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（以下、ＴＭＡという）を導入すれば良い。
【００５０】
〔図４Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層６を形成する。
【００５１】
〔図４Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層６の上にｐ型ベース領域７およびｎ＋型ソース領域８をエピタキシャル成長させる。
【００５２】
〔図４Ｅに示す工程〕
ｎ＋型ソース領域８の上にｐ型連結層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ｎ＋型ソース領域８、ｐ型ベース領域７およびｎ型電流分散層６を順に除去し、ＪＦＥＴ部３および電界ブロック層４に達するディープトレンチ９ａを形成する。そして、マスクを除去する。
【００５３】
〔図４Ｆに示す工程〕
図示しないＣＶＤ装置を用いて、ディープトレンチ９ａ内を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ９ａ内にのみｐ型ＳｉＣを残すことでｐ型連結層９を形成する。
【００５４】
〔図４Ｇに示す工程〕
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
【００５５】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１０内にＰｏｌｙ−Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。
【００５６】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。また、図示しないマスクを用いて層間絶縁膜１３にｎ＋型ソース領域８およびｐ型連結層９を露出させるコンタクトホールを形成する。そして、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００５７】
以上説明したように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の長手方向とＪＦＥＴ部３のうちのストライプ状とされている部分および電界ブロック層４の長手方向を同方向とし、これらに対してｐ型連結層９の長手方向が交差するようにしている。このような構成とすることで、トレンチゲート構造の間隔をｐ型連結層９に無関係に設定することができ、ｐ型連結層９を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。したがって、トレンチゲートの高密度化、つまりチャネルの高密度化を図ることが可能となって、チャネル抵抗の低減を図ることができる。
【００５８】
また、ＪＦＥＴ部３同士の間隔についても、ｐ型連結層９に無関係に設定することができる。このため、ＪＦＥＴピッチをより小さく設定することが可能となる。このようにすると、電流が流れるＪＦＥＴ部３の形成面積を増やせるため、電流通路密度が増大させられる。その結果、ＪＦＥＴ抵抗を低下させることが可能となって、縦型ＭＯＳＦＥＴのオン抵抗の低減を図ることが可能となる。
【００５９】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部３および電界ブロック層４の構造の変更などを行ったものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６０】
図５および図６に示すように、本実施形態では、ＪＦＥＴ部３や電界ブロック層４を複数層で構成している。
【００６１】
具体的には、本実施形態のＪＦＥＴ部３は、電界ブロック層４を貫通するように形成されたトレンチ３ａ内に、ｎ＋型層３ｂとｎ型層３ｃとが備えられた構成とされている。ｎ＋型層３ｂは、ｎ型不純物濃度がｎ−型ドリフト層２よりも高くされている。ｎ型層３ｃは、ｎ＋型層３ｂよりもｎ型不純物濃度が低くされている。これらｎ＋型層３ｂとｎ型層３ｃは、それぞれ第１層、第２層に相当する。ｎ＋型層３ｂは、トレンチ３ａの底面および側面を覆うように形成され、ｎ型層３ｃは、ｎ＋型層３ｂの表面を覆いつつトレンチ３ａ内におけるｎ＋型層３ｂ以外の残りの部分を埋め込むように形成されている。
【００６２】
トレンチ３ａは、例えば幅、つまりＹ方向寸法が０．２５μｍとされ、深さが１．５μｍとされている。トレンチ３ａの形成間隔、つまりトレンチピッチについてはトレンチゲート構造の形成間隔、つまりセルピッチとは関係なく独立して設定可能であるが、本実施形態では２つのトレンチゲート構造に対して１つのトレンチ３ａが配置されるピッチとしてある。本実施形態の場合、ＪＦＥＴ部３の底面と電界ブロック層４の底面とが同一平面となるように、トレンチ３ａの深さは、電界ブロック層４の厚み分と同じとされ、トレンチ３ａの底面がｎ−型ドリフト層２の表面によって構成されるようにしている。ｎ＋型層３ｂは、例えばｎ型不純物濃度が５．０×１０１７〜２．０×１０１８／ｃｍ３とされ、厚さが０．０５μｍとされている。ｎ型層３ｃは、例えばｎ型不純物濃度が５．０×１０１５〜２．０×１０１６／ｃｍ３とされ、幅が０．１５μｍとされている。
【００６３】
また、本実施形態の電界ブロック層４は、ｐ型不純物の異なるｐ−型層４ａとｐ＋型層４ｂとによって構成されている。ｐ−型層４ａは、下層部に相当し、ｎ−型ドリフト層２と接して形成されている。ｐ＋型層４ｂは、上層部に相当し、ｐ−型層４ａの上、つまりｎ−型ドリフト層２から離れた位置に形成されている。ｐ−型層４ａは、例えばｐ型不純物濃度が１．０×１０１６〜５．０×１０１６／ｃｍ３とされ、厚みが０．５μｍとされている。ｐ＋型層４ｂは、例えばｐ型不純物濃度が３．０×１０１７〜１．０×１０１８／ｃｍ３とされ、厚みが１．０μｍとされている。本実施形態の場合、ｐ−型層４ａおよびｐ＋型層４ｂは、深さ方向においてｐ型不純物濃度が一定とされている。また、上記したように、本実施形態の場合、トレンチ３ａの深さは、電界ブロック層４の厚み分と同じとされていることから、ｐ−型層４ａとｐ＋型層４ｂの厚みを合わせた１．５μｍとされている。
【００６４】
さらに、電界ブロック層４およびＪＦＥＴ部３の上にはｎ＋型層５が形成されている。ｎ＋型層５は、ｎ＋型層３ｂと共に形成されたものであり、ｐ＋型層４ｂの表面上に形成され、隣り合うトレンチ３ａにおける隣り合う側面上に形成されたｎ＋型層３ｂを連結するように形成されている。このｎ＋型層５のｎ型不純物濃度および厚みは、ｎ＋型層３ｂと同じになっている。ただし、ＳｉＣの結晶成長の面方位依存性に基づき、ｎ＋型層５の厚みがｎ＋型層３ｂのうちトレンチ３ａの底部に位置している部分と同じ膜厚となり、トレンチ３ａの側面に位置している部分とは異なる膜厚となっている場合もある。
【００６５】
なお、ｎ＋型層５は、トレンチ３ａを埋め込むようには形成されていない。このため、ｎ型層３ｃを形成する際のエピタキシャル成長時には、ｎ＋型層５が形成されていない部分を通じて、トレンチ３ａ内にｎ型層３ｃが形成可能となっている。
【００６６】
これらＪＦＥＴ部３や電界ブロック層４およびｎ＋型層５以外の各部については、第１実施形態と同様とされている。
【００６７】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置も、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
【００６８】
そして、本実施形態の構造においても、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３と電界ブロック層４を交互に繰り返し形成しつつ、ＪＦＥＴ部３のうち電界ブロック層４と接する部分に高濃度なｎ＋型層３ｂを配置していることから、ｎ＋型層３ｂが空乏層調整層として機能することで、次に示すような作動を行う。
【００６９】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からｎ＋型層３ｂへ伸びる空乏層は、ｎ＋型層３ｂの厚みよりも小さい幅しか伸びない。つまり、ｎ＋型層３ｂが空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部３内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【００７０】
また、ｎ＋型層３ｂのうち空乏層が伸びていない部分については電流経路として機能する。そして、ｎ＋型層３ｂのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ｎ＋型層３ｂが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
【００７１】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からｎ＋型層３ｂへ伸びる空乏層がｎ＋型層３ｂの厚みよりも伸びる。そして、ｎ型電流分散層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ｎ＋型層３ｂの厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ｎ＋型層３ｂの厚みおよびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００７２】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００７３】
さらに、電界ブロック層４をすべてｐ型不純物濃度が高くされたｐ＋型層４ｂで構成するのではなく、ｎ−型ドリフト層２と接する部分にｐ型不純物濃度を低くしたｐ−型層４ａを備えるようにしている。仮に、電界ブロック層４がすべてｐ＋型層４ｂのみで構成されていると、電界ブロック層４からｎ−型ドリフト層２側への空乏層の伸び量が大きくなる。また、ｎ−型ドリフト層２内の空乏層は、電界ブロック層４の下方のみでなく、電界ブロック層４とＪＦＥＴ部３との境界位置からＪＦＥＴ部３の下方に入り込むように伸びる。つまり、ｎ−型ドリフト層２内において２次元的に伸びる２次元空乏層の伸び量が大きくなる。このため、ＪＦＥＴ部３における電流の出口の狭窄が発生し、オン抵抗を高くすることが懸念される。
【００７４】
これに対して、本実施形態のように、電界ブロック層４のうちｎ−型ドリフト層２と接する部分をｐ−型層４ａとしている場合、ｐ−型層４ａのｐ型不純物濃度が低くされている分、ｎ−型ドリフト層２内への２次元空乏層の伸び量を小さくする電界吸収効果が得られる。これにより、ＪＦＥＴ部３における電流の出口の狭窄が抑制され、低オン抵抗を維持することが可能となる。
【００７５】
一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【００７６】
なお、ここでも縦型ＭＯＳＦＥＴの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
【００７７】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図７Ａ〜図７Ｈに示す製造工程中の断面図を参照して説明する。
【００７８】
〔図７Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型ドリフト層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型ドリフト層２の上にＳｉＣからなる電界ブロック層４を形成する。具体的には、ｎ−型ドリフト層２の表面にｐ−型層４ａを形成したのち、続けてｐ−型層４ａの上にｐ＋型層４ｂを形成する。
【００７９】
なお、エピタキシャル成長については、ＳｉＣの原料ガスに加えて、ｎ型ドーパントを導入したり、ｐ型ドーパントとなるガスを導入することで行っているが、ｎ型ＳｉＣに続いてｐ型ＳｉＣを連続的にエピタキシャル成長させることは難しい。このため、ｎ型ＳｉＣとｐ型ＳｉＣを別々のＣＶＤ装置によってエピタキシャル成長させるようにしても良い。また、ｐ−型層４ａやｐ＋型層４ｂについては、同じ導電型であることから、例えばＴＭＡの導入量を変化させるだけで容易に連続形成することができる。
【００８０】
〔図７Ｂに示す工程〕
電界ブロック層４の上にＪＦＥＴ部３と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ等の異方性エッチングを行うことで電界ブロック層４を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ−型ドリフト層２を露出させる。その後、エッチング時に用いたマスクを除去する。
【００８１】
〔図７Ｃに示す工程〕
図示しないＣＶＤ装置を用いたエピタキシャル成長により、トレンチ３ａ内にｎ＋型層３ｂを形成すると同時に電界ブロック層４の表面にｎ＋型層５を形成する。
【００８２】
〔図７Ｄに示す工程〕
引き続き、ｎ＋型層３ｂおよびｎ＋型層５の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層３ｃを形成すると同時にｎ型電流分散層６を形成する。このとき、ｎ＋型層３ｂおよびｎ＋型層５とｎ型層３ｃおよびｎ型電流分散層６とは同じ導電型である。このため、ｎ＋型層３ｂおよびｎ＋型層５のエピタキシャル成長に用いたＣＶＤ装置内において、ｎ型ドーパントとなるガスの導入量を変化させることで、容易にｎ型層３ｃおよびｎ型電流分散層６を連続してエピタキシャル成長させることができる。
【００８３】
この後、図７Ｅ〜図７Ｈに示す工程として、第１実施形態で説明した図４Ｄ〜図４Ｇに示す工程と同様の工程を行うと共に、その後の層間絶縁膜１３、ソース電極１４およびドレイン電極１５の形成工程を行う。
【００８４】
以上説明した製造方法により、本実施形態のＳｉＣ半導体装置を製造することができる。このとき、上記したように、ｎ−型ドリフト層２を形成してからｐ型ベース領域７を形成するまでの間に、ｐ−型層４ａやｐ＋型層４ｂに加えて、ｎ＋型層３ｂおよびｎ＋型層５やｎ型層３ｃおよびｎ型電流分散層６を形成している。このように複数層をエピタキシャル成長させているものの、ｐ−型層４ａの形成後のｐ＋型層４ｂについては同じ導電型であるし、ｎ＋型層３ｂおよびｎ＋型層５とｎ型層３ｃおよびｎ型電流分散層６についても同じ導電型である。このため、同じ導電型同士を同じＣＶＤ装置内で容易に連続して形成することができる。したがって、これら複数層を形成するためのエピタキシャル成長を２回で済ませることができ、ＳｉＣ半導体装置の製造工程の簡略化が図れ、製造コストを削減することが可能となる。
【００８５】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対してｎ＋型層５を無くしたり、ｐ型連結層９の構成変更などを行ったものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００８６】
図８に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に備えていたｎ＋型層５を無くし、ＪＦＥＴ部３および電界ブロック層４の上にｎ型電流分散層６を直接形成している。
【００８７】
このように、ｎ＋型層５を無くした構造とすることができる。ｎ＋型層５をなくした構造については、トレンチ３ａの外側において、ｎ＋型層３ｂを形成する際に同時に形成されるｎ＋型層５やｎ型層３ｃを、ｎ型層３ｃの形成後にＣＭＰ（Chemical Mechanical Polishing）等の平坦化工程で除去することによって形成できる。その場合、ｎ型層３ｃの形成とｎ型電流分散層６の形成を連続して行わずに別々に行うことになるため、ｎ型層３ｃとｎ型電流分散層６のｎ型不純物濃度を独立して設定することが可能となる。したがって、ｎ型層３ｃのｎ型不純物濃度をＪＦＥＴ部３に最適な濃度に設定しつつ、ｎ型電流分散層６のｎ型不純物濃度をより高い濃度にする等、それぞれのより適した濃度への調整を容易な濃度制御によって行うことができ、これらを容易に作製できる。
【００８８】
また、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成している。そして、ｐ型ベース領域７よりも上方に、ｎ＋型ソース領域８の表面から形成したｐ型プラグ層２０を形成し、ｐ型プラグ層２０がソース電極１４に電気的に接続させられるようにしている。このように、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成するようにし、ｐ型プラグ層２０を通じて、ｐ型ベース領域７やｐ型連結層９および電界ブロック層４がソース電位とされるようにしても良い。
【００８９】
ｐ型連結層９については、第１実施形態で説明したようなディープトレンチ９ａを形成した後にｐ型ＳｉＣを埋め込むことによって形成することができるが、イオン注入によって形成することもできる。ただし、ＳｉＣに対してイオン注入を行う場合、飛程の長いイオン注入には高加速なイオン注入が必要で容易ではない。このため、本実施形態のように、ｐ型連結層９をｐ型ベース領域７の下方にのみ形成する構造とすれば、イオン注入の飛程を短くできることから好ましい。
【００９０】
なお、ｐ型プラグ層２０の上面レイアウトについては任意であり、少なくともｐ型ベース領域７にｐ型プラグ層２０が接した構造となっていれば、どのような構造であっても良い。本実施形態の場合、ｐ型プラグ層２０は、トレンチゲート構造の長手方向において複数並べられたドット状のレイアウトとされている。
【００９１】
また、本実施形態のような構造のＳｉＣ半導体装置の製造方法については、ｐ型ベース領域７の形成前にｐ型連結層９を形成することと、ｎ＋型ソース領域８の形成後にｐ型プラグ層２０を形成すること以外については、第１実施形態と同様である。ｐ型連結層９については、上記したようにディープトレンチ９ａを形成した後にディープトレンチ９ａを埋め込むようにｐ型ＳｉＣを形成するという工程を行うか、ｎ型電流分散層６に対してｐ型不純物をイオン注入するという工程を行うことで形成できる。同様に、ｐ型プラグ層２０についても、ｎ＋型ソース領域８に対してトレンチを形成し、このトレンチ内を埋め込むようにｐ型ＳｉＣを形成するという工程を行うか、ｎ＋型ソース領域８に対してｐ型不純物をイオン注入するという工程を行うことで形成できる。ｐ型連結層９やｐ型プラグ層２０をイオン注入で形成する場合、製造コストが増加し得るが、工程安定性が高く、歩留りを良好にすることができる。
【００９２】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対して、電界ブロック層４とトレンチゲート構造の形成位置関係を特定したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構成に対して本実施形態を適用する場合について説明するが、第２、第３実施形態についても適用できる。
【００９３】
図９に示すように、本実施形態では、電界ブロック層４のピッチとトレンチゲート構造のピッチを合わせてあり、それぞれの幅方向の中心位置を通る中心線も合わせてある。さらに、電界ブロック層４の幅がトレンチゲート構造におけるゲートトレンチ１０の幅以上となるようにしている。すなわち、トレンチゲート構造の全幅分が電界ブロック層４の上に配置された構造とされ、トレンチゲート構造の幅が電界ブロック層４の幅以下となっているため、ドレイン電極１５から見ると電界ブロック層４によってトレンチゲート構造が隠れる構造となっている。
【００９４】
電界ブロック層４のピッチや幅については、基本的にはトレンチゲート構造のピッチや幅とは関係なく任意に設定可能である。しかしながら、電界ブロック層４のレイアウトによってゲート−ドレイン容量Ｃｇｄ、つまりゲート電極１２とドレイン電極１５との間の容量が変化する。
【００９５】
ドレイン電圧が上昇すると、それに伴って電界ブロック層４からＪＦＥＴ部３側に伸びる空乏層により、ＪＦＥＴ部３の幅が実質的に狭まる状態になる。そして、最終的に、隣り合う電界ブロック層４から伸びる空乏層によってＪＦＥＴ部３が完全空乏化されてピンチオフされる。このとき、電界ブロック層４および空乏化している領域によってトレンチゲート構造の底部が隠されることでスクリーニング効果が生じ、その隠されている面積が広いほどゲート−ドレイン容量Ｃｇｄが小さくなる。
【００９６】
例えば、図１０Ａの構造としたケースＩおよび図１０Ｂの構造としたケースＩＩのそれぞれについて、ドレイン電圧Ｖｄを変化させてゲート−ドレイン容量Ｃｇｄを求めると、図１１に示す結果が得られた。なお、図１０Ａは、トレンチゲート構造と電界ブロック層４のピッチおよび幅方向の中心位置を通る中心線を同じとしつつ、電界ブロック層４の幅をトレンチゲート構造の幅以上とした構造としてある。この場合、ドレイン電極１５側から見ると、電界ブロック層４によってトレンチゲート構造がすべて隠れる状態となる。図１０Ｂは、トレンチゲート構造と電界ブロック層４のピッチを同じにしているが、互いの幅方向の中心位置を通る中心線を１／２ピッチ分ずらし、電界ブロック層４の幅を図１０Ａと同じにした場合である。この場合、ドレイン電極１５側から見ると、電界ブロック層４の間にトレンチゲート構造の底部が位置して隠れていない状態となる。なお、ここではケースI、ケースII共に、電界ブロック層４の幅を０．６μｍ、トレンチゲート構造の幅を０．６μｍ、電界ブロック層４およびトレンチゲート構造のピッチを１．１μｍとしている。
【００９７】
図１１から分かるように、ドレイン電圧Ｖｄが大きくなると、それに伴ってゲート−ドレイン容量Ｃｇｄが低下していき、ＪＦＥＴ部３がピンチオフさせられると更にゲート−ドレイン容量Ｃｇｄが低下してほぼ一定値となる。しかしながら、ケースＩの方がケースＩＩよりも全体的にゲート−ドレイン容量Ｃｇｄが低くなっている。このように、電界ブロック層４によってトレンチゲート構造の底部が隠されるようにしてスクリーニング効果を高めることで、ゲート−ドレイン容量Ｃｇｄを低下させられる。
【００９８】
以上説明したように、本実施形態では、電界ブロック層４のピッチとトレンチゲート構造のピッチおよび中心線位置を合わせてあり、かつ、電界ブロック層４の幅がトレンチゲート構造におけるゲートトレンチ１０の幅以上となるようにしている。これにより、スクリーニング効果を高めることができ、ゲート−ドレイン容量Ｃｇｄを低下させることができる。そして、ゲート−ドレイン容量Ｃｇｄの低下により、ゲートへの充放電時間の短縮化が図れ、ＭＯＳＦＥＴのスイッチング速度の向上を図ることが可能となる。
【００９９】
なお、ここでは電界ブロック層４とトレンチゲート構造の幅方向の中心線を合わせてあるが、必ずしも合わせている必要はなく、ドレイン電極１５側から見て電界ブロック層４によってトレンチゲート構造の底部が隠れていれば良い。すなわち、トレンチゲート構造の全幅分が電界ブロック層４の上に配置された構造、換言すればドレイン電極１５側から見て、各電界ブロック層４を投影した部分によって各トレンチゲート構造を投影した部分が囲まれるような構造であれば良い。
【０１００】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１０１】
（１）例えば、上記各実施形態において、各ＪＦＥＴ部３のうちストライプ状となる部分の幅は一定である必要は無い。例えば、各ＪＦＥＴ部３のうちストライプ状となる部分について、ドレイン電極１５側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。
【０１０２】
（２）第２、第３実施形態において、ＪＦＥＴ部３が電界ブロック層４よりも深くなるような構造としても良い。
【０１０３】
また、第１実施形態については、電界ブロック層４を形成しておいてから、イオン注入もしくはトレンチ形成後のｎ型ＳｉＣの埋込みによってＪＦＥＴ部３を形成することができる。このような製造方法とする場合において、ＪＦＥＴ部３を電界ブロック層４と同じ深さにすることができるが、ＪＦＥＴ部３が電界ブロック層４よりも深くなるようにすると好ましい。
【０１０４】
このように、ＪＦＥＴ部３を電界ブロック層４よりも深くすると、電界ブロック層４からｎ−型ドリフト層２側に２次元的に伸びる２次元空乏層の伸び量を抑制することが可能なる。つまり、電界ブロック層４側からｎ−型ドリフト層２内に伸びる空乏層がＪＦＥＴ部３の下方に入り込むことを更に抑制できる。このため、ＪＦＥＴ部３における電流の出口の狭窄を抑制することができ、低オン抵抗とすることが可能となる。
【０１０５】
（３）また、上記各実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
【０１０６】
例えば、上記各実施形態において、電界ブロック層４に濃度勾配を設け、ｎ−型ドリフト層側においてその反対側よりもｐ型不純物濃度が低くなる構造としても良い。例えば、第２、第３実施形態の構造において、電界ブロック層４のうちのｐ−型層４ａのｐ型不純物濃度に勾配を付けることができる。具体的には、ｐ−型層４ａのｐ型不純物濃度が、下方から上方に向かって、つまりｎ−型ドリフト層２側から距離が離れるほど、徐々に高くされ、ｐ＋型層４ｂと同濃度となるまで高くされるようにする。このような構造は、ｐ−型層４ａを形成する際に、ｐ型ドーパントとなるガスの導入量を徐々に増加させ、最終的にｐ＋型層４ｂを形成する際の導入量まで増加させることで実現される。
【０１０７】
（４）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【０１０８】
（５）また、上記各実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。
【符号の説明】
【０１０９】
２    ｎ−型ドリフト層
３    ＪＦＥＴ部
４    電界ブロック層
７    ｐ型ベース領域
８    ｎ＋型ソース領域
９    ｐ型連結層
１０  ゲートトレンチ
１２  ゲート電極
１４  ソース電極
１５  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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