(57)【要約】      （修正有）【課題】処理速度の低下及び消費電力の増大を招くことなく、固定データを設定することが可能な半導体装置を提供する。【解決手段】複数のビットからなる固定データを用いる半導体装置であって、固定データの複数のビットに夫々対応しており、夫々が自身の入力端で受けた１ビットの値をタイミング信号に応じて取り込んで保持しつつ出力する複数の記憶素子と、固定データ設定信号を受けた場合に初期化信号を複数の記憶素子に供給する初期化制御部と、を含み、複数の記憶素子の各々は、初期化信号に応じて、自身に対応している固定データのビットで表される値を保持する状態に初期化される。【選択図】なし【特許請求の範囲】
【請求項１】
複数のビットからなる固定データを用いる半導体装置であって、
前記固定データの前記複数のビットに夫々対応しており、夫々が自身の入力端で受けた１ビットの値をタイミング信号に応じて取り込んで保持しつつ出力する複数の記憶素子と、
固定データ設定信号を受けた場合に初期化信号を前記複数の記憶素子に供給する初期化制御部と、を含み、
前記複数の記憶素子の各々は、前記初期化信号に応じて、自身に対応している前記固定データのビットで表される値を保持する状態に初期化されることを特徴とする半導体装置。
【請求項２】
前記複数の記憶素子からなる記憶素子群中には、前記初期化信号を受けるリセット端子付きの前記記憶素子と、前記初期化信号を受けるセット端子付きの前記記憶素子と、が混在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の記憶素子の各々は、フリップフロップ又はラッチであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の記憶素子からなる記憶素子群は、前記フリップフロップと前記ラッチとが混在して構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の記憶素子の各々は、リセット端子及びセット端子を有し、
前記固定データの前記複数のビットのうちで第１の値を示すビットに対応している前記記憶素子は、前記リセット端子及び前記セット端子のうちの前記リセット端子のみで前記初期化信号を受け、
前記固定データの前記複数のビットのうちで前記第1の値とは異なる第２の値を示すビットに対応している前記記憶素子は、前記リセット端子及び前記セット端子のうちの前記セット端子のみで前記初期化信号を受けることを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
【請求項６】
前記複数の記憶素子から出力された前記固定データを半導体チップの外部に出力する出力バッファを有することを特徴とする請求項１〜５のいずれか１に記載の半導体装置。
【請求項７】
夫々が複数ビット幅からなる複数の情報データ片を受け、前記複数の情報データ片のうちの１つを選択し、選択した１つの前記情報データ片の複数のビットを、前記複数の前記記憶素子の入力端に夫々供給するセレクタ、を含むことを特徴とする請求項１〜６のいずれか１に記載の半導体装置。
【請求項８】
前記複数の前記記憶素子がシフトレジスタを構成しており、
前記シフトレジスタは、前記複数の前記記憶素子に保持されている前記１つの前記情報データ片の前記複数のビットを１ビットずつ順にシフトしつつ出力することを特徴とする請求項１〜７のいずれか１に記載の半導体装置。
【請求項９】
前記初期化制御部は、前記固定データ設定信号又はパワーオンリセット信号を受けた場合に前記初期化信号を前記複数の記憶素子に供給することを特徴とする請求項１〜８のいずれか１に記載の半導体装置。
【請求項１０】
前記固定データは、製品種別を特定するための識別子であるデバイスＩＤであることを特徴とする請求項１〜９のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にデータ値が固定の固定データを出力する半導体装置に関する。
【背景技術】
【０００２】
半導体ＩＣ(Integrated circuit)チップ等の半導体装置では、情報データとして、例えば識別子（以下、ＩＤとも称する）のようなデータ値が固定となる固定データを格納しておき、様々な目的及びタイミングでそのＩＤを読み出して利用できるようにしている。
【０００３】
このようなＩＤとして、例えばチップＩＤ（ユニークＩＤ）、デバイスＩＤ（プロダクトＩＤ）、デバイスアドレスコード（スレーブアドレス）等が知られている。
【０００４】
チップＩＤとは、大量生産される半導体ＩＣチップの各々を区別するための個別のＩＤであり、例えば、製造されたロットの番号、チップが切り出されたウェハの番号、対象となるチップのウェハ上での位置（チップ位置）、又は製造年月日等を表す（例えば、特許文献１参照）。
【０００５】
デバイスＩＤとは、製品の種別毎に割り振られるＩＤであり、リビジョンアップ（改良）しない限り、同一製品であれば大量生産される全ての半導体ＩＣチップに同じＩＤが付される（例えば、特許文献２の第１４頁の表６参照）。
【０００６】
デバイスアドレスコードとは、複数の半導体ＩＣチップをバス（通信路）を介して相互通信するシステムを構築した場合に、各半導体ＩＣチップを識別する為に用いるＩＤである。ここで、複数の半導体ＩＣチップのうちの少なくとも１つをマスターデバイス、他の半導体ＩＣチップをスレーブデバイスとした場合、デバイスアドレスコードは、マスターデバイスが各スレーブデバイスを識別し、夫々を個別に制御するために用いられる。
【０００７】
例えば特許文献２には、マスターデバイスとしてのメモリコントローラがスレーブデバイスとしての複数のフラッシュメモリを個別に制御するようにしたフラッシュメモリ制御インタフェースが提案されている。当該フラッシュメモリ制御インタフェースでは、メモリコントローラが自身で生成したＩＤを、各フラッシュメモリの予約メモリ部へ書き込むことにより、夫々に固有のデバイスアドレスコードを設定する。
【０００８】
また、例えば特許文献１には、上記したような各種ＩＤを半導体ＩＣチップに格納するために、ＩＤを表す複数のビットに夫々対応した状態（切断、非切断）を有する複数のヒューズ素子を含む半導体装置が示されている。当該半導体装置は、自身に格納されているＩＤをインタフェース部を介して外部に出力する機能を備えている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１０５４９号公報
【特許文献２】特表２０１０−５０６２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
また、例えばフラッシュメモリとして、自身のメモリセルアレイ部から読み出された情報データ片をＳＰＩ（serial-parallel interface）バスを介して、シリアル信号の形態で外部出力するものが知られている。このようなフラッシュメモリには、メモリセルアレイ部から読み出されたパラレル形態の情報データ片（以下、読出データ片と称する）をシリアル形態に変換するパラレル／シリアル変換回路（以下、ＰＳ変換回路と称する）が設けられている。
【００１１】
ＰＳ変換回路は、縦続に接続されている複数のフリップフロップ（以下、ＦＦと称する）からなるシフトレジスタを含む。更にＰＳ変換回路には、読出データ片の各ビットを、当該シフトレジスタを構成するＦＦに夫々取り込ませる２入力選択型のいわゆる２ｔｏ１セレクタが、互いに接続されているＦＦ間に設けられている。２ｔｏ１セレクタは、読出データ片中の１ビットと、前段のＦＦから出力された１ビットと、のうちの一方を選択して次段のＦＦに供給する。
【００１２】
かかる構成により、ＰＳ変換回路では、２ｔｏ１セレクタが読出データ片中の１ビットを選択した場合には、当該読出データ片がシフトレジスタに取り込まれる。一方、２ｔｏ１セレクタが前段のＦＦから出力された１ビットを選択すると、シフトレジスタに取り込まれた読出データ片が１ビットずつシフトしつつ最終段のＦＦから順にＳＰＩバスに送出される。
【００１３】
ところで、当該フラッシュメモリを含むシステムでは、運用上において当該フラッシュメモリの状態、及び固定データとしてのＩＤを認識しておく必要が生じる場合がある。そこで、フラッシュメモリとしては、読出データ片のみならず、自身の状態又はＩＤ等を表す複数の情報データ片をもＳＰＩバスを介して外部に出力可能な機能を備えていることが望まれる。
【００１４】
例えば、固定データとしてのＩＤについては、これを予めヒューズ素子や不揮発性メモリ等に格納しておき、必要時に、このＩＤを表す複数ビットを読み出し、パラレル形態でＰＳ変換回路に取り込ませる構成を採用する。この際、ＰＳ変換回路の各ＦＦ間に設ける２ｔｏ１セレクタに代えて、自身の状態、及びＩＤ等の固定データを含む複数の情報データ片を選択的にシフトレジスタに取り込むＮ（３以上の整数）入力型のセレクタを採用することが考えられる。
【００１５】
しかしながら、このようなセレクタで選択可能な入力数を増やすと、その分だけ当該セレクタでの遅延時間が長くなり、各ＦＦのセットアップ時間を確保するのが困難となる。
【００１６】
この際、セットアップ時間不足に伴うＦＦの誤動作を防止するには、各ＦＦに供給するクロック信号の周波数を低くする等の対策が必要となり、処理速度の低下を招くという問題が生じる。
【００１７】
更に、セレクタで選択可能な入力数を増やすほど、当該セレクタ自体の回路規模が大きくなり、それに伴いセレクタの選択制御に費やされる電力消費も増大する。
【００１８】
そこで、本発明は、処理速度の低下及び消費電力の増大を招くことなく、固定データを設定することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る半導体装置は、複数のビットからなる固定データを用いる半導体装置であって、前記固定データの前記複数のビットに夫々対応しており、夫々が自身の入力端で受けた１ビットの値をタイミング信号に応じて取り込んで保持しつつ出力する複数の記憶素子と、固定データ設定信号を受けた場合に初期化信号を前記複数の記憶素子に供給する初期化制御部と、を含み、前記複数の記憶素子の各々は、前記初期化信号に応じて、自身に対応している前記固定データのビットで表される値を保持する状態に初期化される。
【発明の効果】
【００２０】
本発明では、固定データの複数のビットに夫々対応しており、夫々が自身の入力端で受けた１ビットの値をタイミング信号に応じて取り込んで保持しつつ出力する複数の記憶素子の各々が固定データの設定信号に応じて、以下のように初期化される。すなわち、複数の記憶素子の各々が、初期化信号に応じて、自身に対応している固定データのビットで表される値を保持する状態に初期化される。
【００２１】
これにより、タイミング信号に対するセットアップ時間を考慮することなく、固定データを複数の記憶素子に保持させることができるので、タイミング信号の高周波数化による処理速度の向上を図ることが可能となる。
【００２２】
更に、固定データ以外の複数の情報データ片を選択的に複数の記憶素子に取り込ませる場合に設けるセレクタの回路規模、並びに当該セレクタを選択制御する際に費やされる電力消費を抑えることが可能となる。
【００２３】
よって、本発明によれば、処理速度の低下及び消費電力の増大を招くことなく、固定データを用いることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る半導体装置に含まれるメモリ部１００の構成を示すブロック図である。
【図２】デバイスＩＤ［０：２３］の一例を表すデータフォーマット図である。
【図３】ＰＳ変換回路１２５の内部構成の一例を表すブロック図である。
【図４】８入力セレクタＳＬ０〜ＳＬ７各々の内部構成の例を示すブロック図である。
【図５】選択信号ＳＥＤと動作モードとの対応関係の一例を表す図である。
【図６】ＰＳ変換回路１２５の内部動作の一例を表すタイムチャートである。
【図７】ＰＳ変換回路１２５の内部構成の変形例を表すブロック図である。
【図８】ＰＳ変換回路１２５の内部構成の他の変形例を表すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施例について、図面を参照しつつ詳細に説明する。
【００２６】
図１は、本発明に係る半導体装置に含まれるメモリ部１００の構成を示すブロック図である。メモリ部１００は、例えばＮＡＮＤ型のフラッシュメモリであり、メモリセルアレイ部１０、アレイコントローラ１１、及びメモリコントローラ１２を含む。
【００２７】
メモリセルアレイ部１０は、夫々が複数のメモリセルを含む、複数のバンクから構成される。
【００２８】
アレイコントローラ１１は、メモリコントローラ１２から供給されたアドレス、読出指令、書込指令又は消去指令に応じて、データ書込用、データ読出用、或いはデータ消去用の各種電圧を生成し、当該アドレスに対応したメモリセル群に供給する。
【００２９】
また、アレイコントローラ１１は、上記したデータ読出用の各種電圧をメモリセル群に供給した際に、当該メモリセル群から送出された電流を検出し、この検出電流に基づき読出データの値を判定する。そして、アレイコントローラ１１は、判定した読出データを例えば８ビットで表す読出データＭＥＭ［０：７］として生成し、メモリコントローラ１２に供給する。
【００３０】
メモリコントローラ１２は、図１に示すように、ステータスレジスタ１２１、コンフィグレーションレジスタ１２２、バンクアドレスレジスタ１２３、及びセクタプロテクションレジスタ１２４等の各種レジスタ、及びＩＤ格納部１３０を含む。更に、メモリコントローラ１２は、ＰＳ（パラレル／シリアル）変換回路１２５及び出力バッファ１２６を含む。
【００３１】
ステータスレジスタ１２１には、メモリ部１００の現在の状態を８ビットで表すステータスデータＳＲ［０：７］が記憶されている。コンフィグレーションレジスタ１２２には、メモリコントローラ１２によるメモリ制御の方法の設定情報を８ビットで表すコンフィグレーションデータＣＦＧ［０：７］が記憶されている。バンクアドレスレジスタ１２３には、メモリセルアレイ部１０に含まれるバンク各々の位置を８ビットで表すバンクアドレスＢＡ［０：７］が記憶されている。セクタプロテクションレジスタ１２４には、メモリセルアレイ部１０に含まれる各バンク内においてデータ書込又は消去の対象から除外するセクタを８ビットで表すセクタプロテクションデータＳＰ［０：７］が記憶されている。
【００３２】
ＩＤ格納部１３０には、自身の製品種別の特定情報を２４ビットで表すデバイスＩＤ［０：２３］のうちのＩＤ［０：１５］が格納されている。後述するが、一般的な例と異なり、本発明では、残りのＩＤ［１６：２３］がＰＳ変換回路１２５の内部に分散して格納されている。
【００３３】
図２は、当該デバイスＩＤ［０：２３］の一例を表すデータフォーマット図である。
【００３４】
図１のＩＤ格納部１３０には、図２に示すデバイスＩＤ［０：２３］のうちの第０ビット〜第７ビットからなるＩＤ［０：７］、及び第８ビット〜第１５ビットからなるＩＤ［８：１５］が格納されており、当該ＩＤ［０：７］、及びＩＤ［８：１５］を、ＰＳ変換回路１２５に供給する。
【００３５】
ＰＳ変換回路１２５は、上記した読出データＭＥＭ［０：７］、ステータスデータＳＲ［０：７］、コンフィグレーションデータＣＦＧ［０：７］、バンクアドレスＢＡ［０：７］、セクタプロテクションデータＳＰ［０：７］、及びデバイスＩＤ［０：１５］を受ける。
【００３６】
ＰＳ変換回路１２５は、先ず、上記した６系統の情報データ片、つまりＭＥＭ［０：７］、ＳＲ［０：７］、ＣＦＧ［０：７］、ＢＡ［０：７］、ＳＰ［０：７］、ＩＤ［０：１５］のうちから１系統分のデータ片を、パラレル／シリアル変換の対象として選択する。次に、ＰＳ変換回路１２５は、選択した１系統分のデータ片を１ビット毎のシリアルデータ信号ＳＩＯに変換し、これを出力バッファ１２６に供給する。出力バッファ１２６は、出力イネーブル信号ＥＮに応じて、当該シリアルデータ信号ＳＩＯを出力端子ＳＯを介してシリアルバスＳＢＳに送出する。
【００３７】
図３は、ＰＳ変換回路１２５の内部構成の一例を示す回路図である。
【００３８】
ＰＳ変換回路１２５は、フリップフロップＦＦ０〜ＦＦ７を含むシフトレジスタと、８入力セレクタＳＬ０〜ＳＬ７と、アンドゲートＡＮと、を含む。
【００３９】
８入力セレクタＳＬ０〜ＳＬ７の各々は、８つの入力端（ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ）を有する。８入力セレクタＳＬ０〜ＳＬ７の各々は、入力端ａ〜入力端ｈのうちから選択信号ＳＥＤによって指定される１つの入力端が受けたデータビットを選択し、これを出力端Ｙを介して出力する。
【００４０】
図４は、８入力セレクタＳＬ０〜ＳＬ７各々の内部構成の一例を示す回路図である。図４に示すように、８入力セレクタＳＬ０〜ＳＬ７の各々は、２入力セレクタ４１、４入力セレクタ４２及び４３を有する。選択信号ＳＥＤは、図４に示すように５ビットの選択ビット（ＳＥＬＡ［０］、ＳＥＬＡ［１］、ＳＥＬＢ［０］、ＳＥＬＢ［１］、ＳＥＬＣ）からなる。
【００４１】
２入力セレクタ４１は、２値（論理レベル０又は１）の選択ビットＳＥＬＣの値に基づき、入力端ａが受けたデータビット、及び入力端ｂが受けたデータビットのうちの一方を選択し、これを選択データビットｒとして次段の４入力セレクタ４２に供給する。
【００４２】
４入力セレクタ４２は、夫々が２値の選択ビットＳＥＬＢ［０］及びＳＥＬＢ［１］にて表される値に基づき、選択データビットｒ、入力端ｃが受けたデータビット、入力端ｄが受けたデータビット、及び入力端ｅが受けたデータビットのうちの１つを選択する。４入力セレクタ４２は、選択した１つのデータビットを選択データビットｔとして次段の４入力セレクタ４３に供給する。
【００４３】
４入力セレクタ４３は、夫々が２値の選択ビットＳＥＬＡ［０］及びＳＥＬＡ［１］にて表される値に基づき、選択データビットｔ、入力端ｆが受けたデータビット、入力端ｇが受けたデータビット、及び入力端ｈが受けたデータビットのうちの１つを選択する。４入力セレクタ４３は、選択した１つのデータビットを選択データビットとして出力端Ｙを介して出力する。
【００４４】
夫々が図４に示す構成を有する８入力セレクタＳＬ０〜ＳＬ７の入力端ａは、データビットとして図３に示すように、デバイスＩＤ［８］、ＩＤ［９］、ＩＤ［１０］、ＩＤ［１１］、ＩＤ［１２］、ＩＤ［１３］、ＩＤ［１４］、ＩＤ［１５］を夫々受ける。
【００４５】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｂは、データビットとして図３に示すように、デバイスＩＤ［０］、ＩＤ［１］、ＩＤ［２］、ＩＤ［３］、ＩＤ［４］、ＩＤ［５］、ＩＤ［６］、ＩＤ［７］を夫々受ける。
【００４６】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｃは、データビットとして図３に示すように、バンクアドレスＢＡ［０］、ＢＡ［１］、ＢＡ［２］、ＢＡ［３］、ＢＡ［４］、ＢＡ［５］、ＢＡ［６］、ＢＡ［７］を夫々受ける。
【００４７】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｄは、データビットとして図３に示すように、セクタプロテクションデータＳＰ［０］、ＳＰ［１］、ＳＰ［２］、ＳＰ［３］、ＳＰ［４］、ＳＰ［５］、ＳＰ［６］、ＳＰ［７］を夫々受ける。
【００４８】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｅは、データビットとして図３に示すように、コンフィグレーションデータＣＦＧ［０］、ＣＦＧ［１］、ＣＦＧ［２］、ＣＦＧ［３］、ＣＦＧ［４］、ＣＦＧ［５］、ＣＦＧ［６］、ＣＦＧ［７］を夫々受ける。
【００４９】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｆは、データビットとして図３に示すように、読出データＭＥＭ［０］、ＭＥＭ［１］、ＭＥＭ［２］、ＭＥＭ［３］、ＭＥＭ［４］、ＭＥＭ［５］、ＭＥＭ［６］、ＭＥＭ［７］を夫々受ける。
【００５０】
８入力セレクタＳＬ０〜ＳＬ７の入力端ｇは、データビットとして図３に示すように、ステータスデータＳＲ［０］、ＳＲ［１］、ＳＲ［２］、ＳＲ［３］、ＳＲ［４］、ＳＲ［５］、ＳＲ［６］、ＳＲ［７］を夫々受ける。
【００５１】
上記した構成により、８入力セレクタＳＬ０は、上記したＩＤ［８］、ＩＤ［０］、ＢＡ［０］、ＳＰ［０］、ＣＦＧ［０］、ＭＥＭ［０］、及びＳＲ［０］のうちから、選択信号ＳＥＤ（ＳＥＬＡ［０］、ＳＥＬＡ［１］、ＳＥＬＢ［０］、ＳＥＬＢ［１］、ＳＥＬＣ）に応じた１つを選択する。８入力セレクタＳＬ０は、これらＩＤ［８］、ＩＤ［０］、ＢＡ［０］、ＳＰ［０］、ＣＦＧ［０］、ＭＥＭ［０］、及びＳＲ［０］のうちから選択した１つを、データビットＤ０として、フリップフロップＦＦ０の入力端Ｄに供給する。尚、８入力セレクタＳＬ０の入力端ｈは未使用なので接地電位が印加されている。  
【００５２】
フリップフロップＦＦ０は、データビットＤ０をタイミング信号としてのクロック信号ＣＬＫの立ち上がりエッジのタイミングで取り込み、８入力セレクタＳＬ１の入力端ｈにフリップフロップＦＦ０の出力信号Ｑ[０]を供給する。
【００５３】
８入力セレクタＳＬ１は、上記したＩＤ［９］、ＩＤ［１］、ＢＡ［１］、ＳＰ［１］、ＣＦＧ［１］、ＭＥＭ［１］、ＳＲ［１］、及びフリップフロップＦＦ０から供給されたデータビットＱ［０］のうちから、選択信号ＳＥＤに応じた１つを選択する。８入力セレクタＳＬ１は、これらＩＤ［９］、ＩＤ［１］、ＢＡ［１］、ＳＰ［１］、ＣＦＧ［１］、ＭＥＭ［１］、ＳＲ［１］、及びＱ［０］のうちから選択した１つをデータビットＤ１として、フリップフロップＦＦ１の入力端Ｄに供給する。
【００５４】
フリップフロップＦＦ１は、データビットＤ１をクロック信号ＣＬＫの立ち上がりエッジのタイミングで取り込み、８入力セレクタＳＬ２の入力端ｈにフリップフロップＦＦ１の出力信号Ｑ［１］を供給する。
【００５５】
以下、同様にして、８入力セレクタＳＬｗ（ｗは２〜７の整数）は、上記したＩＤ[ｗ＋８]、ＩＤ[ｗ]、ＢＡ[ｗ]、ＳＰ[ｗ]、ＣＦＧ[ｗ]、ＭＥＭ[ｗ]、ＳＲ[ｗ]、及びフリップフロップＦＦ[ｗ−１]から供給されたデータビットＱ［ｗ−１］のうちから、選択信号ＳＥＤに応じた１つを選択する。８入力セレクタＳＬｗは、これらＩＤ[ｗ＋８]、ＩＤ[ｗ]、ＢＡ[ｗ]、ＳＰ[ｗ]、ＣＦＧ[ｗ]、ＭＥＭ[ｗ]、ＳＲ[ｗ]、及びフリップフロップＦＦ[ｗ−１]から供給されたデータビットのうちから選択した１つをデータビットＤｗとして、フリップフロップＦＦｗの入力端Ｄに供給する。
【００５６】
フリップフロップＦＦｗ（ただし、ＦＦ７を除く）は、データビットＤｗをクロック信号ＣＬＫの立ち上がりエッジのタイミングで取り込んでこれを保持しつつ、８入力セレクタＳＬｗ＋１の入力端ｈにフリップフロップＦＦｗの出力信号Ｑ[ｗ]を供給する。
【００５７】
シフトレジスタとしての最終段のフリップフロップＦＦ７は、データビットＤ７をクロック信号ＣＬＫの立ち上がりエッジのタイミングで取り込んでこれを保持しつつ、データビットＱ［７］として出力する。尚、ＰＳ変換回路１２５は、フリップフロップＦＦ７から出力されたデータビットＱ［７］を、シリアルデータ信号ＳＩＯとして出力する。
【００５８】
尚、フリップフロップＦＦ０〜ＦＦ７のうちのＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６の各々はセット端子Ｓ付きであり、ＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７の各々は、リセット端子Ｒ付きである。
【００５９】
すなわち、フリップフロップＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６の各々は、自身のセット端子Ｓに論理レベル０の初期化信号ＩＮＩが供給された場合にセット状態、つまり論理レベル１のデータビットの保持状態に初期化される。一方、フリップフロップＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７の各々は、自身のリセット端子Ｒに論理レベル０の初期化信号ＩＮＩが供給された場合にリセット状態、つまり論理レベル０のデータビットの保持状態に初期化される。尚、フリップフロップＦＦ０〜ＦＦ７は、クロック信号ＣＬＫに対して非同期で初期化信号ＩＮＩを受け付け、当該初期化信号ＩＮＩに応じて、上記したようにセット状態又はリセット状態に初期化される。
【００６０】
アンドゲートＡＮは、パワーオンリセット信号ＰＯＲ及びＩＤ設定信号ＩＤＳを受ける。尚、パワーオンリセット信号ＰＯＲは、メモリ部１００の電源投入に応じて、所定期間の間だけフリップフロップの初期化を促す論理レベル０の状態を維持し、その後、論理レベル１の状態を維持する信号である。一方、ＩＤ設定信号ＩＤＳは、例えばメモリ部１００の外部から供給されたＩＤ読出命令信号に対応した、クロック信号ＣＬＫに非同期な信号である。ＩＤ設定信号ＩＤＳは、例えば論理レベル０の状態にある場合に、図２に示すデバイスＩＤ［０：２３］のうちのＩＤ［１６：２３］の値（論理レベル０又は１）をフリップフロップＦＦ０〜ＦＦ７に設定させる信号である。
【００６１】
アンドゲートＡＮは、パワーオンリセット信号ＰＯＲ及びＩＤ設定信号ＩＤＳのうちのいずれか一方が論理レベル０となる場合に、初期化を促す論理レベル０の初期化信号ＩＮＩを生成する。アンドゲートＡＮは、かかる初期化信号ＩＮＩを、フリップフロップＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６各々のセット端子Ｓと、フリップフロップＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７各々のリセット端子Ｒとに供給する。
【００６２】
以下に、図３に示すＰＳ変換回路１２５の動作について説明する。
【００６３】
ＰＳ変換回路１２５は、選択信号ＳＥＤによって指定される動作モードで動作する。
【００６４】
図５は、選択信号ＳＥＤ（ＳＥＬＡ［１］、ＳＥＬＡ［０］、ＳＥＬＢ［１］、ＳＥＬＢ［０］、ＳＥＬＣ）と、当該選択信号ＳＥＤによって指定される動作モードとの対応関係の一例を表す図である。
【００６５】
例えば図５に示すように、選択信号ＳＥＤによってＭＥＭ取込モードが指定されると、８入力セレクタＳＬ０〜ＳＬ７は入力端ｆで受けた読出データＭＥＭ［０：７］をフリップフロップＦＦ０〜ＦＦ７の入力端Ｄに供給する。これにより、メモリセルアレイ部１０から読み出された読出データＭＥＭ［０：７］が、パラレル形態にてシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込まれる。
【００６６】
その取込み終了後に、選択信号ＳＥＤによって図５に示すシリアルモードが指定されると、８入力セレクタＳＬ１〜ＳＬ７は、入力端ｈで受けた前段のフリップフロップＦＦ０〜ＦＦ６からのデータビットＱ［０：６］を、次段のフリップフロップＦＦ１〜ＦＦ７の入力端Ｄ１〜Ｄ７に供給する。これにより、シフトレジスタ（ＦＦ０〜ＦＦ７）は、取り込んだ８ビットの読出データＭＥＭ［０：７］を、クロック信号ＣＬＫの立ち上がりエッジに同期して１ビットずつ次段のフリップフロップにシフトさせつつ、最終段のフリップフロップＦＦ７からシリアルデータ信号ＳＩＯとして出力する。
【００６７】
よって、選択信号ＳＥＤによってＭＥＭ取込モードが指定され、引き続きシリアルモードが指定されると、ＰＳ変換回路１２５は、アレイコントローラ１１から出力された読出データＭＥＭ［０：７］をシリアル形態に変換したシリアルデータ信号ＳＩＯとして１ビットずつ順に出力する。
【００６８】
尚、同様に、ＰＳ変換回路１２５は、選択信号ＳＥＤにてＢＡ取込モード及びシリアルモードが順に指定されると、バンクアドレスレジスタ１２３に記憶されているバンクアドレスＢＡ［０：７］をシリアル形態に変換したシリアルデータ信号ＳＩＯとして１ビットずつ順に出力する。
【００６９】
また、ＰＳ変換回路１２５は、選択信号ＳＥＤにてＳＰ取込モード及びシリアルモードが順に指定されると、セクタプロテクションレジスタ１２４に記憶されているセクタプロテクションデータＳＰ［０：７］をシリアル形態に変換したシリアルデータ信号ＳＩＯとして１ビットずつ順に出力する。
【００７０】
また、ＰＳ変換回路１２５は、選択信号ＳＥＤにてＣＦＧ取込モード及びシリアルモードが順に指定されると、コンフィグレーションレジスタ１２２に記憶されているコンフィグレーションデータＣＦＧ［０：７］をシリアル形態に変換したシリアルデータ信号ＳＩＯとして１ビットずつ順に出力する。
【００７１】
また、ＰＳ変換回路１２５は、選択信号ＳＥＤにてＳＲ取込モード及びシリアルモードが順に指定されると、ステータスレジスタ１２１に記憶されているステータスデータＳＲ［０：７］をシリアル形態に変換したシリアルデータ信号ＳＩＯとして１ビットずつ順に出力する。
【００７２】
ただし、ＰＳ変換回路１２５は、固定データとしての２４ビットのデバイスＩＤ［０：２３］に関しては、以下の手順でシリアル形態に変換し、これを出力する。
【００７３】
図６は、ＰＳ変換回路１２５がデバイスＩＤ［０：２３］をシリアル形態に変換し、シリアルデータ信号ＳＩＯとして出力する際の内部動作を表すタイムチャートの一例である。
【００７４】
図６に示すように、メモリ部１００の外部からＩＤ読出命令信号ＩＤＲＤを受けると、このＩＤ読出命令信号ＩＤＲＤに応じて、ＰＳ変換回路１２５には、固定データとしてのデバイスＩＤを設定させる論理レベル０のＩＤ設定信号ＩＤＳが入力される。これにより、図３に示されるフリップフロップＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６の各々がセット状態、フリップフロップＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７の各々がリセット状態に初期化される。つまり、かかる初期化により、図２に示すデバイスＩＤの第１６〜第２３ビットに対応した８ビットのデバイスＩＤ［１６：２３］が、フリップフロップＦＦ０〜ＦＦ７に取り込まれる。
【００７５】
引き続き、選択信号ＳＥＤによってシリアルモードが指定される。これにより、シフトレジスタ（ＦＦ０〜ＦＦ７）は、取り込んだデバイスＩＤ［１６：２３］をクロック信号ＣＬＫの立ち上がりエッジに同期して、図６に示すようにＩＤ［２３］、ＩＤ［２２］、ＩＤ［２１］、ＩＤ［２０］、ＩＤ［１９］、ＩＤ［１８］、ＩＤ［１７］、ＩＤ［１６］の順に１ビットずつシリアルデータ信号ＳＩＯとして出力する。
【００７６】
ここで、デバイスＩＤ［１６］が出力されると、引き続き、図６に示すように、選択信号ＳＥＤによってＩＤ［８：１５］取込モードが指定される。この際、８入力セレクタＳＬ０〜ＳＬ７は、入力端ａで受けたデバイスＩＤ、つまり図２に示すデバイスＩＤの第８ビット〜第１５ビットに対応したデバイスＩＤ［８：１５］をフリップフロップＦＦ０〜ＦＦ７の入力端Ｄ０〜Ｄ７に供給する。これにより、ＩＤ格納部１３０に格納されているデバイスＩＤ［８：１５］が、図６に示すように、デバイスＩＤ［１６］出力よりも１つ後のクロック信号ＣＬＫの立ち上がりエッジのタイミングでシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込まれる。
【００７７】
その取込み終了後に、図６に示すように選択信号ＳＥＤにてシリアルモードが指定される。この際、８入力セレクタＳＬ１〜ＳＬ７は、入力端ｈで受けた前段のフリップフロップＦＦ０〜ＦＦ６から出力されたデータビットＱ［０：６］を、次段のフリップフロップＦＦ１〜ＦＦ７の入力端Ｄ１〜Ｄ７に供給する。
【００７８】
これにより、シフトレジスタは、取り込んだ８ビットのデバイスＩＤ［８：１５］をクロック信号ＣＬＫの立ち上がりエッジに同期して、図６に示すようにＩＤ［１５］、ＩＤ［１４］、ＩＤ［１３］、ＩＤ［１２］、ＩＤ［１１］、ＩＤ［１０］、ＩＤ［９］、ＩＤ［８］の順に１ビットずつシリアルデータ信号ＳＩＯとして出力する。
【００７９】
ここで、デバイスＩＤ［８］が出力されると、引き続き、図６に示すように、選択信号ＳＥＤによってＩＤ［０：７］取込モードが指定される。この際、８入力セレクタＳＬ０〜ＳＬ７は、入力端ｂで受けたデバイスＩＤ、つまり図２に示すデバイスＩＤの第０ビット〜第７ビットに対応したデバイスＩＤ［０：７］をフリップフロップＦＦ０〜ＦＦ７の入力端Ｄ０〜Ｄ７に供給する。これにより、ＩＤ格納部１３０に格納されているデバイスＩＤ［０：７］が、図６に示すように、デバイスＩＤ［８］出力よりも１つ後のクロック信号ＣＬＫの立ち上がりエッジのタイミングでシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込まれる。
【００８０】
その取込み終了後に、図６に示すように選択信号ＳＥＤにてシリアルモードが指定される。この際、８入力セレクタＳＬ１〜ＳＬ７は、入力端ｈで受けた前段のフリップフロップＦＦ０〜ＦＦ６から出力されたデータビットＱ［０：６］を、次段のフリップフロップＦＦ１〜ＦＦ７の入力端Ｄ１〜Ｄ７に供給する。
【００８１】
これにより、シフトレジスタは、取り込んだ８ビットのデバイスＩＤ［０：７］をクロック信号ＣＬＫの立ち上がりエッジに同期して、図６に示すようにＩＤ［７］、ＩＤ［６］、ＩＤ［５］、ＩＤ［４］、ＩＤ［３］、ＩＤ［２］、ＩＤ［１］、ＩＤ［０］の順に、１ビットずつシリアルデータ信号ＳＩＯとして出力する。
【００８２】
以上のように、ＰＳ変換回路１２５では、固定データとしてのデバイスＩＤ［０：２３］をシリアル形態に変換して出力するにあたり、デバイスＩＤ［０：７］又はＩＤ［８：１５］に対しては、先ず、セレクタ（ＳＬ０〜ＳＬ７）を介してフリップフロップＦＦ０〜ＦＦ７の入力端Ｄ０〜Ｄ７に供給する。これにより、フリップフロップＦＦ０〜ＦＦ７は、クロック信号ＣＬＫの立ち上がりエッジのタイミングで、８ビットのデバイスＩＤ［０：７］又はＩＤ［８：１５］の各値をパラレル形態で取り込む。そして、これらフリップフロップＦＦ０〜ＦＦ７からなるシフトレジスタは、取り込んだ８ビットのデバイスＩＤ［０：７］又はＩＤ［８：１５］を、クロック信号ＣＬＫの立ち上がりエッジに同期して１ビットずつ順にシリアルデータ信号ＳＩＯとして出力する。
【００８３】
一方、デバイスＩＤ［１６：２３］については、セレクタ（ＳＬ０〜ＳＬ７）を介さずに、フリップフロップＦＦ０〜ＦＦ７各々のリセット端子Ｒ又はセット端子Ｓを利用した初期化により、これらＦＦ０〜ＦＦ７に取り込んで保持させる。そして、シフトレジスタ（ＦＦ０〜ＦＦ７）は、設定した８ビットのデバイスＩＤ［１６：２３］を、クロック信号ＣＬＫの立ち上がりエッジに同期して１ビットずつ順にシリアルデータ信号ＳＩＯとして出力する。
【００８４】
このように、ＰＳ変換回路１２５では、２４ビットのデバイスＩＤ［０：２３］のうち、図６に示したＩＤ読出命令信号ＩＤＲＤを受けた直後に読み出すためにフリップフロップのセットアップ時間に対してマージンが取れない８ビットのデバイスＩＤ［１６：２３］を、クロック信号ＣＬＫに依存せずに、非同期の初期化によってシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込むようにしている。よって、デバイスＩＤ［１６：２３］をシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込むにあたり、クロック信号ＣＬＫに対するセットアップ時間を考慮する必要が無い。よって、クロック信号ＣＬＫの周波数を下げることなく、デバイスＩＤ［１６：２３］をシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込んで保持させ、これをシリアル形態で出力することが可能となる。
【００８５】
尚、８入力セレクタＳＬ０〜ＳＬ７の各々として図４に示す構成を採用した場合、入力端ａに供給されるデバイスＩＤ［８：１５］は、３段分のセレクタ（４１、４２、４３）を経てフリップフロップＦＦ０〜ＦＦ７各々の入力端Ｄに供給されることになる。同様に、入力端ｂに供給されるデバイスＩＤ［０：７］も、３段分のセレクタ（４１、４２、４３）を経てフリップフロップＦＦ０〜ＦＦ７各々の入力端Ｄに供給される。
【００８６】
よって、デバイスＩＤ［８：１５］又はＩＤ［０：７］をシフトレジスタ（ＦＦ０〜ＦＦ７）に取り込むためには、３段分のセレクタ（４１、４２、４３）の遅延時間を加味して、クロック信号ＣＬＫの立ち上がりエッジに対し、選択信号ＳＥＤのセットアップ時間を確保する必要がある。
【００８７】
ところで、選択信号ＳＥＤによるシリアルモードの指定は、図５に示すように、選択ビットＳＥＬＡ［０：１］のみに依存しており、選択ビットＳＥＬＢ［０：１］及びＳＥＬＣは関与していない。
【００８８】
そこで、図６に示すＩＤ［８：１５］取込モードを実施する場合には、その直前のシリアルモードの実行中に、図５に示すようにＳＥＬＢ［０：１］及びＳＥＬＣを全て論理レベル０に設定しておく。また、図６に示すＩＤ［０：７］取込モードを実施する場合には、その直前のシリアルモードの実行中に、図５に示すようにＳＥＬＢ［０：１］を論理レベル０、ＳＥＬＣを論理レベル１に設定しておく。
【００８９】
これにより、デバイスＩＤ［０：７］、又はＩＤ［８：１５］の取込動作時における８入力セレクタＳＬ０〜ＳＬ７各々での遅延時間は、実質的には図４に示す４入力セレクタ４３の１段分だけとなる。
【００９０】
従って、ＰＳ変換回路１２５によれば、固定データ片（ＩＤ）を、他の情報データ片（ＩＤ、ＢＡ、ＳＰ、ＣＦＧ、ＭＥＭ、ＳＲ）の読み出し速度と同等な速度でシリアル形態で出力することが可能となる。
【００９１】
また、ＰＳ変換回路１２５では、デバイスＩＤ［０：２３］のうちのデバイスＩＤ［１６：２３］は、８入力セレクタ（ＳＬ０〜ＳＬ７）を介さずに、シフトシフトレジスタに取り込まれる。
【００９２】
よって、デバイスＩＤ［０：１５］のみならずデバイスＩＤ［１６：２３］をもセレクタでの選択対象とする一般的なＰＳ変換回路の場合に比べてこのセレクタの回路規模を小さくすることができる。更に、デバイスＩＤ［１６：２３］を選択するための選択信号ＳＥＤによる制御が不要となる分だけ電力消費量を低減させることができる。
【００９３】
従って、ＰＳ変換回路１２５によれば、処理速度の低下、消費電力の増大、及びチップ面積の増加を招くことなく、固定データ片（ＩＤ）を含む複数の情報データ片（ＩＤ、ＢＡ、ＳＰ、ＣＦＧ、ＭＥＭ、ＳＲ）を選択的にシリアル形態に変換して出力することが可能となる。
【００９４】
尚、図３に示す実施例では、図２に示すように、デバイスＩＤ［１６：２３］にて表される８ビット１０１０１０１０に対応させて、フリップフロップＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６をセット端子付きとし、ＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７をリセット端子付きとしている。
【００９５】
つまり、各フリップフロップＦＦ０〜ＦＦ７として、セット端子付きを採用するのか、或いはリセット端子付きを採用するのかは、デバイスＩＤ［１６：２３］における各ビットの値によって決定している。
【００９６】
要するに、デバイスＩＤ［０：２３］の第１６〜第２３ビットが、以下のようにフリップフロップＦＦ０〜ＦＦ７に対応している。
【００９７】
第１６ビット：ＦＦ０
第１７ビット：ＦＦ１
第１８ビット：ＦＦ２
第１９ビット：ＦＦ３
第２０ビット：ＦＦ４
第２１ビット：ＦＦ５
第２２ビット：ＦＦ６
第２３ビット：ＦＦ７
ここで、デバイスＩＤ［０：２３］の第１６〜第２３ビットのうちで論理レベル０（第１の値）を示すビットに対応するフリップフロップをリセット端子付きとし、論理レベル１（第２の値）を示すビットに対応するフリップフロップをセット端子付きとしている。
【００９８】
しかしながら、フリップフロップＦＦ０〜ＦＦ７としては、セット端子及びリセット端子を共に備えたものを採用しても良い。
【００９９】
図７は、かかる点に鑑みてなされたＰＳ変換回路１２５の変形例としてのＰＳ変換回路１２５Ａを示す回路図である。尚、図７に示す構成において、フリップフロップＦＦ０〜ＦＦ７を除く他の構成は、図３に示すものと同一である。
【０１００】
図７に示す構成では、フリップフロップＦＦ０〜ＦＦ７の各々として、セット端子Ｓ及びリセット端子Ｒ付きのものを採用する。この際、フリップフロップＦＦ０、ＦＦ２、ＦＦ４及びＦＦ６各々のセット端子Ｓ、フリップフロップＦＦ１、ＦＦ３、ＦＦ５及びＦＦ７各々のリセット端子Ｒで初期化信号ＩＮＩを受ける。尚、フリップフロップＦＦ０、ＦＦ２、ＦＦ４、ＦＦ６各々のリセット端子Ｒ、及びフリップフロップＦＦ１、ＦＦ３、ＦＦ５、ＦＦ７各々のセット端子Ｓは使用しないので、夫々のリセット端子Ｒ及びセット端子Ｓに電源電位を印加する。
【０１０１】
図７に示す構成によれば、デバイスＩＤ［１６：２３］の各ビットの値に基づき、リセット端子Ｒ及びセット端子Ｓのいずれを使用するのかを選択できるので、デバイスＩＤの変更等に柔軟に対応することが可能となる。
【０１０２】
また、図３や図７に示した実施例では、デバイスＩＤ［１６：２３］をシフトレジスタ（ＦＦ０〜ＦＦ７）に設定する時のみに、図６に示すようにＩＤ設定信号ＩＤＳを論理レベル０に切り替えている。しかしながら、ＰＳ変換回路１２５又は１２５Ａの非動作時には、常にＩＤ設定信号ＩＤＳを論理レベル０に固定していても良い。
【０１０３】
例えば、メモリセルアレイ部１０から読み出された読出データＭＥＭ［０：７］や、デバイスＩＤ［０：７］等をシリアルモードで転送し終われば、次の読出動作の開始時点まで、ＩＤ設定信号ＩＤＳを論理レベル０としてフリップフロップＦＦ０〜ＦＦ７の各出力を、デバイスＩＤ［１６：２３］の各値と同一となるように初期化しても構わない。
【０１０４】
また、図３及び図７に示す例では、ＰＳ変換回路１２５及び１２５Ａは、複数の情報データ片（ＩＤ、ＢＡ、ＳＰ、ＣＦＧ、ＭＥＭ、ＳＲ）のうちの任意の１つを選択してシリアル形態に変換したシリアルデータ信号ＳＩＯを外部出力している。
【０１０５】
しかしながら、本発明は、ＳＰＩやＩ２Ｃ（Inter-Integrated Circuits）等のシリアルインターフェースや、パラレル／シリアル変換器を備えた半導体装置以外にも、パラレルインターフェースを備えた半導体装置にも適用可能である。
【０１０６】
例えば、図８に示すＰＳ変換回路１２５Ｂのように、フリップフロップＦＦ０〜ＦＦ７の各出力Ｑ［０：７］に夫々対応した出力バッファＰＤ０〜ＰＤ７及び８個の出力端子ＳＯ［０：７］を設け、当該８個の出力端子ＳＯ[０：７]を介して、フリップフロップＦＦ０〜ＦＦ７に取り込まれた情報データ片をパラレル形態で外部出力できるようにしても良い。尚、出力バッファＰＤ０〜ＰＤ７の各々は、出力イネーブル信号ＥＮに応じてフリップフロップＦＦ０〜ＦＦ７の各出力Ｑ［０：７］を出力端子ＳＯ[０：７]を介して出力する。
【０１０７】
また、図３、図７及び図８に示すＰＳ変換回路１２５、１２５Ａ及び１２５Ｂでは、複数の情報データ片（ＩＤ、ＢＡ、ＳＰ、ＣＦＧ、ＭＥＭ、ＳＲ）のうちの任意の１つを取り込む記憶素子群として８つのフリップフロップを用いている。しかしながら、フリップフロップに代えてラッチを採用しても良い。この場合、各ラッチは、クロック信号ＣＬＫが論理レベル０及び１のうちの一方の状態にある場合にのみ入力されたデータビットを取り込み、当該クロック信号ＣＬＫが論理レベル０及び１のうちの他方の状態にある間は、その取り込んだデータビットの値を保持する。尚、このような記憶素子群を、ラッチ及びフリップフロップを混在させて構成しても良い。すなわち、夫々が１ビットの値をクロック信号ＣＬＫに応じて取り込んで保持しつつ、これを出力する複数の記憶素子を介して情報データ片を出力する構成であれば良いのである。
【０１０８】
また、上記実施例では、各フリップフロップ（又はラッチ）を初期化することで設定する情報データ片をデバイスＩＤとしているが、デバイスＩＤ以外のＩＤ、或いはその他の情報データ片をフリップフロップ（又はラッチ）の初期化によって設定しても良い。すなわち、各フリップフロップ（又はラッチ）の初期化によって設定する情報データは、半導体装置の動作中にデータ値が変化しない固定データであれば良い。
【０１０９】
また、上記した実施例では、デバイスＩＤのビット数を２４ビット、当該デバイスＩＤ以外の他の情報データ片（ＢＡ、ＳＰ、ＣＦＧ、ＭＥＭ、ＳＲ）のビット数を８ビットとしているが、そのビット数は「８」又は「２４」に限定されない。尚、固定データとしてのデバイスＩＤのビット数を、フリップフロップＦＦ０〜ＦＦ７のビット数と同一の「８」とした場合には、フリップフロップＦＦ０〜ＦＦ７の初期化動作のみで、当該デバイスＩＤの取込が完了する。よって、この際、８入力セレクタＳＬ０〜ＳＬ７の各々として、８入力セレクタに代えて６入力セレクタを採用することが可能となる。また、同様にフリップフロップ（又はラッチ）の個数についても８個に限定されず、２個以上の複数であれば良い。
【０１１０】
要するに、本発明に係る半導体装置としては、複数のビットからなる固定データ（ＩＤ）を出力するにあたり、複数の記憶素子と、初期化制御部と、を含むものを採用すれば良いのである。
【０１１１】
すなわち、複数の記憶素子（例えばフリップフロップやラッチ）は、固定データ（ＩＤ）の複数のビットに夫々対応しており、夫々が自身の入力端で受けた１ビットの値をタイミング信号に応じて取り込んで保持しつつ出力する。初期化制御部（ＡＮ）は、固定データ設定信号（ＩＤＳ）を受けた場合に初期化信号（ＩＮＩ）を複数の記憶素子に供給する。この際、複数の記憶素子の各々は、この初期化信号に応じて、自身に対応している固定データのビットで表される値を保持する状態に初期化される。
【符号の説明】
【０１１２】
１０                          メモリセルアレイ部
１１                          アレイコントローラ
１２                          メモリコントローラ
１２１                        ステータスレジスタ
１２２                       コンフィグレーションレジスタ
１２３                       バンクアドレスレジスタ
１２４                       セクタプロテクションレジスタ
１２５、１２５Ａ、１２５Ｂ    ＰＳ変換回路
１３０                        ＩＤ格納部
ＦＦ０〜ＦＦ７                フリップフロップ
ＳＬ０〜ＳＬ７                ８入力セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2019215724.tif 000007
【図７】
2019215724.tif 000008
【図８】
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