(57)【要約】【課題】より簡易な回路構成で消費電流が削減された入出力回路を提供すること。【解決手段】入力端子に入力された入力信号および出力の有効、無効を切り替えるイネーブル端子に入力されたイネーブル信号に基づいて、出力端子と外部電源との間に接続された負荷を駆動する第１のトランジスタと、入力端子と第１のトランジスタの制御端子との間に設けられるとともに入力信号の導通、遮断を切り替える第１の切替端子を備えた第１のスイッチと、イネーブル信号に基づいて第１の切替端子を制御するスイッチ制御部と、を含み、スイッチ制御部は、イネーブル信号の論理が遷移した際に所定の期間第１のスイッチを導通させ、第１のトランジスタの制御端子に入力信号を入力させて第１のトランジスタから負荷に流れる電流を抑制するように第１の切替端子を制御する。【選択図】図１
2019097132.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力信号および出力の有効、無効を切り替えるイネーブル端子に入力されたイネーブル信号に基づいて、出力端子と外部電源との間に接続された負荷を駆動する第１のトランジスタと、
前記入力端子と前記第１のトランジスタの制御端子との間に設けられるとともに前記入力信号の導通、遮断を切り替える第１の切替端子を備えた第１のスイッチと、
イネーブル信号に基づいて前記第１の切替端子を制御するスイッチ制御部と、を含み、  前記スイッチ制御部は、前記イネーブル信号の論理が遷移した際に所定の期間前記第１のスイッチを導通させ、前記第１のトランジスタの制御端子に前記入力信号を入力させて前記第１のトランジスタから前記負荷に流れる電流を抑制するように前記第１の切替端子を制御する
入出力回路。
【請求項２】
前記スイッチ制御部は、前記第１の切替端子に接続された第２のトランジスタ、および一端が前記第２のトランジスタの制御端子に接続され、他端が前記イネーブル端子に接続された遅延部を備え、
前記遅延部の遅延時間によって前記イネーブル信号の論理が遷移した際の前記所定の期間が定まる
請求項１に記載の入出力回路。
【請求項３】
前記第１のトランジスタはＰ型のＭＯＳトランジスタであり、
前記第２のトランジスタはＮ型のＭＯＳトランジスタであり、
前記第１のスイッチは、各々のドレインとソースが接続されたＰ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを備えるとともに前記Ｐ型のＭＯＳトランジスタのゲートが前記第１の切替端子とされ、
前記第２のトランジスタのドレインが前記第１のスイッチのＰ型のＭＯＳトランジスタのゲートに接続されている
請求項２に記載の入出力回路。
【請求項４】
前記スイッチ制御部は、予め定められた信号の導通、遮断を切り替える第２の切替端子を備えた第２のスイッチ、並びに前記第１の切替端子および前記第２の切替端子に接続部で接続された第３のトランジスタを備え、
前記接続部と前記第２のスイッチの入出力部との間の容量である第１の容量と、前記接続部と前記第１のスイッチの入出力部との間の容量である第２の容量との間の電荷の移動によって前記イネーブル信号の論理が遷移した際の前記所定の期間が定まる
請求項１に記載の入出力回路。
【請求項５】
前記第１のトランジスタはＰ型のＭＯＳトランジスタであり、
前記第３のトランジスタはＮ型のＭＯＳトランジスタであり、
前記第１のスイッチは、各々のドレインとソースが接続されたＰ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを備えるとともに前記Ｐ型のＭＯＳトランジスタのゲートが前記第１の切替端子とされ、
前記第２のスイッチは、各々のドレインとソースが接続されたＰ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを備えるとともに前記Ｐ型のＭＯＳトランジスタのゲートが前記第２の切替端子とされ、
前記第３のトランジスタのドレインが前記第１のスイッチのＰ型のＭＯＳトランジスタのゲート、および前記第２のスイッチのＰ型のＭＯＳトランジスタのゲートに接続されている
請求項４に記載の入出力回路。
【請求項６】
前記イネーブル信号の論理が遷移した際に前記出力端子が前記外部電源にプルダウン、またはプルアップされる
請求項１から請求項５のいずれか１項に記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力回路、特に、入出力回路部の電源電圧より高い外部電圧が印加可能であり、また外部電圧までプルアップ／プルダウンが可能な、半導体集積回路の信号インターフェース部に用いるトレラント機能を有する入出力回路に関する。
【背景技術】
【０００２】
半導体集積回路間の信号インターフェースでは、電源電圧が異なる、すなわち信号レベルが異なる（例えば３Ｖ、５Ｖ）半導体集積回路との信号インターフェースが必要となる場合がある。この場合、低電圧側の半導体集積回路の信号インターフェースとして、電源電圧より高い外部電源電圧を印加可能な、もしくはプルアップ／プルダウンが可能なトレラント機能を有する入出力回路を用いることが一般的である。
【０００３】
従来、トレラント機能を有する入出力回路について、例えば特許文献１に開示された半導体集積回路装置の入出力回路が知られている。特許文献１に開示された半導体集積回路装置の入出力回路である、双方向若しくは出力トライステートバッファ回路１は、ＰｃｈメインＴｒ（ＰＭＯＳトランジスタ）２、ＮｃｈメインＴｒ（ＮＭＯＳトランジスタ）３および４、出力ＰＡＤ５、フローティングウェル充電回路７、フローティングウェルを有するＰｃｈＴｒ（ＰＭＯＳトランジスタ）９、フローティングウェルを有するＰｃｈＴｒおよびＮｃｈＴｒで構成されたトランスファーゲート１０、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２、電源電位／バイアス電圧切替回路２３、ＮＡＮＤゲート４１、ＮＯＲゲート４２、インバータＩＶ４３、を備え、入力信号ＩＮ、イネーブル信号ＥＢを入力している。
【０００４】
上記双方向若しくは出力トライステートバッファ回路１のＥＢ−ＰＡＤ電位判定部２１は、イネーブル信号ＥＢおよび出力ＰＡＤ５と接続され、イネーブル信号ＥＢの信号レベルと出力ＰＡＤ５からのＰＡＤ電位とに基づいて回路状態を判定し、その判定結果に応じた切替信号をバイアス電圧生成部２２および電源電圧／バイアス電圧切替回路２３に出力する。一方、バイアス電圧生成部２２は、出力用電源電圧ＶＤＤＩＯに接続され、生成した出力電位Ｖｂｉａｓを、電源電圧／バイアス電圧切替回路２３に出力する。また、電源電圧／バイアス電圧切替回路２３は、出力用電源電圧ＶＤＤＩＯおよびバイアス電圧生成部２２に接続され、ＥＢ−ＰＡＤ電位判定部２１からの切替信号に基づいて、ＶＤＤＩＯ電圧又はバイアス電圧ＶｂｉａｓのいずれかをＰｃｈＴｒ９のゲートに出力する。これにより、出力トライステートバッファ回路１ではディスイネーブル状態においてＰＡＤ電位が、Ｌ電位からまたはＨレベルから外部電位ＶＴＴにプルアップされる。
【０００５】
また、他のトレラント機能を有する入出力回路として、特許文献２に開示された入出力回路も知られている。特許文献２に開示された入出力回路としてのトライステート出力回路１は、ワンショットパルス発生回路１０と、ＯＥ・ＰＡＤ電位判定回路２０と、バイアス回路３０と、フローティングウェル充電回路４０と、トランスファーゲート５０と２入力ＮＡＮＤ回路６１と、インバータ６２と、２入力ＮＯＲ回路６３と、Ｐ−ＭＯＳトランジスタ６４および６５と、Ｎ−ＭＯＳトランジスタ６６および６７と抵抗６８とを有し、入力端子Ａから入力された入力信号ａを出力パッドＰＡＤｏから出力する。
【０００６】
上記トライステート出力回路１は、Ｐ−ＭＯＳトランジスタ６５が所定信号に基づいて出力パッドＰＡＤｏを駆動し、Ｐ−ＭＯＳトランジスタ６４は、Ｐ−ＭＯＳトランジスタ６５のゲートに接続されたノードの電位を制御し、ワンショットパルス発生回路１０は所定信号の信号レベルが遷移した際に所定時間幅のパルスを出力し、バイアス回路３０は該パルスが出力されている期間、Ｐ−ＭＯＳトランジスタ６４を制御するためのバイアス電圧を生成し、当該バイアス電圧をＰ−ＭＯＳトランジスタ６４のゲートに印加する。これにより、トライステート出力回路１ではプルアップが迅速に行われ、消費電流の増大が抑制される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２６０５８７号公報
【特許文献２】特開２００６−１５７０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、昨今の集積規模の増大、機能の多様化等に伴って、半導体集積回路では消費電流の抑制が喫緊の課題となっている。半導体集積回路間の入出力回路においても例外ではなく、消費電流の抑制、あるいは回路規模の抑制が課題となっている。この点、特許文献１に開示された双方向若しくは出力トライステートバッファ回路１も消費電流の抑制を目的としているが、ＥＢ−ＰＡＤ電位判定部２１や、バイアス電圧生成部２２、電源電圧／バイアス電圧切替回路２３等の回路を用いる必要があり、消費電流の抑制、回路規模の抑制に関しては改善の余地がある。また、特許文献２に開示されたトライステート出力回路１も消費電流の削減を目的としているが、ワンショットパルス発生回路１０、ＯＥ・ＰＡＤ電位判定回路２０、バイアス回路３０、フローティングウェル充電回路４０等を用いる必要があり、消費電流の抑制、回路規模の抑制に関してはやはり改善の余地がある。
【０００９】
本発明は、上記の点に鑑みてなされたものであり、より簡易な回路構成で消費電流が削減された入出力回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る入出力回路は、入力端子に入力された入力信号および出力の有効、無効を切り替えるイネーブル端子に入力されたイネーブル信号に基づいて、出力端子と外部電源との間に接続された負荷を駆動する第１のトランジスタと、前記入力端子と前記第１のトランジスタの制御端子との間に設けられるとともに前記入力信号の導通、遮断を切り替える第１の切替端子を備えた第１のスイッチと、イネーブル信号に基づいて前記第１の切替端子を制御するスイッチ制御部と、を含み、前記スイッチ制御部は、前記イネーブル信号の論理が遷移した際に所定の期間前記第１のスイッチを導通させ、前記第１のトランジスタの制御端子に前記入力信号を入力させて前記第１のトランジスタから前記負荷に流れる電流を抑制するように前記第１の切替端子を制御するものである。
【発明の効果】
【００１１】
本発明によれば、より簡易な回路構成で消費電流が削減された入出力回路を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る入出力回路の構成の一例を示す回路図である。
【図２】第２の実施の形態に係る入出力回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照し、本発明を実施するための形態について詳細に説明する。以下の実施の形態では、入力信号に応じて出力をプルダウンする入出力回路を例示して説明する。
【００１４】
［第１の実施の形態］
図１を参照して、本実施の形態に係る入出力回路について説明する。図１に示すように、本実施の形態に係る入出力回路１は、Ｐ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、「ＰＭＯＳトランジスタ」）２、Ｎ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」）３、４、５、アナログスイッチ１１、２１、否定論理積回路（以下、「ＮＡＮＤ回路」）４１、否定論理和回路（以下、「ＮＯＲ回路」）４２、インバータ４３、抵抗Ｒ１、容量Ｃ３、抵抗６を含んで構成されている。図１中、ＶＤＤＩＯは本入出力回路１の高電位側の電源を示している。本実施の形態に係る入出力回路１では低電位側を接地（グランド）としているが、これに限定されず、負電位の電源としてもよい。入出力回路１では、出力のＰＭＯＳトランジスタ２のゲートにＶＤＤＩＯのレベルを速やかに伝えるために、アナログスイッチ１１のＰＭＯＳトランジスタのゲート電位を制御するＮＭＯＳトランジスタ５をオフ状態にするタイミングを制御している。なお、ＰＭＯＳトランジスタ２が本発明に係る「第１のトランジスタ」に、ＮＭＯＳトランジスタ５が「第２のトランジスタ」に、ＭＯＳトランジスタのゲートが「制御端子」に各々相当する。
【００１５】
入出力回路１は、入力パッドＡ、出力イネーブルパッドＯＥ、出力パッドＰＡＤを備え、入力パッドＡに入力された入力信号ａに応じた出力信号が出力パッドＰＡＤから出力される。出力パッドＰＡＤには、出力信号をプルダウンするプルダウン抵抗Ｒｐｄが接続されている。出力イネーブルパッドＯＥは、出力の有効、無効を切り替える信号である出力イネーブル信号ｏｅが入力されるパッドであり、本実施の形態では、出力イネーブル信号ｏｅがハイレベル（以下、「Ｈ」）で出力がイネーブル（有効）、ロウレベル（以下、「Ｌ」）でディスイネーブル（無効）とされる。出力イネーブル信号ｏｅがＨの場合（以下、「ｏｅ＝Ｈ」のように記載する場合がある）、入力パッドＡに入力された入力信号ａの論理に対応する出力信号が出力パッドＰＡＤから出力される。一方、ｏｅ＝Ｌの場合は、出力信号は不定状態、すなわちハイインピーダンス状態（以下、「ＨＺ状態」）となり、出力パッドＰＡＤからの出力は遮断される。なお、本実施の形態では、一例として、Ｈを電源ＶＤＤＩＯの電位、Ｌをグランドとしている。なお、プルダウン抵抗Ｒｐｄが、本発明に係る「負荷」に相当する。
【００１６】
ＮＡＮＤ回路４１は２入力のＮＡＮＤ回路であり、一方の入力に入力パッドＡが接続され、他方の入力に出力イネーブルパッドＯＥが接続されている。また、ＮＯＲ回路４２は２入力のＮＯＲ回路であり、一方の入力にインバータ４３を介した出力イネーブルパッドＯＥが接続され、他方の入力に入力パッドＡが接続されている。そして、ＮＡＮＤ回路４１、ＮＯＲ回路４２、インバータ４３によって回路状態判定部３０が構成されている。入力パッドＡへの入力信号ａ、出力イネーブルパッドへＯＥの入力信号をｏｅ、ＮＡＮＤ回路４１の出力であるノードＢの信号をｂ、ＮＯＲ回路４２の出力であるノードＣの信号をｃで表すと、入力信号ａ、出力イネーブル信号ｏｅの論理値の組み合わせ（ａ、ｏｅ）に対する信号ｂ、ｃの論理値の組み合わせ（ｂ、ｃ）は以下のようになる。
（ａ、ｏｅ）＝（Ｈ、Ｈ）→（ｂ、ｃ）＝（Ｌ、Ｌ）
（ａ、ｏｅ）＝（Ｌ、Ｈ）→（ｂ、ｃ）＝（Ｈ、Ｈ）
（ａ、ｏｅ）＝（Ｈ、Ｌ）→（ｂ、ｃ）＝（Ｈ、Ｌ）
（ａ、ｏｅ）＝（Ｌ、Ｌ）→（ｂ、ｃ）＝（Ｈ、Ｌ）
【００１７】
すなわち、ＮＡＮＤ回路４１は、入力信号ａと出力イネーブル信号ｏｅとがともにＨであるときのみ、Ｌを出力する。ＮＡＮＤ回路４１の出力は、入出力回路１の出力段に設けられたＰＭＯＳトランジスタ２のゲートに、後述するアナログスイッチ１１を介して接続されている。また、ＮＯＲ回路４２は、入力信号ａがＬであって出力イネーブル信号ｏｅがＨ（インバータ４３の出力がＬ）であるときのみ、Ｈレベルを出力する。ＮＯＲ回路４２の出力は、入出力回路１の出力段に設けられたＮＭＯＳトランジスタ４のゲートに接続されている。
【００１８】
アナログスイッチ１１、およびアナログスイッチ２１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各々のソースとドレインとを接続して組み合わせた、いわゆるトランスファーゲートである。アナログスイッチ１１のＮＭＯＳトランジスタのゲート、およびアナログスイッチ２１のＰＭＯＳトランジスタのゲートは各々電源ＶＤＤＩＯに接続されている。トランスファーゲートは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがオンの場合に双方向に通過可能となり、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがオフの場合にＨＺ状態となる。なお、アナログスイッチ１１のＰＭＯＳトランジスタのゲートが本発明に係る「第１の切替端子」に、ソースとドレインとの接続部が「入出力部」に各々相当する。
【００１９】
図１に示すように、入出力回路１の出力部３２は、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３，４を含んで構成されている。ＰＭＯＳトランジスタ２のゲートは、アナログスイッチ１１を介してＮＡＮＤ回路４１の出力と接続されている。また、ＮＭＯＳトランジスタ４のゲートは、ＮＯＲ回路４２の出力と接続されている。このＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ４は、出力パッドＰＡＤを駆動するためのトランジスタである。
【００２０】
一方、ＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ２との間に設けられたＮＭＯＳトランジスタ３は、ゲートに内部電源電圧ＶＤＤＩＯが常時印加されている。すなわち、常時オンしている。このＮＭＯＳトランジスタ３は、ＮＭＯＳトランジスタ４の破損を防止するための保護素子である。すなわち、本実施の形態に係る入出力回路１のトレラント機能のうち、外部電源電圧を印加可能とする機能を実現するための回路素子である。
【００２１】
図１に示す抵抗Ｒ１および容量Ｃ３は遅延部３４を構成している。本実施の形態に係る遅延部３４は積分回路であり、出力イネーブル信号ｏｅを遅延させる（波形をなまらせる）機能を有する。遅延部３４の作用の詳細については後述する。なお、抵抗６は入力保護用の抵抗である。
【００２２】
次に、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ４の動作をより具体的に説明する。すなわち、出力イネーブル信号ｏｅおよび入力信号ａがともにＨであるとき、ＰＭＯＳトランジスタ２のゲートにはＮＡＮＤ回路４１から出力されたＬがアナログスイッチ１１を介して印加される。これにより、ＰＭＯＳトランジスタ２がオンし、出力パッドＰＡＤと電源ＶＤＤＩＯとが短絡されるため、出力パッドＰＡＤの電位がＨとなる。この際、ＮＯＲ回路４２からはＬが出力されているため、ＮＭＯＳトランジスタ４はオフしている。
【００２３】
また、出力イネーブル信号ｏｅがＨでありかつ入力信号ａがＬであるとき、ＮＭＯＳトランジスタ４のゲートには、ＮＯＲ回路４２から出力されたＨが印加される。これにより、ＮＭＯＳトランジスタ４がオンし、出力パッドＰＡＤがＮＭＯＳトランジスタ３および４を介して接地されるため、出力パッドＰＡＤの電位がＬとなる。この際、ＮＡＮＤ回路４１からはＨが出力されているため、ＰＭＯＳトランジスタ２はオフしている。
【００２４】
さらに、出力イネーブル信号ｏｅがＬであるときは、ＮＡＮＤ回路４１がＨを出力し、ＮＯＲ回路４２がＬを出力する。このため、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ４がオフし、出力パッドＰＡＤがＨＺ状態となる。
【００２５】
次に、遅延部３４の作用について説明する。ここでは、Ｈの状態の出力パッドＰＡＤを、出力パッドＰＡＤに接続されたプルダウン抵抗Ｒｐｄにより、グランドにプルダウンする際の動作について説明する。この際、入力信号ａはＨ、出力イネーブル信号ｏｅはＨである。
【００２６】
ここで、出力イネーブル信号ｏｅをＬにすることで、出力パッドＰＡＤがＨＺ状態となり、外部に接続されたプルダウン抵抗Ｒｐｄにより、下記の動作を経てグランドにプルダウンされる。すなわち、出力パッドＰＡＤはＨ、出力イネーブル信号ｏｅがＬとなることで、アナログスイッチ１１に入力されるノードＢの信号ｂがＬからＨに遷移する。この時ノードＤの信号ｄはＬである。すると、アナログスイッチ１１のＰＭＯＳトランジスタのゲートに入力されるノードＤの配線とノードＢの配線との間の寄生容量Ｃ４により、ノードＤの信号ｄ（ｄ＝Ｌ）がノードＢの信号ｂ（すなわち、Ｈである電源ＶＤＤＩＯの電位）に引っ張られようとする。ノードＤの信号ｄのレベルがＨになると、アナログスイッチ１１は遮断される。
【００２７】
一方、上記から出力イネーブル信号ｏｅはＨからＬに遷移するが、遅延部３４の作用によりＮＭＯＳトランジスタ５のゲートに入力される出力イネーブル信号ｏｅは遅延部４３の時定数分だけＨを維持している。すなわち、遅延部３４の時定数分だけＮＭＯＳトランジスタ５のオン状態が続き、ノードＤの信号ｄはＬ（グランドレベル）を維持する。すると、遅延部３４の遅延時間分アナログスイッチ１１のＰＭＯＳトランジスタはオン状態を維持するので、アナログスイッチ１１は導通状態を維持し、ＰＭＯＳトランジスタ２のゲートが接続されているノードｐｇを速やかにＰＭＯＳトランジスタ２のソースと同電位に充電する。このことにより、ＰＭＯＳトランジスタ２がオフするので、出力パッドＰＡＤのプルダウンの際に生じる、ＰＭＯＳトランジスタ２から流れ込む電流を抑制し、出力パッドＰＡＤが速やかにプルダウンされる。その結果、出力パッドＰＡＤのＬがアナログスイッチ２１を介してアナログスイッチ１１のＰＭＯＳトランジスタのゲートに伝達され、アナログスイッチ１１が導通状態となり、ノードＢの信号ｂのレベルＨがＰＭＯＳトランジスタ２のゲートに印加されてＰＭＯＳトランジスタ２のオフが確定される。
【００２８】
以上のように、本実施の形態に係る入出力回路１では、プルダウンの際、遅延部３４（抵抗Ｒ１と容量Ｃ３）の時定数により、ＮＭＯＳトランジスタ５のオン状態、およびアナログスイッチ１１のＰＭＯＳトランジスタのオン状態を制御することで、ＰＭＯＳトランジスタ２のゲートが接続されているノードｐｇが速やかにＰＭＯＳトランジスタ２のソースと同電位に充電される。その結果、プルダウンの際に生じるＰＭＯＳトランジスタ２から流れ込む電流が抑制され、出力パッドＰＡＤを速やかにプルダウンすることができる。つまり従来技術に比べ、より小さな回路規模で出力パッドＰＡＤを速やかにプルダウンすることができる。さらに、従来技術ではフローティングウェルを充電するための回路が必要であったが、本実施の形態ではこのような回路は不要であり、その分さらに回路規模を抑制することができる。
【００２９】
ここで、本実施の形態では、遅延部３４として、抵抗Ｒ１と容量Ｃ３とによる時定数を適用した形態を例示して説明したが、これに限られず、例えば多段インバータによってタイミング制御する形態としてもよい。
【００３０】
［第２の実施の形態］
図２を参照して、本実施の形態に係る入出力回路１Ａについて説明する。本実施の形態に係る入出力回路１Ａは、出力ＰＭＯＳトランジスタ２のゲートにＨ（電源ＶＤＤＩＯの電位）を速やかに伝えるように、アナログスイッチ１１のＰＭＯＳトランジスタのゲートの電位をＭＯＳトランジスタの寄生容量の電荷分配を使って制御している。
【００３１】
図２に示すように、入出力回路１Ａは、図１に示す入出力回路１Ａから遅延部３４を削除し、アナログスイッチ１２を追加した回路となっている。従って、入出力回路１と同様の構成には同じ符号を付し、詳細な説明を省略する。
【００３２】
アナログスイッチ１２のＰＭＯＳトランジスタのゲートはノードＤに接続され、ＮＭＯＳトランジスタのゲートは電源ＶＤＤＩＯに接続されている。また、アナログスイッチ１２の一方の入出力部はノードＥに接続され、他方の入出力部は開放（オープン）となっている。アナログスイッチ１２は、アナログスイッチ１１のＰＭＯＳトランジスタのゲートの電位を制御する際の、電荷配分におけるダミーのアナログスイッチとしての機能を有する。なお、アナログスイッチ１２が本発明に係る「第２のスイッチ」に、アナログスイッチ１２のＰＭＯＳトランジスタのゲートが「第２の切替端子」に、ＮＭＯＳトランジスタ５が「第３のトランジスタ」に各々相当する。
【００３３】
以下、上記の電荷配分によるアナログスイッチ１１の制御について説明する。ここでは、Ｈの状態の出力パッドＰＡＤを、出力パッドＰＡＤに接続されたプルダウン抵抗Ｒｐｄにより、グランドにプルダウンする際の動作について説明する。本実施の形態では、一例として、アナログスイッチ１２に入力されるノードＥのレベルｅはＨ固定とする。この際、入力信号ａはＨ、出力イネーブル信号ｏｅはＨである。
【００３４】
ここで、アナログスイッチ１２のＰＭＯＳトランジスタのゲートに接続されているノードＤと、アナログスイッチ１２の入出力部に接続されているノードＥとの間の容量（アナログスイッチ１２のＰＭＯＳトランジスタの寄生容量等）をＣ１、アナログスイッチ１１のＰＭＯＳトランジスタのゲートに接続されているノードＤと、アナログスイッチ１１の入出力部に接続されているノードＢとの間の容量（アナログスイッチ１１のＰＭＯＳトランジスタの寄生容量等）をＣ２とする。本実施の形態では、容量Ｃ１とＣ２との間の電荷の再配分によってアナログスイッチ１１のゲートのレベルを制御する。まず、入力信号ａがＨ、出力イネーブル信号ｏｅがＨの状態においては、ＮＭＯＳトランジスタ５がオンとなることにより、ノードＤの信号ｄのレベルはＬとなっている。ノードＥのレベルがＨであることから容量Ｃ１には電荷がチャージされるが、ノードＢの信号ｂのレベルはＬであることから容量Ｃ２には電荷がチャージされない。従って、ノードＤとノードＥとの間の電位差Ｖｄ１は下記の（式１）に示すように電源ＶＤＤＩＯの電位Ｖｄｄｉｏに等しい値となる。
Ｖｄ１＝Ｖｄｄｉｏ  ・・・  （式１）
【００３５】
ここで、出力イネーブル信号ｏｅをＬにすることで、出力パッドＰＡＤがＨＺ状態となり、外部に接続されたプルダウン抵抗Ｒｐｄにより、以下で説明する動作を経てプルダウンされる。すなわち、出力パッドＰＡＤがＨの状態で、出力イネーブル信号ｏｅをＬとすることで、ＮＭＯＳトランジスタ５がオフ状態となり、アナログスイッチ１１のＰＭＯＳトランジスタのゲートに入力されるノードＤはＨＺ状態となる。一方、アナログスイッチ１１に入力されるノードＢの信号ｂがＬからＨに変わる。この時、ノードＤとノードＥとの間の容量Ｃ１と、ノードＤとノードＢとの間の容量Ｃ２で電荷の再分配が行われ、ノードＤの信号ｄの電位Ｖｄ２は、以下の（式２）で示すレベルとなる。
Ｖｄ２＝Ｃ２×Ｖｄｄｉｏ÷（Ｃ１＋Ｃ２）  ・・・  （式２）
特に容量Ｃ１とＣ２とが等しい場合は、Ｖｄ２＝Ｖｄｄｉｏ／２となる。
【００３６】
このＶｄ２（＜Ｖｄ１）をアナログスイッチ１１のＰＭＯＳトランジスタがオン状態を維持できるように制御することでＰＭＯＳトランジスタ２のゲートが接続されているノードｐｇが速やかにＰＭＯＳトランジスタ２のソースと同電位に充電される。その結果、プルダウンの際に生じるＰＭＯＳトランジスタ２から流れ込む電流が抑制され、出力パッドＰＡＤを速やかにプルダウンすることができる。
【００３７】
以上のように、本実施の形態に係る入出力回路１Ａによれば、ノードＤとノードＥとの間の容量Ｃ１と、ノードＤとノードＢとの間の容量Ｃ２とによる電荷の再分配により決定されるレベルＶｄ２を、アナログスイッチ１１のＰＭＯＳトランジスタがオン状態を維持できるように制御することで、ＰＭＯＳトランジスタ２のゲートが接続されているノードｐｇのレベルを速やかにＰＭＯＳトランジスタ２のソースのレベルと同電位に充電できる。その結果、プルダウンの際に生じるＰＭＯＳトランジスタ２から流れ込む電流を抑制し、出力パッドＰＡＤを速やかにプルダウンすることができる。つまり、従来技術に比べ小さな回路規模で出力パッドＰＡＤを速やかにプルダウンすることができる。さらに、従来技術ではフローティングウェルを充電するための回路が必要であったが、本実施の形態ではこのような回路は不要であり、その分さらに回路規模を抑制することができる。
【００３８】
ここで、本実施の形態では、容量Ｃ１、Ｃ２としてアナログスイッチのトランジスタの寄生容量を適用した形態を例示して説明したが、これに限られず、容量Ｃ１、Ｃ２として例えば容量素子や配線間の容量を適用した形態、あるいはこれらを組み合わせた形態としてもよい。
【００３９】
なお、上記各実施の形態では、外付けのプルダウン抵抗によりプルダウンする形態を例示して説明したが、これに限られず、例えば各入出力回路に内蔵したプルダウン抵抗を用いた形態としてもよい。また、上記実施の形態では、本発明をプルダウンに適用した形態を例示して説明したが、これに限られず、プルアップに適用してもよい。
【符号の説明】
【００４０】
１、１Ａ  入出力回路
２      ＰＭＯＳトランジスタ
３      ＮＭＯＳトランジスタ
４      ＮＭＯＳトランジスタ
５      ＮＭＯＳトランジスタ
６      抵抗
１１    アナログスイッチ
１２    アナログスイッチ
２１    アナログスイッチ
３０    回路状態判定部
３２    出力部
３４    遅延部
４１    ＮＡＮＤ回路
４２    ＮＯＲ回路
４３    インバータ
Ｂ、Ｃ、Ｄ、Ｅ、ｐｇ  ノード
ａ      入力信号
ｏｅ    出力イネーブル信号
ｂ、ｃ、ｄ  信号
Ｒ１    抵抗
Ｒｐｄ  プルダウン抵抗
Ｃ１、Ｃ２、Ｃ３  容量
Ｃ４    寄生容量
Ａ      入力パッド
ＯＥ    出力イネーブルパッド
ＰＡＤ  出力パッド
ＶＤＤＩＯ  電源
Ｖｄｄｉｏ  電位
【図１】
2019097132.tif 000003
【図２】
2019097132.tif 000004