(57)【要約】【課題】基準電圧源の素子数を減らし、および／または消費電流を低減する。【解決手段】ワイドラー型の第１カレントミラー回路１１０Ａは、ソース側の負荷として第１トランジスタＭ１を有する。第２カレントミラー回路１２０は、第１カレントミラー回路１１０の出力電流に比例する複数の基準電流を生成し、複数の基準電流のひとつを第１カレントミラー回路１１０Ａの入力側に供給する。ＣＴＡＴ回路１３０ＡおよびＰＴＡＴ回路１４０Ａは、第２カレントミラー回路１２０が出力する複数の基準電流の少なくともひとつにもとづいてＣＴＡＴ（ComplementaryToAbsoluteTemperature）電圧およびＰＴＡＴ電圧を生成する。ＣＴＡＴ回路とＰＴＡＴ回路の一方と、第１カレントミラー回路の入力側とは、少なくともひとつのトランジスタを共有する。【選択図】図２
2019028552.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、
前記第１カレントミラー回路の出力電流に比例する複数の基準電流を生成し、前記複数の基準電流のひとつを前記第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、
前記第２カレントミラー回路が出力する前記複数の基準電流の少なくともひとつにもとづいてＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＣＴＡＴ回路と、
前記第２カレントミラー回路が出力する前記複数の基準電流の別の少なくともひとつにもとづいてＰＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＰＴＡＴ回路と、
を備え、前記ＣＴＡＴ電圧と前記ＰＴＡＴ電圧の和に応じた基準電圧を出力するよう構成され、
前記ＣＴＡＴ回路と前記ＰＴＡＴ回路の一方と、前記第１カレントミラー回路の入力側とは、少なくともひとつのトランジスタを共有することを特徴とする基準電圧源。
【請求項２】
前記第１カレントミラー回路は、
ゲートドレイン間が接続された第２トランジスタと、
ゲートが前記第２トランジスタのゲートと接続され、ソースが前記第１トランジスタのドレインと接続された第３トランジスタと、
を含み、
前記ＣＴＡＴ回路は、前記第２トランジスタを含み、前記第２トランジスタのドレインソース間電圧が前記ＣＴＡＴ電圧であり、
前記ＰＴＡＴ回路が、前記第１カレントミラー回路の前記第２トランジスタのドレインと接続されることを特徴とする請求項１に記載の基準電圧源。
【請求項３】
前記第２カレントミラー回路は、
前記第１カレントミラー回路の出力電流の経路に設けられる第４トランジスタと、
ゲートが前記第４トランジスタとゲートと接続される第５トランジスタと、
ゲートが前記第４トランジスタとゲートと接続される第６トランジスタと、
ゲートが前記第４トランジスタとゲートと接続される第７トランジスタと、
を含み、
前記第２トランジスタに、前記第５トランジスタに流れる前記基準電流が供給され、
前記ＰＴＡＴ回路は、前記第６トランジスタおよび前記第７トランジスタに流れる前記基準電流にもとづいて前記ＰＴＡＴ電圧を生成することを特徴とする請求項２に記載の基準電圧源。
【請求項４】
前記ＰＴＡＴ回路は、
ゲートおよびドレインが前記第６トランジスタのドレインと接続される第８トランジスタと、
ゲートが前記第８トランジスタのゲートと接続され、ドレインが前記第８トランジスタのソースと接続され、ソースが前記第２トランジスタのドレインと接続される第９トランジスタと、
ゲートおよびドレインが前記第７トランジスタのドレインと接続される第１０トランジスタと、
ゲートが前記第１０トランジスタのゲートと接続され、ドレインが前記第１０トランジスタのソースと接続され、ソースが前記第９トランジスタのドレインと接続される第１１トランジスタと、
を含み、
前記第１０トランジスタのソースの電圧が、前記基準電圧であることを特徴とする請求項３に記載の基準電圧源。
【請求項５】
前記第１カレントミラー回路は、
ゲートドレイン間が接続された第１２トランジスタと、
ドレインが前記第１２トランジスタのソースと接続され、ゲートが前記第１２トランジスタのゲートと接続された第１３トランジスタと、
ゲートが前記第１２トランジスタおよび前記第１３トランジスタのゲートと接続され、ソースが前記第１トランジスタのドレインと接続された第１４トランジスタと、
を含み、
前記ＰＴＡＴ回路と前記第１カレントミラー回路は、前記第１２トランジスタと前記第１３トランジスタを共有することを特徴とする請求項１に記載の基準電圧源。
【請求項６】
前記第２カレントミラー回路は、
前記第１カレントミラー回路の出力電流の経路に設けられる第１５トランジスタと、
ゲートが前記第１５トランジスタのゲートと接続される第１６トランジスタと、
ゲートが前記第１５トランジスタのゲートと接続される第１７トランジスタと、
を含み、
前記第１２トランジスタおよび前記第１３トランジスタに、前記第１６トランジスタに流れる前記基準電流が供給され、
前記ＰＴＡＴ回路は、
ゲートおよびドレインが前記第１７トランジスタのドレインと接続される第１８トランジスタと、
ゲートが前記第１８トランジスタのゲートと接続され、ドレインが前記第１８トランジスタのソースと接続され、ソースが前記第１３トランジスタのドレインと接続される第１９トランジスタと、
をさらに含み、
前記第１８トランジスタのソースの電圧が前記ＰＴＡＴ電圧であることを特徴とする請求項５に記載の基準電圧源。
【請求項７】
前記第２カレントミラー回路は、ゲートが前記第１５トランジスタのゲートと接続される第２０トランジスタをさらに含み、
前記ＣＴＡＴ回路は、
ゲートおよびドレインが前記第２０トランジスタのドレインと接続され、ソースが前記第１９トランジスタのドレインと接続された第２１トランジスタを含み、
前記第２１トランジスタのドレインの電圧が、前記基準電圧であることを特徴とする請求項６に記載の基準電圧源。
【請求項８】
電源ラインと、
接地ラインと、
ソースが前記接地ラインと接続されるＮチャンネルの第１トランジスタと、
ゲートドレイン間が接続されたＮチャンネルの第２トランジスタと、
ゲートが前記第２トランジスタのゲートと接続され、ソースが前記第１トランジスタのドレインと接続されたＮチャンネルの第３トランジスタと、
前記第３トランジスタの経路に設けられ、ゲートドレイン間が接続されるＰチャンネルの第４トランジスタと、
ゲートが前記第４トランジスタとゲートと接続されるＰチャンネルの第５トランジスタと、
ゲートが前記第４トランジスタとゲートと接続されるＰチャンネルの第６トランジスタと、
ゲートが前記第４トランジスタとゲートと接続されるＰチャンネルの第７トランジスタと、
ゲートおよびドレインが前記第６トランジスタのドレインと接続されるＮチャンネルの第８トランジスタと、
ゲートが前記第８トランジスタのゲートと接続され、ドレインが前記第８トランジスタのソースと接続され、ソースが前記第２トランジスタのドレインと接続されるＮチャンネルの第９トランジスタと、
ゲートおよびドレインが前記第７トランジスタのドレインと接続されるＮチャンネルの第１０トランジスタと、
ゲートが前記第１０トランジスタのゲートと接続され、ドレインが前記第１０トランジスタのソースと接続され、ソースが前記第９トランジスタのドレインと接続されるＮチャンネルの第１１トランジスタと、
を備え、
前記第１１トランジスタのドレインの電圧を基準電圧として出力するとともに、前記基準電圧に応じた電圧が前記第１トランジスタのゲートにフィードバックされることを特徴とする基準電圧源。
【請求項９】
電源ラインと、
接地ラインと、
ソースが前記接地ラインと接続されるＮチャンネルの第１トランジスタと、
ゲートドレイン間が接続されたＮチャンネルの第１２トランジスタと、
ドレインが前記第１２トランジスタのソースと接続され、ゲートが前記第１２トランジスタのゲートと接続されたＮチャンネルの第１３トランジスタと、｀
ゲートが前記第１２トランジスタおよび前記第１３トランジスタのゲートと接続され、ソースが前記第１トランジスタのドレインと接続されたＮチャンネルの第１４トランジスタと、
前記第１４トランジスタの経路に設けられ、ゲートドレイン間が接続されたＰチャンネルの第１５トランジスタと、
ゲートが前記第１５トランジスタのゲートと接続されるＰチャンネルの第１６トランジスタと、
ゲートが前記第１５トランジスタのゲートと接続されるＰチャンネルの第１７トランジスタと、
ゲートおよびドレインが前記第１７トランジスタのドレインと接続されるＮチャンネルの第１８トランジスタと、
ゲートが前記第１８トランジスタのゲートと接続され、ドレインが前記第１８トランジスタのソースと接続され、ソースが前記第１３トランジスタのドレインと接続されるＮチャンネルの第１９トランジスタと、
ゲートが前記第１５トランジスタのゲートと接続されるＰチャンネルの第２０トランジスタと、
ゲートおよびドレインが前記第２０トランジスタのドレインと接続され、ソースが前記第１９トランジスタのドレインと接続されたＮチャンネルの第２１トランジスタと、
を備え、
前記第２１トランジスタのドレインの電圧を基準電圧として出力するとともに、前記基準電圧に応じた電圧が前記第１トランジスタのゲートにフィードバックされることを特徴とする基準電圧源。
【請求項１０】
前記電源ラインと前記接地ラインを入れ替えて天地反転し、
ＮチャンネルとＰチャンネルを入れ替えたことを特徴とする請求項８または９に記載の基準電圧源。
【請求項１１】
請求項１から１０のいずれかに記載の基準電圧源を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧源に関する。
【背景技術】
【０００２】
半導体集積回路は、温度やプロセスばらつきに依存しない一定の基準電圧を生成する基準電圧源を備える。たとえばＤＣ／ＤＣコンバータ（スイッチング電源）やリニアレギュレータ（リニア電源）は、基準電圧にもとづいてその出力電圧を安定させる。あるいはＡ／Ｄコンバータにおいては、基準電圧にもとづいて、入力アナログ電圧を量子化するためのしきい値が生成される。Ｄ／Ａコンバータでは、基準電圧にもとづいて、デジタル入力信号がアナログ電圧に変換される。
【０００３】
基準電圧源としては、バンドギャップリファレンス回路が広く用いられている。バンドギャップリファレンス回路は、バイポーラトランジスタのベースエミッタ間電圧Ｖｂｅ（ダイオードの順方向電圧）の温度特性と、熱電圧ＶＴの温度特性をキャンセルさせることで、温度係数の小さな基準電圧を生成する。すなわちバンドギャップリファレンス回路を形成するためには、バイポーラトランジスタあるいはダイオードを半導体基板上に形成する必要がある。
【０００４】
バイポーラプロセスあるいはＢｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスが採用しうる用途では、バンドギャップリファレンス回路の採用は容易である。しかしながら、ＣＭＯＳプロセスの半導体集積回路においては、バイポーラトランジスタやダイオードを形成するために追加の工程が必要となり、コスト増の要因となりうる。またバンドギャップリファレンス回路の消費電力を低減するためには、高抵抗が必要となり、回路面積が増大する要因となる。
【０００５】
特許文献１や非特許文献１には、バイポーラトランジスタや抵抗素子を用いないＭＯＳＦＥＴのみで構成される基準電圧源（基準電圧発生回路）が開示される。
【０００６】
図１は、従来の基準電圧源の回路図である。基準電圧源２Ｒは、電流源１０、ＰＴＡＴ（Proportional To Absolute Temperature ）回路２０、ＣＴＡＴ（Complementary To Absolute Temperature）回路３０を備える。電流源１０は、複数の基準電流ＩＲＥＦ１〜ＩＲＥＦ３を生成する。ＰＴＡＴ回路２０は、２つの基準電流ＩＲＥＦ１，ＩＲＥＦ２にもとづいて、ＰＴＡＴ電圧ＶＰＴＡＴを生成する。ＣＴＡＴ回路３０は、基準電流ＩＲＥＦ３にもとづいてＣＴＡＴ電圧ＶＣＴＡＴを生成する。出力端子１０２には、ＰＴＡＴ電圧ＶＰＴＡＴとＣＴＡＴ電圧ＶＣＴＡＴの和に相当する出力電圧ＶＲＥＦが生成する。出力電圧ＶＲＥＦは、正負の温度依存性が相殺するため、温度依存性の小さい電圧となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５３０００８５号公報
【非特許文献】
【０００８】
【非特許文献１】T. Matsuda, et. al, "A Temperature and Supply Voltage Independent CMOS Voltage Reference Circuit", IEICE TRANS. ELECTRON., May, 2005、Vol. E88-C, No.5, pp.1087-1093
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はこうした状況においてなされたものであり、そのある態様の例示的な目的のひとつは、素子数を減らした、および／または消費電流を低減した基準電圧源の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源に関する。基準電圧源は、ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、第１カレントミラー回路の出力電流に比例する複数の基準電流を生成し、複数の基準電流のひとつを第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、第２カレントミラー回路が出力する複数の基準電流の少なくともひとつにもとづいてＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＣＴＡＴ回路と、第２カレントミラー回路が出力する複数の基準電流の別の少なくともひとつにもとづいてＰＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＰＴＡＴ回路と、を備え、ＣＴＡＴ電圧とＰＴＡＴ電圧の和に応じた基準電圧を出力するよう構成され、ＣＴＡＴ回路とＰＴＡＴ回路の一方と、第１カレントミラー回路の入力側とは、少なくともひとつのトランジスタを共有する。
【００１１】
第１カレントミラー回路は、ゲートドレイン間が接続された第２トランジスタと、ゲートが第２トランジスタのゲートと接続され、ソースが第１トランジスタのドレインと接続された第３トランジスタと、を含んでもよい。ＣＴＡＴ回路は、第２トランジスタを含み、第２トランジスタのドレインソース間電圧がＣＴＡＴ電圧であり、ＰＴＡＴ回路が、第１カレントミラー回路の第２トランジスタのドレインと接続されてもよい。
【００１２】
第２カレントミラー回路は、第１カレントミラー回路の出力電流の経路に設けられる第４トランジスタと、ゲートが第４トランジスタとゲートと接続される第５トランジスタと、ゲートが第４トランジスタとゲートと接続される第６トランジスタと、ゲートが第４トランジスタとゲートと接続される第７トランジスタと、を含んでもよい。第２トランジスタに、第５トランジスタに流れる基準電流が供給され、ＰＴＡＴ回路は、第６トランジスタおよび第７トランジスタに流れる基準電流にもとづいてＰＴＡＴ電圧を生成してもよい。
【００１３】
ＰＴＡＴ回路は、ゲートおよびドレインが第６トランジスタのドレインと接続される第８トランジスタと、ゲートが第８トランジスタのゲートと接続され、ドレインが第８トランジスタのソースと接続され、ソースが第２トランジスタのドレインと接続される第９トランジスタと、ゲートおよびドレインが第７トランジスタのドレインと接続される第１０トランジスタと、ゲートが第１０トランジスタのゲートと接続され、ドレインが第１０トランジスタのソースと接続され、ソースが第９トランジスタのドレインと接続される第１１トランジスタと、を含んでもよい。第１０トランジスタのソースの電圧が、基準電圧であってもよい。
【００１４】
第１カレントミラー回路は、ゲートドレイン間が接続された第１２トランジスタと、ドレインが第１２トランジスタのソースと接続され、ゲートが第１２トランジスタのゲートと接続された第１３トランジスタと、ゲートが第１２トランジスタおよび第１３トランジスタのゲートと接続され、ソースが第１トランジスタのドレインと接続された第１４トランジスタと、を含んでもよい。ＰＴＡＴ回路と第１カレントミラー回路は、第１２トランジスタと第１３トランジスタを共有してもよい。
【００１５】
第２カレントミラー回路は、第１カレントミラー回路の出力電流の経路に設けられる第１５トランジスタと、ゲートが第１５トランジスタのゲートと接続される第１６トランジスタと、ゲートが第１５トランジスタのゲートと接続される第１７トランジスタと、を含んでもよい。第１２トランジスタおよび第１３トランジスタに、第１６トランジスタに流れる基準電流が供給され、ＰＴＡＴ回路は、ゲートおよびドレインが第１７トランジスタのドレインと接続される第１８トランジスタと、ゲートが第１８トランジスタのゲートと接続され、ドレインが第１８トランジスタのソースと接続され、ソースが第１３トランジスタのドレインと接続される第１９トランジスタと、をさらに含んでもよい。第１８トランジスタのソースの電圧がＰＴＡＴ電圧であってもよい。
【００１６】
第２カレントミラー回路は、ゲートが第１５トランジスタのゲートと接続される第２０トランジスタをさらに含んでもよい。ＣＴＡＴ回路は、ゲートおよびドレインが第２０トランジスタのドレインと接続され、ソースが第１９トランジスタのドレインと接続された第２１トランジスタを含んでもよい。第２１トランジスタのドレインの電圧が、基準電圧であってもよい。
【００１７】
本発明の別の態様もまた、基準電圧源である。この基準電圧源は、電源ラインと、接地ラインと、ソースが接地ラインと接続されるＮチャンネルの第１トランジスタと、ゲートドレイン間が接続されたＮチャンネルの第２トランジスタと、ゲートが第２トランジスタのゲートと接続され、ソースが第１トランジスタのドレインと接続されたＮチャンネルの第３トランジスタと、第３トランジスタの経路に設けられ、ゲートドレイン間が接続されるＰチャンネルの第４トランジスタと、ゲートが第４トランジスタとゲートと接続されるＰチャンネルの第５トランジスタと、ゲートが第４トランジスタとゲートと接続されるＰチャンネルの第６トランジスタと、ゲートが第４トランジスタとゲートと接続されるＰチャンネルの第７トランジスタと、ゲートおよびドレインが第６トランジスタのドレインと接続されるＮチャンネルの第８トランジスタと、ゲートが第８トランジスタのゲートと接続され、ドレインが第８トランジスタのソースと接続され、ソースが第２トランジスタのドレインと接続されるＮチャンネルの第９トランジスタと、ゲートおよびドレインが第７トランジスタのドレインと接続されるＮチャンネルの第１０トランジスタと、ゲートが第１０トランジスタのゲートと接続され、ドレインが第１０トランジスタのソースと接続され、ソースが第９トランジスタのドレインと接続されるＮチャンネルの第１１トランジスタと、を備える。第１１トランジスタのドレインの電圧を基準電圧として出力するとともに、基準電圧に応じた電圧が第１トランジスタのゲートにフィードバックされる。
【００１８】
本発明のさらに別の態様もまた、基準電圧源である。この基準電圧源は、電源ラインと、接地ラインと、ソースが接地ラインと接続されるＮチャンネルの第１トランジスタと、ゲートドレイン間が接続されたＮチャンネルの第１２トランジスタと、ドレインが第１２トランジスタのソースと接続され、ゲートが第１２トランジスタのゲートと接続されたＮチャンネルの第１３トランジスタと、ゲートが第１２トランジスタおよび第１３トランジスタのゲートと接続され、ソースが第１トランジスタのドレインと接続されたＮチャンネルの第１４トランジスタと、第１４トランジスタの経路に設けられ、ゲートドレイン間が接続されたＰチャンネルの第１５トランジスタと、ゲートが第１５トランジスタのゲートと接続されるＰチャンネルの第１６トランジスタと、ゲートが第１５トランジスタのゲートと接続されるＰチャンネルの第１７トランジスタと、ゲートおよびドレインが第１７トランジスタのドレインと接続されるＮチャンネルの第１８トランジスタと、ゲートが第１８トランジスタのゲートと接続され、ドレインが第１８トランジスタのソースと接続され、ソースが第１３トランジスタのドレインと接続されるＮチャンネルの第１９トランジスタと、ゲートが第１５トランジスタのゲートと接続されるＰチャンネルの第２０トランジスタと、ゲートおよびドレインが第２０トランジスタのドレインと接続され、ソースが第１９トランジスタのドレインと接続されたＮチャンネルの第２１トランジスタと、を備える。第２１トランジスタのドレインの電圧を基準電圧として出力するとともに、基準電圧に応じた電圧が第１トランジスタのゲートにフィードバックされる。
【００１９】
電源ラインと接地ラインを入れ替えて天地反転し、ＮチャンネルとＰチャンネルを入れ替えてもよい。
【００２０】
本発明の別の態様は、半導体装置に関する。半導体装置は、上述のいずれかの基準電圧源を備えてもよい。
【００２１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２２】
本発明のある態様によれば、基準電圧源の素子数および／または消費電流を削減できる。
【図面の簡単な説明】
【００２３】
【図１】従来の基準電圧源の回路図である。
【図２】第１の実施の形態に係る基準電圧源のブロック図である。
【図３】第２の実施の形態に係る基準電圧源のブロック図である。
【図４】第１変形例に係る基準電圧源の回路図である。
【図５】第２変形例に係る基準電圧源の回路図である。
【図６】変形例に係るＰＴＡＴ回路の回路図である。
【図７】図７（ａ）〜（ｃ）は、基準電圧源を備える半導体装置のブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００２６】
（第１の実施の形態）
図２は、第１の実施の形態に係る基準電圧源１００Ａのブロック図である。基準電圧源１００Ａは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、電源ライン１０４の電源電圧ＶＤＤや温度などに依存しない一定の基準電圧ＶＲＥＦを生成する。接地ライン１０６には接地電圧が供給される。
【００２７】
基準電圧源１００Ａは、第１カレントミラー回路１１０Ａ、第２カレントミラー回路１２０、ＰＴＡＴ回路１３０Ａ、ＣＴＡＴ回路１４０Ａを備える。
【００２８】
ワイドラー型の第１カレントミラー回路１１０は、ソース側の負荷として第１トランジスタＭ１を有する。
【００２９】
第２カレントミラー回路１２０は、第１カレントミラー回路１１０の出力電流ＩＭ３に比例する複数の基準電流ＩＭ５〜ＩＭ７を生成し、複数の基準電流ＩＭ５〜ＩＭ７のひとつＩＭ５を第１カレントミラー回路１１０の入力側に供給する。
【００３０】
ＣＴＡＴ（Complementary To Absolute Temperature）回路１４０Ａは、第２カレントミラー回路１２０が出力する複数の基準電流ＩＭ５〜ＩＭ７の少なくともひとつＩＭ５にもとづいてＣＴＡＴ電圧ＶＣＴＡＴを生成する。
【００３１】
ＰＴＡＴ（Complementary To Absolute Temperature）回路１３０Ａは、第２カレントミラー回路１２０が出力する複数の基準電流ＩＭ５〜ＩＭ７の別の少なくともひとつＩＭ６，ＩＭ７にもとづいてＰＴＡＴ電圧ＶＰＴＡＴを生成する。
【００３２】
基準電圧源１００Ａは、ＣＴＡＴ電圧ＶＣＴＡＴとＰＴＡＴ電圧ＶＰＴＡＴの和に応じた基準電圧ＶＲＥＦを出力するよう構成される。また基準電圧ＶＲＥＦに応じた電圧が、第１トランジスタＭ１のゲートにフィードバックされる。
【００３３】
ＣＴＡＴ回路１４０ＡとＰＴＡＴ回路１３０Ａの一方（本実施の形態ではＣＴＡＴ回路１４０Ａ）と、第１カレントミラー回路１１０の入力側とは、少なくともひとつのトランジスタ（図１では第２トランジスタＭ２）を共有する。
【００３４】
基準電圧源１００Ａの構成を素子レベルで説明する。
【００３５】
第１カレントミラー回路１１０Ａは、第１トランジスタＭ１に加えて、第２トランジスタＭ２、第３トランジスタＭ３を含む。第１トランジスタＭ１〜第３トランジスタＭ３は、ＮチャンネルＭＯＳＦＥＴである。第２トランジスタＭ２は、ゲートドレイン間が接続される。第３トランジスタＭ３は、ゲートが第２トランジスタＭ２のゲートと接続され、ソースが第１トランジスタＭ１のドレインと接続される。
【００３６】
ＣＴＡＴ回路１４０Ａは、第２トランジスタＭ２を含み、第２トランジスタＭ２のドレインソース間電圧がＣＴＡＴ電圧ＶＣＴＡＴである。
【００３７】
ＰＴＡＴ回路１３０Ａは、第１カレントミラー回路１１０の第２トランジスタＭ２のドレインと接続される。
【００３８】
第２カレントミラー回路１２０は、ＰチャンネルＭＯＳＦＥＴである第４トランジスタＭ４〜第７トランジスタＭ７を含む。第４トランジスタＭ４〜第７トランジスタＭ７のゲートは共通に接続され、それらのソースは電源ライン１０４と接続される。また第４トランジスタＭ４のゲートドレイン間は結線される。
【００３９】
第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７には、第４トランジスタＭ４に流れる電流ＩＭ３に比例した基準電流ＩＭ５，ＩＭ６，ＩＭ７が流れる。第２トランジスタＭ２には、第５トランジスタＭ５に流れる基準電流ＩＭ５が供給される。
【００４０】
ＰＴＡＴ回路は、第６トランジスタＭ６および第７トランジスタＭ７に流れる基準電流ＩＭ６，ＩＭ７にもとづいてＰＴＡＴ電圧ＶＰＴＡＴを生成する。
具体的にＰＴＡＴ回路１３０Ａは、第８トランジスタＭ８〜第１１トランジスタＭ１１を含む。第８トランジスタＭ８〜第１１トランジスタＭ１１はＮチャンネルＭＯＳＦＥＴである。
【００４１】
第８トランジスタＭ８は、ゲートおよびドレインが第６トランジスタＭ６のドレインと接続される。第９トランジスタＭ９は、ゲートが第８トランジスタＭ８のゲートと接続され、ドレインが第８トランジスタＭ８のソースと接続され、ソースが第２トランジスタＭ２のドレインと接続される。第１０トランジスタＭ１０は、ゲートおよびドレインが第７トランジスタＭ７のドレインと接続される。第１１トランジスタＭ１１は、ゲートが第１０トランジスタＭ１０のゲートと接続され、ドレインが第１０トランジスタＭ１０のソースと接続され、ソースが第９トランジスタＭ９のドレインと接続される。第１０トランジスタＭ１０のソースが出力端子１０２と接続され、そのソース電圧が基準電圧ＶＲＥＦとなる。
【００４２】
以上が基準電圧源１００Ａの構成である。基準電圧源１００Ａによれば、図１の基準電圧源２Ｒと同様に、基準電圧ＶＲＥＦを生成することができる。また図１の基準電圧源２Ｒに比べて、素子数を減らすことができている。また、図１の基準電圧源２Ｒでは、上側のＰチャンネルのカレントミラー回路が、４つの出力経路を有するのに対して、図２の基準電圧源１００Ａでは、出力経路が３個に減らされている。これにより消費電流を低減できる。また、素子数が経ることにより、素子バラツキの影響を低減できるため、基準電圧ＶＲＥＦの精度を高めることができる。
【００４３】
（第２の実施の形態）
図３は、第２の実施の形態に係る基準電圧源１００Ｂのブロック図である。基準電圧源１００Ｂの基本構成は図２の基準電圧源１００Ａと同様であり、第１カレントミラー回路１１０Ｂ、第２カレントミラー回路１２０、ＰＴＡＴ回路１３０Ｂ、ＣＴＡＴ回路１４０Ｂを備える。図２では、第１カレントミラー回路１１０ＡとＣＴＡＴ回路１４０Ａがトランジスタを共有していたのに対して、図３では、第１カレントミラー回路１１０ＢとＰＴＡＴ回路１３０Ｂがトランジスタを共有する。
【００４４】
第１カレントミラー回路１１０Ｂは、第１トランジスタＭ１に加えて、第１２トランジスタＭ１２〜第１４トランジスタＭ１４を含む。これらのトランジスタはＮチャンネルＭＯＳＦＥＴである。第１２トランジスタＭ１２は、ゲートドレイン間が接続される。第１３トランジスタＭ１３は、ドレインが第１２トランジスタＭ１２のソースと接続され、ゲートが第１２トランジスタＭ１２のゲートと接続される。第１４トランジスタＭ１４は、ゲートが第１２トランジスタＭ１２および第１３トランジスタＭ１３のゲートと接続され、ソースが第１トランジスタＭ１のドレインと接続される。
【００４５】
ＰＴＡＴ回路１３０Ｂと第１カレントミラー回路１１０Ｂは、第１２トランジスタＭ１２と第１３トランジスタＭ１３を共有する。第２カレントミラー回路１２０は、第１５トランジスタＭ１５〜第１７トランジスタＭ１７および第２０トランジスタＭ２０を含む。これらはＰチャンネルＭＯＳＦＥＴであり、それらのソースは電源ライン１０４と接続される。
【００４６】
第１５トランジスタＭ１５は、第１カレントミラー回路１１０Ｂの出力電流ＩＭ１４の経路に設けられ、ドレインソース間が接続される。第１６トランジスタＭ１６、第１７トランジスタＭ１７、第２０トランジスタＭ２０のそれぞれのゲートは、第１５トランジスタＭ１５のゲートと接続される。
【００４７】
第１２トランジスタＭ１２および第１３トランジスタＭ１３のカスコード接続に、第１６トランジスタＭ１６に流れる基準電流ＩＭ１６が供給される。
【００４８】
ＰＴＡＴ回路１３０Ｂは、第１２トランジスタＭ１２、第１３トランジスタＭ１３に加えて、第１８トランジスタＭ１８、第１９トランジスタＭ１９を含む。第１８トランジスタＭ１８、第１９トランジスタＭ１９もＮチャンネルＭＯＳＦＥＴである。
第１８トランジスタＭ１８は、ゲートおよびドレインが第１７トランジスタＭ１７のドレインと接続される。第１９トランジスタＭ１９は、ゲートが第１８トランジスタＭ１８のゲートと接続され、ドレインが第１８トランジスタＭ１８のソースと接続され、ソースが第１３トランジスタＭ１３のドレインと接続される。第１８トランジスタＭ１８のソースの電圧がＰＴＡＴ電圧ＶＰＴＡＴである。
【００４９】
ＣＴＡＴ回路１４０Ｂは、第２１トランジスタＭ２１を含む。第２１トランジスタＭ２１はＮチャンネルであり、ゲートおよびドレインが第２０トランジスタＭ２０のドレインと接続され、ソースが第１９トランジスタＭ１９のドレインと接続される。第２１トランジスタＭ２１のドレインが出力端子１０２と接続され、ドレイン電圧が、基準電圧ＶＲＥＦである。
【００５０】
図３の基準電圧源１００Ｂによれば、図２の基準電圧源１００Ａと同様の効果を得ることができる。
【００５１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５２】
図４は、第１変形例に係る基準電圧源１００Ｃの回路図である。この基準電圧源１００Ｃは、図２の基準電圧源１００Ａを天地反転して、トランジスタの極性を入れ替えたものである。
【００５３】
図５は、第２変形例に係る基準電圧源１００Ｄの回路図である。この基準電圧源１００Ｄは、図３の基準電圧源１００Ｂを天地反転して、トランジスタの極性を入れ替えたものである。
【００５４】
実施の形態では、ＰＴＡＴ回路１３０Ａ，１３０Ｂに含まれるカスコード接続の個数は、２であったがその限りでない。図６は、３個のカスコード接続を含むＰＴＡＴ回路１３０Ｅの回路図である。ＰＴＡＴ回路は、４個以上のカスコード接続を含んでもよい。さらに言えば、本発明においてＰＴＡＴ回路およびＣＴＡＴ回路は、基準電流にもとづいてＰＴＡＴ電圧、ＣＴＡＴ電圧を生成可能であれば、その構成は限定されず、公知の、あるいは将来利用可能な構成を採用しうる。
【００５５】
続いて基準電圧源１００の用途を説明する。図７（ａ）〜（ｃ）は、基準電圧源１００を備える半導体装置２００のブロック図である。図７（ａ）の半導体装置２００ａは、基準電圧源１００に加えて、Ｄ／Ａコンバータ２０２、Ａ／Ｄコンバータ２０４の少なくとも一方を備える。Ｄ／Ａコンバータ２０２は、デジタル信号ＤＩＮをアナログ電圧ＶＯＵＴに変換する。基準電圧源１００が生成する基準電圧ＶＲＥＦは、Ｄ／Ａコンバータ２０２の基準電圧端子に供給される。
【００５６】
Ａ／Ｄコンバータ２０４は、アナログ電圧ＶＩＮをデジタル信号ＤＯＵＴに変換する。基準電圧ＶＲＥＦは、Ａ／Ｄコンバータ２０４の基準電圧端子に供給される。たとえば半導体装置２００ａは、オーディオその他の用途向けのＤＳＰ（デジタル信号処理装置）、マイコン、ＡＳＩＣ（Application Specified IC）、ＦＰＧＡ（Field Programmable Gate Array）などであってもよい。
【００５７】
図７（ｂ）の半導体装置２００ｂは、ＤＣ／ＤＣコンバータ３００の制御回路である。半導体装置２００ｂは、エラーアンプ２１０、パルス変調器２１２、ドライバ２１４を含む。エラーアンプ２１０は、ＤＣ／ＤＣコンバータ３００の出力電圧に応じたフィードバック信号ＶＦＢと、基準電圧ＶＲＥＦの誤差を増幅する。パルス変調器２１２は、エラーアンプ２１０からの誤差電圧ＶＥＲＲに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。ドライバ２１４は、パルス信号ＳＰＷＭにもとづいてＤＣ／ＤＣコンバータ３００のスイッチングトランジスタ３０２を駆動する。なおＤＣ／ＤＣコンバータ３００は、降圧型、昇降圧型であってもよく、そのトポロジーは限定されない。また半導体装置２００ｂは、ヒステリシス制御やボトム検出型のＤＣ／ＤＣコンバータの制御回路であってもよい。
【００５８】
図７（ｃ）の半導体装置２００ｃは、リニアレギュレータ回路である。基準電圧源１００は、リニアレギュレータ回路３１０の基準電圧ＶＲＥＦを生成する。このように、基準電圧源１００は、さまざまな半導体装置に使用することができる。
【００５９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６０】
１００…基準電圧源、１０２…出力端子、１０４…電源ライン、１０６…接地ライン、１０…電流源、２０…ＰＴＡＴ回路、３０…ＣＴＡＴ回路、１１０…第１カレントミラー回路、１２０…第２カレントミラー回路、１３０…ＰＴＡＴ回路、１４０…ＣＴＡＴ回路、２００…半導体装置、２０２…Ｄ／Ａコンバータ、２０４…Ａ／Ｄコンバータ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｍ１０…第１０トランジスタ、Ｍ１１…第１１トランジスタ、Ｍ１２…第１２トランジスタ、Ｍ１３…第１３トランジスタ、Ｍ１４…第１４トランジスタ、Ｍ１５…第１５トランジスタ、Ｍ１６…第１６トランジスタ、Ｍ１７…第１７トランジスタ、Ｍ１８…第１８トランジスタ、Ｍ１９…第１９トランジスタ、Ｍ２０…第２０トランジスタ、Ｍ２１…第２１トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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