(57)【要約】【課題】所望の動作安定性を確保しつつキャパシタの静電容量を最小限に抑えて、消費電力を抑制することができるようにする。【解決手段】一対のＣＭＯＳインバータから成るラッチであって、一対の記憶ノードを含むラッチと、各記憶ノードに２つずつ接続された強誘電体キャパシタと、各記憶ノードに接続された強誘電体キャパシタの一方に接続された第１のプレート線と、各記憶ノードに接続された強誘電体キャパシタの他方に接続された第２のプレート線と、を備え、前記第１のプレート線に接続された強誘電体キャパシタの面積は、前記第１のプレート線に接続された強誘電体キャパシタ及び前記第２のプレート線に接続された強誘電体キャパシタの面積の合計値の０．５倍未満である。【選択図】図６
2019215941.tif 000002
【特許請求の範囲】
【請求項１】
一対のＣＭＯＳインバータから成るラッチであって、一対の記憶ノードを含むラッチと、
各記憶ノードに２つずつ接続された強誘電体キャパシタと、
各記憶ノードに接続された強誘電体キャパシタの一方に接続された第１のプレート線と、
各記憶ノードに接続された強誘電体キャパシタの他方に接続された第２のプレート線と、を備え、
前記第１のプレート線に接続された強誘電体キャパシタの面積は、前記第１のプレート線に接続された強誘電体キャパシタ及び前記第２のプレート線に接続された強誘電体キャパシタの面積の合計値の０．５倍未満であることを特徴とする不揮発性ＳＲＡＭ。
【請求項２】
前記第１のプレート線に接続された強誘電体キャパシタの面積は、前記合計値の０．１〜０．３である請求項１に記載の不揮発性ＳＲＡＭ。
【請求項３】
前記合計値は０．００３〔μｍ2 〕以上である請求項１又は２に記載の不揮発性ＳＲＡＭ。
【請求項４】
前記第２のプレート線の電位は一定電位に固定されている請求項１〜３のいずれか１項に記載の不揮発性ＳＲＡＭ。
【請求項５】
前記第２のプレート線の電位は、前記強誘電体キャパシタに定着された分極の向きを前記ラッチの記憶として再生させる復帰動作から、前記ラッチの記憶を前記強誘電体キャパシタに定着させる退避動作に至るまで、高電位に維持される請求項１〜３のいずれか１項に記載の不揮発性ＳＲＡＭ。
【請求項６】
前記第１のプレート線の電位は、前記強誘電体キャパシタに定着された分極の向きを前記ラッチの記憶として再生させた後の前記ラッチの通常動作中、高電位に維持される請求項１〜５のいずれか１項に記載の不揮発性ＳＲＡＭ。
【請求項７】
前記第１のプレート線に接続された強誘電体キャパシタの静電容量と前記第２のプレート線に接続された強誘電体キャパシタの静電容量とは相違する請求項１〜６のいずれか１項に記載の不揮発性ＳＲＡＭ。
【請求項８】
前記第１のプレート線に接続された強誘電体キャパシタの静電容量は、前記第２のプレート線に接続された強誘電体キャパシタの静電容量よりも小さい請求項７に記載の不揮発性ＳＲＡＭ。
【請求項９】
請求項１〜８のいずれか１項に記載の不揮発性ＳＲＡＭを用いる情報処理装置であって、
演算装置と、電源制御回路と、入出力装置と、記憶装置とを備え、該記憶装置として前記不揮発性ＳＲＡＭを用いることを特徴とする情報処理装置。
【請求項１０】
前記演算装置と、電源制御回路と、入出力装置と、記憶装置とが単一の半導体チップ上に形成されている請求項９に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、強誘電体キャパシタを備える不揮発性ＳＲＡＭに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路を用いるシステムの多くは、高速で揮発性のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、Ｆｌａｓｈメモリ等の低速で不揮発性の不揮発メモリとを組み合わせて実現されている。このようなシステムでは、稼働中は主としてＳＲＡＭにデータを格納し、電源が切断される際には、再利用が必要なデータを不揮発メモリに退避させるようになっている。このため、電源のオン／オフの際には、データ転送によるエネルギ消費が大きく、かつ、データ転送に時間がかかってしまう、という問題がある。一方、モバイル機器やＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）機器では、低消費電力化が重要であり、必要に応じてシステムの電源を切断して電力を節約したいという要求がある。しかし、前記問題のため、あまり頻繁に電源を切断することは有効でなく、電源オフによる電力量の節約には限界がある。
【０００３】
このような問題を解決するために、不揮発性ＳＲＡＭ（ＮＶ−ＳＲＡＭ）が提案されている（例えば、特許文献１〜４参照。）。
【０００４】
図１は従来の不揮発性ＳＲＡＭの第１の例を示す回路図、図２は従来の不揮発性ＳＲＡＭの第２の例を示す回路図である。
【０００５】
図１は、ＣＭＯＳを採用した６個のトランジスタを有するＳＲＡＭセルに２個の強誘電体キャパシタを付加した不揮発性ＳＲＡＭセルから成る６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの回路図であり、図２は、ＣＭＯＳを採用した６個のトランジスタを有するＳＲＡＭセルに４個の強誘電体キャパシタを付加した不揮発性ＳＲＡＭセルから成る６Ｔ４Ｃ型ＮＶ−ＳＲＡＭの回路図である。なお、図１及び２において、点線で囲まれた箇所は、ラッチＬＴ及びメモリセルＭＣを示している。各メモリセルは１ビットの情報（０又は１）を記憶する。ＳＲＡＭ及びＮＶ−ＳＲＡＭのような記憶装置は、縦横にアレー状に配置された多数のメモリセルを有するのが通常であるが、ここでは、単一のメモリセルのみが図示されている。図１及び２に示される不揮発性ＳＲＡＭは、稼働時には通常のＳＲＡＭとして機能するが、電源がオフにされる際には、第１のプレート線Ｖｐ１又は第２のプレート線Ｖｐ２に適切な波形の電圧信号を印加することによって、ＳＲＡＭの記憶を強誘電体キャパシタの自発分極の向きとして定着させる退避動作を行う（なお、図１に示される６Ｔ２Ｃ型ＮＶ−ＳＲＡＭは、第２のプレート線Ｖｐ２を有していない。）。前記強誘電体キャパシタの自発分極には正負２つの安定状態があり、電源が切断されても、安定状態が保持される。そして、電源がオンにされる際には、第１のプレート線Ｖｐ１又は第２のプレート線Ｖｐ２と電源線Ｖｃｃとに適切な波形の電圧信号を印加することによって、強誘電体キャパシタに定着された自発分極の向きをＳＲＡＭの記憶として再生させる復帰動作を行う。このように、不揮発性ＳＲＡＭは、ＳＲＡＭと不揮発メモリとが融合した構造を有するので、電源のオン／オフの際に、データ転送を高速かつ低消費エネルギで実現することができる。
【０００６】
図３は従来の６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形の第１の例を示す波形図、図４は従来の６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形の第２の例を示す波形図、図５は従来の６Ｔ４Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形を示す波形図である。
【０００７】
図１に示されるような６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの第１のプレート線Ｖｐ１及び電源線Ｖｃｃに印可される電圧信号として、図３に示されるような波形の電圧信号を印加するという方法、すなわち、単純に電源線Ｖｃｃの電圧を上昇させることによって情報（記憶）をＳＲＡＭに復帰させる方法は、トランジスタの特性のばらつきに弱い、という問題がある。
【０００８】
そこで、図１に示されるような６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの第１のプレート線Ｖｐ１及び電源線Ｖｃｃに印可される電圧信号として、図４に示されるような波形の電圧信号を印加するという方法、すなわち、電源線Ｖｃｃに印可される電圧を上昇させる前に第１のプレート線Ｖｐ１に印可される電圧を上昇させることによって情報（記憶）をＳＲＡＭに復帰させる方法が提案されている。また、図２に示されるような６Ｔ４Ｃ型ＮＶ−ＳＲＡＭの第１のプレート線Ｖｐ１及び電源線Ｖｃｃに印可される電圧信号として、図５に示されるような波形の電圧信号を印加するという方法、すなわち、電源線Ｖｃｃに印可される電圧を上昇させる前に第１のプレート線Ｖｐ１に印可される電圧を上昇させることによって情報（記憶）をＳＲＡＭに復帰させる方法が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２９３９８９号公報
【特許文献２】米国特許第６２８５５７５号明細書
【特許文献３】特開２００５−０９２９２２号公報
【特許文献４】米国特許第６９２４９９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の技術では、通常のＳＲＡＭセルに２〜４個の強誘電体キャパシタが付加されているので、これらを充放電するための電力が余分に必要となり、かつ、動作が遅くなってしまう。これを防ぐには、キャパシタの静電容量を小さくすればよいのであるが、キャパシタの静電容量を小さくすると、回路動作がばらつきに弱くなり、不安定になってしまう。すなわち、前記従来のＮＶ−ＳＲＡＭの技術では、動作安定性を損なうことなく電力及び遅延の増加を抑制することが十分にできなかった。
【００１１】
ここでは、前記従来の技術の問題点を解決して、所望の動作安定性を確保しつつキャパシタの静電容量を最小限に抑えて、消費電力を抑制することができる強誘電体キャパシタを備える不揮発性ＳＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００１２】
そのために、不揮発性ＳＲＡＭにおいては、一対のＣＭＯＳインバータから成るラッチであって、一対の記憶ノードを含むラッチと、各記憶ノードに２つずつ接続された強誘電体キャパシタと、各記憶ノードに接続された強誘電体キャパシタの一方に接続された第１のプレート線と、各記憶ノードに接続された強誘電体キャパシタの他方に接続された第２のプレート線と、を備え、前記第１のプレート線に接続された強誘電体キャパシタの面積は、前記第１のプレート線に接続された強誘電体キャパシタ及び前記第２のプレート線に接続された強誘電体キャパシタの面積の合計値の０．５倍未満である。
【００１３】
他の不揮発性ＳＲＡＭにおいては、さらに、前記第１のプレート線に接続された強誘電体キャパシタの面積は、前記合計値の０．１〜０．３である。
【００１４】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記合計値は０．００３〔μｍ2 〕以上である。
【００１５】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記第２のプレート線の電位は一定電位に固定されている。
【００１６】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記第２のプレート線の電位は、前記強誘電体キャパシタに定着された分極の向きを前記ラッチの記憶として再生させる復帰動作から、前記ラッチの記憶を前記強誘電体キャパシタに定着させる退避動作に至るまで、高電位に維持される。
【００１７】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記第１のプレート線の電位は、前記強誘電体キャパシタに定着された分極の向きを前記ラッチの記憶として再生させた後の前記ラッチの通常動作中、高電位に維持される。
【００１８】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記第１のプレート線に接続された強誘電体キャパシタの静電容量と前記第２のプレート線に接続された強誘電体キャパシタの静電容量とは相違する。
【００１９】
更に他の不揮発性ＳＲＡＭにおいては、さらに、前記第１のプレート線に接続された強誘電体キャパシタの静電容量は、前記第２のプレート線に接続された強誘電体キャパシタの静電容量よりも小さい。
【００２０】
情報処理装置においては、演算装置と、電源制御回路と、入出力装置と、記憶装置とを備え、該記憶装置として前記不揮発性ＳＲＡＭを用いる。
【００２１】
他の情報処理装置においては、さらに、前記演算装置と、電源制御回路と、入出力装置と、記憶装置とが単一の半導体チップ上に形成されている。
【発明の効果】
【００２２】
本開示によれば、所望の動作安定性を確保しつつキャパシタの静電容量を最小限に抑えて、消費電力を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】従来の不揮発性ＳＲＡＭの第１の例を示す回路図である。
【図２】従来の不揮発性ＳＲＡＭの第２の例を示す回路図である。
【図３】従来の６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形の第１の例を示す波形図である。
【図４】従来の６Ｔ２Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形の第２の例を示す波形図である。
【図５】従来の６Ｔ４Ｃ型ＮＶ−ＳＲＡＭの電圧信号波形を示す波形図である。
【図６】第１の実施の形態における不揮発性ＳＲＡＭが備える強誘電体キャパシタの特性の例を示す図である。
【図７】第１の実施の形態における不揮発性ＳＲＡＭが備える強誘電体キャパシタの分極の向きを説明する回路図である。
【図８】第１の実施の形態における不揮発性ＳＲＡＭが有する動作余裕と強誘電体キャパシタの面積比との関係を示すグラフである。
【図９】第１の実施の形態における不揮発性ＳＲＡＭが有する動作余裕と強誘電体キャパシタの面積比との関係を示す表である。
【図１０】第２の実施の形態における不揮発性ＳＲＡＭの電圧信号波形を示す波形図である。
【図１１】第３の実施の形態における不揮発性ＳＲＡＭの電圧信号波形を示す波形図である。
【図１２】第５の実施の形態における不揮発性ＳＲＡＭを用いた情報処理装置の構成を示す図である。
【図１３】比較例の情報処理装置の構成を示す図である。
【図１４】第５の実施の形態における不揮発性ＳＲＡＭの典型的な構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、実施の形態について図面を参照しながら詳細に説明する。
【００２５】
図６は第１の実施の形態における不揮発性ＳＲＡＭが備える強誘電体キャパシタの特性の例を示す図、図７は第１の実施の形態における不揮発性ＳＲＡＭが備える強誘電体キャパシタの分極の向きを説明する回路図である。
【００２６】
本実施の形態における不揮発性ＳＲＡＭは、ＣＭＯＳを採用した６Ｔ４Ｃ型ＮＶ−ＳＲＡＭであって、図２に示される不揮発性ＳＲＡＭと同様の回路構成を有し、各メモリセルが２つのＣＭＯＳインバータから成るラッチＬＴを備えるものであるが、同一の記憶ノード（Ｖ１又はＶ２）に接続される２個の強誘電体キャパシタの面積が互いに相違する。具体的には、電源線Ｖｃｃに先行して電圧が印加される第１のプレート線Ｖｐ１に接続される強誘電体キャパシタＣ１１及びＣ２１の面積を、第２のプレート線Ｖｐ２に接続される強誘電体キャパシタＣ１２及びＣ２２の面積よりも、それぞれ、小さくする。
【００２７】
また、本実施の形態における不揮発性ＳＲＡＭには、図５に示されるような波形の電圧信号が印加されるものとして、説明する。
【００２８】
さらに、本実施の形態における不揮発性ＳＲＡＭが備える強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２は、図６に示されるような特性を有するものとする。通常のキャパシタでは、分極が印可電圧に比例する。これに対し、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２は、履歴依存性（ヒステリシス）を示し、印可電圧がゼロのときに正負２つの安定な分極値（図６に示される例では、＋０．１６〔Ｃ／ｍ2 〕及び−０．１６〔Ｃ／ｍ2 〕）を取るので、不揮発性の記憶を実現することができる。そして、分極が負のときに抗電圧Ｖｃを超える十分に大きい正の電圧を印加すると、分極が正に反転し、大きな電荷移動Ｑrev が生じる。一方、分極が正の場合に同様の正の電圧を印加したときの電荷移動はＱfwd である。このように、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２は、分極反転が生じるときには静電容量が大きく、そうでないときには静電容量が小さく見える。
【００２９】
ここで、前回の退避時（前回の電源オフでＳＲＡＭの情報（記憶）を強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に退避させた時）には、メモリセルの左側の記憶ノードＶ１が高電位Ｈｉ（通常は、電源線Ｖｃｃの電圧）であり、右側の記憶ノードＶ２が低電位Ｌｏ（通常は、基準電位ゼロ）であったと仮定する。なお、逆に、左側の記憶ノードＶ１が低電位Ｌｏであり、右側の記憶ノードＶ２が高電位Ｈｉであった場合には、以下の説明を左右対称に反転すればよいので、この仮定によって一般性が失われることはない。
【００３０】
この仮定の場合、図７に示されるように、強誘電体キャパシタＣ１１及びＣ２２は下向きに分極し、強誘電体キャパシタＣ１２及びＣ２１は上向きに分極した状態となっている。なお、該状態を実現する方法は、退避動作の説明において後述される。
【００３１】
そして、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に定着された自発分極の向きをＳＲＡＭセルの記憶として再生させる復帰動作においては、まず、第１のプレート線Ｖｐ１の電位を低電位Ｌｏ（通常は、ＧＮＤ（接地電位））から高電位Ｈｉ（通常は、電源線Ｖｃｃの電圧）に上昇させる。これにより、左側の記憶ノードＶ１には、概ね強誘電体キャパシタＣ１１と強誘電体キャパシタＣ１２との比によって決まる電圧が発生する。同様に、右側の記憶ノードＶ２には、概ね強誘電体キャパシタＣ２１と強誘電体キャパシタＣ２２との比によって決まる電圧が発生する。このとき、強誘電体キャパシタＣ１１には分極と逆向きの電圧がかかり、強誘電体キャパシタＣ１２には分極と同じ向きの電圧がかかるので、強誘電体キャパシタＣ１１の静電容量は、強誘電体キャパシタＣ１２の静電容量より大きい。これにより、左側の記憶ノードＶ１は、右側の記憶ノードＶ２よりも強く、第１のプレート線Ｖｐ１と結合し、左側の記憶ノードＶ１の電位は、右側の記憶ノードＶ２の電位よりも高くなる。次に、電源線Ｖｃｃの電位を低電位Ｌｏから高電位Ｈｉに上昇させると、その過程でラッチＬＴは、双安定性の電圧増幅器として働き、左側の記憶ノードＶ１の電位を高電位Ｈｉにラッチし、右側の記憶ノードＶ２の電位を低電位Ｌｏにラッチする。これにより、前回の退避時に強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に退避させた情報がＳＲＡＭセルに復帰する。なお、これらの過程において、ワード線Ｖｗｌの電位をゼロとして、トランジスタａ１及びａ２をビット線Ｖｂ１及びＶｂ２から遮断しておくことが望ましい。
【００３２】
このようにして情報がＳＲＡＭセルに復帰した後には、第１のプレート線Ｖｐ１の電位を低電位Ｌｏに戻して、通常動作に移行する。通常動作中、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２の電位は低電位Ｌｏに固定され、電源線Ｖｃｃの電位は高電位Ｈｉに固定され、メモリセルＭＣは、通常のＳＲＡＭセルとして機能する。
【００３３】
ここで、退避時の直前にメモリセルの左側の記憶ノードＶ１が高電位Ｈｉであり、右側の記憶ノードＶ２が低電位Ｌｏであったと仮定する。ワード線Ｖｗｌの電位はゼロであり、トランジスタａ１及びａ２はビット線Ｖｂ１及びＶｂ２から遮断されているものとする。また、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２の電位もゼロであるものとする。この状態では、トランジスタｐ１及びｄ２が導通し、トランジスタｐ２及びｄ１が遮断され、左側の記憶ノードＶ１の電位は、トランジスタｐ１を通して、高電位Ｈｉに固定され、右側の記憶ノードＶ２の電位は、トランジスタｄ２を通して、低電位Ｌｏに固定されている。このとき、強誘電体キャパシタＣ１１には下向きに電圧Ｖｄｄが印加され、強誘電体キャパシタＣ１２には上向きに電圧Ｖｄｄが印加されているから、強誘電体キャパシタＣ１１は下向きに分極され、強誘電体キャパシタＣ１２は上向きに分極されている。一方、強誘電体キャパシタＣ２１及びＣ２２に印可される電圧はゼロであり、強誘電体キャパシタＣ２１及びＣ２２の分極の向きは、過去の履歴に依存し、不定である。
【００３４】
退避動作では、このような状態において、まず、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２の電位をゼロから高電位Ｈｉに上昇させる。これにより、分極の向きが不定であった強誘電体キャパシタＣ２１が上向きに分極され、同じく分極の向きが不定であった強誘電体キャパシタＣ２２が下向きに分極される。このとき、強誘電体キャパシタＣ１１及びＣ１２に印加される電圧はゼロとなるので、強誘電体キャパシタＣ１１及びＣ１２の分極の向きは変化しない。次に、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２の電位を低電位Ｌｏに下降させ、続いて、電源線Ｖｃｃの電位を低電位Ｌｏに下降させる、すなわち、電源を遮断する。このとき、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２のいずれにも、分極と逆向きの電圧が印加されることがなく、分極の反転は生じない。これにより、強誘電体キャパシタＣ１１及びＣ２２は下向きに分極し、強誘電体キャパシタＣ１２及びＣ２１は上向きに分極して、退避動作が完了する。なお、この状態は、図７に示されるような復帰動作直前の状態に他ならない。
【００３５】
前述のように、本実施の形態においては、強誘電体キャパシタＣ１１及びＣ２１の面積が、強誘電体キャパシタＣ１２及びＣ２２の面積よりも、それぞれ、小さくなっているので、４個の強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２の総面積（又は、総静電容量）を一定としつつ、動作マージン（動作余裕）を拡大することができる。または、所望の動作マージンを確保しつつ、４個の強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２の総面積（又は、総静電容量）を最小化することができる。なお、ＳＲＡＭセルは左右対称であることが望ましいので、強誘電体キャパシタＣ１１の面積と強誘電体キャパシタＣ２１の面積は等しく（＝Ａ１）、強誘電体キャパシタＣ１２の面積と強誘電体キャパシタＣ２２の面積は等しく（＝Ａ２）なっているものとする。
【００３６】
ＣＭＯＳ集積回路で用いられる微細なトランジスタの特性は、ミクロなランダム性（半導体中の不純物原子の配置のランダム性等）によって大きくばらつき、かつ、そのばらつき方は、近接する他のトランジスタとの相関をほとんど有していない。本実施の形態における不揮発性ＳＲＡＭは、このようなばらつき（ランダムばらつき）があっても、誤動作しないように、適切に設計されることが望ましい。ばらつきによる誤動作は、主として、通常動作及び復帰動作において発生し得る。通常動作における誤動作を防止する設計方法は、従来のＳＲＡＭと同様であって、既に知られているが、不揮発性ＳＲＡＭの復帰動作における誤動作を防止する設計方法に関する知見は限られている。そこで、詳細に検討すると、図２に示されるような回路構成を有する不揮発性ＳＲＡＭセルの場合、トランジスタｐ１、ｐ２、ａ１、ａ２、ｄ１及びｄ２の閾値電圧は、ランダムばらつきによって、それぞれ全く独立して正規分布でばらつくと想定される。ただし、その標準偏差は、トランジスタｐ１及びｐ２と、ａ１及びａ２と、ｄ１及びｄ２とで異なるので、それぞれ、σｐ、σａ及びσｄであるものとする。ここで、トランジスタｐ１、ｐ２、ａ１、ａ２、ｄ１及びｄ２の閾値電圧の設計値からのずれ（正規分布する確率変数）を、それぞれ、Δｐ１、Δｐ２、Δａ１、Δａ２、Δｄ１及びΔｄ２であるとすると、次の式（１）で表されるｄは、ＳＲＡＭセル全体のランダムな特性ずれを示す指標となる。
【００３７】
【数１】
2019215941.tif 000003
【００３８】
この指標、すなわち、ｄが、例えば、６に達しても回路が正常に動作するのであれば、その回路は６シグマの動作余裕を有すると言う。一般に、高集積メモリ回路においては、６シグマ以上の動作余裕が確保されることが望ましく、強誘電体キャパシタの製造ばらつき等の他のばらつき要因が更に加算される可能性がある場合には、より大きな動作余裕（例えば、８シグマ）が確保されることがより望ましい。
【００３９】
図８は第１の実施の形態における不揮発性ＳＲＡＭセルが有する動作余裕と強誘電体キャパシタの面積比との関係を示すグラフ、図９は第１の実施の形態における不揮発性ＳＲＡＭセルが有する動作余裕と強誘電体キャパシタの面積比との関係を示す表である。
【００４０】
図８及び９には、トランジスタｐ１、ｐ２、ａ１、ａ２、ｄ１及びｄ２の特性ずれを導入した多数回の回路シミュレーションによって算出された本実施の形態における不揮発性ＳＲＡＭセルの動作余裕の挙動が示されている。前述のように、ＳＲＡＭセルは左右対称であることが望ましく、強誘電体キャパシタＣ１１の面積と強誘電体キャパシタＣ２１の面積は等しく（＝Ａ１）、強誘電体キャパシタＣ１２の面積と強誘電体キャパシタＣ２２の面積は等しく（＝Ａ２）なっているので、ここでは、左右いずれか一方、すなわち、片側における強誘電体キャパシタの総面積Ａ１＋Ａ２に対する第１のプレート線Ｖｐ１側の強誘電体キャパシタの面積Ａ１の比、すなわち、Ａ１／（Ａ１＋Ａ２）を変化させて動作余裕を算出した。また、総面積Ａ１＋Ａ２の値は、５通りのものを使用した。なお、Ａ１／（Ａ１＋Ａ２）＝０又はＡ１／（Ａ１＋Ａ２）＝１の場合は、第１のプレート線Ｖｐ１側の強誘電体キャパシタ又は第２のプレート線Ｖｐ２側の強誘電体キャパシタが存在しない６Ｔ２Ｃ型ＮＶ−ＳＲＡＭに相当する、と言える。
【００４１】
図８及び９から分かるように、十分な動作余裕を得るためには、強誘電体キャパシタの総面積Ａ１＋Ａ２の値がある程度大きいことが必要であり、６シグマの動作余裕を得るためには、総面積Ａ１＋Ａ２の値は０．００３〔μｍ2 〕以上である必要がある。また、この場合、Ａ１／（Ａ１＋Ａ２）の値が０．５未満であるときに、動作余裕が最大化することが分かる。さらに、図８における点Ａに着目すると、４個の強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２の面積を同一にした場合、８シグマの動作余裕を得るためには、片側分の強誘電体キャパシタの総面積Ａ１＋Ａ２を０．１〔μｍ2 〕にする必要があることが分かる。これに対して、図８における点Ｂに着目すると、第１のプレート線Ｖｐ１側の強誘電体キャパシタの面積Ａ１と第２のプレート線Ｖｐ２側の強誘電体キャパシタの面積Ａ２との比を１：４（Ａ１＝（Ａ１＋Ａ２）×０．２）にした場合には、８シグマの動作余裕を得るためには、片側分の強誘電体キャパシタの総面積Ａ１＋Ａ２を０．０１〔μｍ2 〕にすればよいことが分かる。つまり、図８における点Ａ及びＢから、強誘電体キャパシタの総面積Ａ１＋Ａ２の値を、ほぼ１／１０とすることができることが分かる。強誘電体キャパシタの面積の縮小は、不揮発性ＳＲＡＭの高密度化、高速化及び低電力化に直結する。
【００４２】
回路シミュレーションの結果の詳細な分析によれば、不揮発性ＳＲＡＭにおける適切な強誘電体キャパシタの比率、すなわち、第１のプレート線Ｖｐ１側の強誘電体キャパシタの面積Ａ１と第２のプレート線Ｖｐ２側の強誘電体キャパシタの面積Ａ２との適切な比は、図６に示されるような強誘電体キャパシタの分極特性と関連し、概ねＱfwd ：Ｑrev であることが望ましい。この場合、左側の記憶ノードＶ１又は右側の記憶ノードＶ２のうち、復帰時に高電位Ｈｉになる側の電位が第１のプレート線Ｖｐ１の電位の上昇によって適度なレベルに上昇し、最も安定した情報（記憶）の復帰が実現される。
【００４３】
なお、高電位Ｈｉになる側の記憶ノードの電位が過度に高まることは望ましくない。なぜなら、トランジスタを介したリーク電流が増大し、誘起された電荷が無駄に失われ、却って動作余裕が減少するからである。第１のプレート線Ｖｐ１側の強誘電体キャパシタＣ１１及びＣ２１の面積を小さめにすることによって、このような状況が防止される。
【００４４】
図６に示される強誘電体キャパシタの分極特性は、強誘電体の材料として酸化ハフニウム及び酸化ジルコニウムの固溶体Ｈｆ1-x Ｚｒx Ｏ2 を用いた場合の例である。図８及び９に示される不揮発性ＳＲＡＭが有する動作余裕と強誘電体キャパシタの面積比との関係は、図６に示される強誘電体キャパシタの分極特性に基づいて算出されたものであり、強誘電体キャパシタの総面積Ａ１＋Ａ２に対する第１のプレート線Ｖｐ１側の強誘電体キャパシタの面積Ａ１の比、すなわち、Ａ１／（Ａ１＋Ａ２）の値が０．１〜０．３で動作余裕が最適となっている。この比は、使用される強誘電体キャパシタの特性や、強誘電体キャパシタの加工上の制約（例えば、強誘電体キャパシタの加工可能な面積には下限がある。）に応じて適宜調整することができるが、Ｑfwd ＜Ｑrev であるから、Ａ１／（Ａ１＋Ａ２）＜０．５とすべきである。
【００４５】
強誘電体キャパシタの微細化を実現するためには、微細加工が容易な強誘電体の材料を用いることが望ましい。この条件を満足する材料としては、前記固溶体Ｈｆ1-x Ｚｒx Ｏ2 に加えて、酸化ハフニウムＨｆＯ2 、及び、これに不純物（ジルコニウム、シリコン、アルミニウム、イットリウム、ガドリニウム、ストロンチウム等）を添加した材料がある。
【００４６】
このように、本実施の形態における不揮発性ＳＲＡＭは、一対のＣＭＯＳインバータから成るラッチＬＴであって、一対の記憶ノードＶ１及びＶ２を含むラッチＬＴと、各記憶ノードＶ１又はＶ２に２つずつ接続された強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２と、各記憶ノードＶ１又はＶ２に接続された強誘電体キャパシタの一方Ｃ１１及びＣ２１に接続された第１のプレート線Ｖｐ１と、各記憶ノードＶ１又はＶ２に接続された強誘電体キャパシタの他方Ｃ１２及びＣ２２に接続された第２のプレート線Ｖｐ２と、を備え、第１のプレート線Ｖｐ１に接続された強誘電体キャパシタＣ１１又はＣ２１の面積Ａ１は、第１のプレート線Ｖｐ１に接続された強誘電体キャパシタＣ１１又はＣ２１及び第２のプレート線Ｖｐ２に接続された強誘電体キャパシタＣ１２又はＣ２２の面積Ａ２の合計値（Ａ１＋Ａ２）の０．５倍未満である。これにより、不揮発性ＳＲＡＭは、十分な動作余裕を得ることができる。
【００４７】
また、第１のプレート線Ｖｐ１に接続された強誘電体キャパシタＣ１１又はＣ２１の面積Ａ１は、合計値（Ａ１＋Ａ２）の０．１〜０．３であることが望ましい。これにより、不揮発性ＳＲＡＭの動作余裕が最適となる。さらに、合計値（Ａ１＋Ａ２）は０．００３〔μｍ2 〕以上であることがより望ましい。
【００４８】
以上説明したように、本実施の形態における不揮発性ＳＲＡＭは、同じ動作余裕（動作マージン）をより小さな強誘電体キャパシタで実現することができ、高密度化、低消費エネルギ化、及び、高速化が可能となる。
【００４９】
次に、第２の実施の形態について説明する。なお、第１の実施の形態と同じ構造を有するものについては、同じ符号を付与することによってその説明を省略する。また、前記第１の実施の形態と同じ動作及び同じ効果についても、その説明を省略する。
【００５０】
図１０は第２の実施の形態における不揮発性ＳＲＡＭの電圧信号波形を示す波形図である。
【００５１】
前記第１の実施の形態においては、不揮発性ＳＲＡＭに、図５に示されるような波形の電圧信号が印可されるものとして説明したが、本実施の形態においては、不揮発性ＳＲＡＭに、図１０に示されるような波形の電圧信号が印可されるようになっている。
【００５２】
前記第１の実施の形態において説明したように、退避時に４個の強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２を記憶内容に応じて正しく分極させるには、電源線Ｖｃｃの電位を高電位Ｈｉとして左側の記憶ノードＶ１及び右側の記憶ノードＶ２の電位を記憶内容に応じて保ったままで、次の状態１〜４のすべてを出現させればよいことが分かる。
状態１：第１のプレート線Ｖｐ１が高電位Ｈｉ
状態２：第１のプレート線Ｖｐ１が低電位Ｌｏ
状態３：第２のプレート線Ｖｐ２が高電位Ｈｉ
状態４：第２のプレート線Ｖｐ２が低電位Ｌｏ
【００５３】
仮に、退避直前に左側の記憶ノードＶ１が高電位Ｈｉで右側の記憶ノードＶ２が低電位Ｌｏであれば、前記状態１によって強誘電体キャパシタＣ２１が上向きに分極され、前記状態２によって強誘電体キャパシタＣ１１が下向きに分極され、前記状態３によって強誘電体キャパシタＣ２２が下向きに分極され、前記状態４によって強誘電体キャパシタＣ１２が上向きに分極されて、図７に示されるような状態になる。そして、左側の記憶ノードＶ１が高電位Ｈｉで右側の記憶ノードＶ２が低電位Ｌｏである限り、図７に示されるような分極と逆向きの分極が生じる可能性はない。図５に示されるような波形の電圧信号が印可される場合、退避時に前記状態１〜４のすべてが出現することを確認することができる。
【００５４】
図１０に示される電圧信号波形は、第１のプレート線Ｖｐ１の電位が復帰動作の際に高電位Ｈｉになった後、退避に至るまで、高電位Ｈｉを維持する点で図５に示される電圧信号波形と異なっている。図１０に示される波形の電圧信号が印可される場合も、退避時に前記状態１〜４のすべてが出現することを確認することができる。
【００５５】
前記第１の実施の形態においては、図５に示されるように、復帰から退避に至るまでに、第１のプレート線Ｖｐ１の電位が低電位Ｌｏと高電位Ｈｉとの間を２往復するのに対し、本実施の形態においては、図１０に示されるように、１往復するのみである。これにより、本実施の形態においては、第１のプレート線Ｖｐ１の配線を充放電するための電力を削減することができる。
【００５６】
このように、本実施の形態において、第１のプレート線Ｖｐ１の電位は、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に定着された分極の向きをラッチＬＴの記憶として再生させた後のＳＲＡＭメモリセルＭＣの通常動作中、高電位Ｈｉに維持される。したがって、本実施の形態における不揮発性ＳＲＡＭでは、復帰から退避に至るサイクル中で第１のプレート線Ｖｐ１の電位の変化回数が減少し、消費エネルギが減少する。
【００５７】
なお、その他の点の構成及び動作については、前記第１の実施の形態と同様であるので、その説明を省略する。
【００５８】
次に、第３の実施の形態について説明する。なお、第１及び第２の実施の形態と同じ構造を有するものについては、同じ符号を付与することによってその説明を省略する。また、前記第１及び第２の実施の形態と同じ動作及び同じ効果についても、その説明を省略する。
【００５９】
図１１は第３の実施の形態における不揮発性ＳＲＡＭの電圧信号波形を示す波形図である。
【００６０】
本実施の形態においては、第２のプレート線Ｖｐ２の電圧信号波形が前記第２の実施の形態と異なっている。図に示されるように、本実施の形態においては、復帰時から、第２のプレート線Ｖｐ２の電位が高電位Ｈｉに維持される。
【００６１】
また、図に示される波形の電圧信号が印可される場合も、退避時に前記状態１〜４のすべてが出現することを確認することができる。
【００６２】
さらに、第１のプレート線Ｖｐ１の電位は、前記第２の実施の形態と同様に、復帰から退避に至るまでに、第１のプレート線Ｖｐ１の電位が低電位Ｌｏと高電位Ｈｉとの間を１往復するのみである。
【００６３】
さらに、退避時に、第１のプレート線Ｖｐ１の電位及び第２のプレート線Ｖｐ２の電位のいずれも、低電位Ｌｏから高電位Ｈｉに遷移させる必要がない。
【００６４】
このように、本実施の形態において、第２のプレート線Ｖｐ２の電位は、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に定着された分極の向きをラッチＬＴの記憶として再生させる復帰動作から、ラッチＬＴの記憶を強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２に定着させる退避動作に至るまで、高電位Ｈｉに維持される。したがって、前記第１及び第２の実施の形態と比較して、退避時の制御が単純化されているので、速やかな退避動作を実現することができる。
【００６５】
以上説明したように、本実施の形態における不揮発性ＳＲＡＭでは、退避過程において、第１のプレート線Ｖｐ１、第２のプレート線Ｖｐ２及び電源線Ｖｃｃのいずれの電位も上昇させる必要がない。したがって、電力遮断に伴う退避動作が容易である。
【００６６】
なお、その他の点の構成及び動作については、前記第１及び第２の実施の形態と同様であるので、その説明を省略する。
【００６７】
次に、第４の実施の形態について説明する。なお、第１〜第３の実施の形態と同じ構造を有するものについては、同じ符号を付与することによってその説明を省略する。また、前記第１〜第３の実施の形態と同じ動作及び同じ効果についても、その説明を省略する。
【００６８】
図２に示されるような回路構成を有する６Ｔ４Ｃ型ＮＶ−ＳＲＡＭにおいては、各メモリセルの左側の記憶ノードＶ１に接続される強誘電体キャパシタＣ１１とＣ１２とを対とし、かつ、右側の記憶ノードＶ２に接続される強誘電体キャパシタＣ２１とＣ２２とを対として、各対における強誘電体キャパシタ同士を上下逆向きに分極させることが望ましい。これにより、復帰動作において、強誘電体キャパシタＣ１１とＣ１２との静電容量の違い、及び、強誘電体キャパシタＣ２１とＣ２２との静電容量の違いを大きくすることができるので、動作余裕を増大させるために有利となる。
【００６９】
もっとも、第２のプレート線Ｖｐ２側の強誘電体キャパシタＣ１２及びＣ２２の静電容量を常に一定とし、第１のプレート線Ｖｐ１側の強誘電体キャパシタＣ１１及びＣ２１のみを記憶内容に応じて分極させても、退避及び復帰の動作を実現することができる。この場合、第２のプレート線Ｖｐ２の電位を、図５に示されるように変化させる必要がなく、一定電位（望ましくは、ゼロ電位）に固定すればよいので、独立した第２のプレート線Ｖｐ２の配線、及び、第２のプレート線Ｖｐ２の電位を制御するための回路が不要となる。そして、本実施の形態における不揮発性ＳＲＡＭの電圧信号波形を示す波形図は、図５、１０又は１１に示される波形図において、第２のプレート線Ｖｐ２の電圧信号波形の電位を固定したものとなる。
【００７０】
また、本実施の形態において、第２のプレート線Ｖｐ２側の強誘電体キャパシタＣ１２及びＣ２２は、必ずしも強誘電体キャパシタである必要はないが、小面積で大きな静電容量を確保し、かつ、製造を容易にするために、第１のプレート線Ｖｐ１側の強誘電体キャパシタＣ１１及びＣ２１と同一の強誘電体で形成されることが望ましい。第２のプレート線Ｖｐ２の電位をゼロ電位とし、Ｃ１２及びＣ２２を強誘電体キャパシタとする場合には、不揮発性ＳＲＡＭの使用前に、すべてのメモリセルに対して０と１とをそれぞれ少なくとも１回ずつ書き込み、左側の記憶ノードＶ１及び右側の記憶ノードＶ２の電位を少なくとも１回高電位Ｈｉとすることによって、第２のプレート線Ｖｐ２側の強誘電体キャパシタＣ１２及びＣ２２の分極を初期化することができる。これにより、第２のプレート線Ｖｐ２側の強誘電体キャパシタＣ１２及びＣ２２は、上向きに分極され、以後変化することがない。
【００７１】
以上説明したように、本実施の形態における不揮発性ＳＲＡＭでは、４個中２個の強誘電体キャパシタの電圧変化をなくすことによって、消費エネルギを削減することができる。また、４個中２個の強誘電体キャパシタへの配線を他の配線（グランド等）と兼用することができるので、高密度化が可能となる。
【００７２】
なお、その他の点の構成及び動作については、前記第１〜第３の実施の形態と同様であるので、その説明を省略する。
【００７３】
次に、第５の実施の形態について説明する。なお、第１〜第４の実施の形態と同じ構造を有するものについては、同じ符号を付与することによってその説明を省略する。また、前記第１〜第４の実施の形態と同じ動作及び同じ効果についても、その説明を省略する。
【００７４】
図１２は第５の実施の形態における不揮発性ＳＲＡＭを用いた情報処理装置の構成を示す図、図１３は比較例の情報処理装置の構成を示す図、図１４は第５の実施の形態における不揮発性ＳＲＡＭの典型的な構成例を示す図である。
【００７５】
図１２には、不揮発性ＳＲＡＭを用いたマイクロコントローラ、マイクロコンピュータ等の情報処理装置の構成が示されている。なお、本実施の形態における不揮発性ＳＲＡＭは、前記第１〜第４の実施の形態における不揮発性ＳＲＡＭと同様のものである。
【００７６】
本実施の情報処理装置は、一般の情報処理装置と同様に、演算装置、記憶装置及び入出力装置を含んでいる。図１２に示される例において、前記情報処理装置は、図２に示されるような６Ｔ４Ｃ型ＮＶ−ＳＲＡＭである不揮発性ＳＲＡＭを記憶装置として用い、さらに、電源制御回路を有している。該電源制御回路は、外部電源から一旦電力を受け取り、電源電圧Ｖｄｄを演算装置及び入出力装置に供給するとともに、不揮発性ＳＲＡＭの電源線Ｖｃｃ、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２に電圧を供給する。また、電源制御回路には、演算装置から、電源遮断開始を指示する制御信号Ｃｔｌが入力される。なお、電源制御回路をバスに接続し、前記制御信号Ｃｔｌがバスを介して電源制御回路に入力されるようにしてもよい。該電源制御回路は、さらに、演算装置に対して割り込み信号Ｉｎｔを出力する機能を有していてもよい。前記情報処理装置は、さらに、演算装置、記憶装置及び入出力装置が互いに情報をやり取りするための手段として、アドレス・バス及びデータ・バスを含むバスを備える。記憶装置である不揮発性ＳＲＡＭには、演算装置の実行プログラム及びデータが格納される。このような前記情報処理装置の構成要素のすべてを単一の半導体チップとしてのシリコンチップ上に集積すれば前記情報処理装置を小型化することができるが、必要に応じて一部の構成を前記シリコンチップの外部に設けることもできる。
【００７７】
前記情報処理装置には入出力装置を介して外界の情報が入力情報として入力され、演算装置は入力情報に基づいて出力すべき出力情報を決定し、該出力情報は入出力装置を介して外界に出力される。典型的な入力情報の例としては、各種センサからの情報（温度、湿度、位置、速度等）が挙げられ、典型的な出力情報の例としては、モータ制御装置に対する制御信号、データ記録装置に対するデータ値等が挙げられる。外部とやり取りする情報は、アナログ情報であってもデジタル情報であってもよいが、アナログ情報は前記入出力装置においてＡＤ変換又はＤＡ変換され、前記情報処理装置内においては、情報はデジタルで取り扱われる。入力情報及び出力情報は、無線通信を介して入出力されてもよい。
【００７８】
前記情報処理装置は、記憶装置である不揮発性ＳＲＡＭ内の情報を失うことなく、状況に応じて電源を遮断して電力の節約を図ることができる。前記演算装置は、あらかじめ定められたプログラムに基づき電源遮断を決定し、電源遮断前に終了させるべき作業を完了させた後、電源制御回路に対して制御信号Ｃｔｌを送信して電源遮断の開始を指示する。これを受けて、前記電源制御回路は、不揮発性ＳＲＡＭの電源線Ｖｃｃ、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２に供給する電圧を適切に変化させて、６Ｔ４Ｃ型ＮＶ−ＳＲＡＭである不揮発性ＳＲＡＭの退避動作を完了させる。また、前記電源制御回路は、電源電圧Ｖｄｄを遮断する。これにより、前記演算装置、記憶装置及び入出力装置への電源供給は遮断され、前記情報処理装置はスリープ状態となる。前記電源制御回路は、スリープ状態中にあらかじめ定められた条件が満足されると、前記情報処理装置の動作を再開させる。すなわち、不揮発性ＳＲＡＭの電源線Ｖｃｃ、第１のプレート線Ｖｐ１及び第２のプレート線Ｖｐ２に供給する電圧を適切に変化させて６Ｔ４Ｃ型ＮＶ−ＳＲＡＭである不揮発性ＳＲＡＭの復帰動作を実施する。また、前記電源制御回路は、電源電圧Ｖｄｄの供給を再開する。以上により、前記情報処理装置は、記憶装置である不揮発性ＳＲＡＭ内の情報を失うことなく、電源の遮断と復旧とを実現する。記憶装置として不揮発性ＳＲＡＭを用いると、情報の退避と復旧とに要するエネルギが小さいので、電源の遮断による電力節約効果を大きくすることができる。
【００７９】
電源遮断は、前記演算装置が自ら作業の区切りがついたと判断する場合のほか、なんらかの外部要因に応じて実施してもよい。例えば、外部電源からの電源供給が不安定化又は喪失された場合に、急遽、電源遮断を実施するようにしてもよい。このような機能は、外部電源が環境発電（光、振動、電波等の環境に存在するエネルギを利用した発電）によって供給されている場合に、特に有用である。そのためには、前記電源制御回路は、外部電源の電圧を監視し、電圧が所定の閾値を下回った場合に割り込み信号Ｉｎｔを演算装置に送信し、該演算装置は、割り込み信号Ｉｎｔを受けて、前記電源遮断を決定するようにすればよい。なお、外部電源喪失を検出して電源遮断を行うためには、外部電源喪失後も短時間の電源供給を可能とするために、前記電源制御回路は蓄電キャパシタを備えることが望ましい。この場合、記憶装置として不揮発性ＳＲＡＭを用いると、情報の退避に要するエネルギが小さいので、前記蓄電キャパシタを小さくすることができる。
【００８０】
前記電源制御回路が情報処理装置の動作を再開させるための条件としては、一定時間の経過、及び、その他なんらかの対応すべき事象の発生が挙げられる。一定時間の経過をもって動作の再開を行う場合、前記電源制御回路がタイマー回路を備えるようにする。その他なんらかの事象に応じて動作を再開させる場合、前記電源制御回路が当該事象を検出する手段を備えるようにする。例えば、当該事象が喪失された外部電源の復旧の場合であるとすると、前記電源制御回路は、外部電圧を監視し、該外部電圧が所定の閾値を上回った場合に情報処理装置の動作を再開させる。
【００８１】
図１３に示される比較例のように、記憶装置として不揮発性ＳＲＡＭを用いずに、ＳＲＡＭと他の不揮発メモリ（例えば、フラッシュメモリ）とを用いて情報処理装置を構成することも、考えられる。しかし、前記比較例の場合、情報の退避時にはＳＲＡＭの内容を不揮発メモリに、また、情報の復帰時には不揮発メモリの内容をＳＲＡＭに、それぞれ、バスを介して転送する必要がある。かかる転送は、３２ビット等の細かい単位で行われ、かつ、負荷容量が大きいバスを介するため、効率が悪い。これに対し、本実施の形態における情報処理装置は、記憶装置として６Ｔ４Ｃ型ＮＶ−ＳＲＡＭである不揮発性ＳＲＡＭを用いているので、一体化されたＳＲＡＭと強誘電体キャパシタとの間で情報が一括転送されるため、情報の退避と復帰とに要するエネルギを、ＳＲＡＭと不揮発メモリを組み合わせた前記比較例よりも、大幅に削減することができる。
【００８２】
図１４には、図１２に示される不揮発性ＳＲＡＭの構成例が、図２を補充して、示されている。図１４に示されるＭＣは、図２に示されるＭＣと同様のものである。図１４に示される例は、ｎ行ｍ列のメモリセル・アレーであり、ｎ×ｍ個のメモリセルＭＣ、ｎ本のワード線Ｖｗｌ＿ｉ（ｉ＝１、２、．．．、ｎ）、及び、ｍ対のＶｂ１＿ｉとＶｂ２＿ｉとから成るビット線対（ｉ＝１、２、．．．、ｎ）を含んでいる。図１４においては示されていないが、各ＭＣに接続された第１のプレート線Ｖｐ１、第２のプレート線Ｖｐ２及び電源線Ｖｃｃは、それぞれ、図１２に示されるＶｐ１端子、Ｖｐ２端子及びＶｃｃ端子に接続される。
【００８３】
図１２に示される不揮発性ＳＲＡＭは、複数のメモリセル・アレーを含んでいてもよい。図１２に示される不揮発性ＳＲＡＭ内の第１のプレート線Ｖｐ１、第２のプレート線Ｖｐ２及び電源線Ｖｃｃの組を、メモリセル・アレーの列毎、メモリセル・アレーの行毎、メモリセル・アレー毎等に電気的に分離し、それぞれを、別々に制御するようにしてもよい。この場合、対応して電源制御回路にＶｐ１端子、Ｖｐ２端子及びＶｃｃ端子の組を複数設ける。こうして分離した各領域の電源投入の時刻をずらすことによって、電源投入時の消費電力を均一化することができる。また、適宜必要な領域だけ電源を投入することによって、消費電力を削減することができる。
【００８４】
なお、本明細書の開示は、好適で例示的な実施の形態に関する特徴を述べたものである。ここに添付された特許請求の範囲内及びその趣旨内における種々の他の実施の形態、修正及び変形は、当業者であれば、本明細書の開示を総覧することによって、当然に考え付くことである。
【産業上の利用可能性】
【００８５】
本開示は、強誘電体キャパシタを備える不揮発性ＳＲＡＭに適用することができる。
【符号の説明】
【００８６】
Ａ１、Ａ２    面積
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２    強誘電体キャパシタ
ＬＴ    ラッチ
ＭＣ    メモリセル
Ｖ１、Ｖ２    記憶ノード
Ｖｐ１    第１のプレート線
Ｖｐ２    第２のプレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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