(57)【要約】      （修正有）【課題】駆動回数の差異による圧電素子の特性のバラツキを抑制し得る液体吐出装置及び液体吐出システムを提供する。【解決手段】第１電源回路３１に接続された複数個の圧電素子を駆動したことに応じて、複数個の圧電素子の駆動回数をそれぞれ計測する。複数個の圧電素子のうち、第１圧電素子の計測した駆動回数が第１閾値に到達したことに応じて、複数個の圧電素子のうち、駆動回数が第１閾値に到達していない第２圧電素子を第２電源回路３２に接続する。第１閾値と、第１閾値に到達していない第２圧電素子の駆動回数との差以下に応じた、第２圧電素子の駆動予定回数を決定し、第２電源回路３２に接続された第２圧電素子に対して、駆動予定回数の駆動をさせる。【選択図】図６
2019064150.tif 000002
【特許請求の範囲】
【請求項１】
第１圧電素子及び第２圧電素子を含む複数の圧電素子を有するヘッドモジュールと、
第１電源回路及び第２電源回路と、
前記複数の圧電素子と電気的に接続された制御回路と
を備え、
前記制御回路は、
前記第１電源回路に接続された、前記第１圧電素子及び前記第２圧電素子を含むＮ１個の圧電素子（Ｎ１は１より大きい自然数）を駆動し、
前記第２電源回路に接続されたＭ１個の圧電素子（Ｍ１＜Ｎ１の自然数）を駆動し、
前記第１圧電素子及び前記第２圧電素子を駆動したことに応じて、前記第１圧電素子及び前記第２圧電素子の駆動回数をそれぞれ計測し、
計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を前記第２電源回路に接続し、
計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数との差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、
前記第２電源回路に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせること
を特徴とする液体吐出装置。
【請求項２】
前記制御回路は、
計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、前記第２圧電素子の駆動回数と、前記第１閾値よりも小さい第２閾値とを比較し、
前記第２閾値と、前記第１圧電素子の駆動回数が前記第１閾値に到達した時点での前記第２圧電素子の駆動回数との差に応じた前記駆動予定回数を決定し、
前記第２電源回路に接続された前記第２圧電素子に対して、決定した前記駆動予定回数の駆動をさせること
を特徴とする請求項１に記載の液体吐出装置。
【請求項３】
前記ヘッドモジュールは、
前記第１圧電素子が対応する第１流路及び前記第２圧電素子が対応する第２流路が少なくとも形成された流路部材を有し、
前記制御回路は、
前記第２圧電素子を前記第２電源回路に接続した後に、受信した第１印刷データに基づいて、
前記第１流路からの液体の吐出の要否を判断し、
前記第２流路からの液体の吐出の要否を判断し、
前記第１流路からの液体の吐出が必要と判断したことに応じて、前記第１電源回路に接続された前記第１圧電素子に、前記第１流路から液体を吐出させる駆動をさせ、
前記第２流路からの液体の吐出が不要と判断したことに応じて、前記第２電源回路に接続された前記第２圧電素子に、前記第２流路から液体を吐出させない駆動をさせること
を特徴とする請求項１又は請求項２に記載の液体吐出装置。
【請求項４】
前記制御回路は、
前記第１印刷データの後に受信した第２印刷データに基づいて、前記第２流路からの液体の吐出の要否を判断し、
前記第２流路からの液体の吐出が必要と判断したことに応じて、出力電圧が前記第２電源回路の出力電圧とは異なる前記第１電源回路に、前記第２圧電素子を接続し、
前記第１電源回路に接続された前記第２圧電素子に、前記第２流路から液体を吐出させる駆動をさせること
を特徴とする請求項３に記載の液体吐出装置。
【請求項５】
前記制御回路は、
前記第２印刷データの後に受信した複数の第３印刷データそれぞれに基づいて、前記第２流路からの液体の吐出の要否を判断し、
受信した前記複数の第３印刷データに基づいて、前記第２流路からの液体の吐出が、連続して不要である時間を判断し、
判断した前記時間が所定時間を超すと判断したこと、及び前記第２流路からの液体の吐出が連続して不要と判断したことに応じて、前記第２電源回路に接続された前記第２圧電素子に、前記第２流路から液体を吐出させない駆動をさせること
を特徴とする請求項４に記載の液体吐出装置。
【請求項６】
前記制御回路は、
前記第２圧電素子を前記第２電源回路に接続した以降において、前記第２圧電素子に前記第２流路から液体を吐出させない駆動を行ったことに応じて、非吐出駆動回数を計測し、
計測した非吐出駆動回数が、決定した前記駆動予定回数に到達したことに応じて、前記第２圧電素子を前記第１電源回路に接続すること、
を特徴とする請求項３乃至請求項５のいずれか１つに記載の液体吐出装置。
【請求項７】
前記制御回路は、前記第１電源回路の出力電圧と、計測した前記第２圧電素子の駆動回数とに基づいて、前記駆動予定回数を決定すること
を特徴とする請求項１乃至請求項６のいずれか１つ記載の液体吐出装置。
【請求項８】
前記第１電源回路に接続された、前記第１圧電素子を含み且つ前記第２圧電素子を除く圧電素子の個数Ｎ２（Ｎ２＜Ｎ１の自然数）は、前記駆動予定回数の駆動をしている間に前記第２電源回路に接続された、前記第２圧電素子を含む複数の圧電素子の個数Ｍ２（Ｍ２＞Ｍ１の自然数）よりも多い、
ことを特徴とする請求項１乃至請求項７のいずれか１つに記載の液体吐出装置。
【請求項９】
第３電源回路を備え、
前記複数の圧電素子は、前記制御回路と電気的に接続された第３圧電素子及び第４圧電素子を含み、
前記制御回路は、
前記第３電源回路に接続された、前記第３圧電素子及び前記第４圧電素子を含むＬ１個の圧電素子（Ｎ１は２よりも大きく、Ｍ１は１よりも大きく、Ｌ１は１より大きい自然数であり、且つＮ１＞Ｌ１＞Ｍ１）駆動し、
前記第３圧電素子及び第４圧電素子を駆動したことに応じて、前記第３圧電素子及び前記第４圧電素子の駆動回数をそれぞれ計測し、
計測した前記第３圧電素子の駆動回数が前記第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第４圧電素子を、前記第２電源回路に接続し、
計測した前記第３圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第４圧電素子の駆動回数と、の差以下に応じた、前記第４圧電素子の駆動予定回数を決定し、
前記第２電源回路に接続された前記第４圧電素子に対して、前記第４圧電素子の駆動予定回数の駆動をさせること
を特徴とする請求項１乃至請求項８のいずれか１つに記載の液体吐出装置。
【請求項１０】
前記第１電源回路及び前記第２電源回路を含む複数の電源回路を備え、
前記制御回路は、
前記第１圧電素子の駆動回数が第３閾値に達していない場合に、前記複数の電源回路のうち前記第１電源回路より出力電圧値が高い電源回路に前記第２圧電素子を接続し、
前記第１圧電素子の駆動回数が前記第３閾値に達した場合に、前記第２圧電素子を前記第２電源回路に接続すること
を特徴とする請求項１乃至請求項９のいずれか１つに記載の液体吐出装置。
【請求項１１】
複数の液体吐出装置と、制御装置とを備えた液体吐出システムであって、
前記液体吐出装置は、
第１圧電素子及び第２圧電素子を含む複数の圧電素子を有するヘッドモジュールと、
第１電源回路及び第２電源回路と
を有し、
前記制御装置は、前記複数の液体吐出装置とそれぞれ電気的に接続されており、
前記制御装置は、前記液体吐出装置それぞれに対して、
前記第１電源回路に接続された、前記第１圧電素子及び前記第２圧電素子を含むＮ１個の圧電素子（Ｎ１は１より大きい自然数）を駆動し、
前記第２電源回路に接続されたＭ１個の圧電素子（Ｍ１＜Ｎ１の自然数）を駆動し、
前記第１圧電素子及び前記第２圧電素子を駆動したことに応じて、前記第１圧電素子及び前記第２圧電素子の駆動回数をそれぞれ計測し、
計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を前記第２電源回路に接続し、
計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数との差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、
前記第２電源回路に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせること
を特徴とする液体吐出システム。
【請求項１２】
第１圧電素子及び第２圧電素子を有するヘッドモジュールと、
第１出力源及び第２出力源を有する電源回路と、
前記第１圧電素子及び前記第２圧電素子に電気的に接続された制御回路と
を備え、
前記制御回路は、
第１電圧値を出力する前記第１出力源に接続された前記第１圧電素子及び前記第２圧電素子を駆動し、
前記第１圧電素子及び第２圧電素子を駆動したことに応じて、前記第１圧電素子及び第２圧電素子それぞれの駆動回数を計測し、
計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を、前記第１電圧値よりも高い第２電圧値を出力する前記第２出力源に接続し、
計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数と、の差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、
前記第２出力源に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせること
を特徴とする液体吐出装置。
【請求項１３】
前記制御回路は、
前記第１圧電素子の駆動回数が第１閾値に達したことに応じて、前記第２圧電素子の駆動回数と、前記第１閾値よりも小さい第２閾値とを比較し、
前記第２閾値と、前記第１圧電素子の駆動回数が前記第１閾値に到達した時点での前記第２圧電素子の駆動回数との差に応じた前記駆動予定回数を決定し、
前記第２出力源に接続された前記第２圧電素子に対して、決定した前記駆動予定回数の駆動をさせること
を特徴とする請求項１２に記載の液体吐出装置。
【請求項１４】
前記ヘッドモジュールは、
前記第１圧電素子が対応する第１流路及び前記第２圧電素子が対応する第２流路が少なくとも形成された流路部材を有し、
前記制御回路は、
前記第２圧電素子を前記第２出力源に接続した後に、受信した第１印刷データに基づいて、
前記第１流路からの液体の吐出の要否を判断し、
前記第２流路からの液体の吐出の要否を判断し、
前記第１流路からの液体の吐出が必要と判断したことに応じて、前記第１出力源に接続された前記第１圧電素子に、前記第１流路から液体を吐出させる駆動をさせ、
前記第２流路からの液体の吐出が不要と判断したことに応じて、前記第２出力源に接続された前記第２圧電素子に、前記第２流路から液体を吐出させない駆動をさせること
を特徴とする請求項１２又は請求項１３に記載の液体吐出装置。
【請求項１５】
前記制御回路は、
前記第１印刷データの後に受信した第２印刷データに基づいて、前記第２流路からの液体の吐出の要否を判断し、
前記第２流路からの液体の吐出が必要と判断したことに応じて、出力電圧が前記第２出力源の出力電圧とは異なる前記第１出力源に、前記第２圧電素子を接続し、
前記第１出力源に接続された前記第２圧電素子に、前記第２流路から液体を吐出させる駆動をさせること
を特徴とする請求項１４に記載の液体吐出装置。
【請求項１６】
前記制御回路は、
前記第２印刷データの後に受信した複数の第３印刷データそれぞれに基づいて、前記第２流路からの液体の吐出の要否を判断し、
受信した前記複数の第３印刷データに基づいて、前記第２流路からの液体の吐出が、連続して不要である時間を判断し、
判断した前記時間が所定時間を超すと判断したこと、及び前記第２流路からの液体の吐出が連続して不要と判断したことに応じて、前記第２出力源に接続された前記第２圧電素子に、前記第２流路から液体を吐出させない駆動をさせること
を特徴とする請求項１５に記載の液体吐出装置。
【請求項１７】
前記制御回路は、
前記第２圧電素子を前記第２出力源に接続した以降において、前記第２圧電素子に前記第２流路から液体を吐出させない駆動を行ったことに応じて、非吐出駆動回数を計測し、
計測した非吐出駆動回数が、決定した前記駆動予定回数に到達した場合に、前記第２圧電素子を前記第１出力源に接続すること、
を特徴とする請求項１４乃至請求項１６のいずれか１つに記載の液体吐出装置。
【請求項１８】
前記制御回路は、前記第１出力源の出力電圧と、計測した前記第２圧電素子の駆動回数とに基づいて、前記駆動予定回数を決定すること
を特徴とする請求項１２乃至請求項１７のいずれか１つ記載の液体吐出装置。
【請求項１９】
第３出力源を備え、
前記ヘッドモジュールは、前記制御回路と電気的に接続された第３圧電素子及び第４圧電素子を有し、
前記制御回路は、
前記第１電圧値より高く且つ前記第２電圧値より低い第３電圧値を出力する前記第３出力源に接続された前記第３圧電素子及び前記第４圧電素子を駆動し、
前記第３圧電素子及び前記第４圧電素子を駆動したことに応じて、前記第３圧電素子の駆動回数を計測し、
計測した前記第３圧電素子の駆動回数が前記第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第４圧電素子を、前記第２出力源に接続し、
計測した前記第３圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第４圧電素子の駆動回数と、の差以下に応じた、前記第４圧電素子の駆動予定回数を決定し、
前記第２出力源に接続された前記第４圧電素子に対して、前記第４圧電素子の駆動予定回数の駆動をさせること
を特徴とする請求項１２乃至請求項１８のいずれか１つに記載の液体吐出装置。
【請求項２０】
前記第１出力源及び前記第２出力源を含む複数の出力源を備え、
前記制御回路は、
前記第１圧電素子の駆動回数が第３閾値に達していない場合に、前記第２圧電素子を前記第２出力源に接続し、
前記第１圧電素子の駆動回数が前記第３閾値に達した場合に、前記複数の出力源のうち前記第１出力源よりも接続される圧電素子の数が多い出力源に前記第２圧電素子を接続すること
を特徴とする請求項１２乃至請求項１９のいずれか１つに記載の液体吐出装置。
【請求項２１】
複数の液体吐出装置と、制御装置とを備えた液体吐出システムであって、
前記液体吐出装置は、
第１圧電素子及び第２圧電素子を有するヘッドモジュールと、
第１出力源及び第２出力源を有する電源回路と
を有し、
前記制御装置は、前記複数の液体吐出装置とそれぞれ電気的に接続されており、
前記制御装置は、前記液体吐出装置それぞれに対して、
第１電圧値を出力する前記第１出力源に接続された前記第１圧電素子及び前記第２圧電素子を駆動し、
前記第１圧電素子及び第２圧電素子を駆動したことに応じて、前記第１圧電素子及び第２圧電素子それぞれの駆動回数を計測し、
計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を、前記第１電圧値よりも高い第２電圧値を出力する前記第２出力源に接続し、
計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数と、の差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、
前記第２出力源に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせること
を特徴とする液体吐出システム。
【請求項２２】
複数の圧電素子群と、
複数の電源回路と、
前記複数の圧電素子群に電気的に接続された制御回路と
を備え、
前記制御回路は、
所定の対応関係で前記複数の電源回路にそれぞれ対応して接続された前記複数の圧電素子群それぞれを駆動し、
前記複数の圧電素子群を駆動したことに応じて、各前記圧電素子群それぞれの圧電素子の駆動回数を計測し、
計測した前記圧電素子群の圧電素子それぞれの駆動回数のうち、駆動回数が閾値より少ない圧電素子を、圧電素子の含有数が最も少ない圧電素子群に対応付けられた電源回路に接続し、
前記電源回路に接続された圧電素子を駆動すること
を特徴とする液体吐出装置。
【請求項２３】
複数の圧電素子群と、
複数の出力源を有する電源回路と、
前記複数の圧電素子群に電気的に接続された制御回路と
を備え、
前記制御回路は、
所定の対応関係で前記複数の出力源にそれぞれ対応して接続された前記複数の圧電素子群それぞれを駆動し、
前記複数の圧電素子群を駆動したことに応じて、前記圧電素子群それぞれの圧電素子の駆動回数を計測し、
計測した駆動回数のうちの代表値が所定回数に達していない場合、計測した前記圧電素子群の圧電素子それぞれの駆動回数のうち、駆動回数が閾値より少ない圧電素子を、出力電圧値が最も高い出力源に接続し、
計測した駆動回数のうちの代表値が所定回数に達している場合、計測した前記圧電素子群の圧電素子それぞれの駆動回数のうち、駆動回数が閾値より少ない圧電素子を、圧電素子の含有数が最も少ない圧電素子群に対応付けられた出力源に接続し、
前記出力源に接続された圧電素子を駆動すること
を特徴とする液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液体を吐出する液体吐出装置及び液体吐出システムに関する。
【背景技術】
【０００２】
液体吐出装置は、複数のノズルに対応して配置された複数の圧電素子を駆動することによって、液体流路中の液体をノズルから吐出する。液体吐出装置には、継続的に使用されることによって圧電素子に経時的な変化が生じ、ノズル毎の液体の吐出量にバラツキが生じるという問題がある。
【０００３】
そこで、複数のノズルに対応して配置された圧電素子の駆動回数を計測し、計測した駆動回数が他の圧電素子と比較して少ない圧電素子に対して、駆動を行う液体噴射装置が存在する（例えば特許文献１）。この液体噴射装置によれば、上記したノズル毎の液体の吐出量のバラツキを低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６６２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数のノズル毎に対応して配置された複数の圧電素子の経時的な変化に伴って、ノズル毎の液体の吐出量にバラツキが生じるという問題に対して、新たな解決策が求められている。
【０００６】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、駆動回数の差異による圧電素子の特性のバラツキを抑制し得る液体吐出装置及び液体吐出システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る液体吐出装置は、第１圧電素子及び第２圧電素子を含む複数の圧電素子を有するヘッドモジュールと、第１電源回路及び第２電源回路と、前記複数の圧電素子と電気的に接続された制御回路とを備え、前記制御回路は、前記第１電源回路に接続された、前記第１圧電素子及び前記第２圧電素子を含むＮ１個の圧電素子（Ｎ１は１より大きい自然数）を駆動し、前記第２電源回路に接続されたＭ１個の圧電素子（Ｍ１＜Ｎ１の自然数）を駆動し、前記第１圧電素子及び前記第２圧電素子を駆動したことに応じて、前記第１圧電素子及び前記第２圧電素子の駆動回数をそれぞれ計測し、計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を前記第２電源回路に接続し、計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数との差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、前記第２電源回路に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせることを特徴とする。
【０００８】
また、本発明に係る液体吐出装置は、第１圧電素子及び第２圧電素子を有するヘッドモジュールと、第１出力源及び第２出力源を有する電源回路と、前記第１圧電素子及び前記第２圧電素子に電気的に接続された制御回路とを備え、前記制御回路は、第１電圧値を出力する前記第１出力源に接続された前記第１圧電素子及び前記第２圧電素子を駆動し、前記第１圧電素子及び第２圧電素子を駆動したことに応じて、前記第１圧電素子及び第２圧電素子それぞれの駆動回数を計測し、計測した前記第１圧電素子の駆動回数が第１閾値に到達したことに応じて、駆動回数が前記第１閾値に到達していない前記第２圧電素子を、前記第１電圧値よりも高い第２電圧値を出力する前記第２出力源に接続し、計測した前記第１圧電素子の駆動回数が前記第１閾値に到達したことに応じて、前記第１閾値と、前記第１閾値に到達していない前記第２圧電素子の駆動回数と、の差以下に応じた、前記第２圧電素子の駆動予定回数を決定し、前記第２出力源に接続された前記第２圧電素子に対して、前記駆動予定回数の駆動をさせることを特徴とする。
【発明の効果】
【０００９】
本発明による場合は、圧電素子群に含まれる圧電素子の駆動回数を計測し、計測した駆動回数に基づいて一又は複数の圧電素子と電源回路との接続を変更し、駆動回数に基づく圧電素子の駆動を行うことにより、駆動回数が少ない圧電素子を駆動して経時的な変化に伴う圧電素子の特性のバラツキを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係るプリンタの構成を示す概略図である。
【図２】インクジェットヘッドの構成の概略図である。
【図３】ヘッドモジュールの流路部材の構成を示す平面図である。
【図４】ヘッドモジュールの流路部材の構成を示す模式的断面図である。
【図５】制御装置及びヘッドモジュールの接続を略示するブロック図である。
【図６】電源回路付近の構成を略示するブロック図である。
【図７】圧電素子を駆動するＣＭＯＳ回路の構成を略示する回路図である。
【図８】不揮発性メモリに記憶される各チャネルのランクデータの一例を示すテーブルである。
【図９】ランクに応じた電源回路の出力電圧値及びチャネルの割り当て数の対応関係を示すテーブルの一例である。
【図１０】エージング処理に用いる閾値の一例を示すテーブルである。
【図１１】エージング対象及びエージング予定回数を決定する処理の概要を説明するための模式図である。
【図１２】エージング対象及びエージング予定回数を決定する処理の概要を説明するための模式図である。
【図１３】ＦＰＧＡがチャネルに対して印加する印刷パルス及びエージングパルスの一例を示す波形図である。
【図１４】エージングパルスの印加条件を説明するための模式図である。
【図１５】プリンタの各ＦＰＧＡが行う印刷処理の手順を示すフローチャートである。
【図１６】プリンタの各ＦＰＧＡが行う印刷処理の手順を示すフローチャートである。
【図１７】ＦＰＧＡが行うエージング処理の手順を示すフローチャートである。
【図１８】換算駆動回数の算出例を示す模式図である。
【図１９】換算駆動回数の算出例を示す模式図である。
【図２０】実施の形態３に係るプリンタのＦＰＧＡが行うエージング処理の手順を示すフローチャートである。
【図２１】実施の形態３の変形例２に係るプリンタの電源回路部の構成を示す回路図である。
【図２２】実施の形態４に係るプリンタのＦＰＧＡが行うエージング処理の手順を示すフローチャートである。
【図２３】実施の形態５に係るプリンタの電源回路付近の構成を略示するブロック図である。
【図２４】実施の形態５に係るプリンタのＦＰＧＡが行うエージング処理の手順を示すフローチャートである。
【発明を実施するための形態】
【００１１】
（実施の形態１）
図１は、本実施の形態に係るプリンタの構成を示す概略図である。図１に示すようにプリンタ１００は、筐体１と、この筐体１内に配されたプラテン２、４つのインクジェットヘッド３、２つのローラ４、及び、制御装置５とを備えて構成されている。なお、以下の説明において使用する前後、左右及び上下の方向は、必要に応じて図中に示す。
【００１２】
プラテン２上には、プリンタ１００による印刷が行われる記録用紙１０１が通過する。例えば、記録用紙１０１は、プラテン２上を前後方向に搬送される。２つのローラ４は、プラテン２の前方及び後方夫々に設置されており、２つのローラ４の回転により記録用紙１０１が後方から前方に搬送される。
【００１３】
各インクジェットヘッド３は、外形が左右方向に長い矩形板状をなし、上下方向においてプラテン２に対向配置されており、記録用紙１０１がプラテン２上に位置している場合、記録用紙１０１の紙面に対向する。４つのインクジェットヘッド３は、左右方向の両端部を保持体３ａにより保持されている。４つのインクジェットヘッド３は、二つのローラ４間に前後方向に位置している。
【００１４】
また、４つのインクジェットヘッド３は、夫々が一色に対応しており、例えばシアン、マゼンタ、イエロー及びブラックに対応する。各インクジェットヘッド３には、図示しないインクタンクから、対応する色のインクが供給される。なお、インクジェットヘッド３の個数は、４つに限られない。
【００１５】
制御装置５は、パーソナルコンピュータ等の外部装置１０５と相互通信が可能である。制御装置５は、外部装置１０５から送信された印刷データに基づいて、プリンタ１００の各部を制御する。例えば制御装置５は、二つのローラ４を駆動する図示しないモータを作動させて、二つのローラ４の動作を制御する。これにより、記録用紙１０１が搬送される。制御装置５は、記録用紙１０１がプラテン２上を通過している間に各インクジェットヘッド３を作動させて、インクを吐出させる。これにより、プラテン２上を通過する記録用紙１０１に画像が印刷される。
【００１６】
図２は、インクジェットヘッド３の構成の概略図である。図２においては、インクジェットヘッド３を下方向から見ている。図２に示すように、インクジェットヘッド３は、矩形の支持板７と、該支持板７に保持された複数のヘッドモジュール１０（図では９個）とを有する。
【００１７】
また、複数のヘッドモジュール１０は、前方の列及び後方の列に分かれてそれぞれが配置されている。図２中においては、前方の列において、ヘッドモジュール１０は左右方向に４個配置され、後方の列において、左右方向に５個配置されている。なお、ヘッドモジュール１０の個数は、図示の個数に限られない。ヘッドモジュール１０におけるプラテン２への対向面には、後述するようにインクを吐出するノズル１０ａが形成されている。なお、図２は、概略図であり、ノズル１０ａの個数を省略して記載している。
【００１８】
インクジェットヘッド３には、支持板７の上方にインクを貯留するリザーバ（不図示）が配置されている。リザーバは、図示しないタンクに接続されており、該タンクからインクを受け、該インクを所定量貯留する。リザーバは、図示しないパイプを介して各ヘッドモジュール１０と接続されており、ヘッドモジュール１０にインクを供給する。
【００１９】
各ヘッドモジュール１０の下面には複数のノズル１０ａが形成されている。各ノズル１０ａは、チャネル１０ｐ（図４及び図７参照）と連通している。ヘッドモジュール１０の複数のノズル１０ａは、インクジェットヘッド３の長手方向である、用紙幅方向、つまり左右方向に沿って形成されている。以下、左右方向をノズルの配列方向とも称する。複数のヘッドモジュール１０同士は、搬送方向（前後方向）及び用紙幅方向（左右方向）において、千鳥状に配置されている。
【００２０】
各ヘッドモジュール１０の下面には、複数のノズル１０ａが形成された流路部材が固定されている。図３は、ヘッドモジュール１０の流路部材の構成を示す平面図である。図４は、ヘッドモジュール１０の流路部材の構成を示す模式的断面図であり、図４Ａは前後方向での断面を示し、図４Ｂには左右方向の断面を示してある。ヘッドモジュール１０の流路部材１１は、左右方向に長い矩形板状をなし、ヘッドモジュール１０の外装となる金属部材などに接着剤により固定されている。また流路部材１１は、上下方向に互いに積層された複数の金属板により構成されている。以下、ヘッドモジュール１０に関して、図３及び図４を参照して説明する。
【００２１】
流路部材１１は、ノズルプレート１１ａ、振動板１１ｂを備える。ノズルプレート１１ａには、複数のノズル１０ａが左右方向（図４Ａの紙面垂直方向）に並んでいる。複数のノズル１０ａそれぞれの上方に圧力室１１ｃが形成されている。圧力室１１ｃは後述する共通流路１１ｇに連通する。振動板１１ｂは圧力室１１ｃの上方に配置されており、圧力室１１ｃの上部を画定する。流路部材１１は、後述するように、アクチュエータに通電されることにより、ノズル１０ａからインクを吐出する。
【００２２】
流路部材１１は、液体が供給される二つの供給口１１ｅを備える。二つの供給口１１ｅは流路部材１１の右縁部において前後方向に並んでいる。流路部材１１の右縁部において、二つの供給口１１ｅの間に液体を排出する二つの排出口１１ｆが前後方向に並んでいる。一方の供給口１１ｅと、この供給口１１ｅに隣り合う一方の排出口１１ｆとは、平面視Ｕ状をなす共通流路１１ｇによって連通されている。共通流路１１ｇは流路部材１１の内部に形成されており、各圧力室１１ｃに連通する。インクタンクからパイプなどを介して供給口１１ｅに供給されたインクは共通流路１１ｇを通って圧力室１１ｃに至る。また他方の供給口１１ｅと、この供給口１１ｅに隣り合う他方の排出口１１ｆとは、平面視Ｕ状をなす共通流路１１ｇによって連通されている。共通流路１１ｇは流路部材１１の内部に形成されており、各圧力室１１ｃに連通する。
【００２３】
ヘッドモジュール１０は、シート状のアクチュエータ１２及びＣＯＦ（Chip On Film）１３を備える。アクチュエータ１２は流路部材１１の振動板１１ｂの上に配置されている。アクチュエータ１２には三つの圧電層１２ａが積層されている。上から一番目及び二番目の圧電層１２ａの間に共通電極１２ｂが配置されている。共通電極１２ｂは、グランド電位より高い例えば２８Ｖ等の所定電位（後述の共通電源ＶＣＯＭ）に保持されている。アクチュエータ１２は左右方向に並んだ複数の個別電極１２ｃを備える。複数の個別電極１２ｃは上から一番目の圧電層１２ａの上面に設けられており、複数の圧力室１１ｃの上方にそれぞれ配置されている。複数の個別電極１２ｃはＣＯＦ１３とそれぞれ接続されている。上から二番目及び三番目の圧電層１２ａの間には、グランド電極１２ｄが配置されている。グランド電極１２ｄは、常にグランド電位に保持されている。圧力室１１ｃの上方において、共通電極１２ｂ及びグランド電極１２ｄは、圧力室１１ｃを覆うそれぞれの範囲が重複しないように配置されている。圧電層１２ａは、個別電極１２ｃに駆動電圧が印加されることによって、個別電極１２ｃが配置された箇所及びその周囲が変形する。個別電極１２ｃはノズル１０ａ毎に配置され、個別電極１２ｃに対する駆動電圧の印加により圧電層１２ａが変形する箇所もノズル１０ａ毎に存在する。このノズル１０ａ毎に存在する圧電層１２ａの変形箇所をチャネル１０ｐと称する。
【００２４】
ＣＯＦ１３は、可撓性を有するシート状である。ＣＯＦ１３は、アクチュエータ１２の上面に載置されており、接合部材を介して接合されている。接合部材としては、両面テープやシート状の接着剤等が挙げられる。ＣＯＦ１３は、複数の接点を有する。アクチュエータ１２の上面には複数の個別電極１２ｃに対応する複数の接点と共通電極１２ｂに対応する複数の接点とが形成されている。ＣＯＦ１３の各接点は、アクチュエータ１２の上面に形成された個別電極１２ｃの接点とそれぞれバンプで電気的に接続されている。
【００２５】
ＣＯＦ１３には、後述のドライバＩＣ４３（図５にて図示する）が搭載されている。制御装置５からの制御信号は、ＣＯＦ１３を介してドライバＩＣ４３に入力される。ドライバＩＣ４３は、上記制御信号に基づいて駆動信号を生成し、当該駆動信号をアクチュエータ１２に出力する。
【００２６】
図５は、制御装置５及びヘッドモジュール１０の接続を略示するブロック図である。図６は、電源回路付近の構成を略示するブロック図である。図７は、圧電素子１０ｂ，１０ｃを駆動するＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)回路の構成を略示する回路図である。
【００２７】
図５に示すように、プリンタ１００の制御装置５は、第１基板５１及び複数の第２基板２０を備える。第１基板５１はＦＰＧＡ（Field Programmable Gate Array）５２を有する。複数の第２基板２０はそれぞれＦＰＧＡ２１を有する。第１基板５１のＦＰＧＡ５２は、複数の第２基板２０のＦＰＧＡ２１にそれぞれ接続されており、複数のＦＰＧＡ２１の動作を制御する。図５においては１つのインクジェットヘッド３に関しての接続構造を図示しているため、第１基板５１のＦＰＧＡ５２は１つのみが図示されているが、実際にはＦＰＧＡ５２の数はインクジェットヘッド３の数と同じである。例えば、インクジェットヘッド３の数が４つであれば、ＦＰＧＡ５２の数も４つである。複数のＦＰＧＡ２１は、インクジェットヘッド３の複数のヘッドモジュール１０にそれぞれ対応している。複数のＦＰＧＡ２１及び複数のヘッドモジュール１０はそれぞれ電気的に接続されている。つまり、複数のＦＰＧＡ２１の数は、１つのインクジェットヘッド３に含まれるヘッドモジュール１０の数と同じである。例えば、１つのインクジェットヘッド３に含まれるヘッドモジュール１０の数が９つであれば、ＦＰＧＡ２１の数は９つである。
【００２８】
インクジェットヘッド３は複数のヘッドモジュール１０を備えている。各ヘッドモジュール１０は、基板４０をそれぞれ備えている。基板４０は、着脱可能なコネクタ４１、不揮発性メモリ４２及びドライバＩＣ４３を有する。ヘッドモジュール１０は、コネクタ４１を介して、取り外し可能に第２基板２０に接続されている。ドライバＩＣ４３は、後述するスイッチング回路４４を備える。
【００２９】
図６に示すように、第２基板２０の各ＦＰＧＡ２１は、メモリインタフェース（メモリＩ／Ｆ）２１ａ、電源インタフェース（電源Ｉ／Ｆ）２１ｂ及び受信インタフェース（受信Ｉ／Ｆ）２１ｃを備える。また第２基板２０は、Ｄ／Ａ(Digital/Analog)コンバータ２２、電源回路部２３及びＡ／Ｄ（Analog/Digital）コンバータ２４等を有している。電源回路部２３は複数の電源回路を備えており、例えば第１電源回路３１〜第６電源回路３６を有する。第１電源回路３１〜第６電源回路３６は、ＦＥＴ及び抵抗等を有し、出力電圧を変更することができる。第１電源回路３１〜第６電源回路３６は、例えばＤＣ／ＤＣコンバータである。
【００３０】
第１電源回路３１〜第６電源回路３６は、Ｄ／Ａコンバータ２２及びＡ／Ｄコンバータ２４を介して、ＦＰＧＡ２１にそれぞれ接続されている。ＦＰＧＡ２１は、Ｄ／Ａコンバータ２２を介して、第１電源回路３１〜第６電源回路３６に、出力電圧を設定する信号を出力する。第１電源回路３１〜第６電源回路３６は、Ａ／Ｄコンバータ２４及び電源Ｉ／Ｆ２１ｂを介して、それぞれの出力電圧を、ＦＰＧＡ２１に入力する。
【００３１】
電源回路部２３の第１電源回路３１〜第５電源回路３５のいずれかは、ドライバＩＣ４３のスイッチング回路４４を介して、複数の第ｎ電源線６４（ｎ）（ｎ＝１、２、・・・）に接続されている。この電源線６４（ｎ）の数は、アクチュエータ１２が複数有する圧電素子１０ｂ，１０ｃの対、換言すればチャネル１０ｐの数に対応しており、チャネル１０ｐの数と同じ数である。スイッチング回路４４は、第ｎ電源線６４（ｎ）それぞれを第１電源回路３１〜第５電源回路３５のいずれかに接続させる。また第６電源回路３６は出力電圧値が最も高く、第６電源回路３６の出力側は端子ＶＣＯＭに接続されている。
【００３２】
ＦＰＧＡ２１は、例えば、スイッチング回路４４に対して、第ｎ電源線６４（ｎ）それぞれを第１電源回路３１〜第５電源回路３５のいずれかに接続させる信号を出力する。ＦＰＧＡ２１は、メモリＩ／Ｆ２１ａを介して、ヘッドモジュール１０の基板４０に設けられた不揮発性メモリ４２にアクセスする。不揮発性メモリ４２は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）又はフラッシュメモリ等のメモリ素子を用いて構成され、複数の各ノズル１０ａを識別する複数のノズルアドレス及び該複数のノズルアドレスに対応した電圧等の情報を記憶する。
【００３３】
なお外部のメモリ５３は、電源回路部２３の第１電源回路３１〜第６電源回路３６の出力電圧値の制御、及び、スイッチング回路４４の各スイッチの切替制御等を行うための情報を記憶している。ＦＰＧＡ２１はロジック回路を構成する複数の回路構成部品を備える。ＦＰＧＡ２１は、メモリ５３から受信Ｉ／Ｆ２１ｃを介して情報を受信する。そして、ＦＰＧＡ２１は、受信した情報に従って、複数の回路構成部品の接続関係を構築する。なお不揮発性メモリ４２が情報を記憶し、ＦＰＧＡ２１は、メモリＩ／Ｆ２１ａを介して情報を受信してもよい。
【００３４】
図７に示すように、プリンタ１００は、圧電素子１０ｂ，１０ｃを駆動するＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）回路６０を備える。ＣＭＯＳ回路６０の数は、圧電素子１０ｂ，１０ｃの対の数に対応し、例えば同じ数である。ＦＰＧＡ２１は、第ｎ制御線６３（ｎ）（ｎ＝１、２、・・・）を介して、ＣＭＯＳ回路６０にゲート信号を出力する。なお第ｎ制御線６３（ｎ）及び第ｎ電源線６４（ｎ）は対応している。
【００３５】
ＣＭＯＳ回路６０は、ＰＭＯＳ(P-type Metal-Oxide-Semiconductor)トランジスタ６１、ＮＭＯＳ(N-type Metal-Oxide-Semiconductor)トランジスタ６２、抵抗６５、二つの圧電素子１０ｂ，１０ｃ等を備える。圧電素子１０ｂ，１０ｃはキャパシタとして機能する。２つの圧電素子１０ｂ，１０ｃは、端子ＶＣＯＭ（共通電源）及びグランド電位の間で直列に接続されている。詳しくは、圧電素子１０ｃの一端が端子ＶＣＯＭに接続され、圧電素子１０ｃの他端及び圧電素子１０ｂの一端が接続され、圧電素子１０ｂの他端がグランド電位に接続されている。なお図４Ｂにて図示した断面図には、図７の圧電素子１０ｂ，１０ｃが破線の矩形で囲まれた領域として図示されている。図７の圧電素子１０ｂは、図４の上から一番目及び二番目の２つの圧電層１２ａのうち個別電極１２ｃ及びグランド電極１２ｄに挟まれた部分と、この部分を挟む個別電極１２ｃ及びグランド電極１２ｄとに相当する。また図７の圧電素子１０ｃは、図４の一番上の圧電層１２ａのうち共通電極１２ｂ及び個別電極１２ｃに挟まれた部分と、この部分を挟む共通電極１２ｂ及び個別電極１２ｃとに相当する。
【００３６】
ＰＭＯＳトランジスタ６１のソース端子６１ａは、例えば第ｎ電源線６４（ｎ）に接続されている。ＮＭＯＳトランジスタ６２のソース端子６２ａは、グランド電位に接続されている。ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のドレイン端子６１ｂ，６２ｂは、抵抗６５の一端に接続されている。抵抗６５の他端は、２つの圧電素子１０ｂ，１０ｃの間の電位に、即ち圧電素子１０ｃの他端及び圧電素子１０ｂの一端に接続されている。ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のゲート端子６１ｃ，６２ｃは、いずれかの第ｎ制御線６３（ｎ）に接続している。いずれかの第ｎ制御線６３（ｎ）は、ＰＭＯＳトランジスタ６１のソース端子６１ａに接続された第ｎ電源線６４（ｎ）に対応している。
【００３７】
ＦＰＧＡ２１が、「Ｌ（ローレベル）」の出力信号を、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のゲート端子６１ｃ，６２ｃへ、第ｎ制御線６３（ｎ）を介して入力したことに応じて、ＰＭＯＳトランジスタ６１が導通する。すると、圧電素子１０ｂは充電状態となり、圧電素子１０ｃは放電状態となる。逆に、ＦＰＧＡ２１が、「Ｈ（ハイレベル）」の出力信号を、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のゲート端子６１ｃ，６２ｃへ入力したことに応じて、ＮＭＯＳトランジスタ６２が導通する。すると、圧電素子１０ｂは放電状態となり、圧電素子１０ｃは充電状態となる。圧電素子１０ｂ，１０ｃが充電状態及び放電状態となることによって、圧電素子１０ｂ，１０ｃが変形する。圧電素子１０ｂ，１０ｃの変形によって、チャネル１０ｐ、より詳細には圧力室１１ｃ内の容積が変化する。このチャネル１０ｐ内の容積変化によって、ノズル１０ａからインクが吐出する。
【００３８】
プリンタ１００は、ヘッドモジュール１０の各チャネル１０ｐに対応するＣＭＯＳ回路６０へ電源回路部２３から出力する電圧値を切り替えることができる。プリンタ１００は、第１電源回路３１〜第５電源回路３５とスイッチング回路とを用いることによって、電源回路部２３の出力電圧値を５段階に切り替えることが可能である。スイッチング回路４４にて各チャネル１０ｐをいずれの電源回路に接続するかに関する対応関係のデータは、不揮発性メモリ４２に記憶しておくことができる。図８は、不揮発性メモリ４２に記憶される各チャネル１０ｐのランクデータの一例を示すテーブルである。図示の例では、各チャネル１０ｐに一意的に付されるノズルアドレスに対して、このチャネル１０ｐのランクが５段階で設定されている。例えば、ノズルアドレスが１のチャネル１０ｐはランク５であり、ノズルアドレスが２のチャネル１０ｐはランク１であり、ノズルアドレスが３のチャネル１０ｐはランク２であり、ノズルアドレスが４のチャネル１０ｐはランク２であり、…、ノズルアドレスがｎのチャネル１０ｐはランク４である。
【００３９】
チャネル１０ｐのランクは、各ノズル１０ａから吐出される液適（インク）速度によって決定される。例えば、液適速度に関し、五つの速度幅を設定し、速度幅をそれぞれランク１〜ランク５に対応させる。例えばプリンタ１００の製造工程において、プリンタ１００は、各ノズル１０ａについて液滴速度の測定を行う。プリンタ１００は、測定した各ノズル１０ａの液適速度に応じ、各ノズルアドレスに対応させてランク１〜ランク５を不揮発性メモリ４２に記憶する。ここでは一例として液滴速度を挙げているが、液滴吐出量でも同様の考え方を用いることができる。
【００４０】
例えばＦＰＧＡ２１は、ランク１に設定されたチャネル１０ｐに対して第１電源回路３１が接続されるよう、スイッチング回路４４の切替を制御する。同様にＦＰＧＡ２１は、ランク２に対して第２電源回路３２を割り当て、ランク３に対して第３電源回路３３を割り当て、ランク４に対して第４電源回路３４を割り当て、ランク５に対して第５電源回路３５を割り当てることができる。ただしチャネル１０ｐのランクと、第１電源回路３１〜第５電源回路２５との対応は、前記のものに限らない。
【００４１】
図９は、ランクに応じた電源回路の出力電圧値及びチャネル１０ｐの割り当て数の対応関係を示すテーブルの一例である。図示のテーブルには、チャネル１０ｐに対して格付けされる５段階のランクに対し、電源回路と、出力電圧値と、チャネル数とが対応付けて記憶されている。ランクは、図８に示したテーブルと共通のものであり、ランク１〜５の５段階で表される。電源回路は、各ランクのチャネル１０ｐに対して接続される電源回路部２３の第１電源回路３１〜第５電源回路３５のいずれかが設定される。出力電圧値は、第１電源回路３１〜第５電源回路３５が出力すべき電圧の電圧値である。チャネル数は、各ランクに対応するチャネル１０ｐの数である。一つのチャネル１０ｐは一つのノズル１０ａに連通する。そのため、各ランクに対応するノズル１０ａの数はチャネル数に対応する。
【００４２】
図示の例では、ランク１には第１電源回路３１が対応付けられ、第１電源回路３１の出力電圧値は２２Ｖであり、ランク１が設定されたチャネル１０ｐの数は５００個である。ランク２には第２電源回路３２が対応付けられ、第２電源回路３２の出力電圧値は２５Ｖであり、ランク２が設定されたチャネル１０ｐの数は４００個である。ランク３には第３電源回路３３が対応付けられ、第３電源回路３３の出力電圧値は２７Ｖであり、ランク３が設定されたチャネル１０ｐの数は３００個である。ランク４には第４電源回路３４が対応付けられ、第４電源回路３４の出力電圧値は２３Ｖであり、ランク４が設定されたチャネル１０ｐの数は２００個である。ランク５には第５電源回路３５が対応付けられ、第５電源回路３５の出力電圧値は２４Ｖであり、ランク５が設定されたチャネル１０ｐの数は３００個である。なお図示はされていないが、第６電源回路３６は、共通電源のＶＣＯＭに対応付けられており、出力電圧値は第１電源回路３１〜第５電源回路３５よりも高い電圧値（例えば２８Ｖ）である。第６電源回路３６の出力電圧は、チャネル１０ｐの個別電極１２ｃに印加されず、この意味で第６電源回路３６に割り当てられるチャネル１０ｐの数は０個である。
【００４３】
このテーブルは、例えばメモリ５３に記憶され、受信Ｉ／Ｆ２１ｃを介してＦＰＧＡ２１がメモリ５３から読み出すことができる。ＦＰＧＡ２１は、メモリ５３から読み出した図９のテーブルに基づいて、電源回路部２３の第１電源回路３１〜第５電源回路３５の出力電圧値を決定することができる。ＦＰＧＡ２１は、不揮発性メモリ４２から読み出した図８のテーブルと、メモリ５３から読み出した図９のテーブルとに基づいて、スイッチング回路４４の切替を制御する。ＦＰＧＡ２１は、スイッチング回路４４の切替を制御することで、各チャネル１０ｐと第１電源回路３１〜第５電源回路３５との接続を切り替えることができる。
【００４４】
更にＦＰＧＡ２１は、第１基板５１のＦＰＧＡ５２から印刷データを受信する。ＦＰＧＡ２１は、与えられた印刷データに基づいた、各チャネル１０ｐからのインクの吐出の要否を判断する。ＦＰＧＡ２１は、インクの吐出が必要なチャネル１０ｐに対しては、対応する第ｎ制御線６３（ｎ）へ吐出のための制御信号を出力することにより、チャネル１０ｐにインクの吐出を行わせる。第１基板５１のＦＰＧＡ５２からは１ライン分ずつ印刷データが繰り返しＦＰＧＡ２１へ与えられる。１ライン分の印刷データとは、記録用紙１０１において、左右方向に沿って並んで形成されるｎ個（ｎは１つのヘッドモジュール１０に含まれるチャネル１０ｐの数）のドットに対応するデータであり、且つ、前後方向における１列分のドットに対応するデータである。例えば２ライン分の印刷データは、記録用紙１０１において、左右方向に沿って並んで形成されるｎ個のドットが、前後方向に沿って２列に並んで形成されるドットに対応するデータである。ＦＰＧＡ２１は、ＦＰＧＡ５２から繰り返し与えられる１ライン分の印刷データに基づいてチャネル１０ｐのインクの吐出を制御する。１ライン分の印刷データに基づくインクの吐出を繰り返し行うことによって、プリンタ１００は印刷データに基づく画像を記録用紙１０１の上に形成することができる。
【００４５】
ヘッドモジュール１０が有する複数のチャネル１０ｐがインクを吐出するか否かは、入力される印刷データに依存する。例えば、ある期間内に、複数のチャネル１０ｐそれぞれが、同じ回数のインクの吐出を行うとは限らない。一般的に、ヘッドモジュール１０の圧電素子１０ｂ，１０ｃはインクの吐出のための変形を繰り返すことによって、インクの吐出特性に変化が生じる。このため、プリンタ１００が印刷を上記ある期間に亘って繰り返し行った場合、この期間にチャネル１０ｐ毎のインクの吐出回数に差が生じる。このインク吐出回数の差によって、複数のチャネル１０ｐ間で吐出特性に差異が生じる可能性がある。
【００４６】
そこでプリンタ１００は、チャネル１０ｐ毎の駆動回数を計測する。プリンタ１００は、複数のチャネル１０ｐ間で駆動回数に差が生じた場合に、駆動回数が少ないチャネル１０ｐの圧電素子１０ｂ，１０ｃに対した負荷を与える。これによりプリンタ１００は、駆動回数が少ないチャネル１０ｐの特性を駆動回数が多いチャネル１０ｐの特性に近付ける。以下の説明ではこの処理をエージング処理と呼び、以下ではエージング処理の詳細について説明する。
【００４７】
制御装置５の第２基板２０が備えるＦＰＧＡ２１は、印刷データに基づいてヘッドモジュール１０を駆動して印刷を行う際には、複数のチャネル１０ｐについて個別に駆動回数をカウントしている。ＦＰＧＡ２１は、チャネル１０ｐ毎の駆動回数をカウントするために、ヘッドモジュール１０が備えるチャネル１０ｐの数と同数（ｎ個）のカウンタを有している。ＦＰＧＡ２１は、カウンタによりカウントしたチャネル１０ｐ毎の駆動回数を、不揮発性メモリ４２に記憶する。
【００４８】
ＦＰＧＡ２１は、第１閾値及び第２閾値に従って、エージング処理を行うか否かを判断する。図１０は、エージング処理に用いる閾値の一例を示すテーブルである。例えばメモリ５３は、第１閾値及び第２閾値として、それぞれ複数の値を記憶している。本例において第１閾値は、１億回、２億回、３億回、…、１０億回のように、１億回の間隔で１０個の値が記憶されている。第２閾値は、第１閾値よりも０．５億回少ない値がそれぞれ記憶されている。なお図示の第１閾値及び第２閾値の具体的な回数は一例であって、これに限定されるものではない。第１閾値及び第２閾値は、圧電素子１０ｂ，１０ｃの特性などに応じて予め定められる。
【００４９】
ＦＰＧＡ２１は、ヘッドモジュール１０に全チャネル１０ｐのうち、最も駆動回数が多いチャネル１０ｐについて、その駆動回数と第１閾値（例えば１億回）とを比較する。ＦＰＧＡ２１は、最も駆動回数が多いチャネル１０ｐの駆動回数が第１閾値以上であると判定すると、エージング処理を開始する。即ち第１閾値は、ＦＰＧＡ２１がエージング処理を開始するタイミングを規定する閾値である。
【００５０】
次いでＦＰＧＡ２１は、ヘッドモジュール１０の各チャネル１０ｐの駆動回数と、第２閾値（例えば０．５億回）とをそれぞれ比較する。ＦＰＧＡ２１は、駆動回数が第２閾値未満のチャネル１０ｐを抽出し、このチャネル１０ｐをエージング処理の対象チャネルに決定する。即ち第２閾値は、エージング処理の対象とするチャネル１０ｐを決定するための閾値である。またエージング処理の対象となったチャネル１０ｐについて、その時点の駆動回数と第２閾値との差が、後述のエージングパルスを印加する予定回数となる。
【００５１】
図１１及び図１２は、エージング対象及びエージング予定回数を決定する処理の概要を説明するための模式図である。なお図示の例は、図１０に示した第１閾値及び第２閾値を用いて処理を行ったものである。図１１に示すように、ノズルアドレス２が付されたチャネル１０ｐは最も駆動回数が多いチャネル１０ｐである。この最も駆動回数が多いチャネル１０ｐの駆動回数が第１閾値である１億回に達したことに応じて、ＦＰＧＡ２１は、エージング処理を開始する。ＦＰＧＡ２１は、全てのチャネル１０ｐの駆動回数と第２閾値である０．５億回とを比較する。本例では、ノズルアドレス１及び３のチャネル１０ｐの駆動回数が０．５億回に達していないため、ＦＰＧＡ２１は、ノズルアドレス１及び３のチャネル１０ｐをエージング処理の対象とする。更にＦＰＧＡ２１は、ノズルアドレス１のチャネル１０ｐについて、駆動回数の０．３億回と第２閾値の０．５億回との差である０．２億回をエージング予定回数と決定する。ＦＰＧＡ２１は、ノズルアドレス３のチャネル１０ｐについて、駆動回数の０．４億回と第２閾値の０．５億回との差である０．１億回をエージング予定回数と決定する。
【００５２】
図１２は、図１１に示した状態から更にインクの吐出を継続的に行った後の状態を示している。図１２に示すように、ノズルアドレス４が付されたチャネル１０ｐは最も駆動回数が多いチャネル１０ｐである。この最も駆動回数が多いチャネル１０ｐの駆動回数が第１閾値である２億回に達したことに応じて、ＦＰＧＡ２１は、エージング処理を開始する。ＦＰＧＡ２１は、全てのチャネル１０ｐの駆動回数と第２閾値である１．５億回とを比較する。本例では、ノズルアドレス１、３及び５のチャネル１０ｐの駆動回数が１．５億回に達していないため、ＦＰＧＡ２１は、ノズルアドレス１、３及び５のチャネル１０ｐをエージング処理の対象とする。更にＦＰＧＡ２１は、ノズルアドレス１のチャネル１０ｐについて、駆動回数の１．３億回と第２閾値の１．５億回との差である０．２億回をエージング予定回数と決定する。ＦＰＧＡ２１は、ノズルアドレス３のチャネル１０ｐについて、駆動回数の０．８億回と第２閾値の１．５億回との差である０．７億回をエージング予定回数と決定する。ＦＰＧＡ２１は、ノズルアドレス５のチャネル１０ｐについて、駆動回数の１．１億回と第２閾値の１．５億回との差である０．４億回をエージング予定回数と決定する。
【００５３】
ＦＰＧＡ２１は、駆動回数に基づいて決定したエージング対象のチャネル１０ｐに対し、決定した予定回数のエージングパルスを印加する。図１３は、ＦＰＧＡ２１がチャネル１０ｐに対して印加する印刷パルス及びエージングパルスの一例を示す波形図である。図１３の上段に印刷パルスを図示し、下段にエージングパルスを図示する。印刷パルス及びエージングパルスは、周期２５μ秒（周波数４０ｋＨｚ）のパルス信号である。ＦＰＧＡ２１は、第ｎ制御線６３（ｎ）に対して印刷パルス又はエージングパルスを出力し、チャネル１０ｐへパルスを印加する。
【００５４】
印刷パルスは、圧電素子１０ｂ，１０ｃへ印加することによって、チャネル１０ｐのノズル１０ａからインクを吐出させるパルスである。本例の印刷パルスは、１周期中にｔ１［μ秒］のハイレベル、ｔ２［μ秒］のローレベル、ｔ３［μ秒］のハイレベル、ｔ４［μ秒］のローレベルの信号がこの順に圧電素子１０ｂ，１０ｃに入力されたものである。この印刷パルスの最初のｔ１［μ秒］のハイレベルが印加された場合、圧電素子１０ｂ，１０ｃの変形により図４に示す流路部材１１の振動板１１ｂが下凸（下方へ凸状の形状）に変形する。なおこのときにＦＰＧＡ２１は、制御線６３（ｎ）を通じて、ｔ１［μ秒］間の「Ｌ（ローレベル）」の出力信号をＣＭＯＳ回路６０に出力する。これによりＣＭＯＳ回路６０はハイレベルの信号を出力する。すると、圧電素子１０ｂ，１０ｃにはハイレベルの信号が入力され、上記のような下凸の変形が生じる。
【００５５】
次いでｔ２［μ秒］のローレベルが印加される際に、振動板１１ｂは下凸から上凸（上方へ凸状の形状）に変形する。なおこのときにＦＰＧＡ２１は、制御線６３（ｎ）を通じて、ｔ２［μ秒］間の「Ｈ（ハイレベル）」の出力信号をＣＭＯＳ回路６０に出力する。これによりＣＭＯＳ回路６０はローレベルの信号を出力する。すると、圧電素子１０ｂ，１０ｃにはローレベルの信号が入力され、上記のような上凸の変形が生じる。
【００５６】
振動板１１ｂが下凸から上凸へ変形する際に圧力室１１ｃ内には圧力波が発生する。この圧力波は、圧力室１１ｃの中央から後側の壁に至るまでに０．５×ｔ２［μ秒］の時間を要し、更に後側の壁から中央に至るまでに０．５×ｔ２［μ秒］を要する。ＦＰＧＡ２１は、圧力波が圧力室１１ｃの中央から後側の壁を経て中央へ至るタイミング、即ちｔ２［μ秒］のタイミングで次のｔ３［μ秒］のハイレベルを印加する。これにより振動板１１ｂは上凸から下凸に変形し、この変形によってノズル１０ａに形成されたメニスカスが破壊され、インクが吐出される。
【００５７】
このようにインクを吐出するためには、圧力室１１ｃ内での圧力波の伝達にタイミングを合わせて振動板１１ｂを変形させるよう圧電素子１０ｂ，１０ｃを駆動する必要があり、タイミングが合わないパルスを印加しても、インクは吐出されない。上述のように、インクを吐出する圧力波は、圧力室１１ｃの中央から後側の壁に至る０．５×ｔ２［μ秒］の時間と、後側の壁から中央に至る０．５×ｔ２［μ秒］の時間との合計ｔ２［μ秒］の時間を要する。このため、ｔ２［μ秒］からずれた時間で変化するパルス信号が印加された場合、インクは吐出されない。図１３の下段に示すエージングパルスは、上記のタイミングに合わないパルス信号の一例として、デューティ比が５０％のパルスを採用したものである。ただしエージングパルスは、図１３に示すものに限らず、種々の波形のものを採用し得る。
【００５８】
ＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐについて、図１３に示したエージングパルスを予定回数に至るまで繰り返し印加する。このときにＦＰＧＡ２１は、スイッチング回路４４の切替を制御することにより、エージングパルスが印加されるチャネル１０ｐに接続される電源回路を変更する。具体的には、ＦＰＧＡ２１は、第１電源回路３１〜第５電源回路３５のうち、割り当てられているチャネル１０ｐの数が最も少ない電源回路がいずれであるかを判断する。ＦＰＧＡ２１は、割り当てられているチャネル１０ｐの数が最も少ない電源回路に、エージングパルスを印加するチャネル１０ｐを接続するようスイッチング回路４４の切替を行う。図９に示す例では、割り当てチャネル数が最も少ない電源回路は、第４電源回路３４である。よって図９に示す例では、ＦＰＧＡ２１はエージングパルスを印加するチャネル１０ｐを第４電源回路３４に接続する。
【００５９】
なお、例えばエージング処理の対象となるチャネル１０ｐの数をＫ個とすると、図９に示す例では、エージング処理の際に第４電源回路３４に接続されるチャネル１０ｐの数は、（２００＋Ｋ）個となる。エージング処理の差異に第４電源回路３４に接続されるチャネル１０ｐの数は、他の電源回路に接続されるチャネル１０ｐの数より少ないことが好ましい。図９に示す例では、（２００＋Ｋ）＜３００であることが好ましい。
【００６０】
なおＦＰＧＡ２１は、ＦＰＧＡ５２から受信する印刷データに従ってインクの吐出を制御する通常の印刷処理と、上述のエージング処理とを並行して行うことが可能である。ヘッドモジュール１０が有する複数のチャネル１０ｐは、１ライン分の印刷データに基づいてインクの吐出を行うか否かが個別に判断される。ＦＰＧＡ２１は、エージング処理の対象のチャネル１０ｐがインクの吐出を行わないタイミングに、エージングパルスを印加することでエージング処理を実施する。
【００６１】
ただしＦＰＧＡ２１は、エージング処理の対象のチャネル１０ｐについて、エージングパルスを印加する期間として所定の時間以上の期間が確保できない場合には、エージングパルスの印加を行わない。図１４は、エージングパルスの印加条件を説明するための模式図である。図１４においては、印刷パルスを印加してインクを吐出する期間を実線の矢印で示し、エージングパルスを印加する期間を破線の矢印で示してある。また図１４の上段にはエージングパルスが印加可能な場合を示し、下段にはエージングパルスが印加不可能な場合を示してある。
【００６２】
ＦＰＧＡ２１は、印刷パルスを印加してインクを吐出する期間と、エージングパルスを印加する期間との間に、所定の設定時間Ｔｓを必要とする。設定時間Ｔｓは、ＦＰＧＡ２１が印刷のために必要な各種の設定を行う時間であり、印刷パルスやエージングパルスの周波数などに基づいて予め設定される。例えば、印刷パルス及びエージングパルスの周期が２５μ秒（周波数４０ｋＨｚ）である場合、所定の設定時間Ｔｓは、２５μ秒である。ＦＰＧＡ２１は、エージング処理の対象のチャネル１０ｐについて、インクを吐出しない期間が存在する場合に、この期間が設定時間Ｔｓの２倍以上の時間であるか否かを判断する。インクを吐出しない期間が設定時間Ｔｓの２倍以上である場合、ＦＰＧＡ２１は、この期間にエージングパルスの印加を行う。インクを吐出しない期間が設定時間Ｔｓの２倍未満である場合、ＦＰＧＡ２１は、この期間にエージングパルスの印加を行わない。
【００６３】
インクを吐出しない期間の長さを判断するため、ＦＰＧＡ２１は、印刷データを実際の印刷より先行して取得して数ライン分をバッファなどに蓄積しておく。ＦＰＧＡ２１は、蓄積した数ライン分の印刷データに基づいて、エージング処理の対象のチャネル１０ｐが、何ライン分に亘ってインクを吐出しないかを判断することができる。印刷処理の周期に基づいて１ライン分の処理に要する時間は定まるため、何ライン分に亘ってインクを吐出しないかに基づいてインクを吐出しない期間の時間は定まる。換言すれば、設定時間Ｔｓの２倍の時間が何ライン分の処理時間に相当するかを予め算出し、ＦＰＧＡ２１が何ライン分であるかを記憶しておけばよい。ＦＰＧＡ２１は、エージング処理の対象のチャネル１０ｐについて、インクを吐出しないラインが記憶したライン数を超えるか否かに応じて、エージングパルスの印加を行うか否かを判断することが可能である。
【００６４】
図１５及び図１６は、プリンタ１００の各ＦＰＧＡ２１が行う印刷処理の手順を示すフローチャートである。この印刷処理は、外部装置１０５からの入力又は操作パネルからの入力に基づいてＦＰＧＡ５２からＦＰＧＡ２１へ印刷データが入力されたことに応じて、ＦＰＧＡ２１により開始される。なお以下では、説明を簡単にするために、特定の１つのＦＰＧＡ２１が行う処理であるものとして、説明を行う。ただし実際には、各ＦＰＧＡ２１が図１５及び図１６に示すフローチャートに記載の印刷処理を行う。
【００６５】
ＦＰＧＡ２１は、ヘッドモジュール１０の不揮発性メモリ４２から、このヘッドモジュール１０が有する全てのチャネル１０ｐに関する駆動回数の情報を読み出す（ステップＳ１）。次いでＦＰＧＡ２１は、ＦＰＧＡ５２から印刷データを受信する（ステップＳ２）。このときにＦＰＧＡ２１は、数ライン分の印刷データを先読みしてバッファなどに蓄積しておく。ＦＰＧＡ２１は、ステップＳ２にて受信した印刷データに基づいて各チャネル１０ｐのインク吐出の要否を判断する。ＦＰＧＡ２１は、ステップＳ１にて読み出した駆動回数に対し、吐出が必要なチャネル１０ｐについて駆動回数をカウントアップすることによって、各チャネル１０ｐの駆動回数をカウントする（ステップＳ３）。
【００６６】
ＦＰＧＡ２１は、メモリ５３に記憶された第１閾値を取得する（ステップＳ４）。ＦＰＧＡ２１は、ヘッドモジュール１０が有する全チャネル１０ｐの駆動回数うち、最も多い駆動回数（以下、最多駆動回数と称する）がステップＳ４にて取得した第１閾値（例えば１億回）以上であるか否かを判定する（ステップＳ５）。最多駆動回数が第１閾値未満であると判定したことに応じて（Ｓ５：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された１ライン分の印刷データに従う通常の印刷を行って（ステップＳ１３）、ステップＳ１４に記載の処理を実行する。
【００６７】
最多駆動回数が第１閾値以上であると判定したことに応じて（Ｓ５：ＹＥＳ）、ＦＰＧＡ２１は、メモリ５３に記憶された第２閾値（例えば０．５億回）を取得する（ステップＳ６）。ＦＰＧＡ２１は、ヘッドモジュール１０が有する全チャネル１０ｐのうち、駆動回数が第２閾値未満のチャネルが存在するか否かを判定する（ステップＳ７）。駆動回数が第２閾値未満のチャネル１０ｐが存在しないと判定したことに応じて（Ｓ７：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された１ライン分の印刷データに従う通常の印刷を行って（ステップＳ１３）、ステップＳ１４に記載の処理を実行する。
【００６８】
駆動回数が第２閾値未満のチャネル１０ｐが存在すると判定したことに応じて（Ｓ７：ＹＥＳ）、ＦＰＧＡ２１は、ステップＳ８に記載の処理を実行する。このステップＳ８では、ＦＰＧＡ２１は、駆動回数が第２閾値未満のチャネル１０ｐについて現時点の駆動回数と第２閾値との差分を、エージング処理対象の各チャネル１０ｐの予定駆動回数として算出する（ステップＳ８）。次に、ＦＰＧＡ２１は、図９に示したランク、電源回路、出力電圧値及びチャネル１０ｐの割り当て数の対応関係が記憶されたテーブルを読み出す（ステップＳ９）。
【００６９】
ＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐについて、エージングパルスを印加するエージング処理を行う（ステップＳ１０）。エージング処理の対象となったチャネル１０ｐは、駆動回数が最多のチャネル１０ｐが、第１閾値（例えば１億回に到達した時点の、駆動回数が第２閾値（例えば０．５億回）未満のチャネル１０ｐである。各チャネル１０ｐのエージング処理の詳細については、後述する。またこのときにＦＰＧＡ２１は、エージング処理の対象ではないチャネル１０ｐについては、バッファに蓄積された１ライン分の印刷データに従う通常の印刷を行う。エージング処理の対象でないチャネル１０ｐは、駆動回数が最多のチャネル１０ｐが、第１閾値に到達した時点の、駆動回数が第２閾値以上のチャネル１０ｐである。ＦＰＧＡ２１は、エージング処理の対象となった全チャネル１０ｐについて、エージングパルスの印加回数がステップＳ８にて算出した予定駆動回数に到達したか否かを判定する（ステップＳ１１）。予定駆動回数に到達していないと判定したことに応じて（Ｓ１１：ＮＯ）、ＦＰＧＡ２１は、ＦＰＧＡ５２から続きの印刷データを受信する（ステップＳ１２）。なおＦＰＧＡ２１は、ＦＰＧＡ５２から受信した印刷データをバッファに蓄積している。ステップＳ１２においてＦＰＧＡ２１は、印刷処理に使用した１ライン分の印刷データをバッファから消去し、ＦＰＧＡ５２から続きの１ライン分の印刷データを受信してバッファに蓄積する。その後、ＦＰＧＡ２１は、ステップＳ１０に記載の処理を実行し、エージング処理を継続する。予定駆動回数に到達したと判定したことに応じて（Ｓ１１：ＹＥＳ）、ＦＰＧＡ２１は、ステップＳ１４に記載の処理を実行する。
【００７０】
ＦＰＧＡ２１は、処理すべき全ての印刷データについて、印刷を終了したか否かを判定する（ステップＳ１４）。具体的には、ＦＰＧＡ５２から受信してバッファに蓄積された印刷データが全て印刷処理に用いられ、バッファの印刷データが無いことを、ＦＰＧＡ２１は、印刷が終了したことと判定する。印刷を終了していないと判定したことに応じて（Ｓ１４：ＮＯ）、ＦＰＧＡ２１は、ステップＳ２に記載の処理を実行し、再び、次の印刷データについて同様の処理を行う。印刷を終了したと判定したことに応じて（Ｓ１４：ＹＥＳ）、ＦＰＧＡ２１は、全チャネル１０ｐの駆動回数を不揮発性メモリ４２に記憶し（ステップＳ１５）、処理を終了する。
【００７１】
図１７は、ＦＰＧＡ２１が行うエージング処理の手順を示すフローチャートであり、図１５及び図１６に示したフローチャートのステップＳ１０にて行われる処理である。なお本処理は、ヘッドモジュール１０のチャネル１０ｐ毎に個別に行われる。エージング処理においてＦＰＧＡ２１は、処理対象のチャネル１０ｐについて、バッファに蓄積された１ライン分の印刷データに基づいてインクの吐出が必要であるか否かを判定する（ステップＳ２１）。インクの吐出が必要であると判定したことに応じて（Ｓ２１：ＹＥＳ）、ＦＰＧＡ２１は、このチャネル１０ｐを図８に示したテーブルにて定められた電源回路に接続する（ステップＳ２５）。ＦＰＧＡ２１は、このチャネル１０ｐに対して印刷パルスを印加して（ステップＳ２６）、処理を終了する。
【００７２】
インクの吐出が必要でないと判定したことに応じて（Ｓ２１：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された数ライン分の印刷データに基づいて、処理対象のチャネル１０ｐについて、インクの吐出が必要なく、且つ、図１４に示した設定時間Ｔｓの２倍（２×Ｔｓ）以上の期間が存在するか否かを判定する（ステップＳ２２）。設定時間Ｔｓの２倍（例えば、２５μ秒×２＝５０μ秒）以上の期間が存在しないと判定したことに応じて（Ｓ２２：ＮＯ）、ＦＰＧＡ２１は、このチャネル１０ｐに対してパルス印加を行うことなく、処理を終了する。
【００７３】
インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍以上の期間が存在すると判定したことに応じて（Ｓ２２：ＹＥＳ）、ＦＰＧＡ２１は、ステップＳ９にて読み出したテーブルに基づいて、スイッチング回路４４を切り替えて、処理対象のチャネル１０ｐを割当数が最小の電源回路に接続する（ステップＳ２３）。ＦＰＧＡ２１は、このチャネル１０ｐに対してエージングパルスを印加して（ステップＳ２４）、処理を終了する。
【００７４】
以上の構成の実施の形態１に係るプリンタ１００は、ランク１に区分されたチャネル１０ｐ（圧電素子）の集合である第１圧電素子群〜ランク５に区分されたチャネル１０ｐの集合である第５圧電素子群の５つの圧電素子群と、第１電源回路３１〜第５電源回路３５の５つの電源と、５つの圧電素子群に電気的に接続されたＦＰＧＡ２１とを備える。ＦＰＧＡ２１は、図９に示したテーブルの対応付けに応じて各圧電素子群のチャネル１０ｐを電源回路に接続し、入力された印刷データに基づいてチャネル１０ｐを駆動すると共に、各チャネル１０ｐの駆動回数を計測する。ＦＰＧＡ２１は、計測した駆動回数に基づいて、駆動回数が第２閾値より少ないチャネル１０ｐをエージング処理の対象とし、このチャネル１０ｐを割当チャネル数が最も少ない電源回路に接続し、このチャネル１０ｐにエージングパルスを印加して駆動する。
【００７５】
エージング処理の対象となったチャネル１０ｐを、割当チャネル数が少ない電源回路に接続してエージング処理を行うことによって、エージング処理に伴う電源回路の負荷を低減することができる。このような電源回路の接続変更を行わない場合、印刷処理とエージング処理とを並列に行うことによって、割当チャネル数が多い電源回路は通常印刷時よりも負荷が増大して発熱などの虞があり、過剰な冷却機構をプリンタ１００に搭載する必要が生じる可能性がある。本実施の形態に係るプリンタ１００は、割当チャネル数に応じた電源回路の接続変更を行うことによって、エージング処理に伴う電源回路の負荷の増大を抑制し、発熱の抑制などの効果が期待できる。
【００７６】
（実施の形態２）
実施の形態２に係るプリンタ１００は、各チャネル１０ｐの駆動回数について、接続された電源回路の出力電圧値に応じて重み付けを行って計測する構成である。即ち、実施の形態２に係るプリンタ１００のＦＰＧＡ２１は、重み付けした駆動回数（以下、換算駆動回数という）Ｐａ［回］を以下の（１）式に基づいて算出する。ただし、各チャネル１０ｐについて、このチャネル１０ｐが接続された電源回路の出力電圧値をＥ１［Ｖ］とし、このチャネル１０ｐの実駆動回数をＰ［回］とし、重み付けの係数をｗ［１／Ｖ］とする。
【００７７】
Ｐａ  ＝  Ｐ×ｗ×Ｅ１    …（１）
【００７８】
図１８及び図１９は、換算駆動回数の算出例を示す模式図である。図１８に示すように、ヘッドモジュール１０が有するチャネル１０ｐのうち、ノズルアドレス１のチャネル１０ｐは通常印刷において２８Ｖ（Ｅ１＝２８）の電圧で駆動され、駆動回数が０．３億回（Ｐ＝０．３億）である場合、換算駆動回数は上記の（１）式に基づいて０．４２億回と算出される。ただし重み付け係数ｗは０．０５［１／Ｖ］とする。同様に、ノズルアドレス２のチャネル１０ｐは、２７Ｖ（Ｅ１＝２７）で駆動され、駆動回数が１億回（Ｐ＝１億）であるため、換算駆動回数は１．３５億回と算出される。ノズルアドレス３のチャネル１０ｐは、２５Ｖ（Ｅ１＝２５）で駆動され、駆動回数が０．４億回（Ｐ＝０．４億）であるため、換算駆動回数は０．５億回と算出される。ノズルアドレス４のチャネル１０ｐは、２６Ｖ（Ｅ１＝２６）で駆動され、駆動回数が０．８億回（Ｐ＝０．８億）であるため、換算駆動回数は０．９１億回と算出される。ノズルアドレス５のチャネル１０ｐは、２３Ｖ（Ｅ１＝２３）で駆動され、駆動回数が０．７億回（Ｐ＝０．７億）であるため、換算駆動回数は０．８０５億回と算出される。ＦＰＧＡ２１は、ヘッドモジュール１０の全チャネル１０ｐについて、（１）式に基づき換算駆動回数を算出する。
【００７９】
ＦＰＧＡ２１は、換算駆動回数が最多のチャネル１０ｐについて、換算駆動回数が第１閾値以上である場合にエージング処理を開始する。図１８に示す例では、ノズルアドレス２のチャネル１０ｐの換算駆動回数が第１閾値である１．３５億回に達しているため、ＦＰＧＡ２１は、エージング処理を開始する。次いでＦＰＧＡ２１は、換算駆動回数が第２閾値未満のチャネル１０ｐをエージング処理の対象と判定する。図１８に示す例では、ノズルアドレス１及び３のチャネル１０ｐが、換算駆動回数が第２閾値である０．７億回に達していないため、エージング処理の対象となる。なお、実施の形態２に係るプリンタ１００のメモリ５３は、換算駆動回数に対して設定された第１閾値及び第２閾値を記憶している。
【００８０】
ＦＰＧＡ２１は、エージング処理の対象のチャネル１０ｐについて、換算駆動回数と第２閾値との差分を算出することにより、この差分を換算エージング予定回数とする。図１８に示す例では、ノズルアドレス１のチャネル１０ｐの換算エージング予定回数は０．２８億回であり、ノズルアドレス３のチャネル１０ｐの換算エージング予定回数は０．２億回である。
【００８１】
ＦＰＧＡ２１は、上記（１）式の逆演算に相当する以下の（２）式を用いて、エージング処理の対象となるチャネル１０ｐの換算エージング予定回数に基づいて、実エージング予定回数を算出する。なお（２）式において、Ｐは実エージング予定回数であり、Ｐａは換算エージング予定回数であり、ｗは重み付け係数［１／Ｖ］であり、Ｅ２はエージングパルスの電圧［Ｖ］である。
【００８２】
Ｐ  ＝  Ｐａ／ｗ／Ｅ２    …（２）
【００８３】
図１８に示す例では、ノズルアドレス１のチャネル１０ｐは、換算エージング予定回数が０．２８億回（Ｐａ＝０．２８億）であるので、（２）式に従うと、実エージング予定回数は０．２０７４億回である。また、ノズルアドレス３のチャネル１０ｐは、換算エージング予定回数が０．２億回（Ｐａ＝０．２億）であるので、（２）式に従うと、実エージング予定回数は０．１４８１億回である。なお本例においてＦＰＧＡ２１は、出力電圧値が２７Ｖの電源回路がチャネル１０ｐの割当数が最も少ない電源回路であると判断し、エージング処理の対象となったチャネル１０ｐをこの電源回路に接続したものとしている。このため上記の演算例では、（２）式のエージングパルスの電圧を２７Ｖ（Ｅ２＝２７）とし、重み付け係数は０．０５としている。ＦＰＧＡ２１は、算出した実エージング予定回数に達するまで、エージング処理の対象となったチャネル１０ｐに対してエージングパルスの印加を行う。
【００８４】
図１９は、図１８に示した状態から更にインクの吐出を継続的に行った後の状態を示している。図１９に示すように、ノズルアドレス１のチャネル１０ｐは、２８Ｖ（Ｅ１＝２８）で駆動され、駆動回数が１．２億回（Ｐ＝１．２億）であるため、換算駆動回数は１．６８億回と算出される。ノズルアドレス２のチャネル１０ｐは、２７Ｖ（Ｅ１＝２７）で駆動され、駆動回数が１．２億回（Ｐ＝１．２億）であるため、換算駆動回数は１．６２億回と算出される。ノズルアドレス３のチャネル１０ｐは、２５Ｖ（Ｅ１＝２５）で駆動され、駆動回数が１．８億回（Ｐ＝１．８億）であるため、換算駆動回数は２．２５億回と算出される。ノズルアドレス４のチャネル１０ｐは、２６Ｖ（Ｅ１＝２６）で駆動され、駆動回数が１．７億回（Ｐ＝１．７億）であるため、換算駆動回数は２．２１億回と算出される。ノズルアドレス５のチャネル１０ｐは、２３Ｖ（Ｅ１＝２３）で駆動され、駆動回数が１．５億回（Ｐ＝１．５億回）であるため、換算駆動回数は１．７２５億回と算出される。
【００８５】
ＦＰＧＡ２１は、ノズルアドレス３のチャネル１０ｐの換算駆動回数が第１閾値である２．２５億回に達しているため、ＦＰＧＡ２１は、エージング処理を開始する。ＦＰＧＡ２１は、ノズルアドレス１及び２のチャネル１０ｐが、換算駆動回数が第２閾値である１．７億回に達していないため、エージング処理の対象とする。ＦＰＧＡ２１は、ノズルアドレス１のチャネル１０ｐの換算エージング予定回数は０．０２億回であり、ノズルアドレス２のチャネル１０ｐの換算エージング予定回数は０．０８億回である。
【００８６】
ＦＰＧＡ２１は、上記の（２）式を用いて、実エージング予定回数を算出する。ノズルアドレス１のチャネル１０ｐは、換算エージング予定回数が０．０２億回（Ｐａ＝０．０２億）であるので、（２）式に従うと、実エージング予定回数は０．０１４８億回である。また、ノズルアドレス２のチャネル１０ｐは、換算エージング予定回数が０．０８億回（Ｐａ＝０．０８億）であるので、（２）式に従うと、実エージング予定回数は０．０５９３億回である。なお上記と同様にＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐを、割当数が最も少なく且つ出力電圧値が２７Ｖの電源回路に接続したものとしている。このため上記の演算例では、（２）式のエージングパルスの電圧を２７Ｖ（Ｅ２＝２７）とし、重み付け係数は０．０５としている。ＦＰＧＡ２１は、算出した実エージング予定回数に達するまで、エージング処理の対象となったチャネル１０ｐに対してエージングパルスの印加を行う。
【００８７】
以上の構成の実施の形態２に係るプリンタ１００は、チャネル１０ｐの駆動回数に通常印刷時の駆動電圧を考慮した換算駆動回数を算出し、換算駆動回数に基づいてエージング処理の実施の有無及びエージング処理対象のチャネル１０ｐの判定等を行う。これにより、各チャネル１０ｐに対して通常印刷により加わった負荷量をより精度よく反映したエージング処理を実現できる。
【００８８】
なお実施の形態２に係るプリンタ１００のその他の構成は、実施の形態１に係るプリンタ１００と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。また実施の形態２に示した換算駆動回数に基づいて制御を行う方法は、以下の実施の形態についても同様に適用可能である。
【００８９】
（実施の形態３）
実施の形態３に係るプリンタ１００は、スイッチング回路４４の切替制御によりエージング処理の対象となったチャネル１０ｐと電源回路との対応を切り替える際に、各電源回路の出力電圧値に基づいて切り替えを行う構成である。より詳細には、実施の形態３に係るＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐを、最も出力電圧値が高い電源回路に接続するよう、スイッチング回路４４の切替を行う。図９に示す例では、ＦＰＧＡ２１はエージングパルスを印加するチャネル１０ｐを、最も出力電圧値が高い第３電源回路３３に接続する。
【００９０】
図２０は、実施の形態３に係るプリンタ１００のＦＰＧＡ２１が行うエージング処理の手順を示すフローチャートである。なお本処理は、ヘッドモジュール１０のチャネル１０ｐ毎に個別に行われる。エージング処理においてＦＰＧＡ２１は、処理対象のチャネル１０ｐについて、１ライン分の印刷データに基づいてインクの吐出が必要であるか否かを判定する（ステップＳ３１）。インクの吐出が必要であると判定したことに応じて（Ｓ３１：ＹＥＳ）、ＦＰＧＡ２１は、このチャネル１０ｐを図８に示したテーブルにて定められた電源回路に接続する（ステップＳ３５）。ＦＰＧＡ２１は、このチャネル１０ｐに対して印刷パルスを印加して（ステップＳ３６）、処理を終了する。
【００９１】
インクの吐出が必要でないと判定したことに応じて（Ｓ３１：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された数ライン分の印刷データに基づいて、処理対象のチャネル１０ｐについて、インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍（例えば、２５μ秒×２＝５０μ秒）以上の期間が存在するか否かを判定する（ステップＳ３２）。設定時間Ｔｓの２倍以上の期間が存在しないと判定したことに応じて（Ｓ３２：ＮＯ）、ＦＰＧＡ２１は、このチャネル１０ｐに対してパルス印加を行うことなく、処理を終了する。
【００９２】
インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍以上の期間が存在すると判定したことに応じて（Ｓ３２：ＹＥＳ）、ＦＰＧＡ２１は、ステップＳ９にて読み出したテーブルに基づいて、スイッチング回路４４を切り替えて、処理対象のチャネル１０ｐを出力が最大電圧値の第３電源回路３３に接続する（ステップＳ３３）。ＦＰＧＡ２１は、このチャネル１０ｐに対してエージングパルスを印加して（ステップＳ３４）、処理を終了する。
【００９３】
以上の構成の実施の形態３に係るプリンタ１００は、ランク１に区分されたチャネル１０ｐ（圧電素子）の集合である第１圧電素子群〜ランク５に区分されたチャネル１０ｐの集合である第５圧電素子群の５つの圧電素子群と、第１電源回路３１〜第５電源回路３５の５つの電力の出力源と、５つの圧電素子群に電気的に接続されたＦＰＧＡ２１とを備える。ＦＰＧＡ２１は、図９に示したテーブルの対応付けに応じて各圧電素子群のチャネル１０ｐを電源回路に接続し、入力された印刷データに基づいてチャネル１０ｐを駆動すると共に、各チャネル１０ｐの駆動回数を計測する。ＦＰＧＡ２１は、計測した駆動回数に基づいて、駆動回数が第２閾値より少ないチャネル１０ｐをエージング処理の対象とし、このチャネル１０ｐを出力電圧値が最も高い電源回路に接続し、このチャネル１０ｐにエージングパルスを印加して駆動する。これにより実施の形態３に係るプリンタ１００は、チャネル１０ｐのエージング処理を効率よく行うことができる。
【００９４】
（変形例１）
なお、実施の形態３に係るプリンタ１００では、エージング処理の対象となったチャネル１０ｐが最高出力電圧値の電源回路に接続される。このためエージング処理時には、通常印刷時より高い電圧がチャネル１０ｐへ印加され、１回の駆動で通常印刷時よりも大きな負荷をチャネル１０ｐへ与えることができる。そこでプリンタ１００は、現時点の駆動回数と第２閾値との差分により算出されるエージング予定回数を、通常印刷時の電圧及びエージング処理時の電圧の比率などに応じて低減してもよい。例えば、エージング予定回数をＰとし、印刷時の電圧をＶ１とし、エージング処理時の電圧をＶ２とした場合、実エージング回数Ｐａ＝Ｐ×Ｖ１／Ｖ２とすることが考えられる。これにより、エージング処理に要する時間を短縮することができる。
【００９５】
（変形例２）
実施の形態３に係るプリンタ１００は、図６に示すように電源回路部２３が第１電源回路３１〜第６電源回路３６の６つの電源回路を有する構成であるが、電源回路部２３の構成はこれに限るものではない。図２１は、実施の形態３の変形例２に係るプリンタ１００の電源回路部３２３の構成を示す回路図である。実施の形態３の変形例２に係る電源回路部３２３は、１つの電源回路３３０を有している。電源回路３３０の出力は、電源回路部３２３の第１出力端子３２３ａに接続されている。また電源回路３３０の出力とグランド電位との間には６つの抵抗器Ｒ１〜Ｒ６が、高電位側からＲ１，Ｒ２，Ｒ３…Ｒ６の順で直列に接続されている。
【００９６】
抵抗器Ｒ１及びＲ２の接点は、第２出力端子３２３ｂに接続されている。抵抗器Ｒ２及びＲ３の接点は、第３出力端子３２３ｃに接続されている。抵抗器Ｒ３及びＲ４の接点は、第４出力端子３２３ｄに接続されている。抵抗器Ｒ４及びＲ５の接点は、第５出力端子３２３ｅに接続されている。抵抗器Ｒ５及びＲ６の接点は、第６出力端子３２３ｆに接続されている。これにより電源回路部３２３の第１出力端子３２３ａ〜第６出力端子３２３ｆには、電源回路３３０の出力電圧を６つの抵抗器Ｒ１〜Ｒ６にて分圧された電圧がそれぞれ出力される。
【００９７】
変形例２に係る電源回路部３２３は、例えば図６に示す回路において電源回路部２３に代えて用いることができる。この場合、電源回路部３２３の第１出力端子３２３ａ〜第６出力端子３２３ｆは、異なる電圧値を出力する６つの出力源とみなすことができる。なお電源回路部３２３は、第１出力端子３２３ａが最も高い電圧を出力するため、第１出力端子３２３ａを共通電源ＶＣＯＭに接続し、第２出力端子３２３ｂ〜第６出力端子３２３ｆをスイッチング回路４４にて適宜に切り替えてヘッドモジュール１０の各チャネル１０ｐにすることが好ましい。
【００９８】
変形例２に係るＦＰＧＡ２１は、図２０に示す手順に従って、エージング処理の対象となったチャネル１０ｐを、最も高い電圧を出力する出力端子に接続するよう、スイッチング回路４４の切替を制御する。
【００９９】
なお実施の形態３に係るプリンタ１００のその他の構成は、実施の形態１に係るプリンタ１００と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。
【０１００】
（実施の形態４）
実施の形態４に係るプリンタ１００は、エージング処理を行う際にチャネル１０ｐを接続する電源回路の選択方法について、実施の形態１の割当チャネル数に基づく選択方法と、実施の形態３の出力電圧値に基づく選択方法とを併用する構成である。実施の形態４に係るプリンタ１００のメモリ５３は、第３閾値を記憶している。例えば図１０に示した第１閾値及び第２閾値に対して、第３閾値は例えば５億回とすることができる。図１０の第１閾値及び第２閾値は複数組の値が存在するが、第３閾値は１つの値である。
【０１０１】
実施の形態４に係るプリンタ１００のＦＰＧＡ２１は、第１閾値及び第２閾値に基づいてエージング処理を実行することを決定した場合に、ヘッドモジュール１０の各チャネル１０ｐの駆動回数のうち、最多の駆動回数と第３閾値とを比較する。最多駆動回数が第３閾値未満であると判定したことに応じて、ＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐを、出力電圧値が最も高い電源回路に接続するよう、スイッチング回路４４の切替を行う。これに対して、最多駆動回数が第３閾値以上であると判定したことに応じて、ＦＰＧＡ２１は、エージング処理の対象となったチャネル１０ｐを、チャネル１０ｐの割当数が最も少ない電源回路に接続するよう、スイッチング回路４４の切替を行う。
【０１０２】
図２２は、実施の形態４に係るプリンタ１００のＦＰＧＡ２１が行うエージング処理の手順を示すフローチャートである。なお本処理は、ヘッドモジュール１０のチャネル１０ｐ毎に個別に行われる。エージング処理においてＦＰＧＡ２１は、処理対象のチャネル１０ｐについて、バッファに蓄積された１ライン分の印刷データに基づいてインクの吐出が必要であるか否かを判定する（ステップＳ４１）。インクの吐出が必要であると判定したことに応じて（Ｓ４１：ＹＥＳ）、ＦＰＧＡ２１は、このチャネル１０ｐを図８に示したテーブルにて定められた電源回路に接続する（ステップＳ４２）。ＦＰＧＡ２１は、このチャネル１０ｐに対して印刷パルスを印加して（ステップＳ４３）、処理を終了する。
【０１０３】
インクの吐出が必要でないと判定したことに応じて（Ｓ４１：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された数ライン分の印刷データに基づいて、処理対象のチャネル１０ｐについて、インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍（例えば、２５μ秒×２＝５０μ秒）以上の期間が存在するか否かを判定する（ステップＳ４４）。所定時間以上の期間が存在しないと判定したことに応じて（Ｓ４４：ＮＯ）、ＦＰＧＡ２１は、このチャネル１０ｐに対してパルス印加を行うことなく、処理を終了する。
【０１０４】
インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍以上の期間が存在すると判定したことに応じて（Ｓ４４：ＹＥＳ）、ＦＰＧＡ２１は、ヘッドモジュール１０の各チャネル１０ｐの駆動回数のうち、最多駆動回数が第３閾値（例えば５億回）以上であるか否かを判定する（ステップＳ４５）。最多駆動回数が第３閾値未満であると判定したことに応じて（Ｓ４５：ＮＯ）、ＦＰＧＡ２１は、ステップＳ９にて読み出したテーブルに基づいて、スイッチング回路４４を切り替えて、処理対象のチャネル１０ｐを出力が最大電圧値の電源回路に接続する（ステップＳ４６）。
【０１０５】
最多駆動回数が第３閾値以上であると判定したことに応じて（Ｓ４５：ＹＥＳ）、ＦＰＧＡ２１は、ステップＳ９にて読み出したテーブルに基づいて、スイッチング回路４４を切り替えて、処理対象のチャネル１０ｐを割当数が最小の電源回路に接続する（ステップＳ４７）。ＦＰＧＡ２１は、エージング処理対象のチャネル１０ｐに対してエージングパルスを印加して（ステップＳ４８）、処理を終了する。
【０１０６】
以上の構成の実施の形態４に係るプリンタ１００は、ランク１に区分されたチャネル１０ｐ（圧電素子）の集合である第１圧電素子群〜ランク５に区分されたチャネル１０ｐの集合である第５圧電素子群の５つの圧電素子群と、第１電源回路３１〜第５電源回路３５の５つの電源と、５つの圧電素子群に電気的に接続されたＦＰＧＡ２１とを備える。ＦＰＧＡ２１は、図９に示したテーブルの対応付けに応じて各圧電素子群のチャネル１０ｐを電源回路に接続し、入力された印刷データに基づいてチャネル１０ｐを駆動すると共に、各チャネル１０ｐの駆動回数を計測する。ＦＰＧＡ２１は、計測した駆動回数に基づいて、駆動回数が第２閾値より少ないチャネル１０ｐをエージング処理の対象とする。ＦＰＧＡ２１は、各チャネル１０ｐの駆動回数のうち最多の駆動回数と第３閾値とを比較する。最多駆動回数が第３閾値未満である場合、ＦＰＧＡ２１は、出力電圧値が最も高い電源回路にエージング処理対象のチャネル１０ｐを接続し、このチャネル１０ｐにエージングパルスを印加して駆動する。最多駆動回数が第３閾値以上である場合、ＦＰＧＡ２１は、割当チャネル数が最も少ない電源回路にエージング処理対象のチャネル１０ｐを接続し、このチャネル１０ｐにエージングパルスを印加して駆動する。
【０１０７】
これにより実施の形態４に係るプリンタ１００は、チャネル１０ｐの駆動回数が少なく、圧電素子の分極飽和状態から遠い状態において、チャネル１０ｐに高い電圧を印加してエージング処理を行うことができ、効率の良いエージング処理を実現できる。この場合に、実施の形態３の変形例２に示すように、エージング処理の時間（エージングパルスの印加回数）を低減することも可能である。またプリンタ１００は、チャネル１０ｐの駆動回数が多く、圧電素子の分極飽和状態に近い状態において、電源回路の負荷を低減することができ、エージング処理に伴う電源回路の発熱などを抑制することができる。
【０１０８】
なお実施の形態４においては、チャネル１０ｐの最多駆動回数と第３閾値とを比較する構成としたが、これに限るものではない。例えば最少駆動回数と第３閾値とを比較する構成としてもよく、平均駆動回数と第３閾値とを比較する構成としてもよく、これら以外の駆動回数の代表値と第３閾値とを比較する構成としてもよい。
【０１０９】
なお実施の形態４に係るプリンタ１００のその他の構成は、実施の形態１に係るプリンタ１００と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。
【０１１０】
（実施の形態５）
実施の形態５に係るプリンタ１００は、エージング処理の対象となったチャネル１０ｐを第６電源回路３６に接続するよう、スイッチング回路４４の切替を行う。第６電源回路３６は、共通電源ＶＣＯＭに接続され、且つ、第１電源回路３１から第６電源回路３６のうち最も出力電圧値が高い電源回路である。第６電源回路３６の出力電圧は、チャネル１０ｐの個別電極１２ｃに印加されない。この意味で第６電源回路３６は、通常印刷時にいずれのチャネル１０ｐも割り当てられない電源回路である。即ち第６電源回路３６は、チャネル１０ｐの割り当て数が最も少ない電源回路であり、且つ、出力電圧値が最も高い電源回路である。図２３は、実施の形態５に係るプリンタ１００の電源回路付近の構成を略示するブロック図である。
【０１１１】
実施の形態５に係るプリンタ１００の基板４４０では、電源回路部２３の第６電源回路３６の出力が共通電源ＶＣＯＭに接続されている。また第６電源回路３６は、スイッチング回路４４４にて選択的にヘッドモジュール１０の各チャネル１０ｐに接続することが可能である。即ち、電源回路部２３の第１電源回路３１〜第６電源回路３６は、スイッチング回路４４４を介して複数の第ｎ電源線６４（ｎ）（ｎ＝１、２、・・・）に接続されている。スイッチング回路４４４は、第ｎ電源線６４（ｎ）それぞれを第１電源回路３１〜第６電源回路３６のいずれかに接続させる。また第６電源回路３６は出力電圧値が最も高い。
【０１１２】
図２４は、実施の形態５に係るプリンタ１００のＦＰＧＡ２１が行うエージング処理の手順を示すフローチャートである。なお本処理は、ヘッドモジュール１０のチャネル１０ｐ毎に個別に行われる。エージング処理においてＦＰＧＡ２１は、処理対象のチャネル１０ｐについて、１ライン分の印刷データに基づいてインクの吐出が必要であるか否かを判定する（ステップＳ５１）。インクの吐出が必要であると判定したことに応じて（Ｓ５１：ＹＥＳ）、ＦＰＧＡ２１は、このチャネル１０ｐを図８に示したテーブルにて定められた電源回路に接続する（ステップＳ５５）。ＦＰＧＡ２１は、このチャネル１０ｐに対して印刷パルスを印加して（ステップＳ５６）、処理を終了する。
【０１１３】
インクの吐出が必要ないと判定したことに応じて（Ｓ５１：ＮＯ）、ＦＰＧＡ２１は、バッファに蓄積された数ライン分の印刷データに基づいて、処理対象のチャネル１０ｐについて、インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍（例えば、２５μ秒×２＝５０μ秒）以上の期間が存在するか否かを判定する（ステップＳ５２）。所定時間以上の期間が存在しないと判定したことに応じて（Ｓ５２：ＮＯ）、ＦＰＧＡ２１は、このチャネル１０ｐに対してパルス印加を行うことなく、処理を終了する。
【０１１４】
インクの吐出が必要なく、且つ、設定時間Ｔｓの２倍以上の期間が存在すると判定したことに応じて（Ｓ５２：ＹＥＳ）、ＦＰＧＡ２１は、スイッチング回路４４を切り替えて、処理対象のチャネル１０ｐを第６電源回路３６に接続する（ステップＳ５３）。ＦＰＧＡ２１は、このチャネル１０ｐに対してエージングパルスを印加して（ステップＳ５４）、処理を終了する。
【０１１５】
以上の構成の実施の形態５に係るプリンタ１００は、エージング処理対象のチャネル１０ｐを共通電源ＶＣＯＭ用の第６電源回路３６に接続し、このチャネル１０ｐにエージングパルスを印加して駆動する。これにより実施の形態５に係るプリンタ１００は、最も出力電圧が高い第６電源回路３６を利用してエージング処理を行うことができると共に、エージング処理に伴う第１電源回路３１〜第５電源回路３５の負荷の増大を抑制することができる。
【０１１６】
なお実施の形態５に係るプリンタ１００のその他の構成は、実施の形態１に係るプリンタ１００と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。
【０１１７】
（実施の形態６）
上述の実施の形態１〜５に係るプリンタ１００は、制御装置５が複数備える第２基板２０のＦＰＧＡ２１それぞれが、エージング処理をインクジェットヘッド３のヘッドモジュール１０毎に行う構成である。各ＦＰＧＡ２１が行う処理には、エージング処理を行うか否かの判定、エージング処理の対象とするチャネル１０ｐの選択、及び、エージング処理に用いる電源回路の切替制御等が含まれる。これに対して実施の形態６に係るプリンタ１００は、制御装置５の第１基板５１が備えるＦＰＧＡ５２が、全てのヘッドモジュール１０に関してエージング処理を行う構成である。
【０１１８】
複数のＦＰＧＡ２１は、自身が接続されているヘッドモジュール１０の不揮発性メモリ４２からチャネル１０ｐ毎の駆動回数の情報を取得して、当該チャネル１０ｐ毎の駆動回数の情報をＦＰＧＡ５１へ送信する。ＦＰＧＡ５１は、各ＦＰＧＡ２１から受信した駆動回数と数ライン分の印刷データとに基づいて、この数ライン分の印刷データの印刷を行った際の各チャネル１０ｐの駆動回数を計測する。ＦＰＧＡ５１は、計測した駆動回数のうちの最多駆動回数が第１閾値以上となった場合に、駆動回数が第２閾値未満のチャネル１０ｐをエージング処理の対象として選択する。ＦＰＧＡ５１は、エージング処理の対象となったチャネル１０ｐを有するヘッドモジュール１０を制御するＦＰＧＡ２１に対して、このチャネル１０ｐと電源回路との接続を切り替える命令を与え、エージング処理をＦＰＧＡ２１に実施させる。
【０１１９】
エージング処理の対象となったチャネル１０ｐをいずれの電源回路に接続するかの判断はＦＰＧＡ５１にて行われるが、このときの判断方法は上述の実施の形態１〜５のいずれの方法であってもよい。
【０１２０】
実施の形態６に係るプリンタ１００は、第２基板２０及びヘッドモジュール１０の組をそれぞれ液体吐出装置とみなし、複数の液体吐出装置の動作を制御する第１基板５１を制御装置とみなした場合に、液体吐出システムに相当する。
【０１２１】
なお実施の形態６に係るプリンタ１００のその他の構成は、実施の形態１に係るプリンタ１００と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。
【符号の説明】
【０１２２】
１  筐体
２  プラテン
３  インクジェットヘッド
３ａ  保持体
４  ローラ
５  制御装置
７  支持板
１０  ヘッドモジュール
１０ａ  ノズル
１０ｂ  圧電素子
１０ｃ  圧電素子
１０ｐ  チャネル
１１  流路部材
１１ａ  ノズルプレート
１１ｂ  振動板
１１ｃ  圧力室
１１ｅ  供給口
１１ｆ  排出口
１１ｇ  共通流路
１２  アクチュエータ
１２ａ  圧電層
１２ｂ  共通電極
１２ｃ  個別電極
１３  ＣＯＦ
２０  第２基板
２１  ＦＰＧＡ（制御回路）
２１ａ  メモリＩ／Ｆ
２１ｂ  電源Ｉ／Ｆ
２１ｃ  受信Ｉ／Ｆ
２２  Ｄ／Ａコンバータ
２３  電源回路部
２４  Ａ／Ｄコンバータ
３１  第１電源回路
３２  第２電源回路
３３  第３電源回路
３４  第４電源回路
３５  第５電源回路
３６  第６電源回路
４０  基板
４１  コネクタ
４２  不揮発性メモリ
４３  ドライバＩＣ
４４  スイッチング回路
５０  第１基板
５２  ＦＰＧＡ（制御装置）
５３  メモリ
６０  ＣＭＯＳ回路
６１  ＰＭＯＳトランジスタ
６１ａ  ソース端子
６１ｂ  ドレイン端子
６１ｃ  ゲート端子
６２  ＮＭＯＳトランジスタ
６２ａ  ソース端子
６２ｂ  ドレイン端子
６２ｃ  ゲート端子
６３  制御線
６４  電源線
６５  抵抗
１００  プリンタ
１０１  記録用紙
１０５  外部装置
３２３  電源回路部
３２３ａ  第１出力端子
３２３ｂ  第２出力端子
３２３ｃ  第３出力端子
３２３ｄ  第４出力端子
３２３ｅ  第５出力端子
３２３ｆ  第６出力端子
３３０  電源回路
４４０  基板
４４４  スイッチング回路
Ｒ１〜Ｒ６  抵抗器
【図１】
2019064150.tif 000003
【図２】
2019064150.tif 000004
【図３】
2019064150.tif 000005
【図４】
2019064150.tif 000006
【図５】
2019064150.tif 000007
【図６】
2019064150.tif 000008
【図７】
2019064150.tif 000009
【図８】
2019064150.tif 000010
【図９】
2019064150.tif 000011
【図１０】
2019064150.tif 000012
【図１１】
2019064150.tif 000013
【図１２】
2019064150.tif 000014
【図１３】
2019064150.tif 000015
【図１４】
2019064150.tif 000016
【図１５】
2019064150.tif 000017
【図１６】
2019064150.tif 000018
【図１７】
2019064150.tif 000019
【図１８】
2019064150.tif 000020
【図１９】
2019064150.tif 000021
【図２０】
2019064150.tif 000022
【図２１】
2019064150.tif 000023
【図２２】
2019064150.tif 000024
【図２３】
2019064150.tif 000025
【図２４】
2019064150.tif 000026