(57)【要約】【課題】本発明は、薄膜型インダクターに関し、特に、高容量のパワーインダクターに関する。【解決手段】本発明は、コイルを含む本体と、上記本体の外部面上の第１及び第２外部電極と、を含む薄膜型インダクターに関する。上記本体内のコイルは、上記コイルのビア部を介して第１外部電極と連結され、上記コイルの引き出し部を介して第２外部電極と連結される。また、上記コイルは、上記ビア部を除いたコイル本体を含み、上記コイル本体は複数のコイルパターンを含んでおり、それぞれのコイルパターン内にベース導体層及びめっき層が含まれる。【選択図】図２
2019016767.tif 000002
【特許請求の範囲】
【請求項１】
コイルを封止する磁性物質を含む本体と、
前記本体の外部面上に配置される第１及び第２外部電極と、を含む薄膜型インダクターであって、
前記コイルは、コイル本体と、前記外部電極と前記コイル本体を互いに連結するビア部と、を含み、
前記ビア部は、前記第１外部電極と直接連結されており、
前記コイル本体は、下部のベース導体層と、上部のめっき層と、で構成される、薄膜型インダクター。
【請求項２】
前記本体は、ビア部が延びる方向に沿って互いに向かい合う上面及び下面を有し、
前記第１及び第２外部電極は、前記下面に互いに離隔するように配置される、請求項１に記載の薄膜型インダクター。
【請求項３】
前記第１及び第２外部電極は、本体の下面からそれに隣接した本体の端面に延びる、請求項２に記載の薄膜型インダクター。
【請求項４】
前記コイルは絶縁層により囲まれており、前記絶縁層は、前記コイルと前記磁性物質とを絶縁させる、請求項１から３のいずれか一項に記載の薄膜型インダクター。
【請求項５】
前記ビア部は、少なくとも１つのビアホールと、前記ビアホールを充填するビア電極と、を含む、請求項１から４のいずれか一項に記載の薄膜型インダクター。
【請求項６】
前記コイル本体は複数のコイルパターンを含み、前記複数のコイルパターンのうち最内側コイルパターンは、ベース導体層を介して前記ビア部と直接連結される、請求項１から５のいずれか一項に記載の薄膜型インダクター。
【請求項７】
前記コイル本体の下部の少なくとも一部には絶縁材が残存する、請求項１から６のいずれか一項に記載の薄膜型インダクター。
【請求項８】
前記絶縁材の最大厚さが３０μｍ以下である、請求項７に記載の薄膜型インダクター。
【請求項９】
前記絶縁材において、前記第１及び第２外部電極と互いに向かい合う絶縁材の下面の表面粗さ（Ｒａ＿ｌｏｗｅｒ）は、前記絶縁材の下面と向かい合う上面の表面粗さ（Ｒａ＿ｕｐｐｅｒ）より大きい、請求項７または８に記載の薄膜型インダクター。
【請求項１０】
前記コイル本体は複数のコイルパターンを含み、前記複数のコイルパターンのうち最外側コイルパターンは、前記コイルの引き出し部を介して前記第２外部電極と直接連結される、請求項１から９のいずれか一項に記載の薄膜型インダクター。
【請求項１１】
前記引き出し部は、前記ビア部と互いに直角を成し、前記本体の外部面に露出する、請求項１０に記載の薄膜型インダクター。
【請求項１２】
前記めっき層は異方性めっき層を含む、請求項１から１１のいずれか一項に記載の薄膜型インダクター。
【請求項１３】
前記めっき層のコイルの成長方向は、前記ビア部が延びる方向と一致する、請求項１から１２のいずれか一項に記載の薄膜型インダクター。
【請求項１４】
前記第１及び第２外部電極はＬ字状の電極である、請求項１から１３のいずれか一項に記載の薄膜型インダクター。
【請求項１５】
前記コイルの上面は、上側に向かって凸の曲線状である、請求項１から１４のいずれか一項に記載の薄膜型インダクター。
【請求項１６】
チップの形態で構成され、前記チップの全厚さが２００μｍ以上３００μｍ以下である、請求項１に記載の薄膜型インダクター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜型インダクターに関し、特に、高容量のパワーインダクターに関する。
【背景技術】
【０００２】
インダクターは、抵抗、キャパシターとともに電子回路を成し、ノイズを除去する代表的な受動素子であって、電磁気的特性を用いて、キャパシターと組み合わせて特定周波数帯の信号を増幅させる共振回路、フィルター回路などの構成に用いられる。
【０００３】
近年、電子製品、特に、スマートフォンの進化に伴い、高電流化、高効率化及び高性能化した小型サイズの薄型化パワーインダクターの需要が増加しており、１００５（幅ｘ長さ：１．０ｍｍｘ０．５ｍｍ）、０．５Ｔ（厚さ０．５ｍｍ）程度のサイズを有するロープロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）のパワーインダクターの需要が益々増大する傾向にある。
【０００４】
薄膜型パワーインダクターの形成工程は、基板工程と後工程に分けられる。先ず、約６０μｍの厚さのＣＣＬ（Ｃｏｐｐｅｒ  Ｃｌａｄ  Ｌａｍｉｎａｔｉｏｎ）基板上にドライフィルムを露光／現像した後、めっき工程を行う。その後、レーザー加工によりコイルの内部に貫通孔を形成し、絶縁材を塗布した後、基板構造をシート状の金属−樹脂複合体を用いて加圧及び積層して充填する。そして、ダイシング、グラインディング、外部電極形成工程を経て完成チップを製作する。このように、薄膜型パワーインダクターは、基板の上面及び下面にコイルがそれぞれ形成されるため、基板、上部及び下部のコイルの厚さだけでも、相当な厚さが要求される。そのため、ロープロファイルの薄膜型インダクターの実現に限界がある状況である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開１９９９−２０４３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする様々な課題の一つは、小型化したパワーインダクター、特に、チップの厚さを著しく減少させることで、ロープロファイルの薄膜型インダクターを実現することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態による薄膜型インダクターによると、上記薄膜型インダクターは、磁性物質で充填された本体と、上記本体の外部面上に配置される第１及び第２外部電極と、を含む。上記本体は、磁性物質と、上記磁性物質により封止されたコイルと、を含み、上記コイルと上記第１外部電極は上記コイルのビア部を介して互いに直接連結される。また、上記コイルは、薄膜型インダクター内に含まれるものであるため、シードパターンとして機能する下部のベース導体層と、上記ベース導体層上に成長された上部のめっき層と、で構成される。
【発明の効果】
【０００８】
本発明の様々な効果の一効果として、チップの厚さを著しく減少させ、０．２Ｔ（厚さ０．２ｍｍ）程度のパワーインダクターを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一例による薄膜型インダクターの概略的な斜視図である。
【図２】図１のＩ‐Ｉ'線に沿って切断した概略的な断面図である。
【図３】図２の一変形例による薄膜型インダクターの概略的な断面図である。
【図４】図２の他の変形例による薄膜型インダクターの概略的な断面図である。
【発明を実施するための形態】
【００１０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１１】
以下では、本発明の一例による薄膜型インダクターを説明するが、必ずしもこれに制限されるものではない。
【００１２】
図１は本発明の一例による薄膜型インダクターの概略的な斜視図であり、図２は図１のＩ‐Ｉ'線に沿って切断した断面図である。
【００１３】
図１及び図２を参照すると、薄膜型インダクター１００は、本体１と、上記本体の外部面上に離隔して配置される第１及び第２外部電極２１、２２と、を含む。
【００１４】
上記本体１は、チップの形態で構成された薄膜型インダクターの外観を成すものであって、厚さ（Ｔ）方向に互いに向かい合う上面及び下面、長さ（Ｌ）方向に互いに向かい合う第１端面及び第２端面、幅（Ｗ）方向に互いに向かい合う第１側面及び第２側面を含み、実質的に六面体形状を有することができるが、これに制限されない。
【００１５】
上記本体１は磁性物質１１を含み、例えば、フェライトまたは金属系軟磁性材料が充填されて形成されることができる。上記フェライトとしては、Ｍｎ‐Ｚｎ系フェライト、Ｎｉ‐Ｚｎ系フェライト、Ｎｉ‐Ｚｎ‐Ｃｕ系フェライト、Ｍｎ‐Ｍｇ系フェライト、Ｂａ系フェライトまたはＬｉ系フェライトなどの公知のフェライトを含むことができる。上記金属系軟磁性材料としては、Ｆｅ、Ｓｉ、Ｃｒ、Ａｌ、及びＮｉからなる群から選択される何れか１つ以上を含む合金が挙げられ、例えば、Ｆｅ‐Ｓｉ‐Ｂ‐Ｃｒ系非晶質金属粒子を含むことができるが、これに制限されるものではない。上記金属系軟磁性材料の粒径は０．１μｍ以上２０μｍ以下であることができ、エポキシ樹脂またはポリイミドなどの高分子に分散された形態で含まれることができる。
【００１６】
上記本体１内には、磁性物質により封止されるコイル１２が含まれ、上記コイル１２は、コイル本体１２１と、上記コイル本体から延びるビア部１２２と、を含む。
【００１７】
上記コイル本体は、薄膜型インダクター内に含まれるコイルの構成であるため、シードパターンとして機能するベース導体層１２１ａと、上記ベース導体層上に形成されるめっき層１２１ｂと、で構成される。上記めっき層は、上記ベース導体層をシードとして異方性めっき及び等方性めっきの何れか１つ以上により形成される。図２では、上記めっき層１２１ｂが異方性めっきにより実現されるめっき層であると例示したが、これに制限されるものではなく、当業者の必要や製造条件に応じて、等方性めっきを先に行った後、異方性めっきを行ってもよく、２回以上の異方性めっきを行ってもよいなど、めっき層を実現する順序及び方法は制限されない。上記めっき層１２１ｂは、電気伝導性に優れた金属を含んで形成されることができ、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）、またはこれらの合金などで形成されることができる。その具体的な形成方法は制限されないが、例えば、電解めっきにより形成されることができる。
【００１８】
次に、上記ベース導体層１２１ａも、電気伝導性に優れた金属を含んで形成されることができ、その形成方法としても、電解めっき、無電解めっき、及びスパッタリングなどを採択することができる。上記ベース導体層１２１ａは、製造工程中に除去される支持部材上に形成されるため、ベース導体層の下面は、支持部材の上面の平面度と実質的に同一程度に平らである。
【００１９】
コイル１２は、複数のコイルパターン１２ａ、１２ｂ、１２ｃ、１２ｄ・・・を含み、上記複数のコイルパターンは、互いに連結されて全体的に渦巻き状のコイルを成す。この際、複数のコイルパターンのうち、貫通孔Ｈに最も近い最内側コイルパターン１２ａはビア部１２２と連結されることで、コイルと外部電極を互いに連結させる。上記ビア部１２２は、製造工程中にコイルのベース導体層と同時に形成されることが好ましいため、上記ビア部を構成する材質と上記コイルのベース導体層を構成する材質は実質的に同一である。また、構造においても、上記最内側コイルパターン１２ａのベース導体層１２１ａと上記ビア部は、互いに境界面が区別されず連続的に構成される。
【００２０】
上記ビア部１２２は、本体の下面に対して実質的に垂直に配置される。上記本体の下面上には第１及び第２外部電極２１、２２が互いに離隔するように配置されるが、上記ビア部１２２は上記第１外部電極２１と直接連結される。上記ビア部の断面の形状は、示されたように、直四角形であってもよく、下側に向かって次第に細くなるテーパ状または上側に向かって次第に細くなる逆テーパ状であってもよい。
【００２１】
また、上記ビア部１２２は、実質的に少なくとも１つのビアホール１２２ａと、上記ビアホールを充填するビア電極１２２ｂと、で構成され、上記ビアホールを形成する時に決定される断面の形状に応じてビア部の断面が決定される。上記ビア部１２２は、複数のビアホールと、それを充填するビア電極と、を含むことができるため、コイルと外部電極を互いに連結する時に発生するビアショートによる信頼性の低下を改善することができる。
【００２２】
上記ビア部１２２と同一の平面上には磁性物質１１が充填される。通常、ビア部を形成する時には、支持部材を貫通するビアホールを形成した後、上記ビアホールの内部を伝導性物質で充填するため、ビア部と同一の平面には支持部材が配置されることが一般的である。ところが、図２に示された薄膜型インダクター１００のビア部１２２の周辺には磁性物質１１が充填されるため、通常の支持部材が占める体積の分だけ、磁性物質をさらに充填することができる。その結果、薄膜型インダクターの高インダクタンスの実現に有利となる。
【００２３】
第１外部電極２１がコイルのビア部を介してコイルと直接連結されるのとは異なって、第２外部電極２２はコイルのコイル本体を介してコイルと直接連結される。上記コイル内の複数のコイルパターンのうち、最外側コイルパターン１２ｄと第２外部電極２２が互いに直接連結される。上記複数のコイルパターンのうち第２外部電極の近くに配置される最外側コイルパターン１２ｄは、コイルの引き出し部として機能するものである。ここで、コイルの引き出し部とは、コイル本体を本体の外部面に露出させることで、外部電極と電気的に導通されるようにする構成である。
【００２４】
一方、図２では、貫通孔Ｈを中心として、第１端面側に配置される複数のコイルパターン１２ａ、１２ｂ、１２ｃ、１２ｄ・・・と、第２端面側に配置される複数のコイルパターン１２ａ、１２ｂ、１２ｃ、１２ｄ・・・のうち引き出し部を除いたコイルパターンのそれぞれの幅（ｗ）が、実質的に同一であるように示された。但し、当業者であれば、製造条件や要求する特性値を考慮して複数のコイルパターンのそれぞれの幅や厚さなどを差別化することができ、例えば、貫通孔を中心として、第１端面側に配置される複数のコイルパターンの幅を、第２端面側に配置される複数のコイルパターンの幅に比べてより狭くすることもできる（不図示）。
【００２５】
次に、第１及び第２外部電極２１、２２を説明すると、上記第１及び第２外部電極は全体的にアルファベットのＬ字状を有することができる。これは、第１外部電極は本体の下面に露出するビア部を介してコイルと連結され、第２外部電極は本体の第２端面に露出する引き出し部を介してコイルと連結されるため、第１外部電極の少なくとも一部は本体の下面に配置されるべきであり、第２外部電極の少なくとも一部は本体の第２端面に配置されるべきであることを考慮して導出された構造である。第１及び第２外部電極が本体の外部面上に対称的に構成されるようにするために、第１及び第２外部電極が、本体の下面の少なくとも一部からそれぞれ本体の第１端面の少なくとも一部及び第２端面の少なくとも一部に延びるようにする。但し、外部電極の形状がＬ字状に制限されるものではなく、アルファベットのＣ字状であってもよく、第１外部電極は下面にのみ配置されるようにし、且つ第２外部電極は第２端面にのみ配置されるようにしてもよいことは言うまでもない。
【００２６】
次に、図３は、図１及び図２の薄膜型インダクター１００の一変形例による薄膜型インダクター２００の概略的な断面図である。説明の便宜のために、図１及び図２の薄膜型インダクターと重複される説明は省略し、重複される構成には同一の図面符号を用いる。
【００２７】
図３を参照すると、コイル１２の下面、すなわち、ビア部と同一の平面の少なくとも一部には絶縁材３が配置される。上記絶縁材３は、製造工程の一段階中にコイルを形成した後、支持部材を除去する工程で支持部材が完全に除去されずに残存するようにしたものである。上記絶縁材３は、図３に例示されたように、コイルの下面に連続的に構成されることができ、コイルの下面の一部領域では不連続的に構成されることもできる。
【００２８】
上記絶縁材３が連続的に構成されるか不連続的に構成されるかに関係なく、上記絶縁材３の最大厚さは３０μｍ以下であることが好ましい。上記絶縁材の最大厚さが３０μｍを超える場合、ロープロファイルのチップ構造を実現する条件で、コイルのアスペクト比（ＡＲ、Ａｓｐｅｃｔ  Ｒａｔｉｏ）及び高容量を実現する上で限界が発生する。
【００２９】
上記絶縁材３は、支持部材を除去する工程を経た後に残存する領域であるため、絶縁材３の上面３ａ及び下面３ｂの表面粗さ（Ｒａ）が互いに異なり得る。上面の表面粗さ（Ｒａ＿ｕｐｐｅｒ）が下面の表面粗さ（Ｒａ＿ｌｏｗｅｒ）に比べて小さくて、平面で構成されることができるのに対し、下面の表面粗さ（Ｒａ＿ｌｏｗｅｒ）は、レーザーまたは湿式エッチング（ｗｅｔ  ｅｔｃｈｉｎｇ）を行うことで形成される一部の凹凸などによって、上面の表面粗さ（Ｒａ＿ｕｐｐｅｒ）に比べて全体的に大きい表面粗さを有することができる。よって、上記下面の表面粗さが相対的に大きいため、磁性物質が充填される時には、磁性物質とコイルとの間のより安定した封止が可能である。
【００３０】
一方、図１及び図２に示された薄膜型インダクター１００及び図３に示された薄膜型インダクター２００はチップ部品で構成されるが、全体的なチップ部品の厚さ（Ｔ１、Ｔ２）は２００μｍ〜３００μｍであることが好ましい。これは、全体的なチップ部品の厚さが著しく減少したロープロファイルの薄膜型インダクターであることを意味し、通常、略６０μｍを占める基板の相当部分を除去し、除去された余裕空間内に磁性物質をさらに充填することができ、コイルの厚さをさらに確保することができるため可能な構造である。
【００３１】
次に、図４は、図１及び図２の薄膜型インダクターと比較して、めっき層の形状が異なる薄膜型インダクター３００の概略的な断面図である。説明の便宜のために、図１及び図２の薄膜型インダクターと重複される説明は省略し、重複される構成には同一の図面符号を用いる。
【００３２】
図４を参照すると、コイルのめっき層３２１ｂの上面は曲線状で構成される。これは、めっき層を形成する時にめっき速度及びめっき液の種類を適宜選択することで構成することができる。コイルのめっき層３２１ｂはベース導体層１２１ａの上面に配置され、具体的には、等方性めっき層３２１ｂ１と、その上に構成される異方性めっき層３２１ｂ２と、で構成される。この際、上記コイルのめっき層と磁性物質１１とが互いに絶縁されるようにする追加の絶縁層３が配置されることができ、上記絶縁層は、上記めっき層の表面の形状に応じて所定の厚さで構成される。具体的な厚さは限定されず、コイルと磁性物質とを絶縁させることができる程度であれば十分であり、チップの全厚さなどを考慮して１０μｍ以下に構成されることが好ましい。
【００３３】
上述の薄膜型インダクター１００、２００、３００は、コイルの一端部（ビア部）が本体の下面の第１外部電極と連結されるようにし、他端部（引き出し部）が本体の第２端面の第２外部電極と連結されるようにする構造を有することで、チップの厚さを著しく減少させることができるとともに、高容量及び高電流特性を両方とも満たすことができる。
【００３４】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００３５】
１００、２００、３００  薄膜型インダクター
１  本体
２１、２２  第１及び第２外部電極
１１  磁性物質
１２  コイル
３  絶縁層
【図１】
2019016767.tif 000003
【図２】
2019016767.tif 000004
【図３】
2019016767.tif 000005
【図４】
2019016767.tif 000006
【手続補正書】
【提出日】平成30年11月13日(2018.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コイルを封止する磁性物質を含む本体と、
前記本体の外部面上に配置される第１及び第２外部電極と、を含む薄膜型インダクターであって、
前記コイルは、コイル本体と、前記外部電極と前記コイル本体を互いに連結するビア部と、を含み、
前記ビア部は、前記第１外部電極と直接連結されており、
前記コイル本体は、下部のベース導体層と、上部のめっき層と、で構成され、
前記ビア部は、前記ベース導体層及び前記第１外部電極と直接連結される、薄膜型インダクター。
【請求項２】
前記本体は、ビア部が延びる方向に沿って互いに向かい合う上面及び下面を有し、
前記第１及び第２外部電極は、前記下面に互いに離隔するように配置される、請求項１に記載の薄膜型インダクター。
【請求項３】
前記第１及び第２外部電極は、本体の下面からそれに隣接した本体の端面に延びる、請求項２に記載の薄膜型インダクター。
【請求項４】
前記コイルは絶縁層により囲まれており、前記絶縁層は、前記コイルと前記磁性物質とを絶縁させる、請求項１から３のいずれか一項に記載の薄膜型インダクター。
【請求項５】
前記ビア部は、少なくとも１つのビアホールと、前記ビアホールを充填するビア電極と、を含む、請求項１から４のいずれか一項に記載の薄膜型インダクター。
【請求項６】
前記コイル本体は複数のコイルパターンを含み、前記複数のコイルパターンのうち最内側コイルパターンは、ベース導体層を介して前記ビア部と直接連結される、請求項１から５のいずれか一項に記載の薄膜型インダクター。
【請求項７】
前記コイル本体の下部の少なくとも一部には絶縁材が残存する、請求項１から６のいずれか一項に記載の薄膜型インダクター。
【請求項８】
前記絶縁材の最大厚さが３０μｍ以下である、請求項７に記載の薄膜型インダクター。
【請求項９】
前記絶縁材において、前記第１及び第２外部電極と互いに向かい合う絶縁材の下面の表面粗さ（Ｒａ＿ｌｏｗｅｒ）は、前記絶縁材の下面と向かい合う上面の表面粗さ（Ｒａ＿ｕｐｐｅｒ）より大きい、請求項７または８に記載の薄膜型インダクター。
【請求項１０】
前記コイル本体は複数のコイルパターンを含み、前記複数のコイルパターンのうち最外側コイルパターンは、前記コイルの引き出し部を介して前記第２外部電極と直接連結される、請求項１から９のいずれか一項に記載の薄膜型インダクター。
【請求項１１】
前記引き出し部は、前記ビア部と互いに直角を成し、前記本体の外部面に露出する、請求項１０に記載の薄膜型インダクター。
【請求項１２】
前記めっき層は異方性めっき層を含む、請求項１から１１のいずれか一項に記載の薄膜型インダクター。
【請求項１３】
前記めっき層のコイルの成長方向は、前記ビア部が延びる方向と一致する、請求項１から１２のいずれか一項に記載の薄膜型インダクター。
【請求項１４】
前記第１及び第２外部電極はＬ字状の電極である、請求項１から１３のいずれか一項に記載の薄膜型インダクター。
【請求項１５】
前記コイルの上面は、上側に向かって凸の曲線状である、請求項１から１４のいずれか一項に記載の薄膜型インダクター。
【請求項１６】
チップの形態で構成され、前記チップの全厚さが２００μｍ以上３００μｍ以下である、請求項１に記載の薄膜型インダクター。