(57)【要約】【課題】電源異常を精度良く検出できる電圧異常検出装置を提供する。【解決手段】電圧異常検出装置は、交流電圧の異常を検出する。電圧異常検出装置は、交流電圧を複数の相に分圧する基準回路、周波数毎に定義した基準情報を、交流電圧の信号線に接続する回路構成毎に対応付けたテーブルを記憶した記憶部を備える。ＦＰＧＡは、回路構成を特定可能な指示を受け付け、受け付けた指示が特定する回路構成に対応する周波数毎の基準情報を決定する（Ｓ１１）。ＦＰＧＡは、分圧した複数の相の夫々の周波数を特定する（Ｓ１７）。ＦＰＧＡは、特定した周波数に対応する基準情報を特定する（Ｓ１９）。ＦＰＧＡは、特定した基準情報と交流電圧との関係に応じ、交流電圧に異常があるか否か判定する（Ｓ２３、Ｓ２５）。【選択図】図５
2019028043.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧の異常を検出する電圧異常検出装置であって、
前記交流電圧を複数の相に分圧する分圧手段と、
周波数毎に定義した基準情報を、前記交流電圧の信号線に接続する回路構成毎に対応付けたテーブルを記憶した記憶部と、
前記回路構成を特定可能な指示を受け付け、受け付けた前記指示が特定する前記回路構成に対応する前記周波数毎の前記基準情報を決定する決定手段と、
前記分圧手段により分圧した前記複数の相の夫々の周波数を特定する第一特定手段と、
前記第一特定手段により特定した前記周波数に対応する前記基準情報を、前記決定手段により決定した前記周波数毎の前記基準情報に基づいて特定する第二特定手段と、
前記第二特定手段により特定した前記基準情報と前記交流電圧との関係に応じ、前記交流電圧に異常があるか否か判定する判定手段と
を備えたことを特徴とする電圧異常検出装置。
【請求項２】
前記交流電圧は三相交流電圧であり、
前記分圧手段は、前記三相交流電圧を、Ｒ相、Ｓ相、Ｔ相に分圧することを特徴とする請求項１に記載の電圧異常検出装置。
【請求項３】
前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相のうち二相以上のデューティ比が、前記基準情報が示す第一閾値より大きい時、前記交流電圧に異常があると判定することを特徴とする請求項２に記載の電圧異常検出装置。
【請求項４】
前記判定手段は、
前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々のデューティ比と、前記基準情報が示す第一閾値とを繰り返し比較し、
Ｒ相、Ｓ相、Ｔ相のうち何れかの相のデューティ比が前記第一閾値より所定回数以上連続して大きい時、前記交流電圧に異常があると判定することを特徴とする請求項２に記載の電圧異常検出装置。
【請求項５】
前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々の、他の二相のうち電圧が小さい相との電位差が所定電圧以上の時にパルス信号を出力するパルス出力手段を更に備え、
前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相に対応するパルス信号のうち二相以上のパルス信号を、前記パルス出力手段が所定時間以上しない時、前記交流電圧に異常があると判定することを特徴とする請求項２に記載の電圧異常検出装置。
【請求項６】
前記判定手段は、
前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々のデューティ比と、前記基準情報が示す第二閾値とを繰り返し比較し、
Ｒ相、Ｓ相、Ｔ相のデューティ比が、前記第二閾値より所定回数以上連続して小さい時、前記交流電圧に異常があると判定することを特徴とする請求項２に記載の電圧異常検出装置。
【請求項７】
前記所定回数が、前記第一特定手段により特定した前記周波数毎に応じて相違することを特徴とする請求項６に記載の電圧異常検出装置。
【請求項８】
前記判定手段による判定結果を出力する結果出力手段を更に備えたことを特徴とする請求項１から７の何れかに記載の電圧異常検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧異常検出装置に関する。
【背景技術】
【０００２】
特許文献１は、三相交流電圧の異常を検出する電圧異常検出装置を開示する。電圧異常検出装置は、三相交流電圧のＲ相、Ｓ相、Ｔ相の夫々についてデューティ比を検知する。電圧異常検出装置は、検知したデューティ比を所定閾値と比較し、過電圧又は電圧低下が発生しているか判定する。電圧異常検出装置は、判断結果を表示装置に表示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６０７０１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
三相交流電圧の信号線に設けたローパスフィルタ及びバイパスコンデンサの影響により、三相交流電圧の周波数の変動に応じ、デューティ比が変動する。故に、電圧異常検出装置は、周波数の変動に依らず共通の閾値でデューティ比を判定した時、過電圧又は電圧低下の発生を精度良く判定できない時があるという問題点がある。
【０００５】
本発明の目的は、電源異常を精度良く検出できる電圧異常検出装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る電圧異常検出装置は、交流電圧の異常を検出する電圧異常検出装置であって、前記交流電圧を複数の相に分圧する分圧手段と、周波数毎に定義した基準情報を、前記交流電圧の信号線に接続する回路構成毎に対応付けたテーブルを記憶した記憶部と、前記回路構成を特定可能な指示を受け付け、受け付けた前記指示が特定する前記回路構成に対応する前記周波数毎の前記基準情報を決定する決定手段と、前記分圧手段により分圧した前記複数の相の夫々の周波数を特定する第一特定手段と、前記第一特定手段により特定した前記周波数に対応する前記基準情報を、前記決定手段により決定した前記周波数毎の前記基準情報に基づいて特定する第二特定手段と、前記第二特定手段により特定した前記基準情報と前記交流電圧との関係に応じ、前記交流電圧に異常があるか否か判定する判定手段とを備えたことを特徴とする。
【０００７】
電圧異常検出装置は、交流電圧の信号線に接続する回路構成に応じた基準情報を、周波数に対応付けてテーブルに格納し、記憶部に記憶する。電圧異常検出装置は、交流電圧の各相の周波数を特定し、対応する基準情報をテーブルに基づいて特定する。電圧異常検出装置は、特定した基準情報と交流電圧との関係に応じ、交流電圧に異常があるか判定する。該時、電圧異常検出装置は、信号線に接続する回路構成に応じて交流電圧の周波数が変動する時も、変動した周波数に対応する基準情報に基づいて、交流電圧に異常があるかを判定できる。故に、電圧異常検出装置は、交流電圧に異常があるかを精度良く検出できる。
【０００８】
本発明において、前記交流電圧は三相交流電圧であり、前記分圧手段は、前記三相交流電圧を、Ｒ相、Ｓ相、Ｔ相に分圧してもよい。該時、電圧異常検出装置は、三相交流電圧に異常があるかを、Ｒ相、Ｓ相、Ｔ相の夫々の交流電圧に基づいて精度良く判定できる。
【０００９】
本発明において前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相のうち二相以上のデューティ比が、前記基準情報が示す第一閾値より大きい時、前記交流電圧に異常があると判定してもよい。該時、電圧異常検出装置は、交流電圧の過電圧を精度良く判定できる。
【００１０】
本発明において、前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々のデューティ比と、前記基準情報が示す第一閾値とを繰り返し比較し、Ｒ相、Ｓ相、Ｔ相のうち何れかの相のデューティ比が前記第一閾値より所定回数以上連続して大きい時、前記交流電圧に異常があると判定してもよい。該時、電圧異常検出装置は、交流電圧の過電圧を精度良く判定できる。
【００１１】
本発明において、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々の、他の二相のうち電圧が小さい相との電位差が所定電圧以上の時にパルス信号を出力するパルス出力手段を更に備え、前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相に対応するパルス信号のうち二相以上のパルス信号を、前記パルス出力手段が所定時間以上しない時、前記交流電圧に異常があると判定してもよい。該時、電圧異常検出装置は、交流電圧の電圧低下を精度良く判定できる。
【００１２】
本発明において、前記判定手段は、前記分圧手段により分圧したＲ相、Ｓ相、Ｔ相の夫々のデューティ比と、前記基準情報が示す第二閾値とを繰り返し比較し、Ｒ相、Ｓ相、Ｔ相のデューティ比が、前記第二閾値より所定回数以上連続して小さい時、前記交流電圧に異常があると判定してもよい。該時、電圧異常検出装置は、交流電圧の電圧低下を精度良く判定できる。
【００１３】
本発明において、前記所定回数が、前記第一特定手段により特定した前記周波数毎に応じて相違してもよい。該時、電圧異常検出装置は、交流電圧に異常があるかの判定が終了する迄の時間を均一化できる。
【００１４】
本発明において、前記判定手段による判定結果を出力する結果出力手段を更に備えてもよい。該時、電圧異常検出装置は、電圧異常の発生を外部に通知できる。
【図面の簡単な説明】
【００１５】
【図１】数値制御装置１と工作機械２の電気的構成を示すブロック図。
【図２】電圧異常検出回路１５の回路図。
【図３】ＲＳＴ相を各基準相とした時のパルス概念図と三相入力の電圧波形図。
【図４】閾値テーブル１４Ａを示す図。
【図５】メイン処理の流れ図。
【図６】パルス周期とパルス幅の説明図。
【図７】第一判定処理の流れ図。
【図８】第二判定処理の流れ図。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態を図面を参照して説明する。図１に示す数値制御装置１は本発明の電圧異常検出装置の一例である。数値制御装置１は工作機械２を制御しテーブル（図示略）上面に保持したワークの切削加工を行う。
【００１７】
＜工作機械２の概要＞
図１を参照し、工作機械２の構成を簡単に説明する。工作機械２の左右方向、前後方向、上下方向は、夫々Ｘ軸方向、Ｙ軸方向、Ｚ軸方向である。工作機械２は図示しない主軸機構、主軸移動機構、工具交換装置等を備える。主軸機構は主軸モータ３２を備え、工具を装着した主軸を回転する。主軸移動機構は、Ｚ軸モータ３１、Ｘ軸モータ３３、Ｙ軸モータ３４を備え、テーブル上面に支持したワークに対し相対的に主軸をＸＹＺの各軸方向に夫々移動する。
【００１８】
工具交換装置はマガジンモータ３５を備え、複数の工具を保持する工具マガジン（図示略）を駆動し、主軸に装着した工具を他の工具と交換する。工作機械２は操作パネル（図示略）を更に備える。操作パネルは入力装置１７と表示装置１８を備える。入力装置１７は各種入力、設定等を行う為の機器である。表示装置１８は各種表示画面、設定画面に加え、後述する通知情報等を表示する。通知情報は過電圧又は電圧低下の状態を含む。入力装置１７と表示装置１８は数値制御装置１の入出力部１６に接続する。
【００１９】
Ｚ軸モータ３１はエンコーダ４１を備える。主軸モータ３２はエンコーダ４２を備える。Ｘ軸モータ３３はエンコーダ４３を備える。Ｙ軸モータ３４はエンコーダ４４を備える。マガジンモータ３５はエンコーダ４５を備える。エンコーダ４１〜４５は数値制御装置１の駆動回路２１〜２５に各々接続する。
【００２０】
＜数値制御装置１の概要＞
図１を参照し、数値制御装置１の電気的構成を説明する。数値制御装置１は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、不揮発性記憶装置１４、電圧異常検出回路１５、入出力部１６、駆動回路２１〜２５等を備え、三相交流電源１９を駆動源とする。ＣＰＵ１１は数値制御装置１を統括制御する。ＲＯＭ１２は各種プログラムを記憶する。ＲＡＭ１３は各種処理実行中の各種データを一時的に記憶する。不揮発性記憶装置１４は作業者が入力装置１７で入力して登録した複数のＮＣプログラムを記憶する。ＮＣプログラムは各種制御指令を含む複数のブロックで構成し、工作機械２の軸移動、工具交換等を含む各種動作をブロック単位で制御するものである。又、不揮発性記憶装置１４は後述の閾値テーブル１４Ａ（図４参照）を記憶する。
【００２１】
電圧異常検出回路１５は三相交流電源１９が供給する三相交流電圧の異常の有無を検出する。駆動回路２１はＺ軸モータ３１とエンコーダ４１に接続する。駆動回路２２は主軸モータ３２とエンコーダ４２に接続する。駆動回路２３はＸ軸モータ３３とエンコーダ４３に接続する。駆動回路２４はＹ軸モータ３４とエンコーダ４４に接続する。駆動回路２５はマガジンモータ３５とエンコーダ４５に接続する。駆動回路２１〜２５はＣＰＵ１１から指令信号を受け、対応する各モータ３１〜３５に駆動電流を夫々出力する。駆動回路２１〜２５はエンコーダ４１〜４５からフィードバック信号を受け、位置と速度のフィードバック制御を行う。入出力部１６は入力装置１７と表示装置１８に夫々接続する。
【００２２】
使用者は複数のＮＣプログラムの中から一のＮＣプログラムを入力装置１７で選択可能である。ＣＰＵ１１は選択したＮＣプログラムを表示装置１８に表示する。ＣＰＵ１１は表示装置１８に表示したＮＣプログラムに基づき、工作機械２の動作を制御する。
【００２３】
図２を参照し、三相交流電源１９を説明する。三相交流電源１９は電流又は電圧の位相を互いにずらした三系統の単相交流を組み合わせた交流電源であり、例えば２００Ｖの交流電圧を供給する。第一相はＲ相、第二相はＳ相、第三相はＴ相である。図２に示す三相交流電源１９はΔ結線（デルタ結線）である。Δ結線は三相各相を相電圧が加わる向きに接続し閉回路とする結線である。三相交流電源１９はΔ結線の他にＹ結線又はＶ結線でもよい。
【００２４】
＜電圧異常検出回路１５＞
図２を参照し、電圧異常検出回路１５の構成を説明する。電圧異常検出回路１５は三相交流電源１９が供給する交流電圧の異常を検出する。電圧異常検出回路１５は、Ｒ相基準回路５１、Ｓ相基準回路５２、Ｔ相基準回路５３、ＦＰＧＡ５５を備える（以下総称する場合は基準回路５１〜５３と称す）。
【００２５】
Ｒ相基準回路５１は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｒ相を基準として、他のＳ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｓ相基準回路５２は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｓ相を基準として、他のＲ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｔ相基準回路５３は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｔ相を基準として、他のＲ相とＳ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。ＦＰＧＡ５５は、後述するメイン処理（図５参照）を実行する。メイン処理は基準回路５１〜５３が出力したパルスを解析し、電圧異常の発生の有無を判定する。
【００２６】
図２を参照し、Ｒ相基準回路５１の構成を説明する。Ｒ相基準回路５１は、抵抗６１，６２、シャントレギュレータ６３、フォトカプラ６４、バイパスコンデンサ６５等を備える。抵抗６１，６２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。バイパスコンデンサ６５は、抵抗６２に対して並列に接続する。バイパスコンデンサ６５は、分圧したＲ相の電圧の信号線に接続し、Ｒ相の電圧の変動を抑制する。シャントレギュレータ６３は、Ｒ相基準で他のＳ相とＴ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ６３がＯＮすると、フォトカプラ６４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ６３はＲ相基準で他のＳ相とＴ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ６３がＯＦＦすると、フォトカプラ６４は消灯する。
【００２７】
Ｓ相基準回路５２は、抵抗７１，７２、シャントレギュレータ７３、フォトカプラ７４、バイパスコンデンサ７５等を備える。抵抗７１，７２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。バイパスコンデンサ７５は、抵抗７２に対して並列に接続する。バイパスコンデンサ７５は、分圧したＳ相の電圧の信号線に接続し、Ｓ相の電圧の変動を抑制する。シャントレギュレータ７３は、Ｓ相基準で他のＲ相とＴ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ７３がＯＮすると、フォトカプラ７４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ７３は、Ｓ相基準で他のＲ相とＴ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ７３がＯＦＦすると、フォトカプラ７４は消灯する。
【００２８】
Ｔ相基準回路５３は、抵抗８１，８２、シャントレギュレータ８３、フォトカプラ８４、バイパスコンデンサ８５等を備える。抵抗８１，８２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。バイパスコンデンサ８５は、抵抗８２に対して並列に接続する。バイパスコンデンサ８５は、分圧したＴ相の電圧の信号線に接続し、Ｔ相の電圧の変動を抑制する。シャントレギュレータ８３は、Ｔ相基準で他のＲ相とＳ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ８３がＯＮすると、フォトカプラ８４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ８３は、Ｔ相基準で他のＲ相とＳ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ８３がＯＦＦすると、フォトカプラ８４は消灯する。
【００２９】
図２，図３を参照し、Ｒ相基準回路５１の作用を説明する。図３の最下段の波形は、ＲＳＴの三相を入力した電圧曲線である。各電圧曲線は何れもｓｉｎカーブであって１２０度ずつ位相がずれている。図３の上側三つの波形は、上から順にＲ相基準、Ｓ相基準、Ｔ相基準とした場合の各パルス波形の概念図である。各概念図は説明が分かり易いように、電位差が所定電圧以上（例えば１５２．５Ｖ以上）のパルス波形を示す。電位差が所定電圧未満の場合、パルス電圧は零とする。
【００３０】
上述の通り、Ｒ相基準回路５１は、Ｒ相基準で、他のＳ相とＴ相のうち低い方とＲ相との電位差が所定電圧以上になった時にパルスを出力する。例えば図３に示す二点鎖線で囲んだ枠内に着目して説明する。ｔ１では、Ｓ相の方がＴ相より電圧が低く、Ｒ相とＳ相の電位差は同じである。Ｓ相の方がＴ相より電圧が低い場合、図２に示すように、Ｒ相基準回路５１では点線の矢印Ａの方向に電圧がかかる。ｔ１を過ぎると、Ｒ相とＳ相との間に電位差が徐々に生じ、ｔ２で所定電圧以上に達する。シャントレギュレータ６３はＯＮする。シャントレギュレータ６３のＫ端子（カソード端子）とＡ端子（アノード端子）との間に電流が流れる。フォトカプラ６４は点灯し、ＦＰＧＡ５５にパルスを出力する。パルスはｔ２から上昇して一定値に達する。Ｒ相とＳ相の電位差は徐々に小さくなる。
【００３１】
ｔ３でＳ相とＴ相は逆転する。パルスはｔ３で少し低下する。ｔ３を過ぎると、Ｔ相の方がＳ相より電圧が低くなるので、図２に示すように、Ｒ相基準回路５１では二点鎖線の矢印Ｂの方向に電圧がかかる。ｔ３を過ぎると、Ｒ相とＴ相との間に所定電圧以上の電位差が生じるので、パルスは再上昇して一定値に達する。Ｒ相とＴ相の電位差は徐々に小さくなり、ｔ４で所定電圧未満となる。シャントレギュレータ６３はＯＦＦする。フォトカプラ６４は消灯する。パルスはｔ４で零となる。Ｒ相基準回路５１が出力するパルスはｔ２〜ｔ４までの波形を一定周期毎に繰り返す。
【００３２】
Ｓ相基準回路５２とＴ相基準回路５３はＲ相基準回路５１と同様に動作する。図３に示すように、Ｓ相とＴ相の各パルス波形は、Ｒ相のパルス波形に対して位相がずれている。Ｒ相のパルス、Ｓ相のパルス、Ｔ相のパルスは、ＲＳＴの相順でＦＰＧＡ５５に各々出力する。ＦＰＧＡ５５は、基準回路５１〜５３が出力した各パルスに基づいてメイン処理を実行する。
【００３３】
＜閾値テーブル１４Ａ＞
図４は、不揮発性記憶装置１４に記憶した閾値テーブル１４Ａを示す。閾値テーブル１４Ａは、後述のメイン処理で過電圧を検出する為の第一閾値と、後述のメイン処理で電圧低下を検出する為の第二閾値を格納する。第一閾値と第二閾値は、複数の周波数範囲の夫々に対応づけてある。複数の周波数範囲は、三相交流電源１９の基準電圧である５０Ｈｚ又は６０Ｈｚを含む範囲（図中太線枠）を基準とし、夫々５Ｈｚ毎の範囲を規定する。
【００３４】
更に、第一閾値と第二閾値は、バイパスコンデンサ６５、７５、８５（図２参照）のパラメータに応じた条件（第一条件〜第三条件、以下、「回路条件」と称す）の夫々に対応付けてある。回路条件は例えば、バイパスコンデンサ６５、７５、８５の周波数特性（カットオフ周波数）等である。以下、第ｉ条件（ｉは１〜３の何れか）に対応する第一閾値と第二閾値を夫々、「第一閾値（ｉ）」「第二閾値（ｉ）」と称す。
【００３５】
＜メイン処理＞
図５を参照し、メイン処理を説明する。メイン処理はＦＰＧＡ５５が実行する。ＦＰＧＡ５５は、第一閾値と第二閾値を決定する為の回路条件（第ｉ条件）を特定可能な指示を受け付ける（Ｓ１１）。例えばＦＰＧＡ５５は、入力装置１７を介して回路条件を直接的に受け付けてもよい。又例えばＦＰＧＡ５５は、非図示の設定スイッチ（ディップスイッチ等）の設定情報を受け付けることで、回路条件を間接的に受け付けてもよい。ＦＰＧＡ５５は、設定スイッチの設定情報を、回路条件を特定可能な指示として受け付け、回路条件を特定してもよい。ＦＰＧＡ５５は、受け付けた回路条件に対応する第一閾値（ｉ）と第二閾値（ｉ）を、閾値テーブル１４Ａに基づいて決定する（Ｓ１１）。
【００３６】
ＦＰＧＡ５５は、ＲＳＴ相のパルス情報を受信する（Ｓ１３）。パルス情報は、Ｒ相基準回路５１、Ｓ相基準回路５２、Ｔ相基準回路５３が夫々出力するパルスの情報である。次に、ＦＰＧＡ５５は、パルス情報に基づきパルス幅とパルス周期を相毎に測定する（Ｓ１５）。図６に示すように、パルスは一定周期毎に繰り返す。ｔ７はパルスが基準電圧から立ち上がる時間である。基準電圧は例えば１５２．５Ｖの一定電圧である。ｔ８はパルスが最高電圧に達した時間である。ｔ９はパルスが最高電圧から下がり始める時間である。ｔ１０はパルスが基準電圧まで下がった時間である。ｔ１１は次のパルスが基準電圧から立ち上がる時間である。パルス幅はｔ７〜ｔ１０までの時間である。パルス周期はｔ７〜ｔ１１までの時間である。なおパルス幅はｔ８〜ｔ９までの時間としてもよい。
【００３７】
図５に示すように、ＦＰＧＡ５５は、相毎に測定したパルス周期に基づき、三相交流電源１９の周波数を相毎に算出する（Ｓ１７）。ＦＰＧＡ５５は、閾値テーブル１４Ａの複数の周波数範囲のうち算出した周波数を含む周波数範囲を、相毎に特定する。ＦＰＧＡ５５は、Ｓ１１により決定した第一閾値（ｉ）と第二閾値（ｉ）のうち、特定した周波数範囲に対応する第一閾値（ｉ）（「第一閾値Ｔｈ１」と称す）と第二閾値（ｉ）（「第二閾値Ｔｈ２」と称す）を、相毎に特定する（Ｓ１９）。ＦＰＧＡ５５は、ＲＳＴの各相について、パルス周期に対するパルス幅の割合をデューティ比として算出する（Ｓ２１）。
【００３８】
ＦＰＧＡ５５は、過電圧発生の有無を判定する為に第一判定処理（図７参照）を実行する（Ｓ２３）。図７を参照し、第一判定処理を説明する。ＦＰＧＡ５５は、二相以上のデューティ比が第一閾値Ｔｈ１より大きいか判定する（Ｓ４１）。ＦＰＧＡ５５は、二相以上のデューティ比が第一閾値Ｔｈ１より大きいと判定した時（Ｓ４１：ＹＥＳ）、交流電圧に過電圧が発生したと判定する（Ｓ４５）。ＦＰＧＡ５５は、第一判定処理を終了し、処理をメイン処理（図５参照）に戻す。ＦＰＧＡ５５は、二相以上のデューティ比が第一閾値より大きくないと判定した時（Ｓ４１：ＮＯ）、処理をＳ４３に進める。ＦＰＧＡ５５は、三相のうち何れかの相のデューティ比が三回連続して第一閾値Ｔｈ１より大きくなったか判定する（Ｓ４３）。ＦＰＧＡ５５は、三相のうち何れかの相のデューティ比が三回連続して第一閾値Ｔｈ１より大きくなっていないと判定した時（Ｓ４３：ＮＯ）、第一判定処理を終了し、処理をメイン処理（図５参照）に戻す。
【００３９】
図５に示すように、ＦＰＧＡ５５は、第一判定処理（Ｓ２３）の終了後、電圧低下発生の有無を判定する為に第二判定処理（図８参照）を実行する（Ｓ２５）。図８を参照し、第二判定処理を説明する。ＦＰＧＡ５５は、基準回路５１〜５３のうち二相以上の基準回路が５０ｍｓ以上継続してパルスを出力していないか判定する（Ｓ６１）。ＦＰＧＡ５５は、二相以上の基準回路が５０ｍｓ以上継続してパルスを出力していないと判定した時（Ｓ６１：ＹＥＳ）、交流電圧に電圧低下が発生したと判定する（Ｓ７１）。ＦＰＧＡ５５は、第二判定処理を終了し、処理をメイン処理（図５参照）に戻す。ＦＰＧＡ５５は、二相以上の基準回路が５０ｍｓ以内にパルスを出力したと判定した時（Ｓ６１：ＮＯ）、処理をＳ６３に進める。
【００４０】
ＦＰＧＡ５５は、Ｓ１７（図６参照）の処理により算出した各相の周波数が、６０Ｈｚより５０Ｈｚに近いか判定する（Ｓ６３）。ＦＰＧＡ５５は、５０Ｈｚに近いと判定した時（Ｓ６３：ＹＥＳ）、処理をＳ６５に進める。ＦＰＧＡ５５は、三相の全てのデューティ比が三回連続して第二閾値Ｔｈ２より小さくなったか判定する（Ｓ６５）。ＦＰＧＡ５５は、三相の全てのデューティ比が三回連続して第二閾値Ｔｈ２より小さくなっていないと判定した時（Ｓ６５：ＮＯ）、第二判定処理を終了し、処理をメイン処理（図５参照）に戻す。
【００４１】
一方、ＦＰＧＡ５５は、各相の周波数が５０Ｈｚより６０Ｈｚに近いと判定した時（Ｓ６３：ＮＯ）、処理をＳ６７に進める。ＦＰＧＡ５５は、三相の全てのデューティ比が四回連続して第二閾値Ｔｈ２より小さくなったか判定する（Ｓ６７）。ＦＰＧＡ５５は、三相の全てのデューティ比が四回連続して第二閾値Ｔｈ２より小さくなっていないと判定した時（Ｓ６７：ＮＯ）、第二判定処理を終了し、処理をメイン処理（図５参照）に戻す。
【００４２】
図５に示すように、ＦＰＧＡ５５は、第二判定処理（Ｓ２５）の終了後、第一判定処理（Ｓ２３）及び第二判定処理（Ｓ２５）により、交流電圧に過電圧と電圧低下との少なくとも一方が発生したか判定する（Ｓ２７）。ＦＰＧＡ５５は、交流電圧に過電圧と電圧低下が何れも発生していないと判定した時（Ｓ２７：ＮＯ）、処理をＳ１３に戻す。ＦＰＧＡ５５は、Ｓ１３〜Ｓ２５の処理を繰り返す。
【００４３】
ＦＰＧＡ５５は、図７に示す第一判定処理（Ｓ２３）を繰り返し、三相のうち何れかの相のデューティ比が三回連続して第一閾値Ｔｈ１より大きくなったと判定した時（Ｓ４３：ＹＥＳ）、交流電圧に過電圧が発生したと判定する（Ｓ４５）。ＦＰＧＡ５５は、第一判定処理を終了し、処理をメイン処理（図５参照）に戻す。
【００４４】
ＦＰＧＡ５５は、図８に示す第二判定処理（Ｓ２５）を繰り返し、Ｓ１７（図６参照）の処理により算出した周波数が６０Ｈｚより５０Ｈｚに近く（Ｓ６３：ＹＥＳ）、且つ三相の全てのデューティ比が三回連続して第二閾値Ｔｈ２より小さくなったと判定した時（Ｓ６５：ＹＥＳ）、交流電圧に電圧低下が発生したと判定する（Ｓ７１）。ＦＰＧＡ５５は、第二判定処理を終了し、処理をメイン処理（図５参照）に戻す。又、ＦＰＧＡ５５は、Ｓ１７の処理により算出した周波数が５０Ｈｚより６０Ｈｚに近く（Ｓ６３：ＮＯ）、且つ三相の全てのデューティ比が四回連続して第二閾値Ｔｈ２より小さくなったと判定した時（Ｓ６７：ＹＥＳ）、交流電圧に電圧低下が発生したと判定する（Ｓ７１）。ＦＰＧＡ５５は、第二判定処理を終了し、処理をメイン処理（図５参照）に戻す。
【００４５】
図５に示すように、ＦＰＧＡ５５は、第一判定処理（Ｓ２３）及び第二判定処理（Ｓ２５）により、交流電圧に過電圧と電圧低下との少なくとも一方が発生したと判定した時（Ｓ２７：ＹＥＳ）、処理をＳ２９に進める。ＦＰＧＡ５５は、判定結果をＣＰＵ１１に出力する（Ｓ２９）。ＣＰＵ１１は出力した判定結果に基づき、過電圧、電圧低下の発生を通知する通知情報を表示装置１８に表示する。ＦＰＧＡ５５は、メイン処理を終了する。
【００４６】
＜本実施形態の作用、効果＞
電圧異常検出回路１５は、三相交流電源１９の各相の電圧の信号線に設けた抵抗６２、７２、８２に並列に接続するバイパスコンデンサ６５、７５、８５を有する。数値制御装置１の不揮発性記憶装置１４は、バイパスコンデンサ６５、７５、８５の回路条件（第ｉ条件）毎の第一閾値（ｉ）と第二閾値（ｉ）を、複数の周波数範囲に対応付けて格納した閾値テーブル１４Ａを記憶する。数値制御装置１は、回路条件を直接的又は間接的に受け付け、受け付けた回路条件に対応する第一閾値（ｉ）と第二閾値（ｉ）を、閾値テーブル１４Ａに基づいて決定する（Ｓ１１）。数値制御装置１は、三相交流電圧の各相（Ｒ相、Ｓ相、Ｔ相）の周波数を特定し（Ｓ１７）、対応する第一閾値Ｔｈ１と第二閾値Ｔｈ２を、閾値テーブル１４Ａに基づいて特定する（Ｓ１９）。数値制御装置１は、特定した第一閾値Ｔｈ１と第二閾値Ｔｈ２と、三相交流電圧のデューティ比との関係に応じ、三相交流電圧に過電圧と電圧低下が生じているか判定する（Ｓ２３、Ｓ２５）。該時、数値制御装置１は、バイパスコンデンサ６５、７５、８５の回路条件に応じて三相交流電圧の周波数が変動する時も、変動した周波数に対応する第一閾値Ｔｈ１と第二閾値Ｔｈ２に基づいて、三相交流電圧に異常があるかを判定できる。故に、数値制御装置１は、三相交流電圧に異常があるかを精度良く検出できる。
【００４７】
三相交流電源１９は三相（Ｒ相、Ｓ相、Ｔ相）の交流電源である。基準回路５１〜５３は、三相交流電圧をＲ相、Ｓ相、Ｔ相に分圧する。故に、数値制御装置１は、三相交流電源１９の電圧に異常があるかを、各相の電圧に基づいて精度良く判定できる。
【００４８】
数値制御装置１は、基準回路５１〜５３により分圧したＲ相、Ｓ相、Ｔ相のうち二相以上のデューティ比が第一閾値Ｔｈ１より大きい時（Ｓ４１：ＹＥＳ）、交流電圧に過電圧が発生したと判定する（Ｓ４５）。該時、数値制御装置１は、交流電圧の過電圧を精度良く判定できる。数値制御装置１は、三相のうち二相以上のデューティ比が第一閾値Ｔｈ１より大きくない時（Ｓ４１：ＮＯ）、且つ、三相のうち何れかの相のデューティ比が第一閾値Ｔｈ１より三回以上連続して大きい時（Ｓ４３：ＹＥＳ）、交流電圧に過電圧が発生したと判定する（Ｓ４５）。該時、数値制御装置１は、交流電圧の過電圧を更に精度良く判定できる。
【００４９】
基準回路５１〜５３は、分圧したＲ相、Ｓ相、Ｔ相の夫々の、他の二相のうち電圧が小さい相との電位差が所定電圧以上の時、パルス信号を出力する。数値制御装置１は、三相に対応するパルス信号のうち二相以上のパルス信号が基準回路５１〜５３から５０ｍｓ以上送信しない時（Ｓ６１：ＹＥＳ）、交流電圧に電圧低下が発生したと判定する（Ｓ７１）。該時、数値制御装置１は、交流電圧の電圧低下を精度良く判定できる。数値制御装置１は二相以上の基準回路が５０ｍｓ以内にパルスを出力したと判定した時（Ｓ６１：ＮＯ）、且つ、三相のデューティ比が第二閾値Ｔｈ２より所定回数（三回又は四回）以上連続して小さい時（Ｓ６５：ＹＥＳ、Ｓ６７：ＹＥＳ）、交流電圧に電圧低下が発生したと判定する（Ｓ７１）。該時、数値制御装置１は、交流電圧の電圧低下を更に精度良く判定できる。
【００５０】
数値制御装置１は、交流電圧の各相の周波数が６０Ｈｚよりも５０Ｈｚに近い時（Ｓ６３：ＹＥＳ）、且つ三相の全てのデューティ比が三回連続して第二閾値Ｔｈ２より小さい時（Ｓ６５：ＹＥＳ）、交流電圧に異常があると判定する（Ｓ７１）。数値制御装置１は交流電圧の各相の周波数が５０Ｈｚより６０Ｈｚに近い時（Ｓ６３：ＮＯ）、且つ三相の全てのデューティ比が四回連続して第二閾値Ｔｈ２より小さい時（Ｓ６７：ＹＥＳ）、交流電圧に異常があると判定する（Ｓ７１）。つまり、数値制御装置１は、交流電圧の各相の周波数が相対的に大きい程、第二閾値Ｔｈ２と比較する回数を多くする。尚、上記方法による判定が終了する迄の時間は、周波数の逆数と、第二閾値Ｔｈ２との比較回数とを乗算した値に対応する。故に、数値制御装置１は、交流電圧に異常があるかの判定が終了する迄の時間を、交流電圧の各相の周波数に依らず均一化できる。
【００５１】
ＦＰＧＡ５５は、交流電圧に過電圧と電圧低下が発生したかの判定結果を、ＣＰＵ１１に出力する（Ｓ２９）。ＣＰＵ１１は、出力した判定結果に基づき、過電圧、電圧低下の発生を通知する通知情報を表示装置１８に表示する。該時、数値制御装置１は、電圧異常の発生を外部に通知できる。
【００５２】
＜変形例＞
本発明は上記実施形態に限らない。数値制御装置１は三相交流電圧の異常を検出したが、二相交流電圧の異常を検出してもよいし、三相以上の交流電圧の異常を検出してもよい。数値制御装置１は、各基準回路５１〜５３のフォトカプラ６４，７４，８４の代わりに、他の受光素子デバイス（例えば光ＭＯＳＦＥＴ）を備えてもよい。ＣＰＵ１１は、ＦＰＧＡ５５が出力した判定結果に基づき、工作機械２の動作を停止してもよい。ＦＰＧＡ５５は、パルス幅とパルス周期からデューティ比を算出したが、パルス幅のみで過電圧又は電圧低下を判定してもよい。閾値テーブル１４Ａは、分圧した電圧の最大値の第一閾値と第二閾値を記憶してもよい。ＦＰＧＡ５５は、デューティ比の代わりに電圧の最大電圧を第一閾値と第二閾値と比較することにより、過電圧と電圧低下の発生を判定してもよい。上記実施形態は、本発明の電圧異常検出装置の一実施形態として数値制御装置１を説明したが、数値制御装置１とは独立した電圧異常検出装置であってもよい。第一判定処理及び第二判定処理における各種パラメータ（三回、四回、５０ｍｓ等）は一例であれ、変更可能である。
【００５３】
閾値テーブル１４Ａは、バイパスコンデンサ６５、７５、８５のパラメータに応じた回路条件（第ｉ条件）に第一閾値（ｉ）と第二閾値（ｉ）を対応付け、周波数範囲毎に格納した。閾値テーブル１４Ａは、バイパスコンデンサ６５、７５、８５のパラメータと異なる回路条件に第一閾値（ｉ）と第二閾値（ｉ）を対応付けてもよい。例えば基準回路５１〜５３は、分圧した電圧の変動を抑制するローパスフィルタ及びハイパスフィルタを備えてもよい。閾値テーブル１４Ａは、該ローパスフィルタ及びハイパスフィルタの周波数特性を、回路条件として第一閾値（ｉ）と第二閾値（ｉ）を対応付けてもよい。
【００５４】
ＦＰＧＡ５５は、三相のうち二相以上のデューティ比が第一閾値Ｔｈ１より大きい時（Ｓ４１：ＹＥＳ）のみ、交流電圧に異常があると判定してもよい（Ｓ４５）。該時、ＦＰＧＡ５５は、Ｓ４３の処理を実行しなくてもよい。ＦＰＧＡ５５は、三相のうち何れかの相のデューティ比が第一閾値Ｔｈ１より三回以上連続して大きい時（Ｓ４３：ＹＥＳ）のみ、交流電圧に異常があると判定してもよい（Ｓ４５）。該時、ＦＰＧＡ５５は、Ｓ４１の処理を実行しなくてもよい。
【００５５】
ＦＰＧＡ５５は、基準回路５１〜５３が二相以上のパルス信号を５０ｍｓ以上出力しない時（Ｓ６１：ＹＥＳ）のみ、交流電圧に電圧低下が発生したと判定してもよい（Ｓ７１）。該時、ＦＰＧＡ５５は、Ｓ６５、Ｓ６７の処理を実行しなくてもよい。ＦＰＧＡ５５は、三相のデューティ比が第二閾値Ｔｈ２より所定回数（三回又は四回）以上連続して小さい時（Ｓ６５：ＹＥＳ、Ｓ６７：ＹＥＳ）のみ、交流電圧に電圧低下が発生したと判定してもよい（Ｓ７１）。該時、ＦＰＧＡ５５は、Ｓ６１の処理を実行しなくてもよい。
【００５６】
ＦＰＧＡ５５は、Ｓ６５又はＳ６７の処理による判定時の判定回数を同一としてもよい。即ち、ＦＰＧＡ５５は、交流電圧の各相の周波数に依らず、三相の全てのデューティ比が第二閾値Ｔｈ２より小さくなる時の判定回数を共通としてもよい。
【００５７】
＜その他＞
基準回路５１〜５３は本発明の分圧手段とパルス出力手段の一例である。第一閾値と第二閾値は本発明の基準情報の一例である。閾値テーブル１４Ａを記憶する不揮発性記憶装置１４は本発明の「記憶部」の一例である。Ｓ１１の処理を実行するＦＰＧＡ５５は、本発明の決定手段の一例である。Ｓ１７の処理を実行するＦＰＧＡ５５は、本発明の第一特定手段の一例である。Ｓ１９の処理を実行するＦＰＧＡ５５は、本発明の第二特定手段の一例である。Ｓ２３、Ｓ２５の処理を実行するＦＰＧＡ５５は、本発明の判定手段の一例である。Ｓ２９の処理を行うＦＰＧＡ５５は、本発明の結果出力手段の一例である。
【符号の説明】
【００５８】
１４      ：不揮発性記憶装置
１４Ａ    ：閾値テーブル
１５      ：電圧異常検出回路
１９      ：三相交流電源
５１、５２、５３      ：基準回路
５５      ：ＦＰＧＡ
６５、７５、８５      ：バイパスコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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