(57)【要約】【課題】安定した読み出し動作が可能な磁気記憶装置を提供する。【解決手段】実施形態の磁気記憶装置は、線状の磁性体であって、磁化の方向が可変な第１磁区及び第２磁区を有する磁気記憶細線ＭＭＬと、第１磁区の磁化の方向に応じた第１抵抗、または第２磁区の磁化の方向に応じた第２抵抗のいずれかを有する磁気抵抗効果素子１１と、磁気抵抗効果素子１１が有する第１抵抗と、磁気抵抗効果素子１１が有する第２抵抗とを比較する読み出し回路４０とを備える。読み出し回路４０は、第１抵抗と第２抵抗とが不変であるとき、第１データを出力し、第１抵抗と第２抵抗とが異なるとき、第２データを出力する。【選択図】図７
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【特許請求の範囲】
【請求項１】
線状の磁性体であって、磁化の方向が可変な第１磁区及び第２磁区を有する磁性線と、
前記第１磁区の磁化の方向に応じた第１抵抗、または前記第２磁区の磁化の方向に応じた第２抵抗のいずれかを有する磁気抵抗素子と、
前記磁気抵抗素子が有する前記第１抵抗と、前記磁気抵抗素子が有する前記第２抵抗とを比較する読み出し回路と、
を具備し、
前記読み出し回路は、前記第１抵抗と前記第２抵抗とが不変であるとき、第１データを出力し、前記第１抵抗と前記第２抵抗とが異なるとき、第２データを出力する磁気記憶装置。
【請求項２】
前記読み出し回路は、前記第１抵抗と前記第２抵抗との差が第１値以下であるとき、前記第１データを出力し、前記第１抵抗と前記第２抵抗との差が第１値より大きいとき、前記第２データを出力する請求項１に記載の磁気記憶装置。
【請求項３】
前記磁気抵抗素子は、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層間の非磁性層とによるＭＴＪ（magnetic tunnel junction）構造を有し、
前記第２磁性層は、前記磁性線の前記第１磁区からの磁気誘導により、前記第１磁区と同じ磁化の方向を有する請求項１に記載の磁気記憶装置。
【請求項４】
前記磁気抵抗素子は、前記第２磁性層の磁化の方向が前記第１磁性層の磁化の方向と平行であるとき、低抵抗状態を有し、
前記第２磁性層の磁化の方向が前記第１磁性層の磁化の方向と反平行であるとき、低抵抗状態より高い高抵抗状態を有する請求項３に記載の磁気記憶装置。
【請求項５】
前記磁気抵抗素子は、第１磁性層と、非磁性層とを有し、
前記磁気抵抗素子は、前記磁性線の前記第１磁区と、前記第１磁性層と、前記第１磁区と前記第１磁性層間の前記非磁性層とによるＭＴＪ（magnetic tunnel junction）構造を有する請求項１に記載の磁気記憶装置。
【請求項６】
前記磁気抵抗素子は、前記第１磁区の磁化の方向が前記第１磁性層の磁化の方向と平行であるとき、低抵抗状態を有し、
前記第１磁区の磁化の方向が前記第１磁性層の磁化の方向と反平行であるとき、低抵抗状態より高い高抵抗状態を有する請求項５に記載の磁気記憶装置。
【請求項７】
前記読み出し回路は、前記磁性線が有する前記第１磁区及び第２磁区をシフトするシフトドライバを備え、
前記磁性線の前記第１磁区は前記磁性線内の第１位置に配置され、
前記読み出し回路が前記第１磁区の磁化の方向に応じた前記第１抵抗をセンスした後、前記シフトドライバは、前記第２磁区を前記第１位置にシフトする請求項１に記載の磁気記憶装置。
【請求項８】
前記読み出し回路は、前記磁気抵抗素子の前記第１抵抗及び前記第２抵抗をセンスする第１回路と、前記第１回路によりセンスされた前記第１抵抗と前記第２抵抗とを比較するセンスアンプとを有し、
前記第１回路は、前記磁気抵抗素子に対して読み出し電流を供給または停止する第２回路と、前記第１抵抗または前記第２抵抗のいずれかに応じた信号を蓄積するキャパシタと、前記キャパシタに前記信号を蓄積するタイミングを設定する第３回路とを含む請求項１に記載の磁気記憶装置。
【請求項９】
前記読み出し回路は、前記磁気抵抗素子の前記第１抵抗及び前記第２抵抗をセンスする第１回路と、前記第１回路によりセンスされた前記第１抵抗と前記第２抵抗とを比較するセンスアンプとを有し、
前記第１回路は、前記磁気抵抗素子に対して読み出し電流を供給または停止する第２回路と、前記第１抵抗に応じた信号を蓄積する第１キャパシタと、前記第２抵抗に応じた信号を蓄積する第２キャパシタと、前記第１キャパシタに前記第１抵抗に応じた信号を蓄積するタイミングを設定する第３回路と、前記第２キャパシタに前記第２抵抗に応じた信号を蓄積するタイミングを設定する第４回路とを含む請求項１に記載の磁気記憶装置。
【請求項１０】
前記読み出し回路は、前記磁気抵抗素子の前記第１抵抗及び前記第２抵抗をセンスする第１回路と、前記第１回路によりセンスされた前記第１抵抗と前記第２抵抗とを比較するセンスアンプとを有し、
前記センスアンプは、前記第１値を設定する第１回路を有する請求項２に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気記憶装置に関するものである。
【背景技術】
【０００２】
磁気記憶装置として、複数の磁区を有する磁性細線を用いた磁気記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２７６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
安定した読み出し動作が可能な磁気記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の磁気記憶装置は、線状の磁性体であって、磁化の方向が可変な第１磁区及び第２磁区を有する磁性線と、前記第１磁区の磁化の方向に応じた第１抵抗、または前記第２磁区の磁化の方向に応じた第２抵抗のいずれかを有する磁気抵抗素子と、前記磁気抵抗素子が有する前記第１抵抗と、前記磁気抵抗素子が有する前記第２抵抗とを比較する読み出し回路とを具備し、前記読み出し回路は、前記第１抵抗と前記第２抵抗とが不変であるとき、第１データを出力し、前記第１抵抗と前記第２抵抗とが異なるとき、第２データを出力する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の磁気記憶装置の構成を示すブロック図である。
【図２】図２は、第１実施形態におけるメモリセルアレイの回路構成を示す図である。
【図３】図３は、第１実施形態におけるメモリセルアレイの構成の一例を示す斜視図である。
【図４】図４は、第１実施形態における磁気記憶細線が有する磁区及び情報記憶方法を示す図である。
【図５】図５は、第１実施形態における磁気記憶細線に対する書き込み及び読み出しのシーケンスを示す図である。
【図６】図６は、第１実施形態における磁気記憶細線に対する読み出しの概略図である。
【図７】図７は、第１実施形態の磁気記憶装置における読み出し方法を示す図である。
【図８】図８は、第１実施形態の磁気記憶装置における読み出し方法を示す図である。
【図９】図９は、第１実施形態における読み出し回路の構成を示す回路図である。
【図１０】図１０は、第１実施形態におけるセンスアンプの構成を示す回路図である。
【図１１】図１１は、第１実施形態における読み出し動作を示すフローチャートである。
【図１２】図１２は、第１実施形態における読み出し動作の各信号のタイミングチャートである。
【図１３】図１３は、第２実施形態における読み出し回路の構成を示す回路図である。
【図１４】図１４は、第２実施形態における変形例の読み出し回路の構成を示す回路図である。
【図１５】図１５は、第２実施形態における他の変形例の読み出し回路の構成を示す回路図である。
【図１６】図１６は、第２実施形態におけるセンスアンプの構成を示す回路図である。
【図１７】図１７は、第２実施形態における読み出し動作を示すフローチャートである。
【図１８】図１８は、第２実施形態における読み出し動作の各信号のタイミングチャートである。
【図１９】図１９は、第１及び第２実施形態の磁気記憶装置が配置されたメモリチップを示す図である。
【図２０】図２０は、メモリチップが搭載されたＳＳＤを示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
［１］第１実施形態
第１実施形態の磁気記憶装置について説明する。この磁気記憶装置は磁壁移動メモリとも称される。
【００１０】
［１−１］磁気記憶装置の構成
図１を用いて、第１実施形態の磁気記憶装置の構成を説明する。図１は、第１実施形態の磁気記憶装置の構成を示すブロック図である。磁気記憶装置１は、メモリセルアレイ１０、ワード線（ＷＬ）デコーダ２０、ビット線（ＢＬ）デコーダ３０、読み出し回路４０、シフトドライバ５０、フィールド線（ＦＬ）ドライバ６０、及びコントローラ７０を備える。
【００１１】
メモリセルアレイ１０は、複数の磁気記憶細線（あるいは磁性細線）を有する。磁気記憶細線は、データを記憶するための複数の磁区（あるいは磁壁）を含む。磁気記憶細線は行列状に配列される。磁気記憶細線は、ワード線ＷＬとビット線ＢＬとの間に電気的に接続される。磁気記憶細線の詳細については後述する。
【００１２】
ワード線デコーダ２０は、ロウアドレスに基づいて複数のワード線ＷＬから１つのワード線を選択する。ビット線デコーダ３０は、カラムアドレスに基づいて複数のビット線ＢＬから１つのビット線を選択する。読み出し回路４０は、センスアンプを有し、メモリセルアレイ１０内の磁気記憶細線からデータの読み出しを行う。シフトドライバ５０は、読み出し動作において、磁気記憶細線内の磁区（あるいは磁壁）を移動させる電圧を印加する。すなわち、磁気記憶細線に配列された各磁区をシフトさせるシフト電流を出力する。フィールド線ドライバ６０は、書き込み時に、フィールド線に電流を流し、フィールド線から書き込みデータに応じた誘導磁場を発生させる。
【００１３】
［１−１−１］メモリセルアレイ１０の構成
次に、図２を用いて、第１実施形態におけるメモリセルアレイ１０の回路構成を説明する。図２は、メモリセルアレイ１０の回路構成を示す図である。
【００１４】
ワード線ＷＬとビット線ＢＬとの間に、磁気記憶細線ＭＭＬが電気的に接続される。磁気記憶細線ＭＭＬの一端は、磁気抵抗効果素子（あるいは抵抗変化素子、可変抵抗素子）１１、及び選択素子１２を順に介してワード線ＷＬに接続される。すなわち、磁気記憶細線ＭＭＬの一端は、磁気抵抗効果素子１１の一端に接続され、磁気抵抗効果素子１１の他端は選択素子１２の一端に接続される。選択素子１２の他端は、ワード線ＷＬに接続される。さらに、磁気記憶細線ＭＭＬの他端は、ビット線ＢＬに接続される。
【００１５】
磁気抵抗効果素子１１は、例えば、磁化状態に応じて抵抗が変化するＭＴＪ（magnetic tunnel junction）素子を含む。選択素子１２は、例えば、閾値電圧以上の電圧が印加されると低抵抗状態となり、閾値電圧より低い電圧が印加されると高抵抗状態となる素子を含む。選択素子１２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００１６】
例えば、第１方向に配列された複数の磁気記憶細線ＭＭＬ、磁気抵抗効果素子１１及び選択素子１２は、選択素子１２の他端にて同一のワード線ＷＬに接続される。一方、第１方向と交差する第２方向に配列された複数の磁気記憶細線ＭＭＬ、磁気抵抗効果素子１１及び選択素子１２は、磁気記憶細線ＭＭＬの他端にて同一のビット線ＢＬに接続される。
【００１７】
図３は、メモリセルアレイ１０の構成の一例を示す斜視図である。図３において、互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、磁気記憶細線ＭＭＬが延伸した方向をＺ方向とする。
【００１８】
Ｙ方向に延伸したビット線ＢＬは、Ｘ方向に複数配列される。ビット線ＢＬ上には、磁気記憶細線ＭＭＬ、磁気抵抗効果素子１１、及び選択素子１２がＺ方向に配列されている。磁気抵抗効果素子１１は、例えばＭＴＪ素子で構成される。ＭＴＪ素子は、磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓを含む。ＭＴＪ素子の詳細については後述する。
【００１９】
メモリセルアレイ１０の構成を詳述すると、ビット線ＢＬ上には、磁気記憶細線ＭＭＬが設けられる。磁気記憶細線ＭＭＬ上には、磁性層１１Ｓが設けられる。磁性層１１ＳはＹ方向にある距離だけ延伸しており、延伸した磁性層１１Ｓ上には非磁性層１１Ｎ及び磁性層１１Ｒが順に設けられる。磁性層１１Ｒ上には、選択素子１２を介してワード線ＷＬが設けられる。
【００２０】
Ｚ方向に設けられた磁気記憶細線ＭＭＬ、磁気抵抗効果素子１１、及び選択素子１２は、Ｘ及びＹ方向に行列状に配列される。Ｘ方向に配列された選択素子１２上にはワード線ＷＬが設けられる。さらに、磁性層１１Ｓ上には、フィールド線ＦＬが設けられる。フィールド線ＦＬは、Ｘ方向及びＹ方向に隣接する磁気抵抗効果素子１１の間を縫うように、Ｘ方向にジグザグ状に配置される。
【００２１】
以下に、ＭＴＪ素子について詳述する。ＭＴＪ素子は、磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓを含む。磁性層１１Ｒと磁性層１１Ｓ間には非磁性層１１Ｎが配置される。磁性層１１Ｒは参照層として機能し、磁性層１１Ｓは記憶層として機能する。非磁性層１１Ｎはトンネルバリアとして機能する。なお、ＭＴＪ素子は、さらなる層を含んでいてもよい。
【００２２】
磁性層（記憶層）１１Ｓは、ある軸に沿う方向に磁化されている。例えば、磁性層１１Ｓの磁化は、層１１Ｓ、１１Ｒ、及び１１Ｎの境界面に対して平行な方向に沿って安定している。磁性層１１Ｓの磁化方向は、磁気記憶細線ＭＭＬが有する磁区の磁化方向により、反転されることが可能である。
【００２３】
磁性層（参照層）１１Ｒは、方向が固定または不変の磁化を有し、例えば、磁性層（記憶層）１１Ｓの保磁力より大きい保磁力を有する。磁性層１１Ｒの磁化方向が「固定されている」または「不変である」とは、磁性層（記憶層）１１Ｓの磁化を反転させる、磁気記憶細線ＭＭＬの磁区の磁化方向によって、磁性層１１Ｒの磁化方向が反転しないことを意味する。
【００２４】
磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓの組は、磁気抵抗効果を示す。具体的には、磁性層１１Ｓの磁化方向と磁性層１１Ｒの磁化方向が平行および反平行であると、ＭＴＪ素子は、それぞれ最小および最大の抵抗値を示す。磁気抵抗効果素子（ＭＴＪ素子）１１は、磁性層（記憶層）１１Ｓと磁性層（参照層）１１Ｒの磁化方向の相対関係が平行であるとき低抵抗状態を、反平行であるとき高抵抗状態をそれぞれ取ることができる。
【００２５】
［１−１−２］磁気記憶細線の構成と情報記憶方法
次に、図４を用いて、第１実施形態における磁気記憶細線ＭＭＬの構成と情報記憶方法について説明する。図４は、図３に示した１つの磁気記憶細線ＭＭＬのＡ−Ａ’線に沿った断面構造と、磁気記憶細線ＭＭＬが有する磁区（あるいは磁化状態）の一例と、これら磁区を用いた情報記憶方法を示す図である。
【００２６】
磁気記憶装置が備える磁気記憶細線ＭＭＬは、例えば、図３に示したようなＺ方向に延伸した線状の強磁性体から成る。線状の強磁性体は、例えば、図４に示すように、中央部が中空の筒状（例えば、円筒状）であってもよいし、あるいは中央部に中空がない形状であってもよい。強磁性体は、Ｚ方向に沿って複数の磁区を有する。例えば、磁気記憶細線ＭＭＬは、円筒状の磁性薄膜の断面にＺ方向に沿って磁区Ｍ１，Ｍ２，Ｍ３，…を有する。
【００２７】
各磁区は、一方向、あるいは一方向と反対の方向の磁化（あるいは磁化状態）を保持可能である。各磁区は、図４に示すように、円筒の外側からＮ極、Ｓ極の順序で形成される磁化方向と、これと反対に、円筒の外側からＳ極、Ｎ極の順序で形成される磁化方向とを有する。磁区と磁区との間の境界を磁壁と称する。なお、各磁区の磁化方向は、磁気記憶細線ＭＭＬが延伸するＺ方向に対して垂直方向であってもよいし（垂直磁化膜）、あるいは、磁気記憶細線ＭＭＬが延伸するＺ方向であってもよい（面内磁化膜）。
【００２８】
Ｚ方向において、隣接する２つの磁区の磁化方向が同じ場合は、第１データを記憶するものとする。一方、隣接する２つの磁区の磁化方向が異なる場合は、第１データと異なる第２データを記憶するものとする。例えば、磁区Ｍ１と磁区Ｍ２は、磁化方向が同じであるため“０”を記憶する。一方、磁区Ｍ２と磁区Ｍ３は、磁化方向が異なるため“１”を記憶する。なお、磁区Ｍ１と磁区Ｍ２間のように磁化方向が同じ場合は、磁区Ｍ１と磁区Ｍ２間に磁壁は存在しない。
【００２９】
［１−２］書き込み及び読み出し動作
次に、第１実施形態の磁気記憶装置における書き込み及び読み出し動作について説明する。データの読み出しおよび書き込みでは、読み出しまたは書き込みの対象の磁区が、読み出しまたは書き込みのための機構の位置（以下、読み出し位置または書き込み位置と記す）までシフトされる。すなわち、読み出しまたは書き込みの対象磁区が読み出し位置または書き込み位置まで移動するように、磁区間の磁壁がシフトされる。磁壁のシフトは、例えば、磁気記憶細線ＭＭＬに電流を流すことにより行われる。
【００３０】
図５は、磁気記憶細線ＭＭＬに対する書き込み及び読み出しのシーケンスを示す図である。ここでは、書き込み及び読み出しの概念的なシーケンスを示している。
【００３１】
まず、書き込みのシーケンスを述べる。書き込みでは、図５の（ａ）に示す書き込み前の状態から、（ｂ）に示すように、書き込みユニットにより“０”を書き込むと、磁気記憶細線ＭＭＬの１番目の磁区間に“０”が書き込まれる。次に、（ｃ）に示すように、書き込みユニットにより“１”を書き込むと、磁気記憶細線ＭＭＬの１番目の磁区間の“０”は２番目の磁区間にシフトし、１番目の磁区間に“１”が書き込まれる。さらに、（ｄ）に示すように、書き込みユニットにより“０”を書き込むと、磁気記憶細線ＭＭＬの２番目の磁区間の“０”は３番目の磁区間にシフトし、１番目の磁区間の“１”は２番目の磁区間にシフトし、１番目の磁区間に“０”が書き込まれる。
【００３２】
その後の書き込みでも同様に、（ｅ）〜（ｉ）に示すように、先に書き込んだデータを、書き込み位置から離れる方向にシフトし、１番目の磁区間にデータを書き込んで行く。
【００３３】
次に、読み出しのシーケンスを述べる。図６は、磁気記憶細線ＭＭＬに対する読み出しの概略図である。読み出しでは、図５の（ｊ）に示すように、磁気記憶細線ＭＭＬに読み出し電流が流され、読み出しユニットにより磁気記憶細線ＭＭＬの１番目の磁区間に記憶された“１”が読み出される。
【００３４】
次に、図６の（ａ）に示すように、磁気記憶細線ＭＭＬにシフト電流が流され、磁気記憶細線ＭＭＬ内の磁区が読み出し位置に近づく方向にシフトされる。これにより、図５の（ｋ）に示すように、例えば、読み出し前に２番目に存在した磁区間の“０”は１番目の磁区間にシフトし、３番目に存在した磁区間の“１”は２番目の磁区間にシフトする。続いて、図５の（ｋ）及び図６の（ｂ）に示すように、磁気記憶細線ＭＭＬに読み出し電流が流され、読み出しユニットにより磁気記憶細線ＭＭＬの１番目の磁区間に記憶された“０”が読み出される。
【００３５】
次に、図６の（ｃ）に示すように、磁気記憶細線ＭＭＬにシフト電流が流され、磁気記憶細線ＭＭＬ内の磁区が読み出し位置に近づく方向にシフトされる。これにより、図５の（ｌ）に示すように、例えば、図５の（ｋ）に示した読み出しで、２番目に存在した磁区間の“１”は１番目の磁区間にシフトし、３番目に存在した磁区間の“０”は２番目の磁区間にシフトする。続いて、図５の（ｌ）及び図６の（ｄ）に示すように、磁気記憶細線ＭＭＬに読み出し電流が流され、読み出しユニットにより磁気記憶細線ＭＭＬの１番目の磁区間に記憶された“１”が読み出される。
【００３６】
その後の読み出しでも同様に、（ｍ）〜（ｒ）に示すように、磁気記憶細線ＭＭＬ内の各磁区（あるいは各磁壁）が読み出し位置に近づく方向にシフトされ、１番目の磁区間に記憶されたデータが読み出される。
【００３７】
［１−２−１］読み出し動作
次に、図７を用いて、第１実施形態の磁気記憶装置における読み出し方法の概要を説明する。図７は、磁気記憶装置における読み出し方法を示す図であり、磁気抵抗効果素子（例えば、ＭＴＪ素子）１１と磁気記憶細線ＭＭＬを概略的に示している。
【００３８】
読み出し位置ＲＰに存在する磁区から磁気抵抗効果素子１１の磁性層１１Ｓへの磁気誘導（あるいは誘導磁場）により、磁性層１１Ｓが読み出し位置ＲＰの磁区と同じ磁化方向を持つように、磁気抵抗効果素子１１の磁性層１１Ｓと、読み出し位置ＲＰとの位置関係が設定されている。
【００３９】
図７の（ａ）に示す初期状態では、読み出し位置ＲＰに磁区Ｍ１が配置され、読み出し位置ＲＰから離れる方向に、磁区Ｍ２，Ｍ３，Ｍ４，Ｍ５が順に配置されている。このとき、読み出し位置ＲＰに配置された磁区Ｍ１からの磁気誘導により、磁性層１１Ｓは磁区Ｍ１と同じ磁化方向を保持する。これにより、磁気抵抗効果素子１１の磁性層１１Ｓは、磁性層１１Ｒと平行な（同じ方向の）磁化方向を持つことになる。これによって、磁気抵抗効果素子１１の電気抵抗は低抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
【００４０】
次に、図７の（ｂ）に示すように、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ２がセットされる。読み出し位置ＲＰに配置された磁区Ｍ２からの磁気誘導により、磁性層１１Ｓは磁区Ｍ２と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと平行な磁化方向を持つことになる。これによって、図７の（ａ）の場合と同様に、磁気抵抗効果素子１１の電気抵抗は低抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
【００４１】
このように、図７の（ａ）に示した１回目のセンスと、図７の（ｂ）に示した２回目のセンスとが共に低抵抗状態である場合、読み出し回路４０は、例えば“０”を出力する。すなわち、磁区Ｍ１とＭ２に記憶されていたデータとして、“０”が出力される。なおここでは、１回目と２回目のセンスが共に低抵抗状態である場合を説明したが、１回目と２回目のセンスが共に高抵抗状態である場合も、読み出し回路４０は“０”を出力する。
【００４２】
次に、図７の（ｃ）に示すように、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ３がセットされる。読み出し位置ＲＰに配置された磁区Ｍ３からの磁気誘導により、磁性層１１Ｓは磁区Ｍ３と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと反平行な（反対方向の）磁化方向を持つことになる。これによって、磁気抵抗効果素子１１の電気抵抗は高抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が高抵抗状態であることをセンスする。
【００４３】
このように、図７の（ｂ）に示した２回目のセンスと、図７の（ｃ）に示した３回目のセンスとが異なる抵抗状態である場合、読み出し回路４０は、例えば“１”を出力する。すなわち、磁区Ｍ２とＭ３に記憶されていたデータとして、“１”が出力される。
【００４４】
次に、図７の（ｄ）に示すように、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ４がセットされる。読み出し位置ＲＰに配置された磁区Ｍ４からの磁気誘導により、磁性層１１Ｓは磁区Ｍ４と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと平行な磁化方向を持つことになる。これによって、磁気抵抗効果素子１１の電気抵抗は低抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
【００４５】
このように、図７の（ｃ）に示した３回目のセンスと、図７の（ｄ）に示した４回目のセンスとが異なる抵抗状態である場合、読み出し回路４０は、例えば“１”を出力する。すなわち、磁区Ｍ３とＭ４に記憶されていたデータとして、“１”が出力される。
【００４６】
１実施形態の読み出し方法では、前回の読み出しによる抵抗状態と、現行の読み出しによる抵抗状態とが同じである場合、第１データ（例えば、“０”）と判定される。一方、前回の読み出しによる抵抗状態と、現行の読み出しによる抵抗状態とが異なる場合、第２データ（例えば、“１”）と判定される。すなわち、連続する２回の読み出しで、共に低抵抗状態あるいは共に高抵抗状態がセンスされた場合、第１データと判定され、異なる抵抗状態がセンスされた場合、第２データと判定される。言い換えると、磁気記憶細線ＭＭＬ内の接する２つの磁区に対する磁気抵抗効果素子１１の抵抗をセンスし、磁気抵抗効果素子１１の抵抗が変化しない場合、第１データと判定され、磁気抵抗効果素子１１の抵抗が変化した場合、第２データと判定される。
【００４７】
次に、図８を用いて、第１実施形態における読み出し方法を説明する。図８は、磁気抵抗効果素子（例えば、ＭＴＪ素子）細線ＭＭＬを概略的に示している。
【００４８】
図８に示す機構では、図７に示した磁気抵抗効果素子１１の磁性層（記憶層）１１Ｓに換えて、磁気記憶細線ＭＭＬの磁区が配置される。すなわち、図７に示した磁性層１１Ｓの位置が読み出し位置ＲＰとなり、読み出し位置ＲＰに、磁気記憶細線ＭＭＬの読み出しの対象磁区が配置される。これにより、読み出し位置ＲＰに配置された磁区が、磁気抵抗効果素子１１の記憶層として機能する。
【００４９】
読み出し位置ＲＰに配置された磁区が、磁性層１１Ｒと平行な（同じ方向の）磁化方向を持つと、磁気抵抗効果素子１１の電気抵抗は低抵抗となる。読み出し回路４０は、磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
【００５０】
一方、読み出し位置ＲＰに配置された磁区が、磁性層１１Ｒと反平行な（反対方向の）磁化方向を持つと、磁気抵抗効果素子１１の電気抵抗は高抵抗となる。読み出し回路４０は磁気抵抗効果素子１１が高抵抗状態であることをセンスする。
【００５１】
その他の磁気記憶細線ＭＭＬにおける磁区のシフトや、磁気抵抗効果素子１１の抵抗状態に基づいたデータの判定等は、前述の図７に示した読み出し方法と同様である。
【００５２】
次に、第１実施形態の磁気記憶装置における読み出し動作の詳細を説明する。まず、読み出し動作に用いる読み出し回路４０について述べる。
【００５３】
図９は、第１実施形態における読み出し回路の構成を示す回路図である。読み出し回路４０は、キャパシタＣ１、センスアンプ４６、イコライズ回路４１、マルチプレクサ（Ｍｕｘ）４２、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ１，ＰＴ２、及びｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＮＴ１，ＮＴ２を備える。
【００５４】
以下に、図９に示した読み出し回路の回路接続を述べる。センスアンプ４６の第１入力端子は、キャパシタＣ１の第１電極、ｐＭＯＳトランジスタＰＴ１のゲート、及びイコライズ回路４１の第１端子に接続される。センスアンプ４６の第２入力端子は、ｐＭＯＳトランジスタＰＴ１のドレイン、ｎＭＯＳトランジスタＮＴ１のドレイン、及びイコライズ回路４１の第２端子に接続される。ｎＭＯＳトランジスタＮＴ１のソースは、ｎＭＯＳトランジスタＮＴ２を介してｐＭＯＳトランジスタＰＴ２のドレイン、及びマルチプレクサ４２の入力端子に接続される。キャパシタＣ１の第２電極、及びｐＭＯＳトランジスタＰＴ１のソースには、電源電圧ＶＤＤが供給される。さらに、ｐＭＯＳトランジスタＰＴ２のソースには、シフト電圧ＶＳが供給される。
【００５５】
ｐＭＯＳトランジスタＰＴ２のゲートには、シフト信号ＳＦＴｎが入力される。ｎＭＯＳトランジスタＮＴ１のゲートにはクランプ信号ＶＣＬＭＰが入力され、ｎＭＯＳトランジスタＮＴ２のゲートにはリードイネーブル信号ＲＥが入力される。イコライズ回路４１のトランジスタのゲートには、イコライズ信号ＥＱ，ＥＱｎが入力される。センスアンプ４６からは出力信号ＤＯＵＴが出力される。なお、信号の符号に付した“ｎ”は、ロウアクティブ信号であることを示す。
【００５６】
また、マルチプレクサ４２の出力端子は、磁気抵抗効果素子１１、及び磁気記憶細線ＭＭＬを介して基準電圧端ＶＳＳに接続される。
【００５７】
読み出し回路４０において、センスアンプ４６の前段の回路は、磁気抵抗効果素子１１が有する抵抗状態をセンスするプリアンプとして機能する。プリアンプは、磁気抵抗効果素子１１の抵抗状態に応じた状態信号をキャパシタＣ１に蓄積させる。
【００５８】
図１０は、読み出し回路４０におけるセンスアンプ４６の構成を示す回路図である。センスアンプ４６は、ｐＭＯＳトランジスタＰＴ１１〜ＰＴ１８、ｎＭＯＳトランジスタＮＴ１１〜ＮＴ１６、及び論理和回路４３を備える。
【００５９】
以下に、図１０に示したセンスアンプ４６の回路接続を述べる。
【００６０】
ｐＭＯＳトランジスタＰＴ１１のソースには、電源電圧ＶＤＤが供給される。ｐＭＯＳトランジスタＰＴ１１のドレインは、ｎＭＯＳトランジスタＮＴ１１のドレイン及びゲートに接続される。ｎＭＯＳトランジスタＮＴ１１のソースは、基準電圧端ＶＳＳに接続される。
【００６１】
ｐＭＯＳトランジスタＰＴ１２，ＰＴ１３のソースには、電源電圧が供給される。ｐＭＯＳトランジスタＰＴ１２のドレインは、ｎＭＯＳトランジスタＮＴ１２のドレイン、ｐＭＯＳトランジスタＰＴ１３のドレイン、ｐＭＯＳトランジスタＰＴ１４及びｎＭＯＳトランジスタＮＴ１３のゲートに接続される。ｎＭＯＳトランジスタＮＴ１２のソースは、基準電圧端ＶＳＳに接続される。
【００６２】
ｐＭＯＳトランジスタＰＴ１４のソースには、電源電圧ＶＤＤが供給される。ｐＭＯＳトランジスタＰＴ１４のドレインは、ｎＭＯＳトランジスタＮＴ１３のドレイン、及び論理和回路４３の第１入力端子に入力される。ｎＭＯＳトランジスタＮＴ１３のソースは、基準電圧端ＶＳＳに接続される。
【００６３】
ｐＭＯＳトランジスタＰＴ１５のソースには、電源電圧ＶＤＤが供給される。ｐＭＯＳトランジスタＰＴ１５のドレインは、ｎＭＯＳトランジスタＮＴ１４のドレイン及びゲートに接続される。ｎＭＯＳトランジスタＮＴ１４のソースは、基準電圧端ＶＳＳに接続される。
【００６４】
ｐＭＯＳトランジスタＰＴ１６，ＰＴ１７のソースには、電源電圧ＶＤＤが供給される。ｐＭＯＳトランジスタＰＴ１６のドレインは、ｎＭＯＳトランジスタＮＴ１５のドレイン、ｐＭＯＳトランジスタＰＴ１７のドレイン、ｐＭＯＳトランジスタＰＴ１８及びｎＭＯＳトランジスタＮＴ１６のゲートに接続される。ｎＭＯＳトランジスタＮＴ１５のソースは、基準電圧端ＶＳＳに接続される。
【００６５】
ｐＭＯＳトランジスタＰＴ１８のソースには、電源電圧ＶＤＤが供給される。ｐＭＯＳトランジスタＰＴ１８のドレインは、ｎＭＯＳトランジスタＮＴ１６のドレイン、及び論理和回路４３の第２入力端子に入力される。ｎＭＯＳトランジスタＮＴ１６のソースは、基準電圧端ＶＳＳに接続される。
【００６６】
ｐＭＯＳトランジスタＰＴ１１，ＰＴ１６のゲートは、センスアンプ４６の第１入力端子に相当する。ｐＭＯＳトランジスタＰＴ１１，ＰＴ１６のゲートには、電圧ＶＳＡＭＰが入力される。ｐＭＯＳトランジスタＰＴ１２，ＰＴ１５のゲートは、センスアンプ４６の第２入力端子に相当する。ｐＭＯＳトランジスタＰＴ１２，ＰＴ１５のゲートには、状態信号ＶＥＶＡＬが入力される。ｐＭＯＳトランジスタＰＴ１３，ＰＴ１７のゲートには、オフセット電圧ＶＯＦＳＴが入力される。さらに、論理和回路４３の出力端子から信号ＤＯＵＴが出力される。
【００６７】
なお、オフセット電圧ＶＯＦＳＴが入力されるｐＭＯＳトランジスタＰＴ１３，ＰＴ１７は、素子の温度特性及び製造のばらつき等により、状態信号の比較時に生じる誤りを補正するために設けられる。具体的には、センスアンプ４６は、状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとの差が閾値電圧以下であれば例えば“Ｌ”を出力し、閾値電圧より大きければ例えば“Ｈ”を出力する。オフセット電圧ＶＯＦＳＴは、このときの閾値電圧を設定する。
【００６８】
次に、図１１を用いて、第１実施形態における読み出し動作の概要を述べる。図１１は、読み出し動作を示すフローチャートである。この読み出し動作は、コントローラ７０によって実行される。
【００６９】
読み出し位置ＲＰの磁区Ｍ１の磁化方向に応じて、磁気抵抗効果素子（例えば、ＭＴＪ素子）１１の抵抗は、低抵抗状態あるいは高抵抗状態に変化する。この磁区Ｍ１の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬを、キャパシタＣ１にサンプリングする（ステップＳ１）。
【００７０】
次に、磁区（あるいは磁壁）をシフトさせて、読み出し位置ＲＰに存在する磁区を更新する。例えば、前述したように、磁区Ｍ２を読み出し位置ＲＰへ、磁区Ｍ３を磁区Ｍ２の位置へそれぞれシフトする（ステップＳ２）。
【００７１】
次に、磁区Ｍ２の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬを得る。続いて、読み出し位置ＲＰにシフトされた磁区Ｍ２に応じた状態信号と、キャパシタＣ１に蓄積された状態信号（１つ前の磁区Ｍ１の状態信号）とを比較し、比較結果に基づいて磁区Ｍ１と磁区Ｍ２間に記憶されたビット情報を読み出す（ステップＳ３）。
【００７２】
次に、最後のビット情報が読み出されたか否かが判定される（ステップＳ４）。最後のビット情報を読み出していない場合は（Ｎｏ）、ステップＳ１に戻り、ステップＳ１以降の動作を繰り返す。一方、最後のビット情報を既に読み出した場合は（Ｙｅｓ）、読み出し動作を終了する。
【００７３】
次に、図１２を用いて、読み出し動作の詳細を述べる。図１２は、読み出し動作における各信号のタイミングチャートである。なお、クランプ信号ＶＣＬＭＰは記載を省略する。
【００７４】
まず、シフト信号ＳＦＴｎ、リードイネーブル信号ＲＥ、及びイコライズ信号ＥＱは、全てネゲートされている。すなわち、シフト信号ＳＦＴｎが“Ｈ”となり、リードイネーブル信号ＲＥ、及びイコライズ信号ＥＱが“Ｌ”となっている。
【００７５】
ここで、時刻Ｔ１の前に、リードイネーブル信号ＲＥがアサート（例えば“Ｈ”）される。これにより、磁区Ｍ１の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬが得られる。続いて、時刻Ｔ１において、イコライズ信号ＥＱがアサート（例えば“Ｈ”）される。これにより、イコライズ回路４１が導通状態となり、電圧ＶＳＡＭＰは状態信号ＶＥＶＡＬと等電位になる。
【００７６】
次に、時刻Ｔ２において、イコライズ信号ＥＱがネゲート（例えば“Ｌ”）される。これにより、イコライズ回路４１が遮断状態となり、電圧ＶＳＡＭＰがキャパシタＣ１にサンプリングされる。
【００７７】
次に、リードイネーブル信号ＲＥがネゲート（例えば“Ｌ”）される。さらに、時刻Ｔ３において、シフト信号ＳＦＴｎがアサート（例えば“Ｌ”）される。これにより、磁気記憶細線ＭＭＬにシフト電流が流れ、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされる。この結果、磁区Ｍ２が読み出し位置ＲＰにシフトされる。
【００７８】
次に、シフト信号ＳＦＴｎがネゲート（例えば“Ｈ”）された後、時刻Ｔ４において、リードイネーブル信号ＲＥがアサート（例えば“Ｈ”）される。これにより、読み出し位置ＲＰにシフトされた磁区Ｍ２の磁化方向に応じて、磁気抵抗効果素子１１の抵抗は低抵抗状態あるいは高抵抗状態に変化する。この結果、磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬが得られる。そして、センスアンプ４６は、状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとを比較し、比較結果に基づいて信号ＤＯＵＴによりデータＤ１を出力する。状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとがほぼ等しい場合、すなわち状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとの差が閾値電圧以下である場合、センスアンプ４６は“Ｌ”を出力する。一方、状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとが異なる場合、すなわち状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとの差が閾値電圧より大きい場合、センスアンプ４６は“Ｈ”を出力する。
【００７９】
その後、時刻Ｔ５〜Ｔ８まで、及び時刻Ｔ９〜Ｔ１２までは、前述の時刻Ｔ１〜Ｔ４までと同様な動作を行い、状態信号ＶＥＶＡＬと電圧ＶＳＡＭＰとを比較し、比較結果に基づいて信号ＤＯＵＴによりデータＤ２，Ｄ３をそれぞれ出力する。
【００８０】
［１−３］第１実施形態の効果
第１実施形態によれば、安定した読み出し動作が可能な磁気記憶装置を提供することができる。
【００８１】
以下に、第１実施形態の効果について詳述する。第１実施形態の磁気記憶装置は、磁気記憶細線ＭＭＬ、磁気抵抗効果素子１１、及び読み出し回路４０を備える。磁気記憶細線ＭＭＬは、線状の磁性体であり、磁性体が延伸する方向に沿って、隣接する第１磁区及び第２磁区を含む複数の磁区を有する。複数の磁区は磁化の方向が可変である。磁気抵抗効果素子１１は、第１磁区の磁化の方向に応じた第１抵抗、または第２磁区の磁化の方向に応じた第２抵抗のいずれかを有する。読み出し回路４０は、磁気抵抗効果素子１１が有する第１抵抗と第２抵抗をセンスし、第１抵抗と第２抵抗とを比較する。読み出し回路４０は、第１抵抗と第２抵抗とが不変であるとき、第１データを出力し、第１抵抗と第２抵抗とが異なるとき（あるいは変化したとき）、第２データを出力する。
【００８２】
第１実施形態では、同一の磁気記憶細線ＭＭＬ内の隣接する第１磁区と第２磁区に応じた抵抗状態が不変かあるいは異なるかを検出する。各磁区に応じた抵抗状態によって、各磁区に記憶されたデータを判定するのではなく、隣接する２つの磁区に応じたそれぞれの抵抗状態が不変か、あるいは変化したかよって、隣接する２つの磁区によって記憶されたデータを判定する。このように第１実施形態によれば、抵抗状態に変化があるか否かを検出するため、磁気記憶細線ＭＭＬが有する磁区の磁化のばらつきに強い安定した読み出し動作が可能である。
【００８３】
［２］第２実施形態
第２実施形態では、他の読み出し回路を用いて、磁区の磁化方向に応じた抵抗からデータを読み出す。以下に、前記第１実施形態と異なる点について主に述べる。
【００８４】
［２−１］読み出し動作
第２実施形態の磁気記憶装置１における読み出し動作について説明する。まず、読み出し動作に用いる読み出し回路４０について述べる。
【００８５】
図１３は、第２実施形態における読み出し回路の構成を示す回路図である。読み出し回路４０は、キャパシタＣ１１，Ｃ１２、センスアンプ４７、パストランジスタ４４，４５、マルチプレクサ４２、ｐＭＯＳトランジスタＰＴ２，ＰＴ２１、及びｎＭＯＳトランジスタＮＴ２を備える。
【００８６】
以下に、図１３に示した読み出し回路の回路接続を述べる。センスアンプ４７の第１入力端子は、キャパシタＣ１１の第１電極、パストランジスタ４４の第１端子に接続される。センスアンプ４７の第２入力端子は、キャパシタＣ１２の第１電極、パストランジスタ４５の第１端子に接続される。
【００８７】
ｐＭＯＳトランジスタＰＴ２１のドレインは、パストランジスタ４４，４５の第２端子に接続される。ｐＭＯＳトランジスタＰＴ２１のドレインは、またｎＭＯＳトランジスタＮＴ２を介してｐＭＯＳトランジスタＰＴ２のドレイン、及びマルチプレクサ４２の入力端子に接続される。
【００８８】
キャパシタＣ１１，Ｃ１２の第２電極、及びｐＭＯＳトランジスタＰＴ２１のソースには、電源電圧ＶＤＤが供給される。さらに、ｐＭＯＳトランジスタＰＴ２のソースには、シフト電圧ＶＳが供給される。
【００８９】
ｐＭＯＳトランジスタＰＴ２のゲートには、シフト信号ＳＦＴｎが入力される。パストランジスタ４４のゲートには、サンプル信号ＳＭＰ１，ＳＭＰ１ｎがそれぞれ入力される。パストランジスタ４５のゲートには、サンプル信号ＳＭＰ２，ＳＭＰ２ｎがそれぞれ入力される。ｎＭＯＳトランジスタＮＴ２のゲートには、リードイネーブル信号ＲＥが入力される。ｐＭＯＳトランジスタＰＴ２１のゲートには、ロード信号ＶＬＯＡＤが入力される。センスアンプ４７の第１入力端子の電圧をＶＳＭＰ１と記し、その第２入力端子の電圧をＶＳＭＰ２と記す。さらに、センスアンプ４７からは出力信号ＤＯＵＴが出力される。
【００９０】
読み出し回路４０において、センスアンプ４７の前段の回路は、磁気抵抗効果素子１１が有する抵抗状態をセンスするプリアンプとして機能する。プリアンプは、磁気抵抗効果素子１１の抵抗状態に応じた状態信号をキャパシタＣ１１及びＣ１２に蓄積させる。
【００９１】
また、ロード信号ＶＬＯＡＤが入力されるｐＭＯＳトランジスタＰＴ２１は、定電流制御を行い、読み出し電流を一定にする。このため、選択素子１２、磁気抵抗効果素子１１、及び磁気記憶細線ＭＭＬに過剰な電流が流れるのを防止することができる。さらに、図１３に示した回路では、後述する図１４及び図１５に示す回路に比べて、ｎＭＯＳトランジスタＮＴ１を削減できるので、回路面積を低減することが可能である。
【００９２】
図１４は、変形例の読み出し回路の構成を示す回路図である。この変形例は、図１３に示した回路において、ｐＭＯＳトランジスタＰＴ２１のドレインとｎＭＯＳトランジスタＮＴ２のドレインとの間に、ｎＭＯＳトランジスタＮＴ１を接続した例である。ｎＭＯＳトランジスタＮＴ１のゲートには、クランプ信号ＶＣＬＭＰが入力される。その他の構成は、図１３に示した構成と同様である。
【００９３】
ロード信号ＶＬＯＡＤが入力されるｐＭＯＳトランジスタＰＴ２１は、定電流制御を行い、読み出し電流を一定にする。クランプ信号ＶＣＬＭＰが入力されるｎＭＯＳトランジスタＮＴ１は、定電圧制御を行う。このため、選択素子１２、磁気抵抗効果素子１１、及び磁気記憶細線ＭＭＬに過剰な電流及び電圧が印加されるのを防止することができる。
【００９４】
図１５は、他の変形例の読み出し回路の構成を示す回路図である。この変形例は、図１４に示した回路において、ｐＭＯＳトランジスタＰＴ２１のゲートに入力されるロード信号ＶＬＯＡＤに換えて、ｐＭＯＳトランジスタＰＴ２１のゲートがそのドレインに接続される。その他の構成は、図１４に示した構成と同様である。
【００９５】
クランプ信号ＶＣＬＭＰが入力されるｎＭＯＳトランジスタＮＴ１は、定電圧制御を行う。このため、選択素子１２、磁気抵抗効果素子１１、及び磁気記憶細線ＭＭＬに過剰な電圧が印加されるのを防止することができる。
【００９６】
図１６は、第２実施形態の読み出し回路４０におけるセンスアンプ４７の構成を示す回路図である。このセンスアンプ４７は、図１０に示した回路において、ｐＭＯＳトランジスタＰＴ１１のゲートに電圧ＶＳＭＰ１が入力され、ｐＭＯＳトランジスタＰＴ１２のゲートに電圧ＶＳＭＰ２が入力される。さらに、ｐＭＯＳトランジスタＰＴ１５のゲートに電圧ＶＳＭＰ２が入力され、ｐＭＯＳトランジスタＰＴ１６のゲートに電圧ＶＳＭＰ１が入力される。その他の構成は、図１０に示した構成と同様である。
【００９７】
次に、図１７を用いて、第２実施形態における読み出し動作の概要を述べる。図１７は、読み出し動作を示すフローチャートである。この読み出し動作は、コントローラ７０によって実行される。
【００９８】
読み出し位置ＲＰの磁区Ｍ１の磁化方向に応じて、磁気抵抗効果素子１１の抵抗は低抵抗状態あるいは高抵抗状態に変化する。この磁区Ｍ１の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬを、キャパシタＣ１１にサンプリングする（ステップＳ１１）。
【００９９】
次に、磁区（あるいは磁壁）をシフトさせて、読み出し位置ＲＰに存在する磁区を更新する。例えば、前述したように、磁区Ｍ２を読み出し位置ＲＰへ、磁区Ｍ３を磁区Ｍ２の位置へそれぞれシフトする（ステップＳ１２）。
【０１００】
これにより、読み出し位置ＲＰにシフトされた磁区Ｍ２の磁化方向に応じて、磁気抵抗効果素子１１の抵抗は低抵抗あるいは高抵抗に変化する。この磁区Ｍ２の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬを、キャパシタＣ１２にサンプリングする（ステップＳ１３）。
【０１０１】
次に、キャパシタＣ１１に蓄積された状態信号（１つ前の磁区Ｍ１の状態信号）と、キャパシタＣ１２に蓄積された状態信号（現在の磁区Ｍ２の状態信号）とを比較し、比較結果に基づいて磁区Ｍ１と磁区Ｍ２間に記憶されたビット情報を読み出す（ステップＳ１４）。
【０１０２】
次に、最後のビット情報が読み出されたか否かが判定される（ステップＳ１５）。最後のビット情報を読み出していない場合は（Ｎｏ）、ステップＳ１６に進み、ステップＳ１６以降の処理が実行される。一方、最後のビット情報を既に読み出した場合は（Ｙｅｓ）、読み出し動作を終了する。
【０１０３】
ステップＳ１６では、磁区をシフトさせて、読み出し位置ＲＰに存在する磁区を更新する。例えば、ステップＳ１２の後、磁区Ｍ３を読み出し位置ＲＰへ、磁区Ｍ４を磁区Ｍ３の位置へそれぞれシフトする（ステップＳ１６）。
【０１０４】
これにより、読み出し位置ＲＰにシフトされた磁区Ｍ３の磁化方向に応じて、磁気抵抗効果素子１１の抵抗は低抵抗あるいは高抵抗に変化する。この磁区Ｍ３の磁化方向によって変化するＭＴＪ素子１１の抵抗に応じた状態信号ＶＥＶＡＬを、キャパシタＣ１１にサンプリングする（ステップＳ１７）。
【０１０５】
次に、キャパシタＣ１２に蓄積された状態信号（１つ前の磁区Ｍ２の状態信号）と、キャパシタＣ１１に蓄積された状態信号（現在の磁区Ｍ３の状態信号）とを比較し、比較結果に基づいて磁区Ｍ２と磁区Ｍ３間に記憶されたビット情報を読み出す（ステップＳ１８）。
【０１０６】
次に、最後のビット情報が読み出されたか否かが判定される（ステップＳ１９）。最後のビット情報を読み出していない場合は（Ｎｏ）、ステップＳ１２に戻り、ステップＳ１２以降の動作を繰り返す。一方、最後のビット情報を既に読み出した場合は（Ｙｅｓ）、読み出し動作を終了する。
【０１０７】
次に、図１８を用いて、図１３〜図１５に示した回路による読み出し動作の詳細を述べる。図１８は、読み出し動作における各信号のタイミングチャートである。なお、クランプ信号ＶＣＬＭＰ、及びロード信号ＶＬＯＡＤは記載を省略する。
【０１０８】
まず、シフト信号ＳＦＴｎ、リードイネーブル信号ＲＥ、信号ＳＭＰ１，ＳＭＰ１ｎ、及び信号ＳＭＰ２，ＳＭＰ２ｎは、全てネゲートされている。すなわち、シフト信号ＳＦＴｎが“Ｈ”となり、リードイネーブル信号ＲＥ、信号ＳＭＰ１，ＳＭＰ１ｎ、及び信号ＳＭＰ２，ＳＭＰ２ｎが“Ｌ”となっている。
【０１０９】
ここで、時刻Ｔ２１において、シフト信号ＳＦＴｎがアサート（例えば“Ｌ”）される。これにより、磁気記憶細線ＭＭＬにシフト電流が流れ、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされる。このとき、読み出し位置ＲＰに磁区Ｍ１がシフトされるものとする。これにより、読み出し位置ＲＰにシフトされた磁区Ｍ１の磁化方向に応じて、ＭＴＪ素子１１の抵抗は低抵抗あるいは高抵抗に変化する。
【０１１０】
次に、シフト信号ＳＦＴｎがネゲート（例えば“Ｈ”）された後、時刻Ｔ２２において、リードイネーブル信号ＲＥがアサート（例えば“Ｈ”）される。これにより、ノードＳＮには、磁区Ｍ１の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬが得られる。
【０１１１】
次に、時刻Ｔ２３において、信号ＳＭＰ１がアサート（例えば“Ｈ”）される。これにより、パストランジスタ４４が導通状態となり、電圧ＶＳＭＰ１は状態信号ＶＥＶＡＬと等電位になる。続いて、時刻Ｔ２４において、信号ＳＭＰ１がネゲート（例えば“Ｌ”）される。これにより、パストランジスタ４４が遮断状態となり、電圧ＶＳＭＰ１がキャパシタＣ１１にサンプリングされる。
【０１１２】
次に、リードイネーブル信号ＲＥがネゲート（例えば“Ｌ”）される。さらに、時刻Ｔ２５において、シフト信号ＳＦＴｎがアサート（例えば“Ｌ”）される。これにより、磁気記憶細線ＭＭＬにシフト電流が流れ、磁気記憶細線ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされる。このとき、磁区Ｍ２が読み出し位置ＲＰにシフトされる。これにより、読み出し位置ＲＰにシフトされた磁区Ｍ２の磁化方向に応じて、磁気抵抗効果素子１１の抵抗は低抵抗あるいは高抵抗に変化する。
【０１１３】
次に、シフト信号ＳＦＴｎがネゲート（例えば“Ｈ”）された後、時刻Ｔ２６において、リードイネーブル信号ＲＥがアサート（例えば“Ｈ”）される。これにより、ノードＳＮには、磁区Ｍ２の磁化方向によって変化する磁気抵抗効果素子１１の抵抗に応じた状態信号ＶＥＶＡＬが得られる。
【０１１４】
次に、時刻Ｔ２７において、信号ＳＭＰ２がアサート（例えば“Ｈ”）される。これにより、パストランジスタ４５が導通状態となり、電圧ＶＳＭＰ２は状態信号ＶＥＶＡＬと等電位になる。続いて、時刻Ｔ２８において、信号ＳＭＰ２がネゲート（例えば“Ｌ”）される。これにより、パストランジスタ４５が遮断状態となり、電圧ＶＳＭＰ２がキャパシタＣ１２にサンプリングされる。その後、リードイネーブル信号ＲＥがネゲート（例えば“Ｌ”）される。
【０１１５】
次に、センスアンプ４７は、電圧ＶＳＭＰ１と電圧ＶＳＭＰ２とを比較し、比較結果に基づいて信号ＤＯＵＴによりデータＤ１を出力する。電圧ＶＳＭＰ１と電圧ＶＳＭＰ２とがほぼ等しい場合、すなわち電圧ＶＳＭＰ１と電圧ＶＳＭＰ２との差が閾値以下である場合、センスアンプ４７は“Ｌ”を出力する。一方、電圧ＶＳＭＰ１と電圧ＶＳＭＰ２とが異なる場合、すなわち電圧ＶＳＭＰ１と電圧ＶＳＭＰ２との差が閾値より大きい場合、センスアンプ４７は“Ｈ”を出力する。
【０１１６】
その後、時刻Ｔ２９〜Ｔ３７までは、前述の時刻Ｔ２１〜Ｔ２９までと同様な動作を行い、電圧ＶＳＭＰ１と電圧ＶＳＭＰ２とを比較し、比較結果に基づいて信号ＤＯＵＴによりデータＤ２，Ｄ３をそれぞれ出力する。
【０１１７】
その他の構成及び動作は、前述した第１実施形態と同様である。
【０１１８】
［２−２］第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、安定した読み出し動作が可能な磁気記憶装置を提供することができる。
【０１１９】
さらに、第２実施形態では、磁気記憶細線ＭＭＬ内の隣接する２つの磁区に応じた抵抗状態をセンスした信号をキャパシタＣ１１とＣ１２にそれぞれ蓄積する。さらに、２つの磁区に続く磁区に応じた抵抗状態のセンスでは、キャパシタＣ１１とＣ１２とに交互に信号を蓄積する。これにより、キャパシタＣ１１とＣ１２とに蓄積された信号を比較することにより、連続する磁区間に記憶されたデータを判定することが可能となる。これによって、データの読み出し速度を向上させることができる。
【０１２０】
［３］その他変形例等
図１９は、第１及び第２実施形態の磁気記憶装置１が複数配置されたメモリチップ（半導体装置）を示す図である。図２０は、メモリチップが搭載されたＳＳＤを示す図である。
【０１２１】
図１９に示すように、第１及び第２実施形態の磁気記憶装置１は、メモリチップ１００上にアレイ状に複数配置される。メモリチップ１００上には、周辺回路及びパッド２が設けられる。周辺回路は、磁気記憶装置１の書き込み及び読み出し動作を制御する回路、及び磁気記憶装置１へ供給する各種電源を生成するための電源回路等を含む。パッドは、外部との接続に用いられる電極等を含む。
【０１２２】
また、図２０に示すように、例えば、複数のメモリチップ１００が積層されてマルチチップ２００となる。さらに、マルチチップ２００は、これらマルチチップ２００を制御するメモリコントローラ３００と共に、ＳＳＤ（Solid state drive）４００等に搭載される。
【０１２３】
本明細書において、「電気的に接続される」とは、複数の導電体あるいは素子が物理的に接してこれら複数の導電体あるいは素子の間に電流が流れる場合を含む。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２５】
１…磁気記憶装置、１０…メモリセルアレイ、１１…磁気抵抗効果素子、１１Ｎ…非磁性層、１１Ｒ…磁性層（参照層）、１１Ｓ…磁性層（記憶層）、１２…選択素子、２０…ワード線（ＷＬ）デコーダ、３０…ビット線（ＢＬ）デコーダ、４０…読み出し回路、４１…イコライズ回路、４４，４５…パストランジスタ、４６，４７…センスアンプ、５０…シフトドライバ、６０…フィールド線（ＦＬ）ドライバ、７０…コントローラ、１００…メモリチップ、２００…マルチチップ、３００…メモリコントローラ、４００…ＳＳＤ、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５…磁区、ＭＭＬ…磁気記憶細線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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