(57)【要約】【課題】ラッチアップの発生を防止して、さらにコンタクト抵抗を低減して、耐圧を向上できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の第１半導体層１と、第２導電型の第２半導体層２と、第１導電型の第３半導体層５と、第２導電型の第１半導体領域６と、第１トレンチ１８と、第１トレンチ１８間に設けられた第２トレンチ１９と、を備える。第２トレンチ１９の内部に絶縁層２０が設けられ、絶縁層２０の表面に、第３半導体層５よりも不純物濃度の高い第１導電型の第２半導体領域７が設けられる。【選択図】図１
2019033140.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層のおもて面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記第１半導体層側に対して反対側に設けられた第１導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域と、
前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する第１トレンチと、
前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する、前記第１トレンチ間に設けられた第２トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２トレンチの内部に設けられた絶縁層と、
前記第２トレンチの内部の前記絶縁層の表面に設けられた、前記第３半導体層よりも不純物濃度の高い第１導電型の第２半導体領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁層は、前記第２トレンチの底から、前記第３半導体層と前記第２半導体層との界面より前記第１半導体領域側で、前記第１半導体領域と前記第３半導体層との界面に達しない高さまで設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高さは、オフ時に前記第３半導体層と前記第２半導体層との界面から前記第１半導体領域側に延びる空乏層の高さより高いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記絶縁層は、前記第２トレンチの底を覆う膜であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２半導体領域は、前記第１半導体領域の、前記第１半導体層側に対して反対側の表面まで設けられることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記絶縁層は、不純物が添加されないポリシリコンまたは酸化膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記絶縁層は、不純物濃度が１．０×１０13／ｃｍ3以下のポリシリコンであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
第１導電型の第１半導体層のおもて面に第２導電型の第２半導体層を形成する第１工程と、
前記第２半導体層の、前記第１半導体層側に対して反対側に第１導電型の第３半導体層を形成する第２工程と、
前記第３半導体層の内部に選択的に、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する第１トレンチを形成する第４工程と、
前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する、第２トレンチを前記第１トレンチ間に形成する第５工程と、
前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
前記第２トレンチの内部に絶縁層を形成する第７工程と、
前記第２トレンチの内部の前記絶縁層の表面に、前記第３半導体層よりも不純物濃度の高い第１導電型の第２半導体領域を形成する第８工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２トレンチは、前記第１トレンチと同一の前記第５工程で形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコンウェハーの表面に設けたトレンチにゲート電極を形成するトレンチゲート型ＩＧＢＴは、電子の反転層（チャネル）の密度（総チャネル長）を大きくすることができるので、オン電圧を低くすることができる。
【０００３】
図１３は、従来のＩＧＢＴの構造を示す断面図である。図１３に示すＩＧＢＴでは、ｐ型コレクタ層１のおもて面上にエピタキシャル成長により、ｎ型ドリフト層２、ｐ型ベース層５を順に積層してなるエピタキシャル基体を用いて構成される。ｐ型コレクタ層１のおもて面側には、トレンチ１８が設けられている。トレンチ１８の側壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８の内側にゲート電極９が設けられている。また、ｐ型ベース層５の内部に、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７が設けられている。
【０００４】
また、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７の表面にｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するエミッタ電極１１が設けられている。エミッタ電極１１は層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。また、ｐ型コレクタ層１の裏面上にコレクタ電極１２が設けられている。
【０００５】
このようなＩＧＢＴでは、ゲート電極９−エミッタ電極１１間に正電圧を印加することでチャネルに反転層が形成され、電子がｎ型ドリフト層２に注入され、また、コレクタ電極１２からホール（正孔）が注入されるようになり、ＩＧＢＴがオンになる。また、ゲート電極９−エミッタ電極１１間の電圧を０Ｖまたは負電圧を印加することで電子およびホールの注入がストップして、ＩＧＢＴがオフになる。
【０００６】
ここで、ＩＧＢＴがオフになるとき、ｎ+型エミッタ領域６−ｐ型ベース層５−ｎ型ドリフト層２で構成される寄生ｎｐｎトランジスタが動作する虞がある。この動作によりラッチアップが発生して、電極間に電流が流れ続けてＩＧＢＴが破壊される場合がある。
【０００７】
このラッチアップでは、ｐ型ベース層５の電位がｎ+型エミッタ領域６の電位より高いほど、増幅動作をしやすくなる。このため、エミッタ電極１１とｎ+型エミッタ領域６との接続部にｐ型ベース層５より高不純物濃度のｐ+型コンタクト領域７が設けられている。ｐ+型コンタクト領域７により、ｐ型ベース層５とｎ+型エミッタ領域６との電位差が発生しにくくなり、ラッチアップを防ぐことができる。
【０００８】
例えば、トレンチゲート型半導体装置において、オン抵抗を低く保ちながら、耐圧低下を防止するため、ｐ型ベース層とｎ-型ドリフト層との間にｐ型ベース層に接し、トレンチの絶縁膜とｎ-型ドリフト層を介して対向するようにｐ-型層を設けた構造がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１６７７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来技術では、ｎ+型エミッタ領域６とｐ+型コンタクト領域７との拡散バランスが適切でないと、電流が大きくなった場合にラッチアップが発生する場合がある。それぞれの領域の不純物濃度、それぞれの領域の深さ、ｎ+型エミッタ領域６とｐ+型コンタクト領域７との不純物濃度比、深さの比を適切に設定しないとｎ+型エミッタ領域６とｐ+型コンタクト領域７との電位差を寄生ｎｐｎトランジスタがオン状態とならない電圧以下とすることができないためである。また、ｐ+型コンタクト領域７とエミッタ電極１１とのコンタクト抵抗が高いと、ラッチアップが発生する場合がある。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、ラッチアップの発生を防止して、さらにコンタクト抵抗を低減して、耐圧を向上できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層のおもて面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記第１半導体層側に対して反対側に第１導電型の第３半導体層が設けられる。前記第３半導体層の内部に選択的に、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する第１トレンチが設けられる。前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する、前記第１トレンチ間に第２トレンチが設けられる。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２トレンチの内部に絶縁層が設けられる。前記第２トレンチの内部の前記絶縁層の表面に、前記第３半導体層よりも不純物濃度の高い第１導電型の第２半導体領域が設けられる。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、前記第２トレンチの底から、前記第３半導体層と前記第２半導体層との界面より前記第１半導体領域側で、前記第１半導体領域と前記第３半導体層との界面に達しない高さまで設けられることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記高さは、オフ時に前記第３半導体層と前記第２半導体層との界面から前記第１半導体領域側に延びる空乏層の高さより高いことを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、前記第２トレンチの底を覆う膜であることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域の、前記第１半導体層側に対して反対側の表面まで設けられることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、不純物が添加されないポリシリコンまたは酸化膜であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、不純物濃度が１．０×１０13／ｃｍ3以下のポリシリコンであることを特徴とする。
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体層のおもて面に第２導電型の第２半導体層を形成する第１工程を行う。次に、前記第２半導体層の、前記第１半導体層側に対して反対側に第１導電型の第３半導体層を形成する第２工程を行う。次に、前記第３半導体層の内部に選択的に、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する第１トレンチを形成する第４工程を行う。次に、前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達する、第２トレンチを前記第１トレンチ間に形成する第５工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２トレンチの内部に絶縁層を形成する第７工程を行う。次に、前記第２トレンチの内部の前記絶縁層の表面に、前記第３半導体層よりも不純物濃度の高い第１導電型の第２半導体領域を形成する第８工程を行う。
【００２０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチは、前記第１トレンチと同一の前記第５工程で形成されることを特徴とする。
【００２１】
上述した発明によれば、第２トレンチを形成し、第２トレンチの内部には、絶縁層または絶縁膜とｐ+型コンタクト領域（第１導電型の第２半導体領域）が設けられている。これにより、オフ時に、コレクタ電極側からホール電流がｐ+型コンタクト領域に注入されるようになり、寄生ｎｐｎトランジスタにホール電流が注入されない。このため、寄生ｎｐｎトランジスタは動作せず、ラッチアップを抑制することができる。
【００２２】
また、ｐ+型コンタクト領域を、減圧ＣＶＤ法により形成することで不純物濃度を高くすることができ、エミッタ電極とのコンタクト抵抗が低減してラッチアップをさらに抑制することができる。また、底に絶縁層または絶縁膜を有する第２トレンチが、第１トレンチの間に設けられているため、トレンチの本数が増えて、第２トレンチがない従来構造よりも耐圧が向上する。さらに、第１トレンチおよび第２トレンチを同じ工程で形成することにより、コストアップを抑制することができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置および半導体装置の製造方法によれば、ラッチアップの発生を防止して、さらにコンタクト抵抗を低減して、耐圧を向上できるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかるＩＧＢＴの構造を示す断面図である。
【図２】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その３）。
【図５】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その４）。
【図６】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その５）。
【図７】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その６）。
【図８】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その７）。
【図９】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その８）。
【図１０】実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である（その９）。
【図１１】実施の形態にかかるＩＧＢＴの他の構造を示す断面図である。
【図１２】実施の形態にかかるＭＯＳＦＥＴの構造を示す断面図である。
【図１３】従来のＩＧＢＴの構造を示す断面図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
本発明にかかる半導体装置として、ＩＧＢＴを例に説明する。図１は、実施の形態にかかるＩＧＢＴの構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す実施の形態にかかる半導体装置は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ型ベース層５側の面）側にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＩＧＢＴである。
【００２７】
半導体基体は、単結晶シリコンからなるｐ型コレクタ層（第１導電型の第１半導体層）１上にｎ型ドリフト層（第２導電型の第２半導体層）２およびｐ型ベース層（第１導電型の第３半導体層）５を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層５と、ｎ+型エミッタ領域（第２導電型の第１半導体領域）６、ｐ+型コンタクト領域７、第１トレンチ１８、ゲート絶縁膜８およびゲート電極９で構成される。具体的には、ｎ型ドリフト層２のエミッタ側（エミッタ電極１１側）の表面層には、ｐ型ベース層５が設けられている。隣り合う第１トレンチ１８間に第２トレンチ１９が設けられ、ｐ型ベース層５の表面にｎ+型エミッタ領域６が設けられている。
【００２８】
第１トレンチ１８は、基体おもて面からｎ+型エミッタ領域６およびｐ型ベース層５を貫通してｎ型ドリフト層２に達する。第１トレンチ１８の内部には、第１トレンチ１８の側壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８の内側にゲート電極９が設けられている。ゲート電極９のエミッタ側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極９は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１０は、第１トレンチ１８に埋め込まれたゲート電極９を覆うように基体おもて面全面に設けられている。
【００２９】
第２トレンチ１９は、基体おもて面からｎ+型エミッタ領域６およびｐ型ベース層５を貫通してｎ型ドリフト層２に達する。第１トレンチ１９の内部には、絶縁層２０とｐ+型コンタクト領域７が設けられている。絶縁層２０は、第２トレンチ１９の底から、ｎ型ドリフト層２とｐ型ベース層５との界面より高く、かつｎ+型エミッタ領域６とｐ型ベース層５との界面に達しない高さｈ１まで設けられている。また、ｐ+型コンタクト領域７は、絶縁層２０の表面からｎ+型エミッタ領域６のｐ型コレクタ層１側の表面まで設けられている。
【００３０】
このように、ｐ+型コンタクト領域７は、ｎ+型エミッタ領域６より深い位置まで設けられている。これにより、オフ時に、矢印Ａのようにコレクタ電極１２側からのホール電流がｐ+型コンタクト領域７に注入されるようになり、ｎ+型エミッタ領域６−ｐ型ベース層５−ｎ型ドリフト層２で構成される寄生ｎｐｎトランジスタにホール電流が注入されない。このため、寄生ｎｐｎトランジスタは動作せず、ラッチアップを抑制することができる。
【００３１】
また、高さｈ１は、オフ時にｎ型ドリフト層２とｐ型ベース層５との界面からｎ+型エミッタ領域６側に延びる空乏層の高さより高いことが好ましい。空乏層の高さより低いと、オフ時にｎ型ドリフト層２から直接ｐ+型コンタクト領域７にホール電流が注入されるようになり、ホール電流の集中により電界集中が発生する虞があるためである。
【００３２】
第２トレンチ１９の底に設けられている絶縁層２０は、不純物が添加されないポリシリコンまたは酸化膜であることが好ましい。また、不純物が添加されないポリシリコンとは、不純物濃度が１．０×１０13／ｃｍ3以下のポリシリコンのことである。この絶縁層２０により、オフ時にホール電流が第２トレンチ１９の底に集中することがなくなり、熱分布が均一化され、耐量が低下することを防ぐことができる。また、オフ時に第２トレンチ１９の底に電界が集中して耐圧が低下することを防ぐことができる。
【００３３】
底に絶縁層２０を有する第２トレンチ１９が、第１トレンチ１８の間に設けられているため、トレンチの本数が増えて、トレンチの密度が高くなるため、第２トレンチ１９がない従来構造よりも耐圧が向上する。
【００３４】
また、第２トレンチ１９と第１トレンチ１８は同一の深さでなくてもよい。ただし、深さが違いすぎると等電位面がずれるため、第２トレンチ１９の深さは、第１トレンチ１８と同じ深さであることが好ましい。この場合、ｎ型ドリフト層２の等電位面の凹凸が少なくなり、特定の場所に電界集中が発生しにくくなる。
【００３５】
また、ｐ+型コンタクト領域７は、不純物濃度が１．０×１０16／ｃｍ3以上１．０×１０21／ｃｍ3以下であり、ｐ型ベース層５より高濃度に設けられている。このため、エミッタ電極１１とのコンタクト抵抗が低減して、ラッチアップをさらに抑制することができる。
【００３６】
エミッタ電極１１は、層間絶縁膜１０に開口されたコンタクトホールを介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するとともに、層間絶縁膜１０によってゲート電極９と電気的に絶縁されている。エミッタ電極１１と層間絶縁膜１０との間に、例えばエミッタ電極１１からゲート電極９側への金属原子の拡散を防止するニッケルシリサイド膜を設けてもよい。エミッタ電極１１上には、エミッタ電極パッド（不図示）が設けられている。半導体基体の裏面（ｐ型コレクタ層１の裏面）には、コレクタ電極１２が設けられている。
【００３７】
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２〜１０は、実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である。まず、ｎ型ドリフト層２となるｎ型半導体基板を用意する。
【００３８】
次に、ｎ型半導体基板のおもて面に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｎ型半導体基板の表面層にｐ型ベース層５を形成する。次に、イオン注入用マスクを除去する。なお、ｐ型ベース層５は、イオン注入でなく、ｎ型半導体基板のおもて面上にエピタキシャル成長させることで形成してもよい。次に、ｎ型半導体基板の、ｐ型ベース層５と反対側の表面に、ｐ型コレクタ層１をエピタキシャル成長させる。ここまでの状態が図２に記載される。
【００３９】
次に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｎ型不純物のイオン注入を行い、ｐ型ベース層５の表面層にｎ+型エミッタ領域６を形成する。次に、イオン注入用マスクを除去する。
【００４０】
次に、イオン注入された領域に対して、活性化アニールを施す。例えば、活性化アニールは１７００℃で行う。これにより、ｐ型ベース層５、ｎ+型エミッタ領域６にイオン注入された不純物が活性化される。ここまでの状態が図３に記載される。
【００４１】
次に、フォトリソグラフィおよびエッチングにより、ｐ型ベース層５、ｎ+型エミッタ領域６を貫通して、ｎ型ドリフト層２の内部に達する第１トレンチ１８および第２トレンチ１９を形成する。トレンチ形成時のマスクには酸化膜を用いる。次に、第１トレンチ１８および第２トレンチ１９のダメージを除去するための等方性エッチングや、第１トレンチ１８および第２トレンチ１９の底部、および、第１トレンチ１８および第２トレンチ１９の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。水素アニールは、例えば、１５００℃で行う。
【００４２】
次に、半導体基体のおもて面、第１トレンチ１８および第２トレンチ１９の内壁に沿ってゲート絶縁膜８を形成する。次に、第１トレンチ１８および第２トレンチ１９に埋め込むように例えばポリシリコンを堆積しエッチングすることで、第１トレンチ１８および第２トレンチ１９の内部にゲート電極９となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。ここまでの状態が図４に記載される。
【００４３】
上述したように、第１トレンチ１８および第２トレンチ１９は、同じ工程で形成されるが、別の工程で形成することも可能である。ただし、第１トレンチ１８および第２トレンチ１９を同じ工程で形成することにより、コストアップを抑制することができるため、同じ工程で形成されることが好ましい。また、第１トレンチ１８および第２トレンチ１９は、同じ深さであることが好ましいため、この点からも同じ工程で形成されることが好ましい。
【００４４】
次に、ｎ+型エミッタ領域６のおもて面上に、レジストを塗布して、パターニングにより第２トレンチ１９に対応する部分が開口したフォトレジスト膜２１を形成する。ここまでの状態が図５に記載される。次に、このフォトレジスト膜２１をマスク（遮蔽膜）として、ウェットエッチングすることで、第２トレンチ１９内部のポリシリコンおよびゲート絶縁膜８をエッチバックすることで取り除く。ここまでの状態が図６に記載される。
【００４５】
次に、フォトレジスト膜２１を除去する。ここまでの状態が図７に記載される。次に、第２トレンチ１９の底から、ｎ型ドリフト層２とｐ型ベース層５との界面より高く、かつｎ+型エミッタ領域６のｐ型コレクタ層１側の面に達しない高さまで、不純物が添加されないポリシリコンまたは酸化膜からなる絶縁層２０を形成する。ここまでの状態が図８に記載される。
【００４６】
次に、半導体基体のおもて面、第２トレンチ１９の内壁および絶縁層２０の表面に沿ってｐ型の不純物を添加したポリシリコン２２を堆積させる。ポリシリコン２２の堆積は、例えば、大気圧以下の圧力中で反応を行う減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法で行う。減圧ＣＶＤ法で行うことにより、拡散やイオン注入よりも高不純物のポリシリコン２２の堆積が可能になり、高不純物濃度のｐ+型コンタクト領域７を形成することができる。このため、ｐ+型コンタクト領域７とエミッタ電極１１とのコンタクト抵抗を低減させることができ、ラッチアップをさらに抑制することができる。ここまでの状態が図９に記載される。
【００４７】
次に、堆積したポリシリコン２２をエッチバックして、第２トレンチ１９の内部のみに残す。これにより、ｎ+型エミッタ領域６の、ｐ型コレクタ層１側に対して反対側の表面までｐ+型コンタクト領域７が形成される。ここまでの状態が図１０に記載される。
【００４８】
次に、ゲート電極９およびｐ+型コンタクト領域７を覆うように、半導体基体のおもて面全面に層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１０およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出させる。
【００４９】
次に、半導体基体のおもて面側に、例えばスパッタ法でニッケル（Ｎｉ）膜を形成する。次に、シンタリング（熱処理）により半導体部（ｎ+型エミッタ領域６およびｐ+型コンタクト領域７）とニッケル膜とを反応させてニッケルシリサイド膜を形成することで、半導体部とのオーミックコンタクトを形成する。なお、層間絶縁膜１０とニッケル膜との間にＴｉＮ（窒化チタン）膜を形成してもよい。
【００５０】
次に、ｎ+型エミッタ領域６に接するように、エミッタ電極１１を形成する。エミッタ電極１１は、ニッケルシリサイド膜を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００５１】
次に、コンタクトホールを埋め込むようにエミッタ電極パッドを形成する。エミッタ電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｐ型コレクタ層１の裏面には、コレクタ電極１２のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、コレクタ電極１２を形成する。
【００５２】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、シリコンに対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、シリコンに対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＩＧＢＴが完成する。
【００５３】
図１１は、実施の形態にかかるＩＧＢＴの他の構造を示す断面図である。図１１に示すように、他の構造のＩＧＢＴは、絶縁層２０の代わりに絶縁膜２３が設けられ、絶縁膜２３が、第２トレンチ１９の底の部分を覆う膜状になっている。例えば、絶縁膜２３は、第１トレンチ１８のゲート絶縁膜８を底の部分のみ残した形状となっている。
【００５４】
絶縁膜２３は、絶縁層２０と同様に、ｎ型ドリフト層２とｐ型ベース層５との界面より高く、かつｎ+型エミッタ領域６とｐ型ベース層５との界面に達しない高さｈ１まで設けられている。絶縁膜２３は、同様に、オフ時にｎ型ドリフト層２から直接ｐ+型コンタクト領域７にホール電流が注入されることを防いでいる。
【００５５】
また、絶縁膜２３は、例えば、実施の形態の製造方法において、図５において酸化膜をエッチバックする際に、第２トレンチ１９の底の部分の酸化膜を残すことで形成することができる。また、図８において、第２トレンチ１９の底の部分のみに酸化膜を形成することにより形成することもできる。
【００５６】
以上、説明したように、実施の形態によれば、第２トレンチを形成し、第２トレンチの内部には、絶縁層または絶縁膜とｐ+型コンタクト領域が設けられている。これにより、オフ時に、コレクタ電極側からホール電流がｐ+型コンタクト領域に注入されるようになり、寄生ｎｐｎトランジスタにホール電流が注入されない。このため、寄生ｎｐｎトランジスタは動作せず、ラッチアップを抑制することができる。
【００５７】
また、ｐ+型コンタクト領域を、減圧ＣＶＤ法により形成することで不純物濃度を高くすることができ、エミッタ電極とのコンタクト抵抗が低減してラッチアップをさらに抑制することができる。また、底に絶縁層または絶縁膜を有する第２トレンチが、第１トレンチの間に設けられているため、トレンチの本数が増えて、第２トレンチがない従来構造よりも耐圧が向上する。さらに、第１トレンチおよび第２トレンチを同じ工程で形成することにより、コストアップを抑制することができる。
【００５８】
実施の形態では、ＩＧＢＴについて説明してきたが、本発明はＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）に適用することも可能である。図１２は、実施の形態にかかるＭＯＳＦＥＴの構造を示す断面図である。
【００５９】
図１２に示すように、実施の形態にかかるＭＯＳＦＥＴは、ｎ+型半導体基板３１の第１主面（おもて面）にｎ型ドリフト層２が堆積されている。
【００６０】
ｎ+型半導体基板３１は、例えば窒素（Ｎ）がドーピングされた単結晶半導体基板である。ｎ型ドリフト層２は、ｎ+型半導体基板３１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型ドリフト層２の、ｎ+型半導体基板３１側に対して反対側の表面側は、ｐ型ベース層５が設けられている。以下、ｎ+型半導体基板３１とｎ型ドリフト層２とｐ型ベース層５とを併せて半導体基体とする。
【００６１】
図１２に示すように、ｎ+型半導体基板３１の第２主面（裏面、すなわち半導体基体の裏面）には、ドレイン電極３４が設けられている。ドレイン電極３４の表面には、ドレイン電極パッド（不図示）が設けられている。
【００６２】
半導体基体の第１主面側（ｐ型ベース層５側）には、隣り合う第１トレンチ１８間に第２トレンチ１９が設けられ、ｐ型ベース層５の表面にｎ+型ソース領域３２が設けられている。
【００６３】
第１トレンチ１８は、基体おもて面からｎ+型ソース領域３２およびｐ型ベース層５を貫通してｎ型ドリフト層２に達する。第１トレンチ１８の内部には、第１トレンチ１８の側壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８の内側にゲート電極９が設けられている。ゲート電極９のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極９は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１０は、第１トレンチ１８に埋め込まれたゲート電極９を覆うように基体おもて面全面に設けられている。
【００６４】
第２トレンチ１９は、基体おもて面からｎ+型ソース領域３２およびｐ型ベース層５を貫通してｎ型ドリフト層２に達する。第１トレンチ１９の内部には、絶縁層２０とｐ+型コンタクト領域７が設けられている。絶縁層２０とｐ+型コンタクト領域７の構成は、ＩＧＢＴの場合と同様である。また、ＭＯＳＦＥＴでも絶縁層２０の代わりに絶縁膜２３を設けることも可能である。
【００６５】
層間絶縁膜１０は、半導体基体の第１主面側の全面に、第１トレンチ１８に埋め込まれたゲート電極９を覆うように設けられている。ソース電極３３は、層間絶縁膜１０に開口されたコンタクトホールを介して、ｎ+型ソース領域３２およびｐ+型コンタクト領域７に接する。ソース電極３３は、層間絶縁膜１０によって、ゲート電極９と電気的に絶縁されている。ソース電極３３上には、ソース電極パッド（不図示）が設けられている。
【００６６】
図１２では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
【００６７】
ここで、ＭＯＳＦＥＴは、ユニポーラトランジスタであるため、バイポーラトランジスタのＩＧＢＴと異なりオフ時にラッチアップは発生しない。しかし、本発明の構造を取ることにより、ｐ+型コンタクト領域を、不純物濃度がｐ型ベース層より高濃度に設けることができる。このため、ソース電極とのコンタクト抵抗を低減することができる。また、底に絶縁層または絶縁膜を有する第２トレンチが、第１トレンチの間に設けられているため、トレンチの本数が増えて、第２トレンチがない従来構造よりも耐圧が向上する。さらに、第１トレンチおよび第２トレンチを同じ工程で形成することにより、コストアップを抑制することができる。
【００６８】
以上において本発明では、半導体基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００６９】
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、トレンチ構造を有する高耐圧半導体装置に適している。
【符号の説明】
【００７０】
１  ｐ型コレクタ層
２  ｎ型ドリフト層
５  ｐ型ベース層
６  ｎ+型エミッタ領域
７  ｐ+型コンタクト領域
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  エミッタ電極
１２  コレクタ電極
１８  第１トレンチ（トレンチ）
１９  第２トレンチ
２０  絶縁層
２１  フォトレジスト膜
２２  ポリシリコン
２３  絶縁膜
３１  ｎ+型半導体基板
３２  ｎ+型ソース領域
３３  ソース電極
３４  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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