(57)【要約】【課題】  エピタキシャル成長によってベース層を形成するスイッチング素子の製造方法において、チャネル長のばらつきを抑制する。【解決手段】  トレンチゲート型のスイッチング素子の製造方法であって、ＳｉＣ基板のｎ型のドリフト層上にｐ型のベース層をエピタキシャル成長させる工程と、ｎ型不純物を注入することによって前記ドリフト層と前記ベース層の界面にｎ型のチャネル長調整層を形成する工程を有する。前記スイッチング素子において、ソース層がゲート絶縁膜に接しており、前記ベース層が前記ソース層の下側で前記ゲート絶縁膜に接しており、前記チャネル長調整層が前記ベース層の下側で前記ゲート絶縁膜に接しており、前記ドリフト層が前記チャネル長調整層の下側で前記ゲート絶縁膜に接している。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチゲート型のスイッチング素子の製造方法であって、
ＳｉＣ基板のｎ型のドリフト層上に、ｐ型のベース層をエピタキシャル成長させる工程と、
ｎ型不純物を注入することによって、前記ドリフト層と前記ベース層の界面にｎ型のチャネル長調整層を形成する工程、
を有し、
前記スイッチング素子が、
トレンチ内に配置されたゲート絶縁膜と、
前記トレンチ内に配置されるとともに前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極と、
前記ベース層によって前記ドリフト層から分離されているｎ型のソース層と、
前記ベース層と、
前記チャネル長調整層と、
前記ドリフト層、
を有し、
前記スイッチング素子において、
前記ソース層が、前記ゲート絶縁膜に接しており、
前記ベース層が、前記ソース層の下側で前記ゲート絶縁膜に接しており、
前記チャネル長調整層が、前記ベース層の下側で前記ゲート絶縁膜に接しており、
前記ドリフト層が、前記チャネル長調整層に接している、
ことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
特許文献１には、ＳｉＣ基板を備えるスイッチング素子が開示されている。このスイッチング素子は、トレンチ内に配置されたゲート絶縁膜とゲート電極を備えている。ＳｉＣ基板は、ｎ型のソース層、ｐ型のベース層、及び、ｎ型のドリフト層を有している。ソース層は、ゲート絶縁膜に接している。ベース層は、ソース層の下側でゲート絶縁膜に接している。ドリフト層は、ベース層の下側でゲート絶縁膜に接している。ゲート電極に所定の電位を印加すると、ソース層とドリフト層の間のベース層にチャネルが形成される。チャネルを介して、ソース層とドリフト層の間に電流が流れる。また、特許文献１にはスイッチング素子の製造方法が開示されている。この製造方法では、ドリフト層上にベース層をエピタキシャル成長させる。イオン注入ではＳｉＣ基板中でｐ型不純物が拡散し難いので、ｐ型のベース層を厚く形成することは難しい。したがって、特許文献１のようにエピタキシャル成長によってベース層を形成することで、十分な厚さのベース層を容易に形成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エピタキシャル成長によってベース層を形成する場合には、ベース層の厚さの制御が困難である。例えば、エピタキシャル成長によってベース層を形成すると、約１０％の範囲でベース層の厚さにばらつきが生じる場合がある。ベース層の厚さにばらつきが生じると、チャネル長（ベース層に形成されるチャネルの長さ）にもばらつきが生じる。このため、特許文献１の製造方法では、スイッチング素子の量産時に、チャネル抵抗に大きいばらつきが生じるという問題がある。したがって、本明細書では、エピタキシャル成長によってベース層を形成するスイッチング素子の製造方法において、チャネル長のばらつきを抑制する技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する製造方法は、トレンチゲート型のスイッチング素子を製造する。この製造方法は、ＳｉＣ基板のｎ型のドリフト層上にｐ型のベース層をエピタキシャル成長させる工程と、ｎ型不純物を注入することによって前記ドリフト層と前記ベース層の界面にｎ型のチャネル長調整層を形成する工程を有する。製造される前記スイッチング素子が、トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されるとともに前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極と、前記ベース層によって前記ドリフト層から分離されているｎ型のソース層と、前記ベース層と、前記チャネル長調整層と、前記ドリフト層を有する。製造される前記スイッチング素子において、前記ソース層が前記ゲート絶縁膜に接しており、前記ベース層が前記ソース層の下側で前記ゲート絶縁膜に接しており、前記チャネル長調整層が前記ベース層の下側で前記ゲート絶縁膜に接しており、前記ドリフト層が前記チャネル長調整層の下側で前記ゲート絶縁膜に接している。
【０００６】
この製造方法では、ドリフト層上にベース層をエピタキシャル成長させた後に、ｎ型不純物を注入することによってドリフト層とベース層の界面にｎ型のチャネル長調整層を形成する。ベース層の厚さのばらつきが大きいので、ＳｉＣ基板の表面からドリフト層とベース層の界面までの距離のばらつきは大きい。チャネル長調整層は、ドリフト層とベース層の界面に対して重複するように、深さ方向に一定の広がりを有するように形成される。このようにチャネル長調整層を形成すると、チャネル長は、チャネル長調整層とソース層の間の距離となる。このため、チャネル長は、ベース層の厚さのばらつきの影響を受けない。また、ｎ型不純物の注入によれば、チャネル長調整層の位置を正確に制御することができる。このため、ソース層とチャネル長調整層の間の距離（すなわち、チャネル長）を正確に制御することができる。したがって、この製造方法によれば、製造されるスイッチング素子のチャネル抵抗のばらつきを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】ＭＯＳＦＥＴの断面図。
【図２】ＭＯＳＦＥＴの製造工程の説明図。
【図３】ＭＯＳＦＥＴの製造工程の説明図。
【図４】ＭＯＳＦＥＴの製造工程の説明図。
【図５】ＭＯＳＦＥＴの製造工程の説明図。
【図６】ＭＯＳＦＥＴの製造工程の説明図。
【図７】ＭＯＳＦＥＴの製造工程の説明図。
【図８】ＭＯＳＦＥＴの製造工程の説明図。
【図９】ＭＯＳＦＥＴの製造工程の説明図。
【図１０】図１のＩＩ−ＩＩ線における不純物濃度分布を示すグラフ。
【発明を実施するための形態】
【０００８】
図１に示す実施形態のＭＯＳＦＥＴ１０は、ＳｉＣ基板１２を有している。ＳｉＣ基板１２は、ＳｉＣにより構成されている。以下では、ＳｉＣ基板１２の上面１２ａと平行な一方向（図１の左右方向）をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向（図１の紙面に対して垂直な方向）をｙ方向といい、ＳｉＣ基板１２の厚み方向（図１の上下方向）をｚ方向という。
【０００９】
ＳｉＣ基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、上面１２ａにおいて、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁層２４とゲート電極２６が配置されている。
【００１０】
ゲート絶縁層２４は、トレンチ２２の内面を覆っている。ゲート絶縁層２４は、酸化シリコンにより構成されている。ゲート絶縁層２４は、底部絶縁層２４ｂと側面絶縁膜２４ａを有している。底部絶縁層２４ｂは、トレンチ２２の底部に配置されている。底部絶縁層２４ｂは、トレンチ２２の底面を覆っている。また、底部絶縁層２４ｂは、トレンチ２２の底面近傍において、トレンチ２２の側面を覆っている。側面絶縁膜２４ａは、底部絶縁層２４ｂの上部に位置するトレンチ２２の側面を覆っている。側面絶縁膜２４ａの厚みは、底部絶縁層２４ｂの厚みよりも薄い。
【００１１】
ゲート電極２６は、底部絶縁層２４ｂの上部に配置されている。ゲート電極２６は、側面絶縁膜２４ａと底部絶縁層２４ｂによってＳｉＣ基板１２から絶縁されている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１２】
ＳｉＣ基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８を覆っている。上部電極７０は、層間絶縁膜２８が設けられていない部分でＳｉＣ基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。
【００１３】
ＳｉＣ基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、ＳｉＣ基板１２の下面１２ｂに接している。
【００１４】
ＳｉＣ基板１２の内部には、複数のソース層３０、複数のベースコンタクト層３２ａ、ベース層３２ｂ、複数の濃度調整層３２ｃ、複数のチャネル長調整層３３、ドリフト層３４、及び、ドレイン層３５が設けられている。
【００１５】
各ソース層３０は、ｎ型層である。隣り合う２つのトレンチ２２の間の各領域に、２つのソース層３０が配置されている。各ソース層３０は、ＳｉＣ基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。各ソース層３０は、トレンチ２２の上端部において側面絶縁膜２４ａに接している。
【００１６】
各ベースコンタクト層３２ａは、ｐ型層である。各ベースコンタクト層３２ａは、２つのソース層３０の間に配置されている。各ベースコンタクト層３２ａは、ＳｉＣ基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。
【００１７】
各濃度調整層３２ｃは、ｐ型層である。各濃度調整層３２ｃのｐ型不純物濃度は、ベースコンタクト層３２ａのｐ型不純物濃度よりも低い。各濃度調整層３２ｃは、対応するソース層３０の下側に配置されており、下側から対応するソース層３０に接している。各濃度調整層３２ｃは、対応するソース層３０の下側で側面絶縁膜２４ａに接している。
【００１８】
ベース層３２ｂは、ｐ型層である。ベース層３２ｂのｐ型不純物濃度は、各濃度調整層３２ｃのｐ型不純物濃度よりも低い。ベース層３２ｂは、各濃度調整層３２ｃ及び各ベースコンタクト層３２ａの下側に配置されている。ベース層３２ｂは、各濃度調整層３２ｃ及び各ベースコンタクト層３２ａに対して下側から接している。ベース層３２ｂは、各濃度調整層３２ｃの下側で、側面絶縁膜２４ａに接している。ベース層３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。
【００１９】
各チャネル長調整層３３は、ｎ型層である。各チャネル長調整層３３は、トレンチ２２の側面近傍に配置されている。各チャネル長調整層３３は、ベース層３２ｂとドリフト層３４の間の界面６６と重複する深さに配置されている。各チャネル長調整層３３は、ベース層３２ｂに対して下側から接している。各チャネル長調整層３３は、ベース層３２ｂの下側で側面絶縁膜２４ａに接している。各チャネル長調整層３３は、ベース層３２ｂによってソース層３０から分離されている。
【００２０】
ドリフト層３４は、ｎ型層である。ドリフト層３４のｎ型不純物濃度は、各チャネル長調整層３３のｎ型不純物濃度よりも低い。ドリフト層３４は、ベース層３２ｂ及び各チャネル長調整層３３の下側に配置されている。ドリフト層３４は、トレンチ２２の近傍では、各チャネル長調整層３３に対して下側から接している。ドリフト層３４は、各チャネル長調整層３３の下側で側面絶縁膜２４ａに接している。また、ドリフト層３４は、トレンチ２２から離れた位置では、ベース層３２ｂに対して下側から接している。ドリフト層３４は、ベース層３２ｂによってソース層３０から分離されている。
【００２１】
ドレイン層３５は、ｎ型層である。ドレイン層３５は、ドリフト層３４よりも高いｎ型不純物濃度を有している。ドレイン層３５は、ドリフト層３４の下側に配置されている。ドレイン層３５は、ドリフト層３４に対して下側から接している。ドレイン層３５は、ＳｉＣ基板１２の下面１２ｂに臨む範囲に設けられており、下部電極７２にオーミック接触している。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時に、下部電極７２が上部電極７０よりも高電位となる向きでＭＯＳＦＥＴ１０に電圧が印加される。ゲート電極２６の電位がゲート閾値（ＭＯＳＦＥＴ１０をオンするのに必要最小限のゲート電極２６の電位）よりも低い状態では、ＭＯＳＦＥＴ１０はオフしている。ゲート電極２６の電位をゲート閾値よりも高い電位に上昇させると、側面絶縁膜２４ａに接する範囲で濃度調整層３２ｃとベース層３２ｂがｎ型に反転し、チャネルが形成される。チャネルによって、ソース層３０とチャネル長調整層３３が接続される。このため、上部電極７０から、ソース層３０、チャネル、チャネル長調整層３３、ドリフト層３４及びドレイン層３５を介して下部電極７２へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６の電位をゲート閾値よりも低い電位に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。
【００２３】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。図２に示すように、全体がドリフト層３４によって構成されているＳｉＣ基板１２（加工前のＳｉＣ基板）を準備する。
【００２４】
まず、図２に示すＳｉＣ基板１２の上面１２ａ（すなわち、ドリフト層３４の上面）に、ｐ型層をエピタキシャル成長させる。これによって、図３に示すように、ドリフト層３４上に、ｐ型のベース層３２ｂを形成する。なお、以下では、ベース層３２ｂの上面を、ＳｉＣ基板１２の上面１２ａと呼ぶ。エピタキシャル成長では、ベース層３２ｂの厚さＴ１を正確に制御することが困難である。したがって、厚さＴ１のばらつきは比較的大きい。また、エピタキシャル成長では、ベース層３２ｂのｐ型不純物濃度を正確に制御することが困難である。したがって、ベース層３２ｂのｐ型不純物濃度のばらつきは比較的大きい。
【００２５】
次に、図４に示すように、ＳｉＣ基板１２の上面１２ａに、開口６０ａを有するマスク６０を形成する。マスク６０は、酸化膜により構成されている。次に、マスク６０を介して上面１２ａにｐ型不純物を注入することによって、上面１２ａに露出する範囲にｐ型のベースコンタクト層３２ａを形成する。ベースコンタクト層３２ａの形成後に、マスク６０を除去する。
【００２６】
次に、図５に示すように、ＳｉＣ基板１２の上面１２ａに、開口６２ａを有するマスク６２を形成する。マスク６２は、酸化膜により構成されている。マスク６２は、ベースコンタクト層３２ａとその周辺部を覆い、ベースコンタクト層３２ａから離れた位置に開口６２ａが配置されるように形成される。次に、マスク６２を介して上面１２ａにｎ型不純物を注入する。ここでは、比較的深い位置にｎ型不純物を注入する。より詳細には、ベース層３２ｂとドリフト層３４の界面６６を含む深さ範囲にｎ型不純物を注入する。これによって、界面６６の深さにｎ型のチャネル長調整層３３を形成する。なお、上述したように、ベース層３２ｂの厚さＴ１のばらつきが大きいので、界面６６の深さ（ｚ方向の位置）のばらつきが大きい。言い換えると、界面６６の深さは製造時毎に変化する。したがって、ここでは、界面６６の深さのばらつきが生じる範囲全体を含むように、ｚ方向の比較的広い範囲にチャネル長調整層３３を形成する。これによって、確実に界面６６と重複するようにチャネル長調整層３３を形成することができる。また、チャネル長調整層３３はイオン注入によって形成されるので、チャネル長調整層３３の深さ方向の位置を正確に制御することができる。したがって、上面１２ａからチャネル長調整層３３の上端までの距離Ｔ２を正確に制御することができる。チャネル長調整層３３の形成後に、マスク６２を除去する。
【００２７】
次に、図６に示すように、ＳｉＣ基板１２の上面１２ａに、開口６４ａを有するマスク６４を形成する。マスク６４は、酸化膜により構成されている。マスク６４は、ベースコンタクト層３２ａを覆い、その他の範囲（図５においてベース層３２ｂが露出している範囲）に開口６４ａが配置されるように形成される。次に、マスク６４を介して上面１２ａにｐ型不純物を注入する。ここでは、ベースコンタクト層３２ａの下端よりも深い位置から上面１２ａまでｐ型不純物が分布するようにｐ型不純物を注入する。これによって、ベース層３２ｂよりもｐ型不純物濃度が高い濃度調整層３２ｃを形成する。なお、濃度調整層３２ｃはイオン注入によって形成されるので、濃度調整層３２ｃのｐ型不純物濃度を正確に制御することができる。したがって、濃度調整層３２ｃのｐ型不純物濃度のばらつきは小さい。
【００２８】
次に、図７に示すように、マスク６４を介して上面１２ａにｎ型不純物を注入する。ここでは、濃度調整層３２ｃの下端よりも浅い範囲にｎ型不純物を注入する。これによって、上面１２ａに露出する範囲に、ｎ型のソース層３０を形成する。ソース層３０の下側には、濃度調整層３２ｃが残存する。なお、ソース層３０はイオン注入によって形成されるので、ソース層３０の深さ方向の位置を正確に制御することができる。したがって、上面１２ａからソース層３０の下端までの距離Ｔ３を正確に制御することができる。ソース層３０の形成後に、マスク６４を除去する。
【００２９】
次に、図８に示すように、ＳｉＣ基板１２の上面１２ａを選択的にエッチングすることによって、上面１２ａにトレンチ２２を形成する。ここでは、ソース層３０、濃度調整層３２ｃ、ベース層３２ｂ、及び、チャネル長調整層３３を貫通してドリフト層３４に達するようにトレンチ２２を形成する。このため、トレンチ２２の側面に、ソース層３０、濃度調整層３２ｃ、ベース層３２ｂ、チャネル長調整層３３、及び、ドリフト層３４が露出する。
【００３０】
次に、図９に示すように、トレンチ２２内にゲート絶縁層２４とゲート電極２６を形成する。ここでは、ソース層３０、濃度調整層３２ｃ、ベース層３２ｂ、チャネル長調整層３３、及び、ドリフト層３４が側面絶縁膜２４ａに接するように、側面絶縁膜２４ａを形成する。
【００３１】
次に、ＳｉＣ基板１２の上面１２ａに、層間絶縁膜２８と上部電極７０が形成される。次に、ＳｉＣ基板１２の下面１２ｂにｎ型不純物を注入することによって、ドレイン層３５が形成される。次に、下面１２ｂに下部電極７２が形成される。その後、ＳｉＣ基板１２が複数のチップに分割される。これによって、図１に示すＭＯＳＦＥＴ１０が完成する。
【００３２】
図１０は、上述した製造方法によって製造されたＭＯＳＦＥＴ１０内の不純物濃度分布を示している。図１０は、図１のＡ−Ａ線の位置（すなわち、トレンチ２２の側面近傍の位置）における不純物濃度分布を示している。図１０のグラフＮ１は、ソース層３０に対するイオン注入工程（図７の工程）で注入されたｎ型不純物の分布を示している。図１０のグラフＰ１は、濃度調整層３２ｃに対するイオン注入工程（図６の工程）で注入されたｐ型不純物の分布を示している。図１０のグラフＰ２は、ベース層３２ｂのエピタキシャル成長工程（図３の工程）でベース層３２ｂに導入されたｐ型不純物の分布を示している。図１０のグラフＮ２は、チャネル長調整層３３に対するイオン注入工程（図５の工程）で注入されたｎ型不純物の分布を示している。図１０のグラフＮ３は、加工前のＳｉＣ基板１２（図２）が元から含有していたｎ型不純物の分布を示している。図１０において、グラフＮ１が最も高い値となっている範囲がソース層３０であり、グラフＰ１が最も高い値となっている範囲が濃度調整層３２ｃであり、グラフＰ２が最も高い値となっている範囲がベース層３２ｂであり、グラフＮ２が最も高い値となっている範囲がチャネル長調整層３３であり、グラフＮ３が最も高い値となっている範囲がドリフト層３４である。
【００３３】
上述したように、エピタキシャル成長では、ベース層３２ｂのｐ型不純物濃度を正確に制御することができない。すなわち、図１０において、ベース層３２ｂのｐ型不純物濃度ｐｂ１のばらつきは大きい。しかしながら、上述したように、ＭＯＳＦＥＴ１０では、ベース層３２ｂと濃度調整層３２ｃにチャネルが形成される。濃度調整層３２ｃはベース層３２ｂよりも高いｐ型不純物濃度を有するので、ゲート電極２６の電位を上昇させるときに、ベース層３２ｂに先にチャネルが形成され、その後に濃度調整層３２ｃにチャネルが形成される。したがって、濃度調整層３２ｃにチャネルが形成された段階で、ＭＯＳＦＥＴ１０がオンする。このため、ＭＯＳＦＥＴ１０のゲート閾値は、濃度調整層３２ｃのｐ型不純物濃度によって定まる。上述したように、濃度調整層３２ｃはイオン注入によって形成されるので、濃度調整層３２ｃのｐ型不純物濃度ｐｃ１のばらつきは小さい。したがって、ＭＯＳＦＥＴ１０のゲート閾値のばらつきは小さい。このように、上述した製造方法によれば、ＭＯＳＦＥＴ１０の量産時に、ゲート閾値のばらつきを抑制することができる。
【００３４】
また、上述したように、エピタキシャル成長では、ベース層３２ｂの厚さＴ１（図９、１０参照）を正確に制御することができない。しかしながら、上述したように、ＭＯＳＦＥＴ１０では、トレンチ２２の側面近傍において、ベース層３２ｂとドリフト層３４の界面６６に重複するように、チャネル長調整層３３が形成される。チャネルは、チャネル長調整層３３よりも上側のベース層３２ｂと濃度調整層３２ｃに形成される。したがって、ベース層３２ｂの厚さＴ１（すなわち、界面６６の深さ）にばらつきが生じても、チャネル長に影響はない。また、上述したように、チャネル長調整層３３はイオン注入によって形成されるので、チャネル長調整層３３の上端の深さＴ２のばらつきは小さい。また、ソース層３０はイオン注入によって形成されるので、ソース層３０の下端の深さＴ３のばらつきは小さい。したがって、ソース層３０の下端からチャネル長調整層３３の上端までの距離（Ｔ２−Ｔ３）のばらつきも小さい。チャネル長は、距離（Ｔ２−Ｔ３）と略等しい。したがって、チャネル長のばらつきは小さい。このように、この製造方法によれば、ＭＯＳＦＥＴ１０の量産時に、チャネル長のばらつきを抑制することができる。これによって、チャネル抵抗のばらつきを抑制することができる。
【００３５】
なお、上述した実施形態では、チャネル長調整層３３と濃度調整層３２ｃの両方を形成した。しかしながら、これらのうちの一方のみを形成してもよい。チャネル長調整層３３を形成することで、チャネル長のばらつきを抑制することができる。濃度調整層３２ｃを形成することで、ゲート閾値のばらつきを抑制することができる。
【００３６】
また、上述した実施形態において、ソース層３０、ベースコンタクト層３２ａ、濃度調整層３２ｃ及びチャネル長調整層３３に対するイオン注入工程の順序を適宜変更することができる。また、上述した実施形態では、ソース層３０、ベースコンタクト層３２ａ、濃度調整層３２ｃ及びチャネル長調整層３３に対するイオン注入工程をトレンチ２２の形成前に行った。しかしながら、これらのイオン注入工程の一部または全部を、トレンチ２２、ゲート絶縁層２４及びゲート電極２６の形成後に行ってもよい。このように、図１に示す構造が得られる限り、各工程の実施順序を適宜変更することができる。
【００３７】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３８】
本明細書が開示する一例の製造方法では、トレンチゲート型のスイッチング素子を製造する。この製造方法は、ＳｉＣ基板のｎ型のドリフト層上にｐ型のベース層をエピタキシャル成長させる工程と、ｐ型不純物を注入することによって前記ベース層内に前記ベース層によって前記ドリフト層から分離されているとともに前記ベース層よりもｐ型不純物濃度が高いｐ型の濃度調整層を形成する工程を有する。製造される前記スイッチング素子が、トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されるとともに前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極と、前記ベース層によって前記ドリフト層から分離されているｎ型のソース層と、前記濃度調整層と、前記ベース層と、前記ドリフト層を有する。製造される前記スイッチング素子において、前記ソース層が前記ゲート絶縁膜に接しており、前記濃度調整層が前記ソース層の下側で前記ゲート絶縁膜に接しており、前記ベース層が前記濃度調整層の下側で前記ゲート絶縁膜に接しており、前記ドリフト層が前記ベース層の下側で前記ゲート絶縁膜に接している。
【００３９】
この製造方法で製造されたスイッチング素子は、ソース層とドリフト層の間に濃度調整層とベース層が存在する。したがって、チャネルが、濃度調整層とベース層に形成される。濃度調整層のｐ型不純物濃度がベース層のｐ型不純物濃度よりも高いので、スイッチング素子のゲート閾値（スイッチング素子をオンするために必要なゲート電位）は、濃度調整層のｐ型不純物濃度によって定まる。濃度調整層はｐ型不純物の注入によって形成されるので、濃度調整層のｐ型不純物濃度を正確に制御することができる。したがって、この製造方法によれば、スイッチング素子のゲート閾値のばらつきを抑制することができる。
【００４０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４１】
１０  ：ＭＯＳＦＥＴ
１２  ：ＳｉＣ基板
２２  ：トレンチ
２４  ：ゲート絶縁層
２６  ：ゲート電極
２８  ：層間絶縁膜
３０  ：ソース層
３２ａ：ベースコンタクト層
３２ｂ：ベース層
３２ｃ：濃度調整層
３３  ：チャネル長調整層
３４  ：ドリフト層
３５  ：ドレイン層
７０  ：上部電極
７２  ：下部電極
【図１】
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【図２】
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【図３】
2019091797.tif 000005
【図４】
2019091797.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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