(57)【要約】【課題】製造工程の複雑度を下げることができるＮ型半導体層とＰ型半導体層の両方を含む薄膜トランジスタ、その製造方法、およびそれを含む表示装置を提供する。【解決手段】基板上に配置された下部ゲート電極、下部ゲート電極を覆う第１ゲート絶縁膜、第１ゲート絶縁膜上に配置された半導体層、半導体層上に配置された第２ゲート絶縁膜、及び第２ゲート絶縁膜上に配置された上部ゲート電極を備える。半導体層はＮ型半導体層とＰ型半導体層を含み、Ｎ型半導体層の一側の幅は前記Ｐ型半導体層の一側の幅より広い。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上に配置された下部ゲート電極と、
前記下部ゲート電極を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された半導体層と、
前記半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された上部ゲート電極とを備え、
前記半導体層は、Ｎ型半導体層とＰ型半導体層を含み、
前記Ｎ型半導体層の一側の幅は、前記Ｐ型半導体層の一側の幅よりも広いことを特徴とする薄膜トランジスタ。
【請求項２】
前記Ｎ型半導体層上に前記Ｐ型半導体層が配置されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体層と前記上部ゲート電極を覆う層間絶縁膜をさらに含む請求項１に記載の薄膜トランジスタ。
【請求項４】
前記層間絶縁膜を貫通して前記Ｐ型半導体層の一部を露出させる第１コンタクトホールを通じて前記Ｐ型半導体層に接続する第１ソース電極と、
前記層間絶縁膜を貫通して前記Ｐ型半導体層の他の一部を露出させる第２コンタクトホールを通じて前記Ｐ型半導体層に接続する第１ドレイン電極とをさらに含む請求項３に記載の薄膜トランジスタ。
【請求項５】
前記層間絶縁膜を貫通して前記Ｎ型半導体層の一部を露出させる第３コンタクトホールを通じて前記Ｎ型半導体層に接続する第２ソース電極と、
前記層間絶縁膜を貫通して前記Ｎ型半導体層の他の一部を露出させる第４コンタクトホールを通じて前記Ｎ型半導体層に接続する第２ドレイン電極とをさらに含む請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第１ドレイン電極と前記第２ドレイン電極が互いに接続したことを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記第１コンタクトホールと前記第２コンタクトホールが、前記第３コンタクトホールと前記第４コンタクトホールの間に配置されたことを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項８】
前記Ｎ型半導体層がＮ型酸化物半導体層であり、前記Ｐ型半導体層はＰ型酸化物半導体層であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記Ｐ型半導体層がＣｕ２Ｏであることを特徴とする請求項８に記載の薄膜トランジスタ。
【請求項１０】
基板上に配置された第１下部ゲート電極と第２下部ゲート電極と、
前記第１下部ゲート電極と前記第２下部ゲート電極を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１および第２半導体層と、
前記第２半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された第１上部ゲート電極とを備え、
前記第１半導体層は第１Ｎ型半導体層と第１Ｐ型半導体層を含み、前記第２半導体層は第２Ｎ型半導体層と第２Ｐ型半導体層を含み、
前記第２Ｎ型半導体層の一側の幅は、前記第２Ｐ型半導体層の一側の幅よりも広いことを特徴とする薄膜トランジスタ。
【請求項１１】
前記第１下部ゲート電極は前記第１半導体層と重畳し、前記第２下部ゲート電極は前記第２半導体層と重畳し、前記第１上部ゲート電極は前記第２半導体層と重畳することを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１２】
前記第１Ｎ型半導体層上に前記第１Ｐ型半導体層が配置され、前記第２Ｐ型半導体層は前記第２Ｎ型半導体層上に配置されることを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１３】
前記半導体層と前記第１上部ゲート電極を覆う層間絶縁膜をさらに含む請求項１０に記載の薄膜トランジスタ。
【請求項１４】
前記層間絶縁膜を貫通して前記第１Ｐ型半導体層の一部を露出させる第１コンタクトホールを通じて前記第１Ｐ型半導体層に接続する第１ソース電極と、
前記層間絶縁膜を貫通して前記第１Ｐ型半導体層の他の一部を露出させる第２コンタクトホールを通じて前記第１Ｐ型半導体層に接続する第１ドレイン電極とをさらに含む請求項１１に記載の薄膜トランジスタ。
【請求項１５】
前記層間絶縁膜を貫通して前記第２Ｎ型半導体層の一部を露出させる第３コンタクトホールを通じて前記第２Ｎ型半導体層に接続する第２ソース電極と、
前記層間絶縁膜を貫通して前記第２Ｎ型半導体層の他の一部を露出させる第４コンタクトホールを通じて前記第２Ｎ型半導体層に接続する第２ドレイン電極とをさらに含む請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記第２コンタクトホールと前記第４コンタクトホールが、前記第１コンタクトホールと前記第３コンタクトホールの間に配置されることを特徴とする請求項１４に記載の薄膜トランジスタ。
【請求項１７】
前記第１ドレイン電極と前記第２ドレイン電極が互いに接続したことを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１８】
前記第１及び第２Ｎ型半導体層が、Ｎ型酸化物半導体層であり、前記第１及び第２Ｐ型半導体層は、Ｐ型酸化物半導体層であることを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１９】
前記第１及び第２Ｐ型半導体層それぞれがＣｕ２Ｏを含むことを特徴とする請求項１８に記載の薄膜トランジスタ。
【請求項２０】
データライン、ゲートライン、及び前記データラインと前記ゲートラインの交差領域に配置された画素を含む表示パネルと、
前記データラインにデータ電圧を供給するデータ駆動回路と、
前記ゲートラインにゲート信号を供給するゲート駆動回路とを備え、
前記表示パネルまたは前記ゲート駆動回路は請求項１〜請求項１８の中のいずれか一項に記載の薄膜トランジスタを含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、その製造方法、およびそれを含む表示装置に関するものである。
【背景技術】
【０００２】
情報化社会が発展するにつれて、画像を表示するための表示装置に対する要求が多様な形で高まっており、近年では液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、プラズマ表示装置（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、有機発光表示装置（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などの様々な平板表示装置が活用されている。
【０００３】
液晶表示装置と有機発光表示装置のような平板表示装置は、表示パネル、ゲート駆動回路、データ駆動回路、およびタイミングコントローラを備える。表示パネルは、データライン、ゲートライン、データラインとゲートラインの交差部に形成されてゲートラインにゲート信号が供給された時、データラインのデータ電圧の供給を受ける多数の画素を含んでいる。画素は、データ電圧に応じて所定の明るさで発光する。
【０００４】
また、平板表示装置は、スイッチング素子として薄膜トランジスタを用いて画素とゲート駆動回路を駆動する。平板表示装置の画素及び／またはゲート駆動回路は、Ｎ型半導体特性を有するＮ型薄膜トランジスタとＰ型半導体特性を有するＰ型薄膜トランジスタの両方を含むことができる。Ｎ型薄膜トランジスタとＰ型薄膜トランジスタは、電界によって電流の流れを調節する金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；  ＭＯＳＦＥＴ、以下「酸化物半導体トランジスタ」と称する）であり得る。
【０００５】
平板表示置がＮ型酸化物半導体トランジスタとＰ型酸化物半導体トランジスタの両方を含む場合には、製造工程が複雑になる問題がある。例えば、Ｎ型半導体層を形成した後、Ｐ型半導体層を形成する場合には、Ｐ型半導体層をパターニングする際にＮ型半導体層がエッチングされ得る。したがって、Ｎ型半導体層を保護するための保護膜を形成し、Ｐ型半導体層をパターニングした後、保護膜を除去する。つまり、平板表示装置がＮ型酸化物半導体トランジスタとＰ型酸化物半導体トランジスタのいずれか一方を含む場合と比べて平板表示装置がＮ型酸化物半導体トランジスタとＰ型酸化物半導体トランジスタの両方を含む場合には、Ｎ型半導体層またはＰ型半導体層を形成する工程のみならず、保護膜の形成および除去工程が追加され得る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１８−０３６６１８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、製造工程の複雑度を下げることができるようにＮ型半導体層とＰ型半導体層の両方を含む薄膜トランジスタ、その製造方法、およびそれを含む表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例に係る薄膜トランジスタは、基板上に配置された下部ゲート電極、下部ゲート電極を覆う第１ゲート絶縁膜、第１ゲート絶縁膜上に配置された半導体層、半導体層上に配置された第２ゲート絶縁膜、及び第２ゲート絶縁膜上に配置された上部ゲート電極を備える。半導体層は、Ｎ型半導体層とＰ型半導体層を含み、Ｎ型半導体層の一側の幅は、前記Ｐ型半導体層の一側の幅より広い。
【０００９】
本発明の他の実施例に係る薄膜トランジスタは、基板上に配置された第１下部ゲート電極と第２下部ゲート電極、第１下部ゲート電極と第２下部ゲート電極を覆う第１ゲート絶縁膜、第１ゲート絶縁膜上に配置された第１および第２半導体層、第２半導体層上に配置された第２ゲート絶縁膜、及び第２ゲート絶縁膜上に配置された第１上部ゲート電極を備える。第１および第２半導体層のそれぞれは、Ｎ型半導体層とＰ型半導体層を含み、Ｎ型半導体層の一側の幅はＰ型半導体層の一側の幅より広い。
【００１０】
本発明の一実施例に係る表示装置は、データライン、ゲートライン、及びデータラインとゲートラインの交差領域に配置された画素を含む表示パネル、データラインにデータ電圧を供給するデータ駆動回路、及びゲートラインにゲート信号を供給するゲート駆動回路を備える。前記表示パネルまたは前記ゲート駆動回路は、前記薄膜トランジスタを含む。
【発明の効果】
【００１１】
本発明の実施例は、Ｐ型半導体層とＮ型半導体層の両方を含む１つのトランジスタを利用して、ＣＭＯＳ回路を具現し、Ｐ型トランジスタとＮ型トランジスタを選択的に具現することで、製造工程が複雑になることを防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例に係る表示装置を示す斜視図である。
【図２】図１の第１基板、ゲート駆動部は、ソースドライブＩＣ、軟性フィルム、回路基板、およびタイミング制御部を示す平面図である。
【図３】ＣＭＯＳ回路を示す回路図である。
【図４】本発明の一実施例に係る薄膜トランジスタを示す平面図である。
【図５】図４のＩ−Ｉ’の断面図である。
【図６】本発明の一実施例に係る薄膜トランジスタのＮ型半導体特性とＰ型半導体特性を示すグラフである。
【図７ａ】本発明の一実施例に係る薄膜トランジスタのＮ型半導体特性具現時の正孔濃度とＰ型半導体特性具現時の電子濃度を示す例示図である。
【図７ｂ】本発明の一実施例に係る薄膜トランジスタのＮ型半導体特性具現時の正孔濃度とＰ型半導体特性具現時の電子濃度を示す例示図である。
【図８】Ｐ型半導体層の厚さによるＰ型半導体特性を示すグラフである。
【図９】本発明の一実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。
【図１０ａ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１０ｂ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１０ｃ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１０ｄ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１０ｅ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１０ｆ】本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１１】本発明の他の実施例に係る薄膜トランジスタを示す平面図である。
【図１２】図１１のII−II’の断面図である。
【図１３】本発明の他の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。
【図１４ａ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１４ｂ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１４ｃ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１４ｄ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１４ｅ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【図１４ｆ】本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１３】
明細書全体にわたって同一の参照番号は、実質的に同一の構成要素を意味する。以下の説明では、本発明の主要な構成と関連がない場合および、本発明の技術分野に公知された構成と機能に対する詳細な説明は省略することができる。本明細書で記述する用語の意味は、次のように理解されなければならない。
【００１４】
本発明の利点および特徴、そしてそれらを達成する方法は、添付の図と共に詳細に後述する実施例を参照すると明確になるだろう。しかし、本発明は、以下で開示する実施例に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施例は、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。
【００１５】
本発明の実施例を説明するために図で開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図に示された事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。
【００１６】
本明細書で言及した「備える」、「有する」、「からなる」などが使用されている場合は、「〜だけ」が使用されていない限り、他の部分が追加され得る。構成要素を単数で表現する場合に特に明示的な記載事項がない限り、複数が含まれる場合を含む。
【００１７】
構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。
【００１８】
位置関係の説明である場合には、例えば、「〜上に」、「〜の上部に」、「〜の下部に」、「〜の隣に」など２つの部分の位置関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、二つの部分の間に１つ以上の他の部分が位置することもできる。
【００１９】
時間の関係に対する説明である場合には、例えば、「〜の後」、「〜に続いて」、「〜次に」、「〜前に」などで時間的前後関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、連続していない場合も含むことができる。
【００２０】
第１、第２などがさまざまな構成要素を記述するために使用されるが、これらの構成要素はこれらの用語によって制限されない。これらの用語は、ただ一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下に記載されている第１構成要素は、本発明の技術的思想内で第２構成要素であることもある。
【００２１】
「Ｘ軸方向」、「Ｙ軸方向」および「Ｚ軸方向」は、互いの関係が垂直方向に成り立った幾何学的な関係だけに解釈されてはならず、本発明の構成は、機能的に作用することができる範囲内より広い方向性を有することを意味することができる。
【００２２】
「少なくとも一つ」の用語は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。たとえば、「第１項目、第２項目及び第３項目のうち少なくとも一つ」の意味は、第１項目、第２項目または第３項目のそれぞれのみならず、第１項目、第２項目及び第３項目の中で２つ以上から提示することができるすべての項目の組み合わせを意味する。
【００２３】
本発明のいくつかの実施例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動と駆動が可能であり、各実施例が互いに独立して実施可能であり、連関関係で一緒に実施することもできる。
【００２４】
以下、添付の図を参照して、本発明の好ましい実施例を詳細に説明することにする。
【００２５】
図１は、本発明の一実施例に係る表示装置を示す斜視図である。図２は図１の第１基板、ゲート駆動部、ソースドライブＩＣ、軟性フィルム、回路基板、およびタイミング制御部を示す平面図である。
【００２６】
図１及び図２を参照すると、本発明の一実施例による有機発光表示装置１０００は、表示パネル１１００、ゲート駆動部１２００、ソースドライブ集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ、以下「ＩＣ」と称する）１３００、軟性フィルム１４００、回路基板１５００、およびタイミング制御部１６００を含む。本発明の一実施例に係る表示装置は、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ  ｄｉｓｐｌａｙ）の中のいずれか一つで具現され得る。
【００２７】
表示パネル１１００は、第１基板１１１０と第２基板１１２０を含む。第２基板１１２０は、封止基板であり得る。第１基板１１１０と第２基板１１２０は、プラスチックフィルム（ｐｌａｓｔｉｃ  ｆｉｌｍ）またはガラス（ｇｌａｓｓ）であり得る。
【００２８】
第２基板１１２０と向かい合う第１基板１１１０の一面上にはゲートライン、データライン、及び画素（Ｐ）が形成される。画素（Ｐ）は、ゲートラインとデータラインの交差構造によって定義される領域に設けられる。画素（Ｐ）は、ゲートラインのゲート信号によってターンオンされて、データラインのデータ電圧を画素（Ｐ）内に供給するトランジスタを含むことができる。トランジスタは、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）であり得る。
【００２９】
表示パネル１１００は、図２に示すように画素（Ｐ）が形成されて画像を表示する表示領域（ＤＡ）と画像を表示しない非表示領域（ＮＤＡ）に区分することができる。表示領域（ＤＡ）には、ゲートライン、データライン、及び画素（Ｐ）が形成され得る。非表示領域（ＮＤＡ）には、ゲート駆動部１２００、パッド、データラインとパッドを接続するためのリンクラインが形成され得る。
【００３０】
ゲート駆動部１２００は、タイミング制御部１６００から入力するゲート制御信号に応じてゲートラインにゲート信号を供給する。ゲート駆動部１２００は、表示パネル１１００の表示領域（ＤＡ）の一側または両側の外側の非表示領域（ＤＡ）にＧＩＰ（ｇａｔｅ  ｄｒｉｖｅｒ  ｉｎ  ｐａｎｅｌ）方式で形成され得る。
【００３１】
ソースドライブＩＣ１３００は、タイミング制御部１６００からのデジタルビデオデータとソース制御信号が入力する。ソースドライブＩＣ１３００は、ソース制御信号によってデジタルビデオデータをアナログデータ電圧に変換してデータラインに供給する。ソースドライブＩＣ１３００が駆動チップで製作されている場合には、ＣＯＦ（ｃｈｉｐ  ｏｎ  ｆｉｌｍ）またはＣＯＰ（ｃｈｉｐ  ｏｎ  ｐｌａｓｔｉｃ）方式で軟性フィルム１４００に実装することができる。
【００３２】
表示パネル１１００の非表示領域（ＮＤＡ）には、データパッドのようなパッドが形成され得る。軟性フィルム１４００には、パッドとソースドライブＩＣ１３００を接続する配線、パッドと回路基板１５００の配線を接続する配線が形成され得る。軟性フィルム１４００は、異方性導電フィルム（ａｎｔｉｓｏｔｒｏｐｉｃ  ｃｏｎｄｕｃｔｉｎｇ  ｆｉｌｍ）を用いて、パッド上に付着され、これにより、パッドと軟性フィルム１４００の配線を接続することができる。
【００３３】
回路基板１５００は、軟性フィルム１４００に付着することができる。回路基板１５００は、駆動チップに具現された多数の回路を実装することができる。例えば、回路基板１５００には、タイミング制御部１６００を実装することができる。回路基板１５００は、プリント回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）またはフレキシブルプリント回路基板（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）であり得る。
【００３４】
タイミング制御部１６００は、回路基板１５００のケーブルを通じて外部のシステムボードからデジタルビデオデータとタイミング信号が入力する。タイミング制御部１６００は、タイミング信号に基づいて、ゲート駆動部１２００の動作タイミングを制御するためのゲート制御信号とソースドライブＩＣ１３００を制御するためのソース制御信号を発生する。タイミング制御部１６００は、ゲート制御信号をゲート駆動部１２００に供給し、ソース制御信号をソースドライブＩＣ１３００に供給する。
【００３５】
一方、表示装置は、駆動のためにＰ型半導体特性を有するＰ型薄膜トランジスタとＮ型半導体の特性を有するＮ型薄膜トランジスタの両方を用いることができる。
【００３６】
例えば、表示装置が有機発光表示装置として具現されている場合には、画素（Ｐ）は、スイッチングトランジスタと駆動トランジスタのように複数のトランジスタを含むことができる。この場合には、スイッチングトランジスタはＮ型薄膜トランジスタで形成され、駆動トランジスタはＰ型薄膜トランジスタで形成することができる。または、スイッチングトランジスタはＰ型薄膜トランジスタで形成して駆動トランジスタはＮ型薄膜トランジスタで形成することができる。
【００３７】
また、表示装置は、ゲート信号を出力するためにＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含むことができる。または、表示装置は、他の信号を出力するためにＣＭＯＳ回路を含むことができる。
【００３８】
ＣＭＯＳ回路は、図３のようにＰ型半導体特性を有する第１トランジスタ（Ｔ１）とＮ型半導体特性を有する第２トランジスタ（Ｔ２）を含むことができる。第１トランジスタ（Ｔ１）のゲート電極と第２トランジスタ（Ｔ２）のゲート電極は、入力端子（ＩＴ）に接続する。第１トランジスタ（Ｔ１）のソース電極は、駆動電圧が供給される駆動電圧ライン（ＶＤＤＬ）に接続し、ドレイン電極は出力端子（ＯＴ）に接続する。第２トランジスタ（Ｔ２）のソース電極はグラウンド（ＧＮＤ）に接続し、ドレイン電極は出力端子（ＯＴ）に接続する。
【００３９】
入力端子（ＩＴ）に第１ロジックレベル電圧が印加される場合には、第１トランジスタ（Ｔ１）は、ターンオンされ、第２トランジスタ（Ｔ２）は、ターンオフされ得る。これにより、駆動電圧ライン（ＶＤＤ）の駆動電圧が第１トランジスタ（Ｔ１）を通じて出力端子（ＯＴ）に出力され得る。入力端子（ＩＴ）の第１ロジックレベル電圧よりも高いレベルを有する第２ロジックレベル電圧が印加される場合には、第２トランジスタ（Ｔ２）は、ターンオンされ、第１トランジスタ（Ｔ１）は、ターンオフされ得る。これにより、出力端子（ＯＴ）は、第２トランジスタ（Ｔ２）を通じてグラウンド（ＧＮＤ）に接続し得るので、出力端子（ＯＴ）は、グラウンド電圧に放電され得る。
【００４０】
すなわち、第１トランジスタ（Ｔ１）はＰ型半導体特性があり、第２トランジスタ（Ｔ２）はＮ型半導体特性があり、第１トランジスタ（Ｔ１）のゲート電極と第２トランジスタ（Ｔ２）のゲート電極は同じゲート電極に接続されるので、ＣＭＯＳ回路で、第１トランジスタ（Ｔ１）と第２トランジスタ（Ｔ２）は、互いに相補的にターンオンおよびターンオフされ得る。
【００４１】
以上で説明したように、表示装置は、駆動のためにＰ型薄膜トランジスタとＮ型薄膜トランジスタの両方を含むことができるが、この場合、製造工程が複雑になる問題がある。しかし、本発明の実施例は、Ｐ型半導体層とＮ型半導体層の両方を含む１つのトランジスタを用いてＣＭＯＳ回路を具現し、Ｐ型トランジスタとＮ型トランジスタを選択的に具現するので、製造工程が複雑になることを防止することができる。
【００４２】
以下では、図４〜図１０を結びつけて、本発明の一実施例に基づいてＣＭＯＳ回路で具現された薄膜トランジスタを詳細に説明し、図１１及び図１２を結びつけて、本発明の他の実施例によってＰ型トランジスタとＮ型トランジスタのいずれか一つで選択的に具現された薄膜トランジスタを詳細に説明する。
【００４３】
図４は、本発明の一実施例に係る薄膜トランジスタを示す平面図である。図５は図４のＩ−Ｉ’の断面図である。
【００４４】
図５は、本発明の一実施例に係る薄膜トランジスタがコプレーナ（ｃｏｐｌａｎａｒ）構造で形成された例を示した。コプレーナ（ｃｏｐｌａｎａｒ）構造は、ゲート電極がアクティブ層の上部に形成された上部ゲート（ｔｏｐ  ｇａｔｅ）構造を有する。
【００４５】
図４及び図５を参照すると、本発明の一実施例に係る薄膜トランジスタ１０は、下部ゲート電極１１０、半導体層１３０、第１ソース電極１４１、第１ドレイン電極１４２、第２ソース電極１４３、第２ドレイン電極１４４、及び上部ゲート電極１６０を含む。半導体層１３０は、Ｎ型半導体層１３１とＰ型半導体層１３２を含む。
【００４６】
上部ゲート電極１６０、Ｐ型半導体層１３２、第１ソース電極１４１、及び第１ドレイン電極１４２は、図３に示された第１トランジスタ（Ｔ１）での役割をして、下部ゲート電極１１０、Ｎ型半導体層１３１、第２ソース電極１４３、及び第２ドレイン電極１４４は、図３に示された第２トランジスタ（Ｔ２）での役割をする。すなわち、本発明の一実施例に係る薄膜トランジスタ１０は、Ｎ型半導体層１３１とＰ型半導体層１３２を含むことにより、Ｎ型半導体特性とＰ型半導体特性をすべて有する。
【００４７】
薄膜トランジスタ１０は、基板１００上に形成される。基板１００は、プラスチック（ｐｌａｓｔｉｃ）またはガラス（ｇｌａｓｓ）からなり得る。
【００４８】
基板１００を通じて浸透する水分から薄膜トランジスタ１０を保護するために、バッファ膜を基板１００上に形成することができる。バッファ膜は交互に積層された複数の無機膜からなり得る。たとえば、バッファ膜２１０は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、ＳｉＯＮ中の一つ以上の無機膜が交互に積層された多重膜で形成することができる。
【００４９】
薄膜トランジスタ１０の下部ゲート電極１１０は、基板１００またはバッファ膜上に形成することができる。下部ゲート電極１１０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することができる。
【００５０】
下部ゲート電極１１０上には第１ゲート絶縁膜１２０を形成することができる。第１ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。
【００５１】
下部ゲート電極１１０は、基板１００からＮ型半導体層１３１に入射する光を遮断する役割をすることができる。つまり、Ｎ型半導体層１３１は、下部ゲート電極１１０によって光から保護することができる。
【００５２】
第１ゲート絶縁膜１２０上には半導体層１３０を形成することができる。半導体層１３０は、Ｎ型半導体層１３１とＰ型半導体層１３２を含むことができる。Ｎ型半導体層１３１は、第１ゲート絶縁膜１２０上に形成され、Ｐ型半導体層１３２は、Ｎ型半導体層１３１上に形成することができる。半導体層１３０は、下部ゲート電極１１０および上部ゲート電極１６０それぞれに重畳することができる。
【００５３】
Ｎ型半導体層１３１は、Ｎ型酸化物半導体層で形成され、Ｐ型半導体層１３２は、Ｐ型酸化物半導体層で形成され得る。Ｎ型半導体層１３１がＮ型酸化物半導体層である場合には、Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＧＺＯ）、Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＺＯ）、Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ（ＩＧＯ）、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＴＺＯ）、Ｇａｌｌｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ（ＧＴＯ）、Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ（ＺＴＯ）、Ｉｎｄｉｕｍ  Ａｌｕｍｉｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＡＺＯ）、Ａｌｕｍｉｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＡＺＯ）、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ（ＩＴＯ）、Ａｎｔｉｍｏｎｙ  Ｔｉｎ  Ｏｘｉｄｅ（ＡＴＯ）、またはＧａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ（ＧＺＯ）で形成することができる。Ｐ型半導体層１３２がＰ型酸化物半導体層である場合には、Ｃｕ２Ｏ、ＳｎＯ、ＮｉＯ、ＣｕＭＯ２（Ｄｅｌａｆｏｓｓｉｔｅ、Ｍ＝Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｙ、Ｓｃ、Ｃｒ）、ＺｎＭ２Ｏ４（Ｓｐｉｎｅｌ、Ｍ＝Ｃｏ、Ｒｈ、Ｉｒ）、ＬｎＣｕＯＣｈ（オキシカルコゲナイド、Ｌｎ＝ランタニド（Ｌａ〜Ｌｕ）、Ｃｈ＝Ｓｅ、Ｓ、Ｔｅ）、またはＣｕ−Ｎａｎｏｗｉｒｅで形成することができる。
【００５４】
Ｎ型半導体層１３１の第１方向（Ｘ軸方向）の長さ（Ｌ１）は、Ｐ型半導体層１３２の第１方向（Ｘ軸方向）の長さ（Ｌ２）より長く形成することができる。これにより、Ｎ型半導体層１３１の一部は、Ｐ型半導体層１３２によって覆われていないことがあり得る。したがって、第２ソース電極１４３と第２ドレイン電極１４４は、Ｐ型半導体層１３２によって覆われていないＮ型半導体層１３１に接続することができる。
【００５５】
図４ではＮ型半導体層１３１の第２方向（Ｙ軸方向）の長さがＰ型半導体層１３２の第２方向（Ｙ軸方向）の長さと実質的に同じように形成された例を示したが、これに限定されない。Ｎ型半導体層１３１の第２方向（Ｙ軸方向）の長さは、Ｐ型半導体層１３２の第２方向（Ｙ軸方向）の長さよりも長く形成することができる。
【００５６】
Ｐ型半導体層１３２上には第２ゲート絶縁膜１５１と第３ゲート絶縁膜１５２が形成される。第２ゲート絶縁膜１５１と第３ゲート絶縁膜１５２それぞれは、無機膜、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。第３ゲート絶縁膜１５２は省略することができる。
【００５７】
第３ゲート絶縁膜１５２上には上部ゲート電極１６０が形成される。上部ゲート電極１６０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することができる。
【００５８】
図４では、上部ゲート電極１６０の第２方向（Ｙ軸方向）の長さがＰ型半導体層１３２の第２方向（Ｙ軸方向）の長さよりも長く形成された例を示したが、これに限定されない。つまり、上部ゲート電極１６０の第２方向（Ｙ軸方向）の長さは、Ｐ型半導体層１３２の第２方向（Ｙ軸方向）の長さと実質的に同じかまたはそれより短いことがあり得る。ただし、上部ゲート電極１６０の第２方向（Ｙ軸方向）の長さが長いほどＰ型半導体層１３２のチャネル領域が広く形成されるので、上部ゲート電極１６０の第２方向（Ｙ軸方向）の長さは、これを考慮して設計することができる。
【００５９】
第１ゲート絶縁膜１２０、Ｎ型半導体層１３１、Ｐ型半導体層１３２、及び上部ゲート電極１６０上には層間絶縁膜１７０が形成される。層間絶縁膜１７０は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。
【００６０】
層間絶縁膜１７０には、層間絶縁膜１７０を貫通してＰ型半導体層１３２を露出させる第１コンタクトホール（Ｃ１）と第２コンタクトホール（Ｃ２）が形成され、層間絶縁膜１７０を貫通してＮ型半導体層１３１を露出させる第３コンタクトホール（Ｃ３）と第４コンタクトホール（Ｃ４）を形成することができる。詳細には、第３コンタクトホール（Ｃ３）と第４コンタクトホール（Ｃ４）によりＰ型半導体層１３２によって覆われていないＮ型半導体層１３１が露出することができる。
【００６１】
層間絶縁膜１７０上には、第１ソース電極１４１、第１ドレイン電極１４２、第２ソース電極１４３、及び第２ドレイン電極１４４を形成することができる。第１ソース電極１４１は、第１コンタクトホール（Ｃ１）を通じてＰ型半導体層１３２に接続することができる。第１ドレイン電極１４２は、第２コンタクトホール（Ｃ２）を通じてＰ型半導体層１３２に接続することができる。第２ソース電極１４３は、第３コンタクトホール（Ｃ３）を通じてＰ型半導体層１３２によって覆われていないＮ型半導体層１３１に接続することができる。第２ドレイン電極１４４は、第４コンタクトホール（Ｃ４）を通じてＰ型半導体層１３２によって覆われていないＮ型半導体層１３１に接続することができる。
【００６２】
第１ソース電極１４１と、第１ドレイン電極１４２は、第１方向（Ｘ軸方向）の長さがＮ型半導体層１３１よりも短いＰ型半導体層１３２に接続するので、第１ソース電極１４１と、第１ドレイン電極１４２との間の間隔は、第２ソース電極１４３と第２ドレイン電極１４４との間の間隔よりも短い。
【００６３】
第１ドレイン電極１４２と第２ドレイン電極１４４は、互いに接続することができ、この場合、薄膜トランジスタ１０は、ＣＭＯＳとして機能することができる。
【００６４】
図６は、本発明の一実施例に係る薄膜トランジスタのＮ型半導体特性とＰ型半導体特性を示すグラフである。図７ａ及び図７ｂは、本発明の一実施例に係る薄膜トランジスタのＰ型半導体特性具現時の正孔濃度とＮ型半導体特性を具現時の電子濃度を示す例示図である。
【００６５】
図６、図７ａ及び図７ｂは、Ｎ型半導体層１３１がＩＧＺＯで形成され、Ｐ型半導体層１３２がＣｕ２Ｏに形成されたものを中心に説明した。
【００６６】
図６では、下部ゲート電極１１０に印加される電圧によってＮ型半導体層１３１に流れる電流（ＮＩｄｓ）と上部ゲート電極１６０に印加される電圧によってＰ型半導体層１３２に流れる電流（ＰＩｄｓ）が示されている。図６のＸ軸はゲート電圧（Ｖｇ）を示し、Ｙ軸は電流値（Ａ）を示す。
【００６７】
図７ａは、図６で、ゲート電圧（Ｖｇ）が−１０Ｖである場合、つまり、Ｐ型半導体層１３２に流れる電流（ＰＩｄｓ）が飽和状態の正孔濃度が示されている。図７ｂには、図６で、ゲート電圧（Ｖｇ）が＋１０Ｖである場合、つまり、Ｎ型半導体層１３１に流れる電流（ＮＩｄｓ）が飽和状態の電子濃度が示されている。
【００６８】
図６を参照すると、下部ゲート電極１１０に印加されたゲート電圧（Ｖｇ）が負電圧を有する場合、Ｎ型半導体層１３１には、ほぼ電流が流れない。また、下部ゲート電極１１０に印加されたゲート電圧（Ｖｇ）が正電圧を有する場合、Ｎ型半導体層１３１に流れる電流（ＮＩｄｓ）は、ゲート電圧（Ｖｇ）に比例して上昇する。また、図７ｂに示すようにＮ型半導体層１３１に流れる電流（ＮＩｄｓ）が飽和した場合には、電子濃度は、下部ゲート電極１１０に近接したＮ型半導体層１３１の下部で最も高く示される。したがって、Ｎ型半導体層１３１は、Ｎ型半導体特性を有するとすることができる。
【００６９】
上部ゲート電極１６０に印加されたゲート電圧（Ｖｇ）が正電圧を有する場合、Ｐ型半導体層１３２には、ほぼ電流が流れない。また、上部ゲート電極１６０に印加されたゲート電圧（Ｖｇ）が負電圧を有する場合、Ｐ型半導体層１３２に流れる電流（ＰＩｄｓ）は、ゲート電圧（Ｖｇ）が低くなるほど上昇する。また、図７ａに示すようにＰ型半導体層１３２に流れる電流（ＰＩｄｓ）が飽和した場合には、正孔濃度はＰ型半導体層１３２で最も高く示される。したがって、Ｐ型半導体層１３２は、Ｐ型半導体特性を有するとすることができる。
【００７０】
一方、Ｎ型半導体層１３１上にＰ型半導体層１３２を形成する場合には、Ｎ型半導体層１３１とＰ型半導体層１３２のアクティブ領域でＰＮ接合により空乏（ｄｅｐｌｅｔｉｏｎ）が発生し得る。したがって、キャリア濃度の制御が素子特性具現に非常に重要である。このため、Ｐ型半導体層１３２の厚さは、Ｎ型半導体層１３１の厚さよりも薄く形成することができる。この場合、Ｎ型半導体層１３１のキャリア濃度は約５×ｅ１７／ｃｍ３であり、Ｐ型半導体層１３２のキャリア濃度は約１×ｅ１８／ｃｍ３であることが好ましい。
【００７１】
図８は、Ｐ型半導体層の厚さによるＰ型半導体特性を示すグラフである。図８は、ドレイン・ソース間電圧が−２０Ｖと仮定する時、Ｎ型半導体層１３１の厚さが３０ｎｍであり、Ｐ型半導体層１３２の厚さが１０ｎｍ、２０ｎｍ、および３０ｎｍである時のゲート・ソース電圧（Ｖｇｓ）に基づいて、第２チャネル領域（ＣＨ２）の電流値（Ｉｄｓ２）を示す。図８において、Ｘ軸はゲート・ソース間電圧を示し、Ｙ軸は第２チャネル領域（ＣＨ２）の電流値（Ｉｄｓ）を示す。
【００７２】
図８を参照すると、Ｐ型半導体層１３２の厚さが２０ｎｍまたは３０ｎｍである時、ゲート・ソース電圧（Ｖｇｓ）の変化にもかかわらず、電流が継続的に流れるので、Ｐ型半導体特性を具現するのは難しい。つまり、Ｐ型半導体層１３２の厚さが２０ｎｍまたは３０ｎｍである時、Ｐ型半導体層１３２は、Ｐ型半導体特性を有しない。
【００７３】
一方、Ｐ型半導体層１３２の厚さが１０ｎｍの場合には、ゲート・ソース電圧（Ｖｇｓ）が０Ｖ付近でオフ電流特性が現れる。つまり、Ｐ型半導体層１３２の厚さが１０ｎｍの時、Ｐ型半導体特性を具現することは可能である。
【００７４】
したがって、本発明の一実施例に係る薄膜トランジスタ１０は、Ｐ型半導体層１３２の厚さがＮ型半導体層１３１の厚さよりも薄いときにＰ型半導体特性を具現することができる。
【００７５】
以上で説明したように、本発明の一実施例によると、下部ゲート電極１１０上にＮ型半導体層１３１が形成され、Ｎ型半導体層１３１上にＰ型半導体層１３２が形成され、Ｐ型半導体層１３２上に上部ゲート電極１６０が形成され、Ｎ型半導体層１３１の第１方向（Ｘ軸方向）の長さ（Ｌ１）がＰ型半導体層１３２の第２方向（Ｙ軸方向）の長さ（Ｌ２）より長く形成される。これにより、第１ソース電極１４１と、第１ドレイン電極１４２がＰ型半導体層１３２に接続され、第２ソース電極１４３と第２ドレイン電極１４４がＰ型半導体層１３２によって覆われないＮ型半導体層１３１に接続することができる。その結果、本発明の実施例は、下部ゲート電極１１０に正電圧が印加される場合、Ｎ型半導体層１３１は、Ｎ型半導体特性を有し、上部ゲート電極１６０に負電圧が印加される場合、Ｐ型半導体層１３２は、Ｐ型半導体特性を有するように具現することができる。
【００７６】
図９は、本発明の一実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。図１０ａ〜図１０ｆは、本発明の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【００７７】
図１０ａ〜図１０ｆに示した断面図は、図６に示した薄膜トランジスタの製造方法に関するものなので、同一の構成に対して同一の符号を付与した。以下では、図９および図１０ａ〜図１０ｆを結びつけて、本発明の一実施例に係る薄膜トランジスタの製造方法を詳細に説明する。
【００７８】
第一に、図１０ａに示すように、基板１００上に下部ゲート電極１１０を形成する。詳細には、スパッタリング法（ｓｐｕｔｔｅｒｉｎｇ）によって基板１００上の全面に第１金属層を形成する。そして、第１金属層上にフォトレジストパターンを形成した後、第１金属層をエッチングするマスク工程を用いて、第１金属層をパターニングすることにより、下部ゲート電極１１０を形成する。下部ゲート電極１１０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することができる。
【００７９】
基板１００を通じて浸透する水分から薄膜トランジスタ１０を保護するために、バッファ膜を基板１００上に形成し、バッファ膜上に下部ゲート電極１１０を形成することができる。バッファ膜は交互に積層された複数の無機膜からなり得る。たとえば、バッファ膜は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、ＳｉＯＮ中の一つ以上の無機膜が交互に積層された多重膜で形成することができる。バッファ膜はＰＥＣＶＤ法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成することができる。（図９のＳ１０１）
【００８０】
第二に、図１０ｂに示すように下部ゲート電極１１０上に第１ゲート絶縁膜１２０を形成することができる。第１ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。第１ゲート絶縁膜１２０は、ＰＥＣＶＤ法を用いて形成することができる。
【００８１】
そして、第１ゲート絶縁膜１２０上にＮ型半導体層１３１とＰ型半導体層１３２を含む半導体層１３０を形成する。
【００８２】
スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、第１ゲート絶縁膜１２０上の全面に、第１半導体層を形成した後、第１半導体層上の全面に第２半導体層を形成する。そして、フォトレジストパターンを用いたマスク工程を利用して、第１及び第２半導体層を同時にパターニングしてＮ型半導体層１３１とＰ型半導体層１３２を形成する。Ｎ型半導体層１３１は、下部ゲート電極１１０と重畳することができる。
【００８３】
Ｎ型半導体層１３１とＰ型半導体層１３２は、酸化物半導体層で形成することができる。この場合には、Ｎ型半導体層１３１は、ＩＧＺＯ、ＩＺＯ、ＩＧＯ、ＩＴＺＯ、ＧＴＯ、ＺＴＯ、ＩＡＺＯ、ＡＺＯ、ＩＴＯ、ＡＴＯ、またはＧＺＯで形成することができる。Ｐ型半導体層１３２は、Ｃｕ２Ｏ、ＳｎＯ、ＮｉＯ、ＣｕＭＯ２（Ｄｅｌａｆｏｓｓｉｔｅ、Ｍ＝Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｙ、Ｓｃ、Ｃｒ）、ＺｎＭ２Ｏ４（Ｓｐｉｎｅｌ、Ｍ＝Ｃｏ、Ｒｈ、Ｉｒ）、ＬｎＣｕＯＣｈ（オキシカルコゲナイド、Ｌｎ＝ランタニド（Ｌａ〜Ｌｕ）、Ｃｈ＝Ｓｅ、Ｓ、Ｔｅ）、またはＣｕ−Ｎａｎｏｗｉｒｅで形成することができる。以下では、Ｐ型半導体層１３２がＣｕ２Ｏで形成される場合を中心に説明する。
【００８４】
Ｐ型半導体層１３２がＣｕ２Ｏで形成される場合には、薄膜トランジスタ１０がＮ型半導体特性とＰ型半導体特性をすべて有するために、Ｎ型半導体層１３１とＰ型半導体層１３２は、真空状態が維持されたまま形成されなければならない。つまり、Ｎ型半導体層１３１とＰ型半導体層１３２は、一つのチャンバー内で真空状態を維持し、連続して蒸着することができる。例えば、Ｎ型半導体層１３１とＰ型半導体層１３２を形成する際に、真空は５〜１０ｍＴｏｒｒに維持することができる。
【００８５】
Ｎ型半導体層１３１とＰ型半導体層１３２を形成する際に、真空状態が維持されなければ、Ｎ型半導体層１３１が大気（ａｔｍｏｓｐｈｅｒｅ）中の酸素によって酸化され得る。この場合には、Ｎ型半導体層１３１とＰ型半導体層１３２の界面が不安定になり得る。また、Ｎ型半導体層１３１とＰ型半導体層１３２を形成する際に、真空状態が維持されなければ、大気（ａｔｍｏｓｐｈｅｒｅ）中の酸素によってＰ型半導体層１３２がＣｕ２Ｏに形成されず、ＣｕＯで形成され得る。
【００８６】
Ｃｕ２Ｏをターゲットに用いて、Ｐ型半導体層１３２を形成する場合には、酸素分圧は３％以下であることが好ましい。この場合には、酸素分圧が３％を超える場合には、Ｐ型半導体層１３２がＣｕ２Ｏに形成されず、ＣｕＯで形成され得る。また、Ｃｕをターゲットに用いて、Ｏ２反応方法でＰ型半導体層１３２を形成する場合には、酸素分圧は４０％以上であることが好ましい。
【００８７】
Ｐ型半導体層１３２がＣｕＯで形成される場合には、Ｃｕ２Ｏで形成される場合に比べて電子移動度が大きく低下し得る。つまり、Ｐ型半導体層１３２がＣｕＯで形成される場合、Ｐ型半導体層１３２の電子移動度は、１ｃｍ２／Ｖｓ以下と非常に低い。これにより、薄膜トランジスタ１０は、Ｐ型半導体特性を具現することが難しい。
【００８８】
一方、ＣｕＯで形成されたＰ型半導体層１３２をＣｕ２Ｏに置換するために、高温で熱処理することができる。例えば、ＣｕＯで形成されたＰ型半導体層１３２を真空状態で３００度以上の高温で３０分以上熱処理することができる。しかし、真空状態で高温で熱処理する場合、Ｎ型半導体層１３１に酸素が脱着してＮ型半導体層１３１の導電性が高くなり得る。これにより、下部ゲート電極１１０に印加されたゲート電圧（Ｖｇ）が負電圧を有してもＮ型半導体層１３１には、電流（ＮＩｄｓ）が流れることができる。つまり、オフ電流（ｏｆｆ  ｃｕｒｒｅｎｔ）が増加するという問題が発生し得る。
【００８９】
Ｎ型半導体層１３１は、酸素が豊富な状態で形成することができる。例えば、Ｎ型半導体層１３１が形成されるとき、酸素分圧は３％〜１０％であり得る。しかし、Ｎ型半導体層１３１の材料によって、電子移動度の向上が必要な場合、Ｎ型半導体層１３１を形成するための酸素分圧の条件は、０％〜３％であり得る。
【００９０】
Ｎ型半導体層１３１は、電子移動度を向上させるために３０ｎｍ以下であることが好ましい。また、Ｐ型半導体層１３２は、厚さが１０ｎｍ以下に形成されてこそ図４のように、第２チャネル領域（ＣＨ２）のターンオフを制御することができるだけでなく、Ｐ型半導体層１３２がＣｕ２Ｏで形成されやすい。したがって、Ｐ型半導体層１３２の厚さは、１０ｎｍ以下であり得る。（図９のＳ１０２）
【００９１】
第三に、図１０ｃに示すようにＰ型半導体層１３２の一部を覆うように第２ゲート絶縁膜１５１を形成し、第２ゲート絶縁膜１５１を保護膜として、第２ゲート絶縁膜１５１に覆われないＰ型半導体層１３２をエッチングする。これにより、Ｎ型半導体層１３１の第１方向（Ｘ軸方向）の長さ（Ｌ１）は、Ｐ型半導体層１３２の第１方向（Ｘ軸方向）の長さ（Ｌ２）より長く形成することができる。（図９のＳ１０３）
【００９２】
第四に、図１０ｄに示すように、第２ゲート絶縁膜１５１上に第３ゲート絶縁膜１５２を形成し、第３ゲート絶縁膜１５２上に上部ゲート電極１６０を形成する。
【００９３】
詳細には、ＰＥＣＶＤ法を用いて、第２ゲート絶縁膜１５１上の全面に第３ゲート絶縁膜１５２を形成する。そして、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、第３ゲート絶縁膜１５２上の全面に第２金属層を形成する。そして、フォトレジストパターンを用いたマスク工程を利用して、第２ゲート絶縁膜１５１、第３ゲート絶縁膜１５２、及び第２金属層を一括パターニングして第２ゲート絶縁膜１５１、第３ゲート絶縁膜１５２、および上部ゲート電極１６０を完成する。上部ゲート電極１６０は、Ｐ型半導体層１３２と重畳することができる。第３ゲート絶縁膜１５２は省略することができる。（図９のＳ１０４）
【００９４】
第五に、図１０ｅに示すようにＮ型半導体層１３１、Ｐ型半導体層１３２、及び上部ゲート電極１６０上に層間絶縁膜１７０を形成する。層間絶縁膜１７０は、ＰＥＣＶＤ法を用いて形成することができる。
【００９５】
そして、層間絶縁膜１７０を貫通してＰ型半導体層１３２を露出させる第１コンタクトホール（Ｃ１）及び第２コンタクトホール（Ｃ２）とＰ型半導体層１３２によって覆われていないＮ型半導体層１３１を露出させる第３コンタクトホール（Ｃ３）及び第４コンタクトホール（Ｃ４）を形成することができる。（図９のＳ１０５）
【００９６】
第六に、図１０ｆに示すように、層間絶縁膜１７０上に第１ソース電極１４１及び第２ソース電極１４３と、第１ドレイン電極１４２および第２ドレイン電極１４４を形成する。
【００９７】
詳細には、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを利用して、層間絶縁膜１７０上の全面に第３金属層を形成する。そして、フォトレジストパターンを用いたマスク工程を利用して、第３金属層をパターニングして第１ソース電極１４１及び第２ソース電極１４３と、第１ドレイン電極１４２および第２ドレイン電極１４４を形成する。
【００９８】
第１ソース電極１４１は、第１コンタクトホール（Ｃ１）を通じてＰ型半導体層１３２に接続することができる。第１ドレイン電極１４２は、第２コンタクトホール（Ｃ２）を通じてＰ型半導体層１３２に接続することができる。第２ソース電極１４３は、第３コンタクトホール（Ｃ３）を通じてＰ型半導体層１３２によって覆われていないＮ型半導体層１３１に接続することができる。第２ドレイン電極１４４は、第４コンタクトホール（Ｃ４）を通じてＰ型半導体層１３２によって覆われていないＮ型半導体層１３１に接続することができる。
【００９９】
第１ドレイン電極１４２と第２ドレイン電極１４４は、互いに接続することができ、この場合、薄膜トランジスタ１０は、ＣＭＯＳとして機能することができる。
【０１００】
第１ドレイン電極１４２および第２ドレイン電極１４４、第１ドレイン電極１４２及び第２ドレイン電極１４４は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）  、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することができる。また、第１ソース電極１４１と、第１ドレイン電極１４２は、Ｐ型半導体層１３２と接触するので、これを考慮して、仕事関数５．０ｅＶよりも大きい、パラジウム（Ｐｄ、５．２２ｅＶ〜５．６ｅＶ）、白金（Ｐｔ、５．１２ｅＶ〜５．９３ｅＶ）、金（Ａｕ、５．１ｅＶ〜５．４７ｅＶ）、ニッケル（Ｎｉ、５．０４ｅＶ〜５．３５ｅＶ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することが好ましい。（図９のＳ１０６）
【０１０１】
以上で説明したように、本発明の実施例によると、Ｎ型半導体層１３１とＰ型半導体層１３２は、一つのチャンバー内で真空状態を維持して連続蒸着して形成される。その結果、本発明の実施例は、Ｎ型半導体層１３１とＰ型半導体層１３２の界面を安定的に形成することができるだけでなく、ＣｕＯではなくＣｕ２Ｏで形成することができる。すなわち、本発明の実施例は、Ｎ型半導体層１３１がＮ型半導体特性を有し、Ｐ型半導体層１３２がＰ型半導体特性を有する薄膜トランジスタを製造することができる。
【０１０２】
図１１は、本発明の他の実施例に係る薄膜トランジスタを示す平面図である。図１２は、図１１のII−II’の断面図である。
【０１０３】
図１１は、本発明の他の実施例に係る薄膜トランジスタがコプレーナ（ｃｏｐｌａｎａｒ）構造で形成された例を示した。コプレーナ（ｃｏｐｌａｎａｒ）構造は、ゲート電極がアクティブ層の上部に形成された上部ゲート（ｔｏｐ  ｇａｔｅ）構造を有する。
【０１０４】
図１１及び図１２を参照すると、本発明の他の実施例に係る薄膜トランジスタ１０は、Ｐ型半導体特性を有するＰ型薄膜トランジスタ（ＰＴ）とＮ型半導体の特性を有するＮ型薄膜トランジスタ（ＮＴ）を含む。
【０１０５】
Ｐ型薄膜トランジスタ（ＰＴ）は、第１下部ゲート電極１１１、第１半導体層２３０、第１ソース電極１４１、第１ドレイン電極１４２、及び第１上部ゲート電極１６１を含む。第１半導体層２３０は、第１Ｎ型半導体層１３３と第１Ｐ型半導体層１３４を含む。第１上部ゲート電極１６１に電圧が印加されるとき、薄膜トランジスタ１０は選択的にＰ型薄膜トランジスタとして具現される。Ｐ型薄膜トランジスタ（ＰＴ）で第１下部ゲート電極１１１には、電圧が印加されないため、第１下部ゲート電極１１１は、基板１００を通じて第１Ｎ型半導体層１３３に入射する光を遮断する光遮断層として機能する。
【０１０６】
Ｎ型薄膜トランジスタ（ＮＴ）は、第２下部ゲート電極１１２、第２半導体層２４０、第２ソース電極１４４、及び第２ドレイン電極１４５、及び第２上部ゲート電極１６２を含む。第２半導体層２４０は、第２Ｎ型半導体層１３５と第２Ｐ型半導体層１３６を含む。第２下部ゲート電極１１２に電圧が印加されるとき、薄膜トランジスタ１０は選択的にＮ型薄膜トランジスタとして具現される。Ｎ型薄膜トランジスタ（ＮＴ）で第２上部ゲート電極１６２には、電圧が印加されないので、第２上部ゲート電極１６２は省略することができる。
【０１０７】
薄膜トランジスタ１０は、基板１００上に形成される。基板１００は、プラスチック（ｐｌａｓｔｉｃ）またはガラス（ｇｌａｓｓ）からなり得る。
【０１０８】
基板１００を通じて浸透する水分から薄膜トランジスタ１０を保護するために、バッファ膜を基板１００上に形成することができる。バッファ膜は交互に積層された複数の無機膜からなり得る。たとえば、バッファ膜２１０は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、ＳｉＯＮ中の一つ以上の無機膜が交互に積層された多重膜で形成することができる。
【０１０９】
第１下部ゲート電極１１１と第２下部ゲート電極１１２は、基板１００またはバッファ膜上に形成することができる。第１下部ゲート電極１１１と第２下部ゲート電極１１２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することができる。
【０１１０】
第１下部ゲート電極１１１と第２下部ゲート電極１１２上には、第１ゲート絶縁膜１２０を形成することができる。第１ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。
【０１１１】
第１下部ゲート電極１１１と第２下部ゲート電極１１２は、基板１００から第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５に入射する光を遮断する役割をすることができる。すなわち、第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５は、第１下部ゲート電極１１１と第２下部ゲート電極１１２によって光から保護することができる。
【０１１２】
第１ゲート絶縁膜１２０上には、第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５を形成することができる。第１Ｎ型半導体層１３３上に第１Ｐ型半導体層１３４を形成し、第２Ｎ型半導体層１３５上に第２Ｐ型半導体層１３６を形成することができる。第１Ｎ型半導体層１３３と第１Ｐ型半導体層１３４のそれぞれは、第１下部ゲート電極１１１および、第１上部ゲート電極１６１それぞれに重畳することができる。第２Ｎ型半導体層１３５と第２Ｐ型半導体層１３６それぞれは、第２下部ゲート電極１１２それぞれに重畳することができる。
【０１１３】
第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５は、Ｎ型酸化物半導体層に形成され、第１Ｐ型半導体層１３４と第２Ｐ型半導体層１３６は、Ｐ型酸化物半導体層に形成することができる。Ｎ型半導体層１３１がＮ型酸化物半導体層である場合には、ＩＧＺＯ、ＩＺＯ、ＩＧＯ、ＩＴＺＯ、ＧＴＯ、ＺＴＯ、ＩＡＺＯ、ＡＺＯ、ＩＴＯ、ＡＴＯ、またはＧＺＯで形成することができる。Ｐ型半導体層１３２がＰ型酸化物半導体層である場合には、Ｃｕ２Ｏ、ＳｎＯ、ＮｉＯ、ＣｕＭＯ２（Ｄｅｌａｆｏｓｓｉｔｅ、Ｍ＝Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｙ、Ｓｃ、Ｃｒ）、ＺｎＭ２Ｏ４（Ｓｐｉｎｅｌ、Ｍ＝Ｃｏ、Ｒｈ、Ｉｒ）、ＬｎＣｕＯＣｈ（オキシカルコゲナイド、Ｌｎ＝ランタニド（Ｌａ〜Ｌｕ）、Ｃｈ＝Ｓｅ、Ｓ、Ｔｅ）、またはＣｕ−Ｎａｎｏｗｉｒｅで形成することができる。
【０１１４】
第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５がＮ型酸化物半導体層に形成され、第１Ｐ型半導体層１３４と第２Ｐ型半導体層１３６がＰ型酸化物半導体層に形成される場合には、第１Ｐ型半導体層１３４と第２Ｐ型半導体層１３６のそれぞれの厚さは、第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５のそれぞれの厚さよりも薄く形成することができる。特に、Ｐ型半導体特性を適切に具現するためには、第１Ｐ型半導体層１３４と第２Ｐ型半導体層１３６の厚さを１０ｎｍ以下に形成することが好ましい。
【０１１５】
第２Ｎ型半導体層１３５の第１方向（Ｘ軸方向）の長さ（Ｌ３）は、第２Ｐ型半導体層１３６の第１方向（Ｘ軸方向）の長さ（Ｌ４）より長く形成することができる。これにより、第２Ｎ型半導体層１３５の一部は、第２Ｐ型半導体層１３６によって覆われていないことがあり得る。したがって、第２ソース電極１４３と第２ドレイン電極１４４は、第２Ｐ型半導体層１３６によって覆われていない第２Ｎ型半導体層１３５に接続することができる。
【０１１６】
図１１は、第１Ｎ型半導体層１３３の第１方向（Ｘ軸方向）の長さが第１Ｐ型半導体層１３４の第１方向（Ｘ軸方向）の長さと実質的に同一に形成された例を示したが、これに限定されない。第１Ｎ型半導体層１３３の第１方向（Ｘ軸方向）の長さは、第１Ｐ型半導体層１３４の第１方向（Ｘ軸方向）の長さよりも長く形成することができる。
【０１１７】
また、図１１は、第１Ｎ型半導体層１３３の第２方向（Ｙ軸方向）の長さが第１Ｐ型半導体層１３４の第２方向（Ｙ軸方向）の長さと実質的に同一に形成された例を示したが、これに限定されない。第１Ｎ型半導体層１３３の第２方向（Ｙ軸方向）の長さは、第１Ｐ型半導体層１３４の第２方向（Ｙ軸方向）の長さよりも長く形成することができる。また、第２Ｎ型半導体層１３５の第２方向（Ｙ軸方向）の長さが第２Ｐ型半導体層１３６の第２方向（Ｙ軸方向）の長さと実質的に同一に形成された例を示したが、これに限定されない。第２Ｎ型半導体層１３５の第２方向（Ｙ軸方向）の長さは、第２Ｐ型半導体層１３６の第２方向（Ｙ軸方向）の長さよりも長く形成することができる。
【０１１８】
第１Ｐ型半導体層１３４と第２Ｐ型半導体層１３６上には、第２ゲート絶縁膜１５１と第３ゲート絶縁膜１５２が形成される。第２ゲート絶縁膜１５１と第３ゲート絶縁膜１５２それぞれは、無機膜、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。第３ゲート絶縁膜１５２は省略することができる。
【０１１９】
第３ゲート絶縁膜１５２上には、第１上部ゲート電極１６１と第２上部ゲート電極１６２が形成される。第１上部ゲート電極１６１と第２上部ゲート電極１６２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）と銅（Ｃｕ）中のいずれか一つまたはこれらの合金からなる単一層または複数層で形成することができる。
【０１２０】
図１１では、第１上部ゲート電極１６１の第２方向（Ｙ軸方向）の長さが第１Ｐ型半導体層１３４の第２方向（Ｙ軸方向）の長さよりも長く形成された例を示したが、これに限定されない。すなわち、第１上部ゲート電極１６１の第２方向（Ｙ軸方向）の長さは、第１Ｐ型半導体層１３４の第２方向（Ｙ軸方向）の長さと実質的に同一かまたはそれより短いことがあり得る。ただし、第１上部ゲート電極１６１の第２方向（Ｙ軸方向）の長さが長いほど、第１Ｐ型半導体層１３４のチャネル領域が広く形成されるので、第１上部ゲート電極１６１の第２方向（Ｙ軸方向）の長さは、これを考慮して設計することができる。
【０１２１】
また、図１１では、第２上部ゲート電極１６２の第２方向（Ｙ軸方向）の長さが第２Ｐ型半導体層１３６の第２方向（Ｙ軸方向）の長さよりも長く形成された例を示したが、これに限定されない。すなわち、第２上部ゲート電極１６２の第２方向（Ｙ軸方向）の長さは、第２Ｐ型半導体層１３６の第２方向（Ｙ軸方向）の長さと実質的に同一かまたはそれより短いことがあり得る。ただし、第２上部ゲート電極１６２の第２方向（Ｙ軸方向）の長さが長いほど、第２Ｐ型半導体層１３６のチャネル領域が広く形成されるので、第２ゲート電極１６２の第２方向（Ｙ軸方向）の長さは、これを考慮して設計することができる。
【０１２２】
第１ゲート絶縁膜１２０、第１Ｎ型半導体層１３３、第１Ｐ型半導体層１３４、第２Ｎ型半導体層１３５、第２Ｐ型半導体層１３６、第１上部ゲート電極１６１および第２上部ゲート電極１６２上に層間絶縁膜１７０が形成される。層間絶縁膜１７０は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはそれらの多重膜で形成することができる。
【０１２３】
層間絶縁膜１７０には、層間絶縁膜１７０を貫通して第１Ｐ型半導体層１３４を露出させる第１コンタクトホール（Ｃ１）と第２コンタクトホール（Ｃ２）が形成され、層間絶縁膜１７０を貫通して第２Ｎ型半導体層１３５を露出させる第３コンタクトホール（Ｃ３）と第４コンタクトホール（Ｃ４）を形成することができる。詳細には、第３コンタクトホール（Ｃ３）と第４コンタクトホール（Ｃ４）により、第２Ｐ型半導体層１３６によって覆われていない第２Ｎ型半導体層１３５を露出することができる。
【０１２４】
層間絶縁膜１７０上に第１ソース電極１４１、第１ドレイン電極１４２、第２ソース電極１４３、及び第２ドレイン電極１４４を形成することができる。第１ソース電極１４１は、第１コンタクトホール（Ｃ１）を通じて第１Ｐ型半導体層１３４に接続することができる。第１ドレイン電極１４２は、第２コンタクトホール（Ｃ２）を通じて第１Ｐ型半導体層１３４に接続することができる。第２ソース電極１４３は、第３コンタクトホール（Ｃ３）を通じて第２Ｐ型半導体層１３６によって覆われていない第２Ｎ型半導体層１３５に接続することができる。第２ドレイン電極１４４は、第４コンタクトホール（Ｃ４）を通じて第２Ｐ型半導体層１３６によって覆われていない第２Ｎ型半導体層１３５に接続することができる。
【０１２５】
第１ソース電極１４１と、第１ドレイン電極１４２は、第１Ｐ型半導体層１３４に接続され、第２ソース電極１４３と第２ドレイン電極１４４は、第２Ｎ型半導体層１３５に接続されるので、第１ソース電極１４１と第１ドレイン電極１４２との間の間隔は、第２ソース電極１４３と第２ドレイン電極１４４との間の間隔よりも短い。
【０１２６】
第１ドレイン電極１４２と第２ドレイン電極１４４は、互いに接続することができ、この場合、薄膜トランジスタ１０は、ＣＭＯＳとして機能することができる。
【０１２７】
図１３は、本発明の他の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。図１４ａ〜図１４ｆは、本発明の他の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
【０１２８】
図１４ａ〜図１４ｆに示された断面図は、図１３に示された薄膜トランジスタの製造方法に関するものなので、同一の構成に対して同一の符号を付与した。以下では、図１３および図１４ａ〜図１４ｆを結びつけて、本発明の他の実施例に係る薄膜トランジスタの製造方法を詳細に説明する。
【０１２９】
最初に、図１４ａに示すように、基板１００上に第１下部ゲート電極１１１と第２下部ゲート電極１１２を形成する。図１３のＳ２０１の工程は、図９のＳ１０１の工程と実質的に同じなので、これに対する詳細な説明は省略する。（図１３のＳ２０１）
【０１３０】
第二に、図１４ｂに示すように、第１下部ゲート電極１１１と第２下部ゲート電極１１２上に第１ゲート絶縁膜１２０を形成し、第１ゲート絶縁膜１２０上に第１Ｎ型半導体層１３３と第２Ｎ型半導体層１３５を形成し、第１Ｎ型半導体層１３３上に第１Ｐ型半導体層１３４を形成し、第２Ｎ型半導体層１３５上に第２Ｐ型半導体層１３６を形成する。図１３のＳ２０２の工程は、図９のＳ１０２の工程と実質的に同じなので、これに対する詳細な説明は省略する。（図１３のＳ２０２）
【０１３１】
第三に、図１４ｃに示すように、第１Ｐ型半導体層１３４の全部と第２Ｐ型半導体層１３６の一部を覆うように第２ゲート絶縁膜１５１を形成し、第２ゲート絶縁膜１５１を保護膜として、第２ゲート絶縁膜１５１に覆われていない第２Ｐ型半導体層１３６をエッチングする。これにより、第２Ｎ型半導体層１３５の第１方向（Ｘ軸方向）の長さ（Ｌ３）は、第２Ｐ型半導体層１３６の第１方向（Ｘ軸方向）の長さ（Ｌ４）より長く形成することができる。（図１３のＳ２０３）
【０１３２】
第四に、図１４ｄに示すように、第２ゲート絶縁膜１５１上に第３ゲート絶縁膜１５２を形成し、第３ゲート絶縁膜１５２上に上部ゲート電極１６０を形成する。
【０１３３】
詳細には、ＰＥＣＶＤ法を用いて、第２ゲート絶縁膜１５１上の全面に第３ゲート絶縁膜１５２を形成する。そして、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、第３ゲート絶縁膜１５２上の全面に第２金属層を形成する。そして、フォトレジストパターンを用いたマスク工程を利用して、第２ゲート絶縁膜１５１、第３ゲート絶縁膜１５２、及び第２金属層を一括パターニングして第２ゲート絶縁膜１５１、第３ゲート絶縁膜１５２、第１上部ゲート電極１６１、及び第２上部ゲート電極１６２を完成する。第１上部ゲート電極１６１は、第１Ｐ型半導体層１３４と重畳し、第２上部ゲート電極１６２は、第２Ｐ型半導体層１３６と重畳することができる。第２上部ゲート電極１６２と第３ゲート絶縁膜１５２は省略することができる。（図１３のＳ２０４）
【０１３４】
第五に、図１４ｅに示すように、第１Ｎ型半導体層１３３、第１Ｐ型半導体層１３４、第２Ｎ型半導体層１３５、第２Ｐ型半導体層１３６、第１上部ゲート電極１６１、及び第２上部ゲート電極１６２上に層間絶縁膜１７０を形成する。層間絶縁膜１７０は、ＰＥＣＶＤ法を用いて形成することができる。
【０１３５】
そして、層間絶縁膜１７０を貫通して第１Ｐ型半導体層１３４を露出させる第１コンタクトホール（Ｃ１）及び第２コンタクトホール（Ｃ２）と第２Ｐ型半導体層１３６によって覆われていない第２Ｎ型半導体層１３５を露出させる第３コンタクトホールに（Ｃ３）及び第４コンタクトホール（Ｃ４）を形成することができる。（図１３のＳ２０５）
【０１３６】
第六に、図１４ｆに示すように、層間絶縁膜１７０上に第１ソース電極１４１及び第２ソース電極１４３と、第１ドレイン電極１４２および第２ドレイン電極１４４を形成する。
【０１３７】
詳細には、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、層間絶縁膜１７０上の全面に第３金属層を形成する。そして、フォトレジストパターンを用いたマスク工程を利用して、第３金属層をパターニングして第１ソース電極１４１及び第２ソース電極１４３と、第１ドレイン電極１４２および第２ドレイン電極１４４を形成する。
【０１３８】
第１ソース電極１４１は、第１コンタクトホール（Ｃ１）を通じて第１Ｐ型半導体層１３４に接続することができる。第１ドレイン電極１４２は、第２コンタクトホール（Ｃ２）を通じて第１Ｐ型半導体層１３４に接続することができる。第２ソース電極１４３は、第３コンタクトホール（Ｃ３）を通じて第２Ｐ型半導体層１３４によって覆われていない第２Ｎ型半導体層１３５に接続することができる。第２ドレイン電極１４４は、第４コンタクトホール（Ｃ４）を通じて第２Ｐ型半導体層１３４によって覆われていない第２Ｎ型半導体層１３５に接続することができる。
【０１３９】
第１ドレイン電極１４２と第２ドレイン電極１４４は、互いに接続することができ、この場合、薄膜トランジスタ１０は、ＣＭＯＳとして機能することができる。
【０１４０】
第１ソース電極１４１および第２ソース電極１４３、第１ドレイン電極１４２及び第２ドレイン電極１４４は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）中のいずれか一つまたはこれらの合金からなる単一層または複数層で形成することができる。また、第１ソース電極１４１と、第１ドレイン電極１４２は、Ｐ型半導体層１３２と接触するので、これを考慮して、仕事関数が５．０ｅＶよりも大きい、パラジウム（Ｐｄ、５．２２ｅＶ〜５．６ｅＶ）、白金（Ｐｔ、５．１２ｅＶ〜５．９３ｅＶ）、金（Ａｕ、５．１ｅＶ〜５．４７ｅＶ）、ニッケル（Ｎｉ、５．０４ｅＶ〜５．３５ｅＶ）中のいずれか一つ、またはこれらの合金からなる単一層または複数層で形成することが好ましい。（図１３のＳ２０６）
【０１４１】
以上、添付の図を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例により、本発明の技術思想の範囲が限定されるものではない。従って、以上で記述した実施例は、すべての面で例示的なものであり限定的ではないと理解されなければならない。本発明の保護範囲は、特許請求の範囲によって解釈されなければならず、それと同等の範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解釈されなければならない。
【符号の説明】
【０１４２】
１０：薄膜トランジスタ
１１０：下部ゲート電極
１１１：第１下部ゲート電極
１１２：第２下部ゲート電極
１２０：第１ゲート絶縁膜
１３０：半導体層
１３１：Ｎ型半導体層
１３２：Ｐ型半導体層
１４１：第１ソース電極
１４２：第１ドレイン電極
１４３：第２ソース電極
１４４：第２ドレイン電極
１５１：第２ゲート絶縁膜
１５２：第３ゲート絶縁膜
１６０：上部ゲート電極
１６１：第１上部ゲート電極
１６２：第２上部ゲート電極
１７０：層間絶縁膜
Ｃ１：第１コンタクトホール
Ｃ２：第２コンタクトホール
Ｃ３：第３コンタクトホール
Ｃ４：第４コンタクトホール
１０００：有機発光表示装置
１１００：表示パネル
１２００：ゲート駆動部
１３００：ソースドライブＩＣ
１４００：軟性フィルム
１５００：回路基板
１６００：タイミング制御部
【図１】
2019033250.tif 000003
【図２】
2019033250.tif 000004
【図３】
2019033250.tif 000005
【図４】
2019033250.tif 000006
【図５】
2019033250.tif 000007
【図６】
2019033250.tif 000008
【図７ａ】
2019033250.tif 000009
【図７ｂ】
2019033250.tif 000010
【図８】
2019033250.tif 000011
【図９】
2019033250.tif 000012
【図１０ａ】
2019033250.tif 000013
【図１０ｂ】
2019033250.tif 000014
【図１０ｃ】
2019033250.tif 000015
【図１０ｄ】
2019033250.tif 000016
【図１０ｅ】
2019033250.tif 000017
【図１０ｆ】
2019033250.tif 000018
【図１１】
2019033250.tif 000019
【図１２】
2019033250.tif 000020
【図１３】
2019033250.tif 000021
【図１４ａ】
2019033250.tif 000022
【図１４ｂ】
2019033250.tif 000023
【図１４ｃ】
2019033250.tif 000024
【図１４ｄ】
2019033250.tif 000025
【図１４ｅ】
2019033250.tif 000026
【図１４ｆ】
2019033250.tif 000027