(57)【要約】      （修正有）【課題】データ統計用回路モジュール又はデータ統計用装置において、より少ないリソースおよびより少ない電力消費の使用で、データ統計処理を完了する。【解決手段】データ統計用回路ユニットは、第１のレジスタＲＥＧ１と第２のレジスタＲＥＧ２とを備え、第１の制御端子Ｖａｌ＿ｃが有効な制御信号を受信する場合には、第１の入力端子Ｖａｌ＿ｉを介して受信したデータを第１のレジスタに記憶し、第２の制御端子Ｃｎｔ＿ｃが有効な制御信号を受信する場合には、第２の入力端子Ｃｎｔ＿ｉを介して受信したデータを第２のレジスタに記憶し、第３の制御端子Ｉｎｃ＿ｃが有効な制御信号を受信する場合には、第２のレジスタに記憶されたデータの値を１だけ増やす。データ統計用回路モジュールは、１つ又は複数のデータ統計用回路ユニットを備える。データ統計用装置は、１つ又は複数のデータ統計用回路モジュールを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ統計用回路ユニットにおいて、
出力端子が前記回路ユニットの第１の出力端子に結合されている第１のレジスタを含み、前記回路ユニットの第１の制御端子が第１の有効な制御信号を受信する場合には、前記回路ユニットの第１の入力端子を介して受信したデータを前記第１のレジスタに記憶する第１のサブ回路と、
出力端子が前記回路ユニットの第２の出力端子に結合されている第２のレジスタを含み、前記回路ユニットの第２の制御端子が第２の有効な制御信号を受信する場合には、前記回路ユニットの第２の入力端子を介して受信したデータを前記第２のレジスタに記憶し、前記回路ユニットの第３の制御端子が第３の有効な制御信号を受信する場合には、前記第２のレジスタに記憶されたデータの値を１だけ増やす第２のサブ回路と、
を備えるデータ統計用回路ユニット。
【請求項２】
前記第１のサブ回路は、第１のセレクタを更に備え、
前記第１のセレクタの制御端子および第１の入力端子は、前記回路ユニットの第１の制御端子および第１の入力端子にそれぞれ結合されており、
前記第１のセレクタの第２の入力端子および出力端子は、前記第１のレジスタの前記出力端子および入力端子にそれぞれ結合されており、
前記第１のセレクタは、前記第１のセレクタの前記制御端子が前記第１の有効な制御信号を受信する場合には、前記第１のセレクタの前記第１の入力端子を介して受信したデータを出力し、それ以外の場合には、前記第１のセレクタの前記第２の入力端子を介して受信したデータを出力する、
請求項１に記載のデータ統計用回路ユニット。
【請求項３】
前記第２のサブ回路は、
制御端子および第１の入力端子が前記回路ユニットの前記第２の制御端子および前記第２の入力端子にそれぞれ結合されており、第２の入力端子が前記第２のレジスタの前記出力端子に結合されている、第２のセレクタと、
制御端子が前記回路ユニットの前記第３の制御端子に結合されており、第１の入力端子が累算器を介して前記第２のレジスタの前記出力端子に結合されており、第２の入力端子および出力端子が前記第２のセレクタの出力端子および前記第２のレジスタの入力端子にそれぞれ結合されている、第３のセレクタと、
をさらに備え、
前記第２のセレクタは、前記第２のセレクタの前記制御端子が前記第２の有効な制御信号を受信する場合には、前記第２のセレクタの前記第１の入力端子を介して受信したデータを出力し、それ以外の場合には、前記第２のセレクタの前記第２の入力端子を介して受信したデータを出力し、
前記第３のセレクタは、前記第３のセレクタの前記制御端子が前記第１の有効な制御信号を受信する場合には、前記第３のセレクタの前記第１の入力端子を介して受信したデータを出力し、それ以外の場合には、前記第３のセレクタの前記第２の入力端子を介して受信したデータを出力する、
請求項１または２に記載のデータ統計用回路ユニット。
【請求項４】
第１の回路ユニットを含む、請求項１〜３のいずれか一項に記載の１つ又は複数のデータ統計用回路ユニットと、
制御論理回路と、
を備えるデータ統計用回路モジュールであって、
前記第１の回路ユニットの第１の入力端子および第２の入力端子は、入力データおよび最初のカウント値を、前記回路モジュールの第１の入力端子および第２の入力端子をそれぞれ介して受信し、
前記制御論理回路は、各回路ユニットの前記第１のレジスタ内の前記データが前記入力データと同じであるか否か、および、各回路ユニットの前記第２のレジスタ内のデータが０に等しいか否かについて判定し、前記判定の結果に応じて第１の制御信号、第２の制御信号および第３の制御信号を各回路ユニットに提供し、前記１つ又は複数の回路ユニットのうちの１つの回路ユニットの第１のレジスタおよび第２のレジスタ内のデータを、前記回路モジュールの第１の出力端子および第２の出力端子をそれぞれ介して選択的に出力する、
データ統計用回路モジュール。
【請求項５】
前記１つ又は複数の回路ユニットは、前記第１の回路ユニットのみを含み、
前記制御論理回路は、前記第１の回路ユニットの前記第１のレジスタ内の前記データが前記入力データとは異なる場合には、前記第１の有効な制御信号および前記第２の有効な制御信号を前記第１の回路ユニットの前記第１の制御端子および前記第２の制御端子にそれぞれ提供する、または、前記第１の回路ユニットの前記第１のレジスタ内の前記データが前記入力データとは異なり、かつ、前記第１の回路ユニットの前記第２のレジスタ内の前記データが０に等しくない場合には、前記第１の回路ユニットの前記第１のレジスタおよび前記第２のレジスタ内のデータを出力する、
請求項４に記載のデータ統計用回路モジュール。
【請求項６】
前記１つ又は複数の回路ユニットは、複数の回路ユニットであり、かつ、第２の回路ユニットを更に備え、
前記複数の回路ユニットは直列に接続されており、
前記第１の回路ユニット以外の各回路ユニットの前記第１の入力端子および前記第２の入力端子は、先行する回路ユニットの第１の出力端子および第２の出力端子にそれぞれ結合されており、
前記第２の回路ユニット以外の各回路ユニットの第１の出力端子および第２の出力端子は、後続の回路ユニットの第１の入力端子および第２の入力端子にそれぞれ結合されており、
前記制御論理回路は、前記複数の回路ユニットにおける各回路ユニットの前記第１のレジスタ内の全データが前記入力データとは異なる場合には、前記第１の有効な制御信号および前記第２の有効な制御信号を前記複数の回路ユニットにおける各回路ユニットの前記第１の制御端子及び前記第２の制御端子にそれぞれ提供するように構成されている、または、前記複数の回路ユニットにおける各回路ユニットの前記第１のレジスタ内の全データが前記入力データとは異なり、かつ、前記第２の回路ユニットの第２のレジスタ内のデータが０に等しくない場合には、前記第２の回路ユニットの第１のレジスタおよび第２のレジスタ内のデータを出力する、
請求項４に記載のデータ統計用回路モジュール。
【請求項７】
前記１つ又は複数の回路ユニットは、複数の回路ユニットであり、かつ、１つ又は複数の第２の回路ユニットを更に備え、
各第２の回路ユニットの第１の入力端子および第２の入力端子は、前記回路モジュールの前記第１の入力端子および前記第２の入力端子を介して、前記入力データおよび前記最初のカウント値をそれぞれ受信し、
前記制御論理回路は、前記複数の回路ユニットにおける各回路ユニットの第１のレジスタ内の全データが入力データとは異なる場合には、前記複数の回路ユニットのうちのある回路ユニットが第１の条件を満たすか否かについて判定し、
前記第１の条件は、対応する第２のレジスタ内のデータが０に等しいことである、
請求項４に記載のデータ統計用回路モジュール。
【請求項８】
前記制御論理回路は、前記複数の回路ユニットの中に前記第１の条件を満たす回路ユニットが存在する場合には、前記第１の条件を満たす回路ユニットを選択し、１つの選択された回路ユニットの第１の制御端子および第２の制御端子に前記第１の有効な制御信号および前記第２の有効な制御信号をそれぞれ提供する、
請求項７に記載のデータ統計用回路モジュール。
【請求項９】
前記制御論理回路は、前記複数の回路ユニットの各回路ユニットがそれぞれ前記第１の条件を満たさない場合には、前記複数の回路ユニットからある回路ユニットを選択し、前記選択された１つの回路ユニットの第１の制御端子および第２の制御端子に前記第１の有効な制御信号および前記第２の有効な制御信号をそれぞれ提供し、前記選択された１つの回路ユニットの第１のレジスタおよび第２のレジスタ内のデータを出力する、
前記選択された１つの回路ユニットの前記第２のレジスタ内の値は、全ての回路ユニットの第２のレジスタ内の値のうちで最大のものである、もしくは、前記選択された１つの回路ユニットの前記第２のレジスタ内の値は全ての回路ユニットの第２のレジスタ内の値のうちで最小のものである、または、前記選択された１つの回路ユニットは、前記複数の回路ユニットからランダムに選択される、
請求項７に記載のデータ統計用回路モジュール。
【請求項１０】
前記制御論理回路は、第２の条件を満たす回路ユニットの第３の制御端子に第３の有効な制御信号を提供し、
前記第２の条件は、対応する第１のレジスタ内のデータが前記入力データと同じであり、かつ、対応する第２のレジスタ内のデータが０に等しくないことである、
請求項４〜９のいずれか一項に記載のデータ統計用回路モジュール。
【請求項１１】
請求項４〜１０のいずれか一項に記載の１つ又は複数のデータ統計用回路モジュールであって、第１の回路モジュールを含み、前記第１の回路モジュールの第１の入力端子および第２の入力端子は、解析済みデータおよび一定値１をそれぞれ受信する、１つ又は複数の回路モジュールと、
前記１つ又は複数の回路モジュールのうちの最後の回路モジュールとメモリとの間に結合され、前記最後の回路モジュールの第１の出力端子からのデータアイテムおよび前記最後の回路モジュールの第２の出力端子からの統計値に基づいて前記メモリ内の情報を更新する更新回路と、
を備え、
前記１つ又は複数の回路モジュールが１つの回路モジュールである場合には、前記第１の回路モジュールは、前記最後の回路モジュールとして使用され、
前記１つ又は複数の回路モジュールが複数の回路モジュールである場合には、前記複数の回路モジュールは直列に接続され、前記第１の回路モジュール以外の各回路モジュールの第１の入力端子および第２の入力端子が先行する回路モジュールの第１の出力端子および第２の出力端子にそれぞれ結合される一方、前記最後の回路モジュールとして使用される第２の回路モジュール以外の各回路モジュールの第１の出力端子及び第２の出力端子は後続の回路モジュールの第１の入力端子および第２の入力端子にそれぞれ結合される、
データ統計用装置。
【請求項１２】
前記更新回路は、
前記最後の回路モジュールの前記第１の出力端子と前記メモリとの間に結合され、前記データアイテムに基づいて前記データアイテムの前記古い統計値のための前記メモリ内の記憶場所のアドレスを計算し、前記アドレスを前記メモリに送信するアドレス計算器と、
前記最後の回路モジュールの前記第２の出力端子と前記メモリとの間に結合され、前記アドレスに従って前記メモリから読み出した古い統計値を前記統計値と加算することによって新しい統計値を取得し、前記新しい統計値を前記メモリに送信する加算器と、
を備える、
請求項１１に記載のデータ統計用装置。
【請求項１３】
前記１つ又は複数の回路モジュール内の全ての回路ユニットの数は、ｍ＋ｑ＋ｃ＋ｗ−１以上であり、
ｍは、前記アドレスの取得から前記メモリ内の前記古い統計値の出力の開始までの遅延を表し、
ｑは、前記古い統計値を前記メモリから前記更新回路へと送信している間の遅延を表し、
ｃは、前記加算器が引き起こす遅延を表し、
ｗは、前記新しい統計値および書き込みアドレスを前記アドレスに基づいて前記メモリに送信している間の遅延を表し、
前記メモリが同じアドレスに対して読み出し動作および書き込み動作の両方を同時に行うことをサポートしていない場合には、前記１つ又は複数の回路モジュールの全ての回路ユニットの数は、ｍ＋ｑ＋ｃ＋ｗ−１よりも大きい、
請求項１２に記載のデータ統計用装置。
【請求項１４】
前記更新回路は、第１の遅延素子と、第２の遅延素子と、第３の遅延素子と、第４の遅延素子とを更に備え、
前記第１の遅延素子は、前記アドレス計算器と前記第２の遅延素子との間に結合され、
前記第２の遅延素子は、前記第１の遅延素子と前記メモリとの間に結合され、
前記第３の遅延素子は、前記最後の回路モジュールの前記第２の出力端子と前記第４の遅延素子との間に結合され、
前記第４の遅延素子は、前記第３の遅延素子と前記加算器との間に結合され、
前記第１の遅延素子および前記第４の遅延素子における各遅延素子が引き起こす遅延は、ｒ＋ｍ＋ｑに等しく、
ｒは、読み出しアドレスを前記アドレスに基づいて前記メモリに送信している間の遅延を表し、
ｍは、前記アドレスの取得から前記メモリ内の前記古い統計値の出力の開始までの遅延を表し、
ｑは、前記古い統計値を前記メモリから前記更新回路へと送信している間の遅延を表し、
前記第２の遅延素子が引き起こす遅延は、前記加算器が引き起こす遅延に等しく、
前記第３の遅延素子が引き起こす遅延は、前記アドレス計算器が引き起こす遅延に等しい、
請求項１２に記載のデータ統計用装置。
【請求項１５】
元のデータストリームを解析して１つ又は複数の解析済みデータを取得し、前記１つ又は複数の解析済みデータを前記第１の回路モジュールの前記第１の入力端子に１つずつ提供するパーサを更に備える、
請求項１１〜１４のいずれか一項に記載のデータ統計用装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、データ統計の技術分野に関し、より具体的には、データ統計用回路ユニット、データ統計用回路モジュールおよびデータ統計用装置に関する。
【背景技術】
【０００２】
多くの用途で、何らかの特定の統計的情報を得るために入力データストリームをカウントすることが必要となる。例えば、画像データの処理中、例えば局所輝度情報、ホログラフィヒストグラム情報等を得るために、入力画像のデータストリームに統計処理を行う必要のある場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ハードウェアを低い電力消費で使用することによって、データ統計処理が効果的に実現され得ることが望まれる。
【課題を解決するための手段】
【０００４】
一態様では、データ統計用回路ユニットが開示される。回路ユニットは、第１のサブ回路と第２のサブ回路とを備えてもよい。第１のサブ回路は、第１のレジスタを備えてもよく、回路ユニットの第１の制御端子が第１の有効な制御信号を受信する場合には回路ユニットの第１の入力端子を介して受信したデータを第１のレジスタに記憶するように構成されてもよい。第１のレジスタの出力端子は、回路ユニットの第１の出力端子に結合されてもよい。第２のサブ回路は、第２のレジスタを備えてもよく、回路ユニットの第２の制御端子が第２の有効な制御信号を受信する場合には、回路ユニットの第２の入力端子を介して受信したデータを第２のレジスタに記憶するように構成されてもよい。第２のサブ回路はまた、回路ユニットの第３の制御端子が第３の有効な制御信号を受信する場合には、第２のレジスタに記憶されたデータの値を１だけ増やすように構成されてもよい。第２のレジスタの出力端子は、回路ユニットの第２の出力端子に結合されてもよい。
【０００５】
別の態様ではまた、データ統計用回路モジュールも開示される。回路モジュールは１つ又は複数の上述した回路ユニットを備えてもよく、１つ又は複数の回路ユニットは第１の回路ユニットを含んでもよく、第１の回路ユニットの第１の入力端子および第２の入力端子は、入力データおよび最初のカウント値を、回路モジュールの第１の入力端子および第２の入力端子をそれぞれ介して受信する。回路モジュールはまた、制御論理回路を備えてもよい。制御論理回路は、各回路ユニットの第１のレジスタ内のデータが入力データと同じであるか否か、および各回路ユニットの第２のレジスタ内のデータが０に等しいか否かについて判定するように構成されてもよい。制御論理回路はまた、判定の結果に従って、第１の制御信号、第２の制御信号および第３の制御信号を各回路ユニットに提供し、１つ又は複数の回路ユニットのうちの１つの第１のレジスタおよび第２のレジスタ内のデータを、回路モジュールの第１の出力端子および第２の出力端子をそれぞれ介して選択的に出力するように構成されてもよい。
【０００６】
別の態様ではまた、データ統計用装置も開示される。装置は、１つ又は複数の上述した回路モジュールを備えてもよく、１つ又は複数の回路モジュールは第１の回路モジュールを備えてもよく、第１の回路モジュールの第１の入力端子および第２の入力端子は、解析済みデータおよび一定値１をそれぞれ受信してもよい。装置はまた、更新回路を備えてもよい。更新回路は、１つ又は複数の回路モジュールのうちの最後の回路モジュールとメモリとの間に結合されてもよく、最後の回路モジュールの第１の出力端子からのデータアイテムおよび最後の回路モジュールの第２の出力端子からの統計値に基づいてメモリ内の情報を更新するように構成されている。１つ又は複数の回路モジュールが１つの回路モジュールである場合には第１の回路モジュールは最後の回路モジュールとして使用され、１つ又は複数の回路モジュールが複数の回路モジュールである場合には複数の回路モジュールを直列に接続してもよく、このとき、第１の回路モジュール以外の各回路モジュールの第１の入力端子および第２の入力端子は先行する回路モジュールの第１の出力端子および第２の出力端子にそれぞれ結合される一方、最後の回路モジュールとして使用される第２の回路モジュール以外の各回路モジュールの第１の出力端子および第２の出力端子は後続の回路モジュールの第１の入力端子および第２の入力端子にそれぞれ結合される。
【発明の効果】
【０００７】
本開示の実施形態に係る回路ユニット、回路モジュール、および／又は装置では、データ統計処理を完了するために使用されるリソースおよび電力消費を、より少なくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本開示の実施形態に係るデータ統計用回路ユニットを概略的に示す図である。
【図２】本開示の実施形態に係るデータ統計用回路ユニットの回路構造の例を概略的に示す図である。
【図３】本開示の実施形態に係るデータ統計用回路モジュールを概略的に示す図である。
【図４】本開示の実施形態に係るデータ統計用回路モジュールの回路構造の例を概略的に示す図である。
【図５】本開示の実施形態に係るデータ統計用回路モジュールの回路構造の別の例を概略的に示す図である。
【図６】本開示の実施形態に係るデータ統計用回路モジュールの回路構造の更に別の例を概略的に示す図である。
【図７】本開示の実施形態に係るデータ統計用装置の例を概略的に示す図である。
【図８】本開示の実施形態に係るデータ統計用装置の別の例を概略的に示す図である。
【図９】本開示の実施形態に係るデータ統計用装置内の更新回路の例を概略的に示す図である。
【図１０】本開示の実施形態に係るデータ統計用装置の動作プロセスの例を概略的に示す図である。
【図１１】本開示の実施形態に係るデータ統計用装置の動作プロセスの別の例を概略的に示す図である。
【発明を実施するための形態】
【０００９】
本開示の実施形態に係る回路ユニット、回路モジュール、および装置の詳細を、図面と併せて以下に記載する。様々な図において、矢印はデータが送信される方向を表す場合があり、同じ又は同様の要素又は構成要素を表すのに同じ参照符号が使用される場合があり、１又は０の数字は状況によって異なる意味を持つ場合がある。
【００１０】
図１に示すように、本開示の実施形態に係るデータ統計用回路ユニットは、入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉと、出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏと、制御端子Ｖａｌ＿ｃ、制御端子Ｃｎｔ＿ｃ、および制御端子Ｉｎｃ＿ｃと、を有してもよく、サブ回路ＵＣ１とサブ回路ＵＣ２とを備えてもよい。
【００１１】
サブ回路ＵＣ１は、レジスタＲＥＧ１を備えてもよい。レジスタＲＥＧ１は、入力端子Ｖａｌ＿ｉを介して入力されたデータを記憶してもよく、記憶されたデータを、出力端子Ｖａｌ＿ｏを介して出力してもよい。一実施形態では、サブ回路ＵＣ１は、制御端子Ｖａｌ＿ｃが有効な制御信号を受信する場合には、入力端子Ｖａｌ＿ｉを介して入力されたデータをレジスタＲＥＧ１に記憶するように構成されてもよい。
【００１２】
サブ回路ＵＣ２は、レジスタＲＥＧ２を備えてもよい。レジスタＲＥＧ２は、入力端子Ｃｎｔ＿ｉを介して入力されたデータを記憶してもよく、記憶されたデータを、出力端子Ｃｎｔ＿ｏを介して出力してもよい。一実施形態では、サブ回路ＵＣ２は、制御端子Ｃｎｔ＿ｃが有効な制御信号を受信する場合には、入力端子Ｃｎｔ＿ｉを介して入力されたデータをレジスタＲＥＧ２に記憶するように構成されてもよい。サブ回路ＵＣ２はまた、制御端子Ｉｎｃ＿ｃが有効な制御信号を受信する場合には、レジスタＲＥＧ２内に記憶されたデータの値に１を加算するように構成されてもよい。
【００１３】
有効な制御信号はまた、イネーブル信号、すなわち、素子又はコンポーネント又はハードウェアモジュール又は装置が動作を開始すること又は有効な状態に変化することを可能にする信号、と呼ぶこともできる。例えば、素子又はコンポーネントは高レベルの信号を受信した場合に動作を開始するか又は有効な状態に変化し、その場合この高レベルの信号は、素子又はコンポーネントのためのイネーブル信号又は有効な制御信号として使用できる。別の例では、有効な信号は、必要に応じて他の形態の信号、例えば低レベルの信号、特定の電位の信号又は特定の電圧値を有する信号、特定の周波数を有する信号、などであってもよい。有効な制御信号又はイネーブル信号を表すために二値の１も使用され、これに対応して、二値の０は、無効な制御信号又は抑止信号を表し得る。
【００１４】
ある実施形態では、図２に示すように、サブ回路ＵＣ１は、セレクタＳＥＬ１を更に備えてもよい。例えば、セレクタＳＥＬ１は、択一型のマルチプレクサ（又は多方向スイッチ）であってもよく、制御端子と、有効な制御信号に対応する入力端子（図２では１で表されており、略して入力端子１とも呼ばれる）と、無効な制御信号に対応する入力端子（図２では０で表されており、略して入力端子０とも呼ばれる）と、を有してもよい。セレクタＳＥＬ１の制御端子、入力端子１、入力端子０、および出力端子は、制御端子Ｖａｌ＿ｃ、入力端子Ｖａｌ＿ｉ、ＲＥＧ１の出力端子、およびＲＥＧ１の入力端子にそれぞれ結合されてもよい。
【００１５】
セレクタＳＥＬ１は、制御端子が有効な制御信号を受信する場合には入力端子１を介して受信したデータ出力してもよく、それ以外の場合には入力端子０を介して受信したデータを出力してもよい。したがって、サブ回路ＵＣ１は、制御端子Ｖａｌ＿ｃが有効な制御信号を受信する場合には、レジスタＲＥＧ１内の古いデータを、Ｖａｌ＿ｉを介して受信した新しいデータと置換し、出力端子Ｖａｌ＿ｏに新しいデータを出力してもよく、それ以外の場合には、出力端子Ｖａｌ＿ｏに元の古いデータを出力してもよい。
【００１６】
別の実施形態では、セレクタＳＥＬ１はまた、入力端子と制御端子と出力端子とを有するスイッチ（例えば、トランジスタ等によって実現される電子スイッチ）であってもよく、このスイッチは、対応する制御端子が有効な制御信号を受信する場合には入力端子および出力端子をオンにしてもよく、それ以外の場合には、入力端子と出力端子との間の接続をオフにしてもよい。スイッチの入力端子、出力端子、および制御端子は、入力端子Ｖａｌ＿ｉ、レジスタＲＥＧ１の入力端子、および制御端子Ｖａｌ＿ｃにそれぞれ結合されてもよく、レジスタＲＥＧ１の出力端子は、スイッチに必ずしも結合されなくてもよい。
【００１７】
別の実施形態では、セレクタＳＥＬ１はまた、同じ機能を実現し得る１つ又は複数の論理ゲート素子の組み合わせであってもよい。一実施形態では、セレクタＳＥＬ１は、レジスタＲＥＧ１の入力制御回路の一部であってもよい。
【００１８】
ある実施形態では、図２に示すように、サブ回路ＵＣ２は、セレクタＳＥＬ２と、セレクタＳＥＬ３と、累算器ＩＮＣと、を更に備えてもよい。
【００１９】
サブ回路ＵＣ１のセレクタＳＥＬ１と同様に、セレクタＳＥＬ２およびセレクタＳＥＬ３もまた、択一型のマルチプレクサ（又は多方向スイッチ）であってよい。セレクタＳＥＬ２の入力端子１、入力端子０、制御端子、および出力端子は、入力端子Ｃｎｔ＿ｉ、レジスタＲＥＧ２の出力端子、制御端子Ｃｎｔ＿ｃ、およびセレクタＳＥＬ３の入力端子０にそれぞれ結合されてもよい。セレクタＳＥＬ３の入力端子１、入力端子０、制御端子、および出力端子は、累算器ＩＮＣの出力端子、セレクタＳＥＬ２の出力端子、制御端子Ｉｎｃ＿ｃ、およびレジスタＲＥＧ２の入力端子にそれぞれ結合されてもよく、累算器ＩＮＣの入力端子は、レジスタＲＥＧ２の出力端子に結合されてもよい。
【００２０】
サブ回路ＵＣ１内のセレクタＳＥＬ１と同様に、セレクタＳＥＬ２およびセレクタＳＥＬ３は、対応する制御端子が有効な制御信号を受信する場合には、対応する入力端子１を介して受信したデータを出力してもよく、それ以外の場合には、対応する入力端子０を介して受信したデータを出力してもよい。累算器ＩＮＣは、レジスタＲＥＧ２内のデータに１を加算するために使用され、セレクタＳＥＬ３の入力端子１に、１を加算した後で取得されるデータ値を提供する。したがって、サブ回路ＵＣ２の動作プロセスを以下の表１に示すことができる（レジスタＲＥＧ２内に以前に記憶された古いデータがＣＮＴ１であり、入力Ｃｎｔ＿ｉを介して受信した新しいデータがＣＮＴ２であると仮定する）。
【００２１】
【表１】
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【００２２】
すなわち、サブ回路ＵＣ２は、制御端子Ｃｎｔ＿ｃを介して受信した制御信号が無効であり、かつ、制御端子Ｉｎｃ＿ｃを介して受信した制御信号が無効である場合には、レジスタＲＥＧ２内のデータを不変のままで維持し、レジスタＲＥＧ２内で維持された古いデータＣＮＴ１を出力端子Ｃｎｔ＿ｏに出力してもよい。サブ回路ＵＣ２は、制御端子Ｃｎｔ＿ｃを介して受信した制御信号が有効であり、かつ、制御端子Ｉｎｃ＿ｃを介して受信した制御信号が無効である場合には、レジスタＲＥＧ２内の古いデータを、入力端子Ｃｎｔ＿ｉを介して受信した新しいデータと置換し、レジスタＲＥＧ２内の新しいデータＣＮＴ２を出力端子Ｃｎｔ＿ｏに出力してもよい。サブ回路ＵＣ２は、制御端子Ｉｎｃ＿ｃを介して受信した制御信号が有効である場合にはレジスタＲＥＧ２内のデータの値に１を加え、レジスタＲＥＧ２内の新しいデータＣＮＴ１＋１を出力端子Ｃｎｔ＿ｏに出力してもよい。
【００２３】
別の実施形態では、セレクタＳＥＬ２はまた、入力端子と制御端子と出力端子とを有するスイッチ（例えば、トランジスタ等によって実現される電子スイッチ）であってもよく、このスイッチは、対応する制御端子が有効な制御信号を受信する場合には入力端子および出力端子をオンにしてもよく、それ以外の場合には、入力端子と出力端子との間の接続をオフにしてもよい。この実施形態では、セレクタＳＥＬ２はまたスイッチＳＥＬ２と呼ばれてもよく、その入力端子、出力端子、および制御端子は、入力端子Ｃｎｔ＿ｉ、セレクタＳＥＬ３の入力端子０、および制御端子Ｃｎｔ＿ｃにそれぞれ結合されてもよく、レジスタＲＥＧ２の出力端子は、スイッチＳＥＬ２に必ずしも結合されなくてもよい。
【００２４】
更に、セレクタＳＥＬ３は、入力端子と制御端子と出力端子とをやはり有するスイッチ（例えば、トランジスタ等によって実現される電子スイッチ）であってもよく、このスイッチは、対応する制御端子が有効な制御信号を受信する場合には入力端子および出力端子をオンにしてもよく、それ以外の場合には、入力端子と出力端子との間の接続をオフにしてもよい。この実施形態では、セレクタＳＥＬ３はまたスイッチＳＥＬ３と呼ぶこともでき、その入力端子、出力端子、および制御端子は、累算器ＩＮＣの出力端子、レジスタＲＥＧ２の入力端子、および制御端子Ｉｎｃ＿ｃにそれぞれ結合されてもよく、これに応じて、セレクタＳＥＬ２又はスイッチＳＥＬ２の出力端子は、レジスタＲＥＧ２に結合されてもよい。この実施形態では、衝突を回避するために、制御端子Ｃｎｔ＿ｃを介して受信した制御信号および制御端子Ｉｎｃ＿ｃを介して受信した制御信号が、同時に有効にならないように制御することが可能である。
【００２５】
別の実施形態では、セレクタＳＥＬ２および／又はセレクタＳＥＬ３はまた、同じ機能を実現し得る１つ又は複数の論理ゲート素子の組み合わせであってもよい。一実施形態では、セレクタＳＥＬ２および／又はセレクタＳＥＬ３および／又は累算器ＩＮＣは、レジスタＲＥＧ２の入力制御回路の一部であってもよい。
【００２６】
別の実施形態では、サブ回路ＵＣ１および／又はサブ回路ＵＣ２内の、レジスタＲＥＧ１と出力端子Ｖａｌ＿ｏとの間および／又はレジスタＲＥＧ２と出力端子Ｃｎｔ＿ｏとの間に、レジスタ内のデータが出力端子Ｖａｌ＿ｏおよび／又は出力端子Ｃｎｔ＿ｏにおいて出力されるかどうかを制御するための、追加のセレクタ又はスイッチを設置してもよい。
【００２７】
図３は、本開示の実施形態に係るデータ統計用回路モジュールの例を示す。図３に示すように、開示された実施形態に係るデータ統計用回路モジュールは、入力端子Ｃｎｔ＿ｉｎおよび入力端子Ｖａｌ＿ｉｎと、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔと、を有してもよく、統計回路アレイＡＲＲを備えてもよい。統計回路アレイＡＲＲは、図１又は図２に示すような１つ又は複数の回路ユニットを備えてもよい。
【００２８】
図３に示すように、回路モジュールは、制御論理回路ＣＯＮを更に備えてもよい。制御論理回路ＣＯＮは、統計回路アレイＡＲＲ内の各回路ユニットに結合されてもよく、統計回路アレイＡＲＲ内の各回路ユニットの出力端子Ｖａｌ＿ｏおよび／又は出力端子Ｃｎｔ＿ｏからデータ（Ｄ）を受信してもよく、統計回路アレイＡＲＲ内の各回路ユニットの制御端子Ｖａｌ＿ｃ、制御端子Ｃｎｔ＿ｃ、および制御端子Ｉｎｃ＿ｃに、対応する制御信号（Ｓ）を提供してもよい。
【００２９】
制御論理回路は、統計回路アレイＡＲＲ内の各回路ユニットのレジスタＲＥＧ１内のデータが入力端子Ｖａｌ＿ｉｎを介して受信したデータと同じであるかどうか、および、各回路ユニットのレジスタＲＥＧ２内のデータが０に等しいかどうかを判定し、判定の結果に従って、統計回路アレイＡＲＲ内の各回路ユニットの制御端子Ｖａｌ＿ｃ、制御端子Ｃｎｔ＿ｃ、および／又は制御端子Ｉｎｃ＿ｃに対応する制御信号を提供するように構成されてもよい。更に、制御論理回路は、統計回路アレイＡＲＲ内の１つの回路ユニットのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔをそれぞれ介して、選択的に出力するように更に構成されてもよい。
【００３０】
図４から図６は、本開示の実施形態に係る回路モジュールの様々な例を示す。
【００３１】
図４の例では、統計回路アレイＡＲＲは、直列に接続された複数の回路ユニットＵ１からＵｎを備えてもよく、回路ユニットＵ１の入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉは回路モジュールの入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉｎにそれぞれ結合され、回路ユニットＵ１以外の各回路ユニットの入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉは先行する回路ユニットの対応する出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏにそれぞれ結合され、一方で、回路ユニットＵｎ以外の各回路ユニットの出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏは、後続の回路ユニットの対応する入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉにそれぞれ結合される。例えば、回路ユニットＵ２の入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉは、回路ユニットＵ１の出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏにそれぞれ結合される。
【００３２】
図４に示すように、ある実施形態では、制御論理回路ＣＯＮは、各回路ユニットＵｋにそれぞれ対応する比較器Ｘｋおよび比較器ＸＮｋを備えてもよく、このとき１≦ｋ≦ｎである。例えば、回路ユニットＵ１に対応して、制御論理回路ＣＯＮは比較器Ｘ１および比較器ＸＮ１を備えてもよく、回路ユニットＵ２に対応して、制御論理回路ＣＯＮは比較器Ｘ２および比較器ＸＮ２を備えてもよく、回路ユニットＵｎに対応して、制御論理回路ＣＯＮは比較器Ｘｎおよび比較器ＸＮｎを備えてもよい。
【００３３】
ある実施形態では、比較器ＸＮｋの２つの入力端子は、回路ユニットＵｋの出力端子Ｖａｌ＿ｏおよび回路モジュールの入力端子Ｖａｌ＿ｉｎにそれぞれ結合されて、回路ユニットＵｋのレジスタＲＥＧ１内のデータと回路モジュールが入力端子Ｖａｌ＿ｉｎを介して受信したデータとを比較するようになっていてもよい。比較中の２つのデータが同一である場合には、比較器ＸＮｋは、比較中の２つのデータが同じであることを示すメッセージ又は信号を出力してもよく、それ以外の場合には、比較器ＸＮｋは、比較中の２つのデータが異なることを示すメッセージ又は信号を出力してもよい。例えば、比較器ＸＮｋは信号ｍａｔｃｈｋを出力してもよく、この信号は、比較中の２つのデータが同一である場合には、有効な信号（例えば、高レベルの形態又は二値の１を表し得る任意の他の形態）であってもよく、比較中の２つのデータが異なる場合には、無効な信号（例えば、低レベルの形態又は二値の０を表し得る任意の他の形態）であってもよい。
【００３４】
図４に示すように、比較器ＸＮ１の２つの入力端子は、回路ユニットＵ１の出力端子Ｖａｌ＿ｏおよび回路モジュールの入力端子Ｖａｌ＿ｉｎにそれぞれ結合されてもよく、出力信号又はメッセージｍａｔｃｈ１は、回路ユニットＵ１のレジスタＲＥＧ１内のデータが入力端子Ｖａｌ＿ｉｎを介して受信したデータと同じである場合には１であってもよく、それ以外の場合には０であってもよい。
【００３５】
図４では比較器ＸＮｋを表すためにＸＮＯＲゲート素子が使用されているが、このことは、比較器ＸＮｋがただ１つのＸＮＯＲゲート素子によって実現されねばならないことを意味するものではない。様々な実施形態において、比較器ＸＮｋは、１つ若しくは複数の論理ゲート素子を備えてもよく、又は、必要に応じて、ＣＣ１４５８５若しくは７４ＬＳ８５などの積分値比較器を備えてもよい。
【００３６】
例えば、比較器ＸＮｋは、複数のＸＮＯＲゲート素子および１つのＡＮＤゲート素子を備えてもよく、各ＸＮＯＲゲート素子は２つの入力端子を有し、回路ユニットＵｋ内のレジスタＲＥＧ１内のデータを二値で表した１ビット、および、入力Ｖａｌ＿ｉｎを介して受信したデータを二値で表した対応する１ビットを、それぞれ受信してもよい。その場合、各ＸＮＯＲゲート素子の出力端子は、ＡＮＤゲート素子の入力端子にそれぞれ結合されてもよい。
【００３７】
比較器Ｘｋの一方の入力端子は回路ユニットＵｋの出力端子Ｃｎｔ＿ｏに結合されてもよく、他方の入力端子は一定値０を受信してもよく、これにより、回路ユニットＵｋのレジスタＲＥＧ２内のデータと０を比較するようになっている。比較中の２つのデータが同じである場合には、比較器Ｘｋは、比較中の２つのデータが同じであることを示すメッセージ又は信号を出力してもよく、それ以外の場合には、比較器Ｘｋは、比較中の２つのデータが異なることを示すメッセージ又は信号を出力してもよい。例えば、比較器Ｘｋは信号ｖａｌｉｄｋを出力してもよく、この信号は、比較中の２つのデータが異なる場合には、有効な信号（例えば、高レベルの形態又は二値の１を表し得る任意の他の形態）であってもよく、比較中の２つのデータが同じである場合には、無効な信号（例えば、低レベルの形態又は二値の０を表し得る任意の他の形態）であってもよい。
【００３８】
図４に示すように、比較器Ｘ１の一方の入力端子は、回路ユニットＵ１の出力端子Ｃｎｔ＿ｏに結合されてもよく、他方の入力端子は一定値０を受信し、出力信号又はメッセージｖａｌｉｄ１は、回路ユニットＵ１のレジスタＲＥＧ２内のデータが０に等しくない場合には二値の１を表してもよく、それ以外の場合には二値の０を表してもよい。
【００３９】
図４では比較器Ｘｋを表すのにＸＯＲゲート素子が使用されているが、このことは、比較器Ｘｋがただ１つのＸＯＲゲート素子によって実現されねばならないことを意味するものではない。様々な実施形態において、比較器Ｘｋは、１つ若しくは複数の論理ゲート素子を備えてもよく、又は、必要に応じて、ＣＣ１４５８５若しくは７４ＬＳ８５などの積分値比較器を備えてもよい。
【００４０】
例えば、比較器Ｘｋは、回路ユニットＵｋの出力端子Ｃｎｔ＿ｏに結合される入力端子を有するように設定されてもよい。更に、比較器Ｘｋは、回路ユニットＵｋのレジスタＲＥＧ２内の全てのビットの二値数に対して論理ＯＲ演算を行うための、１つ又は複数のＯＲゲート素子を備えてもよく、論理ＯＲ演算の結果を信号又はメッセージｖａｌｉｄｋとして出力してもよい。例えば、回路ユニットＵｋのレジスタＲＥＧ２が３２ビットレジスタであり、記憶されたデータが３である場合には、この値３の二値表現の３２個の二値ビットには二値の１が２つ含まれており、全ての３２ビットの二値数に対して論理ＯＲ演算を行った結果は１であり、したがって、比較器Ｘｋによって出力される信号又はメッセージｖａｌｉｄｋは１であり得る。ＯＲゲート素子の数は、回路ユニットＵｋのレジスタＲＥＧ２のビットの数、使用されるＯＲゲート素子の入力端子の数、およびＯＲゲート素子の構成様式に依存し得る。
【００４１】
図４に示すように、比較器Ｘｋおよび比較器ＸＮｋの各対の出力端子はまた、検出器Ａｋの２つの入力端子にそれぞれ結合されてもよく、検出器Ａｋの出力端子は、回路ユニットＵｋの制御端子Ｉｎｃ＿ｃに結合される。例えば、比較器Ｘ１および比較器ＸＮ１の出力端子はまた、検出器Ａ１の２つの入力端子にそれぞれ結合されてもよく、検出器Ａ１の出力端子は、回路ユニットＵ１の制御端子Ｉｎｃ＿ｃに結合される。図４の例では、検出器ＡｋはＡＮＤゲート素子を含む。
【００４２】
別の実施形態では、検出器Ａｋは、ＣＣ１４５８５又は７４ＬＳ８５などの積分値比較器を備えてもよい。この実施形態では、検出器Ａｋは、受信した２つのデータが同じであるか又は両方が０よりも大きい場合には、回路ユニットＵｋの制御端子Ｉｎｃ＿ｃに有効な制御信号を提供してもよく、このことにより、ＡＮＤゲート素子と等価な機能が実現される。
【００４３】
別の実施形態では、検出器Ａｋは、例えば、択一型のマルチプレクサ（又は多方向スイッチ）を備えてもよい。例えば、比較器Ｘｋの出力端子はＡｋの制御端子に結合されてもよく、比較器ＸＮｋの出力端子は有効な制御信号に対応するＡｋの入力端子に結合されてもよく、無効な制御信号に対応するＡｋの入力端子には０が提供されてもよく、Ａｋの出力端子は回路ユニットＵｋの制御端子Ｉｎｃ＿ｃに結合されてもよく、このことによりＡＮＤゲート素子と等価な機能が実現される。
【００４４】
制御論理回路ＣＯＮは、回路ユニットＵｋのレジスタＲＥＧ１内のデータが回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータと同じであり、かつ、回路ユニットＵｋのレジスタＲＥＧ２内のデータが０に等しくない場合には、比較器Ｘｋ、比較器ＸＮｋ、および検出器Ａｋを通して、回路ユニットＵｋの制御端子Ｉｎｃ＿ｃに有効な制御信号を提供してもよい。
【００４５】
例えば、回路モジュールが入力端子Ｖａｌ＿ｉｎを介してデータＶ１を受信し、回路ユニットＵ２のレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータがそれぞれＶ１および３である場合には、比較器Ｘ２が出力するｖａｌｉｄ２は１であり（すなわち、Ｕ２のＲＥＧ２内のデータが０に等しくない）、比較器ＸＮ２が出力するｍａｔｃｈ２は１である（すなわち、Ｕ２のＲＥＧ１内のデータがＶ１と同じである）。検出器Ａ２は、受信した両方の入力が１である場合には、有効な制御信号（例えば１）を出力する。したがって、回路ユニットＵ２のレジスタＲＥＧ２内のデータ３は、累算器ＩＮＣが処理した後では４になる。
【００４６】
別の実施形態では、検出器Ａｋは、信号生成器（図示せず）を更に備えて、回路ユニットＵｋのレジスタＲＥＧ１内のデータが回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータと同じであり、かつ、回路ユニットＵｋのレジスタＲＥＧ２内のデータが０に等しくない場合には、有効な制御信号、例えば、特定の電圧値要件又は周波数要件を満たす信号を生成するようになっていてもよい。別の実施形態では、そのような信号生成器は、検出器Ａｋと回路ユニットＵｋの制御端子Ｉｎｃ＿ｃとの間に、検出器Ａｋから独立して設置されてもよい。
【００４７】
制御論理回路ＣＯＮの、各回路ユニットＵｋの制御端子Ｉｎｃ＿ｃ用の制御信号を生成するための部分は、図４の例の方式に限定されなくてもよい。別の実施形態では、例えば、制御論理回路ＣＯＮは、プロセッサとカウンタとを備えてもよい。プロセッサは、各回路ユニットＵｋのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを交互に検出するように、並びに、回路ユニットＵｋのレジスタＲＥＧ１内のデータが回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータと同じであり、かつ、回路ユニットＵｋのレジスタＲＥＧ２内のデータが０に等しくない場合には、有効な制御信号を回路ユニットＵｋの制御端子Ｉｎｃ＿ｃに提供して、回路ユニットＵｋのレジスタＲＥＧ２内のデータの値に１を加算するように構成されてもよい。カウンタは１からｎまでのループカウンタであってもよく、プロセッサが現在検出している回路ユニットＵｋを特定するためのレジスタを備えてもよい。
【００４８】
図４に示すように、制御論理回路ＣＯＮは、検出器ＮＯＲを更に備えてもよい。検出器ＮＯＲの入力端子は各比較器ＸＮｋにそれぞれ結合されてもよく、検出器ＮＯＲの出力端子は、各回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに結合されてもよい。検出器ＮＯＲは、各比較器ＸＮｋからの出力信号又はメッセージｍａｔｃｈｋが０である（すなわち各回路ユニットＵｋのレジスタＲＥＧ１内の全データが回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なる）場合には有効な制御信号を生成するように、および生成した有効な制御信号を各回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに提供するように、構成されてもよい。
【００４９】
図４の例では、検出器ＮＯＲはＮＯＲゲート素子を備えてもよく、ＮＯＲゲート素子の各入力端子は比較器ＸＮｋの出力端子にそれぞれ結合され、ＮＯＲゲート素子の出力端子は各回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに結合される。別の実施形態では、検出器ＮＯＲはまた、信号生成器（図示せず）を備えて、ＮＯＲゲート素子の出力に基づいて有効な制御信号、例えば、特定の電圧値要件又は周波数要件を満たす信号を生成するようになっていてもよい。別の実施形態では、そのような信号生成器は、検出器ＮＯＲと回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃとの間に、検出器ＮＯＲから独立して設置されてもよい。
【００５０】
各回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃが制御論理回路ＣＯＮから有効な制御信号を受信する場合には、回路ユニットＵ１は、回路ユニットＵ１のレジスタＲＥＧ１内のデータおよびＲＥＧ２内のデータを回路モジュールの入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉｎからのデータとそれぞれ置換し、各回路ユニットＵｋは対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを次の回路ユニットＵｋ＋１に転送する。例えば、回路ユニットＵ１は、そのレジスタＲＥＧ１およびレジスタＲＥＧ２内の古いデータを回路ユニットＵ２に提供し、古いデータを新しいデータと置換し、回路ユニットＵ２は、そのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータをＵ３に提供し、そのデータを回路ユニットＵ１からのデータで更新し、以下同様である。
【００５１】
図４の例では、制御論理回路ＣＯＮは、回路ユニットＵｎのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを出力すべきかどうかを制御するための、検出器ＡＮＤ１と制御スイッチＳＷとを更に備えてもよい。
【００５２】
図４に示すように、検出器ＡＮＤ１の２つの入力端子は、検出器ＮＯＲの出力端子および比較器Ｘｎの出力端子にそれぞれ結合されてもよく、両方の入力端子によって入力されたデータが１である（すなわち各回路ユニットＵｋのレジスタＲＥＧ１内のデータが入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なり、かつ、回路ユニットＵｎのレジスタＲＥＧ２内のデータが０に等しくない）場合には、有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを出力してもよい。ある実施形態では、検出器ＡＮＤ１はＡＮＤゲート素子を備えてもよい。
【００５３】
スイッチＳＷは制御端子を有してもよく、スイッチＳＷのこの制御端子は、検出器ＡＮＤ１の出力端子に結合されてもよい。更に、スイッチＳＷの２つの入力端子は、回路ユニットＵｎの出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏにそれぞれ結合され、スイッチＳＷの２つの出力端子は、回路モジュールの出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔにそれぞれ結合される。スイッチＳＷは、その制御端子が有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを受信する場合には、回路ユニットＵｎの出力端子Ｖａｌ＿ｏおよび回路モジュールの出力端子Ｖａｌ＿ｏｕｔをオンにし、かつ、回路ユニットＵｎの出力端子Ｃｎｔ＿ｏおよび回路モジュールの出力端子Ｃｎｔ＿ｏｕｔをオンにしてもよく、それ以外の場合には、回路ユニットＵｎの出力端子Ｖａｌ＿ｏと回路モジュールの出力端子Ｖａｌ＿ｏｕｔとの間の接続および回路ユニットＵｎの出力端子Ｃｎｔ＿ｏと回路モジュールの出力端子Ｃｎｔ＿ｏｕｔとの間の接続をオフにしてもよい。
【００５４】
したがって、制御論理回路ＣＯＮは、各回路ユニットＵｋのレジスタＲＥＧ１内のデータが入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なり、かつ、回路ユニットＵｎのレジスタＲＥＧ２内のデータが０に等しくない場合には、回路ユニットＵｎのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを出力してもよい。
【００５５】
一実施形態では、スイッチＳＷは複数のトランジスタを含んでもよく、この場合、あるトランジスタのゲート、ソース、およびドレインは、検出器ＡＮＤ１の出力端子、回路ユニットＵｎの出力端子Ｖａｌ＿ｏ、および回路モジュールの出力端子Ｖａｌ＿ｏｕｔにそれぞれ結合され、別のトランジスタのゲート、ソース、およびドレインは、検出器ＡＮＤ１の出力端子、回路ユニットＵｎの出力端子Ｃｎｔ＿ｏ、および回路モジュールの出力端子Ｃｎｔ＿ｏｕｔにそれぞれ結合され、これらのトランジスタは、そのゲートが有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを受信する場合には、オンにされてもよい。別の実施形態では、スイッチＳＷは、１つ又は複数のマルチプレクサ又は多方向スイッチを更に含んでもよい。
【００５６】
別の実施形態では、制御論理回路ＣＯＮはまた、検出器ＡＮＤ１が出力する制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを、制御論理回路ＣＯＮの外部に提供してもよい。
【００５７】
図５は、本開示の実施形態に係る回路モジュールの別の例を示す。図５の例と図４の例との間の違いについて以下に記載するが、２つの間で同じであることについては再度記載しない。
【００５８】
図４の例とは異なり、図５に示す例では、統計回路アレイＡＲＲ内の各回路ユニットＵｋの入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉは、図４に示すように先行する回路ユニットの出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏに結合される代わりに、回路モジュールの入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉにそれぞれ結合される。
【００５９】
更に、図５に示す例では、検出器ＡＮＤ１の複数の入力端子は、（図４の例の場合のように、検出器ＮＯＲの出力端子および比較器Ｘｎの出力端子のみに結合される代わりに）検出器ＮＯＲの出力端子および各比較器Ｘｋの出力端子にそれぞれ結合される。このことは、図５に示す例では、各回路ユニットＵｋのレジスタＲＥＧ１内の全データが入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なる場合には、検出器ＡＮＤ１は、（図４の例の場合のように、ＵｎのレジスタＲＥＧ２内のデータだけを考慮する代わりに）各回路ユニットＵｋのレジスタＲＥＧ２内の全データが０に等しくない場合にのみ、有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを出力することを意味している。
【００６０】
上記したように、図４の例では、回路ユニットＵｎのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータは出力オブジェクトとして固定的に選択され、スイッチＳＷは、出力を制御するために比較的単純に使用されてもよい。しかしながら、図４の例とは異なり、図５の例では、セレクタは、全ての回路ユニットＵ１〜Ｕｎから１つの回路ユニットＵｊ（１≦ｊ≦ｎ）を選択すること、並びに、各回路ユニットＵｋのレジスタＲＥＧ１内の全データが入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なり、かつ、各回路ユニットＵｋのレジスタＲＥＧ２内の全データが０に等しくない場合には、回路ユニットＵｊのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを出力することを必要とする。
【００６１】
したがって、制御論理回路ＣＯＮは、セレクタＵＳ１と、マルチプレクサＶＳＥＬと、マルチプレクサＣＳＥＬと、を含んでもよい。セレクタＵＳ１の制御端子は、検出器ＡＮＤ１の出力端子に結合され、その制御端子が検出器ＡＮＤ１から有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを受信する場合には、１〜ｎまでのｊを選択してもよい。マルチプレクサＶＳＥＬの制御端子はセレクタＵＳ１の出力端子に結合されてもよく、マルチプレクサＶＳＥＬの複数の入力端子は各回路ユニットＵｋの出力端子Ｖａｌ＿ｏにそれぞれ結合されてもよく、マルチプレクサＶＳＥＬの出力端子は回路モジュールの出力端子Ｖａｌ＿ｏｕｔに結合されてもよく、これにより、マルチプレクサＶＳＥＬは、その制御端子においてセレクタＵＳ１からｊの値を受信することに応答して、回路ユニットＵｊのレジスタＲＥＧ１内のデータを出力できるようになっている。マルチプレクサＣＳＥＬの制御端子はセレクタＵＳ１の出力端子に結合されてもよく、マルチプレクサＣＳＥＬの複数の入力端子は各回路ユニットＵｋの出力端子Ｃｎｔ＿ｏにそれぞれ結合されてもよく、マルチプレクサＣＳＥＬの出力端子は回路モジュールの出力端子Ｃｎｔ＿ｏｕｔに結合されてもよく、これにより、マルチプレクサＣＳＥＬは、その制御端子においてセレクタＵＳ１からｊの値を受信することに応答して、回路ユニットＵｊのレジスタＲＥＧ２内のデータを出力できるようになっている。
【００６２】
一実施形態では、セレクタＵＳ１は、各回路ユニットＵｋの出力端子Ｃｎｔ＿ｏに結合されてもよく、１つ又は複数の比較器（例えば、ＣＣ１４５８５又は７４ＬＳ８５などの積分値比較器）を含んでもよい。この実施形態では、比較器は、各回路ユニットＵｋのレジスタＲＥＧ２内のデータを比較し、１〜ｎまでのｊを、回路ユニットＵｊのレジスタＲＥＧ２内のデータの値が、全ての回路ユニットＵ１〜ＵｎのレジスタＲＥＧ２内のデータの値の中で最大又は最小のものとなるように、決定してもよい。
【００６３】
別の実施形態では、セレクタＵＳ１は、１〜ｎの間の乱数ｊを生成するための、乱数生成器（例えば、物理的過程に基づいて乱数を生成する真性乱数生成器）を含んでもよい。
【００６４】
別の実施形態では、セレクタＵＳ１は、１〜ｎの間の値ｊ（例えばｎ）を固定的に選択し、マルチプレクサＶＳＥＬおよびマルチプレクサＣＳＥＬにｊを固定的に転送して、これにより、マルチプレクサＶＳＥＬおよびマルチプレクサＣＳＥＬが回路ユニットＵｊのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを固定的に選択して出力するようにしてもよい。したがって、セレクタＵＳ１、マルチプレクサＶＳＥＬ、およびマルチプレクサＣＳＥＬは、例えば、図４の例におけるスイッチＳＷと同様の形態に簡略化されてもよく、スイッチＳＷの２つの入力端子は、Ｕｊの出力端子Ｖａｌ＿ｏおよび出力端子Ｃｎｔ＿ｏにそれぞれ結合されてもよい。
【００６５】
例えば、ＵＳｎが固定的に選択される場合には、図５のセレクタＵＳ１、マルチプレクサＶＳＥＬ、およびマルチプレクサＣＳＥＬは、図４のスイッチＳＷの形態で単純に実現され得る。したがって、図４の例の制御論理回路ＣＯＮは、図５の例の制御論理回路ＣＯＮの簡略化した形態と見なしてもよく、一態様では、図４の例の制御論理回路ＣＯＮにおけるスイッチＳＷはまた、例えば、図５の例のセレクタＵＳ１、マルチプレクサＶＳＥＬ、およびマルチプレクサＣＳＥＬの組み合わせの形態を使用してもよい。
【００６６】
更に、図５の例では、制御論理回路ＣＯＮは、信号制御装置ＳＣＯＮを更に備えてもよい。信号制御装置ＳＣＯＮはセレクタＵＳ１から出力された値ｊを受信し、回路ユニットＵｊの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに有効な制御信号を提供し、他の回路ユニットの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに無効な制御信号を提供し、これにより、回路ユニットＵｊは対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを回路モジュールの入力端子Ｃｎｔ＿ｉｎおよび入力端子Ｖａｌ＿ｉｎからのデータで更新でき、一方で、他の回路ユニットのレジスタ内のデータを不変のままで維持できるようになっている。
【００６７】
ある実施形態では、信号制御装置ＳＣＯＮは、例えば、ｎ個の択一型のマルチプレクサ（図示せず、有効な制御信号に対応する入力端子は有効な信号に結合されてもよく、他方の入力端子は無効な信号に結合されてもよい）を備えてもよく、各マルチプレクサの出力端子は、対応する回路ユニットＵｋの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに結合されてもよく、各マルチプレクサは、対応する制御端子を介して受信した制御信号が示す情報（例えば数字ｊ）がマルチプレクサの製造番号と同じである場合には（そのような判定は例えば論理回路によって実現され得る）、有効な制御信号を出力してもよく、それ以外の場合には、無効な制御信号を出力してもよい。
【００６８】
更に、図５の例では、制御論理回路ＣＯＮは、検出器ＮＡと、検出器ＡＮＤ２と、セレクタＵＳ２と、を更に備えてもよい。
【００６９】
検出器ＮＡは、各比較器Ｘｋの出力端子にそれぞれ結合された複数の入力端子を有し、全てのｖａｌｉｄｋが１である訳ではない（すなわち、データが０に等しい回路ユニットのＲＥＧ２が存在する）場合には、有効な信号を出力する。一実施形態では、検出器ＮＡは、ＮＡＮＤゲート素子を備えてもよい。
【００７０】
検出器ＡＮＤ２は、検出器ＮＡの出力端子および検出器ＮＯＲの出力端子にそれぞれ結合された２つの入力端子を有し、受信した入力データがいずれも１である（すなわち、各回路ユニットＵｋのレジスタＲＥＧ１内のデータが回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なり、かつ、データが０に等しい回路ユニットのレジスタＲＥＧ２が存在する）場合には、有効な信号を出力する。一実施形態では、検出器ＡＮＤ２は、ＮＡＮＤゲート素子を含んでもよい。
【００７１】
セレクタＵＳ２を実現する様式は、セレクタＵＳ１と同様であってもよい。違いは、セレクタＵＳ２が、（全ての回路ユニットの代わりに）対応するレジスタＲＥＧ２内に０に等しいデータを有する１つの回路ユニットＵｊを回路ユニットから選択する必要があることである。したがって、セレクタＵＳ２又はマルチプレクサ内の論理回路はまた、各比較器Ｘｋの出力端子又は各回路ユニットＵｋの出力端子に結合されてもよい。次いで、セレクタＵＳ２は、全ての回路ユニットから上記の条件を満たす１つの回路ユニットＵｊを選択してもよく（例えば、ある実施形態では、乱数発生器によってランダムに選択される）、回路ユニットＵｊのレジスタＲＥＧ２内のデータは０に等しく、レジスタＲＥＧ１内のデータもまた、回路モジュールの入力端子Ｖａｌ＿ｉｎを介して受信したデータとは異なっている。次いで、セレクタＵＳ２は、選択された回路ユニットＵｊに関連するメッセージ（例えば、数字ｊ）を、信号制御装置ＳＣＯＮに送信してもよい。
【００７２】
別の実施形態では、セレクタＵＳ２はまた、カウンタを備えてもよい。例えば、カウンタの初期値を０に設定してもよい。回路モジュールが入力端子Ｖａｌ＿ｉｎを介してデータを受信するとき、ｍａｔｃｈ１〜ｍａｔｃｈｎの全てが０であり、かつ、ｖａｌｉｄ１〜ｖａｌｉｄｎのうちの少なくとも１つが０である場合には、すなわち、検出器ＡＮＤ２が１を出力する場合には、カウンタのカウント値は１を加算してもよく、現在のカウント値は信号制御装置ＳＣＯＮに転送される。この実施形態では、有効なデータを記憶するために回路ユニットＵ１〜Ｕｎが連続的に使用されることになる。別の実施形態では、カウンタは大から小へとカウントを行ってもよく、この実施形態では、有効なデータを記憶するために、回路ユニットＵｎ〜Ｕ１が順次使用されることになる。
【００７３】
セレクタＵＳ２から出力値ｊを受信するとき、信号制御装置ＳＣＯＮは、回路ユニットＵｊの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに有効な制御信号を提供し、他の回路ユニットの制御端子Ｖａｌ＿ｃおよび制御端子Ｃｎｔ＿ｃに無効な制御信号を提供し、これにより、回路ユニットＵｊは、対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを回路モジュールの入力端子Ｃｎｔ＿ｉｎおよび入力端子Ｖａｌ＿ｉｎからのデータで更新でき、同時に、他の回路ユニットのレジスタ内のデータを不変のままで維持できるようになっている。
【００７４】
検出器ＮＡおよび検出器ＡＮＤ１が同時に１を出力することはないので、セレクタＵＳ２およびセレクトＵＳ１が同時に機能することはない。すなわち、セレクタＵＳ１およびセレクタＵＳ２は、様々な状況下で衝突を生じさせることなく、ｊについての信号又はメッセージを、信号制御装置ＳＣＯＮの制御端子にそれぞれ送信する。したがって、セレクタＵＳ１およびセレクタＵＳ２は、図５に示すように信号制御装置ＳＣＯＮの異なる端子にそれぞれ結合されるが、信号制御装置ＳＣＯＮの２つの端子が有効な制御信号を同時に受信することはない。したがって、ある実施形態では、信号制御装置ＳＣＯＮは制御端子を有して設置されてもよく、セレクタＵＳ１およびセレクタＵＳ２の出力端子は、この制御端子に結合されてもよい。
【００７５】
図６は、本開示の実施形態に係る回路モジュールの別の例を示す。この例では、統計回路アレイＡＲＲはただ１つの回路ユニットＵを備え、制御論理回路ＣＯＮは、回路ユニットＵに対応する比較器Ｘｕおよび比較器ＸＮｕの対並びに検出器Ａｕのみを備えてもよい。この場合、図４又は図５の例と同様に、比較器ＸＮｕの２つの入力端子は、回路ユニットＵの出力端子Ｖａｌ＿ｏおよび回路モジュールの入力端子Ｖａｌ＿ｉｎからデータをそれぞれ受信してもよく、比較器ＸＮｕの出力信号ｍａｔｃｈｕは、２つの入力データが同じである場合には有効な信号（例えば１）であってもよく、２つの入力データが同じでない場合には無効な信号（例えば０）であってもよい。比較器Ｘｕの入力端子は、回路ユニットＵの出力端子Ｃｎｔ＿ｏに結合されてもよく、その出力信号ｖａｌｉｄｕは、回路ユニットＵのレジスタＲＥＧ２内のデータが０に等しくない場合には有効（例えば１）であってもよく、回路ユニットＵのレジスタＲＥＧ２内のデータが０に等しい場合には無効（例えば、０）である。検出器Ａｕの２つの入力端子は比較器Ｘｕおよび比較器ＸＮｕの出力端子にそれぞれ結合されてもよく、その出力端子は、回路ユニットＵの制御端子Ｉｎｃ＿ｃに結合されてもよく、受信した入力信号がいずれも有効である（例えば、いずれも１である）場合には有効な制御信号を出力してもよく、それ以外の場合には無効な制御信号を出力してもよい。
【００７６】
図６の例における統計回路アレイＡＲＲは回路ユニットＵを１つだけ備えるので、図４又は図５の例における検出器ＮＯＲは、ＮＯＴゲート素子若しくはインバータＮに置き換えられており、又はＮＯＴゲート素子若しくはインバータＮを備えてもよく、制御論理回路ＣＯＮの、回路ユニットＵのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを出力すべきかどうかを制御するための回路部分は、図４の例における単純な形態を使用してもよい。
【００７７】
図６は、実際上の図４又は図５の例の単純な場合の実装形態の例である。
【００７８】
図４〜図６の例における制御論理回路ＣＯＮのそれぞれの比較器および検出器は、単一の論理ゲート素子として示されているが（例えば図４〜図６では、ＩＥＥＥが推奨する論理ゲート記号を使用して表現されている）、各素子は、ある実施形態における、対応する比較器若しくは検出器によって実現される基本機能又は対応する比較器若しくは検出器に含まれる基本素子を表すために使用されているに過ぎず、このことは、これらの比較器および／又は検出器が、ただ１つの論理ゲート素子を備えねばならないこと又はそのような論理ゲート素子によって実現されねばならないことを意味するものではない。更に、図４〜図６の例における様々なマルチプレクサ（又は多方向スイッチ）およびスイッチＳＷ（単純な形態のマルチプレクサ）は、１つ又は複数の論理ゲート素子によって実現されてもよく、また制御端子を有する１つ又は複数の電子スイッチ、例えばトランジスタによって実現されてもよく、また１つ又は複数のマルチプレクサ、例えば７４ＬＳ１５３、７４ＬＳ１５１、などによって実現されてもよい。更に、セレクタＵＳ１および／又はセレクタＵＳ２は、マルチプレクサおよび／又は１つ若しくは複数の論理ゲート素子によって実現される投票回路であってもよく、乱数発生器を備えてもよい。
【００７９】
例えば、図４〜図６の例では、統計回路アレイＡＲＲ内の各回路ユニットのレジスタＲＥＧ２内のデータは、回路モジュールが互いに異なるｎ個の（図６の例ではｎ＝１）解析済みデータを受信した後では、もはや０に等しくない場合がある。すなわち、回路ユニットＵｋ（１≦ｋ≦ｎ）のうちのいずれか１つに対応する信号ｖａｌｉｄｋは、最初の段の間だけ０であってもよく、この最初の段の間に、回路モジュールは、ｎ個未満の異なる解析済みデータ（すなわち、少なくとも１つの回路ユニットのＲＥＧ２内のデータが０である）を受信し、これらに対して統計演算を行い、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介してどのようなデータを出力することもない。しかし、この最初の段よりも後の任意の時点では、ｖａｌｉｄ１〜ｖａｌｉｄｎの全ての信号が０でなくてもよい。
【００８０】
したがって、ある実施形態では、制御論理回路ＣＯＮはカウンタを備えてもよく、このカウンタは１〜ｎまでをカウントしてもよく、対応するカウント値は、全ての信号ｍａｔｃｈ１〜ｍａｔｃｈｎが０ではない場合にのみ、１を加算してもよい。制御論理回路ＣＯＮは、カウンタの値がｎ以下である場合には出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介してデータを何ら出力しなくてもよく、カウンタの値がｎよりも大きく、かつ、全ての信号ｍａｔｃｈ１〜ｍａｔｃｈｎが０ではない場合には、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介して回路ユニットＵｎのレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを出力してもよい。
【００８１】
この実施形態では、図４〜図６における比較器Ｘ１〜Ｘｎ又はＸｕを設置する必要がない場合があり、検出器Ａ１〜Ａｎ又はＡｕは、カウンタの現在の値およびｍａｔｃｈ１〜ｍａｔｃｈｎ又はｍａｔｃｈｕの信号値を検出してもよい。検出器ＡＮＤ１は、検出器ＮＯＲの出力値およびカウンタの現在の値のみを受信してもよく、カウンタの現在の値がｎよりも大きく、かつ、検出器ＮＯＲが１を出力する場合には、有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを出力してもよい。更に、図５の例では検出器ＮＡおよび検出器ＡＮＤ２を設置する必要がなく、セレクタＵＳ１並びにマルチプレクサＵＳＥＬおよびマルチプレクサＣＳＥＬの機能は、図４の例の単純なスイッチＳＷを使用して実現されてもよい。この実施形態におけるカウンタのカウント様式（初期値、カウントの最大値、等を含む）は、上記の例に限定されなくてもよいことが理解されるべきである。
【００８２】
別の実施形態では、少なくともｎ個のビットを有するレジスタであってもよいフラグビットレジスタが提供され、そのｎ個のビットは選択可能であり、各選択されたビットを１つの回路ユニットＵｋにそれぞれ対応させる。例えば、最も右側のビットは回路ユニットＵ１に対応しており、右から２つ目のビットは回路ユニットＵ２に対応しており、以下同様である。フラグビットレジスタ内の各ビットと各回路ユニットＵｋとの間の対応関係は、必要に応じて任意に設定してもよい。
【００８３】
フラグビットレジスタの各ビットを０に設定してもよい。このとき、回路ユニットＵｋが有効なデータを記憶する場合は、フラグビットレジスタ内のＵｋに対応するビットを１に設定してもよい。これにより、各回路ユニットＵｋに関連する信号ｖａｌｉｄｋの値は、単純かつ便利に記録され得る。
【００８４】
この実施形態では、検出器Ｘ１〜Ｘｎ又はＸｕを提供する必要はなく、検出器Ａ１〜Ａｎ又はＡｕの各々は、検出器ＸＮ１〜ＸＮｎ又はＸｕのうちの対応する１つからの出力およびこのフラグビットレジスタの出力Ｆｌａｇｓを受信してもよい。例えば、検出器Ａｋは（Ｆｌａｇｓ＆（１＜＜ｋ））＆＆ｍａｔｃｈｋの結果を出力してもよく、ここで、＆はビットに関するＡＮＤ演算を表し、＜＜は左へのシフトを表し、１＜＜ｋは二値表現の１を左にｋビットだけシフトすることを表し、＆＆はＡＮＤの論理判定を表す。
【００８５】
更に、この実施形態では、信号制御装置ＳＣＯＮは、各回路ユニットＵｋのレジスタＲＥＧ２内の全てのデータが０である訳ではないことをフラグビットレジスタ内の値Ｆｌａｇｓに従って便利に判定することができ、対応するレジスタＲＥＧ２内のデータが０である回路ユニットＵｊを簡単かつ便利に判定および選択することができる。したがって、検出器ＮＡ、検出器ＡＮＤ、およびセレクタＵＳ２を提供する必要がなく、また検出器ＡＮＤ１が信号ｖａｌｉｄ１〜ｖａｌｉｄｋを受信する必要がなく、代わりに、検出器ＡＮＤ１が、有効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを出力すべきかどうかを、検出器ＮＯＲの出力およびフラグビットレジスタ内の値に従って判定する。
【００８６】
本開示の実施形態に係る制御論理回路ＣＯＮの実装形態は、図４〜図６の例に限定しなくてもよいことが理解されるべきである。
【００８７】
実際の用途では、図３〜図６のいずれかに示すように、入力データ（例えば、パーサからの１つの解析済みデータ、又は別の回路モジュールの出力Ｖａｌ＿ｏｕｔからのデータ）を回路モジュールの入力端子Ｖａｌ＿ｉｎに提供してもよく、最初のカウント値（例えば、１又は別の回路モジュールの出力端子Ｃｎｔ＿ｏｕｔからのデータ）は、入力端子Ｃｎｔ＿ｉｎに提供される。
【００８８】
図７および図８は、本開示の実施形態に係るデータ統計用装置の例を示す。
【００８９】
図７に示す装置は、図４〜図６のいずれかに示すような回路モジュールＳＣを備え、その入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉｎは、入力データＶａｌ＿ｎｅｗおよび一定値１をそれぞれ受信してもよい。
【００９０】
図８に示す装置は、図４〜図６のいずれか１つに示すような直列に接続された複数の回路モジュールＳＣ１、ＳＣ２、・・・、ＳＣｎを備え、ＳＣ１以外の各回路モジュール（例えばＳＣ２）の入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉｎは、この回路モジュールに先行する回路モジュールの（例えばＳＣ１）の出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔにそれぞれ結合されてもよく、回路モジュールＳＣ１の入力端子Ｖａｌ＿ｉｎおよび入力端子Ｃｎｔ＿ｉｎは、入力データＶａｌ＿ｎｅｗおよび一定値１をそれぞれ受信してもよい。
【００９１】
図７又は図８に示すように、装置は、更新回路ＵＰＣを更に備えてもよい。更新回路ＵＰＣの２つの入力端子は、最後の１つの回路モジュール（本明細書では最後の回路モジュールとも呼ばれる、例えば、図７のＳＣ又は図８のＳＣｎ）の出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔにそれぞれ結合されて、データＶａｌ＿ｕｐｄａｔｅおよびデータＣｎｔ＿ｕｐｄａｔｅを受信してもよい。
【００９２】
上記したように、制御論理回路ＣＯＮのｕｐｄａｔｅ＿ｖａｌｉｄはまた、制御論理回路ＣＯＮの外部に提供されてもよい。したがって、一実施形態では、有効な信号ｕｐｄａｔｅ＿ｖａｌｉｄが検出又は受信される場合にのみ、図７の回路モジュールＳＣ又は図８の更新回路ＵＰＣに受信したＶａｌ＿ｕｐｄａｔｅおよびＣｎｔ＿ｕｐｄａｔｅを処理させてもよい。
【００９３】
更に、図７又は図８に示すように、装置は、パーサＰＡＲおよび／又はメモリＭＥＭを更に備えてもよい。
【００９４】
パーサＰＡＲは、統計演算を行われることになる入力データストリームＤａｔａ＿ｆｌｏｗを解析し、生成された各解析済みデータＶａｌ＿ｎｅｗを回路モジュールＳＣ又はＳＣ１に提供してもよい。例えば、Ｄａｔａ＿ｆｌｏｗが画像データストリームである場合、パーサＰＡＲは、画像データストリームからの画像の１つ又は複数の次元の情報、例えば、輝度値、画像中の画素点の色値、および画素点が含まれるサブグラフの通し番号、並びに複数の情報の組み合わせを解析してもよい。例えば、画像処理アルゴリズムによって、カウントすべき画像が４行および３列、合計で１２個のサブグラフに分割される場合には、パーサＰＡＲは各画素が位置するサブグラフの通し番号（例えば４ビットで表され得る）を取得してもよい。更に、パーサＰＡＲは、画素点の色情報（例えば、ＲＧＢ又はＹＵＶ）自体を組み合わせて、統計演算が行われることになる画素情報オブジェクトを、解析済みデータＶａｌ＿ｎｅｗとして生成してもよい。例えば、解析済みデータは１２ビットで表されてもよく、この場合、４ビットは画素が含まれているサブグラフの通し番号を表し、その他の８ビットは画素の濃淡値を表す。例えば、行２および列０のサブグラフ中の濃淡値が２５０である画素（例えば、番号が７である）に関して、対応する解析済みデータは、（７、２５０）又は（２、０、２５０）であり得る。
【００９５】
解析済みデータＶａｌ＿ｎｅｗの種類、表現様式などは上記の例に限定されないことが理解されるべきである。したがって、パーサＰＡＲに提供されるデータストリームＤａｔａ＿ｆｌｏｗは画像データストリームに限定されず、パーサＰＡＲにおける処理手順および出力は上記の例に限定されない。別の実施形態では、パーサＰＡＲは装置の外部にあって、例えばＩ／Ｏインタフェースを介して、データを装置に提供してもよい。
【００９６】
メモリＭＥＭは、インタフェースを通して更新回路ＵＰＣに結合されてもよく、更新回路ＵＰＣから読み出しアドレス情報Ｒ＿ａｄｄｒを受信し、データＶａｌ＿ｕｐｄａｔｅに関連する記憶された古い統計値Ｏｌｄ＿Ｃｎｔを更新回路ＵＰＣに返してもよい。更に、データＶａｌ＿ｕｐｄａｔｅに関連する記憶された統計値もまた、更新回路ＵＰＣからの書き込みアドレスＷ＿ａｄｄｒおよびデータＶａｌ＿ｕｐｄａｔｅに関連する新しい統計値Ｎｅｗ＿Ｃｎｔに従って更新されてよい。メモリＭＥＭは、ＳＲＡＭ又はＤＲＡＭなどの任意の技術を使用することによって実現される、任意の種類のメモリであってもよく、１つ又は複数の、例えばＳＲＡＭモジュールを備えてもよい。別の実施形態では、メモリＭＥＭは、装置の外部において提供され、装置のＩ／Ｏインタフェースを介して装置と通信してもよい。
【００９７】
図９は、図７又は図８における更新回路ＵＰＣの例を示す。
【００９８】
図９に示すように、更新回路ＵＰＣは、アドレス計算器ＡＤＤＲ＿ＣＡＬと加算器（図９では「＋」で表す）とを備えてもよい。
【００９９】
アドレス計算器ＡＤＤＲ＿ＣＡＬの入力端子は、Ｖａｌ＿ｕｐｄａｔｅを受信し、Ｖａｌ＿ｕｐｄａｔｅに従ってメモリＭＥＭ内のＶａｌ＿ｕｐｄａｔｅの記憶場所のアドレスを計算し、計算した読み出しアドレスを、メモリＭＥＭ用の読み出し論理を生成するためにメモリＭＥＭに送信してもよい。
【０１００】
加算器はＣｎｔ＿ｕｐｄａｔｅを受信してもよく、メモリＭＥＭが返したＶａｌ＿ｕｐｄａｔｅに関連する古い統計値Ｏｌｄ＿Ｃｎｔを受信し、次いでＣｎｔ＿ｕｐｄａｔｅにＯｌｄ＿Ｃｎｔを加算し、Ｖａｌ＿ｕｐｄａｔｅに関連する新しい統計値Ｎｅｗ＿Ｃｎｔを取得してもよい。次いで、更新回路ＵＰＣは、書き込みアドレスＷ＿ａｄｄｒ（読み出しアドレスＲ＿ａｄｄｒと同じであり得る）および加算器が計算した新しい統計値Ｎｅｗ＿ＣｎｔをメモリＭＥＭに送信し、これに応じてメモリＭＥＭ用の書き込み論理を生成してもよい。
【０１０１】
読み出しアドレスＲ＿ａｄｄｒの取得から古い統計値Ｏｌｄ＿Ｃｎｔの入力開始までの遅延（例えば周期数）がメモリＭＥＭ内でｍであり、メモリＭＥＭから更新回路ＵＰＣに古い統計値Ｏｌｄ＿Ｃｎｔを送信する際の遅延がｑであり、加算器の計算が引き起こす遅延がｃであり、新しい統計値Ｎｅｗ＿Ｃｎｔおよび書き込みアドレスＷ＿ａｄｄｒをメモリＭＥＭに送信する際の遅延がｗであると仮定すると、その場合、パーサと更新回路ＵＰＣとの間に結合された全ての回路モジュールＳＣ又はＳＣ１〜ＳＣｎ内の全ての統計回路アレイの全ての回路ユニットの数は、データ更新が適正に行われることを保証するために、例えば、メモリＭＥＭから読み出される古い統計値Ｏｌｄ＿Ｃｎｔが毎回必ず事前に適正に更新されている統計的結果となっていることを保証するために、ｍ＋ｑ＋ｃ＋ｗ−１以上であってもよい。
【０１０２】
同じアドレスに対して読み出し動作および書き込み動作の両方を同時に行うことをメモリＭＥＭがサポートしていない場合には、全ての回路ユニットの数はｍ＋ｑ＋ｃ＋ｗ−１よりも大きくてもよい。例えば、メモリＭＥＭが読み出し／書き込み経路遅延を有さない（又は読み出し／書き込み経路遅延を無視してもよい）場合には、メモリＭＥＭが読み出されたデータを１周期で返すことができ、かつ同じアドレスに対して読み出し動作および書き込み動作の両方を同時に行うことをサポートしていなければ、その場合、全ての回路ユニットの数は、単にｃ（すなわち更新回路ＵＰＣ内の加算器の遅延）より大きい。
【０１０３】
したがって、本開示の実施形態に係る装置において必要なレジスタの数は、２＊（ｍ＋ｑ＋ｃ＋ｗ−１）以上であるか又は２ｃよりも大きくさえあればよく、必ずしも行われた全ての統計演算の各データに対して対応するレジスタを提供する訳ではなく、これにより、必要なレジスタの数を大きく減らすことができ、この結果、ハードウェアのコストおよび電力消費が大きく低減される。
【０１０４】
データの読み出し、計算、および記憶のアクションを協調させ、データ更新が適正に行われることを保証するために、図９に示すように、更新回路ＵＰＣはまた、遅延素子Ｄ１、遅延素子Ｄ２、遅延素子Ｄ３、および遅延素子Ｄ４を備えてもよく、この場合、遅延素子Ｄ１および遅延素子Ｄ２は、アドレス計算器ＡＤＤＲ＿ＣＡＬとメモリＭＥＭとの間に直列に結合されてもよく、遅延素子Ｄ３および遅延素子Ｄ４は、最後の回路モジュールＳＣ又はＳＣｎの出力端子Ｃｎｔ＿ｏｕｔと加算器との間に直列に結合されてもよい。
【０１０５】
遅延素子Ｄ３は、受信したＣｎｔ＿ｕｐｄａｔｅを、アドレス計算器ＡＤＤＲ＿ＣＡＬにおける処理が引き起こす遅延ａに整合するように、ａ周期だけ遅延させてもよい。遅延素子Ｄ１および遅延素子Ｄ４は、受信したデータを、ｂ周期だけ遅延させた後で出力してもよく、ｂはｒ＋ｍ＋ｑに等しくてもよく、ここで、ｒは読み出しアドレスＲ＿ａｄｄｒをメモリＭＥＭに送信する遅延を表す。遅延素子Ｄ２は、遅延素子Ｄ１からのメモリＭＥＭの書き込み論理に関連するアドレス情報（Ｗ＿ａｄｄｒ）を、加算器における処理が引き起こす遅延ｃに整合するように、ｃ周期だけ遅延させてもよい。
【０１０６】
別の実施形態では、遅延素子Ｄ１および遅延素子Ｄ２の両方を置き換えるためにある遅延素子を使用してもよく、遅延素子Ｄ３および遅延素子Ｄ４の両方を置き換えるために別の遅延素子を使用してもよい。別の実施形態では、遅延素子Ｄ１および遅延素子Ｄ２の一方又は両方がアドレス計算器ＡＤＤＲ＿ＣＡＬに含まれていてもよく、遅延素子Ｄ３および遅延素子Ｄ４の一方又は両方が加算器内に含まれていてもよい。別の実施形態では、データ送信処理中の遅延はまた、ソフトウェアによって制御してもよく、この実施形態では遅延素子を提供する必要はない。
【０１０７】
Ｖａｌ＿ｕｐｄａｔｅとＣｎｔ＿ｕｐｄａｔｅの対が更新回路ＵＰＣに入ってからメモリＭＥＭ内のＶａｌ＿ｕｐｄａｔｅの古い統計値Ｏｌｄ＿Ｃｎｔが読み出されるまでに必要な周期の数はａ＋ｒ＋ｍ＋ｑであり、Ｖａｌ＿ｕｐｄａｔｅとＣｎｔ＿ｕｐｄａｔｅの対が更新回路ＵＰＣに入ってから更新された新しい統計Ｎｅｗ＿ＣｎｔがメモリＭＥＭに入るまでに必要な周期の数はａ＋ｂ＋ｃ＋ｗ＝ａ＋ｒ＋ｍ＋ｑ＋ｃ＋ｗである。
【０１０８】
図１０および図１１は、本開示の実施形態に係るデータ統計用装置の動作プロセスの例を示す。
【０１０９】
図１０の例では、装置はデータ統計用の６つの回路ユニットＵ１からＵ６を含むデータ統計用回路モジュールを備え、これら６つの回路ユニットは、図４の例の様式で（すなわち、図４の例ではｎ＝６）まとめて直列に接続され、Ｕ１〜Ｕ６の各々は上から下へと互いに隣接する２つのブロックによって表され、上側のブロックは対応する回路ユニットのレジスタＲＥＧ１を表し、下方のブロックは対応する回路ユニットのレジスタＲＥＧ２を表す。レジスタＲＥＧ２内のデータ（すなわち統計値）が０である場合には、対応するレジスタＲＥＧ１内のデータは、解析済みデータのいずれとも異なる、特別な無効なデータｘであってもよい。ｖ１〜ｖ７は、互いに異なる有効な解析済みデータを表す。
【０１１０】
最初は、回路ユニットＵ１〜Ｕ６の各々は、有効な解析済みデータおよび対応する統計値を記憶しておらず、したがって、全ての回路ユニットのレジスタＲＥＧ２内のデータは０である。
【０１１１】
図１０の例では、解析済みデータＶａｌ＿ｎｅｗ＝ｖ６はまず、装置に提供される。このときに、ｖａｌｉｄ１〜ｖａｌｉｄ６はそれぞれ０であり（すなわち、全ての回路ユニットＵ１〜Ｕ６のレジスタＲＥＧ２内のデータは０であり、したがって、全ての回路ユニットＵ１〜Ｕ６のレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータは無効なデータである）、一方で、ｍａｔｃｈ１〜ｍａｔｃｈ６もまたそれぞれ０である。したがって、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６の各々に有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供し、これにより、回路ユニットＵ１は、解析済みデータｖ６を対応するレジスタＲＥＧ１に記憶し、統計値１を対応するレジスタＲＥＧ２内に記憶するようになっている。
【０１１２】
回路ユニットＵ１〜Ｕ５の各々は、対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内の無効なデータを、対応する後続の回路ユニットにそれぞれ転送する。例えば、Ｕ１は、Ｕ１〜Ｕ２のレジスタＲＥＧ１およびレジスタＲＥＧ２に元々記憶されている無効なデータ対（ｘ、０）を転送し、Ｕ２は、Ｕ２〜Ｕ３のレジスタＲＥＧ１およびレジスタＲＥＧ２に元々記憶されている無効なデータ対（ｘ、０）を転送し、以下同様である。制御論理回路ＣＯＮは、回路ユニットＵ６内のデータが無効なデータであり（ｖａｌｉｄ６＝０）、したがって、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄ＝０であることを検出する。したがって、制御論理回路ＣＯＮが出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔにおいて回路ユニットＵ６内の無効なデータ対（ｘ、０）を出力することはない。
【０１１３】
次いで、解析済みデータＶａｌ＿ｎｅｗ＝Ｖ５が装置に提供される。このときに、制御論理回路ＣＯＮは、ｖａｌｉｄ１＝１であり、ｖａｌｉｄ２〜ｖａｌｉｄ６がそれぞれ０であり、ｍａｔｃｈ１〜ｍａｔｃｈ６が全てそれぞれ０であることを検出する。したがって、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６の各々に有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供し、これにより、回路ユニットＵ１は以前に記憶された有効なデータ対（ｖ６、１）を回路ユニットＵ２に転送し、解析済みデータｖ５を、対応するレジスタＲＥＧ１に記憶し、統計値１を、対応するレジスタＲＥＧ２に記憶するようになっている。このときに、回路ユニットＵ６内のデータは依然として無効なデータであり（ｖａｌｉｄ６＝０）、したがって、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄは依然として０である。したがって、制御論理回路ＣＯＮは依然として、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、回路ユニットＵ６内の無効なデータ対（ｘ、０）を出力することができない。
【０１１４】
６つの（含まれる回路ユニットの数と同じ）異なる解析済みデータの処理後、各回路ユニットは有効なデータをそれぞれ記憶することになる、すなわち、回路ユニットのうちのいずれか１つのレジスタＲＥＧ１内のデータは有効なデータであり、回路ユニットのうちのいずれか１つのレジスタＲＥＧ２内のデータは０ではなく、これ以降、図１０の例におけるｖａｌｉｄ１〜ｖａｌｉｄ６は常に１になることになる。
【０１１５】
図１０の例では、回路ユニットＵ１〜Ｕ６が有効なデータ対（ｖ１、２）、（ｖ２、３）、（ｖ３、１）、（ｖ４、２）、（ｖ５、４）、および（ｖ６、４）をそれぞれ記憶する場合には、Ｖａｌ＿ｎｅｗ＝ｖ４が装置に提供される。このときに、制御論理回路ＣＯＮは、ｍａｔｃｈ４＝１であり、それ以外のｍａｔｃｈ１〜ｍａｔｃｈ３、ｍａｔｃｈ５、およびｍａｔｃｈ６がそれぞれ０である、すなわち、回路ユニットＵ４のレジスタＲＥＧ１に記憶されたデータがＶａｌ＿ｎｅｗと同じであることを検出してもよい。したがって、制御論理回路ＣＯＮは、回路ユニットＵ４の制御端子に無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および有効なＩｎｃ＿ｃ信号を提供し、その他の回路ユニットに無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供する。これにより、回路ユニットＵ４のＲＥＧ２内のデータの値は１だけインクリメントされ、この結果、回路ユニットＵ４に記憶された有効なデータ対は（ｖ４、２）から（ｖ４、３）へと変化する。一方で、その他の回路ユニットに記憶されたデータは不変のままであるようになっている。
【０１１６】
一方で、ｖａｌｉｄ６＝１であるが、ｍａｔｃｈ４＝１であるので、この結果、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄは依然として０である。したがって、制御論理回路ＣＯＮが出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、回路ユニットＵ６内のデータ対（ｖ６、４）を出力することはできないであろう。
【０１１７】
次いで、装置は解析済みデータＶａｌ＿ｎｅｗ＝ｖ６を受信する。先のＶａｌ＿ｎｅｗ＝ｖ４の場合と同様に、制御論理回路ＣＯＮはｍａｔｃｈ６＝１を検出してもよく、それ以外のｍａｔｃｈ１〜ｍａｔｃｈ５はそれぞれ０である、すなわち、回路ユニットＵ６のレジスタＲＥＧ１に記憶されたデータは、Ｖａｌ＿ｎｅｗと同じである。したがって、制御論理回路ＣＯＮは、回路ユニットＵ６の制御端子に無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および有効なＩｎｃ＿ｃ信号を提供し、その他の回路ユニットに無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供する。これにより、回路ユニットＵ６のＲＥＧ２内のデータの値は１だけインクリメントされ、この結果、回路ユニットＵ６に記憶された有効なデータ対は（ｖ６、４）から（ｖ６、５）へと変化する。一方で、その他の回路ユニットに記憶されたデータは不変のままであるようになっている。一方で、ｖａｌｉｄ６＝１であるが、ｍａｔｃｈ６＝１であるので、この結果、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄは依然として０である。したがって、制御論理回路ＣＯＮが出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、回路ユニットＵ６内のデータ対（ｖ６、５）を出力することはできないであろう。
【０１１８】
次いで、装置は解析済みデータＶａｌ＿ｎｅｗ＝ｖ７を受信する。このときに、制御論理回路ＣＯＮは、Ｖａｌ＿ｎｅｗ＝ｖ７が回路ユニットＵ１〜Ｕ６の各々のＲＥＧ１内のデータとは異なる、すなわちｍａｔｃｈ１からｍａｔｃｈ６がそれぞれ０であることを検出してもよい。したがって、制御論理回路ＣＯＮの内部の制御信号ｕｐｄａｔｅ＿ｖａｌｉｄはこのとき１であり、これによりスイッチＳＷがオンにされ、この結果、回路ユニットＵ６に記憶されたデータ対（ｖ６、５）が、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介して出力される。
【０１１９】
別の態様では、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６の各々の制御端子に有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供してもよい。これにより、回路ユニットＵ１〜Ｕ６の各々は、対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを、対応する入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉから受信したデータで更新するようになっている。回路ユニットＵ１〜Ｕ６は直列に接続されているので、この結果、回路ユニットＵ１〜Ｕ５の各々内のデータ対は、後続の回路ユニット内へとそれぞれ後方にシフトされる。例えば、図１０に示すように、Ｕ１に元々記憶されている（ｖ１、２）は、Ｕ２内へと後方にシフトされ、Ｕ５に元々記憶されている（ｖ５、４）は、Ｕ６内へと後方にシフトされる。一方で、回路ユニットＵ１は、新しいデータ対（ｖ７、１）を記憶する。
【０１２０】
制御論理回路ＣＯＮが回路ユニットＵ６に元々記憶されているデータ対（ｖ６、５）をＶａｌ＿ｏｕｔおよびＣｎｔ＿ｏｕｔを介して出力することに応答して、更新回路ＵＰＣは動作を開始する。更新回路ＵＰＣ内のアドレス計算器ＡＤＤＲ＿ＣＡＬは、Ｖａｌ＿ｕｐｄａｔｅ＝ｖ６を受信し、メモリＭＥＭ内のｖ６の記憶場所のアドレス０ｘｋｋｋｋを計算し、読み出しアドレスＲ＿ａｄｄｒ（０ｘｋｋｋｋ）に基づいて、メモリＭＥＭ用の読み出し論理を生成する。メモリＭＥＭは、更新回路ＵＰＣに、ｖ６に対応する古い統計値Ｏｌｄ＿Ｃｎｔ＝６を返す。更新回路ＵＰＣ内の加算器は、制御論理回路ＣＯＮから統計値Ｃｎｔ＿ｕｐｄａｔｅ＝５を、およびメモリＭＥＭから古い統計値Ｏｌｄ＿Ｃｎｔ＝６を受信し、両方に基づいて加算演算を行い、新しい統計値Ｎｅｗ＿Ｃｎｔ＝５＋６＝１１を取得する。次いで、更新回路ＵＰＣは、メモリＭＥＭに基づいて書き込み論理を生成し、書き込みアドレスＷ＿ａｄｄｒ（０ｘｋｋｋｋ）および新しい統計値Ｎｅｗ＿Ｃｎｔ＝１１をメモリＭＥＭに送信する。これに応じて、メモリＭＥＭは、アドレス０ｘｋｋｋｋにおける内容を、元の（ｖ６、６）から（ｖ６、１１）へと更新してもよい。
【０１２１】
次いで、装置は、解析済みデータＶａｌ＿ｎｅｗ＝ｖ６を受信する。このときに回路ユニットＵ１〜Ｕ６内にｖ６と同じデータが存在しないので、したがって、装置が事前に解析済みデータｖ７を受信した場合と同様に、制御論理回路ＣＯＮは、Ｖａｌ＿ｎｅｗ＝ｖ６が回路ユニットＵ１〜Ｕ６の各々のＲＥＧ１内のデータとは異なる、すなわちｍａｔｃｈ１〜ｍａｔｃｈ６がそれぞれ０であることを検出してもよい。したがって、制御論理回路ＣＯＮの内部の制御信号ｕｐｄａｔｅ＿ｖａｌｉｄはこのとき１であり、これによりスイッチＳＷがオンにされ、この結果、回路ユニットＵ６に記憶されたデータ対（ｖ５、４）が出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介して出力される。別の態様では、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６の各々の制御端子に有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供してもよく、これにより、回路ユニットＵ１〜Ｕ６の各々は、対応するレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータを、対応する入力端子Ｖａｌ＿ｉおよび入力端子Ｃｎｔ＿ｉから受信したデータで更新するようになっている。回路ユニットＵ１〜Ｕ６は直列に接続されているので、この結果、回路ユニットＵ１〜Ｕ５の各々内のデータ対は、後続の回路ユニット内へとそれぞれ後方にシフトされる。例えば、図１０に示すように、Ｕ１に元々記憶されている（ｖ７、１）は、Ｕ２内へと後方にシフトされる。同時に、回路ユニットＵ１は、新しいデータ対（ｖ６、１）を記憶する。
【０１２２】
制御論理回路ＣＯＮが回路ユニットＵ６に元々記憶されているデータ対（ｖ５、４）をＶａｌ＿ｏｕｔおよびＣｎｔ＿ｏｕｔを介して出力することに応答して、更新回路ＵＰＣは動作を開始し、このデータ対に基づいて、メモリＭＥＭ内の０ｘｙｙｙｙにおけるＶ５に関連する内容を更新する。
【０１２３】
図１１の例では、装置はデータ統計用回路モジュールを備え、この回路モジュールは６つのデータ統計用回路ユニットを含み、６つの回路ユニットは、図５の例の様式で（すなわち図５の例でｎ＝６）並列に接続される。図１０の例と同様に、図１１では、Ｕ１〜Ｕ６の各々もまた、上から下へと互いに隣接する２つのブロックによって表され、上側のブロックは対応する回路ユニットのレジスタＲＥＧ１を表し、下方のブロックは対応する回路ユニットのレジスタＲＥＧ２を表す。同様に、レジスタＲＥＧ２内のデータ（すなわち統計値）が０である場合には、対応するレジスタＲＥＧ１内のデータは、解析済みデータのいずれとも異なる、特別な無効なデータｘであってもよい。ｖ１〜ｖ７は、互いに異なる有効な解析済みデータを表す。更に、図１０の例におけるように、最初は、回路ユニットＵ１〜Ｕ６の各々は、有効な解析済みデータおよび対応する統計値を記憶しておらず、したがって、全ての回路ユニットのレジスタＲＥＧ２内のデータは０である。
【０１２４】
図１１の例では、解析済みデータＶａｌ＿ｎｅｗ＝ｖ４はまず、装置に提供される。このときに、ｖａｌｉｄ１〜ｖａｌｉｄ６はそれぞれ０であり（すなわち、全ての回路ユニットＵ１〜Ｕ６のレジスタＲＥＧ２内のデータは０であり、したがって、全ての回路ユニットＵ１〜Ｕ６のレジスタＲＥＧ１およびレジスタＲＥＧ２内のデータは無効なデータである）、一方で、ｍａｔｃｈ１〜ｍａｔｃｈ６もまたそれぞれ０である。制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６から回路ユニットＵ４を（例えばランダムに）選択し、有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を回路ユニットＵ４に提供し、無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号をＵ６以外の他の回路ユニットに提供し、この結果、回路ユニットＵ４は、解析済みデータｖ４を対応するレジスタＲＥＧ１に記憶し、統計値１を対応するレジスタＲＥＧ２に記憶し、他の回路ユニットのレジスタ内のデータは依然として無効なデータである。したがって、制御論理回路ＣＯＮは、これが出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔにどのようなデータも出力できないように、無効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを生成してもよい。
【０１２５】
次いで、解析済みデータＶａｌ＿ｎｅｗ＝Ｖ６が装置に提供される。このときに、制御論理回路ＣＯＮは、Ｖａｌ＿ｎｅｗが各回路ユニットのレジスタＲＥＧ１内のデータとは異なることを検出し、回路ユニットＵ４以外の全ての回路ユニットのレジスタＲＥＧ２内のデータは依然として０である。したがって、制御論理回路ＣＯＮは、セレクタＵＳ２によって、例えば回路ユニットＵ４以外の他の全ての回路ユニットから回路ユニットＵ６を（例えばランダムに）選択し、有効なＶａｌ＿ｃ信号、有効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を回路ユニットＵ６に提供し、無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号をＵ６以外の他の全ての回路ユニットに提供し、この結果、回路ユニットＵ６は、解析済みデータｖ６を対応するレジスタＲＥＧ１に記憶し、統計値１を対応するレジスタＲＥＧ２に記憶する。回路ユニットＵ１、Ｕ２、Ｕ３、およびＵ５内のデータは依然として無効なデータであるので、したがって、制御論理回路ＣＯＮは無効な制御信号ｕｐｄａｔｅ＿ｖａｌｉｄを依然として生成し、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、どのようなデータを出力することもない。
【０１２６】
６つの（含まれる回路ユニットの数と同じ）異なる解析済みデータの処理後、各回路ユニットは有効なデータをそれぞれ記憶することになる、すなわち、回路ユニットのうちのいずれか１つのレジスタＲＥＧ１内のデータは有効なデータであり、回路ユニットのうちのいずれか１つのレジスタＲＥＧ２内のデータは０ではなく、これ以降、図１０の例におけるｖａｌｉｄ１〜ｖａｌｉｄ６は常に１になることになる。
【０１２７】
図１１の例では、回路ユニットＵ１〜Ｕ６が有効なデータ対（ｖ１、２）、（ｖ２、３）、（ｖ３、１）、（ｖ４、２）、（ｖ５、４）および（ｖ６、４）をそれぞれ記憶する場合には、Ｖａｌ＿ｎｅｗ＝ｖ４が装置に提供される。このときに、制御論理回路ＣＯＮは、ｍａｔｃｈ４＝１であり、それ以外のｍａｔｃｈ１〜ｍａｔｃｈ３、ｍａｔｃｈ５、およびｍａｔｃｈ６がそれぞれ０である、すなわち、回路ユニットＵ４のレジスタＲＥＧ１に記憶されたデータがＶａｌ＿ｎｅｗと同じであることを検出してもよい。したがって、制御論理回路ＣＯＮは、回路ユニットＵ４の制御端子に無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および有効なＩｎｃ＿ｃ信号を提供し、その他の回路ユニットに無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供する。これにより、回路ユニットＵ４のＲＥＧ２内のデータの値は１だけインクリメントされ、この結果、回路ユニットＵ４に記憶された有効なデータ対は（ｖ４、２）から（ｖ４、３）へと変化し、一方で、その他の回路ユニットに記憶されたデータは不変のままであるようになっている。このときに、ｍａｔｃｈ４＝１であるので、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄは０である。したがって、制御論理回路ＣＯＮは、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、どのようなデータを出力することもできないであろう。
【０１２８】
次いで、装置は、解析済みデータＶａｌ＿ｎｅｗ＝ｖ６を受信する。先のＶａｌ＿ｎｅｗ＝ｖ４の場合と同様に、制御論理回路ＣＯＮはｍａｔｃｈ６＝１を検出してもよく、それ以外のｍａｔｃｈ１〜ｍａｔｃｈ５はそれぞれ０である、すなわち、回路ユニットＵ６のレジスタＲＥＧ１に記憶されたデータは、Ｖａｌ＿ｎｅｗと同じである。したがって、制御論理回路ＣＯＮは、回路ユニットＵ６の制御端子に無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および有効なＩｎｃ＿ｃ信号を提供し、その他の回路ユニットに無効なＶａｌ＿ｃ信号、無効なＣｎｔ＿ｃ信号、および無効なＩｎｃ＿ｃ信号を提供する。これにより、回路ユニットＵ６のＲＥＧ２内のデータの値は１だけインクリメントされ、この結果、回路ユニットＵ６に記憶された有効なデータ対は（ｖ６、４）から（ｖ６、５）へと変化し、一方で、その他の回路ユニットに記憶されたデータは不変のままであるようになっている。このときに、ｍａｔｃｈ６＝１であるので、制御信号ｕｐｄａｔｅ＿ｖａｌｉｄは０である。したがって、制御論理回路ＣＯＮは、出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔに、どのようなデータを出力することもできないであろう。
【０１２９】
次いで、装置は、解析済みデータＶａｌ＿ｎｅｗ＝ｖ７を受信する。このときに、制御論理回路ＣＯＮは、Ｖａｌ＿ｎｅｗ＝ｖ７が回路ユニットＵ１〜Ｕ６の各々のＲＥＧ１内のデータとは異なる、すなわちｍａｔｃｈ１〜ｍａｔｃｈ６がそれぞれ０であることを検出してもよい。制御論理回路ＣＯＮは、このときに内部制御信号ｕｐｄａｔｅ＿ｖａｌｉｄが１になるようにする。これに応じて、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６から回路ユニットＵ６を（例えばランダムに）選択し、Ｕ６に記憶されたデータ対（ｖ６、５）を出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介して出力し、次いでＶ７および１を回路ユニットＵ６のレジスタＲＥＧ１およびレジスタＲＥＧ２にそれぞれ記憶する。
【０１３０】
制御論理回路ＣＯＮが回路ユニットＵ６に元々記憶されているデータ対（ｖ６、５）をＶａｌ＿ｏｕｔおよびＣｎｔ＿ｏｕｔを介して出力することに応答して、更新回路ＵＰＣは動作を開始する。更新回路ＵＰＣ内のアドレス計算器ＡＤＤＲ＿ＣＡＬは、Ｖａｌ＿ｕｐｄａｔｅ＝ｖ６を受信し、メモリＭＥＭ内のｖ６の記憶場所のアドレス０ｘｋｋｋｋを計算し、読み出しアドレスＲ＿ａｄｄｒ（０ｘｋｋｋｋ）に基づいて、メモリＭＥＭ用の読み出し論理を生成する。メモリＭＥＭは、更新回路ＵＰＣに、ｖ６に対応する古い統計値Ｏｌｄ＿Ｃｎｔ＝６を返す。更新回路ＵＰＣ内の加算器は、制御論理回路ＣＯＮから統計値Ｃｎｔ＿ｕｐｄａｔｅ＝５を、およびメモリＭＥＭから古い統計値Ｏｌｄ＿Ｃｎｔ＝６を受信し、両方に基づいて加算演算を行い、新しい統計値Ｎｅｗ＿Ｃｎｔ＝５＋６＝１１を取得する。次いで、更新回路ＵＰＣは、メモリＭＥＭに基づいて書き込み論理を生成し、書き込みアドレスＷ＿ａｄｄｒ（０ｘｋｋｋｋ）および新しい統計値Ｎｅｗ＿Ｃｎｔ＝１１をメモリＭＥＭに送信する。これに応じて、メモリＭＥＭは、アドレス０ｘｋｋｋｋにおける内容を、元の（ｖ６、６）から（ｖ６、１１）へと更新してもよい。
【０１３１】
次いで、装置は解析済みデータＶａｌ＿ｎｅｗ＝ｖ６を受信する。このときに回路ユニットＵ１〜Ｕ６内にｖ６と同じデータが存在しないので、したがって、装置が事前に解析済みデータｖ７を受信した場合と同様に、制御論理回路ＣＯＮは、Ｖａｌ＿ｎｅｗ＝ｖ６が回路ユニットＵ１〜Ｕ６の各々のＲＥＧ１内のデータとは異なる、すなわちｍａｔｃｈ１〜ｍａｔｃｈ６がそれぞれ０であることを検出してもよい。制御論理回路ＣＯＮは、このときに内部制御信号ｕｐｄａｔｅ＿ｖａｌｉｄが１になるようにする。これに応じて、制御論理回路ＣＯＮは、回路ユニットＵ１〜Ｕ６から回路ユニットＵ４を（例えばランダムに）選択し、Ｕ４に記憶されたデータ対（ｖ４、３）を出力端子Ｖａｌ＿ｏｕｔおよび出力端子Ｃｎｔ＿ｏｕｔを介して出力し、次いでＶ６および１を回路ユニットＵ４のレジスタＲＥＧ１およびレジスタＲＥＧ２にそれぞれ記憶する。
【０１３２】
制御論理回路ＣＯＮが回路ユニットＵ４に元々記憶されているデータ対（ｖ４、３）をＶａｌ＿ｏｕｔおよびＣｎｔ＿ｏｕｔを介して出力することに応答して、更新回路ＵＰＣは動作を開始し、このデータ対に基づいて、メモリＭＥＭ内の０ｘｙｙｙｙにおけるＶ４に関連する内容を更新する。
【０１３３】
上記の例では、パーサが提供する解析済みデータの周波数が、モジュール又は装置内のハードウェアの動作周波数と一致することが想定されており、例えば、データ統計に使用されるモジュール又は装置が解析済みデータを受信するレートは、モジュール又はデバイスがデータの統計および／又は更新を完了するレートと、同じ又は同様である。別の実施形態では、パーサが解析済みデータを提供するための周波数とハードウェアの動作周波数とは、異なっていてもよい。これに応じて、装置において、より多い又はより少ない回路ユニットＵｋを使用することができる。本開示の実施形態に係るデータ統計用の回路ユニット、回路モジュール、および装置は、データストリーム入力とハードウェアの動作周波数との間の特定の関係に限定されない。
【０１３４】
上記したように、本開示の実施形態に係るデータ統計用の回路ユニット、回路モジュール、および装置は、必要なレジスタの数を大きく減らすことができ、この結果、ハードウェアのコストおよび電力消費が大きく低減される。更に、本開示の実施形態に係る装置は、データを更新する必要がある場合にのみ、メモリＭＥＭに対する読み出し／書き込み動作を開始してもよく、これにより、頻繁なメモリアクセス動作を回避でき、装置の全体的な処理効率を大きく改善することができ、データ統計およびデータ記憶において生じ得る競合又は統計的エラーを回避できる。
【０１３５】
文脈がそれ以外を明白に要求していない限り、本明細書の全体を通して、「〜を備える」、「〜を含む」などの用語は、排他的又は網羅的な意味とは対照的な包括的な意味において、すなわち「〜を含むがこれに限定されない」という意味において、解釈されるべきである。更に、本開示で使用する場合、「ここにおいて」、「上記」、「下記」といった用語、および類似の用語は、本開示のいずれかの特定の部分ではなく、全体としての明細書および特許請求の範囲を指すものとする。文脈上問題がない場合、上記の説明中で単数形又は複数形を用いている用語はまた、複数形又は単数形も含んでよい。２つ以上の事物のリストを参照する場合の用語「又は」に関して、この用語は以下の解釈の全てを包含している：リスト中の任意の事物、リスト中の全ての事物、およびリスト中の事物の任意の組み合わせ。更に、本開示の明細書および特許請求の範囲において、同じ用語が異なる序数「第１の」、「第２の」等で修飾されている場合は、順序又は重要度を強調することではなく、その用語が指す異なる実体を区別することが意図されている。
【０１３６】
本開示の実施形態について記載したが、これらの実施形態は、本開示の範囲を限定することを意図しておらず、本開示の精神から逸脱することなく様々な省略、置換、および変更を行うことができる。
【図１】
2019122038.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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