(57)【要約】【課題】ハイパスフィルタの減衰特性の劣化を抑制すること。【解決手段】共通端子Ｔａｎｔと第１端子Ｔ１との間に接続され、１または複数の第１インダクタおよび１または複数の第１キャパシタにより形成されたローパスフィルタ２２と、前記共通端子と第２端子Ｔ２との間に接続され、前記ローパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第２インダクタおよび１または複数の第２キャパシタにより形成されたバンドパスフィルタ２４と、前記共通端子と第３端子Ｔ３との間に接続され、前記バンドパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第３インダクタおよび１または複数の第３キャパシタにより形成されたハイパスフィルタＨＰＦと、一端が前記共通端子に接続され他端が前記ハイパスフィルタに接続された第４インダクタＬ４と、を備えるマルチプレクサ。【選択図】図６
2019091995.tif 000002
【特許請求の範囲】
【請求項１】
共通端子と第１端子との間に接続され、１または複数の第１インダクタおよび１または複数の第１キャパシタにより形成されたローパスフィルタと、
前記共通端子と第２端子との間に接続され、前記ローパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第２インダクタおよび１または複数の第２キャパシタにより形成されたバンドパスフィルタと、
前記共通端子と第３端子との間に接続され、前記バンドパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第３インダクタおよび１または複数の第３キャパシタにより形成されたハイパスフィルタと、
一端が前記共通端子に接続され他端が前記ハイパスフィルタに接続された第４インダクタと、
を備えるマルチプレクサ。
【請求項２】
前記１または複数の第３キャパシタは、他の素子を介さず前記第４インダクタに接続され、前記共通端子と前記第３端子との間に直列に接続された第４キャパシタを含む請求項１に記載のマルチプレクサ。
【請求項３】
前記１または複数の第３インダクタは、他の素子を介さず前記第４キャパシタに接続され、前記共通端子と前記第３端子との間においてシャント接続された第５インダクタを含み、
前記１または複数の第３キャパシタは、他の素子を介さず前記第４キャパシタおよび前記第５インダクタに接続され、前記共通端子と前記第３端子との間において直列に接続された第５キャパシタを含む請求項２に記載のマルチプレクサ。
【請求項４】
前記第４キャパシタのキャパシタンスは、前記第５キャパシタのキャパシタンスの１／２以下である請求項３に記載のマルチプレクサ。
【請求項５】
前記１または複数の第１インダクタは、他の素子を介さず前記共通端子に接続され、前記共通端子と前記第１端子との間において直列に接続された第６インダクタを含み、
前記１または複数の第２キャパシタは、他の素子を介さず前記共通端子に接続され、前記共通端子と前記第２端子との間において直列に接続された第６キャパシタを含む請求項２から４のいずれか一項に記載のマルチプレクサ。
【請求項６】
積層された複数の誘電体層と、
各々前記複数の誘電体層のうち１つの誘電体層の表面に形成された複数の導電体パターンと、
各々前記複数の誘電体層の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンの少なくとも１つの導電体パターンと電気的に接続する複数のビア配線と、
を備え、
前記１または複数の第１インダクタ、前記１または複数の第１キャパシタ、前記１または複数の第２インダクタ、前記１または複数の第２キャパシタ、前記１または複数の第３インダクタ、前記１または複数の第３キャパシタおよび前記第４インダクタは、各々前記複数の導電体パターンの少なくとも一部を含む請求項１から５のいずれか一項に記載のマルチプレクサ。
【請求項７】
前記第４インダクタと前記共通端子とを接続する導電体パターンの長さは、前記ローパスフィルタと前記共通端子とを電気的に接続する導電体パターンの長さおよび前記バンドパスフィルタと前記共通端子とを電気的に接続する導電体パターンの長さより短い請求項６に記載のマルチプレクサ。
【請求項８】
前記第４インダクタは、少なくとも２つの誘電体層の表面にそれぞれ設けられた少なくとも２つの導電体パターンを含み、
前記少なくとも２つの導電体パターンは、前記複数の誘電体層の積層方向において少なくとも一部が重なる巻回パターンである請求項７に記載のマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプレクサに関し、例えば複数の誘電体層が積層されたマルチプレクサに関する。
【背景技術】
【０００２】
スマートホンや携帯電話等の無線通信の高速化のため、キャリアアグリゲーション等の多数のバンドを同時に通信する技術が用いられている。このため、マルチプレクサが用いられる。マルチプレクサでは、複数のローパスフィルタ（ＬＰＦ）、バンドパスフィルタ（ＢＰＦ）および／またはハイパスフィルタ（ＨＰＦ）の各々の一端が共通に共通端子に接続されている（例えば特許文献１から３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１１５８６６号公報
【特許文献２】特開２００６−３３２９８０号公報
【特許文献３】特開２０１１−９１８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＰＦ、ＢＰＦおよびＨＰＦを有するマルチプレクサにおいて、ＨＰＦの減衰特性が劣化してしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、ハイパスフィルタの減衰特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、共通端子と第１端子との間に接続され、１または複数の第１インダクタおよび１または複数の第１キャパシタにより形成されたローパスフィルタと、前記共通端子と第２端子との間に接続され、前記ローパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第２インダクタおよび１または複数の第２キャパシタにより形成されたバンドパスフィルタと、前記共通端子と第３端子との間に接続され、前記バンドパスフィルタの通過帯域より高い通過帯域を有し、１または複数の第３インダクタおよび１または複数の第３キャパシタにより形成されたハイパスフィルタと、一端が前記共通端子に接続され他端が前記ハイパスフィルタに接続された第４インダクタと、を備えるマルチプレクサである。
【０００７】
上記構成において、前記１または複数の第３キャパシタは、他の素子を介さず前記第４インダクタに接続され、前記共通端子と前記第３端子との間に直列に接続された第４キャパシタを含む構成とすることができる。
【０００８】
上記構成において、前記１または複数の第３インダクタは、他の素子を介さず前記第４キャパシタに接続され、前記共通端子と前記第３端子との間においてシャント接続された第５インダクタを含み、前記１または複数の第３キャパシタは、他の素子を介さず前記第４キャパシタおよび前記第５インダクタに接続され、前記共通端子と前記第３端子との間において直列に接続された第５キャパシタを含む構成とすることができる。
【０００９】
上記構成において、前記第４キャパシタのキャパシタンスは、前記第５キャパシタのキャパシタンスの１／２以下である構成とすることができる。
【００１０】
上記構成において、前記１または複数の第１インダクタは、他の素子を介さず前記共通端子に接続され、前記共通端子と前記第１端子との間において直列に接続された第６インダクタを含み、前記１または複数の第２キャパシタは、他の素子を介さず前記共通端子に接続され、前記共通端子と前記第２端子との間において直列に接続された第６キャパシタを含む構成とすることができる。
【００１１】
上記構成において、積層された複数の誘電体層と、各々前記複数の誘電体層のうち１つの誘電体層の表面に形成された複数の導電体パターンと、各々前記複数の誘電体層の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンの少なくとも１つの導電体パターンと電気的に接続する複数のビア配線と、を備え、前記１または複数の第１インダクタ、前記１または複数の第１キャパシタ、前記１または複数の第２インダクタ、前記１または複数の第２キャパシタ、前記１または複数の第３インダクタ、前記１または複数の第３キャパシタおよび前記第４インダクタは、各々前記複数の導電体パターンの少なくとも一部を含む構成とすることができる。
【００１２】
上記構成において、前記第４インダクタと前記共通端子とを接続する導電体パターンの長さは、前記ローパスフィルタと前記共通端子とを電気的に接続する導電体パターンの長さおよび前記バンドパスフィルタと前記共通端子とを電気的に接続する導電体パターンの長さより短い構成とすることができる。
【００１３】
上記構成において、前記第４インダクタは、少なくとも２つの誘電体層の表面にそれぞれ設けられた少なくとも２つの導電体パターンを含み、前記少なくとも２つの導電体パターンは、前記複数の誘電体層の積層方向において少なくとも一部が重なる巻回パターンである構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、ハイパスフィルタの減衰特性の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例１に係るマルチプレクサの回路図である。
【図２】図２は、比較例１に係るマルチプレクサの通過特性を示す図である。
【図３】図３は、比較例２に係るマルチプレクサの回路図である。
【図４】図４は、比較例２に係るマルチプレクサの通過特性を示す図である。
【図５】図５は、比較例１および２に係るマルチプレクサの通過帯域の損失を示す図である。
【図６】図６は、実施例１に係るマルチプレクサの回路図である。
【図７】図７は、比較例１および実施例１に係るマルチプレクサの通過特性を示す図である。
【図８】図８は、比較例１および実施例１に係るマルチプレクサの通過帯域の損失を示す図である。
【図９】図９は、実施例１に係るマルチプレクサの解体斜視図である。
【図１０】図１０は、実施例１に係るマルチプレクサの解体斜視図である。
【図１１】図１１は、実施例１に係るマルチプレクサの解体斜視図である。
【図１２】図１２は、実施例１に係るマルチプレクサの解体斜視図である。
【図１３】図１３は、実施例１における導電体パターン１２ｋの拡大図である。
【発明を実施するための形態】
【００１６】
［比較例１］
図１は、比較例１に係るマルチプレクサの回路図である。図１に示すように、共通端子Ｔａｎｔと端子Ｔ１との間にＬＰＦ（ローパスフィルタ）２２が接続されている。共通端子Ｔａｎｔと端子Ｔ２との間にＢＰＦ（バンドパスフィルタ）２４が接続されている。共通端子Ｔａｎｔと端子Ｔ３との間にＨＰＦ（ハイパスフィルタ）２６が接続されている。ＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６は、共通ノードＮａにおいて共通に接続される。ＢＰＦ２４の通過帯域はＬＰＦ２２の通過帯域より高く、ＨＰＦ２６の通過帯域はＢＰＦ２４の通過帯域より高い。
【００１７】
ＬＰＦ２２は、端子Ｔ１（または共通端子Ｔａｎｔ）に入力された高周波信号のうち通過帯域の信号を共通端子Ｔａｎｔ（または端子Ｔ１）に出力し、他の周波数帯域の信号を抑圧する。ＢＰＦ２４は、端子Ｔ２（または共通端子Ｔａｎｔ）に入力された高周波信号のうち通過帯域の信号を共通端子Ｔａｎｔ（または端子Ｔ２）に出力し、他の周波数帯域の信号を抑圧する。ＨＰＦ２６は、端子Ｔ３（または共通端子Ｔａｎｔ）に入力された高周波信号のうち通過帯域の信号を共通端子Ｔａｎｔ（または端子Ｔ３）に出力し、他の周波数帯域の信号を抑圧する。
【００１８】
ＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６は、各々１または複数のインダクタおよび１または複数のキャパシタにより形成されている。ＬＰＦ２２は、インダクタＬ１１およびＬ１２とキャパシタＣ１１からＣ１３とを有している。インダクタＬ１１およびＬ１２は共通端子Ｔａｎｔと端子Ｔ１との間に直列に接続されている。キャパシタＣ１１は、インダクタＬ１１とＬ１２の間のノードＮ１１とグランドとの間に接続されている。キャパシタＣ１３は、インダクタＬ１２の端子Ｔ１側のノードＮ１２とグランドとの間に接続されている。キャパシタＣ１２はノードＮ１１とＮ１２との間にインダクタＬ１２に並列に接続されている。
【００１９】
ＢＰＦ２４は、ＨＰＦ２４ａおよびＬＰＦ２４ｂを有している。ＨＰＦ２４ａおよびＬＰＦ２４ｂは、共通端子Ｔａｎｔと端子Ｔ２との間に直列に接続されている。ＨＰＦ２４ａは、インダクタＬ２１とキャパシタＣ２１からＣ２３とを有している。ＬＰＦ２４ｂは、インダクタＬ２２とキャパシタＣ２４からＣ２６を有している。キャパシタＣ２１、Ｃ２３およびインダクタＬ２２は、共通端子Ｔａｎｔと端子Ｔ２との間に直列に接続されている。インダクタＬ２１とキャパシタＣ２２は、キャパシタＣ２１とＣ２３との間のノードＮ２１とグランドとの間に直列に接続されている。キャパシタＣ２４は、キャパシタＣ２３とインダクタＬ２２との間のノードＮ２２とグランドとの間に接続されている。キャパシタＣ２６は、インダクタＬ２２の端子Ｔ２側のノードＮ２３とグランドとの間に接続されている。キャパシタＣ２５は、ノードＮ２２とＮ２３との間にインダクタＬ２２と並列に接続されている。
【００２０】
ＨＰＦ２６は、インダクタＬ３１とキャパシタＣ３１からＣ３３とを有している。キャパシタＣ３１およびＣ３３は、共通端子Ｔａｎｔと端子Ｔ３との間に直列に接続されている。インダクタＬ３１とキャパシタＣ３２は、キャパシタＣ３１とＣ３３との間のノードＮ３２とグランドとの間に直列に接続されている。
【００２１】
比較例１における共通端子Ｔａｎｔと端子Ｔ１からＴ３との間の通過特性をシミュレーションした。シミュレーションに用いたインダクタンスおよびキャパシタンスを表１に示す。
【表１】
2019091995.tif 000003
【００２２】
図２は、比較例１に係るマルチプレクサの通過特性を示す図である。Ｔ１からＴ３は、それぞれ共通端子Ｔａｎｔとそれぞれ端子Ｔ１からＴ３との間の通過特性であり、それぞれＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６の通過特性に対応する。図２に示すように、ＬＰＦ２２の通過帯域は約２．７ＧＨｚ以下である。ＢＰＦ２４の通過帯域は約３．１ＧＨｚから４．２ＧＨｚである。ＨＰＦ２６の通過帯域は約４．５ＧＨｚ以上である。ＬＰＦ２２、ＢＰＦ２２およびＨＰＦ２６の通過帯域は互いに重なっていない。領域５０のように、ＨＰＦ２６の１．５ＧＨｚから３．７ＧＨｚの減衰特性が劣化している。
【００２３】
ＨＰＦ２６の減衰特性が劣化するのはキャパシタＣ３１のキャパシタンスが大きいためである。キャパシタＣ３１のキャパシタンスを小さくすれば領域５０における減衰特性は改善する。しかしながら、共通端子ＴａｎｔにＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６を接続し、ＨＰＦ２６の減衰特性を他のフィルタ（ＬＰＦ２２およびＢＰＦ２４）の通過帯域において向上させるようにインピーダンスを整合しようとすると、キャパシタＣ３１のキャパシタンスは大きくなってしまう。
【００２４】
［比較例２］
図３は、比較例２に係るマルチプレクサの回路図である。図３に示すように、ＬＰＦ２４ｂとＨＰＦ２６とをノードＮ３１において共通に接続する。ノードＮ３１と共通端子Ｔａｎｔとの間にＨＰＦ２４ａを接続する。ＬＰＦ２４ｂとＨＰＦ２４ａとは図２のＢＰＦ２４に相当するＢＰＦとして機能する。ノードＮ３１とＮ２２との間にインダクタＬ２３が接続されている。比較例２に係るマルチプレクサは、ＬＰＦ２２とＨＰＦ２４ａを有するダイプレクサ２５ａと、ＬＰＦ２４ｂとＨＰＦ２６とを有するダイプレクサ２５ｂと、を有する。その他の構成は比較例１の図１と同じであり説明を省略する。
【００２５】
比較例２では、共通端子Ｔａｎｔと端子Ｔ３との間にＨＰＦ２６と直列にＨＰＦ２４ａが接続される。よって、領域５０における減衰特性が改善する。
【００２６】
比較例２における共通端子Ｔａｎｔと端子Ｔ１からＴ３との間の通過特性をシミュレーションした。シミュレーションに用いたインダクタンスおよびキャパシタンスを表２に示す。
【表２】
2019091995.tif 000004
【００２７】
図４は、比較例２に係るマルチプレクサの通過特性を示す図である。Ｔ１からＴ３は、それぞれ共通端子Ｔａｎｔとそれぞれ端子Ｔ１からＴ３との間の通過特性である。図４に示すように、共通端子Ｔａｎｔと端子Ｔ１との間の１．５ＧＨｚから３．５ＧＨｚの減衰特性が比較例１の図２に比べ改善している。
【００２８】
図５は、比較例１および２に係るマルチプレクサの通過帯域の損失を示す図である。破線および実線はそれぞれ比較例１および２を示す。図５に示すように、共通端子Ｔａｎｔと端子Ｔ１の間との損失、および共通端子Ｔａｎｔと端子Ｔ２との間の損失は、比較例１と２とでほぼ同じである。矢印５２のように、比較例２における共通端子Ｔａｎｔと端子Ｔ３との間の損失は、比較例１の損失より大きい。
【００２９】
表３は、比較例１および２における、２６９０ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ１との間の損失、３５００ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ２との間の損失、および５１５０ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ３との間の損失を示す表である。
【表３】
2019091995.tif 000005
【００３０】
表３に示すように、比較例２における端子Ｔ１およびＴ２における損失は、比較例１と同程度か改善している。しかし、比較例２における共通端子Ｔａｎｔと端子Ｔ３との間の損失は、比較例１より約０．３２ｄＢ劣化している。
【００３１】
図５および表３のように、比較例２では、ＨＰＦの損失が劣化する。これは、共通端子Ｔａｎｔと端子Ｔ３との間に２つのＨＰＦ２４ａおよび２６が直列に接続されているためである。
【実施例１】
【００３２】
図６は、実施例１に係るマルチプレクサの回路図である。図６に示すように、実施例１では、ＨＰＦ２６の共通端子Ｔａｎｔ側のノードＮ３１とノードＮａとの間にインダクタＬ４が接続されている。その他の構成は比較例１の図１と同じであり説明を省略する。
【００３３】
実施例１では、インダクタＬ４を設ける。インダクタＬ４のインダクタンスを適切な値とすることで、インピーダンス整合してもキャパシタＣ３１のキャパシタンスを小さくできる。よって、低帯域における減衰特性を改善できる。
【００３４】
実施例１における共通端子Ｔａｎｔと端子Ｔ１からＴ３との間の通過特性をシミュレーションした。シミュレーションに用いたインダクタンスおよびキャパシタンスを表４に示す。
【表４】
2019091995.tif 000006
【００３５】
図７は、比較例１および実施例１に係るマルチプレクサの通過特性を示す図である。Ｔ１からＴ３は、それぞれ共通端子Ｔａｎｔとそれぞれ端子Ｔ１からＴ３との間の通過特性である。破線および実線はそれぞれ比較例１および実施例１を示す。図７に示すように、共通端子Ｔａｎｔと端子Ｔ３との間の１．５ＧＨｚから３．７ＧＨｚの減衰特性が比較例１の図２に比べ改善している。矢印５４のように、２．６ＧＨｚにおける減衰量は、比較例１で−１２．２ｄＢであり実施例１で−１７．５ｄＢであり、５．３ｄＢ改善している。
【００３６】
図８は、比較例１および実施例１に係るマルチプレクサの通過帯域の損失を示す図である。破線および実線はそれぞれ比較例１および実施例１を示す。図８に示すように、実施例１における共通端子Ｔａｎｔと端子Ｔ１の間との損失、共通端子Ｔａｎｔと端子Ｔ２との間の損失、および共通端子Ｔａｎｔと端子Ｔ３との間の損失は、比較例１の損失と同程度である。
【００３７】
表５は、比較例１および実施例１における、２６９０ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ１との間の損失、３５００ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ２との間の損失、および５１５０ＭＨｚにおける共通端子Ｔａｎｔと端子Ｔ３との間の損失を示す表である。
【表５】
2019091995.tif 000007
【００３８】
表５に示すように、実施例１では、端子Ｔ１およびＴ２における損失は、比較例１よりやや改善している。実施例１における共通端子Ｔａｎｔと端子Ｔ３との間の損失は、比較例１より０．１１ｄＢ劣化しているものの、表３の比較例２の損失の劣化（０．３２ｄＢ）より小さい。
【００３９】
図７のように、実施例１では、比較例１に比べ、ＨＰＦ２６の低周波領域における減衰特性の劣化が抑制される。さらに、図８および表５のように、比較例２に比べ、ＨＰＦ２６の損失の劣化が抑制される。これは、インダクタＬ４を設けることで、キャパシタＣ３１のキャパシタンスを小さくしてもインピーダンス整合することが可能となるためである。キャパシタＣ３１のキャパシタンスを小さくすることで、低周波領域におけるインピーダンスが大きくなり低周波領域における減衰特性が向上する。
【００４０】
図９から図１２は、実施例１に係るマルチプレクサの解体斜視図である。図９から図１２に示すように、積層体１０は、複数の誘電体層１１ａから１１ｊが積層されている。各誘電体層１１ａから１１ｊの上面には導電体パターン１２ａから１２ｊが形成されている。誘電体層１１ｊの下面には、端子１４が設けられている。インダクタは、導電体パターン１２ａから１２ｊの少なくとも１つから形成される。キャパシタは、１または複数の誘電体層１１ｂから１１ｉを挟む導電体パターン１２ａから１２ｊから形成される。
【００４１】
誘電体層１１ｂから１１ｊを貫通するビア配線１３が設けられている。ビア配線１３の接続を破線で示している。黒丸は、ビア配線１３が図示した誘電体層１１ｂから１１ｊを貫通することを示している。白丸は、ビア配線１３が図示した誘電体層１１ｃから１１ｊの１つ上の誘電体層１１ｂから１１ｉを貫通するが図示した誘電体層１１ｃから１１ｊを貫通しないことを示している。破線の矢印は、別の図における接続先を示している。例えば図９の破線矢印Ｌ４ａは図１０においてインダクタＬ４の一部Ｌ４ａに接続することを示している。
【００４２】
図９に示すように、導電体パターン１２ａは方向識別マークとなる。インダクタＬ１１の一部Ｌ１１ｂ、インダクタＬ１２、インダクタＬ２１の一部Ｌ２１ｂ、インダクタＬ２２、インダクタＬ３１およびインダクタＬ４の一部Ｌ４ｃは、導電体パターン１２ｂにより形成される。インダクタＬ１１の一部Ｌ１１ａ、インダクタＬ２１の一部Ｌ２１ａおよびインダクタＬ４の一部Ｌ４ｂは、導電体パターン１２ｃにより形成される。
【００４３】
図１０に示すように、インダクタＬ４の一部Ｌ４ａは、導電体パターン１２ｄにより形成される。キャパシタＣ３１の一方の電極Ｃ３１ｂは導電体パターン１２ｅにより形成される。キャパシタＣ１２の一方の電極Ｃ１２ｂ、キャパシタＣ２１の一方の電極Ｃ２１ｂおよびキャパシタＣ２３の一方の電極Ｃ２３ｂは導電体パターン１２ｆにより形成される。
【００４４】
図１１に示すように、キャパシタＣ２１の他方の電極Ｃ２１ａ、キャパシタＣ２３の他方の電極Ｃ２３ａ、キャパシタＣ２４の一方の電極Ｃ２４ｂ、キャパシタＣ２５の一方の電極Ｃ２５ｂ、キャパシタＣ３１の他方の電極Ｃ３１ａおよびキャパシタＣ３３の一方の電極Ｃ３３ｂは導電体パターン１２ｇにより形成される。導電体パターン１２ｇのうち導電体パターン１２ｋに、ＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６が共通に接続されるノードＮａが設けられている。
【００４５】
キャパシタＣ１２の他方の電極Ｃ１２ａ、キャパシタＣ２５の他方の電極Ｃ２５ａおよびキャパシタＣ３３の他方の電極Ｃ３３ａは導電体パターン１２ｈにより形成される。キャパシタＣ１１の一方の電極Ｃ１１ｂ、キャパシタＣ１３の一方の電極Ｃ１３ｂ、キャパシタＣ２２の一方の電極Ｃ２２ｂ、キャパシタＣ２６の一方の電極Ｃ２６ｂおよびキャパシタＣ３２の一方の電極Ｃ３２ｂは導電体パターン１２ｉにより形成される。
【００４６】
図１２に示すように、グランドパターンＧｎｄは導電体パターン１２ｊにより形成される。グランドパターンは、キャパシタＣ１１、Ｃ１３、Ｃ２２、Ｃ２４、Ｃ２６およびＣ３２のそれぞれ他方の電極Ｃ１１ａ、Ｃ１３ａ、Ｃ２２ａ、Ｃ２４ａ、Ｃ２６ａおよびＣ３２ａを兼ねる。誘電体層１１ｊの下面に設けられた端子１４は、共通端子Ｔａｎｔ、端子Ｔ１からＴ３およびグランド端子Ｔｇｎｄを含む。グランド端子Ｔｇｎｄはビア配線１３を介しグランドパターンＧｎｄに電気的に接続されている。
【００４７】
誘電体層１１ａから１１ｊは、例えばセラミック材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオブサイドＣａＭｇＳｉ２Ｏ６）を含む。導電体パターン１２ａから１２ｊ、ビア配線１３は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ−Ｐｄ合金またはＡｇ−Ｐｔ合金を含む金属層である。端子１４は、導電体パターン１２ａから１２ｊと同じ材料からなる金属層とその下に設けられためっき層を有する。めっき層は、例えばＮｉ膜およびＳｎ膜等である。Ｓｎ膜は、マルチプレクサをマザーボード等に実装するための半田層であり、Ｎｉ膜は、半田層と電体パターンとの間の相互拡散を抑制するためのバリア層である。
【００４８】
実施例１によれば、ＬＰＦ２２は、共通端子Ｔａｎｔと端子Ｔ１（第１端子）との間に接続され、１または複数のインダクタ（第１インダクタ）および１または複数のキャパシタ（第１キャパシタ）により形成されている。ＢＰＦ２４は、共通端子Ｔａｎｔと端子Ｔ２（第２端子）との間に接続され、ＬＰＦ２２の通過帯域より高い通過帯域を有し、１または複数のインダクタ（第２インダクタ）および１または複数のキャパシタ（第２キャパシタ）により形成されている。ＨＰＦ２６は、共通端子Ｔａｎｔと端子Ｔ３（第３端子）との間に接続され、ＢＰＦ２４の通過帯域より高い通過帯域を有し、１または複数のインダクタ（第３インダクタ）および１または複数キャパシタ（第３キャパシタ）により形成されている。
【００４９】
このようなマルチプレクサは、インピーダンス整合しようとすると、比較例１の図２のようにＨＰＦ２６の減衰特性が劣化する。そこで、一端が共通端子Ｔａｎｔに接続され他端がＨＰＦ２６に接続されたインダクタＬ４（第４インダクタ）を設ける。これにより、図７のようにＨＰＦ２６の減衰特性を改善できる。また、比較例２に比べ図８のようにＨＰＦ２６の損失を抑制できる。
【００５０】
また、ＨＰＦ２６において最もインダクタＬ４側に電気的に接続されたインダクタまたはキャパシタは、共通端子Ｔａｎｔと端子Ｔ３との間において直列に接続されたキャパシタＣ３１（第４キャパシタ）である。
【００５１】
すなわち、ＨＰＦ２６において内のキャパシタは、他の素子（すわなちキャパシタおよびインダクタ）を介さずインダクタＬ４に接続され、共通端子Ｔａｎｔと端子Ｔ３との間に直列に接続されたキャパシタＣ３１（第４キャパシタ）を含む。
【００５２】
このように、ＨＰＦ２６の最も共通端子Ｔａｎｔ側の素子がキャパシタＣ３１の場合、比較例１のようにインピーダンス整合しようとするとキャパシタＣ３１のキャパシタンスを大きくすることになる。キャパシタＣ３１のキャパシタンスが大きいと低周波数における減衰特性が劣化する。よって、実施例１のように、インダクタＬ４を設けることで、ＨＰＦ２６の減衰特性の劣化を抑制できる。
【００５３】
さらに、ＨＰＦ２６において、キャパシタＣ３１の次にインダクタＬ４側に電気的に接続されたインダクタまたはキャパシタは、共通端子Ｔａｎｔと端子Ｔ３との間においてシャント接続されたインダクタＬ３１（第５インダクタ）である。インダクタＬ３１の次にインダクタＬ４側に電気的に接続されたインダクタまたはキャパシタは、共通端子Ｔａｎｔと端子Ｔ３との間において直列に接続されたキャパシタＣ３３（第５キャパシタ）である。
【００５４】
すなわち、ＨＰＦ２６内のインダクタは、他の素子を介さずキャパシタＣ３１に接続され、共通端子Ｔａｎｔと端子Ｔ３との間においてシャント接続されたインダクタＬ３１（第５インダクタ）を含む。また、ＨＰＦ２６内のキャパシタは、他の素子を介さずキャパシタＣ３１およびインダクタＬ３１に接続され、共通端子Ｔａｎｔと端子Ｔ３との間において直列に接続されたキャパシタＣ３３（第５キャパシタ）を含む。
【００５５】
このように、Ｔ型Ｃ−Ｌ−ＣフィルタをＨＰＦ２６に用いると、減衰特性が劣化しやすい。そこで、インダクタＬ４を設けることで、減衰特性の劣化を抑制できる。
【００５６】
キャパシタＣ３１のキャパシタンスは、キャパシタＣ３３のキャパシタンスの１／２以下である。これにより、減衰特性の劣化をより抑制できる。キャパシタＣ３１のキャパシタンスは、キャパシタＣ３３のキャパシタンスの１／３以下が好ましい。
【００５７】
ダイプレクサのように、共通端子ＴａｎｔにＬＰＦおよびＨＰＦが接続されている場合、ＬＰＦの初段がインダクタであり、ＨＰＦの初段がキャパシタであれば、ＬＰＦとＨＰＦとのインピーダンス整合を行いやすい。
【００５８】
しかし、ＬＰＦ２２において、最も共通端子Ｔａｎｔ側に電気的に接続されたインダクタまたはキャパシタは、共通端子Ｔａｎｔと端子Ｔ１との間において直列に接続されたインダクタＬ１１（第６インダクタ）である。ＢＰＦ２４において、最も共通端子Ｔａｎｔ側に電気的に接続されたインダクタまたはキャパシタは、共通端子Ｔａｎｔと端子Ｔ２との間において直列に接続されたキャパシタＣ２１（第６キャパシタ）である。
【００５９】
すなわち、ＬＰＦ２２のインダクタは、他の素子（すなわちインダクタおよびキャパシタ）を介さ共通端子Ｔａｎｔに接続され、共通端子Ｔａｎｔと端子Ｔ１との間において直列に接続されたインダクタＬ１１（第６インダクタ）を含む。ＢＰＦ２４のキャパシタは、他の素子（すなわちインダクタおよびキャパシタ）を介さず共通端子Ｔａｎｔに接続され、共通端子Ｔａｎｔと端子Ｔ２との間において直列に接続されたキャパシタＣ２１（第６キャパシタ）を含む。
【００６０】
このように、ＬＰＦ２２の初段（すなわち最も共通端子Ｔａｎｔに近い素子）がインダクタＬ１１であり、ＢＰＦ２４の初段がキャパシタＣ２１であり、ＨＰＦ２６の初段がキャパシタＣ３１の場合、初段がキャパシタのフィルタが２つとなる。このため、３つのフィルタを整合させることが難しくなる。よって、実施例１のようにインダクタＬ４を設けることが好ましい。
【００６１】
マルチプレクサは、複数の誘電体層１１ａから１１ｊと、各々複数の誘電体層１１ａから１１ｊのうち１つの誘電体層の表面に形成された複数の導電体パターン１２ａから１２ｊと、各々複数の誘電体層１１ａから１１ｊの少なくとも１つの誘電体層を貫通し、複数の導電体パターン１２ａから１２ｊの少なくとも１つの導電体パターンと電気的に接続する複数のビア配線１３と、を備えている。ＬＰＦ２２、ＢＰＦ２４およびＨＰＦ２６のインダクタおよびキャパシタは、それぞれ複数の導電体パターンの少なくとも一部を含む。このように、マルチプレクサを誘電体層を積層し形成することができる。
【００６２】
図１３は、実施例１における導電体パターン１２ｋの拡大図である。図１３に示すように、誘電体層１１ｇの表面に導電体パターン１２ｋが設けられている。導電体パターン１２ｋは、ＬＰＦ２２、ＢＰＦ２４およびインダクタＬ４が共通に接続されたノードＮａを有している。共通端子Ｔａｎｔと導電体パターン１２ｋとを接続するビア配線１３ａは位置Ｐ１において導電体パターン１２ｋに接続する。インダクタＬ４と導電体パターン１２ｋとを電気的に接続するビア配線１３ｂは位置Ｐ２において導電体パターン１２ｋと電気的に接続する。ＬＰＦ２２のインダクタＬ１１と導電体パターン１２ｋとを電気的に接続するビア配線１３ｃは位置Ｐ３において導電体パターン１２ｋと電気的に接続する。ＢＰＦ２４のキャパシタＣ２１の他方の電極Ｃ２１ａは導電体パターン１２ｋと一体に形成されており、位置Ｐ４において導電体パターン１２ｋに接続される。
【００６３】
位置Ｐ１とＰ２は導電体パターン１２ｋ内のほぼ同じ位置であり、位置Ｐ１とＰ２がノードＮａに対応する。これより、インダクタＬ４と共通端子Ｔａｎｔとを接続する導電体パターン１２ｋの長さはほぼ０である。一方、ＬＰＦ２２と共通端子Ｔａｎｔとを接続する導電体パターン１２ｋの長さは位置Ｐ１とＰ３との長さＤ１に相当し、ＢＰＦ２４と共通端子Ｔａｎｔとを接続する導電体パターン１２ｋの長さは位置Ｐ１とＰ４との長さＤ２に相当する。このように、インダクタＬ４と共通端子Ｔａｎｔとを接続する導電体パターン１２ｋの長さは、ＬＰＦ２２と共通端子Ｔａｎｔとを電気的に接続する導電体パターン１２ｋの長さおよびＢＰＦ２４と共通端子Ｔａｎｔとを電気的に接続する導電体パターン１２ｋの長さより短い。
【００６４】
これにより、インダクタＬ４と共通端子Ｔａｎｔとの間に付加される寄生容量が小さくなるため、インピーダンス整合が容易となる。
【００６５】
図９および図１０のように、インダクタＬ４は、少なくとも２つの誘電体層１１ｂから１１ｄの表面にそれぞれ設けられた少なくとも２つの導電体パターン１２ｂから１２ｄを含む。インダクタＬ４の一部Ｌ４ｂおよびＬ４ｃの導電体パターンは、複数の誘電体層１１ａから１１ｊの積層方向において少なくとも一部が重なる巻回パターンである。これにより、導電体パターン１２ｂから１２ｄを用いインダクタンスの大きいインダクタＬ４を形成できる。
【００６６】
実施例１では、誘電体層１１ａから１１ｊを積層した積層体１０にマルチプレクサを形成する例を説明したが、積層体１０以外にマルチプレクサを形成してもよい。誘電体層１１ａから１１ｊの層数等は任意に設定できる。
【００６７】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６８】
１０    積層体
１１ａ−１１ｊ  誘電体層
１２ａ−１２ｋ  導電体パターン
１３、１３ａ−１３ｃ  ビア配線
１４  端子
【図１】
2019091995.tif 000008
【図２】
2019091995.tif 000009
【図３】
2019091995.tif 000010
【図４】
2019091995.tif 000011
【図５】
2019091995.tif 000012
【図６】
2019091995.tif 000013
【図７】
2019091995.tif 000014
【図８】
2019091995.tif 000015
【図９】
2019091995.tif 000016
【図１０】
2019091995.tif 000017
【図１１】
2019091995.tif 000018
【図１２】
2019091995.tif 000019
【図１３】
2019091995.tif 000020