(57)【要約】      （修正有）【課題】回路出力の精度が低減することを防止して、同相入力電圧範囲を拡大した差動回路およびＯＰアンプを提供する。【解決手段】差動対をなす第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０と、第１ＭＯＳトランジスタのゲートおよび第２ＭＯＳトランジスタのゲートに入力される差動入力のうちの少なくとも一方の入力に基づく判定対象信号のレベルを判定する判定部２１０と、判定部の判定結果に応じて、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの両方のバックゲートに供給するバックゲート電圧を変更する電圧変更部２２０と、を備える。【選択図】図６
2019033414.tif 000002
【特許請求の範囲】
【請求項１】
差動対をなす第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートおよび前記第２ＭＯＳトランジスタのゲートに入力される差動入力のうちの少なくとも一方の入力に基づく判定対象信号のレベルを判定する判定部と、
前記判定部の判定結果に応じて、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの両方のバックゲートに供給するバックゲート電圧を変更する電圧変更部と、
を備える差動回路。
【請求項２】
前記判定部は、前記差動入力の一方のみの入力に基づく前記判定対象信号のレベルを判定する請求項１に記載の差動回路。
【請求項３】
前記電圧変更部は、
複数のバックゲート用電位のそれぞれと前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの両方のバックゲートとの間にそれぞれ接続された複数のスイッチと、
前記判定部の判定結果に応じて、互いに異なる前記複数のバックゲート用電位のうち一のバックゲート用電位と前記バックゲートの間を導通させ、前記複数のバックゲート用電位のうち他のバックゲート用電位と前記バックゲートの間を遮断させる選択部と、
を有する請求項１または２に記載の差動回路。
【請求項４】
第１電位と前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタとの間に接続された電流源を備える請求項３に記載の差動回路。
【請求項５】
前記複数のバックゲート用電位は、前記第１電位を含む請求項４に記載の差動回路。
【請求項６】
前記複数のバックゲート用電位は、前記電流源と前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタとの間の共通ソース電位を含む請求項４または５に記載の差動回路。
【請求項７】
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
前記複数のバックゲート用電位は、前記第１電位よりも高い第２電位を含む請求項４から６のいずれか一項に記載の差動回路。
【請求項８】
前記複数のスイッチのうちの第２電位用スイッチは、前記第２電位および前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの両方のバックゲートとの間に接続され、
前記選択部が出力する前記第２電位用の選択信号をレベルシフトして前記第２電位用スイッチのゲートに供給するレベルシフト回路を更に備える請求項７に記載の差動回路。
【請求項９】
前記判定部は、
基準電位を生成する基準生成回路と、
前記判定対象信号と前記基準電位とを比較する比較回路と、
を有する請求項３から８のいずれか一項に記載の差動回路。
【請求項１０】
前記比較回路は、前記判定対象信号と前記基準電位とを比較するヒステリシスコンパレータを含む請求項９に記載の差動回路。
【請求項１１】
前記判定部は、前記判定対象信号を平滑化して前記比較回路に供給する平滑化回路を更に有する請求項９または１０に記載の差動回路。
【請求項１２】
請求項１から１１のいずれか一項に記載の差動回路と、
前記差動回路の出力を増幅する増幅回路と
を備えるＯＰアンプ。
【請求項１３】
前記ＯＰアンプは、前記増幅回路をフォールデッドカスコード増幅段とするフォールデッドカスコードＯＰアンプである請求項１２に記載のＯＰアンプ。
【請求項１４】
前記差動入力の一方の入力は、電流路に設けられた電流検出抵抗の第１端に接続され、
前記差動入力の他方の入力は、前記電流検出抵抗の第２端に接続され、
前記ＯＰアンプは、前記電流検出抵抗の両端の電位差を増幅して出力する
請求項１２または１３に記載のＯＰアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路およびＯＰアンプ（オペアンプ）に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタを用いた差動回路等は、同相入力電圧範囲を調節および拡大すべく、ＭＯＳトランジスタのバックゲート電位を制御していた（例えば、特許文献１参照）。
特許文献１  特開２００７−２５１５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
特許文献１においては、差動回路の差動対のバックゲート電位を入力電位に応じて制御することで、見かけ上の同相入力電圧範囲を拡大する構成をとっていた。このため、差動対をなす２つのＭＯＳトランジスタのそれぞれに、対応する各入力電位に応じたバックゲート電位を供給する制御回路を設ける必要があった。しかしながら、差動対のそれぞれに制御回路を設ける構成では、製造バラツキ等によって各制御回路の出力が一致せず、ＭＯＳトランジスタ毎に異なるバックゲート電位を供給してしまうことがありうる。この場合、差動回路の出力にオフセット電圧が発生するので、例えば、当該差動回路を増幅回路として利用した場合、増幅回路の精度が悪化していた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、差動対をなす第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタのゲートおよび第２ＭＯＳトランジスタのゲートに入力される差動入力のうちの少なくとも一方の入力に基づく判定対象信号のレベルを判定する判定部と、判定部の判定結果に応じて、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの両方のバックゲートに供給するバックゲート電圧を変更する電圧変更部と、を備える差動回路を提供する。
【０００５】
本発明の第２の態様においては、第１の態様の差動回路と、差動回路の出力を増幅する増幅回路とを備えるＯＰアンプを提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】ＯＰアンプの差動対を構成するＭＯＳトランジスタの閾値電圧Ｖｔｈと、当該ＯＰアンプの同相入力電圧の関係の概略を示す。
【図２】ＯＰアンプ１０の第１構成例を示す。
【図３】ＯＰアンプ１０の第２構成例を示す。
【図４】ＯＰアンプ１０の第３構成例を示す。
【図５】Ｖｔｈ制御回路３２の構成例を示す。
【図６】本実施形態に係るＯＰアンプ１００の構成例を示す。
【図７】本実施形態に係るＯＰアンプ１００の同相入力電圧範囲の一例を示す。
【図８】本実施形態に係るＯＰアンプ１００の第１変形例を示す。
【図９】ＯＰアンプ１０の第４構成例を示す。
【図１０】本実施形態に係るＯＰアンプ１００の第２変形例を示す。
【図１１】本実施形態に係るＯＰアンプ１００を実装したＬＳＩ１０００を用いて駆動システムを構成した例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、ＯＰアンプの差動対を構成するＭＯＳトランジスタの閾値電圧Ｖｔｈと、当該ＯＰアンプの同相入力電圧の関係の概略を示す。ここで、差動対を構成するＭＯＳトランジスタがＰＭＯＳである例を説明するが、ＮＭＯＳであっても同様の結論が成立する。図１の横軸は、差動対を構成するＰＭＯＳトランジスタの閾値電圧Ｖｔｈを高電圧側から低電圧側に変化させた例を示し、縦軸は差動対ＰＭＯＳトランジスタを用いたＯＰアンプの同相入力電圧を示す。
【００１０】
ここで、差動対ＰＭＯＳトランジスタの閾値電圧Ｖｔｈが負電圧とする。この場合、差動対ＰＭＯＳトランジスタの閾値電圧Ｖｔｈが低くなる（Ｖｔｈの絶対値が大きくなる）と、同相入力電圧範囲は低電圧側にシフトする。例えば、図１は、閾値電圧ＶｔｈがＶｔｈ１の場合に、ＯＰアンプが追随する同相入力電圧をＶ１からＶ２の電圧範囲Ａとする。この場合、閾値電圧Ｖｔｈ１をＶｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）にすると、ＯＰアンプが追随する同相入力電圧は、低電圧側のＶ３からＶ４の電圧範囲Ｂへとシフトする（Ｖ１＞Ｖ３、Ｖ２＞Ｖ４）。また、逆に、差動対ＰＭＯＳトランジスタの閾値電圧Ｖｔｈを高くする（Ｖｔｈの絶対値を小さくする）と、同相入力電圧範囲は高電圧側にシフトする。
【００１１】
したがって、ＯＰアンプの差動対を構成するＭＯＳトランジスタの閾値電圧Ｖｔｈを調節することにより、当該ＯＰアンプの同相入力電圧の電圧範囲を制御することができる。また、ＯＰアンプに入力する電圧に応じて当該閾値電圧Ｖｔｈを調節することにより、当該ＯＰアンプの同相入力電圧の電圧範囲を拡大して動作させることができる。例えば、図１の例の場合、入力電圧に応じて閾値電圧ＶｔｈをＶｔｈ１およびＶｔｈ２のいずれかに切り換えることにより、同相入力電圧範囲をＶ２からＶ３の電圧範囲に拡大することができる。
【００１２】
ここで、ＭＯＳトランジスタは、ソースおよびバックゲートの間の電圧に応じて、閾値電圧Ｖｔｈを調節することができる。例えば、ＭＯＳトランジスタのソースおよびバックゲートの間の電圧を逆バイアスの状態にすると、チャネルの厚みが低減して、閾値電圧Ｖｔｈの絶対値が大きくなる。即ち、ＰＭＯＳトランジスタのソース電位よりもバックゲート電位を大きくすると、閾値電圧Ｖｔｈは低くなるので、同相入力電圧範囲は低電圧側にシフトする。このようなＭＯＳトランジスタの特性を用いて、ＯＰアンプの同相入力電圧範囲を制御する例を次に説明する。
【００１３】
図２は、ＯＰアンプ１０の第１構成例を示す。第１構成例のＯＰアンプ１０は、差動対のバックゲート電圧をソース電圧に等しくした回路の例を示す。ＯＰアンプ１０は、差動回路１２と、増幅回路１４とを備える。
【００１４】
差動回路１２は、電流源と、差動対と、ミラー回路とを有する。電流源は、略一定の電流を流す。電流源は、ＭＯＳトランジスタＭ１を含む。ＭＯＳトランジスタＭ１は、ソースおよびバックゲートが電源電位ＶＣＣに接続され、ゲートが予め定められたバイアス電位Ｂｉａｓに接続される。図１は、ＭＯＳトランジスタＭ１がＰＭＯＳトランジスタの例を示す。また、バイアス電位Ｂｉａｓは、電源電位ＶＣＣよりも絶対値が小さい電位でよい。ＭＯＳトランジスタＭ１のドレインは、差動対に接続される。
【００１５】
差動対は、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３を含む。図１は、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３がＰＭＯＳトランジスタの例を示す。ＭＯＳトランジスタＭ２のゲートには入力信号の負側信号ＩＮ−が入力され、ＭＯＳトランジスタＭ３のゲートには入力信号の正側信号ＩＮ＋が入力される。ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のソースおよびバックゲートは、ＭＯＳトランジスタＭ１のドレインに接続される。ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のドレインは、ミラー回路に接続される。
【００１６】
ミラー回路は、ＭＯＳトランジスタＭ４およびＭＯＳトランジスタＭ５を含む。図１は、ＭＯＳトランジスタＭ４およびＭＯＳトランジスタＭ５がＮＭＯＳトランジスタの例を示す。ＭＯＳトランジスタＭ４のドレインおよびゲートとＭＯＳトランジスタＭ５のゲートは、ＭＯＳトランジスタＭ２のドレインに接続される。ＭＯＳトランジスタＭ５のドレインは、ＭＯＳトランジスタＭ３のドレインに接続され、また、当該差動回路１２の出力となる。ＭＯＳトランジスタＭ４のソースおよびバックゲートとＭＯＳトランジスタＭ５のソースおよびバックゲートは、基準電位に接続される。基準電位は、予め定められた電位でよく、一例として、略０Ｖのグラウンド電位である。
【００１７】
増幅回路１４は、差動回路１２の出力を増幅して信号出力Ｖｏｕｔとして出力する。増幅回路１４は、ソース接地増幅回路を構成してよい。増幅回路１４は、ＭＯＳトランジスタＭ６と、ＭＯＳトランジスタＭ７と、抵抗Ｒ１と、容量Ｃ１とを有する。図２は、ＭＯＳトランジスタＭ６がＰＭＯＳトランジスタ、ＭＯＳトランジスタＭ７がＮＭＯＳトランジスタの例を示す。
【００１８】
ＭＯＳトランジスタＭ６は、ソースおよびバックゲートが電源電位ＶＣＣに接続され、ゲートが予め定められた一定バイアスＢｉａｓに接続される。また、ＭＯＳトランジスタＭ６のドレインは、ＭＯＳトランジスタＭ７のドレインに接続される。また、ＭＯＳトランジスタＭ７のゲートは、差動回路１２の出力に接続される。また、ＭＯＳトランジスタＭ７のソースおよびバックゲートは、基準電位に接続される。
【００１９】
抵抗Ｒ１および容量Ｃ１は、直列に接続され、ＭＯＳトランジスタＭ７のドレインとＭＯＳトランジスタＭ７のゲートの間に設けられ、位相補償回路として動作する。増幅回路１４は、ＭＯＳトランジスタＭ６およびＭＯＳトランジスタＭ７の間の電位を信号出力Ｖｏｕｔとして出力する。
【００２０】
以上の第１構成のＯＰアンプ１０は、差動対を構成するＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のバックゲートが、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のソースに接続される。これにより、ＯＰアンプ１０は、同相入力電圧範囲を略一定の電圧範囲とすることができる。一例として、ＯＰアンプ１０の同相入力電圧範囲を、図１に示す電圧範囲Ａとする。
【００２１】
図３は、ＯＰアンプ１０の第２構成例を示す。第２構成例のＯＰアンプ１０において、図２に示された第１構成例のＯＰアンプ１０の動作と略同一のものには同一の符号を付け、説明を省略する。第２構成例のＯＰアンプ１０は、差動対を構成するＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のバックゲートを、ソースに代えて、電源電位ＶＣＣに接続した例を示す。
【００２２】
これにより、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のそれぞれは、ソース電位よりもバックゲート電位が大きくなるので、図２に示すＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３と比較して、閾値電圧Ｖｔｈが低くなる。即ち、第２構成例のＯＰアンプ１０は、第１構成例のＯＰアンプ１０と比較して、同相入力電圧範囲は低電圧側にシフトする。一例として、第２構成例のＯＰアンプ１０の同相入力電圧範囲は、図１に示す電圧範囲Ｂにシフトすることができる。
【００２３】
このように、ＯＰアンプ１０は、差動対を構成するＭＯＳトランジスタのバックゲート電位を調節することで、同相入力電圧範囲を制御できる。このようなＯＰアンプ１０は、バックゲート電位を動的に調節することで、同相入力電圧範囲を拡大することができる。そこで、このようなＯＰアンプ１０について次に説明する。
【００２４】
図４は、ＯＰアンプ１０の第３構成例を示す。第３構成例のＯＰアンプ１０は、電流源Ｉ１、差動対、複数の抵抗Ｒ２〜Ｒ５、増幅回路Ａ１、Ｖｔｈ制御回路３２、およびＶｔｈ制御回路３４を備える。電流源Ｉ１は、略一定の電流を流す。電流源Ｉ１は、例えば、図２に示すように、ＭＯＳトランジスタＭ１を含む構成でよい。差動対は、図２に示す差動対と同様に、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３を含む。
【００２５】
抵抗Ｒ２は、ＭＯＳトランジスタＭ２のドレイン端子および基準電位の間に接続される。また、抵抗Ｒ３は、ＭＯＳトランジスタＭ３のドレイン端子および基準電位の間に接続される。ＭＯＳトランジスタＭ２および抵抗Ｒ２の間の電位と、ＭＯＳトランジスタＭ３および抵抗Ｒ３の間の電位は、差動回路の出力として増幅回路Ａ１に入力する。増幅回路Ａ１は、差動回路の出力を増幅して信号出力Ｖｏｕｔとして出力する。
【００２６】
Ｖｔｈ制御回路３２は、ＭＯＳトランジスタＭ２のゲートに入力する入力信号に応じた電圧を、当該ＭＯＳトランジスタＭ２のバックゲートに供給する。ここで、ＭＯＳトランジスタＭ２のバックゲートおよびソースの間に、抵抗Ｒ４が設けられる。これにより、ＭＯＳトランジスタＭ２のソースには、Ｖｔｈ制御回路３２の出力電圧から抵抗Ｒ４によって電圧降下された電圧が供給される。
【００２７】
したがって、ＭＯＳトランジスタＭ２のバックゲート電位は、ソース電位と比較して、抵抗Ｒ４に流れる電流値に応じた電位だけ大きくなる。即ち、Ｖｔｈ制御回路３２は、当該ＯＰアンプ１０の入力信号の負側信号ＩＮ−に応じて、ＭＯＳトランジスタＭ２のバックゲート・ソース間電圧を調節して、当該ＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈを制御することができる。
【００２８】
Ｖｔｈ制御回路３４は、ＭＯＳトランジスタＭ３のゲートに入力する入力信号に応じた電圧を、当該ＭＯＳトランジスタＭ３のバックゲートに供給する。ここで、ＭＯＳトランジスタＭ３のバックゲートおよびソースの間に、抵抗Ｒ５が設けられる。これにより、ＭＯＳトランジスタＭ３のソースには、Ｖｔｈ制御回路３４の出力電圧から抵抗Ｒ５によって電圧降下された電圧が供給される。
【００２９】
したがって、ＭＯＳトランジスタＭ３のバックゲート電位は、ソース電位と比較して、抵抗Ｒ５に流れる電流値に応じた電位だけ大きくなる。即ち、Ｖｔｈ制御回路３４は、当該ＯＰアンプ１０の入力信号の正側信号ＩＮ＋に応じて、ＭＯＳトランジスタＭ３のバックゲート・ソース間電圧を調節して、当該ＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈを制御することができる。このようなＶｔｈ制御回路３２およびＶｔｈ制御回路３４の例を次に説明する。
【００３０】
図５は、Ｖｔｈ制御回路３２の構成例を示す。Ｖｔｈ制御回路３２は、入力信号の負側信号ＩＮ−が入力し、当該負側信号ＩＮ−に応じた出力信号がＭＯＳトランジスタＭ２のバックゲートに供給される。Ｖｔｈ制御回路３２は、バッファ回路３６と、ＭＯＳトランジスタＭ１２を有する。
【００３１】
バッファ回路３６は、入力する負側信号ＩＮ−をバッファリングする。バッファ回路３６は、ＭＯＳトランジスタＭ８、ＭＯＳトランジスタＭ９、ＭＯＳトランジスタＭ１０、ＭＯＳトランジスタＭ１１、および電流源Ｉ２を含む。図５は、ＭＯＳトランジスタＭ８およびＭＯＳトランジスタＭ１０がＰＭＯＳトランジスタの例を示す。ＭＯＳトランジスタＭ８およびＭＯＳトランジスタＭ１０は、ソースおよびバックゲートが電源電位ＶＣＣに接続される。また、図５は、ＭＯＳトランジスタＭ９およびＭＯＳトランジスタＭ１１がＮＭＯＳトランジスタの例を示す。ＭＯＳトランジスタＭ９およびＭＯＳトランジスタＭ１１は、ソースが電流源Ｉ２に接続され、バックゲートが開放状態にされる。
【００３２】
ＭＯＳトランジスタＭ８およびＭＯＳトランジスタＭ９は、ゲートに入力する負側信号ＩＮ−を増幅して、増幅した信号をドレインからＭＯＳトランジスタＭ１０およびＭＯＳトランジスタＭ１１のゲートに出力するプッシュプル増幅回路を構成する。同様に、ＭＯＳトランジスタＭ１０およびＭＯＳトランジスタＭ１１は、ゲートに入力する信号を増幅して、増幅した信号をドレインからＭＯＳトランジスタＭ１２のゲートに出力するプッシュプル増幅回路を構成する。
【００３３】
電流源Ｉ２は、ＭＯＳトランジスタＭ９およびＭＯＳトランジスタＭ１１のソースから基準電位の間に接続され、略一定の電流を流す。以上のバッファ回路３６は、バッファリングした信号をＭＯＳトランジスタＭ１２のゲートに供給する。図５は、ＭＯＳトランジスタＭ１２がＰＭＯＳトランジスタの例を示す。ＭＯＳトランジスタＭ１２は、ソースおよびバックゲートが電源電位ＶＣＣに接続される。また、ＭＯＳトランジスタＭ１２は、ゲートに入力する信号に応じた信号をドレインから出力する。
【００３４】
以上のＶｔｈ制御回路３２は、入力信号の負側信号ＩＮ−の電位が高いほど、バックゲートの電位を低くさせ、また、バックゲートに供給する電流値を低減させる。また、Ｖｔｈ制御回路３２は、入力信号の負側信号ＩＮ−の電位が低いほど、バックゲートの電位を高くさせ、また、バックゲートに供給する電流値を増加させる。なお、Ｖｔｈ制御回路３４は、図５に示すＶｔｈ制御回路３２と同様の構成を有してよい。
【００３５】
即ち、第３構成例のＯＰアンプ１０は、入力信号の電位が高い場合に同相入力電圧範囲を高電圧側にシフトさせ、入力信号の電位が低い場合に同相入力電圧範囲を低電圧側にシフトさせる。このように、第３構成例のＯＰアンプ１０は、差動対を構成するＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈを、Ｖｔｈ制御回路３２およびＶｔｈ制御回路３４がそれぞれ動的に制御することで、同相入力電圧範囲を拡大できる。
【００３６】
しかしながら、このようなＯＰアンプ１０を実際に製造すると、製造バラツキ等によって、出力に誤差等が生じることがある。例えば、同様の回路構成であるＶｔｈ制御回路３２およびＶｔｈ制御回路３４に、同一レベルの入力信号が入力しても、出力信号が一致せず、ＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のそれぞれに異なるバックゲート電位を供給してしまうことがある。この場合、差動回路の出力にオフセット電圧が発生するので、ＯＰアンプ１０の出力にＤＣ電圧の誤差成分が重畳して精度が悪化してしまうことになる。
【００３７】
また、図５に示すようなＶｔｈ制御回路３２の出力信号は、ＭＯＳトランジスタＭ２のソースにも抵抗Ｒ４を介して供給される。即ち、ＯＰアンプ１０は、入力信号の電圧レベルに応じて、差動対に供給されるバイアス電流が変化することになり、ＯＰアンプ１０自体のゲイン、およびスルーレート等の特性が変化してしまうことがある。
【００３８】
また、図５に示すようなＶｔｈ制御回路３２は、電源電位ＶＣＣ以上の電圧をバックゲートに供給することができないので、同相入力電圧範囲を拡大できる範囲が限られている。そこで、本実施形態におけるＯＰアンプは、精度の低下および特性の変化を防止して、当該ＯＰアンプの同相入力電圧範囲を拡大する。このようなＯＰアンプについて、次に説明する。
【００３９】
図６は、本実施形態に係るＯＰアンプ１００の構成例を示す。ＯＰアンプ１００は、差動対の入力信号に基づくバックゲート電圧を一の回路で生成し、差動対を構成するＭＯＳトランジスタのバックゲートにそれぞれ供給することで、当該ＯＰアンプ１００の同相入力電圧範囲を拡大する。ＯＰアンプ１００は、差動回路１１０と、増幅回路１２０とを備える。差動回路１１０は、電流源１３０、第１ＭＯＳトランジスタ１４０、第２ＭＯＳトランジスタ１５０、第３ＭＯＳトランジスタ１６０、第４ＭＯＳトランジスタ１７０、判定部２１０、および電圧変更部２２０を有する。
【００４０】
電流源１３０は、略一定の電流を流す。図６は、電流源１３０がＭ１で示すＰＭＯＳトランジスタの例を示す。即ち、電流源１３０は、ソースおよびバックゲートが第１電位に接続され、ゲートが予め定められたバイアス電位Ｂｉａｓに接続されたＭＯＳトランジスタを含む。また、当該ＭＯＳトランジスタのドレインは、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０に接続される。即ち、電流源１３０は、第１電位と第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０との間に接続される。ここで、第１電位は、予め定められた電源電位ＶＣＣ１である。
【００４１】
第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０は、差動対を構成する。第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０は、一例として、ＰＭＯＳトランジスタである。図６は、第１ＭＯＳトランジスタ１４０をＭ２で示し、第２ＭＯＳトランジスタ１５０をＭ３で示す。第１ＭＯＳトランジスタ１４０のゲートには入力信号の負側信号ＩＮ−が入力され、第２ＭＯＳトランジスタ１５０のゲートには入力信号の正側信号ＩＮ＋が入力される。第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のソースは、電流源１３０に接続される。
【００４２】
第３ＭＯＳトランジスタ１６０および第４ＭＯＳトランジスタ１７０は、ミラー回路を構成する。第３ＭＯＳトランジスタ１６０および第４ＭＯＳトランジスタ１７０は、一例として、ＮＭＯＳトランジスタである。図６は、第３ＭＯＳトランジスタ１６０をＭ４で示し、第４ＭＯＳトランジスタ１７０をＭ５で示す。
【００４３】
第３ＭＯＳトランジスタ１６０のドレインおよびゲートと第４ＭＯＳトランジスタ１７０のゲートは、第１ＭＯＳトランジスタ１４０のドレインに接続される。第４ＭＯＳトランジスタ１７０のドレインは、第２ＭＯＳトランジスタ１５０のドレインに接続され、また、当該差動回路１１０の出力となる。第３ＭＯＳトランジスタ１６０のソースおよびバックゲートと第４ＭＯＳトランジスタ１７０のソースおよびバックゲートは、第１基準電位に接続される。第１基準電位は、予め定められた電位でよく、一例として、グラウンド電位である。
【００４４】
以上の本実施形態に係る差動回路１１０の電流源１３０、差動対、およびミラー回路は、図２に示す差動回路１２の電流源、差動対、およびミラー回路と同様の回路構成を有してよい。
【００４５】
判定部２１０は、第１ＭＯＳトランジスタ１４０のゲートおよび第２ＭＯＳトランジスタ１５０のゲートに入力される差動入力のうちの少なくとも一方の入力に基づく判定対象信号のレベルを判定する。判定部２１０は、例えば、差動対に入力する差動入力の一方のみの入力に基づく判定対象信号のレベルを判定する。即ち、判定対象信号は、第１ＭＯＳトランジスタ１４０のゲートに入力する入力信号でよく、これに代えて、第２ＭＯＳトランジスタ１５０のゲートに入力する入力信号でよい。
【００４６】
これに代えて、判定対象信号は、差動対の差動入力信号のペアから、平均電圧、最大電圧、最小電圧、または他の処理によって生成されてよい。この場合、判定対象信号を生成する生成回路が更に設けられてよい。図６は、第２ＭＯＳトランジスタ１５０のゲートに入力する入力信号を判定対象信号とした例を示す。即ち、判定部２１０は、第２ＭＯＳトランジスタ１５０のゲートに入力する入力信号のレベルを判定する。判定部２１０は、基準生成回路２１２と、比較回路２１８とを含む。
【００４７】
基準生成回路２１２は、第２基準電位を生成する。第２基準電位は、判定対象信号のレベルの大小を判定する場合の基準となる電位である。第２基準電位は、予め定められた基準電位でよい。基準生成回路２１２は、例えば、直列に接続される第１分圧抵抗２１４および第２分圧抵抗２１６を含む。第１分圧抵抗２１４および第２分圧抵抗２１６は、第１電位および第１基準電位の間に設けられ、第１電位を分圧する。この場合、基準生成回路２１２は、第１分圧抵抗２１４および第２分圧抵抗２１６の間の電位を第２基準電位として出力する。
【００４８】
比較回路２１８は、判定対象信号と第２基準電位とを比較する。比較回路２１８は、例えば、コンパレータを含み、判定対象信号の信号レベルと第２基準電位とを比較する。また、比較回路２１８は、判定対象信号と基準電位とを比較するヒステリシスコンパレータを含んでもよい。以上の判定部２１０は、比較回路２１８の比較結果を判定結果として電圧変更部２２０に供給する。なお、判定部２１０は、判定対象信号を平滑化して比較回路２１８に供給する平滑化回路を更に有してもよい。
【００４９】
電圧変更部２２０は、判定部２１０の判定結果に応じて、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０の両方のバックゲートに供給するバックゲート電圧を変更する。電圧変更部２２０は、複数のスイッチと、選択部２２６とを含む。
【００５０】
複数のスイッチは、複数のバックゲート用電位のそれぞれと第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０の両方のバックゲートとの間にそれぞれ接続される。図６は、差動回路１１０が２つのバックゲート用電位を有する例を示す。一方は、第１電位であり、他方は電流源１３０と第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０との間の共通ソース電位である。ここで、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のソース電位を共通ソース電位とした。即ち、複数のバックゲート用電位は、第１電位ＶＣＣ１および共通ソース電位を含む。
【００５１】
また、図６は、２つのバックゲート用電位に対応して、電圧変更部２２０が２つのスイッチを有する例を示す。一方は、第１電位用スイッチ２２２であり、他方は共通ソース電位用スイッチ２２４である。第１電位用スイッチ２２２および共通ソース電位用スイッチ２２４は、例えば、ＰＭＯＳトランジスタである。この場合、第１電位用スイッチ２２２および共通ソース電位用スイッチ２２４のソースおよびバックゲートは対応する電位に接続され、ドレインは第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートに接続される。また、第１電位用スイッチ２２２および共通ソース電位用スイッチ２２４のゲートは、それぞれ選択部２２６に接続される。
【００５２】
選択部２２６は、判定部２１０の判定結果に応じて、互いに異なる複数のバックゲート用電位のうち一のバックゲート用電位と、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートとの間を導通させる。この場合、選択部２２６は、複数のバックゲート用電位のうち他のバックゲート用電位と、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートとの間を遮断させる。
【００５３】
選択部２２６は、判定部２１０の判定結果を受け取る信号ラインを分岐する。選択部２２６は、例えば、分岐した一方を第１電位用スイッチ２２２のゲートに供給し、他方を共通ソース電位用スイッチ２２４のゲートにインバータ２２８を介して供給する。例えば、判定対象信号の信号レベルが第２基準電位よりも高いことに応じて、判定部２１０がハイ電位を判定結果として出力した場合、選択部２２６は、共通ソース電位用スイッチ２２４をオンにして、第１電位用スイッチ２２２をオフにする。
【００５４】
この場合、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートは、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のソースと接続されるので、差動回路１１０は、図２に示すＯＰアンプ１０の差動回路１２と同様の構成となる。したがって、差動回路１１０の同相入力電圧範囲は、例えば、図１の電圧範囲Ａで示すように、より高い電圧範囲にシフトすることができる。
【００５５】
また、例えば、判定対象信号の信号レベルが第２基準電位よりも低いことに応じて、判定部２１０がロー電位を判定結果として出力した場合、選択部２２６は、共通ソース電位用スイッチ２２４をオフにして、第１電位用スイッチ２２２をオンにする。この場合、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートは、第１電位と接続されるので、差動回路１１０は、図３に示すＯＰアンプ１０の差動回路１２と同様の構成となる。したがって、差動回路１１０の同相入力電圧範囲は、例えば、図１の電圧範囲Ｂで示すように、より低い電圧範囲にシフトすることができる。
【００５６】
増幅回路１２０は、差動回路１１０の出力を増幅して信号出力Ｖｏｕｔとして出力する。増幅回路１２０は、図２および図３で説明した増幅回路１４と同様の増幅回路でよい。即ち、増幅回路１２０は、ソース接地増幅回路を構成してよい。増幅回路１２０は、第５ＭＯＳトランジスタ１２２と、第６ＭＯＳトランジスタ１２４と、抵抗１２６と、容量１２８とを有する。図６は、第５ＭＯＳトランジスタ１２２がＰＭＯＳトランジスタ、第６ＭＯＳトランジスタ１２４がＮＭＯＳトランジスタの例を示す。
【００５７】
第５ＭＯＳトランジスタ１２２は、ソースおよびバックゲートが第１電位に接続され、ゲートが予め定められた一定バイアスＢｉａｓに接続される。また、第５ＭＯＳトランジスタ１２２のドレインは、第６ＭＯＳトランジスタ１２４のドレインに接続される。また、第６ＭＯＳトランジスタ１２４のゲートは、差動回路１１０の出力に接続される。また、第６ＭＯＳトランジスタ１２４のソースおよびバックゲートは、第１基準電位に接続される。
【００５８】
抵抗１２６および容量１２８は、直列に接続され、第６ＭＯＳトランジスタ１２４のドレインと第６ＭＯＳトランジスタ１２４のゲートの間に設けられ、位相補償回路として動作する。増幅回路１２０は、第５ＭＯＳトランジスタ１２２および第６ＭＯＳトランジスタ１２４の間の電位を信号出力Ｖｏｕｔとして出力する。
【００５９】
以上の本実施形態に係るＯＰアンプ１００は、汎用のＯＰアンプと同様に、複数の抵抗を追加して種々の回路を構成してよい。図６は、ＯＰアンプ１００が抵抗２３２、抵抗２３４、抵抗２３６、および抵抗２３８を更に備え、差動増幅回路を構成した例を示す。この場合、差動入力の正側信号ＩＮ＋および負側信号ＩＮ−は仮想接地の状態となるので、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のゲート電圧は略一致する。このように、正側信号ＩＮ＋および負側信号ＩＮ−の差が比較的小さい場合、判定部２１０が、判定対象信号を差動対に入力する差動入力の一方のみの入力に基づく信号としても、ＯＰアンプ１００の同相入力電圧範囲を精度よく切り換えて動作させることができる。
【００６０】
以上の本実施形態に係るＯＰアンプ１００は、差動対を構成するＭＯＳトランジスタのバックゲート電圧を判定部２１０および電圧変更部２２０といった共通の回路で生成する。したがって、このようなＯＰアンプ１００を実際に製造した場合、判定部２１０および電圧変更部２２０が共通のバックゲート電圧を生成するので、異なるバックゲート電位を第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０に供給することを防止できる。即ち、ＯＰアンプ１００は、差動回路１１０の出力に発生するオフセット電圧を低減させるので、信号出力にＤＣ電圧の誤差成分が重畳して精度が悪化してしまうことを防止できる。
【００６１】
また、本実施形態に係る判定部２１０および電圧変更部２２０は、第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のソースには信号成分を供給しない。したがって、ＯＰアンプ１００の入力信号レベルが変化しても、ＯＰアンプ１００自体のゲイン、およびスルーレート等の特性が変化することを防止できる。
【００６２】
図７は、本実施形態に係るＯＰアンプ１００の同相入力電圧範囲の一例を示す。図７は、ＯＰアンプ１００と、図２および図３に示すＯＰアンプ１０の入出力特性を示す。図７の横軸は同相入力電圧を示し、縦軸はそれぞれのＯＰアンプを用いた増幅回路の出力電圧の一例を示す。図７は、出力電圧が略２Ｖとなる領域が、ＯＰアンプの正常な動作範囲であり、即ち、同相入力電圧範囲である例を示す。
【００６３】
入力−出力電圧特性Ａは、図２に示すＯＰアンプ１０の入出力特性の一例であり、入力−出力電圧特性Ｂは、図３に示すＯＰアンプ１０の入出力特性の一例である。また、入力−出力電圧特性Ｃは、図６に示す本実施形態のＯＰアンプ１００の入出力特性の一例である。本実施形態のＯＰアンプ１００は、同相入力電圧に応じて差動対を構成するＭＯＳトランジスタの閾値電圧Ｖｔｈを適切に調整することで、同相入力電圧範囲を拡大できることがわかる。
【００６４】
以上の本実施形態に係るＯＰアンプ１００は、図６の構成に限定されることはない。例えば、ＯＰアンプ１００は、第１電位とは異なる電位をバックゲート用電位として用いてもよい。また、ＯＰアンプ１００は、３以上の異なる電位をバックゲート用電位として用いてもよい。第１電位とは異なる電位をバックゲート用電位として用いるＯＰアンプ１００について、次に説明する。
【００６５】
図８は、本実施形態に係るＯＰアンプ１００の第１変形例を示す。本変形例のＯＰアンプ１００において、図６に示された本実施形態に係るＯＰアンプ１００の動作と略同一のものには同一の符号を付け、説明を省略する。第１変形例のＯＰアンプ１００は、複数のバックゲート用電位として第２電位を含む例を示す。第２電位は、予め定められた電源電位でよい。図８は、第２電位が第１電位よりも高い電位ＶＣＣ２である例を示す。
【００６６】
この場合、電圧変更部２２０は、第２電位用スイッチ２４２を含む。複数のスイッチのうちの第２電位用スイッチ２４２は、第２電位および第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０の両方のバックゲートとの間に接続される。第２電位用スイッチ２４２は、例えば、ＰＭＯＳトランジスタである。この場合、第２電位用スイッチ２４２のソースおよびバックゲートは第２電位に接続され、ドレインは第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０のバックゲートに接続される。
【００６７】
なお、第２電位が第１電位よりも高い電位の場合、第２電位用スイッチ２４２を切り換えるゲート信号を選択部２２６が出力できなくなることがある。また、ＭＯＳトランジスタのゲートおよびバックゲートの間の電位差が大きくなると、ゲート酸化膜が破壊されてしまうこともある。そこで、電圧変更部２２０は、選択部２２６が出力する第２電位用の選択信号をレベルシフトして第２電位用スイッチ２４２のゲートに供給するレベルシフト回路３１０を更に含む。なお、レベルシフト回路３１０は、第２電位を電源電位として用いてよい。
【００６８】
以上のように、第１変形例のＯＰアンプ１００は、第１電位よりも高い電位の第２電位をバックゲート用電位とすることができるので、同相入力電圧範囲をさらに拡大することができる。ＯＰアンプ１００は、一例として、レベルシフト回路３１０が１０Ｖの電位を第２電位用スイッチ２４２のゲートに供給することで、第１電位として５Ｖ、第２電位として１５Ｖを用いることができる。
【００６９】
以上の本実施形態に係るＯＰアンプ１００は、差動対を構成するＭＯＳトランジスタがＰＭＯＳトランジスタであることを説明したが、これに限定されることはない。第１ＭＯＳトランジスタ１４０および第２ＭＯＳトランジスタ１５０は、ＮＭＯＳトランジスタであってもよい。この場合、複数のバックゲート用電位は、負の電位を含んでよい。例えば、図８に示すように、より同相入力電圧範囲をさらに拡大する場合、第１電位として０Ｖ（即ち、グラウンド電位）を用いてよく、第２電位として０Ｖよりも低い負電位を用いてよい。
【００７０】
以上の本実施形態に係るＯＰアンプ１００は、複数段の増幅回路を備えてもよい。ＯＰアンプ１００は、例えば、フォールデッドカスコード増幅段を有してもよい。フォールデッドカスコード増幅段を有するＯＰアンプについて、次に説明する。
【００７１】
図９は、ＯＰアンプ１０の第４構成例を示す。第４構成例のＯＰアンプ１０において、図３に示された第２構成例のＯＰアンプ１０の動作と略同一のものには同一の符号を付け、説明を省略する。第４構成例のＯＰアンプ１０は、差動対を構成するＭＯＳトランジスタＭ２およびＭＯＳトランジスタＭ３のバックゲートを電源電位ＶＣＣに接続した例を示す。また、第４構成例のＯＰアンプ１０は、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４、および抵抗Ｒ５を更に備え、差動増幅回路を構成する例を示す。
【００７２】
また、第４構成例のＯＰアンプ１０は、フォールデッドカスコード増幅段１６を備え、フォールデッドカスコードＯＰアンプを構成する例を示す。フォールデッドカスコード増幅段１６は、例えば、ＭＯＳトランジスタＭ７からＭＯＳトランジスタＭ１４の８個のトランジスタを含む。フォールデッドカスコード増幅段１６は、一例として、ＭＯＳトランジスタＭ７からＭＯＳトランジスタＭ１０の４個がＰＭＯＳトランジスタであり、残りのＭＯＳトランジスタＭ１１からＭＯＳトランジスタＭ１４の４個がＮＭＯＳトランジスタである。
【００７３】
この場合、ＭＯＳトランジスタＭ７およびＭＯＳトランジスタＭ８のソースが第１電位に接続され、ＭＯＳトランジスタＭ１３およびＭＯＳトランジスタＭ１４のソースが第１基準電位に接続される。ＭＯＳトランジスタＭ７およびＭＯＳトランジスタＭ９のバックゲートは、ＭＯＳトランジスタＭ７のソースに接続され、ＭＯＳトランジスタＭ７のドレインおよびＭＯＳトランジスタＭ９のソースが接続される。また、ＭＯＳトランジスタＭ８およびＭＯＳトランジスタＭ１０のバックゲートは、ＭＯＳトランジスタＭ８のソースに接続され、ＭＯＳトランジスタＭ８のドレインおよびＭＯＳトランジスタＭ１０のソースが接続される。
【００７４】
また、ＭＯＳトランジスタＭ７およびＭＯＳトランジスタＭ８のゲートが予め定められた一定バイアスＢｉａｓ１に接続され、ＭＯＳトランジスタＭ９およびＭＯＳトランジスタＭ１０のゲートが予め定められた一定バイアスＢｉａｓ２に接続される。バイアスＢｉａｓ１は、バイアスＢｉａｓ２および第１電位の間の電位でよい。
【００７５】
ＭＯＳトランジスタＭ１１のドレインは、ＭＯＳトランジスタＭ９のドレインに接続され、当該フォールデッドカスコード増幅段１６の出力となる。また、ＭＯＳトランジスタＭ１１のバックゲートは、ＭＯＳトランジスタＭ１１のソースに接続される。ＭＯＳトランジスタＭ１２のドレインは、ＭＯＳトランジスタＭ１０のドレインに接続され、ＭＯＳトランジスタＭ１２のバックゲートは、ＭＯＳトランジスタＭ１２のソースに接続される。
【００７６】
また、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のゲートが予め定められた一定バイアスＢｉａｓ３に接続される。バイアスＢｉａｓ３は、第１基準電位およびバイアスＢｉａｓ２の間の電位でよい。
【００７７】
ＭＯＳトランジスタＭ１３のドレインは、ＭＯＳトランジスタＭ１１のソースとＭＯＳトランジスタＭ３のドレインに接続される。また、ＭＯＳトランジスタＭ１３のバックゲートは、第１基準電位に接続される。ＭＯＳトランジスタＭ１４のドレインは、ＭＯＳトランジスタＭ１２のソースとＭＯＳトランジスタＭ２のドレインに接続される。また、ＭＯＳトランジスタＭ１４のバックゲートは、第１基準電位に接続される。また、ＭＯＳトランジスタＭ１３およびＭＯＳトランジスタＭ１４のゲートは、ＭＯＳトランジスタＭ１０およびＭＯＳトランジスタＭ１２の間に接続される。
【００７８】
なお、差動回路１２のミラー回路は、フォールデッドカスコード増幅段１６のミラー回路と共通の構成となっている。本実施形態に係るＯＰアンプ１００は、バックゲート電圧を共通の回路で生成して閾値電圧を制御する差動回路１１０と、増幅回路１２０との組み合わせで構成されるので、図９に示すような、複数の増幅段と組み合わせることも容易にできる。
【００７９】
図１０は、本実施形態に係るＯＰアンプ１００の第２変形例を示す。第２変形例のＯＰアンプ１００において、図６に示されたＯＰアンプ１００の動作と略同一のものには同一の符号を付け、説明を省略する。第２変形例のＯＰアンプ１００は、増幅回路１２０に加えて、増幅回路３２０を更に備える。第２変形例のＯＰアンプ１００は、増幅回路３２０をフォールデッドカスコード増幅段とするフォールデッドカスコードＯＰアンプを構成する。
【００８０】
以上の本実施形態に係るＯＰアンプ１００は、１チップＬＳＩ等に含まれてよい。図１１は、本実施形態に係るＯＰアンプ１００を実装したＬＳＩ１０００を用いて駆動システムを構成した例を示す。ＬＳＩ１０００は、制御部１１００と、電流源１１１０と、駆動部１１２０とに接続され、少なくとも電流制御回路および電流検出回路の一部として機能する。
【００８１】
例えば、ＬＳＩ１０００は、制御部１１００からの制御信号に応じて、電流源１１１０から駆動部１１２０に駆動電流を供給する。また、ＬＳＩ１０００は、駆動部１１２０に流れる駆動電流を検出し、検出結果を制御部１１００に伝達する。制御部１１００は、ＬＳＩ１０００の検出結果に応じて、制御信号をＬＳＩ１０００に供給する。このようなＬＳＩ１０００は、電流制御回路１０１０と、ＯＰアンプ１００を備える。
【００８２】
電流制御回路１０１０は、制御部１１００、電流源１１１０、および駆動部１１２０に接続され、制御部１１００からの制御信号に応じた電流を外部の駆動部１１２０に出力する。駆動部１１２０は、駆動電流に応じて駆動する駆動回路１１２２と、駆動電流検出用の電流検出抵抗１１２４を有する。図１１は、インダクタ成分Ｌを駆動回路１１２２の一例とした。
【００８３】
ＯＰアンプ１００の差動入力の一方の入力は、電流路に設けられた電流検出抵抗１１２４の第１端に接続される。また、ＯＰアンプ１００の差動入力の他方の入力は、電流検出抵抗１１２４の第２端に接続される。ＯＰアンプ１００は、電流検出抵抗１１２４の両端の電位差を増幅して出力し、電流検出部として機能する。
【００８４】
以上の駆動システムにおいて、駆動部１１２０に流れる駆動電流は、駆動状態に応じて大きく変化することがある。例えば、駆動電流が数アンペアから数十アンペア流れる高駆動状態と、１００ｍＡ程度以下の低駆動状態等が発生することがある。本実施形態のＯＰアンプ１００は、このような駆動状態が発生しても、同相入力電圧範囲を適切に調節および拡大して、精度よく動作することができる。
【００８５】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【００８６】
特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【００８７】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【００８８】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【００８９】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【００９０】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【００９１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９３】
１０  ＯＰアンプ、１２  差動回路、１４  増幅回路、１６  フォールデッドカスコード増幅段、３２  Ｖｔｈ制御回路、３４  Ｖｔｈ制御回路、３６  バッファ回路、１００  ＯＰアンプ、１１０  差動回路、１２０  増幅回路、１２２  第５ＭＯＳトランジスタ、１２４  第６ＭＯＳトランジスタ、１２６  抵抗、１２８  容量、１３０  電流源、１４０  第１ＭＯＳトランジスタ、１５０  第２ＭＯＳトランジスタ、１６０  第３ＭＯＳトランジスタ、１７０  第４ＭＯＳトランジスタ、２１０  判定部、２１２  基準生成回路、２１４  第１分圧抵抗、２１６  第２分圧抵抗、２１８  比較回路、２２０  電圧変更部、２２２  第１電位用スイッチ、２２４  共通ソース電位用スイッチ、２２６  選択部、２２８  インバータ、２３２  抵抗、２３４  抵抗、２３６  抵抗、２３８  抵抗、２４２  第２電位用スイッチ、３１０  レベルシフト回路、３２０  増幅回路、１０００  ＬＳＩ、１０１０  電流制御回路、１１００  制御部、１１１０  電流源、１１２０  駆動部、１１２２  駆動回路、１１２４  電流検出抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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