(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】パワーＭＩＳＦＥＴのソース・ドレイン間にキャパシタが接続されており、キャパシタは、セル形成領域ＣＦＲに設けられた導体層ＣＬ１およびＣＬ２との間に形成される。Ｙ方向に延在する複数の導体層ＣＬ１は、接続領域ＣＲ１で、Ｘ方向に延在する第１接続配線ＣＷＬ１に接続されている。同様に、複数の導体層ＣＬ２も第２接続配線に接続されている。不良解析にあたり、セル形成領域ＣＦＲおよび接続領域ＣＲ１を覆うソース電極ＳＥを除去しても、第１接続配線ＣＷＬ１および第２接続配線を介して複数の導体層ＣＬ１およびＣＬ２へ電圧を印加できる。【選択図】図４
2019091755.tif 000002
【特許請求の範囲】
【請求項１】
セル形成領域、第１接続領域および第２接続領域を含む主面と、前記主面の反対側に位置する裏面と、を備える半導体基板を有し、
前記セル形成領域は、
前記半導体基板内に設けられ、第１導電型を有するドレイン領域と、
前記ドレイン領域の前記主面側に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
断面視にて前記ボディ領域を貫通して前記ドレイン領域に達し、平面視にて第１方向に延在し、前記第１方向と直交する第２方向において、所望の間隔で配置された複数の溝と、
前記ボディ領域内であって、前記複数の溝間に配置された前記第１導電型を有する複数のソース領域と、
前記複数の溝の内部に、ゲート絶縁膜を介して形成された複数のゲート電極と、
前記半導体基板の前記主面上に配置され、平面視にて前記第１方向に延在し、前記複数のソース領域の各々に接続された複数の第１導体層と、
前記複数の第１導体層の間であって、前記複数のゲート電極上に配置され、平面視にて前記第１方向に延在する複数の第２導体層と、
前記複数の第１導体層の各々と前記複数の第２導体層の各々との間に介在する第１絶縁膜と、
断面視にて前記複数の第１導体層および前記複数の第２導体層の上に位置し、前記複数の第１導体層に電気的に接続されたソース電極と、
を有し、
前記第１接続領域は、
前記半導体基板と、
前記半導体基板の前記主面上に位置し、前記セル形成領域から延在する前記複数の第１導体層と、
断面視にて前記複数の第１導体層上に位置し、前記複数の第１導体層に接続され、前記第２方向に延在する第１接続配線と、
前記セル形成領域から前記第１接続配線上に延在し、前記第１接続配線に電気的に接続された前記ソース電極と、
を有し、
前記第２接続領域は、
前記半導体基板と、
前記半導体基板の前記主面上に位置し、前記セル形成領域から延在する前記複数の第２導体層と、
断面視にて前記複数の第２導体層上に位置し、前記複数の第２導体層に接続され、前記第２方向に延在する第２接続配線と、
断面視にて前記第２接続配線上に位置し、前記第２接続配線および前記ドレイン領域に電気的に接続された配線と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
さらに、
断面視にて前記複数のゲート電極と複数の第２導体層との間に介在する第２絶縁膜を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
さらに、
断面視にて、前記第１絶縁膜、前記複数の第１導体層、および、複数の前記第２導体層の上に位置し、平面視にて前記第１接続配線および前記第２接続配線の周囲を囲む第３絶縁膜を有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記セル形成領域は、さらに、
断面視にて前記複数の第１導体層と前記ソース電極との間に配置された複数のコンタクトプラグ（ＣＰ２）を有し、
平面視にて前記複数のコンタクトプラグは、前記第３絶縁膜で囲まれている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ソース電極は、バリア膜と、前記バリア膜上の主導体膜とを含む、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記主導体膜は、アルミニウム膜またはアルミニウム合金膜からなる、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記バリア膜は、窒化チタン膜またはチタンタングステン膜からなる、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記複数の第１導体層および前記複数の第２導体層は、タングステン膜を含む、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
さらに、
前記複数のゲート電極に接続され、平面視にて、前記セル形成領域、前記第１接続領域および前記第２接続領域を囲むゲート配線を有する、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
さらに、
前記ソース電極、前記配線、および、前記ゲート配線を覆い、第１パッド開口および第２パッド開口を含む保護膜を有し、
前記第１パッド開口は、前記ソース電極の一部であるソースパッドを露出させ、前記第２パッド開口は、前記ゲート配線の一部であるゲートパッドを露出させる、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記セル形成領域は、前記第１方向において、前記ゲートパッドの両側に配置された第１セル形成領域および第２セル形成領域を有する、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記複数の第１導体層の内の一つおよび前記複数の第２導体層の内の一つは、前記第１セル形成領域および前記第２セル形成領域に連続的に延在し、断面視にて前記ゲートパッドの下に位置している、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
さらに、
前記第１接続領域において、断面視にて前記第１接続配線の下に形成された第３導体層を有し、
平面視にて前記第１方向および前記第２方向における前記第３導体層の幅は、前記第１接続配線の幅よりも広い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、パワーＭＩＳＦＥＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
特開２００９−２６０２７１号公報（特許文献１）には、ソース電極、ドレイン電極およびゲート電極を有するパワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、それを用いたＤＣ−ＤＣコンバータ回路が開示されている。そして、パワーＭＩＳＦＥＴのソース・ドレイン間には、寄生抵抗ＲｓｎｕとキャパシタＣｓｎｕとが直列接続されたスナバ回路が接続されている。スナバ回路は、パワーＭＩＳＦＥＴのターンオフ時にソース・ドレイン間電圧が跳ね上がり、耐圧を越えることによる損失を低減するために設けられている。さらに、スナバ回路（寄生抵抗ＲｓｎｕとキャパシタＣｓｎｕ）は、パワーＭＩＳＦＥＴが形成された半導体チップに内蔵されている。
【０００３】
特開２０１７−１６３１０７号公報（特許文献２）には、スナバ回路を内蔵するパワーＭＩＳＦＥＴが開示されており、追加容量Ｃ１（スナバ回路のキャパシタＣｓｎｕに対応）は、素子領域ＥＲの第１導電膜ＦＣＬと第２導電膜ＳＣＬとの間に形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６０２７１号公報
【特許文献２】特開２０１７−１６３１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２の図１８に示されたように、素子領域ＥＲには、多数本の第１導電膜ＦＣＬおよび第２導電膜ＳＣＬが交互に配置され、溝ＴＲ１の延在方向に延在している。また、第１導電膜ＦＣＬと第２導電膜ＳＣＬとの間には、層間絶縁膜ＩＬＤ１が設けられ、第１導電膜ＦＣＬと、第２導電膜ＳＣＬと、層間絶縁膜ＩＬＤ１と、で追加容量Ｃ１を構成している。第１導電膜ＦＣＬは、溝ＴＲ１内に形成されたゲート電極ＧＥの上方に配置され、第２導電膜ＳＣＬは、ソース領域ＳＲの上方に配置されている。図１８（Ａ）および図１９に示されたように、多数本の第２導電膜ＳＣＬは、互いに独立であって、それぞれがコンタクトプラグＣＰを介してソース領域ＳＲおよび配線ＷＬ１（後述するソース電極）に接続されている。また、図１８（Ｂ）および図１９に示されたように、多数本の第１導電膜ＦＣＬは、外周領域ＰＥＲで互いに連結され、配線ＷＬ２を介して、ドリフト領域ＤＲ（ドレイン領域）に接続されている。
【０００６】
本願発明者の検討によれば、追加容量Ｃ１を構成する第１導電膜ＦＣＬと第２導電膜ＳＣＬとの間でリーク電流またはショートが発生し、半導体装置に不良が発生することが判明した。つまり、半導体チップ内の不良個所を特定し、不良対策をすることが必要となる。しかしながら、特許文献２の半導体装置では、不良個所の特定が困難であることが判明した。なぜなら、素子領域ＥＲにおいて、第１導電膜ＦＣＬおよび第２導電膜ＳＣＬが配線ＷＬ１で覆われているためである。
【０００７】
不良個所の特定には、例えば、ＥＭＳ（Ｅｍｉｓｓｉｏｎ  Ｍｉｃｒｏ  Ｓｃｏｐｅ）解析またはＩＲ−ＯＢＩＲＣＨ（Ｉｎｆｒａ  Ｒｅｄ  Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｒｅｓｉｓｔａｎｃｅ  ＣＨａｎｇｅ）解析を用いる。例えば、ＥＭＳ解析では、第１導電膜ＦＣＬと第２導電膜ＳＣＬとにテスト端子を当てて、第１導電膜ＦＣＬと第２導電膜ＳＣＬとの間に電圧を印加し、リーク電流またはショートの発生箇所における発光を検出する。ここで、発光を検出するためには、アルミニウムまたはアルミニウム合金で構成されている配線ＷＬ１およびＷＬ２を除去する必要がある。そして、配線ＷＬ１を除去した場合、多数本の第２導電膜ＳＣＬは、互いに電気的に独立となるため、多数本の第２導電膜ＳＣＬのそれぞれにテスト端子を当てることが必要となるが、それは困難である。なぜなら、第２導電膜ＳＣＬの数が、例えば１０００本と膨大であり、かつ、第２導電膜ＳＣＬの配置ピッチが狭いためである。
【０００８】
従って、スナバ回路を有するパワーＭＩＳＦＥＴからなる半導体装置において、信頼性の向上が望まれている。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、セル形成領域、第１接続領域および第２接続領域を含む主面と、主面の反対側に位置する裏面と、を備える半導体基板を有する。セル形成領域は、半導体基板内に設けられ、第１導電型を有するドレイン領域と、ドレイン領域の主面側に設けられ、第１導電型と異なる第２導電型を有するボディ領域と、断面視にてボディ領域を貫通してドレイン領域に達し、平面視にて第１方向に延在し、第１方向と直交する第２方向において、所望の間隔で配置された複数の溝と、ボディ領域内であって、複数の溝間に配置された第１導電型を有する複数のソース領域と、複数の溝の内部に、ゲート絶縁膜を介して形成された複数のゲート電極と、を有する。さらに、セル形成領域は、半導体基板の主面上に配置され、平面視にて第１方向に延在し、複数のソース領域の各々に接続された複数の第１導体層と、複数の第１導体層の間であって、複数のゲート電極上に配置され、平面視にて第１方向に延在する複数の第２導体層と、複数の第１導体層の各々と複数の第２導体層の各々との間に介在する第１絶縁膜と、断面視にて複数の第１導体層および複数の第２導体層の上に位置し、複数の第１導体層に電気的に接続されたソース電極と、を有する。第１接続領域は、半導体基板と、半導体基板の主面上に位置し、セル形成領域から延在する複数の第１導体層と、断面視にて複数の第１導体層上に位置し、複数の第１導体層に接続され、第２方向に延在する第１接続配線と、セル形成領域から第１接続配線上に延在し、第１接続配線に電気的に接続された前記ソース電極と、を有する。第２接続領域は、半導体基板と、半導体基板の主面上に位置し、セル形成領域から延在する複数の第２導体層と、断面視にて複数の第２導体層上に位置し、複数の第２導体層に接続され、第２方向に延在する第２接続配線と、断面視にて第２接続配線上に位置し、第２接続配線とドレイン領域と電気的に接続された配線と、を有する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態の半導体装置の平面透視図である。
【図２】一実施の形態の半導体装置であるパワーＭＩＳＦＥＴの等価回路図である。
【図３】一実施の形態の半導体装置のセル形成領域の要部断面図である。
【図４】図１のＡ部における要部平面図である。
【図５】図４のＸ１−Ｘ１´に沿う断面図である。
【図６】図４のＹ１−Ｙ１´に沿う断面図である。
【図７】図１のＢ部における要部平面図である。
【図８】図７のＸ２−Ｘ２´に沿う断面図である。
【図９】図７のＹ２−Ｙ２´に沿う断面図である。
【図１０】図１のＣ部における要部平面図である。
【図１１】一実施の形態の半導体装置の不良解析工程を示す断面図である。
【図１２】一実施の形態の半導体装置の不良解析工程を示す断面図である。
【図１３】変形例の半導体装置の要部平面図である。
【図１４】図１３のＹ３−Ｙ３´に沿う断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態）
本実施の形態の半導体装置は、縦型のパワーＭＩＳＦＥＴ、例えばトレンチゲート型ＭＩＳＦＥＴである。さらに言うと、ソース・ドレイン間に接続されたスナバ回路を内蔵したトレンチゲート型ＭＩＳＦＥＴである。
【００１７】
図１は、本実施の形態の半導体装置（半導体チップ）ＳＤの平面透視図であり、保護膜ＰＲＯを透視した平面図を示している。図１に示すように、半導体装置ＳＤは、半導体基板ＳＵＢの主面ＳＵＢａに、セル形成領域ＣＦＲ、接続領域ＣＲ１およびＣＲ２を有する。図１では、紙面の横方向をＸ方向、縦方向をＹ方向としている。Ｙ方向において、セル形成領域ＣＦＲの両側に接続領域ＣＲ１およびＣＲ２がそれぞれ配置されている。言い換えると、セル形成領域ＣＦＲは、接続領域ＣＲ１と接続領域ＣＲ２とに挟まれている。
【００１８】
図１では、ソース電極ＳＥ、ゲート配線（配線）ＷＬＧ、および、配線（スナバ配線）ＷＬＳを実線で表している。ソース電極ＳＥは、セル形成領域ＣＦＲを覆い、接続領域ＣＲ１に連続的に延在している。接続領域ＣＲ２には、ソース電極ＳＥと分離した配線ＷＬＳが配置されている。半導体基板ＳＵＢの主面ＳＵＢａの周辺領域には、ゲート配線ＷＬＧが環状に配置されており、ゲート配線ＷＬＧは、ソース電極ＳＥおよび配線ＷＬＳから分離し、ソース電極ＳＥおよび配線ＷＬＳを囲んでいる。ゲート配線ＷＬＧの一部には矩形状の幅広部が設けられ、幅広部にはゲートパッドＧＰが設けられている。また、ソース電極ＳＥには、ソースパッドＳＰが設けられている。前述のとおり、図１では、保護膜ＰＲＯを省略しているが、保護膜ＰＲＯに設けられたパッド開口ＯＰＳおよびＯＰＧを破線で示している。パッド開口ＯＰＳおよびＯＰＧの内側では、保護膜ＰＲＯが除去されており、ソース電極ＳＥの表面およびゲート配線ＷＬＧの表面が露出している。そして、保護膜ＰＲＯから露出したソース電極ＳＥの一部分がソースパッドＳＰであり、保護膜ＰＲＯから露出したゲート配線ＷＬＧの一部分がゲートパッドＧＰである。
【００１９】
図２は、本実施の形態の半導体装置であるパワーＭＩＳＦＥＴの等価回路図である。図２に示すように、パワーＭＩＳＦＥＴ１は、ソースＳ、ドレインＤ、および、ゲートＧを有する。ソースＳは、後述するソース電極ＳＥ、ソース領域ＳＲに対応し、ゲートＧは、後述するゲート配線ＷＬＧ、ゲート電極ＧＥに対応し、ドレインＤは、後述するドレイン電極ＤＥ、ドリフト領域ＤＲ、基板領域ＳＵＢＲに対応している。また、パワーＭＩＳＦＥＴ１のソースＳとドレインＤとの間には、直列接続されたキャパシタＣｓｎｕおよび寄生抵抗Ｒｓｎｕが接続されている。この直列接続されたキャパシタＣｓｎｕおよび寄生抵抗Ｒｓｎｕがスナバ回路を構成している。
【００２０】
図３は、本実施の形態の半導体装置のセル形成領域の要部断面図である。半導体基板ＳＵＢは、基板領域（ｎ型半導体領域）ＳＵＢＲと、基板領域ＳＵＢＲ上のドリフト領域（ｎ型半導体領域）ＤＲと、を有する。基板領域ＳＵＢＲのｎ型不純物の濃度は、ドリフト領域ＤＲのｎ型不純物の濃度よりも高い。
【００２１】
セル形成領域ＣＦＲにおいて、ドリフト領域ＤＲ上にボディ領域（ｐ型半導体領域、チャネル層、ベース領域）ＢＲが形成され、ボディ領域ＢＲ上にソース領域（ｎ型半導体領域）ＳＲが形成されている。後述するが、ドリフト領域ＤＲは、半導体基板ＳＵＢの主面ＳＵＢａにまで達しており、ドリフト領域ＤＲ内に、ボディ領域ＢＲおよびソース領域ＳＲが形成されている。ソース領域ＳＲのｎ型不純物の濃度は、ドリフト領域ＤＲのｎ型不純物の濃度よりも高い。また、ボディ領域ＢＲ内には、ボディコンタクト領域（ｐ型半導体領域）ＢＣＲが形成されており、ボディコンタクト領域ＢＣＲのｐ型不純物の濃度は、ボディ領域ＢＲのｐ型不純物の濃度よりも高い。
【００２２】
セル形成領域ＣＦＲには、複数の溝ＴＲが、Ｘ方向に等間隔に形成されており、複数の溝ＴＲの各々は、Ｙ方向に延在している。複数の溝ＴＲの各々の内部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。溝ＴＲは、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥで埋められている。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜または酸窒化シリコン膜等で構成されており、ゲート電極ＧＥは、例えば、ｎ型不純物またはｐ型不純物を含有する多結晶シリコン膜で構成されている。主面ＳＵＢａから裏面ＳＵＢｂに向かう方向において、溝ＴＲは、ソース領域ＳＲおよびボディ領域ＢＲを貫通し、ドリフト領域ＤＲに達している。言い換えると、隣接する２つの溝ＴＲ間に、ボディ領域ＢＲおよびソース領域ＳＲが配置され、ボディ領域ＢＲおよびソース領域ＳＲは、隣接する２つの溝ＴＲに形成されたゲート絶縁膜ＧＩと接触している。
【００２３】
基板領域ＳＵＢＲおよびドリフト領域ＤＲが、図２に示すパワーＭＩＳＦＥＴ１のドレインＤに、ソース領域ＳＲがソースＳに、ゲート電極ＧＥがゲートＧに、それぞれ対応している。ゲート電極ＧＥに所定の電圧を印加すると、ボディ領域ＢＲにおいて、ゲート絶縁膜ＧＩとの界面にチャネルが形成され、ドリフト領域ＤＲおよび基板領域ＳＵＢＲとソース領域ＳＲとの間に電流が流れる。
【００２４】
半導体基板ＳＵＢの主面ＳＵＢａは、絶縁膜（層間絶縁膜）ＩＬＤ１で覆われている。主面ＳＵＢａに露出するゲート電極ＧＥも絶縁膜ＩＬＤ１で覆われている。絶縁膜ＩＬＤ１および半導体基板ＳＵＢには、開口（コンタクト穴、コンタクト溝、配線溝）ＣＨ１が形成されており、開口ＣＨ１内にはコンタクトプラグ（導体層）ＣＰ１が埋め込まれている。開口ＣＨ１は、ソース領域ＳＲを貫通し、ボディ領域ＢＲ内に形成されたボディコンタクト領域ＢＣＲに達している。そして、コンタクトプラグＣＰ１は、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲ（言い換えると、ボディ領域ＢＲ）に電気的に接続している。図示しないが、コンタクトプラグＣＰ１は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。
【００２５】
絶縁膜ＩＬＤ１上には、複数の導体層（第１導体層、ソース配線、配線）ＣＬ１と、複数の導体層（第２導体層、スナバ配線、配線）ＣＬ２と、が配置されている。導体層ＣＬ１は、ソース領域ＳＲの上方に位置し、コンタクトプラグＣＰ１を介してソース領域ＳＲに接続されている。導体層ＣＬ２は、絶縁膜ＩＬＤ１を介して、ゲート電極ＧＥの上方に配置されている。つまり、導体層ＣＬ２は、ゲート電極ＧＥから絶縁されている。複数の導体層ＣＬ１およびＣＬ２の夫々は、Ｙ方向に延在し、Ｘ方向において交互に配置されている。隣接する導体層ＣＬ１およびＣＬ２の間には、絶縁膜（層間絶縁膜）ＩＬＤ２が設けられている。つまり、Ｘ方向において、絶縁膜ＩＬＤ２は、等間隔に配置された複数の開口（コンタクト穴、コンタクト溝、配線溝）ＣＨ２を有し、複数の開口ＣＨ２内に導体層ＣＬ１またはＣＬ２が埋め込まれている。つまり、導体層ＣＬ１およびＣＬ２は、平面視にて、その周囲を絶縁膜ＩＬＤ２で囲まれている。図２に示したキャパシタＣｓｎｕは、導体層ＣＬ１およびＣＬ２と、それらの間に挟まれた絶縁膜ＩＬＤ２と、で構成されている。また、寄生抵抗Ｒｓｎｕは、例えば、Ｙ方向に延在する導体層ＣＬ１およびＣＬ２の抵抗成分に対応している。導体層ＣＬ１およびＣＬ２は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。導体層ＣＬ１およびＣＬ２は、ｎ型またはｐ型の不純物が導入された多結晶シリコン膜で構成しても良い。
【００２６】
導体層ＣＬ１およびＣＬ２ならびに絶縁膜ＩＬＤ２を覆うように、導体層ＣＬ１およびＣＬ２ならびに絶縁膜ＩＬＤ２の上に絶縁膜（層間絶縁膜）ＩＬＤ３が形成されている。絶縁膜ＩＬＤ３は、複数の開口（コンタクト穴、コンタクト溝、配線溝）ＣＨ３を有し、複数の開口ＣＨ３内には、コンタクトプラグ（導体層）ＣＰ２が埋め込まれている。コンタクトプラグＣＰ２は、平面視にて、その周囲を絶縁膜ＩＬＤ３で囲まれている。コンタクトプラグＣＰ２は、導体層ＣＬ１上に配置され、導体層ＣＬ１に接続されている。さらに、開口ＣＨ３およびコンタクトプラグＣＰ２は、Ｙ方向に延在している。ここで、絶縁膜ＩＬＤ１、ＩＬＤ２およびＩＬＤ３は、例えば、酸化シリコン膜または窒化シリコン膜で構成されている。
【００２７】
コンタクトプラグＣＰ２および絶縁膜ＩＬＤ３を覆うように、コンタクトプラグＣＰ２および絶縁膜ＩＬＤ３上にソース電極ＳＥが形成されている。ソース電極ＳＥは、複数のコンタクトプラグＣＰ２に接続され、セル形成領域ＣＦＲの全域を覆っている。ソース電極ＳＥは、バリア膜ＳＥｂと、バリア膜ＳＥｂ上の主導体膜ＳＥａとの積層構造を有する。バリア膜ＳＥｂは、窒化チタン膜またはチタンタングステン膜からなり、主導体膜ＳＥａはアルミニウム膜またはアルミニウム合金膜からなる。ここで、アルミニウム合金膜は、アルミニウムと、シリコン、銅、または、シリコンおよび銅、等の添加物とを含有する。図３に示すように、ソース電極ＳＥは、コンタクトプラグＣＰ２、導体層ＣＬ１およびコンタクトプラグＣＰ１を介して、ソース領域ＳＲ、ボディコンタクト領域ＢＣＲおよびボディ領域ＢＲに電気的に接続されている。つまり、キャパシタＣｓｎｕの一方の電極である導体層ＣＬ１は、ソース電極ＳＥに接続されている。言い換えると、キャパシタＣｓｎｕの一方の電極である導体層ＣＬ１は、図２のパワーＭＩＳＦＥＴ１のソースＳに接続されている。
【００２８】
また、半導体基板ＳＵＢの裏面ＳＵＢｂ上にはドレイン電極ＤＥが形成されており、ドレイン電極ＤＥは、基板領域ＳＵＢＲおよびドリフト領域ＤＲに電気的に接続されている。
【００２９】
図４は、図１のＡ部における要部平面図である。図４では、セル形成領域ＣＦＲ、接続領域ＣＲ１およびゲート配線ＷＬＧを示しており、保護膜ＰＲＯおよび半導体基板ＳＵＢは示していない。なお、図３は、図４のＸ０−Ｘ０´に沿う断面図である。
【００３０】
図４に示すように、セル形成領域ＣＦＲに形成された溝ＴＲは、Ｙ方向において、セル形成領域ＣＦＲから接続領域ＣＲ１を通過し、Ｘ方向に延在するゲート配線ＷＬＧの下部に達し、そこでゲート配線ＷＬＧに沿ってＸ方向に延在している。セル形成領域ＣＦＲにおいて、溝ＴＲ（言い換えると、ゲート電極ＧＥ）上には、導体層ＣＬ２が配置され、隣接する溝ＴＲ間には導体層ＣＬ１が配置されている。導体層ＣＬ１およびＣＬ２は、ともにＹ方向に延在しており、導体層ＣＬ２は、セル形成領域ＣＦＲ内で終端しているが、導体層ＣＬ１は、セル形成領域ＣＦＲから接続領域ＣＲ１に連続的に延在し、接続領域ＣＲ１において、３本の第１接続配線ＣＷＬ１と交差している。図４では、Ｘ方向に延在する３本の第１接続配線ＣＷＬ１を示しており、３本の第１接続配線ＣＷＬ１は連結部ＪＳ１で互いに連結されている。但し、第１接続配線ＣＷＬ１の本数は特に３本に限定されるものではなく、少なくとも１本有れば良い。また、セル形成領域ＣＦＲを覆うソース電極ＳＥは、連続的に接続領域ＣＲ１に延在し、３本の第１接続配線ＣＷＬ１を覆っている。
【００３１】
また、図４に示すように、Ｘ方向に延在するゲート配線ＷＬＧと重なるように、溝ＴＲ（その内部にはゲート電極ＧＥを有する）、コンタクトプラグＣＰ１、導体層ＣＬ３およびコンタクトプラグＣＰ２が、Ｘ方向に延在している。
【００３２】
図５は、図４のＸ１−Ｘ１´に沿う断面図である。図５に示すように、接続領域ＣＲ１において、Ｘ方向に延在する第１接続配線ＣＷＬ１が、複数の導体層ＣＬ１を互いに接続している。つまり、互いに独立した複数の導体層ＣＬ１が、接続領域ＣＲ１において、第１接続配線ＣＷＬ１を介して電気的に接続されている。また、第１接続配線ＣＷＬ１上には、ソース電極ＳＥが配置されており、ソース電極ＳＥは第１接続配線ＣＷＬ１に電気的に接続されている。また、図５では、保護膜ＰＲＯを示しており、保護膜ＰＲＯは、ソース電極ＳＥおよび第１接続配線ＣＷＬ１の連結部ＪＳ１を覆っている。保護膜ＰＲＯは、例えば、ポリイミド等の有機絶縁膜で構成されている。また、図５以降で、ソース電極ＳＥは、単層構造として簡略的に表している。
【００３３】
図６は、図４のＹ１−Ｙ１´に沿う断面図である。図６に示すように、セル形成領域ＣＦＲから接続領域ＣＲ１に連続的に延在する導体層ＣＬ１は、３本の第１接続配線ＣＷＬ１に接続され、３本の第１接続配線ＣＷＬ１は、ソース電極ＳＥに接続されている。なお、セル形成領域ＣＦＲに設けられた全ての導体層ＣＬ１は、接続領域ＣＲ１に延在し、第１接続配線ＣＷＬ１に接続されている。また、Ｘ方向に延在する溝ＴＲには、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されており、ゲート電極ＧＥは、コンタクトプラグＣＰ１、導体層ＣＬ３、および、コンタクトプラグＣＰ２を介してゲート配線ＷＬＧに電気的に接続されている。また、ソース電極ＳＥおよびゲート配線ＷＬＧは、保護膜ＰＲＯで覆われており、保護膜ＰＲＯに形成されたパッド開口ＯＰＳから露出したソース電極ＳＥの一部にソースパッドＳＰが形成されている。なお、ゲート配線ＷＬＧは、ソース配線ＳＥと同様の積層構造を有する。つまり、バリア膜と、バリア膜上の主導体膜との積層構造を有する。バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はアルミニウム膜またはアルミニウム合金膜からなる。ここで、アルミニウム合金膜は、アルミニウムと、シリコン、銅、または、シリコンおよび銅、等の添加物とを含有する。
【００３４】
図７は、図１のＢ部における要部平面図である。図７では、セル形成領域ＣＦＲ、接続領域ＣＲ２およびゲート配線ＷＬＧを示している。図７では、図４と同様に、保護膜ＰＲＯおよび半導体基板ＳＵＢを省略している。
【００３５】
図７に示すように、セル形成領域ＣＦＲに形成された溝ＴＲは、Ｙ方向において、セル形成領域ＣＦＲから接続領域ＣＲ２を通過し、ゲート配線ＷＬＧの下部に延在している。セル形成領域ＣＦＲにおいて、溝ＴＲ（言い換えると、ゲート電極ＧＥ）上には、導体層ＣＬ２が配置され、隣接する溝ＴＲ間には導体層ＣＬ１が配置されている。導体層ＣＬ１およびＣＬ２は、ともにＹ方向に延在しており、導体層ＣＬ１は、セル形成領域ＣＦＲ内で終端しているが、導体層ＣＬ２は、セル形成領域ＣＦＲから接続領域ＣＲ２に連続的に延在し、接続領域ＣＲ２において、３本の第２接続配線ＣＷＬ２と交差している。図７では、Ｘ方向に延在する３本の第２接続配線ＣＷＬ２を示しており、３本の第２接続配線ＣＷＬ２は連結部ＪＳ２で互いに連結されている。但し、第２接続配線ＣＷＬ２の本数は特に３本に限定されるものではなく、少なくとも１本有れば良い。また、接続領域ＣＲ２には、ソース電極ＳＥから分離した配線（スナバ配線）ＷＬＳが、Ｘ方向に延在しており、配線ＷＬＳは、３本の第２接続配線ＣＷＬ２を覆っている。但し、連結部ＪＳ２は配線ＷＬＳから露出している。また、図７に示すように、接続領域ＣＲ２には、隣接する導体層ＣＬ２の間に、導体層ＣＬ４およびコンタクトプラグＣＰ１が配置されている。
【００３６】
図８は、図７のＸ２−Ｘ２´に沿う断面図である。図８に示すように、接続領域ＣＲ２において、Ｘ方向に延在する第２接続配線ＣＷＬ２が、複数の導体層ＣＬ２を互いに接続している。つまり、接続領域ＣＲ２において、互いに独立した複数の導体層ＣＬ２が、第２接続配線ＣＷＬ２を介して電気的に接続されている。また、第２接続配線ＣＷＬ２上には、配線ＷＬＳが配置されており、複数の導体層ＣＬ２は、第２接続配線ＣＷＬ２および配線ＷＬＳを介して互いに電気的に接続されている。なお、配線ＷＬＳは、ソース配線ＳＥと同様の積層構造を有する。つまり、バリア膜と、バリア膜上の主導体膜との積層構造を有する。バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はアルミニウム膜またはアルミニウム合金膜からなる。ここで、アルミニウム合金膜は、アルミニウムと、シリコン、銅、または、シリコンおよび銅、等の添加物とを含有する。
【００３７】
また、接続領域ＣＲ２において、キャパシタＣｓｎｕの他方の電極である導体層ＣＬ２を、図２に示すパワーＭＩＳＦＥＴ１のドレインＤに対応するドリフト領域ＤＲに接続している。図８に示すように、接続領域ＣＲ２では、ドリフト領域ＤＲ内にボディ領域ＢＲが形成されていない。隣接する溝ＴＲ間には、ｎ型半導体領域ＮＲが形成されており、ｎ型半導体領域ＮＲは、ｎ型の導電型を有するドリフト領域ＤＲおよび基板領域ＳＵＢＲ、ならびにドレイン電極ＤＥと電気的に接続されている。そして、キャパシタＣｓｎｕの他方の電極である導体層ＣＬ２は、第２接続配線ＣＷＬ２および配線ＷＬＳを介して導体層ＣＬ４に接続されており、導体層ＣＬ４はコンタクトプラグＣＰ１を介してｎ型半導体領域ＮＲに電気的に接続されている。つまり、キャパシタＣｓｎｕの他方の電極である導体層ＣＬ２は、第２接続配線ＣＷＬ２、配線ＷＬＳ、導体層ＣＬ４、コンタクトプラグＣＰ１、および、ｎ型半導体領域ＮＲを介してドリフト領域ＤＲに電気的に接続している。
【００３８】
図９は、図７のＹ２−Ｙ２´に沿う断面図である。図９に示すように、セル形成領域ＣＦＲから接続領域ＣＲ２に連続的に延在する導体層ＣＬ２は、３本の第２接続配線ＣＷＬ２に接続され、３本の第２接続配線ＣＷＬ２は、配線ＷＬＳに接続されている。なお、セル形成領域ＣＦＲに設けられた全ての導体層ＣＬ２は、接続領域ＣＲ２に延在し、第２接続配線ＣＷＬ２に接続されている。また、配線ＷＬＳ、ゲート配線ＷＬＧおよびソース電極ＳＥは、保護膜ＰＲＯで覆われており、保護膜ＰＲＯに形成されたパッド開口ＯＰＳから露出したソース電極ＳＥの一部にソースパッドＳＰが形成されている。なお、ゲート電極ＧＥとゲート配線ＷＬＧとの接続は、図６で説明した通りであり、省略する。
【００３９】
図１０は、図１のＣ部における要部平面図である。図１に示すように、セル形成領域ＣＦＲは、ゲートパッドＧＰを避けて形成されているため、セル形成領域ＣＦＲは、ゲートパッドＧＰに対応する位置に凹部を有する。つまり、図１０に示すように、Ｙ方向において、ゲートパッドＧＰを挟んで、セル形成領域ＣＦＲ１およびＣＦＲ２が配置されている。セル形成領域ＣＦＲ１およびＣＦＲ２に設けられた導体層ＣＬ１およびＣＬ２は、ゲートパッドＧＰ（言い換えると、ゲート配線ＷＬＧの幅広部）と交差して、セル形成領域ＣＦＲ１およびＣＦＲ２に連続的に延在させることが肝要である。なぜなら、図４に示すように、導体層ＣＬ１は、セル形成領域ＣＦＲ１側でのみ第１接続配線ＣＷＬ１に接続されているからである。つまり、ゲートパッドＧＰの領域で、導体層ＣＬ１を分断すると、セル形成領域ＣＦＲ２の導体層ＣＬ１は、第１接続配線ＣＷＬ１に接続できないからである。また、導体層ＣＬ２も同様である。
【００４０】
図１１および図１２は、本実施の形態の半導体装置の不良解析工程を示す断面図である。図１１は、接続領域ＣＲ１の断面図、図１２はセル形成領域ＣＦＲの断面図である。
【００４１】
図１１および図１２に示すように、保護膜ＰＲＯと、絶縁膜ＩＬＤ３上に形成された配線（ソース電極ＳＥ、ゲート配線ＷＬＧ、配線ＷＬＳが該当する）とを、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨除去し、図１１に示す第１接続配線ＣＷＬ１、および、図１２に示すコンタクトプラグＣＰ２および絶縁膜ＩＬＤ３を露出する。そして、図１１に示すように、第１接続配線ＣＷＬ１の連結部ＪＳ１にテスト端子ＴＮＤを当てる。図示しないが、同様に、図８に示す第２接続配線ＣＷＬ２の連結部ＪＳ２にもテスト端子ＴＮＤを当てる。次に、第１接続配線ＣＷＬ１および第２接続配線ＣＷＬ２を介して導体層ＣＬ１およびＣＬ２間に電圧を印加することで、例えば、ＥＭＳ解析を用いて不良解析を実施する。こうして、図１２に示すように、導体層ＣＬ１およびＣＬ２間のリーク電流またはショートに起因する発光ＥＬを検出することで、不良個所を特定する。
【００４２】
本実施の形態では、発光ＥＬを検出できるようにセル形成領域ＣＦＲに存在するソース電極ＳＥを除去するが、セル形成領域ＣＦＲとは異なる接続領域ＣＲ１に存在する第１接続配線ＣＷＬ１で複数の導体層ＣＬ１を接続している。また、同様に、セル形成領域ＣＦＲとは異なる接続領域ＣＲ２に存在する第２接続配線ＣＷＬ２で複数の導体層ＣＬ２を接続している。したがって、第１接続配線ＣＷＬ１およびＣＷＬ２間に電圧を印加することで、導体層ＣＬ１およびＣＬ２間のリーク電流またはショートを検出することができる。つまり、半導体装置ＳＤの信頼性を向上させることができる。
【００４３】
＜変形例＞
図１３は、変形例の半導体装置の要部平面図である。なお、図１３は、図４の変形例であり、第１接続配線ＣＷＬ１の下に、導体層ＣＬ５が追加されている点が上記実施の形態と異なる。図１４は、図１３のＹ３−Ｙ３´に沿う断面図である。
【００４４】
図１３および図１４に示すように、第１接続配線ＣＷＬ１の下には、導体層ＣＬ５が形成されており、Ｘ方向およびＹ方向において、導体層ＣＬ５の幅は、第１接続配線ＣＷＬ１の幅よりも広く、第１接続配線ＣＷＬ１の全域は、導体層ＣＬ５上に重なっている。例えば、図１４において、導体層ＣＬ５が形成されていない場合、絶縁膜ＩＬＤ３に開口ＣＨ３を形成する際に、開口ＣＨ３が絶縁膜ＩＬＤ２およびＩＬＤ１を貫通して、ゲート電極ＧＥに達する危険性がある。そして、開口ＣＨ３内に形成された第１接続配線ＣＷＬ１とゲート電極ＧＥとがショートする危険性がる。これに対し、変形例では、導体層ＣＬ５を設けているため、第１接続配線ＣＷＬ１とゲート電極ＧＥとがショートを防止することができ、半導体装置の信頼性を向上させることができる。なお、同様に、第２接続配線ＣＥＬ２の下に、導体層ＣＬ５を設けることも出来る。
【００４５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００４６】
ＢＣＲ  ボディコンタクト領域（ｐ型半導体領域）
ＢＲ  ボディ領域（ｐ型半導体領域、チャネル層、ベース領域）
Ｃｓｎｕ  キャパシタ
ＣＦＲ、ＣＦＲ１、ＣＦＲ２  セル形成領域
ＣＨ１、ＣＨ２、ＣＨ３  開口（コンタクト穴、コンタクト溝、配線溝）
ＣＬ１  導体層（第１導体層、ソース配線、配線）
ＣＷＬ１  第１接続配線
ＣＬ２  導体層（第２導体層、スナバ配線、配線）
ＣＷＬ２  第２接続配線
ＣＬ３  導体層
ＣＬ４  導体層
ＣＬ５  導体層（第３導体層）
ＣＰ１、ＣＰ２  コンタクトプラグ（導体層）
ＣＲ１、ＣＲ２  接続領域
Ｄ  ドレイン
ＤＥ  ドレイン電極
ＤＲ  ドリフト領域（ｎ型半導体領域）
ＥＬ  発光
Ｇ  ゲート
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＰ  ゲートパッド
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３  絶縁膜（層間絶縁膜）
ＪＳ１、ＪＳ２  連結部
ＮＲ  ｎ型半導体領域
ＯＰＳ、ＯＰＧ  パッド開口
ＰＲＯ  保護膜
Ｒｓｎｕ  寄生抵抗
Ｓ  ソース
ＳＤ  半導体装置
ＳＥ  ソース電極
ＳＥａ  主導体膜
ＳＥｂ  バリア膜
ＳＰ  ソースパッド
ＳＲ  ソース領域（ｎ型半導体領域）
ＳＵＢ  半導体基板
ＳＵＢａ  主面（第１面）
ＳＵＢｂ  裏面（第２面）
ＳＵＢＲ  基板領域（ｎ型半導体領域）
ＴＮＤ  テスト端子
ＴＲ  溝
ＷＬＧ  ゲート配線（配線）
ＷＬＳ  配線（スナバ配線）
１  パワーＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2019091755.tif 000013
【図１２】
2019091755.tif 000014
【図１３】
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【図１４】
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