(57)【要約】【課題】リカバリ時のサージピーク電圧を低減できる半導体装置を提供する。【解決手段】ＩＧＢＴ領域３とＦＷＤ領域４を有する半導体装置において、カソード層２２に、第２電極２３と電気的に接続されると共に、フィールドストップ層２０とＰＮ接合を構成するキャリア注入層２４を複数形成する。そして、複数のキャリア注入層２４は、フィールドストップ層２２の不純物濃度をＮｆｓ［ｃｍ−３］とし、キャリア注入層２４における半導体基板１０の平面方向に沿った長さであって、最も短い部分の長さをＬ１［μｍ］とすると、Ｌ１＞６．８×１０−１６×Ｎｆｓ＋２０となるようにする。【選択図】図３
2019091857.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴ素子（３ａ）を有するＩＧＢＴ領域（３）と、ＦＷＤ素子（４ａ）を有するＦＷＤ領域（４）が共通の半導体基板（１０）に形成されている半導体装置において、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１４）と、
前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（１６）と、
前記ゲート絶縁膜上に配置されたゲート電極（１７）と、
前記ドリフト層を挟んで前記ベース層と反対側に配置され、前記ドリフト層よりも高不純物濃度とされた第１導電型のフィールドストップ層（２０）と、
前記フィールドストップ層を挟んで前記ドリフト層と反対側に配置された第２導電型のコレクタ層（２１）と、
前記フィールドストップ層を挟んで前記ドリフト層と反対側に配置されると共に前記コレクタ層と隣接する第１導電型のカソード層（２２）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記カソード層には、前記第２電極と電気的に接続されると共に前記フィールドストップ層とＰＮ接合を構成する第２導電型のキャリア注入層（２４）が複数形成されており、
前記複数のキャリア注入層は、前記フィールドストップ層の不純物濃度をＮｆｓ［ｃｍ−３］とし、前記キャリア注入層における前記半導体基板の平面方向に沿った長さであって、最も短い部分の長さをＬ１［μｍ］とすると、Ｌ１＞６．８×１０−１６×Ｎｆｓ＋２０とされている半導体装置。
【請求項２】
前記ドリフト層および前記フィールドストップ層の厚さの和を基準厚さ（Ｔ）とすると、
前記カソード層は、隣合う前記キャリア注入層の間に位置する部分の長さ（Ｌ２）が前記基準厚さの２倍未満とされている請求項１に記載の半導体装置。
【請求項３】
前記ＩＧＢＴ領域および前記ＦＷＤ領域は、それぞれ一方向を長手方向とする領域とされ、かつ前記長手方向と交差する方向に沿って交互に形成されており、
前記複数のキャリア注入層は、前記交差する方向に沿って延設されている請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、インバータ等に使用されるスイッチング素子として、例えば、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。また、ベース層の表層部には、トレンチに接するようにＮ＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ＋型のコレクタ層およびＮ＋型のカソード層が形成されている。
【０００４】
そして、半導体基板の表面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。半導体基板の裏面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【０００５】
このような半導体装置では、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ素子を有するＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ素子を有するＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、Ｎ型のカソード層およびドリフト層と、Ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。
【０００６】
上記半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共にゲート電極に所定電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、ＩＧＢＴ素子は、エミッタ領域から反転層を介して電子がドリフト層に供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。
【０００７】
また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加されると、ベース層から正孔がドリフト層に供給されると共にカソード層から電子がドリフト層に供給されてオン状態となる。その後、ＦＷＤ素子は、下部電極に上部電極より高い電圧が印加されると、ＦＷＤ素子内に蓄積された正孔が上部電極に引き寄せられると共に電子が下部電極に引き寄せられることでリカバリ電流が発生するリカバリ状態となり、リカバリ状態が経過した後にオフ状態となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５１５７２０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、本発明者らは、このような半導体装置では、ＦＷＤ素子をオン状態からオフ状態にする際のリカバリ状態において、次の課題があることを見出した。すなわち、このような半導体装置では、リカバリ状態において、ドリフト層とベース層との間に構成される空乏層が下部電極側（すなわち、半導体基板の裏面側）に伸びることでリカバリ時のサージピーク電圧（以下では、単にサージピーク電圧ともいう）が大きくなり易い。そして、サージピーク電圧が大きくなることにより、半導体装置が破壊されてしまうことが懸念される。
【００１０】
本発明は上記点に鑑み、リカバリ時のサージピーク電圧を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１では、ＩＧＢＴ素子（１ａ）を有するＩＧＢＴ領域（１）と、ＦＷＤ素子（２ａ）を有するＦＷＤ領域（２）が共通の半導体基板（１０）に形成されている半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部であって、ベース層を挟んでドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１４）と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（１６）と、ゲート絶縁膜上に配置されたゲート電極（１７）と、ドリフト層を挟んでベース層と反対側に配置され、ドリフト層よりも高不純物濃度とされた第１導電型のフィールドストップ層（２０）と、フィールドストップ層を挟んでドリフト層と反対側に配置された第２導電型のコレクタ層（２１）と、フィールドストップ層を挟んでドリフト層と反対側に配置されると共にコレクタ層と隣接する第１導電型のカソード層（２２）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、を備え、カソード層には、第２電極と電気的に接続されると共にフィールドストップ層とＰＮ接合を構成する第２導電型のキャリア注入層（２４）が複数形成されており、複数のキャリア注入層は、複数のキャリア注入層は、フィールドストップ層の不純物濃度をＮｆｓ［ｃｍ−３］とし、キャリア注入層における半導体基板の平面方向に沿った長さであって、最も短い部分の長さをＬ１［μｍ］とすると、Ｌ１＞６．８×１０−１６×Ｎｆｓ＋２０とされている。
【００１２】
このような半導体装置では、リカバリ時において、各キャリア注入層からキャリアがドリフト層に注入される。このため、リカバリ時において、ベース層とドリフト層との間に構成される空乏層が半導体基板の他面側に向かって伸びることを抑制でき、サージピーク電圧を低減することができる。
【００１３】
この場合、請求項２のように、ドリフト層およびフィールドストップ層の厚さの和を基準厚さ（Ｔ）とすると、カソード層は、隣合うキャリア注入層の間に位置する部分の長さ（Ｌ２）が基準厚さの２倍未満とされていることが好ましい。
【００１４】
これによれば、リカバリ時において、サージピーク電圧を十分に低減できる。
【００１５】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態における半導体装置の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】図１中のIII−III線に沿った断面図である。
【図４】ＦＷＤ領域のカソード層とキャリア注入層との配置関係を示す平面図である。
【図５】リカバリ電流が流れる際の電子の動きを示す模式図である。
【図６】リカバリ時の空乏層を示す模式図である。
【図７】空乏層の電界強度を示す図である。
【図８】リカバリ時のサージピーク電圧とキャリア注入層の幅との関係を示す図である。
【図９】キャリア注入層の必要最小幅と、フィールドストップ層の不純物濃度との関係を示す図である。
【図１０】リカバリ時のサージピーク電圧と、キャリア注入層で挟まれるカソード層の幅との関係を示す図である。
【図１１Ａ】他の実施形態におけるＦＷＤ領域のカソード層とキャリア注入層との配置関係を示す平面図である。
【図１１Ｂ】他の実施形態におけるＦＷＤ領域のカソード層とキャリア注入層との配置関係を示す平面図である。
【図１１Ｃ】他の実施形態におけるＦＷＤ領域のカソード層とキャリア注入層との配置関係を示す平面図である。
【図１１Ｄ】他の実施形態におけるＦＷＤ領域のカソード層とキャリア注入層との配置関係を示す平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１９】
図１に示されるように、半導体装置は、セル領域１と、当該セル領域１を囲む外周領域２とを有している。本実施形態では、セル領域１は、２つ備えられている。そして、各セル領域１には、ＩＧＢＴ素子３ａを有するＩＧＢＴ領域３と、ＦＷＤ素子４ａを有するＦＷＤ領域４とが形成されている。つまり、本実施形態の半導体装置は、同じチップ内にＩＧＢＴ領域３とＦＷＤ領域４とが形成されたＲＣ（すなわち、Reverse Conducting）−ＩＧＢＴとされている。
【００２０】
ＩＧＢＴ領域３およびＦＷＤ領域４は、本実施形態では、各セル領域１内において、一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域３およびＦＷＤ領域４は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域３およびＦＷＤ領域４は、配列方向における両端部にＩＧＢＴ領域３が位置するように、交互に配列されている。なお、図１中では、ＩＧＢＴ領域３およびＦＷＤ領域４は、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。
【００２１】
半導体装置は、図２に示されるように、Ｎ−型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。なお、ベース層１２は、例えば、半導体基板１０の一面１０ａ側からＰ型の不純物がイオン注入された後に熱処理されることで形成される。
【００２２】
そして、半導体基板１０には、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、トレンチ１３によってベース層１２が複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域３およびＦＷＤ領域４にそれぞれ形成され、半導体基板１０の一面１０ａの平面方向のうちの一方向（すなわち、図２中の紙面垂直方向）に沿って等間隔に形成されている。
【００２３】
ベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１４、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１５がそれぞれ形成されている。具体的には、エミッタ領域１４は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１５は、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。
【００２４】
より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１４）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
【００２５】
各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。そして、ゲート電極１７は、図示しないゲート配線を介し、図１に示されるパッド部５の１つと接続されている。
【００２６】
なお、半導体装置には、パッド部５が複数形成されており、特に図示しないが、電流センスや温度センス等も形成されている。そして、各パッド部５は、適宜電流センスや温度センス等と接続されている。また、本実施形態では、トレンチ１３の壁面のうちのエミッタ領域１４とドリフト層１１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。
【００２７】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８上には、層間絶縁膜１８に形成されたコンタクトホール１８ａを通じてエミッタ領域１４およびコンタクト領域１５（すなわち、ベース層１２）と電気的に接続される上部電極１９が形成されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域３においてエミッタ電極として機能し、ＦＷＤ領域４においてアノード電極として機能する上部電極１９が形成されている。なお、本実施形態では、上部電極１９が第１電極に相当している。
【００２８】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。
【００２９】
そして、ＩＧＢＴ領域３では、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ＋型のコレクタ層２１が形成され、ＦＷＤ領域４では、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ＋型のカソード層２２が形成されている。つまり、ＦＳ層２０を挟んでドリフト層１１と反対側には、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、ＩＧＢＴ領域３とＦＷＤ領域４とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、コレクタ層２１上の部分がＩＧＢＴ領域３とされ、カソード層２２上の部分がＦＷＤ領域４とされている。
【００３０】
コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域３においてはコレクタ電極として機能し、ＦＷＤ領域４においてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。
【００３１】
そして、上記のように構成されていることにより、ＦＷＤ領域４においては、ベース層１２およびコンタクト領域１５をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子４ａが構成されている。
【００３２】
また、カソード層２２には、図３および図４に示されるように、下部電極２３と電気的に接続されると共にＦＳ層２０とＰＮ接合を構成するＰ＋型のキャリア注入層２４が複数形成されている。本実施形態では、各キャリア注入層２４は、ＦＷＤ領域４の長手方向と交差する方向に沿って延設されたストライプ状とされている。また、各キャリア注入層２４は、ＦＷＤ領域４と隣合うＩＧＢＴ領域３まで達するように形成されている。つまり、本実施形態では、各キャリア注入層２４は、ＦＷＤ領域４と隣合うＩＧＢＴ領域３のコレクタ層２１と繋がるように形成されている。言い換えると、各キャリア注入層２４は、カソード層２２が当該キャリア注入層２４によって複数個に分断されるように形成されている。すなわち、本実施形態では、ＦＷＤ領域４には、長手方向に沿ってカソード層２２とキャリア注入層２４とが交互に配列されている。
【００３３】
なお、本実施形態では、キャリア注入層２４における半導体基板１０の平面方向に沿った長さであって、最も短い部分の長さをキャリア注入層２４の幅Ｌ１ともいう。また、本実施形態では、カソード層２２のうちの隣合うキャリア注入層２４の間に位置する部分の長さＬ２をカソード層２２の幅Ｌ２２ともいう。本実施形態では、上記のようにキャリア注入層２４およびカソード層２２が形成されているため、キャリア注入層２４の幅Ｌ１およびカソード層２２の幅Ｌ２は、キャリア注入層２４の延設方向と直交する方向であって、半導体基板１０の平面方向に沿った方向となる。つまり、図３および図４中では、キャリア注入層２４の幅Ｌ１およびカソード層２２の幅Ｌ２は、紙面左右方向の長さとなる。また、図３は、図２および図４中のIII−III線に沿った断面にも相当している。
【００３４】
以上が本実施形態における半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域３およびＦＷＤ領域４が形成されている。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
【００３５】
まず、半導体装置は、下部電極２３に上部電極１９より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１７に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１９と下部電極２３との間に電流は流れない。
【００３６】
ＩＧＢＴ素子３ａをオン状態にするには、下部電極２３に上部電極１９より高い電圧が印加された状態で、ゲート電極１７に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ベース層１２のうちのゲート電極１７が配置されるトレンチ１３と接している部分には、反転層が形成される。そして、ＩＧＢＴ素子３ａは、エミッタ領域１４から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。
【００３７】
また、ＩＧＢＴ素子３ａをオフ状態にし、ＦＷＤ素子４ａをオン状態にする（すなわち、ＦＷＤ素子４ａをダイオード動作させる）際には、上部電極１９と下部電極２３に印加する電圧をスイッチングし、上部電極１９に下部電極２３より高い電圧を印加する。そして、ゲート電極１７に絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成されなくなり、ベース層１２から正孔が供給されると共にカソード層２２から電子が供給されることでＦＷＤ素子４ａがダイオード動作をする。
【００３８】
その後、ＦＷＤ素子４ａをオン状態からオフ状態にする際には、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子４ａに順方向電流が流れている状態から当該電流を遮断する際、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子４ａがリカバリ状態となる。そして、ベース層１２中の正孔が上部電極１９側に引き寄せられると共にドリフト層１１中の電子が下部電極２３側に引き寄せられることでリカバリ電流が発生し、ベース層１２とドリフト層１１との間の空乏層が伸びる。
【００３９】
この際、キャリア注入層２４上のＦＳ層２０に到達した電子は、キャリア注入層２４とＦＳ層２０との間に構成されるＰＮ接合の電位障壁により、キャリア注入層２４を介して下部電極２３に達することができない。このため、図５に示されるように、キャリア注入層２４上のＦＳ層２０に到達した電子は、ＦＳ層２０を半導体基板１０の平面方向に沿って移動した後、キャリア注入層２４に隣接するカソード層２２から下部電極２３へと流れる。したがって、キャリア注入層２４上のＦＳ層２０の電位が降下し、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が上昇する。
【００４０】
そして、図６に示されるように、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁（すなわち、約０．７Ｖ）を超えると、キャリア注入層２４とＦＳ層２０とに順方向電圧が印加された状態となる。これにより、半導体装置は、キャリア注入層２４を介して正孔がドリフト層１１に注入され、ドリフト層１１中の空間電荷密度が上昇する。このため、半導体装置は、キャリア注入層２４がない場合と比較して、空乏層が半導体基板１０の他面１０ｂ側に伸び難くなる。つまり、本実施形態の半導体装置では、図７に示されるように、キャリア注入層２４がない場合と比較して、ＦＳ層２０側において電界強度が０となる位置がＦＳ層２０から離れた位置となる。なお、上記のような現象は、第１キャリアとしての電子がＦＳ層２０を通過してカソード層２２内へと流れることにより、第２キャリアとしての正孔がキャリア注入層２４を介してドリフト層１１に注入されるともいえる。
【００４１】
ここで、リカバリ時にキャリア注入層２４からドリフト層１１に正孔が注入されるためには、上記のように、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁を超えることが必要となる。すなわち、キャリア注入層２４の幅Ｌ１が短すぎる場合には、キャリア注入層２４上のＦＳ層２０の電位が十分に降下せず、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇しない。言い換えると、電子のＦＳ層２０を半導体基板１０の平面方向に移動する距離が短すぎる場合には、キャリア注入層２４上のＦＳ層２０の電位が十分に降下せず、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇しない。
【００４２】
例えば、図８に示されるように、サージピーク電圧は、キャリア注入層２４の幅Ｌ１が１０μｍ以上になると低下する。そして、サージピーク電圧は、キャリア注入層２４の幅Ｌ１が４０μｍ以上になるとほぼ一定となる。このようにキャリア注入層２４の幅Ｌ１が１０μ以上になるとサージピーク電圧が低下するのは、リカバリ時において、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇し、キャリア注入層２４から正孔が注入されるためである。また、キャリア注入層２４の幅Ｌ１が４０μｍ以上になるとサージピーク電圧がほぼ一定となるのは、リカバリ時において、ドリフト層１１中の空間電荷密度が十分に上昇し、空乏層が半導体基板１０の他面１０ｂ側に十分に伸び難くなるためである。
【００４３】
なお、図８は、上記半導体装置において、半導体基板１０の厚さを７６μｍとし、ＦＳ層２０の不純物濃度を３．０×１０１６ｃｍ−３とし、カソード層２２の幅Ｌ２を１００μｍとし、キャリア注入層２４の幅Ｌ１を変化させた際のシミュレーション結果である。
【００４４】
また、リカバリ時にキャリア注入層２４からドリフト層１１に正孔が注入されるためには、ＦＳ層２０の不純物濃度が高すぎてもキャリア注入層２４上のＦＳ層２０の電位が十分に降下しないため、ＦＳ層２０の不純物濃度も適切に設定する必要がある。つまり、リカバリ時にキャリア注入層２４からドリフト層１１に正孔が注入されるためには、ＦＳ層２０の抵抗値が低すぎてもキャリア注入層２４上のＦＳ層２０の電位が十分に降下しないため、ＦＳ層２０の不純物濃度も適切に設定する必要がある。
【００４５】
したがって、本発明者らは、ＦＳ層２０の不純物濃度とキャリア注入層２４の幅Ｌ１との相関関係についても鋭意検討を行い、図９に示すシミュレーション結果を得た。なお、図９は、上記半導体装置において、半導体基板１０の厚さを７６μｍとし、カソード層２２の幅Ｌ２を１００μｍとし、比抵抗を４０〜５０Ω・ｍとした８００Ｖ耐圧帯の半導体装置のシミュレーション結果である。また、図９中のキャリア注入層２４の必要最小幅とは、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁（すなわち、約０．７Ｖ）を超えるのに必要なキャリア注入層２４の最小幅のことである。
【００４６】
図９に示されるように、ＦＳ層２０の不純物濃度とキャリア注入層２４の必要最小幅とは比例関係にあり、ＦＳ層２０の不純物濃度が高くなるほどキャリア注入層２４の必要最小幅も長くなる。そして、本発明者らは、図９に基づき、ＦＳ層２０の不純物濃度をＮｆｓ［ｃｍ−３］とすると、次式を満たすことにより、リカバリ時において、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁以上となることを見出した。
【００４７】
（数１）Ｌ１＞６．８×１０−１６×Ｎｆｓ＋２０
したがって、本実施形態では、キャリア注入層２４の幅Ｌ１およびＦＳ層２０の不純物濃度は、上記数式を満たすように構成されている。
【００４８】
さらに、本発明者らは、カソード層２２の幅Ｌ２についても鋭意検討を行い、図１０に示すシミュレーション結果を得た。なお、図１０は、半導体基板１０の厚さを７６μｍとし、ベース層１２の厚さを３μｍとし、カソード層２２およびキャリア注入層２４の厚さを１μｍとし、キャリア注入層２４の幅Ｌ１を４０μｍとしたシミュレーション結果である。また、図１０では、ＦＳ層２０の不純物濃度を３．０×１０１６ｃｍ−３としている。
【００４９】
図１０に示されるように、サージピーク電圧は、カソード層２２の幅Ｌ２が１４４μｍまではほぼ均一な大きさであるが、カソード層２２の幅Ｌ２が１４４μｍ以上となると急峻に大きくなっていく。つまり、サージピーク電圧は、キャリア注入層２４の幅Ｌ１が４０μｍであったとしても、カソード層２２の幅Ｌ２が１４４μｍ以上となると急峻に大きくってしまう。言い換えると、カソード層２２の幅Ｌ２を広くし過ぎると、サージピーク電圧を低減させる効果を十分に得られなくなってしまう。
【００５０】
ここで、上記半導体装置において、図３に示されるように、ドリフト層１１およびＦＳ層２０の厚さの和を基準厚さＴとする。また、図１０は、上記のように、半導体基板１０の厚さを７６μｍとし、ベース層１２の厚さを３μｍとし、カソード層２２およびキャリア注入層２４の厚さを１μｍとしたシミュレーション結果である。つまり、図１０は、基準厚さＴを７２μｍとしたシミュレーション結果であり、カソード層２２の幅Ｌ２が基準厚さＴの２倍以上になると、サージピーク電圧が大きくなることを示している。
【００５１】
これは、半導体基板１０を流れる電子や正孔等のキャリアは、注入された領域から約４５°に広がって流れるためである推定される。つまり、キャリア注入層２４から注入された正孔は、カソード層２２の幅Ｌ２が広くなり過ぎると、ドリフト層１１におけるベース層１２との境界部側の部分に十分に供給されなくなる。したがって、カソード層２２の幅Ｌ２を広くし過ぎた場合には、サージピーク電圧を低減する効果を十分に得られなくなってしまう。このため、本実施形態では、カソード層の幅Ｌ２は、基準厚さＴの２倍未満とされている。
【００５２】
以上説明したように、本実施形態では、カソード層２２に複数のキャリア注入層２４が形成されており、リカバリ時において、各キャリア注入層２４から正孔がドリフト層１１に注入されるようにしている。このため、リカバリ時において、ベース層１２とドリフト層１１との間に構成される空乏層が半導体基板１０の他面１０ｂ側に向かって伸びることを抑制でき、サージピーク電圧を低減できる。
【００５３】
また、空乏層が半導体基板１０の他面１０ｂ側に向かって伸びることを抑制しているため、低損失化を図るために半導体基板１０の板厚を薄くすることもできる。さらに、例えば、ＩＧＢＴ素子３ａにおけるスナップバック現象を抑制するためにＩＧＢＴ素子３ａの幅を広くし、これに伴ってＦＷＤ素子４ａの幅を広くする半導体装置に本実施形態のキャリア注入層２４を適用することもできる。これによれば、スナップバック現象を抑制しつつ、サージピーク電圧を低減できる。
【００５４】
さらに、本実施形態では、キャリア注入層２４およびＦＳ層２０は、上記数式１を満たすように構成されている。このため、リカバリ時において、キャリア注入層２４からドリフト層１１に正孔が注入されず、サージピーク電圧が低減されないという不具合が発生することを抑制できる。
【００５５】
また、キャリア注入層２４は、複数形成されており、カソード層２２の幅Ｌ２は、基準厚さＴの２倍未満とされている。このため、ＦＷＤ領域４におけるドリフト層１１のうちのベース層１２側の部分に正孔が供給されないことが抑制され、サージピーク電圧を十分に低減できる。
【００５６】
そして、本実施形態では、各キャリア注入層２４は、ＦＷＤ領域４の長手方向と交差する方向に沿って延設されている。このため、例えば、各キャリア注入層２４を長手方向に沿って形成した場合と比較して、特性が変化することが抑制される。
【００５７】
すなわち、上記半導体装置におけるコレクタ層２１、カソード層２２、およびキャリア注入層２４は、例えば、次のように製造される。まず、半導体基板１０の他面１０ｂ側にＰ＋層を形成する。次に、半導体基板１０の他面１０ｂ上に、コレクタ層２１およびキャリア注入層２４となる領域を覆うマスクを形成する。その後、半導体基板１０の他面１０ｂ側からＮ型の不純物をイオン注入して熱処理することにより、コレクタ層２１、カソード層２２、およびキャリア注入層２４を区画形成する。この場合、長手方向に沿ってキャリア注入層２４を形成しようとすると、長手方向に沿った細長いマスクを形成することになるために製造誤差が発生し易くなる。そして、製造誤差が発生した場合には、特性が変化してしまう。このため、本実施形態では、各キャリア注入層２４は、ＦＷＤ領域４の長手方向と交差する方向に沿って延設されるようにしている。
【００５８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５９】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００６０】
また、上記第１実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板１０の一面１０ａ上にゲート電極１７が配置されるプレーナ型の半導体装置としてもよい。
【００６１】
そして、上記第１実施形態において、セル領域１は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、ＩＧＢＴ領域３およびＦＷＤ領域４は、ＦＷＤ領域４が配列方向における両端部に位置するように配列されていてもよい。さらに、ＩＧＢＴ領域３およびＦＷＤ領域４は、セル領域１内に１つずつ形成されるようにしてもよい。
【００６２】
また、上記第１実施形態において、キャリア注入層２４の形状は適宜変更可能である。例えば、図１１Ａに示されるように、キャリア注入層２４は、隣合うＩＧＢＴ領域３に達しないように形成されていてもよい。つまり、キャリア注入層２４は、カソード層２２で囲まれるように形成されていてもよい。これによれば、上記第１実施形態と比較してカソード層２２の領域が増加するため、ＦＷＤ損失の低減を図ることができる。
【００６３】
また、図１１Ｂおよび図１１Ｃに示されるように、キャリア注入層２４は、ＦＷＤ領域４の長手方向に沿って延設されていてもよい。この場合、キャリア注入層２４は、図１１Ｂに示されるように、ＦＷＤ領域４の端部まで延設されていてもよいし、図１１Ｃに示されるように、ＦＷＤ領域４の端部まで延設されず、カソード層２２で囲まれるようにしてもよい。なお、図１１Ｂおよび図１１Ｃのような構成では、キャリア注入層２４の幅Ｌ１およびカソード層２２の幅Ｌ２は、紙面上下方向となる。
【００６４】
さらに、図１１Ｄに示されるように、キャリア注入層２４は、カソード層２２内にドット状に形成されていてもよい。つまり、キャリア注入層２４は、カソード層２２内に点在するように形成されていてもよい。例えば、図１１Ｄでは、各キャリア注入層２４は、平面正方形状とされ、ＦＷＤ領域４の長手方向に沿って等間隔に形成されたものが２列に渡って形成されている。この場合、カソード層２２における隣合うキャリア注入層２４の間に位置する部分の長さＬ２は、１つのキャリア注入層２４と他のキャリア注入層２４との間の間隔となる。また、キャリア注入層２４における最も短い部分の長さＬ１は、当該キャリア注入層２４における一辺の長さとなる。
【００６５】
さらに、上記第１実施形態において、カソード層２２の幅Ｌ２は、基準厚さＴの２倍以上とされていてもよい。このような半導体装置としても、リカバリ時にキャリア注入層２４を介して正孔が注入されるため、キャリア注入層２４が形成されていない場合と比較すれば、サージピーク電圧を低減することができる。
【符号の説明】
【００６６】
３    ＩＧＢＴ領域
３ａ  ＩＧＢＴ素子
４    ＦＷＤ領域
４ａ  ＦＷＤ素子
１０  半導体基板
１１  ドリフト層
１２  ベース層
１４  エミッタ領域
１６  ゲート絶縁膜
１７  ゲート電極
１９  上部電極（第１電極）
２０  ＦＳ層（フィールドストップ層）
２１  コレクタ層
２２  カソード層
２３  下部電極（第２電極）
２４  キャリア注入層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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