(57)【要約】【課題】トランジスタのターンオフ時間を短縮する。【解決手段】通信信号を出力して外部デバイスＥＤと通信する出力回路１００であって、通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタ１０と、第１トランジスタ１０のベース電流を変更可能な第１電流源２０であって、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減する第１電流源２０と、を備える。【選択図】図１
2019122009.tif 000002
【特許請求の範囲】
【請求項１】
通信信号を出力して外部装置と通信する出力回路であって、
前記通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタと、
前記第１トランジスタのベース電流を変更可能な第１電流源であって、前記第１トランジスタがオン状態になった後、オフ状態にするまで間、前記ベース電流を所定の電流値に低減する第１電流源と、を備える、
出力回路。
【請求項２】
前記所定の電流値は、前記第１トランジスタをオン状態にするときにおける前記ベース電流の電流値の１／ｒ（ｒは２以上の実数）である、
請求項１に記載の出力回路。
【請求項３】
前記第１トランジスタのベース・エミッタ間に接続されるスイッチをさらに備え、
前記スイッチは、前記第１トランジスタをオフ状態にするときに、オンになる、
請求項１又は２に記載の出力回路。
【請求項４】
前記第１トランジスタをオフ状態にするときに、前記第１トランジスタのベースに定電流を供給する第２電流源をさらに備える、
請求項１から３のいずれか一項に記載の出力回路。
【請求項５】
前記通信信号を出力するための信号線と基準電位線とに接続され、前記第１トランジスタをオフ状態にするときに、オン状態になる第２トランジスタをさらに備える、
請求項１から４のいずれか一項に記載の出力回路。
【請求項６】
前記信号線と前記基準電位線との間に定電流を流す第３電流源をさらに備える、
請求項５に記載の出力回路。
【請求項７】
前記出力回路は、前記外部装置と通信するＣＯＭモードと、前記外部装置に負荷電流を供給するＳＩＯモードとを有し、
前記ＳＩＯモードのときに、前記第１トランジスタは、前記負荷電流として前記コレクタ電流を出力可能である、
請求項１から６のいずれか一項に記載の出力回路。
【請求項８】
通信信号を出力して外部装置と通信する出力回路の出力方法であって、
前記通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタのベース電流を変更可能な第１電流源が、前記第１トランジスタがオン状態になった後、オフ状態にするまで間、前記ベース電流を所定の電流値に低減するステップを含む、
出力方法。
【請求項９】
前記第１トランジスタをオフ状態にするときに、前記第１トランジスタのベース・エミッタ間に接続されるスイッチがオンになるステップをさらに含む、
請求項８に記載の出力方法。
【請求項１０】
前記第１トランジスタをオフ状態にするときに、第２電流源が前記第１トランジスタのベースに定電流を供給するステップをさらに含む、
請求項８又は９に記載の出力方法。
【請求項１１】
前記第１トランジスタをオフ状態にするときに、前記通信信号を出力するための信号線と基準電位線とに接続された第２トランジスタがオン状態になるステップをさらに含む、
請求項８から１０のいずれか一項に記載の出力方法。
【請求項１２】
第３電流源が、前記信号線と前記基準電位線との間に定電流を流すステップをさらに含む、
請求項１１に記載の出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路及び出力方法に関する。
【背景技術】
【０００２】
従来、出力回路として、ベース入力トランジスタのベース・エミッタ間にＰＮＰ型トランジスタのエミッタ・コレクタを接続し、入力信号によるベース入力トランジスタがオフ状態のときにＰＮＰ型トランジスタをオン状態に駆動して所望の電流経路を構成するとともに、ベース入力トランジスタのベース蓄積電荷を、ＰＮＰ型トランジスタを介して放電させるものが知られている（特許文献１参照）。この出力回路は、ベース入力トランジスタのベース蓄積電荷の放電と電流経路の構成とが、１つのＰＮＰ型トランジスタによって行われるので、それぞれの目的に合わせた回路素子を設ける場合に比較し、素子数を削減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６０−２１３１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＰＮＰ型トランジスタを備える出力回路が、ＰＮＰ型トランジスタのコレクタ電流を通信信号として出力して外部装置と通信する場合、高速通信を実現するためには、ＰＮＰ型トランジスタのオン状態とオフ状態とを短時間で切り替える必要がある。
【０００５】
一般に、ＰＮＰ型トランジスタは、オフ状態になるまでのターンオフ時間が、オン状態のときにベースに蓄積された電荷量（以下、「ベース蓄積電荷量」という）に依存する、という性質を有する。
【０００６】
そのため、オン状態のときのＰＮＰ型トランジスタのベース蓄積電荷量が大きいと、ＰＮＰ型トランジスタをオフ状態にするときにターンオフ時間が長くなってしまう、という問題があった。ターンオフ時間が長くなる結果、出力回路と外部装置との通信速度が低下し、高速通信を妨げる要因となる。
【０００７】
そこで、本発明は、トランジスタのターンオフ時間を短縮することのできる出力回路及び出力方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る出力回路は、通信信号を出力して外部装置と通信する出力回路であって、通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタと、第１トランジスタのベース電流を変更可能な第１電流源であって、第１トランジスタがオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減する第１電流源と、を備える。
【０００９】
この態様によれば、第１トランジスタがオン状態になった後、オフ状態にするまで間、ベース電流が所定の電流値に低減される。これにより、第１トランジスタがオン状態の間、ベース電流が一定である場合と比較して、第１トランジスタのベース蓄積電荷量を削減することができる。従って、第１トランジスタのターンオフ時間を短縮することができ、外部装置との通信速度の低下を抑制することができる。また、例えばハイサイドにＰＮＰ型トランジスタを備え、ローサイドにＮＰＮ型トランジスタを備えるプッシュプル構成と比較して、部品数（素子数）を削減することができ、出力回路を小型化することができる。
【００１０】
前述した態様において、所定の電流値は、第１トランジスタをオン状態にするときにおける前記ベース電流の電流値の１／ｒ（ｒは２以上の実数）であってもよい。
【００１１】
この態様によれば、所定の電流値は、第１トランジスタをオン状態にするときにおける前記ベース電流の電流値の１／ｒである。これにより、第１トランジスタのベース蓄積電荷量を削減する出力回路を容易に実現することができる。
【００１２】
前述した態様において、第１トランジスタのベース・エミッタ間に接続されるスイッチをさらに備え、スイッチは、第１トランジスタをオフ状態にするときに、オンになってもよい。
【００１３】
この態様によれば、第１トランジスタをオフ状態にするときに、スイッチがオンになる。これにより、第１トランジスタのベース・エミッタ間の抵抗によって、第１トランジスタのベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタのターンオフ時間をさらに短縮することができる。
【００１４】
前述した態様において、第１トランジスタをオフ状態にするときに、第１トランジスタのベースに定電流を供給する第２電流源をさらに備えてもよい。
【００１５】
この態様によれば、第１トランジスタをオフ状態にするときに、第１トランジスタのベースに定電流が供給される。これにより、第１トランジスタのベースに供給される逆電流によって、第１トランジスタのベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタのターンオフ時間をさらに短縮することができる。
【００１６】
前述した態様において、通信信号を出力するための信号線と基準電位線とに接続され、第１トランジスタをオフ状態にするときに、オン状態になる第２トランジスタをさらに備えてもよい。
【００１７】
この態様によれば、第１トランジスタをオフ状態にするときに、第２トランジスタがオン状態になる。ここで、信号線及び基準電位線は、外部装置に接続されるラインであり、信号線と基準電位線との線間寄生容量が発生し得る。この線間寄生容量は、第１トランジスタがオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を遅らせる要因となる。よって、第１トランジスタをオフ状態にするときに、第２トランジスタをオン状態にすることにより、信号線と基準電位線との線間寄生容量を放電することができる。従って、第１トランジスタがオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を早めることができる。
【００１８】
前述した態様において、信号線と基準電位線との間に定電流を流す第３電流源をさらに備えてもよい。
【００１９】
この態様によれば、信号線と基準電位線との間に定電流が流れる。これにより、第２トランジスタをオフ状態にしたときでも、信号線と基準電位線との間に定電流が流れるので、信号線と基準電位線との線間寄生容量を削減することができる。従って、第１トランジスタがオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を早めることができる。
【００２０】
前述した態様において、出力回路は、外部装置と通信するＣＯＭモードと、外部装置に負荷電流を供給するＳＩＯモードとを有し、ＳＩＯモードのときに、第１トランジスタは、負荷電流としてコレクタ電流を出力可能であってもよい。
【００２１】
この態様によれば、ＳＩＯモードのときに、第１トランジスタは、負荷電流としてコレクタ電流が出力可能である。これにより、出力回路は、ＣＯＭモードのときに外部装置と通信するとともに、ＳＩＯモーとのときに高負荷の外部装置に負荷電流を供給する、２つのモードを両立させることができる。
【００２２】
本発明の他の態様に係る出力方法は、通信信号を出力して外部装置と通信する出力回路の出力方法であって、通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタのベース電流を変更可能な第１電流源が、第１トランジスタがオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減するステップを含む。
【００２３】
この態様によれば、第１トランジスタがオン状態になった後、オフ状態にするまで間、ベース電流が所定の電流値に低減される。これにより、第１トランジスタがオン状態の間、ベース電流が一定である場合と比較して、第１トランジスタのベース蓄積電荷量を削減することができる。従って、第１トランジスタのターンオフ時間を短縮することができ、外部装置との通信速度の低下を抑制することができる。また、例えばハイサイドにＰＮＰ型トランジスタを備え、ローサイドにＮＰＮ型トランジスタを備えるプッシュプル構成と比較して、部品数（素子数）を削減することができ、出力回路を小型化することができる。
【００２４】
前述した態様において、第１トランジスタをオフ状態にするときに、第１トランジスタのベース・エミッタ間に接続されるスイッチがオンになるステップをさらに含んでもよい。
【００２５】
この態様によれば、第１トランジスタをオフ状態にするときに、第１トランジスタのベース・エミッタ間に接続されるスイッチがオンになる。これにより、第１トランジスタのベース・エミッタ間の抵抗によって、第１トランジスタのベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタのターンオフ時間をさらに短縮することができる。
【００２６】
前述した態様において、第１トランジスタをオフ状態にするときに、第２電流源が第１トランジスタのベースに定電流を供給するステップをさらに含んでもよい。
【００２７】
この態様によれば、第１トランジスタをオフ状態にするときに、第１トランジスタのベースに定電流が供給される。これにより、第１トランジスタのベースに供給される逆電流によって、第１トランジスタのベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタのターンオフ時間をさらに短縮することができる。
【００２８】
前述した態様において、第１トランジスタをオフ状態にするときに、通信信号を出力するための信号線と基準電位線とに接続された第２トランジスタがオン状態になるステップをさらに含んでもよい。
【００２９】
この態様によれば、第１トランジスタをオフ状態にするときに、通信信号を出力するための信号線と基準電位線とに接続された第２トランジスタがオン状態になる。ここで、信号線及び基準電位線は、外部装置に接続されるラインであり、信号線と基準電位線との線間寄生容量が発生し得る。この線間寄生容量は、第１トランジスタのベース蓄積電荷量を放電する際に、放電時間を長くする要因となる。よって、第１トランジスタをオフ状態にするときに、第２トランジスタをオン状態にすることにより、信号線と基準電位線との線間寄生容量を放電することができる。従って、第１トランジスタのベース蓄積電荷量の放電時間を短縮することができる。
【００３０】
前述した態様において、第３電流源が、信号線と基準電位線との間に定電流を流すステップをさらに含んでもよい。
【００３１】
この態様によれば、信号線と基準電位線との間に定電流が流れる。これにより、第２トランジスタをオフ状態にしたときでも、信号線と基準電位線との間に定電流が流れるので、信号線と基準電位線との線間寄生容量を削減することができる。従って、第１トランジスタのベース蓄積電荷量の放電時間を短縮することができる。
【発明の効果】
【００３２】
本発明によれば、トランジスタのターンオフ時間を短縮することのできる出力回路及び出力方法を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、実施形態に係る出力回路の構成を例示する回路図である。
【図２】図２は、出力回路のＣＯＭモードの概略動作を例示するフローチャートである。
【図３】図３は、第１トランジスタをオン状態にするときの動作を例示する回路図である。
【図４】図４は、第１トランジスタのベース電流を低減するときの動作を例示する回路図である。
【図５】図５は、第１トランジスタをオフ状態にするときの動作を例示する回路図である。
【図６】図６は、従来の出力回路の動作を例示するタイミングチャートである。
【図７】図７は、実施形態に係る出力回路の動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００３４】
添付図面を参照して、本発明の好適な実施形態について説明する。なお、各図において、同一の符号を付したものは、同一又は同様の構成を有する。
【００３５】
［構成例］
まず、図１を参照しつつ、本実施形態に係る出力回路の構成の一例について説明する。同図は、実施形態に係る出力回路１００の構成を例示する回路図である。
【００３６】
図１に示すように、センサデバイスＳＤは、入出力インターフェースとして出力回路１００を備える。出力回路１００は、通信信号を出力して外部デバイスＥＤと通信するためのものである。出力回路１００は、センサ、アクチュエータ等のフィールド機器の通信規格であるＩＯ−Ｌｉｎｋに従い、通信を行う。
【００３７】
ＩＯ−Ｌｉｎｋは、データ（情報）のデジタル通信を行うＣＯＭモードと、オン／オフ（２値情報）のデジタル通信を行うＳＩＯモードとを有する。ＣＯＭモードは、例えば、外部デバイスＥＤとしてマスタ機器に接続され、センサデバイスＳＤのデータを外部デバイスＥＤに送信する場合に使用される。また、ＣＯＭモードでは、ＣＯＭ１：４．８ｋ［ｂｐｓ］、ＣＯＭ２：３８．４ｋ［ｂｐｓ］、ＣＯＭ１：２３０．４ｋ［ｂｐｓ］、の３つの通信速度が規定されている。一方、ＳＩＯモードは、例えば、外部デバイスＥＤとして別のデバイス機器に接続され、外部デバイスＥＤに負荷電流を供給する場合に使用される。
【００３８】
センサデバイスＳＤは、電源線Ｌ１、信号線Ｌ２、及び基準電位線Ｌ３を介して外部デバイスＥＤに接続される。ＩＯ−Ｌｉｎｋの規定では、これら３つのラインは、最大２０メートルまで延長することができる。
【００３９】
以下の説明では、明記する場合を除き、出力回路１００がセンサデバイスＳＤの出力インターフェースとして機能する（役割を果たす）例を説明するがこれに限定されるものではない。出力回路１００は、センサデバイスＳＤの入力インターフェースとして機能する（役割を果たす）こともできる。この場合、信号線Ｌ２を介して外部デバイスＥＤから出力回路１００に信号が入力される。
【００４０】
出力回路１００は、第１トランジスタ１０と、第１電流源２０と、スイッチ３０と、第１抵抗器３１と、第２電流源４０と、第２トランジスタ５０と、第３電流源６０と、コンパレータ７１と、第１ダイオード７２と、第２ダイオード７３と、第３ダイオード７４と、第４ダイオード７５と、コンデンサ８１と、第２抵抗器８２と、を備える。
【００４１】
第１トランジスタ１０は、ＣＯＭモードのときに、出力回路１００の通信信号としてコレクタ電流を出力可能に構成されている。また、ＳＩＯモードのときに、出力回路１００が供給する負荷電流としてコレクタ電流を出力可能に構成されている。これにより、出力回路１００は、ＣＯＭモードのときに外部デバイスＥＤと通信するとともに、ＳＩＯモーとのときに高負荷の外部デバイスＥＤに負荷電流を供給する、２つのモードを両立させることができる。
【００４２】
具体的には、第１トランジスタ１０は、ＰＮＰ型のバイポーラトランジスタであり、スイッチ機能及び電流増幅機能を有する。第１トランジスタ１０のエミッタは、第１抵抗器３１を介して電源線Ｌ１に接続されている。第１抵抗器３１は、接続する負荷が短絡したときに第１抵抗器３１に流れる過電流を電圧で検知し、過電流によって第１トランジスタ１０が破壊されるのを防止するためのものである。一方、第１トランジスタ１０のコレクタは、信号線Ｌ２に接続されている。これにより、第１トランジスタ１０は、信号線Ｌ２を介してコレクタ電流が外部デバイスＥＤに出力することができる。すなわち、出力回路１００は、第１トランジスタ１０を用いるオープンコレクタ方式の出力回路である。
【００４３】
ここで、ＰＮＰ型トランジスタである第１トランジスタ１０は、オン状態のときにベース・エミッタ間にベース蓄積電荷量が蓄積される。そして、第１トランジスタ１０は、オフ状態になるまでのターンオフ時間がベース蓄積電荷量に依存するという性質を有する。
【００４４】
第１電流源２０は、第１トランジスタ１０のベース電流を変更可能に構成されている。具体的には、第１電流源２０は、第１トランジスタ１０のベースと基準電位線Ｌ３との間に接続されている。第１電流源２０は、センサデバイスＳＤの制御部（図示省略）から入力される制御信号に基づいて、作動する。また、詳細は後述するが、第１電流源２０は、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減する。
【００４５】
この所定の電流値は、第１トランジスタ１０をオン状態にするときにおけるベース電流の電流値の１／ｒ（ｒは２以上の実数）である。
【００４６】
スイッチ３０は、一端が第１トランジスタ１０のベースに、他端が第２ダイオード７３を介して電源線Ｌ１に接続されている。これにより、スイッチ３０は、第１抵抗器３１を介して、第１トランジスタ１０のベース・エミッタ間に接続される。スイッチ３０は、センサデバイスＳＤの制御部から入力される制御信号に基づいて、オン又はオフに切り替わる。また、詳細は後述するが、スイッチ３０は、第１トランジスタ１０をオフ状態にするときに、オンになる。
【００４７】
第２電流源４０は、第１トランジスタ１０のベースに定電流を供給可能に構成されている。具体的には、第２電流源４０は、第１トランジスタ１０のベースと第２ダイオード７３を介する電源線Ｌ１との間に接続されている。第２電流源４０は、センサデバイスＳＤの制御部から入力される制御信号に基づいて、第１トランジスタ１０のベースに定電流の供給を開始し、又は供給を停止する。また、詳細は後述するが、第２電流源４０は、第１トランジスタ１０をオフ状態にするときに、第１トランジスタ１０のベースに定電流に供給する。
【００４８】
第２トランジスタ５０は、図１に示す例では、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｄｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。第２トランジスタ５０は、ドレインが第１ダイオード７２を介して信号線Ｌ２に接続され、ソースが第２抵抗器８２を介して基準電位線Ｌ３に接続されている。第２トランジスタ５０のゲートには、センサデバイスＳＤの制御部から制御信号が入力され、当該制御信号の電圧に基づいて、オン状態又はオフ状態に切り替わる。また、詳細は後述するが、第２トランジスタ５０は、第１トランジスタをオフ状態にするときに、オン状態になる。
【００４９】
前述したように、信号線Ｌ２及び基準電位線Ｌ３は、外部デバイスＥＤに接続されるラインであり、当該ラインは最大で２０メートルに達する。そのため、信号線Ｌ２と基準電位線Ｌ３との間に、線間寄生容量ＰＣが存在する。センサデバイスＳＤの内部寄生容量が最大１［ｎＦ］であるのに対し、線間寄生容量ＰＣは最大３［ｎＦ］である。そのため、線間寄生容量ＰＣは、全体の寄生容量において支配的であって、無視できない容量である。この線間寄生容量ＰＣは、第１トランジスタ１０がオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を遅らせる要因となる。
【００５０】
第３電流源６０は、信号線Ｌ２と基準電位線Ｌ３との間に定電流を流すように構成されている。具体的には、第３電流源６０は、信号線Ｌ２から基準電位線Ｌ３に流れ込む定電流を流す。
【００５１】
コンパレータ７１は、信号線Ｌ２を介して外部デバイスＥＤから入力される受信信号（受信データ）を検出するように構成されている。具体的には、コンパレータ７１に非反転入力端子に信号線Ｌ２が接続されており、反転入力端子に基準電圧源が接続されている。信号線Ｌ２を介して入力される受信信号の電圧値が、基準電圧源の電圧値より大きい場合、コンパレータ７１は、相対的に高い電圧値（以下、「Ｈレベル」という）の検出信号を出力する。一方、信号線Ｌ２を介して入力される受信信号の電圧値が、基準電圧源の電圧値以下である場合、コンパレータ７１は、相対的に低い電圧値（以下、「Ｌレベル」という）の検出信号を出力する。
【００５２】
第１ダイオード７２は、信号線Ｌ２に過電圧が入力されるのを保護するためのものである。第２ダイオード７３は、電源線Ｌ１への接続を間違えたときに電流が流れないようにするため（逆接続保護用）のものである。第３ダイオード７４は、電源線Ｌ１と基準電位線Ｌ３との間に発生するノイズを吸収するため（サージ電流の入力から保護するため）のものである。第４ダイオード７５は、電源線Ｌ１と信号線Ｌ２との間に発生するノイズを吸収するため（サージ電流の入力から保護するため）のものである。なお、第３ダイオード７４及び第４ダイオード７５は、一般的にツェナーダイオードが用いられる。
【００５３】
コンデンサ８１及び第２抵抗器８２は、積分回路を構成する。コンデンサ８１は、電源電圧を平滑化するためのものであり、電源線Ｌ１と基準電位線Ｌ３とに接続される。
【００５４】
［動作例］
次に、図２から図７を参照しつつ、本実施形態に係る出力回路の動作の一例について説明する。図２は、出力回路１００のＣＯＭモードの概略動作を例示するフローチャートである。図２は、出力回路１００のＣＯＭモードの概略動作を例示するフローチャートである。図３は、第１トランジスタ１０をオン状態にするときの動作を例示する回路図である。図４は、第１トランジスタ１０のベース電流を低減するときの動作を例示する回路図である。図５は、第１トランジスタ１０をオフ状態にするときの動作を例示する回路図である。図６は、従来の出力回路の動作を例示するタイミングチャートである。図７は、実施形態に係る出力回路１００の動作を例示するタイミングチャートである。
【００５５】
例えば信号線Ｌ２を介して外部デバイスＥＤから制御信号が入力されることによって、ＳＩＯモードからＣＯＭモードに切り替わると、センサデバイスＳＤは、図２に示すＣＯＭモード処理Ｓ２００を実行する。
【００５６】
図２に示すように、最初に、センサデバイスＳＤは、出力回路１００からＨレベルの信号を出力するか否かを判定する（Ｓ２０１）。センサデバイスＳＤは、出力回路１００からＨレベルの信号を出力するまで、ステップＳ２０１を繰り返す。なお、初期状態では、出力回路１００は、Ｌレベルの信号を出力している。
【００５７】
ステップＳ２０１の判定の結果、出力回路１００からＨレベルの信号を出力する場合、センサデバイスＳＤは、制御信号を出力して第１電流源２０を駆動し、第１トランジスタ１０をオン状態にする（Ｓ２０２）。
【００５８】
図３に示すように、基準電位線Ｌ３が接地されて基準電位ＧＮＤであり、電源線Ｌ１の電位が電源電圧Ｖｐｓであるときに、第１電流源２０は、入力された制御信号Ｓｃ１に基づいて起動し、第１トランジスタ１０のベース電流を吸い込む。すなわち、実線矢印で示すようなシンク電流Ｉｓｉｎｋが流れる。シンク電流Ｉｓｉｎｋが流れると、第１トランジスタ１０のベースの電位が低下し、その結果、ベース・エミッタ間の電圧Ｖｂｅが所定値より大きくなったときに第１トランジスタ１０がオン状態になる。これにより、信号線Ｌ２を介して第１トランジスタ１０のコレクタ電流を出力することができ、出力回路１００からＨレベルの信号が出力される。
【００５９】
図２の説明に戻ると、次に、センサデバイスＳＤは、電源線Ｌ１及び基準電位線Ｌ３間に電源電圧を印加したまま、第１電流源２０に制御信号を出力し、第１電流源２０はベース電流を所定の電流値に低減する（Ｓ２０３）。
【００６０】
図４に示すように、第１電流源２０は、入力された制御信号Ｓｃ２に基づいて、ベース電流を所定の電流値に低減する。すなわち、破線矢印で示すようなシンク電流Ｉｓｉｎｋ’が流れる。ここで、ステップＳ２０２においてベース電流が流れ始めた状態で、第１トランジスタ１０は、ベース電流の電流値に関係なく、ベース・エミッタ間の電圧Ｖｂｅが一定又はほぼ一定になる。これにより、第１トランジスタ１０のオン状態になった後、第１電流源２０がベース電流を所定の電流値に低減しても、第１トランジスタ１０のオン状態が維持される。
【００６１】
図２の説明に戻ると、次に、センサデバイスＳＤは、出力回路１００からＬレベルの信号を出力するか否かを判定する（Ｓ２０４）。センサデバイスＳＤは、出力回路１００からＬレベルの信号を出力するまで、ステップＳ２０１を繰り返す。すなわち、センサデバイスＳＤは、出力回路１００からＬレベルの信号を出力するまで、Ｈレベルの信号を出力する。
【００６２】
ステップＳ２０４の判定の結果、出力回路１００からＬレベルの信号を出力する場合、センサデバイスＳＤは、制御信号を出力して第１電流源２０を停止させ、第１トランジスタ１０をオフ状態にする（Ｓ２０５）。
【００６３】
次に、センサデバイスＳＤは、制御信号を出力してスイッチ３０をオンにする（Ｓ２０６）。なお、センサデバイスＳＤは、ステップＳ２０６の後、所定時間経過後に、制御信号を出力してスイッチ３０をオフにする。
【００６４】
次に、センサデバイスＳＤは、制御信号を出力して第２電流源４０を駆動し、第１トランジスタ１０のベースに定電流を供給する（Ｓ２０７）。
【００６５】
次に、センサデバイスＳＤは、制御信号を出力して第２トランジスタ５０をオン状態にする（Ｓ２０８）。なお、センサデバイスＳＤは、ステップＳ２０８の後、所定時間経過後に、制御信号を出力して第２トランジスタ５０をオフ状態にする。
【００６６】
ステップＳ２０８の後、センサデバイスＳＤは、再びステップＳ２０１に戻り、例えばＣＯＭモードからＳＩＯモードに切り替わるまで、ステップＳ２０１からステップＳ２０８を繰り返す。
【００６７】
本実施形態では、説明の都合上、ステップＳ２０５からステップＳ２０８までを順番に行う例を示したが、これに限定されるものではない。例えば、各ステップＳ２０５〜Ｓ２０８の順番は変更してもよい。また、各ステップＳ２０５〜Ｓ２０８は、同時に（同じタイミングで）行うことが好ましい。
【００６８】
図５に示すように、第１電流源２０は、入力された制御信号Ｓｃ３に基づいて、停止する。すなわち、図４に示したシンク電流Ｉｓｉｎｋ’は流れなくなる。シンク電流Ｉｓｉｎｋ’が流れないと、第１トランジスタ１０のベースの電位が上昇し、その結果、ベース・エミッタ間の電圧Ｖｂｅが所定値以下になったときに第１トランジスタ１０がオフ状態になる。これにより、第１トランジスタ１０のコレクタ電流が流れなくなるので、出力回路１００からＬレベルの信号が出力される。
【００６９】
ここで、比較のために従来の出力回路の動作を説明する。図６に示すように、時刻ｔ１において、第１トランジスタをオン状態にするために、第１電流源が起動して例えば４［ｍＡ］の電流を流し、第１トランジスタのベース電流を吸い込む。そのため、第１トランジスタのベース電流は、−４［ｍＡ］になる。第１電流源は、時刻ｔ３において第１トランジスタをオフ状態にするまでに間、４［ｍＡ］の電流を流すので、第１トランジスタのベース電流は−４［ｍＡ］のままである。そして、時刻ｔ３において、第１トランジスタをオフ状態にするために、第１電流源が停止し、その電流値は０［ｍＡ］になる。
【００７０】
しかし、第１トランジスタが実際にオフ状態になるまでに、遅延、つまり、ターンオフ時間が発生する。ＰＮＰ型のトランジスタでは、このターンオフ時間が、オン状態のときにベースに蓄積されたベース蓄積電荷量に依存するという性質を有する。図６に示す例では、時刻ｔ３において第１トランジスタをオフ状態にしようとしてから、実際に第１トランジスタが実際にオフ状態になる時刻ｔ４’までの間の遅延が発生し、時刻ｔ３と時刻ｔ４’との間がターンオフ時間Ｔｔｏｆｆ’である。
【００７１】
これに対し、本実施形態に係る出力回路１００は、図７に示すように、時刻ｔ１において、第１トランジスタ１０をオン状態にするために、第１電流源２０が起動して例えば４［ｍＡ］の電流を流し、第１トランジスタ１０のベース電流を吸い込む。そのため、第１トランジスタのベース電流は、−４［ｍＡ］になる。そして、時刻ｔ２において、第１電流源２０はベース電流を所定の電流値、例えば−０．８［ｍＡ］に低減する。この所定の電流値は、第１トランジスタ１０をオン状態にするときにおけるベース電流の電流値−４［ｍＡ］の１／５である。第１電流源２０は、時刻ｔ３において第１トランジスタ１０をオフ状態にするまでに間、０．８［ｍＡ］の電流を流し、第１トランジスタ１０のベース電流を−０．８［ｍＡ］に維持する。そして、時刻ｔ３において、第１トランジスタ１０をオフ状態にするために、第１電流源２０が停止し、その電流値は０［ｍＡ］になる。図７に示す例では、時刻ｔ３において第１トランジスタ１０をオフ状態にしようとしてから、実際に第１トランジスタ１０が実際にオフ状態になる時刻ｔ４までの間の遅延が発生し、時刻ｔ３と時刻ｔ４との間がターンオフ時間Ｔｔｏｆｆである。このターンオフ時間Ｔｔｏｆｆは、図６に示したターンオフ時間Ｔｔｏｆｆ’より短くなっている（ターンオフ時間Ｔｔｏｆｆ＜ターンオフ時間Ｔｔｏｆｆ’）。
【００７２】
このように、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減することにより、第１トランジスタ１０がオン状態の間、ベース電流が一定である場合と比較して、第１トランジスタ１０のベース蓄積電荷量を削減することができる。従って、第１トランジスタ１０のターンオフ時間Ｔｔｏｆｆを短縮することができ、外部デバイスＥＤとの通信速度の低下を抑制することができる。また、例えばハイサイドにＰＮＰ型トランジスタを備え、ローサイドにＮＰＮ型トランジスタを備えるプッシュプル構成と比較して、部品数（素子数）を削減することができ、出力回路１００を小型化することができる。
【００７３】
第１電流源２０が低減するベース電流の所定の電流値は、第１トランジスタ１０をオン状態にするときにおけるベース電流の電流値の１／ｒ（ｒは２以上の実数）である。これにより、第１トランジスタ１０のベース蓄積電荷量を削減する出力回路１００を容易に実現することができる。
【００７４】
図５の説明に戻ると、スイッチ３０は、入力された制御信号Ｓｃ４に基づいて、オンになる。このとき、実線矢印で示すような放電電流Ｉｄｉｓ１が流れる。これにより、第１トランジスタ１０のベース・エミッタ間の第１抵抗器３１等の抵抗によって、第１トランジスタ１０のベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタ１０のターンオフ時間Ｔｔｏｆｆをさらに短縮することができる。
【００７５】
これと同時に、第２電流源４０は、入力された制御信号Ｓｃ５に基づいて、第１トランジスタ１０のベースに定電流を流す。このとき、実線矢印で示すような逆電流Ｉｒｅｖが流れる。これにより、第１トランジスタ１０のベースに供給される逆電流によって、第１トランジスタ１０のベース蓄積電荷量を急速に放電することができる。従って、第１トランジスタ１０のターンオフ時間Ｔｔｏｆｆをさらに短縮することができる。
【００７６】
また、第２トランジスタ５０は、例えばゲートに入力された制御信号Ｓｃ６に基づいて、オン状態になる。このとき、実線矢印で示すような放電電流Ｉｄｉｓ２が流れる。これにより、信号線Ｌ２と基準電位線Ｌ３との線間寄生容量ＰＣを放電することができる。従って、第１トランジスタ１０がオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を早めることができる。
【００７７】
図７に示すように、第３電流源６０は、第１トランジスタ１０のオン状態又はオフ状態に関わらず、信号線Ｌ２と基準電位線Ｌ３との間に定電流を流している。これにより、例えば時刻ｔ５において第２トランジスタ５０をオフ状態にしたときでも、信号線Ｌ２と基準電位線Ｌ３との間に定電流が流れるので、信号線Ｌ２と基準電位線Ｌ３との線間寄生容量ＰＣを削減することができる。従って、第１トランジスタ１０がオフ状態になった後、コレクタ電位がＬｏｗレベルになる時間を早めることができる。
【００７８】
本実施形態では、第１電流源２０が、第１トランジスタ１０をオン状態にするときにおけるベース電流の電流値の１／５に低減する例を示したが、これに限定されるものではない。例えば、ＳＩＯモードにおいて、出力回路１００が外部デバイスＥＤに２倍の負荷電流を供給する場合、第１電流源２０が、第１トランジスタ１０をオン状態にするときにおけるベース電流の電流値の１／１０に低減すれば、前述した例と同様に、第１トランジスタ１０のベース蓄積電荷量を削減することができ、第１トランジスタ１０のターンオフ時間Ｔｔｏｆｆを短縮することができる。
【００７９】
以上のように、本実施形態では、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流が所定の電流値に低減される。これにより、第１トランジスタ１０がオン状態の間、ベース電流が一定である場合と比較して、第１トランジスタ１０のベース蓄積電荷量を削減することができる。従って、第１トランジスタ１０のターンオフ時間Ｔｔｏｆｆを短縮することができ、外部デバイスＥＤとの通信速度の低下を抑制することができる。また、例えばハイサイドにＰＮＰ型トランジスタを備え、ローサイドにＮＰＮ型トランジスタを備えるプッシュプル構成と比較して、部品数（素子数）を削減することができ、出力回路１００を小型化することができる。
【００８０】
以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。実施形態が備える各要素並びにその配置、材料、条件、形状及びサイズ等は、例示したものに限定されるわけではなく適宜変更することができる。また、異なる実施形態で示した構成同士を部分的に置換し又は組み合わせることが可能である。
【００８１】
（附記）
１．通信信号を出力して外部デバイスＥＤと通信する出力回路１００であって、
通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタ１０と、
第１トランジスタ１０のベース電流を変更可能な第１電流源２０であって、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減する第１電流源２０と、を備える、
出力回路１００。
８．通信信号を出力して外部デバイスＥＤと通信する出力回路１００の出力方法であって、
通信信号としてコレクタ電流を出力可能なＰＮＰ型の第１トランジスタ１０のベース電流を変更可能な第１電流源２０が、第１トランジスタ１０がオン状態になった後、オフ状態にするまで間、ベース電流を所定の電流値に低減するステップを含む、
出力方法。
【符号の説明】
【００８２】
１０…第１トランジスタ、２０…第１電流源、３０…スイッチ、３１…第１抵抗器、４０…第２電流源、５０…第２トランジスタ、６０…第３電流源、７１…コンパレータ、７２…第１ダイオード、７３…第２ダイオード、７４…第３ダイオード、７５…第４ダイオード、８１…コンデンサ、８２…第２抵抗器、１００…出力回路、ＥＤ…外部デバイス、ＧＮＤ…基準電位、Ｉｄｉｓ１，Ｉｄｉｓ２…放電電流、Ｉｒｅｖ…逆電流、Ｉｓｉｎｋ，Ｉｓｉｎｋ’ …シンク電流、Ｌ１…電源線、Ｌ２…信号線、Ｌ３…基準電位線、ＰＣ…線間寄生容量、Ｓ２００…ＣＯＭモード処理、Ｓｃ１，Ｓｃ２，Ｓｃ３，Ｓｃ４，Ｓｃ５，Ｓｃ６…制御信号、ＳＤ…センサデバイス、ｔ１，ｔ２，ｔ３，ｔ４，ｔ４’，ｔ５…時刻、Ｔｔｏｆｆ，Ｔｔｏｆｆ’ …ターンオフ時間、Ｖｂｅ…ベース・エミッタ間電圧、Ｖｐｓ…電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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