(57)【要約】【課題】読み出しエラーを抑制する。【解決手段】半導体記憶装置は、第１トランジスタＴと第１キャパシタＣとからなる第１メモリセルＭＣと、前記第１メモリセルの第１端子に接続される第１端子を含む第２トランジスタ／ＴＡと、前記第１メモリセルの第２端子に接続される第１ビット線ＢＬと、前記第２トランジスタの第２端子に接続される第２ビット線／ＢＬと、前記第１メモリセルの書き込み動作において、前記第１トランジスタをオンにし、かつ前記第２トランジスタをオフにし、前記第１メモリセルの読み出し動作において、前記第１トランジスタおよび前記第２トランジスタをオンにするコントローラ１２と、を具備する。【選択図】      図７
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【特許請求の範囲】
【請求項１】
第１トランジスタと第１キャパシタとからなる第１メモリセルと、
前記第１メモリセルの第１端子に接続される第１端子を含む第２トランジスタと、
前記第１メモリセルの第２端子に接続される第１ビット線と、
前記第２トランジスタの第２端子に接続される第２ビット線と、
前記第１メモリセルの書き込み動作において、前記第１トランジスタをオンにし、かつ前記第２トランジスタをオフにし、前記第１メモリセルの読み出し動作において、前記第１トランジスタおよび前記第２トランジスタをオンにするコントローラと、
を具備する半導体記憶装置。
【請求項２】
前記第１メモリセルの前記第１端子および前記第１トランジスタの前記第１端子に接続される第１ソース線をさらに具備する請求項１の半導体記憶装置。
【請求項３】
前記第１ソース線に任意の電圧を供給する第１電源をさらに具備する請求項２の半導体記憶装置。
【請求項４】
第３トランジスタと第２キャパシタとからなり、前記第１メモリセルの前記第１端子に接続される第１端子と前記第２ビット線に接続される第２端子とを含む第２メモリセルをさらに具備する請求項１の半導体記憶装置。
【請求項５】
前記第２メモリセルの前記第１端子に接続される第１端子と、前記第１ビット線に接続される第２端子とを含む第４トランジスタをさらに具備し、
前記コントローラは、前記第２メモリセルの書き込み動作において、前記第３トランジスタをオンにし、かつ前記第４トランジスタをオフにし、前記第２メモリセルの読み出し動作において、前記第３トランジスタおよび前記第４トランジスタをオンにする、
請求項４の半導体記憶装置。
【請求項６】
第５トランジスタと第３キャパシタとからなり、前記第１メモリセルの前記第１端子に接続される第１端子と前記第２ビット線に接続される第２端子とを含む第３メモリセルをさらに具備する請求項５の半導体記憶装置。
【請求項７】
前記第３メモリセルの前記第１端子に接続される第１端子と、前記第１ビット線に接続される第２端子とを含む第６トランジスタをさらに具備し、
前記第２メモリセルから前記第４トランジスタまでの距離は、前記第２メモリセルから前記第６トランジスタまでの距離より長く、
前記第３メモリセルから前記第４トランジスタまでの距離は、前記第３メモリセルから前記第６トランジスタまでの距離より短く、
前記コントローラは、前記第３メモリセルの書き込み動作において、前記第５トランジスタをオンにし、かつ前記第６トランジスタをオフにし、前記第３メモリセルの読み出し動作において、前記第５トランジスタおよび前記第６トランジスタをオンにする、
請求項６の半導体記憶装置。
【請求項８】
第７トランジスタと第４キャパシタとからなり、前記第１メモリセルの前記第１端子に接続される第１端子と前記第１ビット線に接続される第２端子とを含む第４メモリセルをさらに具備する請求項１の半導体記憶装置。
【請求項９】
前記第４メモリセルの前記第１端子に接続される第１端子と、前記第２ビット線に接続される第２端子とを含む第８トランジスタをさらに具備し、
前記第１メモリセルから前記第２トランジスタまでの距離は、前記第１メモリセルから前記第８トランジスタまでの距離より長く、
前記第４メモリセルから前記第２トランジスタまでの距離は、前記第４メモリセルから前記第８トランジスタまでの距離より短く、
前記コントローラは、前記第４メモリセルの書き込み動作において、前記第７トランジスタをオンにし、かつ前記第８トランジスタをオフにし、前記第４メモリセルの読み出し動作において、前記第７トランジスタおよび前記第８トランジスタをオンにする、
請求項８の半導体記憶装置。
【請求項１０】
第１トランジスタと第１キャパシタとからなる第１メモリセルと、
第２トランジスタと、
前記第１メモリセルの第１端子に接続される第１ビット線と、
前記第２トランジスタの第１端子に接続される第２ビット線と、
前記第１メモリセルの第２端子および前記第２トランジスタの第２端子に接続される第１ソース線と、
前記第１ソース線に任意の電圧を供給する第１電源と、
を具備する半導体記憶装置。
【請求項１１】
第３トランジスタと第２キャパシタとからなり、前記第１ソース線に接続される第１端子と前記第２ビット線に接続される第２端子とを含む第２メモリセルをさらに具備する請求項１０の半導体記憶装置。
【請求項１２】
前記第１ソース線に接続される第１端子と、前記第１ビット線に接続される第２端子とを含む第４トランジスタをさらに具備する請求項１０の半導体記憶装置。
【請求項１３】
第１トランジスタと第１キャパシタとを含む第１メモリセルと、
第２トランジスタと第２キャパシタとを含む第２メモリセルと、
第３トランジスタと、
前記第１メモリセルの第１端子に接続される第１ビット線と、
前記第２メモリセルの第１端子および前記第３トランジスタの第１端子に接続される第２ビット線と、
前記第１メモリセルの第２端子、前記第２メモリセルの第２端子、および前記第２トランジスタの第２端子に接続される第１ソース線と、
を具備する半導体記憶装置。
【請求項１４】
前記第１ソース線に接続される第１端子と、前記第１ビット線に接続される第２端子とを含む第４トランジスタをさらに具備する請求項１３の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、システムのメインメモリやバッファメモリ等、様々な用途で用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０４−２１９６８９号公報
【特許文献２】特開平０５−１８２４５８号公報
【特許文献３】特開平０７−１１４７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出しエラーを抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１トランジスタと第１キャパシタとからなる第１メモリセルと、前記第１メモリセルの第１端子に接続される第１端子を含む第２トランジスタと、前記第１メモリセルの第２端子に接続される第１ビット線と、前記第２トランジスタの第２端子に接続される第２ビット線と、前記第１メモリセルの書き込み動作において、前記第１トランジスタをオンにし、かつ前記第２トランジスタをオフにし、前記第１メモリセルの読み出し動作において、前記第１トランジスタおよび前記第２トランジスタをオンにするコントローラと、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体構成例を示す図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図。
【図３】図２のメモリセルを詳細に示す斜視図。
【図４】図２のトランジスタを詳細に示す斜視図。
【図５】図２のメモリセルを詳細に示す斜視図。
【図６】図２のトランジスタを詳細に示す斜視図。
【図７】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。
【図８】第１実施形態に係る半導体記憶装置のメモリセルが記憶するデータと電圧との関係を示す図。
【図９】第１実施形態に係る半導体記憶装置におけるメモリセルの書き込み動作を示す各種電圧のタイミングチャート。
【図１０】第１実施形態に係る半導体記憶装置におけるメモリセルの書き込み動作を示す図。
【図１１】第１実施形態に係る半導体記憶装置におけるメモリセルの書き込み動作を示す各種電圧のタイミングチャート。
【図１２】第１実施形態に係る半導体記憶装置におけるメモリセルの書き込み動作を示す各種電圧のタイミングチャート。
【図１３】第１実施形態に係る半導体記憶装置におけるメモリセルの書き込み動作を示す各種電圧のタイミングチャート。
【図１４】第１実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す各種電圧のタイミングチャート。
【図１５】第１実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す図。
【図１６】第１実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す各種電圧のタイミングチャート。
【図１７】第１実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す各種電圧のタイミングチャート。
【図１８】第１実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す各種電圧のタイミングチャート。
【図１９】比較例に係る半導体記憶装置におけるメモリセルの読み出し動作を示す図。
【図２０】第１実施形態および比較例に係る半導体記憶装置の読み出し動作におけるセンスされる電圧を示す図。
【図２１】第２実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。
【図２２】第２実施形態に係る半導体記憶装置におけるメモリセルの読み出し動作を示す各種電圧のタイミングチャート。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図２０を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置が三次元に積層されたＤＲＡＭである場合について説明する。
【０００９】
なお、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【００１０】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の全体構成例を示す図である。
【００１１】
図１に示すように、半導体記憶装置は、インターフェース回路１１、コントローラ１２、電圧生成回路１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、カラムセレクタ１６、センスアンプ１７、およびメモリセルアレイ１８を含む。
【００１２】
インターフェース回路１１は、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号Ａｄｄｒ、および書き込みデータＤｗを外部から受信する。また、インターフェース回路は、読み出しデータＤｒを外部に送信する。
【００１３】
コントローラ１２は、インターフェース回路１１からの書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、および書き込みデータＤｗに基づいて、電圧生成回路１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、およびセンスアンプ１７の動作を制御する。
【００１４】
例えば、コントローラ１２は、書き込みイネーブル信号ＷＥを受けると、電圧生成回路１３、ロウデコーダ／ドライバ１４、およびカラムデコーダ１５を動作状態にし、センスアンプ１７を非動作状態にする。また、コントローラ１２は、書き込み動作に必要な電圧の生成を電圧生成回路１３に指示する。
【００１５】
また、例えば、コントローラ１２は、読み出しイネーブル信号ＲＥを受けると、電圧生成回路１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、およびセンスアンプ１７を動作状態にする。また、コントローラ１２は、読み出し動作に必要な複数の電圧の生成を電圧生成回路１３に指示する。
【００１６】
ロウデコーダ／ドライバ１４は、インターフェース回路１１からのアドレス信号Ａｄｄｒに基づいて、ワード線ＷＬを選択する。そして、ロウデコーダ／ドライバ１４は、選択したワード線ＷＬに電圧生成回路１３からの電圧を供給する。
【００１７】
カラムデコーダ１５は、インターフェース回路１１からのアドレス信号Ａｄｄｒに基づいて、カラムセレクタ１６を用いてビット線ＢＬおよびソース線ＳＬを選択する。電圧生成回路１３からの電圧は、カラムセレクタ１６を介して、選択されたビット線ＢＬおよびソース線ＳＬに供給される。
【００１８】
センスアンプ１７は、選択されたビット線ＢＬの電圧をセンスし、メモリセルＭＣに記憶されたデータを検出する。メモリセルＭＣからの読み出しデータＤｒは、カラムセレクタ１６、センスアンプ１７、およびインターフェース回路１１を介して外部に送信される。
【００１９】
メモリセルアレイ１８は、複数のビット線ＢＬ，／ＢＬ、複数のソース線ＳＬ、複数のワード線ＷＬ，／ＷＬ、および複数のメモリセルＭＣ，／ＭＣを含む。複数のビット線ＢＬ，／ＢＬおよび複数のソース線は、後述するＸ方向に延びる。複数のワード線ＷＬ，／ＷＬは、後述するＹ方向に延びる。メモリセルＭＣは、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬとの交差位置に設けられる。メモリセル／ＭＣは、ビット線／ＢＬおよびソース線ＳＬと、ワード線／ＷＬとの交差位置に設けられる。
【００２０】
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１８を示す断面図である。図３は図２のメモリセル／ＭＣを詳細に示す斜視図であり、図４は図２のトランジスタ／ＴＡを詳細に示す斜視図である。図５は図２のメモリセルＭＣを詳細に示す斜視図であり、図６は図２のトランジスタＴＡを詳細に示す斜視図である。
【００２１】
以下、本明細書においては、説明の便宜上、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板２０の主面に対して平行で、かつ相互に直交する２方向を「Ｘ方向」および「Ｙ方向」とし、半導体基板２０の主面に対して垂直な方向を「Ｚ方向（積層方向）」とする。Ｚ方向のうち、半導体基板２０からメモリセルＭＣ，／ＭＣに向かう方向を「上」とし、メモリセルＭＣ，／ＭＣから半導体基板２０に向かう方向を「下」とするが、この表記は便宜的なのであり、重力の方向とは無関係である。
【００２２】
図２に示すように、メモリセルアレイ１８は、半導体基板２０の上方に、周辺回路ＰＣ、サブメモリセルアレイＳＭＡ，／ＳＭＡを含む。
【００２３】
半導体基板２０は、シリコン基板である。周辺回路ＰＣは、半導体基板２０上に設けられる。周辺回路ＰＣは、半導体基板２０上に設けられた複数のトランジスタＴＢを含む。トランジスタＴＢは、半導体基板２０上に設けられたゲート絶縁層、ゲート電極、およびソース・ドレイン拡散層を含む。周辺回路ＰＣは、メモリセルアレイ１８の各制御線に電圧等を供給して各動作を制御する。
【００２４】
周辺回路ＰＣの上方には、ビット線／ＢＬ、ソース線ＳＬ、およびビット線ＢＬが順に設けられる。ビット線ＢＬ，／ＢＬ、およびソース線ＳＬはいずれも、Ｘ方向に延びる。そして、ビット線ＢＬ，／ＢＬはコンタクト２１を介して周辺回路ＰＣに電気的に接続され、ソース線ＳＬはコンタクト２２を介して周辺回路ＰＣに電気的に接続される。
【００２５】
サブメモリセルアレイ／ＳＭＡは、ビット線／ＢＬとソース線ＳＬとの間に設けられる。サブメモリセルアレイ／ＳＭＡは、複数のメモリセル／ＭＣ（・・・／ＭＣｍ，／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１，・・・）、および２つのトランジスタ／ＴＡ（／ＴＡ０，／ＴＡ１）を含む。複数のメモリセル／ＭＣは、Ｘ方向に並ぶ。２つのトランジスタ／ＴＡはそれぞれ、Ｘ方向の一方側の端部および他方側の端部に設けられる。すなわち、Ｘ方向における２つのトランジスタ／ＴＡ０，／ＴＡ１の間に、複数のメモリセル／ＭＣが設けられる。
【００２６】
複数のメモリセル／ＭＣはそれぞれ、ビット線／ＢＬ上に順に設けられた選択トランジスタ／Ｔおよびキャパシタ／Ｃを含む。複数のメモリセル／ＭＣ（・・・／ＭＣｍ，／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１，・・・）のそれぞれの選択トランジスタ／Ｔは、半導体層（半導体ピラー）／２４、ゲート絶縁層／２５、およびワード線／ＷＬ（・・・／ＷＬｍ，／ＷＬｍ＋１，・・・，／ＷＬｎ，／ＷＬｎ＋１，・・・）を含む。キャパシタ／Ｃは、ピラー電極／２６、絶縁層／２７、およびセル電極／２８を含む。
【００２７】
図３に示すように、半導体層／２４は、ワード線／ＷＬ内をＺ方向に延びる。半導体層／２４の下面は、ビット線／ＢＬに接続される。ゲート絶縁層／２５は、半導体層／２４とワード線／ＷＬとの間に設けられる。ワード線／ＷＬは、Ｙ方向に延びる。ピラー電極／２６は、Ｚ方向に延びる。ピラー電極／２６の上面は、ソース線ＳＬに接続される。絶縁層／２７は、ピラー電極／２６の側面および下面を覆う。セル電極／２８は、絶縁層／２７の側面および下面を覆う。セル電極／２８の下面は、半導体層／２９の上面に接続される。
【００２８】
選択トランジスタ／Ｔはそれぞれ、例えば、チャネルとなる半導体層／２４が半導体基板２０の上面に交差する縦型トランジスタである。半導体層／２４は、半導体基板２０から独立していれば、どのような材料を備えていても構わない。例えば、半導体層／２４は、エピタキシャル単結晶シリコン層、ポリシリコン層、またはアモルファスシリコン層等であってもよい。また、半導体層／２４は、酸化物半導体層であってもよい。
【００２９】
近年、優れたオフリーク特性（オフ時のリーク電流が小さいという特性）を有するいわゆる酸化物半導体ＴＦＴ（thin film transistor）が提案されている。酸化物半導体ＴＦＴは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、および酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）である。酸化物半導体は、例えば、酸化ズズ、酸化アルミニウム、または酸化シリコン等であってもよい。このような酸化物半導体ＴＦＴを選択トランジスタ／Ｔに採用することも可能である。
【００３０】
酸化物半導体ＴＦＴは、例えば、２００℃程度の低温プロセスで形成することが可能である。このため、ウェハプロセスにおいて半導体基板２０上の周辺回路ＰＣに熱ストレスを与えず、ＤＲＡＭの三次元化に非常に有効な技術である。また、酸化物半導体ＴＦＴは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。
【００３１】
したがって、半導体層／２４として酸化物半導体（例えば、ＩＧＺＯなど）を用いれば、非常に長いデータ保持時間（リテンションタイム）を有するＤＲＡＭを実現することができる。
【００３２】
例えば、シリコンをチャネルとする選択トランジスタ／Ｔの場合、リテンションタイムは、６４ｍｓｅｃ程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとする選択トランジスタ／Ｔの場合、リテンションタイムは、１０ｄａｙｓ程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を大幅に低減することが出来る。
【００３３】
本実施例では、選択トランジスタ／Ｔのチャネルとしての半導体層／２４は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層／２５は、例えば、酸化シリコン等の絶縁体を含む。ワード線／ＷＬは、例えば、アルミニウム、銅、タングステン、モリブデン、コバルト等もしくはこれらの合金のメタル材料を含む。
【００３４】
キャパシタ／Ｃは、いわゆるピラー型キャパシタである。キャパシタ／Ｃは、円柱形状を有するが、これに限定されることはない。ピラー電極／２６およびセル電極／２８は、例えば、チタン、タンタル、アルミニウム、銅、タングステン等のメタル材料を備える。絶縁層／２７は、例えば、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、またはタンタル酸化物、あるいはこれらの積層構造等を含む。
【００３５】
再度、図２に示すように、トランジスタ／ＴＡ（／ＴＡ０，／ＴＡ１）はそれぞれ、半導体層（半導体ピラー）／２９、およびゲート絶縁層／３０、およびワード線／ＷＬＡ（／ＷＬＡ０，／ＷＬＡ１）を含む。
【００３６】
図４に示すように、半導体層／２９は、ワード線／ＷＬＡ内をＺ方向に延びる。半導体層／２９の下面は、ビット線／ＢＬに接続される。半導体層／２９の上面は、コンタクト／３１（金属層）を介してソース線ＳＬに接続される。ゲート絶縁層／３０は、半導体層／２４とワード線／ＷＬとの間に設けられる。ワード線／ＷＬＡは、Ｙ方向に延びる。
【００３７】
トランジスタ／ＴＡは、例えば選択トランジスタ／Ｔと同様の構造であり、同様の材料を含む。また、コンタクト／３１は、例えばチタン、タンタル、アルミニウム、銅、タングステン等のメタル材料を含む。
【００３８】
再度、図２に示すように、サブメモリセルアレイＳＭＡは、ビット線／ＢＬとソース線ＳＬとの間に設けられる。すなわち、サブメモリセルアレイＳＭＡは、サブメモリセルアレイ／ＳＭＡの上方に設けられる。サブメモリセルアレイＳＭＡは、複数のメモリセルＭＣ（・・・ＭＣｍ，ＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・）、および２つのトランジスタＴＡ（ＴＡ０，ＴＡ１）を含む。複数のメモリセルＭＣは、Ｘ方向に並ぶ。２つのトランジスタＴＡはそれぞれ、Ｘ方向の一方側の端部および他方側の端部に設けられる。すなわち、Ｘ方向における２つのトランジスタＴＡ０，ＴＡ１の間に、複数のメモリセルＭＣが設けられる。
【００３９】
複数のメモリセルＭＣはそれぞれ、ソース線ＳＬ上に順に設けられたキャパシタＣおよび選択トランジスタＴを含む。複数のメモリセルＭＣ（・・・ＭＣｍ，ＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・）のそれぞれの選択トランジスタＴは、半導体層（半導体ピラー）２４、ゲート絶縁層２５、およびワード線ＷＬ（・・・ＷＬｍ，ＷＬｍ＋１，・・・，ＷＬｎ，ＷＬｎ＋１，・・・）を含む。キャパシタＣは、ピラー電極２６、絶縁層２７、およびセル電極２８を含む。
【００４０】
図５に示すように、半導体層２４は、ワード線ＷＬ内をＺ方向に延びる。半導体層２４の上面は、ビット線／ＢＬに接続される。ゲート絶縁層２５は、半導体層２４とワード線ＷＬとの間に設けられる。ワード線ＷＬは、Ｙ方向に延びる。ピラー電極２６は、Ｚ方向に延びる。ピラー電極２６の下面は、ソース線ＳＬに接続される。絶縁層２７は、ピラー電極２６の側面および上面を覆う。セル電極２８は、絶縁層２７の側面および上面を覆う。セル電極２８の上面は、半導体層２９の上面に接続される。
【００４１】
このように、サブメモリセルアレイＳＭＡにおけるメモリセルＭＣは、サブメモリセルアレイ／ＳＭＡにおけるメモリセル／ＭＣに対して、上下反対の構成を有する。そして、メモリセルＭＣは、メモリセル／ＭＣとソース線ＳＬを共有する。なお、メモリセルＭＣの各層は、メモリセル／ＭＣの各層と同様の材料を含む。
【００４２】
再度、図２に示すように、トランジスタＴＡ（ＴＡ０，ＴＡ１）はそれぞれ、半導体層（半導体ピラー）２９、およびゲート絶縁層３０、およびワード線ＷＬＡ（ＷＬＡ０，ＷＬＡ１）を含む。
【００４３】
図６に示すように、半導体層２９は、ワード線ＷＬＡ内をＺ方向に延びる。半導体層２９の上面は、ビット線／ＢＬに接続される。半導体層２９の下面は、コンタクト３１（金属層）を介してソース線ＳＬに接続される。ゲート絶縁層３０は、半導体層２４とワード線ＷＬとの間に設けられる。ワード線ＷＬＡは、Ｙ方向に延びる。
【００４４】
このように、サブメモリセルアレイＳＭＡにおけるトランジスタＴＡおよびコンタクト３１は、サブメモリセルアレイ／ＳＭＡにおけるトランジスタ／ＴＡおよびコンタクト／３１に対して、上下反対の構成を有する。なお、トランジスタＴＡおよびコンタクト３１の各層は、トランジスタ／ＴＡおよびコンタクト／３１の各層と同様の材料を含む。
【００４５】
なお、図２では省略するが、ビット線ＢＬの上方に、同様にサブメモリアレイ／ＳＭＡ，ＳＭＡが順に設けられてもよい。すなわち、ビット線ＢＬの上方に、さらにソース線ＳＬ（以下、第２ソース線ＳＬと称す）およびビット線／ＢＬ（以下、第２ビット線／ＢＬと称す）が順に設けられる。そして、ビット線ＢＬと第２ソース線ＳＬとの間にサブメモリアレイ／ＳＭＡが設けられ、第２ソース線ＳＬと第２ビット線／ＢＬとの間にサブメモリアレイＳＭＡが設けられる。
【００４６】
また、上述したようなサブメモリアレイ／ＳＭＡ，ＳＭＡが、ワード線ＷＬ，／ＷＬ，ＷＬＡ，／ＷＬＡを共有して、図２のＹ方向に設けられる。
【００４７】
図７は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１８を示す回路図であり、図２に示すメモリセルアレイ１８に対応する回路図である。
【００４８】
図７に示すように、メモリセルアレイ１８は、ビット線ＢＬ，／ＢＬ、ソース線ＳＬ、複数のワード線ＷＬ、複数のワード線／ＷＬ、２つのワード線ＷＬＡ、２つのワード線／ＷＬＡ、およびサブメモリセルアレイＳＭＡ，／ＳＭＡを含む。
【００４９】
ビット線ＢＬ、ソース線ＳＬ、およびビット線／ＢＬは、複数のワード線ＷＬと複数のワード線／ＷＬとは、交互に並ぶ。そして、複数のワード線ＷＬと複数のワード線／ＷＬを挟むように、一方側の端部にワード線ＷＬＡ０，／ＷＬＡ０が設けられ、他方側の端部にワード線ＷＬＡ１，ＷＬＡ１が設けられる。
【００５０】
サブメモリセルアレイＳＭＡは、ビット線ＢＬとソース線ＳＬとの間に設けられる。サブメモリセルアレイＳＭＡは、複数のメモリセルＭＣ（・・・ＭＣｍ，ＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・）および２つのトランジスタＴＡ（ＴＡ０，ＴＡ１）を含む。
【００５１】
複数のメモリセルＭＣ（・・・ＭＣｍ，ＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・）のそれぞれは、ビット線ＢＬおよびソース線ＳＬと、複数のワード線ＷＬ（・・・ＷＬｍ，ＷＬｍ＋１，・・・，ＷＬｎ，ＷＬｎ＋１，・・・）との各交差位置に設けられる。複数のメモリセルＭＣのそれぞれは、選択トランジスタＴおよびキャパシタＣを含む。
【００５２】
より具体的には、メモリセルＭＣｍの選択トランジスタＴの第１端子はビット線ＢＬに電気的に接続され、メモリセルＭＣｍの選択トランジスタＴの第２端子はメモリセルＭＣｍのキャパシタＣの第１電極に電気的に接続される。メモリセルＭＣｍのキャパシタＣの第２電極は、ソース線ＳＬに電気的に接続される。メモリセルＭＣｍの選択トランジスタＴの制御端子は、ワード線ＷＬｍに電気的に接続される。
【００５３】
同様に、メモリセルＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１のそれぞれの選択トランジスタＴの第１端子はビット線ＢＬに電気的に接続され、メモリセルＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１のそれぞれの選択トランジスタＴの第２端子はメモリセルＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１のそれぞれのキャパシタＣの第１電極に電気的に接続される。メモリセルＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１のそれぞれのキャパシタＣの第２電極は、ソース線ＳＬに電気的に接続される。メモリセルＭＣｍ＋１，・・・，ＭＣｎ，ＭＣｎ＋１のそれぞれの選択トランジスタＴの制御端子は、ワード線ＷＬｍ，ＷＬｍ＋１，・・・，ＷＬｎ，ＷＬｎ＋１のそれぞれに電気的に接続される。
【００５４】
トランジスタＴＡ０は、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬＡ０との交差位置に設けられる。トランジスタＴＡ１は、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬＡ１との交差位置に設けられる。すなわち、２つのトランジスタＴＡ０，ＴＡ１は、複数のメモリセルＭＣを挟むように設けられる。
【００５５】
トランジスタＴＡ０の第１端子はビット線ＢＬに電気的に接続され、トランジスタＴＡ０の第２端子はソース線ＳＬに電気的に接続される。そして、トランジスタＴＡ０の制御端子は、ワード線ＷＬＡ０に電気的に接続される。一方、トランジスタＴＡ１の第１端子はビット線ＢＬに電気的に接続され、トランジスタＴＡ１の第２端子はソース線ＳＬに電気的に接続される。そして、トランジスタＴＡ１の制御端子は、ワード線ＷＬＡ１に電気的に接続される。
【００５６】
サブメモリセルアレイ／ＳＭＡは、ビット線／ＢＬとソース線ＳＬとの間に設けられる。サブメモリセルアレイ／ＳＭＡは、複数のメモリセル／ＭＣ（・・・／ＭＣｍ，／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１，・・・）および２つのトランジスタ／ＴＡ（／ＴＡ０，／ＴＡ１）を含む。
【００５７】
複数のメモリセル／ＭＣ（・・・／ＭＣｍ，／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１，・・・）のそれぞれは、ビット線／ＢＬおよびソース線ＳＬと、複数のワード線／ＷＬ（・・・／ＷＬｍ，／ＷＬｍ＋１，・・・，／ＷＬｎ，／ＷＬｎ＋１，・・・）との各交差位置に設けられる。複数のメモリセル／ＭＣのそれぞれは、選択トランジスタ／Ｔおよびキャパシタ／Ｃを含む。
【００５８】
より具体的には、メモリセル／ＭＣｍの選択トランジスタ／Ｔの第１端子はビット線／ＢＬに電気的に接続され、メモリセル／ＭＣｍの選択トランジスタ／Ｔの第２端子はメモリセル／ＭＣｍのキャパシタ／Ｃの第１電極に電気的に接続される。メモリセル／ＭＣｍのキャパシタ／Ｃの第２電極は、ソース線ＳＬに電気的に接続される。メモリセル／ＭＣｍの選択トランジスタ／Ｔの制御端子は、ワード線／ＷＬｍに電気的に接続される。
【００５９】
同様に、メモリセル／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１のそれぞれの選択トランジスタ／Ｔの第１端子はビット線／ＢＬに電気的に接続され、メモリセル／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１のそれぞれの選択トランジスタ／Ｔの第２端子はメモリセル／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１のそれぞれのキャパシタ／Ｃの第１電極に電気的に接続される。メモリセル／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１のそれぞれのキャパシタ／Ｃの第２電極は、ソース線ＳＬに電気的に接続される。メモリセル／ＭＣｍ＋１，・・・，／ＭＣｎ，／ＭＣｎ＋１のそれぞれの選択トランジスタ／Ｔの制御端子は、ワード線／ＷＬｍ，／ＷＬｍ＋１，・・・，／ＷＬｎ，／ＷＬｎ＋１のそれぞれに電気的に接続される。
【００６０】
トランジスタ／ＴＡ０は、ビット線／ＢＬおよびソース線ＳＬと、ワード線／ＷＬＡ０との交差位置に設けられる。トランジスタ／ＴＡ１は、ビット線／ＢＬおよびソース線ＳＬと、ワード線／ＷＬＡ１との交差位置に設けられる。すなわち、２つのトランジスタ／ＴＡ０，／ＴＡ１は、複数のメモリセル／ＭＣを挟むように設けられる。
【００６１】
トランジスタ／ＴＡ０の第１端子はビット線／ＢＬに電気的に接続され、トランジスタ／ＴＡ０の第２端子はソース線ＳＬに電気的に接続される。そして、トランジスタ／ＴＡ０の制御端子は、ワード線／ＷＬＡ０に電気的に接続される。一方、トランジスタ／ＴＡ１の第１端子はビット線／ＢＬに電気的に接続され、トランジスタ／ＴＡ１の第２端子はソース線ＳＬに電気的に接続される。そして、トランジスタ／ＴＡ１の制御端子は、ワード線／ＷＬＡ１に電気的に接続される。
【００６２】
メモリセルＭＣｍ，ＭＣｍ＋１からトランジスタ／ＴＡ１までの距離は、メモリセルＭＣｍ，ＭＣｍ＋１からトランジスタ／ＴＡ０までの距離よりも遠い。また、メモリセルＭＣｎ，ＭＣｎ＋１からトランジスタ／ＴＡ０までの距離は、メモリセルＭＣｎ，ＭＣｎ＋１からトランジスタ／ＴＡ１までの距離よりも遠い。
【００６３】
同様に、メモリセル／ＭＣｍ，／ＭＣｍ＋１からトランジスタＴＡ１までの距離は、メモリセル／ＭＣｍ，／ＭＣｍ＋１からトランジスタＴＡ０までの距離よりも遠い。また、メモリセル／ＭＣｎ，／ＭＣｎ＋１からトランジスタＴＡ０までの距離は、メモリセル／ＭＣｎ，／ＭＣｎ＋１からトランジスタＴＡ１までの距離よりも遠い。
【００６４】
ビット線ＢＬおよびビット線／ＢＬは、センスアンプ１７に電気的に接続される。センスアンプ１７は、読み出し時においてビット線ＢＬとビット線／ＢＬとの電圧差（読み出し信号）をセンスし、電圧差に応じたデータを検出する。
【００６５】
ソース線ＳＬは、トランジスタＴＢを介して可変電源３２に電気的に接続される。すなわち、トランジスタＴＢの第１端子はソース線ＳＬに電気的に接続され、トランジスタＴＢの第２端子は可変電源３２の正電極に電気的に接続される。可変電源３２の負電極は、接地電圧線に電気的に接続される。これにより、ソース線ＳＬに任意の電圧を供給することができる。
【００６６】
［第１実施形態の動作例］
図８は、第１実施形態に係る半導体記憶装置のメモリセルＭＣ，／ＭＣ（キャパシタＣ，／Ｃ）が記憶するデータと電圧との関係を示す図である。ここでは、メモリセルＭＣ，／ＭＣが２ｂｉｔのデータ（００、０１、１０、１１）を記憶する例を示している。
【００６７】
まず、メモリセルＭＣ，／ＭＣの書き込み動作について説明する。
【００６８】
図８に示すように、キャパシタＣ，／Ｃが記憶するデータ（保持する電荷）は、書き込み電圧Ｖｓｔｏｒａｇｅによって制御される。書き込み電圧Ｖｓｔｏｒａｇｅは、書き込み時にキャパシタＣ，／Ｃの第１電極に印加される電圧と第２電極に印加される電圧との差である。すなわち、書き込み電圧Ｖｓｔｏｒａｇｅは、ビット線ＢＬ，／ＢＬに印加される電圧とソース線ＳＬに印加される電圧との差で制御される。
【００６９】
例えば、データ１１をキャパシタＣに書き込む場合、書き込み電圧Ｖｓｔｏｒａｇｅ１１として電圧Ｖｄｄ（例えば電源電圧）が設定される。このとき、ビット線ＢＬに電圧Ｖｄｄが印加され、ソース線ＳＬに０Ｖが印加される。また、データ１０をキャパシタＣに書き込む場合、書き込み電圧Ｖｓｔｏｒａｇｅ１０として電圧（２／３）×Ｖｄｄが設定される。このとき、ビット線ＢＬに電圧Ｖｄｄが印加され、ソース線ＳＬに電圧（１／３）×Ｖｄｄが印加される。また、データ０１をキャパシタＣに書き込む場合、書き込み電圧Ｖｓｔｏｒａｇｅ０１として電圧（１／３）×Ｖｄｄが設定される。このとき、ビット線ＢＬに電圧Ｖｄｄが印加され、ソース線ＳＬに電圧（２／３）×Ｖｄｄが印加される。また、データ００をキャパシタＣに書き込む場合、書き込み電圧Ｖｓｔｏｒａｇｅ００として０Ｖが設定される。このとき、ビット線ＢＬに電圧Ｖｄｄが印加され、ソース線ＳＬに電圧Ｖｄｄが印加される。
【００７０】
キャパシタ／Ｃにデータ００，０１，１０，１１を書き込む場合、ビット線／ＢＬに上記ビット線ＢＬと同様の電圧が印加される。
【００７１】
このように、書き込み電圧Ｖｓｔｏｒａｇｅは、常にビット線ＢＬに電源電圧Ｖｄｄを印加し、ソース線ＳＬの電圧を調整することで制御される。すなわち、ビット線ＢＬを常に高電圧に維持することで、書き込み動作の高速化を図ることができる。
【００７２】
次に、メモリセルＭＣ，／ＭＣの読み出し動作について説明する。
【００７３】
キャパシタＣ，／Ｃが記憶するデータは、ビット線ＢＬ，／ＢＬに読み出し電圧（プリチャージ電圧）Ｖｐｒｅを印加し、かつ選択トランジスタＴ，／Ｔをオンすることで、読み出される。読み出し電圧Ｖｐｒｅは、ビット線ＢＬ，／ＢＬにセンスアンプ１７を接続したときの任意の電圧（開放電圧）である。この読み出し電圧Ｖｐｒｅが印加された後、センスアンプ１７は保持されたデータに基づく電圧変化をセンスして多値データを一括で読み出す。
【００７４】
なお、読み出し動作は、上記の例に限らない。例えば、第２実施形態で後述するように、ビット線ＢＬ，／ＢＬに時分割的に複数の読み出し電圧Ｖｐｒｅ０１，Ｖｐｒｅ１０，Ｖｐｒｅ１１を印加してデータを読み出してもよい。このとき、図８に示すように、複数の読み出し電圧Ｖｐｒｅ０１，Ｖｐｒｅ１０，Ｖｐｒｅ１１はそれぞれ、書き込み電圧Ｖｓｔｏｒａｇｅ０１，Ｖｓｔｏｒａｇｅ１０，Ｖｓｔｏｒａｇｅ１１の半分の値である。すなわち、読み出し電圧Ｖｐｒｅ０１は電圧（１／６）×Ｖｄｄであり、Ｖｐｒｅ１０は電圧（１／３）×Ｖｄｄであり、Ｖｐｒｅ１１は電圧（１／２）×Ｖｄｄである。
【００７５】
また、時分割的に読み出しを行う場合、時分割的に接続される複数のセンスアンプ１７が設けられる。この構成については、第２実施形態において説明する。
【００７６】
以下に書き込み動作および読み出し動作について、より詳細に説明する。
【００７７】
本例では、１つのトランジスタおよび１つのキャパシタからなるメモリセルに対して書き込み動作を行う一方、疑似的な２つのトランジスタおよび１つのキャパシタからなるメモリセルに対して読み出し動作を行う。以下に、詳説する。
【００７８】
図９は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｍの書き込み動作を示す各種電圧のタイミングチャートである。図１０は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｍの書き込み動作を示す図であり、図９の時刻Ｔ１２−Ｔ１３に対応する図である。
【００７９】
図９に示すように、メモリセルＭＣｍの書き込み動作では、初期設定として各制御線に電圧Ｖｓｓ（例えば、接地電圧（０Ｖ））が印加される。
【００８０】
次に、時刻Ｔ１１において、ビット線ＢＬに電圧Ｖｄｄが印加される。一方、ビット線／ＢＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ１１において、ソース線ＳＬに、書き込むデータに応じた電圧が印加される。上述したように、データ１１を書き込む場合にソース線ＳＬに電圧Ｖｓｓが印加され、データ１０を書き込む場合にソース線ＳＬに電圧（１／３）×Ｖｄｄが印加され、データ０１を書き込む場合にソース線ＳＬに電圧（２／３）×Ｖｄｄが印加され、データ００を書き込む場合にソース線ＳＬに電圧Ｖｄｄが印加される。
【００８１】
次に、時刻Ｔ１２において、ワード線ＷＬｍに電圧Ｖｏｎが印加される。電圧Ｖｏｎは、選択トランジスタＴが十分にオンする電圧である。ここで、トランジスタがオンするとは、選択トランジスタＴが第１端子から第２端子に任意の電圧を転送することを示す。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、ワード線ＷＬＡ（ＷＬＡ０，ＷＬＡ１），／ＷＬＡ（／ＷＬＡ０，／ＷＬＡ１）は、電圧Ｖｓｓを維持する。
【００８２】
これにより、図１０に示すように、メモリセルＭＣｍの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタＴＡ０，ＴＡ１，／ＴＡ０，／ＴＡ１がオフする。その結果、メモリセルＭＣｍのキャパシタＣの第１電極と第２電極との間に電圧差が生じ、その電圧差に応じたデータ１１，１０，０１が書き込まれる。電圧差が生じない場合（ビット線ＢＬおよびソース線ＳＬに電圧Ｖｄｄが印加される場合）、データ００が書き込まれる。
【００８３】
その後、図９に示すように、時刻Ｔ１３において、各制御線に電圧Ｖｓｓが印加される。このようにして、メモリセルＭＣｍの書き込みが完了する。
【００８４】
図１１は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｎの書き込み動作を示す各種電圧のタイミングチャートである。
【００８５】
図１１に示すように、メモリセルＭＣｎの書き込み動作では、図９のメモリセルＭＣｍの書き込み動作と異なり、時刻Ｔ１２において、ワード線ＷＬｎに電圧Ｖｏｎが印加される。
【００８６】
これにより、メモリセルＭＣｎの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。その結果、メモリセルＭＣｎのキャパシタＣの第１電極と第２電極との間に電圧差が生じ、その電圧差に応じたデータ１１，１０，０１が書き込まれる。電圧差が生じない場合（ビット線ＢＬおよびソース線ＳＬに電圧Ｖｄｄが印加される場合）、データ００が書き込まれる。
【００８７】
図１２は、第１実施形態に係る半導体記憶装置におけるメモリセル／ＭＣｍの書き込み動作を示す各種電圧のタイミングチャートである。
【００８８】
図１２に示すように、メモリセル／ＭＣｍの書き込み動作では、図９のメモリセルＭＣｍの書き込み動作と異なり、時刻Ｔ１１において、ビット線／ＢＬに電圧Ｖｄｄが印加される。さらに、時刻Ｔ１２において、ワード線／ＷＬｍに電圧Ｖｏｎが印加される。
【００８９】
これにより、メモリセル／ＭＣｍの選択トランジスタ／Ｔがオンし、その他のメモリセル／ＭＣの選択トランジスタ／Ｔ、およびメモリセルＭＣの選択トランジスタＴがオフする。その結果、メモリセル／ＭＣｍのキャパシタＣの第１電極と第２電極との間に電圧差が生じ、その電圧差に応じたデータ１１，１０，０１が書き込まれる。電圧差が生じない場合（ビット線／ＢＬおよびソース線ＳＬに電圧Ｖｄｄが印加される場合）、データ００が書き込まれる。
【００９０】
図１３は、第１実施形態に係る半導体記憶装置におけるメモリセル／ＭＣｎの書き込み動作を示す各種電圧のタイミングチャートである。
【００９１】
図１３に示すように、メモリセル／ＭＣｎの書き込み動作では、図９のメモリセルＭＣｍの書き込み動作と異なり、時刻Ｔ１１において、ビット線／ＢＬに電圧Ｖｄｄが印加される。さらに、時刻Ｔ１２において、ワード線／ＷＬｎに電圧Ｖｏｎが印加される。
【００９２】
これにより、メモリセル／ＭＣｎの選択トランジスタ／Ｔがオンし、その他のメモリセル／ＭＣの選択トランジスタ／Ｔ、およびメモリセルＭＣの選択トランジスタＴがオフする。その結果、メモリセル／ＭＣｎのキャパシタＣの第１電極と第２電極との間に電圧差が生じ、その電圧差に応じたデータ１１，１０，０１が書き込まれる。電圧差が生じない場合（ビット線／ＢＬおよびソース線ＳＬに電圧Ｖｄｄが印加される場合）、データ００が書き込まれる。
【００９３】
図１４は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｍの読み出し動作を示す各種電圧のタイミングチャートである。図１５は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｍの読み出し動作を示す図であり、図１４の時刻Ｔ２２−Ｔ２３に対応する図である。
【００９４】
図１４に示すように、メモリセルＭＣｍの読み出し動作では、初期設定として各制御線に電圧Ｖｓｓが印加される。
【００９５】
次に、時刻Ｔ２１において、ビット線ＢＬに読み出し電圧Ｖｐｒｅ（電圧（１／６）×Ｖｄｄ，（１／３）×Ｖｄｄ，（１／２）×Ｖｄｄ）が印加される。また、時刻Ｔ２１において、ビット線／ＢＬにビット線ＢＬと同様の読み出し電圧Ｖｐｒｅが印加される。また、時刻Ｔ２１において、ソース線ＳＬはフローティングとなる。
【００９６】
なお、図１４では、ビット線ＢＬ，／ＢＬにいずれかの読み出し電圧Ｖｐｒｅが印加されるように示しているが、第２実施形態で後述するように、実際にはこれらの読み出し電圧は時分割的に（順に）印加される。また、多値データを一括で読み出す場合には、時刻Ｔ２１において、ビット線ＢＬ，／ＢＬに上述した開放電圧が印加される。
【００９７】
次に、時刻Ｔ２２において、ワード線ＷＬｍに電圧Ｖｏｎが印加される。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ２２において、ワード線／ＷＬＡ１に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ０，ＷＬＡ１，／ＷＬＡ０は、電圧Ｖｓｓを維持する。
【００９８】
これにより、図１５に示すように、メモリセルＭＣｍの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタ／ＴＡ１がオンし、トランジスタＴＡ０，ＴＡ１，／ＴＡ０がオフする。
【００９９】
その結果、センスアンプ１７の第１入力端子（ビット線／ＢＬとの接続端子）から第２入力端子（ビット線ＢＬとの接続端子）まで電流経路が形成される。この電流経路は、ビット線／ＢＬ、トランジスタ／ＴＡ１、ソース線ＳＬ、メモリセルＭＣｍ、およびビット線ＢＬを介する。これにより、メモリセルＭＣｍのキャパシタＣの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。このとき、ビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１は、以下の（１）式で表される。
【０１００】
ΔＶ１＝｛（２Ｃ＋Ｃｓ）／（２Ｃ＋Ｃｓ＋Ｃｂ）＋２Ｃ／（２Ｃ＋Ｃｂ）｝
×１／２×Ｖｓｔｏｒａｇｅ  ・・・  （１）
ここで、ＣはメモリセルＭＣ，／ＭＣにおけるキャパシタＣの静電容量を示し、Ｃｓはソース線ＳＬの寄生容量を示し、Ｃｂはビット線ＢＬ，／ＢＬのそれぞれの寄生容量を示す。また、上述したように、Ｖｓｔｏｒａｇｅは、メモリセルＭＣｍが記憶するデータに対応する書き込み電圧Ｖｓｔｏｒａｇｅ００，Ｖｓｔｏｒａｇｅ０１，Ｖｓｔｏｒａｇｅ１０，Ｖｓｔｏｒａｇｅ１１のいずれかである。
【０１０１】
センスアンプ１７は、この電圧差ΔＶ１をセンスし、メモリセルＭＣｍが記憶するデータを検出する。
【０１０２】
その後、図１４に示すように、時刻Ｔ２３において、各制御線に電圧Ｖｓｓが印加される。このようにして、メモリセルＭＣｍの読み出しが完了する。
【０１０３】
図１６は、第１実施形態に係る半導体記憶装置におけるメモリセルＭＣｎの読み出し動作を示す各種電圧のタイミングチャートである。
【０１０４】
図１６に示すように、メモリセルＭＣｎの書き込み動作では、図１４のメモリセルＭＣｍの読み出し動作と異なり、時刻Ｔ２２において、ワード線ＷＬｎに電圧Ｖｏｎが印加される。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ２２において、ワード線／ＷＬＡ０に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ０，ＷＬＡ１，／ＷＬＡ１は、電圧Ｖｓｓを維持する。
【０１０５】
これにより、メモリセルＭＣｎの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタ／ＴＡ０がオンし、トランジスタＴＡ０，ＴＡ１，／ＴＡ１がオフする。
【０１０６】
その結果、電流経路は、ビット線／ＢＬ、トランジスタ／ＴＡ０、ソース線ＳＬ、メモリセルＭＣｎ、およびビット線ＢＬを介する。これにより、メモリセルＭＣｎのキャパシタＣの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。センスアンプ１７は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスし、メモリセルＭＣｎが記憶するデータを検出する。
【０１０７】
図１７は、第１実施形態に係る半導体記憶装置におけるメモリセル／ＭＣｍの読み出し動作を示す各種電圧のタイミングチャートである。
【０１０８】
図１７に示すように、メモリセル／ＭＣｍの書き込み動作では、図１４のメモリセルＭＣｍの読み出し動作と異なり、時刻Ｔ２２において、ワード線／ＷＬｍに電圧Ｖｏｎが印加される。一方、その他のワード線／ＷＬおよびワード線ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ２２において、ワード線ＷＬＡ１に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ０，／ＷＬＡ０，／ＷＬＡ１は、電圧Ｖｓｓを維持する。
【０１０９】
これにより、メモリセル／ＭＣｍの選択トランジスタ／Ｔがオンし、その他のメモリセル／ＭＣの選択トランジスタ／Ｔ、およびメモリセルＭＣの選択トランジスタＴがオフする。また、トランジスタＴＡ１がオンし、トランジスタＴＡ０，／ＴＡ０，／ＴＡ１がオフする。
【０１１０】
その結果、電流経路は、ビット線ＢＬ、トランジスタＴＡ１、ソース線ＳＬ、メモリセル／ＭＣｍ、およびビット線／ＢＬを介する。これにより、メモリセル／ＭＣｍのキャパシタ／Ｃの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。センスアンプ１７は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスし、メモリセル／ＭＣｍが記憶するデータを検出する。
【０１１１】
図１８は、第１実施形態に係る半導体記憶装置におけるメモリセル／ＭＣｎの読み出し動作を示す各種電圧のタイミングチャートである。
【０１１２】
図１８に示すように、メモリセル／ＭＣｎの書き込み動作では、図１４のメモリセルＭＣｍの読み出し動作と異なり、時刻Ｔ２２において、ワード線／ＷＬｎに電圧Ｖｏｎが印加される。一方、その他のワード線／ＷＬおよびワード線ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ２２において、ワード線ＷＬＡ０に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ１，／ＷＬＡ０，／ＷＬＡ１は、電圧Ｖｓｓを維持する。
【０１１３】
これにより、メモリセル／ＭＣｎの選択トランジスタ／Ｔがオンし、その他のメモリセル／ＭＣの選択トランジスタ／Ｔ、およびメモリセルＭＣの選択トランジスタＴがオフする。また、トランジスタＴＡ０がオンし、トランジスタＴＡ１，／ＴＡ０，／ＴＡ１がオフする。
【０１１４】
その結果、電流経路は、ビット線ＢＬ、トランジスタＴＡ０、ソース線ＳＬ、メモリセル／ＭＣｎ、およびビット線／ＢＬを介する。これにより、メモリセル／ＭＣｎのキャパシタ／Ｃの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。センスアンプ１７は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスし、メモリセル／ＭＣｎが記憶するデータを検出する。
【０１１５】
［第１実施形態の効果］
図１９は、比較例に係る半導体記憶装置におけるメモリセルＭＣｍの読み出し動作を示す図である。
【０１１６】
図１９に示すように、比較例では、メモリセルアレイ１８は、サブメモリセルアレイＳＭＡ，／ＳＭＡを含む。しかし、第１実施形態と異なり、サブメモリセルアレイＳＭＡはトランジスタＴＡ０，ＴＡ１を含まず、サブメモリセルアレイ／ＳＭＡはトランジスタ／ＴＡ０，／ＴＡ１を含まない。
【０１１７】
比較例における読み出し動作では、ビット線ＢＬに読み出し電圧Ｖｐｒｅ（（１／６）×Ｖｄｄ，（１／３）×Ｖｄｄ，（１／２）×Ｖｄｄ）が印加される。また、ビット線／ＢＬにビット線ＢＬと同様の読み出し電圧Ｖｐｒｅが印加される。また、ソース線ＳＬに、電圧Ｖｓｓが印加される。さらに、ワード線ＷＬｍに電圧Ｖｏｎが印加される。
【０１１８】
これにより、メモリセルＭＣｍの選択トランジスタＴがオンし、センスアンプ１７の第２入力端子（ビット線ＢＬとの接続端子）からソース線ＳＬまで電流経路が形成される。これにより、メモリセルＭＣｍのキャパシタＣの電荷はビット線ＢＬに移動し、ビット線ＢＬの電圧は変化する。一方、ビット線／ＢＬの電圧は変化しない。このとき、ビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ２は、以下の（２）式で表される。
【０１１９】
ΔＶ２＝（１／２）×Ｖｓｔｏｒａｇｅ×｛Ｃ／（Ｃ＋Ｃｂ）｝  ・・・  （２）
ここで、上記（１）式と同様、ＣはメモリセルＭＣ，／ＭＣにおけるキャパシタＣの静電容量を示し、Ｃｂはビット線ＢＬ，／ＢＬのそれぞれの寄生容量を示し、ＶｓｔｏｒａｇｅはメモリセルＭＣｍが記憶するデータに対応する書き込み電圧Ｖｓｔｏｒａｇｅ００，Ｖｓｔｏｒａｇｅ０１，Ｖｓｔｏｒａｇｅ１０，Ｖｓｔｏｒａｇｅ１１のいずれかを示す。
【０１２０】
上記比較例では、小さい書き込み電圧Ｖｓｔｏｒａｇｅに対応するデータ（例えばデータ０１，１０）を読み出す場合、ΔＶ２が小さくなる。このため、センスアンプ１７が読み出し信号をセンスすることができず、読み出しエラーが生じてしまう。
【０１２１】
これに対し、上記第１実施形態では、ビット線ＢＬとソース線ＳＬとの間にトランジスタＴＡが設けられ、ビット線／ＢＬとソース線ＳＬとの間にトランジスタ／ＴＡが設けられる。そして、メモリセルＭＣの読み出し動作において、メモリセルＭＣの選択トランジスタＴともにトランジスタ／ＴＡがオンする。また、メモリセル／ＭＣの読み出しにおいて、メモリセル／ＭＣの選択トランジスタ／ＴとともにトランジスタＴＡがオンする。このとき、読み出し時の電流経路において、ソース線ＳＬが長くなるように（寄生容量がおおきくなるように）トランジスタＴＡ，／ＴＡが選択されてオンする。これにより、ビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１は、上述した（１）式のようになり、（２）式で示される比較例の電圧差ΔＶ２よりも大きくすることができる。
【０１２２】
これは、比較例では１つのトランジスタおよび１つのキャパシタからなるメモリセルを読み出しているのに対して、第１実施形態では疑似的な２つのトランジスタおよび１つのキャパシタからなるメモリセルを読み出していることによる。また、これは、第１実施形態において読み出し時にソース線ＳＬの寄生容量を大きくするように電流経路が形成されることによる。
【０１２３】
図２０は、第１実施形態および比較例に係る半導体記憶装置の読み出し動作におけるセンスされる電圧ΔＶを示す図である。図２０（ａ）は比較例の（２）式の結果を示し、図２０（ｂ）は第１実施形態の（１）式の結果を示している。
【０１２４】
ここで、横軸は、最小加工寸法、すなわち配線等のピッチを示している。また、ここでは、メモリセルＭＣ，／ＭＣが記憶するデータに対応する書き込み電圧Ｖｓｔｏｒａｇｅ０１（（１／３）×Ｖｄｄ），Ｖｓｔｏｒａｇｅ１０（（２／３）×Ｖｄｄ），Ｖｓｔｏｒａｇｅ１１（Ｖｄｄ）の各場合について示している。
【０１２５】
図２０に示すように、最小加工寸法に関わらず、書き込み電圧Ｖｓｔｏｒａｇｅ０１，Ｖｓｔｏｒａｇｅ１０，Ｖｓｔｏｒａｇｅ１１のいずれにおいても、第１実施形態におけるΔＶ１は、比較例におけるΔＶ２の４倍程度大きい。すなわち、第１実施形態では、比較例に対して、読み出し信号を増幅することができ、読み出しエラーを抑制することができる。
【０１２６】
＜第２実施形態＞
以下に図２１乃至図２２を用いて、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、メモリセルＭＣ，／ＭＣの時分割的な多値読み出し動作において、書き込み電圧Ｖｓｔｏｒａｇｅが小さいデータの読み出しの場合にのみ、上記第１実施形態に示した疑似的な２つのトランジスタおよび１つのキャパシタからなるメモリセルの読み出しが行われる。
【０１２７】
なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１２８】
［第２実施形態の構成例］
図２１は、第２実施形態に係る半導体記憶装置のメモリセルアレイ１８を示す回路図であり、図２に示すメモリセルアレイ１８に対応する回路図である。
【０１２９】
図２１に示すように、第２実施形態では、複数のセンスアンプ１７＿１−１７＿３が設けられる。複数のセンスアンプ１７＿１−１７＿３はそれぞれ、図示せぬトランジスタを介してビット線ＢＬおよびビット線／ＢＬに電気的に接続される。複数のセンスアンプ１７＿１−１７＿３はそれぞれ、読み出し時においてビット線ＢＬとビット線／ＢＬとの電圧差をセンスし、電圧差に応じたデータを検出する。
【０１３０】
より具体的には、センスアンプ１７＿１は、読み出し電圧Ｖｐｒｅ０１をビット線ＢＬ，／ＢＬに印加した場合のデータ０１に応じた電圧変化をセンスしてデータ０１を検出する。一方、センスアンプ１７＿１は、データ０１以外のデータに応じた電圧変化をセンスしても、データを検出しない。
【０１３１】
また、センスアンプ１７＿２は、読み出し電圧Ｖｐｒｅ１０をビット線ＢＬ，／ＢＬに印加した場合のデータ１０に応じた電圧変化をセンスしてデータ１０を検出する。一方、センスアンプ１７＿２は、データ１０以外のデータに応じた電圧変化をセンスしても、データを検出しない。
【０１３２】
また、センスアンプ１７＿３は、読み出し電圧Ｖｐｒｅ１１をビット線ＢＬ，／ＢＬに印加した場合のデータ１１に応じた電圧変化をセンスしてデータ１１を検出する。一方、センスアンプ１７＿３は、データ１１以外のデータに応じた電圧変化をセンスしても、データを検出しない。
【０１３３】
［第２実施形態の動作例］
図２２は、第２実施形態に係る半導体記憶装置におけるメモリセルＭＣｍの読み出し動作を示す各種電圧のタイミングチャートである。
【０１３４】
本例では、ビット線ＢＬ，／ＢＬに複数の読み出し電圧Ｖｐｒｅが時分割的に印加される。そして、印加される電圧Ｖｐｒｅが小さい場合（小さい書き込み電圧Ｖｓｔｏｒａｇｅに対応するデータを読み出す場合）にのみ、疑似的な２つのトランジスタおよび１つのキャパシタからなるメモリセルの読み出しが行われる。以下に、詳説する。
【０１３５】
図２２に示すように、メモリセルＭＣｍの読み出し動作では、初期設定として各制御線に電圧Ｖｓｓが印加される。
【０１３６】
次に、時刻Ｔ３１において、ビット線ＢＬに読み出し電圧Ｖｐｒｅ０１（（１／６）×Ｖｄｄ）が印加される。また、時刻Ｔ３１において、ビット線／ＢＬにビット線ＢＬと同様の読み出し電圧Ｖｐｒｅ０１が印加される。また、時刻Ｔ３１において、ソース線ＳＬはフローティングとなる。このとき、図示はしないが、センスアンプ１７＿１とビット線ＢＬ，／ＢＬとの間のトランジスタがオンし、センスアンプ１７＿１とビット線ＢＬ，／ＢＬとが電気的に接続される。
【０１３７】
次に、時刻Ｔ３２において、ワード線ＷＬｍに電圧Ｖｏｎが印加される。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ３２において、ワード線／ＷＬＡ１に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ０，ＷＬＡ１，／ＷＬＡ０は、電圧Ｖｓｓを維持する。
【０１３８】
これにより、メモリセルＭＣｍの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタ／ＴＡ１がオンし、トランジスタＴＡ０，ＴＡ１，／ＴＡ０がオフする。
【０１３９】
その結果、電流経路は、ビット線／ＢＬ、トランジスタ／ＴＡ１、ソース線ＳＬ、メモリセルＭＣｍ、およびビット線ＢＬを介する。これにより、メモリセルＭＣｍのキャパシタＣの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。センスアンプ１７＿１は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスする。そして、センスアンプ１７＿１は、メモリセルＭＣｍがデータ０１を記憶している場合にそのデータを検出する。一方、センスアンプ１７＿１は、メモリセルＭＣｍがデータ０１以外のデータを記憶している場合にそのデータを検出しない。
【０１４０】
次に、時刻Ｔ３３において、各制御線に電圧Ｖｓｓが印加される。
【０１４１】
上記までの動作によってデータが検出されなかった場合、引き続き、時刻Ｔ３４において、ビット線ＢＬに読み出し電圧Ｖｐｒｅ１０（（１／３）×Ｖｄｄ）が印加される。また、時刻Ｔ３４において、ビット線／ＢＬにビット線ＢＬと同様の読み出し電圧Ｖｐｒｅ１０が印加される。また、時刻Ｔ３４において、ソース線ＳＬはフローティングとなる。このとき、図示はしないが、センスアンプ１７＿２とビット線ＢＬ，／ＢＬとの間のトランジスタがオンし、センスアンプ１７＿２とビット線ＢＬ，／ＢＬとが電気的に接続される。
【０１４２】
次に、時刻Ｔ３５において、ワード線ＷＬｍに電圧Ｖｏｎが印加される。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ３５において、ワード線／ＷＬＡ１に電圧Ｖｏｎが印加される。一方、ワード線ＷＬＡ０，ＷＬＡ１，／ＷＬＡ０は、電圧Ｖｓｓを維持する。
【０１４３】
これにより、メモリセルＭＣｍの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタ／ＴＡ１がオンし、トランジスタＴＡ０，ＴＡ１，／ＴＡ０がオフする。
【０１４４】
その結果、電流経路は、ビット線／ＢＬ、トランジスタ／ＴＡ１、ソース線ＳＬ、メモリセルＭＣｍ、およびビット線ＢＬを介する。これにより、メモリセルＭＣｍのキャパシタＣの電荷はビット線ＢＬおよび／またはビット線／ＢＬに移動し、ビット線ＢＬ，／ＢＬの電圧は変化する。センスアンプ１７＿２は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスする。そして、センスアンプ１７＿２は、メモリセルＭＣｍがデータ１０を記憶している場合にそのデータを検出する。一方、センスアンプ１７＿１は、メモリセルＭＣｍがデータ１０以外のデータを記憶している場合にそのデータを検出しない。
【０１４５】
次に、時刻Ｔ３６において、各制御線に電圧Ｖｓｓが印加される。
【０１４６】
上記までの動作によってデータが検出されなかった場合、引き続き、時刻Ｔ３７において、ビット線ＢＬに読み出し電圧Ｖｐｒｅ１１（（１／２）×Ｖｄｄ）が印加される。また、時刻Ｔ３７において、ビット線／ＢＬにビット線ＢＬと同様の読み出し電圧Ｖｐｒｅ１１が印加される。また、時刻Ｔ３７において、ソース線ＳＬは電圧Ｖｓｓを維持する。このとき、図示はしないが、センスアンプ１７＿３とビット線ＢＬ，／ＢＬとの間のトランジスタがオンし、センスアンプ１７＿３とビット線ＢＬ，／ＢＬとが電気的に接続される。
【０１４７】
次に、時刻Ｔ３８において、ワード線ＷＬｍに電圧Ｖｏｎが印加される。一方、その他のワード線ＷＬおよびワード線／ＷＬは、電圧Ｖｓｓを維持する。また、時刻Ｔ３８において、ワード線／ＷＬＡ１は、電圧Ｖｓｓを維持する。同様に、ワード線ＷＬＡ０，ＷＬＡ１，／ＷＬＡ０は、電圧Ｖｓｓを維持する。
【０１４８】
これにより、メモリセルＭＣｍの選択トランジスタＴがオンし、その他のメモリセルＭＣの選択トランジスタＴ、およびメモリセル／ＭＣの選択トランジスタ／Ｔがオフする。また、トランジスタＴＡ０，ＴＡ１，／ＴＡ０，／ＴＡ１がオフする。
【０１４９】
その結果、電流経路は、メモリセルＭＣｍおよびビット線ＢＬを介する。これにより、メモリセルＭＣｍのキャパシタＣの電荷はビット線ＢＬに移動し、ビット線ＢＬの電圧は変化する。一方、ビット線／ＢＬの電圧は変化しない。センスアンプ１７＿３は、このときのビット線ＢＬとビット線／ＢＬとの電圧差ΔＶ１をセンスする。そして、センスアンプ１７＿３は、メモリセルＭＣｍがデータ１１を記憶している場合にそのデータを検出する。一方、センスアンプ１７＿３は、メモリセルＭＣｍがデータ１１以外のデータを記憶している場合にそのデータを検出しない。
【０１５０】
その後、時刻Ｔ３９において、各制御線に電圧Ｖｓｓが印加される。このようにして、メモリセルＭＣｍの読み出しが完了する。
【０１５１】
［第２実施形態の効果］
上記第２実施形態によれば、ビット線ＢＬ，／ＢＬに、複数の読み出し電圧Ｖｐｒｅが時分割的に印加される。この場合、印加される読み出し電圧Ｖｐｒｅが小さい場合（例えば、読み出し電圧Ｖｐｒｅ０１，Ｖｐｒｅ１０が印加される場合）に、トランジスタＴＡ，／ＴＡがオンする。すなわち、読み出し電圧Ｖｐｒｅが小さい場合に、疑似的な２つのトランジスタおよび１つのキャパシタからなるメモリセルの読み出しが行われる。一方、印加される読み出し電圧Ｖｐｒｅが大きい場合（例えば、読み出し電圧Ｖｐｒｅ１１が印加される場合）に、トランジスタＴＡ，／ＴＡがオフし、１つのトランジスタおよび１つのキャパシタからなるメモリセルの読み出しが行われる。このように、第２実施形態では、例えば、読み出し信号が大きい場合（読み出し電圧Ｖｐｒｅが大きい場合）にはトランジスタＴＡ，／ＴＡをオンする必要はなく、状況に応じて動作を制御することができる。
【０１５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５３】
Ｔ，／Ｔ…選択トランジスタ、ＴＡ，／ＴＡ…トランジスタ、Ｃ，／Ｃ…キャパシタ、ＭＣ，／ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線、ＳＬ…ソース線、１２…コントローラ、３２…可変電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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