(57)【要約】【課題】小型且つ低インダクタンスであり、半導体素子の発熱に起因する制御抵抗の抵抗値の変動を低減可能な電力用半導体装置を提供する。【解決手段】第１導電性パターン層１１_1と、第１導電性パターン層１１_1の上面にそれぞれ接合された半導体素子Ｑ１〜Ｑ６と、第１導電性パターン層１１_1と離間した第２導電性パターン層１１_2ａと、第２導電性パターン層１１_2ａに接合された制御端子５３と、第２導電性パターン層１１_2ａの上面に接合された制御抵抗２０と、制御抵抗２０の上面に接合された制御抵抗ピン２１と、半導体素子Ｑ１〜Ｑ６と制御抵抗ピン２１との間を電気的に接続する制御配線パターン層４１を有する配線基板４とを備える。【選択図】図４
2019091850.tif 000002
【特許請求の範囲】
【請求項１】
冷却器の上面に搭載される電力用半導体装置であって、
前記冷却器の上面と平行に配置された第１導電性パターン層と、
前記第１導電性パターン層の上面にそれぞれ搭載され、制御電極をそれぞれ有する複数の半導体素子と、
前記冷却器の上面に熱的に接続し前記第１導電性パターン層と離間して搭載された第２導電性パターン層と、
一方及び他方の電極を有し、前記第２導電性パターン層の上面に搭載された制御抵抗と、
前記制御抵抗の前記一方の電極に電気的に接続された制御端子と、
前記制御抵抗の前記他方の電極に電気的に接続された制御抵抗ピンと、
複数の前記制御電極のそれぞれに接続された複数の制御電極ピンと、
前記制御抵抗ピン及び前記複数の制御電極ピンのそれぞれを保持し、前記制御電極ピンと前記制御抵抗ピンとの間を電気的に接続する制御配線パターン層を有する配線基板と
を備えることを特徴とする電力用半導体装置。
【請求項２】
前記制御抵抗が縦型の抵抗であることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記第１導電性パターン層の下面に接合された上面を有する第１絶縁基板と、
前記第１絶縁基板の下面に接合された第１伝熱パターン層と、
前記第２導電性パターン層の下面に接合された上面を有する第２絶縁基板と、
前記第２絶縁基板の下面に接合された第２伝熱パターン層と
を更に備えることを特徴とする請求項１又は２に記載の電力用半導体装置。
【請求項４】
前記第１導電性パターン層及び前記第２導電性パターン層のそれぞれの下面に接合された上面を有する絶縁基板と、
前記絶縁基板の下面に接合された第１伝熱パターン層と、
前記絶縁基板の下面に接合された第２伝熱パターン層と
を更に備えることを特徴とする請求項１又は２に記載の電力用半導体装置。
【請求項５】
前記第１伝熱パターン層及び前記第２伝熱パターン層の各下面は、前記冷却器の上面に接して互いに面レベルが一致することを特徴とする請求項３又は４に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置（パワー半導体装置）に関する。
【背景技術】
【０００２】
複数の半導体素子を互いに並列に接続して定格電流の増大した電力用半導体装置が知られている（特許文献１，２参照）。このような電力用半導体装置においては、配線の寄生インダクタンス及び半導体素子の寄生容量に起因して複数の共振ループが生じる。電力用半導体装置には様々な特性の半導体素子が用いられるため、電力用半導体装置における共振周波数の算出は複雑である。共振ループの共振周波数と半導体素子の特性とがマッチングすると発振が生じてしまう。これに対して、半導体素子毎に制御抵抗を接続することにより発振を抑制する技術が知られている（特許文献３〜５参照）。
【０００３】
特許文献６は、静電気対策用部材としてＩＧＢＴのゲートエミッタ間に接続されたチップ抵抗器を備えることにより、着脱可能な静電気対策用部材を用いずに、静電気障害を防止できる電力用半導体装置を開示する。
【０００４】
特許文献３〜５に記載の技術では、１つの半導体素子に対して１つのゲート抵抗を搭載するため、電力用半導体装置のサイズが増大してしまう。またゲート抵抗は、半導体素子の近傍に搭載されるため、半導体素子の発熱により温度が上昇し易い。ゲート抵抗は温度依存性が高いため、温度上昇による抵抗値の変動により所望の効果が得られない可能性がある。但し、ゲート抵抗を接続する配線の長さは、インダクタンスの増大を抑制するために可能な限り短いことが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１９１０１０号公報
【特許文献２】国際公開第２０１４／０６１２１１号
【特許文献３】特開平１０−１５０１４２号公報
【特許文献４】特開２００１−３６００２号公報
【特許文献５】特開２０１４−５７００７号公報
【特許文献６】特開２０１３−２３９６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を鑑み、小型且つ低インダクタンスであり、半導体素子の発熱に起因する制御抵抗の抵抗値の変動を低減することができる電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の態様は冷却器の上面に搭載される電力用半導体装置に関する。即ち、本発明の態様に係る電力用半導体装置は(a)冷却器の上面と平行に配置された第１導電性パターン層と、(b)第１導電性パターン層の上面にそれぞれ搭載され、制御電極をそれぞれ有する複数の半導体素子と、(c)冷却器の上面に熱的に接続し第１導電性パターン層と離間して搭載された第２導電性パターン層と、(d)一方及び他方の電極を有し、第２導電性パターン層の上面に搭載された制御抵抗と、(e)制御抵抗の一方の電極に電気的に接続された制御端子と、(f)制御抵抗の他方の電極に電気的に接続された制御抵抗ピンと、(g)複数の制御電極のそれぞれに接続された複数の制御電極ピンと、(h)制御抵抗ピン及び複数の制御電極ピンのそれぞれを保持し、制御電極ピンと制御抵抗ピンとの間を電気的に接続する制御配線パターン層を有する配線基板とを備える電力用半導体装置であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、小型且つ低インダクタンスであり、半導体素子の発熱に起因する制御抵抗の抵抗値の変動を低減することができる電力用半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る電力用半導体装置の複数の冷却基板を説明する上面図である。
【図２】本発明の実施の形態に係る電力用半導体装置の配線基板の上側導体パターン層を省略して下側導体パターン層の位置を隠れ線で示す説明する平面図である。
【図３】図２と同一方向から見た平面図で、図２で省略した上側導体パターン層を説明する図である。
【図４】本発明の実施の形態に係る電力用半導体装置を、図１〜図３のIV−IV方向から見た断面図である。
【図５】縦型構造を有する１０Ωのチップ抵抗の抵抗値の温度に対する特性を図示した一例である。
【図６】ゲート抵抗の抵抗値に対するスイッチング損失の特性を図示した一例である。
【図７】本発明の実施の形態に係る電力用半導体装置の、図４の断面図に対応する領域における温度分布を示すシミュレーション結果である。
【図８】本発明の他の実施の形態に係る電力用半導体装置の冷却基板を説明する上面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施の形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１１】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１２】
本発明の実施の形態に係る電力用半導体装置は、図１に示すように、第１冷却基板１_1、第２冷却基板１_2、第３冷却基板１_3の複数の冷却基板を備える。図４に示すように第１冷却基板１_1、第２冷却基板１_2、第３冷却基板１_3は冷却器８の上面に配置されている。第１冷却基板１_1の上には、複数の半導体素子Ｑ１，Ｑ２，……，Ｑ６が搭載され、第２冷却基板１_2の上には制御抵抗２０が搭載されている。実施の形態に係る電力用半導体装置は、図４に示すように、複数の冷却基板１_1，１_2，１_3の上方に配線基板４が配置されている。また、図１〜図４に示すように、実施の形態に係る電力用半導体装置は、配線基板４に保持された複数のピン（２１，３１，３２，……，３５）と、複数の端子（５１，５２，……，５４）と、封止部材６とを更に備える。
【００１３】
第１冷却基板１_1は、矩形平板状の第１絶縁基板１０_1と、第１絶縁基板１０_1の上面に接合された第１導電性パターン層１１_1と、第１絶縁基板１０_1の下面に接合された第１伝熱パターン層１２_1とでサンドイッチ構造をなしている。第１絶縁基板１０_1は、平面パターンとして第１冷却基板１_1の外形を定義する大きさを有する。第１伝熱パターン層１２_1は、図１に示すように、第１絶縁基板１０_1とほぼ相似型のパターンをなし、第１絶縁基板１０_1よりも小さな面積に配置されている。第１伝熱パターン層１２_1は、第１絶縁基板１０_1の下面において、第１導電性パターン層１１_1に対応する領域に接合され、平面パターンとして第１導電性パターン層１１_1に一致する。
【００１４】
第２冷却基板１_2は、矩形平板状の第２絶縁基板１０_2と、第２絶縁基板１０_2の上面の一部に接合された第２導電性パターン層１１_2ａと、第２絶縁基板１０_2の下面の一部に接合された第２伝熱パターン層１２_2ａとを有する。第２絶縁基板１０_2は、平面パターンとして第２冷却基板１_2の外形を定義する大きさを有する。第２伝熱パターン層１２_2ａは、第２絶縁基板１０_2の下面の第２導電性パターン層１１_2ａに対応する領域に接合され、平面パターンとして第２導電性パターン層１１_2ａに一致する。
【００１５】
第２冷却基板１_2は、第２絶縁基板１０_2の上面に第２導電性パターン層１１_2ａと離間して接合された検出用導電性パターン層１１_2ｂを更に有する。第２冷却基板１_2は、第２絶縁基板１０_2の下面の、検出用導電性パターン層１１_2ｂに対応する領域に接合され、平面パターンとして検出用導電性パターン層１１_2ｂに一致する検出用伝熱パターン層（図示省略）を更に有する。
【００１６】
第３冷却基板１_3は、図１に示すように、矩形平板状の第３絶縁基板１０_3と、第３絶縁基板１０_3の上面に接合された第３導電性パターン層１１_3と、第３絶縁基板１０_3の下面に接合された第３伝熱パターン層（図示省略）とを有する。第３絶縁基板１０_3は、平面パターンとして第３冷却基板１_3の外形を定義する大きさを有する。第３伝熱パターン層は、第３絶縁基板１０_3の下面の第３導電性パターン層１１_3に対応する領域に接合され、平面パターンとして第３導電性パターン層１１_3に一致する。
【００１７】
第２冷却基板１_2及び第３冷却基板１_3は、第２冷却基板１_2及び第３冷却基板１_3のそれぞれ１つの長辺が第１冷却基板１_1の両短辺に平行に隣接するように、第１冷却基板１_1の長手方向に沿った両外側において互いに離間して配置される。これにより、第１冷却基板１_1、第２冷却基板１_2及び第３冷却基板１_3は、概略として１つの矩形平板をなす領域に配置される。
【００１８】
複数の冷却基板１_1〜１_3は、図４に示すように、ヒートシンク等の冷却器８の平坦な上面に各伝熱パターン層を放熱グリース８１を介して接合可能なように、同一水平レベルで配置される。即ち、複数の冷却基板１_1〜１_3の各伝熱パターン層の下面は、互いに面レベルが一致する。また、複数の絶縁基板１０_1〜１０_3は、互いに等しい厚さを有する。同様に、導電性パターン層１１_1〜１１_3及び伝熱パターン層１２_1〜１２_2のそれぞれは、互いに等しい厚さを有する。この場合、複数の導電性パターン層１１_1〜１１_3は、同一平面上に互いに離間して配置される。
【００１９】
複数の冷却基板１_1〜１_3は、例えば、セラミックス基板の表面に銅が共晶接合され直接銅接合（ＤＣＢ）基板、セラミックス基板の表面に活性金属ろう付け（ＡＭＢ）法により金属が配置されたＡＭＢ基板等を採用可能である。セラミックス基板の材料は、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ3Ｎ4）等の熱伝導率の高い材料を採用可能である。導電性パターン層及び伝熱パターン層の材料は、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属を採用可能である。複数の冷却基板１_1〜１_3は、導電性パターン層及び伝熱パターン層との間に配置された接合材を有していてもよく、多層構造の絶縁基板を有していてもよい。導電性パターン層及び伝熱パターン層の厚さは、熱伝導、応力、製造コスト等を考慮して、例えば０．５〜１．５ｍｍ程度に決定される。
【００２０】
図４にその一部の断面を示すように、第１冷却基板１_1の上面に半導体素子Ｑ１〜Ｑ６が接合材により接合される。第１冷却基板１_1の長手方向を「行方向」と定義すれば、半導体素子Ｑ１〜Ｑ６は、第１導電性パターン層１１_1の上面の行方向沿った一方側（図１の左側）において、２行×３列のマトリクス状に配列される。半導体素子Ｑ１〜Ｑ６の数は、６に限るものでなく２以上であればよく、配列もマトリクス状に限らない。
【００２１】
半導体素子Ｑ１〜Ｑ６は、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、静電誘導トランジスタ（ＳＩＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタが採用可能である。或いは、半導体素子Ｑ１〜Ｑ６には静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）等のサイリスタ等を含めてもよい。
【００２２】
半導体素子Ｑ１〜Ｑ６がＢＪＴ等である場合において、第１主電極はエミッタ又はコレクタのいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はベース電極を意味する。ＦＥＴ等において、第１主電極はソース又はドレインのいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。サイリスタの場合は、第１主電極はアノード又はカソードのいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。半導体素子Ｑ１〜Ｑ６の材料には、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体の他、ケイ素（Ｓｉ）等が採用可能である。
【００２３】
半導体素子Ｑ１〜Ｑ６としては、例えば平板状であり、第１主面に配置された第１主電極及び制御電極と、第１主面に対向する第２主面に配置された第２主電極とを有する縦型構造が好適である。制御電極が位置する第１主面が上面となる配向で、半導体素子Ｑ１〜Ｑ６の第２主面が第１導電性パターン層１１_1の上面に接合される。以下、半導体素子Ｑ１〜Ｑ６のそれぞれがＭＯＳＦＥＴであり、第１主電極をソース電極、第２主電極をドレイン電極として例示的に説明するので制御電極はゲート電極になる。
【００２４】
図１に示すように、半導体素子Ｑ１は、上面に配置された２つのソース電極Ｑ１Ｓ及び１つの制御電極（ゲート電極）Ｑ１Ｇを有する。即ち、半導体素子Ｑ１のドレイン電極は、下面に配置され、第１導電性パターン層１１_1に電気的に接続される。同様に、半導体素子Ｑ２〜Ｑ６の各上面には、２つのソース電極Ｑ２Ｓ〜Ｑ６Ｓ及び１つの制御電極（ゲート電極）Ｑ２Ｇ〜Ｑ６Ｇがそれぞれ配置され、各下面に配置されたドレイン電極は、第１導電性パターン層１１_1にそれぞれ電気的に接続される。
【００２５】
実施の形態に係る電力用半導体装置は、第１導電性パターン層１１_1の上面の、半導体素子Ｑ１〜Ｑ６が配置された領域を除く領域に搭載された複数のダイオードＤ１，Ｄ２，……，Ｄ６を更に備える。即ち、複数のダイオードＤ１〜Ｄ６は、第１冷却基板１_1の長手方向における他方側（図１の右側）に配置される。複数のダイオードＤ１〜Ｄ６は、例えば平板状であり、各アノードＤ１Ａ〜Ｄ６Ａが第１主面に配置され、各カソードが第１主面に対向する第２主面に配置される縦型構造をそれぞれ有する。
【００２６】
ダイオードＤ１〜Ｄ６は、各アノードＤ１Ａ〜Ｄ６Ａが上面に位置するような配向で、第１導電性パターン層１１_1の上面に各カソードが接合される。ダイオードＤ１〜Ｄ６の各カソードは第１導電性パターン層１１_1に電気的に接続される。複数のダイオードＤ１〜Ｄ６は、半導体素子Ｑ１〜Ｑ６に対して逆並列に接続される。
【００２７】
制御抵抗２０は、図１及び図４に示すように、第２冷却基板１_2の上面に搭載される。具体的には、制御抵抗２０は、第２導電性パターン層１１_2ａの上面に接合材により接合される。制御抵抗２０は、例えば平板状であり、第１主面から対向する第２主面に電流が流れる縦型構造が好適である。制御抵抗２０は、通常は温度の上昇に応じて抵抗値が上昇する温度特性を有する材料から構成できる。
【００２８】
配線基板４は、図２〜図４に示すように、矩形平板状の絶縁基板４０と、絶縁基板４０の下面に配置された下側配線パターン層（４１，４２，４３）と、絶縁基板４０の上面に配置された上側配線パターン層４４とを有する。図２と図３は同一方向から見た上面図であり、図２では、分かり易くするために上側配線パターン層４４の図示が省略されている。図２に隠れ線（破線）で示すように、下側配線パターン層（４１，４２，４３）は、制御配線パターン層４１、ソース配線パターン層４２及び検出用配線パターン層４３を有する。図２で図示が省略された上側配線パターン層４４は、図３に示されている。制御配線パターン層４１、ソース配線パターン層４２、検出用配線パターン層４３及び上側配線パターン層４４のそれぞれは、絶縁基板４０の表面にパターニングされた複数の導体膜である。
【００２９】
図４には、ピン２１，３１がそれぞれ配線基板４に対し垂直に保持される様子を示したが、配線基板４には、複数のピン（２１，３１〜３５）が上面から下面にそれぞれ貫通する複数の貫通孔が開孔されている。複数のピン（２１，３１〜３５）は、例えば、絶縁基板の各貫通孔に予め差し込まれるインプラントピンである。よって、配線基板４は、予め複数のインプラントピンが各貫通孔に差し込まれたインプラント方式のプリント基板である。図４に示すように複数のピン（２１，３１〜３５）が冷却基板１_1〜１_3に配置された各回路要素に対応するように位置合わせされ、配線基板４の面方向は複数の冷却基板１_1〜１_3のそれぞれに平行に対向する。
【００３０】
図４に示すように封止部材６が半導体素子Ｑ１〜Ｑ６、制御抵抗２０、複数のダイオードＤ１〜Ｄ６、配線基板４、複数のピン（３１〜３５）を封止するが、複数の冷却基板１_1〜１_3の下面を露出する。封止部材６は、例えば、エポキシ樹脂を主成分とするエポキシ樹脂系の樹脂からなる。
【００３１】
複数のピンとして制御抵抗ピン２１、制御電極ピン３１、ソース電極ピン３２、ダイオードピン３３、ソース端子ピン３４及び検出端子ピン３５が例示される。
【００３２】
配線基板４は、制御電極Ｑ１Ｇ〜Ｑ６Ｇに対応する各位置に形成された貫通孔を介して複数の制御電極ピン３１を保持する。複数の制御電極ピン３１の各下端は、複数の制御電極Ｑ１Ｇ〜Ｑ６Ｇのそれぞれに接合材により接合される。配線基板４は、制御抵抗２０に対応する位置に形成された貫通孔を介して制御抵抗ピン２１を保持する。制御抵抗ピン２１の下端は、制御抵抗２０の上面に接合材により接合される。
【００３３】
制御配線パターン層４１は、図２に示すように制御抵抗ピン２１から複数の制御電極ピン３１のそれぞれまで延伸する。これにより、制御配線パターン層４１は、制御抵抗ピン２１及び複数の制御電極ピン３１を介して、半導体素子Ｑ１〜Ｑ６の各制御電極Ｑ１Ｇ〜Ｑ６Ｇと制御抵抗２０との間を電気的に接続する。制御配線パターン層４１は、制御抵抗ピン２１から半導体素子Ｑ１〜Ｑ６に向かう経路において、コの字型をなして２方向に分岐している。半導体素子Ｑ１〜Ｑ６に向かう２本の行方向の経路をコの字型に接続する列方向の配線の線幅は、他所より広い。また、制御配線パターン層４１は、２方向に分岐する地点から複数の制御電極ピン３１までは、配線基板４の幅方向における中心線に関して鏡像対称性を有する。
【００３４】
また、配線基板４は、ソース電極Ｑ１Ｓ〜Ｑ６Ｓに対応する各位置に形成された貫通孔を介して複数のソース電極ピン３２を保持する。複数のソース電極ピン３２の各下端は、複数のソース電極Ｑ１Ｓ〜Ｑ６Ｓのそれぞれに接合材により接合される。配線基板４は、複数のダイオードＤ１〜Ｄ６のアノードＤ１Ａ〜Ｄ６Ａに対応する各位置に２つずつ形成された貫通孔を介して複数のダイオードピン３３を保持する。複数のダイオードピン３３の各下端は、複数のアノードＤ１Ａ〜Ｄ６Ａのそれぞれに接合材により接合される。配線基板４は、第３導電性パターン層１１_3に対応する位置に形成された複数の貫通孔を介して複数のソース端子ピン３４を保持する。複数のソース端子ピン３４の各下端は、第３導電性パターン層１１_3の上面に接合材により接合される。
【００３５】
ソース配線パターン層４２は、図２に示すように平面パターンとして、複数のソース電極ピン３２、複数のダイオードピン３３及び複数のソース端子ピン３４を内包するように配置される。これにより、ソース配線パターン層４２は、複数のソース電極Ｑ１Ｓ〜Ｑ６Ｓ、複数のアノードＤ１Ａ〜Ｄ６Ａ及び第３導電性パターン層１１_3の相互間を電気的に接続する。
【００３６】
検出用配線パターン層４３は、図２に示すように複数の検出端子ピン３５の相互間を電気的に接続する。配線基板４は、検出用導電性パターン層１１_2ｂに対応する位置に形成された複数の貫通孔を介して複数の検出端子ピン３５を保持する。複数の検出端子ピン３５の各下端は、検出用導電性パターン層１１_2ｂの上面に接合材により接合される。
【００３７】
上側配線パターン層４４は、図３に示すように、平面パターンとして、複数のソース電極ピン３２、複数のダイオードピン３３、複数のソース端子ピン３４及び複数の検出端子ピン３５を内包するように配置される。これにより、検出用導電性パターン層１１_2ｂは、複数のソース電極Ｑ１Ｓ〜Ｑ６Ｓに電気的に接続される。
【００３８】
複数の端子（５１〜５４）は、複数のドレイン端子５１、複数のソース端子５２、複数の制御端子５３及び複数の検出用端子５４を有する。複数の端子（５１〜５４）は、それぞれ棒状の導体からなる端子であり、複数の冷却基板１_1〜１_3及び配線基板４に対して垂直に配置される。図４にその一部を示すように複数の端子（５１〜５４）は、複数の冷却基板１_1〜１_3に下端が接合材により接合された状態で、配線基板４に形成された複数の貫通孔をそれぞれ貫通し、封止部材６から上部が外部に露出する。
【００３９】
複数のドレイン端子５１は、第１導電性パターン層１１_1の上面に接合材により接合される。複数のドレイン端子５１は、例えば図２に示すように、第１冷却基板１_1の短手方向に沿った両端側において２本ずつ配置される。複数のドレイン端子５１は、半導体素子Ｑ１〜Ｑ６の各ドレイン電極及びダイオードＤ１〜Ｄ６の各カソードに電気的に接続される第１主端子である。
【００４０】
複数のソース端子５２は、第３導電性パターン層１１_3の上面に接合材により接合される。複数のソース端子５２は、例えば図２に示すように、第３冷却基板１_3の短手方向に沿った両端側において２本ずつ配置される。複数のソース端子５２は、複数のソース電極Ｑ１Ｓ〜Ｑ６Ｓ及び複数のアノードＤ１Ａ〜Ｄ６Ａに電気的に接続される第２主端子である。
【００４１】
複数の制御端子５３は、第２導電性パターン層１１_2ａの上面に接合材により接合される。これにより、単一の制御抵抗２０が、複数の制御端子５３と複数の制御電極Ｑ１Ｇ〜Ｑ６Ｇとの間に直列に接続される電気回路が構成される。図４の矢印のように、複数の制御端子５３に印加された電圧信号は、第２導電性パターン層１１_2ａ、制御抵抗２０、制御抵抗ピン２１、制御配線パターン層４１、複数の制御電極ピン３１を順に伝搬して複数の制御電極Ｑ１Ｇ〜Ｑ６Ｇに印加される。
【００４２】
複数の検出用端子５４は、検出用導電性パターン層１１_2ｂの上面に接合材により接合される。これにより、複数の検出用端子５４は、複数のソース電極Ｑ１Ｓ〜Ｑ６Ｓに電気的に接続されるため、電流検出用の端子として選択可能となる。
【００４３】
なお、実施の形態に係る電力用半導体装置は、例えば以下のような工程を用いて製造することが可能である。半導体素子Ｑ１〜Ｑ６、複数のダイオードＤ１〜Ｄ６及び制御抵抗２０のそれぞれは、第１冷却基板１_1及び第２冷却基板１_2の各搭載位置にペースト状のはんだを選択的に塗布した後にそれぞれ載置される。また、配線基板４に差し込まれた複数のピン（２１，３１〜３５）は、複数の冷却基板１_1〜１_3の各接合位置にペースト状のはんだを選択的に塗布した後にそれぞれ載置される。
【００４４】
同様に、複数の端子（５１〜５４）は、複数の冷却基板１_1〜１_3の各接合位置にペースト状のはんだを選択的に塗布した後にそれぞれ載置される。はんだは、印刷やディスペンサーにより塗布されればよい。回路要素が載置された複数の冷却基板１_1〜１_3、複数のピン（２１，３１〜３５）が差し込まれた配線基板４及び複数の端子（５１〜５４）を、カーボン等の治具を用いて組み合わせた状態でリフロー処理を行うことにより、はんだによる接合を行うことができる。これにより、回路要素が搭載された複数の冷却基板１_1〜１_3、複数のピン（２１，３１〜３５）が差し込まれた配線基板４及び複数の端子（５１〜５４）からなる半導体ユニットが構成される。なお接合材としては、はんだの他に導電性接着剤、Ａｇナノ粒子等の金属焼結体等を用いてもよい。
【００４５】
図５に示すように、一般的に、抵抗器の抵抗値は温度に対して依存性を有しているため、温度の上昇に伴い抵抗値が上昇してしまう。個々の半導体素子の近傍にそれぞれ制御抵抗を配置している場合には、個々の半導体素子の発熱量のばらつきがそれぞれの制御抵抗の抵抗値にそれぞれ異なった影響を与える。また、図６に示すように、ＦＥＴの制御電極（ゲート電極）に接続されるゲート抵抗の抵抗値が上昇すると、ターンオンの遅れ時間が増加することによりスイッチング損失が増加する。
【００４６】
しかし、実施の形態に係る電力用半導体装置では、半導体素子Ｑ１〜Ｑ６に対する共通の制御抵抗として、縦型構造の制御抵抗２０を備えるので半導体素子Ｑ１〜Ｑ６のそれぞれに対して同一の抵抗値を付与できる。即ち、単一の制御抵抗２０が制御抵抗ピン２１、配線基板４及び制御電極ピン３１により各制御電極Ｑ１Ｇ〜Ｑ６Ｇに接続されるので制御抵抗によるスイッチング特性のばらつきが抑制される。更に、実施の形態に係る電力用半導体装置によれば、サイズの増大が抑制されて電力用半導体装置の小型化が可能である。また、制御抵抗２０は、半導体素子Ｑ１〜Ｑ６が搭載された第１導電性パターン層１１_1と離間した第２導電性パターン層１１_2ａに搭載されているので半導体素子Ｑ１〜Ｑ６からの熱の影響が少ない。これにより、制御抵抗２０は、半導体素子Ｑ１〜Ｑ６の発熱による温度上昇が抑制されるため、抵抗値の変動を低減可能である。
【００４７】
図７に示すように、半導体素子Ｑ１〜Ｑ３の温度が１２０°の場合、半導体素子Ｑ１〜Ｑ３の直下の第１冷却基板１_1は１１５°となり、第１冷却基板１_1の直下の冷却器８は１００°となっている。即ち、半導体素子Ｑ１〜Ｑ３の近傍の領域は、半導体素子Ｑ１〜Ｑ３の駆動により発熱し高温となる。しかしながら、制御抵抗２０は、第１冷却基板１_1と離間する第２冷却基板１_2に搭載されるため、半導体素子Ｑ１〜Ｑ３との熱的な結合が抑制され８５°となっている。特に、図７に示すように制御抵抗２０が搭載される第２冷却基板１_2の下面は、冷却器８に接合可能であるため、冷却器８に熱的に接続した第２導電パターン層１１_2ａの上面に搭載された制御抵抗２０の温度上昇をより低減することができる。よって、実施の形態に係る電力用半導体装置は、制御抵抗２０の抵抗値の変動を低減することができるため、複数の半導体素子Ｑ１〜Ｑ６に対する制御抵抗２０の抵抗値の変動による影響を低減することができる。
【００４８】
また、実施の形態に係る電力用半導体装置によれば、単一の制御抵抗２０と各制御電極Ｑ１Ｇ〜Ｑ６Ｇとの間を、制御抵抗ピン２１、配線基板４及び複数の制御電極ピン３１を介して共通に接続できる。よって、制御抵抗のばらつきによる半導体素子Ｑ１〜Ｑ６のスイッチング動作の不均一化が抑制できる。又、実施の形態に係る電力用半導体装置では配線基板４を経由する電気配線をしているので、ボンディングワイヤ等によるインダクタンスの増加を防止することができる。また制御抵抗ピン２１及び複数の制御電極ピン３１の間を制御配線パターン層４１により接続するため、ゲート配線毎の寄生インダクタンスのばらつきが低減される。したがって、実施の形態に係る電力用半導体装置によれば、半導体素子Ｑ１〜Ｑ６のスイッチング動作を均一化することができ、発振を抑制することができる。
【００４９】
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５０】
例えば、上述の実施の形態に係る電力用半導体装置の封止部材６を除く構成を、１つの半導体ユニットとして、複数の半導体ユニットを備える電力用半導体装置を構成することができる。この場合、複数の半導体ユニットを配列し、互いに並列に接続するように各端子間をバスバー等により接続すればよい。バスバーは、例えばスポット溶接やレーザーはんだ付け等により各端子に接合される。バスバーにより互いに接続され、互いに相対的に固定された複数の半導体ユニットが金型に設置された後、この金型に加熱した樹脂を射出する。これにより、各伝熱パターン層の下面及びバスバー電極の一部を露出した電力用半導体装置を製造することができる。
【００５１】
また、既に述べた実施の形態に係る電力用半導体装置は、図８に示すように、複数の冷却基板１_1〜１_3を一体化した構造を有する１つの冷却基板１を備えるようにしてもよい。冷却基板１は、矩形平板状の絶縁基板１０と、絶縁基板１０の上面に互いに離間して接合された第１導電性パターン層１１_1、第２導電性パターン層１１_2ａ、第３導電性パターン層１１_3ａ及び検出用導電性パターン層１１_2ｂとを有する。
【００５２】
図示を省略するが、冷却基板１は更に、絶縁基板１０の下面に接合された第１伝熱パターン層、第２伝熱パターン層、第３伝熱パターン層及び検出用伝熱パターン層を有する。第１導電性パターン層１１_1及び第１伝熱パターン層、第２導電性パターン層１１_2ａ及び第２伝熱パターン層、並びに第３導電性パターン層１１_3及び第３伝熱パターン層は、平面パターンとしてそれぞれ互いに一致する。検出用導電性パターン層１１_2ｂ及び検出用伝熱パターン層も平面パターンとして互いに一致する。
【００５３】
半導体素子Ｑ１〜Ｑ６及び制御抵抗２０のそれぞれは、熱伝導度の高い導電性パターン層、絶縁基板１０及び伝熱パターン層を介して冷却器に接合可能である。更に、制御抵抗２０が搭載された第２導電性パターン層１１_2ａは、半導体素子Ｑ１〜Ｑ６が搭載された第１導電性パターン層１１_1と離間して配置される。これにより、制御抵抗２０の抵抗値の変動を低減することができるため、半導体素子Ｑ１〜Ｑ６に対する制御抵抗２０の抵抗値の変動による影響を低減することができる。また、冷却基板１が一体化されているため、製造工程における複数の冷却基板１_1〜１_3の位置合わせ等が不要であり、製造コストを節減することができる。
【００５４】
また、制御配線パターン層４１と制御抵抗２０との間を接続する制御抵抗ピン２１は、ピン状の導体に限るものでなく、金属ブロック等の他の形状の導体であってもよい。同様に、複数の端子（５１〜５４）も棒状に限るものでなく、板状、ブロック状等の形状であってもよい。
【００５５】
また、制御抵抗２０を制御抵抗ピン２１の下端と第２導電性パターン層１１_2ａの間に配置することに代えて、制御抵抗２０を第２導電性パターン層１１_2ａの上面に搭載し、制御端子５３の下端を制御抵抗２０の一方の電極（上面電極）にはんだで電気的に接続し、制御抵抗ピン２１の下端を第２導電性パターン層１１_2ａを介して制御抵抗２０の他方の電極（下面電極）とはんだで電気的に接続してもよい。
【００５６】
その他、上記の実施の形態において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５７】
１，１_1〜１_3  冷却基板
４  配線基板
１０，１０_1〜１０_3  絶縁基板
１１_1  第１導電性パターン層
１１_2ａ  第２導電性パターン層
１２_1  第１伝熱パターン層
１２_2  第２伝熱パターン層
２０  制御抵抗
２１  制御抵抗ピン
３１  制御電極ピン
３２  ソース電極ピン
３３  ダイオードピン
３４  ソース端子ピン
３５  検出端子ピン
４０  絶縁基板
４１  制御配線パターン層
４２  ソース配線パターン層
４３  検出用配線パターン層
４４  上側配線パターン層
５１  ドレイン端子
５２  ソース端子
５３  制御端子
５４  検出用端子
Ｑ１〜Ｑ６  半導体スイッチング素子
Ｑ１Ｇ〜Ｑ６Ｇ  制御電極
Ｑ１Ｓ〜Ｑ６Ｓ  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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