(57)【要約】【課題】スーパージャンクション構造におけるディープトレンチ内に形成された絶縁膜が、その後の熱処理により収縮することによって、半導体基板が非常に反りやすくなる。【解決手段】半導体装置ＰＳＤでは、半導体基板ＳＵＢの一方の主面の側に、素子領域ＥＦＲおよび終端領域ＴＥＲが規定されている。終端領域ＴＥＲは、素子領域ＥＦＲの周囲を取り囲むように配置されている。終端領域ＴＥＲでは、半導体基板ＳＵＢの一方の主面からｎ型拡散層ＮＤＬおよびｎ型カラム層ＮＣＬを貫通してｎ型エピタキシャル層ＮＥＬに達する複数の埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内に形成されている。複数の埋め込み絶縁体ＺＯＦは、互いに距離を隔てて島状に配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有し、前記第１主面の側に、前記基板に接触する第２導電型の半導体層を有する半導体基板と、
前記半導体基板の前記第１主面の側に規定された素子領域と、
前記素子領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う半導体素子と、
前記半導体基板の前記第１主面の側に規定され、前記素子領域を取り囲むように配置された終端領域と、
前記終端領域に形成され、前記第１主面から前記基板に達する第１導電型の第１領域と、
前記終端領域に形成され、前記第１主面から第１深さに達する複数の第１埋め込み絶縁体と
前記第１領域に接するとともに、複数の前記第１埋め込み絶縁体のそれぞれに接するように形成された第１不純物濃度を有する第２導電型の第１カラム層と
を備え、
複数の前記第１埋め込み絶縁体は、互いに距離を隔てて島状に配置された、半導体装置。
【請求項２】
前記素子領域に形成され、前記第１主面から前記第１深さに達する複数の第２埋め込み絶縁体と、
前記素子領域に形成された第１導電型の第２領域と、
前記第２領域に接するとともに、複数の前記第２埋め込み絶縁体のそれぞれに接するように形成された第２導電型の第２カラム層と
を備え、
複数の前記第２埋め込み絶縁体は、互いに距離を隔てて島状に配置された、請求項１記載の半導体装置。
【請求項３】
複数の前記第１埋め込み絶縁体のうち、前記素子領域に最も近い複数の第１埋め込み絶縁体第１部は、第１ピッチをもって配置され、
複数の前記第２埋め込み絶縁体は、第２ピッチをもって配置され、
前記第１ピッチは、前記第２ピッチよりも大きく設定された、請求項２記載の半導体装置。
【請求項４】
前記終端領域における前記第１主面に形成された第１導電型の第１不純物層と、
前記第１不純物層に接触するように形成された第１電極と、
を備え、
前記第１電極は、前記第１不純物層および前記第１領域を介して前記基板と電気的に接続された、請求項１記載の半導体装置。
【請求項５】
前記終端領域では、
複数の前記第１埋め込み絶縁体は、
前記素子領域に最も近い第１埋め込み絶縁体第１部と、
前記第１埋め込み絶縁体第１部から、前記素子領域とは距離を隔てられる方向に位置する第１埋め込み絶縁体第２部と
を含み、
前記第１埋め込み絶縁体第１部と前記第１埋め込み絶縁体第２部との間に位置する前記半導体基板の領域には、前記第１主面から前記基板に達する第２導電型の第２不純物層が形成された、請求項１記載の半導体装置。
【請求項６】
前記第１埋め込み絶縁体第１部と前記第１埋め込み絶縁体第２部との間の距離は、前記第２不純物層の厚さに相当する長さよりも長く設定された、請求項５記載の半導体装置。
【請求項７】
複数の前記第１埋め込み絶縁体は、平面パターンとして長辺と短辺とを有する長方形状の複数の第１埋め込み絶縁体長方形部を含み、
複数の前記第１埋め込み絶縁体長方形部は、前記長辺が終端領域とスクライブ領域との境界に沿うように配置された、請求項１記載の半導体装置。
【請求項８】
複数の前記第１埋め込み絶縁体長方形部は、一の前記第１埋め込み絶縁体長方形部の前記長辺と他の前記第１埋め込み絶縁体長方形部の前記短辺とが交差する配置関係をもって、互いに距離を隔てて交互に配置された、請求項７記載の半導体装置。
【請求項９】
前記半導体基板の前記第１主面における前記終端領域に形成された第１導電型の第１不純物層と、
前記第１不純物層に接するように形成され、前記基板と、前記第１領域および前記第１不純物層を介して電気的に接続された第１電極と
を有し、
複数の前記第１埋め込み絶縁体は、前記第１電極と前記第１不純物層とが接触する領域に位置する第１埋め込み絶縁体第３部を含み、
前記第１不純物層は、前記第１埋め込み絶縁体第３部が位置する部分から、前記素子領域へ向かって延在するように形成された、請求項１記載の半導体装置。
【請求項１０】
複数の前記第１埋め込み絶縁体は、前記第１埋め込み絶縁体第３部と前記素子領域との間に配置された第１埋め込み絶縁体第４部を含む、請求項９記載の半導体装置。
【請求項１１】
前記第１埋め込み絶縁体第３部に接する前記第１カラム層から前記第１埋め込み絶縁体とは離れる方向に突出するように、前記第１不純物濃度よりも高い不純物濃度を有する第２導電型の第１高濃度層が形成された、請求項９記載の半導体装置。
【請求項１２】
前記素子領域に形成され、前記第１主面から前記第１深さに達する複数の第２埋め込み絶縁体と、
複数の前記第２埋め込み絶縁体のそれぞれに接するように形成された第２不純物濃度を有する第２導電型の第２カラム層と
を備え、
前記第２カラム層から前記第２埋め込み絶縁体とは離れる方向に突出するように形成され、前記第２不純物濃度よりも高い不純物濃度を有する第２導電型の第２高濃度層を備えた、請求項１１記載の半導体装置。
【請求項１３】
前記素子領域の前記第１主面に形成された第２電極を備え、
前記半導体素子を介して前記第２電極と前記基板との間で電流の導通が行われる、請求項１記載の半導体装置。
【請求項１４】
第１主面および第２主面を有し、前記第１主面の側に第２導電型の半導体層を有し、前記第２主面の側に、前記半導体層に接触する第１導電型の基板を有する半導体基板を用意する工程と、
前記半導体基板における前記第１主面の側に、素子領域および終端領域をそれぞれ規定する工程と、
前記終端領域に、互いに距離を隔てて前記第１主面から第１深さに達する複数の第１ディープトレンチを形成するとともに、前記素子領域に、前記第１主面から前記第１深さに達する第２ディープトレンチを形成する工程と、
複数の前記第１ディープトレンチおよび前記第２ディープトレンチを介して、第１導電型の第１不純物を導入することにより、前記終端領域では、前記第１主面から前記基板に達する第１導電型の第１領域を形成するとともに、前記素子領域では、前記第１主面から前記基板に達する第１導電型の第２領域を形成する工程と、
複数の前記第１ディープトレンチおよび前記第２ディープトレンチを介して、第２導電型の第２不純物を導入することにより、前記終端領域では、複数の前記第１ディープトレンチのそれぞれの側壁面に沿って、前記第１領域に接する第２導電型の第１カラム層を形成するとともに、前記素子領域では、前記第２ディープトレンチの側壁面に沿って、前記第２領域に接する第２導電型の第２カラム層を形成する工程と、
複数の前記第１ディープトレンチ内のそれぞれに第１埋め込み絶縁体を形成するとともに、前記第２ディープトレンチ内に第２埋め込み絶縁体を形成する工程と、
前記素子領域に、前記第１主面と前記第２主面との間において電流の導通を行う半導体素子を形成する工程と、
前記第１埋め込み絶縁体および前記第２埋め込み絶縁体を覆うように、層間絶縁膜を形成する工程と、
前記終端領域に位置する前記層間絶縁膜に第１開口部を形成するとともに、前記素子領域に位置する前記層間絶縁膜に第２開口部を形成する工程と、
前記終端領域に、前記第１領域および前記第１開口部に充填される部分を介して、前記半導体基板の前記基板と電気的に接続される第１電極を形成するとともに、前記素子領域に、前記第２開口部に充填される部分を介して前記半導体素子と電気的に接続される第２電極を形成する工程と
を備えた、半導体装置の製造方法。
【請求項１５】
前記第２ディープトレンチを形成する工程では、前記第２ディープトレンチは、互いに距離を隔てて島状に複数形成され、
前記第２埋め込み絶縁体を形成する工程では、前記第２埋め込み絶縁体は、島状に配置された複数の前記第２ディープトレンチ内のそれぞれに形成される、請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、スーパージャンクション構造を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
パワー系の半導体装置では、ｐｎ接合を周期的に配置することによって低い導通抵抗と高い接合耐圧を得る構造として、スーパージャンクション構造がある。この種の半導体装置では、耐圧を確保するために、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effective Transistor）等のパワー系の半導体素子が形成されている素子領域の全周を取り囲むように、終端領域が形成されている。このような半導体装置を開示した特許文献として、たとえば、特許文献１がある。
【０００３】
スーパージャンクション構造では、比較的深い溝（ディープトレンチ）が形成されて、そのディープトレンチを介して、ｎ型の不純物およびｐ型の不純物をそれぞれ注入することによって、ｐｎ接合が周期的に配置される。ディープトレンチは、素子領域とともに、終端領域にも形成される。周期的なｐｎ接合が形成された後、ディープトレンチ内には、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜等が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１５４５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程において、たとえば、ＭＯＳＦＥＴを形成する場合には、注入によるダメージを軽減するために、ディープトレンチ内に絶縁膜が形成された後に保護絶縁膜が形成される。保護絶縁膜は、熱酸化処理を行うことによって形成される。その熱酸化処理に伴って、ディープトレンチ内に形成された絶縁膜は収縮する傾向がある。
【０００６】
特に、スーパージャンクション構造では、比較的深いディープトレンチ内に形成された絶縁膜等が収縮することで、半導体基板は、下に凸になるように反りやすくなる。半導体基板が反ってしまうと、半導体製造装置内において搬送エラーが発生するなど、次の工程以降の工程において、支障が生じることがある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、半導体基板と素子領域と半導体素子と終端領域と第１領域と複数の第１埋め込み絶縁体と第１カラム層とを備えている。半導体基板は、第１主面および第２主面を有し、第２主面の側に第１導電型の基板を有し、第１主面の側に、基板に接触する第２導電型の半導体層を有する。素子領域は、半導体基板の第１主面の側に規定されている。半導体素子は、素子領域に形成され、第１主面と第２主面との間において電流の導通を行う。終端領域は、半導体基板の第１主面の側に規定され、素子領域を取り囲むように配置されている。第１導電型の第１領域は、終端領域に形成され、第１主面から基板に達する。複数の第１埋め込み絶縁体は、終端領域に形成され、第１主面から第１深さに達する。第２導電型の第１カラム層は、第１領域に接するとともに、複数の第１埋め込み絶縁体のそれぞれに接するように形成され、第１不純物濃度を有する。複数の第１埋め込み絶縁体は、互いに距離を隔てて島状に配置されている。
【０００９】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。第１主面および第２主面を有し、第１主面の側に第２導電型の半導体層を有し、第２主面の側に、半導体層に接触する第１導電型の基板を有する半導体基板を用意する。半導体基板における第１主面の側に、素子領域および終端領域をそれぞれ規定する。終端領域に、互いに距離を隔てて第１主面から第１深さに達する複数の第１ディープトレンチを形成するとともに、素子領域に、第１主面から第１深さに達する第２ディープトレンチを形成する。複数の第１ディープトレンチおよび第２ディープトレンチを介して、第１導電型の第１不純物を導入することにより、終端領域では、第１主面から基板に達する第１導電型の第１領域を形成するとともに、素子領域では、第１主面から基板に達する第１導電型の第２領域を形成する。複数の第１ディープトレンチおよび第２ディープトレンチを介して、第２導電型の第２不純物を導入することにより、終端領域では、複数の第１ディープトレンチのそれぞれの側壁面に沿って、第１領域に接する第２導電型の第１カラム層を形成するとともに、素子領域では、第２ディープトレンチの側壁面に沿って、第２領域に接する第２導電型の第２カラム層を形成する。複数の第１ディープトレンチ内のそれぞれに第１埋め込み絶縁体を形成するとともに、第２ディープトレンチ内に第２埋め込み絶縁体を形成する。素子領域に、第１主面と第２主面との間において電流の導通を行う半導体素子を形成する。第１埋め込み絶縁体および第２埋め込み絶縁体を覆うように、層間絶縁膜を形成する。終端領域に位置する層間絶縁膜に第１開口部を形成するとともに、素子領域に位置する層間絶縁膜に第２開口部を形成する。終端領域に、第１領域および第１開口部に充填される部分を介して、半導体基板の基板と電気的に接続される第１電極を形成するとともに、素子領域に、第２開口部に充填される部分を介して半導体素子と電気的に接続される第２電極を形成する。
【発明の効果】
【００１０】
一実施の形態に係る半導体装置によれば、半導体基板の反りが軽減される。
他の実施の形態に係る半導体装置の製造方法によれば、半導体基板の反りを軽減することができる。
【図面の簡単な説明】
【００１１】
【図１】各実施の形態に係る半導体装置の平面パターンの一例を示す平面図である。
【図２】実施の形態１に係る半導体装置の、図１に示す点線枠Ａ１内の平面パターンの一例を示す部分拡大平面図である。
【図３】同実施の形態において、図２に示す点線枠Ａ２内の平面パターンの一例を示す部分拡大平面図である。
【図４】同実施の形態において、図３に示す平面図との対応関係を含む、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】比較例に係る半導体装置の部分拡大平面図である。
【図１５】同実施の形態において、素子領域に形成される埋め込み絶縁体の配置パタンの他の例を示す部分平面図である。
【図１６】同実施の形態において、素子領域に形成される埋め込み絶縁体の配置パタンのさらに他の例を示す部分平面図である。
【図１７】実施の形態２に係る半導体装置の平面パターンの一例を示す部分拡大平面図である。
【図１８】同実施の形態において、半導体装置の断面図である。
【図１９】同実施の形態において、比較の対象なる半導体装置の平面パターンを示す部分平面図である。
【図２０】同実施の形態において、比較の対象となる半導体装置の、空乏層を含む断面図である。
【図２１】同実施の形態において、半導体装置の、空乏層を含む断面図である。
【図２２】同実施の形態において、チャージバランスと耐圧との関係を示すグラフである。
【図２３】同実施の形態において、終端領域における一の寄生バイポーラトランジスタの動作を説明するための断面図である。
【図２４】同実施の形態において、一の寄生バイポーラトランジスタの動作を抑制するための第１の方策を示す断面図である。
【図２５】同実施の形態において、一の寄生バイポーラトランジスタの動作を抑制するための第２の方策を示す断面図である。
【図２６】同実施の形態において、他の寄生バイポーラトランジスタの動作を抑制するための素子領域の構造を示す部分拡大断面図である。
【図２７】同実施の形態において、他の寄生バイポーラトランジスタの動作を抑制する構造のもとで、終端領域における一の寄生バイポーラトランジスタの動作を説明するための断面図である。
【図２８】同実施の形態において、他の寄生バイポーラトランジスタの動作を抑制する構造のもとで、一の寄生バイポーラトランジスタの動作を抑制するための第１の方策を示す断面図である。
【図２９】同実施の形態において、他の寄生バイポーラトランジスタの動作を抑制する構造のもとで、一の寄生バイポーラトランジスタの動作を抑制するための第２の方策を示す断面図である。
【図３０】実施の形態３に係る半導体装置の平面パターンの一例を示す部分拡大平面図である。
【図３１】同実施の形態において、図３０に示す点線枠Ａ３内の平面パターンの一例を示す部分拡大平面図である。
【図３２】同実施の形態において、図３０に示す点線枠Ａ４内の平面パターンの一例を示す部分拡大平面図である。
【図３３】同実施の形態において、変形例に係る半導体装置の平面パターンの一例を示す部分平面図である。
【図３４】同実施の形態において、図３３に示す点線枠Ａ５内の平面パターンの一例を示す部分拡大平面図である。
【図３５】同実施の形態において、図３３に示す点線枠Ａ６内の平面パターンの一例を示す部分拡大平面図である。
【図３６】実施の形態４に係る半導体装置の平面パターンの一例を示す部分拡大平面図である。
【図３７】同実施の形態において、図３６に示す点線枠Ａ７内の平面パターンの一例を示す部分拡大平面図である。
【図３８】同実施の形態において、図３６に示す点線枠Ａ４内の平面パターンの一例を示す部分拡大平面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
ここでは、終端領域に、埋め込み絶縁体（ディープトレンチ）が島状に配置された半導体装置の第１例について説明する。
【００１３】
まず、半導体装置の平面構造について、図１および図２を用いて説明する。図２は、図１に示す点線枠Ａ１内の平面パターンの一例を示す。図１および図２に示すように、半導体装置ＰＳＤでは、半導体基板ＳＵＢ（図４参照）の一方の主面（第１主面）の側に、素子領域ＥＦＲ、終端領域ＴＥＲおよびゲート電極パッドＧＥＰが規定されている。終端領域ＴＥＲは、素子領域ＥＦＲの周囲を取り囲むように配置されている。素子領域ＥＦＲには、ゲート配線ＧＩＣ、ソース電極ＳＥＬおよびソース配線ＳＩＣ形成されている。
【００１４】
ゲート配線ＧＩＣは、ゲート電極パッドＧＥＰに電気的に接続されている。ソース電極ＳＥＬには、ワイヤ（図示せず）がボンディングされている。終端領域ＴＥＲには、ドレイン配線ＤＩＣが形成されている。ドレイン配線ＤＩＣは、ソース配線ＳＩＣを取り囲むように配置されている。
【００１５】
次に、平面構造と断面構造とについて、図３および図４を用いてより詳しく説明する。図３は、図２に示す点線枠Ａ２内の平面パターンの一例を示す。図３および図４に示すように、半導体基板ＳＵＢは、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを含む。ｎ＋＋型基板ＮＰＳＢ（基板）は、半導体基板ＳＵＢの他方の主面（第２主面）の側に位置する。
【００１６】
まず、素子領域ＥＦＲでは、半導体素子としてＭＯＳＦＥＴが形成されている。半導体基板ＳＵＢの一方の主面から所定の深さにわたりｐ型のベース拡散層ＢＤＬが形成されている。ベース拡散層ＢＤＬは、終端領域ＴＥＲにまで延在するように形成されている。そのベース拡散層ＢＤＬの底からｎ型エピタキシャル層ＮＥＬに達するｎ型カラム層ＮＣＬ（第２領域）が形成されている。
【００１７】
半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬを貫通してｎ型カラム層ＮＣＬに達するゲートトレンチＴＲＣが形成されている。ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて、ゲート電極ＴＧＥＬが形成されている。ゲート電極ＴＧＥＬはメッシュ状に配置されている。ベース拡散層ＢＤＬには、半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬの底よりも浅い領域にわたり、ｎ型のソース拡散層ＳＤＬが形成されている。ｎ型のソース拡散層ＳＤＬは、ゲートトレンチＴＲＣの側方に形成されている。
【００１８】
また、半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬおよびｎ型カラム層ＮＣＬを貫通して、ｎ型エピタキシャル層ＮＥＬに達する複数の埋め込み絶縁体ＺＯＦ（第２埋め込み絶縁体）が形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内に形成されている。複数の埋め込み絶縁体ＺＯＦは、互いに距離を隔てて島状に配置されている。複数の埋め込み絶縁体ＺＯＦは、平面視的にメッシュ状に配置されたゲート電極ＴＧＥＬによって囲まれた領域に形成されている。
【００１９】
埋め込み絶縁体ＺＯＦの横方向（Ｘ軸方向）のピッチと、埋め込み絶縁体ＺＯＦの縦方向（Ｙ軸方向）のピッチとは、同じピッチＰ１に設定されている。埋め込み絶縁体ＺＯＦに接するように、ｐ型カラム層ＰＣＬが形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬにも接する。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとは、スーパージャンクション構造として、交互に配置されている。
【００２０】
素子領域ＥＦＲを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、ソース電極ＳＥＬ（第２電極）が形成されている。ソース電極ＳＥＬは、コンタクトＣＴＮＰを介して、ソース拡散層ＳＤＬと電気的に接続されている。また、ソース電極ＳＥＬは、コンタクトＣＴＰ、ＣＴＮＰを介して、ベース拡散層ＢＤＬと電気的に接続されている。
【００２１】
次に、終端領域ＴＥＲでは、半導体基板ＳＵＢの一方の主面から所定の深さにわたり、ｎ型拡散層ＮＤＬ（第１不純物層）が形成されている。そのｎ型拡散層ＮＤＬの底からｎ型エピタキシャル層ＮＥＬに達するｎ型カラム層ＮＣＬ（第１領域）が形成されている。半導体基板ＳＵＢの一方の主面からｎ型拡散層ＮＤＬおよびｎ型カラム層ＮＣＬを貫通してｎ型エピタキシャル層ＮＥＬに達する複数の埋め込み絶縁体ＺＯＦ（第１埋め込み絶縁体）が形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内に形成されている。複数の埋め込み絶縁体ＺＯＦは、互いに距離を隔てて島状に配置されている。
【００２２】
埋め込み絶縁体ＺＯＦの横方向（Ｘ方向）のピッチと、埋め込み絶縁体ＺＯＦの縦方向（Ｙ方向）のピッチとは、同じピッチＰ１に設定されている。埋め込み絶縁体ＺＯＦに接するように、ｐ型カラム層ＰＣＬが形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬにも接する。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとは、スーパージャンクション構造として、交互に配置されている。
【００２３】
埋め込み絶縁体ＺＯＦのうち、素子領域ＥＦＲに最も近い埋め込み絶縁体ＺＯＦ（埋め込み絶縁体第１部）と、その埋め込み絶縁体ＺＯＦから、素子領域ＥＦＲとは離れる方向に距離を隔てられた埋め込み絶縁体ＺＯＦ（埋め込み絶縁体第２部）との間に位置する領域には、分離領域としてｐ型エピタキシャル層ＰＥＬ（第２不純物層）が位置している。ベース拡散層ＢＤＬは、素子領域ＥＦＲからｐ型エピタキシャル層ＰＥＬに延在するように位置する。ｐ型エピタキシャル層ＰＥＬが位置する領域では、埋め込み絶縁体は配置されていない。
【００２４】
素子領域ＥＦＲに最も近い埋め込み絶縁体ＺＯＦと、その埋め込み絶縁体ＺＯＦから、素子領域ＥＦＲとは離れる方向に距離を隔てられた埋め込み絶縁体ＺＯＦとの間の距離Ｌ１は、ｐ型エピタキシャル層ＰＥＬの厚さＬ２に相当する長さよりも長く設定されている。たとえば、１００Ｖ耐圧の場合には、厚さＬ２は１０μｍ程度であり、距離Ｌ１は数十μｍ程度以上とされる。耐圧が上がるにしたがい、厚さＬ２はより厚くなる。
【００２５】
終端領域ＴＥＲを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、ドレイン電極ＤＥＬ（第１電極）が形成されている。ドレイン電極ＤＥＬは、コンタクトＣＴＮを介して、ｎ型拡散層ＮＤＬと電気的に接続されている。さらに、ｎ型拡散層ＮＤＬは、ｎ型カラム層ＮＣＬおよびｎ型エピタキシャル層ＮＥＬを介してｎ＋＋型基板ＮＰＳＢと電気的に接続されている。こうして、ドレイン電極ＤＥＬとｎ＋＋型基板ＮＰＳＢとが電気的に接続されている。ソース電極ＳＥＬおよびドレイン電極ＤＥＬを覆うように、パッシベーション膜ＰＶＦが形成されている。
【００２６】
なお、半導体装置ＰＳＤでは、ｎ＋＋型基板ＮＰＳＢが実質的なドレイン電極となる。ＭＯＳＦＥＴでは、半導体基板ＳＵＢの一方の主面の側に位置するソース電極ＳＥＬと、他方の主面の側に位置するｎ＋＋型基板ＮＰＳＢとの間で、電流の導通が行われる。半導体基板ＳＵＢの他方の主面に位置するｎ＋＋型基板ＮＰＳＢに、半導体基板ＳＵＢの一方の位置するドレイン電極ＤＥＬが電気的に接続されていることで、素子領域ＥＦＲの電位を安定化させることができる。
【００２７】
次に、上述した半導体装置の製造方法の一例について、説明する。まず、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを有する半導体基板ＳＵＢ（図５参照）を用意する。
【００２８】
次に、半導体基板ＳＵＢの一方の主面の側に規定される素子領域ＥＦＲに、ｐ型エピタキシャル層ＰＥＬの表面から所定の深さのゲートトレンチ（図示せず）が形成される。次に、熱酸化処理を行うことによって、ゲートトレンチ内に露出したｐ型エピタキシャル層ＰＥＬの部分を含むｐ型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜（図示せず）が形成される。次に、ゲートトレンチ内を充填するように、ポリシリコン膜（図示せず）が形成される。
【００２９】
次に、ｐ型エピタキシャル層ＰＥＬの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図５に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されたポリシリコン膜の部分が、ゲート電極ＴＧＥＬとして形成される。
【００３０】
次に、熱酸処理を行うことにより、ｐ型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦ（図６参照）が形成される。次に、所定の写真製版処理とエッチング処理を行うことにより、素子領域ＥＦＲおよび終端領域のそれぞれに、ディープトレンチＤＴＣが形成される（図６参照）。ディープトレンチＤＴＣは、ｐ型エピタキシャル層ＰＥＬの表面から、ｐ型エピタキシャル層ＰＥＬを貫通してｎ型エピタキシャル層ＮＥＬ（図６参照）に達するように形成される。ディープトレンチＤＴＣは、互いに距離を隔てて島状に形成される。
【００３１】
次に、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｎ型の不純物が斜め注入される。終端領域の一部を覆うように、フォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、ｎ型の不純物が斜め注入される。フォトレジストパターンを除去した後、図６に示すように、熱処理を行うことによって、素子領域ＥＦＲと終端領域ＴＥＲにおける所定の領域とのそれぞれに、ｎ型カラム層ＮＣＬが形成される。
【００３２】
次に、終端領域ＴＥＲの一部を覆うように、フォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンを注入マスクとして、ｐ型の不純物が注入される。フォトレジストパターンを除去した後、図７に示すように、熱処理を行うことにより、素子領域ＥＦＲと終端領域ＴＥＲにおける所定の領域とのそれぞれに、ディープトレンチＤＴＣの側壁面に沿ってｐ型カラム層ＰＣＬが形成される。ｐ型カラム層ＰＣＬはｎ型カラム層ＮＣＬに接する。
【００３３】
次に、ディープトレンチＤＴＣを埋め込むように、たとえば、ＣＶＤ法によって、シリコン酸化膜（図示せず）が形成される。次に、たとえば、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、ディープトレンチＤＴＣ内に位置するシリコン酸化膜の部分を残して、半導体基板ＳＵＢの上面上に位置するシリコン酸化膜の部分が除去される。
【００３４】
これにより、図８に示すように、素子領域ＥＦＲでは、埋め込み絶縁体ＺＯＦ（第２埋め込み絶縁体）が形成され、終端領域ＴＥＲでは、埋め込み絶縁体ＺＯＦ（第１埋め込み絶縁体）が形成される。終端領域ＴＥＲに形成される埋め込み絶縁体ＺＯＦは、平面視的に島状に形成される（図３参照）。また、素子領域ＥＦＲに形成される埋め込み絶縁体ＺＯＦも、平面視的に島状に形成される（図３参照）。
【００３５】
次に、熱酸化処理を行うことにより、半導体基板ＳＵＢの表面が酸化されて、保護絶縁膜ＴＰＦ（図９参照）が形成される。この熱処理の際に、ディープトレンチＤＴＣ内に位置するシリコン酸化膜が収縮する。次に、所定の写真製版処理を行うことにより、ベース拡散層が形成される領域を露出するフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンを注入マスクとして、保護絶縁膜ＴＰＦを介してｐ型の不純物が注入される。その後、フォトレジストパターンが除去される。こうして、図９に示すように、ｐ型のベース拡散層ＢＤＬが形成される。ベース拡散層ＢＤＬは、半導体基板ＳＵＢの表面から、ゲートトレンチＴＲＣの底よりも浅い位置にわたり形成される。
【００３６】
次に、図１０に示すように、所定の写真製版処理を行うことにより、終端領域ＴＥＲを露出するとともに、素子領域ＥＦＲでは、ソース拡散層が形成される領域を露出するフォトレジストパターンＰＲ１が形成される。そのフォトレジストパターンＰＲ１を注入マスクとして、保護絶縁膜ＴＰＦを介してｎ型の不純物が注入される。
【００３７】
これにより、素子領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。ソース拡散層ＳＤＬは、ベース拡散層ＢＤＬの表面から、ベース拡散層ＢＤＬの底よりも浅い位置にわたり形成される。終端領域ＴＥＲでは、ｎ型拡散層ＮＤＬが形成される。その後、フォトレジストパターンＰＲ１が除去される。
【００３８】
次に、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜となる絶縁膜（図示せず）が形成される。次に、その絶縁膜に、所定の写真製版処理およびエッチング処理を行うことにより、図１１に示すように、素子領域ＥＦＲでは、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬを露出する開口部ＣＨＥが形成される。終端領域ＴＥＲでは、ｎ型拡散層ＮＤＬを露出する開口部ＣＨＴが形成される。
【００３９】
次に、たとえば、スパッタ法等によって、層間絶縁膜ＩＬＦを覆うように、アルミニウム膜（図示せず）が形成される。そのアルミニウム膜に、所定の写真製版処理およびエッチング処理を行うことにより、図１２に示すように、素子領域ＥＦＲでは、ソース電極ＳＥＬが形成される。終端領域ＴＥＲでは、ドレイン電極ＤＥＬが形成される。
【００４０】
ソース電極ＳＥＬは、開口部ＣＨＥに埋め込まれたアルミニウム膜の部分によって、ソース拡散層ＳＤＬとベース拡散層ＢＤＬとに電気的に接続される。ドレイン電極ＤＥＬは、開口部ＣＨＴに埋め込まれたアルミニウム膜の部分によって、ｎ型拡散層ＮＤＬと電気的に接続される。
【００４１】
次に、ソース電極ＳＥＬおよびドレイン電極ＤＥＬを覆うように、パッシベーション膜となる絶縁膜（図示せず）が形成される。次に、その絶縁膜に所定の写真製版処理およびエッチング処理を行うことにより、図１３に示すように、素子領域ＥＦＲにおける所定の領域と終端領域ＴＥＲを覆うパッシベーション膜ＰＶＦが形成される。その後、スクライブ領域をダイシングすることにより、複数の半導体装置がチップとして取り出される。こうして、半導体装置ＰＳＤの主要部分が完成する。
【００４２】
上述した半導体装置ＰＳＤでは、終端領域ＴＥＲに形成される埋め込み絶縁体ＺＯＦを島状に配置することで、半導体基板の反りを抑制することができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００４３】
図１４に示すように、比較例に係る半導体装置では、素子領域ＥＦＲを取り囲むように終端領域ＴＥＲが配置されている。終端領域ＴＥＲには、素子領域ＥＦＲを連続して取り囲むようにリング状に形成されたディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成されている。その埋め込み絶縁体ＺＯＦを覆うように、ドレイン電極ＤＥＬが形成されている。
【００４４】
素子領域ＥＦＲにＭＯＳＦＥＴ等の半導体素子を形成する工程では、不純物を注入する際に、あらかじめ保護絶縁膜が形成される。この保護絶縁膜は、熱処理を行うことによって形成される。その熱処理は、ディープトレンチＤＴＣ内にシリコン酸化膜を形成した後の工程において行われることがある。その熱処理の際に、ディープトレンチＤＴＣ内に形成されたシリコン酸化膜は収縮する。
【００４５】
シリコン酸化膜が充填されたディープトレンチＤＴＣは、素子分離のためのトレンチと比べて十分に深く、そのような深いディープトレンチＤＴＣが素子領域ＥＦＲを連続して取り囲むようにリング状に形成されている。このため、熱処理によってシリコン酸化膜が収縮すると、半導体基板（ウェハ）は、下に向かって凸となるように反りやすくなる。
【００４６】
半導体基板が反った状態で、次の工程へ送られると、たとえば、半導体製造装置内において搬送エラーが発生するおそれがある。また、半導体製造装置内において、半導体基板がステージに確実に吸着されないおそれがある。
【００４７】
また、比較例に係る半導体装置のディープトレンチＤＴＣでは、Ｘ軸に沿って延在する部分およびＹ軸に沿って延在する部分のように、直線状に延在する部分がある。このため、ディープトレンチＤＴＣを介してｐ型の不純物を斜め注入によってｐ型カラム層を形成する際に、ディープトレンチＤＴＣの側壁面に沿ってｐ型カラム層が確実に形成されないおそれがある。たとえば、Ｘ軸に沿って斜めに注入した場合には、Ｘ軸方向に延在するディープトレンチＤＴＣの部分の側壁面には、ｐ型の不純物はほとんど注入されず、ｐ型カラム層が形成されないおそれがある。このため、終端領域ＴＥＲの耐圧が不足するおそれがある。
【００４８】
比較例に対して、上述した半導体装置ＰＳＤでは、ディープトレンチＤＴＣは、互いに間隔を隔てて島状に形成され、そのディープトレンチＤＴＣ内にシリコン酸化膜が形成される。これにより、その後の熱処理に伴って、シリコン酸化膜が収縮したとしても、リング状に形成されたディープトレンチ内のシリコン酸化膜が収縮する場合と比べて、半導体基板の反りを軽減することができる。その結果、次の工程の半導体製造装置内において、たとえば、搬送エラーが発生する等の不具合を抑制することができる。
【００４９】
また、ディープトレンチＤＴＣが島状に形成されることで、Ｘ軸またはＹ軸に沿って延在する部分が形成されているディープトレンチと比べると、ディープトレンチＤＴＣの側壁面に沿って、ｐ型カラム層ＰＣＬを確実に形成することができる。その結果、終端領域ＴＥＲの耐圧を確保することができる。
【００５０】
さらに、ディープトレンチＤＴＣの側壁面に沿って、ｐ型カラム層ＰＣＬが確実に形成されることで、ｐ型カラム層が形成されない箇所がある場合と比べて、リーク電流を抑制することができる。
【００５１】
また、ディープトレンチＤＴＣが島状に形成されることで、直線状に延在する部分が形成されているディープトレンチと比べると、ディープトレンチＤＴＣ内にシリコン酸化膜を確実に充填することができる。これにより、ディープトレンチＤＴＣ内にシリコン酸化膜が十分に形成されていない部分等に対して、シリコン酸化膜を形成する付加的な工程を設ける必要がなくなる。
【００５２】
さらに、ディープトレンチＤＴＣ内のシリコン酸化膜の充填性が向上することで、終端領域ＴＥＲの幅としては、比較的広い幅を設定することが可能になる。これにより、終端領域ＴＥＲの耐圧を向上させることができる。
【００５３】
また、半導体基板ＳＵＢのスクライブ領域ＳＲＢ（図３参照）をダイシングする際に、チッピングが発生した場合には、島状に配置された埋め込み絶縁体ＺＯＦにて、そのチッピングを止めることができる。これにより、チッピングが、素子領域ＥＦＲにまで及ぶのを阻止することができる。
【００５４】
さらに、上述した半導体装置の製造方法では、半導体基板ＳＵＢの一方の主面に位置するドレイン電極ＤＥＬと、半導体基板ＳＵＢの他方の主面に位置するｎ＋＋型基板ＮＰＳＢとを電気的に接続する構造を、素子領域ＥＦＲに形成されるディープトレンチＤＴＣを介してｎ型カラム層ＮＣＬを形成する工程と同時に形成することができる。すなわち、素子領域ＥＦＲとともに、終端領域ＴＥＲに形成されるディープトレンチＤＴＣを介してｎ型の不純物を注入することによって形成されるｎ型カラム層ＮＣＬによって、ドレイン電極ＤＥＬとｎ＋＋型基板ＮＰＳＢとを電気的に接続することができる。
【００５５】
なお、上述した半導体装置では、素子領域に形成される埋め込み絶縁体ＺＯＦとＭＯＳＦＥＴのゲート電極ＴＧＥＬの平面パターンとして、メッシュ状のゲート電極と島状の埋め込み絶縁体ＺＯＦを例に挙げて説明した。この他に、図１５に示すように、たとえば、埋め込み絶縁体ＺＯＦを島状の平面パターンとし、ゲート電極ＴＧＥＬをストライプ状の平面パターンとしてもよい。さらに、図１６に示すように、たとえば、埋め込み絶縁体ＺＯＦをストライプ状の平面パターンとし、ゲート電極ＴＧＥＬもストライプ状の平面パターンとしてもよい。
【００５６】
実施の形態２
ここでは、終端領域に、埋め込み絶縁体（ディープトレンチ）が島状に配置された半導体装置の第２例について説明する。
【００５７】
図１７および図１８に示すように、半導体装置ＰＳＤでは、終端領域ＴＥＲに配置された埋め込み絶縁体ＺＯＦのうち、素子領域ＥＦＲに最も近い埋め込み絶縁体ＺＯＦＥのピッチが、素子領域ＥＦＲに配置されている埋め込み絶縁体ＺＯＦのピッチよりも広く設定されている。
【００５８】
素子領域に配置された埋め込み絶縁体ＺＯＦのピッチは、ピッチＰ１に設定されている。埋め込み絶縁体ＺＯＦＥのＹ軸方向のピッチはピッチＰ３に設定されている。埋め込み絶縁体ＺＯＦＥと素子領域ＥＦＲの埋め込み絶縁体ＺＯＦとのピッチは、ピッチＰ２に設定されている。ピッチＰ２およびピッチＰ３は、ピッチＰ１よりも長く設定されている。なお、これ以外の構成については、図３および図４に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５９】
上述した半導体装置ＰＳＤは、ディープトレンチＤＴＣを形成する際のマスクパターンを変更するだけで、前述した図５〜図１３に示す工程と実質的に同様の工程を経て製造することができる。
【００６０】
上述した半導体装置ＰＳＤでは、埋め込み絶縁体ＺＯＦＥのピッチＰ２、Ｐ３が、素子領域ＥＦＲに配置されている埋め込み絶縁体ＺＯＦのピッチＰ１よりも広く設定されている。半導体基板ＳＵＢには、埋め込み絶縁体ＺＯＦ、ＺＯＦＥが形成されるディープトレンチＤＴＣを介してｎ型の不純物を注入することによって、ｎ型カラム層ＮＣＬＬ（ＮＣＬ）が形成される。
【００６１】
ここで、図１７および図１８に示す半導体装置（半導体装置Ａ）において、埋め込み絶縁体ＺＯＦＥが配置されるディープトレンチＤＴＣを介して形成されるｎ型カラム層ＮＣＬＬの不純物濃度を不純物濃度Ａとする。
【００６２】
一方、図１９に示すように、埋め込み絶縁体ＺＯＦＥのピッチＰ１が、素子領域ＥＦＲに配置されている埋め込み絶縁体ＺＯＦのピッチＰ１と同じピッチに設定される半導体装置（半導体装置Ｂ）において、埋め込み絶縁体ＺＯＦＥが配置されるディープトレンチＤＴＣを介して形成されるｎ型カラム層ＮＣＬの不純物濃度を不純物濃度Ｂとする。
【００６３】
そうすると、半導体装置Ａでは、埋め込み絶縁体ＺＯＦＥが配置されるディープトレンチＤＴＣのピッチがピッチＰ１よりも大きく設定されている。このため、単位体積当たりの不純物数としてそれぞれ定義される不純物濃度Ａと不純物濃度Ｂとでは、不純物濃度Ａが不純物濃度Ｂよりも低くなる。
【００６４】
これにより、半導体装置Ａと半導体装置Ｂとにおいてオフ時の空乏層を比較すると、図２０に示すように、半導体装置Ｂにおいて、ｎ型カラム層ＮＣＬに形成される空乏層ＤＰＬの空乏層幅ＤＰＬＷに対して、図２１に示すように、半導体装置Ａにおいて、ｎ型カラム層ＮＣＬＬに形成される空乏層ＤＰＬの空乏層幅ＤＰＬＷの方が広くなる。その結果、終端領域ＴＥＲの耐圧をさらに上げることができる。
【００６５】
また、図２２に示すように、埋め込み絶縁体ＺＯＦＥが配置される領域におけるｐ型の不純物濃度とｎ型の不純物濃度との比（チャージバランス）と、素子領域ＥＦＲにおけるチャージバランスとを、耐圧のピークとなるチャージバランスから外れるように、ｎ型の不純物またはｐ型の不純物が注入される。
【００６６】
スーパージャンクション構造を備えた半導体装置では、これらのチャージバランスを耐圧のピークとなるチャージバランスに合わせると、アバランシェ破壊が発生しやすくなることが知られている。アバランシェ破壊とは、誘導負荷でのスイッチングオフ動作時に発生するフライバック電圧等によって、スパイク電圧がＭＯＳＦＥＴのドレイン定格耐圧を超えてブレークダウン領域に入って破壊するモードである。
【００６７】
上述した半導体装置では、埋め込み絶縁体ＺＯＦＥが配置される領域のチャージバランスおよび素子領域ＥＦＲのチャージバランスを、耐圧のピークとなるチャージバランスから外すことで、このようなアバランシェ破壊を抑制することができる。
【００６８】
ところで、図２３に示すように、終端領域ＴＥＲにおける、ドレイン電極ＤＥＬがｎ型拡散層ＮＤＬに接触している領域に位置する埋め込み絶縁体ＺＯＦＣ（埋め込み絶縁体第３部）の近傍の領域（丸枠内参照）では、ｐ型カラム層ＰＣＬとｐ型エピタキシャル層ＰＥＬとの距離ＤＩＳが短くなると、寄生バイポーラトランジスタが動作することが想定される。すなわち、オフ時に、ｐ型エピタキシャル層ＰＥＬとｎ型カラム層ＮＣＬとｐ型カラム層ＰＣＬとからなるＰＮＰ寄生バイポーラトランジスタが動作をして、矢印に示すように、ドレイン電極ＤＥＬからソース電極ＳＥＬへ向かって電流が流れることが想定される。
【００６９】
このような想定されるＰＮＰ寄生バイポーラトランジスタの動作を抑制するために、図２４に示すように、埋め込み絶縁体ＺＯＦＣから素子領域ＥＦＲへ向かって、ｎ型拡散層ＮＤＬを延在させることが望ましい。ｎ型拡散層ＮＤＬが素子領域ＥＦＲへ向かって延在することで、オフ時において、空乏層ＤＰＬの空乏層端が、延在したｎ型拡散層ＮＤＬに沿って位置することになる。これにより、埋め込み絶縁体ＺＯＦＣ近傍の領域の電界が緩和されて、ＰＮＰ寄生バイポーラトランジスタが動作するのを抑制することができる。
【００７０】
また、図２５に示すように、埋め込み絶縁体ＺＯＦＣとｐ型エピタキシャル層ＰＥＬとの間の領域に、さらに埋め込み絶縁体ＺＯＦＭ（埋め込み絶縁体第４部）を配置することが望ましい。埋め込み絶縁体ＺＯＦＭを配置することで、埋め込み絶縁体ＺＯＦＣとｐ型エピタキシャル層ＰＥＬとの間の距離が確保されて、ＰＮＰ寄生バイポーラトランジスタが動作するのを抑制することができる。各実施の形態１、２において説明した半導体装置では、上述した２つの対策が講じられている。
【００７１】
また、ＭＯＳＦＥＴが形成された素子領域ＥＦＲでは、オフ時において、ｎ型のソース拡散層ＳＤＬとｐ型のベース拡散層ＢＤＬとｎ型カラム層ＮＣＬとからなる寄生ＮＰＮバイポーラトランジスタが動作して、アバランシェ破壊が生じることが想定される。このため、この寄生ＮＰＮバイポーラトランジスタが動作しないように、図２６に示すように、ｐ型カラム層ＰＣＬからゲート電極ＴＧＥＬへ向かって、ｐ型の高濃度層ＨＰＬ（第２高濃度層）を設けた対策が講じられることがある。
【００７２】
このｐ型の高濃度層ＨＰＬは、層間絶縁膜ＩＬＦに開口部ＣＨＥ、ＣＨＴが形成された後に、ｐ型の不純物を注入することによって形成される。このため、図２７に示すように、終端領域ＴＥＲでは、ｐ型の高濃度層ＨＰＬ（第１高濃度層）とｐ型エピタキシャル層ＰＥＬとの距離ＤＩＳが、さらに短くなることが想定される（丸枠内参照）。
【００７３】
そこで、上述した対策と同様に、図２８に示すように、埋め込み絶縁体ＺＯＦＣから素子領域ＥＦＲへ向かって、ｎ型拡散層ＮＤＬを延在させることで、埋め込み絶縁体ＺＯＦＣ近傍の領域の電界が緩和されて、ＰＮＰ寄生バイポーラトランジスタが動作するのを抑制することができる。
【００７４】
また、図２９に示すように、埋め込み絶縁体ＺＯＦＣとｐ型エピタキシャル層ＰＥＬとの間の領域に、さらに埋め込み絶縁体ＺＯＦＭを配置することで、埋め込み絶縁体ＺＯＦＣとｐ型エピタキシャル層ＰＥＬとの間の距離が確保されて、ＰＮＰ寄生バイポーラトランジスタが動作するのを抑制することができる。
【００７５】
実施の形態３
ここでは、終端領域に、埋め込み絶縁体（ディープトレンチ）が島状に形成された半導体装置の第３例について説明する。
【００７６】
図３０および図３１に示すように、半導体装置ＰＳＤの終端領域ＴＥＲでは、埋め込み絶縁体ＺＯＦの平面パターンが長方形状の埋め込み絶縁体ＺＯＦ（埋め込み絶縁体長方形部）が配置されている。ここでは、埋め込み絶縁体ＺＯＦは、たとえば、長辺がＹ軸に沿って配置されている。すなわち、埋め込み絶縁体ＺＯＦは、長辺がスクライブ領域と終端領域ＴＥＲとの境界に沿うように配置されている。
【００７７】
また、図３２に示すように、素子領域ＥＦＲでは、埋め込み絶縁体ＺＯＦが島状に配置されている。なお、これ以外の構成については、図３および図４に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００７８】
上述した半導体装置ＰＳＤは、ディープトレンチＤＴＣを形成する際のマスクパターンを変更するだけで、実施の形態１において説明した図５〜図１３に示す工程と実質的に同様の工程を経て製造することができる。
【００７９】
上述した半導体装置ＰＳＤでは、終端領域ＴＥＲには、埋め込み絶縁体ＺＯＦとして、平面パターンが長方形状の埋め込み絶縁体ＺＯＦが配置されている。しかも、埋め込み絶縁体ＺＯＦは、たとえば、長辺がＹ軸に沿って配置されている。これにより、半導体装置の製造工程において、特に、Ｙ軸方向にスクライブ領域をダイシングする際に、チッピングが発生したとしても、平面パターンが長方形状の埋め込み絶縁体ＺＯＦによって、チッピングが素子領域ＥＦＲへ及ぶのを確実に阻止することができる。
【００８０】
（変形例）
半導体基板に形成される半導体装置をチップとして取り出すために、半導体基板には、スクライブ領域として、たとえば、Ｘ軸方向に延在するスクライブ領域と、Ｙ軸方向に延在するスクライブ領域とが設けられる。
【００８１】
そこで、変形例に係る半導体装置では、図３３および図３４に示すように、Ｙ軸方向に延在するスクライブ領域の近傍の位置する終端領域ＴＥＲの部分では、埋め込み絶縁体ＺＯＦは、長辺がＹ軸（スクライブ領域と終端領域ＴＥＲとの境界）に沿うように配置されている。一方、図３３および図３５に示すように、Ｘ軸方向に延在するスクライブ領域の近傍に位置する終端領域ＴＥＲの部分では、埋め込み絶縁体ＺＯＦは、長辺がＸ軸（スクライブ領域と終端領域ＴＥＲとの境界）に沿うように配置されている。
【００８２】
これにより、半導体装置の製造工程において、Ｙ軸方向およびＸ軸方向のそれぞれに延在するスクライブ領域をダイシングする際に、チッピングが発生したとしても、平面パターンが長方形状の埋め込み絶縁体ＺＯＦによって、チッピングが素子領域ＥＦＲへ及ぶのをさらに確実に阻止することができる。
【００８３】
実施の形態４
ここでは、終端領域に、埋め込み絶縁体（ディープトレンチ）が島状に配置された半導体装置の第４例について説明する。
【００８４】
図３６および図３７に示すように、半導体装置ＰＳＤの終端領域ＴＥＲでは、埋め込み絶縁体ＺＯＦの平面パターンが長方形状の埋め込み絶縁体ＺＯＦ（埋め込み絶縁体長方形部）が配置されている。ここでは、埋め込み絶縁体ＺＯＦは、長辺がＹ軸に沿って位置する埋め込む絶縁体ＺＯＦと、長辺がＸ軸に沿って位置する埋め込み絶縁体ＺＯＦとが、互いに間隔を隔てて交互に配置されている。
【００８５】
また、図３８に示すように、素子領域ＥＦＲでは、埋め込み絶縁体ＺＯＦが島状に配置されている。なお、これ以外の構成については、図３および図４に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８６】
上述した半導体装置ＰＳＤは、ディープトレンチＤＴＣを形成する際のマスクパターンを変更するだけで、実施の形態１において説明した図５〜図１３に示す工程と実質的に同様の工程を経て製造することができる。
【００８７】
上述した半導体装置ＰＳＤでは、終端領域ＴＥＲには、長辺がＹ軸に沿って位置する埋め込む絶縁体ＺＯＦと、長辺がＸ軸に沿って位置する埋め込み絶縁体ＺＯＦとが、互いに間隔を隔てて交互に配置されている。
【００８８】
これにより、半導体装置の製造工程において、Ｙ軸方向およびＸ軸方向のそれぞれに延在するスクライブ領域をダイシングする際に、チッピングが発生したとしても、埋め込み絶縁体ＺＯＦによって、チッピングが素子領域ＥＦＲへ及ぶのを確実に阻止することができる。
【００８９】
なお、上述した各実施の形態では、半導体素子として、ＭＯＳＦＥＴを例に挙げて説明した。半導体素子としては、半導体基板の一方の主面と他方の主面との間において電流の導通を行う半導体素子であれば、ＭＯＳＦＥＴに限られるものではなく、たとえば、ｐｎダイオード、ショットキーダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
【００９０】
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【００９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９２】
ＰＳＤ  半導体装置、ＧＥＰ  ゲート電極パッド、ＥＦＲ  素子領域、ＴＥＲ  終端領域、ＳＲＢ  スクライブ領域、ＮＰＳＢ  ｎ＋＋型基板、ＮＥＬ  Ｎ型エピタキシャル層、ＰＥＬ  ｐ型エピタキシャル層、ＳＵＢ  半導体基板、ＴＲＣ  ゲートトレンチ、ＧＩＦ  ゲート絶縁膜、ＴＧＥＬ  ゲート電極、ＧＩＣ  ゲート配線、ＤＴＣ  ディープトレンチ、ＺＯＦ、ＺＯＦＣ、ＺＯＦＭ  埋め込み絶縁体、ＰＣＬ  ｐ型カラム層、ＮＣＬ、ＮＣＬＬ  ｎ型カラム層、ＩＰＦ  保護絶縁膜、ＴＰＦ  保護絶縁膜、ＢＤＬ  ベース拡散層、ＳＤＬ  ソース拡散層、ＮＤＬ  ｎ型拡散層、ＩＬＦ  層間絶縁膜、ＣＨＥ、ＣＨＴ  開口部、ＳＥＬ  ソース電極、ＳＩＣ  ソース配線、ＤＥＬ  ドレイン電極、ＤＩＣ  ドレイン配線、ＨＰＬ  ｐ型高濃度層、ＣＴＮＰ  コンタクト、ＣＴＰ  コンタクト、ＣＴＮ  コンタクト、ＰＶＦ  パッシベーション膜、ＤＰＬ  空乏層、ＤＰＬＷ  空乏層幅、ＰＲ１  フォトレジストパターン。
【図１】
2019033148.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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