(57)【要約】      （修正有）【課題】量子集積回路、特に超伝導量子集積回路用コンデンサー構造の製造方法を提供する。【解決手段】第１基板１１上に第１ウエハー構造Ａを形成する。第２基板７上に第２ウエハー構造Ｓを形成する。第２ウエハー構造は、エッチング停止層５、誘電体層３、第２金属膜を積層したヘテロ構造Ｈ１である。第２金属膜１を結合媒体として用いて第１、第２ウエハー構造を互いに接着し、第１、第２基板間に挟まれた、ヘテロ構造を含む接着層スタックを形成する。第２ウエハー構造から第２基板を剥離し、エッチング停止層で停止する。接着層スタックからエッチング停止層を選択的に除去し、誘電体層を露出する。誘電体層上に上部電極層を形成し、第２金属膜に複数の平行溝をパターニングする。パターニングは接着前又は上部電極層形成後に行われ、平行溝は上部電極層と接着層スタックを貫通して延びる。【選択図】図１Ａ
2019091891.tif 000002
【特許請求の範囲】
【請求項１】
量子集積回路、特に超伝導量子集積回路用のコンデンサー構造（１００）を製造する方法であって、
第１基板（１１）を含む第１ウエハー構造（Ａ）を提供することと、
第２基板（７、２７）と、前記第２基板（７、２７）上のヘテロ構造（Ｈ１、Ｈ２）とを含む第２ウエハー構造（Ｂ１、Ｂ２）であって、前記ヘテロ構造（Ｈ１、Ｈ２）は、埋め込みエッチング停止層（５、２５）と、前記エッチング停止層（５、２５）上の誘電体層（３、２３）と、前記ヘテロ構造（Ｈ１、Ｈ２）の前記誘電体層（３、２３）上に堆積された第２金属膜（１、１２）とを含む、第２ウエハー構造（Ｂ１、Ｂ２）を提供することと、
前記第２金属膜（１、１２）を結合媒体として用いて前記第１ウエハー構造（Ａ）と前記第２ウエハー構造（Ｂ１、Ｂ２）とを互いに接着し、それによって前記第１基板（１１）と前記第２基板（７、２７）との間に挟まれた接着層スタック（ＢＬＳ１、ＢＬＳ２）であって、前記埋め込みエッチング停止層（５、２５）と、前記誘電体層（３、２３）と、前記第２金属膜（１、１２）とを含む接着層スタック（ＢＬＳ１、ＢＬＳ２）を形成することと、
前記第２ウエハー構造（Ｂ１、Ｂ２）から前記第２基板（７、２７）を剥離し、前記埋め込みエッチング停止層（５、２５）で停止することと、
前記接着層スタック（ＢＬＳ１、ＢＬＳ２）から前記埋め込みエッチング停止層（５、２５）を選択的に除去し、それによって前記第２ウエハー（Ｓ、Ｅ）の前記誘電体層（３、２３）を露出することと、
前記第２ウエハー（Ｓ、Ｅ）の露出した前記誘電体層（３、２３）上に上部電極層（１３、２９）を形成することと、
前記第２金属膜（１、１２）に複数の平行な溝をパターニングすることと
を含み、
前記パターニングするステップは、前記接着ステップの前又は前記上部電極層（１３、２９）の形成後に行われ、
前記平行な溝は、前記上部電極層（１３、２９）及び前記接着層スタック（ＢＬＳ１、ＢＬＳ２）を貫通して延びる、方法。
【請求項２】
前記第２金属膜は、Ａｌ又は類似の超伝導材料を含む、請求項１に記載の方法。
【請求項３】
前記第１ウエハー構造（Ａ）を提供するステップは、前記第１基板（１１）上に第１金属膜（９）を堆積させることを更に含み、特に前記第１金属膜（９）及び前記第２金属膜（１、２１）は同じ材料を含む、請求項１又は２に記載の方法。
【請求項４】
前記パターニングするステップは、前記第２金属膜（１、１２）にある前記平行な溝にサイズが一致する複数の更なる平行な溝を前記第１金属膜（９）にパターニングすることを更に含み、前記パターニングするステップが前記接着ステップの前に行われる場合、前記接着ステップは、前記第２金属膜（１、１２）にある前記平行な溝が前記第１金属膜（９）にある更なる平行な溝と一致するように、前記第１ウエハー構造（Ａ）と前記第２ウエハー構造（Ｂ１、Ｂ２）とを位置合わせすることを更に含む、請求項３に記載の方法。
【請求項５】
前記第１基板（１１）は、Ｓｉ及び／又はＧａＡｓ及び／又はサファイアを含む、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記第２ウエハー（Ｓ）の前記第２基板（７）はＳｉハンドルウエハーであり、前記埋め込みエッチング停止層（５）は埋め込み酸化物層であり、前記誘電体層（３）は単結晶Ｓｉデバイス層（３）であり、それによって前記第２ウエハー（Ｓ）はシリコンオンインシュレータ（ＳＯＩ）である、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第２ウエハー（Ｅ）の前記第２基板（２７）はＧａＡｓホスト基板を含み、前記埋め込みエッチング停止層（２５）が、好ましくはｘ＞４０％の高Ａｌ含有量のＡｌxＧａ1-xＡｓ合金を含む、ＡｌＧａＡｓエッチング停止層であり、誘電体層は単結晶ＧａＡｓ層（２３）である、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記ＡｌＧａＡｓエッチング停止層（２５）及び前記ＧａＡｓ層（２３）は、前記ＧａＡｓホスト基板（２７）上にエピタキシャル成長させられる、請求項７に記載の方法。
【請求項９】
前記接着ステップは、イオンミリング又は化学エッチングのような機械的又は化学的手段によって前記第１金属膜（９）及び前記第２金属膜（１、２１）から表面酸化物層を除去することを更に含む、請求項３から８のいずれか一項に記載の方法。
【請求項１０】
前記接着ステップは、１０-7ミリバール未満の圧力を有する高真空又は超高真空環境で行われる、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第２ウエハー（Ｓ、Ｅ）から前記第２基板（７、２７）を除去するステップは、ラッピング及び／又は選択的な乾式又は湿式エッチングによって前記第２基板（７、２７）を剥離することを含む、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
前記上部電極層（１３、２９）は、Ａｌ又は代替的な超伝導材料を含む、請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
コンデンサー構造（１００）であって、
第１基板（３３）と、
前記第１基板（１１）上に形成された少なくとも１つのコンデンサー（１００．１、１００．２、・・・、１００．６）と
を含み、前記少なくとも１つのコンデンサー（１００．１、１００．２、・・・、１００．６）の各々が、
前記第１基板（３３）上に設けられた第１電極層（４３）と、
前記第１基板（３３）と反対側を向いている第２電極層（４５）と、
前記第１電極層（４３）と前記第２電極層（４５）との間に挟まれた単結晶半導体層又は多層ヘテロ構造（３５）とを含む、コンデンサー構造。
【請求項１４】
前記ヘテロ構造（３５）は、埋め込み酸化物層と、前記埋め込み酸化物層上のＳｉデバイス層とを含み、或いは前記ヘテロ構造（３５）は、好ましくはｘ＞４０％の高Ａｌ含量のＡｌxＧａ1-xＡｓ合金を含む、ＡｌＧａＡｓエッチング停止層と、ＡｌＧａＡｓエッチング停止層上のＧａＡｓ層とを含む、請求項１３に記載のコンデンサー構造。
【請求項１５】
前記第１電極層（４３）及び前記第２電極層（４５）は同じ材料を含み、好ましくは前記第１金属膜（４３）及び前記第２金属膜（４５）はＡｌを含む、請求項１３又は１４に記載のコンデンサー構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、低損失のコンデンサー構造及び低損失の量子集積回路用コンデンサー構造を製造する方法に関する。
【背景技術】
【０００２】
量子計算は一部のコンピューター計算に革命をもたらすと予想されているが、そのようなシステムの開発は、現在、特に典型的な薄膜材料の誘電損失に関して、現代のマイクロ加工技術及びナノ加工技術における限界によって妨げられている。例えば、最も汎用的な量子コンピューターは、実際的な問題を解決するために何百万もの量子ビットを必要とし且つ何百万ものゲートに対してそれらが誤りなく動作することを必要とするゲートモデル量子コンピューターである。このような計算を直ちに完了するのに必要とされるように、物理量子ビットが１０-12以上のオーダーの誤り率を有するとは予想されないため、汎用量子コンピューターはフォールトトレラントである必要があり、それらは最終的な結果を変えずに時折のエラーを検出及び訂正できなければならない。これに対する解決策は、量子誤り訂正符号である。量子誤り訂正は、複数の物理量子ビットを使用して物理量子ビットの誤りを検出及び訂正できるように単一の論理量子ビットを符号化するという点で、古典的な誤り訂正符号のように機能する。しかしながら、量子誤り訂正は、ビットフリップエラーと位相フリップエラーという２種類のエラーがあるため、より困難である。また、量子ビット状態が基底状態の１つに投影され、計算が中断されるため、論理量子ビット状態を測定せずにエラーを検出できることが重要である。各誤り訂正符号は、閾値（それを超えると誤りが訂正できるよりも速く発生する物理量子ビットに対する最大誤り率）を有する。実際には、誤り訂正に必要なリソースが閾値付近で劇的に増加するので、閾値を十分に下回る誤り率を有することが望ましい。スケーラブルな量子論理の開発には、低損失とそれに対応した高いコヒーレンスを維持しながら高密度の量子ビット配列を作ることが重要である。超伝導量子ビット（完全に統合され、最終的にはチップベースの量子コンピューターを構築するための最も有望なプラットフォーム）の製造における重要な課題は、低誘電損失と従って長いコヒーレンス時間とを維持しながら高密度の量子ビット配列を作ることである。
【０００３】
ここで、損失角は単位なしで与えられることを理解されたい。これは、損失角をラジアンで測定することに相当する。また、損失正接は無次元量である。小さな損失角の場合、無次元損失角の正接である損失正接は、正接関数のテイラー展開によって証明され得るように、損失角自体によってよく近似され、ｔａｎδ≒δとなる。ここで、δは損失角、ｔａｎδは損失正接である。低損失の結晶質誘電体層は、損失角又は損失正接が１０-6未満の結晶質誘電体層として理解されるべきである。
【０００４】
ジョセフソン接合に基づく超伝導量子ビットは、スケーラブルな量子計算の最も有望なプラットフォームの１つである。トランズモン量子ビットは、フォールトトレラント閾値付近で動作し且つビットフリップエラーは訂正するが位相フリップは訂正しない部分的なエラー訂正コードを実装する単一チップ上の複数の量子ビットで既に示されている。しかしながら、これらのシステムでは、スケーラビリティに対する障壁が依然として残っている。
【０００５】
超伝導量子ビットにおけるエラーの主な原因の一つは誘電損失である。全ての超伝導量子ビットはいくらかの静電容量を有し、そのコンデンサーの損失正接はデコヒーレンスの主な要因である。ＳｉＯ2及び非晶質Ｓｉのような堆積非晶質誘電体は、１０-3と１０-5の間の損失正接を有し、この損失正接が、量子ビットコヒーレンス時間（Ｔ１）を数マイクロ秒以下に制限する。最良の超伝導量子ビットは、結晶基板が誘電材料として使用されるコプレーナコンデンサーを使用する。これらの構造は、約１０-6の損失正接を実験的に証明した。これは他の方法に比べて著しい改善であるが、１０-6の範囲の損失正接でさえも、約１０-8であるバルク基板の予想損失正接よりかなり悪い。線形共振器のシミュレーションと測定は、これらのシステムに見られる過剰な散逸は、金属／基板界面と基板／空気界面の薄い（例えば厚さ１〜３ｎｍの）境界層における欠陥によって説明できることを示した。これらの欠陥領域の関与率を低減するように量子ビットの幾何学的配列を変更することにより、コヒーレンスを改善することができる。これは、貯蔵エネルギーの多くがバルク材料（例えば主に結晶基板）にあるが、チップ上の真空にもあるように、コンデンサー電極のサイズ及び間隔を大きくすることによって行われる。これには、量子ビットコンデンサーを劇的に大きくし、全体の量子ビット密度を制限すると同時にクロストーク及び放射損失を増加させるという欠点がある。
【０００６】
現在の技術の平面トランズモン量子ビットは、単結晶サファイア又はシリコンのベース基板上の接地面に埋め込まれた数百ミクロンレベルのサイズを有するコンデンサーパッドを必要とする。これらの構造における金属電極は、非常にクリーンな分子線エピタキシー（ＭＢＥ）システムでベース基板上に堆積され、境界層における欠陥密度を最小にする。これらの量子ビットは、５０マイクロ秒のオーダーの典型的なＴ１寿命を有する。
【０００７】
平面（プレーナ）トランズモンのサイズは、２つの重要な問題のために任意に大きくすることはできない。第１の問題はクロストークである。チップ上に複数の量子ビットが存在し且つコンデンサー電極が大きい場合、量子ビット間のカップリングを促す量子ビット間静電容量が存在する。第２の問題は放射損失である。この場合、量子ビットコンデンサーはアンテナとして機能し、量子ビットエネルギーは、放射又は金属エンクロージャ内の共振への結合によって失われる可能性がある。これらの問題は、機械加工されたマイクロ波共振器の内部に単一の量子ビットチップを置くことによって、３次元トランズモンにおいて回避される。この共振器が非常に高いＱ値を有する限り、これは放射損失及びクロストークをほぼ排除する。これにより、コンデンサーをはるかに大きくすることができ、Ｔ１を１００マイクロ秒超まで増加させることができる。残念なことに、これは、個々の量子ビットを容認できないほど大きくし（すなわち、典型的には一辺が数ｃｍ）、また２量子ビットゲート動作を実行するために量子ビットを結合することを困難にするので、スケーラブルなアプローチではない。その結果、３次元トランズモンは長いコヒーレンス時間に達するが、より重要な「ゲート時間に対するコヒーレンス時間」の比は低くなる。これは、制御可能な結合を有する集積されたマルチ量子ビットデバイスを製造する能力を維持しながら、誘電損失を減少させることの重要性を示している。
【０００８】
要約すると、超伝導量子ビットは、一般的にジョセフソン接合に基づいており、部分的な誤り訂正符号を有する基本的なマルチ量子ビットシステムのような機能が既に示されている。それでも、真にスケーラブルなアーキテクチャを実現する上で大きな障壁が残っており、超伝導量子ビットにおける誘電損失が主要な障害である。標準的な非晶質誘電体膜は、（２つの導電性電極間の「スペーサ」層として機能する）平行板超伝導量子ビットの製造に使用される場合、それらの過度に高いレベルの誘電損失のためにコヒーレンス時間を著しく制限する。この問題を回避するための現在の回避策は、結晶基板上にコプレーナ超伝導量子ビットを作製することであり、これは劇的に低い誘電損失と従って優れた計算性能を示す。しかしながら、そのようなコプレーナ構造は、いくつかの欠点を示し、最も顕著なのは（一辺が数センチになることもある）非常に大きなサイズによるスケーラビリティの欠如である。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記を考慮して、真にスケーラブルな量子計算アーキテクチャを開発する上での重要な障壁の１つを克服するために、薄膜損失の問題に対する新規な解決策を提供する必要がある。
【課題を解決するための手段】
【００１０】
本開示は、量子集積回路、特に超伝導量子集積回路用の低損失コンデンサー構造を製造する方法であって、第１基板を含む第１ウエハー構造を提供することと、第２基板と、第２基板上のヘテロ構造とを含む第２ウエハー構造であって、ヘテロ構造は、埋め込みエッチング停止層と、エッチング停止層上の誘電体層と、ヘテロ構造の誘電体層上に堆積された第２金属膜とを含む、第２ウエハー構造を提供することと、第２金属膜を結合媒体として用いて第１ウエハー構造と第２ウエハー構造とを互いに接着し、それによって第１基板と第２基板との間に挟まれた接着層スタックであって、埋め込みエッチング停止層と、誘電体層と、第２金属膜とを含む接着層スタックを形成することと、第２ウエハー構造から第２基板を剥離し、埋め込みエッチング停止層上で停止することと、埋め込みエッチング停止層を選択的に除去し、それによって第２ウエハーの誘電体層を露出することと、第２ウエハーの露出した誘電体層上に上部電極層を形成することと、コンデンサースタックを貫通して第２金属膜に複数の平行な溝をパターニングすることと含み、パターニングするステップは接着ステップの前又は上部電極層の形成後に行われ、平行な溝は上部電極層及び接着層スタックを貫通して延びる、方法を開示している。
【００１１】
この明細書全体にわたってベースウエハーと第１ウエハーという用語は同義語として使用され得ることを理解されたい。ヘテロ構造は、少なくとも１つ、典型的には複数の単結晶層を含むと理解されるべきである。選択的に除去することは、下にある材料を除去／損傷することなく、ベースウエハー及びエッチング停止層を除去することを意味することを理解されたい。
【００１２】
第２金属膜をヘテロ構造の誘電体層上に堆積させることは、第１金属堆積ステップを表す。したがって、第２ウエハーの露出した誘電体層上に上部電極を形成することは、追加の金属堆積ステップを表す。
【００１３】
接着ステップは、一般的に、第１ウエハー構造と第２ウエハー構造上の第２金属膜とが互いに向かい合い、次いで接着のために直接接触することができるように、２つのウエハーの一方、すなわち第１ウエハー又は第２ウエハーを裏返すことを含む。
【００１４】
パターニングステップは、接着ステップ前のプレパターニング又は接着ステップ後のポストパターニングとして行うことができる。プレパターニングとして行う場合、２つのウエハー構造が互いに接着されるときに、溝は金属膜内に既に有効に存在し、そうでなければ、溝は接着ステップ後に形成される。
【００１５】
上記方法において、第１ウエハー構造を提供するステップは、第１基板上に第１金属膜を堆積させるステップを更に含むことができ、詳細には、第１金属膜と第２金属膜は同じ材料を含む。一般的に、第１金属膜は、第１基板上に直接堆積されることができる。
【００１６】
したがって、第１金属膜は任意選択のものである。第１基板上の第１金属膜が存在する場合、第１ウエハー構造と第２ウエハー構造とを互いに接着する接着ステップは、一般的に、第１金属膜と第２金属膜の両方を結合媒体として用いることを含む。そうではなく、第１金属膜が存在しない場合、第１ウエハー構造と第２ウエハー構造とを接着する接着ステップは、第２金属膜と第１ウエハーの表面とを結合媒体として用いる。
【００１７】
上記方法において、第１金属膜及び第２金属膜は、Ａｌ又は類似の超伝導材料を含むことができる。
【００１８】
上記方法において、パターニングするステップは、複数の更なる平行な溝を第１金属膜にパターニングすることを更に含むことができ、更なる平行な溝は、第２金属膜の平行な溝にサイズが一致する。パターニングするステップが接着ステップの前に行われる場合、接着ステップは、第２金属膜の平行な溝が第１金属膜の更なる平行な溝に合うように、第１ウエハー構造及び第２ウエハー構造を整列させることを更に含むことができる。
【００１９】
ここで、第１金属膜が存在する場合、第１金属膜の更なる溝は、第２金属膜の溝の横方向の寸法又は面積寸法と一致し得る。接着の前にパターニングを行う場合、通常は接着ステップ中に、第２金属膜と第１金属膜のそれぞれの溝の位置合わせを行うことができる。
【００２０】
金属膜、特にＡｌ膜は、キャリア基板上にベース電極の一方の半分を形成することができる。詳細には、ベース電極は、超伝導ベース電極であることができる。第２ウエハー構造のヘテロ構造上に第２薄膜Ａｌ層を堆積させることは、ベース電極、特に超伝導ベース電極の第２の半分を提供する。
【００２１】
上記方法において、第１基板は、Ｓｉ及び／又はＧａＡｓ及び／又はサファイアを含むことができる。
【００２２】
上記方法において、第２ウエハーの第２基板はＳｉハンドルウエハーであることができ、埋め込みエッチング停止層は埋め込み酸化物層であることができ、誘電体層は単結晶Ｓｉデバイス層であることができ、それによって第２ウエハーは、シリコンオンインシュレータ（ＳＯＩ）ウエハーであることができる。
【００２３】
上記方法において、第２ウエハーの第２基板はＧａＡｓホスト基板を含むことができ、埋め込みエッチング停止層は、好ましくはｘ＞４０％の高Ａｌ含有量のＡｌxＧａ1-xＡｓ合金を含む、ＡｌＧａＡｓエッチング停止層であることができ、誘電体層はＧａＡｓ層であることができる。
【００２４】
上記方法において、ＡｌＧａＡｓエッチング停止層及びＧａＡｓ層は、ＧａＡｓホスト基板上にエピタキシャル成長させられることができる。
【００２５】
上記方法において、接着ステップは、イオンミリング又は化学エッチングなどの機械的又は化学的手段によって、第１金属膜（第１金属膜が存在する場合）及び／又は第２金属膜から表面酸化物層を除去することを更に含むことができる。
【００２６】
この除去又はクリーニングステップは、中間又は接着前ステップとして機能するはずである。
【００２７】
上記方法において、接着ステップは、圧力が１０-7ミリバール未満の高真空又は超高真空環境で行うことができる。
【００２８】
上記方法において、第２ウエハーから第２基板を除去するステップは、ラッピング及び／又は選択的な乾式又は湿式エッチングによって第２基板を剥離することを含むことができる。
【００２９】
上記方法において、上部電極層はＡｌ又は代替的な超伝導材料を含むことができる。
【００３０】
本開示は更に、コンデンサー構造であって、第１基板と、第１基板上に形成された少なくとも１つのコンデンサーとを含み、少なくとも１つのコンデンサーの各々が、第１基板上に設けられた第１電極層と、第１基板と反対側を向いている第２電極層と、第１電極層と第２電極層との間に挟まれた単結晶半導体層又は多層ヘテロ構造とを含む、コンデンサー構造を開示している。
【００３１】
単結晶誘電体構造は、コンデンサー又はコンデンサーのアレイを構築するために使用される誘電体ベース構造と解釈されることができる。コンデンサーのアレイは、通常は、複数の別個のコンデンサーを含む。コンデンサー構造は、上述の方法に従って製造することができる。
【００３２】
誘電体構造において、多層ヘテロ構造は、埋め込み酸化物層と、埋め込み酸化物層上の単結晶Ｓｉデバイス層とを含むことができ、或いはヘテロ構造は、好ましくはｘ＞４０％の高Ａｌ含量のＡｌxＧａ1-xＡｓ合金を含む、ＡｌＧａＡｓエッチング停止層と、ＡｌＧａＡｓエッチング停止層上の単結晶ＧａＡｓ層とを含むことができる。
【００３３】
誘電体構造において、第１電極層及び第２電極層は同じ材料を含むことができ、好ましくは第１電極層及び第２電極層はＡｌを含むことができる。
【００３４】
有限の厚さの第１ウエハー／ベースウエハーと第２ウエハーの両方が２つの表面から構成され、その一方がそれぞれの基板の上面とみなされ、他方が底面と見なされることを理解されたい。ベースウエハーと第２ウエハーの両方について、各基板の２つの表面の一方は、更なる加工が施される表面として選択される。その表面は、それぞれの基板の上面であると見なされる。
【００３５】
本開示の上記及び他の態様、特徴及び利点は、添付の図面と併せて以下の詳細な説明からより明らかになるであろう。
【図面の簡単な説明】
【００３６】
【図１Ａ】本開示の一実施形態によるプロセスフローステップの図を概略的に示す。
【図１Ｂ】図１Ａの実施形態によるプロセスフローステップの一変形を概略的に示す。
【図２】第１ウエハー構造と第２ウエハー構造の接着を含むプロセスフローの更なるステップを概略的に示す。
【図３】図３Ａ及び図３Ｂは、ハンドル基板の剥離及びエッチング停止層の除去を含むプロセスフローの更なるステップを示す。
【図４】図４Ａ及び図４Ｂは、図３Ｂに示す構造に溝をパターニングすることを含むプロセスフローの更なるステップを示す。
【図５Ａ】本開示の更なる実施形態によるプロセスフローステップの図を概略的に示す。
【図５Ｂ】図５Ａの実施形態によるプロセスフローステップの一変形を概略的に示す。
【図６】本開示の更なる実施形態の第１及び第２ウエハー構造の相互の接着を含むプロセスフローの更なるステップを概略的に示す。
【図７】図７Ａ及び図７Ｂは、ハンドル基板の剥離を含むプロセスフローの更なるステップを示す。
【図８】図８Ａ及び図８Ｂは、図７Ｂに示す構造に溝をパターニングすることを含むプロセスフローの更なるステップを示す。
【図９】第１又は第２実施形態による複数のコンデンサーを含む、本開示によるコンデンサー構造を示す。
【図１０】図１０Ａ及び図１０Ｂは、本開示の一実施形態による、図１Ａ、図１Ｂ及び図２に示すプロセスフローステップの一変形を示す。
【図１１】図１１及び図１１Ｂは、本開示の一実施形態による、図５Ａ、図５Ｂ及び図６に示すプロセスフローステップの一変形を示す。
【発明を実施するための形態】
【００３７】
図１Ａは、本開示による第１実施形態を示す。図１Ａにおいて、第１ウエハー／ベースウエハー構造Ａが設けられている。第１ウエハー構造Ａは、第１基板１１を含む。図１Ａには、第１金属膜９が第１基板１１上に直接堆積されて示されている。しかしながら、図１Ａとは対照的に、図１Ｂには、金属膜９は任意選択のものであることが示されている。したがって、第１ウエハー構造Ａは、第１基板１１のみを含むこともできる。第１金属膜９は、Ａｌ膜であることができる。図１Ａ及び図１Ｂはまた、第２ウエハーＳを含む第２ウエハー構造Ｂ１を開示している。第２ウエハーＳは、第２基板７と、第２基板７上に直接堆積されたヘテロ構造Ｈ１とを含む。第２基板７は、シリコン（Ｓｉ）を含むことができ、詳細にはＳｉハンドルウエハーであることができる。ヘテロ構造Ｈ１は、少なくとも１つの、典型的には２つ以上の層を含むことができる。図１Ａ及び図１Ｂにおいて、ヘテロ構造Ｈ１は２つの層を含む。図１Ａ及び図１Ｂに開示したヘテロ構造Ｈ１の第１層は層５である。層５は、エッチング停止層としても機能する埋め込み酸化物層である。埋め込み酸化物層５は、通常は、第２基板７の表面に直接形成される。図１Ａに開示したヘテロ構造Ｈ１の第２層は、誘電体層３である。誘電体層３は、単結晶シリコン（Ｓｉ）デバイス層であることができる。誘電体層３は、埋め込み酸化物層５上に直接形成される。第２基板７、埋め込み酸化物層５及び誘電体層３は共に、シリコンオンインシュレータ（ＳＯＩ）ウエハーＳを形成する。第２ウエハー構造Ｂ１は第２金属膜１を更に含む。第２金属膜１は、ＳＯＩウエハーＳ上に直接形成される。すなわち、第２金属膜１は、単結晶Ｓｉデバイス層３上に直接形成される。したがって、図１Ａ及び図１Ｂのこの実施形態に示すように、第２ウエハー構造Ｂ１のヘテロ構造Ｈ１は、２つの層５及び３を含み、第２基板７上に形成される。第２基板７、埋め込み酸化物層５及び誘電体層３は、この順番でＳＯＩウエハーＳを形成する。第２金属膜１は、ＳＯＩウエハーＳのヘテロ構造Ｈ１上に形成される。
【００３８】
図２は、プロセスフローの更なる処理ステップを開示している。図１Ａ及び図１Ｂにおいて紹介された要素は、同じ符号で示されている。図２は、第１ウエハー構造Ａの第１金属膜９及び第２ウエハー構造Ｂ１の第２金属膜１が互いに向かい合い、２つのウエハー構造Ａ及びＢ１を互いに接着するために接触させられるように、２つのウエハー構造（すなわち、第１ウエハー構造Ａ及び第２ウエハー構造Ｂ１）の一方を反転させることを開示している。このようにして、金属膜９及び１は、共通の結合媒体を形成する。第１金属膜９が省略される（すなわち、図１Ｂに示すような）場合、第２金属膜１が第１ウエハー構造Ａの基板１１に直接接触することを理解されたい。
【００３９】
通常は、イオンミリング又は化学エッチングのような機械的又は化学的手段によって、あり得る表面酸化物層を第１金属膜９及び／又は第２金属膜１から除去することを含む、接着前ステップも行われる。したがって、接着前ステップは、第１金属膜９及び第２金属膜１の高品質で密接な接着を確実にする。
【００４０】
次に、図２に示すような接着ステップは、接着層スタックＢＬＳ１を形成する際に、埋め込み酸化物層５と、誘電体層３と、第２金属膜１と、任意選択で第１金属膜９とからなる一連の層を提供する。接着層スタックＢＬＳ１は、第１基板１１と第２基板７との間に直接挟まれている。
【００４１】
図３Ａ及び図３Ｂは、図２に関して開示された接着ステップ後のプロセスフローの更なる処理ステップを開示している。図３Ａに示すように、第２ウエハー構造の第２基板７は、除去又は剥離される。除去は、機械的ラッピングとそれに続く湿式又は乾式化学エッチングのような、十分に理解されている除去又は剥離方法によって行うことができる。除去プロセスは、エッチング停止層として働く埋め込みエッチング停止層５で停止される。このようにして、埋め込みエッチング停止層５が露出する。これにより、接着層スタックＢＬＳ１は転移され、もはや第１基板１１上にのみ存在する。続いて、図３Ｂに示すように、埋め込みエッチング停止層５も選択的除去プロセスによって除去される。選択的除去プロセスは、乾式エッチング又は湿式エッチングを含み得る。最終的に単結晶Ｓｉ層３、すなわち、Ｓｉデバイス層が残される。Ｓｉデバイス層３は、それぞれ金属膜１及び９（存在する場合）によって形成された共通の結合媒体上に位置する。誘電体層３及び金属膜１及び（存在する場合）９は、縮小され又は薄くされた接着層スタックＢＬＳ１’を形成する。
【００４２】
図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに関して説明したような層５の除去又は剥離後のプロセスフローの更なる処理ステップを開示している。図４Ａは、Ｓｉデバイス層３が前のステップ（図３Ａ及び図３Ｂ参照）で露出した後に、上部電極層１３が縮小された接着層スタックＢＬＳ１’のＳｉデバイス層３上に直接形成されることを開示している。上部電極層１３は、典型的には、Ｓｉ層３の表面に直接形成される。ここで、Ｓｉ層３の表面は、接着された金属膜９及び１と反対側を向いているだけでなく第１基板１１と反対側を向いているＳｉ層３の表面であると理解されるべきである。
【００４３】
図４Ｂは、複数の平行な溝１３Ｔ１、１３Ｔ２を電極層１３及び電極層の下の接着層スタックに形成又はパターニングすることを示す。ここで、溝１３Ｔ１、１３Ｔ２のエッチング／形成は、Ａｌ層の直ぐ下で停止するか又はベース基板内へと続く。説明のために２つの溝１３Ｔ１、１３Ｔ２のみが示されているが、溝の数は１つ又は２つ以上であることができることを理解されたい。溝１３Ｔ１、１３Ｔ２は、典型的には垂直に、すなわち金属膜に面する基板１１の表面に対して垂直に方向付けられている。溝１３Ｔ１、１３Ｔ２の幅をそれぞれＷ１、Ｗ２とする。Ｗ１はＷ２に等しくてもよいが、溝が様々な幅を有するようにＷ２と異なってもよいことを理解されたい。これにより、様々な２次元構造を上部電極１３にパターニングすることができる。溝は基板１１の表面で止まっているが、ベース基板内に広がることもできる。溝１３Ｔ１、１３Ｔ２を形成／パターニングすることによって、複数の上部電極１３が誘電体層３上に直接形成されると同時に、各々が誘電体層３の真上にある上部電極１３と誘電体膜の真下にある金属膜とを含む複数の個別コンデンサー構造１３．１、１３．２及び１３．３が形成される（図９参照）。説明のためだけに、図４Ｂが３つの個別コンデンサー構造１３．１、１３．２及び１３．３のみを示していることを理解されたい。しかしながら、個別コンデンサー構造の数は、３とは異なることができる。詳細には、それはｎであることができ、ｎは整数であり、ｎは１以上である。ここで、平行な溝１３Ｔ１、１３Ｔ２は、上部電極層１３及び接着層スタックを通って延びる。
【００４４】
図５Ａ、図５Ｂ〜図８は、本開示による第２実施形態を示す。ここで、図１Ａ、図１Ｂ〜図４に関する共通の要素は、同じ符号で示されている。
【００４５】
図５Ａ及び図５Ｂは、それぞれ図１Ａ及び図１Ｂと比較することができる。図５Ａ及び図５Ｂは、本開示による更なる実施形態を示す。図５において、図１Ａ及び１Ｂと同様に、第１ウエハー／ベースウエハー構造Ａが設けられている。第１ウエハー構造Ａは、第１基板１１を含む。図５Ａには、第１金属膜９が第１基板１１上に直接堆積されて示されている。しかしながら、図５Ａとは対照的に、図５Ｂには、第１金属膜９は任意選択のものであることが示されている。したがって、第１ウエハー構造Ａは、第１基板１１のみを含むこともできる。第１金属膜９は、Ａｌ膜であることができる。図５Ａ及び図５Ｂはまた、第２基板２７と、第２基板２７上に直接堆積された第２ヘテロ構造Ｈ２とを含む、第２ウエハー構造Ｅを開示している。第２基板２７は、ＧａＡｓを含むことができ、詳細にはＧａＡｓホストウエハーであることができる。ヘテロ構造Ｈ２は、少なくとも１つの、典型的には２つ以上の層を含むことができる。図５Ａ及び図５Ｂにおいて、ヘテロ構造Ｈ２は２つの層を含む。図５Ａ及び図５Ｂに開示したヘテロ構造Ｈ２の第１層は層２５である。層２５はＡｌＧａＡｓエッチング停止層である。典型的には、ＡｌＧａＡｓエッチング停止層２５は、ｘ＞４０％の高Ａｌ含有量のＡｌxＧａ1-xＡｓ層を含むことができる。ＡｌＧａＡｓエッチング停止層２５は、典型的には、第２基板２７の表面に直接形成される。図５のヘテロ構造Ｈ２の第２層は、誘電体層２３である。誘電体層２３は、ＧａＡｓ層であることができる。誘電体層２３は、層２５上に直接形成されることができる。これらの層２３及び２５は、第２基板上にエピタキシャル成長させられることができる。第２基板２７、層２５及び層２３は共にＧａＡｓ／ＡｌＧａＡｓヘテロ構造ウエハーを形成する。このＧａＡｓ／ＡｌＧａＡｓヘテロ構造ウエハーは、ベース超伝導電極の第２の半分として機能する。第２金属膜２１が、ＧａＡｓ／ＡｌＧａＡｓヘテロ構造ウエハー上に直接形成され、すなわち、第２金属膜１は、誘電体層２３上に直接形成される。言い換えれば、誘電体層２３とＡｌＧａＡｓエッチング停止層２５とを含むヘテロ構造Ｈ２は、第２基板２７上に形成される。第２基板２７、層２５及び層２３は、この順番でＧａＡｓ／ＡｌＧａＡｓヘテロ構造ウエハーを形成する。第２金属膜２１は、ＧａＡｓ／ＡｌＧａＡｓヘテロ構造ウエハーのヘテロ構造Ｈ２上に形成される。
【００４６】
図２と同様に、図６は、プロセスフローの更なる処理ステップを開示している。図５Ａ及び図５Ｂにおいて紹介された要素は、同じ符号で示されている。図６は、第１ウエハー構造Ａの第１金属膜９及び第２ウエハー構造Ｂ２の第２金属膜２１が互いに向かい合い、２つのウエハー構造Ａ及びＢ２を互いに接着するために接触させられるように、２つのウエハー構造（すなわち、第１ウエハー構造Ａ及び第２ウエハー構造Ｂ２）の一方を反転させることを開示している。このようにして、金属膜９及び２１は、図６において共通の結合媒体を形成する。第１金属膜９を省略される（すなわち、図５Ｂに示すような）場合、第２金属膜２１が第１ウエハー構造Ａの基板１１に直接接触することを理解されたい。これにより、第２金属膜２１は共通の結合媒体を形成する。
【００４７】
次に、図６に示すような接着ステップは、その後、接着層スタックＢＬＳ２を形成する際に、ＡｌＧａｓＡｓエッチング停止層２５と、誘電体層２３と、第２金属膜２１と、任意選択で第１金属膜９とからなる一連の層を提供する。接着層スタックＢＬＳ２は、第１基板１１と第２基板２７との間に直接挟まれている。
【００４８】
図７Ａ及び図７Ｂは、図３Ａ及び図３Ｂと同様に、プロセスフローの更なる処理ステップを開示している。このステップは、図６に関して開示された接着ステップに続く。図７Ａに示すように、第２ウエハー構造の第２基板２７は、除去又は剥離される。除去プロセスは、機械的ラッピングとそれに続く湿式又は乾式化学エッチングのような、十分に理解されている除去又は剥離方法を用いて行うことができる。除去プロセスは、ＡｌＧａＡｓエッチング停止層２５上で停止される。このようにして、ＡｌＧａＡｓエッチング停止層２５が露出する。これにより、接着層スタックＢＬＳ２は解放され、第１基板１１上にのみ残る。続いて、図７Ｂに示すように、ＡｌＧａＡｓエッチング停止層２５も、選択的除去プロセスによって除去される。選択的除去プロセスは、乾式エッチング又は湿式エッチングを含み得る。最終的に単結晶ＧａＡｓ層が残される。誘電体層２３は、それぞれ金属膜９、２１によって形成された共通の結合媒体上に位置する。誘電体層２３及び金属膜２１及び（存在する場合）９は、縮小され又は薄くされた接着層スタックＢＬＳ２’を形成することができる。
【００４９】
図８Ａ及び図８Ｂは、プロセスフローの更なる処理ステップを開示している。これらのステップは、図４Ａ及び図４Ｂに関して説明したステップと同様である。図７Ａ及び図７Ｂに関して説明したように、それぞれ層２３及び２５の除去又は剥離の後、プロセスフローは、縮小された接着層スタックＢＬＳ２’の誘電体層２３上に、その層が前のステップで露出した後（図７Ａ及び図７Ｂ参照）、上部電極層２９を直接形成することによって続く。上部電極層２９は、典型的には、ＧａＡｓ層２３の表面に直接形成される。上部電極層２９は、図４Ａ及び図４Ｂに示す上部電極層１３と実質的に同じであることができる。ここで、ＧａＡｓ層２３の表面は、接着された金属膜９及び２１と反対側を向いているだけでなく第１基板１１と側を向いているＧａＡｓ層２３の表面であると理解されるべきである。
【００５０】
図８Ｂは、複数の平行な溝２９Ｔ１、２９Ｔ２等を電極層２９及び電極層の下の接着層スタックに形成又はパターニングすることを示す。説明のために２つの溝のみが示されているが、１つ又は２つ以上の溝も可能であることを理解されたい。溝２９Ｔ１及び２９Ｔ２は、典型的には垂直に、すなわち金属膜に面する基板１１の表面に対して垂直に方向付けられている。溝２９Ｔ１、２９Ｔ２の幅をそれぞれＷ３、Ｗ４とする。Ｗ３はＷ４に等しくてもよいが、溝が様々な幅を有するようにＷ４と異なってもよいことを理解されたい。これにより、様々な２次元構造を上部電極２９にパターニングすることができる。溝２９Ｔ１、２９Ｔ２は基板１１の表面で止まっているが、ベース基板内にも広がることもできる。溝を形成／パターニングすることによって、複数の上部電極２９が誘電体層２３上に直接形成されると同時に、各々が誘電体層２３の真上にある上部電極２９と誘電体膜の真下にある金属膜とを含む複数の個別コンデンサー構造２９．１、２９．２、２９．３が形成される（図９参照）。説明のためだけに、図８Ｂが３つの個別コンデンサー構造２９．１、２９．２及び２９．３のみを示していることを理解されたい。しかしながら、個別コンデンサー構造の数は、３とは異なることができる。詳細には、それはｎであることができ、ｎは整数であり、ｎは１以上である。ここで、平行な溝２９Ｔ１、２９Ｔ２は、上部電極層２９及び接着層スタックを通って延びる。
【００５１】
図９は、他の図に関して説明した処理ステップの更なる結果を開示している。図９には、コンデンサー構造１００が示されている。コンデンサー構造１００は、少なくとも１つのコンデンサーを含む。図９には、所定の配列で配置された複数のコンデンサー１００．１、１００．２、・・・、１００．６が示されている。コンデンサーの数は、図９に示す数とは異なることができる。コンデンサー構造１００の製造は、図１Ａ〜図８Ｂ、図１０Ａ〜図１１Ｂに関して説明した方法によって行うことができる。図９に示すコンデンサー１００．１、１００．２、・・・、１００．６。それらは、ベース基板又はハンドル基板とも呼ばれる第１基板３３上に配置される。典型的には、これらは個別の又は相互接続されたコンデンサー１００．１、１００．２、・・・、１００．６であり、すなわち、コンデンサー１００．１、１００．２、・・・、１００．６の各々は、上記配列の他のコンデンサーと実質的に同様又は同一である。言い換えれば、図９は、第１基板３３上に配置された平行板コンデンサーであるコンデンサー１００．１、１００．２、・・・、１００．６を有するコンデンサー構造１００を示す。コンデンサー１００．１、１００．２、・・・、１００．６は、平行板コンデンサーを形成するように、それぞれ、２つの平行なＡｌ膜４３と４５の間に挟まれた誘電体構造３５を含む。誘電体構造３５は、図１Ａ〜図８Ｂ、図１０Ａ〜図１１Ｂに関して説明したような単結晶半導体層又は多層ヘテロ構造であることができ、前記単結晶半導体層又は多層ヘテロ構造は、第１電極層４３と第２電極層４５との間に挟まれている。Ａｌ膜４３及び４５は、それぞれ、図１〜図４のＡｌ膜１３、９及び１又は図５〜図８のＡｌ膜２９、２１及び１と同様又は同一であることができる。図９はまた、上記配列の各コンデンサー１００．１、１００．２、・・・、１００．６間の距離ｄ１、ｄ２、・・・、ｄ５を示す。図９は、１次元配列のコンデンサー、すなわち、一方向に並んでいるコンデンサーのみを示しているが、コンデンサーは２次元的に配置され得る（図示せず）ことを理解されたい。距離ｄ１、ｄ２、・・・ｄ５は、図９に示す方向に一定のピッチを示すように実質的に同じであることができる。しかしながら、原理的に、距離ｄ１、ｄ２、・・・、ｄ５の１つ以上は、他のコンデンサー間の距離に関して異なることができる。
【００５２】
図１０Ａ及び図１０Ｂは、本開示の更なる実施形態を示す。図１０Ａ及び図１０Ｂは、それぞれ図１Ａ、図１Ｂ、図２、図３、図４Ａ及び図４Ｂで既に開示された要素を開示し、同様の要素は同様の符号によって示されている。しかしながら、図１Ａ及び図２とは異なり、図１０Ａ及び図１０Ｂは、接着ステップの前に既にパターニングステップを開示している。プレパターニングとして考え出されたこのパターニングステップは、第２金属膜１及び第１金属膜９に１つ以上の溝をパターニングすることを含む。図１０Ａは、２つの溝４７．１及び４７．２が第２金属膜１に形成又はパターニングされることを示している。溝の数は２とは異なることができ、例えば溝の数はｍであり、ｍは１以上の整数であることを理解されたい。これに対応して、図１０Ａは、第１金属膜９に形成又はパターニングされた複数の溝、ここでは溝４９．１及び４９．２を示す。典型的には、第２金属膜１及び第１金属膜９にそれぞれ形成される溝の数は一致する。また、第２金属膜１及び第１金属膜９に形成される溝の横方向のサイズ又は領域サイズは一致する。
【００５３】
次いで、図１０Ｂは、図２に開示された接着ステップと同様の接着ステップを示す。しかしながら、図１０Ｂにおいて、第２金属膜１の溝４７．１及び４７．２は、第１金属膜９の溝４９．１及び４９．２と一致するように位置合わせされなければならない。これにより、接着及び位置合わせステップによって、図１０Ｂに示すように、組み合わされた空洞５１．１及び５１．２が形成される。したがって、図２と同様に、図１０Ｂは、第１ウエハー構造Ａの第１金属膜９及び第２ウエハー構造Ｂ１の第２金属膜１が互いに向かい合い、２つのウエハー構造Ａ及びＢ１を互いに接着するために接触させられるように、２つのウエハー構造（すなわち、第１ウエハー構造Ａ及び第２ウエハー構造Ｂ１）の一方を反転させることを開示している。しかしながら、このステップは、説明したように、金属膜における溝の位置合わせも必要とする。次に、金属膜９及び１は共通の結合媒体を形成する。第１金属膜９が省略される（すなわち、図１Ｂに示すような）場合、第２金属膜１が第１ウエハー構造Ａの基板１１に直接接触することを理解されたい。この場合、位置合わせステップを省略することができる。
【００５４】
典型的には、イオンミリング又は化学エッチングのような機械的又は化学的手段によって第１金属膜９及び／又は第２金属膜１からあり得る表面酸化物層を除去することを含む接着前ステップも行われる。従って、接着前ステップは、第１金属膜９と第２金属膜１との間の理想に近い付着界面の実現を確実にする。
【００５５】
次に、図１０Ａ及び図１０Ｂに示すような接着ステップは、接着層スタックＢＬＳ１を形成する際に、埋め込み酸化物層５と、誘電体層３と、第２金属膜１と、任意選択で第１金属膜９とからなる一連の層を提供する。接着層スタックＢＬＳ１は、第１基板１１と第２基板７との間に直接挟まれている。
【００５６】
次に、図１０Ａ及び図１０Ｂに開示した実施形態のプロセスフローは、図３Ａ、図３Ｂ、図４Ａ及び図４Ｂに開示したように進むことができる。唯一の違いは、図４Ｂに関して説明したステップが空洞５１．１及び５１．２を開き、それによって溝を提供することである。更なるパターニングステップが必要とされない可能性がある。したがって、事実上、空洞５１．１、５１．２を開くことによって、溝は、上部電極層１３及び接着層スタックを通って延びる。
【００５７】
図１１Ａ及び図１１Ｂは、本開示の更なる実施形態を示す。図１１Ａ及び図１１Ｂは、それぞれ図５Ａ、図５Ｂ、図６、図７、図８Ａ及び図８Ｂに既に開示された要素を開示し、同様の要素は同様の符号によって示されている。しかしながら、図５Ａ及び図６とは異なるが、図１０Ａ及び図１０Ｂと同様に、図１１Ａ及び図１１Ｂは、接着ステップの前に既にパターニングステップを開示している。プレパターニングとして考え出されたこのパターニングステップは、第２金属膜２１及び第１金属膜９への１つ以上の溝のパターニングを含む。図１１Ａは、２つの溝５７．１及び５７．２が第２金属膜２１に形成又はパターニングされることを示している。溝の数は２とは異なることができ、例えば溝の数はｋであり、ｋは１以上の整数であることを理解されたい。これに対応して、図１１Ａは、第１金属膜９に形成又はパターニングされた複数の溝、ここでは溝５９．１及び５９．２を示す。典型的には、第２金属膜２１及び第１金属膜９にそれぞれ形成される溝の数は一致する。また、第１金属膜２１及び第２金属膜９に形成される溝の横方向のサイズ又は領域サイズは一致する。
【００５８】
次いで、図１１Ｂは、図６に開示された接着ステップと同様の接着ステップを示す。しかしながら、図１１Ｂにおいて、第２金属膜２１の溝５７．１及び５７．２は、第１金属膜９の溝５９．１及び５９．２と一致するように位置合わせされなければならない。これにより、接着及び位置合わせステップによって、図１１Ｂに示すように、組み合わされた空洞６１．１及び６１．２が形成される。したがって、図６と同様に、図１１Ｂは、第１ウエハー構造Ａの第１金属膜９及び第２ウエハー構造Ｂ２の第２金属膜２１が互いに向かい合い、２つのウエハー構造Ａ及びＢ２を接着するために接触させられるように、２つのウエハー構造（すなわち、第１ウエハー構造Ａ及び第２ウエハー構造Ｂ２）の一方を反転させることを開示している。しかしながら、このステップは、説明したように、金属膜における溝の位置合わせも必要とする。次に、金属膜９及び２１は共通の結合媒体を形成する。第１金属膜９が省略される（すなわち、図１Ｂに示すような）場合、第２金属膜２１が第１ウエハー構造Ａの基板１１に直接接触することを理解されたい。この場合、位置合わせステップを省略することができる。
【００５９】
次に、図１１Ａ及び図１１Ｂに示すような接着ステップは、接着層スタックＢＬＳ２を形成する際に、ＡｌＧａｓＡｓエッチング停止層２５と、誘電体層２３と、第２金属膜２１と、任意選択で第１金属膜９とからなる一連の層を提供する。接着層スタックＢＬＳ２は、第１基板１１と第２基板２７との間に直接挟まれている。
【００６０】
図１１Ａ及び図１１Ｂに開示した実施形態のプロセスフローは、図７Ａ、図７Ｂ、図８Ａ、図８Ｂに開示したように進むことができる。唯一の違いは、図８Ｂに関して説明したステップが空洞６１．１及び６１．２を開き、それによって溝を提供し、更なるパターニングステップが必要とされない可能性があることである。したがって、この場合も、事実上、キャビティ６１．１、６１．２を開くことによって、溝は、上部電極層２９及び接着層スタックを通って延びる。
【００６１】
上述した実施形態の更なる変形例は以下の通りである。図４Ａ及び図４Ｂならびに図８Ａ及び図８Ｂに示すような構造をもたらす接着プロセスは、転移された誘電体層上に堆積された金属層の上に１つ以上の追加の結晶層を積層することによって繰り返すことができる。積層とは、追加の結晶層が上部電極層上に直接堆積され得ることを意味する。原理的には、２つ以上の結晶層を互いの上に積み重ねることも可能である。追加の結晶層は、それぞれ図４Ａ及び図４Ｂの実施形態ならびに図８Ａ及び図８Ｂの実施形態に関して開示された誘電体層３及び２３と実質的に同様であり得る。金属層は、先に開示したような上部電極層９、２９である。これに関して、これらの追加の結晶層の間に更なる電極層を追加することも可能である。例えば、先に開示した上部電極層９、２９の上に直接設けられた１つの付加的な結晶層は、この付加的な層（図示せず）の上に直接更なる電極層を有することができる。誘電体層と電極層とのこの積層は、更に繰り返すことができる。先に開示した実施形態と同様に、図４Ｂ及び図８Ｂにそれぞれ示したものに対応する構造に到達するように溝をパターニングすることは、積層プロセスの終わり又はその前に行うことができる。本質的に、電極層９、２９上に積層された追加の結晶層を提供することは、面内又は３次元のコンデンサーアレイのための多層配線の可能性をもたらすであろう。
【００６２】
本明細書に開示したような結晶コンデンサー技術は、多層配線を可能にするという二次的な利点を有するであろう。現在、最高の性能は、単一の金属層を用いて製造されたデバイスによって達成されている。この構成は、信号ルーティングを大きく制限する。高密度集積システム又は集積回路、特に超電導量子集積回路では、信号を交差させて量子ビットアレイの個別素子間の任意の接続を可能にするために、複数の配線層が必要とされる。従来の多層ナノ加工は、金属とＳｉＯ2のような誘電体薄膜の交互の層を堆積させることによって機能する。残念なことに、ＳｉＯ2薄膜は、＞１０-3のかなり大きな損失正接を有し、したがって、可能な限り低い固有損失を必要とする量子ビットや結合共振器のような他のオンチップ構造の近くでは使用することができない。量子ビットの１次元チェーンから２次元配列への移行は、量子ビット構造の近くで互いに交差する信号線を有する能力を必要とする。ＳｉＯ2クロスオーバは非常に損失が多いので、それらはそのようなアーキテクチャでは使用できないかもしれない。損失角又は損失正接が１０-6未満である低損失の結晶質誘電体層は、より複雑な多層接続を可能にし、これはより大きな量子ビットアレイへのスケーリングにとって重要になるであろう。
【図１Ａ】
2019091891.tif 000003
【図１Ｂ】
2019091891.tif 000004
【図２】
2019091891.tif 000005
【図３】
2019091891.tif 000006
【図４】
2019091891.tif 000007
【図５Ａ】
2019091891.tif 000008
【図５Ｂ】
2019091891.tif 000009
【図６】
2019091891.tif 000010
【図７】
2019091891.tif 000011
【図８】
2019091891.tif 000012
【図９】
2019091891.tif 000013
【図１０】
2019091891.tif 000014
【図１１】
2019091891.tif 000015
【外国語明細書】
2019091891000001.pdf