(57)【要約】【課題】符号間干渉を補償しつつ、雑音の増幅を抑制する。【解決手段】一実施形態のイコライザ回路は、受信信号内の或る帯域を線形に増幅する線形等化器と、線形等化器の出力信号の値をクロック信号に基づいて判定し判定結果を出力信号にフィードバックする非線形等化器と、制御回路と、を備える。制御回路は、線形等化器に第１制御量を設定し、当該線形等化器によって生成された第１信号に対して非線形等化器の等化特性を最適化する第２制御量を決定し、非線形等化器に第２制御量を設定し、第１制御量の大きさに基づき線形等化器に設定される制御量を第１制御量から第１制御量より小さい第３制御量に更新し、線形等化器に更新した第３制御量を設定し、当該線形等化器によって生成された第２信号に対して非線形等化器の等化特性を最適化する第４制御量を決定し、非線形等化器に設定される制御量を第２制御量から第４制御量に更新する。【選択図】図６
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【特許請求の範囲】
【請求項１】
受信信号内の或る帯域を線形に増幅する線形等化器と、
前記線形等化器の出力信号の値をクロック信号に基づいて判定し、前記値の判定結果を前記出力信号にフィードバックする非線形等化器と、
制御回路と、
を備え、
前記制御回路は、
前記線形等化器に第１制御量を設定し、
前記第１制御量を設定された前記線形等化器によって生成された第１信号に対して、前記非線形等化器の等化特性を最適化する第２制御量を決定し、
前記非線形等化器に前記第２制御量を設定し、
前記第１制御量の大きさに基づき、前記線形等化器に設定される制御量を、前記第１制御量から前記第１制御量より小さい第３制御量に更新し、
前記線形等化器に前記更新した第３制御量を設定し、
前記第３制御量を設定された前記線形等化器によって生成された第２信号に対して、前記非線形等化器の等化特性を最適化する第４制御量を決定し、
前記非線形等化器に設定される制御量を、前記第２制御量から前記第４制御量に更新する、
イコライザ回路。
【請求項２】
前記制御回路は、前記受信信号に対する前記線形等化器の等化特性を最適化する制御量として、前記第１制御量を決定する、請求項１記載のイコライザ回路。
【請求項３】
前記制御回路は、前記受信信号に対して前記線形等化器が所定の等化特性を有する制御量として、前記第１制御量を決定する、請求項１記載のイコライザ回路。
【請求項４】
前記判定結果に基づいて、前記出力信号に同期する前記クロック信号を生成するクロック生成回路を更に備える、
請求項１記載のイコライザ回路。
【請求項５】
アイパターンをモニタするアイモニタ回路を更に備え、
前記制御回路は、
前記第３制御量及び前記第４制御量に基づいて生成された第３信号のアイパターンの開口度が所定の条件を満たすか否かを判定し、
前記所定の条件を満たすと判定された場合、前記第１制御量を前記第３制御量に更新する処理と、前記第２制御量を前記第４制御量に更新する処理と、を前記第３制御量が段階的に小さくなるように再帰的に実行し、
前記所定の条件を満たさないと判定された場合、最後に前記所定の条件を満たすと判定されたアイパターンに対応する前記第３制御量及び前記第４制御量を、それぞれ前記線形等化器及び前記非線形等化器に設定する、
請求項１乃至請求項４のいずれか１項記載のイコライザ回路。
【請求項６】
アイパターンをモニタするアイモニタ回路を更に備え、
前記制御回路は、
前記第３制御量が所定の閾値を下回ったか否かを判定し、
前記所定の閾値を下回っていないと判定された場合、前記第１制御量を前記第３制御量に更新する処理と、前記第２制御量を前記第４制御量に更新する処理と、前記第３制御量及び前記第４制御量に基づいて生成された第３信号のアイパターンの開口度を評価する処理と、を前記第３制御量が段階的に小さくなるように再帰的に実行し、
前記所定の閾値を下回ったと判定された場合、前記開口度が最も大きいアイパターンに対応する前記第３制御量及び前記第４制御量を、それぞれ前記線形等化器及び前記非線形等化器に設定する、
請求項１乃至請求項４のいずれか１項記載のイコライザ回路。
【請求項７】
前記線形等化器は、時間領域に対して連続的に動作する第１回路を含み、
前記制御回路は、前記第１制御量の大きさに基づき、前記第１制御量のうちの前記第１回路に対応する制御量を減少させることによって、前記第１制御量を前記第３制御量に更新する、
請求項１乃至請求項６のいずれか１項に記載のイコライザ回路。
【請求項８】
前記線形等化器は、時間領域に対して離散的に動作する第２回路を更に含み、
前記制御回路は、前記第１制御量の大きさに基づき、前記第１制御量のうちの前記第１回路に対応する制御量を減少させつつ、前記第１制御量のうちの前記第２回路に対応する制御量のプリカーソル成分を増加させることによって、前記第１制御量を前記第３制御量に更新する、
請求項７記載のイコライザ回路。
【請求項９】
前記線形等化器は、時間領域に対して離散的に動作する第３回路を含み、
前記制御回路は、前記第１制御量の大きさに基づき、前記第１制御量のポストカーソル成分を減少させつつ、前記第１制御量のプリカーソル成分を増加させることによって、前記第１制御量を前記第３制御量に更新する、
請求項１乃至請求項６のいずれか１項に記載のイコライザ回路。
【請求項１０】
受信信号内の或る帯域を線形に増幅する線形等化器と、前記線形等化器の出力信号の値をクロック信号に基づいて判定し、前記値の判定結果を前記出力信号にフィードバックする非線形等化器と、を含むイコライザ回路の制御方法であって、
前記線形等化器に第１制御量を設定することと、
前記第１制御量を設定された前記線形等化器によって第１信号を生成することと、
前記第１信号に対して、前記非線形等化器の等化特性を最適化する第２制御量を決定することと、
前記非線形等化器に前記第２制御量を設定することと、
前記第１制御量の大きさに基づき、前記線形等化器に設定される制御量を、前記第１制御量から前記第１制御量より小さい第３制御量に更新することと、
前記線形等化器に前記更新した第３制御量を設定することと、
前記第３制御量を設定された前記線形等化器によって第２信号を生成することと、
前記第２信号に対して、前記非線形等化器の等化特性を最適化する第４制御量を決定することと、
前記非線形等化器に設定される制御量を、前記第２制御量から前記第４制御量に更新することと、
を備える、イコライザ回路の制御方法。
【請求項１１】
前記第１制御量を、前記受信信号に対する前記線形等化器の等化特性を最適化する制御量として決定することを更に含む、
請求項１０記載の制御方法。
【請求項１２】
前記第１制御量を、前記受信信号に対して前記線形等化器が所定の等化特性を有する制御量として決定することを更に含む、
請求項１０記載の制御方法。
【請求項１３】
前記判定結果に基づいて、前記出力信号に同期する前記クロック信号を生成すること、
を更に備えた、請求項１０記載の制御方法。
【請求項１４】
前記第３制御量及び前記第４制御量に基づいて生成された第３信号のアイパターンの開口度が所定の条件を満たすか否かを判定することと、
前記所定の条件を満たすと判定された場合、前記第１制御量を前記第３制御量に更新する処理と、前記第２制御量を前記第４制御量に更新する処理と、を前記第３制御量が段階的に小さくなるように再帰的に実行することと、
前記所定の条件を満たさないと判定された場合、最後に前記所定の条件を満たすと判定されたアイパターンに対応する前記第３制御量及び前記第４制御量を、それぞれ前記線形等化器及び前記非線形等化器に設定することと、
を更に備えた、請求項１０乃至請求項１３のいずれか１項に記載の制御方法。
【請求項１５】
前記第３制御量が所定の閾値を下回ったか否かを判定することと、
前記所定の閾値を下回っていないと判定された場合、前記第１制御量を前記第３制御量に更新する処理と、前記第２制御量を前記第４制御量に更新する処理と、前記第３制御量及び前記第４制御量に基づいて生成された第３信号のアイパターンの開口度を評価する処理と、を前記第３制御量が段階的に小さくなるように再帰的に実行することと、
前記所定の閾値を下回ったと判定された場合、前記開口度が最も大きいアイパターンに対応する前記第３制御量及び前記第４制御量を、それぞれ前記線形等化器及び前記非線形等化器に設定することと、
を更に備えた、請求項１０乃至請求項１３のいずれか１項に記載の制御方法。
【請求項１６】
前記線形等化器は、時間領域に対して連続的に動作する第１回路を含み、
前記第３制御量に更新することは、前記第１制御量の大きさに基づき、前記第１制御量のうちの前記第１回路に対応する制御量を減少させることによって、前記第１制御量を前記第３制御量に更新することを含む、
請求項１０乃至請求項１５のいずれか１項に記載の制御方法。
【請求項１７】
前記線形等化器は、時間領域に対して離散的に動作する第２回路を更に含み、
前記第３制御量に更新することは、前記第１制御量の大きさに基づき、前記第１制御量のうちの前記第１回路に対応する制御量を減少させつつ、前記第１制御量のうちの前記第２回路に対応する制御量のプリカーソル成分を増加させることによって、前記第１制御量を前記第３制御量に更新することを含む、
請求項１６記載の制御方法。
【請求項１８】
前記線形等化器は、時間領域に対して離散的に動作する第３回路を含み、
前記第３制御量に更新することは、前記第１制御量の大きさに基づき、前記第１制御量のポストカーソル成分を減少させつつ、前記第１制御量のプリカーソル成分を増加させることによって、前記第１制御量を前記第３制御量に更新することを含む、
請求項１０乃至請求項１５のいずれか１項に記載の制御方法。
【請求項１９】
前記イコライザ回路は、時間領域に対して離散的に動作して前記受信信号内の或る帯域を線形に増幅する第４回路と、伝送路を介して通信可能に接続され、
前記第１制御量の大きさに基づいて前記第４回路の第５制御量を決定することと、
前記第５制御量の設定に関する情報を生成することと、
前記伝送路を介して前記情報を前記第４回路に送信し、前記第５制御量を前記第４回路に設定することと、
前記第５制御量を設定された前記第４回路から出力される、前記第４回路の演算結果を示す信号を、前記伝送路を介して第２受信信号として受信することと、
を更に備え、
前記第２信号は、前記第２受信信号を入力され、かつ前記第３制御量を設定された前記線形等化器によって生成される、
請求項１０記載の制御方法。
【請求項２０】
前記第５制御量を決定することは、前記第５制御量のプリカーソル成分の増加量を決定することを含む、
請求項１９記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、イコライザ回路及びイコライザ回路の制御方法に関する。
【背景技術】
【０００２】
伝送路の伝送特性による損失を補償するためのイコライザ回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１２７４８９号公報
【特許文献２】特開平６−７７７７１号公報
【特許文献３】特公昭６１−４５４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
符号間干渉を補償しつつ、雑音の増幅を抑制する。
【課題を解決するための手段】
【０００５】
実施形態のイコライザ回路は、受信信号内の或る帯域を線形に増幅する線形等化器と、上記線形等化器の出力信号の値をクロック信号に基づいて判定し、上記値の判定結果を上記出力信号にフィードバックする非線形等化器と、制御回路と、を備える。上記制御回路は、上記線形等化器に第１制御量を設定し、上記第１制御量を設定された上記線形等化器によって生成された第１信号に対して、上記非線形等化器の等化特性を最適化する第２制御量を決定し、上記非線形等化器に上記第制御量を設定し、上記第１制御量の大きさに基づき、上記線形等化器に設定される制御量を、上記第１制御量から上記第１制御量より小さい第３制御量に更新し、上記線形等化器に上記更新した第３制御量を設定し、上記第３制御量を設定された上記線形等化器によって生成された第２信号に対して、上記非線形等化器の等化特性を最適化する第４制御量を決定し、上記非線形等化器に設定される制御量を、上記第２制御量から上記第４制御量に更新する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る伝送システムの構成を説明するためのブロック図。
【図２】第１実施形態に係る伝送路の伝送特性とイコライザ回路の波形等化特性との関係を説明するためのダイアグラム。
【図３】第１実施形態に係るイコライザ回路の構成を説明するためのブロック図。
【図４】第１実施形態に係るイコライザ回路のＣＴＬＥ回路の機能構成を説明するためのダイアグラム。
【図５】第１実施形態に係るイコライザ回路のＤＦＥ回路の構成を説明するためのブロック図。
【図６】第１実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図７】第１実施形態に係るイコライザ回路におけるブースト量の総減少量を説明するためのテーブル。
【図８】第１実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図９】第２実施形態に係るイコライザ回路の構成を説明するためのブロック図。
【図１０】第２実施形態に係るアイモニタ回路でモニタされるアイパターンを示す模式図。
【図１１】第２実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図１２】第２実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図１３】第３実施形態に係るイコライザ回路の構成を説明するためのブロック図。
【図１４】第３実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図１５】第３実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図１６】第３実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図１７】第４実施形態に係るイコライザ回路の構成を説明するためのブロック図。
【図１８】第４実施形態に係るイコライザ回路の線形等化器の構成を説明するためのブロック図。
【図１９】第４実施形態に係るイコライザ回路の線形等化器の波形等化動作を説明するためのダイアグラム。
【図２０】第４実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図２１】第４実施形態の変形例に係るイコライザ回路の構成を説明するためのブロック図。
【図２２】第４実施形態の変形例に係るイコライザ回路の線形等化器の構成を説明するためのブロック図。
【図２３】第４実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャート。
【図２４】第５実施形態に係る伝送システムの構成を説明するためのブロック図。
【図２５】第５実施形態に係る送信回路におけるタップ係数更新動作を含む波形等化動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係るイコライザ回路について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係るイコライザ回路を含む伝送システムの構成について説明する。
【００１０】
１．１．１  伝送システムの構成について
図１は、第１実施形態に係る伝送システムの構成の一例を示すブロック図である。伝送システム１は、例えば、プリント基板上に設けられた複数の回路から構成され、高速シリアル通信を用いて種々のデータを一方の回路から他方の回路へ伝送する。
【００１１】
図１に示すように、伝送システム１は、送信回路２、伝送路４、及び受信回路６を備えている。送信回路２及び受信回路６は、伝送路４を介して高速シリアル通信を実現する。
【００１２】
送信回路２は、受信回路６へ向けて送信信号ＴＲを送信する機能構成を有する。送信信号ＴＲは、例えば、“０”と“１”とが識別可能なデジタル値を連続した複数の時刻（区分）の各々において有するパルス信号であり、当該パルス信号によって符号化された情報を受信回路６へ伝送する。
【００１３】
伝送路４は、送信信号ＴＲを受信回路６へ伝送するための物理的又は空間的な伝送媒体であり、例えば、送信回路２と受信回路６との間を接続する配線である。伝送路４は、当該伝送媒体の物理構造や材質に応じて種々の伝送特性を有し得る。伝送特性とは、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を含む。送信信号ＴＲは、伝送路４の伝送特性に応じた損失を受けて受信信号ＲＣＶへ変換され、受信回路６へ入力される。
【００１４】
受信回路６は、受信信号ＲＣＶを受信し、当該受信信号ＲＣＶに基づいて、送信信号ＴＲに含まれる情報を復号する。しかしながら、受信回路６は、受信信号ＲＣＶの波形が伝送路４によって送信信号ＴＲの波形と大きく異なる形状となった場合、正しく情報を復号できない場合がある。このような場合においても送信信号ＴＲに含まれる情報を正しく復号するために、受信回路６は、イコライザ回路１０を含む。
【００１５】
イコライザ回路１０は、伝送路４の伝送特性によって或る周波数帯域に生じた損失を補償する機能構成を有する。
【００１６】
図２は、第１実施形態に係る伝送システムにおける伝送路による損失と、イコライザ回路による補償との関係を説明するためのダイアグラムである。図２では、伝送路４の伝送特性と、イコライザ回路１０の補償特性（以下、波形等化特性とも言う。）と、伝送路４の伝送特性及びイコライザ回路１０の波形等化特性との合成特性と、がそれぞれ特性Ｌ１、Ｌ２、及びＬ３として示される。
【００１７】
図２に示すように、伝送路４の伝送特性Ｌ１は、例えば、高周波成分を除去するローパスフィルタとしての特性を有する。これにより、送信信号ＴＲは、伝送路４を介することによって高周波成分が失われた受信信号ＲＣＶに変換される。このため、送信信号ＴＲとしてエッジが先鋭なパルス信号が送信された場合においても、受信信号ＲＣＶは、エッジが鈍った波形となり得る。したがって、受信信号ＲＣＶは、本来個別のデータを有する隣接する区分の間で、波形が重複してしまう符号間干渉（ＩＳＩ：Inter Symbol Interfere）が発生しやすくなる。
【００１８】
これに対し、イコライザ回路１０の波形等化特性Ｌ２は、高周波数帯域の利得が高くなるように設定される。このため、合成特性Ｌ３は、伝送特性Ｌ１に対して遮断周波数が延びる。すなわち、イコライザ回路１０による損失の補償を受けた信号は、イコライザ回路１０による損失の補償を受けない受信信号ＲＣＶよりも、送信信号ＴＲに含まれる情報を復号可能な形状の波形に等化される。
【００１９】
１．１．２  イコライザ回路の構成について
次に、第１実施形態に係るイコライザ回路の構成例について説明する。
【００２０】
図３は、第１実施形態に係るイコライザ回路の構成例を説明するためのブロック図である。図３に示すように、イコライザ回路１０は、ＣＴＬＥ回路１１、ＤＦＥ回路１２、及び制御回路１３を備えている。
【００２１】
ＣＴＬＥ回路１１は、例えば、連続時間線形等化器（Continuous Time Linear Equalizer）を含む。ＣＴＬＥ回路１１は、受信信号ＲＣＶを受けると、当該受信信号ＲＣＶの高周波数帯域の利得を増幅する（ブーストする）線形等化処理を行う線形等化器としての機能構成を有する。ＣＴＬＥ回路１１は、制御回路１３からブースト量Ｂを受けると、当該ブースト量Ｂに応じて受信信号ＲＣＶの高周波数帯域をブーストし、等化信号ＥＱ１を生成する。ＣＴＬＥ回路１１は、等化信号ＥＱ１をＤＦＥ回路１２に送信する。
【００２２】
ＤＦＥ回路１２は、例えば、判定帰還型等化器（Decision Feedback Equalizer）を含む。ＤＦＥ回路１２は、クロック信号ＣＬＫに基づいて、入力信号が有するデジタル値が現在から過去にわたる複数の区分において“０”であるか“１”であるかを判定し、当該判定結果に基づく判定信号を生成する。そして、ＤＦＥ回路１２は、制御回路１３からタップ係数Ａｋを受けると、当該タップ係数Ａｋに基づいて、判定信号を入力信号にフィードバックする非線形等化処理を行う非線形等化器としての機能構成を有する。クロック信号ＣＬＫは、例えば、所定の方法で予め決定される。タップ係数Ａｋは、入力信号において、基準時刻からｋ区間だけ過去に相当する部分が有するデジタル値に対応する。なお、ｋは、１以上ｎ以下の整数である（ｎは、任意の自然数）。
【００２３】
具体的には、ＤＦＥ回路１２は、制御回路１３からタップ係数Ａｋを受けると、判定信号にタップ係数Ａｋを乗じて生成されるフィードバック信号を等化信号ＥＱ１に合成し、等化信号ＥＱ２を生成する。ＤＦＥ回路１２は、等化信号ＥＱ２に対する判定結果を判定信号Ｓ２として制御回路１３に送信する。また、ＤＦＥ回路１２は、等化信号ＥＱ１に対する判定結果を判定信号Ｓ１として制御回路１３に送信し得る。
【００２４】
制御回路１３は、判定信号Ｓ１及びＳ２を受取り、イコライザ回路１０の全体を制御する。具体的には、制御回路１３は、ＣＴＬＥ回路１１に適用されるブースト量Ｂ、及びＤＦＥ回路１２に適用されるタップ係数Ａｋを決定し、それぞれＣＴＬＥ回路１１及びＤＦＥ回路１２に送信する。
【００２５】
制御回路１３は、ＣＴＬＥ回路１１に入力される受信信号ＲＣＶに基づき、等化信号ＥＱ１を最適に等化するブースト量Ｂを決定する機能構成を有する。また、制御回路１３は、ＤＦＥ回路１２に入力される等化信号ＥＱ１に基づき、等化信号ＥＱ２を最適に等化するタップ係数Ａｋを決定する機能構成を有する。
【００２６】
１．１．３  ＣＴＬＥ回路の機能構成について
次に、ＣＴＬＥ回路１１の機能構成について説明する。
【００２７】
図４は、第１実施形態に係るイコライザ回路のＣＴＬＥ回路の等化特性を説明するためのダイアグラムである。
【００２８】
図４に示すように、ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波数帯域の利得を低周波数帯域よりも増幅させることによって、等化信号ＥＱ１を生成する。ブースト量Ｂは、例えば、ＣＴＬＥ回路１１の等化特性における低周波数帯域の利得と高周波数帯域の利得との差として定義される。ＣＴＬＥ回路１１は、制御回路１３から指示されるブースト量Ｂに応じてその等化特性を適応的に調整可能に構成される。これにより、ＣＴＬＥ回路１１は、受信信号ＲＣＶ（つまり、伝送路４の伝送特性）に応じて、最適な等化特性に設定されることが出来る。
【００２９】
なお、ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波数帯域を直接的に増幅する。このため、増幅された高周波数帯域に含まれる雑音成分が同時に増幅される。したがって、ＣＴＬＥ回路１１に設定されるブースト量Ｂが小さければ小さいほど、等化信号ＥＱ１に含まれる雑音の影響を小さくすることが出来る。
【００３０】
１．１．４  ＤＦＥ回路の機能構成について
次に、ＤＦＥ回路１２の機能構成について説明する。
【００３１】
図５は、第１実施形態に係るイコライザ回路のＤＦＥ回路の構成を説明するためのブロック図である。図５に示すように、ＤＦＥ回路１２は、加算器１２１、判定回路１２２、複数のフリップフロップ回路１２３（１２３−１、１２３−２、…、１２３−ｎ）、及び複数のバッファ回路１２４（１２４−１、１２４−２、…、１２４−ｎ）を備えている。
【００３２】
加算器１２１は、等化信号ＥＱ１に、複数のバッファ回路１２４の各々からのフィードバック信号を加算し、得られた信号を判定回路１２２に送信する。なお、加算器１２１は、ＤＦＥ回路１２が判定信号Ｓ１を出力する場合は、等化信号ＥＱ１を判定回路１２２に送信する。
【００３３】
判定回路１２２は、加算器１２１から信号を受けると、当該信号に含まれるデータが現在から過去にわたる複数の区分において“０”であるか“１”であるかを判定し、当該判定結果に応じた判定信号を生成する。すなわち、判定信号は、各区分において判定されたデジタル値に対応する振幅レベルを有するパルス信号である。なお、信号が判定される区分は、判定回路１２２に別途入力されるクロック信号ＣＬＫに基づいて決定される。判定回路１２２は、当該生成された判定信号を複数のフリップフロップ回路１２３に送信する。
【００３４】
複数のフリップフロップ回路１２３の各々は、クロック信号ＣＬＫに基づき、判定信号内の対応する区分におけるデジタル値を保持する。具体的には、例えば、複数のフリップフロップ回路１２３−１、１２３−２、…、１２３−ｎの各々はそれぞれ、基準時刻から１区分、２区分、…、ｎ区分過去の時刻のデジタル値を保持する。複数のフリップフロップ回路１２３−１、１２３−２、…、１２３−ｎの各々はそれぞれ、保持したデジタル値を、複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎに出力する。
【００３５】
複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎの各々にはそれぞれ、制御回路１３から対応するタップ係数Ａ１、Ａ２、…Ａｎが送信され、設定される。複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎの各々はそれぞれ、対応するフリップフロップ回路１２３−１、１２３−２、…、１２３−ｎが保持するデジタル値に対して、対応するタップ係数Ａ１、Ａ２、…、Ａｎを乗算したものを反転させた信号をフィードバック信号として生成し、加算器１２１に送信する。
【００３６】
このように、等化信号ＥＱ１にフィードバック信号が合成されることにより、符号間干渉が低減された等化信号ＥＱ２を生成することが出来る。また、判定回路１２２は、当該等化信号ＥＱ２に対して判定動作を行うことにより、符号間干渉が補償された判定信号Ｓ２を生成することが出来る。なお、ＤＦＥ回路１２は、フリップフロップ回路１２３及びバッファ回路１２４を動作させない状態では、等化信号ＥＱ１及び判定信号Ｓ１を出力することも可能である。
【００３７】
また、フィードバック信号は、判定信号Ｓ１に基づいて生成されるため、雑音が増幅されない。このため、ＤＦＥ回路１２は、ＣＴＬＥ回路１１よりも雑音の影響を低減することが出来る。
【００３８】
なお、ＤＦＥ回路１２は、制御回路１３から指示される複数のタップ係数Ａｋに応じてその等化特性を適応的に調整可能に構成される。これにより、ＤＦＥ回路１２は、等化信号ＥＱ１（つまり、伝送路４の伝送特性及びＣＴＬＥ回路１１の等化特性）に応じて、最適な等化特性に設定されることが出来る。
【００３９】
１．２  イコライザ回路の動作について
次に、第１実施形態に係るイコライザ回路の動作について説明する。図６は、第１実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。図６では、伝送路４の伝送特性が未知の状態において、伝送路４の伝送特性を最適に補償し得る波形等化特性を得るためのブースト量Ｂ及びタップ係数Ａｋを決定するための方法が示される。
【００４０】
ブースト量Ｂ及びタップ係数Ａｋの決定に際し、伝送システム１は、送信回路２及び受信回路６間で既知のテスト信号を伝送してもよい。以下では、制御回路１３は、復元されるべきテスト信号について既知であるものとして、説明する。
【００４１】
図６に示すように、送信回路２は、テスト信号を送信信号ＴＲとして送信する。送信信号ＴＲは、伝送路４の損失特性により、受信信号ＲＣＶとなる。受信回路６は、テスト信号を受信信号ＲＣＶとして受信する。
【００４２】
Ｓ１０、Ｓ１２、Ｓ１４、及びＳ１６において、ＣＴＬＥ回路１１及び制御回路１３は、受信信号ＲＣＶに対して、ＣＴＬＥ回路１１の波形等化特性を最適化する。
【００４３】
具体的には、Ｓ１０において、ＣＴＬＥ回路１１は、受信信号ＲＣＶを受けると、当該受信信号ＲＣＶに基づき、等化信号ＥＱ１を生成する。ＣＴＬＥ回路１１は、生成した等化信号ＥＱ１をＤＦＥ回路１２の判定回路１２２に送信し、判定信号Ｓ１を生成させる。生成された判定信号Ｓ１は、制御回路１３に送られる。
【００４４】
Ｓ１２において、制御回路１３は、判定信号Ｓ１に基づき、ＣＴＬＥ回路１１の波形等化特性が最適化されたか否かを判定する。具体的には、例えば、制御回路１３は、判定信号Ｓ１をテスト信号と比較し、テスト信号に最も適合している判定信号Ｓ１を生成するブースト量Ｂにおいて、波形等化特性が最適化されたと判定する。
【００４５】
ＣＴＬＥ回路１１の波形等化特性が最適化されたと判定されない場合（Ｓ１２；ｎｏ）、Ｓ１４に進む。Ｓ１４において、制御回路１３は、ブースト量Ｂを更新し、ＣＴＬＥ回路１１に送信した後、Ｓ１０に戻る。
【００４６】
ＣＴＬＥ回路１１の波形等化特性が最適化されたと判定された場合（Ｓ１２；ｙｅｓ）、ループ処理を終了し、Ｓ１６に進む。Ｓ１６において、制御回路１３は、最後のループにおけるブースト量Ｂをブースト量Ｂｏｐｔ１として決定し、Ｓ２０に進む。
【００４７】
Ｓ２０、Ｓ２２、Ｓ２４、及びＳ２６において、ＤＦＥ回路１２及び制御回路１３は、ブースト量Ｂｏｐｔ１を用いて生成された等化信号ＥＱ１に対して、ＤＦＥ回路１２の波形等化特性を最適化する。
【００４８】
具体的には、Ｓ２０において、ＤＦＥ回路１２は、等化信号ＥＱ１を受けると、当該等化信号ＥＱ１に基づき、等化信号ＥＱ２を生成する。また、ＤＦＥ回路１２の判定回路１２２は、生成した等化信号ＥＱ２に基づき、判定信号Ｓ２を生成する。生成された判定信号Ｓ２は、制御回路１３に送られる。
【００４９】
Ｓ２２において、制御回路１３は、判定信号Ｓ２に基づき、ＤＦＥ回路１２の波形等化特性が最適化されたか否かを判定する。具体的には、例えば、制御回路１３は、判定信号Ｓ２をテスト信号と比較し、テスト信号に最も適合している判定信号Ｓ２を生成するタップ係数Ａｋにおいて、波形等化特性が最適化されたと判定する。
【００５０】
ＤＦＥ回路１２の波形等化特性が最適化されたと判定されない場合（Ｓ２２；ｎｏ）、Ｓ２４に進む。Ｓ２４において、制御回路１３は、タップ係数Ａｋを更新し、ＤＦＥ回路１２に送信した後、Ｓ２０に戻る。
【００５１】
ＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ２２；ｙｅｓ）、ループ処理を終了し、Ｓ２６に進む。Ｓ２６において、制御回路１３は、最後のループにおけるタップ係数Ａｋをタップ係数Ａｋｏｐｔ１として決定し、Ｓ３０に進む。
【００５２】
Ｓ３０において、制御回路１３は、ブースト量Ｂｏｐｔ１に基づき、当該ブースト量Ｂｏｐｔ１から減じるブースト量の総減少量Ｍを決定する。総減少量Ｍの決定方法については、後述する。
【００５３】
Ｓ３２、Ｓ３４、Ｓ４０、Ｓ４２、Ｓ４４、及びＳ５０において、ＣＴＬＥ回路１１、ＤＦＥ回路１２、及び制御回路１３は、ブースト量Ｂｏｐｔ１より小さいブースト量Ｂｏｐｔ２を用いて生成された等化信号ＥＱ１に対して、ＤＦＥ回路１２の波形等化特性を最適化する。
【００５４】
具体的には、Ｓ３２において、制御回路１３は、現在のループにおけるブースト量Ｂを、ブースト量減少幅Δだけ減じたブースト量Ｂに更新する。ブースト量減少幅Δは、任意の値が設定可能である。ブースト量減少幅Δは、総減少量Ｍを任意の数で等分した値でもよく、総減少量Ｍであってもよい。
【００５５】
Ｓ３４において、ＣＴＬＥ回路１１は、受信信号ＲＣＶに基づき、Ｓ３２において更新されたブースト量Ｂを適用して線形等化処理を実行し、等化信号ＥＱ１を生成する。
【００５６】
Ｓ４０〜Ｓ４４の動作は、Ｓ２０〜Ｓ２４の動作と同様であるため、説明を省略する。
【００５７】
Ｓ４２においてＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ４２；ｙｅｓ）、Ｓ５０に進む。Ｓ５０において、制御回路１３は、現在のループのブースト量Ｂが、ブースト量Ｂｏｐｔ１から総減少量Ｍだけ減少したか否かを判定する。
【００５８】
現在のループにおけるブースト量Ｂがブースト量Ｂｏｐｔ１からいまだ総減少量Ｍ減少していないと判定された場合（Ｓ５０；ｎｏ）、Ｓ３２に戻り、制御回路１３は、Ｓ３２〜Ｓ５０を再帰的に実行する。一方、現在のループにおけるブースト量Ｂがブースト量Ｂｏｐｔ１から総減少量Ｍ減少したと判定された場合（Ｓ５０；ｙｅｓ）、制御回路１３は、ループ処理を終了し、Ｓ５２に進む。
【００５９】
Ｓ５２において、制御回路１３は、最後のループにおけるブースト量Ｂ及びタップ係数Ａｋを、それぞれブースト量Ｂｏｐｔ２及びタップ係数Ａｋｏｐｔ２として決定し、当該決定された値を以後の通常動作に際して使用する。
【００６０】
以上で、イコライザ回路１０の波形等化動作が終了する。
【００６１】
なお、上述の通り、Ｓ３０において決定される総減少量Ｍは、ブースト量Ｂｏｐｔ１に応じて決定される。図７は、第１実施形態に係るイコライザ回路におけるブースト量Ｂｏｐｔ１と総減少量Ｍとの関係を説明するためのテーブルである。
【００６２】
図７に示すように、総減少量Ｍは、ブースト量Ｂｏｐｔ１が大きいほど、大きな値が設定されてもよい。具体的には、例えば、制御回路１３は、ブースト量Ｂｏｐｔ１が１〜１０ｄＢ、１１〜２０ｄＢ、２１〜３０ｄＢ、３１〜４０ｄＢ、及び４１〜５０ｄＢだった場合、総減少量Ｍがそれぞれ、０ｄＢ、５ｄＢ、１０ｄＢ、１５ｄＢ、及び２０ｄＢとなる旨が、予め設定されていてもよい。なお、図７の例はあくまで一例であり、ブースト量Ｂｏｐｔ１と総減少量Ｍとは、任意の対応付けが可能である。
【００６３】
１．３  本実施形態に係る効果
第１実施形態によれば、符号間干渉を補償しつつ、雑音の増幅を抑制することが出来る。本効果につき、以下説明する。
【００６４】
ＣＴＬＥ回路１１は、符号間干渉を適切に補償し得るが、受信信号ＲＣＶに対して直接的に増幅を行うため、受信信号ＲＣＶに含まれる雑音まで増幅される。このため、雑音を低減する観点では、ブースト量Ｂは、小さくすることが望ましい。一方、ＤＦＥ回路１２は、判定信号をフィードバックするため、雑音が増幅されることが無い。しかしながら、ＤＦＥ回路１２は、損失の大きい受信信号ＲＣＶに基づいて生成されるクロック信号ＣＬＫでは、正常に動作させることが困難である。したがって、ＤＦＥ回路１２を正常に動作させるため、事前にＣＴＬＥ回路１１によってある程度符号間干渉が補償された等化信号ＥＱ１を生成し、当該等化信号ＥＱ１に基づくクロック信号ＣＬＫを生成しておくことが望ましい。
【００６５】
第１実施形態によれば、制御回路１３は、まず、受信信号ＲＣＶに対してＣＴＬＥ回路１１を適応的に制御し、ブースト量Ｂｏｐｔ１を決定する。これにより、ＣＴＬＥ回路１１は、伝送路４の伝送特性が状況によって変化し得る場合においても、最適なブースト量Ｂｏｐｔ１を用いて等化信号ＥＱ１を生成することが出来る。また、制御回路１３は、等化信号ＥＱ１に対してＤＦＥ回路１２を適応的に制御し、タップ係数Ａｋｏｐｔ１を決定する。これにより、ＤＦＥ回路１２は、ＣＴＬＥ回路１１のブースト量Ｂｏｐｔ１に応じて、最適なタップ係数Ａｋｏｐｔ１を用いて等化信号ＥＱ２を生成することが出来る。
【００６６】
なお、ブースト量Ｂｏｐｔ１は、ＣＴＬＥ回路１１及びＤＦＥ回路１２を組み合わせて符号間干渉を補償する場合において、ＣＴＬＥ回路１１の波形等化能力の寄与が最も大きい場合の値となる。このため、ブースト量Ｂｏｐｔ１よりも小さなブースト量Ｂを探索することで、ブースト量Ｂｏｐｔ１及びタップ係数Ａｋｏｐｔ１を用いた場合と同等の波形等化特性を有しつつ、雑音の影響を低減し得る組み合わせを検出することが出来る可能性がある。
【００６７】
具体的には、制御回路１３は、ブースト量Ｂｏｐｔ１に基づき、当該ブースト量Ｂｏｐｔ１より小さいブースト量Ｂｏｐｔ２を決定する。制御回路１３は、ブースト量Ｂｏｐｔ２を用いて生成される等化信号ＥＱ１に対してＤＦＥ回路１２を適応的に制御し、タップ係数Ａｋｏｐｔ２を決定する。ブースト量Ｂｏｐｔ２は、ブースト量Ｂｏｐｔ１より小さいため、雑音の影響を低減することが出来る。また、これに伴ってタップ係数Ａｋｏｐｔ２の値も更新されるので、ＣＴＬＥ回路１１とＤＦＥ回路１２とを組み合わせて得られる波形等化特性を劣化させることなく、ブースト量Ｂの値を小さくすることが出来る。したがって、符号間干渉を補償しつつ、雑音の増幅を抑制することが出来る。
【００６８】
なお、適切なクロック信号ＣＬＫが得られている場合、制御回路１３は、ブースト量Ｂｏｐｔ１からブースト量Ｂｏｐｔ２へ一気に変更してもよい。ブースト量Ｂを一気に変更することにより、ＤＦＥ回路１２を用いた適応制御におけるループの回数を１回で済ませることが出来るため、波形等化動作全体に要する時間を短縮することが出来る。
【００６９】
または、制御回路１３は、ブースト量Ｂｏｐｔ１からブースト量減少幅Δ毎に徐々に減少させていき、その都度、ＤＦＥ回路１２の波形等化特性を最適化させてもよい。ブースト量Ｂを徐々に減少させることにより、ブースト量Ｂ及びタップ係数Ａｋの大きさを徐々に変化させることが出来る。このため、ＣＴＬＥ回路１１とＤＦＥ回路１２とを組み合わせて得られる波形等化特性が急激に変化することを抑制することが出来る。
【００７０】
１．４  第１実施形態の変形例
なお、第１実施形態は、上述の例に限らず、種々の変形が可能である。例えば、第１実施形態では、制御回路１３は、受信信号ＲＣＶに対してＣＴＬＥ回路１１を適応的に制御し、ブースト量Ｂｏｐｔ１を決定したが、これに限られない。
【００７１】
図８は、第１実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。図８は、第１実施形態において説明した図６に対応し、図６におけるＳ１０〜Ｓ１６に代えて、Ｓ５及びＳ１０を含む。
【００７２】
図８に示すように、Ｓ５において、制御回路１３は、ブースト量Ｂｏｐｔ１として、所定の値を決定する。
【００７３】
Ｓ１０において、ＣＴＬＥ回路１１は、受信信号ＲＣＶに基づき、ブースト量Ｂｏｐｔ１を用いて等化信号ＥＱ１を生成する。
【００７４】
以降の動作については、第１実施形態において説明した図６と同様であるため、説明を省略する。
【００７５】
以上のように動作させることにより、例えば、伝送路４の伝送特性が既知であり、当該伝送特性から大きく変動しないことが分かっている場合は、第１実施形態と同様、符号間干渉を補償しつつ、雑音の増幅を抑制することが出来る。また、ＣＴＬＥ回路１１を用いた適応制御を省略できるため、波形等化動作全体に要する時間を短縮することが出来る。
【００７６】
２．  第２実施形態
次に、第２実施形態に係るイコライザ回路について説明する。第１実施形態に係るイコライザ回路は、ブースト量Ｂｏｐｔ１の大きさに応じて、ブースト量の総減少量Ｍを決定する構成であった。一方、第２実施形態に係るイコライザ回路は、生成された等化信号のアイパターンを直接モニタすることによって等化特性を評価し、所定の等化特性を満たすブースト量の中からブースト量Ｂｏｐｔ２を決定する構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略又は簡略化し、第１実施形態と異なる部分についてのみ説明する。
【００７７】
２．１  イコライザ回路の構成について
第２実施形態に係るイコライザ回路の構成について、図９を用いて説明する。図９は、第１実施形態における図３に対応する。
【００７８】
図９に示すように、イコライザ回路１０は、アイモニタ回路１４を更に備える。
【００７９】
アイモニタ回路１４は、ＤＦＥ回路１２から等化信号ＥＱ２を受信し、当該等化信号ＥＱ２のアイパターンをモニタする。アイモニタ回路１４は、アイパターンのモニタ結果を生成し、制御回路１３に送信する。制御回路１３は、アイパターンのモニタ結果に基づき、当該アイパターンの開口度を評価する。
【００８０】
以下、アイパターンのモニタ結果及び開口度の具体的な一例について、図１０を用いて説明する。
【００８１】
図１０は、第２実施形態に係るアイモニタ回路によってモニタされるアイパターンを示す模式図である。
【００８２】
図１０に示すように、アイパターンは、等化信号ＥＱ２を、クロック信号ＣＬＫをトリガにして多数重ね合わせたものとして可視化される。一般的に、アイパターンにおける中央部が大きく開いているほど、当該信号の復号が正しく行われる。このため、アイモニタ回路１４は、例えば、等化信号ＥＱ２のアイパターンに基づき、当該アイパターンの高さＨ、及び幅Ｗをモニタ結果として計測する。なお、アイモニタ回路１４は、上述の例に限らず、アイパターンのその他の特徴量をモニタ結果として計測してもよい。すなわち、モニタ結果は、アイパターンの高さＨ、幅Ｗ、及びその他の特徴量を含む。
【００８３】
制御回路１３は、これらの特徴量に基づき、アイパターンの開口度を評価する。開口度は、例えば、高さＨ及び幅Ｗの値が大きいほど大きくなる任意の関数によって算出される。
【００８４】
２．２  イコライザ回路の動作について
次に、第２実施形態に係るイコライザ回路の動作について説明する。図１１は、第２実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。
【００８５】
図１１に示すように、Ｓ１０〜Ｓ２６の動作は、第１実施形態において説明した図６と同様であるため、説明を省略する。
【００８６】
その後、図１１では、Ｓ３０を実行することなく、Ｓ３２を実行する。すなわち、Ｓ３２において、制御回路１３は、総減少量Ｍを決定しない。制御回路１３は、現在のループにおけるブースト量Ｂを、ブースト量減少幅Δだけ減じたブースト量Ｂに更新する。ブースト量減少幅Δは、任意の値が設定可能である。
【００８７】
Ｓ３４において、ＣＴＬＥ回路１１は、受信信号ＲＣＶに基づき、Ｓ３２において更新されたブースト量Ｂを適用して線形等化処理を実行し、等化信号ＥＱ１を生成する。
【００８８】
Ｓ４０〜Ｓ４４の動作は、Ｓ２０〜Ｓ２４の動作と同様であるため、説明を省略する。
【００８９】
Ｓ４２においてＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ４２；ｙｅｓ）、Ｓ６０に進む。Ｓ６０において、アイモニタ回路１４は、ＤＦＥ回路１２から送信された等化信号ＥＱ２のアイパターンをモニタし、モニタ結果を生成する。制御回路１３は、アイモニタ回路１４からモニタ結果を受けると、アイパターンの開口度を評価する。
【００９０】
Ｓ６２において、制御回路１３は、アイパターンの開口度が所定の条件を満たしているか否かを判定する。開口度が所定の条件を満たすと判定された場合（Ｓ６２；ｙｅｓ）、Ｓ３２に戻り、制御回路１３は、Ｓ３２〜Ｓ６２を再帰的に実行する。一方、開口度が所定の条件を満たさないと判定された場合（Ｓ６２；ｎｏ）、制御回路１３は、ループ処理を終了し、Ｓ６４に進む。なお、「開口度が所定の条件を満たすこと」とは、例えば、「等化信号ＥＱ２から送信信号ＴＲ内の情報が復号し得る程度にアイパターンの開口度が大きいこと」を言う。
【００９１】
Ｓ６４において、制御回路１３は、所定の条件を満たすと判定された最後のループにおけるブースト量Ｂ及びタップ係数Ａｋを、それぞれブースト量Ｂｏｐｔ２及びタップ係数Ａｋｏｐｔ２として決定し、以後の通常動作に適用する。すなわち、制御回路１３は、開口度が所定の条件を満たし得る最小のブースト量Ｂを、ブースト量Ｂｏｐｔ２として決定する。また、制御回路１３は、当該ブースト量Ｂｏｐｔ２に応じて最適化されたタップ係数Ａｋをタップ係数Ａｋｏｐｔ２として決定する。
【００９２】
以上で、イコライザ回路１０の波形等化動作が終了する。
【００９３】
２．３  本実施形態に係る効果
第２実施形態によれば、イコライザ回路１０は、アイパターンをモニタするアイモニタ回路１４を備える。制御回路１３は、アイパターンの開口度が所定の条件を満たし得る最小のブースト量Ｂをブースト量Ｂｏｐｔ２として決定する。これにより、ＣＴＬＥ回路１１及びＤＦＥ回路１２の組み合わせによる波形等化特性が劣化しない範囲において最小のブースト量Ｂを、Ｓ３２〜Ｓ６２のループ処理による探索によって検出することが出来る。したがって、符号間干渉を許容できる範囲で補償しつつ、可能な限り雑音の影響を低減させることが出来る。
【００９４】
２．４  第２実施形態の変形例
なお、第２実施形態は、上述の例に限らず、種々の変形が可能である。例えば、第２実施形態では、制御回路１３は、アイモニタ回路１４のモニタ結果が所定の条件を満たす範囲内における最小のブースト量Ｂをブースト量Ｂｏｐｔ２として決定する場合について説明したが、これに限られない。
【００９５】
図１２は、第２実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。図１２は、第２実施形態において説明した図１１に対応し、図１１におけるＳ６２及びＳ６４に代えて、Ｓ６３及びＳ６５を含む。
【００９６】
図１２に示すように、Ｓ１０〜Ｓ４４までの動作は、図１１におけるＳ１０〜Ｓ４４と同様であるため、説明を省略又は簡略化する。
【００９７】
Ｓ４２においてＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ４２；ｙｅｓ）、Ｓ６０に進む。Ｓ６０において、アイモニタ回路１４は、ＤＦＥ回路１２から送信された等化信号ＥＱ２のアイパターンをモニタし、モニタ結果を生成する。制御回路１３は、アイモニタ回路１４からモニタ結果を受けると、アイパターンの開口度を評価し、波形等化動作が終了するまで保持しておく。
【００９８】
Ｓ６３において、制御回路１３は、現在のループにおいてＣＴＬＥ回路１１に適用されているブースト量Ｂが、Ｓ３２の結果として最小値まで減少したか否かを判定する。最小値とは、例えば、０ｄＢであるが、これに限らず、所定の閾値が設定されていてもよい。
【００９９】
ブースト量Ｂが最小値まで減少していないと判定された場合（Ｓ６３；ｎｏ）、Ｓ３２に戻り、制御回路１３は、Ｓ３２〜Ｓ６３を再帰的に実行する。一方、ブースト量Ｂが最小値まで減少したと判定された場合（Ｓ６３；ｙｅｓ）、制御回路１３は、ループ処理を終了し、Ｓ６５に進む。
【０１００】
ループ処理が終了すると、制御回路１３は、各ループ処理についての評価結果を読出す。Ｓ６５において、制御回路１３は、開口度が最も大きいループにおけるブースト量Ｂ及びタップ係数Ａｋを、それぞれブースト量Ｂｏｐｔ２及びタップ係数Ａｋｏｐｔ２として決定し、以後の通常動作に適用する。
【０１０１】
以上で、イコライザ回路１０の波形等化動作が終了する。
【０１０２】
以上のように動作させることにより、イコライザ回路１０は、取り得る全ての範囲内でブースト量Ｂを変化させ、その各々の場合においてＤＦＥ回路１２を適応的に制御し、等化信号ＥＱ２を生成する。アイモニタ回路１４は、ブースト量Ｂを変化させた全ての場合における等化信号ＥＱ２のアイパターンのモニタ結果を生成する。制御回路１３は、全てのモニタ結果を評価し、アイパターンの開口度が最も大きい等化信号ＥＱ２を生成し得るブースト量Ｂ及びタップ係数Ａｋを、それぞれブースト量Ｂｏｐｔ２及びタップ係数Ａｋｏｐｔ２として決定する。これにより、ＣＴＬＥ回路１１及びＤＦＥ回路１２の組み合わせによる波形等化特性が最も良好となるブースト量Ｂを、Ｓ３２〜Ｓ６２のループ処理による探索により検出することが出来る。したがって、符号間干渉及び雑音の影響を最も小さくすることが出来る。
【０１０３】
３．  第３実施形態
次に、第３実施形態に係るイコライザ回路について説明する。第１実施形態及び第２実施形態に係るイコライザ回路では、ＤＦＥ回路１２を安定して動作可能なクロック信号ＣＬＫが得られることを前提とする構成であった。しかしながら、一般的に、受信回路６側で安定したクロック信号ＣＬＫを生成することは困難である。クロック信号ＣＬＫが安定しない場合、ＤＦＥ回路１２を安定して動作させることが出来ない場合が或る。そこで、第３実施形態に係るイコライザ回路は、安定したクロック信号ＣＬＫを得るために、受信信号ＲＣＶから正しいクロックタイミングを抽出し得る構成が示される。以下では、第２実施形態と同様の構成要素には同一の符号を付してその説明を省略又は簡略化し、第２実施形態と異なる部分についてのみ説明する。
【０１０４】
３．１  イコライザ回路の構成について
第３実施形態に係るイコライザ回路の構成について、図１３を用いて説明する。図１３は、第２実施形態における図９に対応する。
【０１０５】
図１３に示すように、イコライザ回路１０は、ＣＤＲ回路１５を更に備える。
【０１０６】
ＣＤＲ回路１５は、例えば、クロックデータリカバリ回路（Clock Data Recovery Circuit）を含む。ＣＤＲ回路１５は、ＤＦＥ回路１２から等化信号ＥＱ１及び判定信号Ｓ１を受けると、これらの信号間の位相ずれを検出し、当該位相ずれに応じたクロック信号ＣＬＫを出力する。ＤＦＥ回路１２は、当該クロック信号ＣＬＫを判定信号Ｓ１の生成に用い、等化信号ＥＱ１との位相ずれが小さい判定信号Ｓ１を生成する。ＣＤＲ回路１５は、当該判定信号Ｓ１をフィードバックされることにより、更に位相ずれを小さくし得るクロック信号ＣＬＫを出力する。そして、最終的に、ＣＤＲ回路１５は、等化信号ＥＱ１及び判定信号Ｓ１の位相を同期させ得るクロック信号ＣＬＫを出力する。
【０１０７】
上述のように位相が同期した状態は、「ＣＤＲ回路１５がロックした状態」とも言う。ＣＤＲ回路１５は、ロックした場合、ＣＤＲ回路１５がロックしたことを示すロック信号を制御回路１３に送信してもよい。
【０１０８】
これにより、ＤＦＥ回路１２は、ＣＤＲ回路１５によって安定化したクロック信号ＣＬＫに基づき、安定して動作することが出来る。
【０１０９】
３．２  イコライザ回路の動作について
次に、第３実施形態に係るイコライザ回路の動作について説明する。
【０１１０】
図１４は、第３実施形態に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。図１４は、第２実施形態において説明した図１１に対応する。図１４では、図１１の各動作に加えて、Ｓ１８、及びＳ３６が更に追加される。
【０１１１】
図１４に示すように、Ｓ１０〜Ｓ１６において、ＣＴＬＥ回路１１の波形等化特性が受信信号ＲＣＶに対して最適化され、ブースト量Ｂｏｐｔ１が決定される。
【０１１２】
Ｓ１８において、ブースト量Ｂｏｐｔ１に基づいて生成される等化信号ＥＱ１及び判定信号Ｓ１によって、ＣＤＲ回路１５がロックする。これにより、クロック信号ＣＬＫが安定化し、以後のＳ２０〜Ｓ２４においてＤＦＥ回路１２が安定して動作可能となる。
【０１１３】
Ｓ２０〜Ｓ２６において、ＣＤＲ回路１５から入力されるクロック信号ＣＬＫに基づき、ＤＦＥ回路１２の波形等化特性が等化信号ＥＱ１に対して最適化され、タップ係数Ａｋｏｐｔ１が決定される。
【０１１４】
Ｓ３２において、制御回路１３は、現在のループにおけるブースト量Ｂを、ブースト量減少幅Δだけ減じたブースト量Ｂに更新する。なお、ブースト量Ｂを一度に大きく変化させると、等化信号ＥＱ１の形状が大きく変化することにより、判定信号Ｓ１との位相ずれが過度に大きくなり、ＣＤＲ回路１５のロックが外れてしまう可能性がある。そこで、ブースト量減少幅Δは、任意の値が設定可能であるが、ＣＤＲ回路１５がロックを外さない程度の大きさの値が設定される。
【０１１５】
Ｓ３４において、ＣＴＬＥ回路１１は、受信信号ＲＣＶに基づき、Ｓ３２において更新されたブースト量Ｂを適用して線形等化処理を実行し、等化信号ＥＱ１を生成する。
【０１１６】
Ｓ３６において、Ｓ３２において更新されたブースト量Ｂに基づいて生成される等化信号ＥＱ１及び判定信号Ｓ１によって、ＣＤＲ回路１５がロックする。これにより、更新後のブースト量Ｂにおいてもクロック信号ＣＬＫが安定化し、以後のＳ４０〜Ｓ４４においてＤＦＥ回路１２が安定して動作可能となる。
【０１１７】
Ｓ４０〜Ｓ４４において、ＣＤＲ回路１５から入力されるクロック信号ＣＬＫに基づき、ＤＦＥ回路１２の波形等化特性が等化信号ＥＱ１に対して最適化される。
【０１１８】
Ｓ６０〜Ｓ６４の動作は、図１１のＳ６０〜Ｓ６４と同様であるため、説明を省略する。
【０１１９】
以上で、イコライザ回路１０の波形等化動作が終了する。
【０１２０】
３．３  本実施形態に係る効果
第３実施形態によれば、イコライザ回路１０は、等化信号ＥＱ１に同期するクロック信号ＣＬＫを生成するＣＤＲ回路１５を更に備える。これにより、ＤＦＥ回路１２は、等化信号ＥＱ１と同期した判定信号Ｓ１を生成することが出来る。このため、等化信号ＥＱ２の生成に際してのフィードバックが適切に機能し、ひいては、タップ係数Ａｋの更新が適切になされる。したがって、ＤＦＥ回路１２を用いた適応制御を安定して動作させることが出来る。
【０１２１】
また、Ｓ３２において、ブースト量Ｂを一度に大きく減少させると、等化信号ＥＱ１のアイパターンが大きく変化し得る。この場合、一時的にアイパターンの形状が崩れ、ＣＤＲ回路１５のロックが外れてしまう可能性がる。第３実施形態では、ブースト量減少幅Δは、ＣＤＲ回路１５のロックが外れない程度の少量となるように設定される。これにより、Ｓ３２〜Ｓ５０のループにおいて、等化信号ＥＱ１のアイパターンの変化を抑制すると共に、ＣＤＲ回路１５のロックを維持することが出来る。
【０１２２】
３．４  第３実施形態の変形例
なお、第３実施形態は、上述の例に限らず、種々の変形が可能である。例えば、第３実施形態では、第２実施形態の変形例、及び第１実施形態に対しても同様に適用可能である。
【０１２３】
図１５及び図１６は、第３実施形態の変形例に係るイコライザ回路の波形等化動作を説明するためのフローチャートである。図１５は、第２実施形態の変形例において説明した図１２に対応し、図１２の各動作に加えて、Ｓ１８及びＳ３６が更に追加される。また、図１６は、第１実施形態において説明した図６に対応し、図６の各動作に加えて、Ｓ１８及びＳ３６が更に追加される。
【０１２４】
Ｓ１８及びＳ３６が追加されたことにより、第２実施形態の変形例及び第１実施形態においても、第３実施形態と同様の効果を奏することが出来る。
【０１２５】
４．  第４実施形態
次に、第４実施形態に係るイコライザ回路について説明する。第１実施形態乃至第３実施形態に係るイコライザ回路では、ＣＴＬＥ回路１１のブースト量Ｂを低く抑えることにより増加した符号間干渉を、ＤＦＥ回路１２によって補償する構成について説明した。第４実施形態では、ＤＦＥ回路１２に加えて他の等化回路（ＦＦＥ（Feed Forward Equalizer）回路）を用いることにより、ＣＴＬＥ回路１１のブースト量Ｂの抑制に伴い増加した符号間干渉を更に補償し得る構成が示される。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略又は簡略化し、第１実施形態と異なる部分についてのみ説明する。
【０１２６】
４．１  線形等化器の構成について
第４実施形態に係る線形等化器の構成について説明する。
【０１２７】
図１７は、第４実施形態に係る線形等化器を含むイコライザ回路の構成を説明するためのブロック図である。図１７は、第１実施形態における図３に対応する。
【０１２８】
図１７に示すように、イコライザ回路１０は、ＣＴＬＥ回路１１を含む線形等化器２０を備える。線形等化器２０は、受信信号ＲＣＶに線形な等化処理を施し、等化信号ＥＱ１ａを出力する機能を有する。図１７の例では、線形等化器２０は、ＣＴＬＥ回路１１に加えて、ＦＩＲ回路１６を更に含む（ＦＩＲ：Finite Impulse Response）。ＣＴＬＥ回路１１が受信信号ＲＣＶに対して特定の周波数領域で等化処理を実行するのに対し、ＦＩＲ回路１６は、受信信号ＲＣＶに対して特定の時間領域で等化処理を実行する。すなわち、ＦＩＲ回路１６は、時間領域に対して連続的に線形等化処理を行うＣＴＬＥ回路１１に対して、時間領域に対して離散的に線形等化処理を行うＤＴＬＥ（Discrete Time Linear Equalizer）回路とも言える。線形等化器２０は、例えば、制御回路１３から送出されるブースト量Ｂに基づいてＣＴＬＥ回路１１の波形等化特性を調整すると共に、タップ係数Ｃ０及びＣｍに基づいてＦＩＲ回路１６の波形等化特性を調整可能に構成される。タップ係数Ｃ０及びＣｍについては後述する。
【０１２９】
図１８は、第４実施形態に係るＦＩＲ回路の構成を説明するためのブロック図である。図１８では、線形等化器２０内において、ＣＴＬＥ回路１１から出力される等化信号ＥＱ１がＦＩＲ回路１６に入力され、等化信号ＥＱ１ａが出力される場合の一例が示される。
【０１３０】
図１８に示すように、ＦＩＲ回路１６は、複数の遅延回路１６１（１６１−１、１６１−２、…、１６１−ｊ）、複数のバッファ回路１６２及び１６３（１６３−１、１６３−２、…、１６３−ｊ）、並びに加算器１６４を備えている（ｊは任意の自然数）。ＦＩＲ回路１６は、入力される信号内の或るデータに対応する波形のうち、当該データに先行する他のデータに対応する波形と干渉する部分を低減させる機能を有する。
【０１３１】
以降の説明では、便宜上、基準時刻に対して遅延を有さない等化信号ＥＱ１は、等化信号ＥＱ１（０）と記載される。また、所定の時間Ｔ、２Ｔ、…、ｊＴだけ遅延させることにより等化信号ＥＱ１（０）と一致する信号はそれぞれ、等化信号ＥＱ１（−Ｔ）、ＥＱ１（−２Ｔ）、…、ＥＱ１（−ｊＴ）と記載される。
【０１３２】
複数の遅延回路１６１は、互いに直列に接続される。複数の遅延回路１６１の各々は、入力信号を所定の時間Ｔだけ遅延させた信号を出力する機能を有する。具体的には、遅延回路１６１−ｊは、等化信号ＥＱ１（−ｊＴ）が入力され、等化信号ＥＱ１（−（ｊ−１）Ｔ）を出力する。同様に、遅延回路１６１−２は、等化信号ＥＱ１（−２Ｔ）が入力され、等化信号ＥＱ１（−Ｔ）を出力する。遅延回路１６１−１は、等化信号ＥＱ１（−Ｔ）が入力され、等化信号ＥＱ１（０）を出力する。なお、図１８の例では、複数の遅延回路１６１の各々が信号を遅延させる時間はいずれも時間Ｔとして示されるが、これに限られない。すなわち、複数の遅延回路１６１の各々には、互いに異なる遅延時間が任意に設定可能である。
【０１３３】
複数のバッファ回路１６２及び１６３の各々にはそれぞれ、制御回路１３から対応するタップ係数Ｃ０、Ｃ−１、Ｃ−２、…、Ｃ−ｊが送信され、設定される。タップ係数Ｃ−１、Ｃ−２、…、Ｃ−ｊは、総称してプリカーソル用タップ係数Ｃｍとも言う。バッファ回路１６２は、遅延回路１６１−１が出力する等化信号ＥＱ１（０）に対して、対応するタップ係数Ｃ０を乗算した信号を生成し、加算器１６４に送信する。また、複数のバッファ回路１６３−１、１６３−２、…、１６３−ｊの各々はそれぞれ、対応する遅延回路１６１−１、１６１−２、…、１６１−ｊに入力される等化信号ＥＱ１（−Ｔ）、ＥＱ１（−２Ｔ）、…、ＥＱ１（−ｊＴ）に対して、対応するタップ係数Ｃ−１、Ｃ−２、…、Ｃ−ｊを乗算した信号をフィードバック信号として生成し、加算器１６４に送信する。例えば、タップ係数Ｃ０が正の値である場合、タップ係数Ｃｍは、負の値として設定され得る。
【０１３４】
加算器１６４は、バッファ回路１６２からの信号に、複数のバッファ回路１６３の各々からのフィードバック信号を加算し、得られた信号を最終的に等化信号ＥＱ１ａとして出力する。
【０１３５】
以上のように構成されることにより、線形等化器２０は、ＦＩＲ回路１６及びＣＴＬＥ回路１１を介して等化信号ＥＱ１ａを生成する。なお、図１８の例では、ＣＴＬＥ回路１１からの出力信号ＥＱ１がＦＩＲ回路１６に入力される場合について説明したが、ＦＩＲ回路１６とＣＴＬＥ回路１１との間の入出力関係は、任意に交換可能である。
【０１３６】
４．２  線形等化器の動作について
次に、第４実施形態に係る線形等化器の動作について、図１９を用いて説明する。図１９は、第４実施形態に係る線形等化器の波形等化動作を説明するためのダイアグラムである。図１９では、送信回路２から送信信号ＴＲとして１つのパルス信号が送出された場合に、受信回路６の線形等化器２０内で生成される各種信号の一部が図示される。
【０１３７】
図１９に示すように、１つのパルス信号を含む送信信号ＴＲが送信回路２から出力されると、当該送信信号ＴＲは、伝送路４による減衰を受けて受信信号ＲＣＶとなった後、線形等化器２０に入力される。
【０１３８】
ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波帯域をブーストする線形等化処理を実行し、等化信号ＥＱ１を出力する。これにより、等化信号ＥＱ１は、送信信号ＴＲのパルス形状を識別できる程度に補償（等化）される。以下では、等化信号ＥＱ１は、例えば、時刻ｔ０を基準時刻（メインカーソル）としてサンプリングされるものとして説明する。つまり、等化信号ＥＱ１（０）のピークが立つ時刻が時刻ｔ０として設定される。なお、メインカーソルに後続するサンプリング時刻ｔ１（＝ｔ０＋Ｔ）、ｔ２（＝ｔ０＋２Ｔ）、…はポストカーソルとも言い、先行するサンプリング時刻ｔ−１（＝ｔ０−Ｔ）、ｔ−２（＝ｔ０−２Ｔ）、…はプリカーソルとも言う。
【０１３９】
ＦＩＲ回路１６は、等化信号ＥＱ１（０）にタップ係数Ｃ０を乗じた信号（Ｃ０×ＥＱ１（０））を生成する。信号（Ｃ０×ＥＱ１（０））は、メインカーソルにおいてピークを有するが、プリカーソル及びポストカーソルの双方において、他のサンプリング時刻でサンプリングされる信号と干渉し得る成分を有する。例えば、信号（Ｃ０×ＥＱ１（０））は、プリカーソルの時刻ｔ−１において、干渉成分Ｉｍを有する。
【０１４０】
また、ＦＩＲ回路１６は、等化信号ＥＱ１（−Ｔ）〜ＥＱ１（−ｊＴ）それぞれにタップ係数Ｃ−１、Ｃ−２、…、Ｃ−ｊを乗じた信号（Ｃ−１×ＥＱ１（−Ｔ）、Ｃ−２×ＥＱ１（−２Ｔ）、…、Ｃ−ｊ×ＥＱ１（−ｊＴ））を生成する。図１９では、一例として、信号（Ｃ−１×ＥＱ１（−Ｔ））が示される。信号（Ｃ−１×ＥＱ１（−Ｔ））は、時刻ｔ−１においてピークを有し、信号（Ｃ０×ＥＱ１（０））と極性が反転した成分を有する。信号（Ｃ−１×ＥＱ１（−Ｔ）は、タップ係数Ｃ−１を調整することにより、干渉成分Ｉｍを相殺し得る程度の大きさのピークとなるように設定される。
【０１４１】
これにより、ＦＩＲ回路１６から最終的に出力される等化信号ＥＱ１ａは、時刻ｔ−１において、干渉成分Ｉｍが除去された波形となる。換言すると、ＦＩＲ回路１６は、干渉成分Ｉｍを除去し得る程度に、メインカーソルにおいてサンプリングされる信号に対するプリシュート量を増加させることができる。タップ係数Ｃ−２、…、Ｃ−ｊについてもタップ係数Ｃ−１と同様の調整を行うことにより、ＦＩＲ回路１６は、等化信号ＥＱ１（０）が有する任意のプリカーソルにおける干渉成分を補償することができる。
【０１４２】
なお、等化信号ＥＱ１（０）が有する、任意のポストカーソルにおける干渉成分は、第１実施形態において説明した通り、ＤＦＥ回路１２によって補償することができる。
【０１４３】
４．３  イコライザ回路の動作について
次に、第４実施形態に係るイコライザ回路の動作について、図２０を用いて説明する。図２０は、第４実施形態に係るイコライザ回路の適応的な波形等化動作を説明するためのフローチャートである。図２０は、第１実施形態における図６に対応し、伝送路４の伝送特性を最適に補償し得る波形等化特性を得るためのブースト量Ｂ、並びにタップ係数Ｃｍ及びＡｋを決定するための方法の一例が示される。
【０１４４】
図２０に示すように、Ｓ１０Ａ、Ｓ１２、Ｓ１４、及びＳ１６において、線形等化器２０及び制御回路１３は、受信信号ＲＣＶに対して、ＣＴＬＥ回路１１の波形等化特性を最適化する。
【０１４５】
具体的には、Ｓ１０Ａにおいて、線形等化器２０は、受信信号ＲＣＶを受けると、当該受信信号ＲＣＶに基づき、等化信号ＥＱ１ａを生成する。なお、Ｓ１０Ａでは、ＦＩＲ回路１６は、例えば、実質的に機能しない（タップ係数Ｃ０に“１”が設定され、タップ係数Ｃｍに“０”が設定される）ように設定され得る。したがって、Ｓ１０Ａ〜Ｓ１６では、第１実施形態と同様、ＣＴＬＥ回路１１のブースト量Ｂがブースト量Ｂｏｐｔ１に最適化される。
【０１４６】
続いて、Ｓ２０Ａ、Ｓ２２、Ｓ２４、及びＳ２６において、ＤＦＥ回路１２及び制御回路１３は、ブースト量Ｂｏｐｔ１を用いて生成された等化信号ＥＱ１ａに対して、ＤＦＥ回路１２の波形等化特性を最適化する。これにより、第１実施形態と同様、ＤＦＥ回路１２のタップ係数Ａｋがタップ係数Ａｋｏｐｔ１に最適化される。
【０１４７】
続いて、Ｓ３０Ａにおいて、制御回路１３は、ブースト量Ｂｏｐｔ１に基づき、当該ブースト量Ｂｏｐｔ１から減じるブースト量の総減少量Ｍを決定すると共に、ＦＩＲ回路１６に適用するタップ係数Ｃｍの総増加量Ｎを決定する。総増加量Ｎは、例えば、図７において説明された総減少量Ｍの決定方法と同様、ブースト量Ｂｏｐｔ１の値に応じて決定される。総増加量Ｎは、例えば、ブースト量Ｂｏｐｔ１が大きいほど、大きな値が設定される。
【０１４８】
Ｓ３２Ａ、Ｓ３４Ａ、Ｓ４０Ａ、Ｓ４２、Ｓ４４、及びＳ５０Ａにおいて、ＦＩＲ回路１６、ＣＴＬＥ回路１１、ＤＦＥ回路１２、及び制御回路１３は、ブースト量Ｂｏｐｔ１より小さいブースト量Ｂｏｐｔ２、及び初期値から増加させたタップ係数Ｃｍを用いて生成された等化信号ＥＱ１ａに対して、ＤＦＥ回路１２の波形等化特性を最適化する。
【０１４９】
具体的には、Ｓ３２Ａにおいて、制御回路１３は、現在のループにおけるブースト量Ｂをブースト量減少幅Δ１だけ減じたブースト量Ｂに更新すると共に、タップ係数Ｃｍをタップ係数増加幅Δ２だけ増加させたタップ係数Ｃｍに更新する。ブースト量減少幅Δ１及びタップ係数増加幅Δ２は、任意の値が設定可能である。ブースト量減少幅Δ１及びタップ係数増加幅Δ２はそれぞれ、総減少量Ｍ及び総増加量Ｎを任意の数で等分した値でもよく、総減少量Ｍ及び総増加量Ｎであってもよい。
【０１５０】
Ｓ３４Ａにおいて、線形等化器２０は、受信信号ＲＣＶに基づき、Ｓ３２Ａにおいて更新されたブースト量Ｂと、タップ係数Ｃｍと、を適用して線形等化処理を実行し、等化信号ＥＱ１ａを生成する。
【０１５１】
Ｓ４０Ａ〜Ｓ４４の動作は、Ｓ２０Ａ〜Ｓ２４の動作と同様であるため、説明を省略又は簡略化する。
【０１５２】
Ｓ４２においてＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ４２；ｙｅｓ）、Ｓ５０Ａに進む。Ｓ５０Ａにおいて、制御回路１３は、現在のループのブースト量Ｂが、ブースト量Ｂｏｐｔ１から総減少量Ｍだけ減少し、タップ係数Ｃｍが、初期値（例えば“０”）から総増加量Ｎだけ増加したか否かを判定する。
【０１５３】
現在のループにおけるブースト量Ｂの減少量及びタップ係数Ｃｍの増加量が、それぞれ総減少量Ｍ及び総増加量Ｎに達していないと判定された場合（Ｓ５０Ａ；ｎｏ）、Ｓ３２Ａに戻り、制御回路１３は、Ｓ３２Ａ〜Ｓ５０Ａを再帰的に実行する。一方、現在のループにおけるブースト量Ｂの減少量及びタップ係数Ｃｍの増加量が、それぞれ総減少量Ｍ及び総増加量Ｎに達したと判定された場合（Ｓ５０Ａ；ｙｅｓ）、制御回路１３は、ループ処理を終了し、Ｓ５２Ａに進む。
【０１５４】
Ｓ５２Ａにおいて、制御回路１３は、最後のループにおけるブースト量Ｂ、並びにタップ係数Ｃｍ及びＡｋを、それぞれブースト量Ｂｏｐｔ２、並びにタップ係数Ｃｍｏｐｔ及びＡｋｏｐｔ２として決定し、当該決定された値を以後の通常動作に際して使用する。
【０１５５】
以上で、イコライザ回路１０の波形等化動作が終了する。
【０１５６】
４．３  本実施形態に係る効果
第４実施形態によれば、イコライザ回路１０は、線形等化器２０として、ＣＴＬＥ回路１１に加えてＦＩＲ回路１６を更に含む。ＦＩＲ回路１６は、タップ係数Ｃｍを調整することによって、プリカーソルにおける符号間干渉を除去する機能を有する。制御回路１３は、第１実施形態において説明した適応的な制御方法に際して、ブースト量Ｂｏｐｔ１の大きさに基づき、ブースト量Ｂｏｐｔ１を総減少量Ｍだけ減少させると共に、タップ係数Ｃｍを総増加量Ｎだけ増加させる。そして、制御回路１３は、更新後のブースト量Ｂ及びタップ係数Ｃｍに基づいて得られた等化信号ＥＱ１ａに対してＤＦＥ回路１２のタップ係数Ａｋを最適化する。
【０１５７】
これにより、ブースト量Ｂを総減少量Ｍだけ減少させたことによって発生し得る符号間干渉成分のうち、ＤＦＥ回路１２では補償しきれないプリカーソルにおける符号間干渉成分を、ＦＩＲ回路１６によって補償することができる。したがって、ブースト量Ｂを減少させることによってノイズの増幅量を抑制しつつ、ポストカーソル及びプリカーソルの双方における符号間干渉成分を補償することができる。
【０１５８】
なお、プリカーソルにおける符号間干渉成分は、ブースト量Ｂの減少量に応じて増加することが想定される。このため、制御回路１３は、タップ係数Ｃｍの総増加量Ｎの大きさと、ブースト量Ｂの総減少量Ｍの大きさとが互いに相関するように決定する。これにより、ＦＩＲ回路１６は、ブースト量Ｂが大幅に減少したことによってＣＴＬＥ回路１１による等化能力が減少し、プリカーソルにおける符号間干渉成分が増加した際にも、適切な補償を行うことができる。
【０１５９】
４．４  第４実施形態の変形例
なお、第４実施形態は、上述の例に限らず、種々の変形が可能である。例えば、第４実施形態では、線形等化器２０は、ＣＴＬＥ回路１１及びＦＩＲ回路１６をいずれも含む構成について説明したが、これに限られない。
【０１６０】
図２１は、第４実施形態の変形例に係るイコライザ回路の構成を説明するためのブロック図である。図２１は、第４実施形態において説明した図１７に対応する。
【０１６１】
図２１に示すように、線形等化器２０は、ＦＩＲ回路１６Ａを含むが、ＣＴＬＥ回路１１を含まない構成であってもよい。この場合、線形等化器２０は、例えば、制御回路１３から送出されるタップ係数Ｃ０、Ｃｍに加えて、更にタップ係数Ｃｐに基づいてＦＩＲ回路１６Ａの波形等化特性を調整可能に構成される。
【０１６２】
図２２は、第４実施形態に係るＦＩＲ回路１６Ａの構成を説明するためのブロック図である。図２２では、線形等化器２０内において、受信信号ＲＣＶがＦＩＲ回路１６Ａに入力され、等化信号ＥＱ１ｂが出力される場合の一例が示される。
【０１６３】
図２２に示すように、ＦＩＲ回路１６Ａは、複数の遅延回路１６５（１６５−１、…１６５−２、…、１６５‐ｉ）、及び複数のバッファ回路１６６（１６６−１、１６６−２、…、１６６−ｉ）を更に備えている（ｉは任意の自然数）。複数の遅延回路１６５の各々は、複数の遅延回路１６１と同等の機能構成を有する。また、複数のバッファ回路１６６の各々は、複数のバッファ回路１６２及び１６３と同等の機能構成を有する。
【０１６４】
複数の遅延回路１６１は、互いに直列に接続される。具体的には、遅延回路１６１−ｊは、受信信号ＲＣＶ（−ｊＴ）が入力され、受信信号ＲＣＶ（（−ｊ＋１）Ｔ）を出力する。同様に、遅延回路１６１−２は、受信信号ＲＣＶ（−２Ｔ）が入力され、受信信号ＲＣＶ（−Ｔ）を出力する。遅延回路１６１−１は、受信信号ＲＣＶ（−Ｔ）が入力され、受信信号ＲＣＶ（０）を出力する。
【０１６５】
複数の遅延回路１６５は、互いに直列に接続されており、複数の遅延回路１６１に対して更に直列に接続される。具体的には、遅延回路１６５−１は、受信信号ＲＣＶ（０）が入力され、受信信号ＲＣＶ（Ｔ）を出力する。同様に、遅延回路１６５−２は、受信信号ＲＣＶ（Ｔ）が入力され、受信信号ＲＣＶ（２Ｔ）を出力する。遅延回路１６５−ｉは、受信信号ＲＣＶ（（ｉ−１）Ｔ）が入力され、受信信号ＲＣＶ（ｉＴ）を出力する。
【０１６６】
複数のバッファ回路１６３、１６２、及び１６６の各々にはそれぞれ、制御回路１３から対応するタップ係数Ｃ―ｊ、…、Ｃ−２、Ｃ−１、Ｃ０、Ｃ１、Ｃ２、…、Ｃｉが送信され、設定される。タップ係数Ｃ１、Ｃ２、…、Ｃｉは、総称してポストカーソル用タップ係数Ｃｐとも言う。バッファ回路１６２は、遅延回路１６１−１が出力する受信信号ＲＣＶ（０）に対して、対応するタップ係数Ｃ０を乗算した信号を生成し、加算器１６４に送信する。また、複数のバッファ回路１６３−１、１６３−２、…、１６３−ｊの各々はそれぞれ、対応する遅延回路１６１−１、１６１−２、…、１６１−ｊに入力される受信信号ＲＣＶ（−Ｔ）、ＲＣＶ（−２Ｔ）、…、ＲＣＶ（−ｊＴ）に対して、対応するタップ係数Ｃ−１、Ｃ−２、…、Ｃ−ｊを乗算した信号をフィードバック信号として生成し、加算器１６４に送信する。また、複数のバッファ回路１６６−１、１６６−２、…、１６６−ｉの各々はそれぞれ、対応する遅延回路１６５−１、１６５−２、…、１６５−ｉが出力する受信信号ＲＣＶ（Ｔ）、ＲＣＶ（２Ｔ）、…、ＲＣＶ（ｉＴ）に対して、対応するタップ係数Ｃ１、Ｃ２、…、Ｃｉを乗算した信号をフィードバック信号として生成し、加算器１６４に送信する。例えば、タップ係数Ｃ０が正の値である場合、タップ係数Ｃｍ及びＣｐは、負の値として設定され得る。
【０１６７】
加算器１６４は、バッファ回路１６２からの信号に、複数のバッファ回路１６３及び１６６の各々からのフィードバック信号を加算し、得られた信号を最終的に等化信号ＥＱ１ｂとして出力する。
【０１６８】
以上のように構成されることにより、線形等化器２０は、ＦＩＲ回路１６Ａを介して等化信号ＥＱ１ｂを生成する。
【０１６９】
次に、第４実施形態の変形例に係るイコライザ回路の動作について、図２３を用いて説明する。図２３は、第４実施形態の変形例に係るイコライザ回路の適応的な波形等化動作を説明するためのフローチャートである。図２３は、第４実施形態における図２０に対応し、伝送路４の伝送特性を最適に補償し得る波形等化特性を得るためのタップ係数Ｃｍ、Ｃｐ、及びＡｋを決定するための方法が示される。
【０１７０】
図２３に示すように、Ｓ１０Ｂ、Ｓ１２Ｂ、Ｓ１４Ｂ、及びＳ１６Ｂにおいて、ＦＩＲ回路１６Ａ及び制御回路１３は、受信信号ＲＣＶに対して、ＦＩＲ回路１６Ａの波形等化特性を最適化する。
【０１７１】
具体的には、Ｓ１０Ｂにおいて、ＦＩＲ回路１６Ａは、受信信号ＲＣＶを受けると、当該受信信号ＲＣＶに基づき、等化信号ＥＱ１ｂを生成する。ＦＩＲ回路１６Ａは、生成した等化信号ＥＱ１ｂをＤＦＥ回路１２の判定回路１２２に送信し、判定信号Ｓ１を生成させる。生成された判定信号Ｓ１は、制御回路１３に送られる。
【０１７２】
Ｓ１２Ｂにおいて、制御回路１３は、判定信号Ｓ１に基づき、ＦＩＲ回路１６Ａの波形等化特性が最適化されたか否かを判定する。具体的には、例えば、制御回路１３は、判定信号Ｓ１をテスト信号と比較し、テスト信号に最も適合している判定信号Ｓ１を生成するタップ係数Ｃｍ及びＣｐによって、波形等化特性が最適化されたと判定する。
【０１７３】
ＦＩＲ回路１６Ａの波形等化特性が最適化されたと判定されない場合（Ｓ１２Ｂ；ｎｏ）、Ｓ１４Ｂに進む。Ｓ１４Ｂにおいて、制御回路１３は、タップ係数Ｃｍ及びＣｐを更新し、ＦＩＲ回路１６Ａに送信した後、Ｓ１０Ｂに戻る。
【０１７４】
ＦＩＲ回路１６Ａの波形等化特性が最適化されたと判定された場合（Ｓ１２Ｂ；ｙｅｓ）、ループ処理を終了し、Ｓ１６Ｂに進む。Ｓ１６Ｂにおいて、制御回路１３は、最後のループにおけるタップ係数Ｃｍ及びＣｐをタップ係数Ｃｍｏｐｔ１及びＣｐｏｐｔ１として決定し、Ｓ２０Ｂに進む。
【０１７５】
続いて、Ｓ２０Ｂ、Ｓ２２、Ｓ２４、及びＳ２６において、ＤＦＥ回路１２及び制御回路１３は、タップ係数Ｃｍｏｐｔ１及びＣｐｏｐｔ１を用いて生成された等化信号ＥＱ１ｂに対して、ＤＦＥ回路１２の波形等化特性を最適化する。これにより、第４実施形態と同様、ＤＦＥ回路１２のタップ係数Ａｋがタップ係数Ａｋｏｐｔ１に最適化される。
【０１７６】
続いて、Ｓ３０Ｂにおいて、制御回路１３は、タップ係数Ｃｐｏｐｔ１に基づき、当該タップ係数Ｃｐｏｐｔ１から減じるタップ係数Ｃｐの総減少量Ｌを決定すると共に、タップ係数Ｃｍｏｐ１に基づき、当該タップ係数Ｃｍｏｐｔ１から減じるタップ係数Ｃｍの総増加量Ｎを決定する。総減少量Ｌは、例えば、タップ係数Ｃｐｏｐｔ１の値に応じて決定される。総減少量Ｌは、例えば、タップ係数Ｃｐｏｐｔ１の絶対値が大きいほど、大きな値が設定される。
【０１７７】
Ｓ３２Ｂ、Ｓ３４Ｂ、Ｓ４０Ｂ、Ｓ４２、Ｓ４４、及びＳ５０Ｂにおいて、ＦＩＲ回路１６Ａ、ＤＦＥ回路１２、及び制御回路１３は、タップ係数Ｃｐｏｐｔ１より小さいタップ係数Ｃｐｏｐｔ２、及びタップ係数Ｃｍｏｐｔ１より大きいタップ係数Ｃｍｏｐｔ２を用いて生成された等化信号ＥＱ１ｂに対して、ＤＦＥ回路１２の波形等化特性を最適化する。
【０１７８】
具体的には、Ｓ３２Ｂにおいて、制御回路１３は、現在のループにおけるタップ係数Ｃｐをタップ係数減少幅Δ３だけ減じたタップ係数Ｃｐに更新すると共に、タップ係数Ｃｍをタップ係数増加幅Δ２だけ増加させたタップ係数Ｃｍに更新する。タップ係数減少幅Δ３及びタップ係数増加幅Δ２は、任意の値が設定可能である。タップ係数減少幅Δ３及びタップ係数増加幅Δ２はそれぞれ、総減少量Ｌ及び総増加量Ｎを任意の数で等分した値でもよく、総減少量Ｌ及び総増加量Ｎであってもよい。
【０１７９】
Ｓ３４Ｂにおいて、線形等化器２０は、受信信号ＲＣＶに基づき、Ｓ３２Ｂにおいて更新されたタップ係数Ｃｐ及びＣｍを適用して線形等化処理を実行し、等化信号ＥＱ１ｂを生成する。
【０１８０】
Ｓ４０Ｂ〜Ｓ４４の動作は、Ｓ２０Ｂ〜Ｓ２４の動作と同様であるため、説明を省略又は簡略化する。
【０１８１】
Ｓ４２においてＤＦＥ回路１２の波形等化特性が最適化されたと判定された場合（Ｓ４２；ｙｅｓ）、Ｓ５０Ｂに進む。Ｓ５０Ｂにおいて、制御回路１３は、現在のループのタップ係数Ｃｐが、タップ係数Ｃｐｏｐｔ１から総減少量Ｌだけ減少し、タップ係数Ｃｍが、初期値から総増加量Ｎだけ増加したか否かを判定する。
【０１８２】
現在のループにおけるタップ係数Ｃｐの減少量及びタップ係数Ｃｍの増加量が、それぞれ総減少量Ｌ及び総増加量Ｎに達していないと判定された場合（Ｓ５０Ｂ；ｎｏ）、Ｓ３２Ｂに戻り、制御回路１３は、Ｓ３２Ｂ〜Ｓ５０Ｂを再帰的に実行する。一方、現在のループにおけるタップ係数Ｃｐの減少量及びタップ係数Ｃｍの増加量が、それぞれ総減少量Ｌ及び総増加量Ｎに達したと判定された場合（Ｓ５０Ｂ；ｙｅｓ）、制御回路１３は、ループ処理を終了し、Ｓ５２Ｂに進む。
【０１８３】
Ｓ５２Ｂにおいて、制御回路１３は、最後のループにおけるタップ係数Ｃｐ、Ｃｍ及びＡｋを、それぞれタップ係数Ｃｐｏｐｔ２、Ｃｍｏｐｔ２、及びＡｋｏｐｔ２として決定し、当該決定された値を以後の通常動作に際して使用する。
【０１８４】
以上で、イコライザ回路１０の波形等化動作が終了する。
【０１８５】
第４実施形態の変形例によれば、ＦＩＲ回路１６ＡのタップＣｍ及びＣｐを調整することにより、イコライザ回路１０がＣＴＬＥ回路１１を含まない場合においても、第４実施形態と同等の効果を奏することができる。
【０１８６】
５．  第５実施形態
次に、第５実施形態に係るイコライザ回路について説明する。第４実施形態に係るイコライザ回路では、受信回路６内の線形等化器２０がＣＴＬＥ回路１１及びＦＩＲ回路１６を備える構成について説明した。しかしながら、プリカーソルにおける符号間干渉を補償し得るＦＩＲ回路は、受信回路６内に限らず、送信回路２内に設けられてもよい。以下では、第１実施形態乃至第４実施形態と同様の構成要素には同一の符号を付してその説明を省略又は簡略化し、第１実施形態乃至第４実施形態と異なる部分についてのみ説明する。
【０１８７】
５．１  伝送システムの構成について
図２４は、第５実施形態に係る伝送システム１Ａの構成の一例を示すブロック図である。伝送システム１Ａは、伝送路４及び５の各々の第１端Ｔ１に接続された第１送受信デバイスＤ１と、伝送路４及び５の各々の第２端Ｔ２に接続された第２送受信デバイスＤ２との間において、相互にデータを送受信可能に構成される。
【０１８８】
図２４に示すように、第１送受信デバイスＤ１は、送信回路２及び受信回路３を備え、第２送受信デバイスＤ２は、受信回路６及び送信回路７を備えている。送信回路２及び受信回路６は伝送路４を介して、送信回路７及び受信回路３は伝送路５を介して、それぞれ高速シリアル通信を実現する。
【０１８９】
まず、第２送受信デバイスＤ２の構成について説明する。
【０１９０】
受信回路６の構成は、第１実施形態の図１及び図３において説明された受信回路６と同等の構成を有する。なお、制御回路１３は、ＣＴＬＥ回路１１及びＤＦＥ回路１２の波形等化特性を最適化する動作に際し、タップ係数更新要求ＣＮＴを生成可能に構成される。タップ係数更新要求ＣＮＴは、第１送受信デバイスＤ１内の送信回路２内に設けられたＦＩＲ回路３１のタップ係数を更新する旨の情報を含む制御信号であり、例えば、制御回路１３から送信回路７に送出される。
【０１９１】
送信回路７は、制御回路１３からタップ係数更新要求ＣＮＴを受けると、当該タップ係数更新要求ＣＮＴを、第１送受信デバイスＤ１内の受信回路３に伝送路５を介して送信する。
【０１９２】
次に、第１送受信デバイスＤ１の構成について説明する。
【０１９３】
受信回路３は、送信回路７からタップ係数更新要求ＣＮＴを受けると、当該タップ係数更新要求ＣＮＴを送信回路２内の制御回路３２に転送する。
【０１９４】
送信回路２は、受信回路６へ向けて送信信号ＴＲを送信する機能構成を有し、当該送信信号ＴＲの波形を補償可能なイコライザ回路３０を備える。イコライザ回路は、例えば、ＦＩＲ回路３１及び制御回路３２を含む。
【０１９５】
制御回路３２は、イコライザ回路３０の全体を制御する。具体的には、制御回路３２は、ＦＩＲ回路３１に適用されるタップ係数Ｃｍを決定し、ＦＩＲ回路３１に送信する。制御回路３２は、例えば、送信回路２の外部（例えば、受信回路３）から受けたタップ係数更新要求ＣＮＴに基づいて、タップ係数Ｃｍを更新し得る。
【０１９６】
ＦＩＲ回路３１は、例えば、第４実施形態における図１８で説明されたＦＩＲ回路１６と同等の構成を有する。ＦＩＲ回路３１は、制御回路３２において決定されたタップ係数Ｃｍに基づいて送信信号ＴＲに線形等化処理を施す。
【０１９７】
以上のように構成することにより、イコライザ回路３０は、タップ係数更新要求ＣＮＴに基づいて更新されたタップ係数Ｃｍに基づいて送信信号ＴＲに等化処理を実行できる。また、イコライザ回路１０は、当該等化処理された送信信号ＴＲに基づいて更なる等化処理を実行できる。
【０１９８】
５．２  送信回路におけるタップ係数更新動作を含む等化動作について
図２５は、第５実施形態に係る送信回路におけるタップ係数更新動作を含む波形等化動作を説明するためのタイミングチャートである。図２５では、第４実施形態における図２０のうちのＳ３０Ａ〜Ｓ３４Ａに対応する部分が示される。より具体的には、図２５では、Ｓ３２Ａに対応する部分として、Ｓ８０、Ｓ８２、Ｓ８４、及びＳ８６が示される。なお、図２５の例では、第１送受信デバイスＤ１において、送信回路２内のイコライザ回路３０には、プリカーソルにおける符号間干渉を補償可能なＦＩＲ回路３１が設けられているものとする。そして、第２送受信デバイスＤ２において、受信回路６は、ＦＩＲ回路３１が第１送受信デバイスＤ１内に設けられていることを認識しているものとする。以下の説明では、第１送受信デバイスＤ１内の構成要素と、第２送受信デバイスＤ２内の構成要素とを区別するために、符号の後ろに（Ｄ１）又は（Ｄ２）を付すことがある。例えば、第２送受信デバイスＤ２内の制御回路１３は、制御回路１３（Ｄ２）と表記し、第１送受信デバイスＤ１内の制御回路３２は、制御回路３２（Ｄ１）のように表記することがある。
【０１９９】
図２５に示すように、Ｓ３０Ａにおいて、制御回路１３（Ｄ２）は、ブースト量Ｂｏｐｔ１に基づき、当該ブースト量Ｂｏｐｔ１から減じるブースト量の総減少量Ｍを決定すると共に、ＦＩＲ回路３１（Ｄ１）に適用するタップ係数Ｃｍの総増加量Ｎを決定する。
【０２００】
Ｓ８０において、制御回路１３（Ｄ２）は、現在のループにおけるブースト量Ｂをブースト量減少幅Δ１だけ減じたブースト量Ｂに更新する。また、制御回路１３（Ｄ２）は、現在のループにおけるブースト量Ｂｏｐｔ１に基づいてタップ係数増加幅Δ２を決定する。
【０２０１】
Ｓ８２において、制御回路１３（Ｄ２）は、ＦＩＲ回路３１（Ｄ１）に適用するタップ係数Ｃｍをタップ係数増加幅Δ２だけ増加させる旨の情報を含むタップ係数更新要求ＣＮＴを生成し、送信回路７（Ｄ２）に送出する。送信回路７（Ｄ２）は、タップ係数更新要求ＣＮＴを受けると、当該タップ係数更新要求ＣＮＴを、伝送路５を介して受信回路３（Ｄ１）へ送信する。
【０２０２】
受信回路３（Ｄ１）は、タップ係数更新要求ＣＮＴを制御回路３２（Ｄ１）に転送する。Ｓ８４において、制御回路３２（Ｄ１）は、タップ係数更新要求ＣＮＴに含まれるタップ係数増加幅Δ２に基づき、ＦＩＲ回路３１（Ｄ１）に適用するタップ係数Ｃｍを更新する。
【０２０３】
Ｓ８６において、ＦＩＲ回路３１（Ｄ１）は、更新されたタップ係数Ｃｍに基づいて送信信号ＴＲに対して線形等化処理を実行する。送信回路２（Ｄ１）は、当該線形等化処理が実行された送信信号ＴＲを受信回路６（Ｄ２）に送信する。送信信号ＴＲは、伝送路４によって減衰を受けて受信信号ＲＣＶへと変換された後、受信回路６（Ｄ２）に受信される。
【０２０４】
Ｓ３４Ａにおいて、ＣＴＬＥ回路１１（Ｄ２）は、更新されたタップ係数Ｃｍを適用して線形等化処理が実行された受信信号ＲＣＶに基づき、更新されたブースト量Ｂを適用して線形等化処理を実行し、等化信号ＥＱ１ａを生成する。
【０２０５】
以上のように動作することにより、内のＦＩＲ回路３１（Ｄ１）に適用されるタップ係数Ｃｍを、所望の値に更新することができる。
【０２０６】
５．３  本実施形態に係る効果
第５実施形態によれば、受信回路６内の制御回路１３は、伝送路５を介して送信回路２内のＦＩＲ回路３１にタップ係数更新要求ＣＮＴを送出する。これにより、受信回路６内にＦＩＲ回路を含まない場合においても、伝送システム１Ａ全体で、プリカーソルにおける符号間干渉を補償することができる。
【０２０７】
６．  その他
本発明のいくつかの実施形態を説明したが、これらに限らず、各実施形態には、種々の変形例が適用可能である。例えば、第４実施形態及び第４実施形態の変形例、並びに第５実施形態では、タップ係数Ｃｍについて、第１実施形態と同様の方法で更新する場合で説明したが、これに限られない。具体的には、第４実施形態及び第４実施形態の変形例、並びに第５実施形態には、第１実施形態の変形例、第２実施形態、第２実施形態の変形例、第３実施形態、及び第３実施形態の変形例の各構成及び動作が同様に適用可能である。
【０２０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２０９】
１，１Ａ…伝送システム、２，７…送信回路、４，５…伝送路、３，６…受信回路、１０，３０…イコライザ回路、１１…ＣＴＬＥ回路、１２…ＤＦＥ回路、１３，３２…制御回路、１４…アイモニタ回路、１５…ＣＤＲ回路、１６，１６Ａ，３１…ＦＩＲ回路、１２１，１６４…加算器、１２２…判定回路、１２３−１，１２３−２，…，１２３−ｎ…フリップフロップ回路、１２４−１，１２４−２，…，１２４−ｎ，１６２，１６３−１，１６３−２，…，１６３−ｊ，１６６−１，１６６−２，…，１６６−ｉ…バッファ回路、１６１−１，１６１−２，…，１６１−ｊ，１６５−１，１６５−２，…，１６５−ｉ…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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