(57)【要約】【課題】シリコンを用いて形成されている第１トランジスタとワイドバンドギャップ半導体を用いて形成されている第２トランジスタがカスコード接続した半導体装置において、第２トランジスタでの発光による誤動作を抑える技術を提供する。【解決手段】半導体装置は、シリコンの第１半導体基板を用いて形成されているノーマリオフ型の第１トランジスタと、前記第１トランジスタに積層されており、ワイドバンドギャップ半導体の第２半導体基板を用いて形成されているノーマリオン型の第２トランジスタと、前記第１半導体基板と前記第２半導体基板の間に設けられている光遮蔽層と、を備えており、前記第１トランジスタと前記第２トランジスタがカスコード接続しており、前記光遮蔽層は、積層方向から観測したときに、前記第１トランジスタの素子領域の全範囲と重複するように配置されている。【選択図】図３
2019091783.tif 000002
【特許請求の範囲】
【請求項１】
シリコンの第１半導体基板を用いて形成されているノーマリオフ型の第１トランジスタと、
前記第１トランジスタに積層しており、ワイドバンドギャップ半導体の第２半導体基板を用いて形成されているノーマリオン型の第２トランジスタと、
前記第１半導体基板と前記第２半導体基板の間に設けられている光遮蔽層と、を備えており、
前記第１トランジスタと前記第２トランジスタがカスコード接続しており、
前記光遮蔽層は、積層方向から観測したときに、前記第１トランジスタの素子領域の全範囲と重複するように配置されている、半導体装置。
【請求項２】
前記第１トランジスタは、
前記第１半導体基板上に設けられている第１絶縁層と、
前記第１絶縁層上に設けられている第１ドレイン表面電極、第１ソース表面電極及びドレインパッド電極、を有しており、
前記第２トランジスタは、
前記第２半導体基板上に設けられている第２絶縁層と、
前記第２絶縁層上に設けられている第２ドレイン表面電極、第２ソース表面電極及び第２ゲート表面電極、を有しており、
前記第１ドレイン表面電極と前記第２ソース表面電極が、電気的に接続するとともに物理的にも接合しており、
前記第１ソース表面電極と前記第２ゲート表面電極が、電気的に接続するとともに物理的にも接合しており、
前記ドレインパッド電極と前記第２ドレイン表面電極が、電気的に接続するとともに物理的にも接合しており、
前記光遮蔽層は、前記第１ドレイン表面電極と前記第２ソース表面電極の接合電極層、前記第１ソース表面電極と前記第２ゲート表面電極の接合電極層、及び、前記ドレインパッド電極と前記第２ドレイン表面電極の接合電極層からなる群から選択される少なくとも１つの接合電極層を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１ドレイン表面電極と前記第２ソース表面電極の前記接合電極層は、積層方向から観測したときに、前記第１トランジスタの前記素子領域の全範囲と重複するように配置されている、請求項２に記載の半導体装置。
【請求項４】
前記第２トランジスタは、窒化物半導体を用いて形成されている電界効果型トランジスタである、請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、シリコンの第１半導体基板を用いて形成されている第１トランジスタと、ワイドバンドギャップ半導体の第２半導体基板を用いて形成されている第２トランジスタと、を備える半導体装置を開示する。第２トランジスタは、第１トランジスタに積層している。第１トランジスタはノーマリオフ型であり、第２トランジスタはノーマリオン型であり、第１トランジスタと第２トランジスタがカスコード接続している。これにより、この種の半導体装置は、ワイドバンドギャップ半導体を用いて形成されている第２トランジスタの高耐圧及び低抵抗の特性を具備しながら、第１トランジスタのノーマリオフ動作によってノーマリオフ型となることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９，１４８，１３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
第２トランジスタの第２半導体基板の材料は、ワイドバンドギャップ半導体である。ワイドバンドギャップ半導体は、高電界領域において発光する。このため、この種の半導体装置では、第２半導体基板の高電界領域で発光した光が第１トランジスタの第１半導体基板に入射し、第１半導体基板内に電子及び正孔を生成させることにより、誤動作を生じさせてしまうことが懸念される。特許文献１は、このような発光による誤動作について何ら対策していない。本明細書は、シリコンを用いて形成されている第１トランジスタとワイドバンドギャップ半導体を用いて形成されている第２トランジスタがカスコード接続した半導体装置において、第２トランジスタでの発光による誤動作を抑える技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、第１トランジスタ、第２トランジスタ及び光遮蔽層を備えることができる。第１トランジスタは、シリコンの第１半導体基板を用いて形成されており、ノーマリオフ型である。第２トランジスタは、第１トランジスタに積層しており、ワイドバンドギャップ半導体の第２半導体基板を用いて形成されており、ノーマリオン型である。光遮蔽層は、第１半導体基板と第２半導体基板の間に設けられている。第１トランジスタと第２トランジスタがカスコード接続している。光遮蔽層は、積層方向から観測したときに、第１トランジスタの素子領域の全範囲と重複するように配置されている。ここで、「ワイドバンドギャップ半導体」としては、例えばIII-V族半導体及び炭化珪素が例示される。「第１トランジスタの素子領域」とは、第１トランジスタを構成するゲート構造が配置されている領域であり、第１半導体基板内を流れる電流の経路が存在する領域である。第１トランジスタの素子領域の周囲には、電流が流れない終端領域が存在する。また、光遮蔽層は、単一の層で構成されていてもよく、複数の層の組合せで構成されていてもよい。光遮蔽層が複数の層で構成されている場合、少なくとも１つの層が他の層と異なる面に存在することにより、光遮蔽層が第１トランジスタの素子領域の全範囲と重複するように配置される。上記の半導体装置では、第１トランジスタの素子領域に対応して光遮蔽層が設けられている。このため、第２トランジスタの第２半導体基板で発光した光は、第１トランジスタの素子領域に入射することが抑えられる。これにより、上記の半導体装置では、第２トランジスタでの発光による誤動作が抑えられる。
【０００６】
上記半導体装置では、第１トランジスタが、第１半導体基板上に設けられている第１絶縁層と、前記第１絶縁層上に設けられている第１ドレイン表面電極、第１ソース表面電極及びドレインパッド電極、を有していてもよい。さらに、上記半導体装置では、第２トランジスタが、第２半導体基板上に設けられている第２絶縁層と、第２絶縁層上に設けられている第２ドレイン表面電極、第２ソース表面電極及び第２ゲート表面電極、を有していてもよい。この場合、第１ドレイン表面電極と第２ソース表面電極が、電気的に接続するとともに物理的にも接合している。第１ソース表面電極と第２ゲート表面電極が、電気的に接続するとともに物理的にも接合している。ドレインパッド電極と第２ドレイン表面電極が、電気的に接続するとともに物理的にも接合している。光遮蔽層は、第１ドレイン表面電極と第２ソース表面電極の接合電極層、第１ソース表面電極と第２ゲート表面電極の接合電極層、及び、ドレインパッド電極と第２ドレイン表面電極の接合電極層からなる群から選択される少なくとも１つの接合電極層を含む。この半導体装置では、第１トランジスタと第２トランジスタが接合電極層によって接合されるとともに、その接合電極層が光遮蔽層としても機能することができる。
【０００７】
上記半導体装置では、第１ドレイン表面電極と第２ソース表面電極の接合電極層が光遮蔽層として用いられてもよい。この場合、第１ドレイン表面電極と第２ソース表面電極の接合電極層は、積層方向から観測したときに、第１トランジスタの素子領域の全範囲と重複するように配置されている。この半導体装置では、第１ドレイン表面電極と第２ソース表面電極の単一の接合電極層が、第１トランジスタの素子領域の全範囲と重複するように配置されている。
【０００８】
上記半導体装置では、第２トランジスタは、窒化物半導体を用いて形成されている電界効果型トランジスタであってもよい。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の等価回路図を示す。
【図２】半導体装置を構成するシリコントランジスタと窒化物トランジスタを積層する前の分解斜視図を模式的に示す。
【図３】半導体装置のハイサイド部の要部断面図であり、シリコントランジスタの素子領域に対応した要部断面図を示す。
【図４】変形例の半導体装置を構成するシリコントランジスタと窒化物トランジスタを積層する前の分解斜視図を模式的に示す。
【図５】変形例の半導体装置を構成するシリコントランジスタと窒化物トランジスタを積層する前の分解斜視図を模式的に示す。
【図６】変形例の半導体装置のハイサイド部の要部断面図であり、シリコントランジスタの素子領域に対応した要部断面図を示す。
【発明を実施するための形態】
【００１０】
図１に、半導体装置１の等価回路図を示す。半導体装置１は、ハイサイド部１０及びローサイド部２０を備えている。ハイサイド部１０とローサイド部２０はドレイン端子３０とソース端子４０の間に直列に接続されており、ハイサイド部１０とローサイド部２０の接続ノードが出力端子５０に接続されている。ハイサイド部１０に対応してハイサイドゲート端子１０Ｇが設けられており、ローサイド部２０に対応してローサイドゲート端子２０Ｇが設けられている。半導体装置１は、例えば３相インバータを構成するＵ相、Ｖ相、Ｗ相の１つとして用いられてもよい。
【００１１】
図１に示されるように、ハイサイド部１０は、シリコン基板を用いて形成されているノーマリオフ型のシリコントランジスタ１１及び窒化物半導体基板を用いて形成されているノーマリオン型の窒化物半導体トランジスタ１２を有している。シリコントランジスタ１１と窒化物半導体トランジスタ１２は、カスコード接続している。
【００１２】
ローサイド部２０も、シリコン基板を用いて形成されているノーマリオフ型のシリコントランジスタ２１及び窒化物半導体基板を用いて形成されているノーマリオン型の窒化物半導体トランジスタ２２を有している。シリコントランジスタ２１と窒化物半導体トランジスタ２２は、カスコード接続している。
【００１３】
図２に示されるように、ハイサイド部１０のシリコントランジスタ１１とローサイド部２０のシリコントランジスタ２１は、同一のシリコン基板１０２に形成されている。ハイサイド部１０のシリコントランジスタ１１とローサイド部２０のシリコントランジスタ２１は、共通の形態を有しており、シリコン基板１０２内に混載されている。なお、このシリコン基板１０２に、半導体装置１を制御するための制御回路が形成されていてもよい。
【００１４】
ハイサイド部１０の窒化物半導体トランジスタ１２とローサイド部２０の窒化物半導体トランジスタ２２はそれぞれ、別個の窒化物半導体基板２０６を用いて形成されている。ハイサイド部１０の窒化物半導体トランジスタ１２とローサイド部２０の窒化物半導体トランジスタ２２も、共通の形態を有している。即ち、窒化物半導体トランジスタ１２と窒化物半導体トランジスタ２２は、同一のチップである。
【００１５】
半導体装置１は、ハイサイド部１０の窒化物半導体トランジスタ１２がシリコントランジスタ１１上の積層位置１２Ａに積層され、ローサイド部２０の窒化物半導体トランジスタ２２がシリコントランジスタ２１上の積層位置２２Ａに積層されて構成されている。
【００１６】
シリコン基板１０２の表面上には、絶縁層１０４が被膜している。絶縁層１０４の表面上には、ハイサイド部１０のシリコントランジスタ１１に対応したドレイン表面電極１１Ｄ、ゲート表面電極１１Ｇ、ソース表面電極１１Ｓ、ドレインパッド電極１１ＤＰ及びソースパッド電極１１ＳＰが形成されている。絶縁層１０４の表面上にはさらに、ローサイド部２０のシリコントランジスタ２１に対応したドレイン表面電極２１Ｄ、ゲート表面電極２１Ｇ、ソース表面電極２１Ｓ、ドレインパッド電極２１ＤＰ及びソースパッド電極２１ＳＰが形成されている。これら各種の電極は、薄膜状であり、ＣＶＤ技術等を用いて絶縁層１０４の表面上にパターニングされている。これら各種の電極は、例えばアルミニウム（Al）、銅（Cu）又は銀（Ag）の金属で形成されており、その最表面が金（Ａｕ）で被膜されている。
【００１７】
ハイサイド部１０のシリコントランジスタ１１のドレインパッド電極１１ＤＰは、半導体装置１のドレイン端子３０（図１参照）である。ドレインパッド電極１１ＤＰは、窒化物半導体トランジスタ１２の積層位置１２Ａの内外に延びて配設されている。
【００１８】
ローサイド部２０のシリコントランジスタ２１のソースパッド電極２１ＳＰは、半導体装置１のソース端子４０（図１参照）である。ソースパッド電極２１ＳＰは、シリコントランジスタ２１のソース表面電極２１Ｓと一体的に形成されている。ソース表面電極２１Ｓが窒化物半導体トランジスタ２２の積層位置２２Ａの内に配設されており、ソースパッド電極２１ＳＰが積層位置２２Ａの外に配設されている。
【００１９】
ハイサイド部１０のシリコントランジスタ１１のソースパッド電極１１ＳＰ及びローサイド部２０のシリコントランジスタ２１のドレインパッド電極２１ＤＰは、半導体装置１の出力端子５０（図１参照）である。ソースパッド電極１１ＳＰ及びドレインパッド電極２１ＤＰは、シリコントランジスタ１１のソース表面電極１１Ｓと一体的に形成されている。ソース表面電極１１Ｓが積層位置１２Ａの内に配設されており、ソースパッド電極１１ＳＰが積層位置１２Ａの外に配設されており、ドレインパッド電極２１ＤＰが積層位置２２Ａの内外を延びて配設されている。
【００２０】
ハイサイド部１０のシリコントランジスタ１１のゲート表面電極１１Ｇは、ハイサイドゲート端子１０Ｇ（図１参照）である。ゲート表面電極１１Ｇは、積層位置１２Ａの外に配設されている。ローサイド部２０のシリコントランジスタ２１のゲート表面電極２１Ｇは、ローサイド部２０のローサイドゲート端子２０Ｇ（図１参照）である。ゲート表面電極２１Ｇは、積層位置２２Ａの外に配設されている。
【００２１】
この例では、ハイサイド部１０のシリコントランジスタ１１のドレイン表面電極１１Ｄが、積層方向（紙面上下方向）から観測したときに、シリコントランジスタ１１の素子領域の範囲１１Ａの全範囲を含むように配設されている。シリコントランジスタ１１の素子領域とは、後述するように、絶縁ゲート部が設けられている領域であり、シリコン基板１０２に形成されているチャネル領域が存在する領域である。同様に、ローサイド部２０のシリコントランジスタ２１のドレイン表面電極２１Ｄも、積層方向から観測したときに、シリコントランジスタ２１の素子領域の範囲２１Ａの全範囲を含むように配設されている。
【００２２】
窒化物半導体基板２０６の表面上には、絶縁層２０８が被膜している。ハイサイド部１０の窒化物半導体トランジスタ１２の絶縁層２０８の表面上には、ドレイン表面電極１２Ｄ、ゲート表面電極１２Ｇ及びソース表面電極１２Ｓが形成されている。これら各種の電極は、薄膜状であり、ＣＶＤ技術等を用いて絶縁層２０８の表面上にパターニングされている。これら各種の電極は、例えばアルミニウム（Al）、銅（Cu）又は銀（Ag）の金属で形成されており、その最表面が金（Ａｕ）で被膜されている。
【００２３】
ハイサイド部１０の窒化物半導体トランジスタ１２をシリコントランジスタ１１上の積層位置１２Ａに積層すると、シリコントランジスタ１１のドレイン表面電極１１Ｄと窒化物半導体トランジスタ１２のソース表面電極１２Ｓが電気的に接続するとともに物理的にも接合し、シリコントランジスタ１１のソース表面電極１１Ｓと窒化物半導体トランジスタ１２のゲート表面電極１２Ｇが電気的に接続するとともに物理的にも接合し、シリコントランジスタ１１のドレインパッド電極１１ＤＰと窒化物半導体トランジスタ１２のドレイン表面電極１２Ｄが電気的に接続するとともに物理的にも接合する。シリコントランジスタ１１側の各種電極と窒化物半導体トランジスタ１２側の各種電極は、様々な技術を利用して接合され得る。例えば、荷重印加アニールを利用したＡｕ接合により、シリコントランジスタ１１側の各種電極と窒化物半導体トランジスタ１２側の各種電極は接合されている。このように、ハイサイド部１０は、シリコントランジスタ１１と窒化物半導体トランジスタ１２がカスコード接続するように、シリコントランジスタ１１と窒化物半導体トランジスタ１２が積層して構成されている。
【００２４】
同様に、ローサイド部２０の窒化物半導体トランジスタ２２の絶縁層２０８の表面上には、ドレイン表面電極２２Ｄ、ゲート表面電極２２Ｇ及びソース表面電極２２Ｓが形成されている。これら各種の電極は、薄膜状であり、ＣＶＤ技術等を用いて絶縁層２０８の表面上にパターニングされている。これら各種の電極は、例えばアルミニウム（Al）、銅（Cu）又は銀（Ag）の金属で形成されており、その最表面が金（Ａｕ）で被膜されている。
【００２５】
ローサイド部２０の窒化物半導体トランジスタ２２をシリコントランジスタ２１上の積層位置２２Ａに積層すると、シリコントランジスタ２１のドレイン表面電極２１Ｄと窒化物半導体トランジスタ２２のソース表面電極２２Ｓが電気的に接続するとともに物理的にも接合し、シリコントランジスタ２１のソース表面電極２１Ｓと窒化物半導体トランジスタ２２のゲート表面電極２２Ｇが電気的に接続するとともに物理的にも接合し、シリコントランジスタ２１のドレインパッド電極１１ＤＰと窒化物半導体トランジスタ２２のドレイン表面電極１２Ｄが電気的に接続するとともに物理的にも接合する。シリコントランジスタ２１側の各種電極と窒化物半導体トランジスタ２２側の各種電極は、様々な技術を利用して接合され得る。例えば、荷重印加アニールを利用したＡｕ接合により、シリコントランジスタ２１側の各種電極と窒化物半導体トランジスタ２２側の各種電極は接合されている。このように、ローサイド部２０は、シリコントランジスタ２１と窒化物半導体トランジスタ２２がカスコード接続するように、シリコントランジスタ２１と窒化物半導体トランジスタ２２が積層して構成されている。
【００２６】
図３に、ハイサイド部１０のシリコントランジスタ１１と窒化物半導体トランジスタ１２が積層した部分の要部断面図を模式的に示す。なお、ローサイド部２０も同様の形態を有していることから、以下では、ハイサイド部１０のみを説明する。したがって、ハイサイド部１０についての説明は、ローサイド部２０についての説明でもある。
【００２７】
シリコントランジスタ１１は、横型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として構成されている。図３には、横型のＭＯＳＦＥＴを構成する単位構造の２つが図示されている。シリコン基板１０２は、ｐ型のシリコン単結晶である。このシリコン基板１０２の表層部には、ｎ+型のドレインコンタクト領域１１２、ｎ−型のドレイン領域１１４、ｎ+型のソース領域１３２及びｐ+型のボディコンタクト領域１４２が形成されている。ドレイン領域１１４とソース領域１３２は、所定距離を隔てて配置されており、両者間にチャネル領域が形成されている。シリコントランジスタ１１はさらに、ドレイン電極部１１０、絶縁ゲート部１２０及びソース電極部１３０を有している。
【００２８】
ドレイン電極部１１０は、絶縁層１０４内を伸びているドレイン縦配線１１６及び絶縁層１０４の表面上を被覆するドレイン表面電極１１８を有している。ドレイン縦配線１１６は、一端がドレイン表面電極１１８に接触しており、他端がドレインコンタクト領域１１２に接触している。ドレイン表面電極１１８は、図１及び図２において「１１Ｄ」の符号で示されているドレイン表面電極に対応する。
【００２９】
絶縁ゲート部１２０は、ゲート電極１２２及びゲート絶縁膜１２４を有している。ゲート電極１２２は、ドレイン領域１１４とソース領域１３２の間のチャネル領域にゲート絶縁膜１２４を介して対向するように配置されている。ゲート電極１２２は、絶縁層１０４内を伸びる配線等（図３の紙面奥行方向に存在する断面に現れる）を介して絶縁層１０４の表面上に形成されているゲート表面電極１１Ｇ（図２参照）に接続されている。
【００３０】
ソース電極部１３０は、絶縁層１０４内を伸びているソース縦配線１３４及びソース横配線１３６を有している。ソース縦配線１３４は、一端がソース横配線１３６に接触しており、他端がソース領域１３２及びボディコンタクト領域１４２に接触している。ソース横配線１３６は、絶縁層１０４内を伸びる配線等（図３の紙面奥行方向に存在する断面に現れる）を介して絶縁層１０４の表面上に形成されているソース表面電極１１Ｓ（図２参照）に接続されている。
【００３１】
窒化物半導体トランジスタ１２は、横型のＨＪＦＥＴ（Hetero Junction Field Effect Transistor）として構成されている。窒化物半導体基板２０６は、ノンドープの窒化ガリウム（ＧａＮ）のＧａＮ層２０２及びノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）のＡｌＧａＮ層２０４を有している。ＧａＮ層２０２とＡｌＧａＮ層２０４がヘテロ接合しており、そのヘテロ接合面近傍に２次元電子ガス層が生成される。窒化物半導体トランジスタ１２は、その２次元電子ガス層をチャネル領域として利用する。窒化物半導体トランジスタ１２はさらに、ドレイン電極部２１０、ゲート部２２０及びソース電極部２３０を有している。
【００３２】
ドレイン電極部２１０は、ＡｌＧａＮ層２０４の表面上の一部に接するドレイン電極２１２、絶縁層２０８内を伸びているドレイン縦配線２１４及びドレイン横配線２１６を有している。ドレイン縦配線２１４は、一端がドレイン横配線２１６に接触しており、他端がドレイン電極２１２に接触している。ドレイン横配線２１６は、絶縁層１０４内を伸びる配線等（図３の紙面奥行方向に存在する断面に現れる）を介して絶縁層２０８の表面上に形成されているドレイン表面電極１２Ｄ（図２参照）に接続されている。
【００３３】
ゲート部２２０は、ｐ+型の窒化ガリウム（ＧａＮ）のリーク抑制層２２２及びゲート電極２２４を有している。リーク抑制層２２２は、ＡｌＧａＮ層２０４とゲート電極２２４の間に配置されており、ゲート電極２２４から窒化物半導体基板２０６内に向けて流れるリーク電流を抑えるために設けられている。ゲート電極２２４は、絶縁層２０８内を伸びる配線等（図３の紙面奥行方向に存在する断面に現れる）を介して絶縁層２０８の表面上に形成されているゲート表面電極１２Ｇ（図２参照）に接続されている。
【００３４】
ソース電極部２３０は、ＡｌＧａＮ層２０４の表面上の一部に接するソース電極２３２、絶縁層２０８内を伸びているソース縦配線２３４及び絶縁層２０８の表面上を被覆するソース表面電極２３６を有している。ソース縦配線２３４は、一端がソース表面電極２３６に接触しており、他端がソース電極２３２に接触している。ソース表面電極２３６は、図１及び図２において「１２Ｓ」の符号で示されているソース表面電極に対応する。
【００３５】
このように、シリコントランジスタ１１はノーマリオフ型のＭＯＳＦＥＴとして構成されており、窒化物半導体トランジスタ１２はノーマリオン型のＨＪＦＥＴとして構成されている。半導体装置１のハイサイド部１０は、シリコントランジスタ１１と窒化物半導体トランジスタ１２がカスコード接続することにより、ゲート表面電極１２Ｇ（即ち、ハイサイドゲート端子１０Ｇ（図１参照））に印加されるゲート電圧に基づいてノーマリオフで動作するデバイスとして構成されている。
【００３６】
次に、半導体装置１の特徴を説明する。窒化物半導体トランジスタ１２は、窒化物半導体基板２０６に形成されている。窒化物半導体は、直接遷移型の半導体であり、高電界領域において発光する。窒化物半導体トランジスタ１２では、ｐ型のリーク抑制層２２２のドレイン側端部の下方が高電界領域であり、この高電界領域で発光する。このような高電界領域で発光した光がシリコントランジスタ１１のシリコン基板１０２に入射すると、シリコン基板１０２内において電子及び正孔が生成される。なかでも、シリコントランジスタ１１の素子領域に対応するシリコン基板１０２に光が入射すると、誤動作の原因となることが懸念される。
【００３７】
図２及び図３に示されるように、シリコントランジスタ１１のドレイン表面電極１１８（図２の１１Ｄ）と窒化物半導体トランジスタ１２のソース表面電極２３６（図２の１２Ｓ）の接合電極層は、積層方向から観測したときに、シリコントランジスタ１１の素子領域の範囲（図２の１１Ａ）の全範囲を含むように配設されている。即ち、ドレイン表面電極１１８（図２の１１Ｄ）とソース表面電極２３６（図２の１２Ｓ）の接合電極層が、光遮蔽層として機能する。このため、窒化物半導体トランジスタ１２で発光した光は、シリコントランジスタ１１の素子領域に入射することが抑えられている。これにより、半導体装置１は、窒化物半導体トランジスタ１２での発光による誤動作が抑えられている。
【００３８】
また、図２及び図３に示されるように、シリコントランジスタ１１と窒化物半導体トランジスタ１２は、ワイヤボンディングを用いることなく、カスコード接続のための電気的な接続が確保されている。このため、半導体装置１は、寄生インダクタンスが極めて小さく、サージ破壊に対する耐性が極めて高い。
【００３９】
さらに、半導体装置１では、予め用意されていたシリコントランジスタ１１と窒化物トランジスタ１２を接合電極層の接合を利用してカスコード接続することで構成される。例えば、シリコントランジスタ１１を共通設計とし、複数種類の窒化物半導体トランジスタ１２を用意しておくことで、半導体装置１の特性（例えば、耐圧）を容易に設定可能となる。これにより、多品種の半導体装置１の生産が可能となる。
【００４０】
上記では、シリコントランジスタ１１のドレイン表面電極１１８（図２の１１Ｄ）と窒化物半導体トランジスタ１２のソース表面電極２３６（図２の１２Ｓ）の接合電極層が光遮蔽層として機能する例を説明した。この例に代えて、図４に示されるように、シリコントランジスタ１１のソース表面電極１１Ｓと窒化物半導体トランジスタ１２のゲート表面電極１２Ｇの接合電極層が光遮蔽層として機能してもよい。あるいは、図５に示されるように、シリコントランジスタ１１のドレインパッド電極１１ＤＰと窒化物半導体トランジスタ１２のドレイン表面電極１２Ｄの接合電極層が光遮蔽層として機能してもよい。なお、これらの例は、１つの電極接合層がシリコントランジスタ１１の素子領域の範囲１１Ａを覆う例である。この例に代えて、各種接合電極層のうちの複数の電極接合層を組み合わせてシリコントランジスタ１１の素子領域の範囲１１Ａを覆うようにしてもよい。この場合、接合電極層と接合電極層の間の離間部によってシリコントランジスタ１１の素子領域の範囲１１Ａを覆うことができない部分が存在することとなるが、シリコントランジスタ１１の絶縁層１０４内に埋設されるように、この離間部に対応する位置に追加の光遮蔽層（例えば、金属層）を設けることでシリコントランジスタ１１の素子領域に光が入射することを抑えることができる。
【００４１】
上記では、窒化物半導体トランジスタ１２が横型のＨＪＦＥＴで構成される例を説明した。この例に代えて、図６に示されるように、窒化物半導体トランジスタ１４が縦型のＳＩＴ（Static Induction Transistor）として構成されていてもよい。この例の窒化物半導体基板３０６は、ｎ型の窒化ガリウム（ＧａＮ）のドリフト層３０２及びｎ+型の窒化ガリウム（ＧａＮ）のソース層３０４を有している。窒化物半導体トランジスタ１４はさらに、ドレイン電極３１２、絶縁ゲート部３２０及びソース電極部３３０を有している。
【００４２】
ドレイン電極３１２は、窒化物半導体基板３０６の裏面を被膜しており、そのドレイン電極３１２がドリフト層３０２に接触している。このように、窒化物半導体基板３０６の裏面にドレイン電極３１２が設けられているので、図２及び図３の例のシリコントランジスタ１１側のドレインパッド電極１１ＤＰが不要となる。
【００４３】
絶縁ゲート部３２０は、ゲート電極３２２及びゲート絶縁膜３２４を有している。絶縁ゲート部３２０は、窒化物半導体基板３０６の表面からソース層３０４を貫通してドリフト層３０２内に侵入するように設けられている。ゲート電極３２２は、ソース層３０４及びドリフト層３０２にゲート絶縁膜３２４を介して対向するように配置されている。ゲート電極３２２は、配線等（図６の紙面奥行方向に存在する断面に現れる）を介して絶縁層３０８の表面上に形成されているゲート表面電極に接続されている。
【００４４】
ソース電極部３３０は、絶縁層３０８内を伸びているソース縦配線３３２及び絶縁層３０８の表面上を被覆するソース表面電極３３４を有している。ソース縦配線３３２は、一端がソース層３０４に接触しており、他端がソース表面電極３３４に接触している。
【００４５】
この窒化物半導体トランジスタ１４では、ドリフト層３０２に侵入する絶縁ゲート部３２０のゲート絶縁膜３２４の角部が高電界領域であり、この高電界領域で発光する。しかしながら、シリコントランジスタ１１のドレイン表面電極１１８と窒化物半導体トランジスタ１４のソース表面電極３３４の接合電極層が、積層方向から観測したときに、シリコントランジスタ１１の素子領域の全範囲を含むように配設されていることから、窒化物半導体トランジスタ１４で発光した光は、シリコントランジスタ１１の素子領域に入射することが抑えられている。このように、この例の半導体装置１も、窒化物半導体トランジスタ１４での発光による誤動作が抑えられている。
【００４６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４７】
上記では、シリコントランジスタがＭＯＳＦＥＴとして構成されている場合を例示した。この例に代えて、シリコントランジスタには、ノーマリオフ型である限り、様々な種類のトランジスタを採用することができる。また、上記では、窒化物半導体トランジスタがＨＪＦＥＴ又はＳＩＴとして構成されている場合を例示した。この例に代えて、窒化物半導体トランジスタは、ノーマリオン型である限り、様々な種類のトランジスタを採用することができる。
【００４８】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４９】
１１：シリコントランジスタ、  １２：窒化物半導体トランジスタ、  １０２：シリコン基板、  １０４：絶縁層、  １１０：ドレイン電極部、  １１２：ドレインコンタクト領域、  １１４：ドレイン領域、  １１６：ドレイン縦配線、  １１８：ドレイン表面電極、  １２０：絶縁ゲート部、  １２２：ゲート電極、  １２４：ゲート絶縁膜、  １３０：ソース電極部、  １３２：ソース領域、  １３４：ソース縦配線、  １３６：ソース横配線、  １４２：ボディコンタクト領域、  ２０６：窒化物半導体基板、  ２０８：絶縁層、  ２１０：ドレイン電極部、  ２１２：ドレイン電極、  ２１４：ドレイン縦配線、  ２１６：ドレイン横配線、  ２２０：ゲート部、  ２２２：リーク抑制層、  ２２４：ゲート電極、  ２３０：ソース電極部、  ２３２：ソース電極、  ２３４：ソース縦配線、  ２３６：ソース表面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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