(57)【要約】【解決手段】  記載される例において、集積回路（１００）が、フィールド酸化物（１０６）に隣接するＭＯＳトランジスタ（１０８）、及びＭＯＳトランジスタ（１０８）に近接するフィールド酸化物（１０６）上のゲート構造（１１０）で形成される。エピタキシャルソース−ドレイン（１２４）とフィールド酸化物（１０６）との間のギャップ（１４６）が、ギャップ（１４６）における二酸化シリコンベースのギャップ充填材（１４８）で形成される。露出されたエピタキシャルソース−ドレイン領域（１２４）上に金属シリサイド（１５０）が形成される。ＣＥＳＬ（１５２）が集積回路（１００）の上に形成され、ＰＭＤ層（１５４）がＣＥＳＬ（１５２）の上に形成される。エピタキシャルソース−ドレイン領域（１２４）上の金属シリサイド（１５０）への電気的接続を成すために、コンタクト（１５６）がＰＭＤ層（１５４）及びＣＥＳＬ（１５２）を介して形成される。【選択図】  図１
2019091951.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
基板であって、前記基板の頂部表面まで延在する半導体材料を含む前記基板、
前記基板に配置されるフィールド酸化物、
第１の極性の第１の金属酸化物半導体（ＭＯＳ）トランジスタであって、
前記半導体材料の前記頂部表面におけるゲート誘電体層と、
前記第１のＭＯＳトランジスタの前記ゲート誘電体層の上のゲートと、
前記第１のＭＯＳトランジスタの前記ゲートと前記フィールド酸化物との間の前記基板における第１のエピタキシャルソース−ドレイン領域であって、前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース−ドレイン領域が前記フィールド酸化物の頂部表面において前記フィールド酸化物から或るギャップにより横方向に分離されるように前記フィールド酸化物に面する或る角度のファセットを有し、前記ギャップが前記フィールド酸化物の前記頂部表面から少なくとも２０ナノメートル下方に延在する、前記第１のエピタキシャルソース−ドレイン領域と、
前記第１のエピタキシャルソース−ドレイン領域とは反対側で、前記第１のＭＯＳトランジスタの前記ゲートに近接する前記基板における第２のエピタキシャルソース−ドレイン領域と、
前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記第１のＭＯＳトランジスタ、
前記フィールド酸化物の上のゲート構造であって、
前記フィールド酸化物の上のゲートであって、前記ゲート構造のゲートが前記フィールド酸化物の端部に重ならないような、前記ゲートと、
前記ゲート構造の前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記ゲート構造、
前記ギャップにおける二酸化シリコンベースの誘電性材料のギャップ充填材であって、前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース−ドレイン領域へ下方に延在し、前記ギャップの底部で前記第１のエピタキシャルソース−ドレイン領域に接する、前記ギャップ充填材、
前記第１のエピタキシャルソース−ドレイン領域の前記或る角度のファセット上の金属シリサイド、及び
前記第１のエピタキシャルソース−ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上のコンタクト、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記フィールド酸化物の頂部表面が、前記ゲート誘電体層の下の前記基板の前記頂部表面の、２０ナノメートル内の共面である、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース−ドレインスペーサが、主として非シリコン二酸化物の誘電性材料であり、前記金属シリサイドが、前記第１のエピタキシャルソース−ドレイン領域の少なくとも半分を覆う、集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記第１のＭＯＳトランジスタの前記ソース−ドレインスペーサ及び前記ゲート構造の前記ソース−ドレインスペーサの下に二酸化シリコンベースの誘電性材料のスペーサライナーを更に含む、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース−ドレインスペーサが、主として二酸化シリコンベースの誘電性材料であり、前記ギャップ充填材が、前記ゲート構造の前記ソース−ドレインスペーサの一部であり、前記金属シリサイドが、前記第１のエピタキシャルソース−ドレイン領域の少なくとも３分の１を覆う、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記金属シリサイドが、主としてニッケルシリサイドである、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
第２の反対の極性の第２のＭＯＳトランジスタを更に含む、集積回路。
【請求項８】
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタが、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、
前記第１のエピタキシャルソース−ドレイン領域及び前記第２のエピタキシャルソース−ドレイン領域が、シリコンゲルマニウムを含む、集積回路。
【請求項９】
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタが、ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、
前記第１のエピタキシャルソース−ドレイン領域及び前記第２のエピタキシャルソース−ドレイン領域が、リンドープされたシリコンを含む、集積回路。
【請求項１０】
集積回路を形成する方法であって、
基板の頂部表面まで延在する半導体材料を含む前記基板を提供すること、
前記基板にフィールド酸化物を形成すること、
第１のＭＯＳトランジスタのゲートと前記フィールド酸化物との間で前記基板に前記第１のＭＯＳトランジスタの第１のエピタキシャルソース−ドレイン領域を形成することであって、前記第１のエピタキシャルソース−ドレイン領域が、前記フィールド酸化物に面する或る角度のファセットを有し、且つ、前記フィールド酸化物に隣接するように、及び前記第１のエピタキシャルソース−ドレイン領域が、前記フィールド酸化物の頂部表面において或るギャップにより前記フィールド酸化物から横方向に分離されるようにし、前記ギャップが前記フィールド酸化物の前記頂部表面から少なくとも２０ナノメートル下方に延在する、前記第１のエピタキシャルソース−ドレイン領域を形成すること、及び同時に、前記第１のＭＯＳトランジスタの前記ゲートに近接し、且つ、前記第１のエピタキシャルソース−ドレイン領域とは反対側の、前記基板において前記第１のＭＯＳトランジスタの第２のエピタキシャルソース−ドレイン領域を形成することであって、前記第１のＭＯＳトランジスタが第１の極性であること、
前記第１のＭＯＳトランジスタの上に二酸化シリコンベースの誘電性材料の層及び前記第１のエピタキシャルソース−ドレイン領域に近接して前記フィールド酸化物の上に位置するゲート構造を形成することであって、前記ゲート構造のゲートが前記フィールド酸化物の端部に重ならず、二酸化シリコンベースの誘電性材料の前記層が前記ギャップ内へ延在すること、
前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース−ドレイン領域へ下方に延在し、前記ギャップの底部で前記第１のエピタキシャルソース−ドレイン領域に接するギャップ充填材を形成するように、前記ギャップにおける二酸化シリコンベースの誘電体の前記層の一部を残して、前記第１のエピタキシャルソース−ドレイン領域の上から二酸化シリコンベースの誘電性材料の前記層の一部を取り除くこと、
前記第１のエピタキシャルソース−ドレイン領域の前記或る角度のファセット上の金属シリサイドを形成すること、及び  前記第１のエピタキシャルソース−ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上のコンタクトを形成すること、
を含む、方法。
【請求項１１】
請求項１０に記載の方法であって、
前記フィールド酸化物の頂部表面が、前記第１のＭＯＳトランジスタのゲート誘電体層の下の前記基板の前記頂部表面の２０ナノメートル内の共面である、方法。
【請求項１２】
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタ、前記ゲート構造、及び前記ギャップ充填材の上に、スペーサ材料のコンフォーマル層を形成することであって、スペーサ材料の前記コンフォーマル層が主として非シリコン二酸化物材料であること、及び
前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース−ドレインスペーサと、前記ゲート構造の前記ゲートに横方向に近接するソース−ドレインスペーサとを形成するために、前記金属シリサイドが前記第１のエピタキシャルソース−ドレイン領域の少なくとも半分を覆うように、前記ギャップ充填材及び前記第１のエピタキシャルソース−ドレイン領域及び前記第２のエピタキシャルソース−ドレイン領域の上から及び前記第１のＭＯＳトランジスタ及び前記ゲート構造の前記ゲートの頂部の上から、スペーサ材料の前記コンフォーマル層を取り除くこと、
を更に含む、方法。
【請求項１３】
請求項１２に記載の方法であって、
スペーサ材料の前記コンフォーマル層が、主としてシリコン窒化物である、方法。
【請求項１４】
請求項１に記載の方法であって、
スペーサ材料の前記コンフォーマル層を形成する前に、前記第１のＭＯＳトランジスタ、前記ゲート構造、及び前記ギャップ充填材の上に二酸化シリコンベースの誘電性材料のスペーサライナーを形成すること、及び
スペーサ材料の前記コンフォーマル層を取り除いた後、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接する前記ソース−ドレインスペーサと前記ゲート構造の前記ゲートに横方向に近接する前記ソース−ドレインスペーサとにより露出された前記スペーサライナーを取り除くこと、
を更に含む、方法。
【請求項１５】
請求項１０に記載の方法であって、
二酸化シリコンベースの誘電性材料の前記層がスペーサ層であり、
二酸化シリコンベースの誘電性材料の前記層の前記一部を取り除くことが、前記ギャップ充填材が、前記ゲート構造の前記ゲートに横方向に近接する前記ソース−ドレインスペーサの一部であるように、及び前記金属シリサイドが前記第１のエピタキシャルソース−ドレイン領域の少なくとも３分の１を覆うように、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース−ドレインスペーサと前記ゲート構造の前記ゲートに横方向に近接するソース−ドレインスペーサとを残す異方性エッチングプロセスによって実施される、方法。
【請求項１６】
請求項１５に記載の方法であって、
前記第１のＭＯＳトランジスタ、前記ゲート構造、前記ギャップ充填材、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接する前記ソース−ドレインスペーサ、及び前記ゲート構造の前記ゲートに横方向に近接する前記ソース−ドレインスペーサの上に、非シリコン二酸化物ベースの犠牲層を形成すること、
前記金属シリサイドを形成する前に、前記第１のＭＯＳトランジスタの前記ソース−ドレインスペーサ上の犠牲スペーサと前記ゲート構造の前記ソース−ドレインスペーサ上の犠牲スペーサとを形成するために、前記第１のエピタキシャルソース−ドレイン領域の一部及び前記第２のエピタキシャルソース−ドレイン領域の一部の上から、及び前記第１のＭＯＳトランジスタ及び前記ゲート構造の前記ゲートの頂部の上から、異方性エッチングプロセスにより前記非シリコン二酸化物ベースの犠牲層を取り除くこと、及び
前記金属シリサイドを形成した後、前記第１のＭＯＳトランジスタの前記ソース−ドレインスペーサ上の前記犠牲スペーサと前記ゲート構造の前記ソース−ドレインスペーサ上の犠牲スペーサとを取り除くこと、
を更に含む、方法。
【請求項１７】
請求項１０に記載の方法であって、前記集積回路が、第２の反対の極性の第２のＭＯＳトランジスタを含む、方法。
【請求項１８】
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタがＰＭＯＳトランジスタであり、
前記第１のエピタキシャルソース−ドレイン領域及び前記第２のエピタキシャルソース−ドレイン領域が、シリコンゲルマニウムを含む、
方法。
【請求項１９】
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタがＮＭＯＳトランジスタであり、
前記第１のエピタキシャルソース−ドレイン領域及び前記第２のエピタキシャルソース−ドレイン領域が、リンドープされたシリコンを含む、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、特に、集積回路におけるＭＯＳトランジスタのエピタキシャル領域に関連する。
【背景技術】
【０００２】
集積回路は、エピタキシャルソース−ドレイン領域を備えた金属酸化物半導体（ＭＯＳ）トランジスタを含み得る。例えば、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタは、シリコンゲルマニウムエピタキシャルソース−ドレイン領域を有し得る。ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタは、リンドープされたシリコンエピタキシャルソース−ドレイン領域を有し得る。エピタキシャルソース−ドレイン領域の１つの例が、シャロートレンチアイソレーション（ＳＴＩ）プロセスによって形成されるフィールド酸化物に隣接し得る。エピタキシャルソース−ドレイン領域は、高角度の表面ファセット、及びエピタキシャル材料とフィールド酸化物の誘電性材料との間のキャビティを有し得る。
【０００３】
ゲート構造が、ゲート構造の横方向表面上の誘電性スペーサ材料がキャビティ内へ及びエピタキシャル材料へ下方に延在し得るように、エピタキシャルソース−ドレイン領域に近接するフィールド酸化物上に位置し得、そのため、エピタキシャルソース−ドレイン領域上の金属シリサイドのためのエリアが低減される。エピタキシャルソース−ドレイン領域上に配置されるコンタクトが、この低減されたシリサイドエリアに起因して及び場合によってはソース−ドレイン領域へのコンタクトの整合トレランスと組み合わさって、ＭＯＳトランジスタへの高抵抗接続を提供する恐れがある。
【発明の概要】
【０００４】
記載される例において、フィールド酸化物に隣接するＭＯＳトランジスタと、ＭＯＳトランジスタのソース−ドレイン領域に近接するフィールド酸化物上のゲート構造とを含む集積回路が、フィールド酸化物とＭＯＳトランジスタのゲート構造との間のソース−ドレインを露出させるパターニングされたエピタキシーハードマスク層を、ＭＯＳトランジスタ及びフィールド酸化物上のゲート構造の上に形成することによって形成される。フィールド酸化物に隣接するＭＯＳトランジスタのエピタキシャルソース−ドレイン領域が高角度の表面ファセットを有し得、エピタキシャル半導体材料とフィールド酸化物の誘電性材料との間にギャップが存在し得るように、半導体材料がソース−ドレイン領域にエピタキシャル形成される。二酸化シリコンベースのギャップ充填材が、エピタキシャル半導体材料とフィールド酸化物の誘電性材料との間のギャップに形成される。その後、ソース−ドレインスペーサが、ＭＯＳゲート構造、及びフィールド酸化物上のゲート構造の横方向表面に近接して形成される。露出されたエピタキシャル半導体材料上に金属シリサイドが形成される。コンフォーマルコンタクトエッチストップライナーが、ＭＯＳトランジスタと、フィールド酸化物上のゲート構造との上に形成される。コンタクトが、フィールド酸化物に隣接するエピタキシャルソース−ドレイン領域上の金属シリサイドに対して形成される。
【図面の簡単な説明】
【０００５】
【図１】ギャップ充填材を含む例示の集積回路の断面である。
【０００６】
【図２Ａ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｂ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｃ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｄ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｅ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｆ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｇ】製造の連続的段階で示される、図１の集積回路の断面である。
【図２Ｈ】製造の連続的段階で示される、図１の集積回路の断面である。
【０００７】
【図３Ａ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｂ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｃ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｄ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｅ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｆ】製造の連続的段階で示される別の例示の集積回路の断面である。
【図３Ｇ】製造の連続的段階で示される別の例示の集積回路の断面である。
【発明を実施するための形態】
【０００８】
フィールド酸化物に隣接するＭＯＳトランジスタと、ＭＯＳトランジスタのソース−ドレイン領域に近接するフィールド酸化物上のゲート構造とを含む集積回路が、フィールド酸化物とＭＯＳトランジスタのゲート構造との間でソース−ドレインを露出させるパターニングされたエピタキシーハードマスク層を、ＭＯＳトランジスタと、フィールド酸化物上のゲート構造との上に形成することによって形成される。フィールド酸化物に隣接するＭＯＳトランジスタのエピタキシャルソース−ドレイン領域が高角度の表面ファセットを有し得、エピタキシャル半導体材料とフィールド酸化物の誘電性材料との間にギャップが存在し得るように、半導体材料がソース−ドレイン領域にエピタキシャル形成される。二酸化シリコンベースのギャップ充填材が、エピタキシャル半導体材料とフィールド酸化物の誘電性材料との間のギャップに形成される。
【０００９】
一つの例示の製造プロセスシーケンスにおいて、二酸化シリコンベースの誘電性材料のコンフォーマル層が、エピタキシャル半導体材料とフィールド酸化物との間のギャップ内へ延在して、集積回路の上に形成される。続いて、等方性エッチバックプロセスが、ギャップ充填材を残して、ＭＯＳトランジスタと、及びフィールド酸化物上のゲート構造との上から二酸化シリコンベースの誘電性材料を取り除く。主として非シリコン二酸化物であるソース−ドレインスペーサが、ＭＯＳトランジスタのゲート構造、及びフィールド酸化物上のゲート構造に近接して形成され、これらは有利にも、フィールド酸化物に隣接するＭＯＳトランジスタのエピタキシャルソース−ドレイン領域の少なくとも半分を露出されたままとする。
【００１０】
別の例示の製造プロセスシーケンスにおいて、ソース−ドレインスペーサの二酸化シリコンベースの第１のサブ層が、エピタキシャル半導体材料とフィールド酸化物との間のギャップ内へ延在して、集積回路の上にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成される。続いて、異方性エッチバックプロセスが、ＭＯＳトランジスタのゲート構造及びフィールド酸化物上のゲート構造に近接する第１のソース−ドレインスペーサを残して、ＭＯＳトランジスタの頂部表面及びフィールド酸化物上のゲート構造の頂部表面から第１のサブ層を取り除く。フィールド酸化物上のゲート構造上の第１のスペーサは、エピタキシャル半導体材料とフィールド酸化物との間のギャップ内へ延在して、ギャップ充填材を提供する。ソース−ドレインスペーサのシリコン窒化物ベースの第２のサブ層が、集積回路の上にコンフォーマルに形成される。異方性エッチバックが、シリコン窒化物ベースの第２のスペーサを残すように第２のサブ層を取り除く。フィールド酸化物に隣接するＭＯＳトランジスタのエピタキシャルソース−ドレイン領域の少なくとも３分の１が露出される。
【００１１】
上述の例示の製造プロセスシーケンスのいずれかなどによる、ギャップ充填材の形成に続いて、露出されたエピタキシャルソース−ドレイン領域上に金属シリサイドが形成される。集積回路の上にコンフォーマルコンタクトエッチストップ層（ＣＥＳＬ）が形成され、ＣＥＳＬの上にプレメタル誘電体（ＰＭＤ）層が形成される。エピタキシャルソース−ドレイン領域上の金属シリサイドへの電気的接続を成すために、ＰＭＤ層及びＣＥＳＬを介してコンタクトが形成される。
【００１２】
図１は、ギャップ充填材を含む例示の集積回路の断面である。集積回路１００が基板１０２内及び上に形成され、基板１０２は、基板１０２の頂部表面まで延在する単結晶シリコンなどの半導体材料１０４を含む。例えばＳＴＩプロセスを用いて、基板１０２にフィールド酸化物１０６が形成される。
【００１３】
集積回路１００は、フィールド酸化物１０６に近接する第１の極性を有する第１のＭＯＳトランジスタ１０８、第１のＭＯＳトランジスタ１０８に近接するフィールド酸化物１０６上のゲート構造１１０、及び第２の反対の極性を有する第２のＭＯＳトランジスタ１１２を含む。フィールド酸化物１０６の頂部表面１１４が、第１のＭＯＳトランジスタ１０８の下の半導体材料１０４の頂部表面１１６と２０ナノメートル内の共面である。
【００１４】
第１のＭＯＳトランジスタ１０８は、半導体材料１０４の頂部表面においてゲート誘電体層１１８を含む。ゲート誘電体層１１８は、半導体材料１０４の熱酸化によって形成される二酸化シリコンを含み得る。ゲート誘電体層１１８は、ハフニウム酸化物、ジルコニウム酸化物、及び／又はタンタル酸化物など、高誘電率を有する堆積された誘電性材料を含み得る。第１のＭＯＳトランジスタ１０８は、ゲート誘電体層１１８の上のゲート１２０を含む。ゲート１２０は、通常はポリシリコンと称される、多結晶シリコンを含み得る。第１のＭＯＳトランジスタ１０８は、ゲート１２０の横方向表面上のゲートオフセットスペーサ１２２を含み得る。ゲートオフセットスペーサ１２２は、熱酸化物、堆積された二酸化シリコン、及び／又は堆積されたシリコン窒化物の一つ又は複数の層を含み得る。第１のＭＯＳトランジスタ１０８は、第１のエピタキシャルソース−ドレイン領域１２４がフィールド酸化物１０６に隣接するように、ゲート１２０とフィールド酸化物１０６との間の基板１０２において第１のエピタキシャルソース−ドレイン領域１２４を含む。第１のＭＯＳトランジスタ１０８はまた、第１のエピタキシャルソース−ドレイン領域１２４とは反対のゲート１２０に近接する基板１０２における、第２のエピタキシャルソース−ドレイン領域１２６を含む。第１のＭＯＳトランジスタ１０８は、ゲート１２０に横方向に近接する、及び存在する場合ゲートオフセットスペーサ１２２に隣接する、ソース−ドレインスペーサ１２８を含む。ソース−ドレインスペーサ１２８は、シリコン窒化物、及び／又はシリコンオキシナイトライド、又はその他の非シリコン二酸化物誘電性材料の一つ又は複数の層を含む。第１のＭＯＳトランジスタ１０８は、ソース−ドレインスペーサ１２８の下の二酸化シリコンベースの誘電性材料の任意選択のスペーサライナー１３０を含み得る。スペーサライナー１３０は、３ナノメートル〜１０ナノメートルの厚みであり得る。
【００１５】
ゲート構造１１０は、ゲート誘電体層１１８が、半導体材料１０４及びフィールド酸化物１０６上に同時に堆積される堆積された誘電体層である場合、ゲート誘電体層１１８と同じ材料のゲート誘電体層を有し得る。一方、ゲート誘電体層１１８が、酸化物層上に形成しない熱成長されたフィールド酸化物１０６である場合、図１に示したように、ゲート構造１１０にはゲート誘電体層がない可能性がある。ゲート構造１１０は、フィールド酸化物１０６の上の、及び存在する場合はゲート構造１１０のゲート誘電体層の上の、ゲート１３２を含む。本例において、ゲート１３２は、第１のＭＯＳトランジスタ１０８に近接するフィールド酸化物１０６の端部に重ならない。ゲート１３２は、第１のＭＯＳトランジスタ１０８のゲート１２０と同じ組成及び構造を有し得る。ゲート構造１１０は、第１のＭＯＳトランジスタ１０８がゲートオフセットスペーサ１２２を含む場合、ゲート１３２の横方向表面上のゲートオフセットスペーサ１３４を含み得る。ゲートオフセットスペーサ１３４は、第１のＭＯＳトランジスタ１０８のゲートオフセットスペーサ１２２と同様の組成及び構造を有し得る。ゲート構造１１０は、ゲート１３２に横方向に近接する、及び存在する場合はゲートオフセットスペーサ１３４に隣接する、ソース−ドレインスペーサ１３６を含む。ソース−ドレインスペーサ１３６は、第１のＭＯＳトランジスタ１０８のソース−ドレインスペーサ１２８と同じ構造及び組成を有する。ゲート構造１１０は、第１のＭＯＳトランジスタ１０８において存在する場合、スペーサライナー１３０を含み得る。
【００１６】
第２のＭＯＳトランジスタ１１２は、半導体材料１０４の頂部表面においてゲート誘電体層１３８を含む。ゲート誘電体層１３８は、場合によっては、第１のＭＯＳトランジスタ１０８のゲート誘電体層１１８と同じ組成及び構造を有し得る。第２のＭＯＳトランジスタ１１２は、ゲート誘電体層１３８の上のゲート１４０を含む。ゲート１４０は、場合によっては、第１のＭＯＳトランジスタ１０８のゲート１２０と同様の組成及び構造を有し得る。第２のＭＯＳトランジスタ１１２は、ゲート１４０の横方向表面上のゲートオフセットスペーサ１４２を含み得る。ゲートオフセットスペーサ１４２は、熱酸化物、堆積された二酸化シリコン、及び／又は堆積されたシリコン窒化物の一つ又は複数の層を含み得、場合によっては、第１のＭＯＳトランジスタ１０８のゲートオフセットスペーサ１２２と同様の構造及び組成を有し得る。第２のＭＯＳトランジスタ１１２は、ゲート１４０に横方向に近接する、及び存在する場合はゲートオフセットスペーサ１４２に隣接する、ソース−ドレインスペーサ１４４を含む。ソース−ドレインスペーサ１４４は、場合によっては、第１のＭＯＳトランジスタ１０８のソース−ドレインスペーサ１２８と同じ構造及び組成を有し得る。第２のＭＯＳトランジスタ１１２は、第１のＭＯＳトランジスタ１０８において存在する場合、スペーサライナー１３０を含み得る。
【００１７】
第１のエピタキシャルソース−ドレイン領域１２４は、フィールド酸化物１０６に面する或る角度のファセットを有し、そのため、フィールド酸化物１０６の頂部表面１１４においてフィールド酸化物１０６から横方向に分離されて、第１のエピタキシャルソース−ドレイン領域１２４とフィールド酸化物１０６との間でギャップ１４６を形成し、ギャップ１４６は、頂部表面１１４から少なくとも２０ナノメートル下方に延在する。二酸化シリコンベースのギャップ充填材１４８がギャップ１４６内に配置されて、フィールド酸化物１０６に隣接し、第１のエピタキシャルソース−ドレイン領域１２４へ下方に延在し、ギャップ１４６の底部で第１のエピタキシャルソース−ドレイン領域１２４に接する。本例において、ギャップ充填材１４８は、ゲート構造１１０のソース−ドレインスペーサ１３６まで延在し、存在する場合はスペーサライナー１３０に接し、又はスペーサライナー１３０が存在しない場合はソース−ドレインスペーサ１３６に接する。
【００１８】
金属シリサイド１５０が、第１のエピタキシャルソース−ドレイン領域１２４上及び第２のエピタキシャルソース−ドレイン領域１２６上に配置される。付加的な金属シリサイド１５０が、第２のＭＯＳトランジスタ１１２のソース−ドレイン領域上、第１のＭＯＳトランジスタ１０８のゲート１２０上、ゲート構造１１０のゲート１３２上、及び第２のＭＯＳトランジスタ１１２のゲート１４０上に配置され得る。第１のエピタキシャルソース−ドレイン領域１２４上の金属シリサイド１５０は、或る角度のファセット上のギャップ１４６内へ延在し、第１のエピタキシャルソース−ドレイン領域１２４の少なくとも半分を覆う。金属シリサイド１５０は、例えば、ニッケルシリサイドを含み得る。
【００１９】
ＣＥＳＬ１５２が、第１のＭＯＳトランジスタ１０８、ゲート構造１１０、及び第２のＭＯＳトランジスタ１１２の上に配置される。ＣＥＳＬ１５２は、１０ナノメートル〜３０ナノメートルの厚みの、シリコン窒化物などの主として非シリコン二酸化物ベースの誘電性材料である。ＰＭＤ層１５４が、ＣＥＳＬ１５２の上に配置される。ＰＭＤ層１５４は、ボロンリン珪酸ガラス（ＢＰＳＧ）などの二酸化シリコンベースの誘電性材料であり得る。ＰＭＤ層１５４は、図１に示したように平坦化され得、第１のＭＯＳトランジスタ１０８、ゲート構造１１０、及び第２のＭＯＳトランジスタ１１２の上で、例えば、５０ナノメートル〜１５０ナノメートルの厚みであり得る。
【００２０】
コンタクト１５６が、第１のエピタキシャルソース−ドレイン領域１２４上の金属シリサイド１５０との直接接続を成すために、ＰＭＤ層１５４及びＣＥＳＬ１５２を介して配置される。コンタクト１５６は、チタン及びチタン窒化物の金属ライナー１５８、及びタングステンの充填金属１６０を含み得る。ギャップ充填材１４８は、ギャップ１４６がソース−ドレインスペーサ１３６及びＣＥＳＬ１５２で充填されることから防ぎ得、そのため有利にも、金属シリサイド１５０に、第１のエピタキシャルソース−ドレイン領域１２４の或る角度のファセットの大部分占めさせ得、また、コンタクト１５６と第１のエピタキシャルソース−ドレイン領域１２４との間の一層低い抵抗接続を提供させ得る。
【００２１】
本例の一つのバージョンにおいて、第１のＭＯＳトランジスタ１０８はＰＭＯＳトランジスタ１０８であり得、第１のエピタキシャルソース−ドレイン領域１２４及び第２のエピタキシャルソース−ドレイン領域１２６は、シリコンゲルマニウムであり得、第２のＭＯＳトランジスタ１１２はＮＭＯＳトランジスタ１１２であり得る。代替のバージョンにおいて、第１のＭＯＳトランジスタ１０８はＮＭＯＳトランジスタ１０８であり得、第１のエピタキシャルソース−ドレイン領域１２４及び第２のエピタキシャルソース−ドレイン領域１２６は、リンドープされたシリコンであり得、第２のＭＯＳトランジスタ１１２はＰＭＯＳトランジスタ１１２であり得る。
【００２２】
図２Ａ〜図２Ｈは、製造の連続的段階で示される図１の集積回路の断面である。図２Ａを参照すると、集積回路１００は、第１の極性を有するトランジスタのためのエピタキシャルソース−ドレイン領域の完成したフォーメーションを有する。第１のＭＯＳトランジスタ１０８は、適所に、ゲート誘電体層１１８、ゲート１２０、ゲートオフセットスペーサ１２２、及び第１のエピタキシャルソース−ドレイン領域１２４、及び第２のエピタキシャルソース−ドレイン領域１２６を有する。ゲート構造１１０は、適所に、ゲート１３２及びゲートオフセットスペーサ１３４を有する。第２のＭＯＳトランジスタ１１２は、適所に、ゲート誘電体層１３８、ゲート１４０、及びゲートオフセットスペーサ１４２を有する。
【００２３】
ゲートハードマスク材料１６２が、ゲートエッチングオペレーションからゲート１２０、１３２、及び１４２の上に配置され得る。エピタキシーハードマスク１６４が、第１のＭＯＳトランジスタ１０８のゲート１２０の横方向表面に近接し、ゲート構造１１０のゲート１３２の横方向表面に近接し、第２のＭＯＳトランジスタ１１２を覆う。エピタキシーハードマスク１６４は、例えば、１５ナノメートル〜２５ナノメートルの厚みのシリコン窒化物を含み得る。エピタキシーハードマスク１６４は、第１のエピタキシャルソース−ドレイン領域１２４及び第２のエピタキシャルソース−ドレイン領域１２６の横方向範囲を画定するために用いられた。第１のエピタキシャルソース−ドレイン領域１２４とフィールド酸化物１０６との間のギャップ１４６には、実質的に材料がない。
【００２４】
図２Ｂを参照すると、二酸化シリコンベースの誘電性材料のギャップ充填層１６６が、ギャップ１４６内へ延在し、及びギャップ１４６を実質的に充填して、集積回路１００の既存の頂部表面の上に形成される。ギャップ充填層１６６は、例えば、テトラエトキシシラン又はＴＥＯＳとしても知られているオルトケイ酸テトラエチルを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスによって形成される、１５ナノメートル〜２５ナノメートルの二酸化シリコンを含み得る。ギャップ充填層１６６の厚みは、ギャップ１４６を実質的に充填するように充分に高く、第１のＭＯＳトランジスタ１０８のゲート１２０とゲート構造１１０のゲート１３２との間を完全に充填することを回避するように充分に低い。
【００２５】
図２Ｃを参照すると、ギャップ１４６を実質的に充填するギャップ充填材１４８を残すように、第１のＭＯＳトランジスタ１０８、ゲート構造１１０、及び第２のＭＯＳトランジスタ１１２の上から図２Ｂのギャップ充填層１６６が取り除かれる。ギャップ充填層１６６は、例えば、エピタキシーハードマスク１６４に対して選択的である等方性プラズマエッチングを用いて、又は場合によっては希釈フッ化水素酸の水溶液におけるタイムドウェットエッチングを用いて、取り除かれ得る。
【００２６】
図２Ｄを参照すると、ギャップ１４６を実質的に充填するギャップ充填材１４８を残して、図２Ｃのエピタキシーハードマスク１６４が取り除かれる。エピタキシーハードマスク１６４は、例えば、二酸化シリコンに対して選択的である等方性プラズマエッチングを用いて、取り除かれ得る。存在する場合、図２Ｃのゲートハードマスク材料１６２も、場合によってはエピタキシーハードマスク１６４と同時に、又は場合によっては別個のエッチングステップにおいて、取り除かれる。ゲートハードマスク材料１６２が非晶質炭素を含んでいた場合、それはアッシングにより取り除かれ得る。
【００２７】
図２Ｅを参照すると、任意選択のスペーサライナー１３０が、場合によっては、集積回路１００の既存の頂部表面の上に形成され得る。スペーサライナー１３０は、例えば、ＴＥＯＳを用いるＰＥＣＶＤプロセスによって、形成され得る。
【００２８】
スペーサ材料１６８のコンフォーマル層が、集積回路１００の既存の頂部表面の上に、存在する場合はスペーサライナー１３０上に、形成される。スペーサ材料１６８の層は、シリコン窒化物及び／又はシリコンオキシナイトライドなど、主として非シリコン二酸化物材料である。スペーサ材料１６８の層は、ビス（ターシャルブチルアミノ）シラン（ｂｉｓ（ｔｅｒｔｉａｒｙ−ｂｕｔｙｌａｍｉｎｏ）ｓｉｌａｎｅ（ＢＴＢＡＳ）を用いるＰＥＣＶＤプロセス、ＢＴＢＡＳ及びＴＥＯＳの組み合わせを用いるＰＥＣＶＤプロセス、又はジクロロシラン及びアンモニアを用いるＰＥＣＶＤプロセスにより形成され得る。スペーサ材料１６８の層は、例えば、１５ナノメートル〜３０ナノメートルの厚みであり得る。
【００２９】
図２Ｆを参照すると、第１のＭＯＳトランジスタ１０８のゲート１２０に横方向に近接するソース−ドレインスペーサ１２８、ゲート構造１１０のゲート１３２に横方向に近接するソース−ドレインスペーサ１３６、及び第２のＭＯＳトランジスタ１１２のゲート１４０に横方向に近接するソース−ドレインスペーサ１４４を形成するために、異方性反応性イオンエッチング（ＲＩＥ）プロセスが、ギャップ充填材１４８及び第１のエピタキシャルソース−ドレイン領域１２４及び第２のエピタキシャルソース−ドレイン領域１２６の上から、及びゲート１２０、１３２、及び１４０の頂部の上から、図２Ｅのスペーサ材料１６８の層を取り除く。このＲＩＥプロセスは、ギャップ充填材１４８を実質的にそのまま残す。
【００３０】
図２Ｇを参照すると、二酸化シリコンエッチングが、ソース−ドレインスペーサ１２８、１３６、及び１４４により露出されたスペーサライナー１３０を取り除き、第１のエピタキシャルソース−ドレイン領域１２４の少なくとも半分を露出させるようにギャップ充填材１４８の一部を取り除く。この二酸化シリコンエッチングは、ＲＩＥプロセスを含み得、又は、希釈フッ化水素酸の水溶液におけるタイムドエッチングを含み得る。二酸化シリコンエッチングが完了した後、ギャップ充填材１４８は、フィールド酸化物１０６に隣接し、第１のエピタキシャルソース−ドレイン領域１２４まで下に延在し、ギャップ１４６の底部で第１のエピタキシャルソース−ドレイン領域１２４に接し、スペーサライナー１３０まで延在する。
【００３１】
図２Ｈを参照すると、金属シリサイド１５０が、第１のエピタキシャルソース−ドレイン領域１２４及び第２のエピタキシャルソース−ドレイン領域１２６、及び場合によっては第２のＭＯＳトランジスタ１１２のソース−ドレイン領域、を含む露出された半導体材料上に形成される。金属シリサイド１５０はまた、ゲート１２０、１３２、及び１４０の上にも形成され得る。第１のエピタキシャルソース−ドレイン領域１２４上の金属シリサイド１５０は、或る角度のファセット上のギャップ１４６内へ延在し、第１のエピタキシャルソース−ドレイン領域１２４の少なくとも半分を覆う。金属シリサイド１５０は、例えば、集積回路１００の頂部表面上にニッケル又はコバルトなどの金属の層を堆積すること、その金属の一部を、露出された半導体材料と反応させるために集積回路１００を加熱すること、及び酸及び過酸化水素の混合物を含むウェットエッチャントに集積回路１００を露出させることにより未反応金属を選択的に取り除くことによって、形成され得る。
【００３２】
金属シリサイド１５０の形成に続いて、図１の構造を提供するように、ＣＥＳＬ１５２、ＰＭＤ層１５４、及びコンタクト１５６が形成される。ＣＥＳＬ１５２は、例えば、ジクロロシラン及びアンモニアを用いるＰＥＣＶＤプロセスによって、形成され得る。ＰＭＤ層１５４は、例えば、シラン、ジボラン、ホスフィン、及び亜酸化窒素を用いるＰＥＣＶＤプロセス、又は、シラン、ジボラン、ホスフィン、及びオゾンを用いる高アスペクト比プロセス（ＨＡＲＰ）によって、形成され得る。
【００３３】
コンタクト１５６は、金属シリサイド１５０を露出させるためにＰＭＤ層１５４及びＣＥＳＬ１５２を介してコンタクトホールをエッチングすることによって形成され得る。チタン及びチタン窒化物の金属ライナー１５８が、それぞれ、スパッタプロセス及び原子層堆積（ＡＬＤ）プロセスによって形成され得る。タングステンの充填金属１６０が、有機金属化学気相成長（ＭＯＣＶＤ）プロセスによって形成され得る。充填金属１６０及び金属ライナー１５８は、エッチバック又は化学機械研磨（ＣＭＰ）プロセスによってＰＭＤ層１５４の頂部表面から取り除かれ得る。
【００３４】
図３Ａ〜図３Ｇは、製造の連続的段階で示される、別の例示の集積回路の断面である。図３Ａを参照すると、集積回路３００が、基板３０２内及び上に形成され、基板３０２は、基板３０２の頂部表面まで延在する単結晶シリコンなどの半導体材料３０４を含む。フィールド酸化物３０６が基板３０２に形成される。集積回路３００は、フィールド酸化物３０６に近接する第１の極性を有する第１のＭＯＳトランジスタ３０８、第１のＭＯＳトランジスタ３０８に近接するフィールド酸化物３０６上のゲート構造３１０、及び第２の反対の極性を有する第２のＭＯＳトランジスタ３１２を含む。フィールド酸化物３０６の頂部表面３１４が、第１のＭＯＳトランジスタ３０８の下の半導体材料３０４の頂部表面３１６と２０ナノメートル内の共面である。集積回路３００は、第１の極性を有するトランジスタのためのエピタキシャルソース−ドレイン領域の完成したフォーメーションを有する。エピタキシーハードマスク及び如何なるゲートハードマスク材料も取り除かれている。
【００３５】
第１のＭＯＳトランジスタ３０８は、半導体材料３０４の頂部表面においてゲート誘電体層３１８を含む。ゲート誘電体層３１８は、半導体材料３０４の熱酸化によって形成される二酸化シリコンを含み得、又は、高誘電率の堆積された誘電性材料を含み得る。第１のＭＯＳトランジスタ３０８は、ゲート３２０、場合によっては、ゲート誘電体層３１８の上のポリシリコン、を含む。ゲートオフセットスペーサ３２２が、ゲート３２０の横方向表面上に配置され得る。第１のＭＯＳトランジスタ３０８は、第１のエピタキシャルソース−ドレイン領域３２４がフィールド酸化物３０６に隣接するように、ゲート３２０とフィールド酸化物３０６との間の基板３０２における第１のエピタキシャルソース−ドレイン領域３２４と、第１のエピタキシャルソース−ドレイン領域３２４とは反対のゲート３２０に近接する基板３０２における第２のエピタキシャルソース−ドレイン領域３２６とを含む。第１のエピタキシャルソース−ドレイン領域３２４は、フィールド酸化物３０６に面する或る角度のファセットを有し、そのため、フィールド酸化物３０６の頂部表面３１４においてフィールド酸化物３０６から横方向に分離され、第１のエピタキシャルソース−ドレイン領域３２４とフィールド酸化物３０６との間でギャップ３４６を形成し、このギャップ３４６は、頂部表面３１４から少なくとも２０ナノメートル下方に延在する。
【００３６】
ゲート構造３１０は、場合によっては、図１を参照して説明したようなゲート誘電体層３１８と同じ材料のゲート誘電体層を有し得る。ゲート構造３１０は、フィールド酸化物３０６の上のゲート３３２を含み、本例において、ゲート３３２は、第１のＭＯＳトランジスタ３０８に近接するフィールド酸化物３０６の端部に重ならない。ゲート３３２は、第１のＭＯＳトランジスタ３０８のゲート３２０と同じ組成及び構造を有し得る。ゲートオフセットスペーサ３３４が、ゲート３３２の横方向表面上に配置され得る。
【００３７】
第２のＭＯＳトランジスタ３１２は、半導体材料３０４の頂部表面において、場合によっては第１のＭＯＳトランジスタ３０８のゲート誘電体層３１８と同じ組成及び構造を有する、ゲート誘電体層３３８を含む。第２のＭＯＳトランジスタ３１２は、場合によっては第１のＭＯＳトランジスタ３０８のゲート３２０と同様の組成及び構造を有する、ゲート誘電体層３３８の上のゲート３４０を含む。ゲートオフセットスペーサ３４２が、ゲート３４０の横方向表面上に配置され得る。ゲートオフセットスペーサ３４２は、場合によっては、第１のＭＯＳトランジスタ３０８のゲートオフセットスペーサ３２２と同様の構造及び組成を有し得る。
【００３８】
続いて形成されるソース−ドレインスペーサの二酸化シリコンベースのスペーサ層３７０が、ギャップ３４６内へ延在し、及び、ギャップ３４６を実質的に充填して、集積回路３００の既存の頂部表面の上にコンフォーマルに形成される。スペーサ層３７０は、例えば、ＴＥＯＳを用いるＰＥＣＶＤプロセスによって形成される１５ナノメートル〜３０ナノメートルの二酸化シリコンを含み得る。スペーサ層３７０の厚みは、ギャップ３４６を実質的に充填するように充分に高く、ゲート３２０及び３３２間を完全に充填することを回避するように充分に低い。
【００３９】
図３Ｂを参照すると、異方性ＲＩＥプロセスが、第１のＭＯＳトランジスタ３０８のゲート３２０に横方向に近接するソース−ドレインスペーサ３２８、ゲート構造３１０のゲート３３２に横方向に近接するソース−ドレインスペーサ３３６、及び第２のＭＯＳトランジスタ３１２のゲート３４０に横方向に近接するソース−ドレインスペーサ３４４を形成するために、第１のエピタキシャルソース−ドレイン領域３２４の一部の上から、及び第２のエピタキシャルソース−ドレイン領域３２６の上から、及びゲート３２０、３３２、及び３４０の頂部の上から、図３Ａのスペーサ層３７０を取り除く。このＲＩＥプロセスは、フィールド酸化物３０６に隣接し、第１のエピタキシャルソース−ドレイン領域３２４へ下方に延在し、ギャップ３４６の底部において第１のエピタキシャルソース−ドレイン領域３２４に接して、ソース−ドレインスペーサ３２８がギャップ３４６内へ延在し、そのため、ギャップ充填材３４８を提供するように実施される。
【００４０】
図３Ｃを参照すると、非シリコン二酸化物ベースの犠牲層３７２が、集積回路３００の既存の頂部表面の上にコンフォーマルに形成される。犠牲層３７２は、例えば、１０ナノメートル〜３０ナノメートルの厚みであり得、ＢＴＢＡＳを用いるＰＥＣＶＤプロセス、ＢＴＢＡＳ及びＴＥＯＳの組み合わせを用いるＰＥＣＶＤプロセス、又はジクロロシラン及びアンモニアを用いるＰＥＣＶＤプロセスによって形成され得る。
【００４１】
図３Ｄを参照すると、第１のＭＯＳトランジスタ３０８のソース−ドレインスペーサ３２８上の犠牲スペーサ３７４、ゲート構造３１０のソース−ドレインスペーサ３２８上の犠牲スペーサ３７６、及び第２のＭＯＳトランジスタ３１２のソース−ドレインスペーサ３２８上の犠牲スペーサ３７８を形成するために、異方性ＲＩＥプロセスが、第１のエピタキシャルソース−ドレイン領域３２４の一部及び第２のエピタキシャルソース−ドレイン領域３２６の一部の上から、及びゲート３２０、３３２、及び３４０の頂部の上から、図３Ｃの犠牲層３７２を取り除く。ギャップ３４６内に延在するようにゲート構造３１０上にソース−ドレインスペーサ３３６を形成して、ギャップ充填材３４８を提供することが、第１のエピタキシャルソース−ドレイン領域３２４の上の犠牲スペーサ３７６の厚みを低減し得、それにより、金属シリサイドの後続の形成のために充分なエリアを露出させる。
【００４２】
図３Ｅを参照すると、第１のエピタキシャルソース−ドレイン領域３２４及び第２のエピタキシャルソース−ドレイン領域３２６、及び場合によっては第２のＭＯＳトランジスタ３１２のソース−ドレイン領域を含んで、露出された半導体材料上に金属シリサイド３５０が形成される。金属シリサイド３５０は、ゲート３２０、３３２、及び３４０の上にも形成され得る。第１のエピタキシャルソース−ドレイン領域３２４の金属シリサイド３５０は、或る角度のファセット上のギャップ３４６内へ延在し、第１のエピタキシャルソース−ドレイン領域３２４の少なくとも３分の１を覆う。金属シリサイド３５０は、例えば、図２Ｈを参照して説明したように形成され得る。
【００４３】
図３Ｆを参照すると、例えば、ソース−ドレインスペーサ３２８、３３６、及び３４４の二酸化シリコンベースの誘電性材料に対して選択的である等方性プラズマエッチングを用いて、図３Ｅの犠牲スペーサ３７４、３７６、及び３７８が取り除かれる。ギャップ充填材３４８は、犠牲スペーサ３７４、３７６、及び３７８が取り除かれた後、実質的にそのままである。
【００４４】
図３Ｇを参照すると、ＣＥＳＬ３５２の第１のサブ層３８０が、集積回路３００の既存の頂部表面の上に形成される。第１のサブ層３８０は、ＰＥＣＶＤプロセスによって形成される、２ナノメートル〜１０ナノメートルの二酸化シリコンベースの誘電性材料を含む。ＣＥＳＬ３５２の第２のサブ層３８２が、第１のサブ層３８０上に形成される。第２のサブ層３８２は、ＰＥＣＶＤプロセスによって形成される、１０ナノメートル〜３０ナノメートルの厚みの、シリコン窒化物などの主として非シリコン二酸化物ベースの誘電性材料である。ＰＭＤ層３５４が、例えば、図１及び図２Ｈを参照して説明したように、ＣＥＳＬ３５２の上に形成される。コンタクト３５６が、第１のエピタキシャルソース−ドレイン領域３２４上の金属シリサイド３５０との直接接続を成すように、ＰＭＤ層３５４及びＣＥＳＬ３５２を介して形成される。コンタクト３５６は、図２Ｈを参照して説明したように形成され得る。
【００４５】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
2019091951.tif 000003
【図２Ａ】
2019091951.tif 000004
【図２Ｂ】
2019091951.tif 000005
【図２Ｃ】
2019091951.tif 000006
【図２Ｄ】
2019091951.tif 000007
【図２Ｅ】
2019091951.tif 000008
【図２Ｆ】
2019091951.tif 000009
【図２Ｇ】
2019091951.tif 000010
【図２Ｈ】
2019091951.tif 000011
【図３Ａ】
2019091951.tif 000012
【図３Ｂ】
2019091951.tif 000013
【図３Ｃ】
2019091951.tif 000014
【図３Ｄ】
2019091951.tif 000015
【図３Ｅ】
2019091951.tif 000016
【図３Ｆ】
2019091951.tif 000017
【図３Ｇ】
2019091951.tif 000018
【手続補正書】
【提出日】平成31年3月27日(2019.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
半導体材料を含む基板と、
前記基板に配置されるフィールド酸化物と、
第１の極性の第１の金属酸化物半導体（ＭＯＳ）トランジスタであって、
ゲート誘電体層と、
前記ゲート誘電体層の上のゲートと、
前記ゲートと前記フィールド酸化物との間の前記基板における第１のソース−ドレイン領域であって、前記フィールド酸化物に隣接し、前記第１のソース−ドレイン領域が前記フィールド酸化物の頂部表面において前記フィールド酸化物から或るギャップにより横方向に分離されるように前記フィールド酸化物に面する或る角度のファセットを有し、前記ギャップが前記フィールド酸化物の前記頂部表面から少なくとも２０ナノメートル下方に延在する、前記第１のソース−ドレイン領域と、
前記第１のソース−ドレイン領域から前記ゲートの反対側上の前記基板における第２のソース−ドレイン領域と、
前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記第１のＭＯＳトランジスタと、
前記フィールド酸化物の上のゲート構造であって、
前記フィールド酸化物の上のゲートであって、前記ゲート構造のゲートが前記フィールド酸化物の端部に重ならないような、前記ゲートと、
前記ゲート構造の前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記ゲート構造と、
前記ギャップにおける二酸化シリコンベースの誘電性材料のギャップ充填材であって、前記フィールド酸化物に隣接し、前記第１のソース−ドレイン領域へ下方に延在し、前記ギャップの底部で前記第１のソース−ドレイン領域に接する、前記ギャップ充填材と、
前記第１のソース−ドレイン領域の前記或る角度のファセット上の金属シリサイドであって、前記金属シリサイドの一部が前記ギャップ内にある、前記金属シリサイドと、
前記第１のソース−ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上のコンタクトであって、前記コンタクトの一部が前記ギャップ内に延在する、前記コンタクトと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記フィールド酸化物の頂部表面が、前記ゲート誘電体層の下の前記基板の頂部表面の２０ナノメートル内の共面である、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース−ドレインスペーサが、主として非シリコン二酸化物の誘電性材料であり、前記金属シリサイドが、前記第１のソース−ドレイン領域の少なくとも半分を覆う、集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記第１のＭＯＳトランジスタの前記ソース−ドレインスペーサと前記ゲート構造の前記ソース−ドレインスペーサとの下に二酸化シリコンベースの誘電性材料のスペーサライナーを更に含む、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース−ドレインスペーサが、主として二酸化シリコンベースの誘電性材料であり、前記ギャップ充填材が、前記ゲート構造の前記ソース−ドレインスペーサの一部であり、前記金属シリサイドが、前記第１のソース−ドレイン領域の少なくとも３分の１を覆う、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記金属シリサイドが、主としてニッケルシリサイドである、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
第２の反対の極性の第２のＭＯＳトランジスタを更に含む、集積回路。
【請求項８】
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタが、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、
前記第１のソース−ドレイン領域と前記第２のソース−ドレイン領域とが、シリコンゲルマニウムを含む、集積回路。
【請求項９】
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタが、ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、
前記第１のソース−ドレイン領域と前記第２のソース−ドレイン領域とが、リンドープされたシリコンを含む、集積回路。
【請求項１０】
集積回路であって、
半導体材料を含む基板と、
前記基板内に配置されたフィールド酸化物と、
第１の極性の第１の金属酸化物半導体（ＭＯＳ）トランジスタであって、
ゲート誘電体層と、
前記ゲート誘電体層の上のゲートと、
前記ゲートと前記フィールド酸化物との間の前記基板内の第１のソース−ドレイン領域であって、前記フィールド酸化物に隣接し、前記第１のソース−ドレイン領域が前記フィールド酸化物の頂部表面において或るギャップにより前記フィールド酸化物から横方向に分離されるように、前記フィールド酸化物に面する或る角度のファセットを有し、前記ギャップが前記フィールド酸化物の前記頂部表面から下方に延在する、前記第１のソース−ドレイン領域と、
前記第１のソース−ドレイン領域から前記ゲートの反対側上の前記基板内の第２のソース−ドレイン領域と、
前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記第１のＭＯＳトランジスタと、
第２の極性の第２の金属酸化物半導体（ＭＯＳ）トランジスタと、
前記フィールド酸化物の上のゲート構造であって、
前記フィールド酸化物の上のゲートであって、前記ゲートが前記ゲート構造と前記第１のＭＯＳトランジスタとの間の前記フィールド酸化物の端部に重ならいような、前記ゲートと、
前記ゲート構造のゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記ゲート構造と、
前記ギャップ内の二酸化シリコンベースの誘電体材料のギャップ充填材であって、前記フィールド酸化物に隣接し、前記第１のソース−ドレイン領域へ下方に延在し、前記ギャップの底部で前記第１のソース−ドレイン領域に接する、前記ギャップ充填材と、
前記第１のソース−ドレイン領域の前記或る角度のファセット上の金属シリサイドであって、前記金属シリサイドの一部が前記ギャップ内にある、前記金属シリサイドと、
前記第１のソース−ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上のコンタクトであって、前記コンタクトの一部が前記ギャップ内に延在する、前記コンタクトと、
を含む、集積回路。
【請求項１１】
請求項１０に記載の集積回路であって、
前記金属シリサイドが前記第１のソース−ドレイン領域の少なくとも半分を覆う、集積回路。
【請求項１２】
請求項１０に記載の集積回路であって、
前記第１のＭＯＳトランジスタの前記ソース−ドレインスペーサと前記ゲート構造の前記ソース−ドレインスペーサとの下の二酸化シリコンベースの誘電体材料のスペーサライナーを更に含む、集積回路。
【請求項１３】
請求項１０に記載の集積回路であって、
前記ゲート構造の前記ソース−ドレインスペーサが主として二酸化シリコンベースの誘電体材料であり、前記ギャップ充填材が前記ゲート構造の前記ソース−ドレインスペーサの一部であり、前記金属シリサイドが前記第１のソース−ドレイン領域の少なくとも３分の１を覆う、集積回路。
【請求項１４】
請求項１０に記載の集積回路であって、
前記金属シリサイドが、主としてニッケルシリサイドである、集積回路。
【請求項１５】
請求項１０に記載の集積回路であって、
前記第１のＭＯＳトランジスタがｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、
前記第１のソース−ドレイン領域と前記第２のソース−ドレイン領域とが、シリコンゲルマニウムを含む、集積回路。
【請求項１６】
請求項１０に記載の集積回路であって、
前記第１のＭＯＳトランジスタがｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、
前記第１のソース−ドレイン領域と前記第２のソース−ドレイン領域とが、リンドープされたシリコンを含む、集積回路。
【請求項１７】
集積回路であって、
半導体材料を含む基板と、
前記基板内に配置されるフィールド酸化物と、
ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタであって、
前記基板の頂部表面上のゲート誘電体層と、
前記ゲート誘電体層の上のゲートと、
前記ゲートと前記フィールド酸化物との間の前記基板内の第１のシリコンゲルマニウム（ＳｉＧｅ）ソース−ドレイン領域であって、前記フィールド酸化物に隣接し、前記第１のＳｉＧｅソース−ドレイン領域が前記フィールド酸化物の頂部表面においてギャップにより前記フィールド酸化物から横方向に分離されるように前記フィールド酸化物に面する或る角度のファセットを有し、前記ギャップが前記フィールド酸化物の前記頂部表面から下方に少なくとも２０ナノメートル延在する、前記第１のＳｉＧｅソース−ドレイン領域と、
前記第１のＳｉＧｅソース−ドレイン領域から逆方向で前記ゲートに近接する前記基板内の第２のＳｉＧｅソース−ドレイン領域であって、或る角度のファセットを有さない、前記第２のＳｉＧｅソース−ドレイン領域と、
前記ゲートに横方向に近接するソース−ドレインスペーサと、
を含む、前記ＰＭＯＳトランジスタと、
前記ギャップ内の二酸化シリコンベースの誘電体材料のギャップ充填材であって、前記フィールド酸化物に隣接し、前記第１のＳｉＧｅソース−ドレイン領域にまで下方に延在し、前記ギャップの底部において前記第１のＳｉＧｅソース−ドレイン領域に接する、前記ギャップ充填材と、
前記第１のＳｉＧｅソース−ドレイン領域の前記或る角度のファセットの一部上の金属シリサイドであって、前記金属シリサイドの一部が前記ギャップ内にある、前記金属シリサイドと、
前記第１のＳｉＧｅソース−ドレイン領域の前記或る角度のファセットの前記金属シリサイド上のコンタクトであって、前記コンタクトの一部が前記ギャップ内に延在する、前記コンンタクトと、
を含む、集積回路。