(57)【要約】【課題】出力信号のノイズを低減できる差動回路を提供する。【解決手段】差動回路の一例であるオペアンプ１は、第１の電源電圧ＶＤＤが印加される第１の電源配線２と第１の電源電圧ＶＤＤとは異なる第２の電源電圧ＶＳＳが印加される第２の電源配線３との間に設けられた第１トランジスタＭ１及び第２トランジスタＭ２を含む差動対１０と、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに対して、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧を印加するバックゲートバイアス回路２０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の電源配線と前記第１の電源電圧とは異なる第２の電源電圧が印加される第２の電源配線との間に設けられた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを含む差動対と、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのバックゲートに対して、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位よりも前記第１の電源電圧寄りのバイアス電圧を印加するバックゲートバイアス回路と
を備える差動回路。
【請求項２】
前記第１の電源配線と前記差動対との間に設けられ、前記第１の電源電圧を、前記第１の電源電圧よりも前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位寄りの電圧に変換する電圧変換回路を含む
請求項１に記載の差動回路。
【請求項３】
前記バックゲートバイアス回路は、前記第１の電源電圧とは異なる第３の電源電圧により前記バイアス電圧を生成し、
前記第１の電源電圧は、前記第３の電源電圧よりも前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位寄りの電圧である
請求項１又は２に記載の差動回路。
【請求項４】
前記バイアス電圧は、前記第１の電源電圧を含む所定範囲内の電圧のうち前記第１の電源電圧と同一の電圧を除く電圧である
請求項１〜３のいずれか一項に記載の差動回路。
【請求項５】
前記第１の電源電圧は前記第２の電源電圧よりも高く、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
前記バイアス電圧は、前記第１の電源電圧よりも高い
請求項４に記載の差動回路。
【請求項６】
前記バイアス電圧は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの寄生ダイオードがオンする電圧未満である
請求項５に記載の差動回路。
【請求項７】
前記バイアス電圧は、前記第１の電源電圧の±２０％以内の電圧である
請求項４〜６のいずれか一項に記載の差動回路。
【請求項８】
前記第２の電源電圧は前記第１の電源電圧よりも高く、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、
前記バイアス電圧は、前記第１の電源電圧よりも低い
請求項１〜４のいずれか一項に記載の差動回路。
【請求項９】
前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタ、及び前記第２ＭＯＳトランジスタに接続される第４ＭＯＳトランジスタを含む能動負荷と、
前記第３ＭＯＳトランジスタと前記第２の電源配線との間に設けられた第１抵抗部と、
前記第４ＭＯＳトランジスタと前記第２の電源配線との間に設けられた第２抵抗部と
を備える
請求項１〜８のいずれか一項に記載の差動回路。
【請求項１０】
前記第３ＭＯＳトランジスタのソースと前記第１抵抗部との間に電流を供給することにより、前記第３ＭＯＳトランジスタのソース電位を制御する第１制御部と、
前記第４ＭＯＳトランジスタのソースと前記第２抵抗部との間に電流を供給することにより、前記第４ＭＯＳトランジスタのソース電位を制御する第２制御部と
を備える
請求項９に記載の差動回路。
【請求項１１】
前記第１制御部は、前記第３ＭＯＳトランジスタのソースと前記第１抵抗部との間に接続される第１の制御用トランジスタを含み、
前記第２制御部は、前記第４ＭＯＳトランジスタのソースと前記第２抵抗部との間に接続される第２の制御用トランジスタを含み、
前記第１の制御用トランジスタ及び前記第２の制御用トランジスタの制御端子の電圧は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電圧によって制御されている
請求項１０に記載の差動回路。
【請求項１２】
前記第１制御部は、前記第１の電源配線及び前記第１の制御用トランジスタに接続された第１電流源をさらに含み、
前記第２制御部は、前記第１の電源配線及び前記第２の制御用トランジスタに接続された第２電流源をさらに含む
請求項１１に記載の差動回路。
【請求項１３】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに流れる電流を、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに流れる電流よりも大きくする電流調整部をさらに備える
請求項９〜１２のいずれか一項に記載の差動回路。
【請求項１４】
前記電流調整部は、
前記第３ＭＯＳトランジスタと並列に接続された第１の調整用トランジスタと、
前記第４ＭＯＳトランジスタと並列に接続され、制御端子が前記第１の調整用トランジスタの制御端子に接続された第２の調整用トランジスタと
を有する
請求項１３に記載の差動回路。
【請求項１５】
前記電流調整部は、前記第１の調整用トランジスタに流れる電流量と前記第２の調整用トランジスタに流れる電流量とを合計した電流量の調整用の電流を前記差動対に供給する電流供給部を有する
請求項１４に記載の差動回路。
【請求項１６】
前記電流供給部は、前記第１の電源配線と前記第２の電源配線との間に直列に接続された第１の供給用トランジスタ及び第２の供給用トランジスタと、前記第１の電源配線と前記差動対との間に設けられた第３の供給用トランジスタと、前記第２の供給用トランジスタと前記第２の電源配線との間に設けられた第３抵抗部とを含み、
前記第１の供給用トランジスタは、前記第２の供給用トランジスタと前記第１の電源配線との間に設けられ、
前記第２の供給用トランジスタは、その制御端子が前記第１の調整用トランジスタの制御端子及び前記第２の調整用トランジスタの制御端子に接続され、
前記第３の供給用トランジスタは、前記第１の供給用トランジスタとカレントミラー回路を構成し、前記差動対に前記調整用の電流を供給する
請求項１５に記載の差動回路。
【請求項１７】
前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流す
請求項１４〜１６のいずれか一項に記載の差動回路。
【請求項１８】
前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタに接続され、ゲートが前記第３ＭＯＳトランジスタのゲートに接続された第４ＭＯＳトランジスタとを含む能動負荷と、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに流れる電流を、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに流れる電流よりも大きくする電流調整部と
を備える
請求項１〜８のいずれか一項に記載の差動回路。
【請求項１９】
前記電流調整部は、
前記第３ＭＯＳトランジスタと並列に接続された第１の調整用トランジスタと、
前記第４ＭＯＳトランジスタと並列に接続され、制御端子が前記第１の調整用トランジスタの制御端子に接続された第２の調整用トランジスタと
を有する
請求項１８に記載の差動回路。
【請求項２０】
前記電流調整部は、前記第１の調整用トランジスタに流れる電流量と前記第２の調整用トランジスタに流れる電流量とを合計した電流量の調整用の電流を前記差動対に供給する電流供給部を有する
請求項１９に記載の差動回路。
【請求項２１】
前記電流供給部は、前記第１の電源配線と前記第２の電源配線との間に直列に接続された第１の供給用トランジスタ及び第２の供給用トランジスタと、前記第１の電源配線と前記差動対との間に設けられた第３の供給用トランジスタとを含み、
前記第１の供給用トランジスタは、前記第２の供給用トランジスタと前記第１の電源配線との間に設けられ、
前記第２の供給用トランジスタは、その制御端子が前記第１の調整用トランジスタの制御端子及び前記第２の調整用トランジスタの制御端子に接続され、
前記第３の供給用トランジスタは、前記第１の供給用トランジスタとカレントミラー回路を構成し、前記差動対に前記調整用の電流を供給する
請求項２０に記載の差動回路。
【請求項２２】
前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流す
請求項２０又は２１に記載の差動回路。
【請求項２３】
前記電流供給部は、電流源によって前記第１の調整用トランジスタ及び前記第２の調整用トランジスタを、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流すようにバイアスする
請求項２０〜２２のいずれか一項に記載の差動回路。
【請求項２４】
前記バックゲートバイアス回路は、複数のＭＯＳトランジスタを含み、
前記複数のＭＯＳトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタであり、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタである
請求項１〜２３のいずれか一項に記載の差動回路。
【請求項２５】
前記第２濃度は、前記第１濃度の約１／２以下である
請求項２４に記載の差動回路。
【請求項２６】
前記第２濃度は、前記第１濃度の約１／１０である
請求項２５に記載の差動回路。
【請求項２７】
前記能動負荷の前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、前記低濃度トランジスタである
請求項９又は１８を引用する請求項２４〜２６のいずれか一項に記載の差動回路。
【請求項２８】
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタである
請求項９、１８、及び２７のいずれか一項に記載の差動回路。
【請求項２９】
前記差動回路は、能動負荷としてのカスコードカレントミラー回路を含み、
前記カスコードカレントミラー回路は、第５ＭＯＳトランジスタ、第６ＭＯＳトランジスタ、第７ＭＯＳトランジスタ、及び第８ＭＯＳトランジスタを含み、
前記第５ＭＯＳトランジスタのドレインは前記第１ＭＯＳトランジスタのドレインに接続され、前記第５ＭＯＳトランジスタのソースは前記第２の電源配線に接続され、
前記第６ＭＯＳトランジスタのドレインは前記第２ＭＯＳトランジスタのドレインに接続され、前記第６ＭＯＳトランジスタのソースは前記第２の電源配線に接続され、
前記第７ＭＯＳトランジスタのソースは、前記第５ＭＯＳトランジスタのドレインに接続され、
前記第８ＭＯＳトランジスタのソースは、前記第６ＭＯＳトランジスタのドレインに接続され、
前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタのゲートは、共通して接続され、所定のバイアス電圧が印加され、
前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタは、前記低濃度トランジスタであり、
前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタは、前記高濃度トランジスタである
請求項１〜８のいずれか一項を引用する請求項２４〜２６のいずれか一項に記載の差動回路。
【請求項３０】
前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタであり、
前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタである
請求項２９に記載の差動回路。
【請求項３１】
前記複数のＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタである
請求項２４〜３０のいずれか一項に記載の差動回路。
【請求項３２】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタである
請求項２４〜３１のいずれか一項に記載の差動回路。
【請求項３３】
前記第１の制御用トランジスタ及び前記第２の制御用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高い
請求項１１又は１２に記載の差動回路。
【請求項３４】
前記第１の制御用トランジスタ及び前記第２の制御用トランジスタは、表面チャネル型のＭＯＳトランジスタである
請求項１１、１２、及び３３のいずれか一項に記載の差動回路。
【請求項３５】
前記第１の調整用トランジスタ及び前記第２の調整用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高い
請求項１４〜１７及び１９〜２３のいずれか一項に記載の差動回路。
【請求項３６】
前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、表面チャネル型のＭＯＳトランジスタである
請求項１４〜１７、１９〜２３、及び３５のいずれか一項に記載の差動回路。
【請求項３７】
前記第１の供給用トランジスタ、前記第２の供給用トランジスタ、及び前記第３の供給用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高い
請求項１６又は２１に記載の差動回路。
【請求項３８】
前記第１の供給用トランジスタ、前記第２の供給用トランジスタ、及び前記第３の供給用トランジスタは、表面チャネル型のＭＯＳトランジスタである
請求項１６、２１、及び３７のいずれか一項に記載の差動回路。
【請求項３９】
オペアンプとして用いられる請求項１〜３８のいずれか一項に記載の差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路に関する。
【背景技術】
【０００２】
差動回路の一例であるオペアンプは、様々な電子機器に用いられている。例えば特許文献１に記載のオペアンプは、液晶駆動装置に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１７２２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オペアンプの出力信号のノイズのさらなる改善が望まれている。
本発明の目的は、出力信号のノイズを低減できる差動回路を提供することにある。
【課題を解決するための手段】
【０００５】
〔１〕上記課題を解決する差動回路は、第１の電源電圧が印加される第１の電源配線と前記第１の電源電圧とは異なる第２の電源電圧が印加される第２の電源配線との間に設けられた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを含む差動対と、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのバックゲートに対して、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位よりも前記第１の電源電圧寄りのバイアス電圧を印加するバックゲートバイアス回路とを備える。
【０００６】
本願発明者らは、差動回路の出力信号のノイズに影響を与えるパラメータとして、差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスに着目した。詳細には、当該トランスコンダクタンスが大きくなるにつれて差動回路の出力信号のノイズは小さくなる。そして本願発明者らは、差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートとソースとの間の電圧であるバックゲートソース間電圧が大きくなるにつれて第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが大きくなることを見出した。このため、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートに印加するバイアス電圧がソース電位よりも第１の電源電圧寄りとなる場合、バイアス電圧が第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートとソースとの間の電圧と等しい場合に比べ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが大きくなる。
【０００７】
そこで、本差動回路では、バックゲートバイアス回路によって第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートに対して第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのソース電位よりも第１の電源電圧寄りのバイアス電圧を印加する。これにより、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートソース間電圧が大きくなる。これにより、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが大きくなるため、差動回路の出力信号のノイズを低減できる。
【０００８】
〔２〕上記差動回路において、前記第１の電源配線と前記差動対との間に設けられ、前記第１の電源電圧を、前記第１の電源電圧よりも前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位寄りの電圧に変換する電圧変換回路を含むことが好ましい。
【０００９】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートとソースとの間の電圧であるバックゲートソース間電圧を大きくすることができる。したがって、差動回路の出力信号のノイズを低減できる。
【００１０】
〔３〕上記差動回路において、前記バックゲートバイアス回路は、前記第１の電源電圧とは異なる第３の電源電圧により前記バイアス電圧を生成し、前記第１の電源電圧は、前記第３の電源電圧よりも前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのソース電位寄りの電圧であることが好ましい。
【００１１】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのバックゲートとソースとの間の電圧であるバックゲートソース間電圧を大きくすることができる。したがって、差動回路の出力信号のノイズを低減できる。
【００１２】
〔４〕上記差動回路において、前記バイアス電圧は、前記第１の電源電圧を含む所定範囲内の電圧のうち前記第１の電源電圧と同一の電圧を除く電圧であることが好ましい。
上記構成によれば、第１の電源配線のノイズの影響を受け難くなり、かつ第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが大きくなる。したがって、差動回路の出力信号のノイズを一層低減できる。
【００１３】
〔５〕上記差動回路において、前記第１の電源電圧は前記第２の電源電圧よりも高く、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、前記バイアス電圧は、前記第１の電源電圧よりも高いことが好ましい。
【００１４】
上記構成によれば、差動回路の出力信号のノイズを一層低減できる。
〔６〕上記差動回路において、前記バイアス電圧は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの寄生ダイオードがオンする電圧未満であることが好ましい。
【００１５】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが安定して動作できる。
〔７〕上記差動回路において、前記バイアス電圧は、前記第１の電源電圧の±２０％以内の電圧であることが好ましい。
【００１６】
上記構成によれば、差動回路の出力信号のノイズを効果的に低減できる。
〔８〕上記差動回路において、前記第２の電源電圧は前記第１の電源電圧よりも高く、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、前記バイアス電圧は、前記第１の電源電圧よりも低いことが好ましい。
【００１７】
上記構成によれば、差動回路の出力信号のノイズを一層低減できる。
〔９〕上記差動回路において、前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタ、及び前記第２ＭＯＳトランジスタに接続される第４ＭＯＳトランジスタを含む能動負荷と、前記第３ＭＯＳトランジスタと前記第２の電源配線との間に設けられた第１抵抗部と、前記第４ＭＯＳトランジスタと前記第２の電源配線との間に設けられた第２抵抗部とを備えることが好ましい。
【００１８】
能動負荷としての第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスが小さくなるにつれて、差動回路の出力信号のノイズが小さくなる。
この点、上記構成によれば、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタにドレイン電流が流れ、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲートソース間電圧が上昇したとき、第１抵抗部及び第２抵抗部により第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのソース電位が上昇する。これにより、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れるドレイン電流の増加を防ぐように動作する。つまり、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタの実効のトランスコンダクタンスとして第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのドレイン側から見たときに第１抵抗部及び第２抵抗部に応じて第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲートソース間電圧が小さくなる。これにより、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタはドレイン電流を減らす方向に動作する。このため、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタの回路上のトランスコンダクタンスが低下する。これにより、差動回路の出力信号のノイズを低減できる。
【００１９】
〔１０〕上記差動回路において、前記第３ＭＯＳトランジスタのソースと前記第１抵抗部との間に電流を供給することにより、前記第３ＭＯＳトランジスタのソース電位を制御する第１制御部と、前記第４ＭＯＳトランジスタのソースと前記第２抵抗部との間に電流を供給することにより、前記第４ＭＯＳトランジスタのソース電位を制御する第２制御部とを備えることが好ましい。
【００２０】
上記構成によれば、第１制御部によって第３ＭＯＳトランジスタのソース電位を制御でき、第２制御部によって第４ＭＯＳトランジスタのソース電位を制御できるため、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタの実効のトランスコンダクタンスを小さくできる。したがって、差動回路の出力信号のノイズを低減できる。
【００２１】
〔１１〕上記差動回路において、前記第１制御部は、前記第３ＭＯＳトランジスタのソースと前記第１抵抗部との間に接続される第１の制御用トランジスタを含み、前記第２制御部は、前記第４ＭＯＳトランジスタのソースと前記第２抵抗部との間に接続される第２の制御用トランジスタを含み、前記第１の制御用トランジスタ及び前記第２の制御用トランジスタの制御端子の電圧は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電圧によって制御されていることが好ましい。
【００２２】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流の増加分が第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れることを抑制できるとともに、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのソース電位を上昇させることができる。
【００２３】
〔１２〕上記差動回路において、前記第１制御部は、前記第１の電源配線及び前記第１の制御用トランジスタに接続された第１電流源をさらに含み、前記第２制御部は、前記第１の電源配線及び前記第２の制御用トランジスタに接続された第２電流源をさらに含むことが好ましい。
【００２４】
〔１３〕上記差動回路において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに流れる電流を、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに流れる電流よりも大きくする電流調整部をさらに備えることが好ましい。
【００２５】
差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが大きくなるにつれて差動回路の出力信号のノイズが小さくなる一方、能動負荷を構成する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスが大きくなるにつれて差動回路の出力信号のノイズが大きくなる。
【００２６】
この点、上記構成によれば、電流調整部は、差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流を増加させることにより第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスを増加させる。一方、能動負荷を構成する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流が第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流よりも小さいため、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流を増加させたことによる第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスの増加を抑制している。したがって、差動回路の出力信号のノイズを低減できる。
【００２７】
〔１４〕上記差動回路において、前記電流調整部は、前記第３ＭＯＳトランジスタと並列に接続された第１の調整用トランジスタと、前記第４ＭＯＳトランジスタと並列に接続され、制御端子が前記第１の調整用トランジスタの制御端子に接続された第２の調整用トランジスタとを有することが好ましい。
【００２８】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからの電流の一部が第１の調整用トランジスタ及び第２の調整用トランジスタに流れ、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのドレインに流れない。このため、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流が第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流よりも小さくなる。したがって、差動回路の出力信号のノイズを小さくできる。
【００２９】
〔１５〕上記差動回路において、前記電流調整部は、前記第１の調整用トランジスタに流れる電流量と前記第２の調整用トランジスタに流れる電流量とを合計した電流量の調整用の電流を前記差動対に供給する電流供給部を有することが好ましい。
【００３０】
上記構成によれば、電流供給部によって差動対に供給する電流を、第１の調整用トランジスタ及び第２の調整用トランジスタに流すこととなるため、差動対に供給される電流量が増加する一方、能動負荷に供給される電流量が増加しない。このため、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが増加する一方、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスが増加しない。したがって、差動回路の出力信号のノイズを小さくできる。
【００３１】
〔１６〕上記差動回路において、前記電流供給部は、前記第１の電源配線と前記第２の電源配線との間に直列に接続された第１の供給用トランジスタ及び第２の供給用トランジスタと、前記第１の電源配線と前記差動対との間に設けられた第３の供給用トランジスタと、前記第２の供給用トランジスタと前記第２の電源配線との間に設けられた第３抵抗部とを含み、前記第１の供給用トランジスタは、前記第２の供給用トランジスタと前記第１の電源配線との間に設けられ、前記第２の供給用トランジスタは、その制御端子が前記第１の調整用トランジスタの制御端子及び前記第２の調整用トランジスタの制御端子に接続され、前記第３の供給用トランジスタは、前記第１の供給用トランジスタとカレントミラー回路を構成し、前記差動対に前記調整用の電流を供給することが好ましい。
【００３２】
上記構成によれば、電流供給部によって差動対に供給する電流を、第１の調整用トランジスタ及び第２の調整用トランジスタに流すこととなるため、差動対に供給される電流量が増加する一方、能動負荷に供給される電流量が増加しない。したがって、差動回路の出力信号のノイズを小さくできる。
【００３３】
〔１７〕上記差動回路において、前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流すことが好ましい。
【００３４】
第１の調整用トランジスタ及び第２の調整用トランジスタの素子ばらつきに起因して第１の調整用トランジスタに流れる電流と第２の調整用トランジスタに流れる電流とに差が生じると、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流に影響し、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのオフセット電圧が生じる場合がある。
【００３５】
その点、上記構成によれば、第１の調整用トランジスタに流れる電流及び第２の調整用トランジスタに流れる電流が、第３ＭＯＳトランジスタに流れる電流以下となることにより、各調整用トランジスタの素子ばらつきに起因する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流への影響を低減できる。
【００３６】
〔１８〕上記差動回路において、前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタに接続され、ゲートが前記第３ＭＯＳトランジスタのゲートに接続された第４ＭＯＳトランジスタとを含む能動負荷と、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに流れる電流を、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに流れる電流よりも大きくする電流調整部とを備えることが好ましい。
【００３７】
上記構成によれば、電流調整部は、差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流を増加させることにより第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスを増加させる。一方、能動負荷を構成する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流が第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流よりも小さいため、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流を増加させたことによる第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスの増加を抑制している。したがって、差動回路の出力信号のノイズを低減できる。
【００３８】
〔１９〕上記差動回路において、前記電流調整部は、前記第３ＭＯＳトランジスタと並列に接続された第１の調整用トランジスタと、前記第４ＭＯＳトランジスタと並列に接続され、制御端子が前記第１の調整用トランジスタの制御端子に接続された第２の調整用トランジスタとを有することが好ましい。
【００３９】
上記構成によれば、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからの電流の一部が第１の調整用トランジスタ及び第２の調整用トランジスタに流れ、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのドレインに流れない。このため、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流が第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れる電流よりも小さくなる。したがって、差動回路の出力信号のノイズを小さくできる。
【００４０】
〔２０〕上記差動回路において、前記電流調整部は、前記第１の調整用トランジスタに流れる電流量と前記第２の調整用トランジスタに流れる電流量とを合計した電流量の調整用の電流を前記差動対に供給する電流供給部を有することが好ましい。
【００４１】
上記構成によれば、電流供給部によって差動対に供給する電流を、第１の調整用トランジスタ及び第２の調整用トランジスタに流すこととなるため、差動対に供給される電流量が増加する一方、能動負荷に供給される電流量が増加しない。このため、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのトランスコンダクタンスが増加する一方、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのトランスコンダクタンスが増加しない。したがって、差動回路の出力信号のノイズを小さくできる。
【００４２】
〔２１〕上記差動回路において、前記電流供給部は、前記第１の電源配線と前記第２の電源配線との間に直列に接続された第１の供給用トランジスタ及び第２の供給用トランジスタと、前記第１の電源配線と前記差動対との間に設けられた第３の供給用トランジスタとを含み、前記第１の供給用トランジスタは、前記第２の供給用トランジスタと前記第１の電源配線との間に設けられ、前記第２の供給用トランジスタは、その制御端子が前記第１の調整用トランジスタの制御端子及び前記第２の調整用トランジスタの制御端子に接続され、前記第３の供給用トランジスタは、前記第１の供給用トランジスタとカレントミラー回路を構成し、前記差動対に前記調整用の電流を供給することが好ましい。
【００４３】
上記構成によれば、電流供給部によって差動対に供給する電流を、第１の調整用トランジスタ及び第２の調整用トランジスタに流すこととなるため、差動対に供給される電流量が増加する一方、能動負荷に供給される電流量が増加しない。したがって、差動回路の出力信号のノイズを小さくできる。
【００４４】
〔２２〕上記差動回路において、前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流すことが好ましい。
【００４５】
第１の調整用トランジスタ及び第２の調整用トランジスタの素子ばらつきに起因して第１の調整用トランジスタに流れる電流と第２の調整用トランジスタに流れる電流とに差が生じると、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流に影響し、第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのオフセット電圧が生じる場合がある。
【００４６】
その点、上記構成によれば、第１の調整用トランジスタに流れる電流及び第２の調整用トランジスタに流れる電流が、第３ＭＯＳトランジスタに流れる電流以下となることにより、各調整用トランジスタの素子ばらつきに起因する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流への影響を低減できる。
【００４７】
〔２３〕上記差動回路において、前記電流供給部は、電流源によって前記第１の調整用トランジスタ及び前記第２の調整用トランジスタを、前記第３ＭＯＳトランジスタに流れる電流以下の電流を流すようにバイアスすることが好ましい。
【００４８】
上記構成によれば、第１の調整用トランジスタに流れる電流及び第２の調整用トランジスタに流れる電流が、第３ＭＯＳトランジスタに流れる電流以下となることにより、各調整用トランジスタの素子ばらつきに起因する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに流れる電流への影響を低減できる。
【００４９】
〔２４〕上記差動回路において、前記バックゲートバイアス回路は、複数のＭＯＳトランジスタを含み、前記複数のＭＯＳトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタであり、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタであることが好ましい。
【００５０】
上記構成によれば、差動回路において１／ｆノイズの影響を受け易い差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度が差動回路において１／ｆノイズの影響を受け難いバックゲートバイアス回路を構成する複数のトランジスタにおけるチャネル領域の不純物濃度よりも低くなる。このため、移動度の揺らぎを抑制できるため、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００５１】
また、バックゲートバイアス回路の複数のＭＯＳトランジスタに高濃度トランジスタが用いられることにより、複数のＭＯＳトランジスタのしきい値電圧のばらつきを抑制できるため、バックゲートバイアス回路が安定して動作できる。
【００５２】
〔２５〕上記差動回路において、前記第２濃度は、前記第１濃度の約１／２以下であることが好ましい。
上記構成によれば、差動回路において１／ｆノイズを効果的に低減できる。
【００５３】
〔２６〕上記差動回路において、前記第２濃度は、前記第１濃度の約１／１０であることが好ましい。
上記構成によれば、差動回路において１／ｆノイズを効果的に低減できる。
【００５４】
〔２７〕上記差動回路において、前記能動負荷の前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、前記低濃度トランジスタであることが好ましい。
上記構成によれば、差動回路において１／ｆノイズの影響を受け易い能動負荷を構成する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタに低濃度トランジスタが用いられることにより、移動度の揺らぎを抑制できるため、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００５５】
〔２８〕上記差動回路において、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタであることが好ましい。
上記構成によれば、差動回路において１／ｆノイズの影響を受け易い能動負荷を構成する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタにおいて埋め込みチャネルによってゲート絶縁膜と半導体基板との界面の影響をチャネル領域が受けることを抑制できる。したがって、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００５６】
〔２９〕上記差動回路において、前記差動回路は、能動負荷としてのカスコードカレントミラー回路を含み、前記カスコードカレントミラー回路は、第５ＭＯＳトランジスタ、第６ＭＯＳトランジスタ、第７ＭＯＳトランジスタ、及び第８ＭＯＳトランジスタを含み、前記第５ＭＯＳトランジスタのドレインは前記第１ＭＯＳトランジスタのドレインに接続され、前記第５ＭＯＳトランジスタのソースは前記第２の電源配線に接続され、前記第６ＭＯＳトランジスタのドレインは前記第２ＭＯＳトランジスタのドレインに接続され、前記第６ＭＯＳトランジスタのソースは前記第２の電源配線に接続され、前記第７ＭＯＳトランジスタのソースは、前記第５ＭＯＳトランジスタのドレインに接続され、前記第８ＭＯＳトランジスタのソースは、前記第６ＭＯＳトランジスタのドレインに接続され、前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタのゲートは、共通して接続され、所定のバイアス電圧が印加され、前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタは、前記低濃度トランジスタであり、前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタは、前記高濃度トランジスタであることが好ましい。
【００５７】
上記構成によれば、差動回路において１／ｆノイズの影響を受け易いカスコードカレントミラー回路の定電流源を構成する第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタに低濃度トランジスタが用いられることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００５８】
〔３０〕上記差動回路において、前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタであり、前記第７ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタであることが好ましい。
【００５９】
上記構成によれば、差動回路において１／ｆノイズの影響を受け易いカスコードカレントミラー回路の定電流源を構成する第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタに埋め込みチャネル型のＭＯＳトランジスタが用いられることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００６０】
〔３１〕上記差動回路において、前記複数のＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタであることが好ましい。
〔３２〕上記差動回路において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタであることが好ましい。
【００６１】
上記構成によれば、差動回路において１／ｆノイズの影響を受け易い差動対を構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに埋め込みチャネル型のＭＯＳトランジスタが用いられることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、差動回路の１／ｆノイズを効果的に低減できる。
【００６２】
〔３３〕上記差動回路において、前記第１の制御用トランジスタ及び前記第２の制御用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高いことが好ましい。
【００６３】
上記構成によれば、第１の制御用トランジスタ及び第２の制御用トランジスタにおけるチャネル領域の不純物濃度が高いため、各制御用トランジスタのしきい値電圧のばらつきを抑制でき、第１制御部及び第２制御部が安定して動作できる。
【００６４】
〔３４〕上記差動回路において、前記第１の制御用トランジスタ及び前記第２の制御用トランジスタは、表面チャネル型のＭＯＳトランジスタであることが好ましい。
〔３５〕上記差動回路において、前記第１の調整用トランジスタ及び前記第２の調整用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高いことが好ましい。
【００６５】
上記構成によれば、第１の調整用トランジスタ及び第２の調整用トランジスタにおけるチャネル領域の不純物濃度が高いため、各調整用トランジスタのしきい値電圧のばらつきを抑制でき、電流調整部が安定して動作できる。
【００６６】
〔３６〕上記差動回路において、前記第１の調整用トランジスタ及び前記第２の調整用トランジスタは、表面チャネル型のＭＯＳトランジスタであることが好ましい。
〔３７〕上記差動回路において、前記第１の供給用トランジスタ、前記第２の供給用トランジスタ、及び前記第３の供給用トランジスタにおけるチャネル領域の不純物濃度は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも高いことが好ましい。
【００６７】
上記構成によれば、第１〜第３の供給用トランジスタにおけるチャネル領域の不純物濃度が高いため、各供給用トランジスタのしきい値電圧のばらつきを抑制でき、電流供給部が安定して動作できる。
【００６８】
〔３８〕上記差動回路において、前記第１の供給用トランジスタ、前記第２の供給用トランジスタ、及び前記第３の供給用トランジスタは、表面チャネル型のＭＯＳトランジスタであることが好ましい。
【００６９】
〔４０〕上記差動回路はオペアンプとして用いられることが好ましい。
【発明の効果】
【００７０】
上記差動回路によれば、出力信号のノイズを低減できる。
【図面の簡単な説明】
【００７１】
【図１】第１実施形態の差動回路を備えるオペアンプの回路図。
【図２】オペアンプのバックゲートバイアス回路の一例を示すオペアンプの回路図。
【図３】差動対のトランスコンダクタンスと差動対のバックゲートソース間電圧との関係を示すグラフ。
【図４】周波数と入力換算雑音電圧との関係を示すグラフ。
【図５Ａ】オペアンプのバックゲートバイアス回路を構成する第６トランジスタの断面図。
【図５Ｂ】オペアンプの能動負荷を構成する第３トランジスタの断面図。
【図５Ｃ】オペアンプのバックゲートバイアス回路を構成する第８トランジスタの断面図。
【図５Ｄ】オペアンプの差動対を構成する第１トランジスタの断面図。
【図６Ａ】第１トランジスタ、第３トランジスタ、第６トランジスタ、及び第８トランジスタの製造工程を説明するための断面図。
【図６Ｂ】図６Ａの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｃ】図６Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｄ】図６Ｃの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｅ】図６Ｄの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｆ】図６Ｅの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｇ】図６Ｆの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｈ】図６Ｇの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｉ】図６Ｈの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｊ】図６Ｉの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｋ】図６Ｊの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｌ】図６Ｋの各トランジスタの製造工程の次の工程を説明するための断面図。
【図６Ｍ】図６Ｌの各トランジスタの製造工程の次の工程を説明するための断面図。
【図７Ａ】本実施形態の作用を説明するための模式図。
【図７Ｂ】比較例の作用を説明するための模式図。
【図８】周波数と入力換算雑音電圧との関係を示すグラフ。
【図９】第１実施形態の変形例のオペアンプの回路図。
【図１０Ａ】第２実施形態の差動回路におけるオペアンプの能動負荷を構成する第３トランジスタの断面図。
【図１０Ｂ】オペアンプの差動対を構成する第１トランジスタの断面図。
【図１１Ａ】第１トランジスタ、第３トランジスタ、第６トランジスタ、及び第８トランジスタの製造工程を説明するための断面図。
【図１１Ｂ】図１１Ａの各トランジスタの製造工程の次の工程を説明するための断面図。
【図１２Ａ】本実施形態の作用を説明するための模式図。
【図１２Ｂ】比較例の作用を説明するための模式図。
【図１３Ａ】第３実施形態の差動回路におけるオペアンプの能動負荷を構成する第３トランジスタの断面図。
【図１３Ｂ】オペアンプの差動対を構成する第１トランジスタの断面図。
【図１４Ａ】第１トランジスタ、第３トランジスタ、第６トランジスタ、及び第８トランジスタの製造工程を説明するための断面図。
【図１４Ｂ】図１４Ａの各トランジスタの製造工程の次の工程を説明するための断面図。
【図１４Ｃ】図１４Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。
【図１５】第４実施形態のオペアンプの回路図。
【図１６】第４実施形態の変形例のオペアンプの回路図。
【図１７】第５実施形態の差動回路において、（ａ）は差動回路の一例であるオペアンプの回路図、（ｂ）は降圧回路の回路図。
【図１８】第５実施形態の変形例のオペアンプの回路図。
【図１９】第６実施形態のオペアンプの回路図。
【図２０】第６実施形態の変形例のオペアンプの回路図。
【図２１】第７実施形態のオペアンプの回路図。
【図２２】周波数と入力換算雑音電圧との関係を示すグラフ。
【図２３】第８実施形態のオペアンプの回路図。
【図２４】第９実施形態のオペアンプの回路図。
【図２５】周波数と入力換算雑音電圧との関係を示すグラフ。
【図２６】第１０実施形態のオペアンプの回路図。
【図２７】第１１実施形態のオペアンプの回路図。
【図２８】第１２実施形態のオペアンプの回路図。
【図２９】第１３実施形態のオペアンプの回路図。
【図３０】第１４実施形態のオペアンプの回路図。
【図３１】第１５実施形態のオペアンプの回路図。
【図３２】第１５実施形態の変形例のオペアンプの回路図。
【図３３】第１６実施形態のオペアンプの回路図。
【図３４】第１７実施形態のオペアンプの回路図。
【図３５】第１８実施形態のオペアンプの回路図。
【図３６】第１９実施形態のオペアンプの回路図。
【図３７】第２０実施形態のオペアンプの回路図。
【図３８】第２１実施形態のオペアンプの回路図。
【図３９】第２２実施形態のオペアンプの回路図。
【図４０】第２３実施形態のオペアンプの回路図。
【図４１】第２４実施形態の差動回路の一例である積分回路の回路図。
【図４２】第２５実施形態の積分回路の回路図。
【図４３】第２６実施形態の積分回路の回路図。
【図４４】第２７実施形態のオペアンプの回路図。
【図４５】第２８実施形態のオペアンプの回路図。
【図４６】変形例の差動回路におけるオペアンプの差動対を構成する第１トランジスタ及び能動負荷を構成する第３トランジスタの断面図。
【図４７Ａ】第１トランジスタ及び第３トランジスタの製造工程を説明するための断面図。
【図４７Ｂ】図４７Ａの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｃ】図４７Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｄ】図４７Ｃの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｅ】図４７Ｄの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｆ】図４７Ｅの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｇ】図４７Ｆの各トランジスタの製造工程の次の工程を説明するための断面図。
【図４７Ｈ】図４７Ｇの各トランジスタの製造工程の次の工程を説明するための断面図。
【発明を実施するための形態】
【００７２】
以下、差動回路の各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
【００７３】
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【００７４】
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【００７５】
（第１実施形態）
図１に示すように、差動回路の一例であるオペアンプ１は、反転入力端子ＩＮＮと非反転入力端子ＩＮＰとの電位差を増幅し、出力端子ＯＵＴから電圧信号となる出力信号Ｓｏｕｔを出力する。オペアンプ１は、差動対１０、定電流源１１、能動負荷となるカレントミラー回路１２、基準電流源１３、及びバックゲートバイアス回路２０を備える。オペアンプ１は、ひとつの半導体基板に一体集積化されている。
【００７６】
差動対１０は、第１の電源電圧ＶＤＤが印加される第１の電源配線２と第２の電源電圧ＶＳＳが印加される第２の電源配線３との間に設けられた第１トランジスタＭ１及び第２トランジスタＭ２を含む。第２の電源電圧ＶＳＳは、第１の電源電圧ＶＤＤとは異なる電圧である。本実施形態では、第２の電源電圧ＶＳＳは、第１の電源電圧ＶＤＤよりも低い。本実施形態の第１トランジスタＭ１及び第２トランジスタＭ２は、ＰチャネルＭＯＳＦＥＴである。第１トランジスタＭ１及び第２トランジスタＭ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭ１及び第２トランジスタＭ２は、エンハンスメント型の構造である。第１トランジスタＭ１のゲートは非反転入力端子ＩＮＰと接続され、第２トランジスタＭ２のゲートは反転入力端子ＩＮＮと接続される。第１トランジスタＭ１のソース及び第２トランジスタＭ２のソースは共通に接続されている。第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートは共通である。第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートは、バイアス端子ＢＩＡＳに接続されている。差動対１０は、反転入力端子ＩＮＮ及び非反転入力端子ＩＮＰのそれぞれの入力電圧Ｖｉｎｎ，Ｖｉｎｐに応じた差動電流ＩＤ１，ＩＤ２を生成する。
【００７７】
定電流源１１は、第１の電源配線２と差動対１０との間に設けられている。定電流源１１は、各トランジスタＭ１，Ｍ２のソースに接続されている。本実施形態の定電流源１１は、トランジスタを含む。定電流源１１のトランジスタは、ＰチャネルＭＯＳＦＥＴである。定電流源１１のトランジスタのソースは、第１の電源配線２に接続されて、第１の電源電圧ＶＤＤが印加される。
【００７８】
カレントミラー回路１２は、差動対１０に接続された第３トランジスタＭ３及び第４トランジスタＭ４を含む。本実施形態の第３トランジスタＭ３及び第４トランジスタＭ４は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第３トランジスタＭ３及び第４トランジスタＭ４のソースは第２の電源配線３に接続されて、第２の電源電圧ＶＳＳが印加される。第３トランジスタＭ３のドレイン及びゲートは、第１トランジスタＭ１のドレインに共通接続されている。第４トランジスタＭ４のゲートは第３トランジスタＭ３のゲートに接続され、第４トランジスタＭ４のドレインは第２トランジスタＭ２のドレインに接続されている。第３トランジスタＭ３及び第４トランジスタＭ４のそれぞれのバックゲートは、第２の電源配線３に接続されている。第４トランジスタＭ４のドレインと第２トランジスタＭ２のドレインとの間のノードＮ１には、出力端子ＯＵＴが接続されている。
【００７９】
基準電流源１３は、定電流源１１が定電流Ｉｔを生成できるように定電流源１１に電流を供給するものである。基準電流源１３は、トランジスタを含む。基準電流源１３のトランジスタは、ＰチャネルＭＯＳＦＥＴである。基準電流源１３のトランジスタのソースは第１の電源配線２に接続され、トランジスタのドレインは第２の電源配線３に接続されている。トランジスタのゲートは定電流源１１のトランジスタのゲートに接続され、バイアス回路（図示略）に接続されている。このように基準電流源１３のトランジスタは、定電流源１１のトランジスタとカレントミラー回路を構成している。
【００８０】
バックゲートバイアス回路２０は、バイアス端子ＢＩＡＳ及び第１の電源配線２に接続され、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートである第１トランジスタＭ１及び第２トランジスタＭ２のバックゲート（図５ＤにおけるＮ型ウェル層３９）にバイアス電圧ＶＢを印加する。ここで、図５Ｄでは、第１トランジスタＭ１のバックゲートにバイアス電圧ＶＢを印加する態様を簡略化して示している（図５ＤのＢＧ）が、実際は、第１トランジスタＭ１のバックゲートにバイアス電圧ＶＢを印加するためのコンタクト領域（図示略）がＮ型ウェル層３９に設けられている。
【００８１】
図２は、バックゲートバイアス回路２０の一例を示すオペアンプ１の回路図である。バックゲートバイアス回路２０は、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、及び定電流源２１を含む。本実施形態の第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９はＰチャネルＭＯＳＦＥＴであり、第６トランジスタＭ６及び第７トランジスタＭ７はＮチャネルＭＯＳＦＥＴである。
【００８２】
第５トランジスタＭ５及び第６トランジスタＭ６と、第７トランジスタＭ７及び第８トランジスタＭ８と、第９トランジスタＭ９及び定電流源２１とのそれぞれは、第１の電源配線２と第２の電源配線３との間で直列に接続されている。第６トランジスタＭ６及び第７トランジスタＭ７はカレントミラー回路を構成し、第８トランジスタＭ８及び第９トランジスタＭ９はカレントミラー回路を構成している。
【００８３】
より詳細には、第５トランジスタＭ５のソースは第１の電源配線２に接続され、第５トランジスタＭ５のドレインは第６トランジスタＭ６のドレインに接続され、第５トランジスタＭ５のゲートは第５トランジスタＭ５のドレインに接続されている。第５トランジスタＭ５のバックゲートは第５トランジスタＭ５のソースに接続されている。第５トランジスタＭ５のドレインと第６トランジスタＭ６のドレインとの間のノードＮ２には、バイアス端子ＢＩＡＳが接続されている。第６トランジスタＭ６のソースは第２の電源配線３に接続され、第６トランジスタＭ６のゲートは第７トランジスタＭ７のゲートに接続されている。第７トランジスタＭ７のソースは第２の電源配線３に接続され、第７トランジスタＭ７のゲートは第７トランジスタＭ７のドレインに接続されている。このように第６トランジスタＭ６及び第７トランジスタＭ７はカレントミラー回路を構成している。第７トランジスタＭ７のドレインは、第８トランジスタＭ８のドレインに接続されている。第８トランジスタＭ８のソースは第１の電源配線２に接続されている。第８トランジスタＭ８のゲートは第９トランジスタＭ９のゲートに接続されている。第９トランジスタＭ９のソースは第１の電源配線２に接続され、第９トランジスタＭ９のドレインは定電流源２１に接続され、第９トランジスタＭ９のゲートは第９トランジスタＭ９のドレインに接続されている。第９トランジスタＭ９のバックゲートは第１の電源配線２に接続されている。
【００８４】
定電流源２１は、トランジスタを含む。定電流源２１のトランジスタは、ＮチャネルＭＯＳＦＥＴである。定電流源２１のトランジスタのドレインは第９トランジスタＭ９のドレインに接続され、トランジスタのソースは第２の電源配線３に接続され、トランジスタのゲートは基準電流源１３のトランジスタのゲートに共通に接続されている。定電流源２１のトランジスタ及び基準電流源１３のトランジスタはカレントミラー回路を構成している。
【００８５】
バックゲートバイアス回路２０では、第５トランジスタＭ５による電圧降下、すなわち第１の電源電圧ＶＤＤと第５トランジスタＭ５のゲートソース間電圧Ｖｇｓとの差（ＶＤＤ−Ｖｇｓ）と、第６トランジスタＭ６に流れる電流Ｉｂｇとによって、バイアス端子ＢＩＡＳに印加する電圧、すなわち第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加される電圧（バイアス電圧ＶＢ）が決まる。
【００８６】
このような構成のオペアンプ１において、出力信号Ｓｏｕｔのノイズが小さいことが好ましい。出力信号Ｓｏｕｔのノイズは、オペアンプ１に入力されるノイズである入力換算雑音電圧Ｖｎ２によって決まる。
【００８７】
出力信号Ｓｏｕｔの入力換算雑音電圧Ｖｎ２は、次の（式１）で示される。
【００８８】
【数１】
2019033398.tif 000003
【００８９】
ここで、ｇｍ１２は差動対１０のトランスコンダクタンス、すなわち第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスであり、ｇｍ３４は能動負荷のトランスコンダクタンス、すなわち第３トランジスタＭ３及び第４トランジスタＭ４のトランスコンダクタンスである。Ｋｐ及びＫｎはプロセス固有のノイズパラメータ定数であり、ｋはボルツマン定数であり、Ｔは絶対温度であり、Ｗはチャネル幅であり、Ｌはチャネル長であり、Ｃｏｘはゲート酸化膜の容量であり、ｆは周波数である。
【００９０】
またトランスコンダクタンスｇｍ（ｇｍ１２，ｇｍ３４）は次の（式２）で示される。
【００９１】
【数２】
2019033398.tif 000004
【００９２】
上記（式２）において、Ｖｇｓはゲートソース間電圧であり、Ｖｔｈはしきい値電圧であり、μは移動度であり、ＩＤはトランジスタに流すドレイン電流である。移動度μ及び酸化膜容量Ｃｏｘはプロセス固有のものである。
【００９３】
上記（式１）から分かるとおり、入力換算雑音電圧Ｖｎ２を小さくするためには、第１トランジスタＭ１〜第４トランジスタＭ４のチャネル幅Ｗ及びチャネル長Ｌの少なくとも一方を大きくすること、トランスコンダクタンスｇｍ３４を小さくすること、及びトランスコンダクタンスｇｍ１２を大きくすることの少なくとも１つが必要である。また上記（式２）から分かるとおり、トランスコンダクタンスｇｍ３４を小さくするためには、チャネル長Ｌを大きくすること、及びチャネル幅Ｗを小さくすることの少なくとも一方が必要であり、トランスコンダクタンスｇｍ１２を大きくするためには、チャネル幅Ｗを大きくすること、チャネル長Ｌを小さくすること、及びドレイン電流ＩＤを増加させることの少なくとも一方が必要である。
【００９４】
第１トランジスタＭ１及び第２トランジスタＭ２のチャネル幅Ｗを大きくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル長Ｌを大きくする場合、素子面積が増加してしまう。そして素子面積が増加すると、寄生容量の増加などのトランジスタの特性劣化の要因となる。一方、第１トランジスタＭ１及び第２トランジスタＭ２のチャネル長Ｌを小さくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル幅Ｗを小さくする場合、短チャネル効果や狭チャネル効果によりしきい値電圧が変動してしまう。また第１トランジスタＭ１及び第２トランジスタＭ２のドレイン電流ＩＤ（Ｉｍ１，Ｉｍ２）を増加させる場合、オペアンプ１の消費電流が増加してしまう。
【００９５】
このような実情のもと、本願発明者らは鋭意検討の結果、第１トランジスタＭ１及び第２トランジスタＭ２の基板バイアス効果に着目した。
一般的に基板バイアス効果を考慮したトランジスタのしきい値電圧ＶＴは（式３）で示される。
【００９６】
【数３】
2019033398.tif 000005
【００９７】
ここで、ＶＦＢはフラットバンド電圧であり、φｂは仕事関数であり、γは基板バイアス係数であり、ＶＳＢはソースバックゲート間電圧である。
そして基板バイアス効果を考慮したドレイン電流ＩＤは（式４）で示される。
【００９８】
【数４】
2019033398.tif 000006
【００９９】
ドレイン電流ＩＤをゲートソース間電圧Ｖｇｓで微分した結果がトランジスタのトランスコンダクタンスｇｍとなるため、（式３）及び（式４）からソースバックゲート間コンダクタンスｇｍｂは（式５）及び（式６）で示される。
【０１００】
【数５】
2019033398.tif 000007
【０１０１】
【数６】
2019033398.tif 000008
【０１０２】
ソースバックゲート間コンダクタンスｇｍｂをトランスコンダクタンスｇｍで表現すると（式７）のようになる。
【０１０３】
【数７】
2019033398.tif 000009
【０１０４】
一般的に基板バイアス効果を考慮したドレイン電流ＩＤは（式８）で示される。
【０１０５】
【数８】
2019033398.tif 000010
【０１０６】
（式８）により、ソースバックゲート間電圧ＶＳＢが大きい場合、基板バイアス効果が増加し、トランスコンダクタンスｇｍが増加することが分かる。
図３は、バックゲートソース間電圧ＶＢＳとトランスコンダクタンスｇｍ１２との関係を示すシミュレーション結果である。図３から分かるとおり、バックゲートソース間電圧ＶＢＳが、第１トランジスタＭ１及び第２トランジスタＭ２のソースに各トランジスタＭ１，Ｍ２のバックゲートを接続した場合のバックゲートソース間電圧（以下、単に「バックゲートソース間電圧ＶＢＳＬ」と称する）に近づくにつれてトランスコンダクタンスｇｍ１２は小さくなる。バックゲートソース間電圧ＶＢＳが、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートを第１の電源電圧ＶＤＤに接続した場合のバックゲートソース間電圧（以下、単に「バックゲートソース間電圧ＶＢＳＨ」と称する）に近づくにつれてトランスコンダクタンスｇｍ１２は大きくなる。そしてバックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨよりも大きい場合でもバックゲートソース間電圧ＶＢＳが大きくなるにつれてトランスコンダクタンスｇｍ１２は大きくなる。
【０１０７】
このように、トランスコンダクタンスｇｍ１２の増加のため、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位と第１の電源電圧ＶＤＤとの中間電圧よりも第１の電源電圧ＶＤＤ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２に印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第１の電源電圧ＶＤＤよりも高くてもよい。この場合、バイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。バイアス電圧ＶＢは、第１の電源電圧ＶＤＤを含む所定範囲内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることが好ましい。より詳細には、バイアス電圧ＶＢは、第１の電源電圧ＶＤＤの±２０％以内の電圧のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることがより好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０１０８】
図３に示すように、バックゲートソース間電圧ＶＢＳＨが１．５Ｖである場合、バックゲートソース間電圧ＶＢＳが１．２Ｖ以上かつ１．８Ｖ以下である（但し、１．５Ｖを除く）ことが好ましい。より好ましくは、バックゲートソース間電圧ＶＢＳが１．４Ｖ以上かつ１．６Ｖ以下である（但し、１．５Ｖを除く）。本実施形態では、図２に示すバックゲートバイアス回路２０が第１の電源配線２に接続されているため、バックゲートソース間電圧ＶＢＳはバックゲートソース間電圧ＶＢＳＨよりも低くなる。本実施形態では、バックゲートソース間電圧ＶＢＳは１．４５Ｖである。
【０１０９】
その結果、図４に示すように、本実施形態のバックゲートソース間電圧ＶＢＳが第１の電源電圧ＶＤＤ寄りの場合（グラフＧ１）は、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートを第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続した場合（グラフＧ２）に比べ、１／ｆノイズ及び熱雑音の両方に起因する入力換算雑音電圧が小さくなる。
【０１１０】
さらに、本実施形態では、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、オペアンプ１の各トランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、オペアンプ１の各トランジスタのうちの他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１の複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、オペアンプ１の各トランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、オペアンプ１の各トランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１において、差動対１０及びカレントミラー回路１２が出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易く、定電流源１１、基準電流源１３、及びバックゲートバイアス回路２０が出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い。
【０１１１】
本実施形態では、差動対１０及びカレントミラー回路１２のトランジスタにおけるチャネル領域の不純物濃度を、定電流源１１、基準電流源１３、及びバックゲートバイアス回路２０のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１０及びカレントミラー回路１２を構成するトランジスタは、低濃度トランジスタであり、定電流源１１、基準電流源１３、及びバックゲートバイアス回路２０を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、及び第４トランジスタＭ４におけるチャネル領域の不純物濃度を、定電流源１１のトランジスタ、基準電流源１３のトランジスタ、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、及び第９トランジスタＭ９におけるチャネル領域の不純物濃度よりも低くしている。すなわち、各トランジスタＭ１〜Ｍ４は低濃度トランジスタであり、定電流源１１のトランジスタ、基準電流源１３のトランジスタ、及び各トランジスタＭ５〜Ｍ９は高濃度トランジスタである。
【０１１２】
また、オペアンプ１は、各トランジスタＭ１〜Ｍ９が半導体プロセスの微細化技術によって製造されることにより、高い集積度を実現している。各トランジスタＭ１〜Ｍ９は、素子分離構造としてＳＴＩ（Shallow Trench Isolation）構造が用いられる。
【０１１３】
図５Ａに示すように、ＮチャネルＭＯＳＦＥＴである第６トランジスタＭ６は、半導体基板としてのＰ型のシリコン基板３０上に成長させられたＰ型エピタキシャル層３１に形成されている。Ｐ型エピタキシャル層３１の表層部には、Ｐ型エピタキシャル層３１を複数の領域に分離する浅いトレンチ３２が形成されている。トレンチ３２には、シリコン酸化膜３３が埋め込まれている。トレンチ３２（シリコン酸化膜３３）の幅は、例えば０．２２μｍである。そして、Ｐ型エピタキシャル層３１には、トレンチ３２により分離（ＳＴＩ）されたアクティブ領域が形成されている。図５Ａに示されるアクティブ領域は、第６トランジスタＭ６が形成される素子形成領域３４である。一方、トレンチ３２に対応する領域は、素子分離領域３５である。素子分離領域３５は、Ｐ型ウェル層３６及びＰ型ドリフト層３７を含む。Ｐ型ウェル層３６は、トレンチ３２の底部に隣接するように設けられている。Ｐ型ドリフト層３７は、Ｐ型ウェル層３６に対してシリコン基板３０側にＰ型ウェル層３６と隣接するように設けられている。これにより、より確実な素子分離が達成されている。さらに、素子分離領域３５には、Ｐ型ドリフト層３７に対してシリコン基板３０側に深さ方向に間隔を空けてＰ型埋め込み層（ＬＩ）３８が形成されている。Ｐ型埋め込み層３８は、シリコン基板３０とＰ型エピタキシャル層３１との境界部に形成されている。
【０１１４】
素子形成領域３４は、深いＮ型ウェル層３９（ＨＶＮＷ）及びＮ型埋め込み層（ＢＬ）４０を有する。Ｎ型ウェル層３９は、高耐圧ウェル領域であり、素子分離領域３５によって分離されている。Ｎ型埋め込み層４０は、素子形成領域３４においてＮ型ウェル層３９に対してシリコン基板３０側に深さ方向に間隔を空けて形成されている。Ｎ型埋め込み層４０は、シリコン基板３０とＰ型エピタキシャル層３１との境界部に形成されている。
【０１１５】
Ｎ型ウェル層３９の表層部には、Ｐ型ウェル層４１がＮ型ウェル層３９に取り囲まれるように形成されている。Ｐ型ウェル層４１は、Ｐ型不純物がドープされた領域である。Ｐ型不純物としては、例えばＢ（ホウ素）などを用いることができる。Ｐ型ウェル層４１は、Ｐ型不純物濃度が例えば１Ｅ＋１７〜１Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域である。
【０１１６】
Ｐ型ウェル層４１の表面には、ゲート絶縁膜４２が形成されている。ゲート絶縁膜４２は、例えばシリコン酸化膜によって構成されている。ゲート絶縁膜４２の厚さは、例えば、１〜２０ｎｍである。
【０１１７】
ゲート絶縁膜４２上には、ゲート電極４３が形成されている。ゲート電極４３は、例えば、Ｓｉ，Ｃｏ，Ｈｆ，Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなどからなり、その合金も含む。また、ゲート電極４３の厚さは、例えば、５０〜２５０ｎｍである。また、Ｐ型ウェル層４１の表面には、ゲート電極４３の側壁を全周に亘って取り囲むサイドウォール４４が形成されている。サイドウォール４４は、例えば、酸化シリコン、窒化シリコン、又はそれらの積層構造からなる。
【０１１８】
Ｐ型ウェル層４１には、ゲート絶縁膜４２と対向する領域（チャネル領域）を含む一方側（図５Ａにおける左側）及び他方側（図５Ａにおける右側）に、それぞれＮ型のソース領域４５及びＮ型のドレイン領域４６が形成されている。
【０１１９】
本実施形態において第６トランジスタＭ６のチャネル領域は、Ｐ型ウェル層４１のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第６トランジスタＭ６のチャネル領域は、Ｐ型ウェル層４１とゲート絶縁膜４２との界面を含む。なお、第６トランジスタＭ６のチャネル領域の不純物濃度は、Ｐ型ウェル層４１の不純物濃度と同一である。
【０１２０】
ソース領域４５は、Ｎ型不純物が低濃度及び高濃度で二重拡散された構造をなしている。ソース領域４５は、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ソース領域４７と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ソース領域４８とを有する。
【０１２１】
低濃度ソース領域４７は、Ｎ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の一方側縁部に対向するように形成されている。低濃度ソース領域４７の深さは、例えば１００〜４００ｎｍである。
【０１２２】
高濃度ソース領域４８は、Ｎ型不純物濃度が例えば５Ｅ＋１９〜５Ｅ＋２０ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ソース領域４８の深さは、例えば５０〜２００ｎｍである。
【０１２３】
ドレイン領域４６は、Ｎ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。ドレイン領域４６は、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ドレイン領域４９と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ドレイン領域５０とを有する。
【０１２４】
低濃度ドレイン領域４９は、Ｎ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の他方側縁部に対向するように形成されている。低濃度ドレイン領域４９の深さは、例えば低濃度ソース領域４７の深さと同じである。
【０１２５】
高濃度ドレイン領域５０は、Ｎ型不純物濃度が例えば５Ｅ＋１９〜５Ｅ＋２０ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ドレイン領域５０の深さは、高濃度ソース領域４８の深さと同じである。
【０１２６】
シリコン基板３０上には、絶縁膜としての第１絶縁層５１及び第２絶縁層５２がこの順に積層されている。
第１絶縁層５１は、Ｐ型エピタキシャル層３１の表面及びサイドウォール４４の側面に形成された膜５３と、膜５３上に形成された第１層間絶縁膜５４とを有する。膜５３は、例えば窒化シリコン（ＳｉＮ）からなる。第１層間絶縁膜５４は、例えば酸化シリコン（ＳｉＯ２）からなる。膜５３の厚さは例えば１０〜１００ｎｍであり、第１層間絶縁膜５４の厚さは例えば３００〜５００ｎｍである。
【０１２７】
第２絶縁層５２は、酸化シリコン（ＳｉＯ２）からなる単層膜である。第２絶縁層５２の厚さは、例えば１００〜３００ｎｍである。
第１絶縁層５１及び第２絶縁層５２においてソース領域４５及びドレイン領域４６に対向する部分には、これらを連続して貫通するソースコンタクトホール５５及びドレインコンタクトホール５６が形成されている。
【０１２８】
ソースコンタクトホール５５には、ソースコンタクトプラグ５７が埋設されている。ソースコンタクトプラグ５７は、Ｗ／ＴｉＮ／Ｔｉの積層構造からなり、ソース領域４５に接触（コンタクト）している。そして第２絶縁層５２上には、ソースコンタクトプラグ５７と一体をなす、Ａｌ／ＴｉＮ／Ｔｉの積層構造からなるソース配線５８が形成されている。
【０１２９】
ドレインコンタクトホール５６には、ドレインコンタクトプラグ５９が埋設されている。ドレインコンタクトプラグ５９は、Ｗ／ＴｉＮ／Ｔｉの積層構造からなり、ドレイン領域４６に接触（コンタクト）している。そして第２絶縁層５２上には、ドレインコンタクトプラグ５９と一体をなす、Ａｌ／ＴｉＮ／Ｔｉの積層構造からなるドレイン配線６０が形成されている。またゲート電極４３には、ゲート配線６１が接続されている。なお、第７トランジスタＭ７も第６トランジスタＭ６と同様の構成である。
【０１３０】
図５Ｂに示すように、ＮチャネルＭＯＳＦＥＴである第３トランジスタＭ３は、第６トランジスタＭ６と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。図５Ｂに示されるＰ型エピタキシャル層３１においてトレンチ３２により分離（ＳＴＩ）されたアクティブ領域は、第３トランジスタＭ３が形成される素子形成領域３４である。第３トランジスタＭ３は、第３トランジスタＭ３のバックゲートが第３トランジスタＭ３のソースに接続された点、及びＰ型ウェル層６２の不純物濃度以外は、第６トランジスタＭ６と同一構造である。第３トランジスタＭ３のＮ型ウェル層３９には、バックゲートに電圧を印加するためのコンタクト領域（図示略）が形成されている。
【０１３１】
第３トランジスタＭ３のＰ型ウェル層６２は、Ｐ型エピタキシャル層３１において第３トランジスタＭ３が形成される素子形成領域３４に形成されている。Ｐ型ウェル層６２の深さ及び幅は、第６トランジスタＭ６のＰ型ウェル層４１の深さ及び幅と概ね同じである。一方、Ｐ型ウェル層６２のＰ型不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度よりも低い。詳細には、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度は、スケーリング則（比例縮小則）に沿ったＰ型不純物濃度である。第３トランジスタＭ３のＰ型ウェル層６２のＰ型不純物濃度は、スケーリング則に沿ったＰ型不純物濃度よりも低い。Ｐ型ウェル層６２のＰ型不純物濃度は、Ｐ型不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。一例では、Ｐ型ウェル層６２のＰ型不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度の約１／２以下である。好ましくは、Ｐ型ウェル層６２のＰ型不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度の約１／１０である。本実施形態のＰ型ウェル層６２のＰ型不純物濃度は、１Ｅ＋１６〜１Ｅ＋１７ｃｍ−３である。
【０１３２】
本実施形態において第３トランジスタＭ３のチャネル領域は、Ｐ型ウェル層６２のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第３トランジスタＭ３のチャネル領域は、Ｐ型ウェル層６２とゲート絶縁膜４２との界面を含む。なお、第３トランジスタＭ３のチャネル領域の不純物濃度は、Ｐ型ウェル層６２の不純物濃度と同一である。また、第４トランジスタＭ４は、第３トランジスタＭ３と同様の構成である。
【０１３３】
図５Ｃに示すように、ＰチャネルＭＯＳＦＥＴである第８トランジスタＭ８は、第６トランジスタＭ６と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。図５Ｃに示されるＰ型エピタキシャル層３１においてトレンチ３２により分離（ＳＴＩ）されたアクティブ領域は、第８トランジスタＭ８が形成される素子形成領域３４である。
【０１３４】
素子形成領域３４には、Ｎ型ウェル層６３を有する。Ｎ型ウェル層６３は、Ｎ型ウェル層３９の表層部においてＮ型ウェル層３９に取り囲まれるように形成されている。Ｎ型ウェル層６３は、Ｎ型不純物がドープされた領域である。Ｎ型不純物としては、例えばＰ（リン）などを用いることができる。Ｎ型ウェル層６３は、Ｎ型不純物濃度が例えば１Ｅ＋１７〜１Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域である。
【０１３５】
Ｎ型ウェル層６３の表面には、第６トランジスタＭ６と同様に、ゲート絶縁膜４２が形成され、ゲート絶縁膜４２上には、ゲート電極４３が形成されている。ゲート絶縁膜４２及びゲート電極４３の材料及び厚さは、第６トランジスタＭ６のゲート絶縁膜４２及びゲート電極４３と同じである。また、Ｎ型ウェル層６３の表面には、ゲート電極４３の側壁を全周に亘って取り囲むサイドウォール４４が形成されている。サイドウォール４４は、例えば、酸化シリコンからなる。
【０１３６】
Ｎ型ウェル層６３には、ゲート絶縁膜４２と対向する領域（チャネル領域）を含む一方側（図５Ｃにおける左側）及び他方側（図５Ｃにおける右側）に、それぞれＰ型のソース領域６４及びＰ型のドレイン領域６５が形成されている。
【０１３７】
本実施形態において第８トランジスタＭ８のチャネル領域は、Ｎ型ウェル層６３のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第８トランジスタＭ８のチャネル領域は、Ｎ型ウェル層６３とゲート絶縁膜４２との界面を含む。なお、第８トランジスタＭ８のチャネル領域の不純物濃度は、Ｎ型ウェル層６３の不純物濃度と同一である。
【０１３８】
ソース領域６４は、Ｐ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。ソース領域６４は、Ｐ型不純物が低濃度で拡散されたＰ−型の低濃度ソース領域６６と、Ｐ型不純物が高濃度で拡散されたＰ＋型の高濃度ソース領域６７とを有する。
【０１３９】
低濃度ソース領域６６は、Ｐ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の一方側縁部に対向するように形成されている。低濃度ソース領域６６の深さは、例えば５０〜３００ｎｍである。
【０１４０】
高濃度ソース領域６７は、Ｐ型不純物濃度が例えば１Ｅ＋１９〜１Ｅ＋２０ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ソース領域６７の深さは、例えば５０〜１５０ｎｍである。
【０１４１】
ドレイン領域６５は、Ｐ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。ドレイン領域６５は、Ｐ型不純物が低濃度で拡散されたＰ−型の低濃度ドレイン領域６８と、Ｐ型不純物が高濃度で拡散されたＰ＋型の高濃度ドレイン領域６９とを有する。
【０１４２】
低濃度ドレイン領域６８は、Ｐ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の他方側縁部に対向するように形成されている。低濃度ドレイン領域６８の深さは、例えば低濃度ソース領域６６の深さと同じである。
【０１４３】
高濃度ドレイン領域６９は、Ｐ型不純物濃度が例えば１Ｅ＋１９〜１Ｅ＋２０ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ドレイン領域６９の深さは、高濃度ソース領域６７の深さと同じである。
【０１４４】
Ｐ型エピタキシャル層３１上には、絶縁膜としての第１絶縁層５１及び第２絶縁層５２がこの順に積層されている。第１絶縁層５１及び第２絶縁層５２には、ソースコンタクトホール５５及びドレインコンタクトホール５６が形成され、ソースコンタクトプラグ５７及びドレインコンタクトプラグ５９がそれぞれ埋設されている。第８トランジスタＭ８の第１絶縁層５１、第２絶縁層５２、ソースコンタクトホール５５、ドレインコンタクトホール５６、ソースコンタクトプラグ５７、及びドレインコンタクトプラグ５９は、第６トランジスタＭ６の第１絶縁層５１、第２絶縁層５２、ソースコンタクトホール５５、ドレインコンタクトホール５６、ソースコンタクトプラグ５７、及びドレインコンタクトプラグ５９と同じ構造である。なお、定電流源１１のＭＯＳトランジスタ、第５トランジスタＭ５、及び第９トランジスタＭ９は、第８トランジスタＭ８と同様の構造である。但し、第９トランジスタＭ９は、そのバックゲートが第９トランジスタＭ９のソース（第１の電源配線２）に接続されている点、及びバックゲートに電圧を印加するためのコンタクト領域がＮ型ウェル層３９に設けられている点が異なる。
【０１４５】
図５Ｄに示すように、ＰチャネルＭＯＳＦＥＴである第１トランジスタＭ１は、第８トランジスタＭ８と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。第１トランジスタＭ１は、第１トランジスタＭ１のバックゲートがバイアス端子ＢＩＡＳを介してバックゲートバイアス回路２０に接続される点、及びＮ型ウェル層７０の不純物濃度以外は、第８トランジスタＭ８と同一構造である。また図示していないが、Ｎ型ウェル層３９には、バックゲートバイアス回路２０のバイアス電圧ＶＢを印加するためのコンタクト領域が設けられている。
【０１４６】
第１トランジスタＭ１のＮ型ウェル層７０は、Ｐ型エピタキシャル層３１において第１トランジスタＭ１が形成される素子形成領域３４に形成されている。Ｎ型ウェル層７０の深さ及び幅は、第８トランジスタＭ８のＮ型ウェル層６３の深さ及び幅と概ね同じである。一方、Ｎ型ウェル層７０のＮ型不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度よりも低い。詳細には、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度は、スケーリング則（比例縮小則）に沿ったＮ型不純物濃度である。第１トランジスタＭ１のＮ型ウェル層７０のＮ型不純物濃度は、スケーリング則に沿ったＮ型不純物濃度よりも低い。Ｎ型ウェル層７０のＮ型不純物濃度は、Ｎ型不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。素子特性が過度にずれない範囲とは、例えばしきい値電圧がずれてカレントミラー回路１２の機能が成り立たなくなってしまうＮ型不純物濃度の上限値よりも高い濃度である。一例では、Ｎ型ウェル層７０のＮ型不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層７０のＮ型不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度の約１／１０である。本実施形態のＮ型ウェル層７０のＰ型不純物濃度は、１Ｅ＋１６〜１Ｅ＋１７ｃｍ−３である。
【０１４７】
本実施形態において第１トランジスタＭ１のチャネル領域は、Ｎ型ウェル層７０のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域は、Ｎ型ウェル層７０とゲート絶縁膜４２との界面を含む。なお、第１トランジスタＭ１のチャネル領域の不純物濃度は、Ｎ型ウェル層７０の不純物濃度と同一である。また、第２トランジスタＭ２は、第１トランジスタＭ１と同一構造である。
【０１４８】
〔トランジスタの製造方法〕
図６Ａ〜図６Ｍを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の製造方法について説明する。なお、図６Ａ〜図６Ｍでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が隣り合うように形成されたと仮定している。
【０１４９】
これらトランジスタの製造方法は、エピタキシャル層形成工程（図６Ａ）、アイソレーション形成工程（図６Ｂ及び図６Ｃ）、ウェル形成工程（図６Ｄ〜図６Ｇ）、ゲート形成工程（図６Ｈ及び図６Ｉ）、ソース・ドレイン形成工程（図６Ｊ〜図６Ｌ）、及び配線工程（図６Ｍ）を有する。
【０１５０】
図６Ａに示すように、Ｐ型のシリコン基板３０が準備され、例えば熱酸化法によって、シリコン基板３０の表面上に熱酸化膜７１が形成される。次に、シリコン基板３０の表面に対して、Ｎ型埋め込み層４０のためのイオン注入が行われる。例えば、Ｎ型不純物イオンとして砒素イオンが注入される。その後、注入したイオンを活性化するためのドライブ処理（熱処理）が実行される。次に、Ｐ型埋め込み層３８のためのイオン注入が行われる。例えば、Ｐ型不純物イオンとしてボロンが注入される。
【０１５１】
そしてシリコン基板３０上にＰ型エピタキシャル層３１が成長させられる。具体的には、Ｐ型不純物（例えばボロン）を添加しながら、シリコン結晶がエピタキシャル成長させられる。Ｐ型エピタキシャル層３１の厚さは例えば５μｍ程度とされる。このエピタキシャル成長の際の熱によって、シリコン基板３０に注入されたＮ型不純物及びＰ型不純物がシリコン基板３０及びＰ型エピタキシャル層３１内に拡散する。これにより、シリコン基板３０とＰ型エピタキシャル層３１との境界部にＰ型埋め込み層３８及びＮ型埋め込み層４０が形成される。
【０１５２】
図６Ｂに示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、熱酸化膜７１の全域を被覆するように窒化膜７２が形成され、例えばフォトリソグラフィ及びエッチングにより、窒化膜７２及び熱酸化膜７１にトレンチ３２を形成すべき領域を露出させる開口７３が選択的に形成される。次に、窒化膜７２及び熱酸化膜７１をマスクとするエッチングにより、Ｐ型エピタキシャル層３１の不要な部分が除去されてトレンチ３２が形成される。次に、例えば熱酸化法によって、トレンチ３２の側面及び底面に薄いライナー酸化膜（図示略）が形成される。次に、例えばＣＶＤ法によって、トレンチ３２を埋めて窒化膜７２の全域を被覆するように酸化シリコンからなる絶縁膜７４（酸化シリコン膜）が形成される。
【０１５３】
次に、図６Ｃに示すように、トレンチ３２に絶縁体となるシリコン酸化膜３３が埋め込まれる。これにより、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８を形成するための素子形成領域３４を区画する素子分離領域３５が形成される。そして、窒化膜７２及び熱酸化膜７１がエッチングによって順に除去される。
【０１５４】
図６Ｄに示すように、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８を形成するための素子形成領域３４のそれぞれには、高耐圧のＮ型ウェル層３９が形成される。具体的には、素子形成領域３４のそれぞれにＮ型不純物イオンが注入される。
【０１５５】
図６Ｅに示すように、素子分離領域３５のそれぞれには、Ｐ型ドリフト層３７が形成される。具体的には、素子分離領域３５のそれぞれにＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。その後、熱処理としてアニール処理が行われ、注入されたＮ型不純物イオン及びＰ型不純物イオンが活性化される。
【０１５６】
図６Ｆに示すように、第６トランジスタＭ６に対応する素子形成領域３４のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成され、第８トランジスタＭ８に対応する素子形成領域３４の表層部にはＮ型ウェル層６３が形成される。具体的には、第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第６トランジスタＭ６が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第６トランジスタＭ６が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。次に、第８トランジスタＭ８の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。つまり、シリコン基板３０において第８トランジスタＭ８が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第８トランジスタＭ８が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。なお、本実施形態では、第６トランジスタＭ６のＰ型ウェル層４１が形成された後、第８トランジスタＭ８のＮ型ウェル層６３が形成されたが、第８トランジスタＭ８のＮ型ウェル層６３が形成された後、第６トランジスタＭ６のＰ型ウェル層４１が形成されてもよい。
【０１５７】
図６Ｇに示すように、第３トランジスタＭ３のＮ型ウェル層３９の表層部にはＰ型ウェル層６２が形成され、第１トランジスタＭ１のＮ型ウェル層３９の表層部にはＮ型ウェル層７０が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第３トランジスタＭ３が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。ここで、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度よりも低くなるようにイオン注入を行う。例えば、第３トランジスタＭ３のＰ型ウェル層６２のＰ型不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第３トランジスタＭ３のＰ型ウェル層６２のＰ型不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度の約１／１０となるようにイオン注入を行う。
【０１５８】
次に、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域に不純物イオンが注入される一方、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第１トランジスタＭ１が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。ここで、第１トランジスタＭ１のＮ型ウェル層７０のＮ型不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度よりも低くなるようにイオン注入を行う。例えば、第１トランジスタＭ１のＮ型ウェル層７０のＮ型不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第１トランジスタＭ１のＮ型ウェル層７０のＮ型不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３のＮ型不純物濃度の約１／１０となるようにイオン注入を行う。なお、本実施形態では、第３トランジスタＭ３のＰ型ウェル層６２が形成された後、第１トランジスタＭ１のＮ型ウェル層７０が形成されたが、第１トランジスタＭ１のＮ型ウェル層７０が形成された後、第３トランジスタＭ３のＰ型ウェル層６２が形成されてもよい。
【０１５９】
図６Ｈに示すように、Ｐ型エピタキシャル層３１の各素子形成領域３４における表面には、例えば熱酸化法によって熱酸化膜７５が形成される。次に、熱酸化膜７５及びシリコン酸化膜３３を被覆するようにポリシリコン膜７６が形成される。
【０１６０】
図６Ｉに示すように、例えばフォトリソグラフィ及びエッチングにより、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４には、熱酸化膜７５及びポリシリコン膜７６の不要な部分が除去されて所定の形状にパターニングされたゲート絶縁膜４２及びゲート電極４３が形成される。そして、例えばＣＶＤ法によりＰ型エピタキシャル層３１上に窒化膜／酸化膜の積層膜（図示略）が形成された後、選択的にエッチングされて各ゲート電極４３の側面にサイドウォール４４が形成される。
【０１６１】
図６Ｊに示すように、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４に低濃度ソース領域４７及び低濃度ドレイン領域４９が形成され、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４に低濃度ソース領域６６及び低濃度ドレイン領域６８が形成される。具体的には、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはＢＦ２イオンが用いられる。なお、本実施形態では、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成された後、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成されたが、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成された後、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成されてもよい。
【０１６２】
図６Ｋに示すように、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４に高濃度ソース領域４８及び高濃度ドレイン領域５０が形成され、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４に高濃度ソース領域６７及び高濃度ドレイン領域６９が形成される。具体的には、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えば、Ｎ型不純物イオンとしては砒素イオンが用いられる。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはボロンイオンが用いられる。なお、本実施形態では、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成された後、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成されたが、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成された後、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成されてもよい。
【０１６３】
図６Ｌに示すように、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４に形成された高濃度ソース領域４８、高濃度ドレイン領域５０、及びゲート電極４３の表面にシリサイド層７７が形成される。また第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４に形成された高濃度ソース領域６７、高濃度ドレイン領域６９、及びゲート電極４３の表面にシリサイド層７７が形成される。具体的には、Ｐ型エピタキシャル層３１の方面に例えばＰＶＤ法によってコバルト膜（図示略）が形成された後、加熱処理が行われる。これにより、各素子形成領域３４における高濃度ソース領域４８、６７、高濃度ドレイン領域５０、６９、及びゲート電極４３のコバルト膜がシリサイド層７７に変化する一方、各素子分離領域３５におけるシリコン酸化膜３３上のコバルト膜はコバルトのままとなる。そして、例えば薬液処理によって各シリコン酸化膜３３上のコバルトが選択的に除去される。
【０１６４】
図６Ｍに示すように、第１絶縁層５１、第２絶縁層５２、ソース配線５８、及びドレイン配線６０が形成される。具体的には、例えばＣＶＤ法によってＰ型エピタキシャル層３１上に窒化膜及び酸化膜が連続して積層されて膜５３及び第１層間絶縁膜５４が形成される。そして例えばＣＭＰ処理によって第１層間絶縁膜５４が研磨される。次に、第１層間絶縁膜５４上に酸化シリコン膜としての第２絶縁層５２が積層するように形成される。次に、フォトリソグラフィ及びエッチングによって各素子形成領域３４には、第２絶縁層５２及び第１絶縁層５１にソースコンタクトホール５５及びドレインコンタクトホール５６が形成され、ソースコンタクトプラグ５７、ドレインコンタクトプラグ５９、ソース配線５８、及びドレイン配線６０の材料であるＴｉ／ＴｉＮ／Ａｌが第２絶縁層５２上に堆積される。そしてフォトリソグラフィ及びエッチングによってＴｉ／ＴｉＮ／Ａｌ積層膜がパターニングされてソースコンタクトプラグ５７、ドレインコンタクトプラグ５９、ソース配線５８、及びドレイン配線６０が形成される。またゲート配線６１（図６Ｍでは図示略）が形成される。以上により、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が製造される。
【０１６５】
なお、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第４トランジスタＭ４は第３トランジスタＭ３と同様に製造される。また、第７トランジスタＭ７は第６トランジスタＭ６と同様に製造され、第５トランジスタＭ５、第９トランジスタＭ９、定電流源１１のトランジスタ、及び基準電流源１３のトランジスタは第８トランジスタＭ８と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第３トランジスタＭ３と第４トランジスタＭ４とは同時に形成される。また第５トランジスタＭ５、第８トランジスタＭ８、第９トランジスタＭ９、定電流源１１のトランジスタ、及び基準電流源１３のトランジスタは同時に形成される。
【０１６６】
図７Ａ，図７Ｂ，図８を参照して、本実施形態のオペアンプ１のトランジスタの不純物濃度と出力信号Ｓｏｕｔのノイズとの関係について説明する。なお、図７Ａ及び図７Ｂは、ゲート電極４３とチャネル領域との界面における原子配列を模式的に示す図であり、図７Ａは、チャネル領域の不純物濃度が低い場合の電子の動きの一例を示し、図７Ｂは、チャネル領域の不純物濃度が高い場合の電子の動きの一例を示す。言い換えれば、図７Ｂは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタのチャネル領域の電子の動きの一例を示し、図７Ａは、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタのチャネル領域の電子の動きの一例を示している。なお、図７Ａ及び図７Ｂにおける網掛けの円は不純物である。
【０１６７】
差動回路のロジック集積度の向上のため、トランジスタの微細化が行われている。例えば、各トランジスタＭ１〜Ｍ９の最小寸法のサイズは、０．０５〜１０μｍであると好ましく、本実施形態では例えば０．１３μｍである。このようなトランジスタの微細化に伴い、差動回路の出力信号の１／ｆノイズ（フリッカノイズ）が大きくなる場合がある。
【０１６８】
本願発明者らは、出力信号の１／ｆノイズがドレイン電流の揺らぎに起因し、当該ドレイン電流の揺らぎはトランジスタの移動度の揺らぎに起因していることに着目した。また、上記移動度の揺らぎの一因として、チャネル領域の不純物濃度に着目した。
【０１６９】
詳述すると、図７Ａ及び図７Ｂに示すように、電子は不純物との散乱を受けながら、移動するため、チャネル領域の不純物濃度が高い場合の電子の移動軌跡（図７Ｂの矢印）は、チャネル領域の不純物濃度が低い場合の電子の移動軌跡（図７Ａの矢印）よりも複雑になる。このため、チャネル領域の不純物濃度が高い場合の移動度の揺らぎは、チャネル領域の不純物濃度が低い場合の移動度の揺らぎよりも大きくなる。
【０１７０】
特に、通常、トランジスタの微細化を行う場合には、各トランジスタのショートチャネル効果を抑制するため、スケーリング則に基づいてチャネル領域の不純物濃度を高くすることが想定される。すると、不純物との散乱が生じ易く、移動度の揺らぎが大きくなり易い。
【０１７１】
そこで、本願発明者らは、差動回路を構成する複数のトランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、他のトランジスタにおけるチャネル領域の不純物濃度よりも低くすることにより、移動度の揺らぎを小さくすることを知見した。すなわち本願発明者らは、差動回路の複数のトランジスタが、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含むことにより、移動度の揺らぎを小さくすることを知見した。
【０１７２】
また、本実施形態では、オペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いバックゲートバイアス回路２０を構成する複数のトランジスタ、定電流源１１のトランジスタ、及び基準電流源１３のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度を比較的高くした。一方、本実施形態では、オペアンプ１を構成するトランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度をスケーリング則に拠らず、比較的低い不純物濃度にした。具体的には、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度（第２濃度）を、第５トランジスタＭ５〜第９トランジスタＭ９、定電流源１１，２１のトランジスタ、及び基準電流源１３のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度（第１濃度）の約１／１０とした。これにより、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタの移動度の揺らぎが小さくなる。
【０１７３】
図８の破線のグラフＧ３は、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第５トランジスタＭ５〜第９トランジスタＭ９、定電流源１１，２１のトランジスタ、及び基準電流源１３のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度と等しい場合の入力換算雑音電圧を示している。図８の一点鎖線のグラフＧ３は、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第５トランジスタＭ５〜第９トランジスタＭ９、定電流源１１，２１のトランジスタ、及び基準電流源１３のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度の約１／２の場合の入力換算雑音電圧を示している。図８の実線のグラフＧ５は、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第５トランジスタＭ５〜第９トランジスタＭ９、定電流源１１，２１のトランジスタ、及び基準電流源１３のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度の約１／１０の場合の入力換算雑音電圧を示している。図８のグラフＧ３〜Ｇ５から分かるとおり、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が低くなるにつれて入力換算雑音電圧、すなわち出力信号Ｓｏｕｔの１／ｆノイズが低減される。
【０１７４】
本実施形態によれば、以下の効果が得られる。
（１−１）バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲート（第１トランジスタＭ１及び第２トランジスタＭ２のＮ型ウェル層３９におけるバックゲートにバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢを印加する。これにより、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートソース間電圧ＶＢＳが大きくなる。これにより、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるため、チャネル長Ｌやチャネル幅Ｗを大きくすることなく、すなわち素子面積を増大させることなく、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０１７５】
特に本実施形態のバックゲートバイアス回路２０は、第１の電源配線２に接続されるものの、第５トランジスタＭ５によってバイアス電圧ＶＢが第１の電源電圧ＶＤＤよりも僅かに低くなる。このため、第１の電源配線２のノイズがバイアス電圧ＶＢに影響を与えることを抑制できる。このため、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートが第１の電源配線２に直接接続された構成に比べ、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０１７６】
（１−２）バックゲートバイアス回路２０は、バイアス電圧ＶＢを第１の電源電圧ＶＤＤよりも大きくすることにより、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が一層大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを一層低減できる。
【０１７７】
（１−３）バイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧未満に設定することにより、第１トランジスタＭ１及び第２トランジスタＭ２が安定して動作できる。
【０１７８】
（１−４）バイアス電圧ＶＢを第１の電源電圧ＶＤＤを含む所定範囲内のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳが大きくなるため、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭ１及び第２トランジスタＭ２が安定して動作できる。特に、バイアス電圧ＶＢを第１の電源電圧ＶＤＤの±２０％以内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近となるため、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭ１及び第２トランジスタＭ２がより安定して動作できる。
【０１７９】
（１−５）オペアンプ１の差動対１０を構成する第１トランジスタＭ１及び第２トランジスタＭ２のＰ型ウェル層６２の不純物濃度がバックゲートバイアス回路２０を構成する第６トランジスタＭ６及び第７トランジスタＭ７のＰ型ウェル層４１よりも低い。この構成によれば、オペアンプ１において出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１０を構成する各トランジスタＭ１，Ｍ２のＰ型ウェル層６２の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１の１／ｆノイズを効果的に低減できる。
【０１８０】
一方、バックゲートバイアス回路２０に含まれる複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタには、安定したしきい値電圧が求められる。このような安定したしきい値電圧が求められるトランジスタに対して各トランジスタＭ１，Ｍ２のような低濃度のトランジスタが用いられると、バックゲートバイアス回路２０の動作が不安定なものとなってしまう恐れがある。
【０１８１】
そこで、本実施形態のバックゲートバイアス回路２０の第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９のＮ型ウェル層６３の不純物濃度並びに第６トランジスタＭ６及び第７トランジスタＭ７のＰ型ウェル層４１の不純物濃度を相対的に高くすることにより、各トランジスタＭ５〜Ｍ９のしきい値電圧の変動を抑制できる。これにより、バックゲートバイアス回路２０の動作の安定化を図ることができる。
【０１８２】
このようにオペアンプ１においては、各トランジスタＭ１，Ｍ２のような低濃度のトランジスタと、各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタのような高濃度のトランジスタとの双方が存在していることにより、１／ｆノイズを効果的に低減しつつ、オペアンプ１の動作の安定化を図ることができる。
【０１８３】
（１−６）オペアンプ１のカレントミラー回路１２を構成する第４トランジスタＭ４及び第５トランジスタＭ５のチャネル領域の不純物濃度がバックゲートバイアス回路２０を構成する第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１において出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路１２を構成する各トランジスタＭ４，Ｍ５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１の１／ｆノイズを効果的に低減できる。
【０１８４】
（１−７）定電流源１１のトランジスタと、基準電流源１３のトランジスタと、バックゲートバイアス回路２０を構成する第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９とは、同一導電型のＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）であり、定電流源１１のトランジスタのＮ型ウェル層６３と、基準電流源１３のトランジスタのＮ型ウェル層６３と、各トランジスタＭ５，Ｍ８，Ｍ９のＮ型ウェル層６３とが同じ不純物濃度である。この構成によれば、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程と、基準電流源１３のトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭ５，Ｍ８，Ｍ９のＮ型ウェル層６３を形成する工程とを一括に行うことができるため、オペアンプ１を製造する工程を簡略化することができる。
【０１８５】
（１−８）バックゲートバイアス回路２０を構成する第６トランジスタＭ６及び第７トランジスタＭ７のＰ型ウェル層４１と、定電流源２１のトランジスタのＰ型ウェル層４１とが同じ不純物濃度である。このため、第６トランジスタＭ６のＰ型ウェル層４１を形成する工程と、第７トランジスタＭ７のＰ型ウェル層４１を形成する工程と、定電流源２１のトランジスタのＰ型ウェル層４１を形成する工程を一括に行うことができるため、オペアンプ１を製造する工程を簡略化することができる。
【０１８６】
（第１実施形態の変形例）
本実施形態のオペアンプ１は、以下のように変更できる。
・図１に示すオペアンプ１は、図９に示すオペアンプ１のように変更できる。図９のオペアンプ１は、オペアンプ１を構成する各トランジスタの導電型が主に異なる。
【０１８７】
差動対１０の第１トランジスタＭ１及び第２トランジスタＭ２、並びに定電流源１１のトランジスタは、ＮチャネルＭＯＳＦＥＴである。定電流源１１のトランジスタのソースは第２の電源配線３に接続され、定電流源１１のトランジスタのドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続されている。
【０１８８】
カレントミラー回路１２の第４トランジスタＭ４及び第５トランジスタＭ５は、ＰチャネルＭＯＳＦＥＴである。第４トランジスタＭ４及び第５トランジスタＭ５のソースは、第１の電源配線２に接続され、第４トランジスタＭ４のドレインは第１トランジスタＭ１のドレインに接続され、第５トランジスタＭ５のドレインは第２トランジスタＭ２のドレインに接続されている。
【０１８９】
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートと、第２の電源配線３とに接続されている。バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第２の電源電圧ＶＳＳ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位と第２の電源電圧ＶＳＳとの中間電圧よりも第２の電源電圧ＶＳＳ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第２の電源電圧ＶＳＳよりも低くてもよい。この場合、バイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンしない範囲内で第２の電源電圧ＶＳＳよりも低いとよい。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳを含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳの±２０％以内の電圧のうちの第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。この構成によれば、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０１９０】
また、図９のオペアンプ１においては、図１のオペアンプ１と同様に、第１トランジスタＭ１〜第４トランジスタＭ４のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度を、定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタのＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度よりも低くしている。これにより、図９のオペアンプ１においても、図１のオペアンプ１の（１−５）〜（１−８）の効果と同様の効果が得られる。
【０１９１】
（第２実施形態）
図１及び図１０Ａ〜図１２Ｂを参照して、第２実施形態のオペアンプ１について説明する。本実施形態のオペアンプ１は、第１実施形態のオペアンプ１に比べ、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズを低減するためのトランジスタの構造が異なる。
【０１９２】
図１０Ａに示すように、本実施形態の第３トランジスタＭ３は、第３トランジスタＭ３のバックゲートが第３トランジスタＭ３のソースに接続された点、及び埋め込みチャネル型に変更された点以外は、第１実施形態の第６トランジスタＭ６（図５Ａ参照）と同一構造である。すなわち本実施形態の第３トランジスタＭ３におけるＰ型ウェル層７８のＰ型不純物濃度は、第１実施形態の第３トランジスタＭ３におけるＰ型ウェル層６２（図５Ｂ参照）のＰ型不純物濃度とは異なり、第６トランジスタＭ６のＰ型ウェル層４１（図５Ａ参照）のＰ型不純物濃度と同じである。また第３トランジスタＭ３のＮ型ウェル層３９には、バックゲートに電圧を印加するためのコンタクト領域（図示略）が形成されている。
【０１９３】
Ｐ型ウェル層７８においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層７９が形成されている。埋め込みチャネル層７９は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層７９は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。埋め込みチャネル層７９は、Ｐ型ウェル層７８の内部に形成されている。詳細には、埋め込みチャネル層７９は、Ｐ型ウェル層７８とゲート絶縁膜４２との界面に対して下方に離間した位置に形成されている。
【０１９４】
このように、本実施形態において第３トランジスタＭ３のチャネル領域（埋め込みチャネル層７９）は、Ｐ型ウェル層７８のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第３トランジスタＭ３のチャネル領域（埋め込みチャネル層７９）は、Ｐ型ウェル層７８とゲート絶縁膜４２との界面を含まない。なお、第３トランジスタＭ３のチャネル領域（埋め込みチャネル層７９）の合計不純物濃度は、Ｐ型ウェル層７８の不純物濃度よりも高い。また、第４トランジスタＭ４は、第３トランジスタＭ３と同様の構成である。
【０１９５】
図１０Ｂに示すように、第１トランジスタＭ１は、第１トランジスタＭ１のバックゲートがバイアス端子ＢＩＡＳを介してバックゲートバイアス回路２０に接続される点、及び埋め込みチャネル型に変更された点以外は、第８トランジスタＭ８（図５Ｃ参照）と同一構造である。すなわち本実施形態の第１トランジスタＭ１におけるＮ型ウェル層８０のＮ型不純物濃度は、第１実施形態の第１トランジスタＭ１におけるＮ型ウェル層７０（図５Ｄ参照）のＮ型不純物濃度とは異なり、第８トランジスタＭ８のＮ型ウェル層６３（図５Ｃ参照）のＮ型不純物濃度と同じである。また図示していないが、Ｎ型ウェル層３９には、バックゲートバイアス回路２０のバイアス電圧ＶＢを印加するためのコンタクト領域が設けられている。
【０１９６】
Ｎ型ウェル層８０においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８１が形成されている。埋め込みチャネル層８１は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８１は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。埋め込みチャネル層８１は、Ｎ型ウェル層８０の内部に形成されている。詳細には、埋め込みチャネル層８１は、Ｎ型ウェル層８０とゲート絶縁膜４２との界面に対して下方に離間した位置に形成されている。
【０１９７】
このように、本実施形態において第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８１）は、Ｎ型ウェル層８０のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８１）は、Ｎ型ウェル層８０とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８１）の合計不純物濃度は、Ｎ型ウェル層８０の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
【０１９８】
〔トランジスタの製造方法〕
図１１Ａ及び図１１Ｂを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の製造方法について説明する。なお、図１１Ａ及び図１１Ｂでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が隣り合うように形成されたと仮定している。本実施形態のトランジスタの製造方法は、第１実施形態のトランジスタの製造方法に比べ、ウェル形成工程が異なる。以下の説明では、ウェル形成工程について主に説明する。
【０１９９】
ウェル形成工程において、Ｐ型エピタキシャル層３１の素子形成領域３４に高耐圧のＮ型ウェル層３９を形成する工程、及びＰ型エピタキシャル層３１の素子分離領域３５にＰ型ドリフト層３７を形成する工程は、第１実施形態と同様である。
【０２００】
図１１Ａに示すように、第３トランジスタＭ３のＮ型ウェル層３９の表層部にはＰ型ウェル層７８が形成され、第６トランジスタＭ６のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成される。第１トランジスタＭ１のＮ型ウェル層３９の表層部にはＮ型ウェル層８０が形成され、第８トランジスタＭ８のＮ型ウェル層３９の表層部にはＮ型ウェル層６３が形成される。具体的には、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１及び第８トランジスタＭ８の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。このように、第３トランジスタＭ３のＰ型ウェル層７８のＰ型不純物濃度と第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度とは互いに等しく、第１トランジスタＭ１のＮ型ウェル層８０の不純物濃度と第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度とは互いに等しい。
【０２０１】
なお、本実施形態では、第３トランジスタＭ３のＰ型ウェル層７８及び第６トランジスタＭ６のＰ型ウェル層４１が形成された後、第１トランジスタＭ１のＮ型ウェル層８０及び第８トランジスタＭ８のＮ型ウェル層６３が形成されたが、これに限られず、第１トランジスタＭ１のＮ型ウェル層８０及び第８トランジスタＭ８のＮ型ウェル層６３が形成された後、第３トランジスタＭ３のＰ型ウェル層７８及び第６トランジスタＭ６のＰ型ウェル層４１が形成されてもよい。
【０２０２】
図１１Ｂに示すように、第３トランジスタＭ３のＰ型ウェル層７８には埋め込みチャネル層７９が形成され、第１トランジスタＭ１のＮ型ウェル層８０には埋め込みチャネル層８１が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてリンイオンが用いられる。これにより、埋め込みチャネル層７９が形成される。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてＢＦ２が用いられる。これにより、埋め込みチャネル層８１が形成される。その後、上記イオン注入マスクが除去される。そして第１実施形態と同様に、ゲート形成工程、ソース・ドレイン形成工程、及び配線工程を経て、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が製造される。
【０２０３】
なお、本実施形態では、第３トランジスタＭ３の埋め込みチャネル層７９が形成された後、第１トランジスタＭ１の埋め込みチャネル層８１が形成されたが、これに限られず、第１トランジスタＭ１の埋め込みチャネル層８１が形成された後、第３トランジスタＭ３の埋め込みチャネル層７９が形成されてもよい。
【０２０４】
また、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第４トランジスタＭ４は第３トランジスタＭ３と同様に製造される。また、第７トランジスタＭ７は第６トランジスタＭ６と同様に製造され、第５トランジスタＭ５、第９トランジスタＭ９、定電流源１１，２１を構成するトランジスタ、及び基準電流源１３を構成するトランジスタは第８トランジスタＭ８と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第３トランジスタＭ３と第４トランジスタＭ４とは同時に形成される。また、第６トランジスタＭ６と第７トランジスタＭ７とは同時に形成され、第５トランジスタＭ５、第８トランジスタＭ８、第９トランジスタＭ９、定電流源１１，２１を構成するトランジスタ、及び基準電流源１３を構成するトランジスタは同時に形成される。
【０２０５】
図１２Ａ及び図１２Ｂを参照して、本実施形態の作用について説明する。なお、図１２Ａ及び図１２Ｂにおける網掛けの円は不純物である。
本願発明者らは、トランジスタの移動度の揺らぎの一因として、界面のラフネスによる影響に着目した。
【０２０６】
詳述すると、図１２Ａ及び図１２Ｂに示すように、表面チャネル型のＭＯＳＦＥＴでは、チャネル領域においてＰ型ウェル層とゲート絶縁膜との界面付近を電子が移動し（図１２Ｂの矢印）、埋め込みチャネル型のＭＯＳＦＥＴでは、Ｐ型ウェル層とゲート絶縁膜との界面よりも下方の領域を電子が移動する（図１２Ａの矢印）。ここで、Ｐ型ウェル層とゲート絶縁膜との界面は、図１２Ｂの破線に示すように凸凹しているため、表面型チャネル型のＭＯＳＦＥＴでは、電子が散乱して移動する。また、Ｐ型ウェル層とゲート絶縁膜との界面の欠陥準位によるトラップ及びデトラップの影響も受け易い。一方、埋め込みチャネル型のＭＯＳＦＥＴでは、チャネル領域においてＰ型ウェル層とゲート絶縁膜との界面から離れた領域を電子が移動するため、電子が移動するときに界面の影響を受け難くなる。したがって、埋め込みチャネル型のＭＯＳＦＥＴの移動度の揺らぎは、表面チャネル型のＭＯＳＦＥＴの移動度の揺らぎよりも小さくなる。
【０２０７】
そこで、本願発明者らは、オペアンプ１を構成する複数のトランジスタのうちの一部のトランジスタを埋め込みチャネル型のＭＯＳＦＥＴを用い、他のトランジスタを表面チャネル型のＭＯＳＦＥＴを用いることにより、移動度の揺らぎを小さくすることを知見した。より具体的には、オペアンプ１を構成する複数のトランジスタのうちオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに埋め込みチャネル型のＭＯＳＦＥＴを用い、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに表面チャネル型のＭＯＳＦＥＴを用いた。
【０２０８】
本実施形態では、オペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタに表面チャネル型のＭＯＳＦＥＴが用いられる。またオペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１〜第４トランジスタＭ４に埋め込みチャネル型のＭＯＳＦＥＴが用いられる。これにより、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタの移動度の揺らぎが小さくなるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
【０２０９】
（第２実施形態の変形例）
本実施形態のオペアンプ１は、以下のように変更できる。
・本実施形態のオペアンプ１は、図９のオペアンプ１にも適用できる。つまり、図９のオペアンプ１を構成するトランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタに表面チャネル型のＭＯＳＦＥＴが用いられる。またオペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１〜第４トランジスタＭ４に埋め込みチャネル型のＭＯＳＦＥＴが用いられる。
【０２１０】
（第３実施形態）
図１及び図１３Ａ〜図１４Ｃを参照して、第３実施形態のオペアンプ１について説明する。本実施形態のオペアンプ１は、第１実施形態のオペアンプ１に比べ、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズを低減するために工夫するトランジスタの構造が異なる。
【０２１１】
図１３Ａに示すように、本実施形態の第３トランジスタＭ３は、第１実施形態の第３トランジスタＭ３と第２実施形態の第３トランジスタＭ３との組合せである。すなわち、本実施形態の第３トランジスタＭ３は、チャネル領域の不純物濃度が第６トランジスタＭ６のチャネル領域（Ｐ型ウェル層４１：図５Ａ参照）の不純物濃度よりも低く、かつ埋め込みチャネル型のＭＯＳＦＥＴに変更されている。また第３トランジスタＭ３は、そのバックゲートが第３トランジスタＭ３のソース（第２の電源配線３）に接続されている。それら以外は第６トランジスタＭ６と同一構造である。
【０２１２】
第３トランジスタＭ３のチャネル領域を形成するＰ型ウェル層８２の不純物濃度は、スケーリング則に沿ったチャネル領域の不純物濃度よりも低い。Ｐ型ウェル層８２の不純物濃度は、不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。一例では、Ｐ型ウェル層８２の不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１のＰ型不純物濃度の約１／２以下である。好ましくは、Ｐ型ウェル層８２の不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度の約１／１０である。
【０２１３】
Ｐ型ウェル層８２においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８３が形成されている。埋め込みチャネル層８３は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８３は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。
【０２１４】
このように、本実施形態において第３トランジスタＭ３のチャネル領域（埋め込みチャネル層８３）は、Ｐ型ウェル層８２のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第３トランジスタＭ３のチャネル領域（埋め込みチャネル層８３）は、Ｐ型ウェル層８２とゲート絶縁膜４２との界面を含まない。なお、第３トランジスタＭ３のチャネル領域（埋め込みチャネル層８３）の不純物濃度は、Ｐ型ウェル層８２の不純物濃度よりも高い。また、第４トランジスタＭ４は、第３トランジスタＭ３と同様の構成である。
【０２１５】
図１３Ｂに示すように、本実施形態の第１トランジスタＭ１は、第１実施形態の第１トランジスタＭ１と第２実施形態の第１トランジスタＭ１との組合せである。すなわち、本実施形態の第１トランジスタＭ１は、チャネル領域の不純物濃度が第８トランジスタＭ８のチャネル領域（Ｎ型ウェル層６３：図５Ｃ参照）の不純物濃度よりも低く、かつ埋め込みチャネル型に変更されている。また第１トランジスタＭ１は、そのバックゲートがバイアス端子ＢＩＡＳを介してバックゲートバイアス回路２０に接続されている。それら以外は第８トランジスタＭ８と同一構造である。
【０２１６】
第１トランジスタＭ１のＮ型ウェル層８４の不純物濃度は、スケーリング則に沿ったＮ型不純物濃度よりも低い。Ｎ型ウェル層８４の不純物濃度は、不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。素子特性が過度にずれない範囲とは、例えばしきい値電圧がずれてカレントミラー回路１２（図１参照）の機能が成り立たなくなってしまう不純物濃度の上限値よりも高い濃度である。一例では、Ｎ型ウェル層８４の不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層８４の不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／１０である。
【０２１７】
Ｎ型ウェル層８４においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８５が形成されている。埋め込みチャネル層８５は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８５は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。
【０２１８】
このように、本実施形態において第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８５）は、Ｎ型ウェル層８４のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８５）は、Ｎ型ウェル層８４とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８５）の不純物濃度は、Ｎ型ウェル層８４の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
【０２１９】
以上、説明したとおり、本実施形態のオペアンプ１において、差動対１０の各トランジスタＭ１，Ｍ２及び能動負荷であるカレントミラー回路１２の各トランジスタＭ３，Ｍ４は、埋め込みチャネル型のＭＯＳＦＥＴであり、そのチャネル領域の不純物濃度が、定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度よりも低い。一方、バックゲートバイアス回路２０の複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタは、表面チャネル型のＭＯＳＦＥＴである。
【０２２０】
〔トランジスタの製造方法〕
図１４Ａ〜図１４Ｃを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の製造方法について説明する。なお、図１４Ａ〜図１４Ｃでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が隣り合うように形成されたと仮定している。本実施形態のトランジスタの製造方法は、第１実施形態のトランジスタの製造方法に比べ、ウェル形成工程が異なる。以下の説明では、ウェル形成工程について主に説明する。
【０２２１】
ウェル形成工程において、Ｐ型エピタキシャル層３１の素子形成領域３４のそれぞれに高耐圧のＮ型ウェル層３９を形成する工程、及びＰ型エピタキシャル層３１の素子分離領域３５のそれぞれにＰ型ドリフト層３７を形成する工程は、第１実施形態と同様である。
【０２２２】
図１４Ａに示すように、第６トランジスタＭ６のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成され、第８トランジスタＭ８の表層部にはＮ型ウェル層６３が形成される。Ｐ型ウェル層４１及びＮ型ウェル層６３の形成方法は、第１実施形態と同様である。詳細には、半導体基板であるシリコン基板３０において第６トランジスタＭ６が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第６トランジスタＭ６が形成される領域にチャネル領域を形成する。またシリコン基板３０において第８トランジスタＭ８が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第８トランジスタＭ８が形成される領域にチャネル領域を形成する。
【０２２３】
図１４Ｂに示すように、第３トランジスタＭ３のＮ型ウェル層３９の表層部にはＰ型ウェル層８２が形成され、第１トランジスタＭ１の表層部にはＮ型ウェル層８４が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第３トランジスタＭ３が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。ここで、第３トランジスタＭ３のＰ型ウェル層８２の不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度よりも低くなるようにイオン注入を行う。例えば、第３トランジスタＭ３のＰ型ウェル層８２の不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第３トランジスタＭ３のＰ型ウェル層８２の不純物濃度が、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度の約１／１０となるようにイオン注入を行う。
【０２２４】
次に、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域に不純物イオンが注入される一方、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第１トランジスタＭ１が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。ここで、第１トランジスタＭ１のＮ型ウェル層８４の不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度よりも低くなるようにイオン注入を行う。例えば、第１トランジスタＭ１のＮ型ウェル層８４の不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第１トランジスタＭ１のＮ型ウェル層８４の不純物濃度が、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／１０となるようにイオン注入を行う。なお、本実施形態では、Ｐ型ウェル層８２が形成された後、Ｎ型ウェル層８４が形成されたが、Ｎ型ウェル層８４が形成された後、Ｐ型ウェル層８２が形成されてもよい。
【０２２５】
図１４Ｃに示すように、第３トランジスタＭ３のＮ型ウェル層３９には埋め込みチャネル層８３が形成され、第１トランジスタＭ１のＮ型ウェル層３９には埋め込みチャネル層８５が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてリンイオンが用いられる。これにより、埋め込みチャネル層８３が形成される。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてＢＦ２が用いられる。これにより、埋め込みチャネル層８５が形成される。なお、本実施形態では、埋め込みチャネル層８３が形成された後、埋め込みチャネル層８５が形成されたが、埋め込みチャネル層８５が形成された後、埋め込みチャネル層８３が形成されてもよい。
【０２２６】
その後、上記イオン注入マスクが除去される。そして第１実施形態と同様に、ゲート形成工程、ソース・ドレイン形成工程、及び配線工程を経て、第１トランジスタＭ１、第３トランジスタＭ３、第６トランジスタＭ６、及び第８トランジスタＭ８が製造される。
【０２２７】
なお、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第４トランジスタＭ４は第３トランジスタＭ３と同様に製造される。また第７トランジスタＭ７は第６トランジスタＭ６と同様に製造され、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、第５トランジスタＭ５、及び第９トランジスタＭ９は第８トランジスタＭ８と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第３トランジスタＭ３と第４トランジスタＭ４とは同時に形成される。また第６トランジスタＭ６と第７トランジスタＭ７とは同時に形成され、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９は同時に形成される。本実施形態によれば、第１実施形態及び第２実施形態と同様の効果が得られる。
【０２２８】
（第３実施形態の変形例）
本実施形態のオペアンプ１は、以下のように変更できる。
・本実施形態のオペアンプ１は、図９のオペアンプ１にも適用できる。つまり、図９のオペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタに表面チャネル型のＭＯＳＦＥＴが用いられる。また図９のオペアンプ１を構成する各トランジスタのうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１〜第４トランジスタＭ４に埋め込みチャネル型のＭＯＳＦＥＴが用いられる。また図９のオペアンプ１を構成する各トランジスタのうちの第１トランジスタＭ１〜第４トランジスタＭ４におけるチャネル領域の不純物濃度は、図９のオペアンプ１を構成する各トランジスタのうちの定電流源１１のトランジスタ、基準電流源１３のトランジスタ、並びにバックゲートバイアス回路２０の複数のトランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度よりも低い。
【０２２９】
（第４実施形態）
図１５を参照して、第４実施形態のオペアンプ１Ａについて説明する。
本実施形態のオペアンプ１Ａは、２段増幅回路であり、基準電流源１３、バックゲートバイアス回路２０、差動増幅段９０、及び出力段９３を備える。オペアンプ１Ａは、反転入力端子ＩＮＮと非反転入力端子ＩＮＰの電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ａは、ひとつの半導体基板に一体集積化されている。差動増幅段９０は、差動対１０、定電流源１１、カスコードカレントミラー回路９１、及びバイアス回路９２を有する。差動対１０、定電流源１１、基準電流源１３、及びバックゲートバイアス回路２０は、第１実施形態の差動対１０、定電流源１１、基準電流源１３、及びバックゲートバイアス回路２０と同様の構成である。本実施形態では、バックゲートバイアス回路２０は、第１実施形態と同様に第１の電源配線２と第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートとに接続されている。
【０２３０】
カスコードカレントミラー回路９１は、差動対１０と接続される能動負荷である。カスコードカレントミラー回路９１は、同型のトランジスタを２段積みして構成され、第１０トランジスタＭ１０〜第１３トランジスタＭ１３を含む。本実施形態では、第１０トランジスタＭ１０〜第１３トランジスタＭ１３は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第１０トランジスタＭ１０及び第１１トランジスタＭ１１は、エンハンスメント型の構造である。なお、第１０トランジスタＭ１０は「第５トランジスタ」に相当し、第１１トランジスタＭ１１は「第６トランジスタ」に相当し、第１２トランジスタＭ１２は「第７トランジスタ」に相当し、第１３トランジスタＭ１３は「第８トランジスタ」に相当する。
【０２３１】
第１０トランジスタＭ１０は、第１トランジスタＭ１と直列に設けられている。より詳細には、第１０トランジスタＭ１０は、第１トランジスタＭ１のドレインと第２の電源配線３との間に設けられている。第１０トランジスタＭ１０のドレインは第１トランジスタＭ１のドレインに接続され、第１０トランジスタＭ１０のソースは第２の電源配線３に接続されている。第１１トランジスタＭ１１は、第２トランジスタＭ２と直列に設けられている。より詳細には、第１１トランジスタＭ１１は、第２トランジスタＭ２のドレインと第２の電源配線３との間に設けられている。第１１トランジスタＭ１１のドレインは第２トランジスタＭ２のドレインに接続され、第１１トランジスタＭ１１のソースは第２の電源配線３に接続されている。第１２トランジスタＭ１２は第１０トランジスタＭ１０に縦積みされ、第１３トランジスタＭ１３は第１１トランジスタＭ１１に縦積みされている。より詳細には、第１２トランジスタＭ１２のソースは第１０トランジスタＭ１０のドレインに接続され、第１３トランジスタＭ１３のソースは第１１トランジスタＭ１１のドレインに接続されている。第１２トランジスタＭ１２及び第１３トランジスタＭ１３のゲートは、第１バイアス回路（図示略）からのバイアス電圧Ｖｂｎ１が入力されることにより、適切にバイアスされている。第１０トランジスタＭ１０及び第１１トランジスタＭ１１のゲートは、第１２トランジスタＭ１２のドレインと接続されている。なお、第１トランジスタＭ１および第２トランジスタＭ２がデプレッション型の場合、図１５に示す回路構成により入力フルスイング（Rail-to-Rail）を実現できる。
【０２３２】
バイアス回路９２は、カスコードカレントミラー回路９１を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路９２は、同型のトランジスタを２段積みして構成され、第１４トランジスタＭ１４〜第１７トランジスタＭ１７を含む。本実施形態では、第１４トランジスタＭ１４〜第１７トランジスタＭ１７は、ＰチャネルＭＯＳＦＥＴで構成されている。特に、第１４トランジスタＭ１４及び第１５トランジスタＭ１５は、エンハンスメント型の構造である。
【０２３３】
第１４トランジスタＭ１４及び第１５トランジスタＭ１５は、所定の電流を生成する電流源を構成する。第１４トランジスタＭ１４のソース及び第１５トランジスタＭ１５のソースは第１の電源配線２に接続され、第１４トランジスタＭ１４のゲート及び第１５トランジスタＭ１５のゲートは共通に接続され、第２バイアス回路（図示略）に接続されている。第１４トランジスタＭ１４及び第１５トランジスタＭ１５のゲートは第２バイアス回路からのバイアス電圧Ｖｂｐ１が入力されることにより、適切にバイアスされる。第１６トランジスタＭ１６は第１４トランジスタＭ１４に縦積みされ、第１７トランジスタＭ１７は第１５トランジスタＭ１５に縦積みされている。より詳細には、第１６トランジスタＭ１６のソースは第１４トランジスタＭ１４のドレインに接続され、第１７トランジスタＭ１７のソースは第１５トランジスタＭ１５のドレインに接続されている。第１６トランジスタＭ１６のドレインは第１２トランジスタＭ１２のドレインに接続され、第１７トランジスタＭ１７のドレインは第１３トランジスタＭ１３のドレインに接続されている。また第１７トランジスタＭ１７のドレインは出力段９３に接続されている。第１６トランジスタＭ１６のゲート及び第１７トランジスタＭ１７のゲートは共通に接続され、第３バイアス回路（図示略）に接続されている。第１６トランジスタＭ１６及び第１７トランジスタＭ１７のゲートは第３バイアス回路からのバイアス電圧Ｖｂｐ２が入力されることにより、適切にバイアスされる。
【０２３４】
出力段９３は、出力端子ＯＵＴに接続されており、カスコードカレントミラー回路９１の出力信号Ｓｏｕｔを反転増幅し、出力端子ＯＵＴに出力する。出力段９３の一例は、ソース接地回路である。より詳細には、出力段９３は、第１の電源配線２と第２の電源配線３との間で直列に接続される２つのトランジスタを含む。２つのトランジスタは、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴである。出力段９３には、位相補償のためのコンデンサ９４が接続されている。
【０２３５】
バックゲートバイアス回路２０は、第１の電源配線２と、差動対１０を構成する第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートとに接続されている。本実施形態のバックゲートバイアス回路２０は、第１実施形態のバックゲートバイアス回路２０（図２参照）と同様である。このため、第１実施形態の（１−１）〜（１−４）の効果と同様の効果が得られる。
【０２３６】
さらに、本実施形態では、出力段９３の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、オペアンプ１Ａを構成する各トランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、オペアンプ１Ａを構成する各トランジスタのうちの他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ａを構成する複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ａにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、差動増幅段９０の差動対１０、バイアス回路９２の一部、及び、カスコードカレントミラー回路９１の一部である。オペアンプ１Ａにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は、定電流源１１、基準電流源１３、バックゲートバイアス回路２０、バイアス回路９２の他の一部、カスコードカレントミラー回路９１の他の一部、及び出力段９３である。
【０２３７】
本実施形態では、差動対１０、バイアス回路９２の一部、及びカスコードカレントミラー回路９１の一部のトランジスタにおけるチャネル領域の不純物濃度を、定電流源１１、基準電流源１３、バックゲートバイアス回路２０、バイアス回路９２の他の一部、カスコードカレントミラー回路９１の他の一部、及び出力段９３のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１０、バイアス回路９２の一部、及びカスコードカレントミラー回路９１の一部を構成するトランジスタは、低濃度トランジスタであり、定電流源１１、基準電流源１３、バックゲートバイアス回路２０、バイアス回路９２の他の一部、カスコードカレントミラー回路９１の他の一部、及び出力段９３を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭ１、第２トランジスタＭ２、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１４トランジスタＭ１４、及び第１５トランジスタＭ１５におけるチャネル領域の不純物濃度を、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１６トランジスタＭ１６、第１７トランジスタＭ１７、及び出力段９３のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５は低濃度トランジスタであり、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、出力段９３のトランジスタ、及び各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７は高濃度トランジスタである。
【０２３８】
各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５におけるチャネル領域の不純物濃度は、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、出力段９３のトランジスタ、及び各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５におけるチャネル領域の不純物濃度は、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、出力段９３のトランジスタ、及び各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度の約１／１０である。また、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、出力段９３のトランジスタ、及び各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７は表面チャネル型のＭＯＳＦＥＴである。
【０２３９】
なお、オペアンプ１Ａを構成する各トランジスタのＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。
【０２４０】
本実施形態によれば、第１実施形態の（１−１）〜（１−４）の効果に加え、以下の効果が得られる。
（４−１）カスコードカレントミラー回路９１の電流源を構成する第１０トランジスタＭ１０及び第１１トランジスタＭ１１のチャネル領域の不純物濃度は、バックゲートバイアス回路２０を構成する第６トランジスタＭ６及び第７トランジスタＭ７のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ａの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ａの出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０２４１】
（４−２）バイアス回路９２の電流源を構成する第１４トランジスタＭ１４及び第１５トランジスタＭ１５のチャネル領域の不純物濃度は、バックゲートバイアス回路２０を構成する第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ａの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５のＮ型ウェル層７０の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ａの出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０２４２】
（４−３）差動対１０を構成するＰチャネルＭＯＳＦＥＴである第１トランジスタＭ１及び第２トランジスタＭ２のチャネル領域の不純物濃度と、バイアス回路９２の電流源を構成するＰチャネルＭＯＳＦＥＴである第１４トランジスタＭ１４及び第１５トランジスタＭ１５のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、バイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５のＮ型ウェル層７０を形成する工程と、差動対１０を構成する各トランジスタＭ１，Ｍ２のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ａを製造する工程を簡略化することができる。
【０２４３】
（４−４）定電流源１１のトランジスタのチャネル領域の不純物濃度と、バックゲートバイアス回路２０を構成するＰチャネルＭＯＳＦＥＴである第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９のチャネル領域の不純物濃度と、バイアス回路９２のＰチャネルＭＯＳＦＥＴである第１６トランジスタＭ１６及び第１７トランジスタＭ１７のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程と、バックゲートバイアス回路２０の各トランジスタＭ５，Ｍ８，Ｍ９のＮ型ウェル層６３を形成する工程と、バイアス回路９２の各トランジスタＭ１６，Ｍ１７のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ａを製造する工程を簡略化することができる。
【０２４４】
（４−５）バックゲートバイアス回路２０を構成するＮチャネルＭＯＳＦＥＴである第６トランジスタＭ６、第７トランジスタＭ７、及び定電流源２１のトランジスタのチャネル領域の不純物濃度と、カスコードカレントミラー回路９１のＮチャネルＭＯＳＦＥＴである第１２トランジスタＭ１２及び第１３トランジスタＭ１３のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、バックゲートバイアス回路２０の各トランジスタＭ６，Ｍ７、及び定電流源２１のトランジスタのＰ型ウェル層４１を形成する工程と、カスコードカレントミラー回路９１の各トランジスタＭ１２，Ｍ１３のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ａを製造する工程を簡略化することができる。
【０２４５】
（第４実施形態の変形例）
本実施形態のオペアンプ１Ａは、以下のように変更できる。
・図１５に示すオペアンプ１Ａは、図１６に示す差動増幅段９０Ａを有するオペアンプ１Ａのように変更できる。図１６のオペアンプ１Ａは、図１５のオペアンプ１Ａに比べ、オペアンプ１Ａを構成する各トランジスタにおけるチャネル領域の導電型及びバックゲートバイアス回路２０の接続構成が主に異なる。
【０２４６】
差動対１０の第１トランジスタＭ１及び第２トランジスタＭ２、定電流源１１のトランジスタ、並びに基準電流源１３のトランジスタは、ＮチャネルＭＯＳＦＥＴである。第１トランジスタＭ１及び第２トランジスタＭ２のドレインはバイアス回路９２に接続されている。より詳細には、第１トランジスタＭ１のドレインは第８トランジスタＭ８のドレインに接続され、第２トランジスタＭ２のドレインは第９トランジスタＭ９のドレインに接続されている。第３トランジスタＭ３のソースは第２の電源配線３に接続され、第３トランジスタＭ３のドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続されている。定電流源１１のトランジスタは、第１バイアス回路（図示略）からバイアス電圧Ｖｂｎ２が入力される。なお、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、及び第４トランジスタＭ４は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。図１６では、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、及び第４トランジスタＭ４は、エンハンスメント型の構造である。なお、第１トランジスタＭ１及び第２トランジスタＭ２がデプレッション型の場合、図１６に示す回路構成により入力フルスイング（Rail-to-Rail）を実現できる。
【０２４７】
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートと、第２の電源配線３とに接続されている。バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第２の電源電圧ＶＳＳ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位と第２の電源電圧ＶＳＳとの中間電圧よりも第２の電源電圧ＶＳＳ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第２の電源電圧ＶＳＳよりも低いとよい。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳを含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳの±２０％以内の電圧のうちの第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。この構成によれば、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０２４８】
また、図１６のオペアンプ１Ａにおいては、図１５のオペアンプ１Ａと同様に、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度を、定電流源１１，２１のトランジスタ、基準電流源１３のトランジスタ、出力段９３のトランジスタ、及び各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度よりも低くしている。これにより、図１６のオペアンプ１Ａにおいても、図１５のオペアンプ１Ａの（４−１）〜（４−４）の効果と同様の効果が得られる。
【０２４９】
・図１５及び図１６に示すオペアンプ１Ａにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０２５０】
・図１５及び図１６に示すオペアンプ１Ａにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、図１５及び図１６に示すオペアンプ１Ａにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、図１５及び図１６に示すオペアンプ１Ａにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、図１５及び図１６に示すオペアンプ１Ａは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０２５１】
（第５実施形態）
図１７を参照して、第５実施形態のオペアンプ１Ｂについて説明する。本実施形態のオペアンプ１Ｂは、第１実施形態のオペアンプ１に比べ、電圧変換回路の一例である降圧回路１００並びに第４実施形態の出力段９３及びコンデンサ９４が追加された点が異なる。
【０２５２】
図１７（ａ）に示すように、出力段９３は、第２トランジスタＭ２のドレインと第４トランジスタＭ４のドレインとの間のノードＮ１に接続されている。出力段９３は、出力端子ＯＵＴに接続されており、ノードＮ１の出力信号Ｓｏｕｔを反転増幅し、出力端子ＯＵＴに出力する。出力段９３の一例は、ソース接地回路である。出力段９３の構成は、第４実施形態の出力段９３の構成と同じである。
【０２５３】
降圧回路１００は、第１の電源配線２と差動対１０との間、より詳細には第１の電源配線２と定電流源１１との間に設けられている。降圧回路１００は、第１の電源配線２の第１の電源電圧ＶＤＤを所定の電圧に降圧して定電流源１１に印加する。
【０２５４】
図１７（ｂ）に示すように、降圧回路１００は、例えばシリーズレギュレータ方式の半導体降圧回路である。降圧回路１００は、トランジスタ１０１及びオペアンプ１０２を含む。トランジスタ１０１は、ＮチャネルＭＯＳＦＥＴである。トランジスタ１０１のドレインは第１の電源配線２に接続され、トランジスタ１０１のソースは定電流源１１に接続されている。トランジスタ１０１のゲートは、オペアンプ１０２の出力端子に接続されている。オペアンプ１０２の非反転入力端子はオペアンプ１０２のソースに接続されている。オペアンプ１０２の反転入力端子には、第１の電源電圧ＶＤＤよりも低い所定の電圧ＶＦが印加される。これにより、降圧回路１００は、定電流源１１に電圧ＶＦを印加するように動作する。
【０２５５】
バックゲートバイアス回路２０は、第１の電源配線２と、差動対１０を構成する第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートとに接続されている。本実施形態のバックゲートバイアス回路２０は、第１実施形態のバックゲートバイアス回路２０（図２参照）と同様である。このため、第１実施形態の（１−１）〜（１−４）と同様の効果が得られる。
【０２５６】
本実施形態の作用について説明する。
バックゲートバイアス回路２０により第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢが各トランジスタＭ１，Ｍ２の共通のバックゲートに印加される。さらに、降圧回路１００により第１の電源電圧ＶＤＤよりも低い電圧ＶＦが定電流源１１に印加されるため、第１の電源電圧ＶＤＤが定電流源１１に印加される場合に比べ、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位が低くなる。このように、バックゲートバイアス回路２０及び降圧回路１００によって、バックゲートソース間電圧ＶＢＳが大きくなる。本実施形態では、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨよりも高くなる。これにより、図３から分かるとおり、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなる。したがって、出力信号Ｓｏｕｔのノイズが小さくなる。
【０２５７】
降圧回路１００の電圧ＶＦ及びバックゲートバイアス回路２０のバイアス電圧ＶＢは、バイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。好ましくは、降圧回路１００の電圧ＶＦ及びバックゲートバイアス回路２０のバイアス電圧ＶＢは、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨに対して２０％高い電圧以下となるように制御される。
【０２５８】
さらに、オペアンプ１Ｂの各トランジスタは、第１実施形態のオペアンプ１の各トランジスタの構成及び製造方法と同じである。このため、第１実施形態の（１−５）〜（１−８）の効果と同様の効果が得られる。
【０２５９】
本実施形態によれば、以下の効果が得られる。
（５−１）オペアンプ１Ｂが降圧回路１００及びバックゲートバイアス回路２０を備えるため、降圧回路１００の電圧ＶＦ及びバックゲートバイアス回路２０のバイアス電圧ＶＢによって、バックゲートソース間電圧ＶＢＳを大きくすることができる。したがって、オペアンプ１Ｂの出力信号Ｓｏｕｔのノイズを低減できる。加えて、降圧回路１００の電圧ＶＦ及びバックゲートバイアス回路２０のバイアス電圧ＶＢの２つの電圧によってバックゲートソース間電圧ＶＢＳの大きさを制御できるため、バックゲートソース間電圧ＶＢＳを大きくし易い。
【０２６０】
（第５実施形態の変形例）
本実施形態のオペアンプ１Ｂは、以下のように変更できる。
・図１７（ａ）に示すオペアンプ１Ｂは、図１８に示すオペアンプ１Ｂのように変更できる。図１８のオペアンプ１Ｂは、オペアンプ１Ｂを構成する各トランジスタの導電型が図１７（ａ）に示すオペアンプ１Ｂとは異なる。また図１８のオペアンプ１Ｂは、降圧回路１００に代えて、電圧変換回路の一例である昇圧回路１０３が設けられた点が図１７（ａ）に示すオペアンプ１Ｂとは異なる。
【０２６１】
差動対１０の第１トランジスタＭ１及び第２トランジスタＭ２、定電流源１１のトランジスタ、並びに基準電流源１３のトランジスタは、ＮチャネルＭＯＳＦＥＴである。定電流源１１のトランジスタのソースは第２の電源配線３に接続され、定電流源１１のトランジスタのドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続されている。
【０２６２】
カレントミラー回路１２の第３トランジスタＭ３及び第４トランジスタＭ４は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭ３及び第４トランジスタＭ４のソースは、第１の電源配線２に接続され、第３トランジスタＭ３のドレインは第１トランジスタＭ１のドレインに接続され、第４トランジスタＭ４のドレインは第２トランジスタＭ２のドレインに接続されている。
【０２６３】
図１８のオペアンプ１Ｂにおいては、図１７（ａ）のオペアンプ１Ｂと同様に、第１トランジスタＭ１〜第４トランジスタＭ４のチャネル領域の不純物濃度を、定電流源１１のトランジスタ、基準電流源１３のトランジスタ、及びバックゲートバイアス回路２０の複数のトランジスタのチャネル領域の不純物濃度よりも低くしている。このような図１８のオペアンプ１Ｂにおいても、図１７（ａ）のオペアンプ１Ｂと同様の効果が得られる。
【０２６４】
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートと、第２の電源配線３とに接続されている。バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第２の電源電圧ＶＳＳ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位と第２の電源電圧ＶＳＳとの中間電圧よりも第２の電源電圧ＶＳＳ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。またバイアス電圧ＶＢは、第２の電源電圧ＶＳＳよりも低くてもよい。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳを含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳの±２０％以内の電圧のうちの第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。この構成によれば、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０２６５】
昇圧回路１０３は、第２の電源配線３と差動対１０の間、より詳細には、第２の電源配線３と定電流源１１の間に設けられている。昇圧回路１０３は、第２の電源配線３の第２の電源電圧ＶＳＳを所定の電圧に昇圧して定電流源１１に印加する。昇圧回路１０３の一例は、既知のチャージポンプ方式の昇圧回路である。
【０２６６】
図１８のオペアンプ１Ｂにおいては、バックゲートバイアス回路２０により第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第２の電源電圧ＶＳＳ寄りのバイアス電圧ＶＢが各トランジスタＭ１，Ｍ２の共通のバックゲートに印加される。昇圧回路１０３により第２の電源電圧ＶＳＳよりも高い電圧が定電流源１１に印加されるため、第２の電源電圧ＶＳＳが定電流源１１に印加される場合に比べ、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位が高くなる。このように、バックゲートバイアス回路２０及び昇圧回路１０３によって、バックゲートソース間電圧ＶＢＳが大きくなる。本実施形態では、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨよりも高くなる。これにより、図３から分かるとおり、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなる。したがって、出力信号Ｓｏｕｔのノイズが小さくなる。
【０２６７】
図１８のオペアンプ１Ｂによれば、さらに以下の効果が得られる。
オペアンプ１Ｂが昇圧回路１０３及びバックゲートバイアス回路２０を備えるため、昇圧回路１０３が定電流源１１に印加する電圧及びバックゲートバイアス回路２０のバイアス電圧ＶＢによって、バックゲートソース間電圧ＶＢＳを大きくすることができる。したがって、オペアンプ１Ｂの出力信号Ｓｏｕｔのノイズを低減できる。加えて、昇圧回路１０３が定電流源１１に印加する電圧及びバックゲートバイアス回路２０のバイアス電圧ＶＢの２つの電圧によってバックゲートソース間電圧ＶＢＳの大きさを制御できるため、バックゲートソース間電圧ＶＢＳを大きくし易い。
【０２６８】
・図１７及び図１８に示すオペアンプ１Ｂにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２の各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０２６９】
・図１７及び図１８に示すオペアンプ１Ｂにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、図１７及び図１８に示すオペアンプ１Ｂにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２の各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、図１７及び図１８に示すオペアンプ１Ｂにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２の各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、図１７及び図１８に示すオペアンプ１Ｂは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０２７０】
（第６実施形態）
図１９を参照して、第６実施形態のオペアンプ１Ｃについて説明する。本実施形態のオペアンプ１Ｃは、第１実施形態のオペアンプ１に比べ、バックゲートバイアス回路２０への入力電圧が異なる点、並びに出力段９３及びコンデンサ９４が追加された点が異なる。出力段９３及びコンデンサ９４の構成は、第５実施形態の出力段９３及びコンデンサ９４と同じである。
【０２７１】
図１９に示すように、バックゲートバイアス回路２０は、第１の電源配線２の第１の電源電圧ＶＤＤ１よりも高い第３の電源電圧ＶＤＤ２が印加される第３の電源配線４に接続されている。具体的には、本実施形態のバックゲートバイアス回路２０は、第１実施形態のバックゲートバイアス回路２０と同様に第５トランジスタＭ５〜第９トランジスタＭ９及び定電流源２１（図２参照）を有する。そして第５トランジスタＭ５、第８トランジスタＭ８、及び第９トランジスタＭ９のソースが第３の電源配線４に接続されている。
【０２７２】
第３の電源配線４に接続されたバックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートにバイアス電圧ＶＢを印加する。バイアス電圧ＶＢは、第３の電源電圧ＶＤＤ２から第５トランジスタＭ５のゲートソース間電圧Ｖｇｓ分だけ電圧降下した電圧（ＶＤＤ２−Ｖｇｓ）と、第６トランジスタＭ６に流れる電流Ｉｂｇとによって設定される。このため、第３の電源電圧ＶＤＤ２によってはバイアス電圧ＶＢが第１の電源電圧ＶＤＤ１よりも高くなるように制御できる。本実施形態のバイアス電圧ＶＢは、第１の電源電圧ＶＤＤ１よりも高い。この場合、バイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤ１よりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。本実施形態のバイアス電圧ＶＢは、バックゲートソース間電圧ＶＢＳが第１の電源電圧ＶＤＤ１に対して２０％高い電圧以下となるように制御される。このようにバイアス電圧ＶＢが制御されるため、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨよりも大きくなる。このため、図３から分かるとおり、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなる。したがって、出力信号Ｓｏｕｔのノイズが小さくなる。
【０２７３】
さらに、本実施形態によれば、オペアンプ１Ｃを構成する各トランジスタが第１実施形態のオペアンプ１を構成する各トランジスタと同じ構成及び製造方法であるため、第１実施形態の（１−５）〜（１−８）の効果と同様の効果が得られる。
【０２７４】
（第６実施形態の変形例）
本実施形態のオペアンプ１Ｃは、以下のように変更できる。
・図１９に示すオペアンプ１Ｃは、図２０に示すオペアンプ１Ｃのように変更できる。図２０のオペアンプ１Ｃは、オペアンプ１Ｃを構成する各トランジスタの導電型と、バックゲートバイアス回路２０の接続構成とが異なる。なお、図２０のオペアンプ１Ｃでは、説明の便宜上、基準電流源１３、出力段９３、及びコンデンサ９４を省略している。
【０２７５】
差動対１０の第１トランジスタＭ１及び第２トランジスタＭ２、並びに定電流源１１のトランジスタは、ＮチャネルＭＯＳＦＥＴである。定電流源１１のトランジスタのソースは第２の電源配線３に接続され、定電流源１１のトランジスタのドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続されている。
【０２７６】
カレントミラー回路１２の第３トランジスタＭ３及び第４トランジスタＭ４は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭ３及び第４トランジスタＭ４のソースは、第１の電源配線２に接続され、第３トランジスタＭ３のドレインは第１トランジスタＭ１のドレインに接続され、第４トランジスタＭ４のドレインは第２トランジスタＭ２のドレインに接続されている。
【０２７７】
図２０のオペアンプ１Ｃにおいては、図１９のオペアンプ１Ｃと同様に、第１トランジスタＭ１〜第４トランジスタＭ４のチャネル領域の不純物濃度を、定電流源１１のトランジスタ及びバックゲートバイアス回路２０のチャネル領域の不純物濃度よりも低くしている。このような図２０のオペアンプ１Ｃにおいても、第１実施形態の（１−５）〜（１−８）と同様の効果が得られる。
【０２７８】
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２の共通のバックゲートと、第２の電源配線３の第２の電源電圧ＶＳＳ１よりも低い第４の電源電圧ＶＳＳ２が印加される第４の電源配線５とに接続されている。バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第４の電源電圧ＶＳＳ２寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位と第４の電源電圧ＶＳＳ２との中間電圧よりも第４の電源電圧ＶＳＳ２側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳ１を含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳ１と同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳ１の±２０％以内の電圧のうちの第２の電源電圧ＶＳＳ１と同一の電圧を除く電圧であることが好ましい。この構成によれば、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。
【０２７９】
・図１９及び図２０のオペアンプ１Ｃにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０２８０】
・図１９及び図２０のオペアンプ１Ｃにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、図１９及び図２０のオペアンプ１Ｃにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、図１９及び図２０のオペアンプ１Ｃにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、図１９及び図２０のオペアンプ１Ｃは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０２８１】
（第７実施形態）
図２１及び図２２を参照して、第７実施形態のオペアンプ１Ｄについて説明する。
図２１に示すように、本実施形態のオペアンプ１Ｄは、出力信号Ｓｏｕｔのノイズ低減のため、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２を大きくすることに代えて、第３トランジスタＭ３及び第４トランジスタＭ４のトランスコンダクタンスｇｍ３４を小さくしている。
【０２８２】
具体的には、オペアンプ１Ｄは、第１実施形態のオペアンプ１と比較して、バックゲートバイアス回路２０を省略し、カレントミラー回路１２と第２の電源配線３との間に第１抵抗部の一例である第１抵抗Ｒ１及び第２抵抗部の一例である第２抵抗Ｒ２を追加した点が異なる。
【０２８３】
詳細には、第１抵抗Ｒ１は、第３トランジスタＭ３と第２の電源配線３との間に設けられている。第１抵抗Ｒ１の第１端子は第３トランジスタＭ３のソースに接続され、第１抵抗Ｒ１の第２端子は第２の電源配線３に接続されている。第２抵抗Ｒ２は、第４トランジスタＭ４と第２の電源配線３との間に設けられている。第２抵抗Ｒ２の第１端子は第４トランジスタＭ４のソースに接続され、第２抵抗Ｒ２の第２端子は第２の電源配線３に接続されている。本実施形態では、第３トランジスタＭ３と第４トランジスタＭ４との電流比が１：１であり、第１抵抗Ｒ１の抵抗値と第２抵抗Ｒ２の抵抗値とは互いに等しい。
【０２８４】
このような構成により、第３トランジスタＭ３及び第４トランジスタＭ４にドレイン電流が流れて各トランジスタＭ３，Ｍ４のゲートソース間電圧Ｖｇｓが上昇したとき、第１抵抗Ｒ１及び第２抵抗Ｒ２により各トランジスタＭ３，Ｍ４のソース電位が上昇するため、各トランジスタＭ３，Ｍ４に流れるドレイン電流の増加を防ぐように動作する。つまり、実効のトランスコンダクタンスｇｍ３４として各トランジスタＭ３，Ｍ４のドレイン側から見たときに第１抵抗Ｒ１及び第２抵抗Ｒ２に応じて各トランジスタＭ３，Ｍ４のゲートソース間電圧Ｖｇｓが小さくなるので、各トランジスタＭ３，Ｍ４はドレイン電流を減らす方向に動作する。このため、回路上のトランスコンダクタンスｇｍ３４が低下する。
【０２８５】
また、本実施形態のオペアンプ１Ｄの各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタは、第１実施形態のオペアンプ１の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタと同じ構成及び製造方法である。このため、第１実施形態の（１−５）及び（１−６）の効果と同様の効果が得られる。
【０２８６】
本実施形態の作用及び効果について説明する。以下の説明において、オペアンプ１Ｄから第１抵抗Ｒ１及び第２抵抗Ｒ２を省略したオペアンプを比較オペアンプと称する。
本実施形態のオペアンプ１Ｄの出力信号Ｓｏｕｔのノイズとしての入力換算雑音電圧は、第１実施形態の（式１）によって示される。（式１）から分かるとおり、入力換算雑音電圧Ｖｎ２を小さくするためには、第１トランジスタＭ１〜第４トランジスタＭ４のチャネル幅Ｗ及びチャネル長Ｌの少なくとも一方を大きくすること、トランスコンダクタンスｇｍ３４を小さくすること、及びトランスコンダクタンスｇｍ１２を大きくすることの少なくとも１つが必要である。また第１実施形態の（式２）から分かるとおり、トランスコンダクタンスｇｍ３４を小さくするためには、チャネル長Ｌを大きくすること、及びチャネル幅Ｗを小さくすることの少なくとも一方が必要であり、トランスコンダクタンスｇｍ１２を大きくするためには、チャネル幅Ｗを大きくすること、チャネル長Ｌを小さくすること、及びドレイン電流ＩＤを増加させることの少なくとも一方が必要である。
【０２８７】
第１トランジスタＭ１及び第２トランジスタＭ２のチャネル幅Ｗを大きくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル長Ｌを大きくする場合、素子面積が増加してしまう。そして素子面積が増加すると、寄生容量の増加などのトランジスタの特性劣化の要因となる。一方、第１トランジスタＭ１及び第２トランジスタＭ２のチャネル長Ｌを小さくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル幅Ｗを小さくする場合、短チャネル効果や狭チャネル効果によりしきい値電圧が変動してしまう。また第１トランジスタＭ１及び第２トランジスタＭ２のドレイン電流Ｉ（ＩＤ１，ＩＤ２）を増加させる場合、オペアンプ１の消費電流が増加してしまう。
【０２８８】
そこで、出力信号Ｓｏｕｔのノイズを低減するためには、能動負荷の各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４を小さくすることが考えられる。（式２）から分かるとおり、トランスコンダクタンスｇｍを小さくするためには、ドレイン電流ＩＤを小さくすることが考えられる。このため、トランスコンダクタンスｇｍ３４を小さくするために、各トランジスタＭ３，Ｍ４に流れる電流を小さくすることが考えられる。しかし、比較オペアンプでは、各トランジスタＭ３，Ｍ４に流れる電流を小さくする場合、差動対１０の各トランジスタＭ１，Ｍ２に流れる電流も小さくなる。その結果、比較オペアンプでは、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が小さくなり、（式１）から分かるとおり、比較オペアンプの出力信号のノイズの低減の妨げとなる。
【０２８９】
その点、本実施形態のオペアンプ１Ｄでは、第１抵抗Ｒ１及び第２抵抗Ｒ２によって各トランジスタＭ３，Ｍ４に電流が流れたときに各トランジスタＭ３，Ｍ４のソース電位を上昇させることにより、各トランジスタＭ３，Ｍ４に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４が減るため、オペアンプ１Ｄの出力信号Ｓｏｕｔのノイズを低減できる。
【０２９０】
図２２は、比較オペアンプの入力換算雑音電圧並びにオペアンプ１Ｄの入力換算雑音電圧と、周波数との関係を示している。図２２の破線のグラフＧ６は、比較オペアンプの入力換算雑音電圧を示し、図２２の実線のグラフＧ７は、オペアンプ１Ｄの入力換算雑音電圧を示す。図２２のグラフＧ６，Ｇ７から分かるとおり、比較オペアンプに比べ、オペアンプ１Ｄの入力換算雑音電圧が低下している。
【０２９１】
（第７実施形態の変形例）
本実施形態のオペアンプ１Ｄは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０２９２】
・オペアンプ１Ｄは、カレントミラー回路１２に変えて、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２を有してもよい。この場合、カスコードカレントミラー回路９１の第１０トランジスタＭ１０と第２の電源配線３との間に第１抵抗Ｒ１が設けられ、第１１トランジスタＭ１１と第２の電源配線３との間に第２抵抗Ｒ２が設けられる。
【０２９３】
・第１抵抗Ｒ１の抵抗値及び第２抵抗Ｒ２の抵抗値は、第３トランジスタＭ３及び第４トランジスタＭ４の比に応じて変更してもよい。
・オペアンプ１Ｄにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｄにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０２９４】
・オペアンプ１Ｄにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。またオペアンプ１Ｄにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｄは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０２９５】
（第８実施形態）
図２３を参照して、第８実施形態のオペアンプ１Ｅについて説明する。本実施形態のオペアンプ１Ｅは、第７実施形態のオペアンプ１Ｄに比べ、第３トランジスタＭ３及び第４トランジスタＭ４のソース電位の制御方法が異なる。
【０２９６】
オペアンプ１Ｅは、第７実施形態のオペアンプ１Ｄに、第３トランジスタＭ３のソース電位を制御する第１制御部１１０Ａと、第４トランジスタＭ４のソース電位を制御する第２制御部１１０Ｂとを追加した構成である。
【０２９７】
第１制御部１１０Ａは、第３トランジスタＭ３のソースと第１抵抗Ｒ１との間のノードＮＡ１に供給する電流を制御することにより、第３トランジスタＭ３のソース電位を制御する。第１制御部１１０Ａは、第１定電流源１１１と、第１の制御用トランジスタＭＡ１とを含む。本実施形態の第１の制御用トランジスタＭＡ１はＮチャネルＭＯＳＦＥＴである。第１定電流源１１１は、第１の電源配線２と第１の制御用トランジスタＭＡ１との間に設けられている。第１定電流源１１１は、トランジスタ（図示略）を含む。第１定電流源１１１のトランジスタはＰチャネルＭＯＳＦＥＴである。第１定電流源１１１のトランジスタのドレインは第１の制御用トランジスタＭＡ１のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第１の制御用トランジスタＭＡ１のソースは第３トランジスタＭ３のソースと第１抵抗Ｒ１との間のノードＮＡ１に接続され、第１の制御用トランジスタＭＡ１のゲートは第３トランジスタＭ３のゲート及びドレインに接続されている。この構成により、第１制御部１１０Ａは、第３トランジスタＭ３のゲート電圧によって第１の制御用トランジスタＭＡ１のゲート電圧が制御され、定電流源１１の定電流Ｉｔに比例した第１電流Ｉｃ１がノードＮＡ１に供給される。なお、第１の制御用トランジスタのゲートは「第１の制御用トランジスタの制御端子」に相当し、第２の制御用トランジスタのゲートは「第２の制御用トランジスタの制御端子」に相当する。
【０２９８】
第２制御部１１０Ｂは、第４トランジスタＭ４のソースと第２抵抗Ｒ２との間のノードＮＡ２に供給する電流を制御することにより、第４トランジスタＭ４のソース電位を制御する。第２制御部１１０Ｂは、第２定電流源１１２と、第２の制御用トランジスタＭＡ２とを含む。本実施形態の第２の制御用トランジスタＭＡ２はＮチャネルＭＯＳＦＥＴである。第２定電流源１１２は、第１の電源配線２と第２の制御用トランジスタＭＡ２との間に設けられている。第２定電流源１１２は、トランジスタ（図示略）を含む。第２定電流源１１２のトランジスタはＰチャネルＭＯＳＦＥＴである。第２定電流源１１２のトランジスタのドレインは第２の制御用トランジスタＭＡ２のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第２の制御用トランジスタＭＡ２のソースは第４トランジスタＭ４のソースと第２抵抗Ｒ２との間のノードＮＡ２に接続され、第２の制御用トランジスタＭＡ２のゲートは第３トランジスタＭ３のゲート及びドレインに接続されている。この構成により、第２制御部１１０Ｂは、第３トランジスタＭ３のゲート電圧によって第２の制御用トランジスタＭＡ２のゲート電圧が制御され、定電流源１１の定電流Ｉｔに比例した第２電流Ｉｃ２がノードＮＡ２に供給される。
【０２９９】
このように、第３トランジスタＭ３のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第４トランジスタＭ４のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第３トランジスタＭ３のソース電位及び第４トランジスタＭ４のソース電位が上昇する。加えて、第７実施形態において説明したように、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第３トランジスタＭ３及び第４トランジスタＭ４のソース電位が上昇する。このように、本実施形態では、第７実施形態に比べ、各トランジスタＭ３，Ｍ４のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が一層低下する。
【０３００】
さらに、本実施形態の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタは、第１実施形態の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタと同じ構成及び製造方法である。このため、第１実施形態の（１−５）及び（１−６）に記載のように、出力信号Ｓｏｕｔのノイズを効果的に低減できる。
【０３０１】
各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタは、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタにおけるチャネル領域の不純物濃度を、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタにおけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭ１〜Ｍ４は低濃度トランジスタであり、各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタは高濃度トランジスタである。各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタにおけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタにおけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＡ１，ＭＡ２及び各定電流源１１１，１１２のトランジスタは、表面チャネル型のＭＯＳＦＥＴである。
【０３０２】
本実施形態によれば、さらに以下の効果が得られる。
（８−１）第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２におけるチャネル領域の不純物濃度が各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高いため、各トランジスタＭＡ１，ＭＡ２のしきい値電圧のばらつきを抑制でき、第１制御部１１０Ａ及び第２制御部１１０Ｂが安定して動作できる。
【０３０３】
（８−２）第１定電流源１１１のトランジスタ及び第２定電流源１１２のトランジスタにおけるチャネル領域の不純物濃度が各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高いため、各定電流源１１１，１１２におけるトランジスタのしきい値電圧のばらつきを抑制でき、第１制御部１１０Ａ及び第２制御部１１０Ｂが安定して動作できる。
【０３０４】
（８−３）第１制御部１１０Ａの第１定電流源１１１及び第２制御部１１０Ｂの第２定電流源１１２のＰチャネルＭＯＳＦＥＴであるトランジスタのチャネル領域の不純物濃度と、定電流源１１のＰチャネルＭＯＳＦＥＴであるトランジスタのチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程と、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｅを製造する工程を簡略化することができる。
【０３０５】
（第８実施形態の変形例）
本実施形態のオペアンプ１Ｅは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０３０６】
・オペアンプ１Ｅにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｅにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０３０７】
・オペアンプ１Ｅにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｅにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｅにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｅは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０３０８】
・オペアンプ１Ｅは、カレントミラー回路１２に変えて、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２を有してもよい。この場合、カスコードカレントミラー回路９１の第１０トランジスタＭ１０と第２の電源配線３との間に第１抵抗Ｒ１が設けられ、第１１トランジスタＭ１１と第２の電源配線３との間に第２抵抗Ｒ２が設けられる。第１制御部１１０Ａの第１の制御用トランジスタＭＡ１のソースは、第１０トランジスタＭ１０のソースと第１抵抗Ｒ１との間のノード（図示略）に接続され、第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２のソースは、第１１トランジスタＭ１１のソースと第２抵抗Ｒ２との間のノード（図示略）に接続される。
【０３０９】
また、第１制御部１１０Ａの第１定電流源１１１及び第２制御部１１０Ｂの第２定電流源１１２のＰチャネルＭＯＳＦＥＴであるトランジスタのチャネル領域の不純物濃度と、バイアス回路９２のＰチャネルＭＯＳＦＥＴである第１６トランジスタＭ１６及び第１７トランジスタＭ１７のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭ１６，Ｍ１７のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｅを製造する工程を簡略化することができる。
【０３１０】
また、第１制御部１１０Ａの第１の制御用トランジスタＭＡ１及び第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２のチャネル領域の不純物濃度と、カスコードカレントミラー回路９１の第１２トランジスタＭ１２及び第１３トランジスタＭ１３のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＡ１，ＭＡ２のＰ型ウェル層４１を形成する工程と、各トランジスタＭ１２，Ｍ１３のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｅを製造する工程を簡略化することができる。
【０３１１】
（第９実施形態）
図２４及び図２５を参照して、第９実施形態のオペアンプ１Ｆについて説明する。本実施形態のオペアンプ１Ｆは、第１実施形態のオペアンプ１に比べ、バックゲートバイアス回路２０が省略され、電流調整部１２０が追加された点で異なる。
【０３１２】
図２４に示すように、電流調整部１２０は、第１トランジスタＭ１及び第２トランジスタＭ２に流れる電流を、第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流よりも大きくする。より詳細には、電流調整部１２０は、第１トランジスタＭ１及び第２トランジスタＭ２に流れる電流を定電流源１１の定電流Ｉｔよりも増加させ、各トランジスタＭ１，Ｍ２に流れる電流の増加分の電流を第３トランジスタＭ３及び第４トランジスタＭ４に流さないようにする。電流調整部１２０は、電流供給部１２１及び分岐部１２２を含む。
【０３１３】
電流供給部１２１は、定電流源１１の定電流Ｉｔとは別に、第１トランジスタＭ１及び第２トランジスタＭ２に電流を供給する。電流供給部１２１は、第１の供給用トランジスタＭＢ１、第２の供給用トランジスタＭＢ２、及び第３の供給用トランジスタＭＢ３を含む。本実施形態の第１の供給用トランジスタＭＢ１及び第３の供給用トランジスタＭＢ３はＰチャネルＭＯＳＦＥＴであり、第２の供給用トランジスタＭＢ２はＮチャネルＭＯＳＦＥＴである。
【０３１４】
第１の供給用トランジスタＭＢ１及び第２の供給用トランジスタＭＢ２は、第１の電源配線２と第２の電源配線３との間で直列回路を構成している。第１の供給用トランジスタＭＢ１のソースは第１の電源配線２に接続され、第１の供給用トランジスタＭＢ１のゲートは第１の供給用トランジスタＭＢ１のドレインに接続され、第１の供給用トランジスタＭＢ１のドレインは第２の供給用トランジスタＭＢ２のドレインに接続されている。第２の供給用トランジスタＭＢ２のソースは第２の電源配線３に接続されている。なお、第２の供給用トランジスタのゲートは「第２の供給用トランジスタの制御端子」に相当する。
【０３１５】
第３の供給用トランジスタＭＢ３は、第１の電源配線２と差動対１０との間に設けられている。第３の供給用トランジスタＭＢ３のソースは第１の電源配線２に接続され、第３の供給用トランジスタＭＢ３のドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続され、第３の供給用トランジスタＭＢ３のゲートは第１の供給用トランジスタＭＢ１のゲートに接続されている。これにより、第１の供給用トランジスタＭＢ１及び第３の供給用トランジスタＭＢ３は、カレントミラー回路を構成している。
【０３１６】
本実施形態では、第１の供給用トランジスタＭＢ１の電流量と第２の供給用トランジスタＭＢ２の電流量とは互いに等しい。第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３とのサイズ比（電流比）は、１：１である。
【０３１７】
分岐部１２２は、第１トランジスタＭ１に流れるドレイン電流の増加分の電流及び第２トランジスタＭ２に流れるドレイン電流の増加分の電流のそれぞれを第２の電源配線３に流す。分岐部１２２は、第１分岐回路１２３及び第２分岐回路１２４を含む。
【０３１８】
第１分岐回路１２３は、第３トランジスタＭ３と並列に接続された第１の調整用トランジスタの一例である第１の分岐用トランジスタＭＢ４を含む。本実施形態の第１の分岐用トランジスタＭＢ４は、ＮチャネルＭＯＳＦＥＴである。第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第２の電源配線３に接続され、第１の分岐用トランジスタＭＢ４のゲートは第３トランジスタＭ３のドレイン（ゲート）に接続されている。
【０３１９】
第２分岐回路１２４は、第４トランジスタＭ４と並列に接続された第２の調整用トランジスタの一例である第２の分岐用トランジスタＭＢ５を含む。本実施形態の第２の分岐用トランジスタＭＢ５は、ＮチャネルＭＯＳＦＥＴである。第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第２の電源配線３に接続され、第２の分岐用トランジスタＭＢ５のゲートは第３トランジスタＭ３のドレイン（ゲート）に接続されている。第２の分岐用トランジスタＭＢ５のドレインは、出力端子ＯＵＴが接続されるノードＮ１よりも第２トランジスタＭ２側に接続されている。
【０３２０】
また第２の分岐用トランジスタＭＢ５のゲートには、第２の供給用トランジスタＭＢ２のゲートが接続されている。このように、各分岐用トランジスタＭＢ４，ＭＢ５、第２の供給用トランジスタＭＢ２、及び第３トランジスタＭ３は、カレントミラー回路を構成している。なお、第１の分岐用トランジスタＭＢ４のゲートは「第１の調整用トランジスタの制御端子」に相当し、第２の分岐用トランジスタＭＢ５のゲートは「第２の調整用トランジスタの制御端子」に相当する。
【０３２１】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第２の供給用トランジスタＭＢ２の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第２の供給用トランジスタＭＢ２に生成する。
【０３２２】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第３トランジスタＭ３及び第４トランジスタＭ４との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第３トランジスタＭ３のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第３トランジスタＭ３に流れる電流（第４トランジスタＭ４に流れる電流）と等しくなる。
【０３２３】
次に、オペアンプ１Ｆに流れる電流、特に電流調整部１２０に流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。
オペアンプ１Ｆにおいて、差動対１０には、定電流２ＩＤ、及び第３の供給用トランジスタＭＢ３からの供給電流ＩＤＢ３が供給される。供給電流ＩＤＢ３は、各トランジスタＭＢ１，ＭＢ３からなるカレントミラー回路によって第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２に比例した電流である。本実施形態では、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比が１：１であるため、供給電流ＩＤＢ３は電流ＩＤＢ２と等しい。詳述すると、電流ＩＤＢ２は、各トランジスタＭ３，ＭＢ４，ＭＢ５，ＭＢ２からなるカレントミラー回路によって第３トランジスタＭ３の電流ＩＤ３に比例した電流である。本実施形態では、各トランジスタＭＢ４，ＭＢ５と各トランジスタＭ３，Ｍ４との電流比は１：１であるため、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５は、電流ＩＤ３と等しい。加えて、第２の供給用トランジスタＭＢ２と各トランジスタＭＢ４，ＭＢ５とはカレントミラー回路を構成しているため、第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。すなわち、差動対１０に供給される供給電流ＩＤＢ３は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。さらに、各トランジスタＭ３，Ｍ４，ＭＢ４，ＭＢ５に流れる電流は互いに等しいため、各トランジスタＭ３，Ｍ４に流れる電流を合計した電流（ＩＤ３＋ＩＤ４）、すなわち定電流２ＩＤと、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流（ＩＤＢ４＋ＩＤＢ５）とは互いに等しい。このため、本実施形態では、供給電流ＩＤＢ３と定電流２ＩＤとが互いに等しい。
【０３２４】
また、各トランジスタＭ１，Ｍ２のそれぞれに流れる電流ＩＤｘは、定電流２ＩＤと供給電流ＩＤＢ３との入力が同相の場合、すなわち入力信号であるゲート電圧が同相の場合、ＩＤｘ＝（２ＩＤ＋ＩＤＢ３）／２となる。このように、各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘは、電流ＩＤ（定電流２ＩＤ／２）よりも電流ＩＤＢ３の１／２分だけ大きくなる。一方、第３トランジスタＭ３とカレントミラー回路を構成する分岐部１２２の各トランジスタＭＢ４，ＭＢ５により、各トランジスタＭ１，Ｍ２のドレインより電流ＩＤＢ４，ＩＤＢ５がそれぞれ引き抜かれる。これにより、第３トランジスタＭ３に流れる電流ＩＤ３は、ＩＤｘ−ＩＤＢ４となり、第４トランジスタＭ４に流れる電流ＩＤ４は、ＩＤｘ−ＩＤＢ５となる。このため、本実施形態の電流ＩＤＢ４，ＩＤＢ５のそれぞれは、電流ＩＤＢ３の１／２となる。すなわち、各トランジスタＭ１，Ｍ２に流れる電流の増加分、すなわち電流供給部１２１からの供給電流分を各トランジスタＭＢ４，ＭＢ５に流している。このように、電流調整部１２０は、定電流源１１の定電流２ＩＤと等しい電流を差動対１０に供給するとともに、定電流２ＩＤの１／２の電流を各トランジスタＭＢ４，ＭＢ５に流すことにより、各トランジスタＭ３，Ｍ４には電流ＩＤのみが流れるようにしている。このため、電流調整部１２０は、各トランジスタＭ１，Ｍ２に流す電流を増加させても各トランジスタＭ３，Ｍ４に流れる電流を増加させない。
【０３２５】
本実施形態の作用について説明する。本実施形態のオペアンプ１Ｆと比較する比較オペアンプは、差動対１０と能動負荷となるカレントミラー回路１２とのみからなる構成である。
【０３２６】
本実施形態のオペアンプ１Ｆや比較オペアンプのような構成の出力信号Ｓｏｕｔのノイズとしての入力換算雑音電圧は、第１実施形態の（式１）によって示される。（式１）から分かるとおり、入力換算雑音電圧Ｖｎ２を小さくするためには、第１トランジスタＭ１〜第４トランジスタＭ４のチャネル幅Ｗ及びチャネル長Ｌの少なくとも一方を大きくすること、トランスコンダクタンスｇｍ３４を小さくすること、及びトランスコンダクタンスｇｍ１２を大きくすることの少なくとも１つが必要である。また第１実施形態の（式２）から分かるとおり、トランスコンダクタンスｇｍ３４を小さくするためには、チャネル長Ｌを大きくすること、及びチャネル幅Ｗを小さくすることの少なくとも一方が必要であり、トランスコンダクタンスｇｍ１２を大きくするためには、チャネル幅Ｗを大きくすること、チャネル長Ｌを小さくすること、及びドレイン電流ＩＤを増加させることの少なくとも一方が必要である。
【０３２７】
第１トランジスタＭ１及び第２トランジスタＭ２のチャネル幅Ｗを大きくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル長Ｌを大きくする場合、素子面積が増加してしまう。そして素子面積が増加すると、寄生容量の増加などのトランジスタの特性劣化の要因となる。一方、第１トランジスタＭ１及び第２トランジスタＭ２のチャネル長Ｌを小さくする場合、又は第３トランジスタＭ３及び第４トランジスタＭ４のチャネル幅Ｗを小さくする場合、短チャネル効果や狭チャネル効果によりしきい値電圧が変動してしまう。
【０３２８】
そこで、（式１）から分かるとおり、出力信号Ｓｏｕｔのノイズを低減するためには、差動対１０の各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２を大きくすることが考えられる。一方、カレントミラー回路１２の各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４を大きくすると出力信号Ｓｏｕｔのノイズが大きくなる。
【０３２９】
また、（式２）から分かるとおり、トランスコンダクタンスｇｍを大きくするためには、ドレイン電流ＩＤを大きくすることが考えられる。このため、トランスコンダクタンスｇｍ１２を大きくするために、各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘを大きくすることが考えられる。ここで、比較オペアンプでは、各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘを大きくした場合、各トランジスタＭ３，Ｍ４に流れる電流ＩＤ３，ＩＤ４も大きくなる。その結果、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４が大きくなってしまい、（式１）から分かるとおり、出力信号Ｓｏｕｔのノイズの低減の妨げとなる。
【０３３０】
さらに、一般にオペアンプのスルーレートＳＲは、位相補償容量Ｃｃとドレイン電流ＩＤとから、ＳＲ＝ＩＤ／Ｃｃにより規定される。このため、スルーレートＳＲは、ドレイン電流ＩＤが増加するにつれて大きくなり、その結果、オペアンプ１Ｆの動作が高速となり、発振などの問題が発生し易くなる。一方、スルーレートＳＲを抑制するため、位相補償容量Ｃｃを増大させると、チップ面積が大きくなってしまう。
【０３３１】
その点、本実施形態では、電流調整部１２０によって差動対１０の各トランジスタＭ１，Ｍ２に流す電流を増加させ、能動負荷となるカレントミラー回路１２の各トランジスタＭ３，Ｍ４に流す電流を増加させないようにしている。これにより、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が増加する一方、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４が増加しない。したがって、出力信号Ｓｏｕｔのノイズを低減できる。加えて、分岐部１２２によって出力端子ＯＵＴへの出力電流に寄与する電流は、合計で電流２ＩＤとなるため、差動対１０に供給される電流が増加しても変化していない。このため、スルーレートＳＲが大きくなることを抑制できる。
【０３３２】
図２５は、比較オペアンプの入力換算雑音電圧及びオペアンプ１Ｆの入力換算雑音電圧と、周波数との関係を示している。図２５の破線で示すグラフＧ８は比較オペアンプの入力換算雑音電圧を示し、図２５の実線で示すグラフＧ９はオペアンプ１Ｆの入力換算雑音電圧を示している。図２５のグラフＧ８，Ｇ９から分かるとおり、比較オペアンプに比べ、オペアンプ１Ｆの入力換算雑音電圧が低下している。
【０３３３】
さらに、本実施形態のオペアンプ１Ｆの各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタは、第１実施形態のオペアンプ１の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタと同じ構成及び製造方法である。このため、第１実施形態の（１−５）及び（１−６）に記載のように、出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０３３４】
電流調整部１２０の各トランジスタＭＢ１〜ＭＢ５は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度を、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭ１〜Ｍ４は低濃度トランジスタであり、各トランジスタＭＢ１〜ＭＢ５は高濃度トランジスタである。各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＢ１〜ＭＢ５は、表面チャネル型のＭＯＳＦＥＴである。
【０３３５】
本実施形態によれば、以下の効果が得られる。
（９−１）電流供給部１２１によって、差動対１０を構成する第１トランジスタＭ１及び第２トランジスタＭ２に供給する電流を定電流２ＩＤよりも増加させることができるため、第１トランジスタＭ１及び第２トランジスタＭ２のトランスコンダクタンスｇｍ１２を増加させることができる。一方、分岐部１２２によって、第１トランジスタＭ１及び第２トランジスタＭ２からの電流の一部が分岐部１２２に流れるため、第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流が第１トランジスタＭ１及び第２トランジスタＭ２に流れる電流よりも小さくなる。このため、第３トランジスタＭ３及び第４トランジスタＭ４のトランスコンダクタンスｇｍ３４の増加を抑制できる。したがって、オペアンプ１Ｆの出力信号Ｓｏｕｔのノイズを低減できる。
【０３３６】
（９−２）第１の分岐用トランジスタＭＢ４及び第２の分岐用トランジスタＭＢ５の素子ばらつきに起因して第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４と第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５とに差が生じると、第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４に影響し、第３トランジスタＭ３及び第４トランジスタＭ４のオフセット電圧が生じる場合がある。
【０３３７】
本実施形態では、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤと等しいことにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４への影響を低減できる。
【０３３８】
（９−３）電流調整部１２０における各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度が各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高いことにより、各トランジスタＭＢ１〜ＭＢ５のしきい値電圧のばらつきを抑制でき、電流調整部１２０が安定して動作できる。
【０３３９】
（９−４）電流調整部１２０における各トランジスタＭＢ１，ＭＢ３のチャネル領域の不純物濃度と、定電流源１１のトランジスタのチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程と、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｆを製造する工程を簡略化することができる。
【０３４０】
（第９実施形態の変形例）
本実施形態のオペアンプ１Ｆは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０３４１】
・オペアンプ１Ｆの電流調整部１２０において、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４への影響を一層低減できる。
【０３４２】
・オペアンプ１Ｆにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｆにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０３４３】
・オペアンプ１Ｆにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。またオペアンプ１Ｆにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｆは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０３４４】
（第１０実施形態）
図２６を参照して、第１０実施形態のオペアンプ１Ｇについて説明する。本実施形態のオペアンプ１Ｇは、第９実施形態のオペアンプ１Ｆと比較して、能動負荷としてカレントミラー回路からカスコードカレントミラー回路に変更した点及びバイアス回路が追加された点が主に異なる。なお、本実施形態のカスコードカレントミラー回路及びバイアス回路は、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２と同様であるため、同様の符号を用い、その説明を省略する。
【０３４５】
オペアンプ１Ｇは、カレントミラー回路１２からカスコードカレントミラー回路９１に変更したことにより、電流調整部１２０における分岐部１２２の第１分岐回路１２３及び第２分岐回路１２４の接続構成が次のように異なる。
【０３４６】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４は、第１トランジスタＭ１のドレインと第１０トランジスタＭ１０のドレインとの間のノードＮＢ１に接続されている。より詳細には、第１の分岐用トランジスタＭＢ４のドレインはノードＮＢ１に接続され、第１の分岐用トランジスタＭＢ４のソースは第２の電源配線３に接続されている。第２分岐回路１２４の第２の分岐用トランジスタＭＢ５は、第２トランジスタＭ２のドレインと第１１トランジスタＭ１１のドレインとの間のノードＮＢ２に接続されている。より詳細には、第２の分岐用トランジスタＭＢ５のドレインはノードＮＢ２に接続され、第２の分岐用トランジスタＭＢ５のソースは第２の電源配線３に接続されている。各トランジスタＭＢ４，ＭＢ５のゲートは、第１０トランジスタＭ１０のゲートに共通して接続されている。また電流調整部１２０の電流供給部１２１の第２の供給用トランジスタＭＢ２のゲートは、第１０トランジスタＭ１０のゲートに接続されている。このように、各トランジスタＭＢ２，ＭＢ４，ＭＢ５は、第１０トランジスタＭ１０とカレントミラー回路を構成している。
【０３４７】
オペアンプ１Ｇに流れる電流、特に電流調整部１２０に流れる電流は、第９実施形態の第３トランジスタＭ３及び第４トランジスタＭ４を第１０トランジスタＭ１０及び第１１トランジスタＭ１１に置き換える以外は、第９実施形態の電流調整部１２０に流れる電流と同様である。このため、第９実施形態の（９−１）及び（９−２）の効果に準じた効果が得られる。
【０３４８】
さらに、オペアンプ１Ｇを構成する各トランジスタは、第４実施形態のオペアンプ１Ａを構成する各トランジスタのうちのバックゲートバイアス回路２０のトランジスタを除くトランジスタの構造及び製造方法と同様である。つまり、各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７におけるチャネル領域の不純物濃度は、第４実施形態の各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７におけるチャネル領域の不純物濃度と同じである。また、定電流源１１のトランジスタ、及び各トランジスタＭ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度は、第４実施形態の定電流源１１のトランジスタ、及び各トランジスタＭ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度と同じである。このため、第４実施形態の（４−１）〜（４−３）の効果に準じた効果を得ることができる。
【０３４９】
また、本実施形態の各トランジスタＭＢ１〜ＭＢ５の構造及び製造方法は、第９実施形態の各トランジスタＭＢ１〜ＭＢ５と同様である。つまり、各トランジスタＭＢ１〜ＭＢ５は、そのチャネル領域の不純物濃度が第９実施形態の各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じであり、第９実施形態の各トランジスタＭＢ１〜ＭＢ５と同様に表面チャネル型のＭＯＳＦＥＴである。このため、第９実施形態の（９−３）及び（９−４）の効果と同様の効果が得られる。
【０３５０】
本実施形態によれば、以下の効果が得られる。
（１０−１）電流調整部１２０における各トランジスタＭＢ１，ＭＢ３のチャネル領域の不純物濃度と、定電流源１１のトランジスタ及びバイアス回路９２の各トランジスタＭ１６，Ｍ１７のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程と、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程と、バイアス回路９２の各トランジスタＭ１６，Ｍ１７のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｇを製造する工程を簡略化することができる。
【０３５１】
（１０−２）電流調整部１２０における各トランジスタＭＢ２，ＭＢ４，ＭＢ５のチャネル領域の不純物濃度と、カスコードカレントミラー回路９１の各トランジスタＭ１２，Ｍ１３のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のＰ型ウェル層４１を形成する工程と、各トランジスタＭ１２，Ｍ１３のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｇを製造する工程を簡略化することができる。
【０３５２】
（第１０実施形態の変形例）
本実施形態のオペアンプ１Ｇは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０３５３】
・オペアンプ１Ｇの電流調整部１２０において、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第１０トランジスタＭ１０及び第１１トランジスタＭ１１に流れる電流への影響を低減できる。
【０３５４】
・オペアンプ１Ｇにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０３５５】
・オペアンプ１Ｇにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｇにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｇにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｇは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０３５６】
（第１１実施形態）
図２７を参照して、第１１実施形態のオペアンプ１Ｈについて説明する。本実施形態のオペアンプ１Ｈは、第１０実施形態のオペアンプ１Ｇに比べ、電流調整部１２０の電流量を能動負荷を構成する各トランジスタＭ１０，Ｍ１１とは別に調整する点が主に異なる。
【０３５７】
電流調整部１２０は、調整電流源１２５を含む。調整電流源１２５は、電流供給部１２１による差動対１０に供給する電流量、及び分岐部１２２により差動対１０からの電流を分岐させて第２の電源配線３に供給する電流量を調整する。調整電流源１２５は、第１の電源配線２及び第２の電源配線３の間に設けられ、定電流源１２６及びトランジスタＭＢ６を含む。
【０３５８】
定電流源１２６は、第１の電源配線２とトランジスタＭＢ６との間に設けられている。定電流源１２６は、トランジスタを含む。本実施形態のトランジスタは、ＰチャネルＭＯＳＦＥＴである。
【０３５９】
トランジスタＭＢ６は、定電流源１２６に接続されている。本実施形態のトランジスタは、ＮチャネルＭＯＳＦＥＴである。トランジスタＭＢ６のドレインは定電流源１２６に接続され、トランジスタＭＢ６のソースは第２の電源配線３に接続され、トランジスタＭＢ６のゲートはトランジスタＭＢ６のドレインに接続されている。
【０３６０】
本実施形態では、電流供給部１２１の第２の供給用トランジスタＭＢ２のゲート、及び分岐部１２２の各トランジスタＭＢ４，ＭＢ５のゲートは、トランジスタＭＢ６のゲートに共通して接続されている。すなわち、各トランジスタＭＢ２，ＭＢ４〜ＭＢ６は、カレントミラー回路を構成している。また各トランジスタＭＢ２，ＭＢ４〜ＭＢ６のゲート電圧は、トランジスタＭＢ６のゲート電圧によって制御される。
【０３６１】
次に、オペアンプ１Ｈに流れる電流、特に電流調整部１２０に流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。
オペアンプ１Ｈにおいて、差動対１０には、定電流２ＩＤ及び第３の供給用トランジスタＭＢ３から供給電流ＩＤＢ３が供給される。本実施形態においても第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比が１：１であるため、供給電流ＩＤＢ３は電流ＩＤＢ２と等しい。詳述すると、供給電流ＩＤＢ３は、各トランジスタＭＢ１，ＭＢ３からなるカレントミラー回路によって第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２に比例した電流である。本実施形態では、各トランジスタＭＢ４，ＭＢ５と第２の供給用トランジスタＭＢ２とはカレントミラー回路を構成しているため、第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。各トランジスタＭＢ４，ＭＢ５のゲート電圧がトランジスタＭＢ６のゲート電圧によって制御されるため、電流ＩＤＢ２の大きさは、トランジスタＭＢ６の流れる電流ＩＤＢ６に比例する。
【０３６２】
この場合、各トランジスタＭ１，Ｍ２のそれぞれに流れる電流ＩＤｘは、定電流２ＩＤと供給電流ＩＤＢ３との入力が同相の場合、すなわち入力信号であるゲート信号が同相の場合、ＩＤｘ＝（２ＩＤ＋ＩＤＢ３）／２となる。このように、各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘは、電流ＩＤ（定電流２ＩＤ／２）よりもＩＤＢ３の１／２分だけ大きくなる。一方、第１０トランジスタＭ１０とカレントミラー回路を構成する分岐部１２２の各トランジスタＭＢ４，ＭＢ５により、各トランジスタＭ１，Ｍ２のドレインより電流ＩＤＢ４，ＩＤＢ５がそれぞれ引き抜かれる。これにより、第１０トランジスタＭ１０に流れる電流ＩＤ１０は、ＩＤｘ−ＩＤＢ４となり、第１１トランジスタＭ１１に流れる電流ＩＤ１１は、ＩＤｘ−ＩＤＢ５となる。このため、本実施形態の電流ＩＤＢ４，ＩＤＢ５のそれぞれは、電流ＩＤＢ３の１／２となる。すなわち、各トランジスタＭ１，Ｍ２に流れる電流の増加分を各トランジスタＭＢ４，ＭＢ５に流している。このように、電流調整部１２０は、各トランジスタＭ１，Ｍ２に流す電流を増加させても各トランジスタＭ１０，Ｍ１１に流れる電流を増加させない。これにより、差動対１０の各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍを増加させる一方、能動負荷の各トランジスタＭ１０，Ｍ１１のトランスコンダクタンスｇｍを増加させないため、オペアンプ１Ｈの出力信号Ｓｏｕｔのノイズを低減できる。
【０３６３】
各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７及び定電流源１１のトランジスタは、第４実施形態の各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７及び定電流源１１のトランジスタの構造及び製造方法と同様である。つまり、各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７及び定電流源１１のトランジスタにおけるチャネル領域の不純物濃度は、第４実施形態の各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７及び定電流源１１のトランジスタにおけるチャネル領域の不純物濃度と同じである。
【０３６４】
また、各トランジスタＭＢ１〜ＭＢ５の構造は、第９及び第１０実施形態の各トランジスタＭＢ１〜ＭＢ５の構造と同様である。つまり、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度は、第９及び第１０実施形態の各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じである。このため、第９実施形態の（９−３）及び（９−４）の効果、及び第１０実施形態の（１０−１）及び（１０−２）の効果と同様の効果が得られる。
【０３６５】
また、定電流源１２６のトランジスタ及び調整電流源１２５のトランジスタＭＢ６におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じである。定電流源１２６のトランジスタ及びトランジスタＭＢ６は、表面チャネル型のＭＯＳＦＥＴである。
【０３６６】
本実施形態によれば、以下の効果が得られる。
（１１−１）調整電流源１２５によって、差動対１０から分岐部１２２に流れる電流は、調整電流源１２５の定電流源１２６からトランジスタＭＢ６に流れる電流に比例した電流となる。このため、差動対１０から分岐部１２２に流れる電流を、調整電流源１２５によって第３トランジスタＭ３及び第４トランジスタＭ４から独立して設定できる。
【０３６７】
（１１−２）定電流源１２６のトランジスタ及び調整電流源１２５のトランジスタＭＢ６におけるチャネル領域の不純物濃度は、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高いことにより、各トランジスタＭＢ１〜ＭＢ５のしきい値電圧のばらつきを抑制でき、電流調整部１２０が安定して動作できる。
【０３６８】
（１１−３）定電流源１２６のトランジスタのチャネル領域の不純物濃度と、定電流源１１のトランジスタ及びバイアス回路９２の各トランジスタＭ１６，Ｍ１７のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、定電流源１２６のトランジスタのＮ型ウェル層６３を形成する工程と、定電流源１１のトランジスタのＮ型ウェル層６３を形成する工程と、バイアス回路９２の各トランジスタＭ１６，Ｍ１７のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｈを製造する工程を簡略化することができる。
【０３６９】
（１１−４）トランジスタＭＢ６のチャネル領域の不純物濃度と、カスコードカレントミラー回路９１の各トランジスタＭ１２，Ｍ１３のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＢ６のＰ型ウェル層４１を形成する工程と、各トランジスタＭ１２，Ｍ１３のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｈを製造する工程を簡略化することができる。
【０３７０】
（第１１実施形態の変形例）
本実施形態のオペアンプ１Ｈは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０３７１】
・オペアンプ１Ｈの電流調整部１２０において、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第１０トランジスタＭ１０及び第１１トランジスタＭ１１に流れる電流への影響を低減できる。
【０３７２】
・オペアンプ１Ｈは、カスコードカレントミラー回路９１及びバイアス回路９２に代えて、カレントミラー回路１２を有してもよい。
・オペアンプ１Ｈにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０３７３】
・オペアンプ１Ｈにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｈにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｈにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｈは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０３７４】
（第１２実施形態）
図２８を参照して、第１２実施形態のオペアンプ１Ｉについて説明する。本実施形態のオペアンプ１Ｉは、第７実施形態のオペアンプ１Ｄに、電流調整部１２０Ａ並びに第４実施形態の出力段９３及びコンデンサ９４を追加した構成である。
【０３７５】
電流調整部１２０Ａは、第１０実施形態の電流調整部１２０と比較して、電流供給部１２１に第３抵抗Ｒ３が追加された点、及び第１分岐回路１２３及び第２分岐回路１２４の接続構成が異なる。
【０３７６】
電流供給部１２１の第３抵抗Ｒ３は、第２の供給用トランジスタＭＢ２と第２の電源配線３との間に設けられている。第３抵抗Ｒ３の第１端子は第２の供給用トランジスタＭＢ２のソースに接続され、第３抵抗Ｒ３の第２端子は第２の電源配線３に接続されている。第３抵抗Ｒ３は、第２の供給用トランジスタＭＢ２のソース電位を上昇させる。第３抵抗Ｒ３の抵抗値は、第３トランジスタＭ３及び第４トランジスタＭ４と第２の供給用トランジスタＭＢ２との比に応じて決められる。本実施形態の第３抵抗Ｒ３の抵抗値は、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と等しい。
【０３７７】
第１分岐回路１２３は、第１トランジスタＭ１のドレインと、第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＣ１とに接続されている。より詳細には、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースはノードＮＣ１に接続されている。
【０３７８】
第２分岐回路１２４は、第２トランジスタＭ２のドレインと、第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＣ２とに接続されている。より詳細には、第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースはノードＮＣ２に接続されている。
【０３７９】
次に、オペアンプ１Ｉに流れる電流、特に電流調整部１２０Ａに流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。なお、供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさについては、第９実施形態の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様であるため、その説明を省略する。
【０３８０】
第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４の増加が抑制される。
【０３８１】
第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４は、第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＣ１に流れ、第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５は、第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＣ２に流れる。このため、第３トランジスタＭ３のソース電位及び第４トランジスタＭ４のソース電位が上昇する。加えて、第７実施形態において説明したように、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第３トランジスタＭ３及び第４トランジスタＭ４のソース電位が上昇する。このように、本実施形態では、第７実施形態に比べ、各トランジスタＭ３，Ｍ４のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が低下する。このように、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２を増加させる一方、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４を低下させることにより、オペアンプ１Ｉの出力信号Ｓｏｕｔのノイズを低減できる。
【０３８２】
さらに、本実施形態のオペアンプ１Ｉの各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタは、第１実施形態の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタと同じ構成及び製造方法である。このため、第１実施形態の（１−５）及び（１−６）に記載のように出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。また本実施形態の電流調整部１２０Ａの各トランジスタＭＢ１〜ＭＢ５は、第９実施形態の電流調整部１２０の各トランジスタＭＢ１〜ＭＢ５と同じ構成及び製造方法である。つまり、本実施形態の各トランジスタＭＢ１〜ＭＢ５は、そのチャネル領域の不純物濃度が第９実施形態の各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じであり、第９実施形態の各トランジスタＭＢ１〜ＭＢ５と同様に表面チャネル型のＭＯＳＦＥＴである。
【０３８３】
（第１２実施形態の変形例）
本実施形態のオペアンプ１Ｉは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０３８４】
・オペアンプ１Ｉの電流調整部１２０Ａにおいて、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４への影響を一層低減できる。
【０３８５】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、及び第３抵抗Ｒ３の抵抗値は、第３トランジスタＭ３、第４トランジスタＭ４、及び第２の供給用トランジスタＭＢ２の比に応じて変更してもよい。
【０３８６】
・オペアンプ１Ｉにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｉにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０３８７】
・オペアンプ１Ｉにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｉにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｉにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｉは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０３８８】
（第１３実施形態）
図２９を参照して、第１３実施形態のオペアンプ１Ｊについて説明する。本実施形態のオペアンプ１Ｊは、第１２実施形態のオペアンプ１Ｉと比較して、能動負荷としてカレントミラー回路からカスコードカレントミラー回路に変更した点及びバイアス回路が追加された点が主に異なる。なお、本実施形態のカスコードカレントミラー回路及びバイアス回路は、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２と同様であるため、同様の符号を用い、その説明を省略する。
【０３８９】
オペアンプ１Ｊは、カレントミラー回路１２からカスコードカレントミラー回路９１に変更したことにより、第１抵抗Ｒ１及び第２抵抗Ｒ２の接続構成、並びに電流調整部１２０Ａにおける分岐部１２２の第１分岐回路１２３及び第２分岐回路１２４の接続構成が次のように異なる。
【０３９０】
第１抵抗Ｒ１は第１０トランジスタＭ１０と第２の電源配線３との間に設けられ、第２抵抗Ｒ２は第１１トランジスタＭ１１と第２の電源配線３との間に設けられている。より詳細には、第１抵抗Ｒ１の第１端子は第１０トランジスタＭ１０のソースに接続され、第１抵抗Ｒ１の第２端子は第２の電源配線３に接続されている。第２抵抗Ｒ２の第１端子は第１１トランジスタＭ１１のソースに接続され、第２抵抗Ｒ２の第２端子は第２の電源配線３に接続されている。
【０３９１】
第１分岐回路１２３は、第１トランジスタＭ１のドレインと、第１０トランジスタＭ１０と第１抵抗Ｒ１との間のノードＮＤ１とに接続されている。より詳細には、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースはノードＮＤ１に接続されている。
【０３９２】
第２分岐回路１２４は、第２トランジスタＭ２のドレインと、第１１トランジスタＭ１１と第２抵抗Ｒ２との間のノードＮＤ２とに接続されている。より詳細には、第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースはノードＮＤ２に接続されている。
【０３９３】
各トランジスタＭＢ４，ＭＢ５のゲートは、第１０トランジスタＭ１０のゲートに共通して接続されている。また電流調整部１２０Ａの電流供給部１２１の第２の供給用トランジスタＭＢ２のゲートは、第１０トランジスタＭ１０のゲートに接続されている。このように、各トランジスタＭＢ２，ＭＢ４，ＭＢ５は、第１０トランジスタＭ１０とカレントミラー回路を構成している。このように、第１０トランジスタＭ１０のゲート電圧によって、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が制御される。
【０３９４】
次に、オペアンプ１Ｊに流れる電流、特に電流調整部１２０Ａに流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。なお、供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ１０，ＩＤ１１の大きさについては、第９実施形態の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様であるため、その説明を省略する。
【０３９５】
第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、各トランジスタＭ１０，Ｍ１１のトランスコンダクタンスｇｍ３４の増加が抑制される。
【０３９６】
加えて、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４は、第１０トランジスタＭ１０と第１抵抗Ｒ１との間のノードＮＤ１に流れ、第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５は、第１１トランジスタＭ１１と第２抵抗Ｒ２との間のノードＮＤ２に流れる。このため、第１０トランジスタＭ１０のソース電位及び第１１トランジスタＭ１１のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第１０トランジスタＭ１０及び第１１トランジスタＭ１１のソース電位が上昇する。このように、本実施形態では、第１２実施形態と同様に、各トランジスタＭ１０，Ｍ１１のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍが低下する。このように、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２を増加させる一方、各トランジスタＭ１０，Ｍ１１のトランスコンダクタンスｇｍを低下させることにより、オペアンプ１Ｊの出力信号Ｓｏｕｔのノイズを低減できる。
【０３９７】
さらに、オペアンプ１Ｊを構成する各トランジスタは、第４実施形態のオペアンプ１Ａを構成する各トランジスタのうちのバックゲートバイアス回路２０のトランジスタを除くトランジスタの構造及び製造方法と同様である。つまり、各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７におけるチャネル領域の不純物濃度は、第４実施形態の各トランジスタＭ１，Ｍ２，Ｍ１０〜Ｍ１７におけるチャネル領域の不純物濃度と同じである。このため、出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。また、定電流源１１のトランジスタ、及び各トランジスタＭ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度は、第４実施形態の定電流源１１のトランジスタ、及び各トランジスタＭ１２，Ｍ１３，Ｍ１６，Ｍ１７におけるチャネル領域の不純物濃度と同じである。このため、第４実施形態の（４−１）〜（４−３）の効果に準じた効果が得られる。
【０３９８】
また、各トランジスタＭＢ１〜ＭＢ５の構造は、第９及び第１０実施形態の各トランジスタＭＢ１〜ＭＢ５の構造と同様である。つまり、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度は、第９及び第１０実施形態の各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じである。このため、第９実施形態の（９−３）及び（９−４）の効果、及び第１０実施形態の（１０−１）及び（１０−２）の効果と同様の効果が得られる。
【０３９９】
（第１３実施形態の変形例）
本実施形態のオペアンプ１Ｊは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０４００】
・オペアンプ１Ｊの電流調整部１２０Ａにおいて、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第１０トランジスタＭ１０及び第１１トランジスタＭ１１に流れる電流への影響を低減できる。
【０４０１】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、及び第３抵抗Ｒ３の抵抗値は、第１０トランジスタＭ１０、第１１トランジスタＭ１１、及び第２の供給用トランジスタＭＢ２の比に応じて変更してもよい。
【０４０２】
・オペアンプ１Ｊにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０４０３】
・オペアンプ１Ｊにおける各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１，Ｍ２，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｊにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｊにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、カスコードカレントミラー回路９１の電流源を構成する各トランジスタＭ１０，Ｍ１１の組、及びバイアス回路９２の電流源を構成する各トランジスタＭ１４，Ｍ１５の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｊは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０４０４】
（第１４実施形態）
図３０を参照して、第１４実施形態のオペアンプ１Ｋについて説明する。本実施形態のオペアンプ１Ｋは、第１２実施形態のオペアンプ１Ｉと比較して、能動負荷としての第３トランジスタＭ３及び第４トランジスタＭ４のソース電位の制御方法、及び電流調整部の構成が主に異なる。
【０４０５】
オペアンプ１Ｋにおいて、定電流源１１は、トランジスタＭＣ１を含む。本実施形態のトランジスタＭＣ１は、ＰチャネルＭＯＳＦＥＴである。トランジスタＭＣ１のソースは第１の電源配線２に接続され、トランジスタＭＣ１のドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続され、トランジスタＭＣ１のゲートはバイアス端子ＢＩＡＳに接続されている。
【０４０６】
オペアンプ１Ｋは、第１２実施形態のオペアンプ１Ｉの電流調整部１２０Ａ（図２８参照）とは構成が異なる電流調整部１２０Ｂと、電流制御部１３０と、出力段１４０とをさらに含む。出力段１４０には、位相補償のためのコンデンサ１４１が接続されている。
【０４０７】
電流調整部１２０Ｂは、第１分岐回路１２３及び第２分岐回路１２４の接続構成、並びに第１分岐回路１２３及び第２分岐回路１２４に第４抵抗Ｒ４及び第５抵抗Ｒ５が追加された点がオペアンプ１Ｉの電流調整部１２０Ａと異なる。
【０４０８】
第１分岐回路１２３は、第１トランジスタＭ１のドレインと第２の電源配線３とに接続され、第１の分岐用トランジスタＭＢ４及び第４抵抗Ｒ４を含む。第１の分岐用トランジスタＭＢ４及び第４抵抗Ｒ４は直列回路を構成している。第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第４抵抗Ｒ４の第１端子に接続されている。第４抵抗Ｒ４の第２端子は第２の電源配線３に接続されている。本実施形態の第４抵抗Ｒ４の抵抗値は、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と等しい。
【０４０９】
第２分岐回路１２４は、第２トランジスタＭ２のドレインと第２の電源配線３とに接続され、第２の分岐用トランジスタＭＢ５及び第５抵抗Ｒ５を含む。第２の分岐用トランジスタＭＢ５及び第５抵抗Ｒ５は直列回路を構成している。第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第５抵抗Ｒ５の第１端子に接続されている。第５抵抗Ｒ５の第２端子は第２の電源配線３に接続されている。本実施形態の第５抵抗Ｒ５の抵抗値は、第４抵抗Ｒ４の抵抗値と等しい。すなわち第５抵抗Ｒ５の抵抗値は、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と等しい。
【０４１０】
電流制御部１３０は、第３トランジスタＭ３のソースと第１抵抗Ｒ１との間のノードＮＥ１及び第４トランジスタＭ４のソースと第２抵抗Ｒ２との間のノードＮＥ２のそれぞれに電流を供給することにより、第３トランジスタＭ３及び第４トランジスタＭ４のソース電位を上昇させる。電流制御部１３０は、第３トランジスタＭ３のソース電位を制御する第１制御部１３１と、第４トランジスタＭ４のソース電位を制御する第２制御部１３２とを含む。
【０４１１】
第１制御部１３１は、第１の電源配線２とノードＮＥ１との間に設けられ、トランジスタＭＣ２及びトランジスタＭＣ３からなる直列回路である。本実施形態では、トランジスタＭＣ２がＰチャネルＭＯＳＦＥＴであり、トランジスタＭＣ３がＮチャネルＭＯＳＦＥＴである。トランジスタＭＣ２は、第１の電源配線２とトランジスタＭＣ３との間に設けられている。トランジスタＭＣ２のソースは第１の電源配線２に接続され、トランジスタＭＣ２のドレインはトランジスタＭＣ３のドレインに接続され、トランジスタＭＣ２のゲートはトランジスタＭＣ１のゲートに共通に接続され、バイアス端子ＢＩＡＳに接続されている。トランジスタＭＣ３のソースはノードＮＥ１に接続されている。
【０４１２】
第２制御部１３２は、第１の電源配線２とノードＮＥ２との間に設けられ、トランジスタＭＣ４及びトランジスタＭＣ５からなる直列回路である。本実施形態では、トランジスタＭＣ４がＰチャネルＭＯＳＦＥＴであり、トランジスタＭＣ５がＮチャネルＭＯＳＦＥＴである。トランジスタＭＣ４は、第１の電源配線２とトランジスタＭＣ５との間に設けられている。トランジスタＭＣ４のソースは第１の電源配線２に接続され、トランジスタＭＣ４のドレインはトランジスタＭＣ５のドレインに接続され、トランジスタＭＣ４のゲートはトランジスタＭＣ１のゲートに接続され、バイアス端子ＢＩＡＳに接続されている。トランジスタＭＣ５のソースはノードＮＥ２に接続されている。トランジスタＭＣ５のゲートは、トランジスタＭＣ４のゲートに接続され、カレントミラー回路１２の第３トランジスタＭ３のゲートに接続されている。つまり、各トランジスタＭＣ３，ＭＣ５は、各トランジスタＭＢ２，ＭＢ４，ＭＢ５と同様に、第３トランジスタＭ３とカレントミラー回路を構成している。
【０４１３】
出力段１４０は、ソース接地回路であり、トランジスタＭＣ６及びトランジスタＭＣ７からなる直列回路である。本実施形態では、トランジスタＭＣ６はＰチャネルＭＯＳＦＥＴであり、トランジスタＭＣ７はＮチャネルＭＯＳＦＥＴである。トランジスタＭＣ６は、第１の電源配線２とトランジスタＭＣ７との間に設けられている。トランジスタＭＣ６のソースは第１の電源配線２に接続され、トランジスタＭＣ６のドレインはトランジスタＭＣ７のドレインに接続され、トランジスタＭＣ６のゲートはトランジスタＭＣ１のゲートと共通に接続され、バイアス端子ＢＩＡＳに接続されている。トランジスタＭＣ７のソースは第２の電源配線３に接続され、トランジスタＭＣ７のゲートは第２トランジスタＭ２のドレインと第４トランジスタＭ４のドレインとの間のノードＮＥ３に接続されている。またトランジスタＭＣ６のドレインとトランジスタＭＣ７のドレインとの間のノードＮＥ４には、出力端子ＯＵＴが接続されている。
【０４１４】
次に、オペアンプ１Ｋに流れる電流、特に電流調整部１２０Ｂ及び電流制御部１３０に流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。なお、電流調整部１２０Ｂにおける供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさについては、第９実施形態の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様であるため、その説明を省略する。
【０４１５】
第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４の増加が抑制される。
【０４１６】
電流制御部１３０のトランジスタＭＣ３及びトランジスタＭＣ５が能動負荷の第３トランジスタＭ３とカレントミラー回路を構成することにより、トランジスタＭＣ３には第３トランジスタＭ３に流れる電流ＩＤ３に比例した電流ＩＤＣ３が流れ、トランジスタＭＣ５には電流ＩＤ３に比例した電流ＩＤＣ５が流れる。電流ＩＤＣ３は第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＥ１に流れ、電流ＩＤＣ５は第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＥ２に流れる。その結果、各トランジスタＭ３，Ｍ４のソース電位が上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が一層低下する。
【０４１７】
さらに、本実施形態の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタＭＣ１が第１実施形態の各トランジスタＭ１〜Ｍ４及び定電流源１１のトランジスタと同じ構成及び製造方法であるため、第１実施形態の（１−５）及び（１−６）に記載のように出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０４１８】
また、本実施形態の各トランジスタＭＢ１〜ＭＢ５の構造は、第９実施形態の各トランジスタＭＢ１〜ＭＢ５の構造と同様である。つまり、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度は、第９実施形態の各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と同じである。このため、第９実施形態の（９−３）及び（９−４）と同様の効果が得られる。
【０４１９】
また、定電流源１１のトランジスタＭＣ１、電流制御部１３０のトランジスタＭＣ２〜ＭＣ５、及び出力段１４０のトランジスタＭＣ６，ＭＣ７は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＣ１〜ＭＣ７におけるチャネル領域の不純物濃度を、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＣ１〜ＭＣ７におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＣ１〜ＭＣ７は高濃度トランジスタである。各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＣ１〜ＭＣ７におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＣ１〜ＭＣ７におけるチャネル領域の不純物濃度の約１／１０である。本実施形態では、各トランジスタＭＣ１〜ＭＣ７におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度と概ね等しい。また各トランジスタＭＣ１〜ＭＣ７は、表面チャネル型のＭＯＳＦＥＴである。
【０４２０】
本実施形態によれば、以下の効果が得られる。
（１４−１）定電流源１１のトランジスタＭＣ１のチャネル領域の不純物濃度と、電流制御部１３０の各トランジスタＭＣ２，ＭＣ４，ＭＣ６のチャネル領域の不純物濃度と、電流調整部１２０Ｂの各トランジスタＭＢ１，ＭＢ３のチャネル領域の不純物濃度とが互いに等しい。この構成によれば、トランジスタＭＣ１のＮ型ウェル層６３を形成する工程と、各トランジスタＭＣ２，ＭＣ４，ＭＣ６のＮ型ウェル層６３を形成する工程と、各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｋを製造する工程を簡略化することができる。
【０４２１】
（１４−２）電流制御部１３０の各トランジスタＭＣ３，ＭＣ５のチャネル領域の不純物濃度と、電流調整部１２０Ｂの第２の供給用トランジスタＭＢ２のチャネル領域の不純物濃度とが互いに等しい。この構成によれば、各トランジスタＭＣ３，ＭＣ５のＰ型ウェル層４１を形成する工程と、第２の供給用トランジスタＭＢ２のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｋを製造する工程を簡略化することができる。
【０４２２】
（第１４実施形態の変形例）
本実施形態のオペアンプ１Ｋは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０４２３】
・オペアンプ１Ｋの電流調整部１２０Ｂにおいて、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４への影響を一層低減できる。
【０４２４】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、第３抵抗Ｒ３の抵抗値、第４抵抗Ｒ４の抵抗値、及び第５抵抗Ｒ５の抵抗値は、第３トランジスタＭ３、第４トランジスタＭ４、第２の供給用トランジスタＭＢ２、第１の分岐用トランジスタＭＢ４、及び第２の分岐用トランジスタＭＢ５の比に応じて変更してもよい。
【０４２５】
・オペアンプ１Ｋにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｋにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０４２６】
・オペアンプ１Ｋにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｋにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｋにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｋは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０４２７】
（第１５実施形態）
図３１を参照して、第１５実施形態のオペアンプ１Ｌについて説明する。
オペアンプ１Ｌは、反転入力端子ＩＮＮと非反転入力端子ＩＮＰの電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ｌは、差動増幅段１５０、出力段１５５、バックゲートバイアス回路２０、及び補正回路１５６を備え、ひとつの半導体基板に一体集積化されている。
【０４２８】
差動増幅段１５０は、差動対１５１、定電流源１５２、位相補償回路１５３、及び定電流回路１５４を有する。
差動対１５１は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２を有する。本実施形態では、第１トランジスタＭＤ１及び第２トランジスタＭＤ２はＰチャネルＭＯＳＦＥＴである。第１トランジスタＭＤ１及び第２トランジスタＭＤ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＤ１及び第２トランジスタＭＤ２は、エンハンスメント型の構造である。第１トランジスタＭＤ１のゲートは反転入力端子ＩＮＮに接続され、第２トランジスタＭＤ２のゲートは非反転入力端子ＩＮＰに接続される。差動対１５１は、反転入力端子ＩＮＮ及び非反転入力端子ＩＮＰのそれぞれの入力電圧Ｖｉｎｎ，Ｖｉｎｐに応じた差動電流Ｉｍｂ１，Ｉｍｂ２を生成する。
【０４２９】
定電流源１５２は、差動対１５１に定電流Ｉｔを供給する。定電流源１５２は、ＰチャネルＭＯＳＦＥＴである第３トランジスタＭＤ３を有する。第３トランジスタＭＤ３のゲートは第１バイアス端子ＢＩＡＳ１に接続される。第３トランジスタＭＤ３のソースは、第１の電源配線２に接続されている。第３トランジスタＭＤ３のドレインは、位相補償回路１５３に接続されている。
【０４３０】
位相補償回路１５３は、差動対１５１と定電流源１５２との間に設けられている。位相補償回路１５３は、第１補償用抵抗ＲＤ１、第２補償用抵抗ＲＤ２、及び補償用キャパシタＣＤ１を有する。第１補償用抵抗ＲＤ１は第１トランジスタＭＤ１のソースと定電流源１５２との間に設けられ、第２補償用抵抗ＲＤ２は第２トランジスタＭＤ２のソースと定電流源１５２との間に設けられている。補償用キャパシタＣＤ１は、第１トランジスタＭＤ１のソースと第２トランジスタＭＤ２のソースとの間に接続されている。
【０４３１】
定電流回路１５４は、第１トランジスタＭＤ１のドレイン及び第２トランジスタＭＤ２のドレインに接続され、定電流Ｉｍｂ４，Ｉｍｂ５を生成する。定電流回路１５４は、第４トランジスタＭＤ４及び第５トランジスタＭＤ５を有する。本実施形態では、第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、ＮチャネルＭＯＳＦＥＴである。特に、第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、エンハンスメント型の構造である。第４トランジスタＭＤ４のゲート及び第５トランジスタＭＤ５のゲートは共通に接続されている。第４トランジスタＭＤ４のドレインは第１トランジスタＭＤ１のドレインに接続され、第４トランジスタＭＤ４のソースは第２の電源配線３に接続されている。第５トランジスタＭＤ５のドレインは第２トランジスタＭＤ２のドレインに接続され、第５トランジスタＭＤ５のソースは第２の電源配線３に接続されている。第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、定電流源１５２が生成する定電流Ｉｔに比例した電流Ｉｍｂ４，Ｉｍｂ５が流れるように、第１バイアス端子ＢＩＡＳ１の電圧Ｖｂｉａｓ１に応じた電圧によってバイアスされる。
【０４３２】
具体的な構成としては、オペアンプ１Ｌは、第１１トランジスタＭＤ１１及び第１２トランジスタＭＤ１２を有する。第１２トランジスタＭＤ１２はＰチャネルＭＯＳＦＥＴであり、第１１トランジスタＭＤ１１はＮチャネルＭＯＳＦＥＴである。第１２トランジスタＭＤ１２のソースは第１の電源配線２に接続され、第１２トランジスタＭＤ１２のドレインは第１１トランジスタＭＤ１１のドレインに接続されている。第１２トランジスタＭＤ１２のゲートは第１バイアス端子ＢＩＡＳ１と接続される。第１１トランジスタＭＤ１１のソースは第２の電源配線３に接続され、第１１トランジスタＭＤ１１のゲートは第４トランジスタＭＤ４及び第５トランジスタＭＤ５のゲートに接続されるとともに第１１トランジスタＭＤ１１のドレインに接続されている。すなわち、第１１トランジスタＭＤ１１は、第４トランジスタＭＤ４及び第５トランジスタＭＤ５とともにカレントミラー回路を形成している。第１２トランジスタＭＤ１２には、定電流Ｉｔに比例した電流Ｉｍｂ１２が流れるため、第１１トランジスタＭＤ１１とともにカレントミラー回路を形成する第４トランジスタＭＤ４及び第５トランジスタＭＤ５に流れる電流Ｉｍｂ４，Ｉｍｂ５は、定電流Ｉｔと比例関係にある。
【０４３３】
出力段１５５は、第１トランジスタＭＤ１のドレイン及び第２トランジスタＭＤ２のドレインに接続され、出力信号Ｓｏｕｔを生成する。出力段１５５は、第６トランジスタＭＤ６〜第９トランジスタＭＤ９の４つのトランジスタを有する。本実施形態では、第６トランジスタＭＤ６及び第７トランジスタＭＤ７はＮチャネルＭＯＳＦＥＴであり、第８トランジスタＭＤ８及び第９トランジスタＭＤ９はＰチャネルＭＯＳＦＥＴである。特に、第８トランジスタＭＤ８及び第９トランジスタＭＤ９は、エンハンスメント型の構造である。
【０４３４】
第６トランジスタＭＤ６及び第７トランジスタＭＤ７のゲートは、第２バイアス端子ＢＩＡＳ２と接続され、所定のバイアス電圧Ｖｂｉａｓ２が印加される。第６トランジスタＭＤ６のソースは第１トランジスタＭＤ１のドレインに接続され、第７トランジスタＭＤ７のソースは第２トランジスタＭＤ２のドレインに接続されている。第６トランジスタＭＤ６のドレインは第８トランジスタＭＤ８のドレインに接続され、第７トランジスタＭＤ７のドレインは第９トランジスタＭＤ９のドレインに接続されている。また第６トランジスタＭＤ６のドレインは出力端子ＯＵＴに接続されている。
【０４３５】
第８トランジスタＭＤ８及び第９トランジスタＭＤ９は、カレントミラー回路を構成している。詳細には、第８トランジスタＭＤ８のゲート及び第９トランジスタＭＤ９のゲートは共通に接続され、第９トランジスタＭＤ９のゲートは第９トランジスタＭＤ９のドレインに接続されている。第８トランジスタＭＤ８のソース及び第９トランジスタＭＤ９のソースは、第１の電源配線２に接続されている。
【０４３６】
補正回路１５６は、第１トランジスタＭＤ１のソース電圧Ｖｓ１及び第２トランジスタＭＤ２のソース電圧Ｖｓ２に基づいて、定電流回路１５４に流れる電流を補正する。補正回路１５６の２つの出力は、第１トランジスタＭＤ１のドレイン及び第２トランジスタＭＤ２のドレインと接続され、第１トランジスタＭＤ１のソース電圧Ｖｓ１と第２トランジスタＭＤ２のソース電圧Ｖｓ２との電位差に応じた差動の補正電流Ｉｃｍｐ１，Ｉｃｍｐ２を生成する。
【０４３７】
補正回路１５６は、補正差動対１５７及び補正電流源１５８を有する。
補正差動対１５７は、ＰＮＰ型の第１補正トランジスタＱ１及び第２補正トランジスタＱ２を有する。ＰＮＰ型のバイポーラトランジスタは、差動対１５１のＰチャネルＭＯＳＦＥＴと同極性である。第１補正トランジスタＱ１のベースには第１トランジスタＭＤ１のソース電圧Ｖｓ１が入力され、第２補正トランジスタＱ２のベースには第２トランジスタＭＤ２のソース電圧Ｖｓ２が入力される。第１補正トランジスタＱ１のコレクタは第１トランジスタＭＤ１のドレインに接続され、第２補正トランジスタＱ２のコレクタは第２トランジスタＭＤ２のドレインに接続されている。第１補正トランジスタＱ１及び第２補正トランジスタＱ２のエミッタは補正電流源１５８に接続されている。
【０４３８】
補正電流源１５８は、ＰチャネルＭＯＳＦＥＴである第１０トランジスタＭＤ１０を有する。第１０トランジスタＭＤ１０のソースは第１の電源配線２に接続され、第１０トランジスタＭＤ１０のドレインは補正差動対１５７に接続されている。第１０トランジスタＭＤ１０のゲートは第１バイアス端子ＢＩＡＳ１と接続されている。このため、補正電流源１５８が生成する定電流Ｉ２は、定電流源１５２の定電流Ｉｔと比例関係にある。
【０４３９】
次に、オペアンプ１Ｌの動作について説明する。
第１補償用抵抗ＲＤ１の抵抗値及び第２補償用抵抗ＲＤ２の抵抗値の間にミスマッチが発生し、ＲＤ１＝Ｒ、ＲＤ２＝Ｒ＋ΔＲとなったと仮定する。この場合、第１トランジスタＭＤ１の差動電流Ｉｍｂ１はΔＩ増加し（Ｉｍｂ１＝Ｉ／２＋ΔＩ）、第２トランジスタＭＤ２の差動電流Ｉｍｂ２はΔＩ減少する（Ｉｍｂ２＝Ｉ／２−ΔＩ）。このため、第２トランジスタＭＤ２のソース電圧Ｖｓ２が第１トランジスタＭＤ１のソース電圧Ｖｓ１よりも低くなることにより、補正差動対１５７の第２補正トランジスタＱ２に流れる補正電流Ｉｃｍｐ２が増加し（Ｉｃｍｐ２＝Ｉ２／２＋ΔＩ’）、第１補正トランジスタＱ１に流れる補正電流Ｉｃｍｐ１が減少する（Ｉｃｍｐ１＝Ｉ２／２−ΔＩ’）。
【０４４０】
差動対１５１から定電流回路１５４に流れ込む差動電流には、補正回路１５６の補正電流が重畳される。したがって、補正後の差動電流は、Ｉｍｂ１＋Ｉｃｍｐ１、Ｉｍｂ２＋Ｉｃｍｐ２である。つまり、第１トランジスタＭＤ１の電流Ｉｍｂ１の増加分ΔＩが、第１補正トランジスタＱ１の電流Ｉｃｍｐ１の減少分ΔＩ’と打ち消しあい、第２トランジスタＭＤ２の電流Ｉｍｂ２の減少分ΔＩが、第２補正トランジスタＱ２の電流Ｉｃｍｐ２の増加分ΔＩ’と打ち消しあう。このように、補正回路１５６は、第１補償用抵抗ＲＤ１及び第２補償用抵抗ＲＤ２のミスマッチに起因するソース電圧Ｖｓ１，Ｖｓ２の差分、言い換えればオペアンプ１Ｌの入力オフセット電圧Ｖｏｓを、差動の補正電流Ｉｃｍｐ１，Ｉｃｍｐ２に変換し、定電流回路１５４に流れる込むドレイン電流Ｉｍｂ１＋Ｉｃｍｐ１，Ｉｍｂ２＋Ｉｃｍｐ２が一定となるようにフィードバックがかかる。
【０４４１】
バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２の共通のバックゲートと第１の電源配線２とに接続されている。バックゲートバイアス回路２０は、第３バイアス端子ＢＩＡＳ３を介して第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに接続されている。バックゲートバイアス回路２０の構成は、第１実施形態のバックゲートバイアス回路２０の構成（図２参照）と同じである。バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のソース電位と第１の電源電圧ＶＤＤとの中間電圧よりも第１の電源電圧ＶＤＤ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２に印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第１の電源電圧ＶＤＤよりも高くてもよい。この場合、バイアス電圧ＶＢは、第１トランジスタＭＤ１及び第２トランジスタＭＤ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭＤ１及び第２トランジスタＭＤ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭＤ１及び第２トランジスタＭＤ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。バイアス電圧ＶＢは、第１の電源電圧ＶＤＤを含む所定範囲内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることが好ましい。より詳細には、バイアス電圧ＶＢは、第１の電源電圧ＶＤＤの±２０％以内の電圧のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることがより好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０４４２】
さらに、本実施形態では、出力段１５５の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、オペアンプ１Ｌの複数のトランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｌの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうち出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｌの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ｌにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は差動対１５１、定電流回路１５４、及び出力段１５５の一部であり、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は定電流源１５２、出力段１５５の他の一部、補正回路１５６、及びバックゲートバイアス回路２０である。
【０４４３】
本実施形態では、差動対１５１、定電流回路１５４、及び出力段１５５の一部のトランジスタにおけるチャネル領域の不純物濃度を、定電流源１５２、バックゲートバイアス回路２０、出力段１５５の他の一部、及び補正回路１５６のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１５１、定電流回路１５４、及び出力段１５５の一部を構成するトランジスタは、低濃度トランジスタであり、定電流源１５２、バックゲートバイアス回路２０、出力段１５５の他の一部、及び補正回路１５６を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭＤ１、第２トランジスタＭＤ２、第４トランジスタＭＤ４、第５トランジスタＭＤ５、第８トランジスタＭＤ８、第９トランジスタＭＤ９、及び第１１トランジスタＭＤ１１におけるチャネル領域の不純物濃度を、バックゲートバイアス回路２０の各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタ、第３トランジスタＭＤ３、第６トランジスタＭＤ６、第７トランジスタＭＤ７、第１０トランジスタＭＤ１０、並びに第１２トランジスタＭＤ１２におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭＤ１、第２トランジスタＭＤ２、第４トランジスタＭＤ４、第５トランジスタＭＤ５、第８トランジスタＭＤ８、第９トランジスタＭＤ９、及び第１１トランジスタＭＤ１１は低濃度トランジスタであり、バックゲートバイアス回路の各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタ、第３トランジスタＭＤ３、第６トランジスタＭＤ６、第７トランジスタＭＤ７、第１０トランジスタＭＤ１０、並びに第１２トランジスタＭＤ１２は高濃度トランジスタである。
【０４４４】
各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭ５〜Ｍ９，ＭＤ３，ＭＤ６，ＭＤ７，ＭＤ１０，ＭＤ１２及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭ５〜Ｍ９，ＭＤ３，ＭＤ６，ＭＤ７，ＭＤ１０，ＭＤ１２及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度の約１／１０である。
【０４４５】
なお、各トランジスタＭＤ１〜ＭＤ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。
【０４４６】
本実施形態によれば、以下の効果が得られる。
（１５−１）バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲート（第１トランジスタＭＤ１及び第２トランジスタＭＤ２のＮ型ウェル層３９におけるバックゲートにバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第１トランジスタＭＤ１及び第２トランジスタＭＤ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢを印加する。これにより、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートソース間電圧ＶＢＳが大きくなるため、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のトランスコンダクタンスｇｍ１２が大きくなる。したがって、オペアンプ１Ｌの出力信号Ｓｏｕｔのノイズを低減できる。
【０４４７】
（１５−２）バックゲートバイアス回路２０は、バイアス電圧ＶＢを第１の電源電圧ＶＤＤよりも大きくすることにより、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のトランスコンダクタンスｇｍ１２が一層大きくなるため、オペアンプ１Ｌの出力信号Ｓｏｕｔのノイズを一層低減できる。
【０４４８】
（１５−３）バイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２の寄生ダイオードがオンする電圧未満に設定することにより、第１トランジスタＭＤ１及び第２トランジスタＭＤ２が安定して動作できる。
【０４４９】
（１５−４）バイアス電圧ＶＢを第１の電源電圧ＶＤＤを含む所定範囲内のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳが大きくなるため、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＤ１及び第２トランジスタＭＤ２が安定して動作できる。特に、バイアス電圧ＶＢを第１の電源電圧ＶＤＤの±２０％以内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近となるため、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＤ１及び第２トランジスタＭＤ２がより安定して動作できる。
【０４５０】
（１５−５）オペアンプ１Ｌが補正回路１５６を有する。この構成によれば、補正回路１５６によって差動対１５１から定電流回路１５４に流れ込む差動電流に補正電流が流れるため、位相補償用の第１補償用抵抗ＲＤ１及び第２補償用抵抗ＲＤ２のミスマッチに起因するオペアンプ１Ｌの入力オフセット電圧Ｖｏｓを小さくすることができる。
【０４５１】
（１５−６）差動対１５１を構成する第１トランジスタＭＤ１及び第２トランジスタＭＤ２のチャネル領域の不純物濃度は、第６トランジスタＭＤ６のチャネル領域の不純物濃度及びバックゲートバイアス回路２０の複数のトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０４５２】
（１５−７）定電流回路１５４の電流源を構成する第４トランジスタＭＤ４及び第５トランジスタＭＤ５のチャネル領域の不純物濃度、及び第１１トランジスタＭＤ１１のチャネル領域の不純物濃度は、第６トランジスタＭＤ６のチャネル領域の不純物濃度及びバックゲートバイアス回路２０の複数のトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い定電流回路１５４の電流源を構成する各トランジスタＭＤ４，ＭＤ５のチャネル領域の不純物濃度及び第１１トランジスタＭＤ１１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０４５３】
（１５−８）カレントミラー回路を構成する第８トランジスタＭＤ８及び第９トランジスタＭＤ９のチャネル領域の不純物濃度は、第６トランジスタＭＤ６のチャネル領域の不純物濃度及びバックゲートバイアス回路２０の複数のトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路の各トランジスタＭＤ８，ＭＤ９の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｌの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０４５４】
（１５−９）差動対１５１を構成する第１トランジスタＭＤ１及び第２トランジスタＭＤ２のチャネル領域の不純物濃度と、カレントミラー回路を構成する第８トランジスタＭＤ８及び第９トランジスタＭＤ９のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＤ１，ＭＤ２のＮ型ウェル層７０を形成する工程と、各トランジスタＭＤ８，ＭＤ９のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｌを製造する工程を簡略化することができる。
【０４５５】
（１５−１０）定電流源１５２における第３トランジスタＭＤ３のチャネル領域の不純物濃度と、補正電流源１５８における第１０トランジスタＭＤ１０のチャネル領域の不純物濃度と、第１２トランジスタＭＤ１２のチャネル領域の不純物濃度と、バックゲートバイアス回路２０における各トランジスタＭ５，Ｍ８，Ｍ９のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、第３トランジスタＭＤ３のＮ型ウェル層６３を形成する工程と、第１０トランジスタＭＤ１０のＮ型ウェル層６３を形成する工程と、第１２トランジスタＭＤ１２のＮ型ウェル層６３を形成する工程と、各トランジスタＭ６，Ｍ７のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｌを製造する工程を簡略化することができる。
【０４５６】
（１５−１１）出力段１５５における第６トランジスタＭＤ６及び第７トランジスタＭＤ７のチャネル領域の不純物濃度と、バックゲートバイアス回路２０における各トランジスタＭ６，Ｍ７及び定電流源２１のトランジスタのチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＤ６，ＭＤ７のＰ型ウェル層４１を形成する工程と、各トランジスタＭ６，Ｍ７及び定電流源２１のトランジスタのＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｌを製造する工程を簡略化することができる。
【０４５７】
（第１５実施形態の変形例）
本実施形態のオペアンプ１Ｌは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０４５８】
・オペアンプ１Ｌにおいて、第１の電源配線２と差動対１５１との間、より詳細には第１の電源配線２と定電流源１５２との間に第５実施形態の降圧回路１００を追加することもできる。この構成によれば、第５実施形態と同様の効果が得られる。また、バックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように、第３の電源配線４に接続することもできる。この構成によれば、第６実施形態と同様の効果が得られる。
【０４５９】
・図３１に示すオペアンプ１Ｌは、図３２に示すオペアンプ１Ｌのように変更できる。図３２のオペアンプ１Ｌは、図３１のオペアンプ１Ｌに比べ、差動増幅段１５０及び出力段１５５のＭＯＳＦＥＴにおけるチャネル領域の導電型が主に異なる。図３２では、説明の便宜上、補正回路１５６を簡略化して示している。
【０４６０】
図３２に示すように、差動対１５１の第１トランジスタＭＤ１及び第２トランジスタＭＤ２及び定電流源１５２の第３トランジスタＭＤ３はＮチャネルＭＯＳＦＥＴであり、定電流回路１５４の第４トランジスタＭＤ４及び第５トランジスタＭＤ５はＰチャネルＭＯＳＦＥＴである。出力段１５５の第６トランジスタＭＤ６及び第７トランジスタＭＤ７はＰチャネルＭＯＳＦＥＴであり、第８トランジスタＭＤ８及び第９トランジスタＭＤ９はＮチャネルＭＯＳＦＥＴである。また第１１トランジスタＭＤ１１はＰチャネルＭＯＳＦＥＴであり、第１２トランジスタＭＤ１２はＮチャネルＭＯＳＦＥＴである。
【０４６１】
第１トランジスタＭＤ１のドレインは第４トランジスタＭＤ４のドレインに接続され、第２トランジスタＭＤ２のドレインは第５トランジスタＭＤ５のドレインに接続されている。第１トランジスタＭＤ１のソースは第１補償用抵抗ＲＤ１に接続され、第２トランジスタＭＤ２のソースは第２補償用抵抗ＲＤ２に接続されている。第３トランジスタＭＤ３のドレインは第１補償用抵抗ＲＤ１及び第２補償用抵抗ＲＤ２に接続され、第３トランジスタＭＤ３のソースは第２の電源配線３に接続されている。第４トランジスタＭＤ４、第５トランジスタＭＤ５、及び第１１トランジスタＭＤ１１のソースは第１の電源配線２に接続されている。第８トランジスタＭＤ８、第９トランジスタＭＤ９、及び第１２トランジスタＭＤ１２のソースは第２の電源配線３に接続されている。第８トランジスタＭＤ８のドレインは第６トランジスタＭＤ６のドレインに接続され、第９トランジスタＭＤ９のドレインは第７トランジスタＭＤ７のドレインに接続され、第１２トランジスタＭＤ１２のドレインは第１１トランジスタＭＤ１１のドレインに接続されている。
【０４６２】
バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２の共通のバックゲートと第２の電源配線３とに接続されている。バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のソース電位よりも第２の電源電圧ＶＳＳ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のソース電位と第２の電源電圧ＶＳＳとの中間電圧よりも第２の電源電圧ＶＳＳ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭＤ１及び第２トランジスタＭＤ２のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第２の電源電圧ＶＳＳよりも低くてもよい。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳを含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳの±２０％以内の電圧のうちの第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。この構成によれば、第１トランジスタＭＤ１及び第２トランジスタＭＤ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１の出力信号Ｓｏｕｔのノイズを低減できる。このような図３２のオペアンプ１Ｌにおいても、本実施形態のオペアンプ１Ｌと同様の効果が得られる。
【０４６３】
・図３２のオペアンプ１Ｌにおいて、図１８のオペアンプ１Ｂの昇圧回路１０３を追加することもできる。この構成によれば、図１８のオペアンプ１Ｂと同様の効果が得られる。また、図３２のオペアンプ１Ｌのバックゲートバイアス回路２０は、図２０のオペアンプ１Ｃのように第４の電源配線５に接続することもできる。この構成によれば、図２０のオペアンプ１Ｃと同様の効果が得られる。
【０４６４】
・図３１及び図３２のオペアンプ１Ｌにおいて各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、図３１及び図３２のオペアンプ１Ｌにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０４６５】
・図３１及び図３２のオペアンプ１Ｌにおいて各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、図３１及び図３２のオペアンプ１Ｌにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、図３１及び図３２のオペアンプ１Ｌにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、図３１及び図３２のオペアンプ１Ｌは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０４６６】
（第１６実施形態）
図３３を参照して、第１６実施形態のオペアンプ１Ｍについて説明する。本実施形態のオペアンプ１Ｍは、第１５実施形態のオペアンプ１Ｌと比較して、バックゲートバイアス回路２０が省略され、第８実施形態の第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３が追加された点が異なる。
【０４６７】
第１抵抗Ｒ１は、第２の電源配線３と第４トランジスタＭＤ４との間に設けられている。第１抵抗Ｒ１の第１端子は第４トランジスタＭＤ４のソースに接続され、第１抵抗Ｒ１の第２端子は第２の電源配線３に接続されている。
【０４６８】
第２抵抗Ｒ２は、第２の電源配線３と第５トランジスタＭＤ５との間に設けられている。第２抵抗Ｒ２の第１端子は第５トランジスタＭＤ５のソースに接続され、第２抵抗Ｒ２の第２端子は第２の電源配線３に接続されている。
【０４６９】
第３抵抗Ｒ３は、第２の電源配線３と第１１トランジスタＭＤ１１との間に設けられている。第３抵抗Ｒ３の第１端子は第１１トランジスタＭＤ１１のソースに接続され、第３抵抗Ｒ３の第２端子は第２の電源配線３に接続されている。
【０４７０】
第１制御部１１０Ａは、第１の電源配線２と、第４トランジスタＭＤ４と第１抵抗Ｒ１との間のノードＮＦ１とに接続されている。第１制御部１１０Ａは、第４トランジスタＭＤ４のソースと第１抵抗Ｒ１との間のノードＮＦ１に供給する電流を制御することにより、第４トランジスタＭＤ４のソース電位を制御する。本実施形態の第１制御部１１０Ａの第１の制御用トランジスタＭＡ１はＮチャネルＭＯＳＦＥＴである。第１定電流源１１１は、トランジスタ（図示略）を含む。第１定電流源１１１のトランジスタはＰチャネルＭＯＳＦＥＴである。第１定電流源１１１のトランジスタのドレインは第１の制御用トランジスタＭＡ１のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第１の制御用トランジスタＭＡ１のソースは第４トランジスタＭＤ４のソースと第１抵抗Ｒ１との間のノードＮＦ１に接続され、第１の制御用トランジスタＭＡ１のゲートは第４トランジスタＭＤ４のゲート及びドレインに接続されている。この構成により、第１制御部１１０Ａは、定電流源１５２の定電流Ｉｔに比例した第１電流Ｉｃ１がノードＮＦ１に供給される。
【０４７１】
第２制御部１１０Ｂは、第１の電源配線２と、第５トランジスタＭＤ５と第２抵抗Ｒ２との間のノードＮＦ２とに接続されている。第２制御部１１０Ｂは、第５トランジスタＭＤ５のソースと第２抵抗Ｒ２との間のノードＮＦ２に供給する電流を制御することにより、第５トランジスタＭＤ５のソース電位を制御する。本実施形態の第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２はＮチャネルＭＯＳＦＥＴである。第２定電流源１１２は、トランジスタ（図示略）を含む。第２定電流源１１２のトランジスタはＰチャネルＭＯＳＦＥＴである。第２定電流源１１２のトランジスタのドレインは第２の制御用トランジスタＭＡ２のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第２の制御用トランジスタＭＡ２のソースは第５トランジスタＭＤ５のソースと第２抵抗Ｒ２との間のノードＮＦ２に接続され、第２の制御用トランジスタＭＡ２のゲートは第４トランジスタＭＤ４のゲート及びドレインに接続されている。この構成により、第２制御部１１０Ｂは、定電流源１５２の定電流Ｉｔに比例した第２電流Ｉｃ２がノードＮＦ２に供給される。
【０４７２】
このように、第４トランジスタＭＤ４のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第５トランジスタＭＤ５のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第４トランジスタＭＤ４のソース電位及び第５トランジスタＭＤ５のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第４トランジスタＭＤ４及び第５トランジスタＭＤ５のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＤ４，ＭＤ５のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が低下する。
【０４７３】
さらに、本実施形態のオペアンプ１Ｍの各トランジスタＭＤ１〜ＭＤ１２は、第１５実施形態の各トランジスタＭＤ１〜ＭＤ１２と同じ構成である。このため、第１５実施形態の（１５−６）〜（１５−１１）の効果に準じた効果が得られる。
【０４７４】
また、第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度を、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１は低濃度トランジスタであり、各トランジスタＭＡ１，ＭＡ２は高濃度トランジスタである。各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＡ１，ＭＡ２は、表面チャネル型のＭＯＳＦＥＴである。
【０４７５】
本実施形態によれば、第１５実施形態の（１５−５）の効果に加え、以下の効果が得られる。
（１６−１）各制御部１１０Ａ，１１０Ｂによって能動負荷の各トランジスタＭＤ４，ＭＤ５のソース電位が上昇するように制御されることにより、各トランジスタＭＤ４，ＭＤ５に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＤ４，ＭＤ５のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｍの出力信号Ｓｏｕｔのノイズを低減できる。
【０４７６】
（１６−２）定電流源１５２における第３トランジスタＭＤ３のチャネル領域の不純物濃度と、補正電流源１５８における第１０トランジスタＭＤ１０のチャネル領域の不純物濃度と、第１２トランジスタＭＤ１２のチャネル領域の不純物濃度と、第１制御部１１０Ａの定電流源１１１のトランジスタ及び第２制御部１１０Ｂの定電流源１１２のトランジスタにおけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、第３トランジスタＭＤ３のＮ型ウェル層６３を形成する工程と、第１０トランジスタＭＤ１０のＮ型ウェル層６３を形成する工程と、第１２トランジスタＭＤ１２のＮ型ウェル層６３を形成する工程と、各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｍを製造する工程を簡略化することができる。
【０４７７】
（１６−３）出力段１５５における第６トランジスタＭＤ６及び第７トランジスタＭＤ７のチャネル領域の不純物濃度と、第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＤ６，ＭＤ７のＰ型ウェル層４１を形成する工程と、各トランジスタＭＡ１，ＭＡ２のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｍを製造する工程を簡略化することができる。
【０４７８】
（第１６実施形態の変形例）
本実施形態のオペアンプ１Ｍは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０４７９】
・オペアンプ１Ｍから第１制御部１１０Ａ及び第２制御部１１０Ｂを省略してもよい。この場合、第１抵抗Ｒ１及び第２抵抗Ｒ２によって各トランジスタＭＤ４，ＭＤ５のソース電位が上昇する。
【０４８０】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、及び第３抵抗Ｒ３の抵抗値は、第４トランジスタＭＤ４、第５トランジスタＭＤ５、及び第１１トランジスタＭＤ１１の比に応じて変更してもよい。
【０４８１】
・オペアンプ１Ｍの各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｍにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０４８２】
・オペアンプ１Ｍの各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｍにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｍにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｍは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０４８３】
（第１７実施形態）
図３４を参照して、第１７実施形態のオペアンプ１Ｎについて説明する。本実施形態のオペアンプ１Ｎは、第１６実施形態のオペアンプ１Ｍと比較して、第１制御部１１０Ａ及び第２制御部１１０Ｂが省略され、電流調整部１２０Ｃが追加された点が異なる。
【０４８４】
電流調整部１２０Ｃは、差動対１５１に電流を供給する電流供給部１２１と、差動対１５１からの電流の一部を引き抜く分岐部１２２とを有する。
電流供給部１２１は、トランジスタＭＢ７、第１１トランジスタＭＤ１１、及び第１２トランジスタＭＤ１２から構成されている。本実施形態のトランジスタＭＢ７はＰチャネルＭＯＳＦＥＴである。トランジスタＭＢ７は、差動対１５１と第１の電源配線２との間に設けられている。トランジスタＭＢ７のソースは第１の電源配線２に接続され、トランジスタＭＢ７のドレインは差動対１５１の各トランジスタＭＤ１，ＭＤ２のソースに接続され、トランジスタＭＢ７のゲートは第１バイアス端子ＢＩＡＳ１に接続される。
【０４８５】
本実施形態では、第１２トランジスタＭＤ１２の電流量と第１１トランジスタＭＤ１１の電流量とは互いに等しい。また第１２トランジスタＭＤ１２とトランジスタＭＢ７とのサイズ比（電流比）は、１：１である。
【０４８６】
電流調整部１２０Ｃの分岐部１２２は、第１４実施形態の電流調整部１２０Ｂの分岐部１２２と同様の構成である。
第１分岐回路１２３は、能動負荷の第３トランジスタに相当する第４トランジスタＭＤ４と並列に接続された第１の調整用トランジスタの一例である第１の分岐用トランジスタＭＢ４を含む。第１分岐回路１２３は、第１トランジスタＭＤ１のドレインと、第４トランジスタＭＤ４と第１抵抗Ｒ１との間のノードＮＧ１とに接続されている。より詳細には、第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭＤ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースはノードＮＧ１に接続されている。
【０４８７】
第２分岐回路１２４は、能動負荷の第４トランジスタに相当する第５トランジスタＭＤ５と並列に接続された第２の調整用トランジスタの一例である第２の分岐用トランジスタＭＢ５を含む。第２分岐回路１２４は、第２トランジスタＭＤ２のドレインと、第５トランジスタＭＤ５と第２抵抗Ｒ２との間のノードＮＧ２とに接続されている。より詳細には、第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭＤ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースはノードＮＧ２に接続されている。
【０４８８】
各トランジスタＭＢ４，ＭＢ５のゲートは、第４トランジスタＭＤ４及び第１１トランジスタＭＤ１１のゲートに共通して接続されている。このように各トランジスタＭＤ４，ＭＢ４，ＭＢ５は、第１１トランジスタＭＤ１１とカレントミラー回路を構成している。すなわち、第１１トランジスタＭＤ１１のゲート電圧によって、各トランジスタＭＤ４，ＭＢ４，ＭＢ５のゲート電圧が制御される。
【０４８９】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＤ１１，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第１１トランジスタＭＤ１１の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第１１トランジスタＭＤ１１に生成する。
【０４９０】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第４トランジスタＭＤ４及び第５トランジスタＭＤ５との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第４トランジスタＭＤ４のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第３トランジスタＭ３に流れる電流（第４トランジスタＭ４に流れる電流）と等しくなる。
【０４９１】
次に、オペアンプ１Ｎに流れる電流、特に電流調整部１２０Ｃに流れる電流について説明する。
オペアンプ１Ｎにおいて、差動対１５１には、定電流Ｉｔ及びトランジスタＭＢ７から供給電流ＩＤＢ７が供給される。供給電流ＩＤＢ７は、電流Ｉｍｂ１２に比例した電流である。本実施形態では、第１１トランジスタＭＤ１１と第１２トランジスタＭＤ１２との電流比が１：１であるため、第１１トランジスタＭＤ１１には電流Ｉｍｂ１２が流れる。そして、供給電流ＩＤＢ７は、各トランジスタＭＤ１２，ＭＢ７からなるカレントミラー回路によって第１１トランジスタＭＤ１１に流れる電流Ｉｍｂ１２に比例した電流である。本実施形態では、第１２トランジスタＭＤ１２とトランジスタＭＢ７との電流比が１：１であるため、供給電流ＩＤＢ７は電流Ｉｍｂ１２と等しい。詳述すると、電流Ｉｍｂ１２は、各トランジスタＭＤ４，ＭＤ１１，ＭＢ４，ＭＢ５からなるカレントミラー回路によって電流Ｉｍｂ４に比例した電流である。本実施形態では、各トランジスタＭＢ４，ＭＢ５と各トランジスタＭＤ４，ＭＤ５との電流比は１：１であるため、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５は、電流Ｉｍｂ４と等しい。加えて、第１１トランジスタＭＤ１１と各トランジスタＭＢ４，ＭＢ５とはカレントミラー回路を構成しているため、第１１トランジスタＭＤ１１に流れる電流Ｉｍｂ１２は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。すなわち、差動対１５１に供給される供給電流ＩＤＢ７は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。さらに、各トランジスタＭ４，Ｍ５，ＭＢ４，ＭＢ５に流れる電流は互いに等しいため、各トランジスタＭ４，Ｍ５に流れる電流を合計した電流（ＩＤ３＋ＩＤ４）、すなわち定電流Ｉｔと、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流（ＩＤＢ４＋ＩＤＢ５）とは互いに等しい。このため、本実施形態では、供給電流ＩＤＢ７と定電流Ｉｔとが互いに等しい。
【０４９２】
また、各トランジスタＭＤ１，ＭＤ２のそれぞれに流れる電流Ｉｍｂ１，Ｉｍｂ２は、定電流Ｉｔと供給電流ＩＤＢ７との入力が同相の場合、すなわち入力信号であるゲート電圧が同相の場合、Ｉｍｂ１，Ｉｍｂ２＝（Ｉｔ＋ＩＤＢ７）／２となる。このように、各トランジスタＭＤ１，ＭＤ２に流れる電流Ｉｍｂ１，Ｉｍｂ２は、定電流Ｉｔの１／２よりも供給電流ＩＤＢ７の１／２分だけ大きくなる。一方、第４トランジスタＭＤ４とカレントミラー回路を構成する分岐部１２２の各トランジスタＭＢ４，ＭＢ５により、各トランジスタＭＤ１，ＭＤ２のドレインより電流ＩＤＢ４，ＩＤＢ５がそれぞれ引き抜かれる。これにより、補正電流Ｉｃｍｐ１，Ｉｃｍｐ２を考慮しない場合、第４トランジスタＭＤ４に流れる電流Ｉｍｂ４は、Ｉｍｂ１−ＩＤＢ４となり、第５トランジスタＭＤ５に流れる電流Ｉｍｂ５は、Ｉｍｂ２−ＩＤＢ５となる。このため、本実施形態の電流ＩＤＢ４，ＩＤＢ５のそれぞれは、供給電流ＩＤＢ７の１／２となる。すなわち、各トランジスタＭＤ１，ＭＤ２に流れる電流の増加分を各トランジスタＭＢ４，ＭＢ５に流している。このように、電流調整部１２０Ｃは、差動対１５１の各トランジスタＭＤ１，ＭＤ２に流す電流を増加させても、能動負荷の各トランジスタＭＤ４，ＭＤ５に流れる電流を増加させない。
【０４９３】
加えて、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４は、第４トランジスタＭ４と第１抵抗Ｒ１との間のノードＮＧ１に流れ、第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５は、第５トランジスタＭ５と第２抵抗Ｒ２との間のノードＮＧ２に流れる。このため、第４トランジスタＭＤ４のソース電位及び第５トランジスタＭＤ５のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第４トランジスタＭＤ４及び第５トランジスタＭＤ５のソース電位が上昇する。このように、本実施形態では、第１６実施形態と同様に、各トランジスタＭＤ４，ＭＤ５のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が一層低下する。
【０４９４】
さらに、本実施形態のオペアンプ１Ｍの各トランジスタＭＤ１〜ＭＤ１２は、第１５実施形態の各トランジスタＭＤ１〜ＭＤ１２と同じ構成である。このため、第１５実施形態の（１５−６）〜（１５−１１）の効果に準じた効果が得られる。
【０４９５】
また、各トランジスタＭＢ４，ＭＢ５，ＭＢ７は、第９実施形態の各トランジスタＭＢ１〜ＭＢ５と同じ構成である。つまり、各トランジスタＭＢ４，ＭＢ５，ＭＢ７は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＢ４，ＭＢ５，ＭＢ７におけるチャネル領域の不純物濃度を、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ４，ＭＢ５，ＭＢ７におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１は低濃度トランジスタであり、各トランジスタＭＢ４，ＭＢ５，ＭＢ７は高濃度トランジスタである。各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ４，ＭＢ５，ＭＢ７におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ４，ＭＢ５，ＭＢ７におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＢ４，ＭＢ５，ＭＢ７は、表面チャネル型のＭＯＳＦＥＴである。
【０４９６】
本実施形態によれば、第１５実施形態の（１５−５）の効果に加え、以下の効果が得られる。
（１７−１）電流調整部１２０Ｃによって差動対１５１に供給する電流を増加させる一方、能動負荷に供給する電流を増加させないため、差動対１５１の各トランジスタＭＤ１，ＭＤ２のトランスコンダクタンスが増加し、能動負荷の各トランジスタＭＤ４，ＭＤ５のトランスコンダクタンスの増加を抑制する。したがって、オペアンプ１Ｎの出力信号Ｓｏｕｔのノイズを低減できる。
【０４９７】
（１７−２）能動負荷に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２によって能動負荷の各トランジスタＭＤ４，ＭＤ５のソース電位を上昇させることができるため、各トランジスタＭＤ４，ＭＤ５に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＤ４，ＭＤ５のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｎの出力信号Ｓｏｕｔのノイズを低減できる。
【０４９８】
（１７−３）定電流源１５２における第３トランジスタＭＤ３のチャネル領域の不純物濃度と、補正電流源１５８における第１０トランジスタＭＤ１０のチャネル領域の不純物濃度と、第１２トランジスタＭＤ１２のチャネル領域の不純物濃度と、電流供給部１２１のトランジスタＭＢ６のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、第３トランジスタＭＤ３のＮ型ウェル層６３を形成する工程と、第１０トランジスタＭＤ１０のＮ型ウェル層６３を形成する工程と、第１２トランジスタＭＤ１２のＮ型ウェル層６３を形成する工程と、トランジスタＭＢ６のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｎを製造する工程を簡略化することができる。
【０４９９】
（１７−４）出力段１５５における第６トランジスタＭＤ６及び第７トランジスタＭＤ７のチャネル領域の不純物濃度と、第１の分岐用トランジスタＭＢ４及び第２の分岐用トランジスタＭＢ５のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＤ６，ＭＤ７のＰ型ウェル層４１を形成する工程と、各トランジスタＭＢ４，ＭＢ５のＰ型ウェル層４１を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｎを製造する工程を簡略化することができる。
【０５００】
（第１７実施形態の変形例）
本実施形態のオペアンプ１Ｎは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０５０１】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、及び第３抵抗Ｒ３の抵抗値は、第４トランジスタＭＤ４、第５トランジスタＭＤ５、及び第１１トランジスタＭＤ１１の比に応じて変更してもよい。
【０５０２】
・オペアンプ１Ｎから第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３を省略し、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のソース及び第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のソースを第２の電源配線３に接続してもよい。この場合、第１１実施形態のオペアンプ１Ｈのように調整電流源１２５をオペアンプ１Ｎに追加してもよい。調整電流源１２５のトランジスタＭＢ６と、各トランジスタＭＤ１１，ＭＢ４，ＭＢ５との接続構成は、第１１実施形態と同様である。
【０５０３】
・オペアンプ１Ｎに第１４実施形態の電流制御部１３０を追加してもよい。電流制御部１３０の第１制御部１３１はノードＮＧ１に接続され、第２制御部１３２はノードＮＧ２に接続される。この場合、分岐部１２２の第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のソース及び第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のソースは、第２の電源配線３に接続される。
【０５０４】
・オペアンプ１Ｎの各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、オペアンプ１Ｎにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０５０５】
・オペアンプ１Ｎの各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＤ１，ＭＤ２，ＭＤ４，ＭＤ５，ＭＤ８，ＭＤ９，ＭＤ１１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｎにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｎにおいて差動対１５１を構成する各トランジスタＭＤ１，ＭＤ２の組、カレントミラー回路を構成する各トランジスタＭＤ８，ＭＤ９の組、及びカレントミラー回路を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｎは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０５０６】
（第１８実施形態）
図３５を参照して、第１８実施形態のオペアンプ１Ｐについて説明する。
オペアンプ１Ｐは、反転入力端子ＩＮＮと非反転入力端子ＩＮＰの電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ｐは、差動増幅段１６０、ＡＢ級バイアス回路１６５、バックゲートバイアス回路２０、及び出力段１６６を備える。差動増幅段１６０は、差動対１６１、定電流源１６２、カスコードカレントミラー回路１６３、及びバイアス回路１６４を有する。オペアンプ１Ｐは、ひとつの半導体基板に一体集積化されている。
【０５０７】
差動対１６１は、非反転入力端子ＩＮＰと接続される第１トランジスタＭＥ１と、反転入力端子ＩＮＮと接続される第２トランジスタＭＥ２とを含む。本実施形態の差動対１６１は、ＰチャネルＭＯＳＦＥＴで構成されている。第１トランジスタＭＥ１及び第２トランジスタＭＥ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＥ１及び第２トランジスタＭＥ２は、エンハンスメント型の構造である。第１トランジスタＭＥ１のゲートは非反転入力端子ＩＮＰと接続され、第２トランジスタＭＥ２のゲートは反転入力端子ＩＮＮと接続される。第１トランジスタＭＥ１のソース及び第２トランジスタＭＥ２のソースは共通に接続されている。
【０５０８】
定電流源１６２は、差動対１６１に接続された第３トランジスタＭＥ３を含む。本実施形態の第３トランジスタＭＥ３は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭＥ３のドレインは各トランジスタＭＥ１，ＭＥ２のソースに接続され、第３トランジスタＭＥ３のソースは第１の電源配線２に接続されている。第３トランジスタＭＥ３のゲートは、第１バイアス回路（図示略）からのバイアス電圧Ｖｂｐ１が入力される。定電流源１６２は、バイアス電圧Ｖｂｐ１に基づいて定電流Ｉｔを供給する。
【０５０９】
カスコードカレントミラー回路１６３は、差動対１６１と接続される能動負荷である。カスコードカレントミラー回路１６３は、同型のトランジスタを２段積みして構成され、第４トランジスタＭＥ４〜第７トランジスタＭＥ７を含む。本実施形態では、第４トランジスタＭＥ４〜第７トランジスタＭＥ７は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第４トランジスタＭＥ４及び第５トランジスタＭＥ５は、エンハンスメント型の構造である。
【０５１０】
第４トランジスタＭＥ４は、第２トランジスタＭＥ２と直列に設けられている。より詳細には、第４トランジスタＭＥ４は、第２トランジスタＭＥ２のドレインと第２の電源配線３との間に設けられている。第５トランジスタＭＥ５は、第１トランジスタＭＥ１と直列に設けられている。より詳細には、第５トランジスタＭＥ５は、第１トランジスタＭＥ１のドレインと第２の電源配線３との間に設けられている。第６トランジスタＭＥ６は第４トランジスタＭＥ４に縦積みされ、第７トランジスタＭＥ７は第５トランジスタＭＥ５に縦積みされている。より詳細には、第６トランジスタＭＥ６のソースは第４トランジスタＭＥ４のドレインに接続され、第７トランジスタＭＥ７のソースは第５トランジスタＭＥ５のドレインに接続されている。第６トランジスタＭＥ６及び第７トランジスタＭＥ７のゲートは共通に接続され、第２バイアス回路（図示略）に接続されている。第６トランジスタＭＥ６及び第７トランジスタＭＥ７のゲートは、第２バイアス回路からのバイアス電圧Ｖｂｎ１により、適切にバイアスされている。第４トランジスタＭＥ４及び第５トランジスタＭＥ５のゲートは、第６トランジスタＭＥ６のドレインと接続されている。なお、第１トランジスタＭＥ１及び第２トランジスタＭＥ２がデプレッション型の場合、図３５に示す回路構成により、入力フルスイング（Rail-to-Rail）を実現できる。
【０５１１】
また、第４トランジスタＭＥ４〜第７トランジスタＭＥ７は、第１のコンパレータ１６７に接続されている。詳細には、第６トランジスタＭＥ６のドレインが第１のコンパレータ１６７の非反転入力端子に接続され、第７トランジスタＭＥ７のドレインが第１のコンパレータ１６７の反転入力端子に接続され、第４トランジスタＭＥ４及び第５トランジスタＭＥ５のゲートが第１のコンパレータ１６７の出力端子に接続されている。これにより、第１のコンパレータ１６７は、第６トランジスタＭＥ６のドレイン電圧と第７トランジスタＭＥ７のドレイン電圧とが一致するように第４トランジスタＭＥ４及び第５トランジスタＭＥ５のゲートに出力信号を出力する。
【０５１２】
バイアス回路１６４は、カスコードカレントミラー回路１６３を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路１６４は、同型のトランジスタを２段積みして構成され、第８トランジスタＭＥ８〜第１１トランジスタＭＥ１１を含む。本実施形態では、第８トランジスタＭＥ８〜第１１トランジスタＭＥ１１は、ＰチャネルＭＯＳＦＥＴである。特に、第８トランジスタＭＥ８及び第９トランジスタＭＥ９は、エンハンスメント型の構造である。第８トランジスタＭＥ８及び第９トランジスタＭＥ９は、所定の電流を生成する電流源を構成する。第８トランジスタＭＥ８及び第９トランジスタＭＥ９のゲートは第１バイアス回路によって適切にバイアスされる。第１０トランジスタＭＥ１０のゲートは第３バイアス回路（図示略）に接続されている。第１０トランジスタＭＥ１０のゲートは、第３バイアス回路からのバイアス電圧Ｖｂｐ２により、適切にバイアスされる。また、第８トランジスタＭＥ８、第９トランジスタＭＥ９、及び第１１トランジスタＭＥ１１は、第２のコンパレータ１６８に接続されている。詳細には、第８トランジスタＭＥ８のドレインが第２のコンパレータ１６８の非反転入力端子に接続され、第９トランジスタＭＥ９のドレインが第２のコンパレータ１６８の反転入力端子に接続され、第１１トランジスタＭＥ１１のゲートは第２のコンパレータ１６８の出力端子に接続されている。これにより、第２のコンパレータ１６８は、第８トランジスタＭＥ８のドレイン電圧と第９トランジスタＭＥ９のドレイン電圧との差が所定値以上のとき、第１１トランジスタＭＥ１１をオンすることにより、第１１トランジスタＭＥ１１を介してＡＢ級バイアス回路１６５及び出力段１６６に電流が供給されることを停止する。
【０５１３】
ＡＢ級バイアス回路１６５は、第１２トランジスタＭＥ１２〜第１９トランジスタＭＥ１９を含み、バイアス時の少ないバイアス電流から動作時の大きな駆動電流を引き出す出力バッファ回路である。
【０５１４】
第１２トランジスタＭＥ１２〜第１４トランジスタＭＥ１４は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。第１２トランジスタＭＥ１２はＰチャネルＭＯＳＦＥＴであり、第１３トランジスタＭＥ１３及び第１４トランジスタＭＥ１４はＮチャネルＭＯＳＦＥＴである。第１２トランジスタＭＥ１２のソースは第１の電源配線２に接続され、第１２トランジスタＭＥ１２のゲートは第１バイアス回路からバイアス電圧Ｖｂｐ１が入力される。第１３トランジスタＭＥ１３のドレインは第１２トランジスタＭＥ１２のドレインに接続され、第１３トランジスタＭＥ１３のソースは第１４トランジスタＭＥ１４のドレインに接続され、第１３トランジスタＭＥ１３のゲートは第１３トランジスタＭＥ１３のドレインに接続されている。第１４トランジスタＭＥ１４のゲートは第１４トランジスタＭＥ１４のドレインに接続され、第１４トランジスタＭＥ１４のソースは第２の電源配線３に接続されている。
【０５１５】
第１５トランジスタＭＥ１５〜第１７トランジスタＭＥ１７は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。第１５トランジスタＭＥ１５〜第１７トランジスタＭＥ１７は、第１２トランジスタＭＥ１２〜第１４トランジスタＭＥ１４に対して出力段１６６側に設けられている。第１５トランジスタＭＥ１５はＮチャネルＭＯＳＦＥＴであり、第１６トランジスタＭＥ１６及び第１７トランジスタＭＥ１７はＰチャネルＭＯＳＦＥＴである。第１５トランジスタＭＥ１５のソースは第２の電源配線３に接続され、第１５トランジスタＭＥ１５のゲートは第４バイアス回路（図示略）に接続されている。第１５トランジスタＭＥ１５のゲートは第４バイアス回路からのバイアス電圧Ｖｂｎ２が入力されることにより、適切にバイアスされている。第１６トランジスタＭＥ１６のソースは第１の電源配線２に接続され、第１６トランジスタＭＥ１６のドレインは第１７トランジスタＭＥ１７のソースに接続され、第１６トランジスタＭＥ１６のゲートは第１６トランジスタＭＥ１６のドレインに接続されている。第１７トランジスタＭＥ１７のゲートは第１７トランジスタＭＥ１７のドレインに接続され、第１７トランジスタＭＥ１７のドレインは第１５トランジスタＭＥ１５のドレインに接続されている。
【０５１６】
第１８トランジスタＭＥ１８及び第１９トランジスタＭＥ１９は、バイアス回路１６４、カスコードカレントミラー回路１６３、及び出力段１６６と接続されている。第１８トランジスタＭＥ１８はＮチャネルＭＯＳＦＥＴであり、第１９トランジスタＭＥ１９はＰチャネルＭＯＳＦＥＴである。第１８トランジスタＭＥ１８のドレインは第１１トランジスタＭＥ１１のドレインと出力段１６６との間のノードＮＨ１に接続され、第１８トランジスタＭＥ１８のソースは第７トランジスタＭＥ７のドレインと出力段１６６との間のノードＮＨ２に接続されている。第１８トランジスタＭＥ１８のゲートは第１２トランジスタＭＥ１２のドレインと第１３トランジスタＭＥ１３のドレインとの間のノードＮＨ３に接続されている。第１９トランジスタＭＥ１９のソースは第１１トランジスタＭＥ１１のドレインと出力段１６６との間のノードＮＨ４に接続され、第１９トランジスタＭＥ１９のドレインは第７トランジスタＭＥ７のドレインと出力段１６６との間のノードＮＨ５に接続されている。第１９トランジスタＭＥ１９のゲートは、第１５トランジスタＭＥ１５のドレインと第１７トランジスタＭＥ１７のドレインとの間のノードＮＨ６に接続されている。ノードＮＨ４はノードＮＨ１よりも出力段１６６寄りであり、ノードＮＨ５はノードＮＨ２よりも出力段１６６寄りである。
【０５１７】
出力段１６６は、第２０トランジスタＭＥ２０及び第２１トランジスタＭＥ２１を用いたソース接地回路であり、能動負荷であるカスコードカレントミラー回路１６３の出力信号を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。
【０５１８】
本実施形態では、第２０トランジスタＭＥ２０はＰチャネルＭＯＳＦＥＴであり、第２１トランジスタＭＥ２１はＮチャネルＭＯＳＦＥＴである。第２０トランジスタＭＥ２０のソースは第１の電源配線２に接続され、第２０トランジスタＭＥ２０のドレインは出力端子ＯＵＴに接続されている。第２０トランジスタＭＥ２０のゲートは第１１トランジスタＭＥ１１のドレインに接続されている。第２１トランジスタＭＥ２１のソースは第２の電源配線３に接続され、第２１トランジスタＭＥ２１のドレインは出力端子ＯＵＴに接続されている。第２１トランジスタＭＥ２１のゲートは第７トランジスタＭＥ７のドレインに接続されている。
【０５１９】
出力段１６６は、位相補償回路１６９をさらに含む。位相補償回路１６９は、第１補償用抵抗ＲＣ１、第２補償用抵抗ＲＣ２、第１補償用キャパシタＣＣ１、及び第２補償用キャパシタＣＣ２を含む。第１補償用抵抗ＲＣ１及び第１補償用キャパシタＣＣ１は直列に接続されている。第１補償用抵抗ＲＣ１の第１端子は第１１トランジスタＭＥ１１のドレインと第２０トランジスタＭＥ２０のゲートとの間のノードＮＨ７に接続され、第１補償用抵抗ＲＣ１の第２端子は第１補償用キャパシタＣＣ１の第１端子に接続されている。第１補償用キャパシタＣＣ１の第２端子は出力端子ＯＵＴに接続されている。第２補償用抵抗ＲＣ２及び第２補償用キャパシタＣＣ２は直列に接続されている。第２補償用抵抗ＲＣ２の第１端子は第７トランジスタＭＥ７のドレインと第２１トランジスタＭＥ２１のゲートとの間のノードＮＨ８に接続され、第２補償用抵抗ＲＣ２の第２端子は第２補償用キャパシタＣＣ２の第１端子に接続されている。第２補償用キャパシタＣＣ２の第２端子は出力端子ＯＵＴに接続されている。
【０５２０】
バックゲートバイアス回路２０は、差動対１６１の第１トランジスタＭＥ１及び第２トランジスタＭＥ２の共通のバックゲートと第１の電源配線２とに接続されている。バックゲートバイアス回路２０の構成は、第１実施形態のバックゲートバイアス回路２０の構成（図２参照）と同じである。バックゲートバイアス回路２０は、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭＥ１及び第２トランジスタＭＥ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のソース電位と第１の電源電圧ＶＤＤとの中間電圧よりも第１の電源電圧ＶＤＤ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭＥ１及び第２トランジスタＭＥ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭＥ１及び第２トランジスタＭＥ２に印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第１の電源電圧ＶＤＤよりも高くてもよい。この場合、バイアス電圧ＶＢは、第１トランジスタＭＥ１及び第２トランジスタＭＥ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭＥ１及び第２トランジスタＭＥ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭＥ１及び第２トランジスタＭＥ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。バイアス電圧ＶＢは、第１の電源電圧ＶＤＤを含む所定範囲内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることが好ましい。より詳細には、バイアス電圧ＶＢは、第１の電源電圧ＶＤＤの±２０％以内の電圧のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることがより好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０５２１】
さらに、本実施形態では、出力段１６６の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、オペアンプ１Ｐの各トランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｐの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうち出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうち出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ｐにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は差動対１６１、カスコードカレントミラー回路１６３の一部、及びバイアス回路１６４の一部である。一方、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は定電流源１６２、カスコードカレントミラー回路１６３の他の一部、バイアス回路１６４の他の一部、ＡＢ級バイアス回路１６５、バックゲートバイアス回路２０、及び出力段１６６である。
【０５２２】
本実施形態では、差動対１６１、カスコードカレントミラー回路１６３の一部、及びバイアス回路１６４の一部のトランジスタにおけるチャネル領域の不純物濃度を、定電流源１６２、カスコードカレントミラー回路１６３の他の一部、バイアス回路１６４の他の一部、ＡＢ級バイアス回路１６５、バックゲートバイアス回路２０、及び出力段１６６のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１６１、カスコードカレントミラー回路１６３の一部、及びバイアス回路１６４の一部のトランジスタは、低濃度トランジスタであり、定電流源１６２、カスコードカレントミラー回路１６３の他の一部、バイアス回路１６４の他の一部、ＡＢ級バイアス回路１６５、バックゲートバイアス回路２０、及び出力段１６６のトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭＥ１、第２トランジスタＭＥ２、第４トランジスタＭＥ４、第５トランジスタＭＥ５、第８トランジスタＭＥ８、及び第９トランジスタＭＥ９におけるチャネル領域の不純物濃度を、第３トランジスタＭＥ３、第６トランジスタＭＥ６、第７トランジスタＭＥ７、バックゲートバイアス回路２０の各トランジスタＭ５〜Ｍ９及び定電流源２１のトランジスタ、並びに第１０トランジスタＭＥ１０〜第２１トランジスタＭＥ２１におけるチャネル領域の不純物濃度よりも低くしている。
【０５２３】
各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＥ３，ＭＥ６，ＭＥ７，Ｍ５〜Ｍ９，ＭＥ１０〜ＭＥ２１及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＥ３，ＭＥ６，ＭＥ７，Ｍ５〜Ｍ９，ＭＥ１０〜ＭＥ２１及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度の約１／１０である。
【０５２４】
また、オペアンプ１Ｐの各トランジスタのＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。
【０５２５】
本実施形態によれば、以下の効果が得られる。
（１８−１）バックゲートバイアス回路２０は、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のバックゲート（第１トランジスタＭＥ４及び第２トランジスタＭＥ２のＮ型ウェル層３９においてバックゲートバイアス回路２０がバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第１トランジスタＭＥ１及び第２トランジスタＭＥ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢを印加する。これにより、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のバックゲートソース間電圧ＶＢＳが大きくなる。これにより、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のトランスコンダクタンスｇｍ１２が大きくなるため、オペアンプ１Ｐの出力信号Ｓｏｕｔのノイズを低減できる。
【０５２６】
（１８−２）バックゲートバイアス回路２０は、バイアス電圧ＶＢを第１の電源電圧ＶＤＤよりも大きくすることにより、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のトランスコンダクタンスｇｍ１２が一層大きくなるため、オペアンプ１Ｐの出力信号Ｓｏｕｔのノイズを一層低減できる。
【０５２７】
（１８−３）バイアス電圧ＶＢを第１トランジスタＭＥ１及び第２トランジスタＭＥ２の寄生ダイオードがオンする電圧未満に設定することにより、第１トランジスタＭＥ１及び第２トランジスタＭＥ２が安定して動作できる。
【０５２８】
（１８−４）バイアス電圧ＶＢを第１の電源電圧ＶＤＤを含む所定範囲内のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳが大きくなるため、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＥ１及び第２トランジスタＭＥ２が安定して動作できる。特に、バイアス電圧ＶＢを第１の電源電圧ＶＤＤの±２０％以内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近となるため、第１トランジスタＭＥ１及び第２トランジスタＭＥ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＥ１及び第２トランジスタＭＥ２がより安定して動作できる。
【０５２９】
（１８−５）差動対１６１を構成する第１トランジスタＭＥ１及び第２トランジスタＭＥ２におけるチャネル領域の不純物濃度は、出力段１６６を構成する第２０トランジスタＭＥ２０及びバックゲートバイアス回路２０の各トランジスタＭ５，Ｍ８，Ｍ９におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０５３０】
（１８−６）カスコードカレントミラー回路１６３の電流源を構成する第４トランジスタＭＥ４及び第５トランジスタＭＥ５におけるチャネル領域の不純物濃度は、出力段１６６を構成する第２１トランジスタＭＥ２１並びにバックゲートバイアス回路２０の各トランジスタＭ６，Ｍ７及び定電流源２１のトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０５３１】
（１８−７）バイアス回路１６４の電流源を構成する第８トランジスタＭＥ８及び第９トランジスタＭＥ９におけるチャネル領域の不純物濃度は、出力段１６６を構成する第２０トランジスタＭＥ２０及びバックゲートバイアス回路２０の各トランジスタＭ５，Ｍ８，Ｍ９におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｐの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０５３２】
（１８−８）バイアス回路１６４の電流源を構成する第８トランジスタＭＥ８及び第９トランジスタＭＥ９におけるチャネル領域の不純物濃度と、差動対１６１を構成する第１トランジスタＭＥ１及び第２トランジスタＭＥ２におけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２のＮ型ウェル層７０を形成する工程と、バイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｐを製造する工程を簡略化することができる。
【０５３３】
（１８−９）定電流源１６２の第３トランジスタＭＥ３のチャネル領域の不純物濃度と、バイアス回路１６４の各トランジスタＭＥ１０，ＭＥ１１のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のチャネル領域の不純物濃度と、出力段１６６の第２０トランジスタＭＥ２０のチャネル領域の不純物濃度と、バックゲートバイアス回路２０の各トランジスタＭ５，Ｍ８，Ｍ９のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、第３トランジスタＭＥ３のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１０，ＭＥ１１のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のＮ型ウェル層６３を形成する工程、第２０トランジスタＭＥ２０のＮ型ウェル層６３を形成する工程、及び各トランジスタＭ５，Ｍ８，Ｍ９のＮ型ウェル層６３を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｐを製造する工程を簡略化することができる。
【０５３４】
（１８−１０）カスコードカレントミラー回路１６３の各トランジスタＭＥ６，ＭＥ７のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１３〜ＭＥ１５のチャネル領域の不純物濃度と、出力段１６６の第２１トランジスタＭＥ２１のチャネル領域の不純物濃度と、バックゲートバイアス回路２０の各トランジスタＭ６，Ｍ７及び定電流源２１のトランジスタのチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＥ６，ＭＥ７のＰ型ウェル層４１を形成する工程、各トランジスタＭＥ１３〜ＭＥ１５のＰ型ウェル層４１を形成する工程、第２１トランジスタＭＥ２１のＰ型ウェル層４１を形成する工程、並びに各トランジスタＭ６，Ｍ７及び定電流源２１のトランジスタのＰ型ウェル層４１を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｐを製造する工程を簡略化することができる。
【０５３５】
（第１８実施形態の変形例）
本実施形態のオペアンプ１Ｐは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０５３６】
・オペアンプ１Ｐにおいて、第１の電源配線２と差動対１６１との間、より詳細には第１の電源配線２と定電流源１６２との間に第５実施形態の降圧回路１００を追加することもできる。この構成によれば、第５実施形態と同様の効果が得られる。また、バックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように、第３の電源配線４に接続することもできる。この構成によれば、第６実施形態と同様の効果が得られる。
【０５３７】
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つを第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０５３８】
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｐは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０５３９】
（第１９実施形態）
図３６を参照して、第１９実施形態のオペアンプ１Ｑについて説明する。本実施形態のオペアンプ１Ｑは、第１８実施形態のオペアンプ１Ｐと比較して、バックゲートバイアス回路２０が省略され、第８実施形態の第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、及び第２抵抗Ｒ２が追加された点が異なる。
【０５４０】
第１抵抗Ｒ１は、第２の電源配線３と第４トランジスタＭＥ４との間に設けられている。第１抵抗Ｒ１の第１端子は第４トランジスタＭＥ４のソースに接続され、第１抵抗Ｒ１の第２端子は第２の電源配線３に接続されている。
【０５４１】
第２抵抗Ｒ２は、第２の電源配線３と第５トランジスタＭＥ５との間に設けられている。第２抵抗Ｒ２の第１端子は第５トランジスタＭＥ５のソースに接続され、第２抵抗Ｒ２の第２端子は第２の電源配線３に接続されている。
【０５４２】
第１制御部１１０Ａは、第４トランジスタＭＥ４のソースと第１抵抗Ｒ１との間のノードＮＨ９に供給する電流を制御することにより、第４トランジスタＭＥ４のソース電位を制御する。本実施形態の第１制御部１１０Ａの第１の制御用トランジスタＭＡ１はＮチャネルＭＯＳＦＥＴである。第１定電流源１１１は、トランジスタ（図示略）を含む。第１定電流源１１１のトランジスタはＰチャネルＭＯＳＦＥＴである。第１定電流源１１１のトランジスタのドレインは第１の制御用トランジスタＭＡ１のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第１の制御用トランジスタＭＡ１のソースは第４トランジスタＭＥ４のソースと第１抵抗Ｒ１との間のノードＮＨ９に接続され、第１の制御用トランジスタＭＡ１のゲートは第４トランジスタＭＥ４のゲート及びドレインに接続されている。この構成により、第１制御部１１０Ａは、定電流源１６２の定電流Ｉｔに比例した第１電流Ｉｃ１がノードＮＨ９に供給される。
【０５４３】
第２制御部１１０Ｂは、第５トランジスタＭＥ５のソースと第２抵抗Ｒ２との間のノードＮＨ１０に供給する電流を制御することにより、第５トランジスタＭＥ５のソース電位を制御する。本実施形態の第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２はＮチャネルＭＯＳＦＥＴである。第２定電流源１１２は、トランジスタ（図示略）を含む。第２定電流源１１２のトランジスタはＰチャネルＭＯＳＦＥＴである。第２定電流源１１２のトランジスタのドレインは第２の制御用トランジスタＭＡ２のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第２の制御用トランジスタＭＡ２のソースは第５トランジスタＭＥ５のソースと第２抵抗Ｒ２との間のノードＮＨ１０に接続され、第２の制御用トランジスタＭＡ２のゲートは第４トランジスタＭＥ４のゲート及びドレインに接続されている。この構成により、第２制御部１１０Ｂは、定電流源１６２の定電流Ｉｔに比例した第２電流Ｉｃ２がノードＮＨ１０に供給される。
【０５４４】
このように、第４トランジスタＭＥ４のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第５トランジスタＭＥ５のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第４トランジスタＭＥ４のソース電位及び第５トランジスタＭＥ５のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第４トランジスタＭＥ４及び第５トランジスタＭＥ５のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＥ４，ＭＥ５のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍが低下する。
【０５４５】
さらに、本実施形態のオペアンプ１Ｑの各トランジスタＭＥ１〜ＭＥ２１は、第１８実施形態の各トランジスタＭＥ１〜ＭＥ２１と同じ構成及び製造方法である。このため、第１８実施形態の（１８−５）〜（１８−８）の効果に準じた効果が得られる。
【０５４６】
また、第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度を、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭ１〜Ｍ４におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９は低濃度トランジスタであり、各トランジスタＭＡ１，ＭＡ２は高濃度トランジスタである。各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／１０である。
【０５４７】
本実施形態によれば、以下の効果が得られる。
（１９−１）各制御部１１０Ａ，１１０Ｂによって能動負荷の各トランジスタＭＥ４，ＭＥ５のソース電位が上昇するように制御されることにより、各トランジスタＭＥ４，ＭＥ５に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＥ４，ＭＥ５のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｑの出力信号Ｓｏｕｔのノイズを低減できる。
【０５４８】
（１９−２）定電流源１６２の第３トランジスタＭＥ３のチャネル領域の不純物濃度と、バイアス回路１６４の各トランジスタＭＥ１０，ＭＥ１１のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のチャネル領域の不純物濃度と、出力段１６６の第２０トランジスタＭＥ２０のチャネル領域の不純物濃度と、第１制御部１１０Ａの定電流源１１１のトランジスタ及び第２制御部１１０Ｂの定電流源１１２のトランジスタにおけるチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、第３トランジスタＭＥ３のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１０，ＭＥ１１のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のＮ型ウェル層６３を形成する工程、第２０トランジスタＭＥ２０のＮ型ウェル層６３を形成する工程、及び各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｑを製造する工程を簡略化することができる。
【０５４９】
（１９−３）カスコードカレントミラー回路１６３の各トランジスタＭＥ６，ＭＥ７のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１３〜ＭＥ１５のチャネル領域の不純物濃度と、出力段１６６の第２１トランジスタＭＥ２１のチャネル領域の不純物濃度と、各制御部１１０Ａ，１１０Ｂの各トランジスタＭＡ１，ＭＡ２のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＥ６，ＭＥ７のＰ型ウェル層４１を形成する工程、各トランジスタＭＥ１３〜ＭＥ１５のＰ型ウェル層４１を形成する工程、第２１トランジスタＭＥ２１のＰ型ウェル層４１を形成する工程、及び各トランジスタＭＡ１，ＭＡ２のＰ型ウェル層４１を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｑを製造する工程を簡略化することができる。
【０５５０】
（第１９実施形態の変形例）
本実施形態のオペアンプ１Ｑは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０５５１】
・オペアンプ１Ｑから第１制御部１１０Ａ及び第２制御部１１０Ｂを省略してもよい。この場合、第１抵抗Ｒ１及び第２抵抗Ｒ２によって各トランジスタＭＥ４，ＭＥ５のソース電位が上昇する。
【０５５２】
・オペアンプ１Ｑにおいて、第１抵抗Ｒ１の抵抗値及び第２抵抗Ｒ２の抵抗値を第４トランジスタＭＥ４及び第５トランジスタＭＥ５の比に応じて変更してもよい。
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つを第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０５５３】
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｑは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０５５４】
（第２０実施形態）
図３７を参照して、第２０実施形態のオペアンプ１Ｒについて説明する。本実施形態のオペアンプ１Ｒは、第１８実施形態のオペアンプ１Ｐと比較して、バックゲートバイアス回路２０が省略され、電流調整部１２０Ｄが追加された点が異なる。
【０５５５】
電流調整部１２０Ｄは、第１０実施形態の電流調整部１２０と同様の構成である。
電流調整部１２０Ｄの第１分岐回路１２３は、第１トランジスタＭＥ１のドレインと第２の電源配線３とに接続されている。より詳細には、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭＥ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第２の電源配線３に接続されている。
【０５５６】
電流調整部１２０Ｄの第２分岐回路１２４は、第２トランジスタＭＥ２のドレインと第２の電源配線３とに接続されている。より詳細には、第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭＥ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第２の電源配線３に接続されている。
【０５５７】
各トランジスタＭＢ４，ＭＢ５のゲートは、第４トランジスタＭＥ４のゲートに共通して接続されている。また第２の供給用トランジスタＭＢ２のゲートは、第４トランジスタＭＥ４のゲートに接続されている。このように各トランジスタＭＢ２，ＭＢ４，ＭＢ５は、第４トランジスタＭＥ４とカレントミラー回路を構成している。すなわち、第４トランジスタＭＥ４のゲート電圧によって、電流調整部１２０Ｄの各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が制御される。
【０５５８】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第２の供給用トランジスタＭＢ２の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第２の供給用トランジスタＭＢ２に生成する。
【０５５９】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第４トランジスタＭＥ４及び第５トランジスタＭＥ５との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第４トランジスタＭＥ４のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第４トランジスタＭＥ４に流れる電流（第５トランジスタＭＥ５に流れる電流）と等しくなる。
【０５６０】
次に、オペアンプ１Ｒに流れる電流、特に電流調整部１２０Ｄに流れる電流について説明する。この説明において、定電流源１１に流れる定電流を２ＩＤとする。なお、供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ４，ＩＤ５の大きさについては、第９実施形態の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様であるため、その説明を省略する。
【０５６１】
第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、差動対１６１の各トランジスタＭＥ１，ＭＥ２のトランスコンダクタンスｇｍが増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、能動負荷の各トランジスタＭＥ４，ＭＥ５のトランスコンダクタンスｇｍの増加が抑制される。このように、電流調整部１２０Ｄは、各トランジスタＭＥ１，ＭＥ２に流す電流を増加させても各トランジスタＭＥ４，ＭＥ５に流れる電流を増加させない。これにより、差動対１６１の各トランジスタＭＥ１，ＭＥ２のトランスコンダクタンスｇｍが増加する一方、能動負荷となるカスコードカレントミラー回路１６３の各トランジスタＭＥ４，ＭＥ５のトランスコンダクタンスｇｍが増加しない。これにより、オペアンプ１Ｒの出力信号Ｓｏｕｔのノイズを低減できる。
【０５６２】
さらに、本実施形態のオペアンプ１Ｒの各トランジスタＭＥ１〜ＭＥ２１は、第１８実施形態の各トランジスタＭＥ１〜ＭＥ２１と同じ構成及び製造方法である。このため、第１８実施形態の（１８−５）〜（１８−８）の効果に準じた効果が得られる。
【０５６３】
また、本実施形態の各トランジスタＭＢ１〜ＭＢ５は、第１０実施形態の各トランジスタＭＢ１〜ＭＢ５と同じ構成である。つまり、各トランジスタＭＢ１〜ＭＢ５は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度を、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９は低濃度トランジスタであり、各トランジスタＭＢ１〜ＭＢ５は高濃度トランジスタである。各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＢ１からＭＢ５は、表面チャネル型のＭＯＳＦＥＴである。
【０５６４】
本実施形態によれば、以下の効果が得られる。
（２０−１）電流調整部１２０Ｄによって差動対１６１に供給する電流を増加させる一方、能動負荷に供給する電流を増加させないため、差動対１６１の各トランジスタＭＥ１，ＭＥ２のトランスコンダクタンスが増加し、能動負荷の各トランジスタＭＥ４，ＭＥ５のトランスコンダクタンスの増加を抑制する。したがって、オペアンプ１Ｒの出力信号Ｓｏｕｔのノイズを低減できる。
【０５６５】
（２０−２）定電流源１６２の第３トランジスタＭＥ３のチャネル領域の不純物濃度と、バイアス回路１６４の各トランジスタＭＥ１０，ＭＥ１１のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のチャネル領域の不純物濃度と、出力段１６６の第２０トランジスタＭＥ２０のチャネル領域の不純物濃度と、電流調整部１２０Ｄの各トランジスタＭＢ１，ＭＢ３におけるチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、第３トランジスタＭＥ３のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１０，ＭＥ１１のＮ型ウェル層６３を形成する工程、各トランジスタＭＥ１２，ＭＥ１６，ＭＥ１７，ＭＥ１９のＮ型ウェル層６３を形成する工程、第２０トランジスタＭＥ２０のＮ型ウェル層６３を形成する工程、及び各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｒを製造する工程を簡略化することができる。
【０５６６】
（２０−３）カスコードカレントミラー回路１６３の各トランジスタＭＥ６，ＭＥ７のチャネル領域の不純物濃度と、ＡＢ級バイアス回路１６５の各トランジスタＭＥ１３〜ＭＥ１５のチャネル領域の不純物濃度と、出力段１６６の第２１トランジスタＭＥ２１のチャネル領域の不純物濃度と、電流調整部１２０Ｄの各トランジスタＭＢ２，ＭＢ４，ＭＢ５のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＥ６，ＭＥ７のＰ型ウェル層４１を形成する工程、各トランジスタＭＥ１３〜ＭＥ１５のＰ型ウェル層４１を形成する工程、第２１トランジスタＭＥ２１のＰ型ウェル層４１を形成する工程、及び各トランジスタＭＢ２，ＭＢ４，ＭＢ５のＰ型ウェル層４１を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｒを製造する工程を簡略化することができる。
【０５６７】
（第２０実施形態の変形例）
本実施形態のオペアンプ１Ｒは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０５６８】
・オペアンプ１Ｒに第１１実施形態のオペアンプ１Ｈのように調整電流源１２５をオペアンプ１Ｒに追加してもよい。調整電流源１２５のトランジスタＭＢ６と、各トランジスタＭＢ２，ＭＢ４，ＭＢ５との接続構成は、第１１実施形態と同様である。
【０５６９】
・オペアンプ１Ｒに第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３を追加してもよい。この場合、第１２実施形態の電流調整部１２０Ａのような接続構成であってもよい。すなわち、第１抵抗Ｒ１は第４トランジスタＭＥ４と第２の電源配線３との間に設けられ、第２抵抗Ｒ２は第５トランジスタＭＥ５と第２の電源配線３との間に設けられ、第３抵抗Ｒ３は第２の供給用トランジスタＭＢ２と第２の電源配線３との間に設けられる。第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭＥ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第４トランジスタＭＥ４のソースと第１抵抗Ｒ１との間に接続され、第１の分岐用トランジスタＭＢ４のゲートは第４トランジスタＭＥ４のゲートに接続される。第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭＥ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第５トランジスタＭＥ５のソースと第２抵抗Ｒ２との間に接続され、第２の分岐用トランジスタＭＢ５のゲートは第４トランジスタＭＥ４のゲートに接続される。この構成によれば、能動負荷に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２によって能動負荷の各トランジスタＭＥ４，ＭＥ５のソース電位を上昇させることができるため、各トランジスタＭＥ４，ＭＥ５に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＥ４，ＭＥ５のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｒの出力信号Ｓｏｕｔのノイズを低減できる。
【０５７０】
・オペアンプ１Ｒに第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３を追加した場合、第１４実施形態の電流調整部１２０Ｂのような接続構成であってもよい。この場合、オペアンプ１Ｒに第４抵抗Ｒ４及び第５抵抗Ｒ５がさらに追加される。第４抵抗Ｒ４は第１の分岐用トランジスタＭＢ４のソースと第２の電源配線３との間に設けられ、第５抵抗Ｒ５は第２の分岐用トランジスタＭＢ５のソースと第２の電源配線３との間に設けられる。
【０５７１】
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つを第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０５７２】
・各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＥ１，ＭＥ２，ＭＥ４，ＭＥ５，ＭＥ８，ＭＥ９を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１６１を構成する各トランジスタＭＥ１，ＭＥ２の組、カスコードカレントミラー回路１６３の電流源を構成する各トランジスタＭＥ４，ＭＥ５の組、及びバイアス回路１６４の電流源を構成する各トランジスタＭＥ８，ＭＥ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｒは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０５７３】
（第２１実施形態）
図３８を参照して、第２１実施形態のオペアンプ１Ｓについて説明する。
オペアンプ１Ｓは、反転入力端子ＩＮＮと非反転入力端子ＩＮＰの電位差を増幅し、出力端子（図示略）から出力信号Ｓｏｕｔを出力する。オペアンプ１Ｓは、定電流発生部１７０Ａ、差動増幅段１７０Ｂ、第１バックゲートバイアス回路２０Ａ、及び第２バックゲートバイアス回路２０Ｂを有する。オペアンプ１Ｓは、ひとつの半導体基板に一体集積化されている。
【０５７４】
定電流発生部１７０Ａは、第１トランジスタＭＦ１〜第３トランジスタＭＦ３を有する。本実施形態では、第１トランジスタＭＦ１及び第２トランジスタＭＦ２はＰチャネルＭＯＳＦＥＴであり、第３トランジスタＭＦ３はＮチャネルＭＯＳＦＥＴである。第１トランジスタＭＦ１のソース及び第２トランジスタＭＦ２のソースは、第１の電源配線２に接続されている。第１トランジスタＭＦ１のドレインは、バイアス端子ＢＩＡＳに接続されている。第２トランジスタＭＦ２のドレインは、第３トランジスタＭＦ３のドレインに接続されている。第３トランジスタＭＦ３のソースは第２の電源配線３に接続され、第３トランジスタＭＦ３のゲートは第３トランジスタＭＦ３のドレインに接続されている。バイアス端子ＢＩＡＳに接続された第１バイアス回路（図示略）により、第１トランジスタＭＦ１のソース及びゲート、並びに第２トランジスタＭＦ２のゲートにバイアス電圧Ｖｂｐ１が入力される。
【０５７５】
差動増幅段１７０Ｂは、第１の差動対１７１、第２の差動対１７２、第１の定電流源１７３、第２の定電流源１７４、電流切替部１７５、カスコードカレントミラー回路１７６、バイアス回路１７７、及びＡＢ級バイアス回路１７８を備える。
【０５７６】
第１の差動対１７１は、第４トランジスタＭＦ４及び第５トランジスタＭＦ５を有する。本実施形態の第４トランジスタＭＦ４及び第５トランジスタＭＦ５は、ＮチャネルＭＯＳＦＥＴである。第４トランジスタＭＦ４及び第５トランジスタＭＦ５は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第４トランジスタＭＦ４及び第５トランジスタＭＦ５は、エンハンスメント型の構造である。第４トランジスタＭＦ４のソース及び第５トランジスタＭＦ５のソースは共通に接続されている。第４トランジスタＭＦ４のドレイン及び第５トランジスタＭＦ５のドレインはバイアス回路１７７に接続されている。第４トランジスタＭＦ４のゲートは非反転入力端子ＩＮＰに接続され、第５トランジスタＭＦ５のゲートは反転入力端子ＩＮＮに接続されている。
【０５７７】
第１の定電流源１７３は、第１の差動対１７１に接続される第６トランジスタＭＦ６を有する。本実施形態の第６トランジスタＭＦ６はＮチャネルＭＯＳＦＥＴである。第６トランジスタＭＦ６のドレインは第４トランジスタＭＦ４及び第５トランジスタＭＦ５のソースに接続され、第６トランジスタＭＦ６のソースは第２の電源配線３に接続されている。第６トランジスタＭＦ６のゲートは、第３トランジスタＭＦ３のゲートに接続されている。これにより、第３トランジスタＭＦ３及び第６トランジスタＭＦ６によりカレントミラー回路が形成されている。
【０５７８】
第２の差動対１７２は、第７トランジスタＭＦ７及び第８トランジスタＭＦ８を有する。本実施形態の第７トランジスタＭＦ７及び第８トランジスタＭＦ８は、ＰチャネルＭＯＳＦＥＴである。第７トランジスタＭＦ７及び第８トランジスタＭＦ８は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第７トランジスタＭＦ７及び第８トランジスタＭＦ８は、エンハンスメント型の構造である。第７トランジスタＭＦ７のソース及び第８トランジスタＭＦ８のソースは共通に接続されている。第７トランジスタＭＦ７及び第８トランジスタＭＦ８のドレインは、カスコードカレントミラー回路１７６に接続されている。第７トランジスタＭＦ７のゲートは非反転入力端子ＩＮＰに接続され、第８トランジスタＭＦ８のゲートは反転入力端子ＩＮＮに接続されている。
【０５７９】
第２の定電流源１７４は、第２の差動対１７２に接続される第９トランジスタＭＦ９を有する。本実施形態の第９トランジスタＭＦ９はＰチャネルＭＯＳＦＥＴである。第９トランジスタＭＦ９のドレインは第７トランジスタＭＦ７及び第８トランジスタＭＦ８のソースに接続され、第９トランジスタＭＦ９のソースは第１の電源配線２に接続されている。第９トランジスタＭＦ９のゲートは、第２トランジスタＭＦ２のゲートに接続されている。これにより、第２トランジスタＭＦ２及び第９トランジスタＭＦ９によりカレントミラー回路が形成されている。また第２トランジスタＭＦ２のゲートには、第１バイアス回路からバイアス電圧Ｖｂｐ１が入力される。
【０５８０】
カスコードカレントミラー回路１７６は、第２の差動対１７２と接続されている。カスコードカレントミラー回路１７６は、同型のトランジスタを２段積みして構成され、第１０トランジスタＭＦ１０〜第１３トランジスタＭＦ１３を含む。本実施形態では、第１０トランジスタＭＦ１０〜第１３トランジスタＭＦ１３は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１は、エンハンスメント型の構造である。
【０５８１】
第１０トランジスタＭＦ１０は、第７トランジスタＭＦ７と直列に設けられている。より詳細には、第１０トランジスタＭＦ１０は、第７トランジスタＭＦ７のドレインと第２の電源配線３との間に設けられている。第１１トランジスタＭＦ１１は、第８トランジスタＭＦ８と直列に設けられている。より詳細には、第１１トランジスタＭＦ１１は、第８トランジスタＭＦ８のドレインと第２の電源配線３との間に設けられている。第１２トランジスタＭＦ１２は第１０トランジスタＭＦ１０に縦積みされ、第１３トランジスタＭＦ１３は第１１トランジスタＭＦ１１に縦積みされている。より詳細には、第１０トランジスタＭＦ１０のソース及び第１１トランジスタＭＦ１１のソースは、第２の電源配線３に接続されている。第１０トランジスタＭＦ１０のドレインは第１２トランジスタＭＦ１２のソースに接続され、第１１トランジスタＭＦ１１のドレインは第１３トランジスタＭＦ１３のソースに接続されている。第１２トランジスタＭＦ１２及び第１３トランジスタＭＦ１３のゲートは、第２バイアス回路（図示略）に接続されている。第１２トランジスタＭＦ１２及び第１３トランジスタＭＦ１３のゲートは第２バイアス回路からのバイアス電圧Ｖｂｎ１が入力されることにより、適切にバイアスされる。第１０トランジスタＭＦ１０のゲート及び第１１トランジスタＭＦ１１のゲートは、第１３トランジスタＭＦ１３のドレインと接続されている。この接続により、第４トランジスタＭＦ４、第５トランジスタＭＦ５、第７トランジスタＭＦ７、及び第８トランジスタＭＦ８がエンハンスメント型であっても、低電圧かつ入力フルスイング（Rail-to-Rail）を実現できる。
【０５８２】
バイアス回路１７７は、カスコードカレントミラー回路１７６を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路１７７は、同型のトランジスタを２段積みして構成され、第１４トランジスタＭＦ１４〜第１７トランジスタＭＦ１７を含む。本実施形態では、第１４トランジスタＭＦ１４〜第１７トランジスタＭＦ１７は、ＰチャネルＭＯＳＦＥＴである。特に、第１４トランジスタＭＦ１４及び第１５トランジスタＭＦ１５は、エンハンスメント型である。
【０５８３】
第１４トランジスタＭＦ１４及び第１５トランジスタＭＦ１５は、所定の電流を生成する電流源を構成する。第１４トランジスタＭＦ１４は、第４トランジスタＭＦ４と直列に設けられている。より詳細には、第１４トランジスタＭＦ１４は、第４トランジスタＭＦ４のドレインと第１の電源配線２との間に設けられている。第１５トランジスタＭＦ１５は、第５トランジスタＭＦ５と直列に設けられている。より詳細には、第１５トランジスタＭＦ１５は、第５トランジスタＭＦ５のドレインと第１の電源配線２との間に設けられている。第１４トランジスタＭＦ１４及び第１５トランジスタＭＦ１５のゲートは第２バイアス回路（図示略）に接続されている。第１４トランジスタＭＦ１４及び第１５トランジスタＭＦ１５のゲートは、第３バイアス回路からバイアス電圧Ｖｂｐ２が入力されることにより、適切にバイアスされる。第１６トランジスタＭＦ１６は第１４トランジスタＭＦ１４に縦積みされ、第１７トランジスタＭＦ１７は第１５トランジスタＭＦ１５に縦積みされている。より詳細には、第１６トランジスタＭＦ１６のドレインは第１４トランジスタＭＦ１４のソースに接続され、第１７トランジスタＭＦ１７のドレインは第１５トランジスタＭＦ１５のソースに接続されている。第１６トランジスタＭＦ１６及び第１７トランジスタＭＦ１７のゲートは第４バイアス回路（図示略）に接続されている。第１６トランジスタＭＦ１６及び第１７トランジスタＭＦ１７のゲートは、第３バイアス回路からバイアス電圧Ｖｂｐ３が入力されることにより、適切にバイアスされる。
【０５８４】
電流切替部１７５は、第１の電源配線２と第２の電源配線３との間で直列に接続された３つの抵抗である第１抵抗ＲＦ１、第２抵抗ＲＦ２、及び第３抵抗ＲＦ３を有する。第１抵抗ＲＦ１の第１端子は第１の電源配線２に接続され、第１抵抗ＲＦ１の第２端子は第２抵抗ＲＦ２の第１端子に接続されている。第２抵抗ＲＦ２の第２端子は第３抵抗ＲＦ３の第１端子に接続され、第３抵抗ＲＦ３の第２端子は第２の電源配線３に接続されている。
【０５８５】
また、電流切替部１７５は、第１の差動対１７１に接続される第１の切替部１７５Ａ、及び第２の差動対１７２に接続される第２の切替部１７５Ｂを有する。
第１の切替部１７５Ａは、第１８トランジスタＭＦ１８及び第１９トランジスタＭＦ１９を有する。本実施形態では、第１８トランジスタＭＦ１８及び第１９トランジスタＭＦ１９は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第１８トランジスタＭＦ１８のドレインは第４トランジスタＭＦ４のドレインに接続され、第１９トランジスタＭＦ１９のドレインは第５トランジスタＭＦ５のドレインに接続されている。第１８トランジスタＭＦ１８のソース及び第１９トランジスタＭＦ１９のソースは共通に接続され、第４トランジスタＭＦ４及び第５トランジスタＭＦ５のソースと第６トランジスタＭＦ６のドレインとの間のノードＮＩ１に接続されている。第１８トランジスタＭＦ１８のゲート及び第１９トランジスタＭＦ１９のゲートは共通に接続され、第２抵抗ＲＦ２と第３抵抗ＲＦ３との間のノードＮＩ２に接続されている。
【０５８６】
第２の切替部１７５Ｂは、第２０トランジスタＭＦ２０及び第２１トランジスタＭＦ２１を有する。本実施形態では、第２０トランジスタＭＦ２０及び第２１トランジスタＭＦ２１は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第２０トランジスタＭＦ２０のドレインは第７トランジスタＭＦ７のドレインに接続され、第２１トランジスタＭＦ２１のドレインは第８トランジスタＭＦ８のドレインに接続されている。第２０トランジスタＭＦ２０のソース及び第２１トランジスタＭＦ２１のソースは共通に接続され、第９トランジスタＭＦ９のドレインと第７トランジスタＭＦ７及び第８トランジスタＭＦ８のソースとの間のノードＮＩ３に接続されている。第２０トランジスタＭＦ２０のゲート及び第２１トランジスタＭＦ２１のゲートは共通に接続され、第１抵抗ＲＦ１と第２抵抗ＲＦ２との間のノードＮＩ４に接続されている。また第２０トランジスタＭＦ２０のドレインは第１切替端子ＧｍＰに接続され、第２１トランジスタＭＦ２１のドレインは第２切替端子ＧｍＮに接続されている。第１切替端子ＧｍＰは第７トランジスタＭＦ７のドレインに接続され、第２切替端子ＧｍＮは第８トランジスタＭＦ８のドレインに接続されている。
【０５８７】
ＡＢ級バイアス回路１７８は、カスコードカレントミラー回路１７６とバイアス回路１７７との間に設けられている。より詳細には、ＡＢ級バイアス回路１７８は、バイアス回路１７７の第１６トランジスタＭＦ１６のドレインと、カスコードカレントミラー回路１７６の第１２トランジスタＭＦ１２のドレインとの間に設けられている。ＡＢ級バイアス回路１７８は、複数のトランジスタを含み、バイアス時の少ないバイアス電流から動作時の大きな駆動電流を引き出す出力バッファ回路である。ＡＢ級バイアス回路１７８は、オペアンプ１Ｓの出力段（図示略）に接続されている。
【０５８８】
第１バックゲートバイアス回路２０Ａは、第１の差動対１７１の第４トランジスタＭＦ４及び第５トランジスタＭＦ５の共通のバックゲートと、第２の電源配線３とに接続されている。本実施形態の第１バックゲートバイアス回路２０Ａは、第１実施形態のバックゲートバイアス回路２０（図２参照）の各トランジスタの導電型を変更した構成である。第１バックゲートバイアス回路２０Ａは、バックゲートソース間電圧ＶＢＳが第４トランジスタＭＦ４及び第５トランジスタＭＦ５のソース電位よりも第２の電源電圧ＶＳＳ寄りになるようなバイアス電圧ＶＢを第４トランジスタＭＦ４及び第５トランジスタＭＦ５のバックゲートに印加する。言い換えれば、第１バックゲートバイアス回路２０Ａは、第４トランジスタＭＦ４及び第５トランジスタＭＦ５のソース電位と第２の電源電圧ＶＳＳとの中間電圧よりも第２の電源電圧ＶＳＳ側の電圧となるようなバイアス電圧ＶＢを第４トランジスタＭＦ４及び第５トランジスタＭＦ５のバックゲートに印加する。すなわち、第１バックゲートバイアス回路２０Ａは、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第４トランジスタＭＦ４及び第５トランジスタＭＦ５のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第２の電源電圧ＶＳＳよりも低くてもよい。この場合、バイアス電圧ＶＢは、第４トランジスタＭＦ４及び第５トランジスタＭＦ５の寄生ダイオードがオンしない範囲内で第２の電源電圧ＶＳＳよりも低いとよい。バイアス電圧ＶＢは、第２の電源電圧ＶＳＳを含む所定範囲内の電圧のうち第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。一例では、バイアス電圧ＶＢは、第２の電源電圧ＶＳＳの±２０％以内の電圧のうちの第２の電源電圧ＶＳＳと同一の電圧を除く電圧であることが好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０５８９】
第２バックゲートバイアス回路２０Ｂは、第２の差動対１７２の第７トランジスタＭＦ７及び第８トランジスタＭＦ８の共通のバックゲートと第１の電源配線２とに接続されている。本実施形態の第２バックゲートバイアス回路２０Ｂは、第１実施形態のバックゲートバイアス回路２０（図２参照）と同じ構成である。第２バックゲートバイアス回路２０Ｂは、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第７トランジスタＭＦ７及び第８トランジスタＭＦ８のバックゲートに印加する。言い換えれば、第２バックゲートバイアス回路２０Ｂは、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のソース電位と第１の電源電圧ＶＤＤとの中間電圧よりも第１の電源電圧ＶＤＤ側の電圧となるようにバイアス電圧ＶＢを第７トランジスタＭＦ７及び第８トランジスタＭＦ８のバックゲートに印加する。すなわち、第２バックゲートバイアス回路２０Ｂは、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第７トランジスタＭＦ７及び第８トランジスタＭＦ８のバックゲートに印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第１の電源電圧ＶＤＤよりも高くてもよい。この場合、バイアス電圧ＶＢは、第７トランジスタＭＦ７及び第８トランジスタＭＦ８の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。第７トランジスタＭＦ７及び第８トランジスタＭＦ８の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。バックゲートソース間電圧ＶＢＳは、第１の電源電圧ＶＤＤを含む所定範囲内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることが好ましい。より詳細には、バイアス電圧ＶＢは、第１の電源電圧ＶＤＤの±２０％以内の電圧のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることがより好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０５９０】
さらに、本実施形態では、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、オペアンプ１Ｓのトランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｓの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、オペアンプ１Ｓの各トランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに用いられている。より詳細には、オペアンプ１Ｓにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、第１の差動対１７１、第２の差動対１７２、電流切替部１７５、カスコードカレントミラー回路１７６の一部、及びバイアス回路１７７の一部である。一方、オペアンプ１Ｓにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は、定電流発生部１７０Ａ、第１の定電流源１７３、第２の定電流源１７４、ＡＢ級バイアス回路１７８、及び各バックゲートバイアス回路２０Ａ，２０Ｂである。
【０５９１】
本実施形態では、第１の差動対１７１、第２の差動対１７２、電流切替部１７５、カスコードカレントミラー回路１７６の一部、及びバイアス回路１７７の一部を構成するトランジスタにおけるチャネル領域の不純物濃度を、定電流発生部１７０Ａ、第１の定電流源１７３、第２の定電流源１７４、ＡＢ級バイアス回路１７８、及び各バックゲートバイアス回路２０Ａ，２０Ｂを構成するチャネル領域の不純物濃度よりも低くしている。すなわち、第１の差動対１７１、第２の差動対１７２、電流切替部１７５、カスコードカレントミラー回路１７６の一部、及びバイアス回路１７７の一部のトランジスタは、低濃度トランジスタであり、定電流発生部１７０Ａ、第１の定電流源１７３、第２の定電流源１７４、ＡＢ級バイアス回路１７８、及び各バックゲートバイアス回路２０Ａ，２０Ｂのトランジスタは、高濃度トランジスタである。具体的には、第４トランジスタＭＦ４、第５トランジスタＭＦ５、第７トランジスタＭＦ７、第８トランジスタＭＦ８、第１０トランジスタＭＦ１０、第１１トランジスタＭＦ１１、第１４トランジスタＭＦ１４、第１５トランジスタＭＦ１５、及び第１８トランジスタＭＦ１８〜第２１トランジスタＭＦ２１におけるチャネル領域の不純物濃度を、第１トランジスタＭＦ１〜第３トランジスタＭＦ３、第６トランジスタＭＦ６、第９トランジスタＭＦ９、第１２トランジスタＭＦ１２、第１３トランジスタＭＦ１３、第１６トランジスタＭＦ１６、第１７トランジスタＭＦ１７、及び各バックゲートバイアス回路２０Ａ，２０Ｂのトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、第４トランジスタＭＦ４、第５トランジスタＭＦ５、第７トランジスタＭＦ７、第８トランジスタＭＦ８、第１０トランジスタＭＦ１０、第１１トランジスタＭＦ１１、第１４トランジスタＭＦ１４、第１５トランジスタＭＦ１５、及び第１８トランジスタＭＦ１８〜第２１トランジスタＭＦ２１は、低濃度トランジスタである。一方、第１トランジスタＭＦ１〜第３トランジスタＭＦ３、第６トランジスタＭＦ６、第９トランジスタＭＦ９、第１２トランジスタＭＦ１２、第１３トランジスタＭＦ１３、第１６トランジスタＭＦ１６、第１７トランジスタＭＦ１７、及び各バックゲートバイアス回路２０Ａ，２０Ｂのトランジスタは、高濃度トランジスタである。
【０５９２】
各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＦ１〜ＭＦ３，ＭＦ６，ＭＦ９，ＭＦ１２，ＭＦ１３，ＭＦ１６，ＭＦ１７及び各バックゲートバイアス回路２０Ａ，２０Ｂのトランジスタにおけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＦ１〜ＭＦ３，ＭＦ６，ＭＦ９，ＭＦ１２，ＭＦ１３，ＭＦ１６，ＭＦ１７及び各バックゲートバイアス回路２０Ａ，２０Ｂのトランジスタにおけるチャネル領域の不純物濃度の約１／１０である。なお、各バックゲートバイアス回路２０Ａ，２０Ｂの複数のトランジスタは、表面チャネル型のＭＯＳＦＥＴである。
【０５９３】
各トランジスタＭＦ１〜ＭＦ２１のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。
【０５９４】
本実施形態によれば、以下の効果が得られる。
（２１−１）第１バックゲートバイアス回路２０Ａは、第１の差動対１７１の第４トランジスタＭＦ４及び第５トランジスタＭＦ５のバックゲート（第４トランジスタＭＦ４及び第５トランジスタＭＦ５のＮ型ウェル層３９において第１バックゲートバイアス回路２０Ａがバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第４トランジスタＭＦ４及び第５トランジスタＭＦ５のソース電位よりも第２の電源電圧ＶＳＳ寄りのバイアス電圧ＶＢを印加する。これにより、第４トランジスタＭＦ４及び第５トランジスタＭＦ５のバックゲートソース間電圧ＶＢＳが大きくなる。これにより、第４トランジスタＭＦ４及び第５トランジスタＭＦ５のトランスコンダクタンスｇｍが大きくなるため、オペアンプ１Ｓの出力信号Ｓｏｕｔのノイズを低減できる。
【０５９５】
また、第２バックゲートバイアス回路２０Ｂは、第２の差動対１７２の第７トランジスタＭＦ７及び第８トランジスタＭＦ８のバックゲート（第７トランジスタＭＦ７及び第８トランジスタＭＦ８のＮ型ウェル層３９において第２バックゲートバイアス回路２０Ｂがバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第７トランジスタＭＦ７及び第８トランジスタＭＦ８のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢを印加する。これにより、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のトランスコンダクタンスｇｍが大きくなるため、オペアンプ１Ｓの出力信号Ｓｏｕｔのノイズを低減できる。
【０５９６】
（２１−２）第１バックゲートバイアス回路２０Ａは、バイアス電圧ＶＢを第２の電源電圧ＶＳＳよりも大きくすることにより、第４トランジスタＭＦ４及び第５トランジスタＭＦ５のトランスコンダクタンスｇｍが一層大きくなるため、オペアンプ１Ｓの出力信号Ｓｏｕｔのノイズを一層低減できる。
【０５９７】
また、第２バックゲートバイアス回路２０Ｂは、バイアス電圧ＶＢを第１の電源電圧ＶＤＤよりも大きくすることにより、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のトランスコンダクタンスｇｍが一層大きくなるため、オペアンプ１Ｓの出力信号Ｓｏｕｔのノイズを一層低減できる。
【０５９８】
（２１−３）バイアス電圧ＶＢを第７トランジスタＭＦ７及び第８トランジスタＭＦ８の寄生ダイオードがオンする電圧未満に設定することにより、第７トランジスタＭＦ７及び第８トランジスタＭＦ８が安定して動作できる。
【０５９９】
（２１−４）バイアス電圧ＶＢを第１の電源電圧ＶＤＤを含む所定範囲内のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳが大きくなるため、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のトランスコンダクタンスｇｍが大きくなるとともに第７トランジスタＭＦ７及び第８トランジスタＭＦ８が安定して動作できる。特に、バイアス電圧ＶＢを第１の電源電圧ＶＤＤの±２０％以内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近となるため、第７トランジスタＭＦ７及び第８トランジスタＭＦ８のトランスコンダクタンスｇｍが大きくなるとともに第７トランジスタＭＦ７及び第８トランジスタＭＦ８がより安定して動作できる。
【０６００】
（２１−５）第１の差動対１７１を構成する第４トランジスタＭＦ４及び第５トランジスタＭＦ５におけるチャネル領域の不純物濃度は、第１の定電流源１７３を構成する第６トランジスタＭＦ６及び第１バックゲートバイアス回路２０Ａのトランジスタにおけるチャネル領域の不純物濃度よりも低い。また、第２の差動対１７２を構成する第７トランジスタＭＦ７及び第８トランジスタＭＦ８におけるチャネル領域の不純物濃度は、第２の定電流源１７４を構成する第９トランジスタＭＦ９及び第２バックゲートバイアス回路２０Ｂのトランジスタにおけるチャネル領域の不純物濃度よりも低い。このような構成によれば、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い各差動対１７１，１７２を構成する各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０６０１】
（２１−６）カスコードカレントミラー回路１７６の電流源を構成する第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１におけるチャネル領域の不純物濃度は、第１の定電流源１７３を構成する第６トランジスタＭＦ６及び第１バックゲートバイアス回路２０Ａのトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０６０２】
（２１−７）バイアス回路１７７の電流源を構成する第１４トランジスタＭＦ１４及び第１５トランジスタＭＦ１５におけるチャネル領域の不純物濃度は、第２の定電流源１７４を構成する第９トランジスタＭＦ９及び第２バックゲートバイアス回路２０Ｂのトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０６０３】
（２１−８）電流切替部１７５の第１の切替部１７５Ａを構成する第１８トランジスタＭＦ１８及び第１９トランジスタＭＦ１９におけるチャネル領域の不純物濃度は、第１の定電流源１７３を構成する第６トランジスタＭＦ６及び第１バックゲートバイアス回路２０Ａのトランジスタにおけるチャネル領域の不純物濃度よりも低い。また、第２の切替部１７５Ｂを構成する第２０トランジスタＭＦ２０及び第２１トランジスタＭＦ２１におけるチャネル領域の不純物濃度は、第２の定電流源１７４を構成する第９トランジスタＭＦ９及び第２バックゲートバイアス回路２０Ｂのトランジスタにおけるチャネル領域の不純物濃度よりも低い。このような構成によれば、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い電流切替部１７５を構成する各トランジスタＭＦ１８〜ＭＦ２１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｓの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
【０６０４】
（２１−９）カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１のチャネル領域の不純物濃度と、第１の差動対１７１を構成する各トランジスタＭＦ１，ＭＦ２のチャネル領域の不純物濃度と、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＦ１，ＭＦ２のＰ型ウェル層６２を形成する工程と、各トランジスタＭＦ１０，ＭＦ１１のＰ型ウェル層６２を形成する工程と、各トランジスタＭＦ１８，ＭＦ１９のＰ型ウェル層６２を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｓを製造する工程を簡略化することができる。
【０６０５】
（２１−１０）バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５のチャネル領域の不純物濃度と、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８のチャネル領域の不純物濃度と、第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＦ１４，ＭＦ１５のＮ型ウェル層７０を形成する工程と、各トランジスタＭＦ７，ＭＦ８のＮ型ウェル層７０を形成する工程と、各トランジスタＭＦ２０，ＭＦ２１のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｓを製造する工程を簡略化することができる。
【０６０６】
（第２１実施形態の変形例）
本実施形態のオペアンプ１Ｓは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０６０７】
・第１バックゲートバイアス回路２０Ａ及び第２バックゲートバイアス回路２０Ｂのいずれか一方を省略してもよい。
・オペアンプ１Ｓにおいて、第１の電源配線２と第１の差動対１７１との間、より詳細には第１の電源配線２と第１の定電流源１７３との間に第５実施形態の変形例である図１８のオペアンプ１Ｂの昇圧回路１０３（図１８参照）を追加することもできる。この構成によれば、図１８のオペアンプ１Ｂと同様の効果が得られる。またオペアンプ１Ｓにおいて、第１の電源配線２と第２の差動対１７２との間、より詳細には第１の電源配線２と第２の定電流源１７４との間に第５実施形態の降圧回路１００（図１７参照）を追加することもできる。この構成によれば、第５実施形態と同様の効果が得られる。
【０６０８】
・第１バックゲートバイアス回路２０Ａは、第６実施形態の変形例である図２０のオペアンプ１Ｃのバックゲートバイアス回路２０のように、第４の電源配線５に接続することもできる。この構成によれば、図２０のオペアンプ１Ｃと同様の効果が得られる。また第２バックゲートバイアス回路２０Ｂは、図１９に示す第６実施形態のバックゲートバイアス回路２０のように、第３の電源配線４に接続することもできる。この構成によれば、第６実施形態と同様の効果が得られる。
【０６０９】
・電流切替部１７５については、その機能を実現することができれば具体的な回路構成については任意であり、本実施形態の回路構成に限定されない。
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１を第１実施形態の低濃度トランジスタ及び第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴが混在するように変更してもよい。
【０６１０】
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。さらに、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。要するに、オペアンプ１Ｓは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０６１１】
（第２２実施形態）
図３９を参照して、第２２実施形態のオペアンプ１Ｔについて説明する。本実施形態のオペアンプ１Ｔは、第２１実施形態のオペアンプ１Ｓと比較して、各バックゲートバイアス回路２０Ａ，２０Ｂが省略され、第８実施形態の第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３が追加された点が異なる。
【０６１２】
第１制御部１１０Ａは、第１１トランジスタＭＦ１１のソースと第１抵抗Ｒ１との間のノードＮＩ５に供給する電流を制御することにより、第１１トランジスタＭＤ１１のソース電位を制御する。本実施形態の第１制御部１１０Ａの第１の制御用トランジスタＭＡ１はＮチャネルＭＯＳＦＥＴである。第１定電流源１１１は、トランジスタ（図示略）を含む。第１定電流源１１１のトランジスタはＰチャネルＭＯＳＦＥＴである。第１定電流源１１１のトランジスタのドレインは第１の制御用トランジスタＭＡ１のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第１の制御用トランジスタＭＡ１のソースは第１１トランジスタＭＦ１１のソースと第１抵抗Ｒ１との間のノードＮＩ５に接続され、第１の制御用トランジスタＭＡ１のゲートは第１１トランジスタＭＦ１１のゲート及びドレインに接続されている。この構成により、第１制御部１１０Ａは、定電流源１７４の定電流Ｉｔに比例した第１電流Ｉｃ１がノードＮＩ５に供給される。
【０６１３】
第２制御部１１０Ｂは、第１０トランジスタＭＦ１０のソースと第２抵抗Ｒ２との間のノードＮＩ６に供給する電流を制御することにより、第１０トランジスタＭＦ１０のソース電位を制御する。本実施形態の第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２はＮチャネルＭＯＳＦＥＴである。第２定電流源１１２は、トランジスタ（図示略）を含む。第２定電流源１１２のトランジスタはＰチャネルＭＯＳＦＥＴである。第２定電流源１１２のトランジスタのドレインは第２の制御用トランジスタＭＡ２のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第２の制御用トランジスタＭＡ２のソースは第１０トランジスタＭＦ１０のソースと第２抵抗Ｒ２との間のノードＮＩ６に接続され、第２の制御用トランジスタＭＡ２のゲートは第１１トランジスタＭＦ１１のゲート及びドレインに接続されている。この構成により、第２制御部１１０Ｂは、定電流源１７４の定電流Ｉｔに比例した第２電流Ｉｃ２がノードＮＩ６に供給される。
【０６１４】
このように、第１１トランジスタＭＦ１１のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第１０トランジスタＭＦ１０のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第１１トランジスタＭＦ１１のソース電位及び第１０トランジスタＭＦ１０のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第１１トランジスタＭＦ１１及び第１０トランジスタＭＦ１０のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＦ１０，ＭＦ１１のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍが低下する。
【０６１５】
さらに、本実施形態のオペアンプ１Ｔの各トランジスタＭＦ１〜ＭＦ２１は、第２１実施形態の各トランジスタＭＦ１〜ＭＦ２１と同じ構成及び製造方法である。このため、第２１実施形態の（２１−５）〜（２１−１０）の効果に準じた効果が得られる。
【０６１６】
また、第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度を、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１は低濃度トランジスタであり、各トランジスタＭＡ１，ＭＡ２は高濃度トランジスタである。各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＡ１，ＭＡ２は、表面チャネル型のＭＯＳＦＥＴである。
【０６１７】
本実施形態によれば、以下の効果が得られる。
（２２−１）各制御部１１０Ａ，１１０Ｂによって能動負荷の各トランジスタＭＦ１０，ＭＦ１１のソース電位が上昇するように制御されることにより、各トランジスタＭＦ１０，ＭＦ１１に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＦ１０，ＭＦ１１のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｔの出力信号Ｓｏｕｔのノイズを低減できる。
【０６１８】
（２２−２）第１トランジスタＭＦ１及び第２トランジスタＭＦ２のチャネル領域の不純物濃度と、第２の定電流源１７４の第９トランジスタＭＦ９のチャネル領域の不純物濃度と、バイアス回路１７７の各トランジスタＭＦ１６，ＭＦ１７のチャネル領域の不純物濃度と、第１制御部１１０Ａの定電流源１１１のトランジスタ及び第２制御部１１０Ｂの定電流源１１２のトランジスタのチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＦ１，ＭＦ２のＮ型ウェル層６３を形成する工程、第９トランジスタＭＦ９のＮ型ウェル層６３を形成する工程、各トランジスタＭＦ１６，ＭＦ１７のＮ型ウェル層６３を形成する工程、及び各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｔを製造する工程を簡略化することができる。
【０６１９】
（２２−３）第３トランジスタＭＦ３のチャネル領域の不純物濃度と、第１の定電流源１７３の第６トランジスタＭＦ６のチャネル領域の不純物濃度と、カスコードカレントミラー回路１７６の各トランジスタＭＦ１２，ＭＦ１３のチャネル領域の不純物濃度と、各制御用トランジスタＭＡ１，ＭＡ２のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、第３トランジスタＭＦ３のＰ型ウェル層４１を形成する工程、第６トランジスタＭＦ６のＰ型ウェル層４１を形成する工程、各トランジスタＭＦ１２，ＭＦ１３のＰ型ウェル層４１を形成する工程、及び各トランジスタＭＡ１，ＭＡ２のＰ型ウェル層４１を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｔを製造する工程を簡略化することができる。
【０６２０】
（第２２実施形態の変形例）
本実施形態のオペアンプ１Ｔは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０６２１】
・オペアンプ１Ｔから第１制御部１１０Ａ及び第２制御部１１０Ｂを省略してもよい。この場合、第１抵抗Ｒ１及び第２抵抗Ｒ２によって各トランジスタＭＦ１１，ＭＦ１０のソース電位が上昇する。
【０６２２】
・オペアンプ１Ｔにおいて、第１抵抗Ｒ１の抵抗値及び第２抵抗Ｒ２の抵抗値を第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１の比に応じて変更してもよい。
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１を第１実施形態の低濃度トランジスタ及び第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴが混在するように変更してもよい。
【０６２３】
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。さらに、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。要するに、オペアンプ１Ｔは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０６２４】
（第２３実施形態）
図４０を参照して、第２３実施形態のオペアンプ１Ｕについて説明する。本実施形態のオペアンプ１Ｕは、第２２実施形態のオペアンプ１Ｔと比較して、各制御部１１０Ａ，１１０Ｂが省略され、電流調整部１２０Ｅが追加された点が異なる。
【０６２５】
電流調整部１２０Ｅは、第２の差動対１７２の第７トランジスタＭＦ７及び第８トランジスタＭＦ８に流れる電流を、能動負荷となる第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１に流れる電流よりも大きくする。より詳細には、電流調整部１２０Ｅは、第７トランジスタＭＦ７及び第８トランジスタＭＦ８に流れる電流を定電流源１７４の定電流Ｉｔよりも増加させ、各トランジスタＭＦ７，ＭＦ８に流れる電流の増加分の電流を第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１に流さないようにする。電流調整部１２０Ｅは、第１４実施形態の電流調整部１２０Ｂの構成と同じであり、電流供給部１２１、分岐部１２２、第３抵抗Ｒ３、第４抵抗Ｒ４、及び第５抵抗Ｒ５を有する。
【０６２６】
電流調整部１２０Ｅの電流供給部１２１は、定電流源１７４とは別に設けられた電流源であり、第７トランジスタＭＦ７及び第８トランジスタＭＦ８に電流を供給する。第２の供給用トランジスタＭＢ２のソースは第３抵抗Ｒ３の第１端子に接続され、第２の供給用トランジスタＭＢ２のゲートは第１１トランジスタＭＦ１１のゲートに接続されている。第３抵抗Ｒ３の第２端子は第２の電源配線３に接続されている。
【０６２７】
分岐部１２２は、第７トランジスタＭＦ７に流れるドレイン電流の増加分の電流及び第８トランジスタＭＦ８に流れるドレイン電流の増加分の電流のそれぞれを第２の電源配線３に流す。分岐部１２２は、第１分岐回路１２３及び第２分岐回路１２４を含む。
【０６２８】
第１分岐回路１２３は、第７トランジスタＭＦ７のドレインと第２の電源配線３とに接続され、第１の分岐用トランジスタＭＢ４及び第４抵抗Ｒ４を含む。第１の分岐用トランジスタＭＢ４及び第４抵抗Ｒ４は直列回路を構成している。第１の分岐用トランジスタＭＢ４のドレインは第７トランジスタＭＦ７のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第４抵抗Ｒ４の第１端子に接続されている。第４抵抗Ｒ４の第２端子は第２の電源配線３に接続されている。本実施形態の第４抵抗Ｒ４の抵抗値は、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と等しい。
【０６２９】
第２分岐回路１２４は、第８トランジスタＭＦ８のドレインと第２の電源配線３とに接続され、第２の分岐用トランジスタＭＢ５及び第５抵抗Ｒ５を含む。第２の分岐用トランジスタＭＢ５及び第５抵抗Ｒ５は直列回路を構成している。第２の分岐用トランジスタＭＢ５のドレインは第８トランジスタＭＦ８のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第５抵抗Ｒ５の第１端子に接続されている。第５抵抗Ｒ５の第２端子は第２の電源配線３に接続されている。本実施形態の第５抵抗Ｒ５の抵抗値は、第４抵抗Ｒ４の抵抗値と等しい。すなわち第５抵抗Ｒ５の抵抗値は、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と等しい。
【０６３０】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第２の供給用トランジスタＭＢ２の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第２の供給用トランジスタＭＢ２に生成する。
【０６３１】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第１１トランジスタＭＦ１１のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第１１トランジスタＭＦ１１に流れる電流（第１０トランジスタＭＦ１０に流れる電流）と等しくなる。
【０６３２】
次に、オペアンプ１Ｕに流れる電流、特に電流調整部１２０Ｅに流れる電流について説明する。この説明において、第２の定電流源１７４に流れる定電流を２ＩＤとする。なお、供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ１０，ＩＤ１１の大きさについては、第１４実施形態（第９実施形態）の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様であるため、その説明を省略する。
【０６３３】
第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、各トランジスタＭＦ７，ＭＦ８のトランスコンダクタンスｇｍが増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭＦ７，ＭＦ８に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、各トランジスタＭＦ１０，ＭＦ１１のトランスコンダクタンスｇｍの増加が抑制される。したがって、オペアンプ１Ｕの出力信号Ｓｏｕｔのノイズを低減できる。
【０６３４】
加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第１０トランジスタＭＦ１０及び第１１トランジスタＭＦ１１のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＦ１０，ＭＦ１１のソース電位がより上昇する。したがって、能動負荷の回路上のトランスコンダクタンスｇｍが低下する。これにより、オペアンプ１Ｕの出力信号Ｓｏｕｔのノイズを一層低減できる。
【０６３５】
さらに、本実施形態のオペアンプ１Ｕの各トランジスタＭＦ１〜ＭＦ２１は、第２１実施形態の各トランジスタＭＦ１〜ＭＦ２１と同じ構成及び製造方法である。このため、第２１実施形態の（２１−５）〜（２１−１０）の効果に準じた効果が得られる。
【０６３６】
また、電流調整部１２０Ｅの各トランジスタＭＢ１〜ＭＢ５は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度を、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１は低濃度トランジスタであり、各トランジスタＭＢ１〜ＭＢ５は高濃度トランジスタである。各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＢ１〜ＭＢ５は、表面チャネル型のＭＯＳＦＥＴである。
【０６３７】
本実施形態によれば、以下の効果が得られる。
（２３−１）電流調整部１２０Ｅによって第２の差動対１７２に供給する電流を増加させる一方、能動負荷に供給する電流を増加させないため、第２の差動対１７２の各トランジスタＭＦ７，ＭＦ８のトランスコンダクタンスが増加し、能動負荷の各トランジスタＭＦ１０，ＭＦ１１のトランスコンダクタンスの増加を抑制する。したがって、オペアンプ１Ｕの出力信号Ｓｏｕｔのノイズを低減できる。
【０６３８】
（２３−２）能動負荷に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２によって能動負荷の各トランジスタＭＦ１０，ＭＦ１１のソース電位を上昇させることができるため、各トランジスタＭＦ１０，ＭＦ１１に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＦ１０，ＭＦ１１のトランスコンダクタンスｇｍが減るため、オペアンプ１Ｕの出力信号Ｓｏｕｔのノイズを低減できる。
【０６３９】
（２３−３）第１トランジスタＭＦ１及び第２トランジスタＭＦ２のチャネル領域の不純物濃度と、第２の定電流源１７４の第９トランジスタＭＦ９のチャネル領域の不純物濃度と、バイアス回路１７７の各トランジスタＭＦ１６，ＭＦ１７のチャネル領域の不純物濃度と、電流調整部１２０Ｅの各トランジスタＭＢ１，ＭＢ３のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＦ１，ＭＦ２のＮ型ウェル層６３を形成する工程、第９トランジスタＭＦ９のＮ型ウェル層６３を形成する工程、各トランジスタＭＦ１６，ＭＦ１７のＮ型ウェル層６３を形成する工程、及び各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｕを製造する工程を簡略化することができる。
【０６４０】
（２３−４）第３トランジスタＭＦ３のチャネル領域の不純物濃度と、第１の定電流源１７３の第６トランジスタＭＦ６のチャネル領域の不純物濃度と、カスコードカレントミラー回路１７６の各トランジスタＭＦ１２，ＭＦ１３のチャネル領域の不純物濃度と、電流調整部１２０Ｅの各トランジスタＭＢ２，ＭＢ４，ＭＢ５のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、第３トランジスタＭＦ３のＰ型ウェル層４１を形成する工程、第６トランジスタＭＦ６のＰ型ウェル層４１を形成する工程、各トランジスタＭＦ１２，ＭＦ１３のＰ型ウェル層４１を形成する工程、及び各トランジスタＭＢ２，ＭＢ４，ＭＢ５のＰ型ウェル層４１を形成する工程を一括に行うことができる。したがって、オペアンプ１Ｕを製造する工程を簡略化することができる。
【０６４１】
（第２３実施形態の変形例）
本実施形態のオペアンプ１Ｕは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０６４２】
・オペアンプ１Ｕにおいて、第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、第３抵抗Ｒ３の抵抗値、第４抵抗Ｒ４の抵抗値、及び第５抵抗Ｒ５の抵抗値を第１１トランジスタＭＦ１１、第１０トランジスタＭＦ１０、第２の供給用トランジスタＭＢ２、第１の分岐用トランジスタＭＢ４、及び第２の分岐用トランジスタＭＢ５の比に応じて変更してもよい。
【０６４３】
・オペアンプ１Ｕから第４抵抗Ｒ４及び第５抵抗Ｒ５を省略し、第１の分岐用トランジスタＭＢ４のソースを第１１トランジスタＭＦ１１のソースと第１抵抗Ｒ１との間に接続し、第２の分岐用トランジスタＭＢ５のソースを第１０トランジスタＭＦ１０のソースと第２抵抗Ｒ２との間に接続してもよい。
【０６４４】
・オペアンプ１Ｕから第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４、及び第５抵抗Ｒ５を省略し、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のソース及び第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のソースを第２の電源配線３に接続してもよい。この場合、第１１実施形態のオペアンプ１Ｈのように調整電流源１２５をオペアンプ１Ｕに追加してもよい。調整電流源１２５のトランジスタＭＢ６と、各トランジスタＭＢ２，ＭＢ４，ＭＢ５との接続構成は、第１１実施形態と同様である。
【０６４５】
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１を第１実施形態の低濃度トランジスタ及び第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴが混在するように変更してもよい。
【０６４６】
・各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＦ４，ＭＦ５，ＭＦ７，ＭＦ８，ＭＦ１０，ＭＦ１１，ＭＦ１４，ＭＦ１５，ＭＦ１８〜ＭＦ２１を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。さらに、第１の差動対１７１を構成する各トランジスタＭＦ４，ＭＦ５の組、第２の差動対１７２を構成する各トランジスタＭＦ７，ＭＦ８の組、カスコードカレントミラー回路１７６の電流源を構成する各トランジスタＭＦ１０，ＭＦ１１の組、バイアス回路１７７の電流源を構成する各トランジスタＭＦ１４，ＭＦ１５の組、第１の切替部１７５Ａを構成する各トランジスタＭＦ１８，ＭＦ１９の組、及び第２の切替部１７５Ｂを構成する各トランジスタＭＦ２０，ＭＦ２１の組を第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在するように変更してもよい。要するに、オペアンプ１Ｕは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０６４７】
（第２４実施形態）
図４１を参照して、第２４実施形態の差動回路の一例である積分回路１８０について説明する。本実施形態の積分回路１８０は、非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮに入力される差動入力電流を積分し、所定の周期でサンプル及びホールドし、差動電圧信号を生成する。
【０６４８】
積分回路１８０は、差動対１８１、定電流源１８２、定電流源１８３，１８４、第１セレクタ１８５、第２セレクタ１８６、積分器１８７、サンプルホールド回路（図示略）、コモンフィードバック回路１８８、カレントミラー回路１８９、及びバックゲートバイアス回路２０を有する。
【０６４９】
差動対１８１は、第１トランジスタＭＧ１及び第２トランジスタＭＧ２を含む。本実施形態では、第１トランジスタＭＧ１及び第２トランジスタＭＧ２は、ＰチャネルＭＯＳＦＥＴで構成されている。第１トランジスタＭＧ１及び第２トランジスタＭＧ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＧ１及び第２トランジスタＭＧ２は、エンハンスメント型の構造である。第１トランジスタＭＧ１のソース及び第２トランジスタＭＧ２のソースは共通に接続されている。
【０６５０】
定電流源１８２は、差動対１８１に接続されるトランジスタ（図示略）を含む。本実施形態のトランジスタは、ＰチャネルＭＯＳＦＥＴである。トランジスタのドレインは各トランジスタＭＧ１，ＭＧ２のソースに接続され、トランジスタのソースは第１の電源配線２に接続されている。トランジスタのゲートは、第１バイアス回路（図示略）からのバイアス電圧が入力される。定電流源１８２は、バイアス電圧に基づいて定電流Ｉｔを供給する。
【０６５１】
定電流源１８３は第３トランジスタＭＧ３を含み、定電流源１８４は第４トランジスタＭＧ４を含む。本実施形態の第３トランジスタＭＧ３及び第４トランジスタＭＧ４は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第３トランジスタＭＧ３のソース及び第４トランジスタＭＧ４のソースは第１の電源配線２に接続され、第３トランジスタＭＧ３のゲート及び第４トランジスタＭＧ４のゲートは共通して接続されている。第３トランジスタＭＧ３及び第４トランジスタＭＧ４のゲートは、例えば第１バイアス回路からのバイアス電圧が入力されてもよい。
【０６５２】
第１セレクタ１８５は、差動対１８１の前段に設けられている。第１セレクタ１８５は、差動対１８１の第１トランジスタＭＧ１のゲートと非反転入力端子ＩＮＰとが接続され、第２トランジスタＭＧ２のゲートと反転入力端子ＩＮＮとが接続される第１の状態と、第１トランジスタＭＧ１のゲートと反転入力端子ＩＮＮとが接続され、第２トランジスタＭＧ２のゲートと非反転入力端子ＩＮＰとが接続される第２の状態と、を切り替える。図４１では、第１の状態が示されている。第１セレクタ１８５は、第１スイッチＳＷ１〜第４スイッチＳＷ４、第１キャパシタＣＧ１、及び第２キャパシタＣＧ２を含む。第１キャパシタＣＧ１及び第２キャパシタＣＧ２は、ＤＣブロック用のキャパシタである。第１キャパシタＣＧ１は第１スイッチＳＷ１と第１トランジスタＭＧ１との間に設けられ、第２キャパシタＣＧ２は第２スイッチＳＷ２と第２トランジスタＭＧ２との間に設けられている。各スイッチＳＷ１〜ＳＷ４は、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。第１スイッチＳＷ１の第１端子及び第３スイッチＳＷ３の第１端子は非反転入力端子ＩＮＰに接続され、第２スイッチＳＷ２の第１端子及び第４スイッチＳＷ４の第１端子は反転入力端子ＩＮＮに接続されている。第１スイッチＳＷ１の第２端子は、第１スイッチＳＷ１と第１キャパシタＣＧ１との間のノードＮＪ１に接続されている。第２スイッチＳＷ２の第２端子は、第２スイッチＳＷ２と第２キャパシタＣＧ２との間のノードＮＪ２に接続されている。第３スイッチＳＷ３の第２端子はノードＮＪ２に接続され、第４スイッチＳＷ４の第２端子はノードＮＪ１に接続されている。第１セレクタ１８５は、第１スイッチＳＷ１及び第２スイッチＳＷ２がオンかつ第３スイッチＳＷ３及び第４スイッチＳＷ４がオフのときに第１の状態となり、第１スイッチＳＷ１及び第２スイッチＳＷ２がオフかつ第３スイッチＳＷ３及び第４スイッチＳＷ４がオンのときに第２の状態となる。
【０６５３】
第２セレクタ１８６は、差動対１８１の後段に設けられている。第２セレクタ１８６は、第１トランジスタＭＧ１のドレインを積分器１８７の第１の回路１８７Ａに接続し、第２トランジスタＭＧ２のドレインを積分器１８７の第２の回路１８７Ｂに接続する第１の状態と、第１トランジスタＭＧ１のドレインを第２の回路１８７Ｂに接続し、第２トランジスタＭＧ２のドレインを第１の回路１８７Ａに接続する第２の状態と、を切り替える。第２セレクタ１８６は、第５〜第８スイッチＳＷ５〜ＳＷ８を含む。各スイッチＳＷ５〜ＳＷ８は、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。第５スイッチＳＷ５の第１端子及び第７スイッチＳＷ７の第１端子は第１トランジスタＭＧ１のドレインに接続され、第６スイッチＳＷ６の第１端子及び第８スイッチＳＷ８の第１端子は第２トランジスタＭＧ２のドレインに接続されている。第５スイッチＳＷ５の第２端子は、第１トランジスタＭＧ１と第１の回路１８７Ａとの間のノードＮＪ３に接続されている。第６スイッチＳＷ６の第２端子は、第２トランジスタＭＧ２と第２の回路１８７Ｂとの間のノードＮＪ４に接続されている。第７スイッチＳＷ７の第２端子はノードＮＪ４に接続され、第８スイッチＳＷ８の第２端子はノードＮＪ３に接続されている。第２セレクタ１８６は、第５スイッチＳＷ５及び第６スイッチＳＷ６がオンかつ第７スイッチＳＷ７及び第８スイッチＳＷ８がオフのときに第１の状態となり、第５スイッチＳＷ５及び第６スイッチＳＷ６がオフかつ第７スイッチＳＷ７及び第８スイッチＳＷ８がオンのときに第２の状態となる。
【０６５４】
積分器１８７は、第１の回路１８７Ａ及び第２の回路１８７Ｂを有する。積分器１８７は、差動対１８１から第１の回路１８７Ａに流れる第１の差動入力電流を積分し、第１の差動電圧信号を生成する。積分器１８７は、差動対１８１から第２の回路１８７Ｂに流れる第２の差動入力電流を積分し、第２の差動電圧信号を生成する。
【０６５５】
第１の回路１８７Ａは、第５トランジスタＭＧ５、抵抗ＲＧ１、及びキャパシタＣＧ３を含む。本実施形態の第５トランジスタＭＧ５は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第５トランジスタＭＧ５のドレインは第４トランジスタＭＧ４のドレインと接続され、第５トランジスタＭＧ５のソースは第２の電源配線３に接続され、第５トランジスタＭＧ５のゲートはノードＮＪ３に接続されている。抵抗ＲＧ１及びキャパシタＣＧ３は直列に接続され、ＲＣ回路を形成している。抵抗ＲＧ１の第１端子は、ノードＮＪ３と第５トランジスタＭＧ５のゲートとの間のノードＮＪ５に接続されている。抵抗ＲＧ１の第２端子は、キャパシタＣＧ３の第１端子に接続されている。キャパシタＣＧ３の第２端子は、第５トランジスタＭＧ５のドレインに接続されている。
【０６５６】
第２の回路１８７Ｂは、第６トランジスタＭＧ６、抵抗ＲＧ２、及びキャパシタＣＧ４を含む。本実施形態の第６トランジスタＭＧ６は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第６トランジスタＭＧ６のドレインは第３トランジスタＭＧ３のドレインと接続され、第６トランジスタＭＧ６のソースは第２の電源配線３に接続され、第６トランジスタＭＧ６のゲートはノードＮＪ４に接続されている。抵抗ＲＧ２及びキャパシタＣＧ４は直列に接続され、ＲＣ回路を形成している。抵抗ＲＧ２の第１端子は、ノードＮＪ４と第６トランジスタＭＧ６のゲートとの間のノードＮＪ６に接続されている。抵抗ＲＧ２の第２端子は、キャパシタＣＧ４の第１端子に接続されている。キャパシタＣＧ４の第２端子は、第６トランジスタＭＧ６のドレインに接続されている。
【０６５７】
コモンフィードバック回路１８８は、積分器１８７の第１の差動出力電圧及び第２の差動出力電圧の中点電圧が目標電圧に近づくように、差動対１８１のバイアス状態を調整する。コモンフィードバック回路１８８は、差動対１８８Ａ、定電流源１８８Ｂ、６個の抵抗ＲＧ３〜ＲＧ８、及び２つのキャパシタＣＧ５，ＣＧ６を有する。
【０６５８】
差動対１８８Ａは、第７トランジスタＭＧ７及び第８トランジスタＭＧ８を有する。本実施形態の第７トランジスタＭＧ７及び第８トランジスタＭＧ８は、ＰチャネルＭＯＳＦＥＴである。第７トランジスタＭＧ７のソース及び第８トランジスタＭＧ８のソースは共通に接続されている。コモンフィードバック回路１８８は、第９トランジスタＭＧ９及び第１０トランジスタＭＧ１０をさらに有する。第９トランジスタＭＧ９及び第１０トランジスタＭＧ１０は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第９トランジスタＭＧ９のドレインは第７トランジスタＭＧ７のドレインに接続され、第１０トランジスタＭＧ１０のドレインは第８トランジスタＭＧ８のドレインに接続されている。第９トランジスタＭＧ９のソース及び第１０トランジスタＭＧ１０のソースは、第２の電源配線３に接続されている。第９トランジスタＭＧ９のゲートは、第９トランジスタＭＧ９のドレインに接続されている。第１０トランジスタＭＧ１０のゲートは、第１０トランジスタＭＧ１０のドレインに接続されている。
【０６５９】
定電流源１８８Ｂは、差動対１８８Ａに接続されるトランジスタを含む。本実施形態のトランジスタは、ＰチャネルＭＯＳＦＥＴである。トランジスタのドレインは各トランジスタＭＧ７，ＭＧ８のソースに接続され、トランジスタのソースは第１の電源配線２に接続されている。トランジスタのゲートは、第１バイアス回路（図示略）からのバイアス電圧が入力される。定電流源１８８Ｂは、バイアス電圧に基づいて定電流を供給する。
【０６６０】
抵抗ＲＧ３及び抵抗ＲＧ４は、直列に接続されている。抵抗ＲＧ３の第１端子は、キャパシタＣＧ１と第１トランジスタＭＧ１のゲートとの間のノードＮＪ７に接続されている。抵抗ＲＧ３の第２端子は、抵抗ＲＧ４の第１端子に接続されている。抵抗ＲＧ４の第２端子は、キャパシタＣＧ２と第２トランジスタＭＧ２のゲートとの間のノードＮＪ８に接続されている。抵抗ＲＧ５及び抵抗ＲＧ６は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。抵抗ＲＧ５の第１端子は第１の電源配線２に接続され、抵抗ＲＧ５の第２端子は抵抗ＲＧ６の第１端子に接続されている。抵抗ＲＧ６の第２端子は、第２の電源配線３に接続されている。第７トランジスタＭＧ７のゲートは、抵抗ＲＧ３の第２端子と抵抗ＲＧ４の第１端子との間のノードＮＪ９と、抵抗ＲＧ５の第２端子と抵抗ＲＧ６の第１端子との間のノードＮＪ１０とに接続されている。
【０６６１】
抵抗ＲＧ７及び抵抗ＲＧ８は、直列に接続されている。抵抗ＲＧ７の第１端子はサンプルホールド回路の非反転入力端子ＳＨＩＰに接続され、抵抗ＲＧ７の第２端子は抵抗ＲＧ８の第１端子に接続されている。抵抗ＲＧ８の第２端子は、サンプルホールド回路の反転入力端子ＳＨＩＮに接続されている。キャパシタＣＧ５は抵抗ＲＧ７と並列に接続され、キャパシタＣＧ６は抵抗ＲＧ８と並列に接続されている。非反転入力端子ＳＨＩＰは、第３トランジスタＭＧ３のドレインと第６トランジスタＭＧ６のドレインとの間のノードＮＪ１１に接続されている。反転入力端子ＳＨＩＮは、第４トランジスタＭＧ４のドレインと第５トランジスタＭＧ５のドレインとの間のノードＮＪ１２に接続されている。第８トランジスタＭＧ８のゲートは、抵抗ＲＧ７の第２端子と抵抗ＲＧ８の第１端子との間のノードＮＪ１３に接続されている。
【０６６２】
カレントミラー回路１８９は、第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２を含む。本実施形態の第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第１１トランジスタＭＧ１１のソース及び第１２トランジスタＭＧ１２のソースは第２の電源配線３に接続され、第１１トランジスタＭＧ１１のゲート及び第１２トランジスタＭＧ１２のゲートは第１０トランジスタＭＧ１０のゲートに共通して接続されている。第１１トランジスタＭＧ１１のドレインは、第１トランジスタＭＧ１のドレインと第５スイッチＳＷ５との間のノードＮＪ１４に接続されている。第１２トランジスタＭＧ１２のドレインは、第２トランジスタＭＧ２のドレインと第６スイッチＳＷ６との間のノードＮＪ１５に接続されている。
【０６６３】
バックゲートバイアス回路２０は、差動対１８１の共通のバックゲートと第１の電源配線２とに接続されている。バックゲートバイアス回路２０の構成は、第１実施形態のバックゲートバイアス回路２０の構成（図２参照）と同じである。バックゲートバイアス回路２０は、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭＧ１及び第２トランジスタＭＧ２のバックゲートに印加する。言い換えれば、バックゲートバイアス回路２０は、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のソース電位と第１の電源電圧ＶＤＤとの中間電圧よりも第１の電源電圧ＶＤＤ側の電圧となるようなバイアス電圧ＶＢを第１トランジスタＭＧ１及び第２トランジスタＭＧ２のバックゲートに印加する。すなわち、バックゲートバイアス回路２０は、バックゲートソース間電圧ＶＢＳが大きくなるようなバイアス電圧ＶＢを第１トランジスタＭＧ１及び第２トランジスタＭＧ２に印加する。その結果、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となる。またバイアス電圧ＶＢは、第１の電源電圧ＶＤＤよりも高くてもよい。この場合、バイアス電圧ＶＢは、第１トランジスタＭＧ１及び第２トランジスタＭＧ２の寄生ダイオードがオンしない範囲内で第１の電源電圧ＶＤＤよりも高いとよい。すなわちバイアス電圧ＶＢは、第１トランジスタＭＧ１及び第２トランジスタＭＧ２の寄生ダイオードがオンする電圧未満であることが好ましい。第１トランジスタＭＧ１及び第２トランジスタＭＧ２の寄生ダイオードがオンする電圧の一例は、第１の電源電圧ＶＤＤよりも０．５〜０．６Ｖ高い電圧（ＶＤＤ＋０．５〜０．６）である。バイアス電圧ＶＢは、第１の電源電圧ＶＤＤを含む所定範囲内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることが好ましい。より詳細には、バイアス電圧ＶＢは、第１の電源電圧ＶＤＤの±２０％以内の電圧のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧であることがより好ましい。その結果、バックゲートソース間電圧ＶＢＳは、バックゲートソース間電圧ＶＢＳＨの±２０％の範囲内の電圧のうちのバックゲートソース間電圧ＶＢＳＨを除く電圧となる。
【０６６４】
さらに、本実施形態では、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、積分回路１８０の各トランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、積分回路１８０の複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、積分回路１８０の各トランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、積分回路１８０の各トランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、差動対１８１、定電流源１８３，１８４、積分器１８７、コモンフィードバック回路１８８の一部、及びカレントミラー回路１８９であり、出力信号Ｓｏｕｔの１／ｆノイズ特性に影響を受け難い部分はコモンフィードバック回路１８８の差動対１８８Ａ及びバックゲートバイアス回路２０である。
【０６６５】
本実施形態では、差動対１８１、定電流源１８３，１８４、積分器１８７、コモンフィードバック回路１８８の一部、及びカレントミラー回路１８９のトランジスタにおけるチャネル領域の不純物濃度を、コモンフィードバック回路１８８の差動対１８８Ａ及びバックゲートバイアス回路２０のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１８１、定電流源１８３，１８４、積分器１８７、コモンフィードバック回路１８８の一部、及びカレントミラー回路１８９を構成するトランジスタは低濃度トランジスタであり、コモンフィードバック回路１８８の差動対１８８Ａ及びバックゲートバイアス回路２０を構成するトランジスタは高濃度トランジスタである。具体的には、第１トランジスタＭＧ１〜第６トランジスタＭＧ６、及び第９トランジスタＭＧ９〜第１２トランジスタＭＧ１２におけるチャネル領域の不純物濃度を、第７トランジスタＭＧ７、第８トランジスタＭＧ８、及びバックゲートバイアス回路２０のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭＧ１〜第６トランジスタＭＧ６、及び第９トランジスタＭＧ９〜第１２トランジスタＭＧ１２は低濃度トランジスタであり、第７トランジスタＭＧ７、第８トランジスタＭＧ８、及びバックゲートバイアス回路２０のトランジスタは高濃度トランジスタである。
【０６６６】
各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＧ７，ＭＧ８及びバックゲートバイアス回路２０のトランジスタにおけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＧ７，ＭＧ８及びバックゲートバイアス回路２０のトランジスタにおけるチャネル領域の不純物濃度の約１／１０である。なお、バックゲートバイアス回路２０の各トランジスタは、表面チャネル型のＭＯＳＦＥＴである。
【０６６７】
各トランジスタＭＧ１〜ＭＧ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。
【０６６８】
本実施形態によれば、以下の効果が得られる。
（２４−１）バックゲートバイアス回路２０は、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のバックゲート（第１トランジスタＭＧ１及び第２トランジスタＭＧ２のＮ型ウェル層３９においてバックゲートバイアス回路２０がバイアス電圧ＶＢを印加するためのコンタクト領域）に対して第１トランジスタＭＧ１及び第２トランジスタＭＧ２のソース電位よりも第１の電源電圧ＶＤＤ寄りのバイアス電圧ＶＢを印加する。これにより、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のバックゲートソース間電圧ＶＢＳが大きくなる。これにより、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のトランスコンダクタンスｇｍ１２が大きくなるため、積分回路１８０の出力信号Ｓｏｕｔのノイズを低減できる。
【０６６９】
（２４−２）バックゲートバイアス回路２０は、バイアス電圧ＶＢを第１の電源電圧ＶＤＤよりも大きくすることにより、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のトランスコンダクタンスｇｍ１２が一層大きくなるため、積分回路１８０の出力信号Ｓｏｕｔのノイズを一層低減できる。
【０６７０】
（２４−３）バイアス電圧ＶＢを第１トランジスタＭＧ１及び第２トランジスタＭＧ２の寄生ダイオードがオンする電圧未満に設定することにより、第１トランジスタＭＧ１及び第２トランジスタＭＧ２が安定して動作できる。
【０６７１】
（２４−４）バイアス電圧ＶＢを第１の電源電圧ＶＤＤを含む所定範囲内のうちの第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳが大きくなるため、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＧ１及び第２トランジスタＭＧ２が安定して動作できる。特に、バイアス電圧ＶＢを第１の電源電圧ＶＤＤの±２０％以内の電圧のうち第１の電源電圧ＶＤＤと同一の電圧を除く電圧に設定することにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近となるため、第１トランジスタＭＧ１及び第２トランジスタＭＧ２のトランスコンダクタンスｇｍ１２が大きくなるとともに第１トランジスタＭＧ１及び第２トランジスタＭＧ２がより安定して動作できる。
【０６７２】
（２４−５）差動対１８１を構成する第１トランジスタＭＧ１及び第２トランジスタＭＧ２におけるチャネル領域の不純物濃度は、コモンフィードバック回路１８８の差動対１８８Ａを構成する第７トランジスタＭＧ７及び第８トランジスタＭＧ８並びにバックゲートバイアス回路２０を構成するトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０６７３】
（２４−６）定電流源１８３，１８４を構成する第３トランジスタＭＧ３及び第４トランジスタＭＧ４におけるチャネル領域の不純物濃度は、コモンフィードバック回路１８８の差動対１８８Ａを構成する第７トランジスタＭＧ７及び第８トランジスタＭＧ８並びにバックゲートバイアス回路２０を構成するトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０６７４】
（２４−７）カレントミラー回路１８９を構成する第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２におけるチャネル領域の不純物濃度は、コモンフィードバック回路１８８の差動対１８８Ａを構成する第７トランジスタＭＧ７及び第８トランジスタＭＧ８並びにバックゲートバイアス回路２０を構成するトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０６７５】
（２４−８）積分器１８７を構成する第５トランジスタＭＧ５及び第６トランジスタＭＧ６におけるチャネル領域の不純物濃度は、コモンフィードバック回路１８８の差動対１８８Ａを構成する第７トランジスタＭＧ７及び第８トランジスタＭＧ８並びにバックゲートバイアス回路２０を構成するトランジスタにおけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い積分器１８７を構成する各トランジスタＭＧ５，ＭＧ６のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１８０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
【０６７６】
（２４−９）定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４のチャネル領域の不純物濃度と、差動対１８１を構成する第１トランジスタＭＧ１及び第２トランジスタＭＧ２のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＧ３，ＭＧ４のＮ型ウェル層７０を形成する工程と、各トランジスタＭＧ１，ＭＧ２のＮ型ウェル層７０を形成する工程とを一括に行うことができるため、積分回路１８０を製造する工程を簡略化することができる。
【０６７７】
（２４−１０）カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２のチャネル領域の不純物濃度と、積分器１８７を構成する各トランジスタＭＧ５，ＭＧ６のチャネル領域の不純物濃度と、コモンフィードバック回路１８８の電流源を構成する各トランジスタＭＧ９，ＭＧ１０のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＧ１１，ＭＧ１２のＰ型ウェル層６２を形成する工程と、各トランジスタＭＧ５，ＭＧ６のＰ型ウェル層６２を形成する工程と、各トランジスタＭＧ９，ＭＧ１０のＰ型ウェル層６２を形成する工程とを一括に行うことができるため、積分回路１８０を製造する工程を簡略化することができる。
【０６７８】
（２４−１１）定電流源１８２のトランジスタのチャネル領域の不純物濃度と、差動対１８８Ａの各トランジスタＭＧ７，ＭＧ８のチャネル領域の不純物濃度と、定電流源１８８Ｂのトランジスタのチャネル領域の不純物濃度と、バックゲートバイアス回路２０のトランジスタＭ５，Ｍ８，Ｍ９におけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、定電流源１８２のトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭＧ７，ＭＧ８のＮ型ウェル層６３を形成する工程と、定電流源１８８ＢのトランジスタのＮ型ウェル層６３を形成する工程と、バックゲートバイアス回路２０の各トランジスタＭ５，Ｍ８，Ｍ９のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、積分回路１８０Ａを製造する工程を簡略化することができる。
【０６７９】
（第２４実施形態の変形例）
本実施形態の積分回路１８０は、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０６８０】
・積分回路１８０において、第１の電源配線２と差動対１８１との間、より詳細には第１の電源配線２と定電流源１８２との間に第５実施形態の降圧回路１００を追加することもできる。この構成によれば、第５実施形態と同様の効果が得られる。また、バックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように、第３の電源配線４に接続することもできる。この構成によれば、第６実施形態と同様の効果が得られる。
【０６８１】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０６８２】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、積分回路１８０は、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
【０６８３】
（第２５実施形態）
図４２を参照して、第２５実施形態の差動回路の一例である積分回路１８０Ａについて説明する。本実施形態の積分回路１８０Ａは、第２４実施形態の積分回路１８０と比較して、バックゲートバイアス回路２０が省略され、第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、及び第２抵抗Ｒ２が追加された点が主に異なる。
【０６８４】
第１抵抗Ｒ１は、第２の電源配線３と第１１トランジスタＭＧ１１との間に設けられている。第１抵抗Ｒ１の第１端子は第１１トランジスタＭＧ１１のソースに接続され、第１抵抗Ｒ１の第２端子は第２の電源配線３に接続されている。
【０６８５】
第２抵抗Ｒ２は、第２の電源配線３と第１２トランジスタＭＧ１２との間に設けられている。第２抵抗Ｒ２の第１端子は第１２トランジスタＭＧ１２のソースに接続され、第２抵抗Ｒ２の第２端子は第２の電源配線３に接続されている。
【０６８６】
第１抵抗Ｒ１及び第２抵抗Ｒ２が追加されたことにともない、コモンフィードバック回路１８８の差動対１８８Ａの第９トランジスタＭＧ９のソースと第２の電源配線３との間に抵抗Ｒ９が設けられ、第１０トランジスタＭＧ１０のソースと第２の電源配線３との間に抵抗Ｒ１０が設けられている。抵抗Ｒ９の第１端子は第９トランジスタＭＧ９のソースに接続され、抵抗Ｒ９の第２端子は第２の電源配線３に接続されている。抵抗Ｒ１０の第１端子は第１０トランジスタＭＧ１０のソースに接続され、抵抗Ｒ１０の第２端子は第２の電源配線３に接続されている。
【０６８７】
第１制御部１１０Ａは、第１１トランジスタＭＧ１１のソースと第１抵抗Ｒ１との間のノードＮＪ１６に供給する電流を制御することにより、第１１トランジスタＭＧ１１のソース電位を制御する。本実施形態の第１制御部１１０Ａの第１の制御用トランジスタＭＡ１はＮチャネルＭＯＳＦＥＴである。第１定電流源１１１は、トランジスタ（図示略）を含む。第１定電流源１１１のトランジスタはＰチャネルＭＯＳＦＥＴである。第１定電流源１１１のトランジスタのドレインは第１の制御用トランジスタＭＡ１のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第１の制御用トランジスタＭＡ１のソースは第１１トランジスタＭＧ１１のソースと第１抵抗Ｒ１との間のノードＮＪ１６に接続され、第１の制御用トランジスタＭＡ１のゲートは第１１トランジスタＭＧ１１のゲート及びドレインに接続されている。この構成により、第１制御部１１０Ａは、定電流源１８２の定電流Ｉｔに比例した第１電流Ｉｃ１がノードＮＪ１６に供給される。
【０６８８】
第２制御部１１０Ｂは、第１２トランジスタＭＧ１２のソースと第２抵抗Ｒ２との間のノードＮＪ１７に供給する電流を制御することにより、第１２トランジスタＭＧ１２のソース電位を制御する。本実施形態の第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２はＮチャネルＭＯＳＦＥＴである。第２定電流源１１２は、トランジスタ（図示略）を含む。第２定電流源１１２のトランジスタはＰチャネルＭＯＳＦＥＴである。第２定電流源１１２のトランジスタのドレインは第２の制御用トランジスタＭＡ２のドレインに接続され、トランジスタのソースは第１の電源配線２に接続されている。第２の制御用トランジスタＭＡ２のソースは第１２トランジスタＭＧ１２のソースと第２抵抗Ｒ２との間のノードＮＪ１７に接続され、第２の制御用トランジスタＭＡ２のゲートは第１１トランジスタＭＧ１１のゲートに接続されている。この構成により、第２制御部１１０Ｂは、定電流源１８２の定電流Ｉｔに比例した第２電流Ｉｃ２がノードＮＪ１７に供給される。
【０６８９】
このように、第４トランジスタＭＥ４のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第５トランジスタＭＥ５のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第４トランジスタＭＥ４のソース電位及び第５トランジスタＭＥ５のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第４トランジスタＭＥ４及び第５トランジスタＭＥ５のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＥ４，ＭＥ５のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍが低下する。
【０６９０】
さらに、積分回路１８０Ａの各トランジスタのＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第２４実施形態の積分回路１８０の各トランジスタＭＧ１〜ＭＧ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法と同じである。このため、第２４実施形態の（２４−５）〜（２４−１０）の効果に準じた効果が得られる。
【０６９１】
また、第１の制御用トランジスタＭＡ１及び第２の制御用トランジスタＭＡ２は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度を、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２は低濃度トランジスタであり、各トランジスタＭＡ１，ＭＡ２は高濃度トランジスタである。各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＡ１，ＭＡ２におけるチャネル領域の不純物濃度の約１／１０である。また各トランジスタＭＡ１，ＭＡ２は、表面チャネル型のＭＯＳＦＥＴである。
【０６９２】
本実施形態によれば、以下の効果が得られる。
（２５−１）各制御部１１０Ａ，１１０Ｂによって能動負荷の各トランジスタＭＧ１１，ＭＧ１２のソース電位が上昇するように制御されることにより、各トランジスタＭＧ１１，ＭＧ１２に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＧ１１，ＭＧ１２のトランスコンダクタンスｇｍが減るため、積分回路１８０Ａの出力信号Ｓｏｕｔのノイズを低減できる。
【０６９３】
（２５−２）定電流源１８２のトランジスタのチャネル領域の不純物濃度と、差動対１８８Ａの各トランジスタＭＧ７，ＭＧ８のチャネル領域の不純物濃度と、定電流源１８８Ｂのトランジスタのチャネル領域の不純物濃度と、第１制御部１１０Ａの定電流源１１１のトランジスタ及び第２制御部１１０Ｂの定電流源１１２のトランジスタにおけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、定電流源１８２のトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭＧ７，ＭＧ８のＮ型ウェル層６３を形成する工程と、定電流源１８８ＢのトランジスタのＮ型ウェル層６３を形成する工程と、各定電流源１１１，１１２のトランジスタのＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、積分回路１８０Ａを製造する工程を簡略化することができる。
【０６９４】
（第２５実施形態の変形例）
本実施形態の積分回路１８０Ａは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０６９５】
・第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、抵抗Ｒ９の抵抗値、及び抵抗Ｒ１０の抵抗値は、第１１トランジスタＭＧ１１、第１２トランジスタＭＧ１２、第９トランジスタＭＧ９、及び第１０トランジスタＭＧ１０の比に応じて変更してもよい。
【０６９６】
・積分回路１８０Ａから第１制御部１１０Ａ及び第２制御部１１０Ｂを省略してもよい。この場合、第１抵抗Ｒ１及び第２抵抗Ｒ２によって各トランジスタＭＧ１１，ＭＧ１２のソース電位が上昇する。
【０６９７】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０６９８】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、積分回路１８０Ａは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
【０６９９】
（第２６実施形態）
図４３を参照して、第２６実施形態の差動回路の一例である積分回路１８０Ｂについて説明する。本実施形態の積分回路１８０Ｂは、第２５実施形態の積分回路１８０Ａと比較して、各制御部１１０Ａ，１１０Ｂが省略され、電流調整部１２０Ｆが追加された点が異なる。
【０７００】
電流調整部１２０Ｆは、差動対１８１の第１トランジスタＭＧ１及び第２トランジスタＭＧ２に流れる電流を、能動負荷となる第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２に流れる電流よりも大きくする。より詳細には、電流調整部１２０Ｆは、第１トランジスタＭＧ１及び第２トランジスタＭＧ２に流れる電流を定電流源１８２の定電流Ｉｔよりも増加させ、各トランジスタＭＧ１，ＭＧ２に流れる電流の増加分の電流を第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２に流さないようにする。電流調整部１２０Ｆは、第１２実施形態の電流調整部１２０Ａと同様の構成であり、電流供給部１２１、分岐部１２２、及び第３抵抗Ｒ３を有する。
【０７０１】
電流供給部１２１は、定電流源１８２とは別に設けられた電流源であり、第１トランジスタＭＧ１及び第２トランジスタＭＧ２に電流を供給する。電流供給部１２１は、第１の供給用トランジスタＭＢ１、第２の供給用トランジスタＭＢ２、及び第３の供給用トランジスタＭＢ３を含む。本実施形態の第１の供給用トランジスタＭＢ１及び第３の供給用トランジスタＭＢ３はＰチャネルＭＯＳＦＥＴであり、第２の供給用トランジスタＭＢ２はＮチャネルＭＯＳＦＥＴである。
【０７０２】
第１の供給用トランジスタＭＢ１及び第２の供給用トランジスタＭＢ２は、第１の電源配線２と第２の電源配線３との間で直列回路を構成している。第１の供給用トランジスタＭＢ１のソースは第１の電源配線２に接続され、第１の供給用トランジスタＭＢ１のゲートは第１の供給用トランジスタＭＢ１のドレインに接続され、第１の供給用トランジスタＭＢ１のドレインは第２の供給用トランジスタＭＢ２のドレインに接続されている。第２の供給用トランジスタＭＢ２のソースは第２の電源配線３に接続されている。
【０７０３】
第３の供給用トランジスタＭＢ３は、第１の電源配線２と差動対１８１との間に設けられている。第３の供給用トランジスタＭＢ３のソースは第１の電源配線２に接続され、第３の供給用トランジスタＭＢ３のドレインは第１トランジスタＭＧ１及び第２トランジスタＭＧ２のソースに接続され、第３の供給用トランジスタＭＢ３のゲートは第１の供給用トランジスタＭＢ１のゲートに共通に接続されている。これにより、第１の供給用トランジスタＭＢ１及び第３の供給用トランジスタＭＢ３は、カレントミラー回路を構成している。
【０７０４】
分岐部１２２は、第１トランジスタＭＧ１に流れるドレイン電流の増加分の電流及び第２トランジスタＭＧ２に流れるドレイン電流の増加分の電流のそれぞれを第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２のドレインに流さない。分岐部１２２は、第１分岐回路１２３及び第２分岐回路１２４を含む。
【０７０５】
第１分岐回路１２３は、第１の分岐用トランジスタＭＢ４を含む。本実施形態の第１の分岐用トランジスタＭＢ４は、ＮチャネルＭＯＳＦＥＴである。第１の分岐用トランジスタＭＢ４のドレインは第１トランジスタＭＧ１のドレインに接続され、第１の分岐用トランジスタＭＢ４のソースは第１２トランジスタＭＧ１２と第１抵抗Ｒ１との間のノードＮＪ１８に接続され、第１の分岐用トランジスタＭＢ４のゲートは第１１トランジスタＭＧ１１のゲート及び第１０トランジスタＭＧ１０のゲートに共通に接続されている。
【０７０６】
第２分岐回路１２４は、第２の分岐用トランジスタＭＢ５を含む。本実施形態の第２の分岐用トランジスタＭＢ５は、ＮチャネルＭＯＳＦＥＴである。第２の分岐用トランジスタＭＢ５のドレインは第２トランジスタＭＧ２のドレインに接続され、第２の分岐用トランジスタＭＢ５のソースは第１１トランジスタＭＧ１１と第２抵抗Ｒ２との間のノードＮＪ１９に接続され、第２の分岐用トランジスタＭＢ５のゲートは第１２トランジスタＭＧ１２のゲート及び第１０トランジスタＭＧ１０のゲートに共通に接続されている。
【０７０７】
また第２の分岐用トランジスタＭＢ５のゲートには、第２の供給用トランジスタＭＢ２のゲートが接続されている。このように、各分岐用トランジスタＭＢ４，ＭＢ５、第２の供給用トランジスタＭＢ２、及び第１０トランジスタＭＧ１０は、カレントミラー回路を構成している。また各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧は、第１０トランジスタＭＧ１０のゲート電圧によって制御される。
【０７０８】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第２の供給用トランジスタＭＢ２の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第２の供給用トランジスタＭＢ２に生成する。
【０７０９】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第１１トランジスタＭＧ１１のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第１１トランジスタＭＧ１１に流れる電流（第１２トランジスタＭＧ１２に流れる電流）と等しくなる。
【０７１０】
次に、積分回路１８０Ｂに流れる電流、特に電流調整部１２０Ｆに流れる電流について説明する。この説明において、定電流源１８２に流れる定電流を２ＩＤとする。
積分回路１８０Ｂにおいて、差動対１８１には、定電流２ＩＤ及び第３の供給用トランジスタＭＢ３から供給電流ＩＤＢ３が供給される。供給電流ＩＤＢ３は、各トランジスタＭＢ１，ＭＢ３からなるカレントミラー回路によって第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２に比例した電流である。本実施形態では、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比が１：１であるため、供給電流ＩＤＢ３は電流ＩＤＢ２と等しい。詳述すると、電流ＩＤＢ２は、各トランジスタＭＧ１１，ＭＢ４，ＭＢ５，ＭＢ２からなるカレントミラー回路によって第１１トランジスタＭＧ１１の電流ＩＤ１１に比例した電流である。本実施形態では、各トランジスタＭＢ４，ＭＢ５と各トランジスタＭ３，Ｍ４との電流比は１：１であるため、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５は、電流ＩＤ１１と等しい。加えて、第２の供給用トランジスタＭＢ２と各トランジスタＭＢ４，ＭＢ５とはカレントミラー回路を構成しているため、第２の供給用トランジスタＭＢ２に流れる電流ＩＤＢ２は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。すなわち、差動対１８１に供給される供給電流ＩＤＢ３は、各トランジスタＭＢ４，ＭＢ５に流れる電流の合計（ＩＤＢ４＋ＩＤＢ５）となる。さらに、各トランジスタＭＧ１１，ＭＧ１２，ＭＢ４，ＭＢ５に流れる電流は互いに等しいため、各トランジスタＭＧ１１，ＭＧ１２に流れる電流を合計した電流（ＩＤ３＋ＩＤ４）、すなわち定電流２ＩＤと、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流（ＩＤＢ４＋ＩＤＢ５）とは互いに等しい。このため、本実施形態では、供給電流ＩＤＢ３と定電流２ＩＤとが互いに等しい。
【０７１１】
また、差動対１８１の各トランジスタＭＧ１，ＭＧ２のそれぞれに流れる電流ＩＤｘは、定電流２ＩＤと供給電流ＩＤＢ３との入力が同相の場合、すなわち入力信号であるゲート電圧が同相の場合、ＩＤｘ＝（２ＩＤ＋ＩＤＢ３）／２となる。このように、各トランジスタＭＧ１，ＭＧ２に流れる電流ＩＤｘは、電流ＩＤ（定電流２ＩＤ／２）よりもＩＤＢ３の１／２分だけ大きくなる。一方、第１１トランジスタＭＧ１１とカレントミラー回路を構成する分岐部１２２の各トランジスタＭＢ４，ＭＢ５により、各トランジスタＭＧ１，ＭＧ２のドレインより電流ＩＤＢ４，ＩＤＢ５がそれぞれ引き抜かれる。これにより、第１１トランジスタＭＧ１１に流れる電流ＩＤ１１は、ＩＤｘ−ＩＤＢ４となり、第１２トランジスタＭＧ１２に流れる電流ＩＤ１２は、ＩＤｘ−ＩＤＢ５となる。このため、本実施形態の電流ＩＤＢ４，ＩＤＢ５のそれぞれは、電流ＩＤＢ３の１／２となる。すなわち、各トランジスタＭＧ１，ＭＧ２に流れる電流の増加分、すなわち電流供給部１２１からの供給電流分を各トランジスタＭＢ４，ＭＢ５に流している。このように、電流調整部１２０Ｆは、定電流源１１の定電流２ＩＤと等しい電流を差動対１８１に供給するとともに、定電流２ＩＤの１／２の電流を各トランジスタＭＢ４，ＭＢ５に流すことにより、各トランジスタＭＧ１１，ＭＧ１２には電流ＩＤのみが流れるようにしている。このため、電流調整部１２０Ｆは、各トランジスタＭＧ１，ＭＧ２に流す電流を増加させても各トランジスタＭＧ１１，ＭＧ１２に流れる電流を増加させない。これにより、差動対１８１の各トランジスタＭＧ１，ＭＧ２のトランスコンダクタンスｇｍが増加する一方、能動負荷となる各トランジスタＭＧ１１，ＭＧ１２のトランスコンダクタンスが増加しない。
【０７１２】
加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第１１トランジスタＭＧ１１及び第１２トランジスタＭＧ１２のソース電位が上昇する。このように、本実施形態では、各トランジスタＭＧ１１，ＭＧ１２のソース電位がより上昇する。したがって、能動負荷の回路上のトランスコンダクタンスｇｍが低下する。
【０７１３】
さらに、積分回路１８０Ｂの各トランジスタのＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第２４実施形態の積分回路１８０の各トランジスタＭＧ１〜ＭＧ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法と同じである。このため、第２４実施形態の（２４−５）〜（２４−１０）の効果に準じた効果が得られる。
【０７１４】
また、電流調整部１２０Ｆの各トランジスタＭＢ１〜ＭＢ５は、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いため、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度を、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度よりも高くしている。言い換えれば、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度よりも低い。つまり、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２は低濃度トランジスタであり、各トランジスタＭＢ１〜ＭＢ５は高濃度トランジスタである。各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＢ１〜ＭＢ５におけるチャネル領域の不純物濃度の約１／１０である。また、各トランジスタＭＢ１〜ＭＢ５は、表面チャネル型のＭＯＳＦＥＴである。
【０７１５】
本実施形態によれば、以下の効果が得られる。
（２６−１）電流調整部１２０Ｆによって差動対１８１に供給する電流を増加させる一方、能動負荷に供給する電流を増加させないため、差動対１８１の各トランジスタＭＧ１，ＭＧ２のトランスコンダクタンスが増加し、能動負荷の各トランジスタＭＧ１１，ＭＧ１２のトランスコンダクタンスの増加を抑制する。したがって、積分回路１８０Ｂの出力信号Ｓｏｕｔのノイズを低減できる。
【０７１６】
（２６−２）能動負荷に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２によって能動負荷の各トランジスタＭＧ１１，ＭＧ１２のソース電位を上昇させることができるため、各トランジスタＭＧ１１，ＭＧ１２に流れる電流を減らす方向に動作する。このため、回路上の各トランジスタＭＧ１１，ＭＧ１２のトランスコンダクタンスｇｍが減るため、積分回路１８０Ｂの出力信号Ｓｏｕｔのノイズを低減できる。
【０７１７】
（２６−３）定電流源１８２のトランジスタのチャネル領域の不純物濃度と、差動対１８８Ａの各トランジスタＭＧ７，ＭＧ８のチャネル領域の不純物濃度と、定電流源１８８Ｂのトランジスタのチャネル領域の不純物濃度と、電流調整部１２０Ｆの各トランジスタＭＢ１，ＭＢ３におけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、定電流源１８２のトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭＧ７，ＭＧ８のＮ型ウェル層６３を形成する工程と、定電流源１８８ＢのトランジスタのＮ型ウェル層６３を形成する工程と、各トランジスタＭＢ１，ＭＢ３のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、積分回路１８０Ｂを製造する工程を簡略化することができる。
【０７１８】
（第２６実施形態の変形例）
本実施形態の積分回路１８０Ｂは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０７１９】
・積分回路１８０Ｂから第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、抵抗Ｒ９、及び抵抗Ｒ１０を省略し、第１分岐回路１２３の第１の分岐用トランジスタＭＢ４のソース及び第２分岐回路１２４の第２の分岐用トランジスタＭＢ５のソースを第２の電源配線３に接続してもよい。この場合、第１１実施形態のオペアンプ１Ｈのように調整電流源１２５を積分回路１８０Ｂに追加してもよい。調整電流源１２５のトランジスタＭＢ６と、各トランジスタＭＢ２，ＭＢ４，ＭＢ５との接続構成は、第１１実施形態と同様である。
【０７２０】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０７２１】
・各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＧ１〜ＭＧ６，ＭＧ９〜ＭＧ１２を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、差動対１８１を構成する各トランジスタＭＧ１，ＭＧ２の組、カレントミラー回路１８９を構成する各トランジスタＭＧ１１，ＭＧ１２の組、及び定電流源１８３，１８４を構成する各トランジスタＭＧ３，ＭＧ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、積分回路１８０Ｂは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０７２２】
（第２７実施形態）
図４４を参照して、第２７実施形態のオペアンプ１Ｖについて説明する。本実施形態のオペアンプ１Ｖは、第１実施形態のオペアンプ１に第８実施形態の第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第４実施形態の出力段９３が追加された構成である。
【０７２３】
オペアンプ１Ｖは、差動対１０、定電流源１１、能動負荷となるカレントミラー回路１２、基準電流源１３、バックゲートバイアス回路２０、出力段９３、第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、及び第２抵抗Ｒ２を含む。
【０７２４】
オペアンプ１Ｖの差動対１０、定電流源１１、カレントミラー回路１２、基準電流源１３、及びバックゲートバイアス回路２０は、第１実施形態のオペアンプ１の差動対１０、定電流源１１、カレントミラー回路１２、基準電流源１３、及びバックゲートバイアス回路２０と同じ構成である。オペアンプ１Ｖの差動対１０、定電流源１１、カレントミラー回路１２、基準電流源１３、及びバックゲートバイアス回路２０の接続構成は、第１実施形態のオペアンプ１の差動対１０、定電流源１１、カレントミラー回路１２、基準電流源１３、及びバックゲートバイアス回路２０の接続構成と同じである。
【０７２５】
オペアンプ１Ｖの出力段９３は、第２トランジスタＭ２のドレインと第４トランジスタＭ４のドレインとの間のノードＮＫ１に接続されている。オペアンプ１Ｖの出力段９３の構成は、第４実施形態の出力段９３と同じ構成である。
【０７２６】
オペアンプ１Ｖの第１制御部１１０Ａ及び第２制御部１１０Ｂは、第８実施形態の第１制御部１１０Ａ及び第２制御部１１０Ｂと同じ構成である。オペアンプ１Ｖの第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値は、第８実施形態の第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値と同じである。
【０７２７】
オペアンプ１Ｖの第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、及び第２抵抗Ｒ２の接続構成は、第８実施形態の第１制御部１１０Ａ、第２制御部１１０Ｂ、第１抵抗Ｒ１、及び第２抵抗Ｒ２の接続構成と同じである。つまり、第１制御部１１０Ａの第１の制御用トランジスタＭＡ１のソースは第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＫ２に接続され、第２制御部１１０Ｂの第２の制御用トランジスタＭＡ２のソースは第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＫ３に接続されている。
【０７２８】
本実施形態の作用について説明する。
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。これにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となるため、図３に示すように、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートが各トランジスタＭ１，Ｍ２のソースに接続される場合に比べ、トランスコンダクタンスｇｍ１２が大きくなる。
【０７２９】
また、第３トランジスタＭ３のソースには第１制御部１１０Ａから第１電流Ｉｃ１が供給され、第４トランジスタＭ４のソースには第２制御部１１０Ｂから第２電流Ｉｃ２が供給されることにより、第３トランジスタＭ３のソース電位及び第４トランジスタＭ４のソース電位が上昇する。加えて、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第３トランジスタＭ３及び第４トランジスタＭ４のソース電位が上昇する。このように、本実施形態では、第７実施形態に比べ、各トランジスタＭ３，Ｍ４のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が一層低下する。
【０７３０】
このように、トランスコンダクタンスｇｍ１２が大きくなる一方、トランスコンダクタンスｇｍ３４が小さくなるため、オペアンプ１Ｖのノイズを効果的に低減できる。
本実施形態によれば、第１実施形態の（１−１）〜（１−４）の効果と同様の効果、及び第１０実施形態の（８−１）の効果と同様の効果が得られる。
【０７３１】
また、本実施形態のオペアンプ１Ｖの各トランジスタＭ１〜Ｍ４は、第１実施形態の各トランジスタＭ１〜Ｍ４と同じ構成及び製造方法である。このため、第１実施形態の（１−５）〜（１−８）の効果と同様の効果が得られる。また本実施形態のオペアンプ１Ｖの各トランジスタＭＡ１，ＭＡ２は、第８実施形態の各トランジスタＭＡ１，ＭＡ２と同じ構成及び製造方法である。このため、第８実施形態の（８−２）及び（８−３）の効果と同様の効果が得られる。
【０７３２】
（第２７実施形態の変形例）
本実施形態のオペアンプ１Ｖは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０７３３】
・オペアンプ１Ｖは、カレントミラー回路１２に代えて、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２を備えてもよい。
・オペアンプ１Ｖにおいて、第１抵抗Ｒ１の抵抗値及び第２抵抗Ｒ２の抵抗値は、第３トランジスタＭ３及び第４トランジスタＭ４の比に応じて変更してもよい。
【０７３４】
・オペアンプ１Ｖは、第１の電源配線２と差動対１０との間、より詳細には第１の電源配線２と定電流源１１との間に、第５実施形態の降圧回路１００を追加することもできる。この構成によれば、第５実施形態の効果と同様の効果が得られる。また、オペアンプ１Ｖのバックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように第３の電源配線４に接続することもできる。この構成によれば、第６実施形態の効果と同様の効果が得られる。
【０７３５】
・オペアンプ１Ｖから第１制御部１１０Ａ及び第２制御部１１０Ｂを省略してもよい。この場合、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第３トランジスタＭ３及び第４トランジスタＭ４のソース電位が上昇する。
【０７３６】
・オペアンプ１Ｖにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０７３７】
・オペアンプ１Ｖにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｖにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｖにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｖは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０７３８】
（第２８実施形態）
図４５を参照して、第２８実施形態のオペアンプ１Ｗについて説明する。本実施形態のオペアンプ１Ｗは、第１実施形態のオペアンプ１に第１２実施形態の電流調整部１２０Ａ、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、及び出力段９３を追加した構成である。
【０７３９】
オペアンプ１Ｗの電流調整部１２０Ａ及び出力段９３は、第１２実施形態の電流調整部１２０Ａ及び出力段９３と同じ構成である。出力段９３は、第２トランジスタＭ２のドレインと第４トランジスタＭ４のドレインとの間のノードＮＬ１に接続されている。オペアンプ１Ｗの第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３のそれぞれの抵抗値は、第１２実施形態の第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３のそれぞれの抵抗値と同じである。オペアンプ１Ｗの電流調整部１２０Ａ、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、及び出力段９３の接続構成は、第１２実施形態の電流調整部１２０Ａ、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、及び出力段９３の接続構成と同じである。つまり、分岐部１２２の第１の分岐用トランジスタＭＢ４のソースは第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＬ２に接続され、第２の分岐用トランジスタＭＢ５のソースは第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＬ３に接続されている。
【０７４０】
第１分岐回路１２３の第１の分岐用トランジスタＭＢ４と第２分岐回路１２４の第２の分岐用トランジスタＭＢ５との電気的特性は互いに等しい。加えて、各トランジスタＭＢ２，ＭＢ４，ＭＢ５のゲート電圧が共通するため、第２の供給用トランジスタＭＢ２の電流量が第１の分岐用トランジスタＭＢ４（第２の分岐用トランジスタＭＢ５）の電流量の２倍となるので、各トランジスタＭＢ４，ＭＢ５に流れる電流を合計した電流を第２の供給用トランジスタＭＢ２に生成する。
【０７４１】
本実施形態において、各トランジスタＭＢ４，ＭＢ５と第３トランジスタＭ３及び第４トランジスタＭ４との電気的特性は互いに等しく設定されている。加えて、各トランジスタＭＢ４，ＭＢ５のゲートは第３トランジスタＭ３のゲートに接続されているため、第１の分岐用トランジスタＭＢ４に流れる電流と、第２の分岐用トランジスタＭＢ５に流れる電流とは、第３トランジスタＭ３に流れる電流（第４トランジスタＭ４に流れる電流）と等しくなる。
【０７４２】
本実施形態の作用について説明する。以下の説明において、定電流源１１に流れる定電流を２ＩＤとする。
バックゲートバイアス回路２０は、第１トランジスタＭ１及び第２トランジスタＭ２のソース電位よりも第１の電源電圧ＶＤＤ寄りになるようなバイアス電圧ＶＢを第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートに印加する。これにより、バックゲートソース間電圧ＶＢＳがバックゲートソース間電圧ＶＢＳＨ付近の電圧となるため、図３に示すように、第１トランジスタＭ１及び第２トランジスタＭ２のバックゲートが各トランジスタＭ１，Ｍ２のソースに接続される場合に比べ、トランスコンダクタンスｇｍ１２が大きくなる。
【０７４３】
電流調整部１２０Ａにおける電流の流れは、第１２実施形態の電流調整部１２０Ａにおける電流の流れと同様である。すなわち、供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさについては、第９実施形態の供給電流ＩＤＢ３、電流ＩＤＢ２，ＩＤＢ４，ＩＤＢ５、及び電流ＩＤ３，ＩＤ４の大きさと同様である。また、第９実施形態において説明したとおり、各トランジスタＭＢ４，ＭＢ５に流れる電流ＩＤＢ４，ＩＤＢ５の合計となる電流ＩＤＢ２と同じ電流量の供給電流ＩＤＢ３が差動対１０に供給される。このため、差動対１０に供給される電流は、供給電流ＩＤＢ３と定電流２ＩＤの合計となるため、各トランジスタＭ１，Ｍ２のトランスコンダクタンスｇｍ１２が増加する。一方、各トランジスタＭＢ４，ＭＢ５によって各トランジスタＭ１，Ｍ２に流れる電流ＩＤｘから電流ＩＤＢ４，ＩＤＢ５が引き抜かれるため、各トランジスタＭ３，Ｍ４のトランスコンダクタンスｇｍ３４の増加が抑制される。
【０７４４】
第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４は、第３トランジスタＭ３と第１抵抗Ｒ１との間のノードＮＬ２に流れ、第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５は、第４トランジスタＭ４と第２抵抗Ｒ２との間のノードＮＬ３に流れる。このため、第３トランジスタＭ３のソース電位及び第４トランジスタＭ４のソース電位が上昇する。加えて、第７実施形態において説明したように、第１抵抗Ｒ１及び第２抵抗Ｒ２によって第３トランジスタＭ３及び第４トランジスタＭ４のソース電位が上昇する。このように、本実施形態では、第７実施形態に比べ、各トランジスタＭ３，Ｍ４のソース電位がより上昇する。したがって、回路上のトランスコンダクタンスｇｍ３４が低下する。
【０７４５】
このように、トランスコンダクタンスｇｍ１２が大きくなる一方、トランスコンダクタンスｇｍ３４が小さくなるため、オペアンプ１Ｗのノイズを効果的に低減できる。
本実施形態によれば、第１実施形態の（１−１）〜（１−４）の効果と同様の効果、及び第１２実施形態の効果と同様の効果が得られる。
【０７４６】
また、本実施形態のオペアンプ１Ｗの各トランジスタＭ１〜Ｍ４は、第１実施形態の各トランジスタＭ１〜Ｍ４と同じ構成及び製造方法である。このため、第１実施形態の（１−５）〜（１−８）の効果と同様の効果が得られる。また本実施形態のオペアンプ１Ｗの各トランジスタＭＢ１〜ＭＢ５は、第１２実施形態の各トランジスタＭＢ１〜ＭＢ５と同じ構成及び製造方法である。
【０７４７】
（第２８実施形態の変形例）
本実施形態のオペアンプ１Ｗは、以下のように変更できる。なお、以下の変形例は、技術的な矛盾が生じない限り、互いに組み合せることができる。
【０７４８】
・オペアンプ１Ｗは、カレントミラー回路１２に代えて、第４実施形態のカスコードカレントミラー回路９１及びバイアス回路９２を備えてもよい。
・オペアンプ１Ｗの電流調整部１２０Ａにおいて、電流供給部１２１からの供給電流ＩＤＢ３の大きさは、定電流２ＩＤを超えない範囲において任意に変更可能である。例えば、第１の供給用トランジスタＭＢ１と第３の供給用トランジスタＭＢ３との電流比を２：１としてもよい。この場合、第３の供給用トランジスタＭＢ３の供給電流ＩＤＢ３は、供給電流ＩＤＢ２の１／２となる。このように、供給電流ＩＤＢ３を定電流２ＩＤよりも小さくすることができる。これにより、第１の分岐用トランジスタＭＢ４に流れる電流ＩＤＢ４及び第２の分岐用トランジスタＭＢ５に流れる電流ＩＤＢ５が電流ＩＤよりも小さくなることにより、各分岐用トランジスタＭＢ４，ＭＢ５の素子ばらつきに起因する第３トランジスタＭ３及び第４トランジスタＭ４に流れる電流ＩＤ３，ＩＤ４への影響を一層低減できる。
【０７４９】
・オペアンプ１Ｗにおいて、第１抵抗Ｒ１の抵抗値、第２抵抗Ｒ２の抵抗値、及び第３抵抗Ｒ３の抵抗値は、第３トランジスタＭ３、第４トランジスタＭ４、及び第２の供給用トランジスタＭＢ２の比に応じて変更してもよい。
【０７５０】
・オペアンプ１Ｗは、第１の電源配線２と差動対１０との間、より詳細には第１の電源配線２と定電流源１１との間に、第５実施形態の降圧回路１００を追加することもできる。この構成によれば、第５実施形態の効果と同様の効果が得られる。また、オペアンプ１Ｗのバックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように第３の電源配線４に接続することもできる。この構成によれば、第６実施形態の効果と同様の効果が得られる。
【０７５１】
・オペアンプ１Ｗにおいて、第１の分岐用トランジスタＭＢ４のソース、及び第２の分岐用トランジスタＭＢ５のソースに第４抵抗Ｒ４及び第５抵抗Ｒ５を接続してもよい。この場合、第４抵抗Ｒ４及び第５抵抗Ｒ５は、ノードＮＬ２，ＮＬ３ではなく、第２の電源配線３に接続される。すなわちオペアンプ１Ｗの電流調整部１２０Ａは、第１４実施形態のオペアンプ１Ｋの電流調整部１２０Ｂのように変更してもよい。また、この場合、第１４実施形態のオペアンプ１Ｋのように、電流制御部１３０を追加してもよい。
【０７５２】
・オペアンプ１Ｗから第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３を省略し、オペアンプ１Ｗの電流調整部１２０Ａを第９実施形態の電流調整部１２０のように変更してもよい。すなわち、第２の供給用トランジスタＭＢ２のソース、第１の分岐用トランジスタＭＢ４のソース、及び第２の分岐用トランジスタＭＢ５のソースは、第２の電源配線３に接続された構成であってもよい。
【０７５３】
・オペアンプ１Ｗにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態の各トランジスタＭ１〜Ｍ４のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
【０７５４】
・オペアンプ１Ｗにおける各トランジスタＭ１〜Ｍ４について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭ１〜Ｍ４を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、オペアンプ１Ｗにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。さらに、オペアンプ１Ｗにおける差動対１０を構成する各トランジスタＭ１，Ｍ２の組、及びカレントミラー回路１２を構成する各トランジスタＭ３，Ｍ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｗは、第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造が混在する構成であってもよい。
【０７５５】
（変形例）
上記各実施形態に関する説明は、本発明の差動回路が取り得る形態の例示であり、その形態を制限することを意図していない。本発明の差動回路は、例えば以下に示される上記各実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
【０７５６】
・上記各実施形態では、シリコン基板３０における素子分離領域３５がＳＴＩ構造であったが、これに限られず、ＬＯＣＯＳ（local oxidation of silicon）構造であってもよい。
【０７５７】
・上記各実施形態では、差動回路の複数のトランジスタのうちのＮチャネルＭＯＳＦＥＴのソース領域４５が低濃度ソース領域４７及び高濃度ソース領域４８からなり、ドレイン領域４６が低濃度ドレイン領域４９及び高濃度ドレイン領域５０からなる、所謂ＤＤＤ（Double Diffused Drain）型のＭＯＳＦＥＴであったが、ＮチャネルＭＯＳＦＥＴの構造はこれに限られない。例えば、ＮチャネルＭＯＳＦＥＴのソース領域４５が高濃度ソース領域４８のみからなり、ドレイン領域４６が高濃度ドレイン領域５０のみからなってもよい。また、差動回路の複数のトランジスタのうちのＰチャネルＭＯＳＦＥＴのソース領域６４及びドレイン領域６５も同様に、ソース領域６４が高濃度ソース領域６７のみからなり、ドレイン領域６５が高濃度ドレイン領域６９のみからなってもよい。
【０７５８】
・ゲート絶縁膜４２は、シリコン酸化膜に限られず、高誘電率材料（Ｈｉｇｈ−Ｋ材料）によって構成されていてもよい。高誘電率材料としては、例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３などが考えられる。
【０７５９】
なお、ゲート絶縁膜４２として高誘電率材料が採用された場合、高誘電率材料によっては、チャネル領域とゲート絶縁膜４２との界面での散乱が生じ易くなり、１／ｆノイズ特性の悪化が懸念される場合がある。この点、例えば第２実施形態のように、埋め込みチャネル型のＭＯＳＦＥＴを採用することによって、上記界面での散乱に起因する１／ｆノイズ特性の悪化を抑制できるため、ゲート絶縁膜４２として高誘電率材料を採用することに起因する上記懸念を抑制できる。
【０７６０】
・上記第１実施形態では、差動回路の複数のトランジスタのうちの一部のトランジスタのＰ型ウェル層６２（Ｎ型ウェル層７０）の不純物濃度を他のトランジスタのＰ型ウェル層４１（Ｎ型ウェル層６３）の不純物濃度よりも低くしたが、複数のトランジスタの構造はこれに限られない。例えば、図４６に示すように、上記一部のトランジスタの一例としての第３トランジスタＭ３（ＮチャネルＭＯＳＦＥＴ）のチャネル領域を形成する導電領域としてＰ型エピタキシャル層３１を用い、上記一部のトランジスタの一例としての第１トランジスタＭ１（ＰチャネルＭＯＳＦＥＴ）のチャネル領域を形成する導電領域として高耐圧のＮ型ウェル層３９を用いてもよい。
【０７６１】
図４６の第３トランジスタＭ３では、Ｐ型エピタキシャル層３１の表層部にソース領域４５及びドレイン領域４６が形成されている。すなわち、Ｐ型エピタキシャル層３１には、チャネル領域が形成される。図４６の第３トランジスタＭ３のチャネル領域は、Ｐ型エピタキシャル層３１のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。図４６の第３トランジスタＭ３のチャネル領域は、Ｐ型エピタキシャル層３１とゲート絶縁膜４２との界面を含む。なお、第３トランジスタＭ３のチャネル領域の不純物濃度は、Ｐ型エピタキシャル層３１の不純物濃度と同一である。
【０７６２】
図４６の第３トランジスタＭ３におけるＰ型エピタキシャル層３１の不純物濃度は、例えば第６トランジスタＭ６のＰ型ウェル層４１（図５Ａ参照）の不純物濃度よりも低い。一例では、Ｐ型エピタキシャル層３１の不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度の約１／２以下である。好ましくは、Ｐ型エピタキシャル層３１の不純物濃度は、第６トランジスタＭ６のＰ型ウェル層４１の不純物濃度の約１／１０である。
【０７６３】
図４６の第１トランジスタＭ１では、Ｎ型ウェル層３９の表層部にソース領域６４及びドレイン領域６５が形成されている。すなわち、Ｎ型ウェル層３９には、チャネル領域が形成される。図４６の第１トランジスタＭ１のチャネル領域は、Ｎ型ウェル層３９のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。図４６の第１トランジスタＭ１のチャネル領域は、Ｎ型ウェル層３９とゲート絶縁膜４２との界面を含む。なお、第１トランジスタＭ１のチャネル領域の不純物濃度は、Ｎ型ウェル層３９の不純物濃度と同一である。
【０７６４】
図４６の第１トランジスタＭ１におけるＮ型ウェル層３９の不純物濃度は、例えば第８トランジスタＭ８のＮ型ウェル層６３（図５Ｃ参照）の不純物濃度よりも低い。一例では、Ｎ型ウェル層３９の不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層３９の不純物濃度は、第８トランジスタＭ８のＮ型ウェル層６３の不純物濃度の約１／１０である。
【０７６５】
〔トランジスタの製造方法〕
次に、図４７Ａ〜図４７Ｈを参照して、図４６の第１トランジスタＭ１及び第３トランジスタＭ３の製造方法について説明する。なお、これらトランジスタの製造方法において、エピタキシャル層形成工程、アイソレーション形成工程、及び配線工程は第１実施形態と同様であるため、その説明を省略し、ウェル形成工程、ゲート形成工程、及びソース・ドレイン形成工程において第１実施形態と異なる部分を中心に説明する。
【０７６６】
図４７Ａに示すように、ウェル形成工程において、第１トランジスタＭ１に対応する素子形成領域３４にＮ型ウェル層３９が形成される一方、第３トランジスタＭ３に対応する素子形成領域３４にＮ型ウェル層３９が形成されない。具体的には、第３トランジスタＭ３に対応する素子形成領域３４及び素子分離領域３５を覆う一方、第１トランジスタＭ１に対応する素子形成領域３４を開口するイオン注入マスク８６が形成され、第１トランジスタＭ１に対応する素子形成領域３４にＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてはリンイオンが用いられる。その後、イオン注入マスク８６を除去する。
【０７６７】
次に、図４７Ｂ及び図４７Ｃに示すように、素子分離領域３５のそれぞれには、第１実施形態（図６Ｆ参照）と同様にＰ型ドリフト層３７の形成後、Ｐ型ウェル層３６が形成される。そして図４７Ｄに示すように、Ｐ型エピタキシャル層３１の各素子形成領域３４における表面には、例えば熱酸化法によって熱酸化膜７５が形成される。次に、熱酸化膜７５及びシリコン酸化膜３３を被覆するようにポリシリコン膜７６が形成される。そして図４７Ｅに示すように、例えばフォトリソグラフィ及びエッチングにより、第１トランジスタＭ１及び第３トランジスタＭ３に対応する素子形成領域３４には、熱酸化膜７５及びポリシリコン膜７６の不要な部分が除去されて所定の形状にパターニングされたゲート絶縁膜４２及びゲート電極４３が形成される。そして、例えばＣＶＤ法によりＰ型エピタキシャル層３１上に窒化膜（図示略）が形成された後、その窒化膜が選択的にエッチングされて各ゲート電極４３の側面にサイドウォール４４が形成される。
【０７６８】
図４７Ｆに示すように、第３トランジスタＭ３の素子形成領域３４（Ｐ型エピタキシャル層３１）に低濃度ソース領域４７及び低濃度ドレイン領域４９が形成され、第１トランジスタＭ１の素子形成領域３４（Ｎ型ウェル層３９）に低濃度ソース領域６６及び低濃度ドレイン領域６８が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１の素子形成領域３４（Ｎ型ウェル層３９）を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。なお、この変形例では、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成された後、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成されたが、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成された後、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成されてもよい。
【０７６９】
図４７Ｇに示すように、第３トランジスタＭ３の素子形成領域３４（Ｐ型エピタキシャル層３１）に高濃度ソース領域４８及び高濃度ドレイン領域５０が形成され、第１トランジスタＭ１の素子形成領域３４（Ｎ型ウェル層３９）に高濃度ソース領域６７及び高濃度ドレイン領域６９が形成される。具体的には、第３トランジスタＭ３の素子形成領域３４におけるＰ型エピタキシャル層３１を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１の素子形成領域３４のＮ型ウェル層３９及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えば、Ｎ型不純物イオンとしては砒素イオンが用いられる。次に、上記イオン注入マスクを除去し、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはボロンイオンが用いられる。なお、この変形例では、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成された後、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成されたが、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成された後、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成されてもよい。
【０７７０】
図４７Ｈに示すように、第３トランジスタＭ３の素子形成領域３４（Ｐ型エピタキシャル層３１）に形成された高濃度ソース領域４８、高濃度ドレイン領域５０、及びゲート電極４３の表面にシリサイド層７７が形成される。また第１トランジスタＭ１の素子形成領域３４（Ｎ型ウェル層３９）に形成された高濃度ソース領域６７、高濃度ドレイン領域６９、及びゲート電極４３の表面にシリサイド層７７が形成される。具体的には、Ｐ型エピタキシャル層３１の方面に例えばＰＶＤ法によってコバルト膜（図示略）が形成された後、加熱処理が行われる。これにより、各素子形成領域３４における高濃度ソース領域４８、６７、高濃度ドレイン領域５０、６９、及びゲート電極４３のコバルト膜がシリサイド層７７に変化する一方、各素子分離領域３５におけるシリコン酸化膜３３上のコバルト膜はコバルトのままとなる。そして、例えば薬液処理によって各シリコン酸化膜３３上のコバルトが選択的に除去される。
【０７７１】
・図４６の変形例において、第３実施形態の各トランジスタＭ１〜Ｍ４の構造と同様の構造に変更してもよい。すなわち、図４６の第３トランジスタＭ３において、Ｐ型エピタキシャル層３１に埋め込みチャネル層（図示略）が形成されてもよい。埋め込みチャネル層は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。第３トランジスタＭ３のチャネル領域（埋め込みチャネル層）は、Ｐ型エピタキシャル層３１とゲート絶縁膜４２との界面を含まない。なお、第３トランジスタＭ３のチャネル領域（埋め込みチャネル層）の不純物濃度は、Ｐ型エピタキシャル層３１の不純物濃度よりも高い。また、第４トランジスタＭ４は、第３トランジスタＭ３と同様の構成である。
【０７７２】
また、図４６の第１トランジスタＭ１において、Ｎ型ウェル層３９に埋め込みチャネル層（図示略）が形成されてもよい。埋め込みチャネル層は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。第１トランジスタＭ１のチャネル領域（埋め込みチャネル層）は、Ｎ型ウェル層３９とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層）の不純物濃度は、Ｎ型ウェル層３９の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
【０７７３】
・上記各実施形態において、オペアンプを構成する各トランジスタは、高濃度トランジスタであってもよい。すなわち、オペアンプにおいて１／ｆノイズに影響を受け易いトランジスタが高濃度トランジスタであってもよい。
【０７７４】
・上記各実施形態において、オペアンプを構成する各トランジスタは、低濃度トランジスタであってもよい。すなわち、オペアンプにおいて１／ｆノイズに影響を受け難いトランジスタが低濃度トランジスタであってもよい。
【０７７５】
・上記各実施形態において、オペアンプを構成する各トランジスタは、表面チャネル型のＭＯＳＦＥＴであってもよい。すなわち、オペアンプにおいて１／ｆノイズに影響を受け易いトランジスタが表面チャネル型のＭＯＳＦＥＴであってもよい。
【０７７６】
・上記各実施形態において、オペアンプを構成する各トランジスタは、埋め込みチャネル型のＭＯＳＦＥＴであってもよい。すなわち、オペアンプにおいて１／ｆノイズに影響を受け難いトランジスタが埋め込みチャネル型のＭＯＳＦＥＴであってもよい。
【０７７７】
・第１制御部１１０Ａ及び第２制御部１１０Ｂを構成する各トランジスタＭＡ１，ＭＡ２は、ＭＯＳＦＥＴに代えて、バイポーラトランジスタであってもよい。この場合、バイポーラトランジスタのベースは、「第１の制御用トランジスタの制御端子」及び「第２の制御用トランジスタの制御端子」に相当する。
【０７７８】
・電流調整部１２０〜１２０Ｆを構成する各トランジスタＭＢ１〜ＭＢ５は、ＭＯＳＦＥＴに代えて、バイポーラトランジスタであってもよい。この場合、第１の分岐用トランジスタとしてのバイポーラトランジスタのベースは「第１の調整用トランジスタの制御端子」に相当する。第２の分岐用トランジスタとしてのバイポーラトランジスタのベースは「第２の調整用トランジスタの制御端子」に相当する。第２の供給用トランジスタとしてのバイポーラトランジスタのベースは「第２の供給用トランジスタの制御端子」に相当する。
【０７７９】
・上記第７〜１４，１６，１７，１９，２０，２２，２３実施形態のオペアンプ又は第２５，２６実施形態の積分回路、すなわちバックゲートバイアス回路２０を備えていないオペアンプ又は積分回路を構成する各トランジスタは、ＭＯＳＦＥＴに代えて、バイポーラトランジスタであってもよい。
【０７８０】
・上記第１６，１７，１９，２０，２２，２３実施形態のオペアンプ又は第２５，２６実施形態の積分回路において、バックゲートバイアス回路２０を追加してもよい。この場合、第１の電源配線２と差動対との間に降圧回路１００を追加することもできる。この構成によれば、第５実施形態と同様の効果が得られる。また、バックゲートバイアス回路２０は、第６実施形態のバックゲートバイアス回路２０のように、第３の電源配線４に接続することもできる。この構成によれば、第６実施形態と同様の効果が得られる。
【０７８１】
・バックゲートバイアス回路２０（２０Ａ，２０Ｂ）は、オペアンプとは別の半導体基板で製造されてもよい。
・上記各実施形態において、差動対１０，１５１，１６１，１７１，１７２，１８１を構成するトランジスタのチャネル長は、能動負荷（カレントミラー回路１２，１８９及びカスコードカレントミラー回路９１，１６３，１７６）を構成するトランジスタのチャネル長よりも短くてもよい。このようなチャネル長の関係により、素子面積が増大するものの、移動度の揺らぎを抑制できるため、出力信号Ｓｏｕｔのノイズを一層低減できる。
【０７８２】
（付記）
次に、上記各実施形態及び上記各変形例から把握できる技術的思想について記載する。
（付記Ａ１）
前記差動対は、第１の差動対及び第２の差動対を含み、前記差動回路は、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは前記低濃度トランジスタである、請求項２４〜２６のいずれか一項に記載の差動回路。
【０７８３】
（付記Ａ２）
前記電流切替部を構成する前記低濃度トランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ａ１に記載の差動回路。
【０７８４】
（付記Ａ３）
前記電流切替部を構成するトランジスタと、前記第１の差動対を構成するトランジスタ及び前記第２の差動対を構成するトランジスタのいずれかとは、同一導電型の前記低濃度トランジスタである、付記Ａ１又はＡ２に記載の差動回路。
【０７８５】
（付記Ｂ１）
前記バックゲートバイアス回路は、複数のＭＯＳトランジスタを含み、前記複数のＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタであり、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタである、請求項１〜２３のいずれか一項に記載の差動回路。
【０７８６】
（付記Ｂ２）
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ｂ１に記載の差動回路。
【０７８７】
（付記Ｂ３）
前記差動回路は、前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタ、及び前記第２ＭＯＳトランジスタに接続される第４ＭＯＳトランジスタを含む能動負荷を有し、前記複数のトランジスタのうちの前記能動負荷を構成するトランジスタは、埋め込みチャネル型のＭＯＳトランジスタである、付記Ｂ１又はＢ２に記載の差動回路。
【０７８８】
（付記Ｂ４）
前記能動負荷を構成するトランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ｂ３に記載の差動回路。
【０７８９】
（付記Ｂ５）
前記差動対は、第１の差動対及び第２の差動対を含み、前記差動回路は、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、埋め込みチャネル型のＭＯＳトランジスタである、付記Ｂ１〜Ｂ４のいずれか１つに記載の差動回路。
【０７９０】
（付記Ｂ６）
前記電流切替部を構成するトランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ｂ５に記載の差動回路。
【０７９１】
（付記Ｃ１）
前記バックゲートバイアス回路は、複数のＭＯＳトランジスタを含み、前記複数のＭＯＳトランジスタは、表面チャネル型のＭＯＳトランジスタであり、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、埋め込みチャネル型のＭＯＳトランジスタであり、前記埋め込みチャネル型のＭＯＳトランジスタにおけるチャネル領域の不純物濃度は、前記表面チャネル型のＭＯＳトランジスタにおけるチャネル領域の不純物濃度よりも低い、請求項１〜２３のいずれか一項に記載の差動回路。
【０７９２】
（付記Ｃ２）
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ｃ１に記載の差動回路。
【０７９３】
（付記Ｃ３）
前記差動回路は、前記第１ＭＯＳトランジスタに接続される第３ＭＯＳトランジスタ、及び前記第２ＭＯＳトランジスタに接続される第４ＭＯＳトランジスタを含む能動負荷を有し、前記複数のトランジスタのうちの前記能動負荷を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｃ１又はＣ２に記載の差動回路。
【０７９４】
（付記Ｃ４）
前記能動負荷を構成するトランジスタは、エンハンスメント型のＭＯＳＦＥＴである、付記Ｃ３に記載の差動回路。
【０７９５】
（付記Ｃ５）
前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳトランジスタである、付記Ｃ１〜Ｃ４のいずれか１つに記載の差動回路。
【０７９６】
（付記Ｃ６）
前記電流切替部を構成するトランジスタは、エンハンスメント型のＭＯＳトランジスタである、付記Ｃ５に記載の差動回路。
【０７９７】
（付記Ｃ７）
前記電流切替部を構成するトランジスタと、前記第１の差動対を構成するトランジスタ及び前記第２の差動対を構成するトランジスタのいずれかとは、同一導電型の前記埋め込みチャネル型のＭＯＳトランジスタである、付記Ｃ５又はＣ６に記載の差動回路。
【０７９８】
（付記Ｃ８）
前記埋め込みチャネル型のＭＯＳトランジスタにおけるチャネル領域の不純物濃度は、前記表面チャネル型のＭＯＳトランジスタにおけるチャネル領域の不純物濃度の約１／２である、付記Ｃ１〜Ｃ７のいずれか１つに記載の差動回路。
【符号の説明】
【０７９９】
１，１Ａ〜１Ｗ  オペアンプ（差動回路）
２  第１の電源配線
３  第２の電源配線
４  第３の電源配線
１０，１５１，１６１，１８１  差動対
１２  カレントミラー回路（能動負荷）
２０，２０Ａ，２０Ｂ  バックゲートバイアス回路
９１，１６３，１７６  カスコードカレントミラー回路
９２，１６４，１７７  バイアス回路
１００  降圧回路（電圧変換回路）
１０３  昇圧回路（電圧変換回路）
１１０Ａ  第１制御部
１１０Ｂ  第２制御部
１１１    第１の定電流源
１１２    第２の定電流源
１２０，１２０Ａ〜１２０Ｆ  電流調整部
１２１  電流供給部
１２５  調整電流源（電流源）
１３１  第１制御部
１３２  第２制御部
１７１  第１の差動対（差動対）
１７２  第２の差動対（差動対）
１８０  積分回路（差動回路）
Ｍ１，ＭＤ１，ＭＥ１  第１トランジスタ（第１ＭＯＳトランジスタ）
Ｍ２，ＭＤ２，ＭＤ３  第２トランジスタ（第２ＭＯＳトランジスタ）
Ｍ３  第３トランジスタ（第３ＭＯＳトランジスタ）
Ｍ４  第４トランジスタ（第４ＭＯＳトランジスタ）
Ｍ５〜Ｍ９  バックゲートバイアス回路の複数のＭＯＳトランジスタ
Ｍ１０，ＭＦ１０  第１０トランジスタ（第５トランジスタ）
Ｍ１１，ＭＦ１１  第１１トランジスタ（第６トランジスタ）
Ｍ１２，ＭＦ１２  第１２トランジスタ（第７トランジスタ）
Ｍ１３，ＭＦ１３  第１３トランジスタ（第８トランジスタ）
ＭＤ４  第４トランジスタ（第３ＭＯＳトランジスタ）
ＭＤ５  第５トランジスタ（第４ＭＯＳトランジスタ）
ＭＥ４  第４トランジスタ（第５ＭＯＳトランジスタ）
ＭＥ５  第５トランジスタ（第６ＭＯＳトランジスタ）
ＭＥ６  第６トランジスタ（第７ＭＯＳトランジスタ）
ＭＥ７  第７トランジスタ（第８ＭＯＳトランジスタ）
ＭＦ４  第４トランジスタ（第１ＭＯＳトランジスタ）
ＭＦ５  第５トランジスタ（第２ＭＯＳトランジスタ）
ＭＦ７  第７トランジスタ（第１ＭＯＳトランジスタ）
ＭＦ８  第８トランジスタ（第２ＭＯＳトランジスタ）
ＭＡ１  第１の制御用トランジスタ
ＭＡ２  第２の制御用トランジスタ
ＭＢ１  第１の供給用トランジスタ
ＭＢ２  第２の供給用トランジスタ
ＭＢ３  第３の供給用トランジスタ
ＭＢ４  第１の分岐用トランジスタ（第１の調整用トランジスタ）
ＭＢ５  第２の分岐用トランジスタ（第２の調整用トランジスタ）
Ｒ１  第１抵抗（第１抵抗部）
Ｒ２  第２抵抗（第２抵抗部）
Ｒ３  第３抵抗（第３抵抗部）
ＶＢ  バイアス電圧
ＶＤＤ，ＶＤＤ１  第１の電源電圧
ＶＳＳ，ＶＳＳ１  第２の電源電圧
ＶＤＤ２  第３の電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
2019033398.tif 000020
【図６Ｃ】
2019033398.tif 000021
【図６Ｄ】
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【図６Ｅ】
2019033398.tif 000023
【図６Ｆ】
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【図６Ｇ】
2019033398.tif 000025
【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
2019033398.tif 000030
【図６Ｍ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
2019033398.tif 000041
【図１３Ａ】
2019033398.tif 000042
【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
2019033398.tif 000048
【図１７】
2019033398.tif 000049
【図１８】
2019033398.tif 000050
【図１９】
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【図２０】
2019033398.tif 000052
【図２１】
2019033398.tif 000053
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2019033398.tif 000059
【図２８】
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【図２９】
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【図３０】
2019033398.tif 000062
【図３１】
2019033398.tif 000063
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2019033398.tif 000070
【図３９】
2019033398.tif 000071
【図４０】
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【図４１】
2019033398.tif 000073
【図４２】
2019033398.tif 000074
【図４３】
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【図４４】
2019033398.tif 000076
【図４５】
2019033398.tif 000077
【図４６】
2019033398.tif 000078
【図４７Ａ】
2019033398.tif 000079
【図４７Ｂ】
2019033398.tif 000080
【図４７Ｃ】
2019033398.tif 000081
【図４７Ｄ】
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【図４７Ｅ】
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【図４７Ｆ】
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【図４７Ｇ】
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【図４７Ｈ】
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