(57)【要約】【課題】駆動対象のトランジスタの誤動作を防止することが可能なトランジスタ駆動回路およびゲート制御回路を提供する。【解決手段】一の実施形態によれば、トランジスタ駆動回路は、第１電圧を供給する電源配線である第１配線と、第２電圧を供給する電源配線である第２配線と、前記第１配線と前記第２配線との間に設けられ、駆動対象の第１トランジスタのゲート電圧を制御する第１制御トランジスタとを備える。前記回路はさらに、前記第１制御トランジスタのゲート電圧を制御する第３電圧を供給する第３配線と、前記第１、第２、および第３配線に接続され、前記第３電圧を変化させる電源回路とを備える。前記回路はさらに、前記第１配線に接続されたゲートと、前記第２配線に接続されたドレインと、前記第３配線に接続されたソースとを有するデプレッションＰ型トランジスタを備える。【選択図】図１
2019033583.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧を供給する電源配線である第１配線と、
第２電圧を供給する電源配線である第２配線と、
前記第１配線と前記第２配線との間に設けられ、駆動対象の第１トランジスタのゲート電圧を制御する第１制御トランジスタと、
前記第１制御トランジスタのゲート電圧を制御する第３電圧を供給する第３配線と、
前記第１、第２、および第３配線に接続され、前記第３電圧を変化させる電源回路と、
前記第１配線に接続されたゲートと、前記第２配線に接続されたドレインと、前記第３配線に接続されたソースとを有するデプレッションＰ型トランジスタと、
を備えるトランジスタ駆動回路。
【請求項２】
前記デプレッションＰ型トランジスタの閾値電圧の絶対値は、前記第３配線と前記第１制御トランジスタとの間に設けられた複数のＣＭＯＳの動作電圧の最小値以上である、請求項１に記載のトランジスタ駆動回路。
【請求項３】
前記第１配線と前記第３配線との間に設けられ、前記第１電圧と前記第３電圧との差が前記ＣＭＯＳの耐圧を超えないよう動作するクランプ回路をさらに備える、請求項２に記載のトランジスタ駆動回路。
【請求項４】
前記クランプ回路は、ツェナーダイオードを備える、請求項３に記載のトランジスタ駆動回路。
【請求項５】
前記デプレッションＰ型トランジスタのドレインに接続されたゲートと、前記第２配線に接続されたソースと、前記第３配線に接続されたドレインとを有するトランジスタをさらに備える、請求項１から４のいずれか１項に記載のトランジスタ駆動回路。
【請求項６】
前記第１配線と前記第３配線とに接続され、前記第１制御トランジスタのゲート電圧をＮＯＲ論理により制御するロジック回路をさらに備える、請求項１から５のいずれか１項に記載のトランジスタ駆動回路。
【請求項７】
前記ロジック回路は、複数のＣＭＯＳにより構成されている、請求項６に記載のトランジスタ駆動回路。
【請求項８】
前記第１配線と前記第３配線とに接続され、前記第３電圧に基づいて前記第１制御トランジスタがオンになるタイミングを制御する電圧検知回路をさらに備える、請求項１から７のいずれか１項に記載のトランジスタ駆動回路。
【請求項９】
前記電源回路は、前記第１配線と前記第３配線との間に設けられた電気抵抗を備える、請求項１から８のいずれか１項に記載のトランジスタ駆動回路。
【請求項１０】
制御対象のトランジスタのゲート電圧を制御する第１トランジスタを駆動する第１トランジスタ駆動回路と、
前記制御対象のトランジスタのゲート電圧を制御する第２トランジスタを駆動する第２トランジスタ駆動回路とを備え、
前記第１トランジスタ駆動回路は、
第１電圧を供給する電源配線である第１配線と、
第２電圧を供給する電源配線である第２配線と、
前記第１配線と前記第２配線との間に設けられ、前記第１トランジスタのゲート電圧を制御する第１制御トランジスタと、
前記第１制御トランジスタのゲート電圧を制御する第３電圧を供給する第３配線と、
前記第１、第２、および第３配線に接続され、前記第３電圧を変化させる電源回路と、
前記第１配線に接続されたゲートと、前記第２配線に接続されたドレインと、前記第３配線に接続されたソースとを有するデプレッションＰ型トランジスタとを備え、
前記第２トランジスタ駆動回路は、
第４電圧を供給する電源配線である第４配線と、
第５電圧を供給する電源配線である第５配線と、
前記第４配線と前記第５配線との間に設けられ、前記第２トランジスタのゲート電圧を制御する第２制御トランジスタと、
前記第２制御トランジスタのゲート電圧を制御する第６電圧を供給する第６配線と、
前記第４、第５、および第６配線に接続され、前記第６電圧を変化させる電源回路と、
前記第４配線に接続されたゲートと、前記第５配線に接続されたドレインと、前記第６配線に接続されたソースとを有するデプレッションＰ型トランジスタとを備える、
ゲート制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタ駆動回路およびゲート制御回路に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワートランジスタを駆動する際には、１０Ｖ以上の高電圧をそのゲートに印加する必要がある。よって、パワートランジスタのゲート電圧は、高耐圧のハイサイド側トランジスタとローサイド側トランジスタにより制御されることが多い。
【０００３】
ハイサイド側トランジスタを駆動するトランジスタ駆動回路や、ローサイド側トランジスタを駆動するトランジスタ駆動回路を起動する際には、高電圧側の電源配線と低電圧側の電源配線との間の中間電圧配線の電圧が適切に上昇しないと、これらのトランジスタの誤動作が起こる可能性がある。そのため、このような誤動作を防止するための適切な対策をとることが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭５８−５８９０７号公報
【特許文献２】特開２００７−２３６１１２号公報
【特許文献３】特開平９−１１４５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
駆動対象のトランジスタの誤動作を防止することが可能なトランジスタ駆動回路およびゲート制御回路を提供する。
【課題を解決するための手段】
【０００６】
一の実施形態によれば、トランジスタ駆動回路は、第１電圧を供給する電源配線である第１配線と、第２電圧を供給する電源配線である第２配線と、前記第１配線と前記第２配線との間に設けられ、駆動対象の第１トランジスタのゲート電圧を制御する第１制御トランジスタとを備える。前記回路はさらに、前記第１制御トランジスタのゲート電圧を制御する第３電圧を供給する第３配線と、前記第１、第２、および第３配線に接続され、前記第３電圧を変化させる電源回路とを備える。前記回路はさらに、前記第１配線に接続されたゲートと、前記第２配線に接続されたドレインと、前記第３配線に接続されたソースとを有するデプレッションＰ型トランジスタを備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のゲート制御回路の構成を示す回路図である。
【図２】第１実施形態のゲート制御回路の構成を模式的に示す回路図である。
【図３】第１実施形態のゲート制御回路の動作を説明するための波形図である。
【図４】第１実施形態のゲート制御回路の利点を説明するためのグラフである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を、図面を参照して説明する。
【０００９】
（第１実施形態）
図１は、第１実施形態のゲート制御回路１の構成を示す回路図である。
【００１０】
ゲート制御回路１は、パワートランジスタＱ１のゲート電圧を、ハイサイド側トランジスタＱ２とローサイド側トランジスタＱ３により制御する。パワートランジスタＱ１は制御対象のトランジスタの一例であり、ハイサイド側トランジスタＱ２は第１トランジスタの一例であり、ローサイド側トランジスタＱ３は第２トランジスタの一例である。
【００１１】
パワートランジスタＱ１は、電気抵抗Ｒ１ａ、ダイオードＤ１、およびインダクタＬ１に接続されたコレクタと、電気抵抗Ｒ１ｂに接続されたエミッタおよびゲートとを有している。本実施形態のパワートランジスタＱ１は、ＩＧＢＴである。
【００１２】
ハイサイド側トランジスタＱ２は、電気抵抗Ｒ２に接続されたゲートおよびソースと、パワートランジスタＱ１のゲートに接続されたドレインとを有している。本実施形態のハイサイド側トランジスタＱ２は、ＰＭＯＳＦＥＴである。
【００１３】
ローサイド側トランジスタＱ３は、電気抵抗Ｒ３に接続されたゲートおよびソースと、パワートランジスタＱ１のゲートに接続されたドレインとを有している。本実施形態のローサイド側トランジスタＱ３は、ＮＭＯＳＦＥＴである。
【００１４】
ゲート制御回路１は、図１に示すように、ハイサイド側トランジスタＱ２を駆動するＰＭＯＳ駆動回路２と、ローサイド側トランジスタＱ３を駆動するＮＭＯＳ駆動回路３とを備えている。ＰＭＯＳ駆動回路２は第１トランジスタ駆動回路の一例であり、ＮＭＯＳ駆動回路３は第２トランジスタ駆動回路の一例である。
【００１５】
本実施形態のＰＭＯＳ駆動回路２とＮＭＯＳ駆動回路３は、ほぼ同じ回路構成を有している。そこで、以下ではＰＭＯＳ駆動回路２の構成を説明し、ＮＭＯＳ駆動回路３の構成の説明を省略する。ＰＭＯＳ駆動回路２に関する以下の説明は、ＮＭＯＳ駆動回路３にも当てはまる。
【００１６】
ＰＭＯＳ駆動回路２は、電源回路１０と、電圧検知回路２０と、ＣＭＯＳロジック回路３０と、第１スイッチング回路４０と、デプレッションＰ型トランジスタ部５０と、遮断補助トランジスタ部６０と、レベルシフト回路７０と、第２スイッチング回路８０とを備えている。ＰＭＯＳ駆動回路２はさらに、ＶＣＣ配線Ｗ１、ＶＥ配線Ｗ２、およびＶＭ配線Ｗ３を備えている。
【００１７】
ＶＣＣ配線Ｗ１は、ＶＣＣ電圧を供給する電源配線である。ＶＣＣ配線Ｗ１は第１配線の一例であり、ＶＣＣ電圧は第１電圧の一例である。本実施形態のＶＣＣ電圧は正電圧である。ハイサイド側トランジスタＱ２のソースは、ＶＣＣ配線Ｗ１に接続されている。
【００１８】
ＶＥ配線Ｗ２は、ＶＣＣ電圧よりも低いＶＥ電圧を供給する電源配線である。ＶＥ配線Ｗ２は第２配線の一例であり、ＶＥ電圧は第２電圧の一例である。本実施形態のＶＥ電圧は０Ｖである。以下、ＶＥ配線Ｗ２を適宜「ＧＮＤ配線Ｗ２」とも表記し、ＶＥ電圧を適宜「ＧＮＤ電圧」とも表記する。
【００１９】
第１スイッチング回路４０は、ＶＣＣ配線Ｗ１とＶＥ配線Ｗ２との間に設けられ、トランジスタＱ４１と電気抵抗Ｒ４１とを備えている。トランジスタＱ４１は、電気抵抗Ｒ４１に接続されたゲートと、電気抵抗Ｒ４１およびＶＣＣ配線Ｗ１に接続されたソースと、ハイサイド側トランジスタＱ２のゲートに接続されたドレインとを備え、ハイサイド側トランジスタＱ２のゲート電圧を制御する。本実施形態のトランジスタＱ４１は、Ｐ型のＤＭＯＳＦＥＴ（Double-Diffused MOSFET）、すなわち、ＰＤＭＯＳである。トランジスタＱ４１は、第１制御トランジスタの一例である。
【００２０】
第２スイッチング回路８０は、ＶＣＣ配線Ｗ１とＶＥ配線Ｗ２との間に設けられ、トランジスタＱ８１と電気抵抗Ｒ８１とを備えている。トランジスタＱ８１は、電気抵抗Ｒ８１に接続されたゲートと、電気抵抗Ｒ８１およびＶＥ配線Ｗ２に接続されたソースと、ハイサイド側トランジスタＱ２のゲートに接続されたドレインとを備え、ハイサイド側トランジスタＱ２のゲート電圧を制御する。本実施形態のトランジスタＱ８１は、Ｎ型のＤＭＯＳＦＥＴ、すなわち、ＮＤＭＯＳである。
【００２１】
ＶＭ配線Ｗ３は、トランジスタＱ４１のゲート電圧を制御する基準電圧であるＶＭ電圧を供給する配線である。ＶＭ配線Ｗ３は第３配線の一例であり、ＶＭ電圧は第３電圧の一例である。ＶＭ電圧は、フローティング電圧に相当する。
【００２２】
電源回路１０は、ＶＣＣ配線Ｗ１、ＶＥ配線Ｗ２、およびＶＭ配線Ｗ３に接続されており、ＶＣＣ配線Ｗ１の起動時にＶＭ電圧を０Ｖ（ＧＮＤ電圧）から上昇させる。電源回路１０は、トランジスタＱ１１と、電流源Ｉ１１と、電気抵抗Ｒ１１と、ダイオードＤ１１、Ｄ１２とを備えている。
【００２３】
電流源Ｉ１１とダイオードＤ１１は、ＶＣＣ配線Ｗ１とＶＥ配線Ｗ２との間で直列接続されている。同様に、トランジスタＱ１１と電気抵抗Ｒ１１は、ＶＣＣ配線Ｗ１とＶＥ配線Ｗ２との間で直列接続されている。トランジスタＱ１１は、電流源Ｉ１１とダイオードＤ１１との間のノードに接続されたゲートと、ＶＣＣ配線Ｗ１側に設けられたソースと、ＶＥ配線Ｗ２側に設けられたドレインとを有している。ダイオードＤ１２は、トランジスタＱ１１のゲートに接続されたアノードと、トランジスタＱ１１のソースに接続されたカソードとを有している。本実施形態のダイオードＤ１１、Ｄ１２は、ツェナーダイオードである。本実施形態のトランジスタＱ１１は、ＰＭＯＳＦＥＴである。
【００２４】
電気抵抗Ｒ１１は、ＶＣＣ配線Ｗ１とＶＭ配線Ｗ３との間に配置されている。ＶＣＣ配線Ｗ１の起動時には、ＶＣＣ配線Ｗ１から電気抵抗Ｒ１１を介してＶＭ配線Ｗ３に電流が流れ、ＶＭ電圧が０Ｖから上昇する。電気抵抗Ｒ１１は、ＶＣＣ配線Ｗ１とＶＭ配線Ｗ３との間でダイオードＤｘやキャパシタＣｘと並列接続されている。ダイオードＤｘとキャパシタＣｘは、ＶＣＣ電圧とＶＭ電圧との差が過大にならないよう動作するクランプ回路を構成している。本実施形態のダイオードＤｘは、ツェナーダイオードであり、ＶＣＣ電圧とＶＭ電圧との差を一定値以下に制限することが可能である。
【００２５】
電圧検知回路２０は、ＶＣＣ配線Ｗ１とＶＭ配線Ｗ３とに接続されており、ＶＭ電圧を所定の電圧に調整するよう動作する。具体的には、電圧検知回路２０は、ＶＭ電圧が下限値を超えるまでトランジスタＱ４１がオンにならないよう、電圧検知回路２０からＣＭＯＳロジック回路３０への出力電圧を制御する。別言すると、電圧検知回路２０は、ＶＭ電圧に基づいてトランジスタＱ４１がオンになるタイミングを制御する。電圧検知回路２０は、トランジスタＱ２１〜Ｑ２５と電気抵抗Ｒ２１〜Ｒ２３とを備えている。
【００２６】
トランジスタＱ２１は、ＶＣＣ配線Ｗ１に接続されたソースと、電気抵抗Ｒ２１に接続されたドレインおよびゲートとを有している。トランジスタＱ２２は、ＶＣＣ配線Ｗ１に接続されたソースと、電気抵抗Ｒ２２を介してＶＭ配線Ｗ３に接続されたドレインと、トランジスタＱ２１のドレインおよびゲートに接続されたゲートとを有している。本実施形態のトランジスタＱ２１、Ｑ２２は、ＰＭＯＳＦＥＴである。
【００２７】
トランジスタＱ２３は、電気抵抗Ｒ２１に接続されたドレインおよびゲートを有している。トランジスタＱ２４は、トランジスタＱ２３のソースに接続されたドレインおよびゲートと、ＶＭ配線Ｗ３に接続されたソースとを有している。トランジスタＱ２５は、トランジスタＱ２２と電気抵抗Ｒ２２との間のノードに接続されたゲートと、ＶＭ配線Ｗ３に接続されたソースと、抵抗Ｒ２３を介してＶＣＣ配線Ｗ１に接続されたドレインとを有している。電圧検知回路２０からの出力電圧は、トランジスタＱ２５と電気抵抗Ｒ２３との間のノードからＣＭＯＳロジック回路３０に出力される。本実施形態のトランジスタＱ２３〜Ｑ２５は、ＮＭＯＳＦＥＴである。
【００２８】
ＣＭＯＳロジック回路３０は、ＶＣＣ配線Ｗ１とＶＭ配線Ｗ３とに接続されており、トランジスタＱ４１のゲート電圧をＮＯＲ論理により制御する。ＣＭＯＳロジック回路３０は、ＰＭＯＳＦＥＴであるトランジスタＱ３１と、ＮＭＯＳＦＥＴであるトランジスタＱ３２と、ＰＭＯＳＦＥＴであるトランジスタＱ３３と、ＮＭＯＳＦＥＴであるトランジスタＱ３４とを備えている。
【００２９】
トランジスタＱ３１は、電圧検知回路２０の出力信号（出力電圧）が入力されるゲートと、ＶＣＣ配線Ｗ１に接続されたソースとを有している。トランジスタＱ３２は、上記の出力信号が入力されるゲートと、ＶＭ配線Ｗ３に接続されたソースとを有している。トランジスタＱ３３は、トランジスタＱ３３を介してトランジスタＱ４１のＯＮ／ＯＦＦを制御するための制御信号（ＯＮ／ＯＦＦ１）が入力されるゲートと、トランジスタＱ３１のドレインに接続されたソースと、トランジスタＱ３２のドレインに接続されたドレインとを有している。トランジスタＱ３４は、上記の制御信号が入力されるゲートと、ＶＭ配線Ｗ３に接続されたソースと、トランジスタＱ３２、Ｑ３３のドレインに接続されたドレインとを有している。ＣＭＯＳロジック回路３０では、これらのトランジスタＱ３１〜Ｑ３４が、２つのＣＭＯＳ（Complementary MOS）によりＮＯＲゲートを構成している。
【００３０】
ＣＭＯＳロジック回路３０は、上記の出力信号と制御信号とのＮＯＲ演算結果を示す信号を、トランジスタＱ４１のゲートに出力する。よって、出力信号がオフの間（ＶＭ電圧が下限値を超えるまでの間）は、制御信号がオンになってもトランジスタＱ４１はオンにならない。ＣＭＯＳロジック回路３０からの信号は、トランジスタＱ３３とトランジスタＱ３４との間のノードから出力される。
【００３１】
デプレッションＰ型トランジスタ部５０は、ＶＣＣ配線Ｗ１に接続されたゲートと、ＶＭ配線Ｗ３に接続されたソースと、電気抵抗Ｒｘを介してＶＥ配線Ｗ２に接続されたドレインとを有するデプレッションＰ型トランジスタＱ５１を備えている。本実施形態のデプレッションＰ型トランジスタＱ５１は、ＰＤＭＯＳである。以下、デプレッションＰ型トランジスタＱ５１を適宜「トランジスタＱ５１」とも略記する。
【００３２】
ここで、トランジスタＱ５１の作用について説明する。上述のように、ＶＣＣ配線Ｗ１の起動時には、ＶＣＣ配線Ｗ１から電気抵抗Ｒ１１を介してＶＭ配線Ｗ３に電流が流れ、ＶＭ電圧が０Ｖから上昇する。この際、ＶＭ電圧の上昇速度が遅いと、ＰＭＯＳ駆動回路２の起動開始から起動完了までに長時間を要することが問題となる。さらには、ＶＭ電圧が短時間で適切な値にならないと、ＶＭ電圧に基づいて動作する回路（電圧検知回路２０やＣＭＯＳロジック回路３０など）が正しく動作しない可能性がある。よって、トランジスタＱ４１が誤動作し、その結果、ハイサイド側トランジスタＱ２が誤動作する可能性がある。例えば、トランジスタＱ４１が、オフとなるべき期間内にオンになる可能性がある。
【００３３】
そこで、本実施形態のＰＭＯＳ駆動回路２は、ＶＭ配線Ｗ３とＶＥ配線Ｗ２との間にデプレッションＰ型トランジスタＱ５１を備えている。デプレッションＰ型トランジスタＱ５１には、ゲート電圧が０Ｖでもソースドレイン間に電流が流れるという性質があるため、ＶＣＣ配線Ｗ１の起動直後にもトランジスタＱ５１に電流が流れる。その結果、ＶＣＣ配線Ｗ１から電気抵抗Ｒ１１を介してＶＭ配線Ｗ３に電流が流れやすくなり、ＶＭ電圧を迅速に上昇させることができる。これにより、トランジスタＱ４１やハイサイド側トランジスタＱ２の誤動作を防止することが可能となる。
【００３４】
遮断補助トランジスタ部６０は、トランジスタＱ５１のドレインに接続されたゲートと、ＶＥ配線Ｗ２に接続されたソースと、ＶＭ配線Ｗ３に接続されたドレインとを有する遮断補助トランジスタＱ６１を備えている。本実施形態の遮断補助トランジスタＱ６１は、ＮＭＯＳＦＥＴである。以下、遮断補助トランジスタＱ６１を適宜「トランジスタＱ６１」とも略記する。
【００３５】
ここで、トランジスタＱ６１の作用について説明する。デプレッションＰ型トランジスタＱ５１のソースとドレインは、ゲート電圧が上昇すると自動的に遮断されるが、この遮断はより迅速に実行することが望ましい。本実施形態では、デプレッションＰ型トランジスタＱ５１のドレイン電流を遮断補助トランジスタＱ６１が検知し、遮断補助トランジスタＱ６１がこの検知結果をＶＭ電圧に反映させるため、上記の遮断をより迅速に実行することができる。
【００３６】
レベルシフト回路７０は、ＶＣＣ電圧と、ＶＥ電圧と、トランジスタＱ４１のＯＮ／ＯＦＦ用の制御信号（ＯＮ／ＯＦＦ１）とに基づいて、ＶＭ電圧を調整するための回路である。これにより、ＰＭＯＳ駆動回路２の動作を適切なものに調整することが可能となる。
【００３７】
以下、デプレッションＰ型トランジスタＱ５１の閾値電圧ＶＴＨについて説明する。
【００３８】
本実施形態のＶＭ配線Ｗ３とトランジスタＱ４１との間には、複数のＣＭＯＳが配置されている。これらのＣＭＯＳの例は、ＣＭＯＳロジック回路３０を構成する２つのＣＭＯＳである。ＶＭ配線Ｗ３とトランジスタＱ４１との間には、図示しないその他のＣＭＯＳも配置されていてもよい。例えば、電圧検知回路２０とＣＭＯＳロジック回路３０との間に複数のＣＭＯＳが配置されていてもよい。
【００３９】
本実施形態では、トランジスタＱ５１の閾値電圧ＶＴＨの絶対値（｜ＶＴＨ｜）が、ＶＭ配線Ｗ３とトランジスタＱ４１との間に設けられた全ＣＭＯＳの動作電圧の最小値以上に設定されている。例えば、ＶＭ配線Ｗ３とトランジスタＱ４１との間にＣＭＯＳ１、ＣＭＯＳ２、ＣＭＯＳ３が設けられており、これらの動作電圧がそれぞれＶＣ１、ＶＣ２、ＶＣ３である場合には、閾値電圧ＶＴＨの絶対値は、動作電圧ＶＣ１、ＶＣ２、ＶＣ３のうちの最小値以上である。
【００４０】
各ＣＭＯＳを構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値電圧がそれぞれＶＴＨ−ＰとＶＴＨ−Ｎで表される場合には、各ＣＭＯＳの動作電圧ＶＣは｜ＶＴＨ−Ｐ｜＋ＶＴＨ−Ｎで与えられる（ＶＣ＝｜ＶＴＨ−Ｐ｜＋ＶＴＨ−Ｎ）。よって、トランジスタＱ５１の閾値電圧ＶＴＨの絶対値は、全ＣＭＯＳの｜ＶＴＨ−Ｐ｜＋ＶＴＨ−Ｎのうちの最小値以上となる。
【００４１】
本実施形態によれば、閾値電圧ＶＴＨの絶対値を全ＣＭＯＳの動作電圧の最小値以上に設定することで、全ＣＭＯＳが正常に動作するようにデプレッションＰ型トランジスタＱ５１を動作させることが可能となる。
【００４２】
また、本実施形態のダイオードＤｘとキャパシタＣｘは、上述のように、ＶＣＣ電圧とＶＭ電圧との差が過大にならないよう動作するクランプ回路を構成している。本実施形態のクランプ回路は、ＶＣＣ電圧とＶＭ電圧との差がこれら全ＣＭＯＳの耐圧を超えないように動作するよう構成されている。これにより、起動時にＣＭＯＳの絶縁破壊が生じることを防止することが可能となる。
【００４３】
次に、ＰＭＯＳ駆動回路２の動作について説明する。
【００４４】
ＶＣＣ配線Ｗ１の起動時には、ＶＣＣ配線Ｗ１から電気抵抗Ｒ１１を介してＶＭ配線Ｗ３に電流が流れ、ＶＭ電圧が０Ｖから上昇する。この際、デプレッションＰ型トランジスタＱ５１は、ＶＣＣ電圧やＶＭ電圧を検知して起動電流を流す。デプレッションＰ型トランジスタＱ５１には、ゲート電圧が０Ｖでもソースドレイン間に電流が流れるという性質があるため、ＶＣＣ配線Ｗ１の起動直後から起動電流が流れる。よって、起動時のＶＭ電圧は、ＶＣＣ電圧の上昇と共に不感帯なしにリニアに上昇する。その結果、ＶＭ電圧を迅速に上昇させることができ、トランジスタＱ４１やハイサイド側トランジスタＱ２の誤動作を防止することができる。
【００４５】
一方、ＶＭ電圧が正規の電圧に達すると、起動電流は自動的に減少する。この際、遮断補助トランジスタＱ６１は、デプレッションＰ型トランジスタＱ５１のドレイン電流を検知し、この検知結果をＶＭ電圧に反映させる。これにより、起動電流を急速に減少させることができる。
【００４６】
また、ＣＭＯＳロジック回路３０は、電流検知回路２０からの出力信号と、トランジスタＱ４１のＯＮ／ＯＦＦ用の制御信号（ＯＮ／ＯＦＦ１）とのＮＯＲ演算を行い、ＮＯＲ演算結果を示す信号をトランジスタＱ４１のゲートに出力する。具体的には、出力信号と制御信号が共にローレベルになると、ＮＯＲ演算結果を示す信号がハイレベルになりトランジスタＱ４１がオンになる。本実施形態のＶＣＣ配線Ｗ１の起動時には、ＶＭ電圧が低いため出力信号がハイレベルとなる。よって、ＶＣＣ配線Ｗ１の起動時には、ＮＯＲ演算結果を示す信号がローレベルになり、トランジスタＱ４１のオンスタート、ハイサイド側トランジスタＱ２のオフスタート、トランジスタＱ１のオフスタートを実現できる。
【００４７】
図２は、第１実施形態のゲート制御回路１の構成を模式的に示す回路図である。
【００４８】
図２に示すように、ＰＭＯＳ駆動回路２は、トランジスタＱ４１の制御用の回路ブロック９１、９２、バッファ回路９３、ＮＯＲゲート回路９４と、トランジスタＱ８１の制御用の回路ブロック９５、バッファ回路９６、ＮＯＲゲート回路９７とを備えている。ＰＭＯＳ駆動回路２はさらに、ＶＣＣ配線Ｗ１と、ＶＥ配線Ｗ２と、トランジスタＱ４１のゲート電圧を制御する基準電圧（ＶＭ電圧）を供給する配線（ＶＭ配線）Ｗ３と、トランジスタＱ８１のゲート電圧を制御する基準電圧を供給する配線Ｗ３’とを備えている。
【００４９】
回路ブロック９１、回路ブロック９２、ＮＯＲゲート回路９４はそれぞれ、図１のデプレッションＰ型トランジスタ部５０、電圧検知回路２０、ＣＭＯＳロジック回路３０に対応している。トランジスタＱ４１の動作は、回路ブロック９２からの出力信号と、バッファ回路９３を経由した制御信号（ＯＮ／ＯＦＦ１）とに基づいて、ＮＯＲゲート回路９４により制御される。
【００５０】
回路ブロック９５、ＮＯＲゲート回路９７はそれぞれ、電圧検知回路２０、ＣＭＯＳロジック回路３０と同様の構成および機能を有している。トランジスタＱ８１の動作は、回路ブロック９５からの出力信号と、バッファ回路９６を経由した制御信号（ＯＮ／ＯＦＦ２）とに基づいて、ＮＯＲゲート回路９７により制御される。
【００５１】
ＰＭＯＳ駆動回路２と同様に、ＮＭＯＳ駆動回路３もまた、トランジスタＱ４１’の制御用の回路ブロック９１’、９２’、バッファ回路９３’、ＮＯＲゲート回路９４’と、トランジスタＱ８１’の制御用の回路ブロック９５’、バッファ回路９６’、ＮＯＲゲート回路９７’とを備えている。ＮＭＯＳ駆動回路３はさらに、ＶＣＣ配線Ｗ１と同様に機能するＶＥ配線Ｗ４と、ＶＥ配線Ｗ２と同様に機能するＶＥＥ配線Ｗ５と、配線Ｗ３と同様に機能する配線Ｗ６と、配線Ｗ３’と同様に機能する配線Ｗ６’とを備えている。ＶＥ配線Ｗ４、ＶＥＥ配線Ｗ５、配線Ｗ６はそれぞれ、第４、第５、第６配線の例である。本実施形態のＶＥＥ電圧は負電圧である。
【００５２】
回路ブロック９１’、回路ブロック９２’、ＮＯＲゲート回路９４’はそれぞれ、デプレッションＰ型トランジスタ部５０、電圧検知回路２０、ＣＭＯＳロジック回路３０と同様の構成および機能を有している。トランジスタＱ４１’の動作は、回路ブロック９２’からの出力信号と、バッファ回路９３’を経由した制御信号（ＯＮ／ＯＦＦ３）とに基づいて、ＮＯＲゲート回路９４’により制御される。トランジスタ４１’は、第２制御トランジスタの一例である。
【００５３】
回路ブロック９５’、ＮＯＲゲート回路９７’はそれぞれ、電圧検知回路２０、ＣＭＯＳロジック回路３０と同様の構成および機能を有している。トランジスタＱ８１’の動作は、回路ブロック９５’からの出力信号と、バッファ回路９６’を経由した制御信号（ＯＮ／ＯＦＦ４）とに基づいて、ＮＯＲゲート回路９７’により制御される。
【００５４】
ＮＭＯＳ駆動回路３のその他の構成も、ＰＭＯＳ駆動回路２と同様である。例えば、ＮＭＯＳ駆動回路３は、図１の電源回路１０、遮断補助トランジスタ部６０、レベルシフト回路７０と同様の構成および機能を有する構成要素を備えている。
【００５５】
図３は、第１実施形態のゲート制御回路１の動作を説明するための波形図である。
【００５６】
図３(ａ)は、遮断補助トランジスタＱ６１のソース電流を表す。図３(ｂ)は、デプレッションＰ型トランジスタＱ５１のドレイン電流を示す。図３(ｃ)は、ＶＣＣ電圧とＶＭ電圧との差を表す。図３(ｄ)は、ＶＣＣ電圧とトランジスタＱ３２のゲート電圧との差を表す。Ａ１からＡ６への波形の変化は、デプレッションＰ型トランジスタＱ５１の閾値電圧ＶＴＨの増加に伴う波形の変化を示している。これはＢ１〜Ｂ６、Ｃ１〜Ｃ５、Ｄ１〜Ｄ５の波形についても同様である。これらのグラフから、閾値電圧ＶＴＨの増加に伴い、ＶＣＣ配線Ｗ１の起動が迅速に進行するようになることが分かる。理由は、閾値電圧ＶＴＨの増加によりトランジスタＱ５１のドレイン電流が流れやすくなり、さらにはトランジスタＱ６１のソース電流も流れやすくなるため、ＶＣＣ配線Ｗ１からＶＭ配線Ｗ３へと電流がより流れやすくなり、ＶＣＣ電圧とＶＭ電圧との差が迅速に増加するからである。
【００５７】
図３(ｅ)は、ＶＣＣ電圧とトランジスタＱ３３のゲート電圧との差を表す。図３(ｆ)は、ＶＣＣ電圧とトランジスタＱ４１のゲート電圧との差を表す。図３(ｇ)は、トランジスタＱ１のゲート電圧を示す。図３(ｈ)は、ＶＣＣ電圧とＶＥ電圧との差を示す。Ｅ１、Ｆ１、Ｇ１、Ｈ１の波形は、トランジスタＱ５１が存在する場合の波形を示しており、Ｅ２、Ｆ２、Ｇ２、Ｈ２の波形は、トランジスタＱ５１が存在しない場合の波形を示している。これらのグラフから、トランジスタＱ５１は、ＶＣＣ配線Ｗ１の起動時においてトランジスタＱ１のゲート電圧等の誤った変動を抑制できることが分かる。よって、本実施形態によれば、ＰＭＯＳ駆動回路２にトランジスタＱ５１を設けることで、トランジスタＱ１の誤動作を効果的に防止することが可能となる。
【００５８】
図４は、第１実施形態のゲート制御回路１の利点を説明するためのグラフである。
【００５９】
曲線Ｖ１は、トランジスタＱ５１が存在する場合における起動時のＶＭ電圧の時間変化を示す。曲線Ｖ２は、トランジスタＱ５１が存在しない場合における起動時のＶＭ電圧の時間変化を示す。
【００６０】
曲線Ｖ２から理解されるように、トランジスタＱ５１が存在しない場合には、ＶＭ電圧の変化に不感帯が存在し、ＶＭ電圧が迅速に上昇しない。一方、トランジスタＱ５１が存在する場合には、曲線Ｖ１で示すように、ＶＭ電圧は不感帯なしにリニアに上昇する。これは、デプレッションＰ型トランジスタＱ５１には、ゲート電圧が０Ｖでもソースドレイン間に電流が流れるという性質があることから、ＶＣＣ配線Ｗ１の起動直後にもトランジスタＱ５１に電流が流れるためである。これにより、ＶＭ電圧を迅速に上昇させることが可能となる。
【００６１】
以上のように、本実施形態のＰＭＯＳ駆動回路２は、ＶＣＣ配線Ｗ１に接続されたゲートと、ＶＭ配線Ｗ３に接続されたソースと、ＶＥ配線Ｗ２に接続されたドレインとを有するデプレッションＰ型トランジスタＱ５１を備えている。よって、本実施形態によれば、ＶＭ電圧を迅速に上昇させることが可能となり、トランジスタＱ４１やハイサイド側トランジスタＱ２の誤動作を防止することが可能となる。これは、本実施形態のＮＭＯＳ駆動回路３でも同様であり、本実施形態によれば、トランジスタＱ４１’やローサイド側トランジスタＱ３の誤動作を防止することが可能となる。
【００６２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な回路は、その他の様々な形態で実施することができる。また、本明細書で説明した回路の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６３】
１：ゲート制御回路、２：ＰＭＯＳ駆動回路、３：ＮＭＯＳ駆動回路、
１０：電源回路、２０：電圧検知回路、
３０：ＣＭＯＳロジック回路、４０：第１スイッチング回路、
５０：デプレッションＰ型トランジスタ部、６０：遮断補助トランジスタ部、
７０：レベルシフト回路、８０：第２スイッチング回路、
９１、９１’、９２、９２’９５、９５’：回路ブロック、
９３、９３’、９６、９６’：バッファ回路、
９４、９４’、９７、９７’：ＮＯＲゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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