(57)【要約】【課題】広い温度範囲において、安定した動作が可能で、かつ、相補型ＪＦＥＴの作製が容易な、ＳｉＣ接合型電界効果トランジスタを提供する。【解決手段】ＳｉＣ接合型電界効果トランジスタは、ＳｉＣ基板１０の主面に、互いに離間して形成された第１導電型のソース領域１１及びドレイン領域１２と、ソース領域の下方に形成された第１導電型の埋込チャネル領域１３と、ＳｉＣ基板の主面であって、少なくもソース領域及び埋込チャネル領域を含む領域の両側に形成された一対の第２導電型のゲート領域１４ａ、１４ｂとを備え、埋込チャネル領域とドレイン領域とは、一対のゲート領域より下方に形成された第１導電型の埋込不純物領域１５によって接続されている。【選択図】図１
2019091873.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板の主面に、互いに離間して形成された第１導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第１導電型の埋込チャネル領域と、
前記ＳｉＣ基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の両側に形成された一対の第２導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記一対のゲート領域より下方に形成された第１導電型の埋込不純物領域によって接続されている、ＳｉＣ接合型電界効果トランジスタ。
【請求項２】
前記埋込チャネル領域の不純物濃度は、前記ソース領域及び前記埋込不純物領域の不純物濃度よりも低濃度に設定されている、請求項１に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項３】
前記ＳｉＣ接合型電界効果トランジスタは、ノーマリオフ型のトランジスタであって、
前記埋込チャネル領域の不純物濃度をＮ（ｃｍ−３）、前記一対のゲート領域に挟まれた前記埋込チャネル領域の厚さをＤ（ｃｍ）としたとき、Ｎ(Ｄ/２)２＜１．５×１０７
ｃｍ−１を満たす、請求項２に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項４】
前記ソース領域、前記ドレイン領域、前記埋込チャネル領域、前記ゲート領域、及び前記埋込不純物領域は、それぞれ、イオン注入層で構成されている、請求項１に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項５】
ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、
前記ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、請求項１〜４の何れかに記載のＳｉＣ接合型電界効果トランジスタで構成されている、ＳｉＣ相補型接合型電界効果トランジスタ。
【請求項６】
前記ｎチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度は、前記ｐチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度よりも小さく設定されており、
前記ｎチャネル接合型電界効果トランジスタ及び前記ｐチャネル接合型電界効果トランジスタの各トランジスにおいて、前記埋込チャネル領域の前記一対のゲート領域が対向する方向と垂直な方向のチャネル幅は、略同じ長さに設定されている、請求項５に記載のＳｉＣ相補型接合型電界効果トランジスタ。
【請求項７】
ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、
前記ＳｉＣ基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第１導電型のソース領域及びドレイン領域と、
前記ＳｉＣ基板の主面であって、前記チャネル領域を挟んで、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第２導電型のゲート領域と、
を備えたＳｉＣ接合型電界効果トランジスタ。
【請求項８】
ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、
前記ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、請求項７に記載のＳｉＣ接合型電界効果トランジスタで構成されている、ＳｉＣ相補型接合型電界効果トランジスタ。
【請求項９】
前記ｎチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅は、前記ｐチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅よりも短く設定されている、請求項８に記載のＳｉＣ相補型接合型電界効果トランジスタ。
【請求項１０】
ＳｉＣ基板の主面に、互いに離間して形成された第１導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第１導電型の埋込チャネル領域と、
前記ＳｉＣ基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の片側に形成された第２導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記ゲート領域より下方に形成された第１導電型の埋込不純物領域によって接続されている、ＳｉＣ接合型電界効果トランジスタ。
【請求項１１】
ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、
前記ＳｉＣ基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第１導電型のソース領域及びドレイン領域と、
前記ＳｉＣ基板の主面であって、前記チャネル領域の片側に、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された第２導電型のゲート領域と、
を備えたＳｉＣ接合型電界効果トランジスタ。
【請求項１２】
ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、
前記ＳｉＣ基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第１導電型のソース領域及びドレイン領域と、
前記ＳｉＣ基板の主面であって、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第２導電型のゲート領域と、
を備え、
前記一対のゲート領域は、それぞれ、対向する側の端部が、平面視において、前記チャネル領域と重なって形成されている、ＳｉＣ接合型電界効果トランジスタ。
【請求項１３】
前記一対のゲート領域の深さは、前記チャネル領域の深さよりも深い、請求項１２に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項１４】
前記ＳｉＣ基板の主面であって、前記ソース領域、ドレイン領域、及び前記チャネル領域を取り囲むように、第２導電型のゲートアクセス領域がリング状に形成されており、
前記一対のゲート領域は、それぞれ、前記ゲートアクセス領域と接続されている、請求項１２に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項１５】
前記ＳｉＣ基板の主面であって、前記一対のゲート領域との間に、平面視において、前記チャネル領域と重なる複数のゲート領域が、等間隔に形成されている、請求項１２に記載のＳｉＣ接合型電界効果トランジスタ。
【請求項１６】
ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、
前記ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、請求項１２〜１５の何れかに記載のＳｉＣ接合型電界効果トランジスタで構成されている、ＳｉＣ相補型接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭素珪素（ＳｉＣ）基板を用いて形成されたＳｉＣ接合型電界効果トランジスタ（以下、「ＳｉＣＪＦＥＴ」という）、及び、このＳｉＣ ＪＦＥＴで構成されたｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴを備えたＳｉＣ相補型接合型電界効果トランジスタ（以下、「ＳｉＣ相補型ＪＦＥＴ］という）に関する。
【背景技術】
【０００２】
炭素珪素（ＳｉＣ）は、絶縁破壊電界強度がシリコン（Ｓｉ）に比べて約１０倍高いため、Ｓｉの限界を超える高耐圧パワーデバイスが開発されている。
【０００３】
一方、現在の半導体集積回路は、主にシリコン（Ｓｉ）で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Ｓｉでは実現不可能な２００℃以上の高温において動作する集積回路が渇望されている。
【０００４】
ＳｉＣは、バンドギャップがＳｉに比べて約３倍高いため、５００℃以上の高温環境下で動作する集積回路が作製可能である。
【０００５】
ＳｉＣ基板を用いて作製した集積回路として、例えば、非特許文献１には、相補型ＭＯＳＦＥＴで構成された集積回路が開示されている。また、特許文献１には、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを半絶縁性のＳｉＣ層で絶縁分離した相補型ＪＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１６６０２５号公報
【非特許文献】
【０００７】
【非特許文献１】S.H. Ryu et al., IEEE Trans. Electron Devices, vol.45 (1998), p.45.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献１に開示された相補型ＭＯＳＦＥＴは、ＳｉＣ基板とゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。
【０００９】
また、特許文献１に開示された相補型ＪＦＥＴは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを、ホットウォールＣＶＤ法で形成されたイントリンシックＳｉＣ層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。
【００１０】
今まで、ＳｉＣ基板を用いた集積回路に関する研究はいくつか報告されているが、高温動作が確認されたに留まり、いずれも、高温で安定に動作しない、相補型論理回路の作製が困難、等の課題を残し、未だ実用化できるレベルには至っていない。
【００１１】
本発明は、上記課題に鑑みなされたもので、その主な目的は、広い温度範囲において、安定した動作が可能で、かつ、相補型ＪＦＥＴの作製が容易な、ＳｉＣ接合型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るＳｉＣ接合型電界効果トランジスタは、ＳｉＣ基板の主面に、互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域の下方に形成された第１導電型の埋込チャネル領域と、ＳｉＣ基板の主面であって、少なくもソース領域及び埋込チャネル領域を含む領域の両側に形成された一対の第２導電型のゲート領域を備え、埋込チャネル領域と、ドレイン領域とは、一対のゲート領域より下方に形成された第１導電型の埋込不純物領域によって接続されていることを特徴とする。
【００１３】
本発明に係る他のＳｉＣ接合型電界効果トランジスタは、ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、ＳｉＣ基板の主面であって、チャネル領域を挟んで、互いに対向して形成された第１導電型のソース領域及びドレイン領域と、ＳｉＣ基板の主面であって、チャネル領域を挟んで、ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第２導電型のゲート領域とを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高温で安定に動作が可能で、かつ相補型論理回路の作製が容易な、ＳｉＣ接合型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。
【図２】（ａ）、（ｂ）は、第１の実施形態におけるＳｉＣ ＪＦＥＴの動作を説明した断面図である。
【図３】ｎチャネル型、及びｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴの計算値を、それぞれ、ＮＤ(Ｄｎ/２)２、ＮＡ(Ｄｐ/２)２に対してプロットしたグラフである。
【図４】（ａ）、（ｂ）は、ゲート電圧を印加したときに、ソース領域、ドレイン領域間に流れるドレイン電流のＩＤ−ＶＧ特性を、シミュレーションを用いて求めたグラフである。
【図５】（ａ）、（ｂ）は、図４（ａ）、（ｂ）に示したＩＤ−ＶＧ特性を有するＳｉＣＪＦＥＴのＩＤ−ＶＤ特性をシミュレーションを用いて求めたグラフである。
【図６】第１の実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態におけるＳｉＣ相補型ＪＦＥＴの製造方法を示した断面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態におけるＳｉＣ相補型ＪＦＥＴの製造方法を示した断面図である。
【図９】（ａ）、（ｂ）は、第１の実施形態の変形例におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。
【図１０】第１の実施形態の他の変形例におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。
【図１１】第１の実施形態の他の変形例におけるＳｉＣ ＪＦＥＴの構成を模式的に示した断面図である。
【図１２】第１の実施形態の他の変形例におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。
【図１３】本発明の第２の本実施形態におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。
【図１４】本発明の第３の実施形態におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）はｎチャネルＪＦＥＴの平面図、（ｂ）は（ａ）の線Ｂ−Ｂに沿った断面図、（ｃ）は（ａ）の線Ｃ−Ｃに沿った断面図である。
【図１５】ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのＩＤ−ＶＤ特性を示したグラフである。
【図１６】ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのＩＤ−ＶＧ特性、及びＩＧ−ＶＧ特性を示したグラフである。
【図１７】（ａ）、（ｂ）は、それぞれ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのオン／オフ比を示したグラフである。
【図１８】第３の実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。
【図１９】第３の実施形態の変形例におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である
【図２０】第３の実施形態の他の変形例におけるＳｉＣ相補型ＪＦＥＴの他の構成を模式的に示した断面図である
【図２１】（ａ）〜（ｄ）は、第３の実施形態におけるＳｉＣ相補型ＪＦＥＴの製造方法を説明した断面図である。
【図２２】ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えるための方法を説明した図である。
【図２３】多チャネル構造のｐチャネルＪＦＥＴを示した平面図である。
【図２４】第３の実施形態の変形例におけるＳｉＣ ＪＦＥＴの構成を模式的に示した平面図である。
【図２５】（ａ）は、ＳｉＣ相補型ＪＦＥＴの構成を模式的に示した平面図で、（ｂ）は、インバータ回路の構成を示した回路図である。
【図２６】本願出願人が先の出願の明細書に開示したＳｉＣ ＪＦＥＴの構造の代表的な例を示した断面図である。
【発明を実施するための形態】
【００１６】
本願出願人は、ゲート電圧の広い範囲でノーマリオフ動作するＳｉＣ ＪＦＥＴの構造を、先の出願（特願２０１６−１０６３８６号）の明細書に開示している。図２６は、その明細書に開示したＳｉＣ ＪＦＥＴの構造の代表的な例を示した断面図である。
【００１７】
図２６に示すように、上記明細書に開示したＳｉＣ ＪＦＥＴは、ＳｉＣ基板１１０の主面側に、ｎ型の埋込チャネル領域１１１が形成され、この埋込チャネル領域１１１上に、ｐ＋型のゲート領域１１４、及びゲート領域１１４を挟んでｎ＋型のソース領域１１２とドレイン領域１１３とが形成された構成となっている。
【００１８】
このような構成により、ゲート領域１１４の下にある埋込チャネル領域１１１の不純物濃度と厚さを調整するだけで、ノーマリオフ動作するＳｉＣＪＦＥＴを実現することができる。これにより、広い温度範囲において、安定した動作が可能な相補型ＳｉＣＪＦＥＴを実現することができる。
【００１９】
しかしながら、ｎ型の埋込チャネル領域１１１と、ｐ＋型のゲート領域１１４とを、それぞれイオン注入で形成する場合、両者のイオン注入領域は、ＳｉＣ基板１１０の深さ方向に裾野を広げて形成される。そのため、低濃度の埋込チャネル領域１１１に、高濃度のゲート領域１１４の裾野部分の不純物が入り込むため、埋込チャネル領域１１１の不純物濃度や厚さが、イオン注入条件のバラツキによって大きく変動する。その結果、ＳｉＣＪＦＥＴのしきい値電圧が大きく変動し、安定した動作をすることができないという問題が生じる。また、埋込チャネル領域１１１とゲート領域１１４とのｐｎ接合の界面では、両者のイオン注入領域が重なるため、結晶欠陥が生じやすく、そのため、ゲートリーク電流が増加するという問題が生じる。
【００２０】
本願発明者等は、ＳｉＣ ＪＦＥＴにおいて、チャネル領域とゲート領域とを、イオン注入が深さ方向に重ならない領域に形成することによって、上記のような問題を解決できると考え、本発明を想到するに至った。
【００２１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＳｉＣ ＪＦＥＴの構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。
【００２３】
図１（ａ）、（ｂ）に示すように、本実施形態におけるＳｉＣ ＪＦＥＴ１は、半絶縁性のＳｉＣ基板１０の主面に、ｎ＋型のソース領域１１とドレイン領域１２とが、互いに離間して形成されている。また、ソース領域１１の下方には、ｎ型の埋込チャネル領域１３が形成されている。なお、埋込チャネル領域の不純物濃度は、ソース領域１１の不純物濃度よりも低濃度に設定されている。また、ＳｉＣ基板１０の主面には、少なくともソース領域１１と埋込チャネル領域１３を含む領域の両側に、一対のｐ＋型のゲート領域１４ａ、１４ｂが形成されている。さらに、埋込チャネル領域１３と、ドレイン領域１２とは、一対のゲート領域１４ａ、１４ｂより下方に形成されたｎ＋型の埋込不純物領域１５によって接続されている。また、ソース領域１１，ドレイン領域１２、及び一対のゲート領域１４ａ、１４ｂの表面には、それぞれ、ソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇが形成されている。
【００２４】
ここで、図１（ａ）、（ｂ）に示すように、埋込チャネル領域１３において、深さ方向の距離（チャネル長）をＬ、一対のゲート領域１４ａ、１４ｂに挟まれた方向の距離（チャネル厚さ）をＤ、一対のゲート領域１４ａ、１４ｂに挟まれた方向と垂直な方向の距離（チャネル幅）をＷとする。
【００２５】
なお、ｐチャネル型のＳｉＣ ＪＦＥＴは、埋込チャネル領域１３をｐ型に、ソース領域１１及びドレイン領域１２をp＋型に、一対のゲート領域１４ａ、１４ｂをｎ＋型に、埋込不純物領域１５をｐ＋型に、それぞれ変えることによって形成することができる。
【００２６】
本実施形態におけるＳｉＣ ＪＦＥＴ１では、図２（ａ）に示すように、一対のゲート領域１４ａ、１４ｂの表面に形成されたゲート電極Ｇにゲート電圧を印加することによって、ゲート領域１４ａ、１４ｂに挟まれた埋込チャネル領域１３は、その両側から空乏層が広がる。そして、図２（ｂ）に示すように、埋込チャネル領域１３において、チャネル厚さＤの方向で両側からの空乏層が繋がると、ソース領域１１とドレイン領域１２との間に流れるドレイン電流が遮断される。なお、通常のＳｉＣＪＦＥＴでは、ゲート電圧が０Ｖ時に、ドレイン電流が流れるノーマリオン特性となる。
【００２７】
しかしながら、図２（ｂ）に示すように、ゲート電圧が０Ｖ時に、埋込チャネル領域１３の両側から形成される空乏層の厚みを、埋込チャネル領域１３の厚さＤより厚くできれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。
【００２８】
ｎチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴｎは、半導体ｐｎ接合の空乏層解析モデルを使って、以下の式（１）で表すことができる。
【００２９】
【数１】
2019091873.tif 000003
【００３０】
ここで、ｑは電子の電荷、εsはＳｉＣの誘電率、ＮＤは埋込チャネル領域１３の不純物（ドナー）濃度、Ｄｎは、埋込チャネル領域１３の厚さである。また、Ｖｊｎは、ゲート領域１４ａ、１４ｂと埋込チャネル領域１３間のｐｎ接合の拡散電位で、以下の式（２）で表される。
【００３１】
【数２】
2019091873.tif 000004
【００３２】
ここで、ｋはボルツマン定数、ｎは埋込チャネル領域１３の電子密度、ｐはゲート領域１４ａ、１４ｂの正孔密度、ｎｉは真性キャリア濃度である。
【００３３】
同様に、ｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴｐは、以下の式（３）で表すことができる。
【００３４】
【数３】
2019091873.tif 000005
【００３５】
ここで、ＮＡは埋込チャネル領域１３の不純物（アクセプタ）濃度、Ｄｐは、埋込チャネル領域１３の厚さである。また、Ｖｊｐは、ゲート領域１４ａ、１４ｂと埋込チャネル領域１３間のｐｎ接合の拡散電位で、以下の式（４）で表される。
【００３６】
【数４】
2019091873.tif 000006
【００３７】
ここで、ｎはゲート領域１４ａ、１４ｂの電子密度、ｐは埋込チャネル領域１３の正孔密度である。
【００３８】
図３は、上記式（１）〜（４）に基づいて、ｎチャネル型、及びｐチャネル型のＳｉＣＪＦＥＴのしきい値電圧ＶＴの計算値を、それぞれ、ＮＤ(Ｄｎ／２)２、ＮＡ(Ｄp／２）２に対してプロットしたグラフである。ここで、矢印Ａで示したグラフは、ｎチャネル型のしきい値電圧ＶＴ、矢印Ｂで示したグラフは、ｐチャネル型のしきい値電圧ＶＴを示す。なお、ｐチャネルＪＦＥＴでは、ＶＴが負のときノーマリオフとなるので、同図ではｎチャネルＪＦＥＴと比較しやすいように、−ＶＴをプロットしている。
【００３９】
図３に示すように、ｎチャネル型の場合、ＮＤ(Ｄｎ／２)２が３．４×１０７ｃｍ−１（矢印Ｐ）より小さいとき、ＶＴが正になり、また、ｐチャネル型の場合、ＮＡ(Ｄp／２）２が３．１×１０７ｃｍ−１（矢印Ｑ）より小さいとき、ＶＴが正になる。すなわち、埋込チャネル領域１３の不純物濃度をＮ（ｃｍ−３）、一対のゲート領域１４ａ、１４ｂに挟まれた埋込チャネル領域１３の厚さをＤ（ｃｍ）としたとき、Ｎ(Ｄ／２）２＜３×１０７ｃｍ−１を満たせば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。
【００４０】
例えば、埋込チャネル領域１３の不純物濃度Ｎを１．０×１０１７ｃｍ−３に設定したとき、埋込チャネル領域１３の厚さＤを０．３５μｍ以下に設定すれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。
【００４１】
なお、ノーマリオフ型のＪＦＥＴでは、ゲート電極Ｇに、０Ｖより大きいゲート電圧を印加することによって、空乏層の厚みが薄くなり、ソース領域１１とドレイン領域１２との間にドレイン電流が流れる。
【００４２】
図４は、ゲート電極Ｇにゲート電圧ＶＧを印加したときに、ソース領域１１、ドレイン領域１２間に流れるドレイン電流ＩＤのＩＤ−ＶＧ特性を、シミュレーションを用いて求めたグラフである。ここで、（ａ）は、ｎチャネル型のＳｉＣＪＦＥＴのＩＤ−ＶＧ特性を示し、（ｂ）は、ｐチャネル型のＳｉＣＪＦＥＴのＩＤ−ＶＧ特性を示す。なお、シミュレーションは、図１（ａ）、（ｂ）に示したＳｉＣＪＦＥＴ１の構造において、埋込チャネル領域１３のチャネル厚さＤを３００ｎｍ、チャネル長Ｌを３００ｎｍ、チャネル幅Ｗを１００μｍ、埋込チャネル領域１３の不純物密度（ドナー濃度、アクセプタ濃度）を１×１０１７ｃｍ−３とし、ソース、ドレイン電極間に印加する電圧を２Ｖとした。また、シミュレーションは、ＪＦＥＴの理論特性を元に計算を行った。
【００４３】
図４（ａ）、（ｂ）に示すように、ｎチャネル型ＳｉＣ ＪＦＥＴ、及びｐチャネル型のＳｉＣ ＪＦＥＴは、それぞれ、しきい値電圧ＶＴ（絶対値）が約１Ｖのノーマリオフ特性を示している。
【００４４】
また、図５（ａ）、（ｂ）は、図４（ａ）、（ｂ）に示したＩＤ−ＶＧ特性を有するｎチャネル型のＳｉＣＪＦＥＴ、及びｐチャネル型のＳｉＣ ＪＦＥＴのＩＤ−ＶＤ特性をシミュレーションを用いて求めたグラフである。
【００４５】
本実施形態におけるＳｉＣ ＪＦＥＴは、図１に示したように、ＳｉＣ基板１０の主面に、互いに離間して形成された第１導電型のソース領域１１及びドレイン領域１２と、ソース領域１１の下方に形成された第１導電型の埋込チャネル領域１３と、ＳｉＣ基板１０の主面であって、少なくもソース領域１１及び埋込チャネル領域１３を含む領域の両側に形成された一対の第２導電型のゲート領域１４ａ、１４ｂとを備えている。そして、埋込チャネル領域１３と、ドレイン領域１２とは、一対のゲート領域１４ａ、１４ｂより下方に形成された第１導電型の埋込不純物領域１５によって接続されている。ここで、ｎチャネル型のＳｉＣＪＦＥＴにおいては、第１導電型をｎ型、第２導電型をｐ型とし、ｐチャネル型のＳｉＣ ＪＦＥＴにおいては、第１導電型をｐ型、第２導電型をｎ型とする。
【００４６】
このように構成されたＳｉＣ ＪＦＥＴは、埋込チャネル領域１３の不純物濃度と、チャネル厚さＤを調整するだけで、ノーマリオフ動作するＳｉＣＪＦＥＴを実現することができる。これにより、広い温度範囲において、安定した動作が可能な相補型ＳｉＣＪＦＥＴを実現することができる。
【００４７】
また、埋込チャネル領域１３と、ゲート領域１４ａ、１４ｂとを、それぞれイオン注入で形成した場合、それぞれの領域が、ＳｉＣ基板１０の深さ方向に重ならない位置にあるため、低濃度の埋込チャネル領域１３に、高濃度のゲート領域１４ａ、１４ｂの不純物が入り込むことはない。そのため、埋込チャネル領域１３の不純物濃度や、チャネル厚さＤ、チャネル長Ｌが、イオン注入条件のバラツキによって大きく変動することはない。その結果、ＳｉＣＪＦＥＴのしきい値電圧の変動を抑制することができるため、安定した動作が可能なＳｉＣＪＦＥＴを実現することができる。
【００４８】
また、埋込チャネル領域１３とゲート領域１４ａ、１４ｂとのｐｎ接合の界面では、両者のイオン注入領域が重ならないため、結晶欠陥に起因するゲートリーク電流を低減することができる。
【００４９】
さらに、ソース領域１１の直下に、埋込チャネル領域１３が形成されているため、ソース抵抗を大幅に低減することができる。これにより、実効相互コンダクタンスの高いＳｉＣＪＦＥＴを実現することができる。
【００５０】
加えて、埋込チャネル領域１３内の空乏層の制御を、埋込チャネル領域１３の両側に形成された一対のゲート領域１４ａ、１４ｂによって制御（ダブルゲート）するため、シングルゲートに較べて、同じしきい値電圧のときのドレイン電流を、約２倍に増加させることができる。これにより、電流駆動能力の高いＳｉＣＪＦＥＴを実現することができる。
【００５１】
また、ソース領域１１、ドレイン領域１２、埋込チャネル領域１３、一対のゲート領域１４ａ、１４ｂ、及び埋込不純物領域１５は、全て、イオン注入で形成された層（イオン注入層）で構成されている。イオン注入層は、通常のフォトリソグラフィ法を用いて、ＳｉＣ基板１０の所定領域に、不純物（ドナー、アクセプタ）を選択的にイオン注入して形成することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、イオン注入層の厚さ及び不純物濃度を設定することができる。なお、ｎ型の不純物（ドナー）としては、リン（Ｐ）、窒素（Ｎ）等を用いることができる。また、ｐ型の不純物（アクセプター）としては、アルミニウム（Ａｌ）等を用いることができる。
【００５２】
図６は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴ２の構成を模式的に示した断面図である。ここでは、半絶縁性のＳｉＣ基板１０に、図１に示した構造からなるノーマリオフ型のｎチャネルＪＦＥＴと、ノーマリオフ型のｐチャネルＪＦＥＴとで、インバータ回路を構成した例を示す。ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのゲート電極Ｇは、インバータ回路の入力端子Ｖｉｎに接続され、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電極Ｄは、インバータ回路の出力端子Ｖoutに接続されている。また、ｎチャネルＪＦＥＴのソース電極Ｓはグランドに接続され、ｐチャネルＪＦＥＴのソース電極Ｓは電源（ＶＤＤ）に接続されている。
【００５３】
次に、図７（ａ）〜（ｃ）、及び図８（ａ）〜（ｃ）を参照しながら、本実施形態におけるＳｉＣ相補型ＪＦＥＴ２の製造方法を説明する。
【００５４】
図７（ａ）に示すように、半絶縁性のＳｉＣ基板１０の表面に、マスク３０Ａを用いて、ｐ型不純物（Ａｌ＋）をイオン注入して、ｎチャネルＪＦＥＴにおける一対のゲート領域１４ａ、１４ｂ、及びｐチャネルＪＦＥＴにおけるドレイン領域２２を同時に形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜４５０ｋｅＶの範囲に設定することができる。
【００５５】
次に、図７（ｂ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｂを用いて、ｎ型不純物（Ｐ＋）をイオン注入して、ｎチャネルＪＦＥＴにおけるドレイン領域１２、及びｐチャネルＪＦＥＴにおける一対のゲート領域２４ａ、２４ｂを同時に形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜６００ｋｅＶの範囲に設定することができる。
【００５６】
次に、図７（ｃ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｃを用いて、ｎ型不純物（Ｐ＋）をイオン注入して、ｎチャネルＪＦＥＴにおけるソース領域１１、埋込チャネル領域１３、及び埋込不純物領域１５Ａを形成する。ここで、イオン注入は、同一のマスク３０Ｃを用いて、各領域１１、１３、１５Ａの不純物濃度や深さに応じて、注入条件を変えて多段階で行うことができる。イオン注入のドーズ量は、例えば、０．１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜１５００ｋｅＶの範囲に設定することができる。
【００５７】
なお、上記のイオン注入を、ドレイン領域１２にも行うことによって、ドレイン領域１２の直下に、埋込不純物領域１５Ａを同時に形成することができる。
【００５８】
次に、図８（ａ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｄを用いて、ｐ型不純物（Ａｌ＋）をイオン注入して、ｐチャネルＪＦＥＴにおけるソース領域２１、埋込チャネル領域２３、及び埋込不純物領域２５Ａを形成する。ここで、イオン注入は、同一のマスク３０Ｄを用いて、各領域２１、２３、２５Ａの不純物濃度や深さに応じて、注入条件を変えて多段階で行うことができる。イオン注入のドーズ量は、例えば、０．１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜１５００ｋｅＶの範囲に設定することができる。
【００５９】
なお、上記のイオン注入を、ドレイン領域２２にも行うことによって、ドレイン領域２２の直下に、埋込不純物領域２５Ａを形成することができる。
【００６０】
次に、図８（ｂ）に示すように、ＳｉＣ基板１０に、マスク３０Ｅを用いて、ｎ型不純物（Ｐ＋）をイオン注入して、埋込チャネル領域１３の直下に形成された埋込不純物領域１５Ａと、ドレイン領域１２の直下に形成された埋込不純物領域１５Ａとを接続する埋込不純物領域１５Ｂを形成する。これにより、埋込チャネル領域１３とドレイン領域１２とは、一対のゲート領域１４ａ、１４ｂより下方に形成された埋込不純物領域１５（１５Ａ、１５Ｂ）によって接続される。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０００〜２０００ｋｅＶの範囲に設定することができる。
【００６１】
最後に、図８（ｃ）に示すように、ＳｉＣ基板１０に、マスク３０Ｆを用いて、ｐ型不純物（Ａｌ＋）をイオン注入して、埋込チャネル領域２３の直下に形成された埋込不純物領域２５Ａと、ドレイン領域２２の直下に形成された埋込不純物領域２５Ａとを接続する埋込不純物領域２５Ｂを形成する。これにより、埋込チャネル領域２３とドレイン領域２２とは、一対のゲート領域２４ａ、２４ｂより下方に形成された埋込不純物領域２５（２５Ａ、２５Ｂ）によって接続される。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０００〜２０００ｋｅＶの範囲に設定することができる。
【００６２】
なお、上記の各イオン注入工程において、イオン注入後に、所定の温度、例えば、１４００〜１９００℃の温度でアニールを行って、各不純物の電気的活性化を行うことが好ましい。高温でアニールしても、ＳｉＣ基板１０中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化することはない。これにより、ＪＦＥＴのソース領域１１（２１）、ドレイン領域１２（２２）、埋込チャネル領域１３（２３）、一対のゲート領域（１４ａ、１４ｂ）、（２４ａ、２４ｂ）、及び埋込不純物領域１５（２５）を、全てイオン注入で形成しても、安定した特性のＪＦＥＴを実現することができる。また、高ドーズ量のイオン注入を行うときに、予め基板温度を上昇させてイオン注入を行うことが好ましい。
【００６３】
本実施形態において、ＪＦＥＴのソース領域１１（２１）、ドレイン領域１２（２２）、埋込チャネル領域１３（２３）、一対のゲート領域（１４ａ、１４ｂ）、（２４ａ、２４ｂ）、及び埋込不純物領域１５（２５）を、全てイオン注入で形成しているため、相補型ＪＦＥＴを容易に作製することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、埋込チャネル領域１３の不純物濃度と、チャネル厚さＤを設定することができるため、ＪＦＥＴのノーマリオフ化を容易に行うことができる。
【００６４】
本実施形態において、半絶縁性のＳｉＣ基板１０は、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが１０９Ωｃｍ以上の半絶縁性ＳｉＣ基板１０を用いることができる。
【００６５】
ところで、ＳｉＣ ＪＦＥＴの場合、アクセプタの活性化率が小さく、また、ｐ型ＳｉＣの移動度が小さいため、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴの埋込チャネル領域１３、２３の不純物濃度、及びチャネル幅Ｗを同じ値に設定すると、ｐチャネルＪＦＥＴのドレイン電流が、ｎチャネルＪＦＥＴのドレイン電流よりも１／１０以下に小さくなる。
【００６６】
そこで、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴの埋込チャネル領域１３、２３の不純物濃度を同じに設定して、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えようとすると、ｐチャネルＪＦＥＴのチャネル幅Ｗを、ｎチャネルＪＦＥＴのチャネル幅Ｗよりも１０倍以上大きくする必要がある。
【００６７】
しかしながら、ｐチャネルＪＦＥＴのチャネル幅Ｗを大きくすると、デバイス寸法が大きくなるため好ましくない。そこで、ｐチャネルＪＦＥＴの埋込不純物領域２５の不純物濃度を、ｎチャネルＪＦＥＴの埋込不純物領域１５の不純物濃度よりも小さく設定することによって、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのチャネル幅Ｗを同じに設定しても、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えることができる。
【００６８】
あるいは、ｐチャネルＪＦＥＴの埋込不純物領域２５の深さ方向の厚さを、ｎチャネルＪＦＥＴの埋込不純物領域１５の深さ方向の厚さよりも大きく設定することによって、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのチャネル幅Ｗを同じに設定しても、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えることができる。
【００６９】
図９（ａ）は、第１の実施形態の変形例におけるＳｉＣ相補型ＪＦＥＴ２の構成を模式的に示した断面図である。本変形例におけるＳｉＣ相補型ＪＦＥＴは、図１に示したＳｉＣＪＦＥＴに対して、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴを、ＳｉＣ基板１０の上に形成されたｎ−型の低濃度エピタキシャル層１０Ａに形成した点が異なる。
【００７０】
すなわち、本変形例におけるＳｉＣ相補型ＪＦＥＴは、図９（ａ）に示すように、ｎチャネルＪＦＥＴは、ｎ−型の低濃度エピタキシャル層１０Ａに形成されたｐ型のウェル領域１６内に形成され、ｐチャネルＪＦＥＴは、ｎ−型の低濃度エピタキシャル層１０Ａ内に形成されている。これにより、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、ｎ−型の低濃度エピタキシャル層１０Ａと、ｐ型のウェル領域１６とのｐｎ接合に逆バイアスを印加することによって、絶縁分離することができる。
【００７１】
多くのＳｉＣパワーデバイスは、表面に低濃度エピタキシャル層が形成された高濃度ＳｉＣ基板を用いて形成される。そのため、本実施形態におけるＳｉＣ相補型ＪＦＥＴは、ＳｉＣパワーデバイスと、同一基板上に形成することができる。これにより、ＳｉＣパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。
【００７２】
なお、本変形例において、ｎ−型の低濃度エピタキシャル層１０Ａの代わりに、ｐ−型の低濃度エピタキシャル層を形成し、このｐ−型の低濃度エピタキシャル層にｎ型のウェル領域を形成して、ｐチャネルＪＦＥＴをｎ型のウェル領域内に形成してもよい。
【００７３】
図９（ｂ）は、第１の実施形態の他の変形例におけるＳｉＣ相補型ＪＦＥＴ２の構成を模式的に示した断面図である。本変形例におけるＳｉＣ相補型ＪＦＥＴは、図１に示したＳｉＣＪＦＥＴに対して、ソース領域１１（２１）、埋込チャネル領域１３（２３）、及び一対のゲート領域１４ａ、１４ｂ（２４ａ、２４ｂ）を、ＳｉＣ基板１０の表面に形成された島領域に形成した点が異なる。
【００７４】
すなわち、本変形例におけるＳｉＣ相補型ＪＦＥＴは、図９（ｂ）に示すように、ＳｉＣ基板１０に、２つの島領域Ａ１、Ａ２が形成され、それぞれの島領域Ａ１、Ａ２に、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴにおけるソース領域１１、２１、埋込チャネル領域１３、２３、及び一対のゲート領域（１４ａ、１４ｂ）、（２４ａ、２４ｂ）が形成されている。ここで、島領域Ａ１、Ａ２は、例えば、ＳｉＣ基板１０の表面を選択的にエッチングしたり、あるいは、選択的にエピタキシャル成長させることによって形成することができる。
【００７５】
一方、島領域Ａ１、Ａ２との間のＳｉＣ基板１０表面の領域Ｂには、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴにおけるドレイン領域１２、２２が形成されいる。また、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴにおける埋込チャネル領域１３、２３と、ドレイン領域１２、２２とは、埋込不純物領域１５、２５によって接続されている。
【００７６】
本変形例におけるｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴは、図１に示したＳｉＣ ＪＦＥＴに比べて、埋込不純物領域１５、２５の長さが短くなっている。これにより、ドレイン抵抗を小さくできるため、ＯＮ／ＯＦＦ比が大きいＳｉＣＪＦＥＴを実現することができる。また、島領域Ａ１、Ａ２を形成することによって、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとの絶縁性を向上させることができる。
【００７７】
図１０は、第１の実施形態の他の変形例におけるＳｉＣ ＪＦＥＴ１（必須ではありませんが、他の箇所に倣って、ＪＦＥＴ３と表記してもよいと思いました。無くても支障はありません。）の構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。本変形例におけるＳｉＣＪＦＥＴ１は、図１に示したＳｉＣ ＪＦＥＴに対して、ソース領域１１及び埋込チャネル領域１３と、一対のゲート領域１４ａ、１４ｂとの間に隙間を設けた点が異なる。
【００７８】
上述したように、本変形例におけるＳｉＣ ＪＦＥＴ１では、埋込チャネル領域１３とゲート領域１４ａ、１４ｂとのｐｎ接合の界面では、両者のイオン注入領域が重ならないため、結晶欠陥に起因するゲートリーク電流を低減することができる。しかしながら、図７（ｃ）に示したように、埋込チャネル領域１３をイオン注入で形成する際、マスク３０Ｃの合わせズレが生じると、埋込チャネル領域１３とゲート領域１４ａ、１４ｂとのｐｎ接合の界面において、両者のイオン注入領域が重なる場合がある。このような場合には、結晶欠陥に起因するゲートリーク電流の増加を招く畏れがある。
【００７９】
そこで、本変形例では、ソース領域１１及び埋込チャネル領域１３と、一対のゲート領域１４ａ、１４ｂとの間に、一定の隙間を設けることによって、マスク合わせズレに起因するゲートリーク電流を低減することができる。なお、一定の隙間の大きさは、マクス合わせ精度に応じて適宜決めればよい。
【００８０】
一方、図１１に示すように、ソース領域１１及び埋込チャネル領域１３と、一対のゲート領域１４ａ、１４ｂとが、領域Ｃにおいて重なるように形成することによって、一対のゲート領域１４ａ、１４ｂのイオン注入時に、ＳｉＣＪＦＥＴのしきい値電圧の制御を行うことができる。
【００８１】
図１２は、第１の実施形態の他の変形例におけるＳｉＣ ＪＦＥＴ１（同上の理由）の構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図である。本変形例におけるＳｉＣ ＪＦＥＴ１は、図１に示したＳｉＣ ＪＦＥＴに対して、ソース領域１１及び埋込チャネル領域１３の片側のみにゲート領域１４を設けた点が異なる。この場合、ソース領域１１及び埋込チャネル領域１３と、ゲート領域１４とが重なるように形成することによって、リソグラフィ工程において、ソース領域１１及び埋込チャネル領域１３の最小線幅に制限されることなく、チャネル厚を制御することができる。
【００８２】
（第２の実施形態）
図１３は、本発明の第２の実施形態におけるＳｉＣ ＪＦＥＴ１の構成を模式的に示した図で、（ａ）は、ｎチャネルＪＦＥＴの平面図、（ｂ）は、（ａ）の線Ａ−Ａに沿った断面図、（ｃ）は、ｐチャネルＪＦＥＴの断面図である。
【００８３】
図１３（ａ）、（ｂ）に示すように、本実施形態におけるｎチャネルＪＦＥＴは、ＳｉＣ基板１０の表面に、ｎ型のチャネル領域３３と、このチャネル領域３３を挟んで互いに対向したｎ＋型のソース領域３１及びドレイン領域３２とが形成されている。また、ＳｉＣ基板１０の表面に、チャネル領域３３を挟んで、ソース領域３１及びドレイン領域３２が対向する方向と垂直な方向に、一対のｐ＋型のゲート領域３４ａ、３４ｂ（ダブルゲート）が形成されている。
【００８４】
本実施形態におけるｎチャネルＪＦＥＴは、チャネル領域３３内の空乏層の広がりを、チャネル領域３３の両側に形成された一対のゲート領域３４ａ、３４ｂに印加するゲート電圧によって制御することができる。これにより、シングルゲートに較べて、同じしきい値電圧のときのドレイン電流を、約２倍に増加させることができる。これにより、電流駆動能力の高いＳｉＣＪＦＥＴを実現することができる。
【００８５】
また、チャネル領域３３の不純物濃度及び厚さを調整することによって、容易にノーマリオフ動作するＳｉＣＪＦＥＴを実現することができる。
【００８６】
また、上述したように、ＳｉＣ ＪＦＥＴの場合、アクセプタの活性化率が小さく、また、ｐ型ＳｉＣの移動度が小さいため、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのチャネル領域３３、４３の不純物濃度、及びチャネル幅を同じ値に設定すると、ｐチャネルＪＦＥＴのドレイン電流が、ｎチャネルＪＦＥＴのドレイン電流よりも１／１０以下に小さくなる。
【００８７】
そこで、図１３（ｃ）に示すように、ｐチャネルＪＦＥＴのチャネル領域４３の深さ方向の長さ（チャネル幅）を、ｎチャネルＪＦＥＴのチャネル領域３３の深さ方向の長さ（チャネル幅）よりも大きくすることによって、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えることができる。
【００８８】
また、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのチャネル領域３３、４３の不純物濃度を調整することによっても、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を揃えることができる。
【００８９】
また、図１３（ａ）〜（ｃ）では、ＳｉＣ基板１０の表面に、チャネル領域３３を挟んで、一対のｐ＋型のゲート領域３４ａ、３４ｂ（ダブルゲート）を形成したが、チャネル領域３３の片側に、ソース領域３１及びドレイン領域３２が対向する方向と垂直な方向に、ゲート領域（シングルゲート）を形成してもよい。
【００９０】
（第３の実施形態）
図１４は、本発明の第３の実施形態におけるＳｉＣ ＪＦＥＴ１の構成を模式的に示した図で、（ａ）は、ｎチャネルＪＦＥＴの平面図、（ｂ）は、（ａ）の線Ｂ−Ｂに沿った断面図、（ｃ）は、（ａ）の線Ｃ−Ｃに沿った断面図である。
【００９１】
図１４（ａ）〜（ｃ）に示すように、本実施形態におけるｎチャネルＪＦＥＴは、ＳｉＣ基板１０の主面に形成されたｎ型（第１導電型）のチャネル領域５３と、ＳｉＣ基板１０の主面であって、チャネル領域５３を挟んで、互いに対向して形成されたｎ＋型のソース領域５１及びドレイン領域５２と、ＳｉＣ基板１０の主面であって、ソース領域５１及びドレイン領域５２が対向する方向と垂直な方向に形成された一対のｐ＋型（第２導電型）のゲート領域（ダブルゲート）５４ａ、５４ｂとを備えている。
【００９２】
図１３に示したＳｉＣ ＪＦＥＴでは、チャネル領域３３を挟んで、一対のゲート領域３４ａ、３４ｂを形成したが、本実施形態では、図１４（ａ）に示すように、一対のゲート領域５４ａ、５４ｂを、それぞれ、対向する側の端部が、平面視において、チャネル領域５３と重なって形成されている点が異なる。
【００９３】
図１４（ａ）〜（ｃ）に示すように、本実施形態におけるｎチャネルＪＦＥＴでは、チャネル領域５３において、一対のゲート領域５４ａ、５４ｂの幅Ｌがチャネル長、一対のゲート領域５４ａ、５４ｂに挟まれた距離Ｄがチャネルの厚さ、チャネル領域５３の深さ方向の距離Ｗがチャネル幅となる。
【００９４】
本実施形態におけるｎチャネルＪＦＥＴは、チャネル領域５３内の空乏層の広がりを、チャネル領域５３の両側に形成された一対のゲート領域５４ａ、５４ｂに印加するゲート電圧によって制御することができる。これにより、シングルゲートに比べて、同じしきい値電圧のときのドレイン電流を、約２倍に増加させることができる。これにより、電流駆動能力の高いＳｉＣＪＦＥＴを実現することができる。
【００９５】
また、式（１）に示したように、チャネル領域５３の不純物濃度、及びチャネルの厚さＤを調整することによって、容易にノーマリオフ動作するＳｉＣＪＦＥＴを実現することができる。
【００９６】
本実施形態において、チャネル領域５３の厚さＤは、一対のゲート領域５４ａ、５４ｂの平面的な間隔によって決まるため、ゲート領域形成用のマスク寸法によって、容易に制御することができる。また、一対のゲート領域５４ａ、５４ｂにおいて、対向する側の端部が、それぞれ、チャネル領域５３と重なっているため、チャネル領域５３と、一対のゲート領域５４ａ、５４ｂとの位置合わせが多少ズレても、チャネル領域の厚みＤに影響は出ない。そのため、ｎチャネルＪＦＥＴのしきい値電圧のバラツキを抑制することができる。
【００９７】
チャネル領域５３と、一対のゲート領域５４ａ、５４ｂとが重なった領域では、ｐｎ接合が生じるが、チャネル領域のｎ型不純物濃度が低いため、ｐｎ接合によるリーク電流は非常に小さい。そのため、ｎチャネルＪＦＥＴのしきい値電圧を、広範囲に制御することができる。
【００９８】
さらに、一対のゲート領域５４ａ、５４ｂを、イオン注入で形成する際、横方向のチャネリングを利用して、チャネル領域５３の厚さＤを制御することができる。これにより、マスク寸法よりも、より寸法の小さいチャネル領域５３の厚さＤを形成することができる。これにより、より容易にノーマリオフ動作するｎチャネルＪＦＥＴを実現することができる。
【００９９】
なお、結晶構造が六方晶からなるＳｉＣは、［１１−２０］面が、大きなチャネリングを有する。そのため、ＳｉＣ基板１０として、表面に垂直な面が［１１−２０］の面方位を持つ方向に沿ってチャネルを形成することにより、横方向のチャネリングを利用して、よりチャネル領域５３の厚さＤの小さいｎチャネルＪＦＥＴを実現することができる。一方、チャネリングを抑制して急峻な接合を形成したい場合は、［１−１００］の面方位を持つ方向に沿ってチャネルを形成することができる。
【０１００】
なお、ｐチャネル型のＳｉＣ ＪＦＥＴは、チャネル領域５３をｐ型に、ソース領域５１及びドレイン領域５２をｐ＋型に、一対のゲート領域５４ａ、５４ｂをｎ＋型に、それぞれ変えることによって形成することができる。
【０１０１】
図１５〜図１７は、図１４（ａ）〜（ｃ）に示した構造のｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴを、それぞれ実際に作製して、電気特性を測定した結果を示したグラフである。なお、作製したｎチャネルＪＦＥＴは、チャネル領域５３の不純物濃度を、５×１０１６ｃｍ−３、チャネル厚さＤを０．３８μｍ（マスク寸法は１．０μｍ）、チャネル長Ｌを４．０μｍ、チャネル幅Ｗを０．４μｍとした。また、作製したｐチャネルＪＦＥＴは、チャネル領域５３の不純物濃度を、５×１０１６ｃｍ−３、チャネル厚さＤを０．４６μｍ（マスク寸法は０．８μｍ）、チャネル長Ｌを４．０μｍ、チャネル幅Ｗを０．４μｍとした。
【０１０２】
図１５は、ドレイン電圧に対するドレイン電流（絶対値）の電気特性（ＩＤ−ＶＤ特性）を示したグラフである。ここで、（Ａ）のグラフが、ｎチャネルＪＦＥＴ、（Ｂ）のグラフがｐチャネルＪＦＥＴのＩＤ−ＶＤ特性を、それぞれ示す。なお、ｐチャネルＪＦＥＴのドレイン電流は、測定値を１０倍した値を示している。
【０１０３】
図１５に示すように、ｎチャネルＪＦＥＴ、及びｐチャネルＪＦＥＴとも、幅広いゲート電圧ＶＧに対して、ノーマリオフ動作を示す良好なＩＤ−ＶＤ特性を確認できた。
【０１０４】
図１６は、ドレイン電圧を２Ｖ（ｐチャネルＪＦＥＴでは、−２Ｖ）にしたときの、ゲート電圧に対するドレイン電流の電気特性（ＩＤ−ＶＧ特性）、及び、ゲートリーク電流の電気特性（ＩＧ−ＶＧ特性）を、それぞれ示したグラフである。ここで、（Ａ）のグラフが、ｎチャネルＪＦＥＴ、（Ｂ）のグラフが、ｐチャネルＪＦＥＴのＩＤ−ＶＧ特性、及びＩＧ−ＶＧ特性を、それぞれ示す。なお、ｐチャネルＪＦＥＴのドレイン電流は、測定値を１０倍した値を示している。
【０１０５】
図１６に示すように、ｎチャネルＪＦＥＴにおいては、しきい値電圧が１Ｖ以上、ｐチャネルＪＦＥＴにおいても、しきい値電圧（絶対値）が０．６Ｖ以上のノーマリオフ動作が確認できた。また、しきい値電圧以上において、ゲートリーク電流ＩＧも、非常に小さな値であった。
【０１０６】
図１７は、ドレイン電圧を０．２Ｖ（ｐチャネルＪＦＥＴでは、−０．２Ｖ）にしたときの、ゲート電圧に対するドレイン電流の電気特性（ＩＤ−ＶＧ特性）を示したグラフで、図１７(ａ）が、ｎチャネルＪＦＥＴのＩＤ−ＶＧ特性を、図１７（ｂ）が、ｐチャネルＪＦＥＴのＩＤ−ＶＧ特性を、それぞれ示したグラフである。
【０１０７】
図１７（ａ）、（ｂ）に示すように、ｎチャネルＪＦＥＴにおいては、１０８倍以上のオン／オフ特性、ｐチャネルＪＦＥＴにおいては、１０６倍以上の非常に高いオン／オフ比が、それぞれ確認できた。
【０１０８】
なお、本実施形態では、図１４（ａ）〜（ｃ）に示したように、チャネル領域５３を挟んで、一対のゲート領域５４ａ、５４ｂ（ダブルゲート）を形成したが、チャネル領域５３の片側に、平面視において、チャネル領域５３と重なったゲート領域（シングルゲート）を形成してもよい。
【０１０９】
図１８は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。
【０１１０】
図１８に示すように、本実施形態におけるＳｉＣ相補型ＪＦＥＴでは、半絶縁性のＳｉＣ基板１０に、図１４に示した構造からなるノーマリオフ型のｎチャネルＪＦＥＴと、ノーマリオフ型のｐチャネルＪＦＥＴとが形成されている。ここで、ｐチャネルＪＦＥＴにおいて、符号６１、６２はソース領域、ドレイン領域、符号６３はチャネル領域、符号６４ａ、６４ｂは一対のゲート領域を、それぞれ示す。
【０１１１】
本実施形態において、半絶縁性のＳｉＣ基板１０は、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが１０９Ωｃｍ以上の半絶縁性ＳｉＣ基板１０を用いることができる。
【０１１２】
図１９は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの構成の変形例を模式的に示した断面図である。本変形例におけるＳｉＣ相補型ＪＦＥＴは、図１４に示した構造のｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴが、ＳｉＣ基板１０の上に形成されたｐ−型の低濃度エピタキシャル層１０Ａに形成されている。ここで、ｐチャネルＪＦＥＴにおいて、符号６１、６２はソース領域、ドレイン領域、符号６３はチャネル領域、符号６４ａ、６４ｂは一対のゲート領域を、それぞれ示す。
【０１１３】
図１９に示すように、本変形例におけるＳｉＣ相補型ＪＦＥＴでは、ｎチャネルＪＦＥＴが、ｐ−型の低濃度エピタキシャル層１０Ａ内に形成され、ｐチャネルＪＦＥＴが、ｐ−型の低濃度エピタキシャル層１０Ａに形成されたｎ型のウェル領域６７内に形成されている。これにより、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、ｐ−型の低濃度エピタキシャル層１０Ａと、ｎ型のウェル領域６７とのｐｎ接合に、逆バイアスを印加することによって、絶縁分離することができる。
【０１１４】
図２０は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの他の変形例を模式的に示した断面図である。本変形例におけるＳｉＣ相補型ＪＦＥＴでは、図１４に示した構造のｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴが、ＳｉＣ基板１０の上に形成されたｎ−型の低濃度エピタキシャル層１０Ｂに形成されている。
【０１１５】
図２０に示すように、本変形例におけるＳｉＣ相補型ＪＦＥＴでは、ｐチャネルＪＦＥＴが、ｎ−型の低濃度エピタキシャル層１０Ｂ内に形成され、ｎチャネルＪＦＥＴが、ｎ−型の低濃度エピタキシャル層１０Ｂに形成されたｐ型のウェル領域５７内に形成されている。これにより、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、ｎ−型の低濃度エピタキシャル層１０Ｂと、ｐ型のウェル領域５７とのｐｎ接合に、逆バイアスを印加することによって、絶縁分離することができる。
【０１１６】
図１９及び図２０に示したＳｉＣ相補型ＪＦＥＴは、ＳｉＣ基板１０上に形成された第１導電型の低濃度エピタキシャル層１０Ａ、１０Ｂと、低濃度エピタキシャル層１０Ａ、１０B内に形成された第２導電型のウェル領域５７、６７を備えているため、ＳｉＣ基板１０の表面に、横型パワーＭＯＳＦＥＴも、同時に作製することができる。これにより、モノリシックパワーＩＣを実現することが可能となる。
【０１１７】
また、縦型ＳｉＣパワーデバイスは、通常、表面に低濃度のｎ−エピタキシャル層が形成された高濃度のｎ＋ＳｉＣ基板を用いて形成される。そのため、図２０に示したＳｉＣ相補型ＪＦＥＴにおいて、高濃度のｎ＋ＳｉＣ基板１０を用いることによって、ＳｉＣ相補型ＪＦＥＴと、縦型ＳｉＣパワーデバイスとを、同一基板上に形成することができる。これにより、ＳｉＣパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。
【０１１８】
同様に、図１９に示したＳｉＣ相補型ＪＦＥＴにおいて、ｐ−エピタキシャル層１０Ａを用いた縦型パワーデバイスも、同一基板上に形成することができる。なお、ｐ−ＳｉＣ基板上のｎ−エピタキシャル層、ｎ＋基板上のｐ−エピタキシャル層についても作製可能である。
【０１１９】
次に、図２１（ａ）〜（ｄ）を参照しながら、本実施形態におけるＳｉＣ相補型ＪＦＥＴの製造方法を説明する。なお、ここでは、説明を簡単にするために、半絶縁性のＳｉＣ基板に、ＳｉＣ相補型ＪＦＥＴを製造する方法を説明する。また、各イオン注入時に、他の領域に、ＭＯＳＦＥＴ用のマスクを設けることで、同一基板上にＭＯＳＦＥＴの形成が可能である。
【０１２０】
図２１（ａ）に示すように、半絶縁性のＳｉＣ基板１０の表面に、マスク３０Ａを用いて、ｎ型不純物（Ｐ＋）をイオン注入して、ｎチャネルＪＦＥＴにおけるソース領域５１及びドレイン領域５２、並びに、ｐチャネルＪＦＥＴにおける一対のゲート領域６４ａ、６４ｂを同時に形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜７００ｋｅＶの範囲に設定することができる。
【０１２１】
次に、図２１（ｂ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｂ（n型チャネル５３の幅に合うように図中のマスクの幅を訂正してください）を用いて、ｎ型不純物（Ｐ＋）をイオン注入して、ｎチャネルＪＦＥＴにおけるチャネル領域５３を形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１２ｃｍ−２の範囲に、また、加速エネルギーは、１０〜７００ｋｅＶの範囲に設定することができる。
【０１２２】
次に、図２１（ｃ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｃを用いて、ｐ型不純物（Ａｌ＋）をイオン注入して、ｎチャネルＪＦＥＴにおける一対のゲート領域５４ａ、５４ｂ、並びに、ｐチャネルＪＦＥＴにおけるソース領域６１及びドレイン領域６２を同時に形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１５ｃｍ−２の範囲に、また、加速エネルギーは、１０〜７００ｋｅＶの範囲に設定することができる。
【０１２３】
最後に、図２１（ｄ）に示すように、ＳｉＣ基板１０の表面に、マスク３０Ｄを用いて、ｐ型不純物（Ａｌ＋）をイオン注入して、ｐチャネルＪＦＥＴにおけるチャネル領域６３を形成する。ここで、イオン注入のドーズ量は、例えば、１〜１０×１０１２ｃｍ−２の範囲に、また、加速エネルギーは、１０〜５００ｋｅＶの範囲に設定することができる。
【０１２４】
上記の各イオン注入工程において、イオン注入後に、所定の温度、例えば、１４００〜１９００℃の温度でアニールを行って、各不純物の電気的活性化を行うことが好ましい。高温でアニールしても、ＳｉＣ基板１０中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化することはない。これにより、ＪＦＥＴのソース領域５１、６１、ドレイン領域５２、６２、チャネル領域５３、６３、一対のゲート領域（５４ａ、５４ｂ）、（６４ａ、６４ｂ）を、全てイオン注入で形成しても、安定した特性のＪＦＥＴを実現することができる。
【０１２５】
ところで、上述したように、ＳｉＣ ＪＦＥＴの場合、アクセプタの活性化率が小さく、また、ｐ型ＳｉＣの移動度が小さいため、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのチャネル領域５３、６３の不純物濃度、及びチャネル幅Ｗを同じ値に設定すると、ｐチャネルＪＦＥＴのドレイン電流が、ｎチャネルＪＦＥＴのドレイン電流よりも１／１０以下に小さくなる。
【０１２６】
そこで、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を、極力揃えるために、図２２に示すように、ｐチャネルＪＦＥＴのチャネル幅Ｗ２を、ｎチャネルＪＦＥＴのチャネル幅Ｗ１よりも大きくすることが好ましい。
【０１２７】
しかしながら、ｐチャネルＪＦＥＴのチャネル幅Ｗ２を大きくするためには、チャネル領域６３を形成する際のイオン注入エネルギーを大きくする必要があるが、注入エネルギーに上限があるため、チャネル幅だけの調整では、ドレイン電流を揃えるのは難しい。
【０１２８】
そこで、さらに、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を、極力揃えるために、ｐチャネルＪＦＥＴのチャネル領域６３の不純物濃度を、ｎチャネルＪＦＥＴのチャネル領域５３の不純物濃度よりも大きく設定することが好ましい。
【０１２９】
しかしながら、チャネル領域５３、６３の不純物濃度を変化させると、しきい値電圧も同時に変化するため、チャネル領域５３、６３の不純物濃度の調整にも限界がある。
【０１３０】
そこで、さらに、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を、極力揃えるために、図２２に示すように、ｎチャネルＪＦＥＴのソース領域５１とゲート領域５４ａ（５４ｂ）との間の距離Ｒ１を大きくして、ｐチャネルＪＦＥＴのソース領域５１とゲート領域５４ａ（５４ｂ）との間の距離Ｒ２を小さくすることが好ましい。これにより、ｎチャネルＪＦＥＴの寄生抵抗が大きくなり、ｐチャネルＪＦＥＴの寄生抵抗が小さくなるため、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流をより揃えることができる。
【０１３１】
同様に、図２２に示すように、ｎチャネルＪＦＥＴのチャネル長Ｌ１を大きくして、ｐチャネルＪＦＥＴのチャネル長Ｌ２を小さくすることによって、ｎチャネルＪＦＥＴのチャネル抵抗が大きくなり、ｐチャネルＪＦＥＴのチャネル抵抗が小さくなるため、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流をより揃えることができる。
【０１３２】
さらに、図２３に示すように、ｐチャネルＪＦＥＴにおいて、一対のゲート領域６４ａ、６４ｂの間に、チャネル領域６３と重なる複数のゲート領域６４ｃ〜６４ｅ（図２３では、３個）を、等間隔Ｄに形成してもよい。これにより、多チャネル構造のｐチャネルＪＦＥＴが得られるため、ｐチャネルＪＦＥＴのドレイン電流を大きくすることができ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流をより揃えることができる。
【０１３３】
このように、種々のパラメータ（チャネル幅、チャネル領域の不純物濃度、ソース、ドレイン領域間の距離、チャネル長）を調整したり、多チャネル構造（ｐチャネルＪＦＥＴ）を採用することによって、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電流を極力揃えることができる。なお、これらのパラメータは、単独でも、あるいは、複数のパラメータを組み合わせて調整してもよい。
【０１３４】
図２４は、第３の実施形態の変形例におけるＳｉＣ ＪＦＥＴの構成を模式的に示した平面図である。
【０１３５】
図２４に示すように、本変形例におけるＳｉＣ ＪＦＥＴは、ソース領域５１、ドレイン領域５２、及びチャネル領域５３を取り囲むように、ｐ＋型（第２導電型）のゲートアクセス領域５６がリング状に形成されている。そして、一対のゲート領域５４ａ、５４ｂは、それぞれ、ゲートアクセス領域５６と接続されている。また、ゲートアクセス領域５６には、ゲートコンタクト用のパッド５５が接続されている。
【０１３６】
このような構成により、ゲートコンタクト用パッド５５に形成された１個のゲート電極を用いて、一対のゲート領域５４ａ、５４ｂに、ゲート電圧を印加することができる。また、ｎ＋型のソース領域５１及びドレイン領域５２を、ｐ＋型のゲートアクセス領域５６で取り囲んでいるため、ソース領域５１、ドレイン領域５２間のリーク電流を抑制することができる。なお、エッチングを行うことにより絶縁性を高めることも当然可能である。
【０１３７】
なお、図２４に示した構成では、一対のゲート領域５４ａ、５４ｂのうち、ゲート領域５４ｂへのゲート電位のアクセスを、ゲートアクセス領域５６を用いて行ったが、金属配線を用いて行ってもよい。
【０１３８】
図２５（ａ）は、図２４に示したＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴの構成を模式的に示した平面図である。ここでは、ノーマリオフ型のｎチャネルＪＦＥＴと、ノーマリオフ型のｐチャネルＪＦＥＴとで、図２５（ｂ）に示したインバータ回路を構成した例を示す。
【０１３９】
図２５(ａ）に示すように、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴの一対のゲート領域（５４ａ、５４ｂ）、（６４ａ、６４ｂ）は、それぞれ、ゲートコンタクト用パッド５５、６５を介して、入力端子Ｖｉｎに接続された配線７０に接続されている。また、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン領域５１、６１は、出力端子Ｖｏｕｔに接続された配線７１に接続されている。また、ｎチャネルＪＦＥＴのソース領域５２は、グランド（ＧＮＤ）に接続された配線７３に接続され、ｐチャネルＪＦＥＴのソース領域６２は、電源（ＶＤＤ）に接続された配線７４に接続されている。
【０１４０】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。
【０１４１】
例えば、上記実施形態では、ＳｉＣ相補型ＪＦＥＴをインバータ回路に適用した例を説明したが、他の集積回路に適用しても勿論構わない。
【０１４２】
また、図９（ａ）、（ｂ）、図１９、図２０に示したＳｉＣ相補型ＪＦＥＴの構造は、単体のＳｉＣＪＦＥＴにも適用することができる。
【０１４３】
また、図１４（ａ）〜（ｃ）に示したＳＩＣ ＪＦＥＴでは、チャネル領域５３を、基板１０の表面から下方の領域に形成したが、基板１０の表面まで形成されていてもよい。
【０１４４】
また、上記実施形態では、ノーマリオフ型のＳｉＣ ＪＦＥＴを例示したが、勿論、本発明のＳｉＣ ＪＦＥＴは、ノーマリオン型にも適用することができる。
【符号の説明】
【０１４５】
１       ＳｉＣＪＦＥＴ 
２       ＳｉＣ相補型ＪＦＥＴ 
１０ ＳｉＣ基板 
１０Ａ、１０Ｂ    低濃度エピタキシャル層 
１１、２１、３１      ソース領域 
１２、２２、３２      ドレイン領域 
１３、２３      埋込チャネル領域
１４ａ、１４ｂ  一対のゲート領域 
１５、２５      埋込不純物領域 
１６      ウェル領域 
２１      ソース領域 
３３、４３      チャネル領域 
３４ａ、３４ｂ  一対のゲート領域 
４４ａ、４４ｂ  一対のゲート領域
５１、６１      ソース領域 
５２、６２      ドレイン領域 
５３、６３      チャネル領域 
５４ａ、５４ｂ  一対のゲート領域 
６４ａ、６４ｂ  一対のゲート領域 
５５、６５      ゲートコンタクト用パッド 
５６、６６      ゲートアクセス領域 
５７、６７      ウェル領域 
６４ｃ〜６４ｅ  ゲート領域 
７０、７１、７３、７４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2019091873.tif 000025
【図２０】
2019091873.tif 000026
【図２１】
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【図２２】
2019091873.tif 000028
【図２３】
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【図２４】
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【図２５】
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【図２６】
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