(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置の製造方法は、第１窒化物半導体層Ｓ１よりなるバッファ層と、第２窒化物半導体層Ｓ２よりなるチャネル層と、第３窒化物半導体層Ｓ３よりなる障壁層とを順次積層し、さらに、その上に第４窒化物半導体層Ｓ４を積層する。そして、第４窒化物半導体層Ｓ４の第１領域１Ａ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体を形成し、第４窒化物半導体層Ｓ４および積層体上に窒化シリコン膜を形成する。このように、ゲート電極ＧＥの両側の第４窒化物半導体層Ｓ４において、窒化シリコン膜との接触処理を施すことにより、２ＤＥＧ抑制機能を低下させ、第４窒化物半導体層Ｓ４の形成後に消失していた２ＤＥＧを復活させることができる。この２ＤＥＧ抑制機能の低下は、窒化シリコン膜を除去した後も維持される。【選択図】図１
2019033204.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層の第１領域上に第１膜を形成する工程、
（ｅ）前記第４窒化物半導体層および前記第１膜上に窒化シリコン膜を形成する工程、を有し、
前記（ｂ）工程の後、前記第２窒化物半導体層と第３窒化物半導体層との界面近傍に２次元電子ガスが生じ、
前記（ｃ）工程の後、前記２次元電子ガスが消失し、
前記（ｅ）工程の後、前記第１領域の両側の第２領域において、前記２次元電子ガスが復活する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後、
（ｆ）前記窒化シリコン膜を除去する工程を有する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１膜は、ゲート絶縁膜およびゲート電極の積層体である、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記第１膜は、ゲート電極である、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記第１膜は、ゲート絶縁膜である、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｇ）前記ゲート絶縁膜上に、ゲート電極を形成する工程を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程の後、前記（ｇ）工程の前に、
前記ゲート絶縁膜および前記第４窒化物半導体層上に、第１絶縁膜を形成した後、前記ゲート絶縁膜上の前記第１絶縁膜を除去することにより開口部を形成する工程を有し、
前記（ｇ）工程において、前記ゲート絶縁膜と前記ゲート電極とは、前記開口部において接触する、半導体装置の製造方法。
【請求項８】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｇ１）前記第１膜を除去する工程、
（ｇ２）前記第１領域に、ゲート電極を形成する工程を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｇ１）工程の後、前記（ｇ２）工程の前に、
前記第４窒化物半導体層上に、第１絶縁膜を形成した後、前記第１領域の前記第１絶縁膜を除去することにより開口部を形成する工程を有する、半導体装置の製造方法。
【請求項１０】
請求項２記載の半導体装置の製造方法において、
前記窒化シリコン膜には、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が含まれ、Ｓｉ−Ｈ／Ｎ−Ｈ比が、０．３以上０．４５以下である、半導体装置の製造方法。
【請求項１１】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
前記第４窒化物半導体層の前記第１領域の両側に位置する第２領域に、ソース電極およびドレイン電極を形成する工程を有する半導体装置の製造方法。
【請求項１２】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層の第１領域上に第１膜を形成する工程、
（ｅ）前記第４窒化物半導体層および前記第１膜上に窒化シリコン膜を形成する工程、
（ｆ）前記窒化シリコン膜を除去する工程、を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きい、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１膜は、ゲート絶縁膜およびゲート電極の積層体である、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記窒化シリコン膜には、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が含まれ、Ｓｉ−Ｈ／Ｎ−Ｈ比が、０．３以上０．４５以下である、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
前記第４窒化物半導体層の前記第１領域の両側に位置する第２領域に、ソース電極およびドレイン電極を形成する工程を有する半導体装置の製造方法。
【請求項１６】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成され、かつ、第１領域と、前記第１領域の両側に位置する第２領域とを有する第４窒化物半導体層と、
前記第４窒化物半導体層上で、かつ、前記第１領域の一方の側の前記第２領域に形成されたソース電極と、
前記第４窒化物半導体層上で、かつ、前記第１領域の他方の側の前記第２領域に形成されたドレイン電極と、
前記第４窒化物半導体層の前記第１領域の上方に形成されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きい、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第４窒化物半導体層のうち、前記第２領域に位置する前記第４窒化物半導体層は、窒化シリコン膜接触部であり、前記第１領域に位置する前記第４窒化物半導体層は、窒化シリコン膜非接触部である、半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、
前記第２窒化物半導体層と第３窒化物半導体層との界面近傍であって、前記第２領域に、２次元電子ガスを有する、半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記窒化シリコン膜接触部と接触した窒化シリコン膜には、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が含まれ、Ｓｉ−Ｈ／Ｎ−Ｈ比が、０．３以上０．４５以下である、半導体装置。
【請求項２０】
請求項１６記載の半導体装置において、
前記第４窒化物半導体層の前記第１領域と前記ゲート電極との間にゲート絶縁膜を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
【０００３】
例えば、特許文献１には、下地層と、電子供給層と、２次元電子ガス解消層と、第１の絶縁膜と、ゲート電極とを備える半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５６８４５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。
【０００６】
そして、窒化物半導体を用いた半導体装置の研究開発過程において、後述するように、メサ部（２次元電子ガス解消層）に、窒化シリコン膜を接触させると、解消した２ＤＥＧが復活するという現象を見出した。
【０００７】
さらに、メサ型ＭＯＳ構造のトランジスタにおいては、後述するように、メサ部を加工する際のダメージに起因する不具合が確認された。
【０００８】
そこで、本発明者は、上記現象を利用しつつ、新しいタイプの窒化物半導体を用いた半導体装置により、上記不具合を解消し、特性の良好な半導体装置を提供するに至った。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、を有する。さらに、（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、（ｄ）前記第４窒化物半導体層の第１領域上に第１膜を形成する工程、（ｅ）前記第４窒化物半導体層および前記第１膜上に窒化シリコン膜を形成する工程、を有する。そして、前記（ｂ）工程の後、前記第２窒化物半導体層と第３窒化物半導体層との界面近傍に２次元電子ガスが生じ、前記（ｃ）工程の後、前記２次元電子ガスが消失し、前記（ｅ）工程の後、前記第１領域の両側の第２領域において、前記２次元電子ガスが復活する。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、を有する。さらに、（ｄ）前記第４窒化物半導体層の第１領域上に第１膜を形成する工程、（ｅ）前記第４窒化物半導体層および前記第１膜上に窒化シリコン膜を形成する工程、（ｆ）前記窒化シリコン膜を除去する工程、を有する。そして、前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きい。
【００１３】
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層と、その上に形成された第２窒化物半導体層と、その上に形成された第３窒化物半導体層と、その上に形成され、かつ、第１領域と、前記第１領域の両側に位置する第２領域とを有する第４窒化物半導体層と、を有する。さらに、前記第４窒化物半導体層上で、かつ、前記第１領域の一方の側の前記第２領域に形成されたソース電極と、前記第４窒化物半導体層上で、かつ、前記第１領域の他方の側の前記第２領域に形成されたドレイン電極と、前記第４窒化物半導体層の前記第１領域の上方に形成されたゲート電極と、を有する。そして、前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きい。
【発明の効果】
【００１４】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００１５】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の概略構成を示す断面図である。
【図２】実施例における試験デバイスの処理工程を示す図である。
【図３】試験デバイスのＣＶ特性の測定工程を示す図である。
【図４】比較例デバイスのＣＶ特性の測定工程を示す図である。
【図５】試験デバイスおよび比較例デバイスのＣＶ特性の測定結果を示す図である。
【図６】作製したデバイスの２ＤＥＧ復活の有無を示す図（表）である。
【図７】実施の形態１の半導体装置の構成を示す断面図である。
【図８】実施の形態１の半導体装置の構成を示す平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の構成を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図３５】実施の形態３の応用例２の半導体装置の構成を示す断面図である。
【図３６】比較例の半導体装置の構成を示す断面図である。
【図３７】メサ部の膜厚と２ＤＥＧシート抵抗との関係を示す図である。
【図３８】他の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２３】
図１は、本実施の形態の半導体装置の概略構成を示す断面図である。
【００２４】
図１に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタ（MOSFET；Metal-Oxide-Semiconductor Field Effect Transistor、MISFETともいう）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
【００２５】
本実施の形態の半導体装置においては、図１に示すように、基板ＳＵＢ上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２、第３窒化物半導体層Ｓ３および第４窒化物半導体層Ｓ４が順次形成されている。
【００２６】
第２窒化物半導体層Ｓ２は、第１窒化物半導体層Ｓ１と電子親和力（ＥＡ）が等しいか、または、第１窒化物半導体層Ｓ１より電子親和力が大きい（ＥＡＳ１≦ＥＡＳ２）。
【００２７】
第３窒化物半導体層Ｓ３は、第１窒化物半導体層Ｓ１より電子親和力が小さい（ＥＡＳ１＞ＥＡＳ３）。
【００２８】
第４窒化物半導体層Ｓ４は、第１窒化物半導体層Ｓ１より電子親和力が大きい（ＥＡＳ４＞ＥＡＳ１）。
【００２９】
第１窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１窒化物半導体層Ｓ１よりＡｌ組成が大きい。
【００３０】
ここで、第４窒化物半導体層Ｓ４は、例えば、ｉ−ＧａＮよりなる。即ち、この第４窒化物半導体層Ｓ４には、意図的なｎ型不純物やｐ型不純物のドープは行われていない。また、この第４窒化物半導体層Ｓ４は、ほぼ厚さが均一な層である。また、この第４窒化物半導体層Ｓ４のうち、第１領域１Ａに位置する部分を第１部Ｓ４ａ、第１領域の両側の第２領域２Ａに位置する部分を第２部Ｓ４ｂとする。
【００３１】
そして、第４窒化物半導体層Ｓ４の第１領域１Ａ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。また、第４窒化物半導体層Ｓ４上であり、第１領域１Ａの一方の側の第２領域２Ａには、ソース電極ＳＥが形成され、第４窒化物半導体層Ｓ４上であり、第１領域１Ａの他方の側の第２領域２Ａには、ドレイン電極ＤＥが形成されている。別の言い方をすれば、第４窒化物半導体層Ｓ４の第１部Ｓ４ａ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。また、第４窒化物半導体層Ｓ４の第１部Ｓ４ａの一方の側の第２部Ｓ４ｂには、ソース電極ＳＥが形成され、他方の側の第２部Ｓ４ｂには、ドレイン電極ＤＥが形成されている。
【００３２】
第４窒化物半導体層Ｓ４の第２部Ｓ４ｂは、窒化シリコン膜と接触した履歴のある膜である。この第２部Ｓ４ｂを、“窒化シリコン接触部”という場合がある。一方、第４窒化物半導体層Ｓ４の第１部Ｓ４ａは、窒化シリコン膜と接触した履歴のない膜である。この第１部Ｓ４ａを、“窒化シリコン非接触部”という場合がある。
【００３３】
ここで、第２窒化物半導体層（チャネル層）Ｓ２と第３窒化物半導体層（障壁層）Ｓ３の界面近傍であって、第２窒化物半導体層Ｓ２側においては、２ＤＥＧ（２次元電子ガス）が発生する。そして、第４窒化物半導体層Ｓ４は、上記２ＤＥＧを抑制する機能を有する。２ＤＥＧを抑制する機能とは、２ＤＥＧ（２次元電子ガス）の濃度を低下させる機能とも言える。このため、第４窒化物半導体層Ｓ４は、２ＤＥＧ抑制層（２ＤＥＧ解消層）とも言われる。しかしながら、本実施の形態においては、第４窒化物半導体層Ｓ４の第２部Ｓ４ｂにおいて、前述した窒化シリコン膜との接触により、２ＤＥＧ抑制機能が低下している。このため、第４窒化物半導体層Ｓ４の第２部Ｓ４ｂにおいて、２ＤＥＧが発生している。
【００３４】
よって、ゲート電極ＧＥに所定の電圧（閾値電圧）を印加した場合に、ゲート電極ＧＥの下方に、チャネルが形成され、２ＤＥＧ間がこのチャネルにより導通し、トランジスタがオン状態となる。即ち、ノーマリオフ動作を実現することができる。
【００３５】
このように、本実施の形態においては、第４窒化物半導体層Ｓ４の第２部Ｓ４ｂにおいては、前述した窒化シリコン膜との接触により、２ＤＥＧ抑制機能を低下させ、２ＤＥＧを発生させることにより、ノーマリオフ構成を実現しているため、第４窒化物半導体層Ｓ４の第２領域２Ａを除去し、２ＤＥＧを発生させる、いわゆる、メサ型ＭＯＳ構造（図４参照）と比較し、後述する利点を有する。
【００３６】
上記利点を説明する前に、まず、窒化シリコン膜との接触による第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能の低下について、以下の実施例１、２に基づいて説明する。
【００３７】
（実施例１）
図２は、本実施例における試験デバイスの処理工程を示す図であり、図３は、試験デバイスのＣＶ特性の測定工程を示す図であり、図４は、比較例デバイスのＣＶ特性の測定工程を示す図である。また、図５は、試験デバイスおよび比較例デバイスのＣＶ特性の測定結果を示す図である。
【００３８】
図２（ａ）に示すように、基板（図示せず）に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３を順次形成する。第３窒化物半導体層Ｓ３の形成後においては、第２窒化物半導体層Ｓ２と第３窒化物半導体層Ｓ３の界面であって、第２窒化物半導体層Ｓ２側に、ピエゾ分極（格子定数差に起因）および自発分極による２ＤＥＧ（２次元電子ガス）が発生する。
【００３９】
次いで、図２（ｂ）に示すように、第３窒化物半導体層Ｓ３上に第４窒化物半導体層Ｓ４を形成すると、２ＤＥＧが消失する。次いで、図２（ｃ）に示すように、第４窒化物半導体層Ｓ４上に窒化シリコン膜ＳＮを形成する。次いで、図２（ｄ）に示すように、窒化シリコン膜ＳＮを除去する。次いで、第４窒化物半導体層Ｓ４上に、第１電極ＥＬ１となるＡｕ膜を形成し、パターニングすることにより、第１電極ＥＬ１を形成する（図３参照）。第４窒化物半導体層Ｓ４上およびサンプル片側面に、Ｉｎ膜を形成することにより、第２電極ＥＬ２を形成する。このようにして試験デバイスを作製した。
【００４０】
一方、比較例デバイスは、次のように作製した（図４参照）。まず、基板上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２、第３窒化物半導体層Ｓ３および第４窒化物半導体層Ｓ４を順次形成する。次いで、第４窒化物半導体層Ｓ４上に、第１電極ＥＬ１となるＡｕ膜を形成し、パターニングすることにより、第４窒化物半導体層Ｓ４よりなるメサ部Ｍと第１電極ＥＬ１との積層体を形成する。第３窒化物半導体層Ｓ３上およびサンプル片側面に、Ｉｎ膜を形成することにより、第２電極ＥＬ２を形成する。この比較例デバイスの場合、第１電極ＥＬ１の両側の第４窒化物半導体層Ｓ４が除去されているため、２ＤＥＧが生じ、いわゆる、メサ型のショットキーダイオード（図４参照）となる。
【００４１】
上記試験デバイスおよび比較例デバイスのそれぞれについて、第１、第２電極（ＥＬ１、ＥＬ２）間のＣＶ特性を測定した。その結果を、図５に示す。図５において、横軸は電圧（Ｖ）であり、縦軸は容量（Ｃ）である。
【００４２】
図５のグラフＤ１は、比較例デバイスのＣＶ特性である。また、グラフＤ２は、試験デバイスのＣＶ特性である。グラフＤ１（比較例デバイス）においては、電圧が０Ｖ、即ち、熱平衡状態（０Ｖ）においては、容量が検出されず、２ＤＥＧが存在していないことが分かる。そして、正の電圧を印加することで２ＤＥＧが発生し、容量が検出されている。
【００４３】
これに対し、グラフＤ２（試験デバイス）においては、電圧が０Ｖ、即ち、熱平衡状態（０Ｖ）においては、容量が検出され、２ＤＥＧが存在していることが分かる。そして、負の電圧を印加することで２ＤＥＧが消失し、容量が検出されなくなる。
【００４４】
このように、本実施例の結果から、第４窒化物半導体層Ｓ４上に窒化シリコン膜ＳＮを形成すると、第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能が低下し、２ＤＥＧが発生することが判明した。そして、この２ＤＥＧ抑制機能の低下は、窒化シリコン膜ＳＮを除去した後も維持されることが判明した。
【００４５】
よって、本実施の形態の半導体装置（図１）においては、ゲート電極ＧＥの両側の第４窒化物半導体層Ｓ４を除去することなく、ゲート電極ＧＥの両側の第４窒化物半導体層Ｓ４において、窒化シリコン膜との接触処理を施すことにより、２ＤＥＧ抑制機能を低下させ（２ＤＥＧの濃度を低下させ）、第４窒化物半導体層Ｓ４の形成後に消失していた２ＤＥＧを復活させることができる。よって、メサ部を形成しない、“プレーナ構造”のトランジスタを実現することができる。
【００４６】
（実施例２）
図２、図３を参照しながら説明した試験デバイスと同様にして各種デバイスを作製し、２ＤＥＧ復活の有無を検討した。図６にその結果を示す。
【００４７】
図６に示す最上段は、デバイスＮｏ．を示す。デバイス０は、上記実施例１の試験デバイスに対応する。前述したとおり、接触処理に用いた膜は、窒化シリコン膜（ＳｉＮ）である。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて成膜し、成膜温度４００℃で、９０ｎｍの膜厚の窒化シリコン膜を用いた。この場合、前述したとおり、２ＤＥＧの復活が確認された。なお、デバイス０の、第１窒化物半導体層Ｓ１であるＡｌＧａＮ（Ａｌ組成比５％）は、１μｍ、第２窒化物半導体層Ｓ２であるＧａＮは、４０ｎｍ、第３窒化物半導体層Ｓ３であるＡｌＧａＮ（Ａｌ組成比２２％）は、１４ｎｍおよび第４窒化物半導体層Ｓ４であるｉ−ＧａＮは、２５ｎｍである。
【００４８】
上記試験デバイス（デバイス０）の接触処理に用いた膜を図６に示すように代えて各デバイス（デバイス１〜６）を作製し、２ＤＥＧの復活の有無を確認した。
【００４９】
デバイス１では、接触処理に、常圧ＣＶＤ法を用い、成膜温度４００℃で、９０ｎｍの膜厚となるよう成膜した酸化シリコン膜（ＳｉＯ２）を用いた。この場合、２ＤＥＧの復活は確認されなかった。
【００５０】
デバイス２では、接触処理に、スパッタリング法を用い、９０ｎｍの膜厚となるよう成膜した窒化シリコン膜（ＳｉＮ）を用いた。この場合、２ＤＥＧの復活は確認された。
【００５１】
デバイス３では、接触処理に、スパッタリング法を用い、９０ｎｍの膜厚となるよう成膜し、酸化シリコン膜（ＳｉＯ２）を用いた。この場合、２ＤＥＧの復活は確認されなかった。
【００５２】
デバイス４では、接触処理に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用い、成膜温度８００℃で、４５ｎｍまたは９０ｎｍの膜厚となるよう成膜した窒化シリコン膜（ＳｉＮ）を用いた。この場合、膜厚９０ｎｍの場合は、２ＤＥＧの復活は確認されたが、膜厚４５ｎｍの場合は、２ＤＥＧの復活は確認されなかった。
【００５３】
デバイス５では、接触処理に、ＬＰＣＶＤ法を用い、成膜温度８００℃で、９０ｎｍの膜厚となるよう成膜した酸化シリコン膜（ＳｉＯ２）を用いた。この場合、２ＤＥＧの復活は確認されなかった。
【００５４】
デバイス６では、接触処理に、ＡＬＤ（Atomic Layer Deposition）法を用い、成膜温度３００℃で、１００ｎｍの膜厚となるよう成膜した酸化アルミニウム（Ａｌ２Ｏ３）を用いた。この場合、２ＤＥＧの復活は確認されなかった。
【００５５】
このように、膜の接触処理による第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能の低下は、窒化シリコン膜に特有のものであることが判明した。また、窒化シリコン膜であれば、成膜方法や条件によらず、第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能の低下を引き起こすことが判明した。また、窒化シリコン膜の膜厚としては、４５ｎｍでは効力が小さく、４５ｎｍを超えることが好ましく、９０ｎｍ以上がより好ましいことが判明した。
【００５６】
（好適な窒化シリコン膜について）
膜の接触処理において、２ＤＥＧの復活が確認された、上記プラズマＣＶＤで形成された窒化シリコン膜の特性について、ＦＴＩＲ（Fourier Transform Infrared Spectroscopy）を用いて確認した。窒化シリコン膜中には、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が含まれている。このうち、上記窒化シリコン膜において、Ｓｉ−Ｈ／Ｎ−Ｈ比を求めたところ、０．３以上０．４５以下であることが判明した。そこで、上記膜の接触処理においては、窒化シリコン膜のなかでも、Ｓｉ−Ｈ／Ｎ−Ｈ比が、０．３以上０．４５以下の窒化シリコン膜を用いることが好ましい。また、上記窒化シリコン膜の成膜後（除去後も含む）の窒化物半導体層（Ｓ１〜Ｓ４）中の水素濃度は、上記窒化シリコン膜の成膜前の窒化物半導体層（Ｓ１〜Ｓ４）中の水素濃度より高く、３倍〜６倍となる傾向が見られた。
【００５７】
次いで、図３６、図３７を参照しつつ、本実施の形態（図１）の半導体装置の利点について詳細に説明する。図３６は、比較例の半導体装置の構成を示す断面図である。なお、実施の形態１（図１）と同様の箇所には、同様の符号を付し、その説明を省略する。
【００５８】
図３６に示す比較例の半導体装置は、基板上に順次積層された、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３を有する。そして、第３窒化物半導体層Ｓ３の一部の上には、第４窒化物半導体層Ｓ４よりなるメサ部（ＧａＮキャップ）Ｍが形成されている。そして、このメサ部Ｍ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【００５９】
また、ゲート電極ＧＥの両側の第３窒化物半導体層Ｓ３上には、それぞれソース電極ＳＥ、ドレイン電極ＤＥが形成されている。
【００６０】
この比較例の半導体装置においては、ゲート電極ＧＥの下方においては、第４窒化物半導体層（２ＤＥＧ解消層）Ｓ４の２ＤＥＧ抑制機能により２ＤＥＧの発生が抑制されている。また、ゲート電極ＧＥの両側の領域においては、第４窒化物半導体層（２ＤＥＧ解消層）Ｓ４が形成されていない（除去されている）ため、２ＤＥＧが維持されている。
【００６１】
図３７は、比較例の半導体装置における、メサ部の膜厚と第４窒化物半導体層Ｓ４が除去された領域の２ＤＥＧシート抵抗との関係を示す図である。横軸は、メサ部（ＧａＮキャップ）の厚さ（ｎｍ）であり、縦軸は、２ＤＥＧシート抵抗（Ω／seq.）である。
【００６２】
この比較例の半導体装置において、図３７に示すように、メサ部（ＧａＮキャップ）の厚さを大きくすると、第４窒化物半導体層Ｓ４が除去された領域の２ＤＥＧシート抵抗が上昇した。これらのウェハは、メサ部（ＧａＮキャップ）Ｍの厚さのみを変えているので、第４窒化物半導体層Ｓ４が除去された領域の２ＤＥＧシート抵抗は変わらないはずである。これに対し、実際には、図３７に示すように、２ＤＥＧシート抵抗の上昇が見られた。これは、厚い第４窒化物半導体層Ｓ４をエッチングして、メサ部Ｍを形成する際、エッチングダメージにより２ＤＥＧシート抵抗が増加したものと考えられる。
【００６３】
また、メサ部（２ＤＥＧ抑制層）Ｍにゲート電極ＧＥによる電界が印加された状態では、メサ部の側壁（メサ部の端部）を伝い、ゲート絶縁膜ＧＩとメサ部Ｍとの間に生じる不所望なチャネルを通る電流経路が生じる。
【００６４】
このように、比較例の半導体装置においては、メサ部Ｍを形成する際のエッチングダメージによる、２ＤＥＧシート抵抗の増加やオン抵抗の増加が問題となる。
【００６５】
これに対し、本実施の形態の半導体装置においては、メサ部を形成しない、“プレーナ構造”のトランジスタであるため、２ＤＥＧシート抵抗増加によるオン抵抗の増加の問題と不所望なチャネルを通る電流経路の問題を解消でき、トランジスタ特性の向上を図ることができる。
【００６６】
次いで、図７〜図２１を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。
【００６７】
［構造説明］
図７は、本実施の形態の半導体装置の構成を示す断面図である。図８は、本実施の形態の半導体装置の構成を示す平面図である。図７の断面図は、例えば、図８のＡ−Ａ部に対応する。
【００６８】
図７に示す半導体装置においては、基板ＳＵＢ上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２、第３窒化物半導体層Ｓ３および第４窒化物半導体層Ｓ４が順次形成されている。そして、第４窒化物半導体層Ｓ４は、第１領域１Ａに位置する第１部Ｓ４ａと、第１領域の両側の第２領域２Ａに位置する第２部Ｓ４ｂとを有する。第４窒化物半導体層Ｓ４の第２部Ｓ４ｂは、窒化シリコン膜と接触した履歴のある膜（窒化シリコン接触部）であり、第１部Ｓ４ａは、窒化シリコン膜と接触した履歴のない膜（窒化シリコン非接触部）である。
【００６９】
そして、第４窒化物半導体層Ｓ４の第１部Ｓ４ａ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。また、第４窒化物半導体層Ｓ４の第１部Ｓ４ａの一方の側の第２部Ｓ４ｂには、ソース電極ＳＥが形成され、他方の側の第２部Ｓ４ｂには、ドレイン電極ＤＥが形成されている。ここでは、ソース電極ＳＥは、ゲート電極ＧＥの一方の側の層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内と、その上部に配置され、ドレイン電極ＤＥは、ゲート電極ＧＥの他方の側の層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内と、その上部に配置されている。ソース電極ＳＥ、ドレイン電極ＤＥ上には、絶縁膜ＩＬ２が形成されている。なお、基板ＳＵＢ上に、核生成層および高抵抗バッファ層を形成した後、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）を順次形成してもよい。
【００７０】
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００７１】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
【００７２】
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００７３】
前述したように、基板ＳＵＢ上には、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２、第３窒化物半導体層Ｓ３および第４窒化物半導体層Ｓ４が順次形成されている。
【００７４】
第２窒化物半導体層Ｓ２は、第１窒化物半導体層Ｓ１と電子親和力（ＥＡ）が等しいか、または、第１窒化物半導体層Ｓ１より電子親和力が大きい（ＥＡＳ１≦ＥＡＳ２）。
【００７５】
第３窒化物半導体層Ｓ３は、第１窒化物半導体層Ｓ１より電子親和力が小さい（ＥＡＳ１＞ＥＡＳ３）。
【００７６】
第４窒化物半導体層Ｓ４は、第１窒化物半導体層Ｓ１より電子親和力が大きい（ＥＡＳ４＞ＥＡＳ１）。
【００７７】
第１窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１窒化物半導体層Ｓ１よりＡｌ組成が大きい。例えば、第１窒化物半導体層Ｓ１のＡｌ組成は、０〜１０％であり、より好ましくは、３〜８％である。また、例えば、第３窒化物半導体層Ｓ３のＡｌ組成は、１５〜３０％であり、より好ましくは、１８〜２２％である。また、第４窒化物半導体層（キャップ層）Ｓ４は、ノンドープ層であり、例えば、ｉ−ＧａＮよりなるが、第１窒化物半導体層Ｓ１よりもＡｌ組成の低いＡｌＧａＮを使ってもよい。また、第４窒化物半導体層Ｓ４としてＩｎＧａＮを使ってもよい。
【００７８】
また、第４窒化物半導体層Ｓ４の第１部Ｓ４ａ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。第１部Ｓ４ａの平面形状は、Ｙ方向に長辺を有する矩形状である（図８参照）。そして、第１部Ｓ４ａの両側（周囲）には、第２部Ｓ４ｂが設けられている（図７参照）。
【００７９】
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体の平面形状は、Ｙ方向に長辺を有する矩形状である（図８参照）。ゲート電極ＧＥの幅（Ｘ方向の長さ、ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｇは、第１部Ｓ４ａの幅（Ｘ方向の長さ）と同程度である。
【００８０】
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、下層膜ＩＬ１ａと上層膜ＩＬ１ｂの積層膜である。また、第４窒化物半導体層Ｓ４の第２部Ｓ４ｂ上には、ソース電極ＳＥまたはドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１中には、コンタクトホール（接続孔）Ｃ１が形成され、このコンタクトホールＣ１の内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。このソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁膜ＩＬ２が形成されている。この絶縁膜ＩＬ２は、下層膜ＩＬ２ａと上層膜ＩＬ２ｂの積層膜である。
【００８１】
図８に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと第４窒化物半導体層（第２部Ｓ４ｂ）Ｓ４との接続部（接続領域）となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥと第４窒化物半導体層（第２部Ｓ４ｂ）Ｓ４との接続部（接続領域）となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。
【００８２】
そして、ドレイン電極ＤＥとソース電極ＳＥとの間には、ゲート電極ＧＥが配置されている。前述したようにゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。
【００８３】
また、図８に示すように、ドレイン電極ＤＥ、ゲート電極ＧＥおよびソース電極ＳＥは、繰り返して複数配置されている。
【００８４】
即ち、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。そして、ドレイン電極ＤＥの下のコンタクトホールＣ１とソース電極ＳＥの下のコンタクトホールＣ１との間には、ゲート電極ＧＥが配置されている。
【００８５】
また、複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（例えば、図８における、上部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００８６】
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（例えば、図８における、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００８７】
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（例えば、図８における、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（例えば、図８における、右側および左側）に設けられたゲートパッドＧＰと接続される。
【００８８】
なお、ゲート電極ＧＥおよびゲート線ＧＬの下方には、ゲート絶縁膜ＧＩを介して、第４窒化物半導体層Ｓ４の第１部Ｓ４ａが配置されている。
【００８９】
そして、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する略矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬ、ソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。素子分離領域ＩＳＯは、イオン注入等によりホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれ、窒化物半導体層において結晶性が破壊された領域である。
【００９０】
［製法説明］
次いで、図９〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図９〜図２０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００９１】
図９に示すように、基板ＳＵＢを準備し、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）を順次形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよい。なお、通常、基板ＳＵＢ上にこの後形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。なお、基板ＳＵＢ上に、核生成層および高抵抗バッファ層を形成した後、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）を順次形成してもよい。核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができ、この層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム（ＧａＮ）層と、窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
【００９２】
次いで、基板ＳＵＢ上に、第１窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層（Ａｌ組成比５％）を有機金属気相成長法などを用いて、１μｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ≦０．１）の範囲で調整することができる。Ａｌ組成比５％の場合、Ｘ＝０．０５である。このＡｌＧａＮ層は、例えば、ノンドープ層である。即ち、意図的なｎ型不純物やｐ型不純物のドープは行われていない。
【００９３】
次いで、第１窒化物半導体層Ｓ１上に、第２窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を有機金属気相成長法などを用いて、４０ｎｍ程度エピタキシャル成長させる。
【００９４】
次いで、第２窒化物半導体層Ｓ２上に、第３窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層（Ａｌ組成比２２％）を有機金属気相成長法などを用いて、１４ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく０．３未満（Ｘ＜Ｚ＜０．３）とする。
【００９５】
ここで、第２窒化物半導体層（チャネル層）Ｓ２と、第３窒化物半導体層（障壁層）Ｓ３との界面であって、第２窒化物半導体層Ｓ２側には、前述したように、２ＤＥＧ（２次元電子ガス）が発生する。
【００９６】
次いで、図１０に示すように、第３窒化物半導体層Ｓ３上に、第４窒化物半導体層Ｓ４として、ＧａＮ層を有機金属気相成長法などを用いて、２５ｎｍ程度エピタキシャル成長させる。この第４窒化物半導体層Ｓ４の成膜により、上記２ＤＥＧが消失する。この第４窒化物半導体層Ｓ４による２ＤＥＧ抑制機能を発揮するためには、その膜厚は、少なくとも１５ｎｍ以上であることが好ましい。この第４窒化物半導体層Ｓ４の膜厚は、例えば、１５ｎｍ〜１５０ｎｍの範囲で調整することができる。
【００９７】
なお、第１〜第４窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
【００９８】
次いで、図１０に示す断面には表れない素子分離領域（ＩＳＯ）を形成する（図８参照）。例えば、第４窒化物半導体層Ｓ４上を絶縁膜などの保護膜で覆い、この保護膜上に、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、ホウ素イオンを保護膜を介して打ち込むことにより、素子分離領域（ＩＳＯ）を形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、窒化物半導体層において結晶性が破壊され、素子分離領域（ＩＳＯ）が形成される。
【００９９】
例えば、ホウ素イオンを、第１〜第４窒化物半導体層Ｓ１〜Ｓ４からなる積層体中の一部に、１×１０１４（１Ｅ１４）〜４×１０１４（１Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１００〜２００ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域（ＩＳＯ）の底部は、例えば、第３窒化物半導体層（障壁層）Ｓ３の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域（ＩＳＯ）を形成する。この素子分離領域（ＩＳＯ）で囲まれた領域が活性領域ＡＣとなる。図８に示すように、この活性領域ＡＣは、略矩形状である。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去し、さらに、保護膜を除去する。
【０１００】
次いで、図１１に示すように、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩとなる絶縁膜と、ゲート電極ＧＥとなる導電性膜を順次形成する。例えば、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩ用の絶縁膜として、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて６０ｎｍ程度の膜厚で堆積する。ゲート絶縁膜ＧＩ用の絶縁膜としては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜、ＳｉＯＮ膜（酸窒化シリコン膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【０１０１】
次いで、例えば、ゲート絶縁膜ＧＩ用の絶縁膜上に、ゲート電極ＧＥ用の導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。導電性膜の構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥ用の導電性膜として、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。例えば、導電性膜として、上記Ｎｉ膜上に、Ａｕ膜を積層した膜を用いてもよい。
【０１０２】
次いで、フォトリソグラフィ処理により、ゲート電極ＧＥ用の導電性膜上のゲート電極ＧＥの形成領域（第１領域１Ａ）に、フォトレジスト膜ＰＲ１を形成する。このフォトレジスト膜ＰＲ１をマスクとして、ゲート電極ＧＥ用の導電性膜およびゲート絶縁膜ＧＩ用の絶縁膜をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより、ＴｉＮ膜および酸化アルミニウム膜をエッチングする。酸化アルミニウム膜は、リン酸系エッチャントを用いたウエットエッチングで除去してもよい。なお、マスクとしては、パターニングされた絶縁膜（例えば、酸化シリコン膜）などを用いてもよい。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。これにより、図１２に示すように、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成される。
【０１０３】
次いで、図１３に示すように、ゲート電極ＧＥ上を含む第４窒化物半導体層Ｓ４上に、窒化シリコン膜ＳＮをプラズマＣＶＤ法などを用いて９０ｎｍ程度の膜厚で堆積する。
これにより、ゲート電極ＧＥの下方の、窒化シリコン膜ＳＮと接触していない第４窒化物半導体層Ｓ４よりなる第１部（窒化シリコン非接触部）Ｓ４ａが形成され、その両側（第２領域２Ａ）に、第２部（窒化シリコン接触部）Ｓ４ｂが形成される。即ち、窒化シリコン膜ＳＮと接触することにより第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能が失われ、窒化シリコン膜ＳＮと、第４窒化物半導体層Ｓ４との接触領域において、２ＤＥＧが復活する。次いで、図１４に示すように、窒化シリコン膜ＳＮをエッチングにより除去する。ここで、第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能の低下は、窒化シリコン膜ＳＮの除去後においても維持され、第２部Ｓ４ｂの下方においては２ＤＥＧが発生したままである。上記処理に用いられる窒化シリコン膜ＳＮの膜厚は、４５ｎｍを超えることが好ましく、９０ｎｍ以上がより好ましいことから、例えば、５０ｎｍ〜１５０ｎｍの範囲で調整することができる。
【０１０４】
次いで、図１５、図１６に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１のうち、下層膜（ＩＬ１ａ）として、窒化シリコン膜をＣＶＤ法などを用いて１００ｎｍ程度堆積する（図１５）。次いで、窒化シリコン膜上に、上層膜（ＩＬ１ｂ）として、酸化シリコン膜をＣＶＤ法などを用いて１μｍ程度堆積する（図１６）。なお、窒化シリコン膜の成膜を省略し、酸化シリコン膜のみで層間絶縁膜ＩＬ１を構成してもよい。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。
【０１０５】
次いで、図１７に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。なお、下層膜（ＩＬ１ａ）として形成される窒化シリコン膜は、上記エッチングの際のエッチングストッパーとして機能する。よって、下層膜（ＩＬ１ａ）としては、上層膜（ＩＬ１ｂ）とのエッチング選択比が取れる膜であれば、窒化シリコン膜以外の膜（例えば、上層膜と成膜方法の異なる酸化シリコン膜）でもよい。即ち、上層膜ＩＬ１ｂが優先的にエッチングされる条件でエッチングを行い、下層膜ＩＬ１ａが露出した段階で、下層膜ＩＬ１ａが優先的にエッチングされる条件でエッチングを行う。これにより、精度良く、コンタクトホールＣ１を形成することができる。このエッチングにより、上記コンタクトホールＣ１の底面に、第４窒化物半導体層Ｓ４の第２部Ｓ４ｂが露出する。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。
【０１０６】
次いで、図１８、図１９に示すように、コンタクトホールＣ１中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、図１８に示すように、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜１０を形成する。例えば、導電性膜１０として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて１６ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５５０℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）１０とその下層の層との間のオーミックコンタクトを取ることができる。
【０１０７】
次いで、図１９に示すように、導電性膜（Ａｌ／Ｔｉ膜）上の、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）１０をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）１０をエッチングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥを形成することができる。なお、導電性膜（Ａｌ／Ｔｉ膜）１０のパターニングを行った後、熱処理を施してもよい。
【０１０８】
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
【０１０９】
この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ３を除去した後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜（保護膜）ＩＬ２を形成する。例えば、図２０に示すように、絶縁膜（保護膜）ＩＬ２のうち、下層膜（パッシベーション膜ともいう）ＩＬ２ａとして、窒化シリコン膜をＣＶＤ法などを用いて１００ｎｍ程度堆積する。次いで、窒化シリコン膜上に、上層膜ＩＬ２ｂとして、ポリイミド膜を塗布法などを用いて７μｍ程度堆積する。
【０１１０】
なお、ソース電極ＳＥおよびドレイン電極ＤＥと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜（保護膜）を形成してもよい。この後、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰなど（図８参照）の外部との電気的接続が必要な領域において、上記絶縁膜（ポリイミド膜および窒化シリコン膜の積層膜）を除去し、下層の導電性膜（配線）の一部を露出させ、パッド部（図示せず）を形成する。
【０１１１】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１１２】
（実施の形態２）
実施の形態１においては、ゲート絶縁膜ＧＩ用の絶縁膜とゲート電極ＧＥ用の導電性膜のエッチングを一度に行ったが、これらのエッチングを別工程としてもよい。そして、ゲート電極ＧＥの端部下に、フィールドプレート絶縁膜を配置してもよい。
【０１１３】
［構造説明］
図２１は、本実施の形態の半導体装置の構成を示す断面図である。図２１に示すように、本実施の形態の半導体装置において、ゲート電極ＧＥの端部の下方にフィールドプレート絶縁膜ＦＰが形成されている以外の構成は、実施の形態１（図７）に示す半導体装置と、同様であるため、その説明を省略する。
【０１１４】
本実施の形態の半導体装置は、ゲート絶縁膜ＧＩおよび第４窒化物半導体層Ｓ４の第２部Ｓ４ｂ上に形成され、ゲート絶縁膜ＧＩ上に開口部を有するフィールドプレート絶縁膜ＦＰを有する。そして、フィールドプレート絶縁膜ＦＰの開口部を覆うように設けられたゲート電極ＧＥを有する。この開口部の幅（Ｘ方向の長さ）は、ゲート電極ＧＥの幅（Ｘ方向の長さ）より小さい（図２８参照）。このため、ゲート電極ＧＥの端部下には、フィールドプレート絶縁膜ＦＰが配置されることとなり、半導体装置の耐圧を向上させることができる。このフィールドプレート絶縁膜ＦＰは、例えば、窒化シリコン膜よりなる。
【０１１５】
本実施の形態においても、ゲート絶縁膜ＧＩの下方には、第１部（窒化シリコン非接触部）Ｓ４ａが配置され、その両側に、第２部（窒化シリコン接触部）Ｓ４ｂが配置されている。
【０１１６】
このため、本実施の形態の半導体装置は、メサ部を形成しない、“プレーナ構造”のトランジスタとなり、実施の形態１で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
【０１１７】
また、本実施の形態の半導体装置においては、ゲート電極ＧＥの端部下にフィールドプレート絶縁膜ＦＰを有しているため、半導体装置の耐圧を向上させることができる。
【０１１８】
[製法説明]
次いで、図２２〜図３３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図３３は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と同様の工程については、その説明を省略する。
【０１１９】
まず、実施の形態１において説明した第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）が順次形成された基板ＳＵＢを準備する（図９、図１０参照）。次いで、実施の形態１と同様にして素子分離領域（ＩＳＯ）を形成する（図８参照）。なお、この素子分離領域（ＩＳＯ）は、後述する図２２等の断面には表れない。
【０１２０】
次いで、図２２に示すように、実施の形態１と同様に、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩ用の絶縁膜として、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて６０ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ処理により、ゲート絶縁膜ＧＩ用の絶縁膜上の第１領域１Ａに、フォトレジスト膜ＰＲ１１を形成する。本実施の形態においては、ゲート絶縁膜ＧＩの形成領域が、第１領域１Ａとなり、その両側の領域が第２領域２Ａとなる。このフォトレジスト膜ＰＲ１１をマスクとして、ゲート絶縁膜ＧＩ用の絶縁膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜（例えば、酸化シリコン膜）などを用いてもよい。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１１を除去する。これにより、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩが形成される。このゲート絶縁膜ＧＩの幅（Ｘ方向の長さ）を“Ｌ１”とする。
【０１２１】
次いで、図２３に示すように、ゲート絶縁膜ＧＩ上を含む第４窒化物半導体層Ｓ４上に、窒化シリコン膜ＳＮをプラズマＣＶＤ法などを用いて９０ｎｍ程度の膜厚で堆積する。これにより、ゲート絶縁膜ＧＩの下方の、窒化シリコン膜ＳＮと接触していない第４窒化物半導体層Ｓ４よりなる第１部（窒化シリコン非接触部）Ｓ４ａが形成され、その両側に、第２部（窒化シリコン接触部）Ｓ４ｂが形成される。即ち、窒化シリコン膜ＳＮと接触することにより第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能が失われ、窒化シリコン膜ＳＮと、第４窒化物半導体層Ｓ４との接触領域において、２ＤＥＧが復活する。
【０１２２】
次いで、図２４に示すように、窒化シリコン膜ＳＮをエッチングにより除去する。ここで、第４窒化物半導体層Ｓ４の２ＤＥＧ抑制機能の低下は、窒化シリコン膜ＳＮの除去後においても維持され、第２部Ｓ４ｂの下方においては２ＤＥＧが発生したままである。
【０１２３】
次いで、図２５、図２６に示すように、ゲート絶縁膜ＧＩ上に、フィールドプレート絶縁膜ＦＰを形成する。例えば、図２５に示すように、フィールドプレート絶縁膜ＦＰ用の膜として、窒化シリコン膜をＣＶＤ法などを用いて９０ｎｍ程度堆積する。次いで、窒化シリコン膜上に、ゲート絶縁膜ＧＩ上に開口部を有するフォトレジスト膜ＰＲ１２を形成する。このフォトレジスト膜ＰＲ１２をマスクとして、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする。例えば、フッ酸系エッチャントによるウエットエッチングにより、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１２を除去する。これにより、図２６に示すように、ゲート絶縁膜ＧＩ上に開口部を有するフィールドプレート絶縁膜ＦＰを形成することができる。この開口部の幅（Ｘ方向の長さ）を“Ｌ２”とする場合、Ｌ２＜Ｌ１の関係がある。
【０１２４】
次いで、図２７に示すように、ゲート絶縁膜ＧＩおよびフィールドプレート絶縁膜ＦＰ上に、ゲート電極ＧＥとなる導電性膜を形成する。例えば、ゲート絶縁膜ＧＩおよびフィールドプレート絶縁膜ＦＰ上に、ゲート電極ＧＥ用の導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。実施の形態１において説明したように、導電性膜の構成材料や膜厚は適宜調整可能である。
【０１２５】
次いで、図２８に示すように、フォトリソグラフィ処理により、ゲート電極ＧＥ用の導電性膜上のゲート電極ＧＥの形成領域に、フォトレジスト膜ＰＲ１３を形成し、このフォトレジスト膜ＰＲ１３をマスクとして、ゲート電極ＧＥ用の導電性膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜（例えば、酸化シリコン膜）などを用いてもよい。これにより、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥが形成される。このゲート電極ＧＥの幅（Ｘ方向の長さ）を“Ｌ３”とする場合、Ｌ１＜Ｌ３の関係がある。このように、ゲート電極ＧＥの幅（Ｌ３）は、ゲート絶縁膜ＧＩの幅（Ｌ１）より大きいため、ゲート電極ＧＥの端部（フィールドプレート）は、フィールドプレート絶縁膜ＦＰ上に位置することとなる。このような構成とすることで、電界がゲート絶縁膜ＧＩの端部とゲート電極ＧＥの端部に分散されることで、ゲート絶縁膜ＧＩの端部に加わる電界が緩和され、半導体装置の耐圧を向上させることができる。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１３を除去する。
【０１２６】
次いで、図２９に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて２μｍ程度堆積する。なお、本実施の形態においては、フィールドプレート絶縁膜ＦＰが、コンタクトホールＣ１を形成する際のエッチングストッパーとなる。酸化シリコン膜としては、ＴＥＯＳ膜を用いてもよい。
【０１２７】
次いで、図３０に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、実施の形態１の場合と同様に、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜ＰＲ１４を形成し、このフォトレジスト膜ＰＲ１４をマスクとして、層間絶縁膜ＩＬ１およびフィールドプレート絶縁膜ＦＰをエッチングすることにより、コンタクトホールＣ１を形成する。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１４を除去する。
【０１２８】
次いで、図３１、図３２に示すように、コンタクトホールＣ１中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、実施の形態１の場合と同様にして、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜１０を形成する（図３１）。次いで、図３２に示すように、導電性膜上の、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜ＰＲ１５を形成し、このフォトレジスト膜ＰＲ１５をマスクとして、導電性膜をエッチングする。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１５を除去した後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、実施の形態１の場合と同様にして、絶縁膜ＩＬ２を形成する（図３３）。
【０１２９】
なお、ソース電極ＳＥおよびドレイン電極ＤＥと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜（保護膜）を形成してもよい。この後、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰなど（図８参照）の外部との電気的接続が必要な領域において、上記絶縁膜（ポリイミド膜および窒化シリコン膜の積層膜）を除去し、下層の導電性膜（配線）の一部を露出させ、パッド部（図示せず）を形成する。
【０１３０】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１３１】
本実施の形態においても、ゲート電極ＧＥの両側の第４窒化物半導体層Ｓ４において、窒化シリコン膜との接触処理を施すことにより、２ＤＥＧ抑制機能を低下させ、第４窒化物半導体層Ｓ４の形成後に消失していた２ＤＥＧを復活させることができる。よって、メサ部を形成しない、“プレーナ構造”のトランジスタを実現することができる。そして、実施の形態１で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
【０１３２】
また、本実施の形態の半導体装置においては、ゲート電極ＧＥの端部下にフィールドプレート絶縁膜ＦＰを設けたので、半導体装置の耐圧を向上させることができる。
【０１３３】
（実施の形態３）
本実施の形態においては、上記実施の形態１、２の応用例について説明する。具体的には、上記実施の形態１、２においては、第４窒化物半導体層Ｓ４の第１部Ｓ４ａ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置するＭＯＳ構成のトランジスタとしたが、ゲート絶縁膜ＧＩのない接合型ＦＥＴ（ＪＥＦＴとも言う）構成としてもよい。接合型ＦＥＴの場合、ゲート絶縁膜がなく、ゲート電極ＧＥが直接下層の窒化物半導体層に接し、ショットキー接触している。この接合型ＦＥＴによれば、ゲート絶縁膜と窒化物半導体層との界面に発生する固定正電荷およびトラップの影響を受けないため、より高い閾値で安定したトランジスタ特性を得ることができる。
【０１３４】
（応用例１）
図３４は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態１（図７）の半導体装置のゲート絶縁膜ＧＩのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜ＧＩが省略されていること以外は、実施の形態１に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態１において説明した製造工程において、ゲート絶縁膜ＧＩの形成工程を省略した工程で製造することができる。
【０１３５】
（応用例２）
図３５は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態２の半導体装置のゲート絶縁膜ＧＩのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜ＧＩが省略されていること以外は、実施の形態２に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態２において説明した製造工程において、ゲート絶縁膜ＧＩの形成工程を省略した工程で製造することができる。
【０１３６】
具体的には、実施の形態２で説明した図２２〜図２４に示すゲート絶縁膜ＧＩを、マスク膜（例えば、酸化シリコン膜）とする。このマスク膜の両側の第４窒化物半導体層Ｓ４において、窒化シリコン膜との接触処理を施した後に、マスク膜を除去し、この後は、実施の形態２と同様にして、フィールドプレート絶縁膜ＦＰやゲート電極ＧＥ等を形成する。
【０１３７】
本実施の形態の半導体装置（接合型ＦＥＴ）においても、ゲート電極ＧＥの下方には、第１部（窒化シリコン非接触部）Ｓ４ａが配置され、その両側に、第２部（窒化シリコン接触部）Ｓ４ｂが配置されている。
【０１３８】
このため、本実施の形態の半導体装置は、メサ部を形成しない、“プレーナ構造”のトランジスタとなり、実施の形態１で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
【０１３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４０】
例えば、図３８に示すように、コンタクトホールＣ１の形成の際、オーバーエッチングを行い、コンタクトホールＣ１の下層に位置する第４窒化物半導体層（第２部Ｓ４ｂ）Ｓ４の膜厚を小さくしてもよい。また、第３窒化物半導体層Ｓ３が露出するまでエッチングしてもよい。図３８は、他の半導体装置の構成を示す断面図である。
【０１４１】
また、上記実施の形態において説明した半導体装置の適用箇所に制限はないが、例えば、ＰＦＣ回路、ＤＣ−ＤＣコンバータ、インバータなどに適用可能である。
【符号の説明】
【０１４２】
１Ａ  第１領域
２Ａ  第２領域
１０  導電性膜
ＡＣ  活性領域
Ｃ１  コンタクトホール
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＥＬ１  第１電極
ＥＬ２  第２電極
ＦＰ  フィールドプレート絶縁膜
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＰ  ゲートパッド
ＩＬ１  層間絶縁膜
ＩＬ１ａ  下層膜
ＩＬ１ｂ  上層膜
ＩＬ２  絶縁膜（保護膜）
ＩＬ２ａ  下層膜
ＩＬ２ｂ  上層膜
ＩＳＯ  素子分離領域
Ｍ  メサ部
ＰＲ１  フォトレジスト膜
ＰＲ１１  フォトレジスト膜
ＰＲ１２  フォトレジスト膜
ＰＲ１３  フォトレジスト膜
ＰＲ１４  フォトレジスト膜
ＰＲ１５  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ２１  フォトレジスト膜
ＰＲ３  フォトレジスト膜
Ｓ１  第１窒化物半導体層（バッファ層）
Ｓ２  第２窒化物半導体層（チャネル層）
Ｓ３  第３窒化物半導体層（障壁層）
Ｓ４  第４窒化物半導体層（キャップ層）
Ｓ４ａ  第１部（窒化シリコン非接触部）
Ｓ４ｂ  第２部（窒化シリコン接触部）
ＳＥ  ソース電極
ＳＮ  窒化シリコン膜
ＳＰ  ソースパッド
ＳＵＢ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019033204.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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