(57)【要約】【課題】オルタネータの高出力化に対応する半導体装置（整流素子）を提供する。【解決手段】第１の電極面部を有する第１の外部電極と、第２の電極面部を有する第２の外部電極と、アクティブ領域と周辺領域とを有するツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と、ＭＯＳＦＥＴチップのドレイン電極とソース電極の間の電圧もしくは電流に基づいて、ＭＯＳＦＥＴチップのゲートを駆動する制御ＩＣチップ１０４と、ＭＯＳＦＥＴチップと制御ＩＣチップとに電源を供給するコンデンサ１０５と、を備え、第１の電極面部は、ＭＯＳＦＥＴチップのドレイン電極またはソース電極の一方と接続され、第２の電極面部は、ＭＯＳＦＥＴチップのソース電極またはドレイン電極の一方と接続され、アクティブ領域に、ツェナーダイオード内蔵ＭＯＳＦＥＴの複数の単位セルが設けられ、単位セルに含まれるツェナーダイオードの耐圧は、周辺領域の耐圧より低く設定される。【選択図】  図１
2019033144.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極面部を有する第１の外部電極と、
第２の電極面部を有する第２の外部電極と、
回路電流が流れるアクティブ領域と周辺部での耐圧を保持する周辺領域とを有するツェナーダイオード内蔵ＭＯＳＦＥＴチップと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのドレイン電極とソース電極の間の電圧もしくは電流に基づいて、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのゲートを駆動する制御ＩＣチップと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと前記制御ＩＣチップとに電源を供給するコンデンサと、
を備え、
前記第１の電極面部は、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の一方と接続され、
前記第２の電極面部は、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの前記ソース電極または前記ドレイン電極の一方と接続され、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域に、ツェナーダイオード内蔵ＭＯＳＦＥＴの複数の単位セルが設けられ、
前記単位セルに含まれるツェナーダイオードの耐圧は、前記周辺領域の耐圧より低く設定される、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ツェナーダイオードの耐圧は、ロードダンプが発生してサージエネルギーによってツェナーダイオードの温度が上昇した場合においても、前記周辺領域の耐圧より低く設定される、
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブエリアの面積をＡ、
ロードダンプ時の単位時間に前記ツェナーダイオードで発生するエネルギーをＪ、
実装状態での前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの熱伝導率をλ、
前記ツェナーダイオードから、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと第１の電極面部とを接合、または前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと第２の電極面部とを接合する接合材までの距離をＬ、
前記接合材の融点をＴｍ、
周囲温度をＴａ、
前記第１の電極面部が円形の台座を構成し当該台座の半径をｒ、
として、
【数４】
2019033144.tif 000008
の関係式を満たす、
ことを特徴とする半導体装置
【請求項４】
請求項１において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの形状は長方形であり、当該長方形の長辺方向に前記制御ＩＣチップと前記コンデンサが配置される、
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップは、
半導体主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層と、
前記第２半導体層上に形成された、第２導電型の第３半導体層と、
前記第１半導体層とは反対の主面から前記第３半導体層を貫き、前記第２半導体層に到達する第１溝部と、
前記第３半導体層上に、前記第１半導体層とは反対の主面に到達する第１導電型の第４半導体層と、
前記第１半導体層とは反対の主面から前記第４半導体層を貫き、前記第３半導体層に到達する第２溝部と、
を有し、
前記ツェナーダイオードは、前記第２半導体層と前記第３半導体層の接合部に形成される、
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２半導体層と前記第３半導体層の接合部の中心部近傍の前記第２半導体層内に、第１半導体型の第５半導体層を有し、
前記第２半導体層と前記第３半導体層の接合部の中心部近傍の前記第３半導体層内に、第２導電型の第６半導体層を有する、
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第５半導体層の不純物濃度は、前記第２半導体層の不純物濃度より高く、
前記第６半導体層の不純物濃度は、前記第３半導体層の不純物濃度よりも高い、
ことを特徴とする半導体装置。
【請求項８】
請求項１において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと前記第１の電極面部または前記第２の電極面部とを接合する接合材は、焼結金属である、
ことを特徴とする半導体装置。
【請求項９】
第１の電極面部を有する第１の外部電極と、
第２の電極面部を有する第２の外部電極と、
電子回路体と、
を備え、
前記第１の電極面部と前記第２の電極面部との間に前記電子回路体を有し、
前記第１の電極面部は、前記電子回路体の第１の面に接続され、
前記第２の電極面部は、前記電子回路体の第２の面に接続され、
前記電子回路体は、
回路電流が流れるアクティブ領域と周辺部での耐圧を保持する周辺領域を有するツェナーダイオード内蔵ＭＯＳＦＥＴチップと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのドレイン電極とソース電極の間の電圧もしくは電流に基づいて、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのゲートを駆動する制御ＩＣチップと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと前記制御ＩＣチップに電源を供給するコンデンサと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのドレイン電極と接続されたドレインフレームと、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのソース電極と接続されたソースフレームと、
を備え、
前記第１の電極面部は、前記ドレインフレームまたは前記ソースフレームの一方と接続され、
前記第２の電極面部は、前記ドレインフレームまたは前記ソースフレームの他方と接続され、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域にツェナーダイオード内蔵ＭＯＳＦＥＴの複数の単位セルを有し、
前記単位セルに含まれるツェナーダイオードの耐圧は、前記周辺領域の耐圧より低く設定される、
ことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記ツェナーダイオードの耐圧は、ロードダンプが発生してサージエネルギーによってツェナーダイオードの温度が上昇した場合においても、前記周辺領域の耐圧より低く設定される、
ことを特徴とする半導体装置。
【請求項１１】
請求項９または請求項１０において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブエリアの面積をＡ、
ロードダンプ時の単位時間に前記ツェナーダイオードで発生するエネルギーをＪ、
実装状態での前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの熱伝導率をλ、
前記ツェナーダイオードから、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと第１の電極面部とを接合、または前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと第２の電極面部とを接合する接合材までの距離をＬ、
前記接合材の融点をＴｍ、
周囲温度をＴａ、
前記第１の電極面部が円形の台座を構成し当該台座の半径をｒ、
前記電子回路体の内部で制御ＩＣチップとコンデンサが配置される短辺の長さをｂ、
として、
【数５】
2019033144.tif 000009
の関係式を満たす、
ことを特徴とする半導体装置。
【請求項１２】
請求項９において、
前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの形状は長方形であり、前記長方形の長辺方向に前記制御ＩＣチップと前記コンデンサが配置される、
ことを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項８のいずれか一項に記載の半導体装置を備える、
ことを特徴とするオルタネータ。
【請求項１４】
請求項１３において、
正座の半導体装置と逆座の半導体装置とを備える、
ことを特徴とするオルタネータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いたオルタネータに関する。
【背景技術】
【０００２】
自動車に搭載されて発電を行うオルタネータにおいては、整流素子としてダイオードやＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）が用いられている。この技術に関して、例えば特許文献１と特許文献２がある。
また、オルタネータに用いられる整流素子においては、耐圧関連の特性が重要であり、この技術に関して、例えば特許文献３、特許文献４、特許文献５がある。
【０００３】
特許文献１の要約には、「［課題］簡便に組み立て可能で損失が低い半導体装置、オルタネータ及び電力変換装置を提供する。［解決手段］本発明の半導体装置Ｓ１は、オルタネータＯｔに取着される上面視で円形の外周部１０１ｓをもつ第１の外部電極１０１を有し、第１の外部電極１０１上に、ＭＯＳＦＥＴチップ１０３と、ＭＯＳＦＥＴチップ１０３の第１の主端子１０３ｄと第２の主端子１０３ｓの電圧もしくは電流が入力され、それに基づいてＭＯＳＦＥＴチップ１０３のゲート１０３ｇに供給する制御信号を生成する制御回路１０４と、制御回路１０４に電源を供給するコンデンサ１０５とが搭載され、ＭＯＳＦＥＴチップ１０３に対して前記第１の外部電極の反対側に第２の外部電極１０７を有し、ＭＯＳＦＥＴチップ１０３の第１の主端子１０３ｄと第１の外部電極１０１、並びに、ＭＯＳＦＥＴチップ１０３の第２の主端子１０３ｓと第２の外部電極１０７が電気的に接続されている。」として、整流素子としてＭＯＳＦＥＴを用いた半導体装置の技術が開示されている。
【０００４】
また、特許文献２の要約には、「［課題］交流発電機の整流装置において、中間部材の追加なしで、樹脂封止構造による簡潔な構成でもって、耐熱寿命の向上を図る。［解決手段］半導体チップ１７０と両電極体１７１、１７３との接合部分を絶縁封止する樹脂製の絶縁部材１７５を備える樹脂封止構造において、この絶縁部材１７５を大気圧を越える高圧で充填しモ−ルド成型して絶縁部材１７５に残留圧縮応力を発生させる。そして、この残留圧縮応力を半導体チップ１７０より線膨張率の大きい第１および第２の電極体１７１、１７３に作用させることにより、半導体チップ１７０の接合面に対し平行方向の自由膨張を抑制することで、半田１７２、１７４の熱歪みを低減し、熱疲労寿命を向上する。」として、整流素子としてダイオードを用いた交流発電機の整流装置の技術が開示されている。
【０００５】
また、特許文献３の要約には、「［課題］ セルピッチを拡大することなくパワーＭＩＳＦＥＴのアバランシェ耐量を向上させる。［解決手段］コンタクト溝１５の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢを導入することによって、ｐ+型半導体領域２０の下部にｐ+型半導体領域２０およびｎ-型単結晶シリコン層１Ｂと接し、ｐ+型半導体領域２０より不純物濃度の低いｐ型半導体領域２１を形成し、ｐ型半導体領域２１の下部のｎ-型単結晶シリコン層１Ｂにｐ型半導体領域２１と接し、ｎ-型単結晶シリコン層１Ｂより不純物濃度の高いｎ型半導体領域２２を形成する。」として、半導体装置の技術が開示されている。
【０００６】
また、特許文献４の要約には、「［課題］電界効果トランジスタのアバランシェ破壊耐量を強くする技術に関する。［解決手段］本発明のＭＯＳＦＥＴ１によれば、ボディ領域３２の下層に、ボディ領域３２と共に第１のＰＮ接合８５を形成する埋め込み領域２２が配置されている。ＭＯＳＦＥＴ１に高電圧が印加されると第１のＰＮ接合８５がアバランシェブレークダウンし、第１のＰＮ接合８５に電流が流れるが、第１のＰＮ接合８５は、ボディ領域３２の底面に位置し、面積が大きく、第１のＰＮ接合８５に大電流が流れても、その電流は全体に均一に流れ、電流集中が生じにくいので、電流集中が原因となる素子破壊が生じにくくなる。」として、電界効果トランジスタの技術が開示されている。
【０００７】
また、特許文献５の請求項１には、「ドレインとなる第１導電型半導体基体の表面に第２導電型領域と、ソースとなる第１導電型領域を有し、基体表面上の絶縁ゲートへの電圧印加によって基体と第１導電型領域に挾まれた第２導電型領域表面でソース・ドレイン電流を制御するように構成したＭＯＳＦＥＴであって、その第２導電型領域をベースとして発生する寄生トランジスタのコレクタ・ベース間ダイオード耐圧をこの寄生トランジスタのコレクタ・エミッタ降伏電圧以下に設定したことを特徴とする縦形ＭＯＳＦＥＴ。」として、縦形ＭＯＳＦＥＴの技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−１１６０５３号公報
【特許文献２】特開平１０-２１５５５２号公報
【特許文献３】特開２００５−５７０４９号公報
【特許文献４】特開２００３−１０１０２１号公報
【特許文献５】特開平０２−００５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記の特許文献１〜特許文献５に開示された技術には、次のような課題がある。
オルタネータでは、発電動作時にオルタネータの出力端子やバッテリの端子が外れるロードダンプと呼ばれる現象が生じたときに、発電で生じるエネルギーを内部で消費して、オルタネータの出力端子に高電圧が出力しないようにする必要がある。すなわち、オルタネータに用いる半導体装置（整流素子）は、整流特性のみならず、ロードダンプに適合する特性を有する必要がある。
【００１０】
特許文献１では、ロードダンプ時の素子の温度上昇を考慮した際の好適なチップサイズや、ツェナーダイオードをＭＯＳＦＥＴに内蔵する具体的な構造、及び周辺領域の耐圧との関係についての検討はなされておらず、ＭＯＳＦＥＴの特性と耐圧とコスト等の要素を両立させて実用的に設計、製造するには課題を残している。
特許文献２では、整流素子としてダイオードを用いている。ダイオードには順方向電圧降下があり、損失が大きいという課題がある。
特許文献３〜特許文献５においては、ＭＯＳＦＥＴのアバランシェ破壊耐量を向上するために好適なデバイス構造の技術が、それぞれに開示されているが、サージ電圧が印加された際の温度上昇の影響や周辺領域の耐圧との関係についての検討はされていない。そのため、オルタネータに用いる整流素子として、サージ電圧が印加された際の温度上昇の影響や周辺領域の耐圧の特性を満たしている半導体装置を実用的に設計、製造するには課題を残している。
【００１１】
本発明は、前記した問題に鑑みて創案されたものであり、オルタネータの高出力化に対応する半導体装置（整流素子）を提供することである。
【課題を解決するための手段】
【００１２】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、第１の電極面部を有する第１の外部電極と、第２の電極面部を有する第２の外部電極と、回路電流が流れるアクティブ領域と周辺部での耐圧を保持する周辺領域とを有するツェナーダイオード内蔵ＭＯＳＦＥＴチップと、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのドレイン電極とソース電極の間の電圧もしくは電流に基づいて、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのゲートを駆動する制御ＩＣチップと、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップと前記制御ＩＣチップとに電源を供給するコンデンサと、を備え、前記第１の電極面部は、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の一方と接続され、前記第２の電極面部は、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップの前記ソース電極または前記ドレイン電極の一方と接続され、前記ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域に、ツェナーダイオード内蔵ＭＯＳＦＥＴの複数の単位セルが設けられ、前記単位セルに含まれるツェナーダイオードの耐圧は、前記周辺領域の耐圧より低く設定される、ことを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
【発明の効果】
【００１３】
本発明によれば、オルタネータの高出力化に対応する半導体装置（整流素子）を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る半導体装置の平面構造の一例を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の図１に示すＩＩ−ＩＩ間の断面構造の一例を示す図である。
【図３】本発明の第１実施形態に係る半導体装置の図１に示すＩＩＩ−ＩＩＩ間の断面構造の一例を示す図である。
【図４】本発明の第１実施形態に係る半導体装置の回路構成の一例を示す図である。
【図５】本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップにおけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セルの断面構造の一例を示す図である。
【図６】本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップにおけるアクティブ領域の一部を含む周辺領域の断面構造の一例を示す図である。
【図７】ロードダンプが生じ、ＭＯＳＦＥＴのドレインにサージ電圧が印加された場合における、ＭＯＳＦＥＴのドレイン−ソース間電圧、ドレイン電流、およびＭＯＳＦＥＴ内部の最大温度の関係の一例を示す図である。
【図８】図７のロードダンプ発生時近傍を拡大した波形を示すとともに、ツェナーダイオード内蔵ＭＯＳＦＥＴの温度上昇に伴う耐圧上昇と、周辺部耐圧とツェナーダイオード内蔵ＭＯＳＦＥＴの耐圧の上昇との関係の一例を示す図である。
【図９】ロードダンプ発生などによるサージ発生時のツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域の面積とツェナーダイオード内蔵ＭＯＳＦＥＴチップと電極を接合している接合材の温度上昇との関係の一例を示す図である。
【図１０】本発明の第１実施形態に係る最大のツェナーダイオード内蔵ＭＯＳＦＥＴチップを搭載した際の整流素子の平面構造の一例を示す図である。
【図１１】本発明の第２実施形態に係る半導体装置の平面構造の一例を示す図である。
【図１２】本発明の第２実施形態に係る半導体装置の図１１に示すＸＩＩ−ＸＩＩ間の断面構造の一例を模式的に示す図である。
【図１３】本発明の第２実施形態に係る半導体装置の図１１に示すＸＩＩＩ−ＸＩＩＩ間の断面構造の一例を模式的に示す図である。
【図１４】本発明の第３実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップにおけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セルの断面構造の一例を示す図である。
【図１５】本発明の第４実施形態に係る半導体装置の図１１に示すＸＩＩ−ＸＩＩ間に相当する断面構造の一例を模式的に示す図である。
【図１６】本発明の第４実施形態に係る半導体装置の図１１に示すＸＩＩＩ−ＸＩＩＩ間に相当する断面構造の一例を示す図である。
【図１７】本発明の第５実施形態に係るオルタネータの回路構成の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一、または同様な部分の説明は繰り返さずに適宜、省略する。
【００１６】
≪第１実施形態≫
本発明の第１実施形態に係る半導体装置の構成を、図１〜図６を参照して説明する。
図１は、本発明の第１実施形態に係る半導体装置１００の平面構造の一例を模式的に示す図である。なお、図１では理解を容易にするため、半導体装置１００の上部に配置されるリード（１０７Ｌ：図２）と樹脂（１０８：図２）の記載は省略して示している。
図２は、本発明の第１実施形態に係る半導体装置１００の図１に示すＩＩ−ＩＩ間の断面構造の一例を模式的に示す図である。
図３は、本発明の第１実施形態に係る半導体装置１００の図１に示すＩＩＩ−ＩＩＩ間の断面構造の一例を模式的に示す図である。
図４は、本発明の第１実施形態に係る半導体装置１００の回路構成の一例を示す図である。
図５は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セルの断面構造の一例を示す図である。
図６は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域の一部を含む周辺領域の断面構造の一例を示す図である。
【００１７】
《整流素子としての半導体装置１００の構成要素について》
まず、整流素子としての半導体装置１００の構成要素について、図１〜図３を参照して説明する。
図１〜図３に示すように、半導体装置（整流素子）１００は、円形の外周部を有するベース電極（第１の外部電極）１０１と、ベース電極１０１上に設けられた円形の台座（第１の電極面部、第１の外部電極）１０２を備えている。
また、台座１０２の上には、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５とを備えている。
また、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の上にリード電極（第２の電極面部、第２の外部電極）１０７と、リード電極を外部に接続するリード（第２の外部電極）１０７Ｌを備えている。
なお、ベース電極１０１と台座１０２（第１の電極面部）が第１の外部電極となる。また、リード１０７Ｌとリード電極１０７（第２の電極面部）が第２の外部電極となる。
なお、「ツェナーダイオード内蔵ＭＯＳＦＥＴチップ」を適宜、「ＭＯＳＦＥＴチップ」とも表記する。
【００１８】
ツェナーダイオード内蔵ＭＯＳＦＥＴチップ（ＭＯＳＦＥＴチップ）１０３は、台座１０２（第１の電極面部）とリード電極１０７（第２の電極面部）との間に接合材１０９を介して配置されている。
また、制御ＩＣチップ１０４は、接合材１０９を介して、前記したように、台座１０２の上に配置されている。
また、絶縁基板１０６が接合材１０９を介して、台座１０２の上に配置されている。
また、絶縁基板１０６の上に、電極１１２と電極１１３が備えられている。そして、コンデンサ１０５の電極１１０と電極１１１が、接合材１０９を介して、それぞれ前記の電極１１２と電極１１３とに配置されている。
また、ベース電極１０１および台座１０２の上において、ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５は、樹脂１０８に覆われている。
なお、ツェナーダイオードは、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３に含まれており、図４と図５を参照して後記する。
【００１９】
《ツェナーダイオード内蔵ＭＯＳＦＥＴチップと制御ＩＣチップとコンデンサの接続》
次にツェナーダイオード内蔵ＭＯＳＦＥＴチップ（ＭＯＳＦＥＴチップ）１０３と制御ＩＣチップ１０４とコンデンサ１０５との接続関係について、図１〜図３を参照して説明する。
まず、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ（ＭＯＳＦＥＴチップ）１０３の接続について説明する。
図２に示すように、ＭＯＳＦＥＴチップ１０３の下面に設けられたドレイン電極（２２１：図５、図６）は、接合材１０９でベース電極１０１の台座１０２に電気的、および熱的に接続されている。
また、ＭＯＳＦＥＴチップ１０３の上面に設けられたソース電極（２２０：図５、図６）は、接合材１０９で電気的、および熱的にリード電極１０７に接続されている。
また、図１に示すように、ＭＯＳＦＥＴチップ１０３の上面のゲート電極１０３ｇは、ワイヤ１１５で制御ＩＣチップ１０４の上面に設けられた第１の電極１０４ａに電気的に接続されている。
【００２０】
次に、コンデンサ１０５の接続を説明する。
図１と図３に示すように、コンデンサ１０５は、絶縁基板１０６を介してベース電極１０１の台座１０２に接合材１０９で固定される。
コンデンサ１０５の高電圧側の電極１１０は、接合材１０９で絶縁基板１０６の上面に設けられた第１の電極１１２に接続される。また、第１の電極１１２は、制御ＩＣチップ１０４の上面に設けられた第２の電極１０４ｂにワイヤ１１５で接続される。
コンデンサ１０５の低電圧側の電極１１１は、接合材１０９で絶縁基板１０６の上面に設けられた第２の電極１１３に接続される。また、第２の電極１１３は、ＭＯＳＦＥＴチップ１０３のソース電極（２２０：図５、図６）にワイヤ１１５で接続される。
【００２１】
次に、制御ＩＣチップ１０４の接続を説明する。
前記したように、制御ＩＣチップ１０４の上面に設けられた第１の電極１０４ａは、ＭＯＳＦＥＴチップ１０３の上面に設けられたゲート電極１０３ｇにワイヤ１１５で電気的に接続されている。
また、前記したように、制御ＩＣチップ１０４の上面に設けられた第２の電極１０４ｂは、コンデンサ１０５の第１の電極１１２にワイヤ１１５で電気的に接続される。
また、制御ＩＣチップ１０４の上面に設けられた第３の電極１０４ｃは、ＭＯＳＦＥＴチップ１０３のソース電極（２２０：図５、図６）にワイヤ１１５で電気的に接続されている。
また、制御ＩＣチップ１０４の上面に設けられた第４の電極１０４ｄは、ベース電極１０１の台座１０２にワイヤ１１５で電気的に接続される。
【００２２】
《半導体装置（整流素子）１００の回路構成》
次に、半導体装置（整流素子）１００の回路構成について、説明する。
図４は、本発明の第１実施形態に係る半導体装置１００の回路構成を示す図である。
図４において、半導体装置（整流素子）１００は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ（ＭＯＳＦＥＴチップ）１０３と、制御ＩＣチップ１０４と、コンデンサ１０５とを備えて構成されている。また、Ｌ端子がベース電極１０１（図２）、Ｈ端子がリード１０７Ｌ（リード電極１０７：図２）である。
【００２３】
図４に示すように、制御ＩＣチップ１０４は、コンパレータ１１６と、ゲートドライバ１１７と、ダイオード１１８とを備えて構成されている。
コンパレータ１１６の反転入力端子（−）は、Ｈ端子に、非反転入力端子（＋）は、Ｌ端子にそれぞれ接続される。
コンパレータ１１６の出力端子は、ゲートドライバ１１７の入力端子に接続される。
ゲートドライバ１１７の出力端子は、ＭＯＳＦＥＴチップ１０３（ＭＯＳＦＥＴ１３１）のゲート電極１３１ｇに接続される。
電荷の逆流防止用のダイオード１１８のアノードは、Ｈ端子に接続される。ダイオード１１８のカソードは、ゲートドライバ１１７の電源端子とコンパレータ１１６の電源端子とコンデンサ１０５の高電圧側端子（１１０：図１）に接続される。
【００２４】
コンデンサ１０５の高電圧側端子は、前記したように、コンパレータ１１６の電源端子とゲートドライバ１１７の電源端子に接続される。
また、コンデンサ１０５の低電圧側端子（１１１：図１）は、Ｌ端子に接続される。
【００２５】
ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３は、ＭＯＳＦＥＴ１３１とツェナーダイオード１３２とを有して構成されている。ツェナーダイオード１３２は、ＭＯＳＦＥＴ１３１と逆並列の関係で構成（接続）されている。
ＭＯＳＦＥＴ１３１（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）のソース電極１３１ｓ（２２０：図５）は、Ｌ端子（図４）に接続される。
ＭＯＳＦＥＴ１３１のドレイン電極１３１ｄ（２２１：図５）は、Ｈ端子（図４）に接続される。
【００２６】
《半導体装置（整流素子）１００の回路動作》
図４に示す半導体装置（整流素子）１００の回路動作を次に説明する。
Ｈ端子の電圧がＬ端子の電圧より低くなると、コンパレータ１１６は高電圧の信号をゲートドライバ１２１に出力する。
高電圧の信号が入力されたゲートドライバ１１７は、ＭＯＳＦＥＴ１３１（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）のゲート電極１３１ｇの電圧を上げてＭＯＳＦＥＴ１３１をオン状態にする。すなわち、半導体装置（整流素子）１００をオン状態にする。
【００２７】
逆に、Ｈ端子の電圧がＬ端子の電圧より高くなると、コンパレータ１１６は、低電圧の信号をゲートドライバ１１７に出力する。
低電圧の信号が入力されたゲートドライバ１１７は、ＭＯＳＦＥＴ１３１をオフ状態にする。すなわち、半導体装置（整流素子）１００をオフ状態にする。
【００２８】
以上のように、コンパレータ１１６がＨ端子とＬ端子の電圧の大小関係を比較し、ゲートドライバ１１７によって、ＭＯＳＦＥＴ１３１（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）をオン・オフする。すなわち、半導体装置（整流素子）１００をオン・オフする。つまり整流素子としての動作を行う。
なお、図４におけるコンデンサ１０５は、蓄えられる電荷によって、コンパレータ１１６とゲートドライバ１１７とに電源電圧（電力）を供給する役目をしている。
【００２９】
《ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の構造》
次にツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の構造を図５と図６を参照して説明する。
図５は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セルの断面構造の一例を示す図である。
図６は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域の一部を含む周辺領域の断面構造の一例を示す図である。
ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３には、電流を流すアクティブ領域１０３ａ（図１、図６）と周辺での耐圧を保持するための周辺領域１０３ｔ（図１、図６）が存在する。次に、アクティブ領域の単位セルの断面構造と、周辺領域の断面構造を順に説明する。
【００３０】
《アクティブ領域の単位セルの断面構造》
前記したように、図５は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９０の断面構造の一例を示す図である。
図５において、一方の半導体表面であるｎ＋基板２０１（第１半導体層）の上（紙面視の上）にｎ−エピ層２０２（第２半導体層）が形成されている。そしてｎ−エピ層２０２の上にｐチャネル層２０３（第３半導体層）が形成されている。さらにｐチャネル層２０３の上に、他方の半導体表面であるｎ＋ソース層２０４（第４半導体層）が形成されている。なお、半導体層がｎ型であることを第１導電型、半導体層がｐ型であることを第２導電型と適宜、表記する。
【００３１】
ｎ＋基板２０１は、ＭＯＳＦＥＴ（ＭＯＳＦＥＴ１３１：図４）のドレインとなるために金属（金属を含む素材）のドレイン電極２２１に接している。ｎ＋基板２０１と金属のドレイン電極２２１とはオーミック接続である。
また、ｎ＋ソース層２０４は、ＭＯＳＦＥＴのソースとなるために、金属（金属を含む素材）のソース電極２２０と接している。ｎ＋ソース層２０４と金属のソース電極２２０とはオーミック接続である。
なお、金属のソース電極２２０とｎ＋ソース層２０４との間に、層間絶縁膜２１４が形成されている。
【００３２】
また、層間絶縁膜２１４とｎ＋ソース層２０４を貫きｐチャネル層２０３に到達するコンタクト用のトレンチ２１３（第２溝部）が形成されていて、金属のソース電極２２０が、ｎ＋ソース層２０４とｐチャネル層２０３の一部に形成されるｐ＋コンタクト層２０５に到達している。ｐ＋コンタクト層２０５の不純物濃度は高いので、金属のソース電極２２０とｐ＋コンタクト層２０５とがオーミック接続となる。ｐ＋コンタクト層２０５の電位は、ｐチャネル層２０３に漸次、伝達される。
また、ｎ＋ソース層２０４側の半導体表面からｐチャネル層２０３を貫き、ｎ−エピ層２０２に到達するトレンチゲート２１０（第１溝部）が形成されている。
トレンチゲート２１０は、ゲート酸化膜２１１とトレンチ内に充填されたポリシリコン電極２１２を有して構成される。
【００３３】
以上の図５の構成において、ソース電極２２０に接続されたｎ＋ソース層２０４がＭＯＳＦＥＴのソース、ｐチャネル層２０３がＭＯＳＦＥＴのチャネル、ｎ−エピ層２０２とｎ＋基板２０１とドレイン電極２２１がＭＯＳＦＥＴのドレイン、ポリシリコン電極２１２がＭＯＳＦＥＴのゲートに相当する。
すなわち、ポリシリコン電極２１２のゲートの電位が高電位（Ｈｉｇｈ）か低電位（Ｌｏｗ）かによって、ソース電極２２０とドレイン電極２２１との間がＭＯＳＦＥＴとして、オン・オフ（ＯＮ／ＯＦＦ）する。
【００３４】
また、ツェナーダイオード２３０は、ｐチャネル層２０３とｎ−エピ層２０２との境界（境界面）において、構成される。
図５のツェナーダイオード２３０は、図４のツェナーダイオード１３２に相当し、前記のＭＯＳＦＥＴ（１３１：図４）と逆並列に形成される。
なお、図５において、ツェナーダイオード２３０は、模式的にツェナーダイオードの一般的な符号として表記している。断面図において模式的な符号を用いたのは、ｐチャネル層２０３とｎ−エピ層２０２の接合面がツェナーダイオード２３０としての素子の機能を有することを強調して表記したものである。
また、図５において、ツェナーダイオード２３０からソース電極２２０の上側（紙面視の上側）の面までの距離をＬとしている。ツェナーダイオード内蔵ＭＯＳＦＥＴ１０３の実装後においては、ソース電極２２０の上側の面は、接合材１０９となるので、Ｌは、ツェナーダイオード２３０から接合材１０９までの距離に相当する。
【００３５】
《アクティブ領域の一部を含む周辺領域の断面構造》
前記したように、図６は、本発明の第１実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域の一部を含む周辺領域の断面構造を示す図である。
図６において、境界線２００１で示した紙面視左側が回路電流の流れるアクティブ領域であり、右側が周辺部での耐圧を保持する周辺領域である。なお、図６における境界線２００１は、図１における境界線２００１である。また、図６におけるアクティブ領域は、図１における境界線２００１の内側を示している。また、図６における周辺領域は、図１におけるツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の端部と境界線２００１との間の領域である。
【００３６】
図６において、周辺領域にはソース電極２２０、ガードリング２２２、層間絶縁膜２１４、深いｐ層２０８、チャネルストッパ層２０９、ｎ−エピ層２０２、ｎ＋基板２０１、ドレイン電極２２１を有している。
図６に示すように周辺領域には、深いｐ層２０８があって、電圧印可時に空乏層を外周へ広げ耐圧を確保する。
また、深いｐ層２０８を覆う位置まで、ソース電極２２０が延伸しており、フィールドプレートの役割を果たす。そして、ｐ層２０８端部での電界を緩和する。
また、チップ端部にはｎ＋のチャネルストッパ層２０９、及びガードリング２２２があって、欠陥が多くライフタイムが短いチップ端部まで空乏層が到達するのを防止し、耐圧を保持する。
【００３７】
なお、図６における境界線２００１で示した紙面視左側のアクティブ領域において、ツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９０は、複数個が連続的に配置されている。
また、図５に示したように、ツェナーダイオード２３０は、ＭＯＳＦＥＴ（１３１：図４）が形成されるツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９０のｐチャネル層２０３とｎ−エピ層２０２との間のｐｎ接合部に設けられている。（ただし、図６においては、作図上の都合により、ツェナーダイオード２３０の記載は省略している。）
すなわち、ＭＯＳＦＥＴ（１３１：図４）とツェナーダイオード２３０が、ツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９０の同じ領域に共存している。
そのため、ＭＯＳＦＥＴのアクティブ領域とは別の領域にツェナーダイオードを内蔵した場合と比較すると、ＭＯＳＦＥＴ及びツェナーダイオードの領域を大きくすることができる。
また、ＭＯＳＦＥＴの低オン抵抗と、ツェナーダイオードによる高いサージ吸収効果を両立できて、オルタネータを大容量化できる。
【００３８】
また、ツェナーダイオード２３０をチップ内のアクティブ領域すべてに配置できるため、サージ吸収時の温度上昇を均一化できる。
また、トレンチゲート２１０近傍のツェナーダイオードを設けていない部分にも熱を分散することができる。また、アクティブ領域の温度を均一化できる。
そのため、局所的にツェナーダイオードを設けた場合に比較して、ＭＯＳＦＥＴ（ＭＯＳＦＥＴチップ）の温度上昇を抑制できる。
さらに、ツェナーダイオード２３０がｐｎ接合の中央部にあり、コンタクト用のトレンチ２１３の直下に設けられているため、ツェナーダイオード２３０がアバランシェした際に流れる電流が、コンタクト層２０５に流れやすくなる。そのため、ｎ＋ソース層２０４の下部を通る電流が少なくなって、寄生ｎｐｎトランジスタの動作を防止でき、高いアバランシェ耐量を実現できる。
【００３９】
《ロードダンプによるサージ電圧の影響》
次に、ＭＯＳＦＥＴにおけるロードダンプによるサージ電圧の影響について、図７と図８を参照して説明する。
図７は、ロードダンプが生じ、ＭＯＳＦＥＴのドレインにサージ電圧が印加された場合における、ツェナーダイオード内蔵ＭＯＳＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、およびＭＯＳＦＥＴ内部の最大温度（Ｔｊ）の関係の一例を示す図である。
図７において、横軸は時間（時間の推移）を示し、縦軸はＶｄｓ（電圧）、Ｉｄ（電流）、Ｔｊ（温度）を単位系の相違を無視して併記している。
図７に示すように、ロードダンプ発生によってサージ電圧が印加されると、ＭＯＳＦＥＴがアバランシェ降伏し、高電圧下で大電流（Ｉｄ）が流れて、その結果デバイス内部の温度Ｔｊが上昇する。そして、時間の推移とともに、サージ電圧が解消し、ＭＯＳＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）が減少して、ＭＯＳＦＥＴ内部の最大温度（Ｔｊ）も低下する。
【００４０】
図８は、図７のロードダンプ発生時近傍を拡大した波形を示すとともに、ツェナーダイオード内蔵ＭＯＳＦＥＴの温度（Ｔｊ）上昇に伴う耐圧上昇ＶＴと、周辺部（周辺領域）耐圧ＶＡとツェナーダイオード内蔵ＭＯＳＦＥＴの耐圧ＶＺの上昇との関係の一例を示す図である。
図８において、符号８０１で示した破線の電位（電圧）が周辺部（周辺領域）耐圧ＶＡを示し、符号８０２で示した破線の電位（電圧）が温度上昇をしたツェナーダイオード内蔵ＭＯＳＦＥＴの耐圧ＶＺを示している。また、符号８０３で示した破線の電位（電圧）が温度上昇をする前のツェナーダイオード内蔵ＭＯＳＦＥＴの耐圧を示している。
また、符号８０３で示した破線の電位（電圧）から符号８０２で示した破線の電位（電圧）の差は、ツェナーダイオード内蔵ＭＯＳＦＥＴが温度上昇によって上昇した耐圧ＶＴを示している。
なお、Ｖｄｓ、Ｉｄ、Ｔｊと横軸、及び縦軸については図７と同じであるので、重複する説明は省略する。
【００４１】
また、図８において、図７と同様にサージ電圧が印加されると、ＭＯＳＦＥＴがアバランシェ降伏して、高電圧下で大電流が流れ、その結果デバイス内部の温度Ｔｊが上昇する。
この温度上昇によりＭＯＳＦＥＴと電極を接合している接合材がその融点を越えてしまうと、接合が不十分になり熱抵抗が増加し、最終的には素子が熱暴走し破壊してしまう問題がある。
また、前記の高電圧、大電流が印加された状態でＭＯＳＦＥＴが破壊しないために、ＭＯＳＦＥＴには高いアバランシェ耐量が必要であることに加えて、ＭＯＳＦＥＴの温度が上昇して耐圧が増加（ＶＴ）しても、ＭＯＳＦＥＴがアクティブ領域でアバランシェ（ＶＺ）することが必要である。
ＭＯＳＦＥＴの周辺領域における耐圧が、アクティブ領域における耐圧よりも低くなると、周辺領域に高電圧、大電流が流れることになって、素子が破壊してしまう恐れがある。
【００４２】
また、図８で示したように、ツェナーダイオード２３０の耐圧ＶＺは、周辺領域の耐圧ＶＡよりも低く設定する。
ロードダンプ発生時は、ツェナーダイオード２３０がアバランシェし、アクティブ部の温度上昇（Ｔｊ）に伴いツェナーダイオード２３０の耐圧ＶＴが上昇する。周辺領域はアクティブ部から離れているため、アクティブ部よりも温度上昇が小さくなるが、ロードダンプ発生時には、確実にツェナーダイオード２３０でサージエネルギーを吸収できるようにする。つまり、温度が上昇した際でも、周辺部領域の耐圧よりツェナーダイオード２３０の耐圧が低くなるように設定する。
すなわち、図８において、符号８０３で示すツェナーダイオード２３０の耐圧が温度上昇にともなって、符号８０２で示すように耐圧が上昇（ＶＴ）しても、周辺領域の耐圧は、符号８０１に示すように、符号８０２で示す耐圧よりも高く設定する必要がある。つまり、周辺部耐圧ＶＡは、温度上昇時のツェナーダイオード耐圧ＶＺより大きくなるように設定する。すなわち、ＶＡ−ＶＺ＞０とする。
【００４３】
また、以上のロードダンプ時の特性と対策を考慮すれば、図１において、ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４、コンデンサ１０５は、ワイヤ接続の容易さや、ＭＯＳＦＥＴのチップサイズを大きくして、例えばオルタネータの大容量化に対応できるようする。
すなわち、ＭＯＳＦＥＴチップ１０３は長方形にし、その長方形の長辺方向に沿って、制御ＩＣ１０４、コンデンサ１０５を配置することが望ましい。
【００４４】
《アクティブ領域の面積（Ａ）とＭＯＳＦＥＴの接合材の温度上昇（ΔＴ）との関係》
図９は、ロードダンプ発生などによるサージ発生時のチップのアクティブ領域の面積（Ａ）とツェナーダイオード内蔵ＭＯＳＦＥＴチップと電極を接合している接合材の温度上昇（ΔＴ）との関係の一例を示す図である。
図９において、横軸はツェナーダイオード内蔵ＭＯＳＦＥＴチップの温度上昇：ΔＴを示し、縦軸はツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域の面積であるサイズ：Ａを示している。
また、ロードダンプが発生し、ツェナーダイオードに単位時間にサージエネルギー（Ｊ）が印加された場合であって、ツェナーダイオードが形成されているアクティブ領域の温度上昇は均一とする。また、すべての熱が接合材に伝達されたとすると、サイズ（面積）Ａと温度上昇ΔＴの間には下記の関係式の式１が成り立つ。
【００４５】
【数１】
2019033144.tif 000003
【００４６】
式１において、λは実装状態でのＭＯＳＦＥＴチップ１０３の熱伝導率、Ｌはツェナーダイオード２３０から接合材１０９までの距離とする。実際の熱の経路は複雑であるが、例えば、図５に示すＬがツェナーダイオード２３０から接合材１０９までの距離である。
また、半導体装置（整流素子）１００の周囲温度をＴａとして、接合材１０９の温度Ｔが融点Ｔｍを超えないようにするには、次の式２を満たす必要がある。
【００４７】
【数２】
2019033144.tif 000004
【００４８】
また、式１と式２とにより、サージ吸収時に必要なアクティブ領域の面積（Ａ）は、次の式３で表される。
【００４９】
【数３】
2019033144.tif 000005
【００５０】
図９は、式３を図示したものであり、アクティブ領域の面積（Ａ）を大きくする、つまりツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のチップサイズを大きくするほど温度上昇は抑えられている。すなわち、チップサイズを大きくすれば、より大きなサージエネルギーを吸収できるため、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を用いるオルタネータの大容量化ができる。
ただし、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３は、円形パッケージに搭載可能なサイズが最大である。そのため、ＭＯＳＦＥＴチップを矩形とし、円形パッケージの台座の半径をｒとした場合、搭載可能な最大面積は２ｒ２となる。したがって、ツェナーダイオード内蔵ＭＯＳＦＥＴチップのアクティブ領域の面積（Ａ）は、次の式４で表される。
【００５１】
【数４】
2019033144.tif 000006
【００５２】
《最大のツェナーダイオード内蔵ＭＯＳＦＥＴを搭載した場合》
図１０は、本発明の第１実施形態に係る前記した最大のツェナーダイオード内蔵ＭＯＳＦＥＴチップを搭載した際の半導体装置（整流素子）１００Ｂの平面構造の一例を示す図である。
図１０において、制御ＩＣチップ１０４とコンデンサ１０５は、台座１０２上にツェナーダイオード内蔵ＭＯＳＦＥＴチップ（ＭＯＳＦＥＴチップ）１０３の隙間に配置している。
ＭＯＳＦＥＴチップ１０３が大きくなるため、制御ＩＣチップ１０４やコンデンサ１０５が小さくなる。そのため、ＭＯＳＦＥＴチップ１０３の駆動や電源としてのコンデンサ１０５の静電容量が足りなくなることが懸念される。しかし、例えば図１０に示すように制御ＩＣチップ１０４やコンデンサ１０５を複数、備えることで、十分に駆動が可能なように対応できる。
【００５３】
このような構成にすることで、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のチップサイズを大きくできて、大容量のオルタネータに対応することができる。
また、融点が高い接合材、例えば半田に対して融点の高い焼結接合を用いた接合材を使用することで、同じツェナーダイオード内蔵ＭＯＳＦＥＴチップのチップサイズより大きなサージエネルギーを吸収することができて、オルタネータの大容量化が実現できる。
【００５４】
＜第１実施形態の効果＞
以上に説明したように、第１実施形態の半導体装置（整流素子）１００は、以下に示す効果がある。
ＭＯＳＦＥＴ（１３１：図４）とツェナーダイオード２３０が、ツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９０の同じ領域に共存しているため、ＭＯＳＦＥＴチップのアクティブ領域とは別の領域にツェナーダイオードを内蔵した場合と比較すると、ＭＯＳＦＥＴ及びツェナーダイオードの領域を大きくすることができる。
また、ＭＯＳＦＥＴの低いオン抵抗と、ツェナーダイオードによる高いサージ吸収効果を両立できて、オルタネータを大容量化できる。
また、ツェナーダイオード２３０をチップ内のアクティブ領域すべてに配置できるため、サージ吸収時の温度上昇を均一化できる。
【００５５】
また、トレンチゲート２１０近傍のツェナーダイオードを設けていない部分にも熱を分散すること、及びアクティブ領域の温度を均一化できるので、局所的にツェナーダイオードを設けた場合に比較して、ＭＯＳＦＥＴ（ＭＯＳＦＥＴチップ）の温度上昇を抑制できる。
さらに、ツェナーダイオード２３０がｐｎ接合の中央部にあり、コンタクト用のトレンチ２１３の直下に設けられているため、ツェナーダイオード２３０がアバランシェした際に流れる電流が、Ｐ＋コンタクト層２０５に流れやすくなる。そのため、ｎ＋ソース層２０４の下部を通る電流が少なくなって、寄生ｎｐｎトランジスタの動作を防止でき、高いアバランシェ耐量を実現できる。
【００５６】
ツェナーダイオードをＭＯＳＦＥＴと平面視において別々の位置に配置したツェナーダイオード内蔵ＭＯＳＦＥＴに比較して、第１実施形態のツェナーダイオード内蔵ＭＯＳＦＥＴチップは、より大きなサージエネルギーを吸収することができので、オルタネータの大容量化に適した半導体装置（整流素子）１００を提供できる。
また、ロードダンプが生じた際に発生するサージエネルギーを吸収するための好適なツェナーダイオード内蔵ＭＯＳＦＥＴチップの構造やアクティブ領域のサイズを提供できる。
【００５７】
≪第２実施形態≫
次に、本発明の第２実施形態に係る半導体装置（整流素子）２００の構成を、図１１〜図１３を参照して説明する。
図１１は、本発明の第２実施形態に係る半導体装置２００の平面構造の一例を模式的に示す図である。なお、図１１では理解を容易にするため、半導体装置２００の上部に配置されるリード（１０７Ｌ）と樹脂（１０８）の記載は省略して示している。
図１２は、本発明の第２実施形態に係る半導体装置２００の図１１に示すＸＩＩ−ＸＩＩ間の断面構造の一例を模式的に示す図である。
図１３は、本発明の第２実施形態に係る半導体装置２００の図１１に示すＸＩＩＩ−ＸＩＩＩ間の断面構造の一例を模式的に示す図である。
【００５８】
第２実施形態に係る半導体装置（整流素子）２００の特徴は、ツェナーダイオード内蔵ＭＯＳＦＥＴ１０３チップと制御ＩＣチップ１０４とコンデンサ１０５とを、電子回路体３００として、矩形の内部パッケージ（３００）に収納して用いることである。また、電子回路体（内部パッケージ）３００には、接続、接合の都合により、ソースフレーム３０１とドレインフレーム３０２とを備えている。
【００５９】
《電子回路体（内部パッケージ）３００》
図１１〜図１３に示すように、電子回路体（内部パッケージ）３００は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５、ソースフレーム３０１、ドレインフレーム３０２、リードフレーム３０３、３０４、樹脂３０５を備えて構成されている。
図１２と図１３に示すように、ドレインフレーム３０２は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を載せている。ソースフレーム３０１は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の上に載せられている。
リードフレーム３０３、３０４は、制御ＩＣチップ１０４とコンデンサ１０５を載せている。
【００６０】
また、図１２と図１３に示すように樹脂３０５は、前記のツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５、ソースフレーム３０１、ドレインフレーム３０２、リードフレーム３０３、３０４を覆い、電子回路体（内部パッケージ）３００を保護している。
なお、ソースフレーム３０１の上面、及びドレインフレーム３０２の下面は樹脂３０５で覆われることなく電子回路体（内部パッケージ）３００の表面に露出している。
ソースフレーム３０１の上面（電子回路体３００の第２の面）は、接合材３０６を介してリード電極１０７に接続されている。また、ドレインフレーム３０２の下面（電子回路体３００の第１の面）は、接合材３０６を介して台座１０２に接続される。
【００６１】
図１１と図１３に示すように、制御ＩＣチップ１０４とコンデンサ１０５の低電圧側の電極１１１は、同じリードフレーム３０３に接続されている。
コンデンサ１０５の高電圧側の電極１１０は、リードフレーム３０４に接続される。
【００６２】
以上のように、第２実施形態に係る半導体装置（整流素子）２００は、ツェナーダイオード内蔵ＭＯＳＦＥＴ１０３と制御ＩＣチップ１０４とコンデンサ１０５とを、電子回路体３００として、矩形の内部パッケージ（３００）に収納して用いることである。そして、内部パッケージ（３００）にソースフレーム３０１とドレインフレーム３０２とを備え、電子回路体（内部パッケージ）３００として、例えば上下の方向を逆に用いても、そのまま電気的な接続が可能となって、取り扱いを容易にしていることである。
【００６３】
オルタネータに用いる整流素子（半導体装置）には、電流方向が異なる正座構造と逆座構造が必要である。例えば、後記する図１７において、半導体装置（整流素子）１００が正座構造に対して、半導体装置（整流素子）５００が逆座構造となる。
第１実施形態で示した半導体装置（整流素子）１００や第２実施形態で示した半導体装置（整流素子）２００は、正座構造である。それに対して、ＭＯＳＦＥＴ（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）のドレイン電極をリード電極１０７にソース電極を台座１０２にそれぞれ接続した逆座構造も必要である。
第１実施形態の構造では、逆座構造を製造するためには、各チップ（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３、制御ＩＣチップ１０４、コンデンサ１０５）の接続等を別々の工程で作成する必要があり、製造設備やコストの面で課題がある。
【００６４】
第２実施形態の電子回路体（内部パッケージ）３００を用いた場合は、電子回路体（内部パッケージ）３００を正座構造と逆座構造とに共通に用いることができる。すなわち、電子回路体（内部パッケージ）３００のソースフレーム３０１を台座１０２に、ドレインフレーム３０２をリード電極１０７に、それぞれ接続することで、逆座構造を製造することができる。そのため、低コストで簡便に正座構造、及び逆座構造を製造することができる。なお、電子回路体（内部パッケージ）３００を用いた逆座構造の半導体装置（整流素子）については、図１５、図１６を参照して後記する。
【００６５】
本（第２）実施形態においても、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を適用することで、効率よくロードダンプ時のサージエネルギーが吸収できる。
また、本（第２）実施形態においても、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のアクティブ領域のサージ吸収に必要なチップ面積は、式３で表される。
ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の最大サイズについては、電子回路体（内部パッケージ）３００が正方形の場合に最大になるが、内蔵パッケージ（３００）の中に制御ＩＣチップ１０４とコンデンサ１０５を搭載するため、第１実施形態に対しては小さくなる。
また、制御ＩＣチップ１０４とコンデンサ１０５の搭載面積は、駆動するＭＯＳＦＥＴ（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）や必要な電源容量によって変わる。
ただし、図１１に示すように、制御ＩＣチップ１０４とコンデンサ１０５の搭載部に必要な長さをｂと置くと、次の式５で表される。
【００６６】
【数５】
2019033144.tif 000007
【００６７】
式５において、例えば、ｂは、（１／３）×√２ｒ程度である。なお、表記上の都合によって「√２」と表記したが、これは「ルート２」、あるいは、「（２）１／２」を意味している。
また、本（第２）実施形態でも、電子回路体（内部パッケージ）３００のツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５との関係において、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３は長方形にして、その長方形の長辺方向に沿って、制御ＩＣチップ１０４、コンデンサ１０５を配置することが望ましい。
その理由は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と制御ＩＣチップ１０４とコンデンサ１０５とにおけるワイヤ接続の容易さや、ＭＯＳＦＥＴチップ（ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３）のチップサイズを大きくして、オルタネータを大容量化するためである。
【００６８】
＜第２実施形態の効果＞
第２実施形態の電子回路体（内部パッケージ）３００を用いた場合は、電子回路体（内部パッケージ）３００を正座構造と逆座構造とに共通に用いることができる。
そのため、オルタネータ用に、低コストで簡便に正座構造、及び逆座構造の半導体装置（整流素子）を製造することができる。
【００６９】
≪第３実施形態≫
図１４は、本発明の第３実施形態に係るツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３におけるアクティブ領域でのツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル２９１の断面構造の一例を示す図である。
図１４における単位セル２９１が、図５における単位セル２９０と異なるのは、図１４において、ｐ層２０６（第６半導体層）とｎ層２０７（第５半導体層）が設けられていることである。
すなわち、図５において、ツェナーダイオード２３０は、ｐチャネル層２０３とｎ−エピ層２０２との間に形成されている。それに対して、図１４においては、ツェナーダイオード２３１は、ｐ層２０６とｎ層２０７との間に形成されている。
【００７０】
ｐ型層（ｐ層２０６）とｎ型層（ｎ層２０７）との接合でツェナーダイオード２３１を形成することで、ｐチャネル層２０３とｎ−エピ層２０２の接合でツェナーダイオードを形成する場合とは異なり、ツェナーダイオード２３１の耐圧をＭＯＳＦＥＴの閾値電圧やオン抵抗などの特性とは、独立に制御できる利点がある。
また、ツェナーダイオード２３１は、前記したように周辺領域（図６）や、トレンチゲート２１０（図５、図１４）近傍に比べて耐圧を低くする必要がある。そのため、ｐ層２０６はｐチャネル層２０３より高濃度に、ｎ層２０７はｎ−エピ層２０２より高濃度に設定することが望ましい。
なお、図１４と図５との相違は、前記したｐ層２０６とｎ層２０７の有無である。その他の構造は同じであるので、重複する説明は省略する。
【００７１】
＜第３実施形態の効果＞
ｐ型層（ｐ層２０６）とｎ型層（ｎ層２０７）との接合でツェナーダイオード２３１を形成することで、ツェナーダイオード２３１の耐圧をＭＯＳＦＥＴの閾値電圧やオン抵抗といった特性とは、独立に制御できる利点がある。
すなわち、より望ましいＭＯＳＦＥＴの閾値電圧やオン抵抗の特性と、ツェナーダイオードの耐圧の特性とを、併せて有する半導体装置（整流素子）を提供できる。
【００７２】
≪第４実施形態≫
次に、逆座構造の半導体装置（整流素子）５００を図１５と図１６を参照して説明する。
図１５は、本発明の第４実施形態に係る半導体装置５００の図１１に示すＸＩＩ−ＸＩＩ間に相当する断面構造の一例を模式的に示す図である。
図１６は、本発明の第４実施形態に係る半導体装置５００の図１１に示すＸＩＩＩ−ＸＩＩＩ間に相当する断面構造の一例を模式的に示す図である。
すなわち、図１５は逆座構造におけるＸＩＩ−ＸＩＩ間に相当する断面構造を模式的に示しており、図１２の正座構造におけるＸＩＩ−ＸＩＩ間に相当する断面構造に対応するものである。また、図１６は逆座構造におけるＸＩＩＩ−ＸＩＩＩ間に相当する断面構造を模式的に示しており、図１３の正座構造におけるＸＩＩＩ−ＸＩＩＩ間に相当する断面構造に対応するものである。
なお、逆座構造における半導体装置（整流素子）５００の平面構造については、記載を省略している。
【００７３】
第４実施形態を示す図１５を、第２実施形態を示す図１２と比較すると、主な相違は、電子回路体（内部パッケージ）３００の上下の関係が逆に配置されていることである。
電子回路体（内部パッケージ）３００の上下の配置を逆にしたことによって、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のドレイン電極２２１（図５）がドレインフレーム３０２を介してリード電極１０７に接続され、ソース電極２２０（図５）がソースフレーム３０１を介してベース電極１０１に接続されている。
なお、第２実施形態の電子回路体（内部パッケージ）３００においては、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のドレイン電極２２１（図５）がドレインフレーム３０２を介してベース電極１０１に接続され、ソース電極２２０（図５）がソースフレーム３０１を介してリード電極１０７に接続されている。
すなわち、第２実施形態の半導体装置（整流素子）１００が正座構造に対して、第４実施形態の半導体装置（整流素子）５００は、逆座構造となる。
【００７４】
第４実施形態を示す図１６を、第２実施形態を示す図１３と比較すると、電子回路体（内部パッケージ）３００の上下の配置を逆にしたことによって、制御ＩＣチップ１０４、及びコンデンサ１０５の上下の配置が逆になっている。
なお、図１５において、電子回路体（内部パッケージ）３００の上下の関係を逆にしたことによって生ずる電気的な接続部分の不整合を円滑にするために、リード電極１０７と接合材３０６の幅の長さを調整している。
図１５および図１６において、その他の構造は同じであるので、重複する説明は省略する。
【００７５】
＜第４実施形態の効果＞
電子回路体（内部パッケージ）３００を用いることにより、逆座構造の半導体装置（整流素子）５００が構成できる。つまり、電子回路体（内部パッケージ）３００を正座構造と逆座構造に共通した部品として兼用できる。
そのため、低コストで簡便に正座構造、及び逆座構造の半導体装置（整流素子）を製造することができる。
【００７６】
≪第５実施形態≫
次に、第１〜第４実施形態の半導体装置５００をオルタネータに適用した例について説明する。
図１７は、本発明の第５実施形態に係るオルタネータ７００の回路構成の一例を示す図である。
図１７において、オルタネータ７００は、三相全波整流回路６０１と三相の発電機６０２を備えて構成される。オルタネータ７００は、発電機６０２で交流電力（電圧）を発生して、その交流電力（電圧）を三相全波整流回路６０１で整流し、直流電力（電圧）を生成して出力するものである。
【００７７】
三相全波整流回路６０１は、正座（正座構造）の半導体装置（整流素子）１００が３個と、逆座（逆座構造）の半導体装置（整流素子）５００が３個の合計６個の整流素子と、バッテリ４０１とを備えて構成される。
図１７に示すように、正座の整流素子と逆座の整流素子が直列に接続され、それぞれの接続点が三相交流のＵ相（Ｖｕ）、Ｖ相（Ｖｖ）、Ｗ相（Ｖｗ）に接続されている。そして、発電機６０２からの三相交流電圧（電力）を直流電圧（電力）に変換し、バッテリ４０１に直流電圧（電力）を出力する。
【００７８】
＜第５実施形態の効果＞
ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を有する正座の半導体装置（整流素子）１００と、逆座の半導体装置（整流素子）５００を用いているので、高出力化に対応したオルタネータを提供できる。
また、ロードダンプが生じた際にも、耐性の高いオルタネータを提供できる。
また、電子回路体（内部パッケージ）３００を用いて正座の半導体装置（整流素子）１００と、逆座の半導体装置（整流素子）５００を製造してオルタネータに用いているので、低コストのオルタネータを提供できる。
【００７９】
≪その他の実施形態≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明を分かりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例について、さらに説明する。
【００８０】
《半導体装置（整流素子）を構成する回路構成》
図４に図示した回路は、本発明の半導体装置（整流素子）を構成する回路の一例であって、この回路に限定されない。例えば制御ＩＣチップ１０４の制御回路において、コンパレータ１１６の代わりに差動増幅器を用いてもよいし、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３に流れる電流の向きでオン・オフを制御してもよい。
また、コンパレータ１１６の反転端子と非反転端子の接続関係を逆にして、ゲートドライバ１１７に反転機能を付加してもよい。
【００８１】
《ツェナーダイオードの構成》
図１４において、ツェナーダイオードは、ｐ層２０６とｎ層２０７とによって構成されている。なお、ｐ層２０６は、ｐチャネル層２０３より不純物濃度が高く、ｎ層２０７は、ｎ−エピ層２０２より、不純物濃度が高い。
しかし、不純物濃度が高いｐ層２０６とｎ層２０７との両方を設ける方法に限定されない。
例えば、ｐ層２０６を用いるが、ｎ層２０７を設けずに、ｎ−エピ層２０２を用いて、ｐ層２０６とｎ−エピ層２０２との間にツェナーダイオードを形成してもよい。
また、ｎ層２０７を用いるが、ｐ層２０６を設けずに、ｐチャネル層２０３を用いて、ｎ層２０７とｐチャネル層２０３との間にツェナーダイオードを形成してもよい。
【００８２】
《半導体装置（整流素子）の形状》
第１実施形態の半導体装置（整流素子）１００は、図１において、ベース電極１０１や台座１０２を円形で説明したが、円形には、限定されない。例えば、ベース電極や台座１０２の形状が多角形や楕円であっても、第１実施形態の半導体装置（整流素子）の特徴であるツェナーダイオード内蔵ＭＯＳＦＥＴを同一の単位セルの中に形成して、出力を高める効果を有する。
【００８３】
《半導体装置（整流素子）の用途》
第１実施形態〜第４実施形態の半導体装置（整流素子）をオルタネータ用として説明したが、オルタネータの用途には限定されない。高耐圧が印加される可能性のある装置に用いられる整流素子として、広く用途がある。
【符号の説明】
【００８４】
１００，１００Ｂ，２００    半導体装置、整流素子（正座の半導体装置、正座の整流素子）
１０１    ベース電極（第１の外部電極）
１０２    台座（第１の電極面部、第１の外部電極）
１０３    ツェナーダイオード内蔵ＭＯＳＦＥＴチップ、ＭＯＳＦＥＴチップ
１０３ａ    アクティブ領域
１０３ｇ    ゲート電極
１０３ｔ    周辺領域
１０４    制御ＩＣチップ
１０４ａ    第１の電極
１０４ｂ    第２の電極
１０４ｃ    第３の電極
１０４ｄ    第４の電極
１０５    コンデンサ
１０６    絶縁基板
１０７    リード電極（第２の電極面部、第２の外部電極）
１０７Ｌ    リード（第２の外部電極）
１０８，３０５    樹脂
１０９，３０６    接合材
１１０，１１１    コンデンサ電極
１１２，１１３    絶縁基板上の電極
１１５    ワイヤ
１１６    コンパレータ
１１７    ゲートドライバ
１１８    ダイオード
１３２，２３０，２３１    ツェナーダイオード
２０１    ｎ＋基板（第１半導体層）
２０２    ｎ−エピ層（第２半導体層）
２０３    ｐチャネル層（第３半導体層）
２０４    ｎ＋ソース層（第４半導体層）
２０５    ｐ＋コンタクト層
２０６    ｐ層（第６半導体層）
２０７    ｎ層（第５半導体層）
２０８    深いｐ層
２０９    チャネルストッパ層
２１０    トレンチゲート（第１溝部）
２１１    ゲート酸化膜
２１２    ポリシリコン電極
２１３    トレンチ（第２溝部）
２１４    層間絶縁膜
２２０    ソース電極
２２１    ドレイン電極
２２２    ガードリング
２９０，２９１    単位セル（ツェナーダイオード内蔵ＭＯＳＦＥＴの単位セル）
３００    内部パッケージ（電子回路体）
３０１    ソースフレーム
３０２    ドレインフレーム
３０３，３０４    リードフレーム
４０１    バッテリ
５００    半導体装置、整流素子（逆座の半導体装置、逆座の整流素子）
６０１    整流装置（３相全波整流回路）
６０２    発電機、交流発電機
７００    オルタネータ
【図１】
2019033144.tif 000010
【図２】
2019033144.tif 000011
【図３】
2019033144.tif 000012
【図４】
2019033144.tif 000013
【図５】
2019033144.tif 000014
【図６】
2019033144.tif 000015
【図７】
2019033144.tif 000016
【図８】
2019033144.tif 000017
【図９】
2019033144.tif 000018
【図１０】
2019033144.tif 000019
【図１１】
2019033144.tif 000020
【図１２】
2019033144.tif 000021
【図１３】
2019033144.tif 000022
【図１４】
2019033144.tif 000023
【図１５】
2019033144.tif 000024
【図１６】
2019033144.tif 000025
【図１７】
2019033144.tif 000026