(57)【要約】【課題】製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上しうる撮像装置の製造方法を提供する。【解決手段】第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とを含む埋め込み型の第１のダイオードと、第１導電型の第３の半導体領域と第２導電型の第４の半導体領域とを含む埋め込み型の第２のダイオードと、を有する撮像装置の製造方法であって、第１の領域と、第１の領域と第２の領域との間の第３の領域に、第１導電型の不純物をイオン注入する工程と、第２の領域と第３の領域とに第１導電型の不純物をイオン注入する工程と、を有し、第１の領域に第１の半導体領域を形成し、第２の領域に第３の半導体領域を形成し、第３の領域に第１の半導体領域及び第２の半導体領域よりも不純物濃度の高い第１導電型の第５の半導体領域を形成する。【選択図】図９
2019033195.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域の表面部に設けられた第１導電型の第１の半導体領域と、前記第１の領域の内部に設けられた第２導電型の第２の半導体領域と、を含む埋め込み型の第１のダイオードと、前記半導体基板の第２の領域の表面部に設けられた前記第１導電型の第３の半導体領域と、前記第２の領域の内部に設けられた前記第２導電型の第４の半導体領域と、を含む埋め込み型の第２のダイオードと、を有する撮像装置の製造方法であって、
前記第１の領域と、前記第１の領域と前記第２の領域との間の第３の領域に、前記第１導電型の不純物をイオン注入する第１のイオン注入工程と、
前記第２の領域と、前記第３の領域とに、前記第１導電型の不純物をイオン注入する第２のイオン注入工程と、を有し、
前記第１のイオン注入工程により、前記第１の領域に、前記第１の半導体領域を形成し、前記第２のイオン注入工程により、前記第２の領域に、前記第３の半導体領域を形成し、前記第１のイオン注入工程と前記第２のイオン注入工程により、前記第３の領域に、前記第１の半導体領域及び前記第２の半導体領域よりも不純物濃度の高い前記第１導電型の第５の半導体領域を形成する
ことを特徴とする撮像装置の製造方法。
【請求項２】
前記第１の半導体領域、前記第３の半導体領域及び前記第５の半導体領域を形成する工程の後に、第１の熱処理を行う工程を更に有する
ことを特徴とする請求項１記載の撮像装置の製造方法。
【請求項３】
前記第１のダイオードは、第１の画素の光電変換部を構成し、前記第２のダイオードは、前記第１の画素に隣接する第２の画素の光電変換部を構成する
ことを特徴とする請求項１又は２記載の撮像装置の製造方法。
【請求項４】
前記第１のダイオードは、第１の画素の光電変換部を構成し、前記第２のダイオードは、前記第１の画素に隣接する第２の画素の電荷保持部を構成する
ことを特徴とする請求項１又は２記載の撮像装置の製造方法。
【請求項５】
前記第３の領域の前記第５の半導体領域よりも深部に、前記第１の画素と前記第２の画素とを分離するための前記第１導電型の第６の半導体領域を形成する工程を更に有する
ことを特徴とする請求項３又は４記載の撮像装置の製造方法。
【請求項６】
前記第５の半導体領域と前記第６の半導体領域との間に、前記第１導電型の第７の半導体領域を形成する工程を更に有する
ことを特徴とする請求項５記載の撮像装置の製造方法。
【請求項７】
前記第７の半導体領域を形成する工程の後に、第２の熱処理を行う工程を更に有する
ことを特徴とする請求項６記載の撮像装置の製造方法。
【請求項８】
前記第３の領域に、前記第５の半導体領域に電気的に接続されたコンタクト電極を形成する工程を更に有する
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置の製造方法。
【請求項９】
前記第５の半導体領域と前記コンタクト電極との接続部に、前記第１導電型の第８の半導体領域を形成する工程を更に有する
ことを特徴とする請求項８記載の撮像装置の製造方法。
【請求項１０】
前記第８の半導体領域を形成する工程の後に、第３の熱処理を行う工程を更に有する
ことを特徴とする請求項９記載の撮像装置の製造方法。
【請求項１１】
前記半導体基板に、前記第１の領域、前記第２の領域及び前記第３の領域を含む活性領域を画定する素子分離領域を形成する工程を更に有し、
前記第５の半導体領域を、前記素子分離領域の周囲に配された前記第１導電型の第９の半導体領域に電気的に接続する
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置の製造方法。
【請求項１２】
前記第１のイオン注入工程と、前記第２のイオン注入工程とにおいて、前記第１導電型の不純物をイオン注入する方向が異なっている
ことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置の製造方法に関する。
【背景技術】
【０００２】
撮像装置における白傷不良を抑制する技術として、光電変換部の電荷蓄積領域を構成する半導体領域の表面部に電荷蓄積領域とは逆導電型の半導体領域を配置した、いわゆる埋め込みダイオード構造を用いることが提案されている。特許文献１には、埋め込みフォトダイオードの表面部に配置する半導体領域を、光電変換部のレイアウトに応じた異なる方向からのイオン注入により形成することで、画素特性を均一化することが記載されている。
【０００３】
また、グローバル電子シャッタ機能を備えた撮像装置において、光電変換部とは別の場所に信号電荷を保持するための電荷保持部に、埋め込みダイオード構造を採用することがある。特許文献２には、電荷保持部を、光電変換部のフォトダイオードと同様の埋め込みダイオード構造により形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３０３３２８号公報
【特許文献２】特開２０１７−０３３９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素間の信号のクロストークの抑制や画素の高集積化等の観点から、素子間の分離特性を向上することは重要である。しかしながら、特許文献１及び特許文献２には、光電変換部や電荷保持部を構成する埋め込み型のダイオードについて、これらの間の分離特性に関する特段の検討や提案はなされていなかった。
【０００６】
本発明の目的は、埋め込み型のダイオードを有する撮像装置に関し、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上しうる撮像装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板の第１の領域の表面部に設けられた第１導電型の第１の半導体領域と、前記第１の領域の内部に設けられた第２導電型の第２の半導体領域と、を含む埋め込み型の第１のダイオードと、前記半導体基板の第２の領域の表面部に設けられた前記第１導電型の第３の半導体領域と、前記第２の領域の内部に設けられた前記第２導電型の第４の半導体領域と、を含む埋め込み型の第２のダイオードと、を有する撮像装置の製造方法であって、前記第１の領域と、前記第１の領域と前記第２の領域との間の第３の領域に、前記第１導電型の不純物をイオン注入する第１のイオン注入工程と、前記第２の領域と、前記第３の領域とに、前記第１導電型の不純物をイオン注入する第２のイオン注入工程と、を有し、前記第１のイオン注入工程により、前記第１の領域に、前記第１の半導体領域を形成し、前記第２のイオン注入工程により、前記第２の領域に、前記第３の半導体領域を形成し、前記第１のイオン注入工程と前記第２のイオン注入工程により、前記第３の領域に、前記第１の半導体領域及び前記第２の半導体領域よりも不純物濃度の高い前記第１導電型の第５の半導体領域を形成する撮像装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、埋め込みダイオードを有する撮像装置において、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による撮像装置の画素の構成例を示す回路図である。
【図３】本発明の第１実施形態による撮像装置の構造を示す平面図及び断面図である。
【図４】本発明の第１実施形態による撮像装置の効果を説明する図である。
【図５】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その１）である。
【図６】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その２）である。
【図７】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その３）である。
【図８】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その４）である。
【図９】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その５）である。
【図１０】本発明の第１実施形態による撮像装置の製造方法を示す平面図及び断面図（その６）である。
【図１１】本発明の第２実施形態による撮像装置及びその製造方法を示す平面図である。
【図１２】本発明の第３実施形態による撮像装置及びその製造方法を示す平面図である。
【図１３】本発明の第４実施形態による撮像装置の画素の構成例を示す回路図である。
【図１４】本発明の第４実施形態による撮像装置の構造を示す平面図である。
【図１５】本発明の第５実施形態による撮像システムの概略構成を示すブロック図である。
【図１６】本発明の第６実施形態による撮像システム及び移動体の構成例を示す図である。
【発明を実施するための形態】
【００１０】
本発明の第１実施形態による撮像装置及びその製造方法について、図１乃至図１０を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置における画素の構成例を示す回路図である。図３は、本実施形態による撮像装置の構造を示す平面図及び概略断面図である。図４は、本実施形態による撮像装置の効果を説明する図である。図５乃至図１０は、本実施形態による撮像装置の製造方法を示す平面図及び断面図である。
【００１１】
はじめに、本実施形態による撮像装置の構造について、図１乃至図３を用いて説明する。
本実施形態による撮像装置１００は、図１に示すように、画素領域１０と、垂直走査回路２０と、読み出し回路３０と、水平走査回路４０と、制御回路５０と、出力回路６０とを有している。
【００１２】
画素領域１０には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２が設けられている。画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、制御線１４の延在する第１の方向を、行方向と表記することがある。
【００１３】
また、画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６が配されている。出力線１６は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、出力線１６の延在する第２の方向を、列方向と表記することがある。
【００１４】
垂直走査回路２０は、画素領域１０の各行に配された制御線１４に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御線１４を介して画素１２に供給する回路部である。
【００１５】
読み出し回路３０は、画素領域１０の各列の出力線１６に接続されている。画素１２から読み出された画素信号は、出力線１６を介して読み出し回路３０に入力される。読み出し回路３０は、画素１２から読み出された画素信号に対して所定の信号処理、例えば増幅処理やＡＤ変換処理等の信号処理を実施する回路部である。読み出し回路３０は、差動増幅回路、サンプル・ホールド回路、ＡＤ変換回路等を含み得る。
【００１６】
水平走査回路４０は、読み出し回路３０において処理された信号を列毎に順次、出力回路６０に転送するための制御信号を、読み出し回路３０に供給する回路部である。出力回路６０は、バッファアンプ、差動増幅器などから構成され、読み出し回路３０から読み出された画素信号を撮像装置１００の外部の信号処理部に出力するための回路部である。
【００１７】
制御回路５０は、垂直走査回路２０、読み出し回路３０及び水平走査回路４０の動作やそのタイミングを制御する制御信号を供給するための回路部である。垂直走査回路２０、読み出し回路３０及び水平走査回路４０に供給する制御信号の一部又は総ては、撮像装置１００の外部から供給してもよい。
【００１８】
図２は、画素領域１０を構成する画素回路の一例を示す回路図である。図２には、画素領域１０を構成する画素１２のうち、４行×１列に配列された４個の画素１２を抜き出して示している。なお、画素領域１０を構成する画素１２の数や配列は、特に限定されるものではない。
【００１９】
それぞれの画素１２は、図２に示すように、光電変換部ＰＤと、転送トランジスタＭ１とを有する。また、隣接する２つの画素１２は、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを共有している。図２の例では、上から１行目の画素１２と上から２行目の画素１２とにおいて、また、上から３行目の画素１２と上から４行目の画素１２とにおいて、それぞれリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を共有している。
【００２０】
光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤのフォトダイオードは、アノードが接地電圧端子に接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆる浮遊拡散領域（フローティングディフュージョンＦＤ）である。フローティングディフュージョンＦＤに寄生する容量（浮遊拡散容量）は、電荷の保持部としての機能を備える。リセットトランジスタＭ２のドレインは、電源電圧線（ＶＲＥＳ）に接続されている。増幅トランジスタＭ３のドレインは、電源電圧端子（ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１６に接続されている。
【００２１】
各行の制御線１４は、図２に示す回路構成の場合、転送ゲート信号線ＴＸ、リセット信号線ＲＥＳ、選択信号線ＳＥＬを含む。転送ゲート信号線ＴＸは、転送トランジスタＭ１のゲートに接続される。リセット信号線ＲＥＳは、リセットトランジスタＭ２のゲートに接続される。選択信号線ＳＥＬは、選択トランジスタＭ４のゲートに接続される。
【００２２】
光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、オンすることにより光電変換部ＰＤの電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、その容量による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ３は、ドレインに電源電圧が供給され、ソースに選択トランジスタＭ４を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、フローティングディフュージョンＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して出力線１６に出力する。リセットトランジスタＭ２は、オンすることによりフローティングディフュージョンＦＤを電圧ＶＲＥＳに応じた電圧にリセットする。
【００２３】
図３（ａ）は、本実施形態による撮像装置の画素領域１０の平面レイアウトを示す図である。図３（ｂ）は、図３（ａ）のＡ−Ａ′線断面図である。図３（ｃ）は、図３（ａ）のＢ−Ｂ′線断面図である。
【００２４】
図３（ａ）には、列方向に並ぶ４つの画素１２（図２の４つの画素１２に対応）の構成要素のうち、光電変換部ＰＤ及び転送トランジスタＭ１のみを示している。画素１２の他の構成要素、すなわちリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４は、図３（ａ）に示す画素配列の右側又は左側に配される。図３（ａ）において一点鎖線で囲まれた領域のそれぞれは、１つの画素１２の光電変換部ＰＤ及び転送トランジスタＭ１が配される領域を示している。図３（ａ）ではこれらの領域を画素１２の符号で表している。
【００２５】
ｎ型のシリコン基板１１０の表面部には、図３（ｃ）に示すように、活性領域を画定する素子分離領域１１２が設けられている。素子分離領域１１２は、列方向に延在するストライプ状の活性領域を画定し、この活性領域の中に、列方向に並ぶ複数の画素１２の光電変換部ＰＤ、転送トランジスタＭ１及びフローティングディフュージョンＦＤが配されている。
【００２６】
光電変換部ＰＤは、シリコン基板１１０の表面部に設けられたｐ型半導体領域１４４（第１の半導体領域）と、シリコン基板１１０の内部に、ｐ型半導体領域１４４の底部に接して設けられたｎ型半導体領域１３４（第２の半導体領域）とを含む。或いは、光電変換部ＰＤは、シリコン基板１１０の表面部に設けられたｐ型半導体領域１５０（第３の半導体領域）と、シリコン基板１１０の内部に、ｐ型半導体領域１５０の底部に接して設けられたｎ型半導体領域１３４（第４の半導体領域）とを含む。いずれの光電変換部ＰＤも、ｎ型半導体領域１３４を電荷蓄積層とする埋め込みダイオード構造を有している。ｎ型半導体領域１３４とｐ型半導体領域１４４とにより構成される光電変換部ＰＤを含む画素１２と、ｎ型半導体領域１３４とｐ型半導体領域１５０とにより構成される光電変換部ＰＤを含む画素１２とは、列方向に交互に配されている。なお、ｐ型半導体領域１４４とｐ型半導体領域１５０とは、別々に形成されることから異なる符号で表しているが、実質的には同じ特性や機能を備えた半導体領域である。
【００２７】
フローティングディフュージョンＦＤは、シリコン基板１１０の表面部にｎ型半導体領域１３４から離間して設けられたｎ型半導体領域１５８により構成されている。
【００２８】
転送トランジスタＭ１は、ｎ型半導体領域１３４とｎ型半導体領域１５８との間のシリコン基板１１０上にゲート絶縁膜１３６を介して設けられたゲート電極１３８を含む。ｎ型半導体領域１３４が転送トランジスタＭ１のソースに相当し、ｎ型半導体領域１５８が転送トランジスタＭ１のドレインに相当する。
【００２９】
フローティングディフュージョンＦＤ（ｎ型半導体領域１５８）を共有する２つの画素１２は、図３（ａ）に示すように、フローティングディフュージョンＦＤを中心として対称に配置されている。この２つの画素１２の配列を基本単位として、列方向に繰り返し複数の基本単位が配列される。
【００３０】
フローティングディフュージョンＦＤを共有していないが列方向に隣接する画素１２は、光電変換部ＰＤが隣り合うように配されている。これら画素１２の光電変換部ＰＤは、一方がｐ型半導体領域１４４を含み、他方がｐ型半導体領域１５０を含む。これら画素１２の光電変換部ＰＤの間、すなわちｐ型半導体領域１４４とｐ型半導体領域１５０との間のシリコン基板１１０の表面部には、ｐ型半導体領域１５２（第５の半導体領域）が設けられている。ｐ型半導体領域１５２は、ｐ型半導体領域１４４を形成する際に導入されるｐ型不純物と、ｐ型半導体領域１５０を形成する際に導入されるｐ型不純物との双方が導入されてなる高濃度のｐ型半導体領域である。
【００３１】
フローティングディフュージョンＦＤを共有していないが列方向に隣接する画素１２の間のシリコン基板１１０内には、これら画素１２を分離するためのｐ型半導体領域１２２及び１２８（第６の半導体領域）が設けられている。シリコン基板１１０の深部には、光電変換部ＰＤの深さを規定するｐ型半導体領域１１６が設けられている。
【００３２】
シリコン基板１１０の上には、層間絶縁膜１６６が設けられている。層間絶縁膜１６６には、ｐ型コンタクト領域１７０（第８の半導体領域）及びｐ型半導体領域１６４（第７の半導体領域）を介してｐ型半導体領域１２８，１２２，１１６に電気的に接続されたコンタクトプラグ１７２が設けられている。コンタクトプラグ１７２は、ウェルに所定の電圧を供給するためのコンタクト電極である。
【００３３】
このように、本実施形態による撮像装置は、隣接する画素１２の隣り合う光電変換部ＰＤのｐ型半導体領域（ｐ型半導体領域１４４，１５０）の間に、これらよりも不純物濃度の高いｐ型半導体領域１５２が設けられている。このように構成することにより、これら画素１２の光電変換部ＰＤ間の分離特性を向上することができる。
【００３４】
図４は、隣接する画素１２の光電変換部ＰＤ間の領域におけるポテンシャルの状態を示す図である。図４（ｂ）は、ｐ型半導体領域１５２を設けた場合のポテンシャル分布であり、本実施形態の撮像装置に対応している。比較として、図４（ａ）には、ｐ型半導体領域１５２を設けていない場合のポテンシャル分布を示している。すなわち、図４（ａ）では、隣接する画素１２の光電変換部ＰＤの間に連続してｐ型半導体領域１４４が設けられている場合を想定している。
【００３５】
図４に示すように、隣接する画素１２の光電変換部ＰＤの間にｐ型半導体領域１５２を設けることにより、ｐ型半導体領域１５２を設けない場合と比較して、これら画素１２の間のポテンシャル障壁を高くすることができる。したがって、これら画素１２間の分離特性を高めることができ、隣接する画素１２への電荷の漏洩をより効果的に抑制することができる。
【００３６】
ｐ型半導体領域１５２は、隣接する画素１２の光電変換部ＰＤ間の分離特性を向上する機能を備えるほか、ウェルコンタクトの配置場所として利用することも有効である。すなわち、ｐ型半導体領域１５２は、ｐ型半導体領域１４４，１５０を形成する際に導入されるｐ型不純物が重ねて導入されてなる高濃度のｐ型半導体領域であり、コンタクトプラグ１７２との間のコンタクト抵抗を低減するうえで有用である。
【００３７】
また、素子分離領域１１２の側壁部及び底面部にチャネルストップ領域１１４（第９の半導体領域）を設ける場合、ｐ型半導体領域１５２は、素子分離領域１１２の側壁部においてチャネルストップ領域１１４に接続されることが望ましい（図３（ｃ）参照）。これにより、ｐ型半導体領域１５２とチャネルストップ領域１１４との間の接続抵抗を低減することができ、チャネルストップ領域１１４においてウェル電位を取りやすくすることができる。したがって、素子分離領域１１２の近傍の領域が空乏化されにくくなり、素子分離領域１１２の近傍で発生する暗時ノイズを低減することができる。
【００３８】
次に、本実施形態による撮像装置の製造方法について、図５乃至図１０を用いて説明する。
まず、半導体基板、例えばｎ型のシリコン基板１１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法等により、活性領域を画定する素子分離領域１１２を形成する。この際、素子分離領域１１２の側壁部及び底面部に、ｐ型不純物をイオン注入し、チャネルストップ領域１１４を形成する。チャネルストップ領域１１４は、ｐ型半導体領域１４４とｐ型半導体領域１５０とが重なる領域（ｐ型半導体領域１５２）と少なくとも一部が重なるように形成する。このようにすることで、チャネルストップ領域１１４とコンタクトプラグ１７２との間の抵抗を低減することができ、チャネルストップ領域１１４において、ウェル電位を取りやすくすることができる。
【００３９】
次いで、シリコン基板１１０の深部に、ボロン（Ｂ）等のｐ型不純物をイオン注入し、光電変換部ＰＤの深さを規定するｐ型半導体領域１１６を形成する（図５（ａ），（ｂ），（ｃ））。
【００４０】
次いで、フォトリソグラフィにより、画素１２間の領域に開口部１２０を有するフォトレジスト膜１１８を形成する。
【００４１】
次いで、フォトレジスト膜１１８をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、シリコン基板１１０のｐ型半導体領域１１６よりも浅い位置に、深部の画素間分離領域として機能するｐ型半導体領域１２２を形成する（図６（ａ），（ｂ））。
【００４２】
次いで、例えばアッシングにより、フォトレジスト膜１１８を除去する。
次いで、フォトリソグラフィにより、フローティングディフュージョンＦＤとなる領域を除く画素１２間の領域に開口部１２６を有するフォトレジスト膜１２４を形成する。
【００４３】
次いで、フォトレジスト膜１２４をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、シリコン基板１１０のｐ型半導体領域１２２よりも浅い位置に、浅部の画素間分離領域として機能するｐ型半導体領域１２８を形成する（図６（ａ），（ｃ））。
【００４４】
なお、光電変換部ＰＤからフローティングディフュージョンＦＤへの電荷の転送に影響がなければ、フローティングディフュージョンＦＤとなる領域にもｐ型半導体領域１２８を形成するようにしてもよい。
【００４５】
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
次いで、フォトリソグラフィにより、光電変換部ＰＤを形成する領域に開口部１３２を有するフォトレジスト膜１３０を形成する。
【００４６】
次いで、フォトレジスト膜１３０をマスクとしてリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入し、光電変換部ＰＤの電荷蓄積領域となるｎ型半導体領域１３４を形成する（図７（ａ），（ｂ））。
【００４７】
次いで、例えばアッシングにより、フォトレジスト膜１３０を除去する。
次いで、シリコン基板１１０の表面に、例えば熱酸化法やＣＶＤ法等により、酸化シリコン膜等よりなるゲート絶縁膜１３６を形成する。
【００４８】
次いで、ゲート絶縁膜１３６上に、ポリシリコン膜等の導電膜を堆積してパターニングし、転送トランジスタＭ１のゲート電極１３８を形成する（図７（ａ），（ｃ））。
【００４９】
次いで、フォトリソグラフィにより、フローティングディフュージョンＦＤを共有する２つの画素１２のうちの一方の光電変換部ＰＤを露出する開口部１４２を有するフォトレジスト膜１４０を形成する。開口部１４２は、フローティングディフュージョンＦＤを共有しない隣接画素１２の間の分離部にまで延在するように形成する。
【００５０】
次いで、フォトレジスト膜１４０及びゲート電極１３８をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、シリコン基板１１０の表面部に、光電変換部ＰＤを埋め込み型にするためのｐ型半導体領域１４４を形成する。ｐ型半導体領域１４４は、ゲート電極１３８から離間するように、当該ゲート電極１３８側に傾斜した斜め方向からイオン注入を行うことが望ましい（図８（ａ），（ｂ））。
【００５１】
次いで、例えばアッシングにより、フォトレジスト膜１４０を除去する。
次いで、フォトリソグラフィにより、フローティングディフュージョンＦＤを共有する２つの画素１２のうちの他方の光電変換部ＰＤを露出する開口部１４８を有するフォトレジスト膜１４６を形成する。開口部１４８は、フローティングディフュージョンＦＤを共有しない隣接画素１２の間の分離部にまで延在するように形成する。
【００５２】
次いで、フォトレジスト膜１４６及びゲート電極１３８をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、シリコン基板１１０の表面部に、光電変換部ＰＤを埋め込み型にするためのｐ型半導体領域１５０を形成する。ｐ型半導体領域１５０は、ゲート電極１３８から離間するように、当該ゲート電極１３８側に傾斜した斜め方向からイオン注入を行うことが望ましい。
【００５３】
これにより、フローティングディフュージョンＦＤを共有しない隣接画素１２の間の分離部には、ｐ型半導体領域１４４，１５０を構成するｐ型不純物が重複してイオン注入されてなる高濃度のｐ型半導体領域１５２が形成される（図９（ａ），（ｂ））。
【００５４】
ｐ型半導体領域１４４とｐ型半導体領域１５０とは、図８（ｂ）及び図９（ｂ）に示すように、異なる方向から行うイオン注入によって別々に形成される。したがって、ｐ型半導体領域１５２は、フォトレジスト膜１４０，１４６のパターンを変更するだけで形成することができ、ｐ型半導体領域１５２を形成するための特別な工程を追加する必要はない。
【００５５】
なお、本実施形態では簡略化のため４つの画素１２のみを示しておりｐ型半導体領域１５２が形成される場所は１箇所のみとなっているが、ｐ型半導体領域１５２は、列方向に光電変換部ＰＤが隣接する画素１２の間に周期的に形成される。
【００５６】
次いで、例えばアッシングにより、フォトレジスト膜１４６を除去する。
次いで、フォトリソグラフィにより、フローティングディフュージョンＦＤを共有する２つの画素１２のゲート電極１３８間の領域に開口部１５６を有するフォトレジスト膜１５４を形成する。
【００５７】
次いで、フォトレジスト膜１５４をマスクとしてリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入し、フローティングディフュージョンＦＤを構成するｎ型半導体領域１５８を形成する（図９（ａ），（ｃ））。
【００５８】
次いで、例えばアッシングにより、フォトレジスト膜１５４を除去する。
次いで、シリコン基板１１０の上に、フォトリソグラフィにより、ｐ型半導体領域１５２が設けられた領域上に開口部１６２を有するフォトレジスト膜１６０を形成する。なお、開口部１６２は、ウェルに所定の電圧を供給するためのウェルコンタクトを形成する領域に対応する。必ずしも総てのｐ型半導体領域１５２の上に開口部１６２を配置する必要はない。
【００５９】
次いで、フォトレジスト膜１６０をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、ｐ型半導体領域１５２とｐ型半導体領域１２２，１２８との間に、ｐ型半導体領域１６４を形成する（図１０（ａ），（ｂ））。
【００６０】
次いで、例えばアッシングにより、フォトレジスト膜１６０を除去する。
次いで、シリコン基板１１０の上に、例えばＣＶＤ法等により、酸化シリコン膜等の絶縁膜を堆積し、層間絶縁膜１６６を形成する。
【００６１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１６６に、ｐ型半導体領域１６４上に配されたコンタクトホール１６８を形成する。
【００６２】
次いで、層間絶縁膜１６６をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入し、コンタクトホール１６８内のシリコン基板１１０の表面部に、ｐ型コンタクト領域１７０を形成する。ｐ型コンタクト領域１７０は、ｐ型半導体領域１５２とコンタクトプラグ１７２との接続部に設けられる。
【００６３】
なお、ｐ型半導体領域１６４及びｐ型コンタクト領域１７０は、これらを挟む２つの画素１２が対称となる位置に配置することが望ましい。このように構成することで、これら画素１２における暗示のノイズの差を小さくすることができる。
【００６４】
また、ｐ型半導体領域１６４及びｐ型コンタクト領域１７０は、コンタクトプラグ１７２とｐ型半導体領域１５２，１２８との間のコンタクト抵抗を低減するためのものである。コンタクトプラグ１７２とｐ型半導体領域１５２，１２８との間のコンタクト抵抗が十分に低い場合には、ｐ型半導体領域１６４及びｐ型コンタクト領域１７０のうちの一方又は両方を設けなくてもよい。
【００６５】
次いで、例えば窒素雰囲気中で熱処理を行い、ｐ型コンタクト領域１７０の形成の際にシリコン基板１１０に導入された結晶欠陥を回復する。
【００６６】
なお、シリコン基板１１０に導入された結晶欠陥を回復するための熱処理は、ｐ型半導体領域１４４，１５０を形成した後、及びｐ型半導体領域１６４を形成した後にも行うことが望ましい。結晶欠陥の回復のしやすさという観点からは、ｐ型コンタクト領域１７０の形成後にだけ熱処理を行うよりも、ｐ型半導体領域１４４，１５０を形成した後、及びｐ型半導体領域１６４を形成した後に、複数回に分けて熱処理を行う方がよい。これにより、結晶欠陥を回復しやすくなり、暗時のノイズを低減することができる。
【００６７】
次いで、コンタクトホール１６８が設けられた層間絶縁膜１６６の上にバリアメタル及びタングステンを堆積後、これら導電膜をポリッシュバックし、コンタクトホール１６８内に配されたコンタクトプラグ１７２を形成する（図１０（ａ），（ｃ））。
【００６８】
この後、図示しない多層配線、カラーフィルタ、マイクロレンズ等を形成し、本実施形態による撮像装置を完成する。
【００６９】
このように、本実施形態によれば、埋め込みダイオードを有する撮像装置において、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上することができる。これにより、隣接する画素１２の間の信号のクロストークを抑制することができる。
【００７０】
［第２実施形態］
本発明の第２実施形態による撮像装置及びその製造方法について、図１１を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１１は、本実施形態による撮像装置及びその製造方法を示す平面図である。
【００７１】
第１実施形態では、列方向に隣接する画素１２の光電変換部ＰＤの間にｐ型半導体領域１５２を配置する例を示したが、行方向に隣接する画素１２の光電変換部ＰＤの間にｐ型半導体領域１５２を配置するように構成することもできる。
【００７２】
本実施形態による撮像装置では、素子分離領域１１２は、行方向に延在するストライプ状の活性領域１１２Ａを画定している。この活性領域１１２Ａの中に、行方向に並ぶ複数の画素１２の光電変換部ＰＤ、転送トランジスタＭ１及びフローティングディフュージョンＦＤが配されている。活性領域１１２Ａの列方向に隣接して、画素１２毎に設けられた活性領域１１２Ｂは、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を含む読み出し回路部が配置される領域である。
【００７３】
本実施形態による撮像装置の製造方法では、隣接する画素１２の光電変換部ＰＤのｐ型半導体領域を、第１実施形態の場合と同様にして、別々のイオン注入工程で形成する。すなわち、一の画素１２の光電変換部ＰＤを構成するｐ型半導体領域１４４を形成した後（図１１（ｂ））、当該一の画素１２の行方向に隣接する画素１２の光電変換部ＰＤを構成するｐ型半導体領域１５０を形成する（図１１（ｃ））。この際、これら画素１２の間に、ｐ型半導体領域１４４を形成する際に導入されるｐ型不純物とｐ型半導体領域１５０を形成する際に導入されるｐ型不純物との双方が導入される領域を設ける。これにより、ｐ型半導体領域１４４とｐ型半導体領域１５０との間に、これらよりも高濃度のｐ型半導体領域１５２を形成する。
【００７４】
このように構成することで、行方向に隣接する画素１２間の分離特性を高めることができ、隣接する画素１２への電荷の漏洩をより効果的に抑制することができる。
【００７５】
このように、本実施形態によれば、埋め込みダイオードを有する撮像装置において、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上することができる。これにより、隣接する画素１２の間の信号のクロストークを抑制することができる。
【００７６】
［第３実施形態］
本発明の第３実施形態による撮像装置及びその製造方法について、図１２を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２は、本実施形態による撮像装置及びその製造方法を示す平面図である。
【００７７】
第１及び第２実施形態では、列方向に隣接する画素１２の光電変換部ＰＤの間にｐ型半導体領域１５２を配置する例を示したが、隣接する画素１２の光電変換部ＰＤと電荷保持部ＭＥＭとの間にｐ型半導体領域１５２を配置するように構成することもできる。
【００７８】
グローバル電子シャッタ機能を備えた撮像装置は、光電変換部ＰＤとは別に電荷の保持が可能な電荷保持部ＭＥＭを備えている。電荷保持部ＭＥＭは、光電変換部ＰＤと同様の埋め込みダイオード構造により構成することができる。この場合、隣接する画素１２の光電変換部ＰＤのｐ型半導体領域と電荷保持部ＭＥＭのｐ型半導体領域との間に高濃度のｐ型半導体領域を設けることで、これらの間のポテンシャル障壁を高めることができる。
【００７９】
図１２（ａ）は、グローバル電子シャッタ機能を備えた撮像装置の平面レイアウトの一例を示している。列方向に隣接する画素１２の光電変換部ＰＤ、電荷保持部ＭＥＭ、フローティングディフュージョンＦＤは、１つの活性領域１１２Ａ内に配置される。このレイアウトでは、隣接する画素１２の光電変換部ＰＤと電荷保持部ＭＥＭとが隣り合って配置されるため、これらの間のポテンシャル障壁を高め、光電変換部ＰＤから隣の画素１２の電荷保持部ＭＥＭへの電荷の漏洩を抑制する必要がある。
【００８０】
そこで、本実施形態による撮像装置の製造方法では、隣接する画素１２の光電変換部ＰＤのｐ型半導体領域と電荷保持部ＭＥＭのｐ型半導体領域とを、第１実施形態の場合と同様にして、別々のイオン注入工程で形成する。すなわち、一の画素１２の光電変換部ＰＤを構成するｐ型半導体領域１４４を形成した後（図１２（ｂ））、当該一の画素１２の列方向に隣接する画素１２の電荷保持部ＭＥＭを構成するｐ型半導体領域１５０を形成する（図１２（ｃ））。この際、これら画素１２の間に、ｐ型半導体領域１４４を形成する際に導入されるｐ型不純物とｐ型半導体領域１５０を形成する際に導入されるｐ型不純物との双方が導入される領域を設ける。これにより、ｐ型半導体領域１４４とｐ型半導体領域１５０との間に、これらよりも高濃度のｐ型半導体領域１５２を形成する。
【００８１】
このように構成することで、行方向に隣接する画素１２間の分離特性を高めることができ、隣接する画素１２への電荷の漏洩をより効果的に抑制することができる。
【００８２】
このように、本実施形態によれば、埋め込みダイオードを有する撮像装置において、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上することができる。これにより、隣接する画素１２の間の信号のクロストークを抑制することができる。
【００８３】
［第４実施形態］
本発明の第４実施形態による撮像装置及びその製造方法について、図１３及び図１４を用いて説明する。第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１３は、本実施形態による撮像装置における画素の構成例を示す回路図である。図１４は、本実施形態による撮像装置の構造を示す平面図である。
【００８４】
本実施形態による撮像装置は、図１３に示すように、それぞれの画素１２が、２つの光電変換部ＰＤＡ，ＰＤＢと、２つの転送トランジスタＭ１Ａ，Ｍ１Ｂとを有する点で、第１実施形態による撮像装置とは異なっている。１つの画素１２の光電変換部ＰＤＡ，ＰＤＢは、１つのマイクロレンズ（図示せず）を共有しており、撮像光学系の異なる瞳領域を通過した光がそれぞれに入射するように構成されている。このように構成することで、光電変換部ＰＤＡからの信号と光電変換部ＰＤＢからの信号とに基づき、位相差方式の焦点検出が可能となる。
【００８５】
隣接する２つの画素１２で読み出し回路部（リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４）を共有している点は、第１実施形態による撮像装置と同様である。本実施形態による撮像装置では、２つの画素の４つの光電変換部ＰＤＡ，ＰＤＢが読み出し回路部を共有しているともいえる。
【００８６】
光電変換部ＰＤＡ，ＰＤＢは、例えばフォトダイオードである。光電変換部ＰＤＡのフォトダイオードは、アノードが接地電圧端子に接続され、カソードが転送トランジスタＭ１Ａのソースに接続されている。光電変換部ＰＤＢのフォトダイオードは、アノードが接地電圧端子に接続され、カソードが転送トランジスタＭ１Ｂのソースに接続されている。転送トランジスタＭ１Ａ，Ｍ１Ｂのドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノード、すなわちフローティングディフュージョンＦＤに接続されている。読み出し回路部の構成は、第１実施形態による撮像装置と同様である。
【００８７】
各行の制御線１４は、図１３に示す回路構成の場合、転送ゲート信号線ＴＸＡ，ＴＸＢ、リセット信号線ＲＥＳ、選択信号線ＳＥＬを含む。転送ゲート信号線ＴＸＡは、転送トランジスタＭ１Ａのゲートに接続される。転送ゲート信号線ＴＸＢは、転送トランジスタＭ１Ｂのゲートに接続される。リセット信号線ＲＥＳは、リセットトランジスタＭ２のゲートに接続される。選択信号線ＳＥＬは、選択トランジスタＭ４のゲートに接続される。
【００８８】
図１４は、本実施形態による撮像装置の画素領域１０の平面レイアウトを示す図である。図１４には、列方向に並ぶ４つの画素１２（図１３の４つの画素１２に対応）の構成要素のうち、光電変換部ＰＤ及び転送トランジスタＭ１Ａ，Ｍ１Ｂのみを示している。画素１２の他の構成要素、すなわちリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４は、図１４に示す画素配列の右側又は左側に配される。図１４において一点鎖線で囲まれた領域は、１つの画素１２の光電変換部ＰＤＡ，ＰＤＢ及び転送トランジスタＭ１Ａ，Ｍ１Ｂが配される領域を示している。
【００８９】
図１４のＡ−Ａ′線断面は、ウェルコンタクトが設けられていないほかは、図３（ｂ）に示す第１実施形態による撮像装置と同様である。隣接する画素１２の光電変換部ＰＤＡ，ＰＤＢのｐ型半導体領域（ｐ型半導体領域１４４，１５０）の間に、これらよりも高濃度のｐ型半導体領域１５２を設けることで、これら画素１２の分離特性を向上することができる。
【００９０】
１つの画素１２の光電変換部ＰＤＡと光電変換部ＰＤＢとは、同じ活性領域内に行方向に隣接して配される。光電変換部ＰＤＡと光電変換部ＰＤＢとは、ｐ型半導体領域１２２，１２８により分離される。１つの画素１２の光電変換部ＰＤＡ，ＰＤＢを構成するｐ型半導体領域１４４又はｐ型半導体領域１５０は、個別に設けられていてもよいし、図１４に示すように繋がっていてもよい。光電変換部ＰＤＡ，ＰＤＢの間の領域にもｐ型半導体領域１４４又はｐ型半導体領域１５０を配することで、ｐ型半導体領域１２２，１２８と相俟って、１つの画素１２の光電変換部ＰＤＡと光電変換部ＰＤＢとの間の分離特性を向上することができる。
【００９１】
このように、本実施形態によれば、埋め込みダイオードを有する撮像装置において、製造工程を複雑にすることなく、隣接して配置された埋め込みダイオードの間の分離性能を向上することができる。これにより、隣接する画素１２の間の信号のクロストークを抑制することができる。
【００９２】
［第５実施形態］
本発明の第５実施形態による撮像システムについて、図１５を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１５は、本実施形態による撮像システムの概略構成を示すブロック図である。
【００９３】
本実施形態の撮像システム２００は、上記第１乃至第４実施形態のいずれかの構成を適用した撮像装置１００を含む。撮像システム２００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１５に、上述の各実施形態のいずれかの撮像装置１００を適用したデジタルスチルカメラの構成例を示す。
【００９４】
図１５に例示した撮像システム２００は、撮像装置１００、被写体の光学像を撮像装置１００に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置１００に光を集光する光学系である。
【００９５】
撮像システム２００は、また、撮像装置１００から出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。例えば、信号処理部２０８は、入力信号に対して、ＲＧＢの画素出力信号をＹ，Ｃｂ，Ｃｒ色空間へ変換する変換処理や、ガンマ補正などの所定の画像処理を施す。
【００９６】
撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
【００９７】
更に撮像システム２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置１００と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は、少なくとも撮像装置１００と、撮像装置１００から出力された出力信号を処理する信号処理部２０８とを有すればよい。全体制御・演算部２１８及びタイミング発生部２２０は、撮像装置１００の制御機能の一部又は全部を実施するように構成してもよい。
【００９８】
撮像装置１００は、画像用信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置１００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部２０８は、画像用信号を用いて、画像を生成する。信号処理部２０８で生成された画像は、例えば記録媒体２１４に記録される。また、信号処理部２０８で生成された画像は、液晶ディスプレイなどからなるモニターに動画或いは静止画として映し出される。記録媒体２１４に記憶された画像は、プリンタなどによってハードコピーすることができる。
【００９９】
上述した各実施形態の撮像装置を用いて撮像システムを構成することにより、画素間のクロストークの少ない良質の画像を取得しうる撮像システムを実現することができる。
【０１００】
［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１６を用いて説明する。図１６は、本実施形態による撮像システム及び移動体の構成を示す図である。
【０１０１】
図１６（ａ）は、車載カメラに関する撮像システム３００の一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上述の各実施形態に記載の撮像装置１００のいずれかである。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像装置３１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１０２】
撮像システム３００は、車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。すなわち、制御ＥＣＵ３３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１０３】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１６（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システム３００を示した。車両情報取得装置３２０は、撮像システム３００を動作させ撮像を実行させるように指示を送る。上述の各実施形態の撮像装置１００を撮像装置３１０として用いることにより、本実施形態の撮像システム３００は、測距の精度をより向上させることができる。
【０１０４】
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１０５】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１０６】
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１０７】
また、上記実施形態では、信号電荷が電子（電荷蓄積領域や電荷保持領域がｎ型半導体領域）である撮像装置を例にして説明したが、本発明は信号電荷がホール（電荷蓄積領域や電荷保持領域がｐ型半導体領域）である撮像装置にも適用可能である。この場合、上述した各半導体領域は逆導電型となる。
【０１０８】
また、上記第１実施形態では、ｐ型半導体領域１５２が設けられた領域にウェルコンタクト（コンタクトプラグ１７２）を形成したが、ウェルコンタクトを配置する場所は特に限定されるものではなく、他の部分に配置するようにしてもよい。
【０１０９】
また、第５及び第６実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システムを例示したものであり、本発明の撮像装置を適用可能な撮像システムは図１５及び図１６に示した構成に限定されるものではない。
【０１１０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１１１】
ＰＤ…光電変換部
ＭＥＭ…電荷保持部
１２…画素
１００…撮像装置
１１０…シリコン基板
１１４，１１６，１２２，１２８，１４４，１５０，１５２，１６４，１７０…ｐ型半導体領域
１３４，１５８…ｎ型半導体領域
【図１】
2019033195.tif 000003
【図２】
2019033195.tif 000004
【図３】
2019033195.tif 000005
【図４】
2019033195.tif 000006
【図５】
2019033195.tif 000007
【図６】
2019033195.tif 000008
【図７】
2019033195.tif 000009
【図８】
2019033195.tif 000010
【図９】
2019033195.tif 000011
【図１０】
2019033195.tif 000012
【図１１】
2019033195.tif 000013
【図１２】
2019033195.tif 000014
【図１３】
2019033195.tif 000015
【図１４】
2019033195.tif 000016
【図１５】
2019033195.tif 000017
【図１６】
2019033195.tif 000018