(57)【要約】【課題】複数のドメインを有し、小さなＥＳＤ保護回路で良好なＥＳＤ保護が行われる半導体装置の実現を図る。【解決手段】第１高電源線６１および第１低電源線６０を有する第１ドメインと、前記第１高電源線から分離した第２高電源線６３および、前記第１低電源線から分離した第２低電源線６２を有する第２ドメインと、前記第１ドメインからの信号が入力され、前記第２ドメインに信号を出力する第１中継回路７１と、を有し、前記第１中継回路は、前記第１低電源線および前記第２高電源線に接続する第１差動回路を有する。【選択図】図１７
2019091946.tif 000002
【特許請求の範囲】
【請求項１】
第１高電源線および第１低電源線を有する第１ドメインと、
前記第１高電源線から分離した第２高電源線および、前記第１低電源線から分離した第２低電源線を有する第２ドメインと、
前記第１ドメインからの信号が入力され、前記第２ドメインに信号を出力する第１中継回路と、
を有し、
前記第１中継回路は、前記第１低電源線および前記第２高電源線に接続する第１差動回路を有する
ことを特徴とする半導体装置。
【請求項２】
前記第１中継回路は、前記第１高電源線および前記第１低電源線に接続する第１インバータを有し、
前記第１インバータからの信号が前記第１差動回路に入力される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ドメインからの信号が入力され、前記第１ドメインに信号を出力する第２中継回路を有する
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２中継回路は、前記第１高電源線および前記第１低電源線に接続する第２差動回路を有する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２中継回路は、前記第２高電源線および前記第１低電源線に接続する第１インバータを有し、
前記第２インバータからの信号が前記第２差動回路に入力される
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１差動回路は、第１トランジスタおよび第２トランジスタ、第３トランジスタ、第４トランジスタを有し、
前記第１トランジスタは前記第１低電源線と前記第２トランジスタとの間に設けられ、
前記第１トランジスタのゲートは前記第１インバータに接続され、
前記第２トランジスタは前記第２高電源線と前記第１トランジスタとの間に設けられ、
前記第２トランジスタのゲートは前記第３トランジスタおよび前記第４トランジスタに接続され、
前記第３トランジスタは前記第１低電源線と前記第４トランジスタとの間に設けられ、
前記第４トランジスタは前記第２高電源線と前記第３トランジスタとの間に設けられ、
前記第４トランジスタのゲートは前記第１トランジスタおよび前記第２トランジスタに接続される
ことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１中継回路は第３インバータを有し、
前記第３インバータからの信号が前記第１インバータに入力され、
前記第３トランジスタのゲートは前記第３インバータに接続する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１低電源線と前記第２低電源線との間に設けられた双方向ダイオードを有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１低電源線と前記第１高電源線との間に設けられた第１電源クランプ回路を有することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第２低電源線と前記第２高電源線との間に設けられた第２電源クランプ回路を有することを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記第１低電源線と前記第２高電源線との間に設けられた第３電源クランプ回路を有することを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、電源電圧の異なる回路を混載することが行われる。電源電圧の異なる複数の回路を搭載する場合、電源線を分離する必要がある。この場合、低（電位）電源線および高（電位）電源線の両方を分離する場合と、低電源線は共通に接続し、高電源線のみを分離する場合がある。また、同じ電源電圧であっても、アナログ回路などのノイズの影響を受けやすい回路については、両方の電源線を分離することが行われる。ここでは、少なくとも高電源線が分離された回路部分をドメインと称するものとする。
【０００３】
半導体装置では、静電気放電(Electro Static Discharge: ESD)によって損傷および誤動作が発生するなどの影響を受けることが知られており、放電から半導体装置を保護するＥＳＤ保護回路を設けることが行われる。半導体装置を損傷するＥＳＤモデルとして、外部静電気帯電物体からの損傷モデル（人体帯電モデルなど）、半導体装置自体の静電気帯電による損傷モデル(Charged Device Model: CDM)等があり、それらに対する試験方法なども規定されている。ＥＳＤ保護回路は、これらのＥＳＤモデルに対応する放電から半導体装置を保護する。ＥＳＤ保護回路は、外部との端子に直接接続される配線およびその配線に接続される素子について設けられる。
【０００４】
半導体装置が、１つの共通の高電源線および１つの共通の低電源線を有する場合には、外部端子に接続される部分にＥＳＤ保護回路を設ければよい。しかし、半導体装置が複数のドメインを有する場合、ドメイン間の信号経路がＥＳＤの影響を受け、信号経路の素子を損傷するという問題がある。そのため、複数のドメインを有する半導体装置では、ドメイン間の信号経路についてもＥＳＤを考慮し、保護する必要があることが知られている。
【０００５】
近年、消費電力低減のため、半導体装置の電源電圧の低下が著しいが、半導体装置のコア（論理）回路で所望の性能が得られる電源電圧が、プロセスの変動に伴い、チップごとに異なるという現象が生じている。この所望の性能が得られる電源電圧の範囲が、無視できないほど大きくなっており、低消費電力化のために電源電圧を低くすると、チップの歩留まりが低下したりチップが正常に動作しないという問題が発生する。そこで、製造時にコア回路で所望の性能が得られる電源電圧をチップ毎に測定し、測定した電源電圧で実際のコア回路の動作を行わせる。これにより、低消費電力化と歩留まりの向上が実現される。この場合、電圧が規定されている外部インターフェース用の入出力回路、ＰＬＬ回路、アナログ回路などのコア回路以外の回路については、電源電圧はそれぞれ所定の電圧に設定されており、プロセス変動の結果に応じて変化させることはない。したがって、例えば、アナログ回路は１．８Ｖの電源電圧で動作するように設計され、コア回路は１．８Ｖ以下で動作するように設計され、プロセス変動の結果に応じて１．８Ｖ以下の適切な電圧、例えば１．５Ｖで動作させることが行われる。このように電源電圧を変更する技術は、Adaptive Source Voltage (ASV)技術と呼ばれる。
【０００６】
ＡＳＶ技術を適用する場合、コア回路と他の回路の電源電圧が異なることになるため、各回路の電源を分離する、すなわち複数のドメインを設ける必要がある。前述のように、複数のドメインを設ける場合、低（電位）電源線および高（電位）電源線の両方を分離する場合と、低電源線は共通に接続し、高電源線のみを分離する場合がある。アナログ回路などのノイズの影響を受けやすい回路については、低電源線および高電源線の両方を分離する。ここでは、低電源線および高電源線の両方を分離する複数のドメインを有する半導体装置が対象である。
【０００７】
さらに、コア回路とアナログ回路の間の信号はデジタル信号であり、コア回路の信号をアナログ回路に入力しても、アナログ回路の信号をコア回路に入力しても問題を生じない場合もあるが、信頼性を考慮してレベルシフタを設ける場合がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−０１４２６３号公報
【特許文献２】特開２０１３−１８３１０７号公報
【特許文献３】特開２０１０−２３９０４６号公報
【非特許文献】
【０００９】
【非特許文献１】"ESD Protection Design for Mixed-Power Domains in 90nm CMOS with New Efficient Power Clamp and GND Current Trigger (GCT) Technique" Mototsugu Okushima, EOS/ESD SYMPOSIUM 06-205
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述のように、複数のドメインを設ける場合、各ドメインの端子に接続される部分のＥＳＤ保護だけでなく、ドメイン間、すなわちクロスドメイン部の信号経路についてもＥＳＤ保護を行う必要がある。クロスドメイン部の信号線にＣＤＭに対応するＥＳＤ保護回路を設ける場合、すべての信号線についてＥＳＤ保護回路を設ける必要があり、差動信号の場合には２つの信号についてＥＳＤ保護回路を設ける必要があり、ＥＳＤ保護回路の個数が非常に多くなる。ＥＳＤ保護回路は比較的面積の大きな回路であり、多数のＥＳＤ保護回路を設けるには大きな回路面積を必要とするという問題があった。近年、半導体装置の設計は、各種の回路について概略の設計が終了している回路ブロックがあらかじめ用意され、その中から仕様を満たす回路ブロックを選択して配置し、ブロック間のインターフェース部を設計するという手法が採用されている。複数のドメインを有する半導体装置を設計する場合には、各ドメインを選択して配置した後、クロスドメイン部の設計を行うが、クロスドメイン部のＥＳＤ保護回路があまり大きくなると、想定したエリア内に収めることができず、再設計という事態になることがある。このため、あまり大きな面積のＥＳＤ保護回路を設けることを前提として設計を行うことは難しいのが現状である。そのため、クロスドメイン部のＥＳＤ保護回路をできるだけ小さくすることが求められている。
【００１１】
また、複数のドメインを有する場合、異なるドメインの低電源線と高電源線の間にＥＳＤ保護回路を設けることにより、クロスドメイン部の信号線にＣＤＭに対応するＥＳＤ保護回路を設けない構成も提案されている。これにより、ＥＳＤ保護回路の個数は削減できるが、依然保護回路の個数が多く、ＥＳＤ保護回路の面積が大きいという問題がある。また、提案されている異なるドメインの低電源線と高電源線の間にＥＳＤ保護回路を設ける構成では、保護が不十分であるという問題があった。
【００１２】
実施形態によれば、複数のドメインを有し、ＥＳＤ保護回路が小さく、より良好なＥＳＤ保護が行われる半導体装置が実現される。
【課題を解決するための手段】
【００１３】
本発明の第１の態様の半導体装置は、第１ドメインと、第２ドメインと、第１中継回路と、を有する。第１ドメインは、第１高電源線および第１低電源線を有し、第２ドメインは、第１高電源線から分離した第２高電源線および、第１低電源線から分離した第２低電源線を有する。第１中継回路は、第１ドメインからの信号が入力され、第２ドメインに信号を出力する。第１中継回路は、第１低電源線および第２高電源線に接続する第１差動回路を有する。
【発明の効果】
【００１４】
実施形態の半導体装置では、クロスドメイン部における良好なＥＳＤ保護が、小さな保護回路で実現される。
【図面の簡単な説明】
【００１５】
【図１】図１は、複数のドメインを有する例示の半導体装置の上面図である。
【図２】図２は、半導体デバイスに設ける複数のドメインの例を示す図である。
【図３】図３は、コア部とアナログ部との間のクロスドメイン部の一般的な構成を示す図である。
【図４】図４は、図３のクロスドメイン部のトランジスタレベルの回路構成例を示す図である。
【図５】図５は、図３のクロスドメイン部にレベルシフタを設けず、ＣＣＤＩＦとＡＣＤＩＦの間で直接信号の入出力を行う場合のクロスドメイン部の構成例を示す図である。
【図６】図６は、図３の構成例において、低電源線を分離し、双方向ダイオードで接続した場合の構成を示す図である。
【図７】図７は、分離した低電源線を双方向ダイオードで接続しても、クロスドメイン部の信号経路の素子が損傷するという問題を説明する図である。
【図８】図８は、分離した低電源線を双方向ダイオードで接続しても、クロスドメイン部の信号経路の素子が損傷するという問題を説明する図である。
【図９】図９は、分離した低電源線を双方向ダイオードで接続しても、クロスドメイン部の信号経路の素子が損傷するという問題を説明する図である。
【図１０】図１０は、図６の構成例におけるレベルシフタの構成例を示す図である。
【図１１】図１１は、図６のレベルシフタにＣＤＭ保護回路を設けた例を示す図であり、（Ａ）がコア回路からアナログ回路への信号のレベルシフタを、（Ｂ）がアナログ回路からコア回路への信号のレベルシフタを示す。
【図１２】図１２は、第１実施形態の半導体装置（デバイス）におけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【図１３】図１３は、ＣＰＲＣ、ＣＰＲＣおよびＥＰＲＣの構成例を示す図であり、（Ａ）が時間ＭＯＳＦＥＴ型パワーレールクランプ(Timed MOSFET Type Power Rail Clamp: PRC)を、（Ｂ）が寄生バイポーラ型パワーレールクランプの例を示す。
【図１４】図１４は、第１中継回路および第２中継回路の構成を示す図であり、（Ａ）は第１中継回路を、（Ｂ）は第２中継回路を示す。
【図１５】図１５は、第２実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【図１６】図１６は、第３実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【図１７】図１７は、第１レベルシフタおよび第２レベルシフタの構成を示す図であり、（Ａ）は第１レベルシフタを、（Ｂ）は第２レベルシフタを示す。
【図１８】図１８は、第４実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【図１９】図１９は、第１レベルシフタおよび第２レベルシフタの構成を示す図であり、（Ａ）は第１レベルシフタを、（Ｂ）は第２レベルシフタを示す。
【図２０】図２０は、第４実施形態において、コア用低電源線を接地した時のＥＳＤによる電荷の流れを説明する図であり、（Ａ）がコア部および第１レベルシフタにおける電荷の流れを、（Ｂ）がアナログ部および第２レベルシフタにおける電荷の流れを示す。
【図２１】図２１は、第４実施形態において、アナログ用高電源線を接地した時のＥＳＤによるアナログ部および第２レベルシフタにおける電荷の流れを説明する図である。
【図２２】図２２は、第４実施形態の変形例の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図であり、（Ａ）が第１レベルシフタの構成を、（Ｂ）が第２中継回路の構成を示す。
【発明を実施するための形態】
【００１６】
実施形態について説明する前に、複数ドメインを有する半導体装置、およびＥＳＤ保護について説明する。
【００１７】
図１は、複数のドメインを有する例示の半導体装置の上面図である。
半導体装置（デバイス）１は、４辺に沿って配置された複数の端子２と、低（ＶＳＳ）電源線３と、複数のドメイン６Ａ−６Ｄと、を有する。複数の端子２は、ドメイン６Ａの高電源線に電源を供給する３個の端子２Ａと、ドメイン６Ｂの高電源線に電源を供給する２個の端子２Ｂと、ドメイン６Ｃおよび６Ｄの高電源線に電源を供給するそれぞれ１個の端子２Ｃおよび２Ｄと、を含む。
【００１８】
ドメイン６Ａ−６Ｄは、内部に低電源線、高電源線および回路部分をそれぞれ有し、各ドメインの低電源線は、低電源線３に接続される。したがって、図１の例示の半導体デバイスでは、ドメイン６Ａ−６Ｄの低（ＶＳＳ）電源線は相互に接続されている。ドメイン６Ａ−６Ｄの高（ＶＤＤ）電源線は、分離している。ドメイン６Ａの高電源線には、３個の端子２Ａから電源供給ライン４Ａを通してＶＤＤ１が供給され、ドメイン６Ｂの高電源線には、２個の端子２Ｂから電源供給ライン４Ｂを通してＶＤＤ２が供給される。ドメイン６Ｃの高電源線には、１個の端子２Ｃから電源供給ライン４Ｃを通してＶＤＤ３が供給され、ドメイン６Ｃの高電源線には、１個の端子２Ｄから電源供給ライン４Ｄを通してＶＤＤ４が供給される。電源供給ライン４Ａ−４Ｄと低（ＶＳＳ）電源線３の間に電源クランプ回路５が接続される。電源クランプ回路５は、外部静電気帯電物体による放電の影響から半導体デバイスを保護する回路であり、例えば、後述するＰＲＣ(Power Rail Clamp)回路などで実現される。
【００１９】
なお、図示していないが、低（ＶＳＳ）電源線３は、複数の端子２の残りの端子のいくつかに接続され、それらの端子には低電源ＶＳＳが供給される。さらに、複数の端子２のさらに残りの端子は、外部との入出力信号端子として利用され、その信号線と低電源線３または高電源線との間にはＥＳＤ保護回路（ＣＤＭ保護回路）が設けられる。
【００２０】
図２は、半導体デバイスに設ける複数のドメインの例を示す図である。
半導体デバイス１は、コア部(Core Logic Area)１１と、アナログ(Analog)部１２と、入出力規格に対応した動作を行うための複数のＩＦ部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７と、を有する。さらに、半導体デバイス１は、外部クロックとの同期を行うためのＰＬＬ部１４と、複数の端子１８と、を有する。アナログ部１２、複数のＩＦ部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７およびＰＬＬ部１４は、設計時に機能マクロとして提供される。複数の部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７、アナログ部１２およびＰＬＬ部１４は、コア部１１との間で信号の入出力を行う。
【００２１】
コア部１１は、前述のＡＳＶにより電源電圧が設定され、複数の部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７は、規格に応じた電源電圧で信号の入出力を行う。また、アナログ部１２およびＰＬＬ部１４は、所定の電源電圧で動作する。そのため、複数の部分１３、１５、１６、１７、アナログ部１２およびＰＬＬ部１４の電源は、少なくともコア回路１１と異なる電圧に設定可能であることが求められ、コア回路１１の間で異なる電源電圧での信号の入出力を行うクロスドメイン部が設けられる。
【００２２】
以下、コア部１１とアナログ部１２との間のクロスドメイン部を例として説明を行うが、同様の説明がコア部１１と他の部分との間でも有効である。
図３は、コア部１１とアナログ部１２との間のクロスドメイン部の一般的な構成を示す図である。
【００２３】
コア部１１は、低（電位）電源線(VSS_core)５０と、コア用高（電位）電源線(VDD_core(ASV)５１と、コア(core)回路２１と、コアクロスドメインインターフェース(CCDIF)２２と、コアパワーレールクランプ(CPRC)２３と、を有する。アナログ部１２は、低電源線(VSS_IP)５０と、アナログ用高電源線(VDD_IP)５２と、アナログ(Analog)回路３１と、アナログクロスドメインインターフェース(ACDIF)３２と、アナログパワーレールクランプ(APRC)３３と、を有する。このように、コア部１１の低電源線(VSS_core)とアナログ部１２の低電源線(VSS_IP)は、共通である。低電源線の電圧は０Ｖであり、コア用高電源線(VDD_core(ASV)５１の電圧はプロセスに応じて設定される。パワーレールクランプは、広く知られた回路であり、詳細は後述する。一般に、コア回路２１は回路規模の大きな回路であり、アナログ回路３１はコア回路３１に比べて回路規模が小さく、コア部１１の電源間容量は、アナログ部１２の電源間容量に比べて大きくなっている。
【００２４】
クロスドメイン部は、ＣＣＤＩＦ２２からのＡＣＤＩＦ３２に出力されるデジタル信号のレベルを変換する第１レベルシフタ４１と、ＡＣＤ３２からＣＣＤ２２に出力されるデジタル信号のレベルを変換する第２レベルシフタ４２と、を有する。第１レベルシフタ４１および第２レベルシフタ４２は、低電源線５０、コア用高電源線(VDD_core(ASV))５１およびアナログ用高電源線(VDD_IP)５２に接続される。
【００２５】
ＣＣＤＩＦ２２は、コア回路２１がアナログ回路３１を制御するデジタル信号を出力すると共に、レベル変換されたアナログ処理の結果を示すデジタル信号を受けてコア回路２１に出力する。ＡＤＣＩＦ３２は、レベル変換されたアナログ回路３１を制御するデジタル信号を受けてアナログ回路３１に出力すると共に、アナログ回路３１が出力するアナログ処理の結果を示すデジタル信号を出力する。このように、ＣＣＤＩＦ２２およびＡＤＣＩＦ３２は、デジタル回路である。アナログ回路３１は、アナログ回路３１を制御するデジタル信号を受けて動作し、アナログ処理の結果を示すデジタル信号を出力する。アナログ回路３１、必要に応じて、アナログコンパレータ、Ｄ／Ａ変換器、Ａ／Ｄ変換器等を有する。
【００２６】
図４は、図３のクロスドメイン部のトランジスタレベルの回路構成例を示す図である。
ＣＣＤＩＦ２２は、コア回路２１からアナログ回路３１に出力される信号Ｓ１を駆動するドライバ２４と、アナログ回路３１からコア回路２１に出力される信号を受けて信号Ｓ４を出力するレシーバ２５と、を有する。ＡＣＤＩＦ３２は、コア回路２１からアナログ回路３１に出力される信号を受けて信号Ｓ２を出力するレシーバ３４と、アナログ回路３１からコア回路２１に出力される信号Ｓ３を駆動するドライバ３５と、を有する。ここでは、ドライバ２４、３５およびレシーバ３４、２５は、インバータで形成される。
【００２７】
レベルシフタ４１は、信号Ｓ１を反転した信号を受ける直列２段に接続された２個のインバータと、差動増幅回路と、を有する。２個のインバータは、コア用高電源線５１と低電源線５０との間に接続され、差動増幅回路は、アナログ用高電源線５２と低電源線５０との間に接続される。したがって、２個のインバータの出力信号は、コア用高電源線(VDD_core(ASV))５１の電圧を電源電圧とする信号である。差動増幅回路は、アナログ用高電源線(VDD IP)５２の電圧を電源電圧とする回路であるが、コア用高電源線(VDD_core(ASV))５１の電圧を電源電圧とする信号に応じて動作する。レベルシフタ４２は、レベルシフタ４１に類似の回路構成を有する。レベルシフタ４１および４２の回路構成は、広く知られており、これ以上の説明は省略する。なお、前述のように、ＡＳＶはプロセスバラツキに応じて、コア部の電源電圧を、所定値以下の値に適宜設定する。以下の説明では、アナログ部は所定の電源電圧（例えば、１．８Ｖ）で設計され、コア部の電源電圧は、１．８Ｖ以下で、所望の性能が得られる電圧に設定される。そのため、コア部、アナログ部およびそのクロスドメイン部に配置されるトランジスタとの耐圧は、所定の電圧値以上であるように設定される。これは、以下の説明でも同様である。
【００２８】
図３のクロスドメイン部の構成例では、レベルシフタを設けたが、コア部とアナログ部の電源電圧が同じかまたは差が小さい場合には、レベルシフタを設けず、ＣＣＤＩＦ２２とＡＣＤＩＦ３２の間で直接信号の入出力を行う。
【００２９】
図５は、図３のクロスドメイン部にレベルシフタを設けず、ＣＣＤＩＦ２２とＡＣＤＩＦ３２の間で直接信号の入出力を行う場合のクロスドメイン部の構成例を示す図である。図５の（Ａ）がコア回路２１からアナログ回路３１への信号に関係する部分を、図５の（Ｂ）がアナログ回路３１からコア回路２１への信号に関係する部分を示す。図５の（Ａ）および（Ｂ）における低電源線５０、コア用高電源線(VDD_core(ASV))５１およびアナログ用高電源線(VDD IP)５２は、図４に示すように接続されるが、図示を容易にするために図５のように示している。以下の説明でも、説明無しに図５の表示方法が使用される。
【００３０】
図５の（Ａ）に示すコア回路２１からアナログ回路３１への信号に関係するクロスドメイン部の回路は、レベルシフタを設けず、ＣＣＤＩＦ２２のドライバ２４の出力が、ＡＣＤＩＦ３２のレシーバ３４に直接入力することが図４と異なる。図５の（Ｂ）に示すアナログ回路３１からコア回路２１への信号に関係する部分は、レベルシフタを設けず、ＡＣＤ３２のドライバ３５の出力が、ＣＣＤＩＦ２２のレシーバ２５に直接入力することが図４と異なる。
【００３１】
アナログ回路のような雑音の影響を受けやすい回路の場合、高電源線だけでなく、低電源線も分離し、低電源線および高電源線を介した雑音の影響を低減することが望ましい。低電源線を分離するには、あるドメインの低電源線を他のドメインの低電源線に接続せず、各ドメインの低電源線を端子に接続し、端子を通して０Ｖを供給する。なお、各ドメインの低電源線および高電源線の間にはＥＳＤ保護回路が接続される。
【００３２】
また、分離した低電源線を、双方向ダイオードを介して接続することにより、低電源線の電位の安定性を向上することが行われる。一般に、双方向ダイオードを介して接続した低電源線も、分離した低電源線と称され、ここで説明する実施形態でも同様である。
【００３３】
図６は、図３の構成例において、低電源線を分離し、双方向ダイオードで接続した場合の構成を示す図である。
図６に示すように、図３の低電源線５０は、コア部の低電源線(VSS_core)５３と、アナログ部の低電源線(VSS_IP)５４と、に分離され、双方向ダイオード５５を介して接続される。上記のように、双方向ダイオード５５を設けない場合もあり得る。
【００３４】
レベルシフタ６１および６２は、図３のレベルシフタ４１および４２に対応するが、コア部の高電源線５１と低電源線５３、およびアナログ部の高電源線５２と低電源線５４に接続されることが異なる。
【００３５】
前述のように、クロスドメイン部の信号経路はＥＳＤの影響を受け、信号経路の素子が損傷するという問題がある。上記のように双方向ダイオード５５を設けない場合には、ＥＳＤの影響を強く受ける。双方向ダイオード５５を設ければ、２本の低電源線それぞれの電位をダイオードのオン電圧程度に抑えることができるが、依然ＥＳＤの影響を受け、信号経路の素子が損傷するという問題がある。以下、この問題について説明する。
【００３６】
図７から図９は、分離した低電源線を双方向ダイオードで接続しても、クロスドメイン部の信号経路の素子が損傷するという問題を説明する図である。図７から図９は、図５の（Ａ）のレベルシフタを設けない場合の構成を例としている。
【００３７】
一般に、コア部の回路素子数はアナログ部の回路素子数より多く、コア部の電源間容量はアナログ部の電源間容量より大きい。図７では、このことを、コア部の電源間容量に相当する容量Ｃ１がコア部の高電源線５１と低電源線５３の間に接続され、アナログ部の電源間容量に相当する容量Ｃ２がアナログ部の高電源線５２と低電源線５４の間に接続される形で示している。
【００３８】
図７に示すように、半導体デバイスがプラス帯電し、高電源線および低電源線等に正電荷が蓄積されているとする。この状態で、アナログ部の低電源線５４が接続される端子がグランドに設置されたと仮定する。これにより、図８に示すように、半導体デバイスに帯電している正電荷が、アナログ部の低電源線５４を介してグランドに流れ出す。最終的に半導体デバイスに帯電している正電荷は、すべてグランドに流れ出し、半導体デバイスの電位は０Ｖになるが、それに至る途中の段階で、電源間容量の差に応じて正電荷の分布に差が生じる。コア部の正電荷は、高電源線５１と低電源線５３間に接続された保護回路を介してコア部の低電源線５３に流れ、さらに双方向ダイオード５５を介してアナログ部の低電源線５４に流れる。この時、容量Ｃ１が容量Ｃ２よりも大きいために放電に要する時間の差が発生し、コア部の電位がアナログ部の電位に比べて高い状態が発生する。そのため、コア部の高電源線５１の電位は、アナログ部の低電源線５４の電位より高い状態になる。これにより、図９に示すように、ドライバ２４のＰＭＯＳトランジスタＰＴｒ１がオンし、レシーバ３４のＮＭＯＳトランジスタＮＴｒ２のゲートに高電圧が印加され、ＮＴｒ２のゲート破壊が発生する。
【００３９】
以上の説明は、低電源線を双方向ダイオードで接続した場合であるが、双方向ダイオードで接続しない場合には、端子が接地されないドメインの電荷は基板を介して放電されるため、放電に長時間を要し、電圧差がより大きくなりやすい。そのため、素子の破壊が一層発生しやすい。
また、図７から図９の説明は、図５の（Ａ）のレベルシフタを設けない場合の構成を例としているが、レベルシフタを設ける場合も同様である。
【００４０】
図１０は、図６の構成例におけるレベルシフタ６１の構成例を示す図である。
図１０に示すように、レベルシフタ６１は、ドライバ２４からの信号を受ける直列２段に接続された２個のインバータと、差動増幅回路と、を有する。２個のインバータは、コア用高電源線５１と低電源線５３との間に接続され、差動増幅回路は、アナログ用高電源線５２と低電源線５４との間に接続される。したがって、２個のインバータのＰＭＯＳトランジスタと差動増幅回路の受信部のＮＭＯＳトランジスタＴｒＡおよびＴｒＸＡは、図７から図９で説明したＰｔｒ１とＮＴｒ２と同じ関係にあり、ゲート破壊の問題が発生する。
【００４１】
上記のゲート破壊からトランジスタを保護する回路として、ＮＭＯＳトランジスタのゲートへの信号線に、抵抗と放電用トランジスタからなる放電クランプ回路を設けることが知られている。これは、ＣＤＭに対応するＥＳＤから回路を保護するため、ＣＤＭ保護回路と称される。
【００４２】
図１１は、図６のレベルシフタにＣＤＭ保護回路を設けた例を示す図であり、（Ａ）がコア回路からアナログ回路への信号のレベルシフタ６１を、（Ｂ）がアナログ回路からコア回路への信号のレベルシフタ６２を示す。
【００４３】
図１１の（Ａ）に示すように、レベルシフタ６１は、差動増幅回路を有し、その受信部の２個のＮＭＯＳトランジスタのゲート信号の経路にそれぞれ保護回路を設ける。具体的には、２個のインバータの出力から２個のＮＭＯＳトランジスタのゲートに至る２つの信号経路に、抵抗Ｒ１１とＮＭＯＳトランジスタＮＴｒ１１からなる保護回路と、抵抗Ｒ１２とＮＭＯＳトランジスタＮＴｒ１２からなる保護回路と、を設ける。Ｒ１１およびＲ１２はそれぞれ信号経路に直列に接続される。ＮＴｒ１１とＮＴｒ１２は、Ｒ１１およびＲ１２と差動増幅回路の２個のＮＭＯＳトランジスタのゲートの間の経路と、アナログ部の低電源線５４との間に接続される。
【００４４】
同様に、図１１の（Ｂ）に示すように、レベルシフタ６２では、抵抗Ｒ２１とＮＭＯＳトランジスタＮＴｒ２１からなる保護回路と、抵抗Ｒ２２とＮＭＯＳトランジスタＮＴｒ２２からなる保護回路と、が設けられる。Ｒ２１およびＲ２２はそれぞれ信号経路に直列に接続される。ＮＴｒ２１とＮＴｒ２２は、Ｒ２１およびＲ２２と差動増幅回路の２個のＮＭＯＳトランジスタのゲートの間の経路と、コア部の低電源線５３との間に接続される。
【００４５】
図１１に示すように、クロスドメイン部の各信号について、差動信号の場合には２個のＣＤＭ保護回路が必要であり、信号数が増加すればそれに応じてＣＤＭ保護回路の個数も増加する。ＣＤＭ保護回路は高速の放電に対応する必要があり、伝送される信号を遅延しないことが求められるため、大きな面積の回路であり、個数が増加すると、回路面積が大きな問題になる。また、図１１のレベルシフタは、内部の双方向ダイオード５５を有しており、このために回路面積が一層増加する。発明者は、以上のような理由で、設計システムで、レベルシフタをスタンダードセルとして提供するのが難しいという問題を見出した。さらに、発明者は、シミュレーションにおいても、クロスドメイン部のＣＤＭ保護回路を考慮する必要があり、シミュレーションが複雑になり、工数の増加を招くという問題も見出した。以上の通り、発明者は、クロスドメイン部において、信号経路ごとにＣＤＭ保護回路を設けることは好ましくなく、実際の適用が難しいことを見出した。
【００４６】
なお、図６に示すような構成例において、レベルシフタを設けず、一方のドメインの高電源線と他方のドメインの高電源線の間、および一方のドメインの低電源線と他方のドメインの低電源線の間に、パワーレールクランプを設けることが行われる。パワーレールクランプは、面積の大きな回路であり、回路面積の低減が望まれている。
【００４７】
以下に説明する実施形態の半導体装置では、クロスドメイン部でのＥＳＤ保護のための保護回路を、小さな規模（面積）で実現する。
【００４８】
図１２は、第１実施形態の半導体装置（デバイス）におけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
第１実施形態の半導体デバイスは、図１に示したような複数のドメインを有し、複数のドメインには、コア部とアナログ部が含まれる。コア部の電源電圧は、製造プロセスの変動に応じて、アナログ部の電源電圧以下に適宜設定される。ただし、複数のドメインは、コア部およびアナログ部に限定されず、コア部およびアナログ部は、説明のための例示に過ぎない。
【００４９】
図１２に示すように、コア部は、コア用低（電位）電源線(VSS_core)６０と、コア用高（電位）電源線(VDD_core(ASV)６１と、コア(core)回路６４と、コアクロスドメインインターフェース(CCDIF)６５と、コアパワーレールクランプ(CPRC)６６と、を有する。アナログ部は、アナログ用低電源線(VSS_IP)６２と、アナログ用高電源線(VDD_IP)６３と、アナログ(Analog)回路６７と、アナログクロスドメインインターフェース(ACDIF)６８と、アナログパワーレールクランプ(APRC)６９と、を有する。以上の要素は、図３を参照して説明したものに対応するので、説明は省略する。なお、ＣＰＲＣ６６およびＡＰＲＣ６９は、１個に限定されず、複数個が低電源線と高電源線間に適宜配置される。
【００５０】
クロスドメイン部には、ＣＣＤＩＦ６５からの出力をＡＣＤＩＦ６８に中継する第１中継回路７１と、ＡＣＤＩＦ６９からの出力をＣＣＤＩＦ６５に中継する第２中継回路７２と、拡張パワーレールクランプ(EPRC)７０と、が設けられる。
【００５１】
コア部の低電源線(VSS_core)６０とアナログ部の低電源線(VSS_IP)６２は、分離されている。第１中継回路７１および第２中継回路７２は、アナログ用高電源線(VDD_IP)６３とコア用低電源線(VSS_core)６０の間に接続され、それぞれバッファを有する。ＥＰＲＣ７０は、アナログ用高電源線(VDD_IP)６３とコア用低電源線(VSS_core)６０の間に接続される。ＣＰＲＣ６６からＥＰＲＣ７０に至るコア用低電源線６０を含む配線（Ｙで示す）の抵抗は少なくとも１Ω以下であり、できるだけ低いことが望ましい。同様に、ＡＰＲＣ６９からＥＰＲＣ７０に至るアナログ用高電源線６３を含む配線（Ｘで示す）の抵抗は少なくとも１Ω以下であり、できるだけ低いことが望ましい。このため、第１中継回路７１および第２中継回路７２は、アナログ用高電源線６３およびコア用低電源線６０のＥＰＲＣ７０が接続されるノードの近傍に接続される。なお、Ｘ及びＹで示す配線を半導体素子の多層配線構造の金属配線（例えば銅やアルミニウム）により形成することで、Ｘ及びＹで示す配線の低抵抗化を図ってもよい。
【００５２】
図１３は、ＣＰＲＣ６６、ＣＰＲＣ６９およびＥＰＲＣ７０の構成例を示す図であり、（Ａ）が時間ＭＯＳＦＥＴ型パワーレールクランプ(Timed MOSFET Type Power Rail Clamp: PRC)を、（Ｂ）が寄生バイポーラ型パワーレールクランプの例を示す。
【００５３】
時間ＭＯＳＦＥＴ型パワーレールクランプは、現在広く使用されているもので、抵抗・容量タイマ１０５と、インバータ１０５と、大面積ＮＭＯＳ１０６と、を有する。抵抗・容量タイマ１０５は、グランドライン１０３と電源ライン１０４間に直列に接続された容量Ｃおよび抵抗Ｒを有する。端子１０１または１０２を介してグランドライン１０３または電源ライン１０４に発生したサージ電圧は、抵抗Ｒと容量Ｃにより変化が鈍る。そのため、通常動作時の小さなサージ電圧の場合にはインバータ１０５の出力を変化せず、大面積ＮＭＯＳ１０６のＴｒ１が導通することは無い。これに対して、ＥＳＤに起因するサージ電圧が発生すると、抵抗Ｒと容量Ｃによる変化の鈍りがあっても、インバータ１０５の入力レベルが閾値を超えて、インバータ１０５の出力が変化し、大面積ＮＭＯＳ１０６のＴｒ１が導通する。これにより、電源ライン１０４のサージ電圧は、Ｔｒ１を通してグランドライン１０３に流れるため、他の回路を保護する。
【００５４】
寄生バイポーラ型パワーレールクランプは、グランドライン１１３と電源ライン１１４間に直列に接続されたＮＭＯＳＴｒ２およびシリサイドブロック１１６と、電源ライン１１４を入力とし、出力がＴｒ２のゲートに接続されるインバータ１１７と、を有する。電源ライン１１４にサージ電圧が発生すると、Ｔｒ２に寄生バイポーラトランジスタが形成され、ＥＳＤサージをグランドライン１１３に流す。Ｔｒ２は、フィンガー回路で形成されるが、ＥＳＤ時に並列に動作せずある保護回路に電流が集中するという問題があった。この問題を回避するためにバラスト抵抗が使用されるが、図１３の（Ｂ）の回路では、バラスト抵抗としてしりサイドブロック１１６を使用している。
【００５５】
図１３のパワーレールクランプは、広く知られている回路であり、詳細な説明は省略する。また、実施形態で使用されるパワーレールクランプは、図１３に例示した回路に限定されない。
【００５６】
図１４は、第１中継回路７１および第２中継回路７２の構成を示す図であり、（Ａ）は第１中継回路７１を、（Ｂ）は第２中継回路７２を示す。
【００５７】
図１４の（Ａ）に示すように、第１中継回路７１は、直列に２段接続されたインバータを有する。２個のインバータは、アナログ用高電源線(VDD_IP)６３とコア用低電源線(VSS_core)６０の間に接続され、アナログ用高電源線６３およびコア用低電源線６０から電源供給を受けて動作する。
【００５８】
図１４の（Ｂ）に示すように、第２中継回路７２は、直列に２段接続されたインバータを有する。２個のインバータは、アナログ用高電源線(VDD_IP)６３とコア用低電源線(VSS_core)６０の間に接続され、アナログ用高電源線６３およびコア用低電源線６０から電源供給を受けて動作する。
【００５９】
なお、図１４の（Ａ）および（Ｂ）では図示していないが、図１２に示すように、コア用高電源線６１とコア用低電源線６０の間にはＣＰＲＣ６６が接続され、アナログ用高電源線６３とアナログ用低電源線６２の間にはＡＰＲＣ６９が接続されている。さらに、アナログ用高電源線６３とコア用低電源線６０の間にはＥＰＲＣ７０が接続されている。
【００６０】
図１４の構成では、コア用低電源線６０、コア用高電源線６１、アナログ用低電源線６２およびアナログ用高電源線６３の何れかが接地されても、トランジスタのゲートに高電圧が印加されることが抑制されるため、ＥＳＤに起因するゲート破壊を抑制できる。例えば、コア用低電源線６０が接地された場合、コア回路６４およびドライバ７４は、ＣＰＲＣ６６により保護されており、アナログ部から直接信号を受けないので、トランジスタの破壊を抑制できる。さらに、コア用高電源線６１の電荷はＣＰＲＣ６６を介して放電されるので、ドライバ７４が高電圧を出力することも抑制される。
【００６１】
第１中継回路７１のバッファは、アナログ用高電源線６３とコア用低電源線６０に接続されているが、その間にはＥＰＲＣ７０が接続されているため保護される。また、インバータを形成するゲートに印加される信号は、ドライバ７４からの出力であり、高電圧にならないので、ゲートに高電圧が印加されることは抑制される。アナログ用高電源線６３の電荷は、ＥＰＲＣ７０を介して放電されるため、第１中継回路７１のバッファが高電圧を出力することも抑制される。レシーバ７５のトランジスタのゲートには第１中継回路７１のバッファの出力が印加されるが、図１２のＸで示す配線の抵抗が低いことにより（例えば１Ω以下）、バッファの出力が高電圧になることは抑制されるため、素子（トランジスタ）の破壊を抑制できる。
【００６２】
さらに、図１２のＸで示す配線の抵抗が低いことにより（例えば１Ω以下）、アナログ用高電源線６３の電荷はＥＰＲＣ７０を介して放電されるため、ドライバ７６から高電圧が出力されることは抑制され、第２中継回路７２のバッファのトランジスタの破壊を抑制できる。同様に、図１２のＹで示す配線の抵抗が低いことにより（例えば１Ω以下）、第２中継回路７２のバッファが高電圧を出力することも抑制されるため、レシーバ７７のトランジスタの破壊を抑制できる。
【００６３】
以上説明したように、第１実施形態では、ＥＳＤによりトランジスタのゲートに高電圧が印加されることを抑制するため、素子の破壊を抑制できる。
【００６４】
図１２に示すように、第１実施形態では、ＣＰＲＣ６６およびＡＰＲＣ６９に加えて、ＥＰＲＣ７０をアナログ用高電源線６３とコア用低電源線６０の間に接続しているが、コア用高電源線６１とアナログ用低電源線６２の間にはパワーレールクランプを接続していない。したがって、面積の大きなパワーレールクランプの増加数を１／２にできる。また、クロスドメイン部の信号線ごとに保護回路を設ける場合に比べて大幅に回路面積を低減できる。
【００６５】
図１５は、第２実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
第２実施形態は、コア用低電源線６０とアナログ用低電源線６２の間に双方向ダイオード９０を接続したことが第１実施形態と異なり、他は同じである。第２実施形態では、第１実施形態と同様の効果が得られ、さらに双方向ダイオード９０が設けられているために、第１コア用低電源線６０とアナログ用低電源線６２の安定性が向上する。
【００６６】
図１６は、第３実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【００６７】
第３実施形態は、第１中継回路７１および第２中継回路７２の代わりに、第１レベルシフタ８１および第２レベルシフタ８２を設けたことが第１実施形態と異なり、他は同じである。
【００６８】
第１レベルシフタ８１および第２レベルシフタ８２は、コア用高（電位）電源線(VDD_core(ASV)６１、アナログ用高電源線(VDD_IP)６３およびコア用低電源線(VSS_core)６０に接続され、それらから電源供給を受けて動作する。
【００６９】
図１７は、第１レベルシフタ８１および第２レベルシフタ８２の構成を示す図であり、（Ａ）は第１レベルシフタ８１を、（Ｂ）は第２レベルシフタ８２を示す。
【００７０】
図１７の（Ａ）に示すように、第１レベルシフタ８１は、直列に２段接続されたインバータと、差動増幅回路と、を有する。２個のインバータは、コア用高（電位）電源線(VDD_core(ASV)６１とコア用低電源線(VSS_core)６０の間に接続され、コア用高電源線６１およびコア用低電源線６０から電源供給を受けて動作する。差動増幅回路は、アナログ用高電源線(VDD_IP)６３とコア用低電源線(VSS_core)６０の間に接続され、アナログ用高電源線６３およびコア用低電源線６０から電源供給を受けて動作する。
【００７１】
図１７の（Ｂ）に示すように、第２レベルシフタ８２は、直列に２段接続されたインバータと、差動増幅回路と、を有する。２個のインバータは、アナログ用高電源線(VDD_IP)６２とコア用低電源線(VSS_core)６０の間に接続され、アナログ用高電源線６３およびコア用低電源線６０から電源供給を受けて動作する。差動増幅回路は、コア用高（電位）電源線(VDD_core(ASV)６１とコア用低電源線(VSS_core)６０の間に接続され、コア用高電源線６１およびコア用低電源線６０から電源供給を受けて動作する。
【００７２】
なお、図示していないが、図１６に示すように、コア用高電源線６１とコア用低電源線６０の間にはＣＰＲＣ６６が接続され、アナログ用高電源線６３とアナログ用低電源線６２の間にはＡＰＲＣ６９が接続されている。さらに、アナログ用高電源線６３とコア用低電源線６０の間にはＥＰＲＣ７０が接続されている。
【００７３】
図１７の構成では、コア用低電源線６０、コア用高電源線６１、アナログ用低電源線６２およびアナログ用高電源線６３の何れが接地されても、トランジスタのゲートに高電圧が印加されることが抑制されるため、ＥＳＤに起因するゲート破壊を抑制できる。これは、第１実施形態で説明したのと同様であり、第４実施形態で再度説明するので、詳細な説明は省略する。
【００７４】
図１８は、第４実施形態の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図である。
【００７５】
第４実施形態は、コア用低電源線６０とアナログ用低電源線６２の間に双方向ダイオード９０を接続したことが第３実施形態と異なり、他は同じである。第４実施形態では、双方向ダイオード９０が設けられているために、第３実施形態より第１コア用低電源線６０とアナログ用低電源線６２の安定性が向上する。
【００７６】
図１９は、第１レベルシフタ８１および第２レベルシフタ８２の構成を示す図であり、（Ａ）は第１レベルシフタ８１を、（Ｂ）は第２レベルシフタ８２を示す。
図１９は、コア用低電源線６０とアナログ用低電源線６２の間に双方向ダイオード９０を接続したことが図１７と異なる。
【００７７】
図２０は、第４実施形態において、コア用低電源線６０を接地した時のＥＳＤによる電荷の流れを説明する図であり、（Ａ）がコア部および第１レベルシフタにおける電荷の流れを、（Ｂ）がアナログ部および第２レベルシフタにおける電荷の流れを示す。
【００７８】
まずＣＰＲＣ６６、ＡＰＲＣ６９およびＥＰＲＣ７０が無い場合を考える。この場合、コア用低電源線６０のノードＮ１を接地すると、図２０の（Ａ）において破線で示すように、コア用高電源線６１側の電荷は、コア部を形成する回路のトランジスタを通して放電する。そのうち、第１レベルシフタ８１のＩｎｖ１およびＩｎｖ２を通して放電する電荷は、第１レベルシフタ８１の差動増幅回路の受信部のＮＭＯＳトランジスタＮＴｒ３１およびＮＭＯＳトランジスタＮＴｒ３２を介してコア用低電源線６０に流れる。その場合、ＮＴｒ３１およびＮＴｒ３２のゲートに高電圧が印加されることになる。そのため、ＣＰＲＣ６６を設けて、コア用低電源線６０のノードＮ１を接地した時に、コア用高電源線６１側の電荷がコア部を形成する回路のトランジスタを通さずに、ＣＰＲＣ６６を介して放電するようにする。アナログ用低電源線６２を接地した場合を考えれば、同様にＡＰＲＣ６９も必要である。このように、各ドメインに設けられるパワーレールクランプは、各ドメインにおける放電がドメイン内の回路のトランジスタを通して放電しないようにするために必要である。
【００７９】
次に、ＣＰＲＣ６６およびＡＰＲＣ６９が設けられ、ＥＰＲＣ７０が無い場合を考える。この場合、コア用低電源線６０のノードＮ１を接地すると、図２０の（Ｂ）において破線で示すように、アナログ用高電源線６３側の電荷は、アナログ部を形成する回路のトランジスタ及び第２レベルシフタのＩｎｖ３を通して放電する。これだけでなく、アナログ用高電源線６３側の電荷は、第２レベルシフタのＩｎｖ３およびＩｎｖ４を通して差動増幅回路の受信部のＮＭＯＳトランジスタのゲートに印加され、ゲートを破壊する。ＥＰＲＣ７０を設ければ、アナログ用高電源線６３側の電荷は、ＥＰＲＣ７０を通して放電するため、トランジスタの破壊を抑制できる。
【００８０】
図２１は、第４実施形態において、アナログ用高電源線６３を接地した時のＥＳＤによるアナログ部および第２レベルシフタにおける電荷の流れを説明する図である。
【００８１】
コア用低電源線６０はＥＰＲＣ７０を介してアナログ用高電源線６３に接続され、コア用高電源線６１は、ＣＰＲＣ６６、コア用低電源線６０およびＥＰＲＣ７０を介してアナログ用高電源線６３に接続される。また、図１８のＹで示す配線の抵抗が低い（例えば１Ω以下）。そのため、コア用低電源線６０側の電荷およびコア用高電源線６１側の電荷は、ＥＰＲＣ７０およびＣＰＲＣ６６を介して放電され、トランジスタのゲートに高電圧が印加されることが抑制されるため、トランジスタの破壊を抑制できる。
【００８２】
ＡＰＲＣ６９が無い場合、アナログ用低電源線６０側の電荷は、ドライバ７６のＮＭＯＳトランジスタ、第２レベルシフタ８２のＩｎｖ３を介してアナログ用高電源線６３に至る経路で流れる場合がある。しかし、ＡＰＲＣ６９を設け、図１８のＸで示す配線の抵抗を低くすることにより（例えば１Ω以下）、アナログ用低電源線６０側の電荷は、ＡＰＲＣ６９を介してアナログ用高電源線６３に流れ、回路を形成するトランジスタの破壊を抑制できる。
【００８３】
図２２は、第４実施形態の変形例の半導体デバイスにおけるコア部とアナログ部との間のクロスドメイン部の構成を示す図であり、（Ａ）が第１レベルシフタの構成を、（Ｂ）が第２中継回路の構成を示す。
【００８４】
図２２に示す変形例は、第４実施形態において、第２レベルシフタ８２を、第２実施形態の第２中継回路７２に置き換えたもので、第１レベルシフタ８１はそのままとしている。このような組み合わせもあり得る。詳細な説明は省略する。
【００８５】
以上、コア部とアナログ部の２つのドメインを例とし、ドメインの低電源線と高電源線の両方が分離され（双方向ダイオードで接続される場合も含めて）、バッファまたはレベルシフタでクロスドメイン部の信号を伝送する場合の実施形態を説明した。本発明は、これに限定されず、どのようなドメインの組み合わせでも、適用可能である。
【００８６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８７】
１    半導体装置（デバイス）
１１    コア部
１２    アナログ部
６０    コア用低（電位）電源線
６１    コア用高（電位）電源線
６２    アナログ用低（電位）電源線
６３    アナログ用高（電位）電源線
６４    コア回路
６５    コアクロスドメインインターフェース(CCDIF)
６６    コアパワーレールクランプ(CPRC)
６７    アナログ回路
６８    アナログクロスドメインインターフェース(ACDIF)
６９    アナログパワーレールクランプ(APRC)
７０    拡張 パワーレールクランプ(EPRC)
７１    第１中継回路
７２    第２中継回路
８１    第１レベルシフタ
８２    第２レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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