(57)【要約】【課題】レイアウト変更のたびに回路設計のための回路シミュレーションを行なうことを不要にする。【解決手段】実施形態における回路設計支援装置は、接地電位より低い負電位を発生する第１の素子と、基板から当該第１の素子の電極に流れる第１の電流を特定する第１の特定手段と、第１の素子の周辺に配置される第２の素子が信号仕様を満足できないときの、第２の素子の電極に接続したノイズ電流源の電流量を、寄生素子により第２の素子の電極から基板に流れる電流のクライテリアとして特定する第２の特定手段と、第２の素子の配置箇所を複数の箇所の何れかに変更した条件において、第２の素子の電極から基板に流れる第２の電流を算出し、第２の素子について特定したクライテリアに対する、算出した第２の電流とクライテリアとの差分の割合であるクライテリア違反率を複数の箇所のそれぞれについて算出する算出手段と、クライテリア違反率を第１の素子と第２の素子との間の位置関係を示すレイアウトに重ねて表示装置に表示する表示処理手段とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板に対して配置されて、接地電位より低い電位である負電位を発生する少なくとも１つの第１の素子と、前記基板から当該第１の素子の電極に流れる電流である第１の電流を回路シミュレーションにより特定する第１の特定手段と、
前記基板における、前記第１の素子の周辺に配置される少なくとも１つの第２の素子が信号仕様を満足できないときの、前記第２の素子の電極に接続したノイズ電流源の電流量を、前記第１の素子と前記第２の素子との間に形成される寄生素子により前記第２の素子の電極から前記基板に流れる電流のクライテリアとして回路シミュレーションにより特定する第２の特定手段と、
前記第２の素子の配置箇所を複数の箇所の何れかに変更した条件において、前記配置箇所を変更した第２の素子の電極から前記基板に流れる第２の電流を算出し、前記配置箇所を変更した第２の素子について前記特定したクライテリアに対する、前記算出した第２の電流と前記クライテリアとの差分の割合であるクライテリア違反率を前記複数の箇所のそれぞれについて算出する算出手段と、
前記算出したクライテリア違反率を前記第１の素子と前記配置箇所を変更した第２の素子との間の位置関係を示すレイアウトに重ねて表示装置に表示する表示処理手段と
を備える回路設計支援装置。
【請求項２】
前記算出手段は、
前記配置箇所を変更した第２の素子と、当該第２の素子の周辺に配置される前記第１の素子との間に形成される寄生素子による電流増幅率を、前記配置箇所を変更した第２の素子と、当該第２の素子の周辺に配置される前記第１の素子との間の寸法に基づいて算出し、
前記基板から前記周辺に配置される第１の素子の電極に流れる電流として前記算出した第１の電流と、当該第１の素子と前記配置箇所を変更した第２の素子との間に形成される寄生素子による前記算出した電流増幅率とに基づいて、前記配置箇所を変更した第２の素子の電極から前記基板に流れる前記第２の電流を算出する、
請求項１に記載の回路設計支援装置。
【請求項３】
前記周辺に配置される第１の素子は複数の素子であり、
前記算出手段は、
前記電流増幅率を、前記複数の第１の素子のそれぞれについて算出し、
前記基板から前記周辺に配置される第１の素子の電極に流れる電流として前記算出した第１の電流に、当該第１の素子と前記配置箇所を変更した第２の素子との間に形成される寄生素子による前記算出した電流増幅率を乗じてなる増幅後の電流値を、前記複数の第１の素子のそれぞれについて算出し、
これら算出した増幅後の電流値を合計することで、前記配置箇所を変更した第２の素子の電極から前記基板に流れる前記第２の電流を算出する、
請求項２に記載の回路設計支援装置。
【請求項４】
前記寄生素子は、ｎｐｎ型の寄生バイポーラトランジスタであり、
前記第１の電流は、前記寄生バイポーラトランジスタのエミッタ電流であり、
前記第２の電流は、前記寄生バイポーラトランジスタのコレクタ電流である、
請求項１に記載の回路設計支援装置。
【請求項５】
コンピュータ装置により実現される回路設計支援方法であって、
基板に対して配置されて、接地電位より低い電位である負電位を発生する少なくとも１つの第１の素子と、前記基板から当該第１の素子の電極に流れる電流である第１の電流を回路シミュレーションにより特定する処理と、
前記基板における、前記第１の素子の周辺に配置される少なくとも１つの第２の素子が信号仕様を満足できないときの、前記第２の素子の電極に接続したノイズ電流源の電流量を、前記第１の素子と前記第２の素子との間に形成される寄生素子により前記第２の素子の電極から前記基板に流れる電流のクライテリアとして回路シミュレーションにより特定する処理と、
前記第２の素子の配置箇所を複数の箇所の何れかに変更した条件において、前記配置箇所を変更した第２の素子の電極から前記基板に流れる第２の電流を算出し、前記配置箇所を変更した第２の素子について前記特定したクライテリアに対する、前記算出した第２の電流と前記クライテリアとの差分の割合であるクライテリア違反率を前記複数の箇所のそれぞれについて算出する処理と、
前記算出したクライテリア違反率を前記第１の素子と前記配置箇所を変更した第２の素子との間の位置関係を示すレイアウトに重ねて表示装置に表示する処理と
を実行する回路設計支援方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、回路設計支援装置および回路設計支援方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ；Large Scale Integrated circuit）では、半導体基板と半導体素子との間に形成されるｐｎ接合を逆バイアス状態にして素子間を電気的に分離しているが、このｐｎ接合が順バイアス状態になって電流が流れた場合には、このｐｎ接合を含む寄生バイポーラトランジスタが動作してノイズの伝搬経路が形成されることで、素子の誤動作が発生する。
【０００３】
ここで、ＬＳＩのネットリストに基づく回路シミュレーションにより、ネットリストにおいて接地電位よりも低い負電位レベルが発生する負電位ノードを抽出し、このノードをもとに、寄生バイポーラトランジスタをネットリストに付加したときの回路シミュレーションにより、寄生バイポーラトランジスタを含むネットリストが所定の信号仕様を満足するか否かの判定を行うものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９７１１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レイアウト変更のたびに回路シミュレーションを行なうことを不要にする回路設計支援装置および回路設計支援方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態における回路設計支援装置は、基板に対して配置されて、接地電位より低い電位である負電位を発生する少なくとも１つの第１の素子と、前記基板から当該第１の素子の電極に流れる電流である第１の電流を回路シミュレーションにより特定する第１の特定手段と、前記基板における、前記第１の素子の周辺に配置される少なくとも１つの第２の素子が信号仕様を満足できないときの、前記第２の素子の電極に接続したノイズ電流源の電流量を、前記第１の素子と前記第２の素子との間に形成される寄生素子により前記第２の素子の電極から前記基板に流れる電流のクライテリアとして回路シミュレーションにより特定する第２の特定手段と、前記第２の素子の配置箇所を複数の箇所の何れかに変更した条件において、前記配置箇所を変更した第２の素子の電極から前記基板に流れる第２の電流を算出し、前記配置箇所を変更した第２の素子について前記特定したクライテリアに対する、前記算出した第２の電流と前記クライテリアとの差分の割合であるクライテリア違反率を前記複数の箇所のそれぞれについて算出する算出手段と、前記算出したクライテリア違反率を前記第１の素子と前記配置箇所を変更した第２の素子との間の位置関係を示すレイアウトに重ねて表示装置に表示する表示処理手段とを有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施の形態に係わる回路設計支援装置の構成を示すブロック図である。
【図２】図２は、本実施の形態に係わる回路設計支援装置のデータ処理装置の算出部にかかる、加害素子と被害素子の寸法の一例を説明する図である。
【図３】図３は、本実施の形態に係わる回路設計支援装置のデータ処理装置の表示処理部により表示する、クライテリア違反率のマップ表示の一例を示す図である。
【図４】図４は、本実施の形態に係わる回路設計支援装置のデータ処理装置による処理動作の一例を示すフローチャートである。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を用いて説明する。  
図１は、本実施の形態に係わる回路設計支援装置の構成を示すブロック図である。  
回路設計支援装置１０は、半導体基板上に半導体素子、例えばＭＯＳＦＥＴ（電界効果トランジスタ）が形成されてなる半導体装置の回路設計を支援するコンピュータ装置であり、入出力装置、記憶装置、ＣＰＵ（中央処理装置）等からなる。具体的には、回路設計支援装置１０は、回路設計者であるユーザからの入力操作、例えば回路シミュレーションにかかる操作を受け付ける、キーボード等の入力装置１１と、各種データの表示等を行う画面を有するモニタ等の表示装置１２と、ＣＰＵとを含み、各種処理を実行するデータ処理装置１３と、各種データを記憶する記憶装置１４とを含んで構成されている。
【０００９】
データ処理装置１３は、素子特定部１３ａ、クライテリア（criteria）特定部１３ｂ、算出部１３ｃ、表示処理部１３ｄを有する。  
記憶装置１４は、不揮発性メモリなどにより実現でき、各種データを記憶する記憶領域部１４ａを含む。データ処理装置１３内の各部は、主としてソフトウエアにより実現されている。
【００１０】
（データ処理装置１３の素子特定部１３ａについて）
データ処理装置１３の素子特定部１３ａは、半導体集積回路の本来の回路を記述したネットリストと、シミュレーション条件などが記されたテストベンチを記憶装置１４の記憶領域部１４ａから読み出し、これら読み出したネットリストとテストベンチとを用いて、入力装置１１への操作に従う回路シミュレーションを行なうことにより、ネットリストにおいて、半導体装置のＰ型半導体基板に配置されて、発生する電位のレベルが接地電位より低い負電位レベルである少なくとも１つの加害素子（Aggressor素子）と、Ｐ型半導体基板からＮ型半導体の埋め込み層、エピタキシャル層などを介して当該加害素子の電極（例えばドレイン端子）に流れる電流Ｉｅとをそれぞれ特定する。
【００１１】
（データ処理装置１３のクライテリア特定部１３ｂについて）
データ処理装置１３のクライテリア特定部１３ｂは、上記のＰ型半導体基板における、上記の特定された加害素子の周辺に配置される少なくとも１つの素子であって、当該加害素子の影響により所定の信号仕様を満足できなくなる素子である被害素子（Victim素子）に対して、この被害素子の電極（例えばドレイン端子）からＮ型半導体のエピタキシャル層、埋め込み層などを介して上記のＰ型半導体基板に流れる電流ＩｃのクライテリアＩｃ−ｃｒｉｔｅを、被害素子の電極にノイズ電流源を接続して回路シミュレーションを行なうことにより特定する。クライテリアとは、被害素子が信号仕様を満足できなくなるときのノイズ電流源の電流量を指す。クライテリア特定部１３ｂは、このクライテリアの特定を、上記の特定された加害素子の周辺に配置される被害素子のそれぞれについて行なう。
【００１２】
（データ処理装置１３の算出部１３ｃについて）
データ処理装置１３の算出部１３ｃは、各素子が配置される半導体チップ上に仮想的に設定された各格子点のうち１つを選択し、この選択した格子点に移動対象の被害素子を移動させた条件において、この移動対象の被害素子の周辺に配置される複数の加害素子のうち１つを選択し、この加害素子と移動対象の被害素子との間に形成される寄生素子、ここではｎｐｎ型のバイポーラトランジスタである寄生バイポーラトランジスタによる電流増幅率βを算出する。
【００１３】
また、算出部１３ｃは、同じ移動対象の被害素子の周辺に配置される複数の加害素子のうち未選択の１つを選択し、この加害素子と移動対象の被害素子との間に形成される寄生素子による電流増幅率βを算出し、この算出を、同じ移動対象の周辺に配置される加害素子のそれぞれについて行なう。
【００１４】
上記の寄生バイポーラトランジスタは、上記のＰ型半導体基板をベースとし、加害素子をエミッタとし、被害素子をコレクタとする素子である。  
上記の電流Ｉｅは、寄生バイポーラトランジスタにより、加害素子のＮ島（Ｎ型半導体の埋め込み層、エピタキシャル層）がＰ型半導体基板から引く電流であって、寄生バイポーラトランジスタのエミッタ電流に対応する。
【００１５】
また、上記の電流Ｉｃは、寄生バイポーラトランジスタにより、移動対象の被害素子のＮ島からＰ型半導体基板に引かれる電流であって、寄生バイポーラトランジスタのコレクタ電流に対応する。
【００１６】
図２は、本実施の形態に係わる回路設計支援装置のデータ処理装置の算出部にかかる、加害素子と被害素子の寸法の一例を説明する図である。  
算出部１３ｃは、寄生バイポーラトランジスタの電流増幅率βを、図２に示す、加害素子側のＮ島と移動対象の被害素子側のＮ島との間の距離Ｗｂと、移動対象の被害素子側のＮ島に対する加害素子側のＮ島の対向長（被害素子側のＮ島に対向する部分の長さ）であるエミッタ幅Ｌｅと、加害素子に対する移動対象の被害素子の対向長（加害素子側のＮ島に対向する部分の長さ）であるコレクタ幅Ｌｃとの関数である式（１）に従って求める。なお、式（１）の具体的な関数形は、TEG(Test Element Group)データから、Ｗｂ、Ｌｅ、Ｌｃを適宜変更した場合のβの実測値を取得し、この実測値をもとに回帰式を求めることで得ることができる。
【００１７】
β=ｆ（Ｗｂ，Ｌｅ，Ｌｃ）  …式（１）
Ｉｃ＝β×Ｉｂ≒β×Ｉｅ  …式（２）
Ｉｂ：寄生バイポーラトランジスタのベースに流れる電流。寄生バイポーラトランジスタではＷｂが大きいため、Ｉｅとほぼ等しい
また、算出部１３ｃは、移動対象の被害素子と当該被害素子の周辺に配置される複数の加害素子のうち１つを選択し、式（２）に従って、Ｐ型半導体基板から当該加害素子に流れる、上記のように素子特定部１３ａにより特定した電流Ｉｅに、当該加害素子と移動対象の被害素子との間に形成された寄生素子による、上記のように算出した電流増幅率βを乗じてなる、増幅後の電流を算出する。
【００１８】
また、算出部１３ｃは、同じ移動対象の被害素子の周辺に配置される複数の加害素子のうち未選択の１つを選択し、式（２）に従って、Ｐ型半導体基板から当該加害素子に流れる、上記のように素子特定部１３ａにより特定した電流Ｉｅに、当該加害素子と移動対象の被害素子との間に形成された寄生素子による、上記のように算出した電流増幅率βを乗じてなる、増幅後の電流を算出し、この算出を、同じ移動対象の被害素子の周辺の他の加害素子のそれぞれについて行なう。
【００１９】
算出部１３ｃは、同じ移動対象の被害素子について、これら算出した増幅後の電流を合計した値を、移動対象の被害素子の電極からＰ型半導体基板に流れる電流Ｉｃとして算出する。
【００２０】
つまり、算出部１３ｃは、移動対象の被害素子と、当該被害素子の周辺に配置される加害素子との間に形成される寄生素子による電流増幅率を、移動させた被害素子と、当該被害素子の周辺に配置される加害素子との間の寸法に基づいて算出することができる。
【００２１】
また、算出部１３ｃは、移動対象の被害素子の周辺に配置される加害素子について上記のように算出したＩｅと、当該加害素子と移動対象の被害素子との間に形成される寄生素子による電流増幅率βとに基づいて、移動対象の被害素子の電極からＰ型半導体基板に流れる電流Ｉｃを算出することができる。
【００２２】
また、算出部１３ｃは、以下の式（３）にしたがって、移動させた被害素子について上記のように特定したクライテリアに対する、この被害素子について算出した電流Ｉｃとクライテリアとの差分の割合を、上記のように選択した格子点に被害素子を移動させた条件における、移動対象の被害素子の電極からＰ型半導体基板に流れる電流Ｉｃのクライテリア違反率として算出する。  
クライテリア違反率［％］＝｛（Ｉｃ−Ｉｃ−ｃｒｉｔｅ）／Ｉｃ−ｃｒｉｔｅ｝×１００  …式（３）
算出部１３ｃは、各格子点のうち、未選択の１つを選択し、この格子点に被害素子を移動させた条件、つまり、被害素子の配置箇所を変更した条件で、上記の電流増幅率β、電流Ｉｃ、クライテリア違反率を算出し、これらの算出を各格子点のそれぞれに対して行なう。
【００２３】
（データ処理装置１３の表示処理部１３ｄについて）
図３は、本実施の形態に係わる回路設計支援装置のデータ処理装置の表示処理部により表示する、クライテリア違反率のマップ表示の一例を示す図である。  
図３に示すように、表示処理部１３ｄは、算出部１３ｃにより算出した、各格子点について算出したクライテリア違反率のレベルを濃淡などで示す情報を、加害素子と移動対象の被害素子Ｖ１との位置関係を示すレイアウト情報に重ね合わせてなる画像情報を表示装置１２に表示する。  
回路設計者は、この表示されたマップ情報を参照して、例えばクライテリア違反率のレベルが低い格子点に被害素子を移動させて、回路のレイアウトを変更することができる。
【００２４】
図４は、本実施の形態に係わる回路設計支援装置のデータ処理装置による処理動作の一例を示すフローチャートである。  
まず、データ処理装置１３の素子特定部１３ａは、記憶装置１４の記憶領域部１４ａに記憶されるネットリストとテストベンチとを用いて回路シミュレーションを行なうことにより、少なくとも１つの加害素子と、Ｐ型半導体基板から当該加害素子の電極に流れる電流Ｉｅをそれぞれ特定する（Ｓ１１）。
【００２５】
クライテリア特定部１３ｂは、被害素子の電極から上記のＰ型半導体基板に流れる電流ＩｃのクライテリアＩｃ−ｃｒｉｔｅを回路シミュレーションにより特定する（Ｓ１２）。
【００２６】
算出部１３ｃは、半導体チップ上に設定された各格子点のうち１つを選択し（Ｓ１３）、この移動対象の被害素子の周辺に配置される複数の加害素子のうち１つを選択し、上記の式（１）に沿って、この加害素子と移動対象の被害素子との間に形成される寄生素子による電流増幅率βを各加害素子についてそれぞれ算出する（Ｓ１４）。
【００２７】
また、算出部１３ｃは、Ｐ型半導体基板から当該加害素子に流れる、Ｓ１１で特定した電流Ｉｅに、当該加害素子と移動対象の被害素子との間に形成された寄生素子による、Ｓ１４で算出した電流増幅率βを乗じてなる、増幅後の電流を算出し、この電流を同じ移動対象の被害素子の周辺の他の加害素子のそれぞれについて算出し、これら算出した電流を合計した値を、移動対象の被害素子の電極からＰ型半導体基板に流れる電流Ｉｃとして算出する。（Ｓ１５）。
【００２８】
また、算出部１３ｃは、上記の式（３）にしたがって、移動させた被害素子についてＳ１３で特定したクライテリアに対する、この被害素子についてＳ１５で算出した電流Ｉｃとクライテリアとの差分の割合を、上記のように選択した格子点に被害素子を移動させた条件における、移動対象の被害素子の電極からＰ型半導体基板に流れる電流Ｉｃのクライテリア違反率を算出する（Ｓ１６）。  
算出部１３ｃは、各格子点のうち、未選択の１つを選択し、この格子点に被害素子を移動させた条件で、上記のＳ１４、Ｓ１５、Ｓ１６に対応する、電流増幅率β、電流Ｉｃ、クライテリア違反率を算出し、これらの算出を各格子点のそれぞれに対して行なう。
【００２９】
表示処理部１３ｄは、Ｓ１６で算出部１３ｃにより算出した、各格子点について算出したクライテリア違反率のレベルを濃淡などで示す情報を、加害素子と移動対象の被害素子Ｖ１との位置関係を示すレイアウト情報に重ね合わせてなる画像情報を表示装置１２に表示する（Ｓ１７）。
【００３０】
以上説明したように、実施の形態における回路設計支援装置は、接地電位より低い負電位が発生する加害素子と、基板から当該加害素子の電極に流れる電流を特定し、被害素子から基板に流れる電流のクライテリアを特定し、回路チップ上の所定の箇所に対して被害素子を移動させた条件において、被害素子から基板に流れる電流を算出し、被害素子について特定したクライテリアに対する、被害素子から基板に流れる電流とクライテリアとの差分の割合であるクライテリア違反率を算出し、クライテリア違反率を加害素子と被害素子との間の位置関係を示すレイアウトに重ねて表示する。これにより、回路設計者は、素子間に発生する寄生素子による誤動作を防ぐのに有効である、素子の配置箇所の移動先を視覚的に把握できるため、素子配置の最適化が効率的に行える。  
よって、素子のレイアウトを変更する度に、回路シミュレーションを実行する必要がなくなる。
【００３１】
なお、上記の実施の形態に記載した回路設計支援装置による手法は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスクなど）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁気ディスク（ＭＯ）、半導体メモリなどの記憶媒体に格納して頒布することもできる。  
また、この記憶媒体としては、プログラムを記憶でき、かつコンピュータが読み取り可能な記憶媒体であれば、その記憶形式は何れの形態であっても良い。
【００３２】
また、記憶媒体からコンピュータにインストールされたプログラムの指示に基づきコンピュータ上で稼働しているＯＳ（オペレーティングシステム）や、データベース管理ソフト、ネットワークソフト等のＭＷ（ミドルウェア）等が上記実施の形態を実現するための各処理の一部を実行しても良い。  
さらに、実施の形態における記憶媒体は、コンピュータと独立した媒体に限らず、ＬＡＮやインターネット等により伝送されたプログラムをダウンロードして記憶または一時記憶した記憶媒体も含まれる。
【００３３】
また、記憶媒体は１つに限らず、複数の媒体から上記の実施の形態における処理が実行される場合も本発明における記憶媒体に含まれ、媒体構成は何れの構成であっても良い。なお、実施の形態におけるコンピュータは、記憶媒体に記憶されたプログラムに基づき、上記の実施の形態における各処理を実行するものであって、パソコン等の１つからなる装置、複数の装置がネットワーク接続されたシステム等の何れの構成であっても良い。  
また、実施の形態におけるコンピュータとは、パソコンに限らず、情報処理機器に含まれる演算処理装置、マイコン等も含み、プログラムによって本発明の機能を実現することが可能な機器、装置を総称している。
【００３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
１０…回路設計支援装置、１１…入力装置、１２…表示装置、１３…データ処理装置、１３ａ…素子特定部、１３ｂ…クライテリア特定部、１３ｃ…算出部、１３ｄ…表示処理部、１４…記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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