(57)【要約】 【課題】エラーレートを精度よく予測する。【解決手段】印加される電圧に応じて磁化方向を変化させる記憶層を有する半導体記憶装置を評価する評価装置は、記憶層に流れる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、記憶層に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、記憶層の書込電流のパルス幅に依存する変数と、スピン注入効率と、記憶層に電圧を印加しない状態で記憶層の磁化方向が元の方向に戻るのに要する緩和時間とに基づいて、記憶層に記憶されたデータのエラーレートを計算するエラーレート計算部を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
印加される電圧に応じて磁化方向を変化させる記憶層を有する半導体記憶装置を評価する評価装置であって、
前記記憶層に流れる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、前記記憶層に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、前記記憶層の書込電流のパルス幅に依存する変数と、スピン注入効率と、前記記憶層に電圧を印加しない状態で前記記憶層の磁化方向が元の方向に戻るのに要する緩和時間とに基づいて、前記記憶層に記憶されたデータのエラーレートを計算するエラーレート計算部を備える、評価装置。
【請求項２】
前記変数は、前記記憶層が低抵抗状態から高抵抗状態に遷移する際の前記記憶層の書込電流のパルス幅に依存する第１変数と、前記記憶層が高抵抗状態から低抵抗状態に遷移する際の前記記憶層の書込電流のパルス幅に依存する第２変数と、を含み、
前記エラーレート計算部は、前記第１変数と、前記スピン注入効率と、前記緩和時間とに基づいて前記エラーレートを計算するか、又は前記第２変数と、前記スピン注入効率と、前記緩和時間とに基づいて前記エラーレートを計算する、請求項１に記載の評価装置。
【請求項３】
前記第１変数は、前記第２変数よりも大きい、請求項２に記載の評価装置。
【請求項４】
前記第３動作領域は、前記記憶層に印加される所定の書込電圧での書込パルス幅が、第１の値より大きくかつ第２の値以下の動作領域であり、
前記第１動作領域は、前記書込パルス幅が前記第１の値以下の動作領域であり、
前記第２動作領域は、前記書込パルス幅が前記第２の値より大きい動作領域である、請求項１乃至３のいずれか一項に記載の評価装置。
【請求項５】
前記半導体記憶装置が１０５回以上の書込動作でエラーが生じない前記エラーレートを有する場合、前記第１の値及び前記第２の値は、２ｎｓ以上で、かつ１００ｎｓ以下の値である、請求項４に記載の評価装置。
【請求項６】
前記エラーレート計算部がエラーレートを計算した後、前記半導体記憶装置の素子サイズが前記記憶層の単磁区直径よりも大きいか否かを判定するサイズ判定部と、
前記サイズ判定部により大きいと判定されると、前記半導体記憶装置の書込電圧をより大きくしても前記記憶層のエラーレートが下がらなくなる第１不良を考慮に入れて前記スピン注入効率の修正値を計算する第１修正値計算部と、を備え、
前記エラーレート計算部は、前記第１修正値計算部で計算された前記スピン注入効率の修正値に基づいて、前記記憶層に記憶されたデータのエラーレートを再計算する、請求項１乃至５のいずれか一項に記載の評価装置。
【請求項７】
前記第１修正値計算部で計算された前記スピン注入効率の修正値に基づいて前記エラーレート計算部が前記エラーレートを再計算した場合に、前記半導体記憶装置の書込電圧が前記記憶層のエラーレートの特性が変化する特性変化電圧より大きいか否かを判定する書込電圧判定部と、
前記書込電圧判定部にて前記半導体記憶装置の書込電圧が前記特性変化電圧より大きいと判定された場合、又は前記サイズ判定部にて前記半導体記憶装置の素子サイズが前記単磁区直径以下と判定された場合、前記半導体記憶装置の書込電圧をより大きくしたときに前記記憶層のエラーレートが上がり始める第２不良による前記スピン注入効率の修正値を計算する第２修正値計算部と、を備え、
前記エラーレート計算部は、前記第２修正値計算部で計算された前記スピン注入効率の修正値に基づいて、前記記憶層に記憶されたデータのエラーレートを再計算する、請求項６に記載の評価装置。
【請求項８】
前記記憶層に記憶されたデータのリテンションエラーに基づく前記記憶層のエラーレートを計算するリテンションエラー計算部と、
前記リテンションエラー計算部で計算されたエラーレートと、前記エラーレート計算部で計算されたエラーレートとのうち、より大きい方のエラーレートを前記記憶層のエラーレートとして選択するエラーレート選択部と、を備える、請求項１乃至７のいずれか一項に記載の評価装置。
【請求項９】
前記エラーレート計算部で計算された前記エラーレートを、前記半導体記憶装置の耐久性を考慮に入れて修正する耐久性計算部を備える、請求項１乃至８のいずれか一項に記載の評価装置。
【請求項１０】
印加される電圧に応じて磁化方向を変化させる記憶層を有する半導体記憶装置を設計する設計装置であって、
評価対象の前記半導体記憶装置のエラーレートを評価する評価部と、
前記評価部による前記エラーレートの計算値と、前記エラーレートの実測値と、に基づいて、前記評価対象の半導体記憶装置の層構成、材料及び膜厚の少なくとも一つを含む設計条件を生成する設計条件生成部と、を備え、
前記評価部は、
前記記憶層に流れる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、前記記憶層に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、前記記憶層の書込電流のパルス幅に依存する変数と、スピン注入効率と、前記記憶層に電圧を印加しない状態で前記記憶層の磁化方向が元の方向に戻るのに要する緩和時間とに基づいて、前記記憶層に記憶されたデータのエラーレートを計算するエラーレート計算部を有する、設計装置。
【請求項１１】
前記エラーレートに基づいて前記半導体記憶装置のスクリーニングを行うスクリーニング部と、
前記エラーレートに基づいて、不良と判断された半導体記憶装置を冗長回路に置換する制御を行うリダンダンシ制御部と、
前記エラーレートに基づいて決定される書込電圧に合わせて、読み出し電圧を設定する読み出し条件設定部と、を備える、請求項１０に記載の設計装置。
【請求項１２】
第１導電層と第２導電層との間に積層される第１層、第２層及び第３層を備え、
前記第１層は、磁化方向が不変の強磁性体を含む参照層であり、
前記第２層は、非磁性体層であり、
前記記憶層は、前記第１導電層及び前記第２導電層の間に印加する電圧に応じて磁化方向を変化させる強磁性体を含む記憶層であり、
前記記憶層は、前記記憶層に流れる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、前記記憶層に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、
前記記憶層が低抵抗状態から高抵抗状態に遷移する際の前記第１導電層と前記第２導電層との間に流れる書込電流のパルス幅に依存する第１変数、スピン注入効率、及び前記記憶層の磁化方向が元の方向に戻るのに要する緩和時間に基づくエラーレートと、
前記記憶層が高抵抗状態から低抵抗状態に遷移する際の前記第１導電層と前記第２導電層との間に流れる書込電流のパルス幅に依存する第２変数、前記スピン注入効率、及び前記緩和時間に基づくエラーレートと、を有する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、評価装置、エラー評価方法、及び半導体記憶装置に関する。
【背景技術】
【０００２】
メインメモリやキャッシュメモリに、安価で大容量かつ高速の不揮発メモリを用いる検討が行われている。不揮発メモリの中でも、ＭＲＡＭ（Magnetoresistive Random Access Memory）はデータ保持特性に優れ、高速書込や高速読み出しも可能なため、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM）、ＳＣＭ(Storage Class Memory)の代替候補として注目されている。
【０００３】
ＭＲＡＭなどの一部の不揮発メモリは、構成材料の状態変化を利用してデータの論理を保持するため、書込み電圧、アクセス回数、経年劣化、温度、湿度などの使用状況や環境条件などにより、誤りの発生率（以下、エラーレート）が高くなる場合がありうる。
【０００４】
そこで、不揮発メモリの出荷前に、不揮発メモリに対する書込みと読み出しを行って、エラーレートを検証するスクリーニングを行うのが望ましい。このスクリーニングにてエラーレートが大きいと判断されたメモリセルについては、冗長セルに置換することも考えられる。
【０００５】
しかしながら、ＭＲＡＭは、書込み電圧や書込パルス幅等の書込み条件や、アクセス回数や経年劣化等の使用状況、温度や磁場等の環境条件によって、書込み特性が変化するため、出荷前のスクリーニングだけではエラーレートを特定できないのが実情である。
【０００６】
また、書込み条件や使用状況、環境条件などによるエラーレートの増加を見越して、余裕を見て、多めに冗長セル領域を確保しておくことも考えられるが、その分だけ不揮発メモリの面積が大きくなり、高集積化が困難になるとともに、ビット単価も上昇してしまう。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J. Z. Sun, Phys. Rev. B 62 (2000) 570.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、エラーレートを精度よく予測可能な評価装置、エラー評価方法、及び半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００９】
本実施形態によれば、印加される電圧に応じて磁化方向を変化させる記憶層を有する半導体記憶装置を評価する評価装置であって、
前記記憶層に流れる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、前記記憶層に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、前記記憶層の書込電流のパルス幅に依存する変数と、スピン注入効率と、前記記憶層に電圧を印加しない状態で前記記憶層の磁化方向が元の方向に戻るのに要する緩和時間とに基づいて、前記記憶層に記憶されたデータのエラーレートを計算するエラーレート計算部を備える、評価装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による評価装置の概略構成を示すブロック図。
【図２Ａ】ＭＴＪ素子の断面構造を示す図。
【図２Ｂ】一変形例によるＳＴＴ−ＭＲＡＭの断面構造を示す図。
【図３】半導体記憶装置のエラーレートを解析するモデルを選択する処理手順を示すフローチャート。
【図４】公知の断熱モデルや熱活性モデルでは、中間領域の磁化反転を精度よく表現できないことを示す図。
【図５】中間領域のエラーレートを解析した結果と、エラーレートの実験結果とを比較した図。
【図６】設計装置の内部構成を示すブロック図。
【図７】スクリーニング部が行うスクリーニングの第１例を示す図。
【図８】スクリーニング部が行うスクリーニングの第２例を示す図。
【図９】書込電圧と反転確率との対応関係を示す図。
【図１０】ライジング現象を起こした場合のエラーレートの一例を示す図。
【図１１】書込電圧の絶対値を高くした際に生じるエラーレートの異常を表す図。
【図１２】エラーレートＷＥＲの降伏現象が起きているＭＴＪ素子の特性を示す図。
【図１３】図１２と同様にＭＴＪ素子の書込電流（バイアス電流）と反転磁場との対応関係を複数の代表点について求めて外挿した曲線を示す図。
【図１４】（ａ）はエラーレートの降伏現象を考慮に入れない場合の書込電圧（横軸）とエラーレートＷＥＲ（縦軸）との対応関係を示す図、図１４（ｂ）はエラーレートの降伏現象を考慮に入れた場合の書込電圧（横軸）とエラーレートＷＥＲ（縦軸）との対応関係を示す図。
【図１５】磁化が極座標上で面内をまたぐときに磁区が形成されることを説明する図。
【図１６】スピン注入効率ｇ(θ)と抵抗変化率ＭＲとの関係を示す図。
【図１７】（ａ）、（ｂ）、（ｃ）は磁化反転を模式的に示す図。
【図１８】（ａ）はスタック不良を考慮に入れない場合の書込電圧に対するエラーレートの対応関係を示し、（ｂ）はスタック不良を考慮に入れた場合の書込電圧に対するエラーレートの対応関係を示す図。
【図１９】実線に示すメディアン値と破線に示すワーストビットにおけるエラーレートの計算結果を示す図。
【図２０】実線に示すワーストビットにおけるエラーレートの計算結果を示す図。
【図２１】本実施形態の評価装置の状態遷移図。
【図２２】図２１の状態遷移図に基づく評価装置の処理手順を示すフローチャート。
【図２３】反転エラーを起こすエラーレートの実測値と予測値を比較した図。
【図２４】（ａ）〜（ｃ）はリテンションエラーを考慮に入れてエラーレートを計算した例を示す図。
【図２５】（ａ）は耐久性を考慮に入れないエラーレートのばらつきを示す図、（ｂ）は耐久性を考慮に入れたエラーレートのばらつきを示す図。
【図２６】ｃ＝０．１８の場合の抵抗変化率ＭＲの温度特性を示す図。
【図２７】ｄ＝０．１５の場合の熱安定性定数Δの温度特性を示す図。
【図２８】温度とエラーレートの対応関係を示す図。
【図２９】１ビットのエラー訂正を行う前後のエラーレートを比較した図。
【図３０】２ビットのエラー訂正を行う前後のエラーレートを比較した図。
【図３１】本実施形態による設計装置で設計された半導体記憶装置か否かを検証する処理手順を示すフローチャート。
【図３２】図３１とは異なる処理手順を示すフローチャート。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施の形態を説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。
【００１２】
図１は一実施形態による評価装置１の概略構成を示すブロック図、図２は図１の評価装置１が評価を行う半導体記憶装置２の断面構造を示す図である。まずは、図２を用いて半導体記憶装置２の断面構造を説明する。
【００１３】
半導体記憶装置２は、より具体的にはＭＲＡＭである。ＭＲＡＭには種々のタイプがあるが、例えばＳＴＴ−ＭＲＡＭ（Spin-Transfer Torque Magnetic Tunnel Junction MRAM)である。ＳＴＴ−ＭＲＡＭを構成する各記憶セルは、ＭＴＪ（Magnetic Tunnel Junction）素子とセルトランジスタとを有する。セルトランジスタは、ＭＴＪ素子への電流の供給を切り替えるスイッチとして機能し、セル面積の効率を上げるために、セレクタと呼ばれる抵抗変化型素子が用いられる場合もある。
【００１４】
図２Ａは、ＭＴＪ素子の断面構造を示している。図２Ａの半導体記憶装置２は、第１導電層３、第１強磁性層４、非磁性層５、第２強磁性層６および第２導電層７を順に積層した構造を有する。第１強磁性層４は、磁化の方向が固定された参照層である。第２強磁性層６は、磁化の方向が可変である記憶層６である。第１強磁性層４と第２強磁性層６の間に、非磁性層５（スペーサー層）が配置されている。なお、図２Ａとは逆の順に積層されている場合でも良い。
【００１５】
図１の評価装置１が評価を行う半導体記憶装置２は必ずしも図２Ａの構造のＳＴＴ−ＲＡＭに限定されない。図１の評価装置１は、記憶層６が磁化反転を起こす種々の構造の半導体記憶装置２の評価を行うことができる。
【００１６】
例えば、図２Ｂは、図２Ａの一変形例によるＳＴＴ−ＭＲＡＭの断面構造を示す図である。図２ＢのＭＲＡＭは、図２Ａの断面構造に加えて、参照層側界面層８と、記憶層側界面層９とを備えている。参照層側界面層８は、参照層である第１強磁性層４と非磁性層５との間に配置されている。記憶層側界面層９は、記憶層６である第２強磁性層６と非磁性層５との間に配置されている。
【００１７】
図１の評価装置１は、エラーレート計算部１０を備えている。エラーレート計算部１０は、記憶層６の磁化方向を反転させるために必要となる書込電流がこの書込電流のパルス幅に応じて指数関数的に変化する第１動作領域と、記憶層６に流れる書込電流が温度ゼロ℃のときに予め定めた所定時間で磁化反転を生じさせる最小電流以下である第２動作領域との間の第３動作領域において、記憶層６の書込電流のパルス幅に依存する変数と、スピン注入効率と、記憶層６に電圧を印加しない状態で記憶層６の磁化方向が元の方向に戻るのに要する緩和時間とに基づいて、記憶層６に記憶されたデータのエラーレートを計算する。
【００１８】
上述した変数は、記憶層６が低抵抗状態から高抵抗状態に遷移する際の記憶層６の書込電流のパルス幅に依存する第１変数と、記憶層６が高抵抗状態から低抵抗状態に遷移する際の記憶層６の書込電流のパルス幅に依存する第２変数と、を含む。第１変数は、第２変数よりも大きい。
【００１９】
エラーレート計算部１０は、第１変数と、スピン注入効率と、緩和時間とに基づいてエラーレートを計算するか、又は第２変数と、スピン注入効率と、緩和時間とに基づいてエラーレートを計算する。
【００２０】
第３動作領域は、第１導電層３と第２導電層７との間に印加される所定の書込電圧での書込パルス幅が、第１の値より大きくかつ第２の値以下の動作領域である。第１動作領域は、書込パルス幅が第１の値以下の動作領域である。第２動作領域は、書込パルス幅が第２の値より大きい動作領域である。半導体記憶装置２が１０５回以上の書込動作でエラーが生じないエラーレートを有する場合、第１の値は、典型的には２ｎｓ、第２の値は１００ｎｓである。なお、第１の値及び第２の値は、２ｎｓ以上で、かつ１００ｎｓ以下の値が望ましい。
【００２１】
この他、図１の評価装置１は、サイズ判定部１１と、第１修正値計算部１２と、書込電圧判定部１３と、第２修正値計算部１４と、フラグ判定部１５と、リテンションエラー計算部１６と、エラーレート選択部１７と、耐久性計算部１８とを備えていてもよい。
【００２２】
サイズ判定部１１は、エラーレート計算部１０がエラーレートを計算した後、半導体記憶装置２の素子サイズが記憶層６の単磁区直径よりも大きいか否かを判定する。第１修正値計算部１２は、サイズ判定部１１により大きいと判定されると、半導体記憶装置２の書込電圧をより大きくしても記憶層６のエラーレートが下がらなくなる第１不良（スタック不良）を考慮に入れてスピン注入効率の修正値を計算する。エラーレート計算部１０は、第１修正値計算部１２で計算されたスピン注入効率の修正値に基づいて、記憶層６に記憶されたデータのエラーレートを再計算する。
【００２３】
書込電圧判定部１３は、第１修正値計算部１２で計算されたスピン注入効率の修正値に基づいてエラーレート計算部１０がエラーレートを再計算した場合に、半導体記憶装置２の書込電圧が記憶層６のエラーレートの特性が変化する特性変化電圧Ｖbendより大きいか否かを判定する。第２修正値計算部１４は、書込電圧判定部１３にて半導体記憶装置２の書込電圧が特性変化電圧Ｖbendより大きいと判定された場合、又はサイズ判定部１１にて半導体記憶装置２のサイズが単磁区直径以下と判定された場合、半導体記憶装置２の書込電圧をより大きくしたときに記憶層６のエラーレートが上がり始める第２不良（ライジング現象）によるスピン注入効率の修正値を計算する。エラーレート計算部１０は、第２修正値計算部１４で計算されたスピン注入効率の修正値に基づいて、記憶層６に記憶されたデータのエラーレートを再計算する。
【００２４】
フラグ判定部１５は、第１フラグ情報flag_retentionと第２フラグ情報flag_enduranceが１であるか否かを判定する。第１フラグ情報が１であれば、リテンションエラー計算部１６はリテンションエラーを計算する。第２フラグ情報flag_enduranceが１であれば、耐久性計算部１８は半導体記憶装置２の耐久性を考慮に入れてエラーレートを計算する。
【００２５】
リテンションエラー計算部１６は、記憶層６に記憶されたデータのリテンションエラーに基づく記憶層６のエラーレートを計算する。エラーレート選択部１７は、リテンションエラー計算部１６で計算されたエラーレートと、エラーレート計算部１０で計算されたエラーレートとのうち、より大きい方のエラーレートを記憶層６のエラーレートとして選別する。
【００２６】
耐久性計算部１８は、エラーレート計算部１０で計算されたエラーレートを、半導体記憶装置２の耐久性（Endurance）を考慮に入れて修正する。
【００２７】
図３及び図４は半導体記憶装置２のエラーレートを解析するモデルを説明する図である。半導体記憶装置２に流れる書込電流ＩをＩc0で割った値によって、モデルの種類が異なっている。ここで、Ｉc0とは、温度が０℃のときに予め定めた所定時間（例えば、十分に長い時間）で磁化反転を生じさせる最小電流である。
【００２８】
図３は半導体記憶装置２に流れる書込電流ＩをＩc0で割った値ｈにより、半導体記憶装置２のエラーレートを解析するモデルを選択する処理手順を示すフローチャートである。このフローチャートの処理は、図１の評価装置１が行うことができる。まず、ｈ＝Ｉ／Ｉc0＞１か否かを判定する（ステップＳ１）。Ｉ／Ｉc0＞１であれば、ｈ＝Ｉ／Ｉc0≧２か否かを判定する（ステップＳ２）。Ｉ／Ｉc0≧２であれば、既存の断熱モデルを選択する（ステップＳ３）。１＜Ｉ／Ｉc0＜２であれば、本実施形態が新たに提案する中間モデル（Intermediate model）を選択する（ステップＳ４）。
【００２９】
一方、ステップＳ１でＩ／Ｉc0≦１と判定されると、Ｉ／Ｉc0＜０．８か否かを判定し（ステップＳ５）、Ｉ／Ｉc0＜０．８であれば、既存の熱活性モデルを選択する（ステップＳ６）。０．８≦Ｉ／Ｉc0≦１のときについては、公知のモデルは存在していないのが実情であるが、本実施形態による中間モデルを適用することで、比較的正確にエラーレートを求めることができる。すなわち、本実施形態による中間モデルは、０．８≦Ｉ／Ｉc0＜２の範囲内で適用可能である。
【００３０】
断熱モデルが適用されるＩ／Ｉc0＞２の動作領域は断熱領域（第１動作領域）とも呼ばれる。断熱領域は、本発明者の実験による検証によると、概ね２ｎｓ以下の書込パルス電流に相当するものと考えられる。この断熱領域における書込の反転確率の式を変形すると、以下の（１）式と（２）式に示すエラーレートの計算式が得られる。（１）式は低抵抗状態から高抵抗状態に遷移するとき［Ｐ−ＡＰ方向］のエラーレート、（２）式は高抵抗状態から低抵抗状態に遷移するとき［ＡＰ−Ｐ方向］のエラーレートを表している。なお、1/ln(10)*ln{equation}=log10(equation)である。
【数１】
2019164860.tif 000003
【数２】
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【００３１】
（１）式と（２）式において、ｅは電子、ｈバーはプランク定数を２πで割った値、Ｖは書込電圧、Ｒは抵抗値、Δは熱安定性定数（熱擾乱耐性）、ｔはパルス幅、ｇ(θ)はスピン注入効率、Ｓはスピン角運動量、αはダンピング定数、ｋBはボルツマン定数、Ｔは絶対温度である。ここで、ｘはスピン注入効率に作用する係数であり、例えばｘ＝１に設定される。ｔ0は磁化反転が始まるまでの遅延時間である。また、ｆ(ｈ)は、以下の（３）式で表される。
【数３】
2019164860.tif 000005
【００３２】
（１）式と（２）式からわかるように、ＡＰ−Ｐ遷移の方が、Ｐ−ＡＰ遷移よりも遅延時間は長い傾向にある。ｔ0は１ｎｓ未満であり、Ｐ−ＡＰ遷移ではｔ0＝０．１〜０．４ｎｓ、ＡＰ−Ｐ遷移ではｔ0＝０．５〜０．７ｎｓである。典型的には、Ｐ−ＡＰ遷移でｔ0＝０．３ｎｓ、ＡＰ−Ｐ遷移でｔ0＝０．６ｎｓである。
【００３３】
一方、熱活性モデルが適用されるＩ／Ｉc0＜０．８の動作領域は熱活性領域（第２動作領域）とも呼ばれる。熱活性領域では、本発明者の実験による検証によると、概ね１００ｎｓより長い書込みパルス電流に相当するものと考えられる。この場合の反転確率は非特許文献１に記載されている。非特許文献１に記載された反転確率の式を変形することで、以下の（４）式に示すエラーレートの計算式が得られる。
【数４】
2019164860.tif 000006
【００３４】
本実施形態で新たに提案される中間モデルが適用される１＜Ｉ／Ｉc0≦２の動作領域（第３動作領域）は、概ね２〜１００ｎｓの書込パルス電流に相当する。上述したように、０．８≦Ｉ／Ｉc0≦１の範囲内にも中間モデルが適用できることから、本実施形態では、０．８≦Ｉ／Ｉc0≦２の動作領域を以下では中間領域（Intermediate領域）と呼ぶ。すなわち、2ns - 1 usまでの書込パルス電流がカバーされる。本発明者は、この中間領域において、ＭＴＪ素子の構成材料や構造を表す定数を用いることで、ＭＴＪ素子のエラーレートを精度よく再現可能なモデル（中間モデル）を見出した。
【００３５】
図４は、公知の断熱モデルや熱活性モデルでは、中間領域の磁化反転を精度よく表現できないことを示す図であり、書込パルス幅と書込電流との対応関係を示す曲線を示している。この曲線は実測値である。断熱モデルでは、書込パルス幅に応じて書込電流が指数関数的に変化する。この断熱モデルを中間領域の方向に拡張すると、図４の矢印ｙ１に示すように、書込パルス幅が大きくなるほど、書込電流は急激に減少するため、実測値から大きくずれてしまう。また、熱活性モデルでは、書込パルス幅が変化しても書込電流はほとんど変化しない。また、熱活性モデルでは、書込電流がＩc0以下であることを想定している。このため、熱活性モデルを中間領域の方向に拡張すると、図４の矢印ｙ２に示すように、書込パルス幅が小さくなっても、書込電流がほとんど変化しない特性が得られ、やはり実測値から大きくずれてしまう。
【００３６】
本発明者は、エラーレートが十分に低くなる書込電流が１００ｎｓの書込パルス幅でＩc0と同等になることを実験により見出した。本発明者は、Ｉc0の値を取る電流で反転確率が１となる書込パルス幅を基準として、書込パルス幅に依存する変数を導入して、以下の（５）式と（６）式に示すように、中間領域のエラーレートを正確に表現できることを見出した。（５）式は低抵抗状態から高抵抗状態［Ｐ−ＡＰ方向］に遷移する場合のエラーレート、（６）式は高抵抗状態から低抵抗状態［ＡＰ−Ｐ方向］に遷移する場合のエラーレートを表す式である。
【数５】
2019164860.tif 000007
【００３７】
上記（５）式と（６）式において、変数ｘ１は低抵抗状態から高抵抗状態［Ｐ−ＡＰ方向］に遷移する際の記憶層６の書込電流のパルス幅に依存する第１変数、変数ｘ２は高抵抗状態から低抵抗状態［ＡＰ−Ｐ方向］に遷移する際の記憶層６の書込電流のパルス幅に依存する第２変数である。第１変数ｘ１は０．７〜０．９で、第２変数ｘ２は０．６〜０．７であり、第１変数ｘ１は第２変数ｘ２よりも大きい。これら第１及び第２変数ｘ１、ｘ２は、対数の１次関数や、指数関数で表記してもよい。ここでは一例として、対数の一次関数式の場合を示している。上記（５）式と（６）式における各パラメータ（抵抗値Ｒ、熱安定性定数（熱擾乱耐性）Δ、スピン注入効率ｇ(θ)、スピン角運動量Ｓ、ダンピング定数α）は記憶層６の構造と材料に依存する値である。
【００３８】
図５は、上記（５）式と（６）式で表される中間領域のエラーレートを解析した結果と、エラーレートの実験結果とを比較した図である。図５の上段の左側の比較結果ＣＰ１は、ＭＲＡＭ内の１ビットのＭＴＪ素子の書込電流と反転確率との対応関係を示している。図５の上段の右側の比較結果ＣＰ２は、ＭＴＪ素子の書込電圧と反転確率との対応関係を示している。図５の下段の左側の比較結果ＣＰ３は、ＭＴＪ素子の書込電流とエラーレートとの対応関係を示している。図５の下段の右側の比較結果ＣＰ４は、ＭＴＪ素子の書込電圧とエラーレートとの対応関係を示している。図５の各比較結果ＣＰ１〜ＣＰ４において、プロットは実測値、実線曲線は上記（５）式と（６）式を用いた計算結果を示している。図５の各比較結果ＣＰ１〜ＣＰ４は、書込パルス幅が５ｎｓ、１０ｎｓ、２０ｎｓのＭＴＪ素子の書込電圧と反転確率（エラーレート）との対応関係を示している。図５の各比較結果ＣＰ１〜ＣＰ４を見ればわかるように、上記（５）式と（６）式を用いて計算したエラーレートのシミュレーション結果は実測値にほぼ一致している。全体的な傾向としては、書込パルス幅が大きいほど、反転確率とエラーレートは急峻に変化する。
【００３９】
図１の評価装置１内のエラーレート計算部１０は、上記（５）式と（６）式を用いて半導体記憶装置２のエラーレートを計算する。エラーレート計算部１０が行う計算処理手順は、Ｃ言語やPython、Verilog、Fortran等のコンピュータ言語によるプログラムで記述することができる。また、Verilogでコンパクトモデルを作成して、回路シミュレータに組み込んでもよい。また、上記計算処理手順をＴＣＡＤに組み込んでもよい。
【００４０】
半導体記憶装置２として、ＭＲＡＭを用いたメモリアレイを作製する際、ＭＲＡＭアレイ内の各ＭＴＪ素子について上記（５）式と（６）式に基づいてエラーレートを計算すると、個々のＭＴＪ素子によっては、書込電圧を変化させたときにエラーレートが飽和したり、エラーレートが異常になることがありえる。このようなＭＴＪ素子は、出荷前にスクリーニングにより除去されたり、冗長セルに置換されるのが望ましい。このように、図１の評価装置１による評価結果は、出荷前のスクリーニングや冗長回路への置換処理に用いることができる。
【００４１】
図６は図１の評価装置１に、スクリーニング部２１と、リダンダンシ制御部２２と、読み出し条件設定部２３と、界面層設計部２４との少なくとも一つを備えた設計装置２０の内部構成を示すブロック図である。このように、図６の設計装置２０は、必ずしもスクリーニング部２１と、リダンダンシ制御部２２と、読み出し条件設定部２３と、界面層設計部２４とのすべてを備えている必要はなく、必要に応じて、追加又は省略することができる。
【００４２】
スクリーニング部２１は、図１の評価装置１で計算されたエラーレートに基づいて半導体記憶装置のスクリーニングを行う。より具体的には、スクリーニング部２１は、図１の評価装置１の評価結果に基づいて、出荷前に不良のＭＴＪ素子のスクリーニングを行う。リダンダンシ制御部２２は、図１の評価装置１の評価結果に基づいて、不良のＭＴＪ素子を冗長回路に置換する。読み出し条件設定部２３は、図１の評価装置１で計算されたエラーレートに基づいて決定される書込電圧に合わせて、読み出し電圧を設定する。より具体的には、読み出し条件設定部２３は、半導体記憶装置２への書込電圧に合わせて、所定のマージンを確保した上で、読み出し電圧を設定する。界面層設計部２４は、エラーレートの実測値と計算値との比較結果に基づいて、図２Ｂの参照層側界面層８や記憶層側界面層９の膜厚や構造、材料などを設計する。界面層設計部２４は、上位概念的には、図１の評価装置１によるエラーレートの計算値と、エラーレートの実測値と、に基づいて、評価対象の半導体記憶装置の層構成、材料及び膜厚の少なくとも一つを含む設計条件を生成する設計条件生成部である。
【００４３】
図７はスクリーニング部２１が行うスクリーニングの第１例を示す図である。図７には、ＭＴＪ素子の書込電圧とエラーレート（ＷＥＲ）との対応関係を示す実測値と計算値が図示されている。実測値はプロット、計算値は実線である。この図は、後述するライジング（Rising）現象やスタック（stuck）不良が起きている例を示している。ライジング現象は、書込電流を大きくしたときに、記憶層６と非磁性層５との間に設けられる図２Ｂの記憶層側界面層９の磁化方向が変化してしまうために、記憶層６のスピントルクが正常に働かなくなり、記憶層６の磁化反転が生じにくくなる現象である。ライジングに加えて、参照層と非磁性層５との間に設けられる図２Ｂの参照層側界面層８の磁化方向が変化して記憶層６のスピントルクが正常に働かなくなる現象をバックホッピングと呼ぶ。本明細書では、バックホッピングを含めてライジングと呼ぶことにする。また、スタック不良は、書込電圧がある電圧にまで上がると、ライジングほどはエラーレートは上がらないものの、エラーレートが下がらなくなる現象である。
【００４４】
図７に示すように、ライジングやスタック不良が起きると、エラーレートの実測値（図７のプロット）はある書込電圧以上で上昇し始めるか、下がらなくなるため、図７の実線に示す計算値との誤差が大きくなる。そこで、スクリーニング部２１は、上記（５）式と（６）式を用いて計算したエラーレートと実測値を比較して、両者の差違が大きくなると、ライジングやスタック不良が生じたと判断し、リダンダンシ制御部２２は、不良のＭＴＪ素子を冗長回路内の他のＭＴＪ素子に置換する。冗長回路への置換の単位は、ビット単位でなくてもよく、ワードライン単位やビットライン単位、ブロック単位、バンク単位などでもよい。
【００４５】
また、スクリーニング部２１は、図７のように、ある書込電圧でエラーレートの実測値と計算値に差違が生じたＭＴＪ素子については、書込パルス幅を長くしてもよい。この場合、スクリーニング部２１は、各ＭＴＪ素子の書込パルス幅の情報を記憶する不図示のＲＯＭ、ＲＡＭ、あるいはフラッシュメモリに書込パルス幅の情報を記憶しておき、不図示のメモリコントローラはこのようなメモリ内の情報を読み出して、各ＭＴＪ素子ごとに書込パルス幅を設定すればよい。
【００４６】
図８はスクリーニング部２１が行うスクリーニングの第２例を示す図である。図８の第２例では、ある書込電圧でエラーレートの実測値と計算値との差違が大きくなってライジングやスタック不良が生じたことがわかると、スクリーニング部２１は、ライジングやスタック不良が起きないように、書込電圧を調整する。図８の例では、書込電圧の絶対値をＶ１からＶ２に小さくする例を示している。このような書込電圧の変更は、例えば各ＭＴＪ素子の書込電圧の情報を記憶する不図示のＲＯＭ、ＲＡＭ、あるいはフラッシュメモリに記憶しておき、不図示のメモリコントローラは、このようなメモリ内の情報を読み出して、各ＭＴＪ素子ごとに書込電圧を設定すればよい。
【００４７】
図９は書込電圧（読み出し電圧）と反転確率との対応関係を示す図である。図９の横軸は書込電圧［Ｖ］、縦軸は正規化されたエラーレートである。図９には、書込パルス幅ｔp＝１０ｎｓ、２０ｎｓ、３０ｎｓの特性曲線が図示されている。反転確率の逆数がエラーレートになる。図９は、書込電圧が約０．５Ｖ以上になると、エラーレートが１０-10以下になる例を示している。書込電圧と読み出し電圧が近い電圧だと、誤動作の要因になりかねないため、所定のマージンを隔てた電圧に設定するのが望ましい。上記（５）式と（６）式によりエラーレートが計算できると、読み出し条件設定部２３は、エラーレートが十分に低くなる書込電圧を設定し、設定した書込電圧から所定のマージンだけ隔てた電圧に読み出し電圧を設定する。すなわち、読み出し条件設定部２３は、所定のマージンが確保できるのであれば、できるだけ高い電圧に読み出し電圧を設定することができる。読み出し電圧をできるだけ高くすることで、高速読み出しが可能になる。例えば、所定のマージンを、正規分布になる書込電圧の標準偏差σの６倍程度に設定すればよい。
【００４８】
このように、読み出し条件設定部２３は、十分に低いエラーレートになるように書込電圧を設定した後、所定のマージンを確保できるように読み出し電圧を設定する。これにより、半導体記憶装置２の書込及び読み出し動作を安定化させつつ、高速読み出しが可能になる。
【００４９】
上述した（５）式と（６）式を用いて計算したエラーレートの計算値と実測値とのずれにより、ある書込電圧でのＭＴＪ素子の降伏や飽和が起きた場合、ＭＴＪ素子の再設計方針に反映させることができる。スピントルク磁界ａJは以下の（７）式で求めることができる。
【数６】
2019164860.tif 000008
【００５０】
（７）式のＭsは磁化、ｄは膜厚、ηはスピントルク効率に関する値、Ｊは電流密度である。上記（５）式と（６）式で計算したエラーレートの計算値と実測値の交点を求めると、その交点でのスピントルク磁界は（７）式で求めることができる。この値に基づいて、界面層設計部２４は、例えば図２Ｂに示す記憶層側界面層９、又は参照層側界面層８の設計要求を見直すことで、ライジング現象やスタック不良の起きにくいＭＴＪ素子の設計が可能になる。
【００５１】
図１０はライジング現象を起こした場合のエラーレートの一例を示す図である。図１０の横軸は書込電流、縦軸はエラーレートを示している。ライジング現象が生じると、図１０に示すように記憶層側界面層９や参照層側界面層８の磁化方向に傾きが生じる。そこで、傾きが生じないように、記憶層側界面層９や参照層側界面層８の膜厚や材料の設計変更を行うことが考えられる。
【００５２】
（ライジング現象）
次に、バックホッピング現象を含めたライジング現象について詳述する。図１１は書込電圧の絶対値を高くした際に生じるエラーレートの異常を表す図である。図１１は、図７や図１０と同様に、ある書込電圧以上でエラーレートＷＥＲが降伏や飽和傾向になる場合があることを示している。降伏や飽和傾向が起きる書込電圧を便宜上、特性変化電圧Ｖbendと呼ぶ。本発明者は、キロビット〜ギガビットのＭＲＡＭアレイにおいて、エラーレートＷＥＲの傾向として、Ｖbend以下の電圧では、ＭＲＡＭアレイ内のＭＴＪ素子のばらつきによってエラーレートが変化し、特にサイズが大きいＭＴＪ素子がエラーレートを高くする主要因になることを見出した。また、本発明者は、Ｖbendより大きい電圧では、ＭＲＡＭアレイ内のＭＴＪ素子のばらつきによってエラーレートが変化し、特にサイズが小さいＭＴＪ素子がエラーレートを高くする主要因になることを見出した。サイズが小さいＭＴＪ素子は、ＭＴＪ素子の側壁部分のダメージ領域が他のＭＴＪ素子よりも相対的に大きくなることで、書込ができにくくなる傾向がある。ＭＴＪ素子のサイズだけでなく、加工プロセスによって、例えば磁化特性に関連する磁化Ｍs、磁気異方エネルギＫu、ダンピング係数α）等が書込電圧を上げる方向にあるか否かを考慮に入れてもよい。本発明者は、エラーレートの降伏について、特性変化電圧Ｖbendを入力すると、その電圧Ｖbend以上でエラーレートＷＥＲが変化することを表すモデルを見出した。このモデルは、ＭＴＪ素子のサイズと、ＭＴＪ素子に印加する書込電圧Ｖmtjと、異常を起こした電圧Ｖstuckと、diameterはＭＴＪ素子の直径、phaiはＭＴＪ素子の中心サイズとを用いて、以下の（８）式で表される。
【数７】
2019164860.tif 000009
ただし、Ｖsg＝Ｖmtj−Ｖbendであり、ａは１以上（例えば、ａ＝１）である。Vmtjは、MTJ素子にかかる電圧値である。
【００５３】
このように、ライジング現象によるエラーレートの影響は、（８）式に示すように、スピン注入効率ｇ'(θ)を調整することで計算できる。
【００５４】
図１２は、エラーレートＷＥＲの降伏現象が起きているＭＴＪ素子の特性を示す図である。書込パルス幅は1-3 nsの場合である。図１２の上段は、書込電流（横軸）と反転確率Ｐｓｗ（縦軸）との対応関係をプロットした図である。図１２の上段の図では、特性異常が起きた電流値は−４０μＡである。この電流値に対応する書込電圧が特性変化電圧Ｖbendである。
【００５５】
図１２の下段は、同じＭＴＪ素子についての書込電流と、記憶層６の磁化反転が生じるのに要する反転磁場の強さとの対応関係をプロットし、これらプロット位置を外挿した曲線を示している。この曲線と横軸との交点が特性異常が起きた電流値（＝−４０μＡ）である。この交点の電流値に対応する書込電圧が特性変化電圧Ｖbendである。
【００５６】
図１３は図１２と同様にＭＴＪ素子の書込電流（バイアス電流）と反転磁場との対応関係を複数の代表点について求めて外挿した曲線である。正側の曲線と負側の曲線があり、いずれの曲線も、横軸と交差するまで延長した交点がＶbendに対応する書込電流になる。
【００５７】
このように、Ｖbendは、設計されたＭＴＪ素子の書込電流（バイアス電流）と反転磁場との対応関係を複数の代表点について求めて外挿することで、求めることができる。
【００５８】
図１４（ａ）はエラーレートの降伏現象を考慮に入れない場合の書込電圧（横軸）とエラーレートＷＥＲ（縦軸）との対応関係を示す図、図１４（ｂ）はエラーレートの降伏現象を考慮に入れた場合の書込電圧（横軸）とエラーレートＷＥＲ（縦軸）との対応関係を示す図である。１kbitのアレイについてのエラー予測値を表している。図１４（ｂ）は上記（５）式と（６）式のスピン注入効率ｇ(θ)の代わりに、（８）式のｇ'(θ)を代入してエラーレートを計算した図である。図１４（ｂ）の場合、エラーレートが書込電圧に応じて下がってから上がり始めるポイントがＶbendである。
【００５９】
（スタック現象）
書込電圧を上げたときに、エラーレートが書込電圧に依存して低減せずに、エラーレートの変化率が小さくなったり、エラーレートが飽和傾向になる場合がある。本明細書では、この現象をスタック不良と呼ぶ。スタック不良は、記憶層６の磁化反転中に、図１５に示すように、磁化が極座標上で面内をまたぐときに磁区が形成された場合に起きると考えられる。より具体的には、スタック現象は、ＭＴＪ素子のサイズが単磁区サイズより大きい場合に起きると考えられる。ＭＴＪ素子が単磁区を取る直径Ｄsは、以下の（９）式で計算される。
【数８】
2019164860.tif 000010
【００６０】
（９）式において、Δは熱擾乱耐性、ｋBはボルツマン定数、Ｔは温度、Ｖは素子体積、Ａはexchange stiffness、Ｍsは磁化、Ｎaは反磁界定数である。反磁界定数Ｎaは以下の（１０）式で計算することができる。
【数９】
2019164860.tif 000011
【００６１】
（１０）式において、Ｄは素子サイズ、ｔは膜厚である。スタック不良の原因は、磁化反転時に磁化が極座標で面内をまたぐ際、多磁区を経由すると準安定状態となるため、磁化反転が阻害されることによると考えられる。例えば、断熱領域（ダイナミック領域）における磁化反転確率は、以下の（１１）式で与えられるが、この（１１）式は緩和時間ｔswに依存する。緩和時間はスピン注入効率ｇ(θ)の関数であり、緩和時間はスピン注入効率ｇ(θ)の大きさにより、ＡＰ−Ｐ方向が長くなる。
【００６２】
図１６はスピン注入効率ｇ(θ)と抵抗変化率ＭＲとの関係を示す図である。図１６に示すように、Ｐ−ＡＰ方向よりもＡＰ−Ｐ方向の方が抵抗変化率ＭＲに対してスピン注入効率ｇ(θ)が大きく変化する。
反転確率Ｐsw(ｔ)は、以下の（１１）式に示すように、緩和時間ｔswを用いて表すことができる。
【数１０】
2019164860.tif 000012
【００６３】
緩和時間は、スピン角運動量Ｓが大きいほど長くなり、スピン角運動量Ｓは磁化Ｍsと体積Ｖに比例する。これらに基づいて考察すると、反転確率Ｐsw(ｔ)は、スピントルクが作用する時間が緩和時間ｔswの何倍であるかによって、磁化反転が成功する確率が変化するモデルである。緩和時間が長いと、より長くその状態に留まってしまうことを示唆している。
【００６４】
図１７は磁化反転を模式的に示す図であり、ＭＴＪ素子を上から見た図である。図１７（ａ）は、初期磁化をＡＰ状態とし、ｔ＝０で電流を流した場合を示す。図１７（ｂ）は極座標で半球面をまたぐ時に磁区が形成されるが、ＡＰ状態の領域が大きい場合（ｔ＝ｔ1、ケース１と呼ぶ）を示す。図１７（ｃ）は極座標で半球面をまたぐ時に磁区が形成されるが、ＡＰ状態の領域が小さい場合（ｔ＝ｔ２、ケース２と呼ぶ）を示す。ＡＰ状態は高抵抗であるため、電流は主に低抵抗のＰ状態に流れる。このため、ＡＰ状態に寄与するスピントルクは小さくなり、スピントルクでは磁化が反転しにくくなると考えられる。また、図１６の傾向から、緩和時間は、スピン注入効率ｇ(θ)の大きさに応じて、Ｐ−ＡＰよりもＡＰ−Ｐの方が長くなる。
【００６５】
このため、ＡＰ状態の緩和時間が長いため、準安定状態として残留し、磁壁緩和の際に元に戻ると考えられる。すなわち、磁壁緩和によって磁化反転の成否が影響されることになり、ケース１の場合は磁化反転が失敗し、ケースの２の場合は磁化反転が成功すると考えられる。
【００６６】
このような考察を元に、スタック不良を起きにくくするには、緩和時間の制御の観点から、磁化Ｍsを小さくするか、書込電圧Ｖを小さくすることが有効と考えられる。
【００６７】
ＭＲＡＭアレイでは、ＭＴＪ素子の直径にばらつきが生じる。この中で、ＭＴＪ素子のサイズＤが単磁区直径Ｄsよりも大きいＭＴＪ素子に対して、緩和時間が長くなるモデルとしてＴＭＲの場合、例えば、スピン偏極度Ｐは以下の（１３）式で表され、ｑは緩和時間が長い場合にスタック不良が起きるモデルを表現する係数であり、値は0.2-0.9をとり、例えば0.5である。スピン注入効率ｇ(θ)はスピン偏極度Ｐを用いて以下の（１４）式で表される。
【数１１】
2019164860.tif 000013
【００６８】
（１３）式で表されるスピン注入効率ｇ(θ)を、（５）式と（６）式のｇ(θ)に代入することにより、スタック不良を考慮に入れたエラーレートを計算できる。図１８（ａ）はスタック不良を考慮に入れない場合の書込電圧に対するエラーレートの対応関係を示し、図１８（ｂ）はスタック不良を考慮に入れた場合の書込電圧に対するエラーレートの対応関係を示している。図１８（ｂ）の場合、書込電圧を上げてもスタック不良によりエラーレートが下がらない様子が再現できている。
【００６９】
本実施形態では、上記（５）式と（６）式を用いてＭＲＡＭアレイのエラーレートを計算することができる。ＭＲＡＭアレイでは、ＭＲＡＭアレイ内の各ＭＴＪ素子のサイズや抵抗変化率ＭＲ等が製造ばらつきによって分布を持って作製される。よって、エラーレートも分布を持つことになる。以下では、エラーレートの特性について、作製されたＭＲＡＭアレイのメディアン（median）値を議論することにする。ＭＲＡＭアレイでは、ＭＴＪ素子の製造ばらつきにより、エラーレートがメディアン値より高くて、特性が最も悪いワーストビットにおける動作保証を考える必要がある。
【００７０】
図１９は、実線に示すメディアン値と破線に示すワーストビットにおけるエラーレートの計算結果を示す図である。ＭＲＡＭの動作は、２ビットまで訂正可能なエラー訂正回路（ＥＣＣ）を用いるとすると、エラーレートとして破線より下側の範囲に動作領域が収まるようにすればよい。図１９の動作電圧１では、メディアン値のエラーレートが許容値より高い。動作電圧２では、メディアン値のエラーレートは許容値であるが、ワーストビットのエラーレートが許容値より高い。動作電圧３では、メディアン値もワーストビットもエラーレートが許容値である。動作電圧４では、メディアン値は許容値であるが、ワーストビットのエラーレートは許容値を超えている。よって、本実施形態の有効な使い方として、動作電圧を計算し、ＥＣＣで補正を考慮したときのエラーレートがワーストビットで許容値を満たさない動作電圧２の場合、書込電圧を上げ、例えば動作電圧３とすることが考えられる。
【００７１】
ワーストビットが含まれるラインやＭＡＴ単位で書込電圧を上げてもよいし、全ビットの書込電圧を上げてもよい。また、ワーストビットの特性が書込電圧を上げてもエラー訂正ができない場合、冗長ビットへの置換を行う。
【００７２】
図２０は、実線に示すワーストビットにおけるエラーレートの計算結果を示す図である。図２０の例では、動作電圧１〜４のすべてにおいて、ワーストビットのエラーレートが許容値より高くなっており、エラー訂正できないことを示している。この場合、先に説明したように、ＭＴＪ素子のワーストビットを冗長ビットに置換すればよい。あるいは、書込パルス幅を長くすることで、エラーレートの改善を図ることも可能である。書込パルス幅を長くすることで、図２０の破線で示すように、エラーレートを全体的に下げることができ、動作電圧２と３でのエラーレートは許容値になり、正常にエラー訂正を行うことができる。例えば、図２０の破線の書込パルス幅は３０ｎｓで、実線の書込パルス幅は１５ｎｓである。このように、書込電圧を上げてもエラー訂正回路によるエラー訂正ができない場合には、書込パルス幅を広げることで、エラー訂正を行える場合もありうる。
【００７３】
図２１は本実施形態の評価装置１の状態遷移図である。本実施形態の評価装置１は、図２１の状態遷移図に従って、各種の処理を行う。図２１の状態遷移図は、エラーレート計算部１０がエラーレートを計算する状態ＳＴ１と、第１修正値計算部１２がスタック不良による影響を考慮に入れてエラーレートを再計算する状態ＳＴ２と、第２修正値計算部１４がライジング現象による影響を考慮に入れてエラーレートを再計算する状態ＳＴ３と、リテンションエラー計算部１６がリテンションエラー（リテンションエラー）を考慮に入れてエラーレートを計算する状態ＳＴ４と、耐久性計算部１８が耐久性を考慮に入れてエラーレートを計算する状態ＳＴ５とを備えている。
【００７４】
本実施形態の評価装置１は、まずは状態ＳＴ１にて、上記（５）式と（６）式に基づいて、評価対象のＭＴＪ素子のエラーレートを計算する。次に、ＭＴＪ素子のサイズＤが単磁区サイズＤsより大きければ、状態ＳＴ２に遷移して、スタック不良による影響を考慮に入れてエラーレートを再計算する。
【００７５】
状態ＳＴ２の処理が終わると、書込電圧Ｖが電圧Ｖbendより大きければ、状態ＳＴ３に遷移する。また、状態ＳＴ１が終わった段階で、Ｄ＜Ｄsと判定された場合も、状態ＳＴ３に遷移する。状態ＳＴ３では、ライジング現象による影響を考慮に入れてエラーレートを再計算する。
【００７６】
状態ＳＴ３の処理が終わると、第１フラグ情報flag_retentionが１であれば、状態ＳＴ４に遷移してリテンションエラーを考慮に入れてエラーレートを計算する。状態ＳＴ３又は状態ＳＴ４の処理が終わった段階で、第２フラグ情報flag_enduranceが１であれば、状態ＳＴ５に遷移して耐久性を考慮に入れてエラーレートを計算する。
【００７７】
第１フラグ情報flag_retentionが０の場合は状態ＳＴ４には遷移しない。同様に、第２フラグ情報flag_enduranceが０の場合は状態ＳＴ５には遷移しない。状態ＳＴ３〜ＳＴ５の処理結果に基づいて、最終的なエラーレートが得られる。状態ＳＴ４又は状態ＳＴ５で得られたエラーレートと、状態ＳＴ３で得られたエラーレートとのうち、いずれか悪い方のエラーレートが最終的に選択される。
【００７８】
図２２は図２１の状態遷移図に基づく評価装置１の処理手順を示すフローチャートである。図２２のフローチャートは、図１の評価装置１が実行するものである。まず、エラーレート計算部１０は、対象となる半導体記憶装置２（ここでは、ＭＴＪ素子を有するＭＲＡＭ）のエラーレートを計算する（ステップＳ１１）。次に、サイズ判定部１１は、ＭＴＪ素子のサイズＤが（９）式に示す単磁区サイズＤsより大きいか否かを判定する（ステップＳ１２）。Ｄ＞Ｄsであれば、第１修正値計算部１２は、スタック不良を考慮に入れてスピン注入効率の修正値を計算する（ステップＳ１３）。この場合のスピン注入効率の修正値は、（１３）式で表される。エラーレート計算部１０は、ステップＳ１３で計算されたスピン注入効率の修正値に基づいて、エラーレートを再計算する。
【００７９】
次に、書込電圧判定部１３は、書込電圧Ｖが特性変化電圧Ｖbendより大きいか否かを判定する（ステップＳ１４）。第２修正値計算部１４は、Ｖ＞Ｖbendの場合、又はＤ≦Ｄsの場合、バックホッピングを含めたライジング現象によるスピン注入効率の修正値を計算する（ステップＳ１５）。この場合のスピン注入効率の修正値は、（８）式で表される。エラーレート計算部１０は、ステップＳ１５で計算されたスピン注入効率の修正値に基づいて、エラーレートを再計算する。
【００８０】
次に、フラグ判定部１５は、第１フラグ情報flag_retention＝１か否かを判定する（ステップＳ１６）。flag_retention＝１の場合、またはステップＳ１４でＶ≦Ｖbendの場合、リテンションエラー計算部１６は、記憶層６に記憶されたデータのリテンションエラーに基づく記憶層６のエラーレートを計算する（ステップＳ１７）。エラーレート選択部１７は、リテンションエラー計算部１６で計算されたエラーレートと、エラーレート計算部１０で計算されたエラーレートとのうち、より大きい方のエラーレートを選択する（ステップＳ１８）。
【００８１】
ステップＳ１５又はＳ８の処理が終了すると、第２フラグ情報flag_endurance＝１か否かを判定する（ステップＳ１９）。flag_endurance＝１の場合、耐久性計算部１８は、エラーレート計算部１０で計算されたエラーレートを、半導体記憶装置２の耐久性（Endurance）を考慮に入れて修正する（ステップＳ２０）。
【００８２】
次に、ステップＳ１５、Ｓ１８又はＳ２０の処理で計算されたエラーレートを最終的なエラーレートとして出力する（ステップＳ２１）。
【００８３】
図２３は反転エラーを起こすエラーレートの実測値と予測値を比較した図である。予測値は、図２２のフローチャートに基づいてエラーレートを予測した値を示している。図２３の横軸はバイアス電圧［Ｖ］、縦軸はエラーレートであり、１６ｋビットアレイのエラーレートを示している。図２３は、Ｐ−ＡＰ方向のエラーレートの実測値及び予測値と、ＡＰ−Ｐ方向のエラーレートの実測値及び予測値とを示している。図示のように、バイアス電圧が変化しても、予測値は実測値とほぼ同じエラーレートになっており、予測値の精度が高いことがわかる。
【００８４】
（リテンションエラー）
時間スケールがミリ秒オーダー以上の長さでは、ＭＴＪ素子の磁化反転は、Kochの熱活性領域の式で与えられる。この式を変形すると、磁化反転の確率Ｐsw(ｔ)は、以下の（１５）式で表される。
【数１２】
2019164860.tif 000014
【００８５】
（１５）式において、ｔaは試行周波数（attempt frequency）であり、概ね１ｎｓである。Δは熱安定性定数（熱擾乱耐性）である。（１５）式の対数を取ることで、リテンションエラーによるエラーレートを計算することができる。
【００８６】
図２４はリテンションエラーを考慮に入れてエラーレートを計算した例を示す図であり、熱安定性定数Δ＝６４のＭＴＪ素子のエラー特性を示している。図２４（ａ）はKochの熱活性領域の式を表す図であり、この式に基づいてリテンションエラーによるエラーレートを計算したものが図２４（ｂ）と図２４（ｃ）である。図２４（ｂ）は７日に１回アクセスがある場合の図、図２４（ｃ）は１０19秒に１回アクセスがある場合の図である。
【００８７】
（耐久性：Endurance）
ＭＲＡＭを構成するＭＴＪ素子は、絶縁膜を備えるため、繰り返し利用すると絶縁破壊を起こす場合がある。これは主に、絶縁膜の耐圧値を超える電圧を印加した場合に起こるが、耐圧未満の電圧であっても、書き込み時に繰り返し電圧が与えられることで壊れる場合がある。本実施形態による評価装置１では、エラーレートを計算する際に耐久性を考慮するか否かを第２フラグ情報flag_enduranceの値で選択できるようにしている。
【００８８】
図２５（ａ）は耐久性を考慮に入れないエラーレートのばらつきを示す図、図２５（ｂ）は耐久性を考慮に入れたエラーレートのばらつきを示す図である。これらの図において、横軸はＭＴＪ素子の書込電圧、縦軸はエラーレートＷＥＲである。図２５（ｂ）は、書込電圧が０．７Ｖのときに１０6回の書込後にエラーレートＷＥＲが劣化する傾向を図示したものである。図２５（ｂ）では、書込電圧が０．７Ｖ以上では１０6回の書込で耐久性が劣化することから、エラーレートのばらつき程度を頭打ちにするモデルを構築している。これ以外に、endurance errorが起きる電圧以上で、徐々にエラーレートが悪くなるモデルや、エラーレートが急峻に０となるモデルを適用しても良い。
【００８９】
（温度依存特性）
ＭＲＡＭは、温度に応じて、ＭＲＡＭを構成するパラメータが変化する。パラメータの変化を実験で調べたところ、抵抗変化率ＭＲと熱安定性定数Δは、それぞれ以下の（１６）式と（１７）式で表されることがわかった。
ＭＲ＝ＭＲo−ｃ×(温度[℃]−２７)    …（１６）
Δ＝Δo−ｄ×(温度[℃]−２７)    …（１７）
【００９０】
ｃ＝０．０５〜０．５であり、例えばｃ＝０．１８である。ｄ＝０．０５〜０．５であり、例えばｄ＝０．１５である。図２６はｃ＝０．１８の場合の抵抗変化率ＭＲの温度特性を示す図である。図２６の横軸はＭＴＪサイズ［ｎｍ］、縦軸は抵抗変化率ＭＲ［％］である。１kbitのMRAMアレイの計算値であり、先までの議論で取り入れていた素子バラつきを考慮に入れているため、図示していないが実験とよく対応する。図２６は２７℃と９０℃における抵抗変化率ＭＲのばらつきを示している。図２６からわかるように、温度が高いほど、抵抗変化率ＭＲが下がっている。抵抗変化率ＭＲが下がるということは、ＭＴＪ素子の動作効率が下がることを示している。
【００９１】
図２７はｄ＝０．１５の場合の熱安定性定数Δの温度特性を示す図である。図２７の横軸はＭＴＪサイズ［ｎｍ］、縦軸は熱安定性定数Δである。１kbitのMRAMアレイの計算値であり、先までの議論で取り入れていた素子バラつきを考慮に入れているため、図示していないが実験とよく対応する。図２７は２７℃と９０℃における熱安定性定数Δのばらつきを示している。図２７からわかるように、温度が高いほど、熱安定性定数Δが下がっている。熱安定性定数Δが下がるということは、ＭＴＪ素子の記憶保持耐性が下がることを示している。
【００９２】
ここで、スタック不良と温度を考慮した場合のスピン注入効率は、以下の（１８）式で表される。
【数１３】
2019164860.tif 000015
【００９３】
（１８）式において、Ｔ[℃]は温度である。ｋは0.1-1.0の係数であり、例えば1である。（１８）式を上記（５）式と（６）式のｇ(θ)に代入して、1kbitのMRAM arrayのエラーレートを計算すると、図２８のようになる。図２８は温度とエラーレートの対応関係を示す図である。図２８は、Ｐ−ＡＰ方向の予測値及び実測値と、ＡＰ−Ｐ方向の予測値及び実測値とをプロットしている。図２８からわかるように、実験値を高い精度で再現している。よって、エラーレートは劣化する傾向にあることを事前に予測できる。
【００９４】
（エラー訂正）
図１の評価装置１は、エラー訂正回路でエラー訂正を行った後のエラーレートの予測も行うことができる。エラー訂正回路は、例えば１ビットの誤り訂正（ＳＥＣＤＥＤ）や２ビットの誤り訂正（ＤＥＣＤＥＤ）を行う。エラー訂正回路は、ライン単位、ブロック単位、又はＭＡＴ単位でエラー訂正を行う。例えば、７２ビットのライン単位でエラー訂正を行う場合、ＳＥＣＤＥＤは、７２ビットがエラーしない確率と、７２ビットのうち１ビットがエラーする確率とを考慮して、エラー訂正後のエラー確率を求める。また、ＤＥＣＤＥＤは、ＳＥＣＤＥＤに対して、さらに２ビットのエラーが起きる確率を考慮して、エラー訂正後のエラー確率を求める。本実施形態では、リテンションエラーが考慮されるため、書込直後におけるＥＣＣ適用後のエラーレートを求めるだけでなく、書込後に読み出しを行うまでの時間を考慮したエラーレートを求めることができる。
【００９５】
図２９は１ビットのエラー訂正を行う前後のエラーレートを比較した図である。図２９には、１ビットのエラー訂正を行う前のＰ−ＡＰ方向のエラーレートのメディアン値ER_pap(median)と、１ビットのエラー訂正を行う前のＡＰ−Ｐ方向のエラーレートのメディアン値ER-app(median)と、１ビットのエラー訂正後のＰ−ＡＰ方向のエラーレート及びそのメディアン値と、１ビットのエラー訂正後のＡＰ−Ｐ方向のエラーレート及びそのメディアン値がプロットされている。
【００９６】
図３０は２ビットのエラー訂正を行う前後のエラーレートを比較した図である。図３０には、２ビットのエラー訂正を行う前のＰ−ＡＰ方向のエラーレートのメディアン値ER_pap(median)と、２ビットのエラー訂正を行う前のＡＰ−Ｐ方向のエラーレートのメディアン値ER-app(median)と、２ビットのエラー訂正後のＰ−ＡＰ方向のエラーレート及びそのメディアン値と、２ビットのエラー訂正後のＡＰ−Ｐ方向のエラーレート及びそのメディアン値がプロットされている。
【００９７】
図２９と図３０より、２ビットのエラー訂正を行うと、１ビットのエラー訂正を行う場合よりも、エラーレートが下がる。
【００９８】
ＭＲＡＭアレイを作製すると、ＭＲＡＭアレイ内の個々のＭＴＪ素子にバラツキが生じる。バラツキとは、各ビットを構成するＭＴＪ素子のサイズのバラツキや、ウエハ内の抵抗変化率ＭＲのバラツキや、抵抗面積積ＲＡ［Ω・μｍ2］のバラツキなどである。本実施形態の評価装置１は、これらのバラツキを考慮する。すなわち、製造時のバラツキσを考慮して、ＭＴＪ素子のサイズや抵抗変化率ＭＲ、抵抗面積積ＲＡ等のＭＲＡＭアレイ内の正規分布を考える。よって、ＭＲＡＭアレイ内におけるエラーレートを計算すると、そのエラーレートは各ビットのバラツキを反映した分布になる。
【００９９】
本実施形態による設計装置２０で設計された半導体記憶装置２か否かは図３１又は図３２の処理手順で検証することができる。図３１では、まずテスタを半導体記憶装置２に接触させる（ステップＳ２１）。次に、書込み電圧を変化させながら、繰り返し書込みを行い、エラーレートＷＥＲを実測する（ステップＳ２２）。
【０１００】
次に、書込み電圧を上げて第１書込電圧にしたときにエラーレートのメディアン値が下がるか否かを判定する（ステップＳ２３）。エラーレートのメディアン値が下がる場合には、ステップＳ２２以降の処理を繰り返す。ステップＳ２３でエラーレートのメディアン値が下がらないと判定されると、第２書込電圧でのエラーレートのメディアン値がエラー訂正回路でエラー訂正できる範囲内であるか否かを判定する（ステップＳ２４）。ステップＳ２４の判定がＹＥＳの場合、スタック不良やライジング現象を考慮に入れて半導体記憶装置２を設計していると考えられるため、本実施形態による設計装置２０で設計された半導体記憶装置２であると判断する（ステップＳ２５）。
【０１０１】
ステップＳ２４の判定がＮＯの場合、冗長ビットに置換されているか否かを判定し（ステップＳ２６）、冗長ビットに置換されていれば、本実施形態による設計装置２０で設計された半導体記憶装置２であると判断する（ステップＳ２７）。
【０１０２】
図３２のステップＳ３１〜Ｓ３３は、図３１のステップＳ２１〜Ｓ２３と同様である。ステップＳ３３でエラーレートのメディアン値が下がらないと判定されると、第２書込電圧での書込みパルス幅を長くすると、エラーレートのメディアン値がエラー訂正回路でエラー訂正できる範囲内になるか否かを判定する（ステップＳ３４）。ステップＳ３４がＹＥＳの場合、本実施形態による設計装置２０で設計された半導体記憶装置２であると判断する（ステップＳ３５）。ステップＳ３４がＮＯの場合、冗長ビットに置換されているか否かを判定し（ステップＳ３６）、冗長ビットに置換されていれば、本実施形態による設計装置２０で設計された半導体記憶装置２であると判断する（ステップＳ３７）。
【０１０３】
このように、本実施形態によれば、断熱領域と熱活性領域の間の中間領域でのエラーレートの計算を精度よく行うことができる。より具体的には、上記（５）式と（６）式に基づいて、中間領域でのエラーレートを精度よく計算できる。
【０１０４】
また、ＭＴＪ素子のサイズＤが単磁区直径Ｄsよりも大きい場合には、スタック不良を考慮に入れて、エラーレートを再計算することができる。さらに、書込電圧が特性変化電圧Ｖbendより大きい場合、またはＤ≦Ｄsの場合、バックホッピングを含めたライジング現象を考慮に入れて、エラーレートを再計算することができる。
【０１０５】
また、上述の手法で計算したエラーレートを、リテンションエラーを考慮に入れたエラーレートと比較して、いずれか大きい方のエラーレートを選択することができる。さらに、半導体記憶装置２の耐久性を考慮に入れて、エラーレートを修正することもできる。
【０１０６】
上述した実施形態で説明した評価装置１及び設計装置２０の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、評価装置１及び設計装置２０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【０１０７】
また、評価装置１及び設計装置２０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【０１０８】
プログラム言語は、Ｃ言語、Python、Verilog等の任意の高級言語が適用可能である。例えばVerilogを用いた場合、ＳＰＩＣＥ等の回路シミュレータに本実施形態のエラーレート計算機能を組み込んでもよい。これにより、プログラムにより素子のバラツキを計算できるだけでなく、回路シミュレータ上でパラメータを調整することもできる。また、回路シミュレータでは、トランジスタと組み合わせてエラーレートを計算することもできる。この場合、トランジスタや回路のバラツキでエラーレートが変わる様子を把握することもできる。また、本実施形態のエラーレート計算機能をＴＣＡＤと連携させもよい。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１  評価装置、２  半導体記憶装置、３  第１導電層、４  第１強磁性層、５  非磁性層、６  第２強磁性層、７  第２導電層、８  参照層側界面層、９  記憶層側界面層、１０  エラーレート計算部、１１  サイズ判定部、１２  第１修正値計算部、１３  書込電圧判定部、１４  第２修正値計算部、１５  フラグ判定部、１６  リテンションエラー計算部、１７  エラーレート選択部、１８  耐久性計算部、２０  設計装置
【図１】
2019164860.tif 000016
【図２Ａ】
2019164860.tif 000017
【図２Ｂ】
2019164860.tif 000018
【図３】
2019164860.tif 000019
【図４】
2019164860.tif 000020
【図５】
2019164860.tif 000021
【図６】
2019164860.tif 000022
【図７】
2019164860.tif 000023
【図８】
2019164860.tif 000024
【図９】
2019164860.tif 000025
【図１０】
2019164860.tif 000026
【図１１】
2019164860.tif 000027
【図１２】
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【図１３】
2019164860.tif 000029
【図１４】
2019164860.tif 000030
【図１５】
2019164860.tif 000031
【図１６】
2019164860.tif 000032
【図１７】
2019164860.tif 000033
【図１８】
2019164860.tif 000034
【図１９】
2019164860.tif 000035
【図２０】
2019164860.tif 000036
【図２１】
2019164860.tif 000037
【図２２】
2019164860.tif 000038
【図２３】
2019164860.tif 000039
【図２４】
2019164860.tif 000040
【図２５】
2019164860.tif 000041
【図２６】
2019164860.tif 000042
【図２７】
2019164860.tif 000043
【図２８】
2019164860.tif 000044
【図２９】
2019164860.tif 000045
【図３０】
2019164860.tif 000046
【図３１】
2019164860.tif 000047
【図３２】
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